JP6866536B2 - アナログバイパス部を備えたメモリ回路 - Google Patents

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Description

本開示は、概して、古典的および量子コンピューティングシステムに関し、より具体的には、アナログバイパス部を備えたメモリ回路に関する。
メモリはコンピューティング技術の基本的な側面である。ランダムアクセスメモリ（ＲＡＭ）にデータを格納する能力は、特に計算速度の高速化がますます求められる中で、計算を実行するコンピューターの機能に不可欠である。ＲＡＭは、コンピュータデータストレージの一形態であり、システムの全体的な速度を向上させるために、頻繁に使用されるプログラム命令およびプログラムデータを格納する。ＲＡＭデバイスでは、メモリ内のデータの物理的な場所に関係なく、ほぼ同じ時間でデータアイテムを読み書きできる。典型的には、所与のＲＡＭは、書き込み動作で特定の行にデータを書き込み、その後、読み出し動作で行からデータを読み出すために周辺回路によってアクセスされる行および列のアレイとして構成されている。一例として、超伝導デジタル技術は、前例のない高速、低消費電力、および低動作温度の恩恵を受けるコンピューティングおよび／または通信リソースを提供している。何十年もの間、超伝導デジタル技術は、論理回路に比べて十分な容量および速度を有するＲＡＭを欠いていた。
一例は、メモリ回路を含む。回路は、メモリセルの行および列として構成されたメモリアレイを含む。アレイ部は、行のうちの所与の１つの書き込みアドレスに対応するワード書き込み信号に応答して、および複数の列に関連する複数のビット書き込み信号に応答して、行のうちの所与の１つにそれぞれのメモリワードを格納し、行のうちの所与の１つの読み出しアドレスに対応するワード読み出し信号に応答して、および複数の列に関連する複数のビット読み出し信号に応答して、行のうちの所与の１つからそれぞれのメモリワードを読み出す。回路は、読み出しアドレスが書き込みアドレスに等しいことに応答して、アナログバイパス部からメモリワードを読み出すためにアナログバイパス部をアクティブ化するライトスルー検出システムも含む。
別の例は、書き込み動作中にメモリアレイからデータを読み出す方法を含む。メモリアレイは、メモリセルの行および列を含む。方法は、行のうちの所与の１つの書き込みアドレスに対応する書き込みアドレス信号を提供すること、および書き込みアドレスデコーダを介して書き込みアドレスに関連するワード書き込み信号を提供して、書き込み動作中に行のうちのそれぞれ１つをアクティブ化することを含む。方法は、メモリアレイのそれぞれの列に関連する複数のビット書き込み信号を提供して、書き込み動作中に行のうちのそれぞれ１つにメモリワードを格納すること、書き込み動作中に行のうちのそれぞれ１つの読み出しアドレスに対応する読み出しアドレス信号を提供することも含む。方法は、読み出しアドレス信号と書き込みアドレス信号とを比較すること、読み出しアドレス信号が書き込みアドレス信号に等しいことに応答して、メモリアレイのアナログバイパス部をアクティブ化することも含む。方法は、さらに、アナログバイパス部のアクティブ化に応答して、メモリアレイのアナログバイパス部からメモリワードを読み出すことを含む。
別の例は、メモリ回路を含む。回路は、アレイ部およびアナログバイパス部を備えるメモリアレイを含む。アレイ部は、メモリセルの行および列を含む。メモリセルの各々は、超伝導ヒステリシスメモリ素子を含み、アナログバイパス部の複数のセルの各々は、超伝導読み出し素子を含み、アレイ部は、行のうちの所与の１つの書き込みアドレスに対応するワード書き込み信号に応答して、および複数の列に関連する複数のビット書き込み信号に応答して、行のうちの所与の１つにそれぞれのメモリワードを格納し、行のうちの所与の１つの読み出しアドレスに対応するワード読み出し信号に応答して、および複数の列に関連する複数のビット読み出し信号に応答して、行のうちの所与の１つからそれぞれのメモリワードを読み出す。システムは、さらに、読み出しアドレスが書き込みアドレスに等しいことに応答して、アナログバイパス部からメモリワードに対応する複数のビット書き込み信号を読み出すためにアナログバイパス部をアクティブ化するライトスルー検出システムを含む。
メモリ回路の一例を示す図である。 メモリ回路の別の例を示す図である。 メモリセルの一例を示す図である。 アナログバイパスセルの一例を示す図である。 書き込み動作中にメモリアレイからデータを読み出す方法の一例を示す図である。
本開示は、概して、古典的および量子コンピューティングシステムに関し、より具体的には、アナログバイパス部を備えたメモリ回路に関する。メモリ回路は、隣接する行および列に配置されたメモリセルのアレイを含む。メモリ回路のメモリセルのアレイは、アレイ部およびアナログバイパス部を含むように構成されている。アレイ部は、行および列のセットに配置されたメモリセルを含み、行のうちの所与の１つの書き込みアドレスに対応するワード書き込み信号に応答して、および書き込み動作中、複数の列に関連する複数のビット書き込み信号に応答して、行のうちの所与の１つにメモリワードを格納するように構成されている。アレイ部は、行のうちの所与の１つの読み出しアドレスに対応するワード読み出し信号に応答して、および読み出し動作中、複数の列に関連する複数のビット読み出しに応答して、行のうちの所与の１つからのそれぞれのメモリワードを読み出すことを容易にするようにも構成されている。メモリ回路は、書き込み動作中などに、読み出しアドレスが書き込みアドレスに等しいことに応答して、アナログバイパス部からメモリワードを読み出すためにアナログバイパス部をアクティブ化するライトスルー検出システムも含む。
一例として、書き込み動作中、ライトスルー検出システムは、ほぼ同時に受信され得る、書き込みアドレスに対応する書き込みアドレス信号と読み出しアドレスに対応する読み出しアドレス信号とを比較することができる。書き込みアドレスと読み出しアドレスとが同じであることを検出することに応答して（例えば、書き込みアドレス信号と読み出しアドレス信号とがほぼ同じであることなどに基づいて、同じ行に対応する）、ライトスルー検出システムは、関連する読み出しアドレスデコーダが読み出しアドレス信号に対応する行を読み出すことを禁止するために関連する読み出しアドレスデコーダの非アクティブ化を命令することができる。加えて、ライトスルー検出システムは、ライトスルー検出信号をアナログバイパス部に提供することなどによって、アナログバイパス部のアクティブ化を命令することができる。したがって、アナログバイパス部は、アナログバイパス部のセルを介して提供されるビット書き込み信号を読み出すことに基づいて、メモリワードを読み出すことができる。よって、メモリ回路は、メモリアレイへのそれぞれのメモリワードの書き込みとほぼ同時にメモリワードを読み出すことを可能にすることができる。
図１は、メモリ回路１０の一例を示す。メモリ回路１０は、量子コンピュータシステムなどの様々なコンピュータシステムのうちの任意のものに実装することができる。例えば、メモリ回路１０は、逆量子論理（ｒｅｃｉｐｒｏｃａｌｑｕａｎｔｕｍ ｌｏｇｉｃ：ＲＱＬ）コンピュータシステムに実装することができる。
メモリ回路１０は、アレイ部１４およびアナログバイパス部１６を含むものとして示されているメモリアレイ１２を含む。アレイ部１４は、行および列のアレイに配置されたメモリセルを含む。アレイ部１４の行の各々は、行周辺回路１８から生成され、かつ書き込みのためにそれぞれの行を選択するワード書き込み信号ＷＬＷ、および列周辺回路２０から生成され、かつアレイ部１４のそれぞれの列に各々が関連する複数のビット書き込み信号ＢＬＷに応答して、書き込み動作中にデータワードを格納するように構成されている。一例として、ビット書き込み信号ＢＬＷは、列周辺回路２０から行を通って順次伝搬することができる。アレイ部１４に格納されたデータは、行周辺回路１８から生成され、かつ読み出しのためにそれぞれの行を選択するワード読み出し信号ＷＬＲ、および列周辺回路２０から生成される複数のビット読み出し信号ＢＬＲに応答して、読み出し動作中にアクセスされ得る。したがって、ワード読み出し信号ＷＬＲを介して選択されたアレイ部１２のそれぞれの行から読み出されるデータワードは、ビット読み出し信号ＢＬＲに応答して出力データＤＡＴＡＯＵＴとして提供され得る。図１の例では、出力データＤＡＴＡＯＵＴは、アレイ部１４の関連する行から読み出されたメモリワードとして出力データＤＡＴＡＯＵＴを提供するように構成されたセンスアンプ２２に提供される。一例として、出力データＤＡＴＡＯＵＴは、本明細書でより詳細に説明されるように、電圧状態または非電圧状態のいずれかにおけるビット読み出し信号ＢＬＲのセットに対応し得る。
図１の例では、メモリ回路１０は、書き込み動作中にメモリワードが書き込まれるべきアレイ部１４の書き込みアドレス、したがって対応する行に対応する書き込みアドレス信号ＡＤＤＲＷを受信する。同様に、メモリ回路１０は、読み出し動作中にメモリワードが読み出されるべきアレイ部１４の読み出しアドレス、したがって対応する行に対応する読み出しアドレス信号ＡＤＤＲＲを受信する。行周辺回路１８は、書き込みアドレス信号ＡＤＤＲＷから書き込みアドレスを判定し、書き込み動作中に関連する行にワード書き込み信号ＷＬＷを提供して、ビット書き込み信号ＢＬＷを介してそれぞれの行へそれぞれのメモリワードを書き込むためにアレイ部１４のそれぞれの行をアクティブ化するように構成された書き込みアドレスデコーダ２４を含む。同様に、行周辺回路１８は、読み出しアドレス信号ＡＤＤＲＲから読み出しアドレスを判定し、読み出し動作中に関連する行にワード読み出し信号ＷＬＲを提供して、ビット読み出し信号ＢＬＲを介してそれぞれの行からそれぞれのメモリワードを読み出すためにアレイ部１４のそれぞれの行をアクティブ化するように構成された読み出しアドレスデコーダ２６を含む。
加えて、メモリ回路１０は、ライトスルー検出システム２８を含む。一例として、メモリ回路１０は、メモリワードをメモリアレイ１２に書き込むコマンドと、メモリワードをアレイ１２から読み出すコマンドとをほぼ同時に受信することができる。例えば、関連するプロセッサ（図示せず）は、連想メモリ（ｃｏｎｔｅｎｔａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ：ＣＡＭ）に格納されたアドレス指定などに基づいて、メモリ回路１０にデータの格納を命令する実質的に直前または直後に、読み出しが要求されるデータへのアクセスを要求することができる。読み出されるべきメモリワードが、同じメモリワードが書き込まれているメモリアレイ１２のアレイ部１４の行に格納されている場合、読み出されるメモリワードがアレイ部１４の同じ行に完全に書き込まれていないことに起因するなどのタイミングエラーが発生する可能性がある。したがって、そのようなタイミングエラーは、アレイ部１４の行から読み出されるメモリワードのデータエラーをもたらす可能性がある。
アレイ部１４の同じ行からの実質的に同時の書き込み動作および読み出し動作に関連するタイミングエラーを実質的に軽減するために、ライトスルー検出システム２８は、同様に書き込みアドレス信号ＡＤＤＲＷおよび読み出しアドレス信号ＡＤＤＲＲを受信するように構成されている。したがって、ライトスルー検出システム２８は、書き込みアドレス信号ＡＤＤＲＷと読み出しアドレス信号ＡＤＤＲＲとを比較することができる。書き込みアドレス信号ＡＤＤＲＷと読み出しアドレス信号ＡＤＤＲＲとが等しくないことに応答して、ライトスルー検出システム２８は、読み出しイネーブル信号Ｒ−ＥＮを提供して、ワード書き込み信号ＷＬＷを介して書き込みアドレス信号ＡＤＤＲＷに対応するそれぞれの別個の行へのアクセスを許可し、ワード読み出し信号ＷＬＲを介して読み出しアドレス信号ＡＤＤＲＲに対応するそれぞれの別個の行へのアクセスを許可するように行周辺回路１８に命令することができる。しかしながら、ライトスルー検出システム２８が、書き込みアドレス信号ＡＤＤＲＷおよび読み出しアドレス信号ＡＤＤＲＲが等しいと判定し、したがって、書き込みアドレス信号ＡＤＤＲＷがデータワードを書き込むことを命令している行が、読み出しアドレス信号ＡＤＤＲＲがデータワードを読み出すことを命令している行に等しい場合、ライトスルー検出システム２８は、ライトスルー信号Ｗ−Ｔを介してアナログバイパス部１６をアクティブ化することができ、その結果、データワードが、書き込みアドレス信号ＡＤＤＲＷに対応する行へのデータワードの書き込みと実質的に同時にアナログバイパス部１６から読み出され得る。一例として、ライトスルー検出システム２８は、読み出しイネーブル信号Ｒ−ＥＮをデアサートして、読み出しアドレスデコーダ２６Ｒ−ＥＮを非アクティブ化して、読み出しアドレスデコーダ２６がワード読み出し信号ＷＬＲを生成することを禁止することもできる。
一例として、アナログバイパス部１６は、一例として、アナログバイパス部１６のセルがヒステリシスメモリ素子を含まない場合があることを除いて、アレイ部１４のメモリセルと実質的に類似して配置された複数のセルを含むことができる。例えば、メモリ回路１０は、アレイ部１４のメモリセルの各々が超伝導ヒステリシスメモリ素子（例えば、ヒステリシス磁気ジョセフソン接合）を含むことができるように、量子または量子／古典的コンピュータシステムで実装され得る。量子コンピュータシステムの例では、アナログバイパス部１６のセルの各々は、アナログバイパス部１６をアクティブ化するためにライトスルー検出システム２８により提供されるライトスルー信号Ｗ−Ｔによってアクティブ化される超伝導読み出し素子（例えば、超伝導量子干渉デバイス（ＳＱＵＩＤ））を含むことができる。
一例として、アナログバイパス部１６のセルは、ビット書き込み信号ＢＬＷが供給されるビット書き込み線に結合され得る。その結果、ライトスルー信号Ｗ−Ｔを介したアナログバイパス部１６のアクティブ化に応答して、アナログバイパス部１６のセルは、書き込みアドレス信号ＡＤＤＲＷに対応する行に書き込まれているメモリワードを、ビット書き込み信号ＢＬＷから直接と同様に、ビット書き込み信号ＢＬＷを介して読み出すことができる。言い換えれば、一例として、ビット書き込み信号ＢＬＷは、書き込みアドレス信号ＡＤＤＲＷに対応する行に書き込まれるメモリワードに対応するので、ビット書き込み信号ＢＬＷは、ビット書き込み信号ＢＬＷがメモリアレイ１２を通って伝搬する際に、同様に、（例えば、ライトスルー信号Ｗ−Ｔによるアクティブ化を介して）アナログバイパス部１６から直接読み出され得る。したがって、メモリワードは、メモリワードのインテグリティに影響を及ぼし得るタイミングエラーのリスクを実質的に軽減する方法で、メモリアレイ１２へのメモリワードの書き込みと実質的に同時にメモリアレイ１２から読み出され得る。その結果、メモリ回路１０は、データワードがメモリアレイ１２から、同じデータワードがメモリアレイ１２に書き込まれるのと同時に読み出されることを可能にすることに基づいて、読み出し動作を開始する前に書き込み動作の完了まで待つ必要がないことによって、より迅速かつより効率的な方法で動作することができる。
図２は、メモリ回路５０の別の例を示す。メモリ回路５０は、図１の例のメモリ回路１０に含まれる構成要素を含むことができる。したがって、図２の例の以下の説明において、図１の例が参照される。
メモリ回路５０は、アレイ部５４およびアナログバイパス部５６を含むものとして示されているメモリアレイ５２を含む。一例として、メモリアレイ５２は、図１の例において前述したのと実質的に類似に構成され得る。アレイ部５４は、行および列のアレイに配置されたメモリセルを含む。アレイ部５４の行の各々は、行周辺回路（図示せず）から生成され、かつ書き込みのためにそれぞれの行を選択するワード書き込み信号ＷＬＷ（図示せず）、および列周辺回路（図示せず）から生成され、かつアレイ部５４のそれぞれの列に各々が関連する複数のビット書き込み信号ＢＬＷに応答して、書き込み動作中にデータワードを格納するように構成されている。
図２の例では、メモリ回路５０は、書き込み動作中に書き込みアドレスに対応する書き込みアドレス信号ＡＤＤＲＷを受信し、読み出し動作中に読み出しアドレスに対応する読み出しアドレス信号ＡＤＤＲＲを受信するライトスルー検出システム５８も含む。メモリ回路５０は、読み出しアドレス信号ＡＤＤＲＲから読み出しアドレスを判定し、読み出し動作中に関連する行にワード読み出し信号ＷＬＲを提供して、（例えば、ビット読み出し信号（図示せず）を介して）それぞれの行からそれぞれのメモリワードを読み出すためにアレイ部５４のそれぞれの行をアクティブ化するように構成された、行周辺回路の一部として構成されるような、読み出しアドレスデコーダ６０を含むものとしても示されている。本明細書でより詳細に説明されるように、メモリ回路５０は、メモリアレイ５２からの要求されたメモリワードの読み出しを容易にするために、読み出し動作中に（例えば、外部プロセッサからの）イネーブル信号ＥＮも含む。
図２の例では、ライトスルー検出システム５８は、同様に書き込みアドレス信号ＡＤＤＲＷおよび読み出しアドレス信号ＡＤＤＲＲを受信するように構成されたコンパレータ６４を含む。コンパレータ６４は、書き込みアドレス信号ＡＤＤＲＷと読み出しアドレス信号ＡＤＤＲＲとを比較するデジタルコンパレータとして構成され得る。コンパレータ６４は、比較に基づく論理状態を有する出力として制御信号ＣＴＲＬを提供する。書き込みアドレス信号ＡＤＤＲＷと読み出しアドレス信号ＡＤＤＲＲとが等しいことに応答して、コンパレータ６４は、制御信号ＣＴＲＬをアサートすることができる。あるいは、書き込みアドレス信号ＡＤＤＲＷと読み出しアドレス信号ＡＤＤＲＲとが等しくないことに応答して、コンパレータ６４は、制御信号ＣＴＲＬをデアサートすることができる。
制御信号ＣＴＲＬおよびイネーブル信号ＥＮは、各々、ライトスルー検出システム５８の一部として構成された１組の論理ゲートに提供される。図２の例では、論理ゲートは、イネーブル信号ＥＮおよび反転制御信号ＣＴＲＬに対して論理ＡＮＤ演算を実行して、読み出しイネーブル信号Ｒ−ＥＮを生成するように構成された第１のＡＮＤゲート６６を含む。したがって、書き込みアドレス信号ＡＤＤＲＷと読み出しアドレス信号ＡＤＤＲＲとの不一致状態に基づいて制御信号ＣＴＲＬがデアサートされている間、読み出しイネーブル信号Ｒ−ＥＮが読み出しアドレスデコーダ６０に提供されて、読み出しアドレスデコーダ６０が読み出しアドレス信号ＡＤＤＲＲに応答してワード読み出し信号ＷＬＲを生成することを可能にする。しかしながら、書き込みアドレス信号ＡＤＤＲＷと読み出しアドレス信号ＡＤＤＲＲとが等しいことに基づいてアサートされている制御信号ＣＴＲＬに応答して、読み出しイネーブル信号Ｒ−ＥＮがデアサートされて、読み出しアドレスデコーダ６０を非アクティブ化する。その結果、読み出しアドレスデコーダは、読み出しアドレス信号ＡＤＤＲＲに応答して、アレイ部５４のそれぞれの行に関連するワード読み出し信号ＷＬＲを生成するのを停止する。
加えて、論理ゲートは、イネーブル信号ＥＮおよび制御信号ＣＴＲＬに対して論理ＡＮＤ演算を実行してライトスルー信号Ｗ−Ｔを生成するように構成された第２のＡＮＤゲート６８を含む。したがって、書き込みアドレス信号ＡＤＤＲＷと読み出しアドレス信号ＡＤＤＲＲとの不一致状態に基づいて制御信号ＣＴＲＬがデアサートされている間、ライトスルー信号Ｗ−Ｔがデアサートされ、したがって、アナログバイパス部５６は非アクティブ化される。しかしながら、書き込みアドレス信号ＡＤＤＲＷと読み出しアドレス信号ＡＤＤＲＲとが等しいことに基づいてアサートされている制御信号ＣＴＲＬに応答して、ライトスルー信号Ｗ−Ｔがアサートされて、アナログバイパス部５６をアクティブ化する。その結果、要求されたメモリワードは、読み出しアドレス信号ＡＤＤＲＲに対応するそれぞれの行からではなく、ビット書き込み信号ＢＬＷを介してアナログバイパス部から読み出され得る。したがって、ビット書き込み信号ＢＬＷのデータ状態は、アクティブ化されたアナログバイパス部５６から読み出された、センスアンプ（図示せず）に提供されるような出力データＤＡＴＡＯＵＴに集合的に対応することができる。よって、同じメモリワードがアレイ部５４に書き込まれているのと同時にアナログバイパス部５６からメモリワードを読み出すことにより、エラーを実質的に軽減する方法でメモリアレイ５２からのデータにアクセスするより迅速な方法を提供することができる。
図３は、メモリセル１００の一例を示す。一例として、メモリセル１００は、メモリアレイ１２および／または５２の行および列に配置された複数のメモリセルのうちの１つに対応することができる。したがって、図３の例の以下の説明において、図１および図２の例が参照される。
メモリセル１００は、各々がメモリセル１００を通過するワード書き込み線１０２およびワード読み出し線１０４を含む。ワード書き込み線１０２は、書き込み動作中にワード書き込み信号ＷＬＷを導通させ、ワード読み出し線１０４は、読み出し動作中にワード読み出し信号ＷＬＲを導通させる。一例として、ワード書き込み信号ＷＬＷおよびワード読み出し信号ＷＬＲは、各々、電流として提供され得る。例えば、ワード書き込み信号ＷＬＷは、メモリアレイ５２のアレイ部５４におけるメモリセルの行に関連するワード書き込み信号に対応することができ、ワード読み出し信号ＷＬＲは、メモリアレイ５２のアレイ部５４におけるメモリセルの行に関連するワード読み出し信号に対応することができる。例えば、ワード書き込み線１０２およびワード読み出し線１０４は、同様に、メモリセル１００のいずれかの側の所与の行の隣接するメモリセルに結合され得る。したがって、ワード書き込み信号ＷＬＷおよびワード読み出し信号ＷＬＲは、それぞれの書き込みおよび読み出し動作中に、メモリセル１００を含む、行内のメモリセルシステムのすべてを通って伝搬する。
同様に、メモリセル１００は、各々がメモリセル１００を通過するビット書き込み線１０６およびビット読み出し線１０８を含む。ビット書き込み線１０６は、書き込み動作中にビット書き込み信号ＢＬＷを導通させ、ビット読み出し線１０８は、読み出し動作中にビット読み出し信号ＢＬＲを導通させる。一例として、ビット書き込み信号ＢＬＷおよびビット読み出し信号ＢＬＲは、各々、電流として提供され得る。例えば、ビット書き込み信号ＢＬＷは、メモリアレイ５２のアレイ部５４におけるメモリセルの列に関連するビット書き込み信号に対応することができ、ビット読み出し信号ＢＬＲは、メモリアレイ５２のアレイ部５４におけるメモリセルの列に関連するビット読み出し信号に対応することができる。類似の態様で、第２の書き込み線１０６および第２の読み出し線１０８は、同様に、メモリセル１００の上下の所与の列内の隣接するメモリセルに結合され得る。したがって、ビット書き込み信号ＢＬＷおよびビット読み出し信号ＢＬＲは、それぞれの書き込みおよび読み出し動作中に、メモリセル１００を含む、列内のすべてのメモリセルシステムを通って伝搬する。一例として、所与の列内のメモリセル１００の各々に関連するビット読み出し線１０８は、センスアンプ２２に結合されることが可能であり、その結果、センスアンプ２２は、読み出し動作中に、メモリセル１００の論理状態を読み出すことができる。
メモリセル１００は、二値論理１状態または二値論理０状態のうちの１つに対応するデジタル状態を格納するように構成された相ヒステリシス磁気ジョセフソン接合（ｐｈａｓｅｈｙｓｔｅｒｅｔｉｃ ｍａｇｎｅｔｉｃ Ｊｏｓｅｐｈｓｏｎ ｊｕｎｃｔｉｏｎ：ＰＨＭＪＪ）１１０として図３の例に示される超伝導ヒステリシスメモリ素子も含む。一例として、ＰＨＭＪＪ１１０は、切り替え可能なπ接合として構成されるべき関連するバリアに強磁性材料を含むことができる。メモリセル１００は、ＰＨＭＪＪ１１０と並列に配置され、超伝導量子干渉デバイス（ＳＱＵＩＤ）を集合的に形成する第１のジョセフソン接合Ｊ１および第２のジョセフソン接合Ｊ２を含む。一例として、ジョセフソン接合Ｊ１およびＪ２は、超伝導体−強磁性体−超伝導体（ＳＦＳ）ジョセフソン接合として構成され得る。ＰＨＭＪＪ１１０は、ニオブ（Ｎｂ）などの超伝導材料の外層、および強磁性材料の１つまたは複数の内側薄膜層を含むことができる。一例として、強磁性材料の薄膜層は、実質的に固定された磁場を有する１つまたは複数の「硬」強磁性層と、直交する電流によって局所的に生成される磁場の結果として変化し得る１つまたは複数の「軟」強磁性層とを含み得る。さらに、ＰＨＭＪＪ１１０は、超伝導層および／または強磁性層と交互配置される、酸化物層などの１つまたは複数の追加の層を含むことができる。
図３の例では、ワード書き込み線１０２およびビット書き込み線１０６は、１０６で示されるように、ＰＨＭＪＪ１１０に磁気的に結合されるものとして示されている。一例として、ＰＨＭＪＪ１１０は、２つ以上の異なる強磁性層を含むことができ、強磁性層のうちの１つにおける磁場の向きは、実質的に固定されている。他の１つまたは複数の強磁性層の磁場の向きは、ワード書き込み信号ＷＬＷおよびビット書き込み信号ＢＬＷによって局所的に生成される磁場の結果として変化し得る。
したがって、ＰＨＭＪＪ１１０の構成に基づいて、ワード書き込み信号ＷＬＷおよびビット書き込み信号ＢＬＷは、磁場を生成して、書き込み動作中の信号伝搬のそれぞれの方向に基づくＰＨＭＪＪ１１０の磁気−電流状態を使用して、ＰＨＭＪＪ１１０のデジタル状態を二値論理１状態または二値論理０状態に設定することができる。一例として、ワード書き込み信号ＷＬＷおよびビット書き込み信号ＢＬＷによって生成された合成磁場が、硬強磁性層の内部磁場と同じ向きを有する場合、ワード書き込み信号ＷＬＷおよびビット書き込み信号ＢＬＷの各々の個々の磁場を正または負に加算して、相ヒステリシス磁気ジョセフソン接合のデジタル状態を、それぞれ二値論理１状態または二値論理０状態に対応するように設定できる。しかしながら、ワード書き込み信号ＷＬＷおよびビット書き込み信号ＢＬＷによって生成された合成磁場が、硬強磁性層の内部磁場と反対の向きを有する場合、ＰＨＭＪＪ１１０のデジタル状態は変化しないままである。別の例として、ワード書き込み信号ＷＬＷおよびビット書き込み信号ＢＬＷは、書き込み信号パルスのシーケンスとして印加され得、その結果、ワード書き込み信号ＷＬＷがビット書き込み信号ＢＬＷと時間的に重なる場合、ＰＨＭＪＪ１１０のデジタル状態は、二値論理１状態または二値論理０状態に対応し得る。しかしながら、そのようなパルスが所与の時間に１つだけ存在する場合、またはワード書き込み信号ＷＬＷおよびビット書き込み信号ＷＬＲが時間的に十分に重なり合わない場合、ＰＨＭＪＪ１１０のデジタル状態は変化しないままであり得る。
同様に、ワード書き込み信号ＷＬＷおよびビット書き込み信号ＢＬＷのうちの一方のみの個別の磁場は、ＰＨＭＪＪ１１０のデジタル状態を変化させるには不十分であり、その結果、アドレス指定されていない行のメモリセルは、ビット書き込み信号ＢＬＷの伝搬にもかかわらず、それらのそれぞれのデジタル状態を維持する。さらに、ワード書き込み線１０２およびビット書き込み線１０６の超伝導性、ならびに超伝導接地面の存在に基づいて、ワード書き込み線１０２とビット書き込み線１０６との間の交差結合を実質的に軽減することができる。したがって、所与の行内のワード書き込み信号ＷＬＷの所与の伝搬方向について、列の各々におけるそれぞれのビット書き込み信号ＢＬＷの伝搬方向を制御して、ワード書き込み信号ＷＬＷが提供されていない他の行におけるメモリセルのデジタル状態に影響を与えることなく、書き込み動作中に所与の行においてＰＨＭＪＪ１０２の各々のデジタル状態を設定することができる。
図３の例では、メモリセル１００は、ワード読み出し信号ＷＬＲが伝搬するワード読み出し線１０４上の一次巻線Ｌ１を含むトランス１１２を含む。トランス１１２は、一次巻線Ｌ１に誘導的に結合され、ＰＨＭＪＪ１１０と並列に、かつジョセフソン接合Ｊ１およびＪ２と並列に配置された二次巻線Ｌ２を含む。したがって、ワード読み出し信号ＷＬＲは、ジョセフソン接合Ｊ１およびＪ２に誘導的に提供される。ビット読み出し線１０８は、ビット読み出し信号ＢＬＲがノード１１４でメモリセル１００に入るように、二次巻線Ｌ２に結合されたノード１１４に結合され、ビット読み出し信号ＢＬＲがノード１１４からメモリセル１００を出るように、ジョセフソン接合Ｊ１とＪ２との間のメモリセル１００の出力に対応するノード１１６に結合されている。
ＰＨＭＪＪ１１０のデジタル状態は、ワード読み出し信号ＷＬＲおよびビット読み出し信号ＢＬＲに応答して、メモリセル１００から読み出され得る。具体的には、ワード読み出し信号ＷＬＲは、関連するメモリアレイ５２のメモリセルの行を選択するために、ワード読み出し線１０４上に提供され得る。一例として、ワード読み出し信号ＷＬＲは、トランス１１２の一次巻線Ｌ１を通ってＤＣ電流パルスとして伝搬する。ワード読み出し信号ＷＬＲのＤＣ電流パルスは、ＰＨＭＪＪ１１０と、ジョセフソン接合Ｊ１およびＪ２とに誘導的に提供される。したがって、二次巻線Ｌ２を介してワード読み出し信号ＷＬＲによって誘導された電流は、ワード読み出し信号ＷＬＲの伝搬方向に基づいて、ビット読み出し信号ＢＬＲに追加される。ＰＨＭＪＪ１１０の格納された二値デジタル状態は、ＰＨＭＪＪ１１０によって提供され得る超伝導相に基づいてジョセフソン接合Ｊ１およびＪ２をトリガするために必要な臨界電流の決定要因であり得る。
例えば、ＰＨＭＪＪ１１０がゼロ状態にあり、したがって論理０二値状態を格納している場合、ＰＨＭＪＪ１１０は、超伝導相を提供しない、実質的に最小のジョセフソンエネルギー基底状態にある。したがって、ジョセフソン接合Ｊ１およびＪ２に誘導される、ビット読み出し信号ＢＬＲおよびワード読み出し信号ＷＬＲの追加された大きさは、ジョセフソン接合Ｊ１およびＪ２をトリガするのに十分ではない。よって、ビット読み出し線１０８上の電圧は、実質的に減少した大きさ（例えば、ゼロボルト）のままであり、論理０状態を示し得る。しかしながら、別の例として、ＰＨＭＪＪ１１０がπ状態にあり、したがって論理１二値状態を格納している場合、ＰＨＭＪＪ１１０は、実質的に最大のジョセフソンエネルギーを有し、ビット読み出し信号ＢＬＲおよびワード読み出し信号ＷＬＲの大きさに追加される超伝導相を提供する。したがって、ジョセフソン接合Ｊ１およびＪ２に誘導される超伝導相、ビット読み出し信号ＢＬＲ、およびワード読み出し信号ＷＬＲの寄与は、ジョセフソン接合Ｊ１およびＪ２をトリガするのに十分である。したがって、ジョセフソン接合Ｊ１およびＪ２は、論理１状態を示すためにビット読み出し線１０８上の電圧を増加させるように振動的な態様でトリガすることができる。
メモリセル１００は、本明細書で説明されるように、メモリアレイ１２および／または５２に設けることができるメモリセルの一例として示されている。メモリセル１００は、ＰＨＭＪＪとして構成された超伝導ヒステリシスメモリ素子を示しているが、違う方法で動作することができるような、他のタイプの超伝導ヒステリシスメモリ素子が、代わりにメモリアレイ１２および／または５２に実装され得ることを理解されたい。加えて、メモリアレイ１２および／または５２は、超伝導ヒステリシスメモリ素子を含むことに限定されず、代わりに非超伝導ヒステリシスメモリ素子を実装し得ることを理解されたい。したがって、メモリアレイ１２および／または５２は、様々な異なる構成のうちの任意のメモリセルで構成され得る。
図４は、アナログバイパスセル１５０の一例を示す。一例として、アナログバイパスセル１５０は、それぞれのメモリアレイ１２および／または５２のアナログバイパス部１６および／または５６の行に配置された複数のアナログバイパスセルのうちの１つに対応することができる。一例として、アナログバイパスセル１５０は、メモリセル１００が含まれるのと同じメモリアレイ１２および／または５２に含まれ得る。したがって、図４の例の以下の説明において、図１および図２の例が参照される。
アナログバイパスセル１５０は、アナログバイパスセル１５０を通過するライトスルー線１５２を含む。ライトスルー線１５２は、図１の例におけるライトスルー検出システム２８、または図２の例における第２のＡＮＤゲート６８によって生成されるようなライトスルー信号Ｗ−Ｔを伝導する。一例として、ライトスルー信号Ｗ−Ｔは、ライトスルー検出システム２８および／または５８が書き込みアドレスおよび読み出しアドレス（例えば、書き込みアドレス信号ＡＤＤＲＷおよび読み出しアドレス信号ＡＤＤＲＲ）が等しいことを検出したことに応答して、アナログバイパスセル１５０に提供され得る。例えば、ライトスルー信号Ｗ−Ｔは、電流として提供され得る。一例として、ライトスルー線１５２は、アナログバイパスセル１５０のいずれかの側のアナログバイパス部１６および／または５６の隣接するアナログバイパスセルに結合され得る。したがって、ライトスルー信号Ｗ−Ｔは、アナログバイパスセル１５０を含む、アナログバイパス部１６および／または５６のアナログバイパスセルのすべてを伝搬する。したがって、ライトスルー信号Ｗ−Ｔを提供して、アナログバイパス部１６および／または５６をアクティブ化して、メモリワードがアナログバイパス部１６から読み出されるのを容易にすることができる。よって、ライトスルー信号Ｗ−Ｔは、アナログバイパスセル１５０を介して提供され、アナログバイパスセル１５０からのメモリワードの単一ビット（例えば、単一ビットの論理状態）の読み出しを容易にする。
アナログバイパスセル１５０は、アナログバイパスセル１５０を各々が通過するビット書き込み線１５６およびビット読み出し線１５８も含む。一例として、ビット書き込み線１５６およびビット読み出し線１５８は、図３の例におけるビット書き込み線１０６およびビット読み出し線１０８に対応することができる。例えば、アナログバイパス部１６および／または５６は、（例えば、列周辺回路２０の反対側のメモリアレイ１２および／または５２の「底部」の）最後の行のような、それぞれのメモリアレイ１２および／または５２の行を形成することができる。したがって、ビット書き込み線１５６およびビット読み出し線１５８は、所与の列内のメモリセル１００の各々を通って、およびアナログバイパスセル１５０を通って延びることができる。一例として、ビット読み出し線１５８は、センスアンプ２２に結合されることが可能であり、その結果、センスアンプ２２は、アナログバイパスセル１５０のそれぞれ１つからのメモリワードの各ビットの読み出しに基づいて、アナログバイパス部１６および／または５６からメモリワードを読み出すように構成され得る。
アナログバイパスセル１５０は、ＳＱＵＩＤ１６０として図４の例に示される超伝導読み出し素子も含む。図４の例では、アナログバイパスセル１５０は、第１のジョセフソン接合Ｊ３および第２のジョセフソン接合Ｊ４を含む。ジョセフソン接合Ｊ３およびＪ４は、一次巻線Ｌ３および二次巻線Ｌ４を含む第１のトランス１６２、ならびに一次巻線Ｌ５および二次巻線Ｌ６を含む第２のトランス１６４と並列に配置されている。一例として、ジョセフソン接合Ｊ３およびＪ４は、超伝導体−強磁性体−超伝導体（ＳＦＳ）ジョセフソン接合として構成され得る。したがって、ジョセフソン接合Ｊ３およびＪ４と二次巻線Ｌ４およびＬ６とは、ＳＱＵＩＤ１６０を形成する。本明細書で説明されるように、ＳＱＵＩＤ１６０は、アナログバイパス部１６および／または５６からメモリワードのビットを読み出すように実装され得る。アナログバイパスセル１５０は、メモリセル１００とは対照的に、ＰＨＭＪＪを含まないＳＱＵＩＤ１６０を含むので、アナログバイパスセル１５０は、メモリセル１００よりもはるかにコンパクトで単純な方法で作製することができる。
図４の例では、一次巻線Ｌ３は、ライトスルー信号Ｗ−Ｔが伝搬するライトスルー線１５２上に配置されている。したがって、ライトスルー信号Ｗ−Ｔは、ジョセフソン接合Ｊ３およびＪ４に誘導的に提供される。同様に、図４の例では、一次巻線Ｌ５は、ビット書き込み信号ＢＬＷが伝搬するビット書き込み線１５６上に配置されている。したがって、ビット書き込み信号ＢＬＷは、ジョセフソン接合Ｊ３およびＪ４に同様に誘導的に提供される。図４の例では、ビット書き込み線１５６は、一次巻線Ｌ５の後に接地されているものとして示されている。しかしながら、これは、メモリアレイ１２および／または５２の「底部」に配置されているアナログバイパスセル１５０の例に基づいており、ビット書き込み線１５６は、代わりに、メモリアレイ１２および／または５２の異なる行（例えば、上部または他の場所）に対応するアナログバイパス部１６および／または５６に基づいて、関連する列の追加のメモリセル１００のビット書き込み線１０６に結合されるか、または関連する列の追加のメモリセル１００のビット書き込み線１０６として構成され得る。ビット読み出し線１５８は、ビット読み出し信号ＢＬＲがノード１６６でアナログバイパスセル１５０に入るように、二次巻線Ｌ４およびＬ６に結合されたノード１６６に結合され、ビット読み出し信号ＢＬＲがノード１６６からアナログバイパスセル１５０を出るように、ジョセフソン接合Ｊ３とＪ４との間のアナログバイパスセル１５０の出力に対応するノード１６８に結合されている。前述のように、ノード１６６は、ビット読み出し信号ＢＬＲがセンスアンプ２２によって読み出されることができるように、センスアンプ２２に結合され得る。
ビット書き込み信号ＢＬＷのデジタル状態は、ビット書き込み信号ＢＬＷおよびライトスルー信号Ｗ−Ｔに応答して、ＳＱＵＩＤ１６０を介して読み出され得る。具体的には、ライトスルー信号Ｗ−Ｔは、関連するメモリアレイ５２のアナログバイパス部１６および／または５６を選択するために、ライトスルー線１５２上に提供され得る。ライトスルー信号Ｗ−Ｔは、第１のトランス１６２の一次巻線Ｌ３を通ってＤＣ電流パルスとして伝搬する。ライトスルー信号Ｗ−ＴのＤＣ電流パルスは、ジョセフソン接合Ｊ３およびＪ４に誘導的に提供される。一例として、ビット書き込み線ＢＬＷは、論理１状態を示すために正の振幅を有することができ、論理０状態を示すためにゼロ振幅を有することができる。したがって、ビット書き込み線ＢＬＷがジョセフソン接合Ｊ３およびＪ４に誘導されるゼロ振幅を有し、したがって論理０状態である場合、ジョセフソン接合Ｊ３およびＪ４に誘導されるライトスルー信号ＷＴの追加の振幅は、ジョセフソン接合Ｊ３およびＪ４をトリガするのに十分ではない。よって、ノード１６８におけるビット読み出し線１５８上の電圧は、実質的に減少した大きさ（例えば、ゼロボルト）のままであり、論理０状態を示し得る。しかしながら、ビット書き込み線ＢＬＷがジョセフソン接合Ｊ３およびＪ４に誘導される正の振幅を有し、したがって論理１状態である場合、ジョセフソン接合Ｊ３およびＪ４に誘導されるライトスルー信号ＷＴの追加の振幅は、ジョセフソン接合Ｊ３およびＪ４をトリガするのに十分である。したがって、ジョセフソン接合Ｊ３およびＪ４は、論理１状態を示すためにノード１６８におけるビット読み出し線１５８上の電圧を増加させるように振動的な態様でトリガすることができる。
よって、アナログバイパスセル１５０は、（例えば、ビット書き込み信号ＢＬＷを介して）アレイ部１４および／または５４の行に同時に書き込まれているメモリワードを読み出す方法を示す。特に、ライトスルー信号Ｗ−Ｔを介したアナログバイパス部１６および／または５６のアクティブ化に応答して、書き込みアドレス信号ＡＤＤＲＷに対応する行に書き込まれているメモリワードのそれぞれのビットを、それぞれのビット書き込み信号ＢＬＷを介してアナログバイパスセル１５０から読み出すことができる。言い換えれば、一例として、ビット書き込み信号ＢＬＷは、書き込みアドレス信号ＡＤＤＲＷに対応する行に書き込まれるメモリワードのそれぞれのビットに対応するので、ビット書き込み信号ＢＬＷは、ビット書き込み信号ＢＬＷが列内のメモリセル（例えば、メモリセル１００）からメモリアレイ１２および／または５２を通ってアナログバイパスセル１５０まで伝搬する際に、同様に、（例えば、ライトスルー信号Ｗ−Ｔを介して）アナログバイパスセル１５０から直接読み出され得る。したがって、メモリワードは、メモリワードのインテグリティに影響を及ぼし得るタイミングエラーのリスクを実質的に軽減する方法で、メモリアレイ１２および／または５２へのメモリワードの書き込みと実質的に同時にメモリアレイ１２および／または５２から読み出され得る。その結果、メモリ回路１０は、データワードがメモリアレイ１２および／または５２から、同じデータワードがメモリアレイ１２および／または５２に書き込まれるのと同時に読み出されることを可能にすることに基づいて、読み出し動作を開始する前に書き込み動作の完了まで待つ必要がないことによって、より迅速かつより効率的な方法で動作することができる。
上述の構造的および機能的特徴を考慮して、本開示の様々な態様による方法が、図５を参照してよりよく理解されるであろう。説明を簡単にする目的で、図５の方法は、連続的に実行されるように示され、説明されているが、いくつかの態様は、本開示に従って、本明細書に示され、説明されているものとは異なる順序で、および／または他の態様と同時に発生し得るので、本開示は、図示された順序によって限定されないことが理解され、認識されるべきである。さらに、本開示の態様による方法を実装するために、例示されたすべての特徴が必要とされるとは限らない。
図５は、書き込み動作中にメモリアレイ（例えば、メモリアレイ１２）からデータを読み出すための方法２００を示し、メモリアレイは、メモリセル（例えば、メモリセル１００）の行および列を含む。２０２において、行のうちの所与の１つの書き込みアドレスに対応する書き込みアドレス信号（例えば、書き込みアドレス信号ＡＤＤＲＷ）が提供される。２０４において、書き込みアドレスに関連するワード書き込み信号（例えば、ワード書き込み信号ＷＬＷ）が、書き込みアドレスデコーダ（例えば、書き込みアドレスデコーダ２４）を介して提供され、書き込み動作中に行のうちのそれぞれ１つをアクティブ化する。２０６において、メモリアレイのそれぞれの列に関連する複数のビット書き込み信号（例えば、ビット書き込み信号ＢＬＷ）が提供され、書き込み動作中に行のうちのそれぞれ１つにメモリワードを格納する。２０８において、書き込み動作中に行のうちのそれぞれ１つの読み出しアドレスに対応する読み出しアドレス信号（例えば、読み出しアドレス信号ＡＤＤＲＲ）が提供される。２１０において、読み出しアドレス信号と書き込みアドレス信号とが比較される。２１２において、読み出しアドレス信号が書き込みアドレス信号に等しいことに応答して、メモリアレイのアナログバイパス部（例えば、アナログバイパス部１６）がアクティブ化される。２１４において、アナログバイパス部のアクティブ化に応答して、メモリワードがメモリアレイのアナログバイパス部から読み出される。
上記で説明したのは、本開示の例である。もちろん、本開示を説明する目的で構成要素または方法の考えられるすべての組み合わせを説明することは不可能であるが、当業者は、本開示の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。したがって、本開示は、添付の特許請求の範囲を含む、本出願の範囲内に含まれるそのようなすべての変更、修正、および変形を包含することが意図されている。
以下に、本開示に含まれる技術思想を付記として記載する。
［付記１］
メモリ回路であって、
アレイ部およびアナログバイパス部を含むメモリアレイであって、前記アレイ部は、メモリセルの行および列を含み、前記アレイ部は、前記行のうちの所与の１つの書き込みアドレスに対応するワード書き込み信号に応答して、および複数の列に関連する複数のビット書き込み信号に応答して、前記行のうちの所与の１つにそれぞれのメモリワードを格納し、前記行のうちの所与の１つの読み出しアドレスに対応するワード読み出し信号に応答して、および複数の列に関連する複数のビット読み出し信号に応答して、前記行のうちの所与の１つからそれぞれのメモリワードを読み出す、メモリアレイと、
前記読み出しアドレスが前記書き込みアドレスに等しいことに応答して、前記アナログバイパス部から前記メモリワードを読み出すために前記アナログバイパス部をアクティブ化するライトスルー検出システムと
を備える、回路。
［付記２］
前記アレイ部は、書き込み動作中にそれぞれのメモリワードを格納し、読み出し動作中にそれぞれのメモリワードを読み出し、前記ライトスルー検出システムは、前記書き込み動作中、前記読み出しアドレスが前記書き込みアドレスに等しいことに応答して、前記メモリワードに対応する前記複数のビット書き込み信号を読み出すために前記アナログバイパス部をアクティブ化する、付記１に記載の回路。
［付記３］
前記行のうちの所与の１つの書き込みアドレスに対応する書き込みアドレス信号を受信し、書き込み動作中に前記メモリワードを書き込むために前記行のうちの所与の１つをアクティブ化するための前記ワード書き込み信号を生成する行周辺回路をさらに備え、前記行周辺回路は、前記行の所与の１つの読み出しアドレスに対応する読み出しアドレス信号も受信し、読み出し動作中に前記メモリワードを読み出すために前記行のうちの所与の１つをアクティブ化するための前記ワード読み出し信号を生成する、付記１に記載の回路。
［付記４］
前記ライトスルー検出システムは、前記書き込みアドレス信号と前記読み出しアドレス信号とを比較し、前記書き込み動作中、前記書き込みアドレス信号が前記読み出しアドレス信号に等しいことに応答して、前記アナログバイパス部をアクティブ化して、前記メモリワードに対応する複数のビット書き込み信号を読み出す、付記３に記載の回路。
［付記５］
前記ライトスルー検出システムは、読み出し動作中に読み出しイネーブル信号を受信し、前記メモリアレイは、前記ワード読み出し信号および前記読み出しイネーブル信号に応答して、前記行のうちの所与の１つまたは前記アナログバイパス部から前記メモリワードを読み出す、付記１に記載の回路。
［付記６］
前記行のうちの所与の１つからメモリワードを読み出すために前記行のうちの所与の１つを選択するための前記ワード読み出し信号を生成する読み出しアドレスデコーダをさらに備え、前記ライトスルー検出システムは、前記読み出しイネーブル信号に応答して、および前記読み出しアドレスが前記書き込みアドレスに等しいことに応答して、前記読み出しアドレスデコーダを非アクティブ化し、前記アナログバイパス部をアクティブ化するためのロジック部を含む、付記５に記載の回路。
［付記７］
前記ライトスルー検出システムは、前記書き込みアドレスと前記読み出しアドレスとを比較し、前記書き込みアドレスが前記読み出しアドレスに等しいことに応答して制御信号を生成するコンパレータを含み、前記ロジック部は、前記読み出しイネーブル信号および前記制御信号に応答して前記読み出しアドレスデコーダを非アクティブ化し、前記アナログバイパス部をアクティブ化する、付記６に記載の回路。
［付記８］
前記ロジック部は、
前記読み出しイネーブル信号および前記制御信号の反転状態を受信し、前記読み出しアドレスデコーダをアクティブ化および非アクティブ化するためのアレイイネーブル信号を生成する第１のＡＮＤゲートと、
前記読み出しイネーブル信号および前記制御信号を受信し、前記アナログバイパス部をアクティブ化および非アクティブ化するためのライトスルー信号を生成する第２のＡＮＤゲートと
を含む、付記７に記載の回路。
［付記９］
前記アナログバイパス部は、前記メモリアレイに結合されたセルの行を含み、前記アナログバイパス部の前記セルの各々は、ライトスルー信号を介した前記アナログバイパス部のアクティブ化に応答して、前記複数のビット読み出し信号のうちのそれぞれの１つに対応する出力ビットを提供するように構成されている、付記１に記載の回路。
［付記１０］
前記アナログバイパス部の前記セルの各々は、
前記複数のビット書き込み信号のうちのそれぞれ１つに関連する論理状態に対応する論理状態を有する出力信号を提供する超伝導量子干渉デバイス（ＳＱＵＩＤ）と、
前記ＳＱＵＩＤに結合され、前記ライトスルー信号をバイアスとして前記ＳＱＵＩＤに誘導的に結合する第１のトランスと、
前記ＳＱＵＩＤに結合され、前記複数のビット書き込み信号のうちのそれぞれ１つを前記ＳＱＵＩＤに誘導的に結合する第２のトランスと
を含み、前記ＳＱＵＩＤが、前記ライトスルー信号および前記複数のビット書き込み信号のうちのそれぞれ１つに応答して、前記出力信号を提供するようにする、付記９に記載の回路。
［付記１１］
前記メモリアレイの前記メモリセルの各々は、前記ワード書き込み信号および前記複数のビット書き込み信号のうちのそれぞれ１つに応答して、関連する論理状態を格納するための超伝導ヒステリシスメモリ素子を含む、付記１に記載の回路。
［付記１２］
前記複数のビット読み出し信号は、前記メモリアレイの前記アレイ部の前記行の各々を通り、かつ前記メモリアレイの前記アナログバイパス部を通って延びるそれぞれの複数のビット読み出し線上を伝搬し、前記システムは、前記メモリワードを読み出すために前記複数のビット読み出し線に結合されたセンスアンプをさらに含む、付記１に記載の回路。
［付記１３］
書き込み動作中にメモリアレイからデータを読み出すための方法であって、前記メモリアレイは、メモリセルの行および列を含み、前記方法は、
前記行のうちの所与の１つの書き込みアドレスに対応する書き込みアドレス信号を提供すること、
書き込みアドレスデコーダを介して前記書き込みアドレスに関連するワード書き込み信号を提供して、書き込み動作中に前記行のうちのそれぞれ１つをアクティブ化すること、
前記メモリアレイのそれぞれの列に関連する複数のビット書き込み信号を提供して、前記書き込み動作中に前記行のうちのそれぞれ１つにメモリワードを格納すること、
前記書き込み動作中に前記行のうちのそれぞれ１つの読み出しアドレスに対応する読み出しアドレス信号を提供すること、
前記読み出しアドレス信号と前記書き込みアドレス信号とを比較すること、
前記読み出しアドレス信号が前記書き込みアドレス信号に等しいことに応答して、前記メモリアレイのアナログバイパス部をアクティブ化すること、
前記アナログバイパス部のアクティブ化に応答して、前記メモリアレイの前記アナログバイパス部から前記メモリワードを読み出すこと
を含む、方法。
［付記１４］
前記メモリワードを読み出すことは、
前記読み出しアドレス信号が前記書き込みアドレス信号に等しいことに応答して、ライトスルー信号を生成すること、
前記メモリアレイの前記アナログバイパス部から前記複数のビット書き込み信号を読み出すこと
を含む、付記１３に記載の方法。
［付記１５］
前記書き込み動作中に読み出しイネーブル信号を提供することをさらに含み、前記読み出しアドレス信号と前記書き込みアドレス信号とを比較することは、前記読み出しアドレス信号が前記書き込みアドレス信号に等しいことを示す制御信号を生成することを含み、前記アナログバイパス部をアクティブ化することは、
前記制御信号および前記読み出しイネーブル信号に応答して読み出しアドレスデコーダを非アクティブ化することを含み、前記読み出しアドレスデコーダは、読み出し動作中に前記行のうちの所与の１つからそれぞれのメモリワードを読み出すために前記行のうちの所与の１つを選択するためのワード読み出し信号を生成し、
前記アナログバイパス部をアクティブ化することは、前記制御信号および前記読み出しイネーブル信号に応答して、ライトスルー信号を提供し、前記メモリアレイの前記アナログバイパス部をアクティブ化することを含む、付記１３に記載の方法。
［付記１６］
前記複数のビット書き込み信号を提供することは、前記メモリアレイのそれぞれの列に関連する前記複数のビット書き込み信号を提供して、前記行のうちのそれぞれの１つの前記メモリセルの各々の超伝導ヒステリシスメモリ素子に前記メモリワードを格納することを含み、前記メモリワードを読み出すことは、前記メモリアレイの前記アナログバイパス部に関連する複数のセルの各々の超伝導読み出し素子から前記メモリワードを読み出すことを含む、付記１３に記載の方法。
［付記１７］
メモリ回路であって、
アレイ部およびアナログバイパス部を含むメモリアレイであって、前記アレイ部は、メモリセルの行および列を含み、前記メモリセルの各々は、超伝導ヒステリシスメモリ素子を含み、前記アナログバイパス部の複数のセルの各々は、超伝導読み出し素子を含み、前記アレイ部は、前記行のうちの所与の１つの書き込みアドレスに対応するワード書き込み信号に応答して、および複数の列に関連する複数のビット書き込み信号に応答して、前記行のうちの所与の１つにそれぞれのメモリワードを格納し、前記行のうちの所与の１つの読み出しアドレスに対応するワード読み出し信号に応答して、および複数の列に関連する複数のビット読み出し信号に応答して、前記行のうちの所与の１つからそれぞれのメモリワードを読み出す、メモリアレイと、
前記読み出しアドレスが前記書き込みアドレスに等しいことに応答して、前記アナログバイパス部から前記メモリワードに対応する前記複数のビット書き込み信号を読み出すために前記アナログバイパス部をアクティブ化するライトスルー検出システムと
を備える、回路。
［付記１８］
前記アレイ部は、書き込み動作中にそれぞれのメモリワードを格納し、読み出し動作中にそれぞれのメモリワードを読み出し、前記ライトスルー検出システムは、前記書き込み動作中、前記読み出しアドレスが前記書き込みアドレスに等しいことに応答して、前記メモリワードに対応する前記複数のビット書き込み信号を読み出すために前記アナログバイパス部をアクティブ化する、付記１７に記載の回路。
［付記１９］
前記ライトスルー検出システムは、複数の行のうちのそれぞれ１つに対応する書き込みアドレス信号と、前記行のうちのそれぞれ１つに対応する読み出しアドレス信号とを比較し、書き込み動作中、前記書き込みアドレス信号が前記読み出しアドレス信号に等しいことに応答して、前記アナログバイパス部をアクティブ化して、前記メモリワードに対応する複数のビット書き込み信号を読み出す、付記１７に記載の回路。
［付記２０］
前記アナログバイパス部の複数のセルの各々の前記超伝導読み出し素子は、前記複数のビット書き込み信号のうちのそれぞれ１つに関連する論理状態に対応する論理状態を有する出力信号を提供する超伝導量子干渉デバイス（ＳＱＵＩＤ）として構成され、前記アナログバイパス部をアクティブ化するライトスルー信号に応答して前記出力信号を提供するために、前記アナログバイパス部の複数のセルの各々は、前記ＳＱＵＩＤに結合され、前記複数のビット書き込み信号のうちのそれぞれ１つを前記ＳＱＵＩＤに誘導的に結合するトランスを含む、付記１７に記載の回路。

Claims (15)

  1. メモリ回路であって、
    アレイ部およびアナログバイパス部を含むメモリアレイであって、前記アレイ部は、メモリセルの行および列を含み、前記アレイ部は、前記行のうちの所与の１つの書き込みアドレスに対応するワード書き込み信号に応答して、および複数の列に関連する複数のビット書き込み信号に応答して、前記行のうちの所与の１つにそれぞれのメモリワードを格納し、前記行のうちの所与の１つの読み出しアドレスに対応するワード読み出し信号に応答して、および複数の列に関連する複数のビット読み出し信号に応答して、前記行のうちの所与の１つからそれぞれのメモリワードを読み出す、メモリアレイと、
    前記読み出しアドレスが前記書き込みアドレスに等しいことに応答して、前記アナログバイパス部から前記メモリワードを読み出すために前記アナログバイパス部をアクティブ化するライトスルー検出システムと
    を備える、回路。
  2. 前記アレイ部は、書き込み動作中にそれぞれのメモリワードを格納し、読み出し動作中にそれぞれのメモリワードを読み出し、前記ライトスルー検出システムは、前記書き込み動作中、前記読み出しアドレスが前記書き込みアドレスに等しいことに応答して、前記メモリワードに対応する前記複数のビット書き込み信号を読み出すために前記アナログバイパス部をアクティブ化する、請求項１に記載の回路。
  3. 前記行のうちの所与の１つの書き込みアドレスに対応する書き込みアドレス信号を受信し、書き込み動作中に前記メモリワードを書き込むために前記行のうちの所与の１つをアクティブ化するための前記ワード書き込み信号を生成する行周辺回路をさらに備え、前記行周辺回路は、前記行の所与の１つの読み出しアドレスに対応する読み出しアドレス信号も受信し、読み出し動作中に前記メモリワードを読み出すために前記行のうちの所与の１つをアクティブ化するための前記ワード読み出し信号を生成する、請求項１に記載の回路。
  4. 前記ライトスルー検出システムは、前記書き込みアドレス信号と前記読み出しアドレス信号とを比較し、前記書き込み動作中、前記書き込みアドレス信号が前記読み出しアドレス信号に等しいことに応答して、前記アナログバイパス部をアクティブ化して、前記メモリワードに対応する複数のビット書き込み信号を読み出す、請求項３に記載の回路。
  5. 前記ライトスルー検出システムは、読み出し動作中に読み出しイネーブル信号を受信し、前記メモリアレイは、前記ワード読み出し信号および前記読み出しイネーブル信号に応答して、前記行のうちの所与の１つまたは前記アナログバイパス部から前記メモリワードを読み出す、請求項１に記載の回路。
  6. 前記行のうちの所与の１つからメモリワードを読み出すために前記行のうちの所与の１つを選択するための前記ワード読み出し信号を生成する読み出しアドレスデコーダをさらに備え、前記ライトスルー検出システムは、前記読み出しイネーブル信号に応答して、および前記読み出しアドレスが前記書き込みアドレスに等しいことに応答して、前記読み出しアドレスデコーダを非アクティブ化し、前記アナログバイパス部をアクティブ化するためのロジック部を含む、請求項５に記載の回路。
  7. 前記ライトスルー検出システムは、前記書き込みアドレスと前記読み出しアドレスとを比較し、前記書き込みアドレスが前記読み出しアドレスに等しいことに応答して制御信号を生成するコンパレータを含み、前記ロジック部は、
    前記読み出しイネーブル信号および前記制御信号の反転状態を受信し、前記読み出しアドレスデコーダをアクティブ化および非アクティブ化するためのアレイイネーブル信号を生成する第１のＡＮＤゲートと、
    前記読み出しイネーブル信号および前記制御信号を受信し、前記アナログバイパス部をアクティブ化および非アクティブ化するためのライトスルー信号を生成する第２のＡＮＤゲートと
    を含む、請求項６に記載の回路。
  8. 前記アナログバイパス部は、前記メモリアレイに結合されたセルの行を含み、前記アナログバイパス部の前記セルの各々は、ライトスルー信号を介した前記アナログバイパス部のアクティブ化に応答して、前記複数のビット読み出し信号のうちのそれぞれの１つに対応する出力ビットを提供するように構成されている、請求項１に記載の回路。
  9. 前記アナログバイパス部の前記セルの各々は、
    前記複数のビット書き込み信号のうちのそれぞれ１つに関連する論理状態に対応する論理状態を有する出力信号を提供する超伝導量子干渉デバイス（ＳＱＵＩＤ）と、
    前記ＳＱＵＩＤに結合され、前記ライトスルー信号をバイアスとして前記ＳＱＵＩＤに誘導的に結合する第１のトランスと、
    前記ＳＱＵＩＤに結合され、前記複数のビット書き込み信号のうちのそれぞれ１つを前記ＳＱＵＩＤに誘導的に結合する第２のトランスと
    を含み、前記ＳＱＵＩＤが、前記ライトスルー信号および前記複数のビット書き込み信号のうちのそれぞれ１つに応答して、前記出力信号を提供するようにする、請求項８に記載の回路。
  10. 前記メモリアレイの前記メモリセルの各々は、前記ワード書き込み信号および前記複数のビット書き込み信号のうちのそれぞれ１つに応答して、関連する論理状態を格納するための超伝導ヒステリシスメモリ素子を含む、請求項１に記載の回路。
  11. 前記複数のビット読み出し信号は、前記メモリアレイの前記アレイ部の前記行の各々を通り、かつ前記メモリアレイの前記アナログバイパス部を通って延びるそれぞれの複数のビット読み出し線上を伝搬し、前記システムは、前記メモリワードを読み出すために前記複数のビット読み出し線に結合されたセンスアンプをさらに含む、請求項１に記載の回路。
  12. 書き込み動作中にメモリアレイからデータを読み出すための方法であって、前記メモリアレイは、メモリセルの行および列を含み、前記方法は、
    前記行のうちの所与の１つの書き込みアドレスに対応する書き込みアドレス信号を提供すること、
    書き込みアドレスデコーダを介して前記書き込みアドレスに関連するワード書き込み信号を提供して、書き込み動作中に前記行のうちのそれぞれ１つをアクティブ化すること、
    前記メモリアレイのそれぞれの列に関連する複数のビット書き込み信号を提供して、前記書き込み動作中に前記行のうちのそれぞれ１つにメモリワードを格納すること、
    前記書き込み動作中に前記行のうちのそれぞれ１つの読み出しアドレスに対応する読み出しアドレス信号を提供すること、
    前記読み出しアドレス信号と前記書き込みアドレス信号とを比較すること、
    前記読み出しアドレス信号が前記書き込みアドレス信号に等しいことに応答して、前記メモリアレイのアナログバイパス部をアクティブ化すること、
    前記アナログバイパス部のアクティブ化に応答して、前記メモリアレイの前記アナログバイパス部から前記メモリワードを読み出すこと
    を含む、方法。
  13. 前記メモリワードを読み出すことは、
    前記読み出しアドレス信号が前記書き込みアドレス信号に等しいことに応答して、ライトスルー信号を生成すること、
    前記メモリアレイの前記アナログバイパス部から前記複数のビット書き込み信号を読み出すこと
    を含む、請求項１２に記載の方法。
  14. 前記書き込み動作中に読み出しイネーブル信号を提供することをさらに含み、前記読み出しアドレス信号と前記書き込みアドレス信号とを比較することは、前記読み出しアドレス信号が前記書き込みアドレス信号に等しいことを示す制御信号を生成することを含み、前記アナログバイパス部をアクティブ化することは、
    前記制御信号および前記読み出しイネーブル信号に応答して読み出しアドレスデコーダを非アクティブ化することを含み、前記読み出しアドレスデコーダは、読み出し動作中に前記行のうちの所与の１つからそれぞれのメモリワードを読み出すために前記行のうちの所与の１つを選択するためのワード読み出し信号を生成し、
    前記アナログバイパス部をアクティブ化することは、前記制御信号および前記読み出しイネーブル信号に応答して、ライトスルー信号を提供し、前記メモリアレイの前記アナログバイパス部をアクティブ化することを含む、請求項１２に記載の方法。
  15. 前記複数のビット書き込み信号を提供することは、前記メモリアレイのそれぞれの列に関連する前記複数のビット書き込み信号を提供して、前記行のうちのそれぞれの１つの前記メモリセルの各々の超伝導ヒステリシスメモリ素子に前記メモリワードを格納することを含み、前記メモリワードを読み出すことは、前記メモリアレイの前記アナログバイパス部に関連する複数のセルの各々の超伝導読み出し素子から前記メモリワードを読み出すことを含む、請求項１２に記載の方法。
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