JP6862957B2 - I / O cell and I / O cell output switching method - Google Patents
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Description
本発明は、出力電流を切り替え可能なＩ／Ｏセルに関する。 The present invention relates to an I / O cell in which the output current can be switched.
近年、ＬＳＩの入出力には、Ｉ／Ｏセルが搭載されており、Ｉ／Ｏセルは、異なる電源電圧で動作する２つの回路ブロック間のインタフェースとして、出力のドライブ能力（出力電圧）が切り替え可能であることが必要とされている。ここで、出力電圧を切り替える方法として、異なるチャンネル（Ｐｃｈ，Ｎｃｈ）の出力トランジスタのＯＮ／ＯＦＦ状態を相互に切り替えることが知られている。 In recent years, I / O cells have been mounted on the inputs and outputs of LSIs, and the I / O cells switch the output drive capability (output voltage) as an interface between two circuit blocks that operate at different power supply voltages. It is needed to be possible. Here, as a method of switching the output voltage, it is known to switch the ON / OFF states of the output transistors of different channels (Pch, Nch) with each other.
しかし、出力トランジスタを切り替える際に、両方のチャンネルのトランジスタ（Ｔｒ）が共にＯＮになると、貫通電流が流れてしまう。 However, when switching the output transistors, if the transistors (Tr) of both channels are both turned on, a through current will flow.
そこで、出力を大電力化することで増大する貫通電流に起因する出力トランジスタの破壊を防ぐため、出力電流の小さいＴｒを並列接続し、出力電流が大きいＴｒと小さいＴｒとを同時にスイッチングさせて、小さいＴｒに貫通電流を流すことで、貫通電流を低減することが特許文献１に提案されている。
Therefore, in order to prevent the destruction of the output transistor due to the penetrating current that increases by increasing the power output, Trs with a small output current are connected in parallel, and Trs with a large output current and Trs with a small output current are switched at the same time. It is proposed in
また、Ｐｃｈ出力トランジスタとＮｃｈ出力トランジスタとが共にＯＦＦしている期間を作るように、１つのラッチ回路（プリバッファ）の回路定数を調整することが提案されている。 Further, it has been proposed to adjust the circuit constant of one latch circuit (prebuffer) so as to create a period in which both the Pch output transistor and the Nch output transistor are OFF.
しかし、上記の特許文献１の構成では、貫通電流を低減するのみで、抑止することはできなかった。
However, in the configuration of
また、特許文献２の構成で、大電力化のために、仮に２つ以上のプリバッファと出力Ｔｒの対を設ける場合、製造の誤差等により、全ての出力ＴｒがＯＦＦするタイミングがずれることがあり、貫通電流が流れてしまうおそれがあった。
Further, in the configuration of
そこで、本発明は上記事情に鑑み、どの出力電圧の設定で動作させていても、貫通電流の発生を抑止する、出力電圧を切替可能なＩ／Ｏセルの提供を目的とする。 Therefore, in view of the above circumstances, it is an object of the present invention to provide an I / O cell capable of switching the output voltage, which suppresses the generation of a through current regardless of the setting of the output voltage.
上記課題を解決するため、本発明の一態様では、
出力電流を切り替え可能なＩ／Ｏセルであって、
前記Ｉ／Ｏセルには、入力信号が入力される入力端子と、負荷が接続される出力端子と、前記出力電流をハイ・インピーダンス状態にするか、あるいは、前記入力信号の論理値に応じたＨ／Ｌのレベルにするか、を指示する制御信号が入力されるイネーブル端子と、が設けられており、
前記Ｉ／Ｏセルは、
前記出力端子と接続され、基準となる第１の電気的特性を有する基準出力トランジスタ、および前記イネーブル端子に接続され、前記入力端子の前記入力信号及び前記イネーブル端子の前記制御信号に応じて前記基準出力トランジスタを駆動する、第１の回路定数を有する基準プリバッファを有する、基準出力回路と、
前記出力端子と接続され、前記基準出力トランジスタと並列に接続され、前記第１の電気的特性と同じ電気的特性を有する第１の調整用出力トランジスタ、および、前記入力端子の入力信号に応じて前記第１の調整用出力トランジスタを駆動する、前記第１の回路定数と同じ回路定数を有する第１の調整用プリバッファを備える、第１の調整用出力回路と、
前記出力端子と接続され、前記基準出力トランジスタ及び前記第１の調整用出力トランジスタと並列に接続され、前記第１の電気的特性と異なる第２の電気的特性を有する第２の調整用出力トランジスタ、および、前記入力端子の入力信号に応じて前記第２の調整用出力トランジスタを駆動する、前記第１の回路定数とは異なる第２の回路定数を有する第２の調整用プリバッファを備える、第２の調整用出力回路と、
前記基準出力回路、前記第１の調整用出力回路および前記第２の調整用出力回路内の全ての出力トランジスタへ印加されるゲート電圧を監視し、前記入力信号の論理値のＨ／Ｌのレベル変化に応じて、前記負荷への出力電流のＨ／Ｌのレベルを切り替える際に、全ての出力トランジスタをＯＦＦにするタイミングを生成するゲート電圧検出制御回路と、を備えた、
出力電流切替可能なＩ／Ｏセルを提供する。
In order to solve the above problems, in one aspect of the present invention,
An I / O cell that can switch the output current
The I / O cell has an input terminal to which an input signal is input, an output terminal to which a load is connected, and the output current in a high impedance state, or according to a logical value of the input signal. An enable terminal for inputting a control signal instructing whether to set the level to H / L is provided.
The I / O cell is
A reference output transistor connected to the output terminal and having a first electrical characteristic as a reference, and a reference output transistor connected to the enable terminal according to the input signal of the input terminal and the control signal of the enable terminal. A reference output circuit with a reference prebuffer with a first circuit constant that drives the output transistor, and
Depending on the first adjustment output transistor connected to the output terminal, connected in parallel with the reference output transistor, and having the same electrical characteristics as the first electrical characteristic, and the input signal of the input terminal. A first adjustment output circuit that drives the first adjustment output transistor and includes a first adjustment prebuffer having the same circuit constants as the first circuit constant.
A second adjustment output transistor connected to the output terminal, connected in parallel with the reference output transistor and the first adjustment output transistor, and having a second electrical characteristic different from the first electrical characteristic. , And a second adjustment prebuffer having a second circuit constant different from the first circuit constant, which drives the second adjustment output transistor in response to the input signal of the input terminal. The second adjustment output circuit and
The gate voltage applied to all the output transistors in the reference output circuit , the first adjustment output circuit, and the second adjustment output circuit is monitored, and the H / L level of the logical value of the input signal is monitored. It is provided with a gate voltage detection control circuit that generates a timing for turning off all output transistors when switching the H / L level of the output current to the load according to the change.
An I / O cell whose output current can be switched is provided.
一態様によれば、出力電圧を切り替え可能なＩ／Ｏセルにおいて、どの出力電圧の設定で動作させても、貫通電流が発生を抑止することができる。 According to one aspect, in an I / O cell in which the output voltage can be switched, the generation of a through current can be suppressed regardless of the output voltage setting.
以下、図面を参照して本発明を実施するための形態について説明する。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
＜第１実施形態＞
図１は、第１実施形態に係る出力ドライブ能力（出力電流）切り替え可能なＩ／Ｏ（Input/Output）セルの全体ブロック図について説明する図である。
<First Embodiment>
FIG. 1 is a diagram illustrating an overall block diagram of an I / O (Input / Output) cell in which the output drive capacity (output current) can be switched according to the first embodiment.
本発明の第１実施形態に係る、Ｉ／Ｏセル１００は、複数の出力トランジスタ１０１，１１，２１，１０１と、該出力トランジスタ１０１，１１，２１に夫々対応する、複数のプリバッファ１０２，１２，２２と、ゲート電圧検出制御回路４０と、出力制御回路１３，２３と、を備える。
The I /
図１に示すように、本発明の実施形態では、従来回路には無かった、全てのトランジスタに印加されるゲート電圧を監視し、タイミングを制御するゲート電圧検出制御回路（出力トランジスタゲート電圧検出回路）が設けられている。 As shown in FIG. 1, in the embodiment of the present invention, a gate voltage detection control circuit (output transistor gate voltage detection circuit) that monitors the gate voltage applied to all the transistors and controls the timing, which is not available in the conventional circuit. ) Is provided.
また、Ｉ／Ｏセル１００には、入力端子１及び出力端子２が設けられ、出力端子２から出力される負荷への出力電圧ＯＵＴ、即ち、出力ドライブ能力が切り替え可能である。
Further, the I /
詳しくは、複数の出力トランジスタ（出力ドライバ）１０１，１１，２１は、負荷が接続される出力端子２と夫々接続されており、夫々が並列に接続されている。
Specifically, the plurality of output transistors (output drivers) 101, 11, 21 are each connected to the
ここで、図１及び図２を参照して、基準出力トランジスタ１０１は、ＰｃｈトランジスタＰｒ及びＮｃｈトランジスタＮｒを備えている。第１の調整用出力トランジスタ１１は、Ｐｃｈ(Positive Channel）トランジスタＰ１及びＮｃｈ（Negative Channel）トランジスタＮ１を備えている。第２の調整用出力トランジスタ２１は、ＰｃｈトランジスタＰ２及びＮｃｈトランジスタＮ２を備えている。
Here, referring to FIGS. 1 and 2, the
また、複数のプリバッファ１０２，１２，２２（駆動回路）は、入力信号ＩＮが入力される入力端子１と夫々接続されており、また、複数のプリバッファ１０２，１２，２２夫々が並列に接続されている。
Further, the plurality of
また、Ｉ／Ｏセル１００はさらに、出力イネーブル信号である制御信号ＯＥＢが入力される出力イネーブル端子（イネーブル端子）３が設けられている。出力イネーブル端子３には出力電圧ＯＵＴを、ハイ・インピーダンス（Ｈｉ−Ｚ）状態にするか、あるいは、入力信号ＩＮの論理値に応じたＨレベル／Ｌレベルの状態にするかを指示する制御信号（出力イネーブル信号）ＯＥＢが入力されている。
Further, the I /
よって、本発明の実施形態に係るＩ／Ｏセル１００は、Ｈｉｇｈ（Ｈ）レベル，Ｌｏｗ（Ｌ）レベル，ハイ・インピーダンス（Ｈｉ−Ｚ）状態の３つの状態の出力電圧ＯＵＴを出力することができるスリーステート（トライステート）バッファとして、機能する。
Therefore, the I /
このＩ／Ｏセル１００において、Ｈレベルの出力電圧ＯＵＴを出力するときはＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２がＯＮし、ＮｃｈトランジスタＮｒ，Ｎ１，Ｎ２がＯＦＦする。
In this I /
Ｌレベルを出力するときはＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２がＯＦＦし，ＮｃｈトランジスタＮｒ，Ｎ１，Ｎ２がＯＮする。ハイ・インピーダンス（Ｈｉ−Ｚ）状態にするときは全てのトランジスタをＯＦＦにする。 When the L level is output, the Pch transistors Pr, P1 and P2 are turned off, and the Nch transistors Nr, N1 and N2 are turned on. When the high impedance (Hi-Z) state is set, all the transistors are turned off.
この制御信号（出力イネーブル信号）ＯＥＢは、基準プリバッファ１０２のＮｃｈトランジスタＮｒに直接入力されていると共に、第１の出力制御回路１３、第２の出力制御回路２３に入力されている。
This control signal (output enable signal) OEB is directly input to the Nch transistor Nr of the
また、外部の回路から、Ｉ／Ｏセル１００での出力電流の設定値を選択する（設定する）ために指示する出力ドライブ能力切替信号ＳＯ１，ＳＯ２が入力される外部端子（出力電流設定用入力端子）４，５が設けられている。この出力ドライブ能力切替信号（セレクトアウト信号）ＳＯ１，ＳＯ２は、第１の出力制御回路１３、第２の出力制御回路２３に夫々入力されている。
In addition, an external terminal (output current setting input) to which output drive capability switching signals SO1 and SO2 instructed to select (set) the set value of the output current in the I /
この第１の出力ドライブ能力切替信号ＳＯ１がＬｏｗのとき、第１の出力制御回路１３によって、第１の調整用プリバッファ１２が第１の調整用出力トランジスタ１１をＯＦＦにする。同様に、第２の出力ドライブ能力切替信号ＳＯ２がＬｏｗのとき、第２の調整用プリバッファ２２が第２の調整用出力トランジスタ２１をＯＦＦにする。
When the first output drive capability switching signal SO1 is Low, the first
この状態で出力イネーブル信号ＯＥＢがＬｏｗのときはイネーブル状態であり、入力信号ＩＮの状態に応じて出力端子２の出力電圧ＯＵＴが変化する時の出力電流は、予め基準出力トランジスタ１０１に設定された出力電流（設定電流値）で決まる。
In this state, when the output enable signal OEB is Low, it is in the enabled state, and the output current when the output voltage OUT of the
出力ドライブ能力切替信号ＳＯ１，ＳＯ２の状態により、以下のように出力電流が決定される。 The output current is determined as follows depending on the state of the output drive capability switching signals SO1 and SO2.
出力ドライブ能力切替信号ＳＯ１がＨｉｇｈ，ＳＯ２がＬｏｗのとき、出力電流は、基準出力トランジスタ１０１の設定電流値＋第１の調整用出力トランジスタ１１の設定電流値になる。
When the output drive capability switching signal SO1 is High and SO2 is Low, the output current is the set current value of the
出力ドライブ能力切替信号ＳＯ１がＬｏｗ，ＳＯ２がＨｉｇｈのとき、出力電流は、基準出力トランジスタ１０１の設定電流値＋第２の調整用出力トランジスタ２１の設定電流値になる。
When the output drive capability switching signal SO1 is Low and SO2 is High, the output current is the set current value of the
また、出力ドライブ能力切替信号ＳＯ１，ＳＯ２が両方ともＨｉｇｈのとき、出力電流は、基準出力トランジスタ１０１の設定電流値＋第１の調整用出力トランジスタ１１の設定電流値＋第２の調整用出力トランジスタ２１の設定電流値となる。
When both the output drive capability switching signals SO1 and SO2 are High, the output current is the set current value of the
ゲート電圧検出制御回路４０は、全ての出力トランジスタ１０１，１１，２１のゲート電圧を監視している。ゲート電圧検出制御回路４０は、入力信号ＩＮの変化に応じて、負荷への出力信号をＨレベルとＬレベルと間で切り替える際に、ゲート電圧検出制御回路４０は、入力信号の変化に応じて負荷への出力電圧のＨ／Ｌの状態を切り替える際に、全てのトランジスタを一時的にＯＦＦにする時間を作る。
The gate voltage
図２は、出力ドライブ能力切り替え可能なＩ／Ｏセル１００の全体回路図である。図２に示すように、出力トランジスタ（１０１，１１，２１）は、夫々Ｐｃｈトランジスタ及びＮｃｈトランジスタ（Ｐｒ，Ｎｒ），（Ｐ１，Ｎ１），（Ｐ２，Ｎ２）を備えている。
FIG. 2 is an overall circuit diagram of the I /
基準出力トランジスタ１０１は、予め設定された第１の出力電流（基準電流）で負荷を駆動する。例えば、基準出力トランジスタ１０１を構成するトランジスタは、所定の第１のゲート閾値電圧が設定されており、スイッチがＯＮになるとその閾値に応じた大きさのドレイン電流が第１の出力電流として流れるように、電気的特性（第１の特性）が設定されている。
The
第１の調整用出力トランジスタ１１は、上記基準電流と等しい、第１の出力電流で負荷を駆動する。例えば、第１の調整用出力トランジスタ１１を構成するトランジスタは、所定の第１のゲート閾値電圧が設定されており、スイッチがＯＮになるとその閾値に応じた大きさのドレイン電流が第１の出力電流として流れるように、電気的特性（第１の特性）が設定されている。
The first
第２の出力トランジスタ２１は、第１の出力電流とは異なる第２の出力電流で負荷を駆動する。即ち、第２のトランジスタ２１を構成するトランジスタは、第１の調整用出力トランジスタ１１を構成するトランジスタの第１の電気的特性とは、電気的特性（例えば、サイズ）が異なる、第２の電気的特性を有する。
The
なお、本例では、基準出力トランジスタ１０１で設定される基準電流と等しい第１の出力電流を第１の調整用出力トランジスタ１１に設定したが、第２の調整用出力トランジスタ２１に第１の出力電流に設定してもよい。さらに、調整用出力トランジスタは１つのみ設けてもよく、その際の調整用出力トランジスタの電気的特性は、第１の電気的特性と異なるもの、同じもの、どちらか一方のみであってもよい。
In this example, the first output current equal to the reference current set by the
基準プリバッファ（駆動回路）１０２は、基準出力トランジスタ１０１と夫々対になり、基準出力回路１０９を構成している。第１の調整用プリバッファ１２は、第１の調整用出力トランジスタ１１と対になり、第１の調整用出力回路１９を構成している。第２の調整用プリバッファ２２は、第２の調整用出力トランジスタ２１と対になり、第２の調整用出力回路２９を構成している。
The reference prebuffer (drive circuit) 102 is paired with the
第１の調整用出力回路１９及び第２の調整用出力回路２９は基準となる基準出力回路１０９の出力に対して倍率を調整する出力回路である。
The first
基準、第１の調整用、第２の調整用プリバッファ１０２，１２，２２は、入力端子１の入力信号ＩＮの論理値に応じて、基準、第１の調整用、第２の調整用、出力トランジスタ１０１，１１，２１を駆動制御する。
The reference, the first adjustment, and the
ここで、第２の調整用プリバッファ２２の駆動対象となる第２のトランジスタ２１は、基準出力トランジスタ１０１とは電気的特性（例えば、サイズ）が異なる。従って、第２の調整用プリバッファ２２は、基準プリバッファ１０２の回路定数（例えばサイズ等）の第１の回路定数とは異なる回路定数である第２の回路定数を有する。なお、第１の調整用プリバッファ１２は、基準プリバッファ１０２と同じ第１の回路定数を有する。
Here, the
図２を参照して、基準プリバッファ１０２は、基準出力トランジスタ１０１と直列に接続され、接続される基準出力トランジスタ２１内の夫々のトランジスタＰｒ，Ｎｒを駆動制御する。第１の調整用プリバッファ１２は、第１の調整用出力トランジスタ１１と直列に接続され、接続される第１の調整用出力トランジスタ１１内のトランジスタＰ１，Ｎ１を駆動制御する。第２の調整用プリバッファ２２は、第２の調整用出力トランジスタ２１と直列に接続され、接続される第２の調整用出力トランジスタ２１内のトランジスタＰ２，Ｎ２を駆動制御する。
With reference to FIG. 2, the
基準、第１の調整用、第２の調整用プリバッファ（１０２，１２，２２）は、ＮＡＮＤ回路（ＮＡＮＤ１０，ＮＡＮＤ１，ＮＡＮＤ２）及びＮＯＲ回路（ＮＯＲ１０，ＮＯＲ１，ＮＯＲ２）を夫々備えている。 The reference, the first adjustment pre-buffer (102, 12, 22) includes a NAND circuit (NAND10, NAND1, NAND2) and a NOR circuit (NOR10, NOR1, NOR2), respectively.
ＮＡＮＤ１０，ＮＡＮＤ１，ＮＡＮＤ２は、ＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２のゲート端子に電気的に接続されており、ＮＡＮＤ１０，ＮＡＮＤ１，ＮＡＮＤ２の出力信号が、ＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２，のＯＮ／ＯＦＦのスイッチングを指示するＰｃｈゲート電圧ＰＧｒ，ＰＧ１，ＰＧ２となる。ＮＡＮＤ１０，ＮＡＮＤ１、ＮＡＮＤ２は、入力される信号がすべてＨで、出力するゲート電圧ＰＧｒ，ＰＧ１，ＰＧ２はＬレベルとなり、それ以外の場合はＨレベルとなる。 The NAND10, NAND1 and NAND2 are electrically connected to the gate terminals of the Pch transistors Pr, P1 and P2, and the output signals of the NAND10, NAND1 and NAND2 are switched ON / OFF of the Pch transistors Pr, P1 and P2. The Pch gate voltages PGr, PG1, and PG2 are used to indicate. In NAND10, NAND1 and NAND2, the input signals are all H, the output gate voltages PGr, PG1 and PG2 are L level, and in other cases, they are H level.
Ｐチャンネルである、トランジスタＰｒ，Ｐ１，Ｐ２は、Ｐｃｈゲート電圧ＰＧｒ，ＰＧ１，ＰＧ２がＬ（例えば０Ｖ）のとき、ＯＮにスイッチし、Ｈ（例えば正の値）のときに、ＯＦＦにスイッチする。 The transistors Pr, P1 and P2, which are P channels, switch ON when the Pch gate voltages PGr, PG1 and PG2 are L (for example, 0V), and switch OFF when H (for example, a positive value). ..
一方、ＮＯＲ１０，ＮＯＲ１，ＮＯＲ２は、それぞれＮｃｈトランジスタＮｒ，Ｎ１，Ｎ２のゲート端子に電気的に接続されており、ＮＯＲ１０，ＮＯＲ１，ＮＯＲ２の出力信号が、ＮｃｈトランジスタＮｒ，Ｎ１，Ｎ２のＯＮ／ＯＦＦのスイッチングを指示するＮｃｈゲート電圧（ＮＧｒ，ＮＧ１，ＮＧ２）となる。ＮＯＲ１０，ＮＯＲ１，ＮＯＲ２は、入力される信号がすべてＬで、出力するゲート電圧ＮＧｒ，ＮＧ１，ＮＧ２はＨとなり、それ以外の場合はＬを出力する。 On the other hand, NOR10, NOR1 and NOR2 are electrically connected to the gate terminals of the Nch transistors Nr, N1 and N2, respectively, and the output signals of the NOR10, NOR1 and NOR2 are ON / OFF of the Nch transistors Nr, N1 and N2. It becomes the Nch gate voltage (NGr, NG1, NG2) instructing the switching of. In NOR10, NOR1, and NOR2, all the input signals are L, the output gate voltages NGr, NG1, and NG2 are H, and in other cases, L is output.
ＮチャンネルであるトランジスタＮｒ，Ｎ１，Ｎ２は、ゲート電圧ＮＧｒ，ＮＧ１，ＮＧ２がＨ（例えば正の値）になると、ＯＮにスイッチし、Ｌ（例えば０Ｖ）でＯＦＦにスイッチする。 The N-channel transistors Nr, N1 and N2 switch ON when the gate voltages NGr, NG1 and NG2 reach H (for example, a positive value), and switch OFF at L (for example, 0V).
ここで、出力イネーブル端子３に入力される制御信号ＯＥＢは、出力電圧ＯＵＴをハイ・インピーダンス状態にすることを指示する場合は、非イネーブル（Ｈレベル）を示す。入力信号ＩＮの論理値（Ｈ／Ｌ）を反映させたＨ／Ｌレベルに変化させることを指示する場合は、イネーブル（Ｌレベルイネーブル状態）を示すものとする。
Here, the control signal OEB input to the output enable
この制御信号ＯＥＢは、第１、第２の調整用プリバッファ１２，２２へは第１、第２の制御回路１３，２３を介して入力され、基準プリバッファ１０２へは、直接入力されている。即ち、基準プリバッファ１０２の前段には、出力制御回路が設けられていない。
This control signal OEB is input to the first and
これにより、制御信号ＯＥＢが、非イネーブル状態の場合、基準プリバッファ１０２のＮＯＲ１０には、Ｈレベル信号が直接入力されるため、入力信号ＩＮの状態にかかわらず、ＮＯＲ１０から出力されるゲート電圧ＮＧｒは、Ｈになることはなく、ＮｃｈトランジスタＮｒは、ＯＦＦの状態を維持する。
As a result, when the control signal OEB is in the non-enabled state, the H level signal is directly input to NOR10 of the
同時に、制御信号ＯＥＢが、非イネーブル状態の場合、基準プリバッファ１０２のＮＡＮＤ１０には、Ｈレベル信号が制御インバータ６を介して反転してＬ信号が入力されるため、入力信号ＩＮの状態にかかわらず、ＮＡＮＤ１０から出力されるゲート電圧ＰＧｒは、Ｌになることはなく、ＰｃｈトランジスタＰｒは、ＯＦＦの状態を維持する。
At the same time, when the control signal OEB is in the non-enabled state, the H level signal is inverted via the
ゲート電圧検出制御回路４０は、全てのゲート電圧を検出しているため、上記非イネーブル状態だと、ゲート電圧ＮＧｒはＬ、常にＰＧｒがＬであるため、タイミング制御信号ＰＧｏｆｆがＨレベルにならず、タイミング制御信号ＮＧＯＦＦがＬレベルにならないため、トリガーにならず、全てのトランジスタがＯＦＦした状態が維持される。
Since the gate voltage
よって、制御信号ＯＥＢが非イネーブル状態を示す場合、入力信号ＩＮの状態に依らず、出力電圧はハイ・インピーダンス状態となる。 Therefore, when the control signal OEB indicates a non-enabled state, the output voltage is in a high impedance state regardless of the state of the input signal IN.
一方、第１、第２の調整用プリバッファ１２，２２の前段に設けられる、第１、第２の出力制御回路１３，２３は、出力ドライバである、第１、第２の調整用出力トランジスタ１１，２１の活性、非活性の指示を示す出力ドライブ能力切替信号ＳＯ１，ＳＯ２を検出する。
On the other hand, the first and second
出力ドライブ能力切替信号ＳＯ１，ＳＯ２は、外部端子（出力電流設定用入力端子）４，５へ入力される外部からの設定状況により、接続される第１、第２の調整用出力トランジスタ１１，２１を活性化させる（入力信号ＩＮの論理値（Ｈ／Ｌ）を反映させたＨ／Ｌレベルに変化させる）ときはＨを示し、第１、第２の調整用出力トランジスタ１１，２１を非活性化させる（ハイ・インピーダンス状態にする）ときはＬを示すものとする。このように、出力ドライブ能力切替信号ＳＯ１，ＳＯ２により、Ｉ／Ｏセル１００のドライブ能力である出力電流の設定値が切り替えられる。
The output drive capability switching signals SO1 and SO2 are connected to the first and second
第１、第２の出力制御回路１３，２３は、ＮＯＲ回路１４，２４と、ＮＡＮＤ回路１５，２５と、インバータ（ＮＯＴ）１６，２６を夫々、備えている。
The first and second
第１の出力制御回路１３は、第１の出力ドライブ能力切替信号ＳＯ１と、制御信号ＯＥＢとが入力され、第１の出力ドライブ能力切替信号ＳＯ１が第１の調整用出力トランジスタ１１を活性化させることが指示されるとき（Ｈのとき）に、制御信号ＯＥＢに対応する信号ＰＧ１ＥＮ，ＮＧ１ＥＮを第１の調整用プリバッファ１２へ出力する。この状態の、Ｉ／Ｏセル１００の出力電流の設定値は、基準出力トランジスタ１０１の設定電流値に、少なくとも第１の調整用出力トランジスタ１１の設定電流値を加えた合計になる。
In the first
第２の出力制御回路２３は、第２の出力ドライブ能力切替信号ＳＯ２と、制御信号ＯＥＢとが入力され、第２の出力ドライブ能力切替信号ＳＯ２が第２の調整用出力トランジスタ２１を活性化させる（Ｈのとき）に、制御信号ＯＥＢに対応する信号ＰＧ２ＥＮ，ＮＧ２ＥＮを第２の調整用プリバッファ２２へ出力する。この状態の、Ｉ／Ｏセル１００の出力電流の設定値は、基準出力トランジスタ１０１の設定電流値に、少なくとも第２の調整用出力トランジスタ２１の設定電流値を加えた合計になる。
In the second
なお、出力ドライブ能力切替信号ＳＯ１，ＳＯ２がＬで、第１の調整用出力回路１９及び第２の調整用出力回路２９を非活性化させる、ことが指示されるとき（Ｌのとき）は、制御回路のＮＯＲ回路１４，２４から出力される、信号ＰＧ１ＥＮ，ＰＧ１ＥＮが制御信号ＯＥＢの状態に依らず、常にＬになるため、調整用プリバッファ１２，２２のＮＡＮＤ１，ＮＡＮＤ２がＯＮにならず、ＰｃｈトランジスタＰ１，Ｐ２はＯＮしない。
When the output drive capability switching signals SO1 and SO2 are L and it is instructed to deactivate the first
同様に出力ドライブ能力切替信号ＳＯ１，ＳＯ２がＬで、第１の調整用出力回路１９及び第２の調整用出力回路２９を非活性化させるときは、制御回路のＮＡＮＤ回路１５，２５から出力される、信号ＮＧ１ＥＮ，ＮＧ２ＥＮが常にＨになるため、調整用プリバッファ１２，２２のＮＯＲ１，ＮＯＲ２がＯＮにならず、ＮｃｈトランジスタＮ１，Ｎ２はＯＮしない。
Similarly, when the output drive capability switching signals SO1 and SO2 are L and the first
よって、出力ドライブ能力切替信号ＳＯ１，ＳＯ２がＬで、第１の調整用出力回路１９及び第２の調整用出力回路２９を非活性化させるとき、制御信号ＯＥＢ、入力信号ＩＮの状態に依らず、第１、第２の調整用出力トランジスタ１１，２１の出力信号がハイ・インピーダンス状態となる。この状態の、Ｉ／Ｏセル１００の出力電流の設定値は、基準出力トランジスタ１０１の設定電流値と等しくなり、すべての出力回路のドライブ能力が正である場合、Ｉ／Ｏセル１００の最も低い設定値となる。
Therefore, when the output drive capability switching signals SO1 and SO2 are L and the first
反対に、出力ドライブ能力切替信号ＳＯ１，ＳＯ２がＨで、第１の調整用出力回路１９及び第２の調整用出力回路２９を活性化させるとき、第１の出力制御回路１３及び第２の出力制御回路２３は、制御信号ＯＥＢの論理値（Ｈ／Ｌ）を反映している、制御信号に対応する信号ＰＧ１ＥＮ、ＮＧ１ＥＮ，ＰＧ２ＥＮ，ＮＧ２ＥＮを出力させる。この状態では、Ｉ／Ｏセル１００の出力電流の設定値は、基準出力トランジスタ１０１の設定電流値と、第１の調整用出力トランジスタ１１の設定電流値と、第２の調整用出力トランジスタ２１の設定電流値の合計になる。このとき、すべての出力回路のドライブ能力が正である場合、Ｉ／Ｏセル１００の最も高い設定値となる。
On the contrary, when the output drive capacity switching signals SO1 and SO2 are H and the first
図２を参照して、ゲート電圧検出制御回路４０は、全てのトランジスタ（Ｐ１〜Ｐｒ，Ｎ１〜Ｎｒ）のゲート電圧ＰＧｒ，ＰＧ１，ＰＧ２，ＮＧｒ，ＮＧ１，ＮＧ２を監視し、タイミング制御信号ＰＧｏｆｆ、ＮＧｏｆｆを出力する。
With reference to FIG. 2, the gate voltage
ゲート電圧検出制御回路４０は、ＮＡＮＤ回路（検出用ＮＡＮＤ）４１と、ＮＯＲ回路（検出用ＮＯＲ）４２とを備える。
The gate voltage
詳しくは、ゲート電圧検出制御回路４０の検出用ＮＡＮＤ４１には、Ｐｃｈトランジスタを夫々駆動制御する全てのＰｃｈゲート電圧ＰＧｒ，ＰＧ１，ＰＧ２が入力され、全てのＰｃｈゲート電圧ＰＧｒ，ＰＧ１，ＰＧ２がＨのときに、Ｌレベルのタイミング制御信号ＰＧｏｆｆを出力する。即ち、出力信号であるタイミング制御信号ＰＧｏｆｆは、全ての出力ＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２のゲート電圧（ＰＧｒ，ＰＧ１，ＰＧ２）がＨレベルの時にだけＬとなる。
Specifically, all Pch gate voltages PGr, PG1, PG2 for driving and controlling Pch transistors are input to the
よって、Ｌレベルのタイミング制御信号ＰＧｏｆｆは、ＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２がすべてＯＦＦしていることを表す信号であって、ＮｃｈトランジスタＮｒ，Ｎ２がＯＮするタイミングのトリガーとなる、Ｎｃｈ用タイミング制御信号として機能する。 Therefore, the L-level timing control signal PGoff is a signal indicating that all the Pch transistors Pr, P1 and P2 are turned off, and is a timing control for Nch that triggers the timing when the Nch transistors Nr and N2 are turned on. Functions as a signal.
また、ゲート電圧検出制御回路４０の検出用ＮＯＲ回路４２は、Ｎｃｈトランジスタを夫々駆動制御するＮｃｈゲート電圧がＮＧｒ，ＮＧ１，ＮＧ２が入力され、全てのＮｃｈゲート電圧ＮＧｒ，ＮＧ１，ＮＧ２がＬのときに、Ｈレベルのタイミング制御信号ＮＧｏｆｆを出力する。即ち、タイミング制御信号ＮＧｏｆｆは、全ての出力ＮｃｈトランジスタＮｒ，Ｎ１，Ｎ２に印加するゲート電圧（ＮＧｒ，ＮＧ１，ＮＧ２）がＬレベルの時にだけＨとなる。
Further, in the detection NOR
Ｈレベルのタイミング制御信号ＮＧｏｆｆは、ＮｃｈトランジスタＮｒ，Ｎ１，Ｎ２がすべてＯＦＦすることを示す信号であって、ＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２がＯＮするタイミングのトリガーとなる、Ｐｃｈ用タイミング制御信号として機能する。 The H-level timing control signal NGoff is a signal indicating that all the Nch transistors Nr, N1 and N2 are turned off, and is used as a Pch timing control signal that triggers the timing when the Pch transistors Pr, P1 and P2 are turned on. Function.
よって、基準、第１の調整用、第２の調整用プリバッファ１０２，１２，２２に設けられるＮＡＮＤ１０，ＮＡＮＤ１，ＮＡＮＤ２は、入力信号ＩＮ、制御信号ＯＥＢ又は制御信号に対応する信号ＰＧ１ＥＮ、ＰＧ２ＥＮ、タイミング制御信号ＮＧｏｆｆがすべてＨのとき、ＬレベルのＰｃｈゲート電圧ＰＧｒ，ＰＧ１，ＰＧ２を夫々出力し、ＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２をＯＮさせる。
Therefore, the NAND10, NAND1, and NAND2 provided in the reference, the
また、プリバッファ１０２，１２，２３に設けられるＮＯＲ回路であるＮＯＲ１０，ＮＯＲ１，ＮＯＲ２は、入力信号ＩＮ、制御信号ＯＥＢ又は制御信号に対応する信号ＮＧ１ＥＮ，ＮＧ２ＥＮ、タイミング制御信号ＰＧｏｆｆがすべてＬになったとき、ＨレベルのＮｃｈゲート電圧ＮＧｒ，ＮＧ１，ＮＧ２を出力し、ＮｃｈトランジスタＮｒ，Ｎ１，Ｎ２をＯＮさせる。
Further, in the NOR circuits NOR10, NOR1, and NOR2 provided in the
ここで、上述のように、基準出力トランジスタ１０１及び第１の出力トランジスタ１１は同じ出力電流で、第２の出力トランジスタ２１は基準出力トランジスタ１０１及び第１のトランジスタ１１とは異なる出力電流となる電気的特性を有している。詳しくは、夫々の出力トランジスタはＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。ここで、ＦＥＴ（トランジスタ）をＯＮさせるために必要なゲート閾値電圧がＰｃｈトランジスタＰ２とＰｃｈトランジスタＰｒ，Ｐ１とで異なる。また、ＮｃｈトランジスタＮ２とＮｃｈトランジスタＮｒ，Ｎ１とで異なる。
Here, as described above, the
よって、基準プリバッファ１０２と、第１の調整用プリバッファ１２とは同じ回路定数で、第２の調整用プリバッファ２２は、基準プリバッファ１０２及び第１の調整用プリバッファ１２とは異なる回路定数である。例えば、第２の調整用プリバッファ２２に含まれる、ＮＡＮＤ回路（ＮＡＮＤ２）や、ＮＯＲ回路（ＮＯＲ２）を構成するダイオードやトランジスタ等の部品や組み合わせの特性が、基準プリバッファ１０２，第１の調整用プリバッファ１２に含まれるＮＡＮＤ１０，ＮＡＮＤ１やＮＯＲ１０，ＮＯＲ１を構成する部品や組み合わせ等と異なり、出力信号の切り替え時間が異なるものとする。
Therefore, the
したがって、基準出力回路１０９及び第１の調整用出力回路１９と、第２の調整用出力回路２９とでは、電圧や電流の立ち上がり時間が異なる。
Therefore, the
ここで、本発明の実施形態において、Ｉ／Ｏセル１００において、Ｈレベルの出力を行う場合は、Ｐｃｈトランジスタを動作し、Ｌレベルの出力を行う場合は、Ｎｃｈトランジスタが動作している。
Here, in the embodiment of the present invention, in the I /
このように、ゲート電圧検出制御回路４０は、全ての出力トランジスタ１１，２１，１０１に印加されるゲート電圧を監視している。ゲート電圧検出制御回路４０は、入力信号ＩＮの変化に応じて、負荷への出力信号をＨレベルとＬレベルと間で切り替える際に、ゲート電圧検出制御回路は、入力信号の変化に応じて負荷への出力電圧のＨ／Ｌの状態を切り替える際に、全てのトランジスタを一時的にＯＦＦにする時間を作る。
In this way, the gate voltage
両方のトランジスタのＯＦＦする時間は、第１の出力回路と第２の出力回路の電気的特性や回路定数の違いによる、立ち上がり、立ち下がりの開始時間の違いに起因している。 The OFF time of both transistors is due to the difference in the start time of rising and falling due to the difference in the electrical characteristics and circuit constants of the first output circuit and the second output circuit.
さらに、ゲート電圧検出制御回路４０は、検出用ＮＡＮＤ４１の後段に設けられ、Ｎｃｈタイミング制御信号ＰＧｏｆｆの出力を遅延させる遅延回路と、検出用ＮＯＲ回路４２の後段に設けられ、Ｐｃｈタイミング制御信号ＮＧｏｆｆの出力を遅延させる遅延回路とを、さらに有していてもよい。これにより、さらに確実に全てのトランジスタがＯＦＦする所定時間を作成することができる。（図３、Off―Off R、Off―Off F）。
Further, the gate voltage
これにより、出力信号ＯＵＴがＨ→Ｌに変化する時およびＬ→Ｈに変化する時に貫通電流が発生を防いでいる。 This prevents the generation of a through current when the output signal OUT changes from H to L and when it changes from L to H.
上記性質を利用して、出力電圧（出力ドライブ）を切り替え動作させる場合の出力切替方法について、図３〜図５を利用して説明する。 An output switching method in the case of switching the output voltage (output drive) by utilizing the above properties will be described with reference to FIGS. 3 to 5.
図３は、図２に示す各信号の変化を示すタイミングチャートである。図４は、図３において入力信号をＨ→Ｌに切り替える動作のフローチャートを示し、図５は、図３において入力信号をＬ→Ｈに切り替える動作のフローチャートを示している。 FIG. 3 is a timing chart showing changes in each signal shown in FIG. FIG. 4 shows a flowchart of an operation of switching an input signal from H to L in FIG. 3, and FIG. 5 shows a flowchart of an operation of switching an input signal from L to H in FIG.
図３〜図５は、第２の調整用プリバッファ２２から出力される、第２の出力トランジスタ２１へ印加されるゲート電圧ＰＧ２とＮＧ２の変化は、それぞれ第１の出力トランジスタを制御するゲート電圧ＰＧ１とＮＧ１、及び基準ゲート電圧ＰＧｒとＮＧｒよりも遅くなっている例を示す。
3 to 5 show that the changes in the gate voltages PG2 and NG2 applied to the
まず、前提として、出力ドライブ能力切替信号ＳＯ１，ＳＯ２が、出力ドライバである第１、第２の調整用出力トランジスタ１１，１２を活性化させることを示すかどうかを判定する。出力ドライブ能力切替信号ＳＯ１，ＳＯ２が、Ｌの場合は、第１、第２の調整用出力トランジスタ１１，１２を非活性化させることを示しているので、制御信号ＯＥＢ、入力信号ＩＮの状態に依らず、調整用出力トランジスタ１１，２１の出力をハイ・インピーダンス状態にする。
First, as a premise, it is determined whether or not the output drive capability switching signals SO1 and SO2 indicate that the output drivers, the first and second
また、制御信号ＯＥＢがＬ（イネーブル状態）かどうかを判定する。制御信号ＯＥＢがＨの場合は、非イネーブル状態であって、入力信号ＩＮの状態に依らず、基準出力回路１０９の基準トランジスタ１０１も出力をハイ・インピーダンス状態にする。
Further, it is determined whether or not the control signal OEB is L (enabled state). When the control signal OEB is H, it is in the non-enabled state, and the
＜Ｌ⇒Ｈの動作＞
図３及び図５を用いて、出力信号（出力電圧）ＯＵＴがＬ→Ｈに変化する動作について説明する。出力ドライブ能力切替信号ＳＯ１，ＳＯ２がＨで第１、第２の調整用出力トランジスタ１１，１２を活性化させる状態で、出力イネーブル状態（ＯＥＢがＬ）において、入力信号ＩＮがＬ→Ｈに変化すると、出力信号ＯＵＴがＬ→Ｈに変化するように回路が動作する。
<Operation of L⇒H>
The operation of changing the output signal (output voltage) OUT from L to H will be described with reference to FIGS. 3 and 5. The input signal IN changes from L to H in the output enable state (OEB is L) with the output drive capability switching signals SO1 and SO2 activating the first and second
この動作において、入力信号ＩＮが、ＬがＨになると（Ｓ１）、プリバッファ１０２，１２の、ＮＯＲ１０，ＮＯＲ１の、入力信号ＩＮがＬではなくなったことにより、ＮＯＲ１０，ＮＯＲ１から出力されるゲート電圧ＮＧｒ，ＮＧ１がＨ→Ｌに変化する（Ｓ２）。
In this operation, when the input signal IN becomes H (S1), the gate voltages output from the NOR10 and NOR1 of the
少し遅れて、第２の調整用プリバッファ２２のＮＯＲ２から出力されるＮｃｈゲート電圧ＮＧ２がＨ→Ｌに変化する（Ｓ３）。この遅延は、トランジスタのサイズ及びプリバッファの回路定数の違いにより、スイッチング速度に違いが発生する。
With a slight delay, the Nch gate voltage NG2 output from NOR2 of the
そして、ゲート電圧検出制御回路４０のＮＯＲ回路４２は、全てのＮｃｈゲート電圧ＮＧ１，ＮＧ２，ＮＧｒがＬになってから、ＨレベルのＰｃｈ用タイミング制御信号ＮＧｏｆｆを出力する。即ち、遅い方の第２の出力回路を待ってから、タイミング制御信号ＮＧｏｆｆがＬ→Ｈになる（Ｓ４）。
Then, the NOR
その後、入力されるタイミング制御信号ＮＧｏｆｆがＬ→Ｈになったことにより、プリバッファ１０２，１２のＮＡＮＤ１０，ＮＡＮＤ１から出力されるＰｃｈゲート電圧ＰＧｒ，ＰＧ１がＨ→Ｌに変化する（Ｓ５）。これにより、ＰｃｈトランジスタＰｒ，Ｐ１がＯＮへ切り替わる。
After that, when the input timing control signal NGoff changes from L to H, the Pch gate voltages PGr and PG1 output from the NAND10 and NAND1 of the
この際、Ｓ４の後、Ｓ５の直前が、全ての出力トランジスタのＯＦＦする期間となる、Ｏｆｆ−Ｏｆｆ期間となる（図３：Off-Off R）。図３では、わかりやすくするため、切り替えの時間は長めに記載しているが、すべてがＯＦＦするのは、切り替え動作中の瞬間的な時間となるが、検出を監視しているため、切り替えの順序が逆になることはない。 At this time, after S4, immediately before S5 is the Off-Off period, which is the period during which all the output transistors are turned off (FIG. 3: Off-Off R). In FIG. 3, the switching time is described longer for the sake of clarity, but all are turned off at the momentary time during the switching operation, but since the detection is monitored, the switching is performed. The order is never reversed.
なお、このOff-Off R期間を延長するために、ゲート電圧検出制御回路４０のＮＯＲ回路４２の後段に遅延回路を、設けてもよい。さらに、第２実施形態のように出力制御回路１３，２３の前段にラッチ回路を設けてもよい。
In order to extend this Off-Off R period, a delay circuit may be provided after the NOR
遅れて、ＮＡＮＤ２から出力されるＰｃｈゲート電圧ＰＧ２がＨ→Ｌに変化する（Ｓ６）。これにより、ＰｃｈトランジスタＰ２がＯＮへ切り替わる。 With a delay, the Pch gate voltage PG2 output from NAND2 changes from H to L (S6). As a result, the Pch transistor P2 is switched to ON.
その後、出力信号ＯＵＴがＬ→Ｈに変化する（Ｓ７）。 After that, the output signal OUT changes from L to H (S7).
＜Ｈ⇒Ｌの動作＞
図３及び図５を用いて、出力信号（出力電圧）ＯＵＴがＨ→Ｌに変化する動作について説明する。調整用出力回路１９，２９を活性化させることを指示され（ＳＯ１，ＳＯ２がＨ）、出力イネーブル状態（ＯＥＢがＬ）において、入力信号ＩＮがＨ→Ｌに変化すると、出力信号ＯＵＴがＨ→Ｌに変化するように回路が動作する。
<Operation of H⇒L>
The operation of changing the output signal (output voltage) OUT from H to L will be described with reference to FIGS. 3 and 5. When the
まず、入力信号ＩＮがＨ→Ｌに変化すると（Ｓ１１）、プリバッファ１０２，１２の、ＮＡＮＤ１０及びＮＡＮＤ１の、入力信号ＩＮがＨではなくなったことにより、ＮＡＮＤ１０及びＮＡＮＤ１から出力されるゲート電圧ＰＧｒ及びＰＧ１がＬ→Ｈに変化する（Ｓ１２）。
First, when the input signal IN changes from H to L (S11), the gate voltage PGr and the gate voltage PGr output from the
少し遅れて、第２の調整用プリバッファ２２のＮＡＮＤ２から出力されるＰｃｈゲート電圧ＰＧ２がＬ→Ｈに変化する（Ｓ１３）。この遅延は、トランジスタのサイズ及びプリバッファの回路定数の違いにより、スイッチング速度に違いが発生する。
With a slight delay, the Pch gate voltage PG2 output from NAND2 of the
そして、ゲート電圧検出制御回路４０のＮＡＮＤ回路４１は、全てのＰｃｈゲート電圧ＰＧ１，ＰＧ２，ＰＧｒがＨになってから、ＬレベルのＮｃｈ用タイミング制御信号ＰＧｏｆｆを出力する。即ち、遅い方の第２の出力回路を待ってから、タイミング制御信号ＰＧｏｆｆがＨ→Ｌになる（Ｓ１４）。
Then, the
タイミング制御信号ＰＧｏｆｆの切り替わりをトリガーとして、入力されるタイミング制御信号ＰＧｏｆｆがＨ→Ｌになったことにより、プリバッファ１０２，１２のＮＯＲ１０，ＮＯＲ１から出力される、Ｎｃｈゲート電圧ＮＧｒ，ＮＧ１がＬ→Ｈへ変化する（Ｓ１５）。これにより、ＮｃｈトランジスタＮｒ，Ｎ１がＯＮへ切り替わる。
When the input timing control signal PGoff changes from H to L triggered by the switching of the timing control signal PGoff, the Nch gate voltages NGr and NG1 output from NOR10 and NOR1 of the
この際、Ｓ１４の後、Ｓ１５の直前が、全ての出力トランジスタのＯＦＦする期間となる、Ｏｆｆ−Ｏｆｆ期間となる（図３：Off-Off F）。図３では、わかりやすくするため、切り替えの時間は長めに記載しているが、すべてがＯＦＦするのは、切り替え動作中の瞬間的な時間となるが、検出を監視しているため、切り替えの順序が逆になることはない。 At this time, after S14, immediately before S15 is the Off-Off period, which is the period during which all the output transistors are turned off (FIG. 3: Off-Off F). In FIG. 3, the switching time is described longer for the sake of clarity, but all are turned off at the momentary time during the switching operation, but since the detection is monitored, the switching is performed. The order is never reversed.
なお、ＰＧｏｆｆがＨ→Ｌになった後のOff-Off F期間を延長するために、ゲート電圧検出制御回路４０のＮＯＲ回路４２の後段に遅延回路を、設けてもよい。
A delay circuit may be provided after the NOR
少し遅れてＮＯＲ２から出力されるＮｃｈゲート電圧ＮＧ２がＬ→Ｈに変化する（Ｓ１６）。これにより、ＮｃｈトランジスタＮ２がＯＮへ切り替わる。 The Nch gate voltage NG2 output from NOR2 changes from L to H with a slight delay (S16). As a result, the Nch transistor N2 is switched to ON.
その後、出力信号（出力電圧）ＯＵＴがＬ→Ｈに変化する（Ｓ１７）。 After that, the output signal (output voltage) OUT changes from L to H (S17).
この動作により、どちらの切り替えにしても、全てのトランジスタへ印加されるゲート電圧の監視するステップと、監視したゲート電圧により一方のチャンネルのトランジスタが全てＯＦＦしたことを検出するステップと、前記検出した後に、他方のチャンネルのトランジスタをＯＮさせて、出力電圧を切り替えるステップと、を実施することになる。 By this operation, regardless of which switch is made, the step of monitoring the gate voltage applied to all the transistors and the step of detecting that all the transistors of one channel are turned off by the monitored gate voltage are detected. Later, the step of turning on the transistor of the other channel and switching the output voltage will be carried out.
よって、入力信号の変化に応じて、負荷への出力信号のＨ信号／Ｌ信号を切り替える際に、全ての出力トランジスタをＯＦＦするタイミングを作られることになる。 Therefore, when switching the H signal / L signal of the output signal to the load according to the change of the input signal, the timing for turning off all the output transistors can be set.
これにより、出力信号ＯＵＴがＨ→Ｌに変化する時およびＬ→Ｈに変化する時に貫通電流が発生を防いでいる。 This prevents the generation of a through current when the output signal OUT changes from H to L and when it changes from L to H.
本発明の実施形態では、出力トランジスタのゲート電圧を検出するゲート電圧検出制御回路４０を追加したことで、出力信号ＯＵＴがＨ→Ｌに変化する直前、およびＬ→Ｈに変化する直前に、出力トランジスタのＯｆｆ−Ｏｆｆ期間（タイミング）がある。そのため、Ｐｃｈ出力トランジスタとＮｃｈ出力トランジスタが共にＯＮになる時間がないので貫通電流は流れることはない。
In the embodiment of the present invention, by adding the gate voltage
また、複数の、特性の異なるトランジスタ及びプリバッファを利用することで確実に出力ＴｒのＯｆｆ−Ｏｆｆ期間を作ることができる。そのため、出力Ｔｒが２系統や３系統以上の場合であっても、出力Ｔｒのサイズおよびプリバッファ回路のＴｒのサイズをそれぞれ異なるサイズで作成することも可能になる。 Further, by using a plurality of transistors and prebuffers having different characteristics, the Off-Off period of the output Tr can be surely created. Therefore, even when the output Tr has two or three or more systems, the size of the output Tr and the size of the Tr of the prebuffer circuit can be created in different sizes.
図３に示すように、タイミング制御信号ＰＧｏｆｆがＬでタイミング制御信号ＮＧｏｆｆがＨのとき、全ての出力ＴｒはＯＦＦしており、いずれの出力トランジスタでも貫通電流は発生しない。 As shown in FIG. 3, when the timing control signal PGoff is L and the timing control signal NGoff is H, all the output Trs are OFF, and no through current is generated in any of the output transistors.
ここで、図３〜図５に示すように、本発明の実施形態では、複数の、特性の異なるトランジスタ及びプリバッファを利用することで、確実に出力ＴｒのＯｆｆ−Ｏｆｆ期間を作成している。 Here, as shown in FIGS. 3 to 5, in the embodiment of the present invention, the Off-Off period of the output Tr is surely created by using a plurality of transistors and prebuffers having different characteristics. ..
比較として、出力信号の切り替えの際に貫通電流が流れないよう、ゲート電圧ＰＧ１とＮＧ１の切り替えのタイミング調整を、同じ種類のトランジスタ及びプリバッファ回路で、揃えることで実現する場合について検討する。 As a comparison, a case where the timing adjustment of switching between the gate voltage PG1 and NG1 is realized by aligning the same type of transistor and prebuffer circuit so that a through current does not flow when switching the output signal will be examined.
具体的には、電気的な特性が、Ｐｃｈ１＝Ｐｃｈ２、Ｎｃｈ１＝Ｎｃｈ２、ＮＡＮＤ１＝ＮＡＮＤ２、ＮＯＲ１＝ＮＯＲ２であるとすると、出力トランジスタへ印加されるゲート電圧の理論的には、変化タイミングが同じになる。 Specifically, assuming that the electrical characteristics are Pch1 = Pch2, Nch1 = Nch2, NAND1 = NAND2, NOR1 = NOR2, the change timing of the gate voltage applied to the output transistor is theoretically the same. Become.
しかし、このように設計すると、製造上のばらつき等の理由で、出力Ｔｒのゲート電圧の変化タイミングがずれて、貫通電流が流れてしまうことがあった。 However, in this design, the change timing of the gate voltage of the output Tr may be deviated due to manufacturing variations or the like, and a through current may flow.
別の比較として、出力Ｔｒのサイズが異なる場合で、プリバッファ回路の定数が異なる場合であっても、ゲート電圧を監視しないと、ＰＧ１とＰＧ２の変化するタイミングがずれ、ＮＧ１とＮＧ２の変化するタイミングがずれることがあった。これにより、Ｐｃｈ１とＮｃｈ２がＯＮ−ＯＮ、または、Ｐｃｈ２とＮｃｈ１がＯＮ−ＯＮして、貫通電流が流れてしまうことがあった。 As another comparison, even if the output Tr size is different and the prebuffer circuit constants are different, if the gate voltage is not monitored, the timing at which PG1 and PG2 change will shift, and NG1 and NG2 will change. The timing was sometimes off. As a result, Pch1 and Nch2 may be ON-ON, or Pch2 and Nch1 may be ON-ON, and a through current may flow.
本発明の実施形態では、出力Ｔｒのサイズが異なり、プリバッファ回路の定数が異なり、さらに、出力トランジスタへ印加されるゲート電圧を監視するゲート検出制御回路を設けている。これにより、出力信号ＯＵＴがＨ→Ｌに変化する直前、およびＬ→Ｈに変化する直前に、出力ＴｒのＯｆｆ−Ｏｆｆ期間があり、Ｐｃｈ出力ＴｒとＮｃｈ出力Ｔｒが共にＯＮになる時間がないので貫通電流は流れることはない。 In the embodiment of the present invention, the size of the output Tr is different, the constant of the prebuffer circuit is different, and a gate detection control circuit for monitoring the gate voltage applied to the output transistor is provided. As a result, there is an Off-Off period of the output Tr immediately before the output signal OUT changes from H to L and immediately before the output signal OUT changes from L to H, and there is no time for both the Pch output Tr and the Nch output Tr to turn ON. Therefore, the through current does not flow.
このように、入力信号に応じた、出力電圧のスイッチングの際に、複数あるＰｃｈトランジスタＰ１，Ｐ２，Ｐｒへ印加されるゲート電圧および複数あるＮｃｈトランジスタＮ１，Ｎ２，Ｎｒへ印加されるゲート電圧の監視し、Ｐｃｈ出力トランジスタおよびＮｃｈ出力トランジスタが全てＯＦＦしていることを検出してから入力信号に応じた出力に変化させるので、２つ以上の出力ドライブ能力に切り替え可能なＩ／Ｏセルの出力トランジスタにおける貫通電流を低減することができる。 In this way, when switching the output voltage according to the input signal, the gate voltage applied to the plurality of Pch transistors P1, P2, Pr and the gate voltage applied to the plurality of Nch transistors N1, N2, Nr It monitors and detects that all Pch output transistors and Nch output transistors are OFF, and then changes the output according to the input signal, so the output of the I / O cell that can be switched to two or more output drive capacities. The penetration current in the transistor can be reduced.
また、複数の、特性の異なるトランジスタ及びプリバッファを利用することで確実に出力ＴｒのＯｆｆ−Ｏｆｆ期間を作ることができる。そのため、出力Ｔｒが２系統や３系統以上の場合であっても、出力Ｔｒのサイズおよびプリバッファ回路のＴｒサイズをそれぞれ異なるサイズで作成することも可能になる。なお、図３中、符号Ａ，Ｂについては、図８を用いて後述する。 Further, by using a plurality of transistors and prebuffers having different characteristics, the Off-Off period of the output Tr can be surely created. Therefore, even when the output Tr has two or three or more systems, the size of the output Tr and the Tr size of the prebuffer circuit can be created in different sizes. In FIG. 3, reference numerals A and B will be described later with reference to FIG.
＜第１の実施形態の変形例＞
上記の例では、入力信号は、Ｈ、Ｌの２つの論理信号で、出力電圧は、Ｈレベル、Ｌレベル、及びハイ・インピーダンスレベルの３つの出力であった。本発明の構成は、さらに、４つ以上の出力ドライブ能力に切り替え可能なＩ／Ｏセルに適用してもよい。
<Modified example of the first embodiment>
In the above example, the input signal was two logic signals of H and L, and the output voltage was three outputs of H level, L level and high impedance level. The configurations of the present invention may further be applied to I / O cells that can be switched to four or more output drive capacities.
例えば、第１の出力トランジスタ及び第２の出力トランジスタと特性の異なる第３の電気的特性を有する第３の調整用出力トランジスタと、第１、第２の回路定数とは異なる第３の回路定数を有する第３の調整用出力トランジスタの対となる第３の調整用プリバッファ（例えば、図１の第ｎの出力トランジスタ、第ｎのプリバッファ等）を備えている第３の調整用出力回路を設ける。 For example, a third output transistor having a third electrical characteristic different from that of the first output transistor and the second output transistor, and a third circuit constant different from the first and second circuit constants. A third adjustment output circuit including a third adjustment prebuffer (for example, the nth output transistor in FIG. 1, the nth prebuffer, etc.) that is paired with the third adjustment output transistor having Is provided.
この変形例においても、出力Ｔｒのサイズが異なり、プリバッファ回路の定数が異なり、さらに、出力トランジスタへ印加されるゲート電圧を監視するゲート検出制御回路を設けているため、出力トランジスタにおける貫通電流を低減することができる。 Also in this modification, the size of the output Tr is different, the constants of the prebuffer circuit are different, and a gate detection control circuit that monitors the gate voltage applied to the output transistor is provided. It can be reduced.
ゲート電圧の閾値を、３段階にすることで、より確実な時間差を持って、出力電圧（出力ドライブ能力）の切り替えを実行することが可能になる。 By setting the threshold value of the gate voltage to three stages, it is possible to switch the output voltage (output drive capacity) with a more reliable time difference.
＜第１実施形態の変形例２＞
図１で示した上記の例では、調整用出力回路として、第１の調整用出力回路１９と、第２の調整用出力回路２９と２つ設けていたが、基準出力回路１０９の他に設ける調整用出力回路は１つであってもよい。この場合、単一で設けられる調整用出力回路は、基準となる基準出力回路と同じ第１の電気的特性のトランジスタ及び第１の回路定数のプリバッファを有する第１の調整用出力回路１９であってもよいし、基準出力回路と異なる第２の電気的特性のトランジスタ及び第２の回路定数のプリバッファを有している第２の調整用出力回路であってもよい。
<
In the above example shown in FIG. 1, two adjustment output circuits, a first
また、上記第１の実施形態では、入力信号ＩＮが切り替わる際に発生が懸念される貫通電流を低減する対策として、ゲート電圧検出制御回路４０によって信号を同期させて、貫通電流を低減する対策によって、入力信号ＩＮが切り替わる際の、オーバーシュート、アンダーシュート対策も行っていた。
Further, in the first embodiment, as a measure for reducing the penetration current which may occur when the input signal IN is switched, the signal is synchronized by the gate voltage
しかし、出力ドライブ能力切替入力信号（セレクトアウト信号）ＳＯ１，ＳＯ２のレベルが変化することに対しては同期する対策をしていないため、出力ドライブ能力が切替わる際は、非同期で切り替わり、出力信号は正のアンダーシュート/負のアンダーシュートが発生してしまうおそれがあった。 However, since no measures are taken to synchronize the level of the output drive capacity switching input signal (select out signal) SO1 and SO2, when the output drive capacity is switched, the output signal is switched asynchronously. There was a risk of positive undershoot / negative undershoot.
そこで、さらに出力ドライブ能力切替信号ＳＯ１，ＳＯ２のレベルが変化する際にも、オーバーシュート、アンダーシュートが防止できる構成として、下記、第２の実施形態について説明する。 Therefore, the second embodiment will be described below as a configuration capable of preventing overshoot and undershoot even when the levels of the output drive capability switching signals SO1 and SO2 change.
＜第２実施形態＞
図６は、本発明の第２実施形態の出力ドライブ能力切り替え可能なＩ／Ｏセル１００Ａの全体回路図である。
<Second Embodiment>
FIG. 6 is an overall circuit diagram of the I /
図６に示す本実施形態のＩ／Ｏセル１００Ａでは、ワンショット回路５０、出力ドライブ切替信号ラッチ回路６０及びＰ用タイミング調整回路７１、及びＮ用タイミング調整回路７２が追加されている点が、図１に示す第１実施形態とは異なる。
In the I /
なお、図６では、調整用出力回路として、基準となる基準出力回路１０９と同じ第１の電気的特性のトランジスタ及び第１の回路定数のプリバッファを有する第１の調整用出力回路１９を１つのみ設けた例を示している。
In FIG. 6, as the adjustment output circuit, 1 is a first
ワンショット回路（ワンショット発生回路、ワンショットパルス発生回路ともいう）５０は、全てのＰｃｈ出力ＴｒがＯＦＦになった時、または、全てのＮｃｈ出力ＴｒがＯＦＦになった時にＨｉを出力する。ワンショット回路５０の出力信号は、出力ドライブ切替信号ラッチ回路６０のクロック入力（Ｌ入力）に接続される。
The one-shot circuit (also referred to as a one-shot generation circuit or a one-shot pulse generation circuit) 50 outputs Hi when all Pch output Trs are turned off or when all Nch output Trs are turned off. The output signal of the one-
出力ドライブ切替信号ラッチ回路（以後、ラッチ回路と称することもある）６０は、Ｌ入力がＨｉの時だけＤ入力をラッチ回路６０に取り込み、Ｌ入力がＬｏｗの期間は直前に取り込んだＤ入力の値を保持する。
The output drive switching signal latch circuit (hereinafter, also referred to as a latch circuit) 60 takes in the D input into the
詳しくは、ラッチ回路６０は、ワンショット回路５０からの出力信号がＨである一定間であるワンショットパルス発生期間だけ、第１の調整用出力トランジスタ１１の活性（Ｈ）、非活性（Ｌ）を指示する出力ドライブ能力切替信号ＳＯ１のＨ、Ｌ状態を取り込む。
Specifically, the
上述のように、出力ドライブ能力切替信号ＳＯ１がＬｏｗのとき、出力電流は、基準出力トランジスタ１０１の設定電流値になり、出力ドライブ能力切替信号ＳＯ１がＨｉｇｈのとき、出力電流は、基準出力トランジスタ１０１の設定電流値＋第１の出力トランジスタ１１の設定電流値になる。
As described above, when the output drive capacity switching signal SO1 is Low, the output current becomes the set current value of the
ワンショット回路５０が、ワンショットパルスを発生していない期間で、出力電流設定値の変更として出力ドライブ能力切替信号ＳＯ１の状態が切り替わった場合、次にワンショットパルスが発生するまで、直前の状態を保持する。その後、ワンショットパルスが変更したら、出力ドライブ能力切替信号ＳＯ１の変更した状態を、出力制御回路１３に出力する。
When the one-
Ｐ用タイミング調整回路７１は、全てのＰｃｈゲート電圧がＨｉになったことを示すタイミング制御信号ＰＧｏｆｆの変化を、ワンショットパルス発生〜対応信号ＮＧ１ＥＮＢ／ＰＧ１ＥＮの確定まで遅らせる時間（Off-Off F)を調整する。
The
Ｎ用タイミング調整回路７２は、全てのＮｃｈゲート電圧がＬｏｗになったことを示すタイミング制御信号ＮＧｏｆｆの変化を、ワンショットパルス発生〜対応信号ＮＧ１ＥＮＢ／ＰＧ１ＥＮの確定まで遅らせる時間(Off-Off R)を調整する。
The
詳しくは、ゲート電圧検出制御回路４０は、全ての出力トランジスタ１０１，１１のゲート電圧を監視しており、出力電圧のＨ／Ｌの状態を切り替える際に、全てのトランジスタを一時的にＯＦＦにする時間を生成する。この際、調整用出力トランジスタ１１は、ラッチ回路６０によるタイミング制御を受けているため、ラッチ回路６０は、ゲート電圧検出制御回路４０を介して、出力ドライブ能力切替信号ＳＯ１に接続しない基準プリバッファ１０２も監視していることになる。
Specifically, the gate voltage
そのため、出力ドライブ能力切替信号ＳＯ１の状態に応じて、Ｉ／Ｏセル１００Ａの出力電流の設定値を変更する際、ラッチ回路６０は、入力信号ＩＮの変化に応じて基準プリバッファ１０２が切り替えられるまでは、信号を切り替えない。
Therefore, when the set value of the output current of the I /
したがって、Ｐ用、Ｎ用タイミング調整回路７１，７２は、全てのＰｃｈゲート電圧がＨｉになったことを示すタイミング制御信号ＰＧｏｆｆ信号の変化を、ワンショットパルス発生〜対応信号ＮＧ１ＥＮＢ／ＰＧ１ＥＮの確定まで遅らせる時間（Off-Off F)，（Off-Off R)を調整するため、出力電圧ＯＵＴは、出力ドライブ能力切替信号ＳＯ１切り替え後に、次の入力信号ＩＮの変化のタイミングになったら、変化するようになる。
Therefore, the
これにより、出力端子が入力信号に応じてＬｏｗまたはＨｉを出力している期間に、出力ドライブ能力切替信号が変化しても、即座に出力ドライブ能力を切替えずに、Off-Off期間の後の出力端子がＬｏｗまたはＨｉに変化する時に同期して出力ドライブ能力を切替えることが可能になり、出力端子の正のアンダーシュート／負のアンダーシュートを起こさないようにしている。 As a result, even if the output drive capacity switching signal changes during the period when the output terminal outputs Low or Hi according to the input signal, the output drive capacity is not immediately switched and after the Off-Off period. It is possible to switch the output drive capability synchronously when the output terminal changes to Low or Hi, so that positive undershoot / negative undershoot of the output terminal does not occur.
しかし、一般的には、出力端子の出力電圧が入力信号に応じてＬｏｗまたはＨｉを出力している期間に、出力ドライブ能力切替信号が変化すると即座に出力ドライブ能力が切替わり、出力端子の正のアンダーシュート/負のアンダーシュートを起こすおそれがあった。 However, in general, when the output voltage of the output terminal is outputting Low or Hi according to the input signal, the output drive capacity is switched immediately when the output drive capacity switching signal changes, and the output terminal is positive. There was a risk of undershooting / negative undershooting.
アンダーシュート・オーバーシュートの詳細について、下記説明する。 The details of undershoot and overshoot will be described below.
図７は、オーバーシュート/アンダーシュートについて説明するための図である。
図７の（１）は、信号がＬｏｗ→Ｈｉに移行したときに、Ｈｉ電圧を超えて（上回って）しまう現象である、正のオーバーシュートを示している。
FIG. 7 is a diagram for explaining an overshoot / undershoot.
FIG. 7 (1) shows a positive overshoot, which is a phenomenon in which the Hi voltage is exceeded (exceeded) when the signal shifts from Low to Hi.
（２）は、Ｈｉ電圧を出力中に、Ｈｉ電圧を逸脱（下回って）しまう現象である、正のアンダーシュートを示している。 (2) shows a positive undershoot, which is a phenomenon in which the Hi voltage deviates (falls below) while being output.
（３）は、Ｈｉ→Ｌｏｗに移行時に、Ｌｏｗ電圧を超えて（下回って）しまう現象である、負のオーバーシュートを示している。 (3) shows a negative overshoot, which is a phenomenon in which the Low voltage is exceeded (below) at the time of transition from Hi to Low.
（４）は、Ｌｏｗ電圧を出力中に、Ｌｏｗ電圧を逸脱（上回って）しまう現象である、負のアンダーシュートを示している。 (4) shows a negative undershoot, which is a phenomenon in which the Low voltage deviates (exceeds) while being output.
図８は、図１の構成で正のアンダーシュートおよび負のアンダーシュートが起きるおそれを説明するために、出力端子２に接続されている出力Ｔｒ４つ（Ｐｒ，Ｎｒ，Ｐ１，Ｎ１）と、その出力Ｔｒのそれぞれのゲート−ドレイン間の寄生容量を描いた図である。
FIG. 8 shows four output Trs (Pr, Nr, P1, N1) connected to the
仮に、図３のグラフの（Ａ）の位置で、出力ドライブ能力切替信号ＳＯ１がＨに変化すると仮定する。この直前の段階では、入力信号ＩＮがＨｉ、制御信号ＯＥＢがイネーブル状態であるため、ゲート電圧ＰＧｒ，ＮＧｒ，ＮＧ１がＬｏｗ、ゲート電圧ＰＧ１がＨｉで出力電圧ＯＵＴはＰｃｈトランジスタＰｒによりＨｉを出力している。 It is assumed that the output drive capability switching signal SO1 changes to H at the position (A) in the graph of FIG. At the stage immediately before this, since the input signal IN is Hi and the control signal OEB is enabled, the gate voltage PGr, NGr, NG1 is Low, the gate voltage PG1 is Hi, and the output voltage OUT is Hi by the Pch transistor Pr. ing.
この状態で出力ドライブ能力切替信号ＳＯ１がＬｏｗ→Ｈｉに変化すると、調整用出力回路１９において、ゲート電圧ＰＧ１がＨｉ→Ｌｏｗに変化する。
When the output drive capability switching signal SO1 changes from Low to Hi in this state, the gate voltage PG1 changes from Hi to Low in the
ゲート電圧ＰＧ１がＨｉ→Ｌｏｗに変化すると、調整用出力トランジスタ１１のＰｃｈトランジスタＰ１のゲート−ドレイン間容量（寄生容量）Ｃｇｐ１によって出力ＯＵＴのＨｉ出力を一瞬持ち下げてしまう。これにより、図７の（３）で示したような正のアンダーシュートが発生する。
When the gate voltage PG1 changes from Hi to Low, the Hi output of the output OUT is momentarily lowered by the gate-drain capacitance (parasitic capacitance) Cgp1 of the Pch transistor P1 of the
一方、仮に、図２のグラフの（Ｂ）の位置で、出力ドライブ能力切替信号ＳＯ１がＬに変化すると仮定する。この直前の段階では、入力信号ＩＮがＬｏｗ、制御信号ＯＥＢがイネーブル状態であるため、ゲート電圧ＰＧｒ、ＮＧｒ、ＰＧ１がＨｉ、ゲート電圧ＮＧ１がＬｏｗで、出力電圧ＯＵＴは、１つのＮｃｈトランジスタＮｒによりＬｏｗを出力している。 On the other hand, it is assumed that the output drive capability switching signal SO1 changes to L at the position (B) in the graph of FIG. At the stage immediately before this, since the input signal IN is Low and the control signal OEB is enabled, the gate voltage PGr, NGr, PG1 is Hi, the gate voltage NG1 is Low, and the output voltage OUT is determined by one Nch transistor Nr. Low is output.
この状態で出力ドライブ能力切替信号ＳＯ１がＬｏｗ→Ｈｉに変化すると、その結果、ゲート電圧ＮＧ１がＬｏｗ→Ｈｉに変化する。 When the output drive capability switching signal SO1 changes from Low to Hi in this state, the gate voltage NG1 changes from Low to Hi as a result.
ゲート電圧ＮＧ１がＬｏｗ→Ｈｉに変化すると、調整用出力トランジスタ１１のＮ１のゲート−ドレイン間容量（寄生容量）Ｃｇｎ１によって出力電圧ＯＵＴのＬｏｗ出力を一瞬持ち上げてしまう。これにより、図７の（４）で示したような、負のアンダーシュートが発生する。
When the gate voltage NG1 changes from Low to Hi, the Low output of the output voltage OUT is momentarily raised by the gate-drain capacitance (parasitic capacitance) Cgn1 of N1 of the
図９は、図６に示すＩ／Ｏセル１００Ａでの、各信号の変化を示すタイミングチャートであり、図１０は、図９において出力ドライブ能力切替信号ＳＯ１に基づいて、出力電流の設定値を切り替える動作のフローチャートである。
FIG. 9 is a timing chart showing changes in each signal in the I /
図９では、図８にように、ラッチ回路６０により、調整用出力回路１１Ａ内のゲート電圧ＰＧ１とＮＧ１の変化は、それぞれ基準出力回路１０９でのゲート電圧ＰＧｒとＮＧｒよりも遅くなっている。また、基準出力トランジスタ１０１及び調整用出力トランジスタ１１が、２ｍＡドライブである例を説明する。
In FIG. 9, as shown in FIG. 8, the change of the gate voltages PG1 and NG1 in the adjustment output circuit 11A is slower than the gate voltages PGr and NGr in the
図９の最下段には、出力電流Ｉｏｕｔの設定値を示している。出力ドライブ能力切替信号ＳＯ１がＬｏｗの状態で、制御信号ＯＥＢが非イネーブル状態からイネーブル状態（Ｈｉ→Ｌｏｗ）に変化すると、ゲート信号ＮＧｒがＨｉになり、ＮｃｈトランジスタＮｒがＯＮすることで、出力電流Ｉｏｕｔの設定値が０ｍＡ→２ｍＡになる。 The lowermost part of FIG. 9 shows the set value of the output current Iout. When the output drive capability switching signal SO1 is in the Low state and the control signal OEB changes from the non-enabled state to the enabled state (Hi → Low), the gate signal NGr becomes Hi and the Nch transistor Nr turns ON, so that the output current The set value of Iout changes from 0mA to 2mA.
制御信号ＯＥＢがイネーブル状態、出力ドライブ能力切替信号ＳＯ１がＬｏｗの時、入力信号ＩＮがＬｏｗ→Ｈｉに変化すると、出力ＯＵＴはＰｃｈトランジスタＰｒによって出力電流２ｍＡでＬｏｗ→Ｈｉに変化するように回路が動作する。この際、ゲート電圧ＮＧ１がＨｉ→Ｌｏｗに変化し、タイミング制御信号ＮＧｏｆｆがＬｏｗ→Ｈｉになり、ゲート電圧ＰＧ１がＨｉ→Ｌｏｗに変化したあと、出力ＯＵＴがＬｏｗ→Ｈｉに変化する。 When the control signal OEB is enabled and the output drive capability switching signal SO1 is Low, when the input signal IN changes from Low to Hi, the circuit changes the output OUT from Low to Hi with an output current of 2 mA by the Pch transistor Pr. Operate. At this time, the gate voltage NG1 changes from Hi to Low, the timing control signal NGoff changes from Low to Hi, the gate voltage PG1 changes from Hi to Low, and then the output OUT changes from Low to Hi.
この一連の動作中、タイミング制御信号ＮＧｏｆｆがＬｏｗ→Ｈｉになった直後、ワンショットパルスが発生し、出力ドライブ能力切替信号ＳＯ１の状態をラッチに取り込む。 Immediately after the timing control signal NGoff changes from Low to Hi during this series of operations, a one-shot pulse is generated, and the state of the output drive capability switching signal SO1 is captured in the latch.
また、制御信号ＯＥＢがイネーブル状態、出力ドライブ能力切替信号ＳＯ１がＬｏｗの時、入力信号ＩＮがＨｉ→Ｌｏｗに変化すると、出力電圧ＯＵＴはＮｃｈトランジスタＮｒによって出力電流２ｍＡで、出力電圧ＯＵＴをＨｉ→Ｌｏｗに変化するように回路が動作する。この際、ゲート電圧ＰＧ１がＬｏｗ→Ｈｉに変化し、タイミング制御信号ＰＧｏｆｆがＨｉ→Ｌｏｗになり、ゲート電圧ＮＧ１がＨｉ→Ｌｏに変化したあと、出力ＯＵＴがＨｉ→Ｌｏｗに変化する。 When the control signal OEB is in the enabled state and the output drive capability switching signal SO1 is Low, when the input signal IN changes from Hi to Low, the output voltage OUT is an output current of 2 mA by the Nch transistor Nr, and the output voltage OUT is changed to Hi → Low. The circuit operates so as to change to Low. At this time, the gate voltage PG1 changes from Low to Hi, the timing control signal PGoff changes from Hi to Low, the gate voltage NG1 changes from Hi to Lo, and then the output OUT changes from Hi to Low.
この一連の動作中のタイミング制御信号ＰＧｏｆｆがＨｉ→Ｌｏｗになった直後、ワンショットパルスが発生し、出力ドライブ能力切替信号ＳＯ１の状態をラッチに取り込む。 Immediately after the timing control signal PGoff during this series of operations changes from Hi to Low, a one-shot pulse is generated, and the state of the output drive capability switching signal SO1 is captured in the latch.
入力信号ＩＮがＬｏｗの期間に出力ドライブ能力切替信号ＳＯ１がＬｏｗ→Ｈｉに変化しているが、出力ドライブ能力切替信号ＳＯ１の状態は次のワンショットパルスが発生されるまではラッチに取り込まれない。 The output drive capability switching signal SO1 changes from Low to Hi while the input signal IN is Low, but the state of the output drive capability switching signal SO1 is not captured in the latch until the next one-shot pulse is generated. ..
出力ドライブ能力切替信号ＳＯ１がＨｉになった直後の入力信号ＩＮの変化（この場合はＬｏｗ→Ｈｉに変化）する時に出力ドライブ能力切替信号ＳＯ１のＨｉ状態を取り込み、出力ＯＵＴがＨｉを出力する際の出力電流Ｉｏｕｔの設定値はＰｃｈトランジスタＰｒ＋Ｐ１の４ｍＡになる。 When the Hi state of the output drive capability switching signal SO1 is taken in when the input signal IN changes (in this case, it changes from Low to Hi) immediately after the output drive capability switching signal SO1 becomes Hi, and the output OUT outputs Hi. The set value of the output current Iout of is 4 mA of the Pch transistor Pr + P1.
また、出力ドライブ能力切替信号ＳＯ１がＨｉ状態で、出力ＯＵＴがＬｏｗを出力する際の出力電流Ｉｏｕｔの設定値はＮｃｈトランジスタＮｒ＋Ｎ１の４ｍＡになる。 Further, when the output drive capability switching signal SO1 is in the Hi state and the output OUT outputs Low, the set value of the output current Iout is 4 mA of the Nch transistor Nr + N1.
図９では出力電流Ｉｏｕｔの設定値を示しているが、出力電流値は、出力端子２に接続される負荷に対して、充電したり放電したりするため、設定電流値を変更するときには、出力トランジスタの切り替えに応じて、徐々に電流値が変化していくものとする。
Although FIG. 9 shows the set value of the output current Iout, the output current value is charged or discharged with respect to the load connected to the
ここで、図９に示すように入力信号ＩＮがＬｏｗの期間に出力ドライブ能力切替信号ＳＯ１がＬｏｗ→Ｈｉに変化するときの詳細な動作について図９及び図１０を用いて説明する。 Here, as shown in FIG. 9, a detailed operation when the output drive capability switching signal SO1 changes from Low to Hi during the period when the input signal IN is Low will be described with reference to FIGS. 9 and 10.
この動作において、出力ドライブ能力切替信号ＳＯ１が、ＬｏｗからＨｉになると（Ｓ２１）、ラッチ回路６０はその信号をすぐには取り込まず、待機する（Ｓ２２）。
In this operation, when the output drive capability switching signal SO1 changes from Low to Hi (S21), the
その後、入力信号ＩＮがＬｏｗからＨｉに切り替わると（Ｓ２３）、基準出力回路１０９内のＮｃｈゲート信号ＮＧｒが、ＨｉからＬｏｗに切り替わる（Ｓ２４）。
After that, when the input signal IN is switched from Low to Hi (S23), the Nch gate signal NGr in the
そして、この状態では、出力ドライブ能力切替信号ＳＯ１がＬｏｗからＨｉの切り換わりがラッチ回路６０により反映されていないため、出力ドライブ能力切替信号ＳＯ１のＬｏｗに対応して第１の調整用出力トランジスタ１１が非活性を維持しているため、ゲート電圧検出制御回路４０は、基準出力回路１０９内のＮｃｈゲート電圧ＮＧｒがＬｏｗになったらすぐに、ＨレベルのＰｃｈ用タイミング制御信号ＮＧｏｆｆを出力する。即ち、入力信号ＩＮがＬ→Ｈにより、ＮｃｈトランジスタＮｒがＯＦＦになったら即座に、タイミング制御信号ＮＧｏｆｆをＨ→Ｌにする（Ｓ２５）。
In this state, the switching of the output drive capability switching signal SO1 from Low to Hi is not reflected by the
その後、入力されるタイミング制御信号ＮＧｏｆｆがＨ→Ｌになったことにより、ワンショット回路５０でワンショットパルスが立ち上がる（Ｓ２６）。これにより、ラッチ回路６０では、出力ドライブ能力切替信号ＳＯ１が、ＬｏｗからＨｉに切り替わった信号を取り込み、出力制御回路１３から出力される対応信号ＰＧ１ＥＮをＨｉからＬｏｗに切り替え、ＮＧ１ＥＮをＬｏｗからＨｉに切り替える（Ｓ２７）。
After that, when the input timing control signal NGoff changes from H to L, the one-shot pulse rises in the one-shot circuit 50 (S26). As a result, in the
このように、出力ドライブ能力切替信号ＳＯ１が、ＬｏｗからＨｉに切り替わったことが取り込まれると、Ｉ／Ｏセル１００Ａの出力電流の設定値が、基準出力トランジスタ１０１の出力値及び第１の調整用出力トランジスタ１１の出力値の合計値に上がる。
In this way, when the switching of the output drive capability switching signal SO1 from Low to Hi is taken in, the set value of the output current of the I /
また、入力されるタイミング制御信号ＮＧｏｆｆがＨ→Ｌになった時点からＰｃｈ用タイミング調整回路７１で遅延された（Off-Off R）後、タイミング制御信号ＰＧｏｆｆがＬ→Ｈになる（Ｓ２８）。 Further, after being delayed by the Pch timing adjustment circuit 71 (Off-Off R) from the time when the input timing control signal NGoff changes from H to L, the timing control signal PGoff changes from L to H (S28).
その後、出力信号ＯＵＴがＬ→Ｈに変化する（Ｓ２９）。 After that, the output signal OUT changes from L to H (S29).
このように、出力ドライブ能力切替信号ＳＯ１が入力信号ＩＮの切り替えのとき以外の異なるタイミングでＨ、Ｌレベルが切り替わっても、入力信号の切り替えまで、ラッチしているので、入力信号の切り替えに合わせて出力することができる。 In this way, even if the H and L levels of the output drive capability switching signal SO1 are switched at different timings other than when the input signal IN is switched, the latch is performed until the input signal is switched, so that the input signal is switched according to the switching. Can be output.
したがって、入力信号に応じてＬｏｗまたはＨｉを出力している期間に、出力ドライブ能力切替信号が変化しても、即座に出力ドライブ能力が切替わることが無くなり、出力端子の正のアンダーシュート／負のアンダーシュートを起こすことがなくなる。 Therefore, even if the output drive capacity switching signal changes during the period when Low or Hi is output according to the input signal, the output drive capacity does not switch immediately, and the positive undershoot / negative of the output terminal does not occur. No longer causes undershoot.
＜第２実施形態の変形例＞
図１１に、第２実施形態の変形例を示す。詳しくは、図１１は、第２実施形態のＩ／Ｏセル１００Ａに対して調整用出力回路を複数設けているＩ／Ｏセル１００Ｂの全体ブロック図である。
<Modified example of the second embodiment>
FIG. 11 shows a modified example of the second embodiment. Specifically, FIG. 11 is an overall block diagram of the I /
上記、図６に示す構成では、調整用出力回路を１つのみ設ける例を説明したが、本実施形態においても、第１実施形態同様に調整用出力回路を複数設けてもよい。 In the configuration shown in FIG. 6 above, an example in which only one adjustment output circuit is provided has been described, but also in this embodiment, a plurality of adjustment output circuits may be provided as in the first embodiment.
図１１に示すように、調整用回路の数が増えた場合であっても、ワンショット回路５０Ｂと、Ｐ用タイミング調整回路７１Ｂ、Ｎ用タイミング調整回路７２Ｂの数は変わらない。
As shown in FIG. 11, even when the number of adjustment circuits increases, the numbers of the one-
一方、調整用出力回路の数を増やすと、ラッチ回路の数は、調整用出力回路及び出力制御回路の数に合わせて、増加する。以下、構成など、図６と異なる点のみ説明する。 On the other hand, when the number of adjustment output circuits is increased, the number of latch circuits increases in accordance with the number of adjustment output circuits and output control circuits. Hereinafter, only the points different from FIG. 6, such as the configuration, will be described.
この場合、Ｉ／Ｏセル１００Ｂに接続される外部の回路から、第１の調整用出力トランジスタ１１、第２の調整用出力トランジスタ２１の活性、非活性を夫々指示する第１の出力ドライブ能力切替信号ＳＯ１と、第２の出力ドライブ能力切替信号ＳＯ２とが入力される。
In this case, the first output drive capacity switching instructing the activity and inactivity of the first
第１のラッチ回路６１は、第１の出力ドライブ能力切替信号ＳＯ１をラッチして、第１の出力制御回路１３を介して、第１の調整用プリバッファ１２へ出力する。第２のラッチ回路６２は、第２の出力ドライブ能力切替信号ＳＯ２をラッチして、第２の出力制御回路２３を介して、第２の調整用プリバッファ２２へ出力する。
The
図１１の構成では、ワンショット回路５０Ｂは、第１のラッチ回路６１及び第２のラッチ回路６２において、出力ドライブ能力切替信号ＳＯ１，ＳＯ２をラッチするタイミングを生成する。
In the configuration of FIG. 11, the one-
また、タイミング調整回路７１Ｂ、７２Ｂの配置位置は変更しないが、他段階にタイミングの調整が可能になるように、例えばタイミング調整回路を構成する内部のインバータ等の数を、図６の構成よりも増やすと好適である。
Further, although the arrangement positions of the
図１１の構成でも、出力ドライブ能力切替信号ＳＯ１，ＳＯ２が入力信号ＩＮの切り替えのとき以外の異なるタイミングでＨ、Ｌレベルが切り替わっても、ラッチ回路６１，６２が入力信号の切り替えまでラッチしているので、入力信号の切り替えに合わせて出力することができる。
Even in the configuration of FIG. 11, even if the H and L levels are switched at different timings other than when the output drive capability switching signals SO1 and SO2 switch the input signal IN, the
したがって、入力信号に応じてＬｏｗまたはＨｉを出力している期間に、出力ドライブ能力切替信号が変化しても、即座に出力ドライブ能力が切替わることが無くなり、出力端子の正のアンダーシュート／負のアンダーシュートを起こすことを回避できる。 Therefore, even if the output drive capacity switching signal changes during the period when Low or Hi is output according to the input signal, the output drive capacity does not switch immediately, and the positive undershoot / negative of the output terminal does not occur. It is possible to avoid causing the undershoot of.
以上、Ｉ／Ｏセルを複数の実施形態例により説明したが、本発明は上記実施形態例に限定されるものではない。他の実施形態例の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。 Although the I / O cell has been described above with reference to a plurality of embodiments, the present invention is not limited to the above embodiments. Various modifications and improvements such as combination and substitution with a part or all of other examples of embodiments are possible within the scope of the present invention.
１００ Ｉ／Ｏセル
１ 入力端子
２ 出力端子
３ 制御端子（イネーブル端子）
４，５ 出力電流設定用入力端子
６ 制御インバータ
１１ 第１の調整用出力トランジスタ（出力ドライバ）
１１Ａ 調整用出力トランジスタ（出力ドライバ）
Ｐ１ 第１のＰｃｈトランジスタ
Ｎ１ 第１のＮｃｈトランジスタ
１２ 第１の調整用プリバッファ
１２Ａ 調整用プリバッファ
ＮＡＮＤ１ ＮＡＮＤ回路
ＮＯＲ１ ＮＯＲ回路
１３ 第１の出力制御回路
１９ 第１の調整用出力回路
２１ 第２の調整用出力トランジスタ（出力ドライバ）
Ｐ２ 第２のＰｃｈトランジスタ
Ｎ２ 第２のＮｃｈトランジスタ
２２ 第２の調整用プリバッファ
ＮＡＮＤ２ ＮＡＮＤ回路
ＮＯＲ２ ＮＯＲ回路
２３ 第２の出力制御回路
２９ 第２の調整用出力回路
１０１ 基準出力トランジスタ（出力ドライバ）
Ｐｒ 基準Ｐｃｈトランジスタ
Ｎｒ 基準Ｎｃｈトランジスタ
１０２ 基準プリバッファ
１０９ 基準出力回路
ＮＡＮＤ１０ ＮＡＮＤ回路
ＮＯＲ１０ ＮＯＲ回路
４０ ゲート電圧検出制御回路
４１ 検出用ＮＡＮＤ
４２ ＮＯＲ４ 検出用ＮＯＲ
５０，５０Ｂ ワンショット回路
６０ ラッチ回路
６１ 第１のラッチ回路
６２ 第２のラッチ回路
７１ Ｐｃｈ用タイミング調整回路
７２ Ｎｃｈ用タイミング調整回路
ＯＥＢ 制御信号（出力イネーブル信号）
ＳＯ１ 出力ドライブ能力切替信号（セレクトアウト信号）
ＳＯ１ 第１の出力ドライブ能力切替信号
ＳＯ２ 第２の出力ドライブ能力切替信号
ＰＧｒ，ＰＧ１，ＰＧ２ ゲート電圧
ＮＧｒ，ＮＧ１，ＮＧ２ ゲート電圧
ＰＧｏｆｆ Ｎｃｈ用タイミング制御信号
ＮＧｏｆｆ Ｐｃｈ用タイミング制御信号
ＰＧ１ＥＮ，ＮＧ１ＥＮ，ＰＧ２ＥＮ，ＮＧ２ＥＮ 制御信号に対応する信号
100 I /
4, 5 Input terminal for setting output current 6
11A Adjustment output transistor (output driver)
P1 1st Pch transistor N1
P2 2nd Pch transistor N2
Pr Reference Pch Transistor Nr
42 NOR4 Detection NOR
50, 50B One-
SO1 output drive capacity switching signal (select out signal)
SO1 1st output drive capacity switching signal SO2 2nd output drive capacity switching signal PGr, PG1, PG2 Gate voltage NGr, NG1, NG2 Gate voltage PGoff Nch timing control signal NGoff Pch timing control signal PG1EN, NG1EN, PG2EN, Signal corresponding to NG2EN control signal
Claims (13)
前記Ｉ／Ｏセルには、入力信号が入力される入力端子と、負荷が接続される出力端子と、前記出力電流をハイ・インピーダンス状態にするか、あるいは、前記入力信号の論理値に応じたＨ／Ｌのレベルにするか、を指示する制御信号が入力されるイネーブル端子と、が設けられており、
前記Ｉ／Ｏセルは、
前記出力端子と接続され、基準となる第１の電気的特性を有する基準出力トランジスタ、および前記イネーブル端子に接続され、前記入力端子の前記入力信号及び前記イネーブル端子の前記制御信号に応じて前記基準出力トランジスタを駆動する、第１の回路定数を有する基準プリバッファを有する、基準出力回路と、
前記出力端子と接続され、前記基準出力トランジスタと並列に接続され、前記第１の電気的特性と同じ電気的特性を有する第１の調整用出力トランジスタ、および、前記入力端子の入力信号に応じて前記第１の調整用出力トランジスタを駆動する、前記第１の回路定数と同じ回路定数を有する第１の調整用プリバッファを備える、第１の調整用出力回路と、
前記出力端子と接続され、前記基準出力トランジスタ及び前記第１の調整用出力トランジスタと並列に接続され、前記第１の電気的特性と異なる第２の電気的特性を有する第２の調整用出力トランジスタ、および、前記入力端子の入力信号に応じて前記第２の調整用出力トランジスタを駆動する、前記第１の回路定数とは異なる第２の回路定数を有する第２の調整用プリバッファを備える、第２の調整用出力回路と、
前記基準出力回路、前記第１の調整用出力回路および前記第２の調整用出力回路内の全ての出力トランジスタへ印加されるゲート電圧を監視し、前記入力信号の論理値のＨ／Ｌのレベル変化に応じて、前記負荷への出力電流のＨ／Ｌのレベルを切り替える際に、全ての出力トランジスタをＯＦＦにするタイミングを生成するゲート電圧検出制御回路と、を備えた、
出力電流切替可能なＩ／Ｏセル。 An I / O cell that can switch the output current
The I / O cell has an input terminal to which an input signal is input, an output terminal to which a load is connected, and the output current in a high impedance state, or according to a logical value of the input signal. An enable terminal for inputting a control signal instructing whether to set the level to H / L is provided.
The I / O cell is
A reference output transistor connected to the output terminal and having a first electrical characteristic as a reference, and a reference output transistor connected to the enable terminal according to the input signal of the input terminal and the control signal of the enable terminal. A reference output circuit with a reference prebuffer with a first circuit constant that drives the output transistor, and
Depending on the first adjustment output transistor connected to the output terminal, connected in parallel with the reference output transistor, and having the same electrical characteristics as the first electrical characteristic, and the input signal of the input terminal. A first adjustment output circuit that drives the first adjustment output transistor and includes a first adjustment prebuffer having the same circuit constants as the first circuit constant.
A second adjustment output transistor connected to the output terminal, connected in parallel with the reference output transistor and the first adjustment output transistor, and having a second electrical characteristic different from the first electrical characteristic. , And a second adjustment prebuffer having a second circuit constant different from the first circuit constant, which drives the second adjustment output transistor in response to the input signal of the input terminal. The second adjustment output circuit and
The gate voltage applied to all the output transistors in the reference output circuit , the first adjustment output circuit, and the second adjustment output circuit is monitored, and the H / L level of the logical value of the input signal is monitored. It is provided with a gate voltage detection control circuit that generates a timing for turning off all output transistors when switching the H / L level of the output current to the load according to the change.
I / O cell with switchable output current.
前記制御信号が、前記出力電流を前記入力信号の論理値に応じたＨ／Ｌのレベルにすることを指示するとき、前記入力信号の論理値に応じて、前記基準プリバッファ、前記第１の調整用プリバッファ及び前記第２の調整用プリバッファが制御される、
請求項１に記載の出力電流切替可能なＩ／Ｏセル。 A control signal is input that indicates whether to set the output current to a high impedance state or to set the level of H / L according to the logical value of the input signal.
When the control signal instructs the output current to be at a level of H / L corresponding to the logical value of the input signal, the reference prebuffer , the first, according to the logical value of the input signal. The adjustment prebuffer and the second adjustment prebuffer are controlled.
The I / O cell whose output current can be switched according to claim 1.
前記ゲート電圧検出制御回路は、前記入力信号のＨからＬへの切り替えに応じて、前記出力電流をＨからＬへ変化させる際、前記Ｐｃｈトランジスタへ印加するＰｃｈゲート電圧が全てＨになってから、前記Ｎｃｈトランジスタへ印加するＮｃｈゲート電圧をＨにするように、前記基準プリバッファ、前記第１の調整用プリバッファ及び前記第２の調整用プリバッファに、Ｎｃｈ用タイミング制御信号を出力する、
請求項１又は２に記載の出力電流切替可能なＩ／Ｏセル。 The reference output transistor , the first adjustment output transistor, and the second adjustment output transistor include an Nch transistor and a Pch transistor, respectively.
In the gate voltage detection control circuit, when the output current is changed from H to L in response to the switching of the input signal from H to L, after all the Pch gate voltages applied to the Pch transistor become H. The Nch timing control signal is output to the reference prebuffer, the first adjustment prebuffer, and the second adjustment prebuffer so that the Nch gate voltage applied to the Nch transistor is set to H.
The I / O cell whose output current can be switched according to claim 1 or 2.
前記ゲート電圧検出制御回路は、前記入力信号のＬからＨへの切り替えに応じて、前記出力電流をＬからＨへ変化させる際、前記Ｎｃｈトランジスタへ印加するＮｃｈゲート電圧が全てＬになってから、前記Ｐｃｈトランジスタへ印加するＰｃｈゲート電圧をＬにするように、前記基準プリバッファ、前記第１の調整用プリバッファ及び前記第２の調整用プリバッファに、Ｐｃｈ用タイミング制御信号を出力する、
請求項１乃至３のいずれか一項に記載の出力電流切替可能なＩ／Ｏセル。 The reference output transistor , the first adjustment output transistor, and the second adjustment output transistor include an Nch transistor and a Pch transistor, respectively.
In the gate voltage detection control circuit, when the output current is changed from L to H in response to the switching of the input signal from L to H, after all the Nch gate voltages applied to the Nch transistor become L. The Pch timing control signal is output to the reference prebuffer, the first adjustment prebuffer, and the second adjustment prebuffer so that the Pch gate voltage applied to the Pch transistor is set to L.
The I / O cell whose output current can be switched according to any one of claims 1 to 3.
前記ゲート電圧検出制御回路は、前記入力信号のＨからＬへの切り替えに応じて、前記出力電流をＨからＬへ変化させる際、前記Ｐｃｈトランジスタへ印加するＰｃｈゲート電圧が全てＨになってから、前記Ｎｃｈトランジスタへ印加するＮｃｈゲート電圧をＨにするように、前記基準プリバッファ、前記第１の調整用プリバッファ及び前記第２の調整用プリバッファに、Ｎｃｈ用タイミング制御信号を出力し、
前記ゲート電圧検出制御回路は、前記入力信号のＬからＨへの切り替えに応じて、前記出力電流をＬからＨへ変化させる際、前記Ｎｃｈトランジスタへ印加するＮｃｈゲート電圧が全てＬになってから、前記Ｐｃｈトランジスタへ印加するＰｃｈゲート電圧をＬにするように、前記基準プリバッファ、前記第１の調整用プリバッファ及び前記第２の調整用プリバッファに、Ｐｃｈ用タイミング制御信号を出力する
前記ゲート電圧検出制御回路は、前記Ｐｃｈトランジスタを夫々駆動制御する全てのＰｃｈゲート電圧が入力され、全ての前記Ｐｃｈゲート電圧がＨのときに、Ｌレベルの前記Ｎｃｈ用タイミング制御信号を出力する検出用ＮＡＮＤ回路と、前記Ｎｃｈトランジスタに印加されるＮｃｈゲート電圧が入力され、全ての前記Ｎｃｈゲート電圧がＬのときに、Ｈレベルの前記Ｐｃｈ用タイミング制御信号を出力する検出用ＮＯＲ回路と、を備える、
請求項１乃至４のいずれか一項に記載の出力電流切替可能なＩ／Ｏセル。 The reference output transistor , the first adjustment output transistor, and the second adjustment output transistor include an Nch transistor and a Pch transistor, respectively.
In the gate voltage detection control circuit, when the output current is changed from H to L in response to the switching of the input signal from H to L, after all the Pch gate voltages applied to the Pch transistor become H. The Nch timing control signal is output to the reference prebuffer, the first adjustment prebuffer, and the second adjustment prebuffer so that the Nch gate voltage applied to the Nch transistor is set to H.
In the gate voltage detection control circuit, when the output current is changed from L to H in response to the switching of the input signal from L to H, after all the Nch gate voltages applied to the Nch transistor become L. The Pch timing control signal is output to the reference prebuffer, the first adjustment prebuffer, and the second adjustment prebuffer so that the Pch gate voltage applied to the Pch transistor is set to L. The gate voltage detection control circuit is for detection in which all Pch gate voltages that drive and control the Pch transistors are input, and when all the Pch gate voltages are H, an L-level timing control signal for the Nch is output. It includes a NAND circuit and a detection NOR circuit that outputs an H-level timing control signal for Pch when all the Nch gate voltages applied to the Nch transistor are input and all the Nch gate voltages are L. ,
The output current switchable I / O cell according to any one of claims 1 to 4.
全てのトランジスタを一時的にＯＦＦにする期間を所定時間作成する、
請求項５に記載の出力電流切替可能なＩ／Ｏセル。 The gate voltage detection control circuit includes a delay circuit that delays the output of the Nch timing control signal and a delay circuit that delays the output of the Pch timing control signal.
Create a period for temporarily turning off all transistors for a predetermined time,
The I / O cell whose output current can be switched according to claim 5.
前記入力信号と、前記制御信号又は前記制御信号に対応する信号と、前記Ｐｃｈ用タイミング制御信号とが入力され、前記Ｐｃｈトランジスタへ印加する前記Ｐｃｈゲート電圧を出力するＮＡＮＤ回路と、
前記入力信号と、前記制御信号又は前記制御信号に対応する信号と、前記Ｎｃｈ用タイミング制御信号とが入力され、前記Ｎｃｈトランジスタへ印加する前記Ｎｃｈゲート電圧を出力するＮＯＲ回路と、を夫々備える、
請求項５又は６に記載の出力電流切替可能なＩ／Ｏセル。 The reference prebuffer , the first adjustment prebuffer, and the second adjustment prebuffer are
A NAND circuit in which the input signal, the control signal, a signal corresponding to the control signal, and the Pch timing control signal are input, and the Pch gate voltage applied to the Pch transistor is output.
Each includes a NOR circuit in which the input signal, the control signal or a signal corresponding to the control signal, and the Nch timing control signal are input and the Nch gate voltage applied to the Nch transistor is output.
The output current switchable I / O cell according to claim 5 or 6.
前記第１の出力ドライブ能力切替信号と、前記制御信号とが入力され、前記第１の調整用出力トランジスタを活性化させることが指示されるとき、前記制御信号に対応する信号を前記第１の調整用プリバッファへ出力する第１の出力制御回路と、
前記第２の出力ドライブ能力切替信号と、前記制御信号とが入力され、前記第２の調整用出力トランジスタを活性化させることが指示されるとき、前記制御信号に対応する信号を前記第２の調整用プリバッファへ出力する第２の出力制御回路を備える、
請求項１に記載の出力電流切替可能なＩ／Ｏセル。 From the external circuit connected to the I / O cell, the first output drive capability switching signal and the second output drive capability switching signal instructing the activation and inactivity of the first adjustment output transistor, the second adjustment output transistor, and the second adjustment output transistor. Output drive capacity switching signal is input,
When the first output drive capability switching signal and the control signal are input and instructed to activate the first adjustment output transistor, the signal corresponding to the control signal is referred to as the first control signal. The first output control circuit that outputs to the pre-buffer for adjustment,
When the second output drive capability switching signal and the control signal are input and instructed to activate the second adjustment output transistor, the signal corresponding to the control signal is referred to as the second control signal. A second output control circuit for outputting to the adjustment prebuffer is provided.
The I / O cell whose output current can be switched according to claim 1.
前記第２の出力ドライブ能力切替信号をラッチして、前記第２の出力制御回路を介して、前記第２の調整用プリバッファへ出力する第２のラッチ回路と、
前記第１のラッチ回路及び前記第２のラッチ回路において、前記第１の出力ドライブ能力切替信号及び／又は前記第２の出力ドライブ能力切替信号をラッチするタイミングを生成するワンショット回路と、をさらに備える、
請求項８に記載の出力電流切替可能なＩ／Ｏセル。 A first latch circuit that latches the first output drive capability switching signal and outputs the first output drive capability switching signal to the first adjustment prebuffer via the first output control circuit.
A second latch circuit that latches the second output drive capability switching signal and outputs the second output drive capability switching signal to the second adjustment prebuffer via the second output control circuit.
In the first latch circuit and the second latch circuit, a one-shot circuit that generates a timing for latching the first output drive capacity switching signal and / or the second output drive capacity switching signal is further added. Prepare, prepare
The I / O cell whose output current can be switched according to claim 8.
前記ゲート電圧検出制御回路は、前記入力信号のＨからＬへの切り替えに応じて、前記出力電流をＨからＬへ変化させる際、前記Ｐｃｈトランジスタへ印加するＰｃｈゲート電圧が全てＨになってから、前記Ｎｃｈトランジスタへ印加するＮｃｈゲート電圧をＨにするように、前記基準プリバッファ、前記第１の調整用プリバッファ及び前記第２の調整用プリバッファに、Ｎｃｈ用タイミング制御信号を出力し、
前記Ｉ／Ｏセルは、前記Ｎｃｈ用タイミング制御信号の変化を遅らせるＰｃｈタイミング調整回路をさらに備える、
請求項９に記載の出力電流切替可能なＩ／Ｏセル。 The reference output transistor , the first adjustment output transistor, and the second adjustment output transistor include an Nch transistor and a Pch transistor, respectively.
In the gate voltage detection control circuit, when the output current is changed from H to L in response to the switching of the input signal from H to L, after all the Pch gate voltages applied to the Pch transistor become H. The Nch timing control signal is output to the reference prebuffer, the first adjustment prebuffer, and the second adjustment prebuffer so that the Nch gate voltage applied to the Nch transistor is set to H.
The I / O cell further includes a Pch timing adjustment circuit that delays a change in the Nch timing control signal.
The I / O cell whose output current can be switched according to claim 9.
前記ゲート電圧検出制御回路は、前記入力信号のＬからＨへの切り替えに応じて、前記出力電流をＬからＨへ変化させる際、前記Ｎｃｈトランジスタへ印加するＮｃｈゲート電圧が全てＬになってから、前記Ｐｃｈトランジスタへ印加するＰｃｈゲート電圧をＬにするように、前記基準プリバッファ、前記第１の調整用プリバッファ及び前記第２の調整用プリバッファに、Ｐｃｈ用タイミング制御信号を出力し、
前記Ｉ/Ｏセルは、前記Ｐｃｈ用タイミング制御信号の変化を遅らせるＮｃｈタイミング調整回路をさらに備える、
請求項９に記載の出力電流切替可能なＩ／Ｏセル。 The reference output transistor , the first adjustment output transistor, and the second adjustment output transistor include an Nch transistor and a Pch transistor, respectively.
In the gate voltage detection control circuit, when the output current is changed from L to H in response to the switching of the input signal from L to H, after all the Nch gate voltages applied to the Nch transistor become L. The Pch timing control signal is output to the reference prebuffer, the first adjustment prebuffer, and the second adjustment prebuffer so that the Pch gate voltage applied to the Pch transistor is set to L.
The I / O cell further includes an Nch timing adjustment circuit that delays a change in the Pch timing control signal.
The I / O cell whose output current can be switched according to claim 9.
請求項１、８、又は９に記載の出力電流切替可能なＩ／Ｏセル。 It is connected to the output terminal and connected in parallel with the reference output transistor, the first adjustment output transistor, and the second adjustment output transistor, and has the first electrical characteristics and the second electrical characteristics. A third adjustment output transistor having a third electrical characteristic different from the characteristic, and the first circuit constant and the first circuit constant that drives the third adjustment output transistor in response to an input signal of the input terminal. A third adjustment output circuit including a third adjustment prebuffer having a third circuit constant different from the second circuit constant is further provided.
The output current switchable I / O cell according to claim 1, 8, or 9.
前記出力端子と接続され、基準となる第１の電気的特性を有する基準出力トランジスタ、および前記イネーブル端子に接続され、前記入力端子の前記入力信号及び前記イネーブル端子の前記制御信号に応じて前記基準出力トランジスタを駆動する、第１の回路定数を有する基準プリバッファを有する、基準出力回路と、
前記出力端子と接続され、前記基準出力トランジスタと並列に接続され、前記第１の電気的特性と同じ電気的特性を有する第１の調整用出力トランジスタ、および、前記入力端子の入力信号に応じて前記第１の調整用出力トランジスタを駆動する、前記第１の回路定数と同じ回路定数を有する第１の調整用プリバッファを備える、第１の調整用出力回路と、
前記出力端子と接続され、前記基準出力トランジスタ及び前記第１の調整用出力トランジスタと並列に接続され、前記第１の電気的特性と異なる第２の電気的特性を有する第２の調整用出力トランジスタ、および、前記入力端子の入力信号に応じて前記第２の調整用出力トランジスタを駆動する、前記第１の回路定数とは異なる第２の回路定数を有する第２の調整用プリバッファを備える、第２の調整用出力回路と、
前記基準出力回路、前記第１の調整用出力回路および前記第２の調整用出力回路内の全ての出力トランジスタへ印加されるゲート電圧を監視し、前記入力信号の論理値のＨ／Ｌのレベル変化に応じて、前記負荷への出力電流のＨ／Ｌのレベルを切り替える際に、全ての出力トランジスタをＯＦＦにするタイミングを生成するゲート電圧検出制御回路と、を備えた、Ｉ／Ｏセルの出力切替方法であって、
入力信号に応じて出力電圧の切り替えを実施する際、
前記基準出力トランジスタに含まれるＰｃｈトランジスタ及びＮｃｈトランジスタ、前記第１の調整用出力トランジスタに含まれるＰｃｈトランジスタ及びＮｃｈトランジスタ、及び前記第２の調整用出力トランジスタに含まれるＰｃｈトランジスタ及びＮｃｈトランジスタの全てに印加されるゲート電圧を監視するステップと、
監視したゲート電圧により一方のチャンネルのトランジスタが全てＯＦＦしたことを検出するステップと、
前記検出した後に、他方のチャンネルのトランジスタをＯＮさせて、出力電圧を切り替えるステップと、を有する、
Ｉ／Ｏセルの出力切替方法。 The input terminal to which the input signal is input, the output terminal to which the load is connected, and the output current to the load are set to a high impedance state, or the H / L level according to the logical value of the input signal. There is an enable terminal to which a control signal is input to indicate whether or not to use it.
A reference output transistor connected to the output terminal and having a first electrical characteristic as a reference, and a reference output transistor connected to the enable terminal according to the input signal of the input terminal and the control signal of the enable terminal. A reference output circuit with a reference prebuffer with a first circuit constant that drives the output transistor, and
Depending on the first adjustment output transistor connected to the output terminal, connected in parallel with the reference output transistor, and having the same electrical characteristics as the first electrical characteristic, and the input signal of the input terminal. A first adjustment output circuit that drives the first adjustment output transistor and includes a first adjustment prebuffer having the same circuit constants as the first circuit constant.
A second adjustment output transistor connected to the output terminal, connected in parallel with the reference output transistor and the first adjustment output transistor, and having a second electrical characteristic different from the first electrical characteristic. , And a second adjustment prebuffer having a second circuit constant different from the first circuit constant, which drives the second adjustment output transistor in response to the input signal of the input terminal. The second adjustment output circuit and
The gate voltage applied to all the output transistors in the reference output circuit , the first adjustment output circuit, and the second adjustment output circuit is monitored, and the H / L level of the logical value of the input signal is monitored. An I / O cell equipped with a gate voltage detection control circuit that generates a timing to turn off all output transistors when switching the H / L level of the output current to the load according to the change. It is an output switching method
When switching the output voltage according to the input signal
All of the Pch transistor and Nch transistor included in the reference output transistor, the Pch transistor and Nch transistor included in the first adjustment output transistor, and the Pch transistor and Nch transistor included in the second adjustment output transistor. Steps to monitor the applied gate voltage and
The step of detecting that all the transistors of one channel are turned off by the monitored gate voltage, and
After the detection, the step of turning on the transistor of the other channel to switch the output voltage is provided.
I / O cell output switching method.
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