JP6774464B2 - Semiconductor substrate and light emitting device - Google Patents
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Description
本開示は、半導体基板および発光装置に関する。 The present disclosure relates to semiconductor substrates and light emitting devices.
近年、アクティブマトリクス駆動方式のディスプレイの大画面化および高速駆動化に伴い、酸化物半導体膜をチャネルに用いた薄膜トランジスタの開発が活発に行われている（例えば、特許文献１）。例えば、表示装置等を駆動するための半導体装置には、このような薄膜トランジスタとともに、保持容量が設けられ、薄膜トランジスタと保持容量とが電気的に接続される。 In recent years, with the increase in screen size and high-speed drive of active matrix drive type displays, the development of thin film transistors using an oxide semiconductor film as a channel has been actively carried out (for example, Patent Document 1). For example, a semiconductor device for driving a display device or the like is provided with a holding capacity together with such a thin film transistor, and the thin film transistor and the holding capacity are electrically connected.
ところで、高精細化に伴い、保持容量の確保が難しくなってきている。従って、保持容量を確保しつつ精細度を高くすることの可能な半導体基板およびそれを備えた発光装置を提供することが望ましい。 By the way, with the increase in definition, it is becoming difficult to secure the holding capacity. Therefore, it is desirable to provide a semiconductor substrate capable of increasing the definition while securing the holding capacity and a light emitting device provided with the semiconductor substrate.
本開示の一実施の形態に係る半導体基板は、自発光素子に流れる電流を制御する第１トランジスタと、第１トランジスタのゲートに対する電圧印加を制御する第２トランジスタと、第１トランジスタのゲート−ソース間の電圧を保持する保持容量と、第１トランジスタ、第２トランジスタおよび保持容量を支持する基板とを備えている。第２トランジスタは、チャネル領域と、第１トランジスタのゲートに電気的に接続された、チャネル領域より抵抗率の低い低抵抗領域とを含む酸化物半導体層と、低抵抗領域に接して設けられ、低抵抗領域を介した電気的な接続を補助する半導体補助層とを有している。保持容量は、第１絶縁層を介して半導体補助層と対向する位置に設けられた第１金属層と、第１金属層と第１トランジスタのゲートとを互いに接続する第２金属層とを有し、第１金属層、第１絶縁層および半導体補助層を基板側からこの順に積層して構成された第１積層体によって第１容量を形成し、第２絶縁層を介した低抵抗領域と第２金属層とによって第２容量を形成する。 The semiconductor substrate according to the embodiment of the present disclosure includes a first transistor that controls a current flowing through a self-luminous element, a second transistor that controls voltage application to the gate of the first transistor, and a gate-source of the first transistor. It includes a holding capacitance for holding a voltage between them, and a substrate for supporting a first transistor, a second transistor, and a holding capacitance . The second transistor is provided in contact with an oxide semiconductor layer including a channel region and a low resistance region electrically connected to the gate of the first transistor and having a resistance lower than that of the channel region, and a low resistance region. It has a semiconductor auxiliary layer that assists electrical connection via a low resistance region. The holding capacity includes a first metal layer provided at a position facing the semiconductor auxiliary layer via the first insulating layer, and a second metal layer connecting the first metal layer and the gate of the first transistor to each other. The first capacitance is formed by the first laminated body formed by laminating the first metal layer, the first insulating layer, and the semiconductor auxiliary layer in this order from the substrate side , and the low resistance region is formed through the second insulating layer. A second capacitance is formed by the second metal layer .
本開示の一実施の形態に係る発光装置は、半導体基板上に、画素ごとに自発光素子を有する発光パネルと、発光パネルを駆動する駆動回路とを備えている。半導体基板は、自発光素子に流れる電流を制御する第１トランジスタと、第１トランジスタのゲートに対する電圧印加を制御する第２トランジスタと、第１トランジスタのゲート−ソース間の電圧を保持する保持容量とを備えている。半導体基板は、各画素の、第１トランジスタ、第２トランジスタおよび保持容量を支持する基板を更に有している。第２トランジスタは、チャネル領域と、第１トランジスタのゲートに電気的に接続された、チャネル領域より抵抗率の低い低抵抗領域とを含む酸化物半導体層と、低抵抗領域に接して設けられ、低抵抗領域を介した電気的な接続を補助する半導体補助層とを有している。保持容量は、第１絶縁層を介して半導体補助層と対向する位置に設けられた第１金属層と、第１金属層と第１トランジスタのゲートとを互いに接続する第２金属層とを有し、第１金属層、第１絶縁層および半導体補助層を基板側からこの順に積層して構成された第１積層体によって第１容量を形成し、第２絶縁層を介した低抵抗領域と第２金属層とによって第２容量を形成する。 The light emitting device according to the embodiment of the present disclosure includes a light emitting panel having a self-luminous element for each pixel and a drive circuit for driving the light emitting panel on a semiconductor substrate. The semiconductor substrate includes a first transistor that controls the current flowing through the self-luminous element, a second transistor that controls the voltage application to the gate of the first transistor, and a holding capacity that holds the voltage between the gate and the source of the first transistor. It has. The semiconductor substrate further includes a first transistor, a second transistor, and a substrate that supports the holding capacity of each pixel. The second transistor is provided in contact with an oxide semiconductor layer including a channel region and a low resistance region electrically connected to the gate of the first transistor and having a resistance lower than that of the channel region, and a low resistance region. It has a semiconductor auxiliary layer that assists electrical connection via a low resistance region. The holding capacity includes a first metal layer provided at a position facing the semiconductor auxiliary layer via the first insulating layer, and a second metal layer connecting the first metal layer and the gate of the first transistor to each other. Then, the first capacitance is formed by the first laminated body formed by laminating the first metal layer, the first insulating layer and the semiconductor auxiliary layer in this order from the substrate side , and the low resistance region via the second insulating layer A second capacitance is formed by the second metal layer .
本開示の一実施の形態に係る半導体基板および発光装置では、第１金属層、第１絶縁層および半導体補助層を基板側からこの順に積層して構成された第１積層体によって第１容量が形成され、第２絶縁層を介した低抵抗領域と第２金属層とによって第２容量が形成される。このように、本開示では、第２トランジスタの一部が保持容量の一部を兼ねている。これにより、保持容量を別個に設けた場合と比べて、保持容量を確保しつつ精細度を高くすることができる。 In the semiconductor substrate and the light emitting device according to the embodiment of the present disclosure, the first capacitance is increased by the first laminated body formed by laminating the first metal layer, the first insulating layer, and the semiconductor auxiliary layer in this order from the substrate side. is formed, Ru second capacitor is formed low-resistance region through the second insulating layer and the second metal layer. As described above, in the present disclosure, a part of the second transistor also serves as a part of the holding capacitance. As a result, it is possible to increase the definition while ensuring the holding capacity, as compared with the case where the holding capacity is provided separately.
本開示の一実施の形態に係る半導体基板および発光装置によれば、第１金属層、第１絶縁層および半導体補助層を基板側からこの順に積層して構成された第１積層体によって第１容量を形成し、第２絶縁層を介した低抵抗領域と第２金属層とによって第２容量を形成するようにしたので、保持容量を確保しつつ精細度を高くすることができる。なお、上記内容は本開示の一例である。本開示の効果は、上述したものに限らず、他の異なる効果であってもよいし、更に他の効果を含んでいてもよい。
According to the semiconductor substrate and the light emitting device according to the embodiment of the present disclosure, the first laminate is formed by laminating the first metal layer, the first insulating layer, and the semiconductor auxiliary layer in this order from the substrate side . Since the capacitance is formed and the second capacitance is formed by the low resistance region via the second insulating layer and the second metal layer, the definition can be increased while securing the holding capacitance. The above content is an example of the present disclosure. The effects of the present disclosure are not limited to those described above, and may be other different effects, or may further include other effects.
以下、本開示を実施するための形態について、図面を参照して詳細に説明する。以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。 Hereinafter, embodiments for carrying out the present disclosure will be described in detail with reference to the drawings. Each of the embodiments described below shows a preferred specific example of the present disclosure. Therefore, the numerical values, shapes, materials, components, arrangement positions of components, connection forms, and the like shown in the following embodiments are examples and are not intended to limit the present disclosure. Therefore, among the components in the following embodiments, the components not described in the independent claims indicating the highest level concept of the present disclosure will be described as arbitrary components. It should be noted that each figure is a schematic view and is not necessarily exactly illustrated. Further, in each figure, the same reference numerals are given to substantially the same configurations, and duplicate description will be omitted or simplified.
＜実施の形態＞
[構成]
図１は、本開示の一実施の形態に係る有機電界発光装置１の概略構成例を表したものである。図２は、有機電界発光装置１に設けられた各画素１１の回路構成の一例を表したものである。有機電界発光装置１は、例えば、有機電界発光パネル１０、コントローラ２０およびドライバ３０を備えている。有機電界発光パネル１０は、本開示の「発光パネル」の一具体例に相当する。ドライバ３０は、例えば、有機電界発光パネル１０の外縁部分に実装されている。有機電界発光パネル１０は、行列状に配置された複数の画素１１を有している。コントローラ２０およびドライバ３０は、外部から入力された映像信号Ｄｉｎに基づいて、有機電界発光パネル１０（複数の画素１１）を駆動する。
<Embodiment>
[Constitution]
FIG. 1 shows a schematic configuration example of the organic electroluminescent device 1 according to the embodiment of the present disclosure. FIG. 2 shows an example of the circuit configuration of each pixel 11 provided in the organic electroluminescent device 1. The organic electroluminescent device 1 includes, for example, an organic electroluminescent panel 10, a controller 20, and a driver 30. The organic electroluminescent panel 10 corresponds to a specific example of the "light emitting panel" of the present disclosure. The driver 30 is mounted on, for example, the outer edge portion of the organic electroluminescent panel 10. The organic electroluminescent panel 10 has a plurality of pixels 11 arranged in a matrix. The controller 20 and the driver 30 drive the organic electroluminescent panel 10 (plurality of pixels 11) based on the video signal Din input from the outside.
（有機電界発光パネル１０）
有機電界発光パネル１０は、コントローラ２０およびドライバ３０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号Ｄｉｎに基づく画像を表示する。有機電界発光パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数の信号線ＤＴＬおよび複数の電源線ＤＳＬと、行列状に配置された複数の画素１１とを有している。
(Organic electroluminescent panel 10)
The organic electroluminescent panel 10 displays an image based on the video signal Din input from the outside by driving each pixel 11 in an active matrix by the controller 20 and the driver 30. The organic electroluminescent panel 10 includes a plurality of scanning lines WSL extending in the row direction, a plurality of signal line DTLs and a plurality of power supply lines DSL extending in the column direction, and a plurality of pixels 11 arranged in a matrix. have.
走査線ＷＳＬは、各画素１１の選択に用いられるものであり、各画素１１を所定の単位（例えば画素行）ごとに選択する選択パルスを各画素１１に供給するものである。信号線ＤＴＬは、映像信号Ｄｉｎに応じた信号電圧Ｖｓｉｇの、各画素１１への供給に用いられるものであり、信号電圧Ｖｓｉｇを含むデータパルスを各画素１１に供給するものである。電源線ＤＳＬは、各画素１１に電力を供給するものである。 The scanning line WSL is used for selecting each pixel 11, and supplies a selection pulse for selecting each pixel 11 for each predetermined unit (for example, a pixel row) to each pixel 11. The signal line DTL is used to supply the signal voltage Vsig corresponding to the video signal Din to each pixel 11, and supplies a data pulse including the signal voltage Vsig to each pixel 11. The power line DSL supplies power to each pixel 11.
有機電界発光パネル１０に設けられた複数の画素１１には、赤色光を発する画素１１、緑色光を発する画素１１、および青色光を発する画素１１が含まれている。以下では、赤色光を発する画素１１は、画素１１Ｒと称され、緑色光を発する画素１１は、画素１１Ｇと称され、青色光を発する画素１１は、画素１１Ｂと称されるものとする。複数の画素１１において、画素１１Ｒ，１１Ｇ，１１Ｂは、カラー画像の表示単位である表示画素１２（後述の図３参照）を構成している。なお、各表示画素１２には、例えば、さらに、他の色（例えば、白色や、黄色など）を発する画素１１が含まれていてもよい。また、各表示画素１２には、例えば、同色の複数の画素１１（例えば、青色光を発する２つの画素１１）が含まれていてもよい。従って、有機電界発光パネル１０に設けられた複数の画素１１は、所定の数ごとに表示画素１２としてグループ分けされている。各表示画素１２において、複数の画素１１は、所定の方向（例えば、行方向）に一列に並んで配置されている。 The plurality of pixels 11 provided in the organic electroluminescent panel 10 include pixels 11 that emit red light, pixels 11 that emit green light, and pixels 11 that emit blue light. Hereinafter, the pixel 11 that emits red light is referred to as pixel 11R, the pixel 11 that emits green light is referred to as pixel 11G, and the pixel 11 that emits blue light is referred to as pixel 11B. In the plurality of pixels 11, the pixels 11R, 11G, and 11B constitute a display pixel 12 (see FIG. 3 described later), which is a display unit for a color image. In addition, each display pixel 12 may further include a pixel 11 that emits another color (for example, white, yellow, etc.). Further, each display pixel 12 may include, for example, a plurality of pixels 11 of the same color (for example, two pixels 11 that emit blue light). Therefore, the plurality of pixels 11 provided in the organic electroluminescent panel 10 are grouped as display pixels 12 by a predetermined number. In each display pixel 12, the plurality of pixels 11 are arranged in a row in a predetermined direction (for example, the row direction).
各信号線ＤＴＬは、後述の水平セレクタ３１の出力端に接続されている。各画素列には、例えば、複数の信号線ＤＴＬが１本ずつ、割り当てられている。各走査線ＷＳＬは、後述のライトスキャナ３２の出力端に接続されている。各画素行には、例えば、複数の走査線ＷＳＬが１本ずつ、割り当てられている。各電源線ＤＳＬは、電源の出力端に接続されている。各画素行には、例えば、複数の電源線ＤＳＬが１本ずつ、割り当てられている。 Each signal line DTL is connected to the output end of the horizontal selector 31 described later. For example, a plurality of signal line DTLs are assigned to each pixel sequence. Each scanning line WSL is connected to the output end of the light scanner 32 described later. For example, a plurality of scanning lines WSL are assigned to each pixel row. Each power line DSL is connected to the output end of the power supply. For example, a plurality of power line DSLs are assigned to each pixel row.
各画素１１は、画素回路１１−１と、有機電界発光素子１１−２とを有している。有機電界発光素子１１−２の構成については、後に詳述する。 Each pixel 11 has a pixel circuit 11-1 and an organic electroluminescent element 11-2. The configuration of the organic electroluminescent device 11-2 will be described in detail later.
画素回路１１−１は、有機電界発光素子１１−２の発光・消光を制御する。画素回路１１−１は、後述の書込走査によって各画素１１に書き込んだ電圧を保持する機能を有している。画素回路１１−１は、例えば、駆動トランジスタＴＲ１、書込トランジスタＴＲ２および保持容量ＣＳを含んで構成されている。駆動トランジスタＴＲ１が、本開示の「第１トランジスタ」の一具体例に相当する。書込トランジスタＴＲ２が、本開示の「第２トランジスタ」の一具体例に相当する。 The pixel circuit 11-1 controls the light emission / quenching of the organic electroluminescent element 11-2. The pixel circuit 11-1 has a function of holding the voltage written to each pixel 11 by the writing scan described later. The pixel circuit 11-1 includes, for example, a drive transistor TR1, a write transistor TR2, and a holding capacitance CS. The drive transistor TR1 corresponds to a specific example of the "first transistor" of the present disclosure. The writing transistor TR2 corresponds to a specific example of the "second transistor" of the present disclosure.
書込トランジスタＴＲ２は、駆動トランジスタＴＲ１のゲートに対する、映像信号Ｄｉｎに対応した信号電圧Ｖｓｉｇの印加を制御する。具体的には、書込トランジスタＴＲ２は、信号線ＤＴＬの電圧をサンプリングするとともに、サンプリングにより得られた電圧を駆動トランジスタＴＲ１のゲートに書き込む。駆動トランジスタＴＲ１は、有機電界発光素子１１−２に直列に接続されている。駆動トランジスタＴＲ１は、有機電界発光素子１１−２を駆動する。駆動トランジスタＴＲ１は、書込トランジスタＴＲ２によってサンプリングされた電圧の大きさに応じて有機電界発光素子１１−２に流れる電流を制御する。保持容量ＣＳは、駆動トランジスタＴＲ１のゲート−ソース間に所定の電圧を保持するものである。保持容量ＣＳは、所定の期間中に駆動トランジスタＴＲ１のゲート−ソース間電圧Ｖｇｓを一定に保持する役割を有する。なお、画素回路１１−１は、上述の２ＴＲ１Ｃの回路に対して各種容量やトランジスタを付加した回路構成となっていてもよいし、上述の２ＴＲ１Ｃの回路構成とは異なる回路構成となっていてもよい。 The writing transistor TR2 controls the application of the signal voltage Vsig corresponding to the video signal Din to the gate of the driving transistor TR1. Specifically, the write transistor TR2 samples the voltage of the signal line DTL and writes the voltage obtained by the sampling to the gate of the drive transistor TR1. The drive transistor TR1 is connected in series with the organic electroluminescent element 11-2. The drive transistor TR1 drives the organic electroluminescent element 11-2. The drive transistor TR1 controls the current flowing through the organic electroluminescent element 11-2 according to the magnitude of the voltage sampled by the write transistor TR2. The holding capacitance CS holds a predetermined voltage between the gate and the source of the drive transistor TR1. The holding capacitance CS has a role of keeping the gate-source voltage Vgs of the drive transistor TR1 constant during a predetermined period. The pixel circuit 11-1 may have a circuit configuration in which various capacitances and transistors are added to the above-mentioned 2TR1C circuit, or may have a circuit configuration different from the above-mentioned 2TR1C circuit configuration. Good.
各信号線ＤＴＬは、後述の水平セレクタ３１の出力端と、書込トランジスタＴＲ２のソースまたはドレインとに接続されている。各走査線ＷＳＬは、後述のライトスキャナ３２の出力端と、書込トランジスタＴＲ２のゲートとに接続されている。各電源線ＤＳＬは、電源回路と、駆動トランジスタＴＲ１のソースまたはドレインに接続されている。 Each signal line DTL is connected to the output end of the horizontal selector 31, which will be described later, and the source or drain of the write transistor TR2. Each scanning line WSL is connected to the output end of the light scanner 32 described later and the gate of the writing transistor TR2. Each power line DSL is connected to a power circuit and the source or drain of the drive transistor TR1.
書込トランジスタＴＲ２のゲートは、走査線ＷＳＬに接続されている。書込トランジスタＴＲ２のソースまたはドレインが信号線ＤＴＬに接続されている。書込トランジスタＴＲ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴＲ１のゲートに接続されている。駆動トランジスタＴＲ１のソースまたはドレインが電源線ＤＳＬに接続されている。駆動トランジスタＴＲ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機電界発光素子１１−２の陽極２１に接続されている。保持容量ＣＳの一端が駆動トランジスタＴＲ１のゲートに接続されている。保持容量ＣＳの他端が駆動トランジスタＴＲ１のソースおよびドレインのうち有機電界発光素子１１−２側の端子に接続されている。 The gate of the write transistor TR2 is connected to the scanning line WSL. The source or drain of the write transistor TR2 is connected to the signal line DTL. Of the source and drain of the write transistor TR2, the terminals not connected to the signal line DTL are connected to the gate of the drive transistor TR1. The source or drain of the drive transistor TR1 is connected to the power line DSL. Of the source and drain of the drive transistor TR1, terminals that are not connected to the power supply line DSL are connected to the anode 21 of the organic electroluminescent element 11-2. One end of the holding capacitance CS is connected to the gate of the drive transistor TR1. The other end of the holding capacitance CS is connected to the terminal on the organic electroluminescent element 11-2 side of the source and drain of the drive transistor TR1.
駆動トランジスタＴＲ１および書込トランジスタＴＲ２は、一般的な薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）により構成され、その構成は例えば逆スタガ構造（いわゆるボトムゲート型）でもよいしスタガ構造（トップゲート型）でもよく、特に限定されない。 The drive transistor TR1 and the write transistor TR2 are composed of a general thin film transistor (TFT), and the configuration may be, for example, an inverted stagger structure (so-called bottom gate type) or a stagger structure (top gate type). , Not particularly limited.
（ドライバ３０）
ドライバ３０は、例えば、水平セレクタ３１およびライトスキャナ３２を有している。水平セレクタ３１は、例えば、制御信号の入力に応じて（同期して）、コントローラ２０から入力されたアナログの信号電圧Ｖｓｉｇを、各信号線ＤＴＬに印加する。ライトスキャナ３２は、複数の画素１１を所定の単位ごとに走査する。
(Driver 30)
The driver 30 has, for example, a horizontal selector 31 and a light scanner 32. The horizontal selector 31 applies, for example, an analog signal voltage Vsig input from the controller 20 to each signal line DTL in response to (synchronously) input of a control signal. The light scanner 32 scans a plurality of pixels 11 in predetermined units.
（コントローラ２０）
次に、コントローラ２０について説明する。コントローラ２０は、例えば、外部から入力されたデジタルの映像信号Ｄｉｎに対して所定の補正を行い、それにより得られた映像信号に基づいて、信号電圧Ｖｓｉｇを生成する。コントローラ２０は、例えば、生成した信号電圧Ｖｓｉｇを水平セレクタ３１に出力する。コントローラ２０は、例えば、映像信号Ｄｉｎから得られた制御信号に応じて（同期して）、ドライバ３０内の各回路に対して制御信号を出力する。
(Controller 20)
Next, the controller 20 will be described. For example, the controller 20 performs a predetermined correction on the digital video signal Din input from the outside, and generates a signal voltage Vsig based on the video signal obtained thereby. The controller 20 outputs, for example, the generated signal voltage Vsig to the horizontal selector 31. For example, the controller 20 outputs a control signal to each circuit in the driver 30 according to (synchronously) the control signal obtained from the video signal Din.
次に、図３を参照して、有機電界発光パネル１０の断面構成について説明する。図３は、有機電界発光パネル１０の断面構成例を表したものである。 Next, the cross-sectional configuration of the organic electroluminescent panel 10 will be described with reference to FIG. FIG. 3 shows an example of cross-sectional configuration of the organic electroluminescent panel 10.
有機電界発光パネル１０は、行列状に配置された複数の画素１１を有している。有機電界発光パネル１０に設けられた複数の画素１１には、上述したように、画素１１Ｒ、画素１１Ｂおよび画素１１Ｂが含まれており、画素１１Ｒ，１１Ｇ，１１Ｂごとに表示画素１２が割り当てられている。なお、各表示画素１２には、例えば、上述したように、さらに、他の色（例えば、白色や、黄色など）を発する画素１１が含まれていてもよい。また、各表示画素１２には、例えば、同色の複数の画素１１（例えば、青色光を発する２つの画素１１）が含まれていてもよい。 The organic electroluminescent panel 10 has a plurality of pixels 11 arranged in a matrix. As described above, the plurality of pixels 11 provided in the organic electroluminescent panel 10 include pixels 11R, 11B, and 11B, and display pixels 12 are assigned to each of the pixels 11R, 11G, and 11B. There is. Note that each display pixel 12 may further include pixels 11 that emit other colors (for example, white, yellow, etc.), as described above. Further, each display pixel 12 may include, for example, a plurality of pixels 11 of the same color (for example, two pixels 11 that emit blue light).
画素１１Ｒは、赤色の光を発する有機電界発光素子１１−２（１１ｒ）を含んで構成されている。画素１１Ｇは、緑色の光を発する有機電界発光素子１１−２（１１ｇ）を含んで構成されている。画素１１Ｂは、青色の光を発する有機電界発光素子１１−２（１１ｂ）を含んで構成されている。画素１１Ｒ，１１Ｇ，１１Ｂは、ストライプ配列となっており、色ごとに行方向に並んで配置されている。各画素行において、同一色の光を発する複数の画素１１が、列方向に並んで配置されている。 The pixel 11R is configured to include an organic electroluminescent element 11-2 (11r) that emits red light. The pixel 11G includes an organic electroluminescent device 11-2 (11 g) that emits green light. The pixel 11B includes an organic electroluminescent element 11-2 (11b) that emits blue light. The pixels 11R, 11G, and 11B have a striped arrangement, and are arranged side by side in the row direction for each color. In each pixel row, a plurality of pixels 11 that emit light of the same color are arranged side by side in the column direction.
有機電界発光パネル１０は、ＴＦＴ基板１３を有している。ＴＦＴ基板１３については、後に詳述する。有機電界発光パネル１０は、ＴＦＴ基板１３上に、複数の画素１１を有している。有機電界発光パネル１０は、ＴＦＴ基板１３上に、画素１１ごとに有機電界発光素子１１−２を有している。有機電界発光パネル１０は、さらに、各画素１１を区画するバンク１７を有している。バンク１７は、例えば、絶縁性の樹脂材料によって形成されており、各画素１１の周囲を囲んでいる。バンク１７は、ピクセルバンクであってもよいし、ラインバンクであってもよい。有機電界発光パネル１０は、さらに、各画素１１を保護および封止する封止層１７を有している。封止層１７は、例えば、エポキシ樹脂や、ビニル系樹脂などの樹脂材料によって形成されている。 The organic electroluminescent panel 10 has a TFT substrate 13. The TFT substrate 13 will be described in detail later. The organic electroluminescent panel 10 has a plurality of pixels 11 on the TFT substrate 13. The organic electroluminescent panel 10 has an organic electroluminescent element 11-2 for each pixel 11 on the TFT substrate 13. The organic electroluminescent panel 10 further has a bank 17 that partitions each pixel 11. The bank 17 is formed of, for example, an insulating resin material and surrounds each pixel 11. The bank 17 may be a pixel bank or a line bank. The organic electroluminescent panel 10 further has a sealing layer 17 that protects and seals each pixel 11. The sealing layer 17 is formed of, for example, a resin material such as an epoxy resin or a vinyl resin.
有機電界発光素子１１−２は、例えば、電極層１４、有機層１５および電極層１６をＴＦＴ基板１３側からこの順に積層して構成されている。有機層１５は、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層および電子注入層をＴＦＴ基板１３側からこの順に積層して構成されている。正孔注入層は、正孔注入効率を高めるための層である。正孔輸送層は、電極層１３から注入された正孔を発光層へ輸送するための層である。発光層は、電子と正孔との再結合により、所定の色の光を発する層である。電子輸送層は、電極層１５から注入された電子を発光層へ輸送するための層である。電子注入層は、電子注入効率を高めるための層である。 The organic electroluminescent element 11-2 is configured by, for example, laminating the electrode layer 14, the organic layer 15, and the electrode layer 16 in this order from the TFT substrate 13 side. The organic layer 15 is configured by, for example, laminating a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer in this order from the TFT substrate 13 side. The hole injection layer is a layer for increasing the hole injection efficiency. The hole transport layer is a layer for transporting the holes injected from the electrode layer 13 to the light emitting layer. The light emitting layer is a layer that emits light of a predetermined color by recombination of electrons and holes. The electron transport layer is a layer for transporting the electrons injected from the electrode layer 15 to the light emitting layer. The electron injection layer is a layer for increasing electron injection efficiency.
電極層１４は、例えば、ＴＦＴ基板１３の上に形成されている。電極層１４は、例えば、アルミニウム（Ａｌ）、銀（Ａｇ）、アルミニウムもしくは銀の合金等、または、反射性を有する反射電極である。なお、電極層１４は、反射電極に限るものではなく、例えば、透光性を有する透明電極であってもよい。透明電極の材料としては、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）又はＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等の透明導電性材料が挙げられる。電極層１４は、反射電極と透明電極とが積層されたものであってもよい。 The electrode layer 14 is formed on, for example, the TFT substrate 13. The electrode layer 14 is, for example, aluminum (Al), silver (Ag), an alloy of aluminum or silver, or a reflective electrode having reflectivity. The electrode layer 14 is not limited to the reflective electrode, and may be, for example, a transparent electrode having translucency. Examples of the material of the transparent electrode include a transparent conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide). The electrode layer 14 may be a stack of a reflective electrode and a transparent electrode.
電極層１６は、例えば、ＩＴＯ膜等の透明電極である。なお、電極層１６は、透明電極に限るものではなく、光反射性を有する反射電極であってもよい。反射電極の材料としては、例えば、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、銀（Ａｇ）、アルミニウム−リチウム合金、マグネシウム−銀合金等が用いられる。本実施の形態において、ＴＦＴ基板１３及び電極層１４が反射性を有し、電極層１６が透光性を有している場合には、有機電界発光素子１１−２は、電極層１６側から光を放出するトップエミッション構造となっている。なお、本実施の形態において、ＴＦＴ基板１３及び電極層１４が透光性を有し、電極層１６が反射性を有している場合には、有機電界発光素子１１−２は、ＴＦＴ基板１３側から光を放出するボトムエミッション構造となっている。 The electrode layer 16 is, for example, a transparent electrode such as an ITO film. The electrode layer 16 is not limited to a transparent electrode, and may be a reflective electrode having light reflectivity. As the material of the reflective electrode, for example, aluminum (Al), magnesium (Mg), silver (Ag), aluminum-lithium alloy, magnesium-silver alloy and the like are used. In the present embodiment, when the TFT substrate 13 and the electrode layer 14 have reflectivity and the electrode layer 16 has translucency, the organic electroluminescent element 11-2 is viewed from the electrode layer 16 side. It has a top emission structure that emits light. In the present embodiment, when the TFT substrate 13 and the electrode layer 14 have translucency and the electrode layer 16 has reflectivity, the organic electroluminescent element 11-2 is the TFT substrate 13. It has a bottom emission structure that emits light from the side.
次に、図４を参照して、ＴＦＴ基板１３について説明する。図４は、ＴＦＴ基板１３の断面構成例を表したものである。 Next, the TFT substrate 13 will be described with reference to FIG. FIG. 4 shows an example of cross-sectional configuration of the TFT substrate 13.
ＴＦＴ基板１３は、例えば、基板１１０上に、駆動トランジスタＴＲ１、書込トランジスタＴＲ２および保持容量ＣＳ１，ＣＳ２を有している。保持容量ＣＳ１と、保持容量ＣＳ２とは、互いに並列接続されており、並列接続された保持容量ＣＳ１，ＣＳ２が、上述の保持容量ＣＳに対応している。駆動トランジスタＴＲ１、書込トランジスタＴＲ２および保持容量ＣＳ１，ＣＳ２によって、画素回路１１−１が構成されている。 The TFT substrate 13 has, for example, a drive transistor TR1, a write transistor TR2, and holding capacitances CS1 and CS2 on the substrate 110. The holding capacity CS1 and the holding capacity CS2 are connected in parallel to each other, and the holding capacities CS1 and CS2 connected in parallel correspond to the above-mentioned holding capacity CS. The pixel circuit 11-1 is composed of the drive transistor TR1, the write transistor TR2, and the holding capacitances CS1 and CS2.
基板１１０は、例えば、電気絶縁性を有する材料から構成される基板である。基板１１０は、例えば、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、又は、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料から構成される基板である。基板１１０は、例えば、シート状又はフィルム状の可撓性を有するフレキシブル基板でもよい。基板１１０は、例えば、ポリイミド、ポリエチレンテレフタレート、ポリエチレンナフタレートなどのフィルム材料の単層又は積層で構成されたフレキシブル樹脂基板であってもよい。なお、基板１１０の表面には、基板１１０に含まれる不純物（例えば、ナトリウム（Ｎａ）及びリン（Ｐ）など）、又は、大気中の水分などが酸化物半導体層１３０に浸入するのを抑制するアンダーコート層が設けられていてもよい。 The substrate 110 is, for example, a substrate made of a material having electrical insulation. The substrate 110 is, for example, a substrate made of a glass material such as non-alkali glass, quartz glass, or highly heat-resistant glass, or a resin material such as polyethylene, polypropylene, or polyimide. The substrate 110 may be, for example, a flexible substrate having flexibility in the form of a sheet or a film. The substrate 110 may be, for example, a flexible resin substrate composed of a single layer or a laminate of film materials such as polyimide, polyethylene terephthalate, and polyethylene naphthalate. It should be noted that impurities contained in the substrate 110 (for example, sodium (Na) and phosphorus (P), etc.) or moisture in the atmosphere are suppressed from entering the oxide semiconductor layer 130 on the surface of the substrate 110. An undercoat layer may be provided.
書込トランジスタＴＲ２は、例えば、酸化物半導体層１３０と、ゲート絶縁膜１３５と、ゲート電極１３６と、半導体補助層１２３とを有している。 The writing transistor TR2 has, for example, an oxide semiconductor layer 130, a gate insulating film 135, a gate electrode 136, and a semiconductor auxiliary layer 123.
酸化物半導体層１３０は、書込トランジスタＴＲ２のチャネル層である。酸化物半導体層１３０は、ゲート絶縁膜１３５を挟んでゲート電極１３６と対向している。本実施の形態では、酸化物半導体層１３０は、ＣＳ絶縁膜１１１上に形成されている。 The oxide semiconductor layer 130 is a channel layer of the writing transistor TR2. The oxide semiconductor layer 130 faces the gate electrode 136 with the gate insulating film 135 interposed therebetween. In the present embodiment, the oxide semiconductor layer 130 is formed on the CS insulating film 111.
酸化物半導体層１３０は、チャネル領域１３１、ソース領域１３２およびドレイン領域１３３を有している。チャネル領域１３１は、ゲート絶縁膜１３５を挟んでゲート電極１３６と対向する領域である。ソース領域１３２およびドレイン領域１３３は、チャネル領域１３１に隣接して設けられており、チャネル領域１３１の両脇に設けられている。ソース領域１３２およびドレイン領域１３３は、チャネル領域１３１より抵抗率の低い低抵抗領域である。ソース領域１３２およびドレイン領域１３３は、例えば、成膜した酸化物半導体の所定の領域に対して酸素欠損を引き起こすことで形成される。酸素欠損を引き起こす方法は、例えば、アルゴン（Ａｒ）又は水素（Ｈ）ガスなどを用いたプラズマ処理などによって行われる。 The oxide semiconductor layer 130 has a channel region 131, a source region 132, and a drain region 133. The channel region 131 is a region facing the gate electrode 136 with the gate insulating film 135 interposed therebetween. The source region 132 and the drain region 133 are provided adjacent to the channel region 131, and are provided on both sides of the channel region 131. The source region 132 and the drain region 133 are low resistivity regions having a resistivity lower than that of the channel region 131. The source region 132 and the drain region 133 are formed, for example, by causing oxygen deficiency in a predetermined region of the deposited oxide semiconductor. The method of causing oxygen deficiency is performed by, for example, plasma treatment using argon (Ar) or hydrogen (H) gas.
酸化物半導体層１３０は、透明アモルファス酸化物半導体（ＴＡＯＳ）を主成分として含有する。具体的には、酸化物半導体層１３０は、金属の酸化物を主成分として含んでいる。金属は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）又は亜鉛（Ｚｎ）である。酸化物半導体層１３０としては、例えば、ＩｎＧａＺｎＯ、ＩｎＴｉＺｎＯ、ＺｎＯ、ＩｎＧａＯ、ＩｎＺｎＯなどを用いることができる。ＩｎＧａＺｎＯの場合を例にとると、各元素の構成比の一例としては、ＩｎＧａＺｎＯｘである。酸化物半導体層１３０の膜厚は、例えば、１０ｎｍ〜３００ｎｍである。 The oxide semiconductor layer 130 contains a transparent amorphous oxide semiconductor (TAOS) as a main component. Specifically, the oxide semiconductor layer 130 contains a metal oxide as a main component. The metal is, for example, indium (In), gallium (Ga) or zinc (Zn). As the oxide semiconductor layer 130, for example, InGaZnO, InTiZnO, ZnO, InGaO, InZnO and the like can be used. Taking the case of InGaZnO as an example, InGaZnOx is an example of the composition ratio of each element. The film thickness of the oxide semiconductor layer 130 is, for example, 10 nm to 300 nm.
ゲート絶縁膜１３５は、例えば、酸化シリコンによって形成されている。ゲート電極１３６は、金属などの導電性材料又はその合金などの単層構造又は積層構造の電極である。ゲート電極１３６の材料としては、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、モリブデンタングステン（ＭｏＷ）、銅（Ｃｕ）、チタン（Ｔｉ）、クロム（Ｃｒ）などを用いることができる。ゲート電極１３６の膜厚は、例えば、５０ｎｍ〜３００ｎｍである。 The gate insulating film 135 is formed of, for example, silicon oxide. The gate electrode 136 is an electrode having a single-layer structure or a laminated structure such as a conductive material such as metal or an alloy thereof. As the material of the gate electrode 136, aluminum (Al), molybdenum (Mo), tungsten (W), molybdenum tungsten (MoW), copper (Cu), titanium (Ti), chromium (Cr) and the like can be used. The film thickness of the gate electrode 136 is, for example, 50 nm to 300 nm.
半導体補助層１２３は、ソース領域１３２を介した書込トランジスタＴＲ２と保持容量ＣＳとの電気的な接続や、ドレイン領域１３３を介した書込トランジスタＴＲ２とドレイン電極１７２（後述）との電気的な接続を補助する。具体的には、半導体補助層１２３は、ソース領域１３２およびドレイン領域１３３に対してキャリア供与性を有しており、ソース領域１３２およびドレイン領域１３３にキャリアを供給する。これにより、ソース領域１３２およびドレイン領域１３３の導電性を高めることができる。あるいは、半導体補助層１２３は、導電性を有していてもよい。これにより、ソース領域１３２およびドレイン領域１３３が導体として機能し、半導体補助層１２３を介して電流が流れる。 The semiconductor auxiliary layer 123 is electrically connected to the writing transistor TR2 via the source region 132 and the holding capacitance CS, and is electrically connected to the writing transistor TR2 and the drain electrode 172 (described later) via the drain region 133. Assist the connection. Specifically, the semiconductor auxiliary layer 123 has a carrier donating property to the source region 132 and the drain region 133, and supplies carriers to the source region 132 and the drain region 133. Thereby, the conductivity of the source region 132 and the drain region 133 can be enhanced. Alternatively, the semiconductor auxiliary layer 123 may have conductivity. As a result, the source region 132 and the drain region 133 function as conductors, and a current flows through the semiconductor auxiliary layer 123.
半導体補助層１２３は、例えば、金属または低抵抗化された酸化物半導体等を含んでいる。具体的には、半導体補助層１２３として、ＡｌＳｉ（アルミニウムシリコン合金），アルミニウム（Ａｌ），ＩＺＯまたはＩＴＯ等を用いることができる。半導体補助層１２３を構成する酸化物半導体材料は、ソース領域１３２およびドレイン領域１３３を構成する酸化物半導体材料と異なる材料を含んでいるか、あるいは、ソース領域１３２およびドレイン領域１３３を構成する酸化物半導体材料とは異なる組成を有している。ウエットエッチング可能な材料を用いて半導体補助層１２３を構成することにより、半導体補助層１２３を形成する際のソース領域１３２およびドレイン領域１３３への影響を抑えることが可能となる。半導体補助層１２３の厚みは、例えば５ｎｍ〜２５ｎｍ程度である。このようなキャリア供与性または導電性を有する半導体補助層１２３を設けることにより、仮に、チャネル領域１３１からソース領域１３２およびドレイン領域１３３へのキャリアの拡散（キャリアの染み出し）が十分でない場合にも、ソース領域１３２およびドレイン領域１３３を介した電気的な接続が維持される。 The semiconductor auxiliary layer 123 includes, for example, a metal or an oxide semiconductor having a low resistance. Specifically, AlSi (aluminum silicon alloy), aluminum (Al), IZO, ITO, or the like can be used as the semiconductor auxiliary layer 123. The oxide semiconductor material constituting the semiconductor auxiliary layer 123 contains a material different from the oxide semiconductor material forming the source region 132 and the drain region 133, or the oxide semiconductor forming the source region 132 and the drain region 133. It has a composition different from that of the material. By constructing the semiconductor auxiliary layer 123 using a material that can be wet-etched, it is possible to suppress the influence on the source region 132 and the drain region 133 when the semiconductor auxiliary layer 123 is formed. The thickness of the semiconductor auxiliary layer 123 is, for example, about 5 nm to 25 nm. By providing the semiconductor auxiliary layer 123 having such carrier donating property or conductivity, even if the diffusion of carriers (carrier exudation) from the channel region 131 to the source region 132 and the drain region 133 is not sufficient. , An electrical connection is maintained via the source region 132 and the drain region 133.
半導体補助層１２３は、例えば、ＣＳ絶縁膜１１１とソース領域１３２およびドレイン領域１３３との間に設けられ、ソース領域１３２およびドレイン領域１３３の下面（基板１１０側の面）に接している。半導体補助層１２３は、チャネル領域１３１よりも広い領域にわたって設けられていることが好ましい。半導体補助層１２３は、例えば、チャネル領域１３１から、チャネル領域１３１に隣接する両側の領域に拡幅して設けられている。半導体補助層１２３は、より広い領域にわたって設けるようにしてもよく、半導体補助層１２３が、例えば、ソース領域１３２およびドレイン領域１３３の下面全体に接して設けられていてもよい。 Semiconductor auxiliary layer 123 is provided, for example, between the CS insulating film 111 and the source region 132 and drain region 133 are in contact with the lower surface of the source region 132 and drain region 133 (the surface of the substrate 11 0 side). The semiconductor auxiliary layer 123 is preferably provided over a wider area than the channel area 131. The semiconductor auxiliary layer 123 is provided, for example, by widening from the channel region 131 to the regions on both sides adjacent to the channel region 131. The semiconductor auxiliary layer 123 may be provided over a wider area, and the semiconductor auxiliary layer 123 may be provided, for example, in contact with the entire lower surface of the source region 132 and the drain region 133.
書込トランジスタＴＲ２には、信号線ＤＴＬや走査線ＷＳＬと接続するための引出電極が接続されている。走査線ＷＳＬに接続された引出電極（ゲート電極（図示せず））は、コンタクトホール（図示せず）を介してゲート電極１３６と電気的に導通している。信号線ＤＴＬに接続された引出電極（ドレイン電極１７２）は、コンタクトホール１６１を介してドレイン領域１３３と電気的に導通している。ゲート電極（図示せず）およびドレイン電極１７２は、例えば、導電性材料又はその合金などの単層構造又は積層構造の電極である。信号線ＤＴＬや走査線ＷＳＬと接続するための引出電極の材料としては、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、モリブデンタングステン（ＭｏＷ）、銅（Ｃｕ）、チタン（Ｔｉ）、クロム（Ｃｒ）などを用いることができる。 A leader electrode for connecting to the signal line DTL and the scanning line WSL is connected to the writing transistor TR2. The extraction electrode (gate electrode (not shown)) connected to the scanning line WSL is electrically conductive with the gate electrode 136 via a contact hole (not shown). The extraction electrode (drain electrode 172) connected to the signal line DTL is electrically connected to the drain region 133 via the contact hole 161. The gate electrode (not shown) and the drain electrode 172 are electrodes having a single-layer structure or a laminated structure such as, for example, a conductive material or an alloy thereof. Examples of the material of the lead electrode for connecting to the signal line DTL and the scanning line WSL include aluminum (Al), molybdenum (Mo), tungsten (W), molybdenum tungsten (MoW), copper (Cu), and titanium (Ti). ), Chromium (Cr) and the like can be used.
駆動トランジスタＴＲ１は、例えば、酸化物半導体層１４０と、ゲート絶縁膜１４５と、ゲート電極１４６と、半導体補助層１４４とを有している。 Driving transistor TR1 is, for example, the oxide semiconductor layer 140, a gate insulating film 14 5, and a gate electrode 14 6, and a semiconductor auxiliary layer 144.
酸化物半導体層１４０は、駆動トランジスタＴＲ１のチャネル層である。酸化物半導体層１４０は、ゲート絶縁膜１４５を挟んでゲート電極１４６と対向している。本実施の形態では、酸化物半導体層１４０は、ＣＳ絶縁膜１１１上に形成されている。 The oxide semiconductor layer 140 is a channel layer of the drive transistor TR1. The oxide semiconductor layer 140 faces the gate electrode 146 with the gate insulating film 145 interposed therebetween. In the present embodiment, the oxide semiconductor layer 140 is formed on the CS insulating film 111.
酸化物半導体層１４０は、チャネル領域１４１、ソース領域１４３およびドレイン領域１４２を有している。チャネル領域１４１は、ゲート絶縁膜１４５を挟んでゲート電極１４６と対向する領域である。ソース領域１４３およびドレイン領域１４２は、チャネル領域１４１に隣接して設けられており、チャネル領域１４１の両脇に設けられている。ソース領域１４３およびドレイン領域１４２は、チャネル領域１４１より抵抗率の低い低抵抗領域である。ソース領域１４３およびドレイン領域１４２は、例えば、成膜した酸化物半導体の所定の領域に対して酸素欠損を引き起こすことで形成される。酸素欠損を引き起こす方法は、例えば、アルゴン（Ａｒ）又は水素（Ｈ）ガスなどを用いたプラズマ処理などによって行われる。 The oxide semiconductor layer 140 has a channel region 141, a source region 143, and a drain region 142. The channel region 141 is a region facing the gate electrode 146 with the gate insulating film 145 interposed therebetween. The source region 143 and the drain region 142 are provided adjacent to the channel region 141, and are provided on both sides of the channel region 141. The source region 143 and the drain region 142 are low resistivity regions having a resistivity lower than that of the channel region 141. The source region 143 and the drain region 142 are formed, for example, by causing oxygen deficiency in a predetermined region of the deposited oxide semiconductor. The method of causing oxygen deficiency is performed by, for example, plasma treatment using argon (Ar) or hydrogen (H) gas.
酸化物半導体層１４０は、透明アモルファス酸化物半導体（ＴＡＯＳ）を主成分として含有する。具体的には、酸化物半導体層１４０は、金属の酸化物を主成分として含んでいる。金属は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）又は亜鉛（Ｚｎ）である。酸化物半導体層１４０としては、例えば、ＩｎＧａＺｎＯ、ＩｎＴｉＺｎＯ、ＺｎＯ、ＩｎＧａＯ、ＩｎＺｎＯなどを用いることができる。ＩｎＧａＺｎＯの場合を例にとると、各元素の構成比の一例としては、ＩｎＧａＺｎＯｘである。酸化物半導体層１４０の膜厚は、例えば、１０ｎｍ〜３００ｎｍである。 The oxide semiconductor layer 140 contains a transparent amorphous oxide semiconductor (TAOS) as a main component. Specifically, the oxide semiconductor layer 140 contains a metal oxide as a main component. The metal is, for example, indium (In), gallium (Ga) or zinc (Zn). As the oxide semiconductor layer 140, for example, InGaZnO, InTiZnO, ZnO, InGaO, InZnO and the like can be used. Taking the case of InGaZnO as an example, InGaZnOx is an example of the composition ratio of each element. The film thickness of the oxide semiconductor layer 140 is, for example, 10 nm to 300 nm.
ゲート絶縁膜１４５は、例えば、酸化シリコンによって形成されている。ゲート電極１４６は、金属などの導電性材料又はその合金などの単層構造又は積層構造の電極である。ゲート電極１４６の材料としては、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、モリブデンタングステン（ＭｏＷ）、銅（Ｃｕ）、チタン（Ｔｉ）、クロム（Ｃｒ）などを用いることができる。ゲート電極１４６の膜厚は、例えば、５０ｎｍ〜３００ｎｍである。 The gate insulating film 145 is formed of, for example, silicon oxide. The gate electrode 146 is an electrode having a single-layer structure or a laminated structure such as a conductive material such as metal or an alloy thereof. As the material of the gate electrode 146, aluminum (Al), molybdenum (Mo), tungsten (W), molybdenum tungsten (MoW), copper (Cu), titanium (Ti), chromium (Cr) and the like can be used. The film thickness of the gate electrode 146 is, for example, 50 nm to 300 nm.
半導体補助層１４４は、ソース領域１４３を介した駆動トランジスタＴＲ１と保持容量ＣＳとの電気的な接続や、ドレイン領域１４２を介した駆動トランジスタＴＲ１とドレイン電極１７３（後述）との電気的な接続を補助する。具体的には、半導体補助層１４４は、ソース領域１４３およびドレイン領域１４２に対してキャリア供与性を有しており、ソース領域１４３およびドレイン領域１４２にキャリアを供給する。これにより、ソース領域１４３およびドレイン領域１４２の導電性を高めることができる。あるいは、半導体補助層１４４は、導電性を有していてもよい。これにより、ソース領域１４３およびドレイン領域１４２が導体として機能し、半導体補助層１４４を介して電流が流れる。 The semiconductor auxiliary layer 144 provides an electrical connection between the drive transistor TR1 and the holding capacitance CS via the source region 143 and an electrical connection between the drive transistor TR1 and the drain electrode 173 (described later) via the drain region 142. Assist. Specifically, the semiconductor auxiliary layer 144 has a carrier-donating property to the source region 143 and the drain region 142, and supplies carriers to the source region 143 and the drain region 142. This makes it possible to increase the conductivity of the source region 143 and the drain region 142. Alternatively, the semiconductor auxiliary layer 144 may have conductivity. As a result, the source region 143 and the drain region 142 function as conductors, and a current flows through the semiconductor auxiliary layer 144.
半導体補助層１４４は、例えば、金属または低抵抗化された酸化物半導体等を含んでいる。具体的には、半導体補助層１４４として、ＡｌＳｉ（アルミニウムシリコン合金），アルミニウム（Ａｌ），ＩＺＯまたはＩＴＯ等を用いることができる。半導体補助層１４４を構成する酸化物半導体材料は、ソース領域１４３およびドレイン領域１４２を構成する酸化物半導体材料と異なる材料を含み、あるいは、異なる組成を有している。ウエットエッチング可能な材料を用いて半導体補助層１４４を構成することにより、半導体補助層１４４を形成する際のソース領域１４３およびドレイン領域１４２への影響を抑えることが可能となる。半導体補助層１４４の厚みは、例えば５ｎｍ〜２５ｎｍ程度である。このようなキャリア供与性または導電性を有する半導体補助層１４４を設けることにより、仮に、チャネル領域１４１からソース領域１４３およびドレイン領域１４２へのキャリアの拡散（キャリアの染み出し）が十分でない場合にも、ソース領域１４３およびドレイン領域１４２を介した電気的な接続が維持される。 The semiconductor auxiliary layer 144 includes, for example, a metal or an oxide semiconductor having a low resistance. Specifically, AlSi (aluminum silicon alloy), aluminum (Al), IZO, ITO or the like can be used as the semiconductor auxiliary layer 144. The oxide semiconductor material constituting the semiconductor auxiliary layer 144 contains or has a different composition from the oxide semiconductor material constituting the source region 143 and the drain region 142. By constructing the semiconductor auxiliary layer 144 using a material that can be wet-etched, it is possible to suppress the influence on the source region 143 and the drain region 142 when the semiconductor auxiliary layer 144 is formed. The thickness of the semiconductor auxiliary layer 144 is, for example, about 5 nm to 25 nm. By providing the semiconductor auxiliary layer 144 having such carrier donating property or conductivity, even if the diffusion of carriers (carrier exudation) from the channel region 141 to the source region 143 and the drain region 142 is not sufficient. , An electrical connection is maintained via the source region 143 and the drain region 142.
半導体補助層１４４は、例えば、ＣＳ絶縁膜１１１とソース領域１４３およびドレイン領域１４２との間に設けられ、ソース領域１４３およびドレイン領域１４２の下面（基板１１１側の面）に接している。半導体補助層１４４は、チャネル領域１４１よりも広い領域にわたって設けられていることが好ましい。半導体補助層１４４は、例えば、チャネル領域１４１から、チャネル領域１４１に隣接する両側の領域に拡幅して設けられている。半導体補助層１４４は、より広い領域にわたって設けるようにしてもよく、半導体補助層１４４が、例えば、ソース領域１４３およびドレイン領域１４２の下面全体に接して設けられていてもよい。 The semiconductor auxiliary layer 144 is provided between, for example, the CS insulating film 111 and the source region 143 and the drain region 142, and is in contact with the lower surface (the surface on the substrate 111 side) of the source region 143 and the drain region 142. The semiconductor auxiliary layer 144 is preferably provided over a wider area than the channel area 141. The semiconductor auxiliary layer 144 is provided, for example, by widening from the channel region 141 to the regions on both sides adjacent to the channel region 141. The semiconductor auxiliary layer 144 may be provided over a wider area, and the semiconductor auxiliary layer 144 may be provided, for example, in contact with the entire lower surface of the source region 143 and the drain region 142.
駆動トランジスタＴＲ１には、電源線ＤＳＬや有機電界発光素子１１−２と接続するための引出電極が接続されている。電源線ＤＳＬに接続された引出電極（ドレイン電極１７３）は、コンタクトホール１６２を介してドレイン領域１４２と電気的に導通している。有機電界発光素子１１−２に接続された引出電極（ソース電極１７１）は、コンタクトホール１６３およびＣＳ上部電極１２６を介してソース領域１４３と電気的に導通している。ドレイン電極１７３およびソース電極１７１は、例えば、導電性材料又はその合金などの単層構造又は積層構造の電極である。電源線ＤＳＬや有機電界発光素子１１−２と接続するための引出電極の材料としては、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、モリブデンタングステン（ＭｏＷ）、銅（Ｃｕ）、チタン（Ｔｉ）、クロム（Ｃｒ）などを用いることができる。 A lead electrode for connecting to the power supply line DSL and the organic electroluminescent element 11-2 is connected to the drive transistor TR1. The extraction electrode ( drain electrode 173) connected to the power line DSL is electrically conductive with the drain region 142 via the contact hole 162. The extraction electrode ( source electrode 171) connected to the organic electroluminescent device 11-2 is electrically conductive with the source region 143 via the contact hole 163 and the CS upper electrode 126. The drain electrode 173 and the source electrode 171 are electrodes having a single-layer structure or a laminated structure, such as a conductive material or an alloy thereof. Examples of the material of the extraction electrode for connecting to the power supply line DSL and the organic electroluminescent element 11-2 include aluminum (Al), molybdenum (Mo), tungsten (W), molybdenum tungsten (MoW), and copper (Cu). , Titanium (Ti), chromium (Cr) and the like can be used.
保持容量ＣＳは、互いに並列接続された２つの保持容量ＣＳ１，ＣＳ２によって構成されている。保持容量ＣＳ１および保持容量ＣＳ２は、基板１１０側からこの順に積層されている。保持容量ＣＳ１は、ＣＳ下部電極１２１と、ＣＳ絶縁膜１２２と、半導体補助層１２３とによって構成されている。ＣＳ下部電極１２１が、本開示の「第１金属層」の一具体例に相当する。ＣＳ絶縁膜１２２が、本開示の「第１絶縁層」の一具体例に相当する。保持容量ＣＳは、ＣＳ絶縁膜１２２を介して半導体補助層１２３と対向する位置に設けられたＣＳ下部電極１２１を有し、ＣＳ絶縁膜１２２を介したＣＳ下部電極１２１と半導体補助層１２３とによって保持容量ＣＳ１を形成する。保持容量ＣＳは、ＣＳ下部電極１２１、ＣＳ絶縁膜１２２および半導体補助層１２３を基板１１０からこの順に積層して構成された積層体によって保持容量ＣＳ１を形成する。保持容量ＣＳ２は、半導体補助層１２３と、ソース領域１２４と、ＣＳ絶縁膜１２５と、ＣＳ上部電極１２６とによって構成されている。ＣＳ上部電極１２６が、本開示の「第２金属層」の一具体例に相当する。ＣＳ絶縁膜１２５が、本開示の「第２絶縁層」の一具体例に相当する。保持容量ＣＳは、ＣＳ下部電極１２１と駆動トランジスタＴＲ１のゲート（ゲート電極１４６）とを互いに接続するＣＳ上部電極１２６を更に有し、ＣＳ絶縁膜１２５およびソース領域１２４を介した半導体補助層１２３およびＣＳ上部電極１２６によって保持容量ＣＳ２を形成する。保持容量ＣＳは、半導体補助層１２３、ソース領域１２４、ＣＳ絶縁膜１２５およびＣＳ上部電極１２６を基板１１０からこの順に積層して構成された積層体によって保持容量ＣＳ２を形成する。保持容量ＣＳ２は、保持容量ＣＳ１上に設けられている。 The holding capacity CS is composed of two holding capacities CS1 and CS2 connected in parallel to each other. The holding capacity CS1 and the holding capacity CS2 are stacked in this order from the substrate 110 side. The holding capacity CS1 is composed of a CS lower electrode 121, a CS insulating film 122, and a semiconductor auxiliary layer 123. The CS lower electrode 121 corresponds to a specific example of the "first metal layer" of the present disclosure. The CS insulating film 122 corresponds to a specific example of the "first insulating layer" of the present disclosure. The holding capacity CS has a CS lower electrode 121 provided at a position facing the semiconductor auxiliary layer 123 via the CS insulating film 122, and is formed by the CS lower electrode 121 and the semiconductor auxiliary layer 123 via the CS insulating film 122. The holding capacity CS1 is formed. In the holding capacity CS, the holding capacity CS1 is formed by a laminate formed by laminating the CS lower electrode 121, the CS insulating film 122, and the semiconductor auxiliary layer 123 in this order from the substrate 110. The holding capacity CS2 is composed of a semiconductor auxiliary layer 123, a source region 124 , a CS insulating film 125, and a CS upper electrode 126. The CS upper electrode 126 corresponds to a specific example of the “second metal layer” of the present disclosure. The CS insulating film 125 corresponds to a specific example of the "second insulating layer" of the present disclosure. The holding capacitance CS further includes a CS upper electrode 126 that connects the CS lower electrode 121 and the gate (gate electrode 146) of the drive transistor TR1 to each other, and the semiconductor auxiliary layer 123 and the semiconductor auxiliary layer 123 via the CS insulating film 125 and the source region 124. The holding capacity CS2 is formed by the CS upper electrode 126. The holding capacity CS forms the holding capacity CS2 by a laminate formed by laminating the semiconductor auxiliary layer 123, the source region 124, the CS insulating film 125, and the CS upper electrode 126 in this order from the substrate 110. The holding capacity CS2 is provided on the holding capacity CS1.
ＣＳ下部電極１２１は、導電性材料を主成分として含んでいる。具体的には、導電性材料は、例えば、チタン（Ｔｉ）又はアルミニウム（Ａｌ）などであるが、これに限定されない。例えば、導電性材料は、モリブデン（Ｍｏ）、銅（Ｃｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）などの金属、又は、これらの中から選ばれる２以上の金属の合金（例えば、モリブデンタングステン（ＭｏＷ）など）によって構成されている。 The CS lower electrode 121 contains a conductive material as a main component. Specifically, the conductive material is, for example, titanium (Ti) or aluminum (Al), but is not limited thereto. For example, conductive materials include molybdenum (Mo), copper (Cu), tungsten (W), manganese (Mn), chromium (Cr), tantalum (Ta), niobium (Nb), silver (Ag), and gold (Au). ), Platinum (Pt), Palladium (Pd), Indium (In), Nickel (Ni), Neodim (Nd), or an alloy of two or more metals selected from these (eg, molybdenum tungsten (eg, molybdenum tungsten (eg It is composed of MoW), etc.).
ＣＳ絶縁膜１２２は、基板１１０の表面全体に設けられたＣＳ絶縁膜１１１の一部である。ＣＳ絶縁膜１２２は、ＣＳ下部電極１２１上に形成されている。ＣＳ絶縁膜１１１およびＣＳ絶縁膜１２２は、基板１１０上に設けられた無機層であり、例えば、アンダーコート層としての役割も有している。アンダーコート層としての役割も有するＣＳ絶縁膜１１１およびＣＳ絶縁膜１２２が設けられることにより、基板１１０に含まれる不純物（例えば、ナトリウム（Ｎａ）及びリン（Ｐ）など）、又は、大気中の水分などが酸化物半導体層１３０，１４０に浸入するのを抑制することができる。これにより、酸化物半導体層１３０，１４０の膜質を安定化させて、ＴＦＴ特性を安定化させることができる。ＣＳ絶縁膜１１１およびＣＳ絶縁膜１２２は、例えば、シリコン窒化膜（ＳｉＮｘ）からなるＣＳ絶縁膜と、シリコン酸化膜（ＳｉＯｘ）からなるＣＳ絶縁膜１との積層構造となっている。ＣＳ絶縁膜１１１およびＣＳ絶縁膜１２２の膜厚は、例えば、１００ｎｍ〜１０００ｎｍである。半導体補助層１４４は、ＣＳ絶縁膜１２２上に形成されている。 The CS insulating film 122 is a part of the CS insulating film 111 provided on the entire surface of the substrate 110. The CS insulating film 122 is formed on the CS lower electrode 121. The CS insulating film 111 and the CS insulating film 122 are inorganic layers provided on the substrate 110, and also have a role as, for example, an undercoat layer. By providing the CS insulating film 111 and the CS insulating film 122 that also serve as an undercoat layer, impurities (for example, sodium (Na) and phosphorus (P)) contained in the substrate 110 or moisture in the atmosphere are provided. It is possible to prevent such substances from entering the oxide semiconductor layers 130 and 140. As a result, the film quality of the oxide semiconductor layers 130 and 140 can be stabilized, and the TFT characteristics can be stabilized. The CS insulating film 111 and the CS insulating film 122 have, for example, a laminated structure of a CS insulating film made of a silicon nitride film (SiNx) and a CS insulating film 1 made of a silicon oxide film (SiOx). The film thickness of the CS insulating film 111 and the CS insulating film 122 is, for example, 100 nm to 1000 nm. The semiconductor auxiliary layer 144 is formed on the CS insulating film 122.
ソース領域１３２は、半導体補助層１４４上に形成されている。ソース領域１３２のうち、ＣＳ絶縁膜１２５と接する部分が、ソース領域１２４である。ソース領域１２４は、ソース領域１３２のうち、ＣＳ絶縁膜１２５と接していない部分と比べて高抵抗となっている。ＣＳ絶縁膜１２５は、半導体補助層１２３およびＣＳ絶縁膜１２２上に設けられた無機層である。ＣＳ絶縁膜１２５は、半導体補助層１２３およびソース領域１２４と、ＣＳ上部電極１２６との間に配置されており、半導体補助層１２３およびソース領域１２４と、ＣＳ上部電極１２６とを互いに絶縁分離する。ＣＳ絶縁膜１２５は、例えば、ＣＳ絶縁膜１１１，１２２と共通の材料によって形成されている。ＣＳ絶縁膜１２５は、例えば、シリコン窒化膜（ＳｉＮｘ）やシリコン酸化膜（ＳｉＯｘ）等によって形成されている。ＣＳ上部電極１２６は、ＣＳ絶縁膜１２５、ＣＳ下部電極層１２１、ソース領域１４３および半導体補助層１４４上に形成されている。ＣＳ上部電極１２６は、ＣＳ下部電極層１２１、ソース領域１４３および半導体補助層１４４と電気的に導通している。ＣＳ上部電極１２６は、ゲート電極１３６，１４６と共通の材料によって形成されている。 The source region 132 is formed on the semiconductor auxiliary layer 144. Of the source region 132, the portion in contact with the CS insulating film 125 is the source region 124. The source region 124 has a higher resistance than the portion of the source region 132 that is not in contact with the CS insulating film 125. The CS insulating film 125 is an inorganic layer provided on the semiconductor auxiliary layer 123 and the CS insulating film 122. The CS insulating film 125 is arranged between the semiconductor auxiliary layer 123 and the source region 124 and the CS upper electrode 126, and insulates and separates the semiconductor auxiliary layer 123 and the source region 124 and the CS upper electrode 126 from each other. The CS insulating film 125 is formed of, for example, a material common to the CS insulating films 111 and 122. The CS insulating film 125 is formed of, for example, a silicon nitride film (SiNx), a silicon oxide film (SiOx), or the like. The CS upper electrode 126 is formed on the CS insulating film 125, the CS lower electrode layer 121, the source region 143, and the semiconductor auxiliary layer 144. The CS upper electrode 126 is electrically conductive with the CS lower electrode layer 121, the source region 143, and the semiconductor auxiliary layer 144. The CS upper electrode 126 is made of a material common to the gate electrodes 136 and 146.
ＴＦＴ基板１３は、さらに、例えば、各画素回路１１−１を覆う無機絶縁膜１５０および有機絶縁膜１６０を有している。ＴＦＴ基板１３は、例えば、無機絶縁膜１５０および有機絶縁膜１６０の積層体によって覆われている。無機絶縁膜１５０および有機絶縁膜１６０は、駆動トランジスタＴＲ１、書込トランジスタＴＲ２および保持容量ＣＳを覆うように形成されている。無機絶縁膜１５０は、駆動トランジスタＴＲ１、書込トランジスタＴＲ２および保持容量ＣＳの表面に接している。 The TFT substrate 13 further has, for example, an inorganic insulating film 150 and an organic insulating film 160 that cover each pixel circuit 11-1. The TFT substrate 13 is covered with, for example, a laminate of the inorganic insulating film 150 and the organic insulating film 160. The inorganic insulating film 150 and the organic insulating film 160 are formed so as to cover the drive transistor TR1, the write transistor TR2, and the holding capacitance CS. The inorganic insulating film 150 is in contact with the surfaces of the drive transistor TR1, the write transistor TR2, and the holding capacitance CS.
無機絶縁膜１５０は、水素の透過を抑制するために設けられた絶縁膜である。無機絶縁膜１５０は、例えば、下部無機膜１５１と、中間無機膜１５２と、上部無機膜１５３とを基板１１０側からこの順に積層してなる３層構造の積層膜である。無機絶縁膜１５０は、駆動トランジスタＴＲ１および書込トランジスタＴＲ２の表面に接している。 The inorganic insulating film 150 is an insulating film provided for suppressing the permeation of hydrogen. The inorganic insulating film 150 is, for example, a laminated film having a three-layer structure in which the lower inorganic film 151, the intermediate inorganic film 152, and the upper inorganic film 153 are laminated in this order from the substrate 110 side. The inorganic insulating film 150 is in contact with the surfaces of the driving transistor TR1 and the writing transistor TR2.
下部無機膜１５１は、水素の透過を抑制する水素抑制層（水素ブロック層）である。下部無機膜１５１は、中間無機膜１５２に含まれる水素がチャネル領域１３１，１４１に供給されるのを抑制する。また、下部無機膜１５１は、基板１１０などに含まれる水素が中間無機膜１５２に供給されるのを抑制する。 The lower inorganic film 151 is a hydrogen suppression layer (hydrogen block layer) that suppresses the permeation of hydrogen. The lower inorganic film 151 suppresses the supply of hydrogen contained in the intermediate inorganic film 152 to the channel regions 131 and 141. Further, the lower inorganic film 151 suppresses the supply of hydrogen contained in the substrate 110 or the like to the intermediate inorganic film 152.
下部無機膜１５１は、ゲート電極１３６、ソース領域１３２、ドレイン領域１３３、ＣＳ上部電極１２６、ソース領域１４３、ゲート電極１４６およびドレイン領域１４２の表面を覆うように設けられている。具体的には、下部無機膜１５１は、ゲート電極１３６、ソース領域１３２、ドレイン領域１３３、ＣＳ上部電極１２６、ソース領域１４３、ゲート電極１４６およびドレイン領域１４２の各々の表面に接触して設けられている。 The lower inorganic film 151 is provided so as to cover the surfaces of the gate electrode 136, the source region 132, the drain region 133, the CS upper electrode 126, the source region 143, the gate electrode 146, and the drain region 142. Specifically, the lower inorganic film 151 is provided in contact with the surfaces of the gate electrode 136, the source region 132, the drain region 133, the CS upper electrode 126, the source region 143, the gate electrode 146, and the drain region 142. There is.
下部無機膜１５１の膜厚は、酸化物半導体層１３０，１４０から酸素を引き抜くのに十分な厚さであればよく、例えば、１０ｎｍ以上であり、好ましくは、２０ｎｍ以上である。また、下部無機膜１５１の膜密度は、例えば、２．７ｇ／ｃｍ３以下である。下部無機膜１５１は、例えば、酸化アルミニウムによって形成されている。 The film thickness of the lower inorganic film 151 may be a thickness sufficient for extracting oxygen from the oxide semiconductor layers 130 and 140, and is, for example, 10 nm or more, preferably 20 nm or more. The membrane density of the lower inorganic membrane 151 is, for example, 2.7 g / cm3 or less. The lower inorganic film 151 is formed of, for example, aluminum oxide.
中間無機膜１５２は、下部無機膜１５１を覆うように設けられている。具体的には、中間無機膜１５２は、画素回路１１−１が形成されている素子領域の全面を覆うように形成されている。中間無機膜１５２の膜厚は、特に限定されないが、例えば、２００ｎｍである。 The intermediate inorganic film 152 is provided so as to cover the lower inorganic film 151. Specifically, the intermediate inorganic film 152 is formed so as to cover the entire surface of the element region in which the pixel circuit 11-1 is formed. The film thickness of the intermediate inorganic film 152 is not particularly limited, but is, for example, 200 nm.
中間無機膜１５２は、無機物を主成分とする材料によって形成される。中間無機膜１５２は、例えば、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮｘ）又は酸化アルミニウム膜（ＡｌＯｘ）などの単層膜、又は、積層膜である。このとき、中間無機膜１５２は、比誘電率が小さい材料を用いて、厚膜に形成してもよい。これにより、ゲート電極１３６とドレイン電極１７２との間の寄生容量や、ゲート電極１４６とドレイン電極１７３との間の寄生容量を低減することができる。 The intermediate inorganic film 152 is formed of a material containing an inorganic substance as a main component. The intermediate inorganic film 152 is, for example, a single-layer film such as a silicon oxide film (SiOx), a silicon nitride film (SiNx), a silicon oxynitride film (SiONx), or an aluminum oxide film (AlOx), or a laminated film. At this time, the intermediate inorganic film 152 may be formed into a thick film by using a material having a small relative permittivity. Thereby, the parasitic capacitance between the gate electrode 136 and the drain electrode 172 and the parasitic capacitance between the gate electrode 146 and the drain electrode 173 can be reduced.
上部無機膜１５３は、水素の透過を抑制する水素抑制層（水素ブロック層）の一例である。上部無機膜１５３は、有機絶縁膜１６０に含まれる水素が中間無機膜１５２に供給されるのを抑制する。 The upper inorganic film 153 is an example of a hydrogen suppression layer (hydrogen block layer) that suppresses the permeation of hydrogen. The upper inorganic film 153 suppresses the supply of hydrogen contained in the organic insulating film 160 to the intermediate inorganic film 152.
上部無機膜１５３は、中間無機膜１５２を覆うように設けられている。具体的には、上部無機膜１５３は、画素回路１１−１が形成されている素子領域の全面を覆うように形成されている。上部無機膜１５３の膜厚は、特に限定されないが、例えば、１０ｎｍ以上である。上部無機膜１５３は、例えば、酸化アルミニウムによって形成されている。 The upper inorganic film 153 is provided so as to cover the intermediate inorganic film 152. Specifically, the upper inorganic film 153 is formed so as to cover the entire surface of the element region in which the pixel circuit 11-1 is formed. The film thickness of the upper inorganic film 153 is not particularly limited, but is, for example, 10 nm or more. The upper inorganic film 153 is formed of, for example, aluminum oxide.
有機絶縁膜１６０は、無機絶縁膜１５０上に形成される。有機絶縁膜１６０は、例えば、ポリイミドなどの有機材料を用いて形成されている。なお、有機絶縁膜１６０は、単層膜でもよく、積層膜でもよい。 The organic insulating film 160 is formed on the inorganic insulating film 150. The organic insulating film 160 is formed by using an organic material such as polyimide. The organic insulating film 160 may be a single-layer film or a laminated film.
無機絶縁膜１５０と有機絶縁膜１６０とには、各々を連続して貫通するように複数の開口部（コンタクトホール１６１，１６２，１６３）が形成されている。この開口部を介して、画素回路１１−１と、信号線ＤＴＬ，走査線ＷＳＬ，電源線ＤＳＬ，有機電界発光素子１１−２とが電気的に導通している。 A plurality of openings (contact holes 161, 162, 163) are formed in the inorganic insulating film 150 and the organic insulating film 160 so as to continuously penetrate each of them. Through this opening, the pixel circuit 11-1 and the signal line DTL, the scanning line WSL, the power supply line DSL, and the organic electroluminescent element 11-2 are electrically conductive.
［製造方法］
次に、本実施の形態に係るＴＦＴ基板１３の製造方法について、図５Ａ〜図５Ｑを用いて説明する。図５Ａ〜図５Ｑには、基板１１０を準備する工程から、各引出電極（例えばソース電極１７１，ドレイン電極１７２，１７３）を形成する直前までの工程が示されている。
[Production method]
Next, the method of manufacturing the TFT substrate 13 according to the present embodiment will be described with reference to FIGS. 5A to 5Q. 5A to 5Q show steps from the step of preparing the substrate 110 to immediately before forming each extraction electrode (for example, source electrode 171 and drain electrode 172, 173).
まず、基板１１０を準備する（図５Ａ）。このとき、必要に応じて、基板１１０の表面を洗浄する。次に、例えば、スパッタ法を用いて、基板１１０の表面全体にＣＳ下部電極１２１を形成する。続いて、ＣＳ下部電極１２１上に所定のパターンのマスクを形成した後、ドライエッチングにより、ＣＳ下部電極１２１を選択的に除去する（図５Ｂ）。その後、マスクを除去する。 First, the substrate 110 is prepared (FIG. 5A). At this time, if necessary, the surface of the substrate 110 is cleaned. Next, for example, the CS lower electrode 121 is formed on the entire surface of the substrate 110 by using a sputtering method. Subsequently, after forming a mask having a predetermined pattern on the CS lower electrode 121, the CS lower electrode 121 is selectively removed by dry etching (FIG. 5B). Then the mask is removed.
次に、例えば、ＣＶＤ法を用いて、ＣＳ下部電極１２１を含む表面全体に、ＣＳ絶縁膜１１１を形成する（図５Ｃ）。続いて、例えば、スパッタ法を用いて、ＣＳ絶縁膜１１１上に半導体補助層１８１を形成する（図５Ｄ）。半導体補助層１８１は、後に半導体補助層１２３，１４４になる層である。続いて、半導体補助層１８１上に所定のパターンのマスクを形成した後、ウエットエッチングにより、半導体補助層１８１を選択的に除去する。これにより、半導体補助層１８１に対して、後にチャネル領域１３１，１４１を形成する箇所に開口部１８１Ｈ１，１８１Ｈ２を形成する（図５Ｅ，図５Ｆ）。このとき、開口部１８１Ｈ１の、所定の方向の幅Ｌ１が書込トランジスタＴＲ２のＬ長に相当する。また、開口部１８１Ｈ２の、所定の方向の幅Ｌ２が駆動トランジスタＴＲ１のＬ長に相当する。このように、Ｌ長をパターニングにより規定することにより、Ｌ長を高精度に規定することができる。その後、マスクを除去する。 Next, for example, a CS insulating film 111 is formed on the entire surface including the CS lower electrode 121 by using a CVD method (FIG. 5C). Subsequently, for example, a semiconductor auxiliary layer 181 is formed on the CS insulating film 111 by using a sputtering method (FIG. 5D). The semiconductor auxiliary layer 181 is a layer that will later become the semiconductor auxiliary layers 123 and 144. Subsequently, after forming a mask having a predetermined pattern on the semiconductor auxiliary layer 181, the semiconductor auxiliary layer 181 is selectively removed by wet etching. As a result, openings 181H1 and 181H2 are formed in the positions where the channel regions 131 and 141 are formed later with respect to the semiconductor auxiliary layer 181 (FIGS. 5E and 5F). At this time, the width L1 of the opening 181H1 in the predetermined direction corresponds to the L length of the writing transistor TR2. Further, the width L2 of the opening 181H2 in a predetermined direction corresponds to the L length of the drive transistor TR1. By defining the L length by patterning in this way, the L length can be defined with high accuracy. Then the mask is removed.
次に、例えば、スパッタ法を用いて、半導体補助層１８１を含む表面全体に、酸化物半導体層１８２を形成する（図５Ｇ）。酸化物半導体層１８２は、後に酸化物半導体層１３０，１４０になる層である。続いて、酸化物半導体層１８２上に所定のパターンのマスクを形成した後、ウエットエッチングにより、酸化物半導体層１８２と、半導体補助層１８１とを選択的に除去する。その後、マスクを除去し、アニールを行う。このようにして、幅Ｌ１の間隙を介して面内で対向する２つの半導体補助層１２３と、幅Ｌ２の間隙を介して面内で対向する２つの半導体補助層１４４とを形成する（図５Ｈ，図５Ｉ）。さらに、２つの半導体補助層１２３をまたぐように酸化物半導体層１８２Ａを形成するとともに、２つの半導体補助層１４４をまたぐように酸化物半導体層１８２Ｂを形成する（図５Ｈ，図５Ｉ）。このとき、積層されたＣＳ下部電極１２１、ＣＳ絶縁膜１２２および半導体補助層１２３によって、保持容量ＣＳ１が形成される。 Next, for example, an oxide semiconductor layer 182 is formed on the entire surface including the semiconductor auxiliary layer 181 by using a sputtering method (FIG. 5G). The oxide semiconductor layer 182 is a layer that later becomes the oxide semiconductor layers 130 and 140. Subsequently, after forming a mask having a predetermined pattern on the oxide semiconductor layer 182, the oxide semiconductor layer 182 and the semiconductor auxiliary layer 181 are selectively removed by wet etching. After that, the mask is removed and annealing is performed. In this way, the two semiconductor auxiliary layers 123 facing each other in the plane through the gap of the width L1 and the two semiconductor auxiliary layers 144 facing each other in the plane through the gap of the width L2 are formed (FIG. 5H). , FIG. 5I). Further, the oxide semiconductor layer 182A is formed so as to straddle the two semiconductor auxiliary layers 123, and the oxide semiconductor layer 182B is formed so as to straddle the two semiconductor auxiliary layers 144 (FIGS. 5H and 5I). At this time, the holding capacity CS1 is formed by the laminated CS lower electrode 121, the CS insulating film 122, and the semiconductor auxiliary layer 123.
次に、例えば、ＣＶＤ法を用いて、酸化物半導体層１８２Ａ，１８２Ｂを含む表面全体に、ゲート絶縁膜１８３を形成する（図５Ｊ）。ゲート絶縁膜１８３は、後にゲート絶縁膜１３５，１３６になる絶縁膜である。続いて、ゲート絶縁膜１８３上に所定のパターンのマスクを形成した後、ドライエッチングにより、ゲート絶縁膜１８３を選択的に除去する。このようにして、酸化物半導体層１８２Ａ上にゲート絶縁膜１３５を形成するとともに、酸化物半導体層１８２Ｂ上にゲート絶縁膜１４５を形成する（図５Ｋ）。その結果、酸化物半導体層１３０，１４０が形成される。 Next, for example, a gate insulating film 183 is formed on the entire surface including the oxide semiconductor layers 182A and 182B by using a CVD method (FIG. 5J). The gate insulating film 183 is an insulating film that will later become the gate insulating films 135 and 136. Subsequently, after forming a mask having a predetermined pattern on the gate insulating film 183, the gate insulating film 183 is selectively removed by dry etching. In this way, the gate insulating film 135 is formed on the oxide semiconductor layer 182A, and the gate insulating film 145 is formed on the oxide semiconductor layer 182B (FIG. 5K). As a result, oxide semiconductor layers 130 and 140 are formed.
さらに、このときのドライエッチングにより、ＣＳ絶縁膜１１１のうち、ＣＳ下部電極１２１と対向する箇所（ＣＳ絶縁膜１２２）を選択的に除去する。このようにして、ＣＳ絶縁膜１２２に、底面にＣＳ下部電極１２１が露出した開口１１Ａを形成するとともに、開口１１Ａ近傍にある半導体補助層１２３およびソース領域１３２を覆うようにＣＳ絶縁膜１２５を形成する（図１４Ｋ）。その後、マスクを除去する。 Further, the dry etching at this time selectively removes the portion of the CS insulating film 111 facing the CS lower electrode 121 (CS insulating film 122). In this way, the CS insulating film 122, together with the CS lower electrode 121 to form an opening 11A exposed on the bottom, the CS insulating film 125 to cover the semiconductor auxiliary layer 123 and the source region 132 in the vicinity apertures 11A formation to (Figure 14 K). Then the mask is removed.
次に、例えば、スパッタ法を用いて、ゲート絶縁膜１３５，１４５およびＣＳ絶縁膜１２５を含む表面全体にゲート電極１８４を形成する（図５Ｌ）。ゲート電極１８４は、後にゲート電極１３６，１４６およびＣＳ上部電極１２６になる金属層である。続いて、ゲート電極１８４上に所定のパターンのマスクを形成した後、ドライエッチングにより、ゲート電極１８４を選択的に除去する。このようにして、駆動トランジスタＴＲ１、書込トランジスタＴＲ２および保持容量ＣＳ２を形成する（図５Ｍ）。その後、マスクを除去する。 Next, for example, the gate electrode 184 is formed on the entire surface including the gate insulating films 135 and 145 and the CS insulating film 125 by using a sputtering method (FIG. 5L). The gate electrode 184 is a metal layer that later becomes the gate electrodes 136 and 146 and the CS upper electrode 126. Subsequently, after forming a mask having a predetermined pattern on the gate electrode 184, the gate electrode 184 is selectively removed by dry etching. In this way, the drive transistor TR1, the write transistor TR2, and the holding capacitance CS2 are formed (FIG. 5M). Then the mask is removed.
次に、例えば、スパッタ法を用いて、下部無機膜１５１を形成した後、例えば、ＣＶＤ法を用いて、中間無機膜１５２を形成し、さらに、例えば、スパッタ法を用いて、上部無機膜１５３を形成する（図５Ｎ）。これにより、無機絶縁膜１５０が形成される。ここで、下部無機膜１５１は酸化物半導体層を低抵抗に保つ機能を持つ。そのため、下部無機膜１５１に接しているソース領域１３２は低抵抗に保たれるが、下部無機膜１５１に接しておらず、かつＣＳ絶縁膜１２５に接しているソース領域１２４は高抵抗になり配線としての機能を果たさない。続いて、例えば、塗布により有機絶縁膜１６０を形成した後、アニールを行い、有機絶縁膜１６０を固化させる（図５Ｎ）。 Next, for example, the lower inorganic film 151 is formed by using a sputtering method, then the intermediate inorganic film 152 is formed by using, for example, the CVD method, and further, for example, the upper inorganic film 153 is formed by using a sputtering method. (Fig. 5N). As a result, the inorganic insulating film 150 is formed. Here, the lower inorganic film 151 has a function of keeping the oxide semiconductor layer at a low resistance. Therefore, the source region 132 in contact with the lower inorganic film 151 is maintained at a low resistance, but the source region 124 not in contact with the lower inorganic film 151 and in contact with the CS insulating film 125 has a high resistance and is wired. Does not function as. Subsequently, for example, the organic insulating film 160 is formed by coating and then annealed to solidify the organic insulating film 160 (FIG. 5N).
次に、例えば、有機絶縁膜１６０上に所定のパターンのマスクを形成した後、ドライエッチングにより、有機絶縁膜１６０および無機絶縁膜１５０を選択的に除去する。これにより、有機絶縁膜１６０および無機絶縁膜１５０を貫通するコンタクトホール１６１，１６２，１６３を形成する（図５Ｐ）。その後、マスクを除去する。続いて、例えば、スパッタ法を用いて、各コンタクトホール１６１，１６２，１６３を含む表面全体に電極層１８５を形成する（図５Ｑ）。電極層１８５は、後に各引出電極（ソース電極１７１，ドレイン電極１７２，１７３）となる金属層である。続いて、電極層１８５上に所定のパターンのマスクを形成した後、ドライエッチングにより、電極層１８５を選択的に除去する。その後、アニールを行う。これにより、各引出電極（ソース電極１７１，ドレイン電極１７２，１７３）が形成される（図４）。このようにして、ＴＦＴ基板１３が製造される。 Next, for example, after forming a mask having a predetermined pattern on the organic insulating film 160, the organic insulating film 160 and the inorganic insulating film 150 are selectively removed by dry etching. As a result, contact holes 161, 162, 163 penetrating the organic insulating film 160 and the inorganic insulating film 150 are formed (FIG. 5P). Then the mask is removed. Subsequently, for example, the electrode layer 185 is formed on the entire surface including each contact hole 161, 162, 163 by using a sputtering method (FIG. 5Q). The electrode layer 185 is a metal layer that will later become each extraction electrode (source electrode 171, drain electrode 172, 173). Subsequently, after forming a mask having a predetermined pattern on the electrode layer 185, the electrode layer 185 is selectively removed by dry etching. Then, annealing is performed. As a result, each extraction electrode (source electrode 1711, drain electrode 172, 173) is formed (FIG. 4). In this way, the TFT substrate 13 is manufactured.
[効果]
次に、本実施の形態に係るＴＦＴ基板１３およびそれを備えた有機電界発光装置１における効果について、比較例と対比して説明する。
[effect]
Next, the effect of the TFT substrate 13 and the organic electroluminescent device 1 provided with the TFT substrate 13 according to the present embodiment will be described in comparison with a comparative example.
図６は、比較例に係るＴＦＴ基板２００の断面構成例を表したものである。比較例に係るＴＦＴ基板２００では、保持容量ＣＳは、金属層１７０を介して書込トランジスタＴＲ２に接続されており、ソース配線１４７を介して駆動トランジスタＴＲ１に接続されている。つまり、保持容量ＣＳが駆動トランジスタＴＲ１および書込トランジスタＴＲ２とは別個に設けられている。そのため、保持容量を確保しつつ、精細度を高くすることが容易ではない。 FIG. 6 shows a cross-sectional configuration example of the TFT substrate 200 according to the comparative example. In the TFT substrate 200 according to the comparative example, the holding capacitance CS is connected to the writing transistor TR2 via the metal layer 170, and is connected to the driving transistor TR1 via the source wiring 147. That is, the holding capacitance CS is provided separately from the driving transistor TR1 and the writing transistor TR2. Therefore, it is not easy to increase the definition while securing the holding capacity.
一方、本実施の形態では、ＣＳ絶縁膜１２２を介したＣＳ下部電極１２１と、ソース領域１３２に接して設けられた半導体補助層１２３とによって保持容量ＣＳ１が形成される。このように、本実施の形態では、書込トランジスタＴＲ２の一部が保持容量ＣＳ１の一部を兼ねている。これにより、保持容量ＣＳ１を別個に設けた場合と比べて、保持容量を確保しつつ精細度を高くすることができる。 On the other hand, in the present embodiment, the holding capacity CS1 is formed by the CS lower electrode 121 via the CS insulating film 122 and the semiconductor auxiliary layer 123 provided in contact with the source region 132. As described above, in the present embodiment, a part of the writing transistor TR2 also serves as a part of the holding capacitance CS1. As a result, the definition can be increased while ensuring the holding capacity, as compared with the case where the holding capacity CS1 is provided separately.
また、本実施の形態では、ＣＳ下部電極１２１、ＣＳ絶縁膜１２２および半導体補助層１２３を基板１１０側からこの順に積層して構成された積層体によって保持容量ＣＳ１が形成される。これにより、保持容量ＣＳ１を別個に設けた場合と比べて、保持容量を確保しつつ精細度を高くすることができる。 Further, in the present embodiment, the holding capacity CS1 is formed by a laminate formed by laminating the CS lower electrode 121, the CS insulating film 122, and the semiconductor auxiliary layer 123 in this order from the substrate 110 side. As a result, the definition can be increased while ensuring the holding capacity, as compared with the case where the holding capacity CS1 is provided separately.
また、本実施の形態では、ＣＳ絶縁膜１２５を介したソース領域１３２とＣＳ上部電極１２６とによって保持容量ＣＳ２が形成される。これにより、保持容量ＣＳ２を別個に設けた場合と比べて、保持容量を確保しつつ精細度を高くすることができる。 Further, in the present embodiment, the holding capacity CS2 is formed by the source region 132 and the CS upper electrode 126 via the CS insulating film 125. As a result, it is possible to increase the definition while ensuring the holding capacity, as compared with the case where the holding capacity CS2 is provided separately.
また、本実施の形態では、ソース領域１３２、ＣＳ絶縁膜１２５およびＣＳ上部電極１２６を基板１１０側からこの順に積層して構成された積層体によって保持容量ＣＳ２が形成される。これにより、保持容量ＣＳ２を別個に設けた場合と比べて、保持容量を確保しつつ精細度を高くすることができる。
Further, in the present embodiment, the holding capacity CS2 is formed by a laminate formed by laminating the source region 132, the CS insulating film 125, and the CS upper electrode 126 in this order from the substrate 110 side. As a result, it is possible to increase the definition while ensuring the holding capacity, as compared with the case where the holding capacity CS2 is provided separately.
また、本実施の形態では、保持容量ＣＳ２が保持容量ＣＳ１上に設けられている。これにより、保持容量ＣＳ１と保持容量ＣＳ２を平置きした場合と比べて、保持容量を確保しつつ精細度を高くすることができる。 Further, in the present embodiment, the holding capacity CS2 is provided on the holding capacity CS1. As a result, the definition can be increased while ensuring the holding capacity, as compared with the case where the holding capacity CS1 and the holding capacity CS2 are placed horizontally.
以上、実施の形態、変形例および適用例を挙げて本開示を説明したが、本開示は実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。 Although the present disclosure has been described above with reference to embodiments, modifications and application examples, the present disclosure is not limited to the embodiments and the like, and various modifications are possible. The effects described in this specification are merely examples. The effects of the present disclosure are not limited to the effects described herein. The present disclosure may have effects other than those described herein.
また、例えば、本開示は以下のような構成を取ることができる。
（１）
自発光素子に流れる電流を制御する第１トランジスタと、
前記第１トランジスタのゲートに対する電圧印加を制御する第２トランジスタと、
前記第１トランジスタのゲート−ソース間の電圧を保持する保持容量と
を備え、
前記第２トランジスタは、
チャネル領域と、前記第１トランジスタのゲートに電気的に接続された、前記チャネル領域より抵抗率の低い低抵抗領域とを含む酸化物半導体層と、
前記低抵抗領域に接して設けられ、前記低抵抗領域を介した電気的な接続を補助する半導体補助層と
を有し、
前記保持容量は、第１絶縁層を介して前記半導体補助層と対向する位置に設けられた第１金属層を有し、前記第１絶縁層を介した前記第１金属層と前記半導体補助層とによって第１容量を形成する
半導体基板。
（２）
前記第１トランジスタ、前記第２トランジスタおよび前記保持容量を支持する基板を更に備え、
前記保持容量は、前記第１金属層、前記第１絶縁層および前記半導体補助層を前記基板側からこの順に積層して構成された第１積層体によって前記第１容量を形成する
（１）に記載の半導体基板。
（３）
前記保持容量は、前記第１金属層と前記第１トランジスタのゲートとを互いに接続する第２金属層を更に有し、第２絶縁層を介した前記低抵抗領域と前記第２金属層とによって第２容量を形成する
（２）に記載の半導体基板。
（４）
前記保持容量は、前記低抵抗領域、前記第２絶縁層および前記第２金属層を前記基板側からこの順に積層して構成された第２積層体によって前記第２容量を形成する
（３）に記載の半導体基板。
（５）
前記第２積層体は、前記第１積層体上に設けられている
（４）に記載の半導体基板。
（６）
前記半導体補助層は、金属または酸化物半導体を含む
（１）から（５）のいずれか１つに記載の半導体基板。
（７）
半導体基板上に、画素ごとに自発光素子を有する発光パネルと、
前記発光パネルを駆動する駆動回路と
を備え、
前記半導体基板は、
前記自発光素子に流れる電流を制御する第１トランジスタと、
前記第１トランジスタのゲートに対する電圧印加を制御する第２トランジスタと、
前記第１トランジスタのゲート−ソース間の電圧を保持する保持容量と
を前記画素ごとに有し、
前記第２トランジスタは、
チャネル領域と、前記第１トランジスタのゲートに電気的に接続された、前記チャネル領域より抵抗率の低い低抵抗領域とを含む酸化物半導体層と、
前記低抵抗領域に接して設けられ、前記低抵抗領域を介した電気的な接続を補助する半導体補助層と
を有し、
前記保持容量は、第１絶縁層を介して前記半導体補助層と対向する位置に設けられた第１金属層を有し、前記第１絶縁層を介した前記第１金属層と前記半導体補助層とによって第１容量を形成する
発光装置。
Further, for example, the present disclosure may have the following structure.
(1)
The first transistor that controls the current flowing through the self-luminous element,
The second transistor that controls the voltage application to the gate of the first transistor, and
It has a holding capacitance that holds the voltage between the gate and source of the first transistor.
The second transistor is
An oxide semiconductor layer including a channel region and a low resistivity region having a resistivity lower than that of the channel region, which is electrically connected to the gate of the first transistor.
It has a semiconductor auxiliary layer provided in contact with the low resistance region and assisting electrical connection through the low resistance region.
The holding capacity has a first metal layer provided at a position facing the semiconductor auxiliary layer via the first insulating layer, and the first metal layer and the semiconductor auxiliary layer via the first insulating layer. A semiconductor substrate that forms the first capacitance with and.
(2)
A substrate that supports the first transistor, the second transistor, and the holding capacity is further provided.
Regarding the holding capacity, the first capacity is formed by a first laminated body formed by laminating the first metal layer, the first insulating layer, and the semiconductor auxiliary layer in this order from the substrate side (1). The semiconductor substrate described.
(3)
The holding capacitance further includes a second metal layer that connects the first metal layer and the gate of the first transistor to each other, and is formed by the low resistance region and the second metal layer via the second insulating layer. The semiconductor substrate according to (2), which forms a second capacitance.
(4)
Regarding the holding capacity, the second capacity is formed by a second laminated body formed by laminating the low resistance region, the second insulating layer, and the second metal layer in this order from the substrate side (3). The semiconductor substrate described.
(5)
The semiconductor substrate according to (4), wherein the second laminated body is provided on the first laminated body.
(6)
The semiconductor substrate according to any one of (1) to (5), wherein the semiconductor auxiliary layer includes a metal or oxide semiconductor.
(7)
A light emitting panel having a self-luminous element for each pixel on a semiconductor substrate,
A drive circuit for driving the light emitting panel is provided.
The semiconductor substrate is
The first transistor that controls the current flowing through the self-luminous element and
The second transistor that controls the voltage application to the gate of the first transistor, and
Each pixel has a holding capacitance for holding the voltage between the gate and the source of the first transistor.
The second transistor is
An oxide semiconductor layer including a channel region and a low resistivity region having a resistivity lower than that of the channel region, which is electrically connected to the gate of the first transistor.
It has a semiconductor auxiliary layer provided in contact with the low resistance region and assisting electrical connection through the low resistance region.
The holding capacity has a first metal layer provided at a position facing the semiconductor auxiliary layer via the first insulating layer, and the first metal layer and the semiconductor auxiliary layer via the first insulating layer. A light emitting device that forms a first capacitance with and.
１…有機電界発光装置、１０…有機電界発光パネル、１１，１１Ｒ，１１Ｇ，１１Ｂ…画素、１１−１…画素回路、１１−２，１１ｒ，１１ｇ，１１ｂ…有機電界発光素子、１２…表示画素、１３，１５…電極層、１４…有機層、１６…バンク、１８…封止層、２０…コントローラ、３０…ドライバ、３１…水平セレクタ、３２…ライトスキャナ、１１０…基板、１１１…ＣＳ絶縁膜、１２１…ＣＳ下部電極、１２２…ＣＳ絶縁膜、１２３，１４４，１８１…半導体補助層、１２４…ソース領域、１２５…ＣＳ絶縁膜、１２６…ＣＳ上部電極、１３０，１４０，１８２，１８２Ａ，１８２Ｂ…酸化物半導体層、１３１，１４１…チャネル領域、１３３，１４２…ドレイン領域、１３５，１４５，１８３…ゲート絶縁膜、１３６，１４６，１８４…ゲート電極、１４３…ソース領域、１４７…ソース配線、１５０…無機絶縁膜、１５１…下部無機絶縁膜、１５２…中間無機絶縁膜、１５３…上部無機膜、１６０…有機絶縁膜、１６１，１６２，１６３…コンタクトホール、１７０，１８５…金属層、１７１…ソース電極、１７２，１７３…ドレイン電極、１８１Ｈ１，１８１Ｈ２…開口、２００…ＴＦＴ基板、ＣＳ，ＣＳ１，ＣＳ２…保持容量、Ｄｉｎ…映像信号、ＤＴＬ…信号線、ＤＳＬ…電源線、Ｌ１，Ｌ２…幅、ＴＲ１…駆動トランジスタ、ＴＲ２…書込トランジスタ、ＷＳＬ…走査線。 1 ... Organic electric field light emitting device, 10 ... Organic electric field light emitting panel, 11, 11R, 11G, 11B ... Pixel, 11-1 ... Pixel circuit, 11-2, 11r, 11g, 11b ... Organic electric field light emitting element, 12 ... Display pixel , 13, 15 ... Electrode layer, 14 ... Organic layer, 16 ... Bank, 18 ... Sealing layer, 20 ... Controller, 30 ... Driver, 31 ... Horizontal selector, 32 ... Light scanner, 110 ... Substrate, 111 ... CS insulating film , 121 ... CS lower electrode, 122 ... CS insulating film, 123, 144, 181 ... semiconductor auxiliary layer, 124 ... source region, 125 ... CS insulating film, 126 ... CS upper electrode, 130, 140, 182, 182A, 182B ... Oxide semiconductor layer, 131, 141 ... channel region, 133, 142 ... drain region, 135, 145, 183 ... gate insulating film, 136, 146, 184 ... gate electrode, 143 ... source region, 147 ... source wiring, 150 ... Inorganic insulating film, 151 ... Lower inorganic insulating film, 152 ... Intermediate inorganic insulating film, 153 ... Upper inorganic film, 160 ... Organic insulating film, 161, 162, 163 ... Contact holes, 170, 185 ... Metal layer, 171 ... Source electrode , 172, 173 ... Drain electrode, 181H1, 181H2 ... Opening, 200 ... TFT substrate, CS, CS1, CS2 ... Holding capacity, Din ... Video signal, DTL ... Signal line, DSL ... Power line, L1, L2 ... Width, TR1 ... drive transistor, TR2 ... write transistor, WSL ... scanning line.
Claims (5)
前記第１トランジスタのゲートに対する電圧印加を制御する第２トランジスタと、
前記第１トランジスタのゲート−ソース間の電圧を保持する保持容量と、
前記第１トランジスタ、前記第２トランジスタおよび前記保持容量を支持する基板と
を備え、
前記第２トランジスタは、
チャネル領域と、前記第１トランジスタのゲートに電気的に接続された、前記チャネル領域より抵抗率の低い低抵抗領域とを含む酸化物半導体層と、
前記低抵抗領域に接して設けられ、前記低抵抗領域を介した電気的な接続を補助する半導体補助層と
を有し、
前記保持容量は、第１絶縁層を介して前記半導体補助層と対向する位置に設けられた第１金属層と、前記第１金属層と前記第１トランジスタのゲートとを互いに接続する第２金属層とを有し、前記第１金属層、前記第１絶縁層および前記半導体補助層を前記基板側からこの順に積層して構成された第１積層体によって第１容量を形成し、第２絶縁層を介した前記低抵抗領域と前記第２金属層とによって第２容量を形成する
半導体基板。 The first transistor that controls the current flowing through the self-luminous element,
The second transistor that controls the voltage application to the gate of the first transistor, and
The holding capacitance that holds the voltage between the gate and source of the first transistor ,
A substrate that supports the first transistor, the second transistor, and the holding capacitance is provided.
The second transistor is
An oxide semiconductor layer including a channel region and a low resistivity region having a resistivity lower than that of the channel region, which is electrically connected to the gate of the first transistor.
It has a semiconductor auxiliary layer provided in contact with the low resistance region and assisting electrical connection through the low resistance region.
The holding capacity is a second metal that connects a first metal layer provided at a position facing the semiconductor auxiliary layer via a first insulating layer , the first metal layer, and the gate of the first transistor to each other. A first capacitance is formed by a first laminated body having a layer, and the first metal layer, the first insulating layer, and the semiconductor auxiliary layer are laminated in this order from the substrate side to form a second insulation. A semiconductor substrate that forms a second capacitance with the low resistance region and the second metal layer via the layer .
請求項１に記載の半導体基板。 The holding capacity is claimed in claim 1 , wherein the second capacity is formed by a second laminated body formed by laminating the low resistance region, the second insulating layer, and the second metal layer in this order from the substrate side. The semiconductor substrate described.
請求項２に記載の半導体基板。 The semiconductor substrate according to claim 2 , wherein the second laminated body is provided on the first laminated body.
請求項１から請求項３のいずれか一項に記載の半導体基板。 The semiconductor substrate according to any one of claims 1 to 3 , wherein the semiconductor auxiliary layer includes a metal or oxide semiconductor.
前記発光パネルを駆動する駆動回路と
を備え、
前記半導体基板は、
前記自発光素子に流れる電流を制御する第１トランジスタと、
前記第１トランジスタのゲートに対する電圧印加を制御する第２トランジスタと、
前記第１トランジスタのゲート−ソース間の電圧を保持する保持容量と
を前記画素ごとに有し、
前記半導体基板は、各前記画素の、前記第１トランジスタ、前記第２トランジスタおよび前記保持容量を支持する基板を更に有し、
前記第２トランジスタは、
チャネル領域と、前記第１トランジスタのゲートに電気的に接続された、前記チャネル領域より抵抗率の低い低抵抗領域とを含む酸化物半導体層と、
前記低抵抗領域に接して設けられ、前記低抵抗領域を介した電気的な接続を補助する半導体補助層と
を有し、
前記保持容量は、第１絶縁層を介して前記半導体補助層と対向する位置に設けられた第１金属層と、前記第１金属層と前記第１トランジスタのゲートとを互いに接続する第２金属層とを有し、前記第１金属層、前記第１絶縁層および前記半導体補助層を前記基板側からこの順に積層して構成された第１積層体によって第１容量を形成し、第２絶縁層を介した前記低抵抗領域と前記第２金属層とによって第２容量を形成する
発光装置。 A light emitting panel having a self-luminous element for each pixel on a semiconductor substrate,
A drive circuit for driving the light emitting panel is provided.
The semiconductor substrate is
The first transistor that controls the current flowing through the self-luminous element and
The second transistor that controls the voltage application to the gate of the first transistor, and
Each pixel has a holding capacitance for holding the voltage between the gate and the source of the first transistor.
The semiconductor substrate further includes a substrate that supports the first transistor, the second transistor, and the holding capacity of each of the pixels.
The second transistor is
An oxide semiconductor layer including a channel region and a low resistivity region having a resistivity lower than that of the channel region, which is electrically connected to the gate of the first transistor.
It has a semiconductor auxiliary layer provided in contact with the low resistance region and assisting electrical connection through the low resistance region.
The holding capacity is a second metal that connects a first metal layer provided at a position facing the semiconductor auxiliary layer via a first insulating layer , the first metal layer, and the gate of the first transistor to each other. A first capacitance is formed by a first laminated body having a layer, and the first metal layer, the first insulating layer, and the semiconductor auxiliary layer are laminated in this order from the substrate side to form a second insulation. A light emitting device that forms a second capacitance by the low resistance region and the second metal layer via a layer .
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