JP6770593B2 - データ伝送方法及び送信器 - Google Patents

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Description

本発明は次世代移動通信に関する。
第4世代移動通信のためのLTE(long term evolution)/LTE−Advanced(LTE−A)の成功により、今後の移動通信、即ち第5世代移動通信に対する関心が高まっており、研究も活発に行われている。
次世代移動通信、即ち第5世代移動通信では、最低速度1Gbpsのデータサービスが実現できると予想されている。
第5世代移動通信においては、チャネル符号化方法として、ターボ符号(Turbo code)とポーラ符号(Polar code)、低密度パリティチェック符号(LDPC code)などが考えられている。このうち、ポーラ符号は、連続除去(successive cancelation;SC)デコードとリストデコード(list decoding)を結合して使用される。リストデコードにおいて、従来には最終デコードが終了する前にエラー訂正(error correction)によって間違ったデコード経路を除去する方法がなかった。従って、間違ったデコード経路が最後まで残っており、これによりエラー確率が増加したりリストの利得が減少したりする問題があった。
従って、本発明では上記の問題を解決することを目的とする。
このような目的を達成するために、本発明では、送信器においてデータ伝送方法を提供する。この方法は、伝送ブロック(TB)がn個のデータブロックに分かれる場合、n個のブロックの後に各々付加情報を付加する段階と、最後の追加情報の後にCRC(cyclic redundancy check)を付加する段階を含む。ここで、CRCは、n個のデータブロックと各々のデータブロックに付加されたn個の追加情報に基づいて生成される。
追加情報はシングルパリティビット(single parity bit)又はCRCである。
n−i番目の追加情報はn−i番目のデータブロックに対して生成される。
n−i番目の追加情報は1番目のデータブロックからn−i番目のデータブロックまでに対して生成される。
n−i番目の追加情報は1番目のデータブロックからn−i番目のデータブロック、そして1番目の追加情報とn−i−1番目の追加情報までに対して生成される。ここで、1番目の追加情報は1番目のデータブロックに対して生成されたものである。
n個のデータブロックのうち、少なくとも一部は互いにサイズが異なる。
n個のデータブロックはデコードの順番が早いほどサイズが小さい。
n個の追加情報の各々はリストデコード過程におけるエラーの訂正のために使用される。ここで、エラー訂正は間違ったデコード経路を追跡して除去することを含む。この時、もし全てのデコード経路がエラーであると判別されてこれ以上進行可能なデコード経路がない場合は、デコードが早期に終了する。
データブロックの最大サイズがKと決まっている場合、TBのサイズがNであると、データブロックの数nはN/Kにより決定される。n個のデータブロックとn個の追加情報は単一のエンコーダーによって符号化される。
K値はデータブロックごとに異なる。
CRCはUE(User Equipment)の識別子でスクランブル(scrambling)される。
追加情報がCRCである場合、複数のCRCがいずれも1つのUEの識別子でスクランブルされる。
このような目的を達成するために、この明細書では、データ伝送を行う送信器を提供する。送信器は、送受信部と、送受信部を制御するプロセッサとを含む。プロセッサは、伝送ブロック(TB)がn個のデータブロックに分かれる場合、n個のブロックの後に各々追加情報を付加する過程と、最後の追加情報の後にCRC(cyclic redundancy check)を付加する過程を行う。ここで、CRCは、n個のデータブロックと各々のデータブロックに付加されたn個の追加情報に基づいて生成される。
この明細書の開示によれば、従来技術の問題点を解決できる。
具体的には、この明細書によれば、デコードの進行中にデコードが正確に行われているか否かをデコードが完全に終了する前に判別できるという長所がある。より具体的には、この明細書によれば、デコードが完全に終了する前にデコードに間違いがあると判断された場合、デコードを早期に終了(early termination)することができるので、受信器のブラインドデコードによる演算量を減らし、複雑度と遅延を減少できるという長所がある。
無線通信システムを示す図である。 3GPP LTEにおいてFDDによる無線フレームの構造を示す図である。 NRにおけるサブフレームの構造を例示する図である。 (a)はポーラ符号の基本概念を示し、(b)はSCデコーダーの構造を示す図である。 リストデコード方式の概念を例示する図である。 1つのTBが2つのデータブロックに分かれる場合、多重CRCの生成例を示す図である。 多重CRCの数が決まっている状況において、CRCのサイズが最大値を超えない限りでデータとCRCの比率を一定に維持する方法を示す図である。 多重CRCの数が流動的に変化する例を示す図である。 1つのTBが2つのデータブロックに分かれる場合、多重シングルパリティビットの生成例を示す図である。 2つのシングルパリティビットを使用する状況において、TBSによってシングルパリティビットを使用する方法を例示する図である。 シングルパリティビットの数が流動的に変化する例を示す図である。 シングルパリティビットと多重CRCを混用して使用する例を示す図である。 リストデコード過程を示す例示図である。 図13に例示した過程を示す流れ図である。 多重CRCの活用例を示す図である。 多重CRCにおいて、エンコード及びデコードの順を例示する図である。 データビットとCRC(及び/又はシングルパリティビット)ビットの配置を例示する図である。 CRC又はシングルパリティビットの位置によって区分可能な連続したデータブロックのサイズが異なる例を示す図である。 この明細書の開示が実現される無線通信システムを示すブロック図である。
本明細書で使用される技術用語は、単に特定の実施形態を説明するために使用されるものであり、本発明を限定するものではない。また、本明細書で使用される技術用語は、本明細書で特に断らない限り、本発明の属する技術の分野における通常の知識を有する者に一般的に理解される意味に解釈されるべきであり、過度に包括的な意味に解釈されたり、過度に縮小された意味に解釈されるべきではない。さらに、本明細書で使用される技術用語が本発明の思想を正確に表現していない誤った技術用語である場合は、当業者が正しく理解できる技術用語で代替して理解すべきである。さらに、本発明で使用される一般的な用語は、辞書に定義されている通り、又は前後の文脈で解釈されるべきであり、過度に縮小された意味に解釈されるべきではない。
そして、本明細書で使用される単数の表現は、文脈上明らかに他の意味を表すものでない限り、複数の表現を含む。本出願において、“含む”や“構成される”などの用語は、明細書に記載された様々な構成要素又は様々な段階の全てを必ず含むと解釈されるべきではなく、その一部の構成要素又は段階を含まないこともあり、さらなる構成要素又は段階を含むこともあると解釈されるべきである。
また、本明細書で使用される“第1”、“第2”などのように序数を含む用語は様々な構成要素を説明するために使用されるが、前記構成要素は前記用語により限定されるものではない。前記用語は1つの構成要素を他の構成要素と区別する目的でのみ使用される。例えば、本発明の権利範囲から外れない限り、第1構成要素は第2構成要素と命名してもよく、同様に、第2構成要素は第1構成要素と命名してもよい。
ある構成要素が他の構成要素に“連結”又は“接続”されていると言及された場合は、他の構成要素に直接的に連結又は接続されていることもあり、中間にさらに他の構成要素が存在することもある。それに対して、ある構成要素が他の構成要素に“直接連結”又は“直接接続”されていると言及された場合は、中間にさらに他の構成要素が存在しないと理解すべきである。
以下、添付図面を参照して本発明の好ましい実施形態を詳細に説明するが、図面番号に関係なく同一又は類似の構成要素には同一の参照番号を付し、これに関する重複説明は省略する。なお、本発明を説明するにあたって、関連公知技術に関する具体的な説明が本発明の要旨を不明にする場合は、その詳細な説明を省略する。また、添付図面は本発明の思想を容易に理解させるためのものにすぎず、添付図面により本発明の思想が制限されるように解釈されてはならない。本発明の思想は、添付図面の他に、全ての変更、均等物乃至代替物を含むものと解釈されるべきである。
以下の説明において“基地局”は、一般的に無線機器と通信を行う固定された場所(fixed station)を言い、eNodeB(evolved−NodeB)、eNB(evolved−NodeB)、BTS(Base Transceiver System)、アクセスポイント(Access Point)などの他の用語で呼ばれることもできる。
また以下の説明において“UE(User Equipment)”は、固定されているか或いは移動性を有し、機器(Device)、無線機器(Wireless Device)、端末(Terminal)、MS(mobile station)、UT(user terminal)、SS(subscriber station)及びMT(mobile terminal)などの他の用語で呼ばれることもできる。
図1は無線通信システムを示す図である。
図1に示したように、無線通信システムは少なくとも1つの基地局(base station:BS)20を含む。各々の基地局20は所定の地理的領域(一般的にセルという)20a,20b,20cに対して通信サービスを提供する。さらにセルは多数の領域(セクタという)に分かれる。
通常的にUEは1つのセルに属するが、UEが属したセルをサービングセル(serving cell)という。サービングセルに対して通信サービスを提供する基地局をサービング基地局(serving BS)という。無線通信システムはセルラーシステム(cellular system)であるので、サービスセルに隣接する他のセルが存在する。サービングセルに隣接する他のセルを隣接セル(neighbor cell)という。隣接セルに対して通信サービスを提供する基地局を隣接基地局(neighbor BS)という。サービングセル及び隣接セルはUEを基準として相対的に決定される。
以下、下りリンクは基地局20からUE10への通信を意味し、上りリンクはUE10から基地局20への通信を意味する。下りリンクにおいて、送信器は基地局20の一部であり、受信器はUE10の一部である。上りリンクにおいては、送信器はUE10の一部であり、受信器は基地局20の一部である。
以下、LTEシステムについてより詳しく説明する。
図2は3GPP LTEにおいてFDDによる無線フレーム(radio frame)の構造を示す図である。
図2を参照すると、無線フレームは10個のサブフレーム(subframe)を含み、1つのサブフレームは2個のスロット(slot)を含む。無線フレーム内のスロットは0から19までのスロット番号が付けられる。1つのサブフレームの送信にかかる時間を送信時間区間(Transmission Time Interval:TTI)という。TTIはデータ送信のためのスケジューリング単位である。例えば、1つの無線フレームの長さは10msであり、1つのサブフレームの長さは1msであり、1つのスロットの長さは0.5msである。
無線フレームの構造は例示に過ぎず、無線フレームに含まれるサブフレームの数又はサブフレームに含まれるスロットの数は多様に変更されることができる。
一方、1つのスロットは複数のOFDM(Orthogonal Frequency Division Multiplexing)シンボルを含む。1つのスロットに含まれるOFDMシンボルの数は循環前置(Cyclic Prefix:CP)によって変わることができる。
1つのスロットは、周波数領域(frequency domain)においてNRB個のリソースブロック(RB)を含む。例えば、LTEシステムにおいて、リソースブロック(RB)の数、即ち、 NRBは6ないし110のうちいずれか1つである。
リソースブロック(resource block、RB)はリソース割当単位であり、1つのスロットで複数の副搬送波を含む。例えば、1つのスロットが時間領域で7つのOFDMシンボルを含み、リソースブロックは周波数領域で12つの副搬送波を含む場合、1つのリソースブロックは7×12個のリソース要素(resource element、RE)を含むことができる。
<次世代移動通信ネットワーク>
4G LTE/IMT(International Mobile Telecommunications)の標準に基づく移動通信の常用化の成功により、次世代移動通信(第5世代移動通信)に対する研究が進行されている。第5世代移動通信システムは、現在の4G LTEより高い容量を目標としており、モバイル広帯域ユーザの密度を高めて、D2D(Device to Device)、高い安定性及びMTC(Machine type communication)を支援することができる。また、5Gの研究開発は事物インターネットをより十分に実現するために、4G移動通信システムより短い待機時間と低いバッテリー消耗を目標とする。かかる5G移動通信のために、新しい無線接続技術(new radio access technology: New RAT又はNR)が提示されている。
かかるNRにおいて、基地局からの受信は下りリンクのサブフレームを用い、基地局への送信は上りリンクのサブフレームを用いることが考えられる。この方式は、対をなしたスペクトラム及び対をなさないスペクトラムに適用できる。一対のスペクトラムは、下りリンク及び上りリンクの動作のために2つの搬送波スペクトラムを含むことを意味する。例えば、一対のスペクトラムにおいて、1つの搬送波は互いに対をなす下りリンクの帯域及び上りリンクの帯域を含む。
図3はNRにおけるサブフレームの構造を例示する図である。
図3に示したTTI(transmission time interval)は、NR(又はnew RAT)のためのサブフレーム又はスロットとも呼ばれる。図3のサブフレーム(又はスロット)は、データ伝送の遅延を最小化するために、NR(又はnew RAT)のTDDシステムで使用できる。図3に示したように、サブフレーム(又はスロット)は現在のサブフレームと同様に、14つのシンボルを含む。サブフレーム(又はスロット)の前側のシンボルはDL制御チャネルのために使用され、サブフレーム(又はスロット)の後側のシンボルはUL制御チャネルのために使用される。その他のシンボルはDLデータ伝送又はULデータ伝送のために使用できる。かかるサブフレーム(又はスロット)の構造によれば、下りリンクの伝送と上りリンクの伝送が1つのサブフレーム(又はスロット)において順に行われることができる。従って、サブフレーム(又はスロット)内で下りリンクデータを受信でき、同じサブフレーム(又はスロット)内で上りリンク確認応答(ACK/NACK)を伝送できる。かかるサブフレーム(又はスロット)の構造を自己完結(self-contained)されたサブフレーム(又はスロット)という。かかるサブフレーム(又はスロット)の構造によれば、受信ミスしたデータの再伝送にかかる時間を短縮させて、最終データ伝送の待機時間を最小化できるという長所がある。このような自己完結されたサブフレーム(又はスロット)の構造において、送信モードから受信モードへ又は受信モードから送信モードへの転移過程には時間差(time gap)が必要である。このために、サブフレーム構造においてDLからULへの転換時、一部OFDMシンボルは保護区間(Guard Period:GP)として設定される。
5Gシステムの要求事項には大きく、遅延時間(Latency)、最大伝送速度(Peak Data Rate)、エラー訂正能力(Error Correction)などがある。移動通信サービスだけではなく、超高解像度メディアストリーミング、事物インターネット、クラウドコンピューティング、自律走行車両などに使用される5Gは、様々な分野においてLTEシステムの要求事項よりずっと高い性能を目標としている。
5GはLTEの遅延時間の1/10である1msを目標としている。このように短い遅延時間は、自律走行車両などの人の生命に直結する領域において重要な指標である。また5Gは高い伝送率を目標としている。LTEに比べて、最大伝送率は20倍、体感伝送率は10〜100倍であって、高画質メディアストリーミングサービスのような大容量の超高速通信を十分に提供できると期待されている。エラー訂正能力は、データの再伝送率を減少させて最終的に遅延時間とデータ伝送率を向上させる。
5Gチャネルの符号化方法としては、ターボ符号(Turbo code)とポーラ符号(Polar code)、低密度パリティチェック符号(LDPC code)などが考えられる。
まずターボ符号は、畳み込み(Convolution)符号を並列連接する方式であって、2つ以上の構成符号化器に同じシーケンスの互いに異なる配列を適用することである。ターボ符号ではデコード方法としてソフト出力繰り返しデコード方法を用いる。ターボ符号デコードの基本概念が、デコード期間内に各々のビットに対する情報を交換し、これらを次回のデコードに用いることにより性能を向上させることであるので、ターボ符号のデコード過程ではソフト出力を得る必要がある。かかる確率的繰り返しデコード方式では優れた性能及び速度が得られる。
次に、低密度パリティチェック符号(LDPC code)は、符号の長さを大きくすることによりビット当たりのエラー訂正能力が向上する反面、ビット当たりの計算複雑度は維持されるLDPC繰り返しデコード方法の特性に起因する。また並列的にデコード演算を行えるように符号を設計できるので、長い符号のデコードを高速で処理できるという長所がある。
最後に、ポーラ符号(Polar code)は、低い符号化及び低いデコード複雑度を有し、一般的なバイナリ入力離散無記憶対称チャネルにおいてチャネル容量に達成することが理論的に証明された最初のエラー訂正符号である。反復的なデコードプロセスを使用するLDPC符号、ターボ符号とは対照的に、ポーラ符号は連続除去(successive cancelation;SC)デコードとリストデコード(list decoding)を結合して使用する。また並列処理により性能を向上させるLDPC符号とは異なって、パイプライニングを通じて性能を向上させる。
図4(a)はポーラ符号の基本概念を示し、図4(b)はSCデコーダーの構造を示す図である。
図4の(a)を参照すると、互いに異なる入力u1、u2は互いに異なるチャネルを通過し、これにより互いに異なるx1、x2を出力する。この時、もし入力u2は相対的に良いチャネルを、u1は相対的に悪いチャネルを通過したと仮定する。チャネルはエンコーダーの影響を意味する。かかる図4の(a)の構造が繰り返されると、良いチャネルを通過するu2は段々よくなり、悪いチャネルを通過するu1は段々悪くなる形態になって、図4の(b)のように構造化される。これを両極化(polarization)という。
図4の(b)に示した構造は、2x2カーネルマトリックス(kernel matrix)をkronocker productする方式で生成される。従って、常に2の指数乗の形態でエンコーダーが形成される。
図4の(b)では、入力u7が通過するチャネルが入力u0が通過するチャネルに比べて良いと仮定される。即ち、一般的に大きいインデックスであるほど良いチャネルであると仮定する。
ポーラ符号はこのような両極化効果を用いて良いチャネル側にデータをマッピングし、悪いチャネル側には固定ビット(frozen bit)(即ち、0のように既に分かっているビット情報)をマッピングする方式を意味する。
この時、符号化率(code rate)は(データビットの数)/(データビットの数+固定ビット(frozen bit)の数)で決定される。
図5はリストデコード方式の概念を例示する図である。
図5に示したように、リストデコード方式はtrellis基盤、又は連続除去(SC)デコードのように順にデコードを行う過程において、1より大きいL以上の可能な場合をデコード候補として維持し、全てのビットのデコードが完了した時点にLLR(Log Likelihood Ratio)のような測定の判別を通じて最高のデコード経路を選択する方法を意味する。ここで、デコード経路とは、デコードを順に行う過程において各々のビットに対する選択が貯蔵された経路を意味する。
既存のリストデコードでは、全てのビットに対するデコードが最終的に終了した後に単一のCRC(cyclic redundancy check)をエラー訂正(error correction)の用途に使用して全経路に対してエラー有無を判別した。ここで、リストデコードにおいてエラー訂正とは、多数のリストのうち、間違ったデコード経路を除外することを意味する。
言い換えれば、既存のリストデコードでは、最終デコードが終了する前にはエラー訂正を通じて間違ったデコード経路を除外する方法がなかった。従って、間違ったデコード経路が最後まで残り、これによりエラー確率が増加するか或いはリスト利得が減少する短所があった。即ち、既存のリストデコードでは、誤認識率(false alarm rate;FAR)が増加する短所があった。ここで、FARは正しい信号ではないにもかかわらず信号と判別されてデコードが行われ、これによりCRC検査に通過する確率を言う。
<この明細書における開示>
この明細書の開示では、上記問題(リストデコードにおいて最終デコードが終了するまでにはCRCを用いたエラー訂正により間違ったデコード経路を除外することが不可能であるという問題)を解決するために、多重CRC構造を提案する。具体的には、この明細書の開示によれば、多重CRCのうち少なくとも1つのCRCを、デコード完了前のエラー訂正の用途に使用することにより、デコードの性能を向上させる方法を提示する。これによれば、リストデコードを使用しつつ、エラーの有無を早期に判別(early determination)できるという長所がある。また、ブロックのエラー率(block error rate;BLER)が改善するので、効果的である。
一方、この明細書の他の開示では、CRCの代わりにシングルパリティビット(single parity bit)を上記と同様の目的で使用する方法も提示する。
この明細書では説明の便宜上、ポーラ符号を使用するチャネル符号化方法に特定して説明するが、この明細書の開示はリストデコードを適用可能なチャネル符号化方法に一般的に適用できる。
I.多重レベルCRC
ポーラデコーダー(Polar decoder)のように連続除去(SC)デコードを使用するチャネル符号化を使用する場合、SCデコーダーの特性上、SCを行う中間段階で発生するエラーによりエラー拡散が発生して性能が劣化することができる。連続除去リスト(SCL)デコードの場合、エラー拡散は間違った経路をリストとして維持することにより、リスト利得(gain)の減少が発生する短所がある。SCLを使用する受信器において、このようなエラー拡散の影響を減らすために、多重CRCを適用して多重レベルCRC検査を行う方法を提案している。
M個のレベルで構成されたCRCを使用する場合、以下の動作が行われる。まず、データをM個のブロックに分ける。この時、各々のブロックのサイズはいずれも同一であることができる。又は、ブロックのサイズは互いに異なることもできる。各々のデータブロックのサイズはデコードエラーを最大限削減するように決定される。互いに異なる用途のデータが1つのTB(transmission block)に纏めて伝送される場合、各々のデータのサイズを考慮してブロックのサイズが決定される。多重CRCはブロックの数だけ生成され、各々のCRCの生成規則は全てのCRCに対して同一であるか或いは互いに異なる。CRCの生成規則が互いに異なる場合は、例えば、各々のCRCにマッチングされるブロックのサイズが異なる場合である。CRCの生成規則はエラー訂正(error correction)及びエラー検出(error detection)の性能とオーバーヘッドのサイズ間の相反関係(trade−off)を考慮して調整できる。この例について図6を参照しながら説明する。
図6は1つのTBが2つのデータブロックに分かれる場合、多重CRCの生成例を示す図である。
図6の(a)は各々のCRCが該当するデータブロックのみを反映してCRCを算出する例を示している。この場合、CRCの算出はすぐ連係したデータブロックのサイズのみが反映されるので、複雑度を低くすることができる。即ち、伝送ブロック(TB)がn個のデータブロックに分かれる場合、n個のブロックの各々についてCRCを算出することができる。従って、n−i番目のCRCはn−i番目のデータブロックについて算出されたものであることができる。
図6の(b)は以前のデータブロックの合計を用いてCRCを算出する例を示している。図6の(b)において、CRC1はData1のみを反映して生成され、CRC2はData1とData2を共に使用して生成される。即ち、伝送ブロック(TB)がn個のデータブロックに分かれる場合、n−i番目のCRCは1番目のデータブロックからn−i番目のデータブロックまでについて生成されることができる。これは後に反映されたCRCが全体データを反映した計算値を有することができるという点に特徴がある。
図6の(c)は以前の全てのブロック(データブロック及びCRCブロック)を反映してCRCを算出する例を示している。この場合、CRC算出に使用される規則やCRCの長さがCRCごとに異なっても、後のCRCは以前の全てのブロックの影響を反映できるという利点がある。即ち、伝送ブロック(TB)がn個のデータブロックに分かれる場合、n−i番目のCRCは1番目のデータブロックからn−i番目のデータブロック、そして1番目のCRCとn−i−1番目のCRCまでについて生成されることができる。ここで、1番目のCRCは1番目のデータブロックについて生成されたものであることができる。
図6の(d)はすぐ連係されたデータブロックとその以前のCRCブロックを反映してCRCを算出する例を示している。この場合、CRC算出は以前のデータブロックの影響を一部反映しつつ、算出に必要なブロックのサイズが大きくないので、複雑度を低くすることができるという利点がある。ここでは便宜にために、1つのTBが2つのデータブロックに分かれる場合を例示しているが、1つのTBが2つ以上の複数のブロックに分かれて2つ以上の多重CRCが使用される場合にも拡張適用できる。また図6では説明の便宜上、データブロックとCRCのサイズが全て同一に表現されているが、互いに異なる場合にも上記方法を適用できる。
多重CRCを適用する時、使用されるデータブロックとCRCの数は様々な方法によって決定できる。
1)第1の方法は、使用する多重CRCの数を予め決めておき、その数に合わせてデータブロックを分けて使用する方法である。この方法は伝送ブロックサイズ(transport block size:TBS)のサイズに関係なく常に同じ数のCRCを使用できるという長所がある。この時、CRCのサイズは常に固定されているか、或いはデータブロックのサイズに合わせて調整できる。データブロックのサイズに合わせてCRCのサイズが調整される場合、データとCRCの間の比率を一定に維持するために使用されることもできる。またCRCのサイズはCRCのオーバーヘッド問題を減らすために最大値を決めておき、それ以上の値が設定されないようにすることができる。最大CRCのサイズが決められた状況でデータブロックのサイズに合わせてCRCのサイズを調整する方式は、最大CRCに基づいて設計されたCRC生成多項式(polynomial)の一部を選択するように決めることができる。又は、様々なサイズによるCRCの生成規則を各々の場合に合わせて予め定義する方式を用いることもできる。図7に多重CRCの数が決まっている状況において、CRCのサイズが最大値を超えない限りでデータとCRCの比率を一定に維持する方法が示されている。
2)第2の方法は、最大データブロックのサイズを固定しておき、CRCの数をTBSに合わせて調整する方法である。例えば、最大データブロックのサイズがKに固定された場合、TBSのサイズがNであると、N/Kより大きい定数のうち、最小値をCRCの数として決めることができる。従って、TBSによって多重CRCの数は流動的に変化し、逆にCRCの位置は常に一定に維持される。例えば、図8に示したように、多重CRCの数はTBSによって変化できる。
3)第3の方法は、以上の2つの方法を組み合わせる方法である。例えば、データブロックのサイズが一定のサイズ以下であると、多重CRCの数を固定させてサイズを調整する方法を適用し、一定のサイズ以上であると、CRCのサイズを固定して多重CRCの数を増加させる方法を適用することができる。この時、基準になるデータブロックのサイズはCRCサイズの最大値に至るデータブロックのサイズに決められる。これは小さいサイズのデータブロックではCRCによるオーバーヘッドの影響を減らす反面、大きいサイズのデータブロックではCRCの能力を維持できるという特徴がある。
多重CRCの数がデータブロックの数より多いことができる。例えば、各々のデータブロックに該当する多重CRCが1つずつ存在し、全体のデータブロック及び多重CRCを検査するCRCが1つ以上さらに存在することができる。この場合、データブロックが合計N個である時、多重CRCの数はN+1個以上であることができる。
II.シングルパリティビット(Single parity bit)
リストデコードの性能を向上させるために、多重CRCの代わりにシングルパリティビットを使用することができる。このようにシングルパリティビットを使用する理由は以下の通りである。
まず多重CRCには以下のような短所がある。CRCが多数の多項式で生成される場合、既存のLTEで使用された目的と同一のCRCと区分できるために追加JビットのCRC多項式が必要となり、これにより計算式が複雑になる。反面、CRCが1つの多項式で生成されると、データとCRCの関連を維持するためにCRC生成行列の置換演算が必要である。これは、常に同じ生成数式を有する(追加演算過程が不要な)シングルパリティビットに比べて複雑度が高いと言える。またCRCを生成する過程はシングルパリティビットを生成する過程に比べて演算量が多い。同様に、CRCを検査する過程もシングルパリティビットを検査する過程に比べて演算量が多いという短所がある。
反面、シングルパリティビットは、パリティビットを付加する位置に関係なく、常に単一のパリティビットを生成できる長所がある。また、パリティビットを生成/検査する過程において演算量が少ないという長所がある。
この明細書の開示によってデータブロックに追加されるシングルパリティビットは、上述した多重CRCと同様に、間違ったリストの選択によるエラー拡散(error propagation)を防止する用途に使用される。シングルパリティビットを用いる方法は、多重CRCを用いる方法に比べてエラー検出能力は落ちるが、相対的にオーバーヘッドを減らすことができるという長所がある。
リストデコードにおいて、シングルパリティビットは1つ以上のデータブロックのデコードが正しく行われているか否かを検査して正確な経路を維持する用途に使用できる。一例として、L個の経路をリストとして貯蔵するリストデコード演算過程において、特定のデータブロックの全ビットと該当するシングルパリティビットのXOR演算を通じてデータのエラー有無を判別し、正しい経路のみを候補経路に含ませてリストの信頼度を向上させることができる。
シングルパリティビットは1つのTBが多数個に分割されたデータブロックの間に多数存在することができる。多重シングルパリティビットは図9に示したように生成できる。
図9は1つのTBが2つのデータブロックに分かれる場合、多重シングルパリティビットの生成例を示す図である。
図9では、説明の便宜のために2つのデータブロックに分かれた場合を例示しているが、説明する内容は、2つ以上の複数個に分かれたシングルパリティビットにも一般的に使用できる。図9の(a)は、2つに分かれた各々のデータブロックに該当する部分のみを反映してシングルパリティビットが生成される例を、図9の(b)は、シングルパリティビットが以前の全てのデータブロックの影響を全部反映して生成される例を示している。
シングルパリティビットを適用する時、使用されるデータブロックとシングルパリティビットの数は様々な方法によって決定できる。
1)第1の方法は、使用されるシングルパリティビットの数を予め決めておき、その数に合わせてデータブロックを分けて使用する方法である。この方法ではTBSのサイズに関係なく常に同じ数のシングルパリティビットを使用する。
図10には、2つのシングルパリティビットを使用する状況において、TBSによってシングルパリティビットを使用する方法の一例が示されている。
2)第2の方法は、1つのシングルパリティビットが支援できる最大のデータブロックのサイズを固定しておき、シングルパリティビットの数をTBSに合わせて調整する方法である。例えば、最大のデータブロックのサイズがKと固定された場合、TBSのサイズがNであると、N/Kより大きい定数のうち、最低値をシングルパリティビットの数として決めることができる。従って、TBSによってシングルパリティビットの数が流動的に変化し、逆にシングルパリティビットが示す位置は常に一定に維持される。図11には、このようにシングルパリティビットの数が流動的に変化する例示が示されている。
3)第3の方法は、以上の2つの方法を組み合わせる方法である。例えば、データブロックのサイズが一定のサイズ以下であると、シングルパリティビットの数を固定させる方法を適用し、一定のサイズ以上であると、シングルパリティビットの数を増加させる方法を適用する。これは小さいサイズのデータブロックではシングルパリティビットによるオーバーヘッドの影響を減らす反面、大きいサイズのデータブロックではシングルパリティビットの能力を維持できるという特徴がある。
シングルパリティビットの数はデータブロックの数より多いことができる。例えば、各々のデータブロックに該当するシングルパリティビットが1つずつ存在し、全体データブロック及びシングルパリティビットを検査するシングルパリティビットが1つ以上さらに存在することができる。この場合、データブロックが合計N個である時、シングルパリティビットの数はN+1個以上であることができる。
シングルパリティビットと多重CRCは各々独立的に使用でき、2つの技術を共に適用して使用することもできる。このような混用の一例として、複数のデータブロックの中間ではシングルパリティビットを使用し、データブロックが終わる最後の部分ではCRCを付加して使用することができる。この例示について図12を参照しながら説明する。
図12はシングルパリティビットと多重CRCを混用して使用する例を示す図である。
図12に示したように、1つのTBが例えば2つのデータブロックに分かれる場合、各々のデータブロックに該当する部分に対して各々シングルパリティビットが生成されることができる。即ち、Data1についてシングルパリティビットSPB1が生成され、Data2についてシングルパリティビットSPB2が生成される。最後の部分にはCRCが追加されることができる。この最後の部分のCRCは、図15を参照しながら後述するように、エラー検出の用途に使用でき、或いはエラー訂正の用途にも使用できる。
III.多重CRC又はシングルパリティビットを活用してリストデコードを改善する方法
ここでは、リストデコード過程において多重CRCとシングルパリティビットを活用してデコード性能を向上させる方法について説明する。以下の説明において、エラー訂正の動作は、多数のリストのうち、間違ったデコード経路を除外する過程を通じてデコード経路の信頼度とは関係なく1つ以上のデコード経路が選択される。もしエラー訂正過程においてリスト上の全てのデコード経路がエラーと検出された場合は、すぐデコードプロセスが中断されて早期終了(early termination)が行われる。以下の説明において、エラー検出の動作は、多数のリストのうち、最も信頼度が高い1つのデコード経路に対してエラー検査を行う過程である。もし該当経路でエラーが発生した場合、受信器はリスト内に他のデコード経路が存在してもこれ以上のエラー検査を行わず、デコードが失敗したと判断する。この時に使用される信頼度はLLR(Log Likelihood Ratio)のような値である。LLR値はデコードを行う過程で得られる値であり、各々のデコード経路ごとに異なる値を有する。
ここでは、リストデコード過程において、全てのビットに対するデコードが完了する前に、間違ったデコード経路を追跡して除去する方法について説明する。
既存のリストデコードでは間違ったデコード経路に対して最終デコードが終わる前にはエラーを訂正する方法がなかったので、該当デコード経路が最終デコード経路選択が行われる過程中にエラー確率を増加させたりリスト利得を減少させたりする短所があった。
このような短所を補完するために、ここでは上述した多重CRCやシングルパリティビット、又は2つの方法を組み合わせて適用した方法により、デコード過程の中間段階でリストの信頼度を検査する方法を提案している。ここでは便宜のために、多重CRCを活用することについて説明しているが、シングルパリティビットを活用するか或いは多重CRCとシングルパリティビットを同時に活用することもできる。
図13はリストデコード過程を示す例示する図であり、図14は図13に例示した過程を示す流れ図である。
まず、提案する内容を実現可能にするために、送信端と受信端はいずれも多重CRCの位置を正確に分かっていると仮定する。これは予め約束したデータブロックと多重CRCのサイズを通じて推定でき、予め約束した値が多数存在する場合は、制御シグナルのような情報交換によりどのサイズのデータブロックと多重CRCが使用されたかを送信端と受信端に全部提供することができる。
図14に示したように、受信端ではデータブロックと多重CRCのデコードを順に行い(S1201、S1203)、各々のエラー訂正用途のCRCブロックの位置でCRC検査を通じて多重経路に対するエラー有無を判別する(S1205)。例えば、エラー訂正のためのCRCブロックがN個存在する場合、N回のエラー経路検査を行う。多重CRCを用いた各々のエラー検査段階においてエラーと判別された経路はリストから除去され、CRC検査結果、エラーがないと判別された経路のみを残存経路(surviving path)としてリストに残した後(S1207)、デコード段階で使用する。この過程を全てのデータブロックと多重CRCブロックに対して行い、全てのビットに対するデコードとCRC検査が完了すると、LLRのような測定を用いて最終デコード経路を決定する(S1209)。
このように多重CRCは、リストデコードの各々の経路のエラー有無を判別して、リストの信頼度を高めるエラー訂正の用途に使用でき、又はデコード経路と決定されて復号されたビットのエラー有無を判別するエラー検出の用度にも使用することができる。
図15は多重CRCの活用例を示す図である。
図15の(a)に示したように、N個のデータブロックとN+1個の多重CRCがある場合、N個の多重CRCは各々該当するデータブロックのエラー訂正の用途に使用され、N+1番目のCRCはエラー検出の用途に使用される。例えば、図15の(a)において、2番目のCRCは2番目のデータブロックのエラー訂正の用途に使用できる。この場合、N番目の多重CRCブロックまでは、上述したリストデコード過程を通じてLLRのような測定結果が最も高いデコード経路を選択するために使用し、その結果導出された復号ビットをN+1番目の多重CRCを用いてエラー検出に使用する方式を適用できる。図15の(a)では、最後のCRCが全体データブロックを対象としてエラー検査を行う動作を説明しているが、CRCの生成方法によってエラー検査が行われる区間が変わることができる。
N+1番目の多重CRCはエラー検出の用途にも使用することができるが、図15の(b)に示したように、受信端の状況に合わせてエラー訂正の用途にも使用できる。この場合、L個のリストを使用するリストデコーダーにおいて、N番目の多重CRCの後にエラー訂正が適用されたM(≦L)個の経路が検出されたと仮定すると、N+1番目の多重CRCを用いて再度M´(≦M)個の経路を決定する方法を適用できる。図15の(b)に示したように、エラー検出用途のCRCとリストデコード用途のCRCが最後の部分で連続して配置される場合、デコードの順序はCRCが形成される順序が反映されるように決められる。以下、これについて図16を参照しながら説明する。
図16は多重CRCにおいて、エンコード及びデコードの順序を例示する図である。
図16に示したように、例えば、データ全体を反映したCRCをCRCブロック1とし、データとCRCブロック1を共に反映したCRCをCRCブロック2とした場合、CRCエンコードの順序はCRCブロック1からCRCブロック2の順に決められ、CRCデコードの順序はCRCブロック2からCRCブロック1の順に決められる。この時、各々のCRCブロックの目的は、CRCブロック1の場合はエラー検出用途であり、CRCブロック2の場合はリストデコードのための用途である。これは、最初のCRC検査段階でCRCブロック2に発生し得るエラーの影響をCRCブロック1で一度検査できるようにするためである。もし、CRCブロック1を先に検査した後にCRCブロック2を検査する順序を適用すると、CRCブロック1の検査過程でCRCブロック2で発生し得るビットエラーを点検できないという短所がある。
具体的には、図16の(a)を参照すると、エンコードの順序は、データに対するCRC1を形成した後、データとCRC1を共に反映してCRC2を形成する順である。反面、図16の(b)を参照すると、デコードの順序は、データ、CRC1及びCRC2が全部含まれたブロックに対してCRC2を用いて、その後データとCRC1が含まれたブロックに対してCRC1を用いる順である。この時、CRC1はエラー検出用途であり、CRC2はリスト検査用途である。
IV.データ及びCRCビット(及び/又はシングルパリティビット)のマッピング
上述した多重CRC(及び/又はシングルパリティビット)方法を使用する場合、エンコード過程でデータ及びCRCビット(及び/又はシングルパリティビット)をマッピングする方法は、エンコーダーの入力ビットの観点で信頼度により決定される。一例として、ポーラ符号の場合、データとCRCビット(及び/又はシングルパリティビット)の合計ビットの数がK個であると、該当Kビットは入力ビットの側面で最も信頼度が高いK個のビットに順に配置される。K個の信頼性のあるビットの位置が決定された場合、データとCRCビット(及び/又はシングルパリティビット)が配置される順序は、図13に示したデコードの順を考慮して決定できる。ここで、理解を容易にするために、ポーラ符号の各々の入力ビットの信頼度が異なる理由は以下の通りである。まず上述したように、ポーラ符号はその特性上、入力ビットごとに両極化の影響が異なる。従って、データで入力された入力ビットのうち、もっと高い信頼度を有するビットと相対的に低い信頼度を有するビットが存在することができる。一般的に、図4の(b)に示された構造において、入力ビットのインデックスが大きいほど高い信頼度を有する傾向がある。
図17はデータビットとCRC(及び/又はシングルパリティビット)ビットの配置を例示する図である。
図17に示した固定ビット(frozen bit)は、ポーラ符号のエンコーダーのサイズが合計Nである場合、データとCRCビット(及び/又はシングルパリティビット)の目的で使用されないビットを意味し、送信端と受信端は既知の情報で満たされている。図17においてデータブロックとCRCビット(及び/又はシングルパリティビット)は上記のI.及びII.にて説明したように生成できる。
上記のI.及びII.にて説明したように、データブロックとCRCブロック(及び/又はシングルパリティビット)の生成時に、データブロックとCRCブロック(及び/又はシングルパリティビット)の関係は、エンコーダー入力ビットの側面で信頼度が考えられる。例えば、ポーラ符号の場合、エンコーダー入力ビットの信頼度は互いに異なる値を有し、一部の入力ビットは他の入力ビットに比べて相対的に高いエラー確率を有することができる。信頼度の差を考慮するために、デコードの順序が早い位置では、CRCビット(及び/又はシングルパリティビット)が登場する頻度が高い。即ち、高い信頼度を有する入力ビットの場合、エラーが発生する確率が低いので、低い密度でCRCを追加できる。反面、低い信頼度を有する入力ビットの場合は、エラーが発生する確率が高いので、高い密度でCRCを追加することができる。以下、これについて図18を参照しながら説明する。
図18はCRC又はシングルパリティビットの位置によって区分可能な連続したデータブロックのサイズが異なる例を示す図である。
図18に示したように、CRC又はシングルパリティビットの位置によって区分できる連続的なデータブロックのサイズは、デコードの順序によって異なる。即ち、図18では、デコードの順序が早いほど短いデータブロックの後にCRC又はシングルパリティビットが登場することを例示している。これにより、相対的に信頼度の低い入力ビットに対してエラー検出能力を高めることができる。この時、各々のデータブロックのサイズは互いに相対的な比率で決められる。
V.制御チャネルCRC付加
PDCCH(physical downlink control channel)のような制御チャネルでは、CRCのスクランブル(scrambling)をUE識別子(identity)として使用できる。同様に、本発明で提案する多重CRC方式でもCRCを通じてUEが区分されるように決めることができる。もし、単独CRCを用いてPDCCHのような制御情報を伝送し、CRCを通じてUE識別子区分を行う場合、リストデコードを使用するデコーダーは自分の信号ではない場合にも自分の信号であると誤って判断する誤認識率(FAR)が増加する。しかし、上述したように、多重CRC方式を使用し、少なくとも1つのCRCをエラー検出の用途に使用する場合、UEの誤認識率(FAR)が減少してUE識別子を正確に判断できる確率が相対的に高くなる。従って、制御チャネルにおいてUE識別子を区分する用途である場合、リストデコードを使用するUEを考慮した時、多重CRC構造が既存のシングルCRC構造に比べてもっと有利である。
ここで提案する多重CRCのスクランブルを通じたUE識別子の区分方法で使用可能なスクランブル方式には、以下のようなオプションがある。
−オプション1: 1つのエラー検出用のCRCにのみスクランブルを適用する方法
−オプション2: CRC全体に単一のスクランブルを適用する方法
−オプション3: 全てのCRCに同じスクランブルを適用する方法
−オプション4: 各々のCRCに異なるスクランブルを適用する方法
オプション1の場合、リストデコード用途のCRCにはスクランブルを適用せず、エラー検出用途のCRCにのみスクランブルを適用する方法である。一例として、Nビットの長さのCRCにNビットのRNTIを表現する用途にCRCのスクランブルが使用される場合、Nビットの長さのスクランブルコードを使用してエラー検出用途のCRCに適用することができる。この方法は、既存のLTEに使用する方法と大きな差がないので、エラー検出用途のCRCの長さがLTEと同一であれば、NRの後方互換性(backward compatibility)の観点で有利である。オプション2の場合は、多重CRC全体の長さに1つの長いスクランブルを適用する方法である。一例として、NビットのRNTIを表現するために、Nビットのスクランブルコードを生成し、これをN/2ビットの長さに分けてN/2ビットの長さを有する2つのCRCに分けて使用することができる。なお、この方法は、多重CRCをさらに小さいグループに分けてグループ単位でスクランブルを適用する方法に拡張できる。この方法は多重CRCを導入しつつ1つのCRCの長さが短くなって発生し得るUE識別子の区分能力の減少を防止できるという長所がある。オプション3の場合は、全ての多重CRCに同一のスクランブルを適用する方法である。例えば、NビットのRNTIを表現する用途にCRCスクランブルが使用される場合、Nビットのスクランブルコードを生成し、これをNビットの長さを有する各々のCRCに同一に適用する方法である。この方法は、スクランブルの影響を複数回確認してUE識別子を多数確認できるので、誤認識率(FAR)を下げることができるという長所がある。オプション4の場合には、各々のCRCに互いに異なるスクランブルを適用する方法である。この方法において、一部のCRCは同じスクランブルを共有するように決めることができる。互いに異なるスクランブルを適用する方法は、1つのUE識別子を様々な方式で表現するために使用される。例えば、NビットのRNTIを表現するために、Nビットのスクランブルコードが使用され、NビットのCRCがM個のブロックがある場合、同じRNTIを表現する互いに異なるM個のスクランブルコードを生成し、これを各々のCRCに使用することができる。これは、同じUE識別子を複数回表現するため誤認識率(false alarm)の影響を減らすことができるという長所がある。又は多数のスクランブルコードの組み合わせにより1つのUE識別子を表現することができる。一例として、NビットのRNTIを表現するために、N/2ビット長さの2つのCRCが使用される場合、NビットのRNTIをN/2ビットの長さの2つの区間に分け、各々N/2ビットの長さの分けられたRNTIに対応するスクランブルコードを生成して、各々N/2ビットの長さのCRCに適用することができる。これにより、RNTIの長さとCRCブロックの長さが互いに合わない場合に、不足した長さを補償することができる。又は2つ以上の互いに異なるUE識別子を表現することができる。例えば、A目的のNビットRNTIとB目的のMビットRNTIがある場合、各々NビットとMビットの長さに合う独立したスクランブルコードを生成し、これを各々Nビット長さのCRCとMビット長さのCRCに使用することができる。この時、NとMは任意の定数であり、互いに異なるか又は同一である。これにより、1つのUEが2つ以上の目的に対して制御チャネルを区分することができる。
以上説明した本発明の実施例は様々な手段により実現できる。例えば、本発明の実施例はハードウェア、ファームウェア(firmware)、ソフトウェア又はこれらの結合などによって実現できる。具体的には図を参照しながら説明する。
図19は、本発明の実施例が実現される無線通信システムを示すブロック図である。
基地局200は、プロセッサ(processor)201、メモリ(memory)202及びRF部(RF unit)203を含む。メモリ202は、プロセッサ201と連結され、プロセッサ201を駆動するための多様な情報を格納する。RF部203は、プロセッサ201と連結され、無線信号を送信及び/または受信する。プロセッサ201は、提案された機能、過程及び/または方法を実現する。前述した実施例において、基地局の動作はプロセッサ201により実現されることができる。
UE100は、プロセッサ101、メモリ102及びRF部103を含む。メモリ102は、プロセッサ101と連結され、プロセッサ101を駆動するための多様な情報を格納する。RF部103は、プロセッサ101と連結され、無線信号を送信及び/または受信する。プロセッサ101は、提案された機能、過程及び/または方法を実現する。
プロセッサは、ASIC(application−specific integrated circuit)、他のチップセット、論理回路及び/又はデータ処理装置を含むことができる。メモリは、ROM(read−only memory)、RAM(random access memory)、フラッシュメモリ、メモリカード、格納媒体及び/又は他の格納装置を含むことができる。RF部は、無線信号を処理するためのベースバンド回路を含むことができる。実施例がソフトウェアで実現される時、前述した技法は、前述した機能を遂行するモジュール(過程、機能など)で実現されることができる。モジュールは、メモリに格納され、プロセッサにより実行されることができる。メモリは、プロセッサの内部または外部にあり、よく知られた多様な手段でプロセッサと連結されることができる。
前述した例示的なシステムにおいて、方法は、一連のステップまたはブロックで流れ図に基づいて説明されているが、本発明は、ステップの順序に限定されるものではなく、あるステップは、前述と異なるステップと、異なる順序にまたは同時に発生することができる。また、当業者であれば、流れ図に示すステップが排他的でなく、他のステップが含まれ、または流れ図の1つまたはそれ以上のステップが本発明の範囲に影響を及ぼさずに削除可能であることを理解することができる。

Claims (8)

  1. 送信器でデータを送信する方法において、
    前記データに基づいて、一つのチャネル符号への入力である情報シーケンスを生成するステップと、
    前記チャネル符号に基づいて、前記情報シーケンスに対してチャネル符号化を行うステップと、
    前記符号化された情報シーケンスを送信するステップと、を含み、
    前記情報シーケンスは、データブロック0、パリティブロック0、データブロック1、パリティブロック1、…、データブロックN−1、パリティブロックN−1の順に、前記データに関連したデータブロック0〜N−1及びパリティブロック0〜N−1を含み、ここでNは1より大きい整数であり、
    前記パリティブロック0〜N−1の各々のパリティブロックnは、前記データブロック0〜N−1のうち、データブロック0〜n−1に含まれたビット及びデータブロックnに含まれたビットのみに基づいて生成され
    前記パリティブロック0〜N−1の各々のパリティブロックnは、単一のパリティビットであり、
    前記情報シーケンスは、さらに前記情報シーケンスの終わりにCRC(cyclic redundancy check)ブロックを含む、方法。
  2. 前記パリティブロック0〜N−1の各々のパリティブロックnは、パリティブロック0〜n−1、パリティブロックn+1〜N−1及びデータブロックn+1〜N−1に基づいて生成されたパリティビットを含まない、請求項1に記載の方法。
  3. データを送信する送信器において、
    トランシーバーと、
    前記トランシーバーに動作可能に連結されたプロセッサと、を含み、
    前記プロセッサは、
    前記データに基づいて、一つのチャネル符号への入力である情報シーケンスを生成し、
    前記チャネル符号に基づいて、前記情報シーケンスに対してチャネル符号化を行い、
    前記トランシーバーを介して、前記符号化された情報シーケンスを送信し、
    前記情報シーケンスは、データブロック0、パリティブロック0、データブロック1、パリティブロック1、…、データブロックN−1、パリティブロックN−1の順に、前記データに関連したデータブロック0〜N−1及びパリティブロック0〜N−1を含み、ここでNは1より大きい整数であり、
    前記パリティブロック0〜N−1の各々のパリティブロックnは、前記データブロック0〜N−1のうち、データブロック0〜n−1に含まれたビット及びデータブロックnに含まれたビットのみに基づいて生成され
    前記パリティブロック0〜N−1の各々のパリティブロックnは、単一のパリティビットであり、
    前記情報シーケンスは、さらに前記情報シーケンスの終わりにCRC(cyclic redundancy check)ブロックを含む、送信器。
  4. 前記パリティブロック0〜N−1の各々のパリティブロックnは、パリティブロック0〜n−1、パリティブロックn+1〜N−1及びデータブロックn+1〜N−1に基づいて生成されたパリティビットを含まない、請求項に記載の送信器。
  5. 受信器でデータを受信する方法において、
    前記データに関連した符号化された情報シーケンスを受信するステップと、
    前記符号化された情報シーケンスを一つのチャネル符号に基づいてチャネル復号して情報シーケンスを取得するステップと、を含み、
    前記情報シーケンスは、データブロック0、パリティブロック0、データブロック1、パリティブロック1、…、データブロックN−1、パリティブロックN−1の順に、前記データに関連したデータブロック0〜N−1及びパリティブロック0〜N−1を含み、ここでNは1より大きい整数であり、
    前記パリティブロック0〜N−1の各々のパリティブロックnは、前記データブロック0〜N−1のうち、データブロック0〜n−1に含まれたビット及びデータブロックnに含まれたビットのみに関連し、
    前記パリティブロック0〜N−1の各々のパリティブロックnは、単一のパリティビットであり、
    前記情報シーケンスは、さらに前記情報シーケンスの終わりにCRC(cyclic redundancy check)ブロックを含む、方法。
  6. 前記パリティブロック0〜N−1の各々のパリティブロックnは、パリティブロック0〜n−1、パリティブロックn+1〜N−1及びデータブロックn+1〜N−1に関連したパリティビットを含まない、請求項に記載の方法。
  7. データを受信する受信器において、
    トランシーバーと、
    前記トランシーバーに動作可能に連結されたプロセッサと、を含み、
    前記プロセッサは、
    前記トランシーバーを介して、前記データに関連する符号化された情報シーケンスを受信し、
    前記符号化された情報シーケンスを一つのチャネル符号に基づいてチャネル復号して情報シーケンスを取得し、
    前記情報シーケンスは、データブロック0、パリティブロック0、データブロック1、パリティブロック1、…、データブロックN−1、パリティブロックN−1の順に、前記データに関連したデータブロック0〜N−1及びパリティブロック0〜N−1を含み、ここでNは1より大きい整数であり、
    前記パリティブロック0〜N−1の各々のパリティブロックnは、前記データブロック0〜N−1のうち、データブロック0〜n−1に含まれたビット及びデータブロックnに含まれたビットのみに関連し、
    前記パリティブロック0〜N−1の各々のパリティブロックnは、単一のパリティビットであり、
    前記情報シーケンスは、さらに前記情報シーケンスの終わりにCRC(cyclic redundancy check)ブロックを含む、受信器。
  8. 前記パリティブロック0〜N−1の各々のパリティブロックnは、パリティブロック0〜n−1、パリティブロックn+1〜N−1及びデータブロックn+1〜N−1に関連したパリティビットを含まない、請求項に記載の受信器。
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