JP6767201B2 - Capacitive element, elastic wave element and elastic wave module - Google Patents
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Description
本発明は、歪を抑制した容量素子およびそれを用いた弾性波装置および弾性波モジュールに関するものである。 The present invention relates to a capacitive element that suppresses distortion, an elastic wave device using the same, and an elastic wave module.
近年、電子部品の小型化に伴い、圧電基板上に容量素子を設けることが求められている。例えば、圧電基板上に弾性波を励振する励振電極が形成された弾性波装置において、圧電基板上に容量素子も備える構成が提案されている。特許文献1では、励振電極の共振特性を向上させるために、圧電基板上に形成された1対の励振電極に並列に接続された容量素子を設けた例を開示している。特許文献1の容量素子は、並列に延びる複数の電極指を有する1対の櫛歯電極から構成されている。
In recent years, with the miniaturization of electronic components, it has been required to provide a capacitive element on a piezoelectric substrate. For example, in an elastic wave device in which an excitation electrode for exciting an elastic wave is formed on a piezoelectric substrate, a configuration has been proposed in which a capacitive element is also provided on the piezoelectric substrate.
ここで、弾性波装置の電気特性を高めるためには、容量素子自体の電気特性も高める必要がある。すなわち、圧電性を有する基板に容量素子を設けた場合には、その容量素子を含む電子部品全体の特性を高めるために、容量素子の電気特性を高める必要がある。 Here, in order to enhance the electrical characteristics of the elastic wave device, it is necessary to enhance the electrical characteristics of the capacitive element itself. That is, when a capacitive element is provided on a substrate having piezoelectricity, it is necessary to enhance the electrical characteristics of the capacitive element in order to enhance the characteristics of the entire electronic component including the capacitive element.
本発明は上述の事情のもとに案出されたものであり、その目的は、圧電性を有する基板上に形成された、高い電気特性を備えた容量素子、およびそれを用いた弾性波装置および弾性波モジュールを提供することである。 The present invention has been devised based on the above circumstances, and an object thereof is a capacitive element having high electrical characteristics formed on a substrate having piezoelectricity, and an elastic wave device using the capacitive element. And to provide elastic wave modules.
本開示の一態様の容量素子は、圧電結晶からなる基板と、前記基板の上面に配置された、複数の第1電極指および複数の第2電極指とを備える。第2電極指は、第1電極指と異なる電位に接続されており、前記第1電極指と同じ数ある。前記第1電極指と前記第2電極指とは互い違いに間隔をあけて配列されており、その配列方向は、前記圧電結晶のZ軸成分を前記上面に投影した面方向成分を有している。そして、各電極指の間を前記配列方向に沿って端から順に第i番目(ただしiは0を除く自然数)のギャップとすると、奇数番目の前記ギャップのうち少なくとも1つの大きさが偶数番目の前記ギャップの大きさよりも大きくなっている。 The capacitive element of one aspect of the present disclosure includes a substrate made of a piezoelectric crystal, and a plurality of first electrode fingers and a plurality of second electrode fingers arranged on the upper surface of the substrate. The second electrode finger is connected to a potential different from that of the first electrode finger, and has the same number as the first electrode finger. The first electrode finger and the second electrode finger are alternately arranged at intervals, and the arrangement direction has a plane direction component in which the Z-axis component of the piezoelectric crystal is projected onto the upper surface. .. Then, assuming that the gaps between the electrode fingers are the i-th (where i is a natural number excluding 0) in order from the end along the arrangement direction, at least one of the odd-numbered gaps has an even-numbered size. It is larger than the size of the gap.
本開示の他の態様の容量素子は、圧電結晶からなる基板と、前記基板の上面に配置された、複数の第1電極指および複数の第2電極指とを備える。第2電極指は、第1電極指と異なる電位に接続され、前記第1電極指よりも1本多い。前記第1電極指と前記第2電極指とは互い違いに間隔をあけて配列されており、その配列方向は、前記圧電結晶のZ軸成分を前記上面に投影した面方向成分を有している。そして、前記面方向成分の順方向に沿って、前記第1電極指から前記第2電極指に向かうギャップのうち少なくとも1つは、他の電極指の間のギャップの大きさよりも大きい。 The capacitive element of another aspect of the present disclosure includes a substrate made of a piezoelectric crystal and a plurality of first electrode fingers and a plurality of second electrode fingers arranged on the upper surface of the substrate. The second electrode finger is connected to a potential different from that of the first electrode finger, and is one more than the first electrode finger. The first electrode finger and the second electrode finger are alternately arranged at intervals, and the arrangement direction has a plane direction component in which the Z-axis component of the piezoelectric crystal is projected onto the upper surface. .. Then, at least one of the gaps from the first electrode finger to the second electrode finger along the forward direction of the surface direction component is larger than the size of the gap between the other electrode fingers.
本開示の一態様に係る弾性波装置は、前記上面に形成されたIDT電極と、前記IDT電極に電気的に接続された、上記の容量素子と、を備えるものである。 The elastic wave device according to one aspect of the present disclosure includes an IDT electrode formed on the upper surface thereof and the capacitance element electrically connected to the IDT electrode.
本開示の一態様に係る弾性波モジュールは、前記弾性波装置と、この弾性波素装置を実装する回路基板とを有するものである。 The elastic wave module according to one aspect of the present disclosure includes the elastic wave device and a circuit board on which the elastic wave element device is mounted.
上述の本開示の一態様に係る容量素子は、歪を抑制し、高い電気特性を備えたものとなる。また、このような容量素子を備えた弾性波装置および弾性波モジュールは、電気特性の優れたものとなる。 The capacitive element according to one aspect of the present disclosure described above suppresses distortion and has high electrical characteristics. Further, an elastic wave device and an elastic wave module provided with such a capacitive element have excellent electrical characteristics.
以下、本開示の容量素子、弾性波装置および弾性波モジュールにかかる実施の形態を図面を用いて詳細に説明する。なお、以下の説明で用いられる図は模式的なものであり、図面上の寸法比率等は現実のものとは必ずしも一致していない。 Hereinafter, embodiments of the capacitive element, elastic wave device, and elastic wave module of the present disclosure will be described in detail with reference to the drawings. The figures used in the following description are schematic, and the dimensional ratios and the like on the drawings do not always match the actual ones.
また、変形例等の説明において、既に説明された実施形態の構成と同一または類似する構成については、既に説明された実施形態と同一の符号を付し、説明を省略することがある。 Further, in the description of the modification and the like, the same or similar configurations as those of the embodiments already described may be designated by the same reference numerals as those of the embodiments already described, and the description may be omitted.
容量素子、弾性波装置および弾性波モジュールは、いずれの方向が上方または下方とされてもよいものであるが、以下では、便宜的に、互いに直交するD1方向、D2方向、D3方向を定義するとともにD3方向の正側を上方として、上面、下面等の用語を用いるものとする。なお、上述のD1方向,D2方向およびD3方向で定義される直交座標系は、容量素子、弾性波装置および弾性波モジュールの形状に基づいて定義されているものであり、基板を構成する圧電結晶の結晶軸(X軸,Y軸,Z軸)を指すものではない。また、基本構成が類似しているものは、第1、第2等の記載を省略してこれらを区別せずに説明することがある。 The capacitive element, the elastic wave device, and the elastic wave module may be in any direction upward or downward, but in the following, for convenience, the D1 direction, the D2 direction, and the D3 direction which are orthogonal to each other are defined. In addition, terms such as upper surface and lower surface shall be used with the positive side in the D3 direction facing upward. The Cartesian coordinate system defined in the D1 direction, the D2 direction, and the D3 direction described above is defined based on the shapes of the capacitive element, the elastic wave device, and the elastic wave module, and is a piezoelectric crystal constituting the substrate. It does not refer to the crystal axis (X-axis, Y-axis, Z-axis) of. Further, those having similar basic configurations may be described without distinguishing them by omitting the description of the first, second and the like.
<容量素子>
図1は、本開示の一実施形態に係る容量素子1の平面図であり、図2は、図1に示す容量素子1の断面図である。
<Capacitive element>
FIG. 1 is a plan view of the
容量素子1は、圧電結晶からなる基板2と、その上面2Aに設けられた容量部10を備える。
The
基板2は、LN(ニオブ酸リチウム:LiNbO3)結晶またはLT(タンタル酸リチウム:LiTaO3)結晶からなる圧電性を有する単結晶(圧電結晶)によって構成されている。具体的には、例えば、基板2は、36°〜48°Y−XカットのLT基板によっ
て構成されている。圧電基板2の平面形状および各種寸法は適宜に設定されてよい。一例として、基板2の厚み(D3方向)は、0.2mm以上0.5mm以下である。
The
基板2の圧電結晶は結晶軸としてXYZ軸を有し、X伝搬基板を用いる場合はX軸とD1方向とが一致する。すなわち、X軸およびD1方向が弾性波の伝搬方向となる。さらにY軸、Z軸はD1方向の成分を備えず、D2方向,D3方向の成分を備える。ここで、Z軸に着目すると、Z軸成分は、上面2Aに投影した、D2方向と平行で逆向きの面方向成分Zd2と、厚み方向であるD3方向に投影した厚み方向成分とZd3とからなる。
The piezoelectric crystal of the
このような基板2の上面2Aには容量部10が配置されている。容量部10は、一対の櫛歯電極30(30a,30b)が噛み合ったインターディジタル型の電極でキャパシタを構成している。
A
櫛歯電極30は、例えば、金属の導電層15によって構成されている。この金属としては、導電性材料であれば特に限定はないが、例えば、AlまたはAlを主成分とする合金(Al合金)が挙げられる。Al合金は、例えば、Al−Cu合金である。なお、櫛歯電極30は、複数の金属層から構成されてもよい。櫛歯電極30の厚み(D3方向)は、例えば、50nm以上600nm以下としてもよい。
The
櫛歯電極30は、基板2の上面2Aに直接配置されていてもよいし、別の部材からなる下地層を介して基板2の上面2Aに配置されていてもよい。別の部材は、例えば、Ti、Cr、あるいはこれらの合金等からなる。下地層を介して櫛歯電極30を基板2の上面2Aに配置する場合は、別の部材の厚みは櫛歯電極30の電気特性に殆ど影響を与えない程度の厚み(例えば、Tiの場合は櫛歯電極30の厚みの5%の厚み)に設定される。
The
また、櫛歯電極30上には、導電層15を保護する誘電体が配置されていてもよい。誘電体としては、例えばエポキシ樹脂等の樹脂材料や、SiOx,SiNx等を用いることができる。
Further, a dielectric material that protects the
次に、櫛歯電極30の形状について説明する。第1櫛歯電極30aは、第1バスバー31aと、第1バスバー31aに接続された複数の第1電極指32aを備える。第2櫛歯電極30bは、第2バスバー31bと、第2バスバー31bに接続された第2電極指32bを備える。第2電極指32bは第1電極指32aと同数である。
Next, the shape of the
ここで、第1バスバー31aと第2バスバー31bとは互いに異なる電位に接続される。これにより、第1電極指32aと第2電極指32bとは互いに異なる電位に接続されるものとなる。そして、第1櫛歯電極30aと第2櫛歯電極30bとを互いの電極指32が交互に噛み合うように配置させることで、第1電極指32aと第2電極指32bとが互いに間隔を開けて配列される。ここで、第1櫛歯電極30aと第2櫛歯電極30bとの電極指幅は一定としてもよい。なお、図1において、理解を容易にするために、第2電極指32bと同電位の部分に斜線を付している。
Here, the
このような電極指32の配列方向L1は、面方向成分Zd2を有する。この例では、配列方向L1と面方向成分Zd2とは略平行である。言い換えると、配列方向L1は、電極指32の伸びる方向と直交する方向(電極指32の幅方向)と略同一なっている。
The arrangement direction L1 of
ここで、配列方向L1に沿って、電極指32の間のギャップGpを端から順に1番目、2番目・・・i番目と数え、各ギャップGpをGp1、Gp2・・・・、Gpiとする。なおiは0を除く自然数である。この例ではGp1〜Gp5まで存在する。そして、奇数番目のギャップGp1,Gp3,Gp5の少なくとも1つ(この例ではGp1とGp5と
の2つ)の大きさが、偶数番目のギャップGp(Gp2,Gp4)に比べて大きくなっている。この例では、Gp1、Gp5以外のギャップGp(Gp2,Gp3,Gp4)は同じ大きさとなっている。
Here, the gaps Gp between the
なお、この例では、電極指32の総本数が偶数であるため、ギャップGpの数は奇数個となり、配列方向のどちら側から数えても、奇数番目のギャップGpと偶数番目のギャップGpとが入れ替わることはない。
In this example, since the total number of
このような構成とすることにより、端子T1,T2間に高周波信号が印加されたときに、容量部10aはその内部で歪波を打ち消し合い、歪波を抑制した容量素子1を得ることができる。以下、そのメカニズムについて詳述する。
With such a configuration, when a high frequency signal is applied between the terminals T1 and T2, the
圧電結晶に電極によって電場が印加されると、誘電率の2次の非線形性によってその電場に応じた歪電流が流れ、外部に歪波として出力される。この基本原理は単純であるが、実際の容量素子では、圧電結晶表面に形成されたインターディジタル電極によって圧電結晶の内部に電場が励起されるため、電場は単純な形ではなく、上面と平行な方向の成分と深さ方向成分を持つ。この電場に対し、非等方性の誘電率の非線形性が対応して、それぞれに起因する歪電流(面方向効果、深さ方向効果)を発生させる。実際に観察される歪波はこれらの歪電流の位相(極性)を含めた足し合わせになる。 When an electric field is applied to the piezoelectric crystal by an electrode, a strain current corresponding to the electric field flows due to the second-order nonlinearity of the dielectric constant, and the strain current is output as a distorted wave to the outside. This basic principle is simple, but in an actual capacitive element, the electric field is excited inside the piezoelectric crystal by the interdigital electrode formed on the surface of the piezoelectric crystal, so the electric field is not a simple shape but parallel to the upper surface. It has a directional component and a depth directional component. The non-linearity of the anisotropic dielectric constant corresponds to this electric field, and the strain currents (plane effect, depth effect) caused by each are generated. The distorted waves actually observed are the sum of these distorted currents including their phases (polarities).
各電極指32に高周波信号が印加されると、基板2の内部に電場Eが励起される。電場Eは高電位側から低電位側に向かうような方向に励起される。なお、説明を簡単にするために、電極指32に静的な電圧が印加されているように記述するが、実際に電極指32に印加される信号は高周波の交流信号であり、今後の説明は交流信号のある瞬間の状態に対応している。
When a high frequency signal is applied to each
D1方向においては、一方のバスバー31と他方の電極指32の先端との間に電場が生じる。D2、D3方向においては、一方の電極指32からその両隣の他方の電極指32に向かって電場が発生する。
In the D1 direction, an electric field is generated between one bus bar 31 and the tip of the
なお、各容量部10の端部以外の電極指に対しては、ある電極指(例えば電極指32a)の両隣に対称に別電位の電極指(例えば電極指32b)が存在するため、基板2内に励起される電場は、その電極指の中心軸から見てD1−D3面に対して対称になる。しかし、各容量部10の一番外側に位置する電極指32は、内側に位置する電極指32との間のみに電場が発生するため、D1−D3面に対して非対称になる。
For electrode fingers other than the end of each
また、2次の非線形性に起因する歪電流の方向(極性)は、電場の向きには依存せず、結晶の方位のみに依存する。例えば、電極指32aが高電位になった場合を考えると、ある電極指32aから見た場合、その左隣の電極指32bの方向に向かって発生する電場のD2成分と右隣の電極指32bの方向に向かって発生する電場のD2成分は、大きさが同じで極性が逆になる。しかし、この電場によって発生する歪電流はD2に対して同じ方向(結晶によって異なるが、例えばD2の正の方向)に流れる。
Further, the direction (polarity) of the strain current due to the second-order nonlinearity does not depend on the direction of the electric field, but only on the orientation of the crystal. For example, considering the case where the
このため、ある電極指32aから見た場合、左隣の電極指32bから流れ込む歪電流と、右隣の電極指32bへ流れ出す歪電流が同じ大きさになり、これらが相殺することによって外部へ歪電流が出力されない。
Therefore, when viewed from a
ここで、LiTaO3基板やLiNbO3基板では、結晶のZ軸方向の誘電率の非線形性が大きいため、Z軸方向における電場が歪電流に大きく寄与する。ここで例示している回転Yカット―X伝搬の圧電結晶を用いた場合のZ軸方向の成分は、直交座標系でみると
、D2方向の成分とD3方向の成分とで構成され、D1方向の成分を含まないこととなる。
Here, in the LiTaO 3 substrate and the LiNbO 3 substrate, the non-linearity of the permittivity of the crystal in the Z-axis direction is large, so that the electric field in the Z-axis direction greatly contributes to the strain current. The component in the Z-axis direction when the rotational Y-cut-X propagation piezoelectric crystal illustrated here is used is composed of a component in the D2 direction and a component in the D3 direction in the Cartesian coordinate system, and is composed of the component in the D1 direction. Will not contain the ingredients of.
このため、電場Eを、面方向の成分であるD1方向の電場と、D2方向の電場と、深さ方向成分であるD3方向の電場とに分けると、二つのバスバー31の対向方向におけるD1方向の電場は、Z軸と垂直となり、Z軸方向成分を持たず、歪電流に対する寄与は小さくなる。なお、この部分のD3方向の電場成分は歪み電流に寄与することとなる。しかし、この部分は容量としての寄与は大きくないため、例えば第1バスバー31aと電極指32bの先端との間隔を広くすることで電場を小さくし、歪み電流の発生を抑制することができる。
Therefore, if the electric field E is divided into an electric field in the D1 direction, which is a component in the plane direction, an electric field in the D2 direction, and an electric field in the D3 direction, which is a component in the depth direction, the electric field E is divided into the D1 direction in the opposite direction of the two bus bars 31. The electric field is perpendicular to the Z-axis, has no Z-axis direction component, and contributes less to the strain current. The electric field component in the D3 direction of this portion contributes to the strain current. However, since this portion does not contribute much as a capacitance, for example, by widening the distance between the
これに対して、隣接する電極指32の一方から他方に向かうD2方向の電場やD3方向の電場はZ軸方向の成分を持つため、歪電流の発生に寄与するものとなる。
On the other hand, since the electric field in the D2 direction and the electric field in the D3 direction from one of the
上記の説明を元として、図1の容量部10の場合の歪電流の発生メカニズムと、本発明による歪抑制方法について説明する。容量部10は、偶数の電極指32で構成されている。この場合には、各電極指の間の個数が奇数となり、D2方向の電場に起因する歪電流が発生する。即ち、結晶Z軸の面方向成分Zd2の順方向に沿った、第1電極指32aから第2電極指32bに向かう数Naと、第2電極指32bから第1電極指32aに向かう数Nbとが異なることから、上記した歪電流同士の完全な相殺が起こらなくなり、外部に歪電流が出力される。そこで、数Naと数Nbの数の大小関係で多い方の電極指32間隔を広げることで、広げた部位での電場が小さくなり歪電流が小さくすることができる。これにより、数Naと数Nbの数の大きい方の歪電流を小さくすることで、数の大小関係の差による歪電流の差を打ち消すことができる。
Based on the above description, the mechanism of generating the strain current in the case of the
なお、数Naと数Nbのうち大きい方は、いつでも奇数番目のギャップGpに対応する。すなわち、奇数番目のギャップGpのギャップ間隔を広げることで容量部10全体での歪電流を小さくすることができる。
The larger of several Na and several Nb always corresponds to the odd-numbered gap Gp. That is, the distortion current in the
また、配列方向L1がX軸と直交することから、電極指32により意図せぬ弾性波が発生することを抑制することができる。
Further, since the arrangement direction L1 is orthogonal to the X axis, it is possible to suppress the generation of an unintended elastic wave by the
また、Gp1、Gp5以外のギャップ(Gp2,Gp3,Gp4)は同じ大きさとしているため、電圧が過度に集中することを抑制することができる。 Further, since the gaps (Gp2, Gp3, Gp4) other than Gp1 and Gp5 have the same size, it is possible to prevent the voltage from being excessively concentrated.
さらに、この例では、Gp1,Gp5の2か所で他よりもギャップ間隔を広げている。これにより、2か所で分散して歪電流を減衰させていることから、ギャップ間隔の広げる量を少なくすることができ、その結果、容量を確保することができる。また、ギャップ間隔を広げる2か所を最も配列方向の両外側に位置する電極指32とその一本内側に位置する電極指32との間の組み合わせ(Gp1,Gp5)にすることで、ギャップ間隔を広げることによる容量値の減少を抑制することができる。これにより、素子形状を大型化することなく、歪が小さく、かつ、所望の容量を備える容量素子1を提供することができる。
Furthermore, in this example, the gap interval is wider than the others at two locations, Gp1 and Gp5. As a result, since the distortion current is dispersed at two places to attenuate the strain current, the amount of widening the gap interval can be reduced, and as a result, the capacitance can be secured. In addition, the gap spacing is widened by forming a combination (Gp1, Gp5) between the
ただし、ギャップ間隔を広げる2か所は、奇数番目のギャップGpであれば特に限定されず、この例のように、最も配列方向の両外側に位置する電極指32とその一本内側に位置する電極指32との間の組み合わせ(Gp1,Gp5)に限定されない。例えば、Gp3,Gp5の組み合わせでもよい。
However, the two places where the gap spacing is widened are not particularly limited as long as they are odd-numbered gaps Gp, and as in this example, the
なお、容量部10が偶数本の電極指32で構成されている場合は、数Naと数Nbの差は1本になるため、1本分の歪電流が発生する。1つのギャップGpの間隔を広げること
により、この1本分の歪電流を低減することができるが、完全に0にするにはギャップGpの間隔を無限大にする必要がある。しかし、2つ以上のギャップGpの間隔を広げることにより歪電流を完全に相殺させることができるようになる。
When the
例えば、上述の例のように2つのギャップGpにおいてその間隔を広げ、それぞれで発生する歪電流を通常の間隔時の1/2にすることで、2つのギャップGpを合計してギャップGp1個分の歪電流が発生するように調整することができる。こうすることにより、仮想的に数Naと数Nbで発生する歪電流の大きさが等しくなり、歪電流を相殺すえることができる。 For example, by widening the interval between the two gaps Gp as in the above example and halving the distortion current generated at each of the two gaps Gp, the two gaps Gp are totaled for one gap Gp. It can be adjusted so that the distortion current of is generated. By doing so, the magnitudes of the strain currents generated at several Na and several Nb are virtually equal, and the strain currents can be offset.
ただし、ギャップGpの間隔を広げすぎると2つのギャップGpを合計した歪電流がギャップGp1個分の歪電流を下回るようになり、完全には相殺することができなくなる。そこで、奇数番目のギャップGpの間隔を広げる量の上限は、偶数番目のギャップGp1か所により発生する歪電流の大きさにより推定できる。 However, if the interval between the gaps Gp is too wide, the distortion current obtained by adding the two gaps Gp becomes less than the distortion current for one gap Gp, and cannot be completely canceled. Therefore, the upper limit of the amount of widening the interval of the odd-numbered gap Gp can be estimated from the magnitude of the distortion current generated at one even-numbered gap Gp.
なお、Z軸成分を有するもう一方向の電場である、D3方向における電場について検討する。この例では、配列方向の両外側に位置する電極指32以外の電極指32は、第1電極指32aと第2電極種32bとが同数であり、第1電極指32aから出力される歪と第2電極指32bから出力される歪とが相殺される。そして、配列方向の両外側に位置する電極指32は互いに極性が異なる。このため、両外側の電極指32において発生する歪みは相殺される。以上より、電極指32の総本数が偶数の場合には、Z軸成分のうち面方向成分を考慮して図1に示す形状とすればよい。
In addition, an electric field in the D3 direction, which is an electric field in the other direction having a Z-axis component, will be examined. In this example, the
<容量素子1A〜1B)
上述の例では、Gp1,Gp5の2か所で他よりもギャップ間隔を広げたが、この限りではない。例えば、図3(a)に示すように、1か所でギャップ間隔を広げてもよい。図3(a)に示す容量素子1Aでは、ギャップGp3において他のギャップに比べてギャップ間隔を大きくしている。このような構成とすることで、容量が減少する部位が1か所となるので容量を確保することができる。また、面方向の電界に起因する歪電流のない2つの容量部に分割した構成とみなすこともできるので、歪電流を低減することができる。
<Capacitive elements 1A to 1B)
In the above example, the gap interval is wider than the others at two locations, Gp1 and Gp5, but this is not the case. For example, as shown in FIG. 3A, the gap interval may be widened at one place. In the capacitive element 1A shown in FIG. 3A, the gap interval is larger in the gap Gp3 than in other gaps. With such a configuration, the capacity can be secured because there is only one portion where the capacity is reduced. Further, since it can be regarded as a configuration divided into two capacitance portions having no distortion current due to the electric field in the plane direction, the distortion current can be reduced.
1か所でギャップを広げる場合は、奇数番目のギャップ(Gp1,Gp5)であれば他の位置であってもよい。 When widening the gap at one place, it may be at another position as long as it is an odd-numbered gap (Gp1, Gp5).
また、図3(b)に示す容量素子1Bのように奇数番目の全てのギャップGpのギャップ間隔を広げてもよい。すなわち、Gp1,Gp3,Gp5の3か所で他よりもギャップ間隔を広げている。その場合には、3か所で分散して歪電流を減衰させていることから、図1に示す容量素子1よりも、さらに個々のギャップGp1,GP3,Gp5の間隔を広げる量を少なくすることができる。
Further, the gap spacing of all the odd-numbered gaps Gp may be widened as in the capacitive element 1B shown in FIG. 3 (b). That is, the gap interval is wider than the others at three locations, Gp1, Gp3, and Gp5. In that case, since the strain current is attenuated by being dispersed at three places, the amount of widening the interval between the individual gaps Gp1, GP3, and Gp5 should be smaller than that of the
<容量素子1C>
上述の容量素子1は、容量部10の電極指32の総本数が偶数の場合について説明したが、奇数の容量素子1Cであってもよい。以下、容量素子1と同様の部分の説明は省略し、異なる部分のみについて説明する。
<Capacitive element 1C>
Although the case where the total number of
図4に、容量素子1Cの平面図を示す。図4に示す通り、容量部10の電極指32の総本数は奇数となっている。すなわち、第1電極指32aの本数は第2電極指32bの本数よりも1本少なくなっている。すなわち、電極指32の配列方向において両外側に位置する電極指32は第2電極指32bとなっている。
FIG. 4 shows a plan view of the capacitive element 1C. As shown in FIG. 4, the total number of
そして、面方向成分Zd2に沿い、その順方向(−側から+側へと向かう向き)でみたときに、第1電極指32aから第2電極指32bに向かうギャップGpxのうち少なくとも1つが他のギャップ(例えば、第2電極指32bから第1電極指32aに向かうギャップGpy)に比べて、ギャップ間隔が大きくなっている。
Then, when viewed in the forward direction (direction from the − side to the + side) along the surface direction component Zd2, at least one of the gaps Gpx from the
この例では、Gp2,Gp4のいずれかが、Gp1,Gp3に比べギャップ間隔が広くなっている。なお、このような、複数の電極指32の総本数が奇数本の場合には、圧電結晶の結晶軸に対する方向が重要となり、Zd2方向の順方向に沿ったときのGpxと逆方向に沿ったときのGpxとは等価ではない。
In this example, any of Gp2 and Gp4 has a wider gap interval than Gp1 and Gp3. When the total number of the plurality of
このように構成することで、容量部10aで発生する歪波の発生を抑制することができる。以下、そのメカニズムについて説明する。
With this configuration, it is possible to suppress the generation of distorted waves generated in the
容量素子1Cにおいて、電極指32の配列方向L1と圧電結晶のZ軸成分との関係性は容量素子1の場合と同様であるため、D2方向の電場とD3方向の電場が歪波に寄与する。ここで、D2方向の電場について検討すると、容量部10において電極指32間の数は偶数となり、前記した相殺の原理により歪波の発生は抑制された構成になっている。言い換えると、結晶Z軸の面方向成分Zd2の順方向に沿った、第1電極指32aから第2電極指32bに向かう数Naと、第2電極指32bから第1電極指32aに向かう数Nbとが同じことから、1つの容量部10内で歪波が相殺される。すなわち、面方向成分に起因する歪波の出力は基本的には無視できる。
In the capacitive element 1C, the relationship between the arrangement direction L1 of the
次に、D3方向の電場について検討する。ここで、前述の通り、容量部10の一番外側(端部)に位置する電極指32以外のある電極指32aから見た場合、その左隣の電極指32bとの間に発生する電場のD3方向の成分は、その電極指32間中央部を通るD1−D3面に対して反対称になっている。しかし、歪電流は電場の方向ではなく、結晶軸で決まる方向に流れるため、ある電極指32aに流れ込む歪電流と、その左隣の電極指32bに流れ込む歪電流は大きさが等しくなる。このため、この電流が相殺し、外部に歪電流が発生しない。しかし、容量素子1Cの端部の電極指32とその隣の電極指32に対しては、逆方向の隣に電極指がないため、端部の電極指32と一つ内側の電極指32の中央部を通るD1−D3面に対して電場が完全に反対称にはならない。このため、双方の電極に流れ込む歪電流が完全には相殺されず、外部に歪電流が出力される。
Next, the electric field in the D3 direction will be examined. Here, as described above, when viewed from a
ここで、容量素子1Cにおいて、容量部10の外側に位置する電極指32は同じ極性の電極指となっている。例えば、図4においては第2電極指32bとなっている。このため、D3方向の電場の非対称形状に起因する歪電流の極性は第1電極指32aから第2電極指32bに出力される方向を有するものとなる。
Here, in the capacitance element 1C, the
容量素子1Cは、このD3方向(厚み方向)に起因する歪電流の出力と極性の異なる歪電流をD2方向(面方向)で敢えて発生させることで、歪電流を打ち消し合い、全体としての歪電流の出力を抑制するものである。 The capacitive element 1C intentionally generates a distortion current having a polarity different from the output of the distortion current due to the D3 direction (thickness direction) in the D2 direction (plane direction), thereby canceling the distortion currents and canceling the distortion current as a whole. It suppresses the output of.
具体的には、本来の奇数本の電極指32で構成される容量部10は面方向成分に起因する歪波の出力は基本的には無視できるが、ギャップGpxの少なくとも1つを大きくすることで、第1電極指32aから第2電極指32bに出力される歪電流を小さくしてバランスを崩して、トータルとして第2電極指32bから第1電極指32aに歪電流を発生させる。
Specifically, the
このように、容量素子1Cは、容量素子1,1A,1Bとは電極指32の本数が異なることから、歪電流の発生要因の方向は異なる。しかしながら、発生する歪電流を同じ「面
方向成分の電界強度を調整する」ことで打ち消すという点で共通する。
As described above, since the capacitance element 1C has a different number of
なお、基板2として42°Y−XカットのLT基板を用いる場合には、面方向成分Zd2に起因する歪波の出力は、厚み方向成分Zd3に起因する歪波の出力よりも大きくなる。このため、容量素子1Cは容量素子1に比べ、厚み方向に起因する歪波自体が小さくなり、歪波出力をより抑制することができる。また、ギャップGpxのギャップ間隔を広げる量も少なくすることができる。
When a 42 ° YX cut LT substrate is used as the
<その他>
上述の容量素子において、配列方向L1を面方向成分Zd2とした場合について説明しているが、それらの成分を有していればよく、D2方向、D1方向に対して角度をなすようにしてもよい。
<Others>
In the above-mentioned capacitive element, the case where the arrangement direction L1 is set to the plane direction component Zd2 has been described, but it suffices to have those components, and the angles may be formed in the D2 direction and the D1 direction. Good.
具体的には、配列方向L1が面方向成分Zd2を有することで2つの容量部10間で歪電流を打ち消す構成の場合には、L1とZd2とでなす角度を45°以下(すなわち―45°〜+45°、閾値を含む)とすればよく、10°以下(−10°〜+10°、閾値を含む)とすることで、より効果的に2つの容量部10間で歪電流を打ち消すことができる。
Specifically, in the case of a configuration in which the arrangement direction L1 has the surface direction component Zd2 to cancel the distortion current between the two
また、上述の容量素子を複数個備えてもよい。複数の容量素子を並列接続や直列接続することで所望の容量を実現させることができる。 Further, a plurality of the above-mentioned capacitive elements may be provided. A desired capacitance can be realized by connecting a plurality of capacitance elements in parallel or in series.
<弾性波装置>
次に、本発明の弾性波装置の一実施形態について、図5を用いて説明する。図5に示すように、弾性波装置100は、基板2の上面2AにIDT電極50を備え、このIDT電極50と容量素子1とが電気的に接続されている。さらにこの例では、IDT電極50と電気的に接続された外部端子60と、IDT電極50を収容するカバー70とを備えている。図8では、カバー70が配置される部分を破線で示し、カバーを取り外した状態を示している。
<Elastic wave device>
Next, an embodiment of the elastic wave device of the present invention will be described with reference to FIG. As shown in FIG. 5, the
IDT電極50の構造は、基本的に容量部10の一対の櫛歯電極30と同様であり、1対のバスバー51と電極指52と反射器53とを備える。IDT電極50において、互いに異なる電位に接続された電極指52が互い違いに交差するように配列されている。この配列方向は、圧電結晶のX軸に沿った方向となっている。このような構成とすることで、X軸に沿って弾性波が励振する1ポート型の共振子となる。通常は、容量素子10は接続されるIDT電極50と同時に形成されるため、上記の構成(材料、厚み等々)は容量素子10と同じになることが一般的である。
The structure of the IDT electrode 50 is basically the same as that of the pair of
このようなIDT電極50に対して、容量素子1を並列接続することにより、共振子の反共振周波数と共振周波数との差を小さくすることができる。
By connecting the
なお、容量素子1の各容量部10の電極指32のピッチと、IDT電極50の電極指52のピッチPt1とは異ならせてもよい。IDT電極50において弾性波を励振させるための高周波信号が入力されたときに容量部10での影響を抑制するためである。なお、この例では、容量素子1の配列方向L1をX軸と直交する方向とすることで、容量素子1において意図せぬ弾性波を励振することを抑制している。
The pitch of the
また、容量素子1の容量部10の一方の電極指32の先端から他方のバスバー31までの距離は、IDT電極50の一方の電極指52の先端から他方のバスバー51までの距離よりも大きくしてもよい。この場合には、IDT電極50において弾性波のロスを少なく
することができる一方で、容量素子1において意図せぬ歪が発生することを抑制することができる。
Further, the distance from the tip of one
また、この例では、IDT電極50の電極指52の交差領域を配列方向に延長させた領域の外側に容量素子1を配置している。このような構成とすることで、IDT電極50で励振された弾性波の振動が容量素子1に伝わることを防ぎ、耐電力性を高めることができる。
Further, in this example, the
上面2Aにキャップ状のカバー70を設けた弾性波装置100を、図6に示すように回路基板200に端子120を介して実装することで、弾性波モジュール210を提供することができる。
The
なお、上述の例では、容量素子1もカバー70の内部に収容した例を示したが、これに限定されない。例えば、容量素子1はカバー70の外側に配置してもよいし、カバー70と上面2Aとで挟まれるようにカバー70の直下に設けてもよい。容量素子1の上にカバー70を配置させることにより、容量素子1の容量部10がカバー70と接することとなる。この場合には、IDT電極50の電極指52の交差領域を配列方向に延長させた領域に容量素子1を設けた場合であっても、IDT電極50による振動をカバーが抑えることができ、耐電力性にすぐれた弾性波装置を提供することができる。
In the above example, the
上述の例では容量素子1を用いた場合について説明したが、他の容量素子であってもよい。
In the above example, the case where the
上述の容量素子による歪電流抑制の効果を確認するために、実際に容量素子1を作製し、歪の測定を行った。容量素子1は以下の仕様で作製した。
In order to confirm the effect of suppressing the strain current by the above-mentioned capacitive element, the
<基本構成>
基板2 :42°Yカット−X伝播のLiTaO3基板
導電膜15:AlCu 400nm厚
電極指32:幅 1μm
交差幅 200μm
本数 10本
Gp2〜8の大きさ: 1μm
<Basic configuration>
Substrate 2: 42 ° Y-cut-X propagation LiTaO 3 substrate Conductive film 15: AlCu 400 nm thick Electrode finger 32:
Number of 10 Gp2-8 Size: 1 μm
<各実施例構成>
Gp1,Gp9の大きさ:1.5μm、2.0μm、2.5μm、3.0μm、3.5μm、4.0μm、5.0μm、8.0μm
以下、Gp1の大きさを「Gp1=」のように表すことがある。
<Structure of each example>
Sizes of Gp1 and Gp9: 1.5 μm, 2.0 μm, 2.5 μm, 3.0 μm, 3.5 μm, 4.0 μm, 5.0 μm, 8.0 μm
Hereinafter, the magnitude of Gp1 may be expressed as "Gp1 =".
<比較例構成>
比較例1
Gp1,Gp9の大きさ:Gp2と同じ
比較例2
Gp1,Gp9の大きさ:0.75μm
<Comparative example configuration>
Comparative Example 1
Size of Gp1 and Gp9: Same as Gp2 Comparative Example 2
Size of Gp1 and Gp9: 0.75 μm
このような実施例および比較例1の容量素子について、2次の非線形による歪として、第2高調波(H2)をシミュレーションおよび実測定した。第2高調波の測定系を図7に示す。図7に示すように、本測定系は、発信器SGからの信号をパワーアンプ(PA)、アイソレーター(ISO)、PAからの基本波のみを通すバンドパスフィルタ(BPF)
、方向性結合(Coupler)、減衰器(ATT)を介して測定対象物(DUT)に信号を印加する。そしてDUTからの反射波をCouplerで分岐してハイパスフィルタ(HPF)を介して測定器(SA)に入力する。具体的には、発振器SGからの出力をPAで22dBmまで増幅し、プローブにてDUTである容量素子に印加した。そして反射波をCouplerで取り出し、基本波成分をHPFで取り除き、基本波の2倍の周波数成分(第2高調波H2)を測定した。
For the capacitive elements of such Examples and Comparative Example 1, the second harmonic (H2) was simulated and actually measured as distortion due to the second-order nonlinearity. The measurement system of the second harmonic is shown in FIG. As shown in FIG. 7, this measurement system is a bandpass filter (BPF) that passes the signal from the transmitter SG through only the fundamental wave from the power amplifier (PA), isolator (ISO), and PA.
A signal is applied to the object to be measured (DUT) via a directional coupling (Coupler) and an attenuator (ATT). Then, the reflected wave from the DUT is branched by the Coupler and input to the measuring instrument (SA) via the high-pass filter (HPF). Specifically, the output from the oscillator SG was amplified to 22 dBm by PA and applied to a capacitive element which is a DUT by a probe. Then, the reflected wave was taken out by Coupler, the fundamental wave component was removed by HPF, and the frequency component (second harmonic H2) twice that of the fundamental wave was measured.
また、図8(a)に、比較例1,2および実施例の入力する高周波信号を変えたときの歪出力の大きさを示す。すなわち、Gp1,Gp9の大きさを0.75μm〜8μmとしたときの、入力する高周波信号を変えたときの歪出力の大きさを示す。図8(a)において、縦軸は第2高調波H2の出力(単位:dBm)を、横軸は入力する信号の周波数(単位:MHz)を示している。この図からも明らかなように、ギャップを広げることで、全周波数帯にて歪電流が抑制されている様子を確認できた。 Further, FIG. 8A shows the magnitude of the distortion output when the high frequency signals input in Comparative Examples 1 and 2 and Examples are changed. That is, it shows the magnitude of the distortion output when the input high frequency signal is changed when the magnitudes of Gp1 and Gp9 are 0.75 μm to 8 μm. In FIG. 8A, the vertical axis represents the output (unit: dBm) of the second harmonic H2, and the horizontal axis represents the frequency (unit: MHz) of the input signal. As is clear from this figure, it was confirmed that the distortion current was suppressed in all frequency bands by widening the gap.
さらに、図8(b)に、図8(a)の各歪電流の平均値とギャップの大きさとの相関を表す線図を示す。図8(b)に示す通り、ギャップを広げていくことで、歪出力は小さくなっていきGp1=Gp9=1.5μmとしたところで極小値を取る。そして、その後、さらにギャップGpを広げることで歪出力は増加していき、Gp1=Gp9=1.0μmの比較例1の値に収束していく様子が確認された。これは、Gp1、Gp9が十分に広くなった場合、Gp1、Gp9で発生する歪電流が無くなり、結果としてギャップ1個分の
歪電流が相殺されずに残るという理論予想と合致する。
Further, FIG. 8B shows a diagram showing the correlation between the average value of each strain current in FIG. 8A and the size of the gap. As shown in FIG. 8B, by widening the gap, the distortion output becomes smaller and the minimum value is taken when Gp1 = Gp9 = 1.5 μm. After that, it was confirmed that the distortion output increased by further widening the gap Gp and converged to the value of Comparative Example 1 of Gp1 = Gp9 = 1.0 μm. This is consistent with the theoretical expectation that when Gp1 and Gp9 become sufficiently wide, the distortion current generated at Gp1 and Gp9 disappears, and as a result, the distortion current for one gap remains without being offset.
次に、図9(a)にGp1,Gp9の大きさを0.5μm〜2.5μmとしたときのシミュレーションの結果を、図9(b)にGp1,Gp9の大きさを0.75μm〜3μmとした場合の実測の結果を示す。図9において、横軸は、Gp1,Gp9ギャップ間隔を、縦軸は第2高調波H2の出力(単位:dBm)を示している。 Next, FIG. 9A shows the simulation results when the sizes of Gp1 and Gp9 are 0.5 μm to 2.5 μm, and FIG. 9B shows the results of the simulation when the sizes of Gp1 and Gp9 are 0.75 μm to 3 μm. The result of the actual measurement is shown. In FIG. 9, the horizontal axis represents the Gp1 and Gp9 gap intervals, and the vertical axis represents the output (unit: dBm) of the second harmonic H2.
シミュレーションと実測値とはよく一致しており、歪電流発生および抑制のメカニズムが妥当であることを示している。そして、シミュレーション,実測値共に、特定部位(奇数番目)のギャップGpを広げることで歪電流は比較例に比べて小さくなり、一定のギャップGpの大きさのときに極小値をとる。すなわち、通常のギャップ間隔の1.5倍程度とすることで、歪電流をより小さくすることができる。 The simulated and measured values are in good agreement, indicating that the mechanism of strain current generation and suppression is valid. Then, in both the simulation and the measured value, the distortion current becomes smaller than that of the comparative example by widening the gap Gp of the specific part (odd number), and the minimum value is taken when the size of the gap Gp is constant. That is, the distortion current can be made smaller by setting the gap interval to about 1.5 times the normal gap interval.
また、奇数番目のギャップGpの大きさを小さくすると、全てのギャップGpの大きさが同じときに比べて歪電流が大きくなっていることが分かる。この結果から、以下のことが推測できる。 Further, it can be seen that when the magnitude of the odd-numbered gap Gp is reduced, the distortion current is larger than when the magnitudes of all the gap Gp are the same. From this result, the following can be inferred.
すなわち、この構成は別の見方をすれば、偶数番目のギャップGpを広げた構成とみることもできる。特に電極指32の本数を4本とすれば、ギャップGpはギャップGp1〜Gp3となり、ギャップGp2の大きさがGp1,Gp3より大きい構成となる。具体的には、奇数番目のギャップGp(Gp1,Gp3)の大きさが0.75μmのときに偶数番目のギャップ(Gp2)の大きさを1μmとした構成となる。そして偶数番目のギャップが大きいときには他の全てのギャップの大きさが同じときに比べ特性が悪化していることが分かる。言い換えると、偶数番目のギャップを大きくすると特性は悪化することが推測される。
That is, from another point of view, this configuration can be regarded as a configuration in which the even-numbered gap Gp is widened. In particular, if the number of
このことから、「奇数番目」のギャップGpを「大きくする」ことが重要であることが確認できた。 From this, it was confirmed that it is important to "increase" the "odd number" gap Gp.
本開示によれば、奇数番目のギャップGpを大きくすれば、全てのギャップGpが同じ
幅の場合よりも歪出力を低減することができることを確認した。
According to the present disclosure, it has been confirmed that if the odd-numbered gap Gp is increased, the distortion output can be reduced as compared with the case where all the gap Gp have the same width.
奇数番目のギャップGpのうち2つのギャップGpの幅を広くする場合は、広くするギャップ幅を他のギャップ幅の1.5倍程度とすることで、歪出力を極小にすることができる。さらにギャップ幅を広げていくと、歪低減効果は減少していき、全てのギャップ幅が等しい場合の比較例1の値に収束していく。ギャップ幅を広くしすぎるとサイズが大型化するので、2つのギャップの幅を広くする場合は、広くするギャップ幅は偶数番目のギャップ幅の1.1倍から5倍が好ましい。歪出力を極小化できるという観点では、1.25倍から2倍がより好ましい。3つ以上のギャップGpの幅を広げる場合も、歪出力を極小にする最適な幅を適宜設定することができる。 When widening the widths of two gaps Gp among the odd-numbered gaps Gp, the distortion output can be minimized by setting the widening gap width to about 1.5 times the other gap widths. As the gap width is further widened, the distortion reduction effect decreases and converges to the value of Comparative Example 1 when all the gap widths are equal. If the gap width is made too wide, the size will increase. Therefore, when the widths of the two gaps are widened, the widened gap width is preferably 1.1 to 5 times the even-numbered gap width. From the viewpoint that the distortion output can be minimized, 1.25 to 2 times is more preferable. Even when the width of three or more gaps Gp is widened, the optimum width for minimizing the distortion output can be appropriately set.
1:容量素子
2:基板
10:容量部
32:電極指
32a:第1電極指
32b:第2電極指
100:弾性波装置
210:弾性波モジュール
Gp:ギャップ
1: Capacitive element 2: Substrate 10: Capacitive portion 32:
Claims (4)
前記基板の上面に配置された、複数の第1電極指と、これと異なる電位に接続された、前記第1電極指よりも1本多い複数の第2電極指と、を備え、
前記第1電極指と前記第2電極指とは互い違いに間隔をあけて配列されており、その配列方向は、前記圧電結晶のZ軸成分を前記上面に投影した面方向成分を有し、
前記面方向成分の順方向に沿って、前記第1電極指から前記第2電極指に向かうギャップのうち少なくとも1つは、他の電極指の間のギャップの大きさよりも大きい、容量素子。 A substrate made of piezoelectric crystals and
A plurality of first electrode fingers arranged on the upper surface of the substrate and a plurality of second electrode fingers connected to different potentials than the first electrode finger are provided.
The first electrode finger and the second electrode finger are alternately arranged at intervals, and the arrangement direction has a plane direction component in which the Z-axis component of the piezoelectric crystal is projected onto the upper surface.
A capacitive element in which at least one of the gaps from the first electrode finger to the second electrode finger along the forward direction of the surface direction component is larger than the size of the gap between the other electrode fingers.
前記IDT電極に電気的に接続された、請求項1に記載の容量素子と、を備えた弾性波装置。 The IDT electrode provided on the upper surface and
The IDT electrode is electrically connected to the acoustic wave device and a capacitive element according to claim 1.
前記カバーは、前記容量素子の上に位置する、請求項2に記載の弾性波装置。 Further provided with a cover disposed on the upper surface and accommodating the IDT electrode.
The elastic wave device according to claim 2 , wherein the cover is located on the capacitive element.
該弾性波装置を実装する回路基板と、を有する弾性波モジュール。 The elastic wave device according to claim 2 or 3 ,
An elastic wave module having a circuit board on which the elastic wave device is mounted.
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