JP6718612B2 - SiC junction field effect transistor and SiC complementary junction field effect transistor - Google Patents
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Description
本発明は、炭化珪素（ＳｉＣ）基板を用いて形成されたノーマリオフ型のＳｉＣ接合型電界効果トランジスタ（以下、「ＳｉＣ ＪＦＥＴ」という）、及び、このＪＦＥＴで構成されたｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴを備えたＳｉＣ相補型接合型電界効果トランジスタ（以下、「ＳｉＣ相補型ＪＦＥＴ」という）に関する。 The present invention relates to a normally-off type SiC junction field effect transistor (hereinafter, referred to as “SiC JFET”) formed by using a silicon carbide (SiC) substrate, and an n-channel JFET and a p-channel JFET configured by this JFET. And a SiC complementary junction field effect transistor (hereinafter referred to as "SiC complementary JFET").
炭化珪素（ＳｉＣ）は、絶縁破壊電界強度がシリコン（Ｓｉ）に比べて約１０倍高いため、Ｓｉの限界を超える高耐圧パワーデバイスが開発されている。 Since silicon carbide (SiC) has a dielectric breakdown electric field strength which is about 10 times higher than that of silicon (Si), a high breakdown voltage power device exceeding the limit of Si has been developed.
一方、現在の半導体集積回路は、主にシリコン（Ｓｉ）で作製されているが、産業分野においては、自動車や航空機のエンジン制御、自動車タイヤのモニター、宇宙用エレクトロニクスなど、Ｓｉでは実現不可能な２００℃以上の高温において動作する集積回路が渇望されている。 On the other hand, current semiconductor integrated circuits are mainly made of silicon (Si), but in the industrial field, such as engine control of automobiles and aircraft, automobile tire monitors, space electronics, etc. cannot be realized with Si. There is a craving for integrated circuits that operate at high temperatures, above 200°C.
ＳｉＣは、バンドギャップがＳｉに比べて約３倍高いため、５００℃以上の高温環境下で動作する集積回路が作製可能である。 Since the band gap of SiC is about 3 times higher than that of Si, it is possible to manufacture an integrated circuit that operates in a high temperature environment of 500° C. or higher.
ＳｉＣ基板を用いて作製した集積回路として、例えば、非特許文献１には、相補型ＭＯＳＦＥＴで構成された集積回路が、非特許文献２には、ｎチャネルＪＦＥＴで構成された集積回路が開示されている。また、特許文献１には、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとを半絶縁性のＳｉＣ層で絶縁分離した相補型ＪＦＥＴが開示されている。 As an integrated circuit manufactured by using a SiC substrate, for example, Non-Patent Document 1 discloses an integrated circuit composed of complementary MOSFETs, and Non-Patent Document 2 discloses an integrated circuit composed of n-channel JFETs. ing. In addition, Patent Document 1 discloses a complementary JFET in which an n-channel JFET and a p-channel JFET are insulated and separated by a semi-insulating SiC layer.
しかしながら、非特許文献１に開示された相補型ＭＯＳＦＥＴは、ＳｉＣとゲート酸化膜との界面に高密度の欠陥や電荷が存在するため、しきい値電圧が温度により大きく変動し、安定した動作ができないという問題がある。また、ゲート酸化膜が高温で劣化するという問題もある。 However, the complementary MOSFET disclosed in Non-Patent Document 1 has a high density of defects and charges at the interface between the SiC and the gate oxide film, so that the threshold voltage fluctuates greatly with temperature, and stable operation is achieved. There is a problem that you can not. There is also a problem that the gate oxide film deteriorates at high temperature.
また、非特許文献２に開示された集積回路は、ｎチャンネルＪＦＥＴのみを用いているため、相補型回路を組むことができず、消費電力が著しく大きいという問題がある。加えて、このｎチャネルＪＦＥＴは、ノーマリオン型の素子であるため、駆動回路が複雑になるという問題がある。 Further, since the integrated circuit disclosed in Non-Patent Document 2 uses only the n-channel JFET, there is a problem that a complementary circuit cannot be assembled and power consumption is extremely large. In addition, since this n-channel JFET is a normally-on type element, there is a problem that the driving circuit becomes complicated.
また、特許文献１に開示された相補型ＪＦＥＴは、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとを、ホットウォールＣＶＤ法で形成されたイントリンシックＳｉＣ層で絶縁分離する構造になっており、微細なトレンチ形成、埋め込み成長、表面平坦化研磨を繰り返す必要があるため、作製プロセスが非常に複雑になるという問題がある。 The complementary JFET disclosed in Patent Document 1 has a structure in which an n-channel JFET and a p-channel JFET are insulated and separated by an intrinsic SiC layer formed by a hot wall CVD method, and a fine trench is formed. Since it is necessary to repeat the buried growth and the surface flattening polishing, there is a problem that the manufacturing process becomes very complicated.
今まで、ＳｉＣ基板を用いた集積回路に関する研究はいくつか報告されているが、高温動作が確認されたに留まり、いずれも、高温で安定に動作しない、消費電力が大きい、広範囲でノーマリオフの動作が得られない、作製が困難、等の課題を残し、未だ実用化できるレベルには至っていない。 Up to now, some studies on integrated circuits using SiC substrates have been reported, but only high temperature operation has been confirmed. None of them operate stably at high temperature, power consumption is large, and normally off operation in a wide range. However, it has not yet reached a level at which it can be put to practical use.
本発明は、上記課題に鑑みなされたもので、その主な目的は、高温で安定に動作可能で、消費電力が極めて小さく、かつ作製が容易な、ノーマリオフ型のＳｉＣ接合型電界効果トランジスタ及びＳｉＣ相補型接合型電界効果トランジスタを提供することにある。 The present invention has been made in view of the above problems, and its main object is to provide a normally-off type SiC junction field effect transistor and a SiC that can operate stably at high temperatures, have extremely low power consumption, and are easy to manufacture. It is to provide a complementary junction field effect transistor.
本発明に係るＳｉＣ接合型電界効果トランジスタは、半絶縁性ＳｉＣ基板と、半絶縁性ＳｉＣ基板の主面に形成された第１導電型のチャネル領域と、チャネル領域の主面に形成された第２導電型のゲート領域と、チャネル領域の主面であって、ゲート領域を挟んで形成された第１導電型のソース領域及びドレイン領域とを備え、チャネル領域の不純物濃度をＮ（ｃｍ−３）、ゲート領域下におけるチャネル領域の厚さをＤ（ｃｍ）としたとき、ＮＤ２＜３×１０７ｃｍ−１を満たすことを特徴とする。 A SiC junction type field effect transistor according to the present invention is a semi-insulating SiC substrate, a first conductivity type channel region formed on the main surface of the semi-insulating SiC substrate, and a first conductivity type channel region formed on the main surface of the channel region. The semiconductor device includes a two-conductivity-type gate region and a first-conductivity-type source region and a drain region, which are formed on the main surface of the channel region and sandwich the gate region, and have an impurity concentration of N (cm −3) in the channel region. ), where ND 2 <3×10 7 cm −1 is satisfied, where D (cm) is the thickness of the channel region under the gate region.
本発明に係る他のＳｉＣ接合型電界効果トランジスタは、半絶縁性ＳｉＣ基板と、半絶縁性ＳｉＣ基板の主面側に形成された第１導電型の埋込チャネル領域と、半絶縁性ＳｉＣ基板の主面であって、埋込チャネル領域上に形成された第２導電型のゲート領域と、半絶縁性ＳｉＣ基板の主面であって、埋込チャネル領域上に、ゲート領域を挟んで形成された第１導電型のソース領域及びドレイン領域とを備え、埋込チャネル領域の不純物濃度をＮ（ｃｍ−３）、埋込チャネル領域の厚さをＬ（ｃｍ）としたとき、ＮＬ２＜３×１０７ｃｍ−１を満たすことを特徴とする。 Another SiC junction field effect transistor according to the present invention is a semi-insulating SiC substrate, a first conductivity type buried channel region formed on the main surface side of the semi-insulating SiC substrate, and a semi-insulating SiC substrate. And a second conductivity type gate region formed on the buried channel region, and a main surface of the semi-insulating SiC substrate on the buried channel region with the gate region interposed therebetween. NL 2 <wherein the buried channel region has an impurity concentration of N (cm −3 ) and the buried channel region has a thickness of L (cm). It is characterized by satisfying 3×10 7 cm −1 .
本発明に係るＳｉＣ相補型接合型電界効果トランジスタは、半絶縁性ＳｉＣ基板に、ｎチャネル接合型電界効果トランジスタと、ｐチャネル接合型電界効果トランジスタとが形成されたＳｉＣ相補型接合型電界効果トランジスタであって、ｎチャネル接合型電界効果トランジスタ及びｐチャネル接合型電界効果トランジスタは、それぞれ、上記のノーマリオフ型のＳｉＣ接合型電界効果トランジスタで構成されており、ｎチャネル接合型電界効果トランジスタのチャネル領域または埋込チャネル領域と、ｐチャネル接合型電界効果トランジスタのチャネル領域または埋込チャネル領域とは、半絶縁性ＳｉＣ基板内において、互いに離間して形成されていることを特徴とする。 A SiC complementary junction field effect transistor according to the present invention is a SiC complementary junction field effect transistor in which an n-channel junction field effect transistor and a p-channel junction field effect transistor are formed on a semi-insulating SiC substrate. The n-channel junction type field effect transistor and the p-channel junction type field effect transistor are each configured by the above normally-off type SiC junction type field effect transistor, and the channel region of the n-channel junction type field effect transistor is used. Alternatively, the buried channel region and the channel region or the buried channel region of the p-channel junction field effect transistor are formed in the semi-insulating SiC substrate so as to be separated from each other.
本発明に係る他のＳｉＣ接合型電界効果トランジスタは、ＳｉＣ基板と、ＳｉＣ基板上に形成された第１導電型の低濃度エピタキシャル層と、低濃度エピタキシャル層の主面に形成された第２導電型のウェル領域と、ウェル領域内に形成された第１導電型のチャネル領域と、チャネル領域の主面に形成された第２導電型のゲート領域と、チャネル領域の主面であって、ゲート領域を挟んで形成された第１導電型のソース領域及びドレイン領域とを備え、チャネル領域の不純物濃度をＮ（ｃｍ−３）、ゲート領域下におけるチャネル領域の厚さをＬ（ｃｍ）としたとき、ＮＬ２＜３×１０７ｃｍ−１を満たすことを特徴とする。 Another SiC junction field effect transistor according to the present invention is a SiC substrate, a first conductivity type low concentration epitaxial layer formed on the SiC substrate, and a second conductivity type formed on the main surface of the low concentration epitaxial layer. Type well region, a first conductivity type channel region formed in the well region, a second conductivity type gate region formed on the main surface of the channel region, and a main surface of the channel region, A source region and a drain region of the first conductivity type formed with the region sandwiched are provided, the impurity concentration of the channel region is N (cm −3 ), and the thickness of the channel region below the gate region is L (cm). At this time, NL 2 <3×10 7 cm −1 is satisfied.
本発明によれば、高温で安定に動作可能で、消費電力が極めて小さく、かつ作製が容易な、ノーマリオフ型のＳｉＣ接合型電界効果トランジスタ及びＳｉＣ相補型接合型電界効果トランジスタを提供することができる。 According to the present invention, it is possible to provide a normally-off type SiC junction type field effect transistor and an SiC complementary type junction type field effect transistor which can operate stably at high temperature, have extremely low power consumption, and are easy to manufacture. ..
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The present invention is not limited to the embodiments below. Further, appropriate changes can be made without departing from the scope of the effect of the present invention.
図１は、ｎチャネル型のＳｉＣ ＪＦＥＴの構成を模式的に示した面図である。半絶縁性のＳｉＣ基板１０の上に、ｎ型のチャネル領域１１が形成され、チャネル領域１１の表面に、ｐ＋型のゲート領域１４が形成されている。また、チャネル領域１１の表面に、ゲート領域１４を挟んで、ｎ＋型のソース領域１２及びｎ＋型のドレイン領域１３が形成されている。また、ソース領域１２、ドレイン領域１３、及びゲート領域１４の表面には、それぞれ、ソース電極１５、ドレイン電極１６、及びゲート電極１７が形成されている。 FIG. 1 is a plan view schematically showing the structure of an n-channel type SiC JFET. An n-type channel region 11 is formed on a semi-insulating SiC substrate 10, and a p + -type gate region 14 is formed on the surface of the channel region 11. Further, an n + type source region 12 and an n + type drain region 13 are formed on the surface of the channel region 11 with the gate region 14 interposed therebetween. A source electrode 15, a drain electrode 16 and a gate electrode 17 are formed on the surfaces of the source region 12, the drain region 13 and the gate region 14, respectively.
なお、ｐチャネル型のＳｉＣ ＪＦＥＴは、チャネル領域１１をｐ型に、ゲート領域１４をｎ＋型に、ソース領域１２及びドレイン領域１３をｐ＋型に、それぞれ変えることによって、形成することができる。 A p-channel SiC JFET can be formed by changing the channel region 11 to p-type, the gate region 14 to n + type, and the source region 12 and the drain region 13 to p + type. ..
通常、ＳｉＣ ＪＦＥＴは、ゲート電極１７に電圧（ゲート電圧）を印加させることで、ゲート領域１４直下のチャネル領域１１を空乏化して、ソース領域１２とドレイン領域１３との間の電流（ドレイン電流）を遮断する。そのため、通常のＳｉＣ ＪＦＥＴでは、ゲート電圧が０Ｖ時に、ドレイン電流が流れるノーマリオン特性となる。 Normally, a SiC JFET depletes the channel region 11 immediately below the gate region 14 by applying a voltage (gate voltage) to the gate electrode 17, and a current (drain current) between the source region 12 and the drain region 13 is generated. Shut off. Therefore, the normal SiC JFET has a normally-on characteristic in which the drain current flows when the gate voltage is 0V.
しかしながら、図２に示すように、ゲート電圧が０Ｖ時に、ゲート領域１４直下のチャネル領域１１に形成される空乏層２０の厚みを、ゲート領域１４直下のチャネル領域１１の厚みより厚くできれば、ノーマリオフ特性を有するＪＦＥＴを実現することができる。 However, as shown in FIG. 2, when the gate voltage is 0 V, if the thickness of the depletion layer 20 formed in the channel region 11 immediately below the gate region 14 can be made larger than the thickness of the channel region 11 immediately below the gate region 14, normally-off characteristics can be obtained. Can be realized.
ｎチャネル型のＳｉＣ ＪＦＥＴのしきい値電圧ＶＴｎは、半導体ｐｎ接合の空乏層解析モデルを使って、以下の式（１）で表すことができる。 The threshold voltage V Tn of the n-channel type SiC JFET can be expressed by the following formula (1) using the depletion layer analysis model of the semiconductor pn junction.
ここで、ｑは電子の電荷、εＳはＳｉＣの誘電率、ＮＤはチャネル領域１１の不純物（ドナー）濃度、Ｄｎは、ゲート領域１４直下のチャネル領域１１の厚さである。また、Ｖｊｎは、ゲート領域１４とチャネル領域１１間のｐｎ接合の拡散電位で、以下の式（２）で表される。 Here, q is the charge of electrons, ε S is the dielectric constant of SiC, N D is the impurity (donor) concentration of the channel region 11, and D n is the thickness of the channel region 11 immediately below the gate region 14. V jn is a diffusion potential of the pn junction between the gate region 14 and the channel region 11, and is represented by the following equation (2).
ここで、ｋはボルツマン定数、ｎはチャネル領域１１の電子密度、ｐはゲート領域１４の正孔密度、ｎｉは真性キャリア濃度である。 Here, k is the Boltzmann constant, n represents the electron density in the channel region 11, p is the hole density of the gate region 14, n i is the intrinsic carrier concentration.
同様に、ｐチャネル型のＳｉＣ ＪＦＥＴのしきい値電圧ＶＴｐは、以下の式（３）で表すことができる。 Similarly, the threshold voltage V Tp of the p-channel type SiC JFET can be expressed by the following equation (3).
ここで、ＮＡはチャネル領域の不純物（アクセプタ）濃度、Ｄｐは、ゲート領域直下のチャネル領域の厚さである。また、Ｖｊｐは、ゲート領域とチャネル領域間のｐｎ接合の拡散電位で、以下の式（４）で表される。 Here, N A is the impurity (acceptor) concentration of the channel region, and D p is the thickness of the channel region immediately below the gate region. Further, V jp is a diffusion potential of the pn junction between the gate region and the channel region and is represented by the following formula (4).
ここで、ｎはゲート領域の電子密度、ｐはチャネル領域の正孔密度である。 Here, n is the electron density of the gate region, and p is the hole density of the channel region.
図３は、上記式（１）〜（４）に基づいて、ｎチャネル型、及びｐチャネル型のＳｉＣ ＪＦＥＴのしきい値電圧ＶＴの計算値を、それぞれ、ＮＤＤｎ ２、ＮＡＤｐ ２に対してプロットしたグラフである。ここで、矢印Ａで示したグラフは、ｎチャネル型のしきい値電圧ＶＴ、矢印Ｂで示したグラフは、ｐチャネル型のしきい値電圧ＶＴを示す。なお、ｐチャネルＪＦＥＴではＶＴが負のときノーマリオフとなるので、同図ではｎチャネルＪＦＥＴと比較しやすいように、−ＶＴをプロットしている。 FIG. 3 shows calculated values of the threshold voltage V T of the n-channel type and p-channel type SiC JFETs based on the above equations (1) to (4), respectively, N D D n 2 and N A. it is a graph plotting against D p 2. Here, the graph shown by arrow A shows the n-channel type threshold voltage V T , and the graph shown by arrow B shows the p-channel type threshold voltage V T. Since p-channel JFET is normally off when V T is negative, −V T is plotted in the same figure for ease of comparison with n-channel JFET.
図３に示すように、ｎチャネル型の場合、ＮＤＤｎ ２が３．４×１０７ｃｍ−１（矢印Ｐ）より小さいとき、ＶＴが正になり、また、ｐチャネル型の場合、ＮＡＤｐ ２が３．１×１０７ｃｍ−１（矢印Ｑ）より小さいとき、ＶＴが正になる。すなわち、チャネル領域１１の不純物濃度をＮ（ｃｍ−３）、ゲート領域１４下におけるチャネル領域１１の厚さをＤ（ｃｍ）としたとき、ＮＤ２＜３×１０７ｃｍ−１を満たせば、ノーマリオフ特性を有するＪＦＥＴを実現することができる。 As shown in FIG. 3, in the case of the n-channel type, when N D D n 2 is smaller than 3.4×10 7 cm −1 (arrow P), V T becomes positive, and in the case of the p-channel type. when N A D p 2 is smaller than 3.1 × 10 7 cm -1 (arrow Q), V T becomes positive. That is, assuming that the impurity concentration of the channel region 11 is N (cm −3 ) and the thickness of the channel region 11 under the gate region 14 is D (cm), if ND 2 <3×10 7 cm −1 is satisfied, It is possible to realize a JFET having a normally-off characteristic.
例えば、チャネル領域１１の厚さＤを０．１５μｍに設定したとき、チャネル領域１１の不純物濃度Ｎを、Ｎ＜１．３×１０１７ｃｍ−３に設定すれば、ノーマリオフ特性を有するＪＦＥＴを実現することができる。 For example, when the thickness D of the channel region 11 is set to 0.15 μm and the impurity concentration N of the channel region 11 is set to N<1.3×10 17 cm −3 , a JFET having a normally-off characteristic is realized. can do.
なお、ノーマリオフ型のＪＦＥＴでは、ゲート電極１７に、０Ｖより大きいゲート電圧を印加することによって、空乏層２０の厚みが薄くなり、ソース領域１２とドレイン領域１３との間にドレイン電流が流れる。 In the normally-off type JFET, by applying a gate voltage higher than 0 V to the gate electrode 17, the thickness of the depletion layer 20 becomes thin and a drain current flows between the source region 12 and the drain region 13.
図４は、ゲート電極１７に正の電圧ＶＧを印加したときに、ゲート領域１４とチャネル領域１１との間のｐｎ接合の順方向に流れる電流（ゲート電流）ＩのＩ−ＶＧ特性を示したグラフである。ここで、矢印Ａで示したグラフは、ＳｉのＪＦＥＴの特性を示し、矢印Ｂで示したグラフは、ＳｉＣのＪＦＥＴの特性を示す、
図４に示すように、Ｓｉ ＪＦＥＴの場合には、０Ｖ＜ＶＧ＜０．４Ｖで、ゲート電流Ｉがほぼゼロであるのに対し、ＳｉＣ ＪＦＥＴの場合には、０Ｖ＜ＶＧ＜２．６Ｖで、ゲート電流Ｉがほぼゼロとなる。これは、ＳｉＣのバンドギャップがＳｉに比べて約３倍高いためである。従って、Ｓｉ ＪＦＥＴの場合には、ＶＴは、０．２Ｖ程度が限界であるのに対し、ＳｉＣ ＪＦＥＴの場合には、１．０ＶのＶＴを設定することが可能となる。
4, when applying a positive voltage V G to the gate electrode 17, a forward direction current flows (gate current) I-V G characteristics of I of the pn junction between the gate region 14 and the channel region 11 It is the graph shown. Here, the graph shown by the arrow A shows the characteristics of the Si JFET, and the graph shown by the arrow B shows the characteristics of the SiC JFET.
As shown in FIG. 4, in the case of the Si JFET, 0V<V G <0.4V, and the gate current I is almost zero, whereas in the case of the SiC JFET, 0V<V G <2. At 6V, the gate current I becomes almost zero. This is because the band gap of SiC is about 3 times higher than that of Si. Therefore, in the case of Si JFET, V T has a limit of about 0.2 V, whereas in the case of SiC JFET, V T of 1.0 V can be set.
上記式（１）〜（４）に示すように、しきい値電圧ＶＴの温度依存性は、拡散電位Ｖｊの温度依存性による。 As shown in the above equations (1) to (4), the temperature dependence of the threshold voltage V T depends on the temperature dependence of the diffusion potential V j .
図５は、拡散電位Ｖｊの温度依存性を示したグラフである。ここで、矢印Ａで示したグラフがｎチャネル型ＪＦＥＴの温度特性を示し、矢印Ｂで示したグラフがｐチャネル型ＪＦＥＴの温度特性を示す。なお、式（２）、（４）において、チャネル領域１１のキャリア密度を、５×１０１７ｃｍ−３、ゲート領域１４のキャリア密度を、１×１０１９ｃｍ−３としている。 FIG. 5 is a graph showing the temperature dependence of the diffusion potential V j . Here, the graph shown by arrow A shows the temperature characteristics of the n-channel JFET, and the graph shown by arrow B shows the temperature characteristics of the p-channel JFET. In formulas (2) and (4), the carrier density of the channel region 11 is 5×10 17 cm −3 , and the carrier density of the gate region 14 is 1×10 19 cm −3 .
図５に示すように、室温（ＴＲ）における拡散電位Ｖｊと、６００Ｋにおける拡散電位Ｖｊとの差ΔＶは、約０．３Ｖと非常に小さい。従って、ＳｉＣ ＪＦＥＴのしきい値電圧ＶＴの温度依存性は非常に小さく、広い温度範囲において、安定した動作を示す集積回路を実現することが可能となる。 As shown in FIG. 5, the difference ΔV of the diffusion potential V j at room temperature (T R), a diffusion potential V j at 600K is very small and about 0.3V. Therefore, the temperature dependence of the threshold voltage V T of the SiC JFET is very small, and it is possible to realize an integrated circuit that exhibits stable operation in a wide temperature range.
本発明の一実施形態におけるＳｉＣ ＪＦＥＴは、図２に示したように、半絶縁性ＳｉＣ基板１０と、半絶縁性ＳｉＣ基板１０の主面に形成された第１導電型のチャネル領域１１と、チャネル領域１１の主面に形成された第２導電型のゲート領域１４と、チャネル領域１１の主面であって、ゲート領域１４を挟んで形成された第１導電型のソース領域１２及びドレイン領域１３とを備えている。 As shown in FIG. 2, the SiC JFET according to the embodiment of the present invention includes a semi-insulating SiC substrate 10, a first conductivity type channel region 11 formed on a main surface of the semi-insulating SiC substrate 10, The second conductivity type gate region 14 formed on the main surface of the channel region 11, and the first conductivity type source region 12 and the drain region formed on the main surface of the channel region 11 with the gate region 14 interposed therebetween. 13 and.
そして、チャネル領域１１の不純物濃度をＮ（ｃｍ−３）、ゲート領域１４下におけるチャネル領域１１の厚さをＤ（ｃｍ）としたとき、ＮＤ２＜３×１０７ｃｍ−１を満たしており、これにより、ノーマリオフ型のＳｉＣＦＥＴを実現することができる。 When the impurity concentration of the channel region 11 is N (cm −3 ) and the thickness of the channel region 11 under the gate region 14 is D (cm), ND 2 <3×10 7 cm −1 is satisfied. As a result, a normally-off type SiC FET can be realized.
本実施形態におけるＳｉＣ ＪＦＥＴは、チャネル領域１１の不純物濃度と、ゲート領域１４下におけるチャネル領域１１の厚さを調整するだけで、ノーマリオフ動作するＳｉＣ ＪＦＥＴを実現することができる。また、広いゲート電圧領域で、ゲート電流の抑制ができるとともに、しきい値電圧の温度依存性が非常に小さいため、広い温度範囲において、安定した動作を示す集積回路を実現することができる。また、ゲート電圧の広い範囲でノーマリオフの特性が得られるため、安定した動作のＳｉＣ相補型ＪＦＥＴを実現できるとともに、消費電力が極めて小さい集積回路を実現することができる。 The SiC JFET according to the present embodiment can realize a normally-off SiC JFET simply by adjusting the impurity concentration of the channel region 11 and the thickness of the channel region 11 under the gate region 14. Further, since the gate current can be suppressed in a wide gate voltage region and the temperature dependence of the threshold voltage is very small, it is possible to realize an integrated circuit that exhibits stable operation in a wide temperature range. Further, since normally-off characteristics can be obtained in a wide range of the gate voltage, it is possible to realize an SiC complementary JFET that operates stably and an integrated circuit with extremely low power consumption.
図６（ａ）〜（ｃ）は、本実施形態におけるＳｉＣ ＪＦＥＴを用いて構成したＳｉＣ相補型ＪＦＥＴでインバータ回路に構成した例を示した回路図である。ここで、Ｔｒ１はノーマリオフ型のｎチャネルＪＦＥＴ、Ｔｒ２はノーマリオフ型のｐチャネルＪＦＥＴである。また、図７は、このインバータ回路を構成する相補型ＳｉＣ ＪＦＥＴの構造を模式的に示した断面図である。 FIGS. 6A to 6C are circuit diagrams showing an example in which an inverter circuit is constituted by a SiC complementary JFET configured by using the SiC JFET in this embodiment. Here, T r1 is a normally-off type n-channel JFET, and T r2 is a normally-off type p-channel JFET. Further, FIG. 7 is a cross-sectional view schematically showing the structure of a complementary SiC JFET that constitutes this inverter circuit.
図７に示すように、半絶縁性ＳｉＣ基板１０のｎチャネルＪＦＥＴ形成領域に、ｎ型のチャネル領域１１が形成され、ｐチャネルＪＦＥＴ形成領域に、ｐ型のチャネル領域２１が、それぞれ形成されている。また、ｎ型のチャネル領域１１の表面には、ｐ＋型のゲート領域１４と、ｎ＋型のソース領域１２及びドレイン領域１３とが形成されている。また、ｐ型のチャネル領域２１の表面には、ｎ＋型のゲート領域２４と、ｐ＋型のソース領域２２及びドレイン領域２３とが形成されている。また、ソース領域１２、２２、ドレイン領域１３、２３、及びゲート領域１４、２４の表面には、それぞれ、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのソース電極１５、２５、ドレイン電極１６、２６、及びゲート電極１７、２７が形成されている。 As shown in FIG. 7, an n-type channel region 11 is formed in the n-channel JFET formation region of the semi-insulating SiC substrate 10, and a p-type channel region 21 is formed in the p-channel JFET formation region. There is. A p + type gate region 14 and an n + type source region 12 and a drain region 13 are formed on the surface of the n type channel region 11. Further, an n + type gate region 24 and a p + type source region 22 and a drain region 23 are formed on the surface of the p type channel region 21. Further, on the surfaces of the source regions 12 and 22, the drain regions 13 and 23, and the gate regions 14 and 24, the source electrodes 15 and 25, the drain electrodes 16 and 26, and the gate electrodes of the n-channel JFET and the p-channel JFET, respectively. 17, 27 are formed.
図６（ａ）〜（ｃ）及び図７に示すように、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのゲート電極１７、２７は、インバータ回路の入力端子Ｖｉｎに接続されている。また、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電極１６、２６は、インバータ回路の出力端子Ｖoutに接続されている。また、ｎチャネルＪＦＥＴのソース電極１５は、グランドに接続され、ｐチャネルＪＦＥＴのソース電極２５は、電源（ＶＤＤ）に接続されている。 As shown in FIG. 6 (a) ~ (c) and FIG. 7, the gate electrodes 17 and 27 of the n-channel JFET and a p-channel JFET is connected to the input terminal V in of the inverter circuit. The drain electrodes 16 and 26 of the n-channel JFET and the p-channel JFET are connected to the output terminal V out of the inverter circuit. The source electrode 15 of the n-channel JFET is connected to the ground, and the source electrode 25 of the p-channel JFET is connected to the power source (V DD ).
ここで、ｎチャネルＪＦＥＴのチャネル領域１１と、ｐチャネルＪＦＥＴのチャネル領域２１とは、半絶縁性ＳｉＣ基板１０内において、互いに離間して形成されている。これにより、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとは、半絶縁性ＳｉＣ基板１０によって絶縁分離される。 Here, the channel region 11 of the n-channel JFET and the channel region 21 of the p-channel JFET are formed in the semi-insulating SiC substrate 10 so as to be separated from each other. As a result, the n-channel JFET and the p-channel JFET are insulated and separated by the semi-insulating SiC substrate 10.
また、ｎチャネルＪＦＥＴのチャネル領域１１、及びｐチャネルＪＦＥＴのチャネル領域２１は、イオン注入で形成された層（イオン注入層）で構成されている。また、各ゲート領域１７、２７、ソース電極１５、２５、及びドレイン領域１３、２３も、イオン注入層で構成されている。 The channel region 11 of the n-channel JFET and the channel region 21 of the p-channel JFET are composed of layers formed by ion implantation (ion implantation layer). In addition, each of the gate regions 17 and 27, the source electrodes 15 and 25, and the drain regions 13 and 23 are also composed of an ion implantation layer.
イオン注入層は、通常のフォトリソグラフィ法を用いて、半絶縁性ＳｉＣ基板１０の所定領域に、不純物（ドナー、アクセプタ）を選択的にイオン注入して形成することができる。また、イオン注入の加速エネルギーとドーズ量を調整することによって、イオン注入層の厚さ及び不純物濃度を設定することができる。 The ion-implanted layer can be formed by selectively ion-implanting impurities (donor, acceptor) into a predetermined region of the semi-insulating SiC substrate 10 using a normal photolithography method. Further, the thickness and impurity concentration of the ion implantation layer can be set by adjusting the acceleration energy of ion implantation and the dose amount.
ｎ型の不純物（ドナー）としては、リン（Ｐ）、窒素（Ｎ）等を用いることができる。また、ｐ型の不純物（アクセプター）としては、アルミニウム（Ａｌ）等を用いることができる。 As the n-type impurity (donor), phosphorus (P), nitrogen (N), or the like can be used. Aluminum (Al) or the like can be used as the p-type impurity (acceptor).
図８は、半絶縁性のＳｉＣ基板に、ｎ型不純物（Ｐ＋）及びｐ型不純物（Ａｌ＋）を、それぞれ室温でイオン注入した後、所定の温度でアニールを行って、各不純物の電気活性率を測定した結果を示したグラフである。ここで、イオン注入のドーズ量は、それぞれ、１×１０１４ｃｍ−２（約１０１８ｃｍ−３）、加速エネルギーは、それぞれ、１６０ｋｅＶとした。また、アニーリング時間は、２０分とした。なお、図中の矢印Ａで示すグラフは、Ｐ＋の電気活性化率、矢印Ｂで示すグラフは、Ａｌ＋の電気活性化率を、それぞれ示す。 FIG. 8 shows that an n-type impurity (P + ) and a p-type impurity (Al + ) are ion-implanted into a semi-insulating SiC substrate at room temperature, respectively, and then annealed at a predetermined temperature to obtain the electrical conductivity of each impurity. It is a graph which showed the result of having measured the activity rate. Here, the dose amount of ion implantation was 1×10 14 cm −2 (about 10 18 cm −3 ) and the acceleration energy was 160 keV, respectively. The annealing time was 20 minutes. The graph shown by arrow A in the figure shows the electric activation rate of P + , and the graph shown by arrow B shows the electric activation rate of Al + .
図８に示すように、ｎ型不純物（Ｐ＋）及びｐ型不純物（Ａｌ＋）は、共に、イオン注入後に、１６００℃以上の温度でアニールすることによって、電気活性化率を９０％以上にすることができる。 As shown in FIG. 8, both the n-type impurity (P + ) and the p-type impurity (Al + ) are annealed at a temperature of 1600° C. or higher after the ion implantation to increase the electric activation rate to 90% or higher. can do.
また、１６００℃以上の温度でアニールしても、ＳｉＣ基板中にイオン注入された不純物の濃度プロファイルは、注入時の濃度プロファイルと、ほとんど変化がないことが、二次イオン質量分析法（ＳＩＭＳ）により確認されている。 In addition, even if annealing is performed at a temperature of 1600° C. or higher, the concentration profile of the impurities ion-implanted into the SiC substrate is almost the same as the concentration profile at the time of implantation. Secondary ion mass spectrometry (SIMS) Have been confirmed by.
図９は、半絶縁性のＳｉＣ基板に、ｎ型不純物（Ｐ＋）及びｐ型不純物（Ａｌ＋）を、それぞれ、所定のドーズ量で、室温でイオン注入した後、１７００℃の温度でアニールを行って、各不純物の電気活性率を測定した結果を示したグラフである。ここで、イオン注入の加速エネルギーは、それぞれ、１６０ｋｅＶとした。また、アニーリング時間は、２０分とした。 FIG. 9 shows that an n-type impurity (P + ) and a p-type impurity (Al + ) are ion-implanted at room temperature into a semi-insulating SiC substrate and then annealed at a temperature of 1700° C. 3 is a graph showing the results of measuring the electric activity rate of each impurity by performing. Here, the acceleration energy of ion implantation was 160 keV. The annealing time was 20 minutes.
図９に示すように、ｎ型不純物（Ｐ＋）及びｐ型不純物（Ａｌ＋）は、共に、ドーズ量が１０１７〜１０１９ｃｍ−３の範囲において、イオン注入後に、所定の温度でアニールすることによって、電気活性化率を９０％以上にすることができる。 As shown in FIG. 9, both the n-type impurity (P + ) and the p-type impurity (Al + ) are annealed at a predetermined temperature after ion implantation in a dose amount range of 10 17 to 10 19 cm −3. By doing so, the electrical activation rate can be increased to 90% or more.
このように、半絶縁性のＳｉＣ基板１０の所定領域に、不純物（ドナー、アクセプタ）を選択的にイオン注入した後に、１６００Ｃ以上の温度でアニールすることによって、十分に活性化され、かつ、不純物プロファイルの変動が僅かなイオン注入層を形成することができる。これにより、ＪＦＥＴのチャネル領域１１、２１、ゲート領域１７、２７、ソース電極１５、２５、及びドレイン領域１３、２３を、全てイオン注入層のみで構成しても、優れた特性のＪＦＥＴを実現することができる。 As described above, the impurities (donor, acceptor) are selectively ion-implanted into a predetermined region of the semi-insulating SiC substrate 10 and then annealed at a temperature of 1600 C or higher to sufficiently activate the impurities. It is possible to form an ion-implanted layer with a small profile variation. As a result, even if the channel regions 11 and 21, the gate regions 17 and 27, the source electrodes 15 and 25, and the drain regions 13 and 23 of the JFET are all composed of only the ion implantation layer, a JFET having excellent characteristics is realized. be able to.
図１０は、本実施形態における構成のｎチャネルＪＦＥＴを作製して、ドレイン電流−ドレイン電圧特性（ＩＤ−ＶＤ特性）を測定した結果を示した図である。ここで、測定は、６００Ｋの温度下で行った。また、各イオン注入層の形成は、以下の条件で行い、イオン注入後のアニールは、１７００℃で行った。 Figure 10 is to produce an n-channel JFET structure of this embodiment, the drain current - is a graph showing the results of the drain voltage characteristics (I D -V D characteristic) was measured. Here, the measurement was performed at a temperature of 600K. The formation of each ion-implanted layer was performed under the following conditions, and the annealing after ion-implantation was performed at 1700°C.
チャネル領域：ドーパント（Ｐ＋）、総ドーズ量（６．２×１０１２ｃｍ−２）、加速エネルギー（８０〜１８０ｋｅＶ）
ゲート領域：ドーパント（Ａｌ＋）、総ドーズ量（２．３×１０１４ｃｍ−２）、加速エネルギー（１０〜４５ｋｅＶ）
ソース・ドレイン領域：ドーパント（Ｐ＋）、総ドーズ量（２．２×１０１４ｃｍ−２）、加速エネルギー（１０〜６０ｋｅＶ）
上記の条件で作製したｎチャネルＪＦＥＴは、チャネル領域１１の不純物濃度が４×１０１７ｃｍ−３で、ゲート領域１４下におけるチャネル領域１１の厚さが７０ｎｍであった。また、チャネル領域１１の長さは１０μｍ、幅は２００μｍであった。
Channel region: dopant (P + ), total dose (6.2×10 12 cm −2 ), acceleration energy (80 to 180 keV)
Gate region: dopant (Al + ), total dose (2.3×10 14 cm −2 ), acceleration energy (10 to 45 keV)
Source/drain region: dopant (P + ), total dose amount (2.2×10 14 cm −2 ), acceleration energy (10 to 60 keV)
In the n-channel JFET manufactured under the above conditions, the impurity concentration of the channel region 11 was 4×10 17 cm −3 , and the thickness of the channel region 11 under the gate region 14 was 70 nm. The channel region 11 had a length of 10 μm and a width of 200 μm.
図１０に示すように、作製したｎチャネルＪＦＥＴは、ノーマリオフの動作を示し、６００Ｋの高温でも、優れたＩＤ−ＶＤ特性を示した。 As shown in FIG. 10, the manufactured n-channel JFET exhibited normally-off operation and showed excellent I D -V D characteristics even at a high temperature of 600 K.
本実施形態において、チャネル領域１１、２１、ゲート領域１４、２４、ソース領域１２、２２、及びドレイン領域１３、２３を、全てイオン注入で形成しているため、相補型ＪＦＥＴを容易に作製することができる。また、半絶縁性ＳｉＣ基板１０に、互いに離間したチャネル領域１１、２１を形成しているため、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとの絶縁分離を容易に行うことができる。加えて、イオン注入の加速エネルギーとドーズ量を調整することによって、チャネル領域１１、２１の不純物濃度と、ゲート領域１４、２４下におけるチャネル領域１１、２１の厚さを設定することができるため、ＪＦＥＴのノーマリオフ化を容易に行うことができる。 In this embodiment, since the channel regions 11 and 21, the gate regions 14 and 24, the source regions 12 and 22, and the drain regions 13 and 23 are all formed by ion implantation, a complementary JFET can be easily manufactured. You can Further, since the channel regions 11 and 21 which are separated from each other are formed on the semi-insulating SiC substrate 10, the insulating separation between the n-channel JFET and the p-channel JFET can be easily performed. In addition, the impurity concentration of the channel regions 11 and 21 and the thickness of the channel regions 11 and 21 below the gate regions 14 and 24 can be set by adjusting the acceleration energy of ion implantation and the dose amount. It is possible to easily make the JFET normally off.
本実施形態において、半絶縁性ＳｉＣ基板１０は、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとを絶縁分離できる程度に高抵抗なものであればよい。例えば、抵抗率ρが１０９Ωｃｍ以上の半絶縁性ＳｉＣ基板１０を用いることができる。 In the present embodiment, the semi-insulating SiC substrate 10 only needs to have a high resistance so that the n-channel JFET and the p-channel JFET can be insulated and separated. For example, a semi-insulating SiC substrate 10 having a resistivity ρ of 10 9 Ωcm or more can be used.
次に、図６（ａ）〜（ｃ）を参照しながら、相補型ＳｉＣ ＪＦＥＴで構成されたインバータ回路の動作を説明する。 Next, the operation of the inverter circuit composed of the complementary SiC JFET will be described with reference to FIGS.
図６（ａ）に示すように、インバータ回路の入力端子Ｖｉｎが０Ｖ（ｌｏｗ）のとき、ｎチャネルＪＦＥＴはオフ（ＯＦＦ）になり、ｐチャネルＪＦＥＴはオン（ＯＮ）になる。このため、インバータ回路の出力端子Ｖｏｕｔは、ＶＤＤとほぼ等しくなる。 As shown in FIG. 6 (a), when the input terminal V in of the inverter circuit is 0V the (low), n-channel JFET is turned off (OFF), p-channel JFET is turned on (ON). Therefore, the output terminal V out of the inverter circuit becomes substantially equal to V DD .
次に、図６（ｂ）に示すように、入力端子Ｖｉｎが１／２ＶＤＤまで上がると、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴは、共にオン（ＯＮ）になる。このため、出力端子Ｖｏｕｔは、ＶＤＤから０Ｖ（ｌｏｗ）に遷移する。 Next, as shown in FIG. 6 (b), when the input terminal V in is increased up to 1 / 2V DD, n-channel JFET and a p-channel JFET will both turned (ON). Therefore, the output terminal V out makes a transition from V DD to 0 V (low).
次に、図６（ｃ）に示すように、入力端子ＶｉｎがＶＤＤ（Ｈｉｇｈ）のとき、ｎチャネルＪＦＥＴはオン（ＯＮ）になり、ｐチャネルＪＦＥＴはオフ（ＯＦＦ）になる。このため、出力端子Ｖｏｕｔは、０Ｖとほぼ等しくなる。このように、インバータ回路の出力端子Ｖｏｕｔは、入力端子Ｖｉｎと反対の電位が生じる。 Next, as shown in FIG. 6C, when the input terminal V in is V DD (High), the n-channel JFET is turned on (ON) and the p-channel JFET is turned off (OFF). Therefore, the output terminal V out becomes substantially equal to 0V. Thus, the output terminal V out of the inverter circuit has a potential opposite to that of the input terminal V in .
図１１は、本実施形態におけるＳｉＣ相補型ＪＦＥＴで構成されたインバータ回路において、インバータ特性（Ｖｏｕｔ−Ｖｉｎ特性）の温度依存性を、計算で求めた結果を示したグラフである。ここで、ｎチャネルＪＦＥＴのチャネル幅を８μｍ、チャネル長を１０μｍ、しきい値電圧（室温）を０．８４Ｖとした。また、ｐチャネルＪＦＥＴのチャネル幅を１２０μｍ、チャネル長を１０μｍ、しきい値電圧（室温）を−０．８２Ｖとした。また、電源電圧（ＶＤＤ）を２Ｖとした。この２Ｖは、高温でもゲート電流がほぼゼロとなるゲート電圧の最大値に相当する、
図１１に示したグラフは、温度を３００Ｋ、４００Ｋ、５００Ｋ、６００Ｋと変えたときのインバータ特性を、それぞれ重ねてプロットしたものである。図１１において、太い実線が３００Ｋ、細い実線が４００Ｋ、点線が５００Ｋ、破線が６００Ｋでの特性をそれぞれ示す。このように、本実施形態におけるＳｉＣ相補型ＪＦＥＴで構成されたインバータ回路は、室温から６００Ｋの温度範囲において、変動の小さいインバータ特性を実現することができる。
FIG. 11 is a graph showing the result of calculation of the temperature dependence of the inverter characteristic ( Vout -Vin characteristic) in the inverter circuit configured by the SiC complementary JFET in the present embodiment. Here, the channel width of the n-channel JFET was 8 μm, the channel length was 10 μm, and the threshold voltage (room temperature) was 0.84V. The p-channel JFET has a channel width of 120 μm, a channel length of 10 μm, and a threshold voltage (room temperature) of −0.82V. The power supply voltage (V DD ) was set to 2V. This 2V corresponds to the maximum value of the gate voltage at which the gate current becomes almost zero even at high temperature,
The graph shown in FIG. 11 is a graph in which the inverter characteristics when the temperature is changed to 300K, 400K, 500K, and 600K are plotted in an overlapping manner. In FIG. 11, the thick solid line shows the characteristics at 300K, the thin solid line at 400K, the dotted line at 500K, and the broken line at 600K. As described above, the inverter circuit configured by the SiC complementary JFET according to the present embodiment can realize the inverter characteristic with small fluctuation in the temperature range from room temperature to 600K.
図１２は、本実施形態におけるＳｉＣ相補型ＪＦＥＴで構成されたインバータ回路において、論理しきい値Ｖｉｎｖの温度依存性を、計算で求めた結果を示したグラフである。ここで、論理しきい値Ｖｉｎｖは、図１１に示したように、インバータ回路の出力電圧Ｖｏｕｔが、ＶＤＤから０Ｖに切り替わる入力電圧をいう。 FIG. 12 is a graph showing the result of calculation of the temperature dependence of the logical threshold value V inv in the inverter circuit composed of the SiC complementary JFET in the present embodiment. Here, the logical threshold value V inv means an input voltage at which the output voltage V out of the inverter circuit switches from V DD to 0 V as shown in FIG. 11.
図１２に示すように、本実施形態におけるインバータ回路は、室温から１０００Ｋの温度範囲において、論理しきい値Ｖｉｎｖの変化ΔＶが極めて小さい（０．０６Ｖ程度）。これは、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴのしきい値電圧の温度依存性がほぼ同じであるためである。 As shown in FIG. 12, in the inverter circuit according to the present embodiment, the change ΔV of the logical threshold value V inv is extremely small (about 0.06V) in the temperature range from room temperature to 1000K. This is because the n-channel JFET and the p-channel JFET have almost the same temperature dependence of the threshold voltage.
図１３は、本発明の他の本実施形態におけるＳｉＣ相補型ＪＦＥＴの構成を模式的に示した断面図である。本実施形態におけるＳｉＣ相補型ＪＦＥＴは、図７に示したＳｉＣ相補型ＪＦＥＴに対して、チャネル領域１１、２１を、埋込型に変更したものである。 FIG. 13 is a cross-sectional view schematically showing the structure of the SiC complementary JFET according to this embodiment of the present invention. The SiC complementary JFET according to the present embodiment is different from the SiC complementary JFET shown in FIG. 7 in that the channel regions 11 and 21 are changed to the buried type.
図１３に示すように、半絶縁性ＳｉＣ基板１０のｎチャネルＪＦＥＴ形成領域に、ｎ型の埋込チャネル領域１１が形成され、ｐチャネルＪＦＥＴ形成領域に、ｐ型の埋込チャネル領域２１が、それぞれ形成されている。また、ｎ型の埋込チャネル領域１１の上方には、ｐ＋型のゲート領域１４と、ｎ＋型のソース領域１２及びドレイン領域１３とが形成されている。また、ｐ型の埋込チャネル領域２１の上方には、ｎ＋型のゲート領域２４と、ｐ＋型のソース領域２２及びドレイン領域２３とが形成されている。また、ソース領域１２、２２、ドレイン領域１３、２３、及びゲート領域１４、２４の表面には、それぞれ、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのソース電極１５、２５、ドレイン電極１６、２６、及びゲート電極１７、２７が形成されている。 As shown in FIG. 13, an n-type buried channel region 11 is formed in the n-channel JFET formation region of the semi-insulating SiC substrate 10, and a p-type buried channel region 21 is formed in the p-channel JFET formation region. Each is formed. A p + type gate region 14 and an n + type source region 12 and a drain region 13 are formed above the n type buried channel region 11. Further, an n + type gate region 24 and ap + type source region 22 and a drain region 23 are formed above the p type buried channel region 21. Further, on the surfaces of the source regions 12 and 22, the drain regions 13 and 23, and the gate regions 14 and 24, the source electrodes 15 and 25, the drain electrodes 16 and 26, and the gate electrodes of the n-channel JFET and the p-channel JFET, respectively. 17, 27 are formed.
本実施形態における埋込チャネル領域１１、２１は、ゲート領域１４、２４よりも深い領域に、高い加速エネルギーで不純物をイオン注入することにより形成される。そのため、埋込チャネル領域１１、２１の上方は、ソース領域１２、２２、ドレイン領域１３、２３、及びゲート領域１４、２４を除いて、半絶縁性ＳｉＣ基板１０になっている。すなわち、ソース領域１２、２２とゲート領域１４、２４との間、及びドレイン領域１３、２３とゲート領域１４、２４との間には、ｐｎ接合が形成されていない。これにより、ＪＦＥＴの端子間の容量を大幅に低減することができる。その結果、ＳｉＣ ＪＦＥＴの高速動作が可能となる。 The buried channel regions 11 and 21 in the present embodiment are formed by implanting impurities into regions deeper than the gate regions 14 and 24 with high acceleration energy. Therefore, the semi-insulating SiC substrate 10 is formed above the buried channel regions 11 and 21, except for the source regions 12 and 22, the drain regions 13 and 23, and the gate regions 14 and 24. That is, no pn junction is formed between the source regions 12 and 22 and the gate regions 14 and 24, and between the drain regions 13 and 23 and the gate regions 14 and 24. As a result, the capacitance between the terminals of the JFET can be significantly reduced. As a result, high speed operation of the SiC JFET becomes possible.
なお、図１３に示したＳｉＣ相補型ＪＦＥＴの構造は、単体のＳｉＣ ＪＦＥＴにも勿論適用することができる。 The structure of the SiC complementary JFET shown in FIG. 13 can of course be applied to a single SiC JFET.
すなわち、本発明の他の実施形態におけるＳｉＣ ＪＦＥＴは、半絶縁性ＳｉＣ基板１０と、半絶縁性ＳｉＣ基板１０の主面側に形成された第１導電型の埋込チャネル領域１１と、半絶縁性ＳｉＣ基板１０の主面であって、埋込チャネル領域１１上に形成された第２導電型のゲート領域１４と、半絶縁性ＳｉＣ基板１０の主面であって、埋込チャネル領域１１上に、ゲート領域１４を挟んで形成された第１導電型のソース領域１２及びドレイン領域１３とを備えている。 That is, the SiC JFET according to another embodiment of the present invention is a semi-insulating SiC substrate 10, a first conductivity type buried channel region 11 formed on the main surface side of the semi-insulating SiC substrate 10, and a semi-insulating SiC substrate. Conductive type SiC region 10 formed on the buried channel region 11 and the main surface of the semi-insulating SiC substrate 10 on the buried channel region 11. And a source region 12 and a drain region 13 of the first conductivity type formed with the gate region 14 interposed therebetween.
そして、埋込チャネル領域１１の不純物濃度をＮ（ｃｍ−３）、埋込チャネル領域１１の厚さをＬ（ｃｍ）としたとき、ＮＬ２＜３×１０７ｃｍ−１を満たしており、これにより、ノーマリオフ型のＳｉＣＦＥＴを実現することができる。 When the impurity concentration of the buried channel region 11 is N (cm −3 ) and the thickness of the buried channel region 11 is L (cm), NL 2 <3×10 7 cm −1 is satisfied, As a result, a normally-off type SiC FET can be realized.
図１４（ａ）、（ｂ）は、本発明の他の実施形態におけるＳｉＣ相補型ＪＦＥＴの構成を模式的に示した断面図である。本実施形態におけるＳｉＣ相補型ＪＦＥＴは、図７に示したＳｉＣ相補型ＪＦＥＴに対して、半絶縁性ＳｉＣ基板１０を、表面に低濃度エピタキシャル層が形成されたＳｉＣ基板に変更したものである。 14A and 14B are cross-sectional views schematically showing the structure of a SiC complementary JFET according to another embodiment of the present invention. The SiC complementary JFET according to the present embodiment is different from the SiC complementary JFET shown in FIG. 7 in that the semi-insulating SiC substrate 10 is replaced with an SiC substrate having a low concentration epitaxial layer formed on the surface.
以下、図１４（ａ）を参照しながら、本実施形態におけるＳｉＣ相補型ＪＦＥＴの構成を説明する。 The configuration of the SiC complementary JFET in this embodiment will be described below with reference to FIG.
図１４（ａ）に示すように、高濃度ｎ型ＳｉＣ基板１０上に、ｎ−型の低濃度エピタキシャル層４１が形成され、ｎチャネルＪＦＥＴ形成領域に、ｐ型のウェル領域５０が形成されている。そして、ｐ型のウェル領域５０内に、ｎ型のチャネル領域１１が形成され、ｎ型のチャネル領域１１の表面には、ｐ＋型のゲート領域１４と、ｎ＋型のソース領域１２及びドレイン領域１３とが形成されている。 As shown in FIG. 14A, the n − type low concentration epitaxial layer 41 is formed on the high concentration n type SiC substrate 10, and the p type well region 50 is formed in the n channel JFET formation region. There is. Then, an n-type channel region 11 is formed in the p-type well region 50, and a p + -type gate region 14, an n + -type source region 12 and a drain are formed on the surface of the n-type channel region 11. A region 13 is formed.
一方、ｎ型の低濃度エピタキシャル層４１表面のｐチャネルＪＦＥＴ形成領域には、ｐ型のチャネル領域２１が形成され、ｐ型のチャネル領域２１の表面には、ｎ＋型のゲート領域２４と、ｐ＋型のソース領域２２及びドレイン領域２３とが形成されている。 On the other hand, a p-type channel region 21 is formed in the p-channel JFET formation region on the surface of the n-type low concentration epitaxial layer 41, and an n + -type gate region 24 is formed on the surface of the p-type channel region 21. A p + type source region 22 and a drain region 23 are formed.
本実施形態におけるＳｉＣ相補型ＪＦＥＴにおいて、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとは、ｎ−型の低濃度エピタキシャル層４１と、ｐ型のウェル領域５０との間のｐｎ接合に逆バイアスを印加することによって、絶縁分離される。 In the SiC complementary JFET of this embodiment, the n-channel JFET and the p-channel JFET are such that a reverse bias is applied to the pn junction between the n − -type low-concentration epitaxial layer 41 and the p-type well region 50. Isolated by
多くのＳｉＣパワーデバイスは、表面に低濃度エピタキシャル層が形成された高濃度ＳｉＣ基板を用いて形成される。そのため、本実施形態におけるＳｉＣ相補型ＪＦＥＴは、ＳｉＣパワーデバイスと、同一基板上に形成することができる。これにより、ＳｉＣパワーデバイスと集積回路とを同一チップ上に作製することが可能となる。 Many SiC power devices are formed using a high concentration SiC substrate having a low concentration epitaxial layer formed on the surface thereof. Therefore, the SiC complementary JFET of this embodiment can be formed on the same substrate as the SiC power device. This enables the SiC power device and the integrated circuit to be manufactured on the same chip.
図１４（ｂ）は、ｎチャネルＪＦＥＴ形成領域の代わりに、ｐチャネルＪＦＥＴ形成領域に、ｎ型のウェル領域５１を形成したものである。この場合、高濃度ｐ型ＳｉＣ基板１０上には、ｐ−型の低濃度エピタキシャル層４１が形成される。 FIG. 14B shows an n-type well region 51 formed in the p-channel JFET formation region instead of the n-channel JFET formation region. In this case, the p − -type low-concentration epitaxial layer 41 is formed on the high-concentration p-type SiC substrate 10.
なお、図１４（ａ）、（ｂ）に示したＳｉＣ相補型ＪＦＥＴの構造は、単体のＳｉＣ ＪＦＥＴにも勿論適用することができる。 The structure of the SiC complementary JFET shown in FIGS. 14A and 14B can of course be applied to a single SiC JFET.
すなわち、本発明の他の実施形態におけるＳｉＣ ＪＦＥＴは、ＳｉＣ基板１０と、ＳｉＣ基板１０上に形成された第１導電型の低濃度エピタキシャル層４１と、低濃度エピタキシャル層４１の主面に形成された第２導電型のウェル領域５０と、ウェル領域５０内に形成された第１導電型のチャネル領域１１と、チャネル領域１１の主面に形成された第２導電型のゲート領域１４と、ゲート領域１４を挟んで形成された第１導電型のソース領域１２及びドレイン領域１３とを備えている。 That is, a SiC JFET according to another embodiment of the present invention is formed on the SiC substrate 10, the first-conductivity-type low-concentration epitaxial layer 41 formed on the SiC substrate 10, and the main surface of the low-concentration epitaxial layer 41. A second conductive type well region 50, a first conductive type channel region 11 formed in the well region 50, a second conductive type gate region 14 formed on the main surface of the channel region 11, and a gate A source region 12 and a drain region 13 of the first conductivity type formed with the region 14 interposed therebetween are provided.
そして、チャネル領域１１の不純物濃度をＮ（ｃｍ−３）、ゲート領域１４下におけるチャネル領域１１の厚さをＬ（ｃｍ）としたとき、ＮＬ２＜３×１０７ｃｍ−１を満たしており、これにより、ノーマリオフ型のＳｉＣＦＥＴを実現することができる。 When the impurity concentration of the channel region 11 is N (cm −3 ) and the thickness of the channel region 11 under the gate region 14 is L (cm), NL 2 <3×10 7 cm −1 is satisfied. As a result, a normally-off type SiC FET can be realized.
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、もちろん、種々の改変が可能である。 Although the present invention has been described above with reference to the preferred embodiments, such description is not a limitation and, of course, various modifications can be made.
例えば、上記実施形態では、ＳｉＣ相補型ＪＦＥＴをインバータ回路に適用した例を説明したが、他の集積回路に適用しても勿論構わない。 For example, in the above-described embodiment, the example in which the SiC complementary JFET is applied to the inverter circuit has been described, but it may be applied to other integrated circuits.
１０ ＳｉＣ基板
１１、２１ （埋込）チャネル領域
１２、２２ ソース領域
１３、２３ ドレイン領域
１４、２４ ゲート領域
１５、２５ ソース電極
１６、２６ ドレイン電極
１７、２７ ゲート電極
２０ 空乏層
４１ 低濃度エピタキシャル層
５０、５１ ウェル領域
10 SiC substrate 11, 21 (embedded) channel region
12, 22 Source area
13, 23 Drain region
14, 24 Gate area
15, 25 Source electrode
16, 26 Drain electrode
17, 27 Gate electrode
20 depletion layer
41 Low concentration epitaxial layer
50, 51 well area
Claims (3)
前記半絶縁性ＳｉＣ基板の主面側に形成された第１導電型の埋込チャネル領域と、
前記半絶縁性ＳｉＣ基板の主面であって、前記埋込チャネル領域上に形成された第２導電型のゲート領域と、
前記半絶縁性ＳｉＣ基板の主面であって、前記埋込チャネル領域上に、前記ゲート領域を挟んで形成された第１導電型のソース領域及びドレイン領域と
を備えたノーマリオフ型のＳｉＣ接合型電界効果トランジスタであって、
前記埋込チャネル領域の不純物濃度をＮ（ｃｍ−３）、前記埋込チャネル領域の厚さをＬ（ｃｍ）としたとき、ＮＬ２＜３×１０７ｃｍ−１を満たすことを特徴とするＳｉＣ接合型電界効果トランジスタ。 A semi-insulating SiC substrate,
A buried channel region of the first conductivity type formed on the main surface side of the semi-insulating SiC substrate;
A second conductive type gate region formed on the buried channel region on the main surface of the semi-insulating SiC substrate;
A normally-off SiC junction type, which is a main surface of the semi-insulating SiC substrate and includes a source region and a drain region of a first conductivity type formed on the buried channel region with the gate region interposed therebetween. A field effect transistor,
When the impurity concentration of the buried channel region is N (cm −3 ) and the thickness of the buried channel region is L (cm), NL 2 <3×10 7 cm −1 is satisfied. SiC junction field effect transistor.
前記ｎチャネル接合型電界効果トランジスタ及びｐチャネル接合型電界効果トランジスタは、それぞれ、請求項１または２に記載のノーマリオフ型のＳｉＣ接合型電界効果トランジスタで構成されており、
前記ｎチャネル接合型電界効果トランジスタのチャネル領域または埋込チャネル領域と、前記ｐチャネル接合型電界効果トランジスタのチャネル領域または埋込チャネル領域とは、前記半絶縁性ＳｉＣ基板内において、互いに離間して形成されていることを特徴とするＳｉＣ相補型接合型電界効果トランジスタ。 A SiC complementary junction field effect transistor comprising an n-channel junction field effect transistor and a p-channel junction field effect transistor formed on a semi- insulating SiC substrate,
The n-channel junction field-effect transistor and the p-channel junction field-effect transistor are respectively configured by the normally-off type SiC junction field-effect transistor according to claim 1 or 2.
The channel region or buried channel region of the n-channel junction field effect transistor and the channel region or buried channel region of the p-channel junction field effect transistor are separated from each other in the semi-insulating SiC substrate. A SiC complementary junction field effect transistor characterized by being formed.
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