JP6718475B2 - Touch panel drive device, touch panel device - Google Patents
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Description
本発明はタッチパネル駆動装置、タッチパネル装置に関し、特にタッチパネル操作検出に用いる技術に関する。 The present invention relates to a touch panel driving device and a touch panel device, and particularly to a technique used for touch panel operation detection.
タッチパネルに関して各種の技術が知られており、下記特許文献１には同時に２組（一対の送信信号線と一対の受信信号線）の信号線（電極）のセンシングを行ってタッチ操作位置の検出を行うことで解像度を向上させるセンシング技術が開示されている。
また下記特許文献２には、Ｘ、Ｙ方向の電極配線において電極が交差する部分を設けないようにした、いわゆるシングルレイヤ方式の構造が開示されている。
Various techniques are known for touch panels, and in
Further,
タッチパネルにおいてセンシング精度を維持又は向上させることは重要である。そして操作の検出のためにはタッチパネルの信号線のスキャンを行うことになるが、静電容量方式のタッチパネルの場合、スキャンの際に、タッチ操作による容量変化に応じた信号線からの信号電圧の変化や差分を検出することになる。このため信号電圧の変化や差分を検出するための基準となる値の精度が、タッチパネル操作のセンシング精度を左右することになる。 It is important to maintain or improve the sensing accuracy in the touch panel. Then, in order to detect the operation, the signal line of the touch panel is scanned, but in the case of the capacitive touch panel, the signal voltage of the signal line from the signal line according to the capacitance change due to the touch operation is performed at the time of scanning. Changes and differences will be detected. Therefore, the accuracy of the reference value for detecting the change or difference of the signal voltage affects the sensing accuracy of the touch panel operation.
本発明では、タッチパネルの一対の受信信号線からの各受信信号を受信して検出を行うことを考える。特に一方の受信信号線に接続される計測用容量部の容量値を順次切り替えながら一方と他方の受信信号線からの各受信信号のレベルを比較する動作を含むセンシング動作を行う。この場合に、容量値の精度を上げセンシング精度を向上させることを目的とする。 In the present invention, it is considered that each reception signal from the pair of reception signal lines of the touch panel is received and detected. In particular, the sensing operation including the operation of comparing the levels of the respective reception signals from the one and the other reception signal lines is performed while sequentially switching the capacitance value of the measuring capacitance unit connected to the one reception signal line. In this case, the object is to increase the accuracy of the capacitance value and improve the sensing accuracy.
本発明に係るタッチパネル駆動装置は、タッチパネルに対し、順次、隣接する一対の送信信号線と隣接する一対の受信信号線を選択する走査を行うタッチパネル駆動装置であって、前記タッチパネルの一対の受信信号線からの、操作に伴う容量変化によって波形が変化する各受信信号を受信して、タッチパネル操作監視のための検出値を生成する受信回路を備える。前記受信回路には、一方の受信信号線にそれぞれ並列に接続可能な、容量値の異なる第１容量部から第Ｘ容量部までの複数の容量部と、前記第１容量部から前記第Ｘ容量部までのそれぞれに対応する第１スイッチから第Ｘスイッチまでの複数のスイッチを有する計測用容量部が設けられる。前記受信回路は、前記第１スイッチから第Ｘスイッチにより前記一方の受信信号線に接続される容量部を選択することで前記計測用容量部の容量値を順次切り替えながら、前記一方の受信信号線と他方の受信信号線からの各受信信号のレベルを比較する動作を行って前記検出値を生成するものとされる。前記受信回路を含む集積回路では、前記第１容量部から第Ｘ容量部を構成する容量素子を配置する第１領域と、前記第１容量部から第Ｘ容量部までのうちで容量値が小さい側に分けられる容量部に対応する前記スイッチを配置する第２領域と、前記第１容量部から第Ｘ容量部までのうちで容量値が大きい側に分けられる容量部に対応する前記スイッチを配置する第３領域と、が設けられ、前記第２領域は、前記第３領域よりも前記第１領域に近い位置に形成されている。
このような本発明ではタッチパネルのセンシングとして差動方式を用いる。即ち一対の受信信号線からの受信信号の差分に相当する検出値を生成する。このための手法として、一方の受信信号線に接続した計測用容量部の容量値を順次切り替えながら一方と他方の受信信号線からの各受信信号のレベルを比較する。この動作によれば各受信信号のレベルが略同等となるときの容量値（又は容量値の選択制御信号）は、各受信信号の差分に相当する値となる。従って上記動作によりタッチパネル操作監視のための検出値を生成することができる。ところが計測用容量部の各段階の容量値のリニアリティが悪いと、正確な検出ができない。ここで容量誤差は、容量素子とスイッチ素子の寄生容量が一因となっている。そして小さい容量のコンデンサほど寄生容量の影響による容量誤差が大きくなる。また寄生容量は配線が長くなれば増加する。そこで第２領域を、第３領域よりも第１領域に近い位置とすることで、小さい容量の容量部とスイッチの間の配線長が短くなるようにする。
A touch panel drive device according to the present invention is a touch panel drive device that performs scanning for sequentially selecting a pair of adjacent transmission signal lines and a pair of reception signal lines adjacent to the touch panel, and a pair of reception signals of the touch panel. A reception circuit is provided which receives each reception signal from the line, the waveform of which changes due to a capacitance change due to operation, and generates a detection value for touch panel operation monitoring. In the receiving circuit, a plurality of capacitance sections having different capacitance values from a first capacitance section to an Xth capacitance section, which can be respectively connected in parallel to one reception signal line, and the first capacitance section to the Xth capacitance section. A measuring capacitance section having a plurality of switches from a first switch to an Xth switch corresponding to each section is provided. The receiving circuit sequentially switches the capacitance value of the measuring capacitance unit by selecting the capacitance unit connected to the one reception signal line by the first switch to the Xth switch, and the one reception signal line And the detection value is generated by performing an operation of comparing the levels of the respective reception signals from the other reception signal line. In the integrated circuit including the receiving circuit, the capacitance value is small in the first region in which the capacitive elements forming the first capacitance unit to the Xth capacitance unit are arranged and in the first capacitance unit to the Xth capacitance unit. A second area in which the switch corresponding to the capacitive section divided into the two sides is arranged, and the switch corresponding to the capacitive section divided in the larger capacitance value among the first capacitive section to the Xth capacitive section And a third region that is formed, and the second region is formed at a position closer to the first region than the third region.
In the present invention as described above, the differential method is used as the sensing of the touch panel. That is, the detection value corresponding to the difference between the reception signals from the pair of reception signal lines is generated. As a method for this, the levels of the respective reception signals from the one and the other reception signal lines are compared while sequentially switching the capacitance value of the measuring capacitance unit connected to the one reception signal line. According to this operation, the capacitance value (or the capacitance value selection control signal) when the levels of the reception signals become substantially equal becomes a value corresponding to the difference between the reception signals. Therefore, by the above operation, a detection value for touch panel operation monitoring can be generated. However, if the linearity of the capacitance value of each stage of the measuring capacitance unit is poor, accurate detection cannot be performed. Here, the capacitance error is due in part to the parasitic capacitance of the capacitive element and the switch element. The smaller the capacitance, the larger the capacitance error due to the influence of the parasitic capacitance. Further, the parasitic capacitance increases as the wiring becomes longer. Therefore, the second region is located closer to the first region than the third region, so that the wiring length between the small capacitance portion and the switch is shortened.
上記したタッチパネル駆動装置においては、前記第１領域内では、前記第１容量部から前記第Ｘ容量部までの容量部のうちの、容量値が小さい容量部を形成する容量素子が、容量値が大きい容量部を形成する容量素子よりも、前記第２領域に近い位置に配置されているようにすることが考えられる。
集積回路の第１領域には、第１容量部から第Ｘ容量部までの各容量部を構成する容量素子が形成されるが、このときに小さい容量の容量部を構成する容量素子がなるべく第２領域に近くなるようにする。
In the touch panel drive device described above, in the first region, the capacitance element forming a capacitance portion having a small capacitance value out of the capacitance portions from the first capacitance portion to the Xth capacitance portion has a capacitance value of It is conceivable that it is arranged closer to the second region than the capacitive element forming the large capacitive portion.
In the first region of the integrated circuit, the capacitive elements that form each capacitive section from the first capacitive section to the X-th capacitive section are formed. At this time, the capacitive element that constitutes the capacitive section having a small capacitance is preferably the first capacitive section. Try to be close to
上記したタッチパネル駆動装置においては、前記第１容量部から前記第Ｘ容量部までの各容量部を形成する複数の容量素子は、全て特定の容量値の容量素子により形成されており、前記第１領域では、それぞれの容量部を構成する容量素子は、点対称に配置されていることが考えられる。
各容量部ＣＭの容量値を得るための容量素子（コンデンサ）を、全て特定の容量値のコンデンサ、つまり同一の面積のコンデンサとする。そして並列接続や直接接続により各容量部の容量を形成する。そして各容量部では、その容量部を構成する容量素子が複数配置されるが、その複数の容量素子を、第１領域において例えば中央点に対して点対称となるように配置する。
In the above-described touch panel driving device, all of the plurality of capacitive elements forming each capacitive section from the first capacitive section to the Xth capacitive section are formed of capacitive elements having a specific capacitive value, In the region, it is conceivable that the capacitive elements forming the respective capacitive parts are arranged point-symmetrically.
Capacitance elements (capacitors) for obtaining the capacitance value of each capacitance unit CM are all capacitors having a specific capacitance value, that is, capacitors having the same area. Then, the capacitance of each capacitance portion is formed by parallel connection or direct connection. In each capacitance section, a plurality of capacitance elements forming the capacitance section are arranged. The plurality of capacitance elements are arranged in the first region so as to be point-symmetric with respect to, for example, the center point.
上記したタッチパネル駆動装置においては、前記第１容量部から前記第Ｘ容量部までの各容量部のうちで、所定値以上の容量値の容量部は、複数の容量素子の並列接続により形成されていることが考えられる。
大きい容量の容量素子（コンデンサ）が含まれるほど全体として面積比が大きくなる。所定値以上の容量部については、容量素子の並列接続で必要な容量を形成することで、全体での面積比を小さくできる。
In the touch panel drive device described above, among the capacitance units from the first capacitance unit to the Xth capacitance unit, the capacitance unit having a capacitance value equal to or larger than a predetermined value is formed by connecting a plurality of capacitance elements in parallel. It is possible that
The larger the capacity element (capacitor) included, the larger the area ratio as a whole. With respect to the capacitance portion having a predetermined value or more, by forming the required capacitance by connecting the capacitance elements in parallel, the overall area ratio can be reduced.
本発明のタッチパネル装置は、タッチパネルと、上記のタッチパネル駆動装置を有して構成される。
即ち容量精度を高くしたタッチパネル駆動装置を用いることで、センシング精度のよいタッチパネル装置を実現する。
A touch panel device of the present invention is configured to include a touch panel and the above touch panel drive device.
That is, by using a touch panel drive device with high capacitance accuracy, a touch panel device with good sensing accuracy is realized.
本発明によれば、寄生容量の影響が大きい、小さい部類の容量部の容量素子とスイッチの距離を相対的に短くすることで、全体として容量の誤差の程度の差を緩和でき、これにより計測用容量部が受信信号線に与える各段階の容量のリニアリティが向上される。従ってタッチパネルのセンシング精度を向上させることができ、操作位置としての座標の再現性や正確性を向上させることができる。 According to the present invention, by relatively shortening the distance between the capacitive element and the switch of the small capacitive section where the influence of the parasitic capacitance is large, it is possible to reduce the difference in the degree of capacitance error as a whole. The linearity of the capacitance in each stage given to the reception signal line by the capacitance unit for use is improved. Therefore, the sensing accuracy of the touch panel can be improved, and the reproducibility and accuracy of the coordinates as the operation position can be improved.
以下、本発明の実施の形態を次の順序で説明する。
＜１．タッチパネル装置の構成＞
＜２．センシング動作＞
＜３．リニアリティ改善のための構成＞
［３−１：第１例］
［３−２：第２例］
［３−３：第３例］
［３−４：第４例］
［３−５：第５例］
［３−６：第６例］
＜４．実施の形態の効果及び変形例＞
Hereinafter, embodiments of the present invention will be described in the following order.
<1. Configuration of touch panel device>
<2. Sensing operation>
<3. Configuration for improving linearity>
[3-1: First example]
[3-2: Second example]
[3-3: Third example]
[3-4: Fourth example]
[3-5: Fifth example]
[3-6: Sixth example]
<4. Effects and Modifications of Embodiment>
＜１．タッチパネル装置の構成＞
実施の形態のタッチパネル装置１の構成例を図１に示す。
タッチパネル装置１は、各種機器においてユーザインターフェース装置として装着される。ここで各種機器とは、例えば電子機器、通信機器、情報処理装置、製造設備機器、工作機械、車両、航空機、建物設備機器、その他非常に多様な分野の機器が想定される。タッチパネル装置１は、これらの多様な機器製品においてユーザの操作入力に用いる操作入力デバイスとして採用される。
図１ではタッチパネル装置１と製品側ＭＣＵ（Micro Control Unit）９０を示しているが、製品側ＭＣＵ９０とは、タッチパネル装置１が装着される機器における制御装置を示しているものである。タッチパネル装置１は製品側ＭＣＵ９０に対してユーザのタッチパネル操作の情報を供給する動作を行うことになる。
<1. Configuration of touch panel device>
FIG. 1 shows a configuration example of the
The
Although FIG. 1 shows the
タッチパネル装置１は、タッチパネル２と、タッチパネル駆動装置３を有する。
タッチパネル駆動装置３はセンサＩＣ（Integrated Circuit）４とＭＣＵ５を有する。
このタッチパネル駆動装置３は、タッチパネル側接続端子部３１を介してタッチパネル２と接続される。この接続を介してタッチパネル駆動装置３はタッチパネル２の駆動（センシング）を行う。
また操作入力デバイスとして機器に搭載される際には、タッチパネル駆動装置３は製品側接続端子部３２を介して製品側ＭＣＵ９０と接続される。この接続によりタッチパネル駆動装置３は製品側ＭＣＵ９０にセンシングした操作情報を送信する。
The
The touch
The touch
When the touch
タッチパネル駆動装置３におけるセンサＩＣ４は、送信回路４１、受信回路４２、マルチプレクサ４３、インターフェース・レジスタ回路４４、電源回路４５を有する。
The
センサＩＣ４の送信回路４１は、マルチプレクサ４３によって選択されたタッチパネル２における端子に対して送信信号を出力する。また受信回路４２は、マルチプレクサ４３によって選択されたタッチパネル２における端子から信号を受信し、必要な比較処理等を行う。
図２に、送信回路４１、受信回路４２、マルチプレクサ４３とタッチパネル２の接続状態を模式的に示す。
タッチパネル２は、タッチ面を形成するパネル平面に、送信側の電極としてのｎ本の送信信号線２１−１から２１−ｎが配設される。
また同じくパネル平面に、受信側の電極としてのｍ本の受信信号線２２−１から２２−ｍが配設される。
なお送信信号線２１−１・・・２１−ｎ、受信信号線２２−１・・・２２−ｍを特に区別しない場合は、総称として「送信信号線２１」「受信信号線２２」と表記する。
The
FIG. 2 schematically shows a connection state of the
In the
Similarly, m reception signal lines 22-1 to 22-m as electrodes on the reception side are arranged on the panel plane.
Note that the transmission signal lines 21-1... 21-n and the reception signal lines 22-1... 22-m are collectively referred to as “
送信信号線２１−１・・・２１−ｎと、受信信号線２２−１・・・２２−ｍは、図示するように交差して配設される場合もあれば、いわゆるシングルレイヤ構造として、上述の特許文献２のように交差が生じないように配設される場合もある。いずれにしても送信信号線２１と受信信号線２２が配設される範囲内でタッチ操作面が形成され、タッチ操作時の容量変化により操作位置が検出される構造となる。
図では送信信号線２１と受信信号線２２の間で生じる容量を一部のみ例示している（容量Ｃ２２，Ｃ２３，Ｃ３２，Ｃ３３）が、タッチ操作面の全体に、送信信号線２１と受信信号線２２の間で生じる容量（例えば交差位置における容量）が存在し、タッチ操作により容量変化が生じた位置が受信回路４２により検出されることとなる。
The transmission signal lines 21-1... 21-n and the reception signal lines 22-1... 22-m may be arranged so as to intersect as shown in the drawing, or as a so-called single layer structure, In some cases, the above-mentioned
In the figure, only a part of the capacitance generated between the
送信回路４１は、マルチプレクサ４３により選択された送信信号線２１−１・・・２１−ｎに対して送信信号を出力する。本実施の形態では、マルチプレクサ４３が各タイミングで２本ずつ隣接する送信信号線２１を選択していく走査を行う。
受信回路４２は、マルチプレクサ４３により選択された受信信号線２２−１・・・２２−ｍからの受信信号を受信する。本実施の形態では、マルチプレクサ４３が各タイミングで２本ずつ隣接する受信信号線２２を選択していく。
送信回路４１、受信回路４２によるセンシング動作については後述する。
The
The
The sensing operation by the
図１に戻って説明する。センサＩＣ４のインターフェース・レジスタ回路４４には、送信回路４１、マルチプレクサ４３、受信回路４２、電源回路４５に対する各種の設定情報がＭＣＵ５によって書き込まれる。送信回路４１、マルチプレクサ４３、受信回路４２、電源回路４５は、それぞれインターフェース・レジスタ回路４４に記憶された設定情報によって動作が制御される。
またインターフェース・レジスタ回路４４には、受信回路４２により検出された検出値（説明上「ＲＡＷ値」ともいう）を記憶し、ＭＣＵ５が取得できるようにしている。
It returns to FIG. 1 and demonstrates. The
Further, the
電源回路４５は、駆動電圧ＡＶＣＣを生成し、送信回路４１，受信回路４２に供給する。後述するが、送信回路４１は駆動電圧ＡＶＣＣを用いたパルスをマルチプレクサ４３によって選択された送信信号線２１に印加する。
また受信回路４２は、センシング動作の際に、マルチプレクサ４３によって選択された受信信号線２２に対して駆動電圧ＡＶＣＣを印加することも行う。
電源回路４５の構成については後に詳述する。
The
The
The configuration of the
ＭＣＵ５はセンサＩＣ４の設定、制御を行う。具体的にはＭＣＵ５はインターフェース・レジスタ回路４４に対して必要な設定情報を書き込むことで、センサＩＣ４の各部の動作を制御する。
またＭＣＵ５は受信回路４２からのＲＡＷ値をインターフェース・レジスタ回路４４から読み出すことで取得する。そしてＭＣＵ５は、ＲＡＷ値を用いて座標計算を行い、ユーザのタッチ操作位置情報としての座標値を製品側ＭＣＵ９０に送信する処理を行う。
The
Further, the
＜２．センシング動作＞
以上の構成のタッチパネル装置１によるセンシング動作について説明する。
まず図３によりタッチパネル２に対する送信回路４１，受信回路４２の動作を説明する。図ではタッチパネル２において２つの送信信号線２１−２、２１−３と、２つの受信信号線２２−２、２２−３を示している。
本実施の形態の場合、先の図２に示したような送信信号線２１、受信信号線２２に対して、送信回路４１と受信回路４２が、それぞれ隣接する２本ずつ送信、受信を行っていくことでタッチ操作の検出を行うものとなる。つまり一対の送信信号線２１と一対の受信信号線２２の２本×２本を基本セルとして、順次セル単位で検出走査を行う。図３では、その１つのセル部分を示していることになる。
<2. Sensing operation>
A sensing operation of the
First, the operation of the
In the case of the present embodiment, the
送信回路４１は、２本の送信信号線２１（図の場合では２１−２，２１−３）に対して、ドライバ４１１，４１２から駆動電圧ＡＶＣＣ１を出力する。つまりドライバ４１１，４１２の出力である送信信号Ｔ＋、Ｔ−がマルチプレクサ４３によって選択された送信信号線２１−２，２１−３に供給される。
なお、駆動電圧ＡＶＣＣ１は、図１の電源回路４５が生成する駆動電圧ＡＶＣＣ自体、もしくは駆動電圧ＡＶＣＣに基づく電圧である。
この場合、送信回路４１は、ドライバ４１１からの送信信号Ｔ＋は図示のように、アイドル（Idle）期間をロウレベル（以下「Ｌレベル」と表記）とする。例えば０Ｖとする。そして続くアクティブ（Active）期間にはハイレベル（以下「Ｈレベル」と表記）とする。この場合、Ｈレベルの信号として具体的には駆動電圧ＡＶＣＣ１の印加を行う。
また送信回路４１は、もう一つのドライバ４１２からの送信信号Ｔ−は、アイドル期間をＨレベル（駆動電圧ＡＶＣＣ１の印加）とし、続くアクティブ期間はＬレベルとする。
ここで、アイドル期間は受信信号Ｒ＋、Ｒ−の電位を安定させる期間であり、アクティブ期間は受信信号Ｒ＋、Ｒ−の電位変化をセンシングする期間となる。
The
The drive voltage AVCC1 is the drive voltage AVCC itself generated by the
In this case, the
Further, the
Here, the idle period is a period for stabilizing the potentials of the reception signals R+ and R-, and the active period is a period for sensing the potential changes of the reception signals R+ and R-.
このアイドル期間、アクティブ期間において、受信回路４２はマルチプレクサ４３によって選択された２つの受信信号線２２（図の場合では２２−３，２２−２）からの受信信号Ｒ＋、Ｒ−を受信する。
受信回路４２は、コンパレータ４２１、基準容量部４２２、スイッチ４２３，４２５、計測用容量部４２４、演算制御部４２６を備えている。
２つの受信信号線２２からの受信信号Ｒ＋、Ｒ−はコンパレータ４２１で受信される。コンパレータ４２１は、受信信号Ｒ＋、Ｒ−の電位を比較して、その比較結果をＨレベル又はＬレベルで演算制御部４２６に出力する。
In the idle period and the active period, the
The
The reception signals R+ and R− from the two
基準容量部４２２を構成するコンデンサの一端には駆動電圧ＡＶＣＣ２が印加されている。駆動電圧ＡＶＣＣ２は、図１の電源回路４５が生成する駆動電圧ＡＶＣＣ自体、もしくは駆動電圧ＡＶＣＣに基づく電圧である。基準容量部４２２を構成するコンデンサの他端はスイッチ４２３の端子Ｔａを介してコンパレータ４２１の＋入力端子に接続されている。
また計測用容量部４２４の一端には駆動電圧ＡＶＣＣ２が印加されている。この計測用容量部４２４の他端はスイッチ４２５の端子Ｔａを介してコンパレータ４２１の−入力端子に接続されている。
The drive voltage AVCC2 is applied to one end of the capacitor forming the
The drive voltage AVCC2 is applied to one end of the measuring
スイッチ４２３、４２５は、アイドル期間には端子Ｔｉが選択される。従ってアイドル期間にはコンパレータ４２１の＋入力端子（受信信号線２２−３）、−入力端子（受信信号線２２−２）がグランド接続され、受信信号Ｒ＋、Ｒ−はグランド電位となる。
スイッチ４２３、４２５は、アクティブ期間には端子Ｔａが選択される。従ってアクティブ期間にはコンパレータ４２１の＋入力端子（受信信号線２２−３）、−入力端子（受信信号線２２−２）に駆動電圧ＡＶＣＣ２が印加される。
The terminals Ti of the
The terminals Ta of the
図３では当該セルが非タッチ状態の場合の受信信号Ｒ＋、Ｒ−の波形を実線で示している。アイドル期間ではスイッチ４２３、４２５が端子Ｔｉを選択していることで、受信信号Ｒ＋、Ｒ−は、或る電位（グランド電位）で安定されている。
アクティブ期間となるとスイッチ４２３、４２５が端子Ｔａを選択することで、受信信号線２２−３，２２−２に駆動電圧ＡＶＣＣ２が印加される。これにより受信信号Ｒ＋、Ｒ−の電位がΔＶ上昇する。非タッチの状態では、このΔＶの電位上昇は、受信信号Ｒ＋、Ｒ−共に発生する。
一方、送信回路４１側では、アクティブ期間となると、上述のように送信信号Ｔ＋が立ち上がり、送信信号Ｔ−が立ち下がる。これにより、タッチ操作があった場合には、受信信号Ｒ＋、Ｒ−の電位上昇の程度が変化する。
仮に容量Ｃ２２に影響を与えるＡ１位置がタッチされた場合、受信信号Ｒ−の電位がアクティブ期間において破線で示すようにΔＶＨだけ上昇する。
また仮に容量Ｃ３２が変化するＡ２位置がタッチされた場合、受信信号Ｒ−の電位がアクティブ期間において破線で示すΔＶＬだけ上昇する。
これらのように当該セルに対するタッチ操作位置に応じて、受信信号Ｒ−の電位変化量が受信信号Ｒ＋の電位変化量（ΔＶ）よりも大きくなったり小さくなったりする。
コンパレータ４２１はこのような受信信号Ｒ＋、Ｒ−を比較することになる。
In FIG. 3, the waveforms of the reception signals R+ and R− when the cell is in the non-touch state are shown by solid lines. In the idle period, the
In the active period, the
On the other hand, on the
If the A1 position that affects the capacitance C22 is touched, the potential of the reception signal R− increases by ΔVH as shown by the broken line in the active period.
If the A2 position where the capacitance C32 changes is touched, the potential of the reception signal R- rises by ΔVL shown by the broken line in the active period.
As described above, the potential change amount of the reception signal R− becomes larger or smaller than the potential change amount (ΔV) of the reception signal R+ depending on the touch operation position with respect to the cell.
The
なお、このように変化する受信信号Ｒ＋、Ｒ−の電位差分自体をＲＡＷ値（検出結果）として出力するようにしてもよいが、本実施の形態では受信回路４２は、演算制御部４２６が受信信号Ｒ＋、Ｒ−の電圧バランスがとれるように計測用容量部４２４の設定変更を行い、ＲＡＷ値を得るようにしている。
演算制御部４２６は、インターフェース・レジスタ回路４４に書き込まれた設定情報に従って、スイッチ４２３，４２５のオン／オフや計測用容量部４２４の容量値の切替処理を行う。またコンパレータ４２１の出力を監視し、後述の処理でＲＡＷ値を算出する。演算制御部４２６で算出されたＲＡＷ値はインターフェース・レジスタ回路４４に書き込まれることでＭＣＵ５が取得可能とされる。
Note that the potential difference itself between the reception signals R+ and R− that change in this way may be output as a RAW value (detection result). However, in the present embodiment, the
The
以上の図３において可変容量コンデンサの記号で示した計測用容量部４２４は、例えば図４のように複数の容量部ＣＭ（ＣＭ０〜ＣＭ７）とスイッチＳＷ（ＳＷ０〜ＳＷ７）により構成されている。
なお図４はスイッチ４２３，４２５が端子Ｔａに接続された状態（アクティブ期間）での等価回路として示しており、スイッチ４２３，４２５の図示は省略している。
各容量部ＣＭ０〜ＣＭ７は、駆動電圧ＡＶＣＣ２の電位とコンパレータ４２１の−入力端子の間に並列に接続されている。また各容量部ＣＭ０〜ＣＭ７に対してはそれぞれ直列にスイッチＳＷ０〜ＳＷ７が接続されている。つまりスイッチＳＷ０〜ＳＷ７のオン／オフにより、受信信号Ｒ−に影響を与える容量部ＣＭを変更できる構成である。
また図４では各容量部ＣＭ０〜ＣＭ７を１つのコンデンサの記号で示しているが、後述するように各容量部ＣＭ０〜ＣＭ７のそれぞれは１つのコンデンサで形成される場合もあるし、複数のコンデンサで構成される場合もある。
スイッチＳＷ０〜ＳＷ７は、例えばＦＥＴ（Field effect transistor）等のスイッチ素子を用いて構成されるが、図１４等で後述するように、１つのスイッチＳＷとして複数のスイッチ素子が設けられる場合もある。
The measuring
Note that FIG. 4 is shown as an equivalent circuit in a state where the
The capacitors CM0 to CM7 are connected in parallel between the potential of the drive voltage AVCC2 and the-input terminal of the
Further, in FIG. 4, each capacitance unit CM0 to CM7 is shown by a symbol of one capacitor, but as will be described later, each capacitance unit CM0 to CM7 may be formed by one capacitor, or a plurality of capacitors may be provided. It may also consist of
The switches SW0 to SW7 are configured by using switch elements such as FETs (Field effect transistors). However, as described later with reference to FIG. 14 and the like, a plurality of switch elements may be provided as one switch SW.
各容量部ＣＭ０〜ＣＭ７の容量値は、例えば容量部ＣＭ０＝２ｆＦ（フェムトファラッド）、ＣＭ１＝４ｆＦ、ＣＭ２＝８ｆＦ、ＣＭ３＝１６ｆＦ、ＣＭ４＝３２ｆＦ、ＣＭ５＝６４ｆＦ、ＣＭ６＝１２８ｆＦ、ＣＭ７＝２５６ｆＦとされる。
容量部ＣＭ０からＣＭ７は、ビット“０”からビット“７”の８ビットの値で選択される。容量部ＣＭ０及びスイッチＳＷ０がビット０、容量部ＣＭ１及びスイッチＳＷ１がビット“１”、・・・容量部ＣＭ７及びスイッチＳＷ７がビット“７”として機能する。
そして８ビットの値として０（＝「００００００００」）から２５５（＝「１１１１１１１１」）の容量設定値が与えられる。容量設定値はＭＣＵ５がインターフェース・レジスタ回路４４に書き込む設定情報の一つである。
受信回路４２では、この８ビットの容量設定値に応じてスイッチＳＷ０〜ＳＷ７がオン／オフされる。即ちスイッチＳＷ０〜ＳＷ７は対応するビットが「０」であればオフ、「１」であればオンとなる。これにより計測用容量部４２４の全体の容量値が０ｆＦ〜５１０ｆＦの範囲で２５６段階に可変されることになる。
なお、センサＩＣ４において容量部ＣＭとスイッチＳＷが実際に形成される配線部分には寄生容量Ｃｓが発生する。図４では、容量部ＣＭ０とスイッチＳＷ０の回路部分のみに寄生容量Ｃｓを示しているが、実際には他の回路部分（容量部ＣＭ１とスイッチＳＷ１の回路部分から容量部ＣＭ７とスイッチＳＷ７の回路部分まで全て）でも寄生容量Ｃｓが生じている。容量部ＣＭのコンデンサは実際には配線間の容量として実現する。するとスイッチＳＷとの間の配線が長い程、寄生容量Ｃｓは大きくなる。
この寄生容量Ｃｓは各容量部ＣＭ０〜ＣＭ７の各容量値に誤差を生じさせるものとして影響する。この対策については後述する。
The capacitance values of the respective capacitance units CM0 to CM7 are, for example, capacitance units CM0=2fF (femto farad), CM1=4fF, CM2=8fF, CM3=16fF, CM4=32fF, CM5=64fF, CM6=128fF, CM7=256fF. To be done.
The capacitance units CM0 to CM7 are selected by 8-bit values of bits “0” to “7”. The capacitance unit CM0 and the switch SW0 function as a
Then, as the 8-bit value, a capacity setting value of 0 (=“00000000”) to 255 (=“11111111”) is given. The capacity setting value is one of setting information that the
In the receiving
In the
The parasitic capacitance Cs affects the capacitance values of the capacitance units CM0 to CM7 as an error. This measure will be described later.
一方、受信信号Ｒ＋側の基準容量部４２２のコンデンサの容量値は例えば２５６ｆＦとされる。
On the other hand, the capacitance value of the capacitor of the
上述のように受信信号Ｒ−は、タッチの有無及び位置によってアクティブ期間の波形の電位上昇の程度が変わる。受信信号Ｒ＋の波形上昇程度（ΔＶ）より大きくなったり小さくなったりする。
図４の構成では、計測用容量部４２４の容量設定値を変更していくことで受信信号Ｒ−の波形の電位上昇程度を変化させることができ、例えば受信信号Ｒ＋と同等となる計測用容量部４２４の容量設定値を見つけ出すことができる。
例えば図４の受信信号Ｒ−の破線で示す波形Ｓｇ１が初期状態であったとしたときに、計測用容量部４２４の容量を小さくすれば受信信号Ｒ−は波形Ｓｇ２のように波形Ｓｇ１より小さくなる。また、計測用容量部４２４の容量を大きくすれば受信信号Ｒ−は波形Ｓｇ３のように波形Ｓｇ１より大きくなる。
つまり、コンパレータ４２１で受信信号Ｒ＋、Ｒ−の電圧レベルが同等となったときの計測用容量部４２４の容量設定値は、タッチによる受信信号Ｒ−の電圧変化に相当する値と等価となる。従って、コンパレータ４２１の出力をみながら計測用容量部４２４の容量設定値を変化させていき、受信信号Ｒ＋、Ｒ−のアクティブ期間の電圧が同等となる容量設定値を探索する。すると探索された容量設定値を、タッチ操作のセンシング情報としてのＲＡＷ値とできることになる。
As described above, the received signal R- changes in the potential increase of the waveform in the active period depending on the presence or absence of the touch and the position. It becomes larger or smaller than the rise (ΔV) of the waveform of the received signal R+.
In the configuration of FIG. 4, it is possible to change the potential increase degree of the waveform of the reception signal R− by changing the capacitance setting value of the
For example, assuming that the waveform Sg1 indicated by the broken line of the reception signal R- in FIG. 4 is in the initial state, the reception signal R- becomes smaller than the waveform Sg1 as a waveform Sg2 if the capacitance of the measuring
That is, the capacitance setting value of the measuring
以上のセンシング動作の具体的な手順を図５で説明する。この図５はＭＣＵ５がインターフェース・レジスタ回路４４に書き込んだ各種の設定情報に基づいて送信回路４１、受信回路４２で行われる処理を示したものである。
図５においてステップＳ１００からＳ１０９のループ処理は、１つのセル（２つの送信信号線２１と２つの受信信号線２２の組）に対するセンシングの手順を示している。なお、ＲＡＷ値を得るまでに容量設定値は８段階の異なる値を取る（初期状態から７回変更される）。
A specific procedure of the above sensing operation will be described with reference to FIG. FIG. 5 shows the processing performed by the
In FIG. 5, the loop processing of steps S100 to S109 shows a sensing procedure for one cell (a set of two
ステップＳ１００でまず変数ｎが初期値としてｎ＝７に設定される。また受信回路４２はＭＣＵ５の指示（容量設定値）に基づいて計測用容量部４２４の容量値を２５６ｆＦに設定する。つまり容量設定値＝１２８（＝１０００００００）とされ、ビット“７”のみが「１」であることでスイッチＳＷ７のみがオンとされる。
In step S100, the variable n is first set to n=7 as an initial value. Further, the receiving
ステップＳ１０１ではアイドル期間の設定が行われる。
送信回路４１ではドライバ４１１からの送信信号Ｔ＋はＬレベル、送信信号Ｔ−はＨレベル（＝駆動電圧ＡＶＣＣ１）とする。
受信回路４２では、スイッチ４２３，４２５が端子Ｔｉに接続される。これによりコンパレータ４２１の＋入力端子、−入力端子はグランド接続される。
In step S101, the idle period is set.
In the
In the receiving
次にステップＳ１０２では所定の期間経過により、アイドル期間からアクティブ期間への切り替えが行われる。
送信回路４１ではドライバ４１１からの送信信号Ｔ＋はＨレベル（＝駆動電圧ＡＶＣＣ１）、ドライバ４１２からの送信信号Ｔ−はＬレベルとする。
受信回路４２では、スイッチ４２３，４２５が端子Ｔａに接続される。これによりコンパレータ４２１の＋入力端子は基準容量部４２２を介して駆動電圧ＡＶＣＣ２に接続され、−入力端子は計測用容量部４２４を介して駆動電圧ＡＶＣＣ２に接続される。
Next, in step S102, the idle period is switched to the active period after a predetermined period has elapsed.
In the
In the receiving
アクティブ期間となると受信信号Ｒ＋、Ｒ−がΔＶ上昇するが、送信信号Ｔ＋が立ち上がり送信信号Ｔ−が立ち下がることで、検出中のセルに対するタッチ操作の有無やタッチ操作位置に応じた受信信号Ｒ−の変化が生じる（上昇量がΔＶＨやΔＶＬとなる）。
ステップＳ１０３ではコンパレータ４２１が受信信号Ｒ＋、Ｒ−を比較し、比較結果を出力する。コンパレータ４２１からは、（受信信号Ｒ＋）＞（受信信号Ｒ−）であればＨレベル出力が得られ、（受信信号Ｒ＋）＜（受信信号Ｒ−）であればＬレベル出力が得られる。
In the active period, the reception signals R+ and R− rise by ΔV, but the transmission signal T+ rises and the transmission signal T− falls, so that the reception signal R depending on the presence or absence of a touch operation on the cell being detected and the touch operation position. A change of − occurs (the amount of increase becomes ΔVH or ΔVL).
In step S103, the
ステップＳ１０４はコンパレータ４２１の出力に応じて処理が分岐される。
コンパレータ４２１の出力がＨレベルであれば、ステップＳ１０５で計測用容量部４２４の容量切替が行われる。この場合、ビット“ｎ”のスイッチをオンにしたまま、ビット“ｎ−１”のスイッチをオンとする。
それまで上記のように初期状態で容量設定値＝「１０００００００」とされてビット“７”のみオンとしていたときは、続いて容量設定値＝「１１００００００」とされてビット“７”とビット“６”がオンとされる。即ちスイッチＳＷ７，ＳＷ６がオンとされ、計測用容量部４２４の容量値は３８４ｆＦとなる。
そしてステップＳ１０７で変数ｎ＞０であれば、ステップＳ１０８で変数ｎをデクリメントしてステップＳ１０１に戻る。つまり、計測用容量部４２４の容量を大きくした上で、アイドル期間、アクティブ期間の動作を行ってコンパレータ４２１の出力を確認する。
In step S104, the process branches depending on the output of the
If the output of the
Until then, when the capacity setting value=“10000000” was set in the initial state and only the bit “7” was turned on as described above, the capacity setting value=“11000000” was subsequently set to the bits “7” and “6”. "Is turned on. That is, the switches SW7 and SW6 are turned on, and the capacitance value of the measuring
If the variable n>0 in step S107, the variable n is decremented in step S108 and the process returns to step S101. That is, after increasing the capacity of the measuring
またステップＳ１０４においてコンパレータ４２１の出力がＬレベルであれば、ステップＳ１０６で計測用容量部４２４の容量切替が行われる。この場合、ビット“ｎ”のスイッチをオフにして、ビット“ｎ−１”のスイッチをオンとする。
それまで初期状態で容量設定値＝「１０００００００」とされてビット“７”のみオンとしていたとすると、続いて容量設定値＝「０１００００００」とされてビット“７”がオフとされ、ビット“６”がオンとされる。即ちスイッチＳＷ７がオフとされスイッチＳＷ６がオンとされ、計測用容量部４２４の容量値は１２８ｆＦとなる。
そしてステップＳ１０７で変数ｎ＞０であれば、ステップＳ１０８で変数ｎをデクリメントしてステップＳ１０１に戻る。つまり、計測用容量部４２４の容量を小さくした上で、アイドル期間、アクティブ期間の動作を行ってコンパレータ４２１の出力を確認する。
If the output of the
If the capacity setting value=“10000000” and only the bit “7” is turned on in the initial state until then, the capacity setting value=“01000000” is subsequently set, the bit “7” is turned off, and the bit “6” is set. "Is turned on. That is, the switch SW7 is turned off and the switch SW6 is turned on, and the capacitance value of the measuring
If the variable n>0 in step S107, the variable n is decremented in step S108 and the process returns to step S101. In other words, the output of the
この処理を変数ｎ＝０となるまで行うことで、受信信号Ｒ−のアクティブ期間の電圧値と受信信号Ｒ＋のアクティブ期間の電圧値とのバランスがとれたときの容量設定値が判定される。
なお変数ｎ＝０のときのステップＳ１０５，Ｓ１０６においては、ビット“ｎ−１”は存在しないので、ビット“ｎ−１”の処理は行わない。
ステップＳ１０７で変数ｎ＝０となっていたらステップＳ１０９に進み、受信回路４２はＲＡＷ値を算出する。これは計測用容量部４２４においてオンとなっているスイッチＳＷのビットの２のべき乗の総和をとるという処理となる。例えば仮に最終的にスイッチＳＷ５、ＳＷ３、ＳＷ２がオンになっていたとしたら、２5＋２3＋２2＝４４ということになり、ＲＡＷ値＝４４となる。
By performing this process until the variable n=0, the capacitance set value when the voltage value of the reception signal R− during the active period and the voltage value of the reception signal R+ during the active period are balanced is determined.
Since the bit "n-1" does not exist in steps S105 and S106 when the variable n=0, the processing of the bit "n-1" is not performed.
If the variable n=0 in step S107, the process proceeds to step S109, and the
このように求められたＲＡＷ値はインターフェース・レジスタ回路４４を介して１つのセルの検出値としてＭＣＵ５に取得される。
タッチパネル２における各セル（２本の送信信号線２１と２本の受信信号線２２の組）について同様に図５の処理が行われ、ＲＡＷ値が求められる。
ＭＣＵ５は各セルについてのＲＡＷ値を取得し、タッチ操作位置の座標計算を行い、求めた座標値を製品側ＭＣＵ９０に送信する。
The RAW value thus obtained is acquired by the
The process of FIG. 5 is similarly performed for each cell (a set of two
The
本実施の形態では以上のようなセンシング動作として、受信信号Ｒ＋、Ｒ−の差分をとることで、取得されるＲＡＷ値が、外部環境からの影響を受けにくいようにすることができ、タッチ操作の検出精度を向上できる。
特に非タッチ時には受信信号Ｒ＋、Ｒ−の電位のバランスがとれているようにし、タッチによる容量変化によって受信信号Ｒ＋、Ｒ−の電位に差が生ずるようにしている。これを計測用容量部４２４の容量を順次変化させて受信信号Ｒ＋、Ｒ−のバランスがとれる容量値を探索し、その容量値を指定する容量設定値からＲＡＷ値を得るようにしている。これによりタッチ操作による容量変化に起因する受信信号Ｒ＋、Ｒ−の差分を正確に検出できる。
In the present embodiment, as the sensing operation as described above, by taking the difference between the reception signals R+ and R−, the acquired RAW value can be made less susceptible to the external environment, and the touch operation can be performed. The detection accuracy of can be improved.
In particular, when the touch is not made, the potentials of the reception signals R+ and R- are balanced so that the potentials of the reception signals R+ and R- are different due to the capacitance change due to the touch. The capacity of the measuring
なお受信回路４２から駆動電圧ＡＶＣＣ２を印加して、選択された受信信号線２２を充電する理由としては主に２つがある。
１つはタッチパネル２がシングルレイヤ構造の場合の事情である。シングルレイヤ構造の場合、非タッチの状態では、送信信号線２１と受信信号線２２の間で容量がほとんど生じない。つまり送信信号線２１と受信信号線２２の間（電極間）は絶縁状態にある。しかし非タッチ状態でも、アクティブ期間に受信信号波形が立ち上がるようにすることが必要である。このために駆動電圧ＡＶＣＣ２を送信することによって、シングルレイヤの場合にも対応して上記のセンシング動作が良好にできるようにしている。
またもう１つの理由はシングルレイヤに限ったことではない。上記のセンシング方式ではアクティブ期間に移行したときからの、受信信号Ｒ−の電位上昇幅を見ることになるが、送信信号Ｔ−の立ち下がりによる影響も把握したい。つまり図３に破線で示したΔＶＬの電位上昇も観測する必要がある。もしアクティブ期間での非タッチ状態での受信信号Ｒ＋、Ｒ−の電位が０Ｖだと、立ち下がりの影響を受ける場合、受信信号Ｒ−の電位がマイナス値になってしまい、受信回路４２において扱いにくいものとなる。そこで受信信号Ｒ−の電位が０Ｖ以下にならないように持ち上げておくようにし、送信信号Ｔ−の立ち下がりの影響による受信波形の電位を容易かつ適切に観測しやすくするために駆動電圧ＡＶＣＣ２を印加している。
There are two main reasons for applying the drive voltage AVCC2 from the receiving
One is the situation when the
Another reason is not limited to single layers. In the above-mentioned sensing method, the potential rise width of the reception signal R- from the time of shifting to the active period will be observed, but it is also desired to understand the influence of the fall of the transmission signal T-. That is, it is necessary to observe the potential increase of ΔVL indicated by the broken line in FIG. If the potentials of the reception signals R+ and R− in the non-touch state during the active period are 0V, the potential of the reception signal R− becomes a negative value if it is affected by the fall, and the
＜３．リニアリティ改善のための構成＞
［３−１：第１例］
ところで以上のように計測用容量部４２４の容量値を切り替えながら受信信号Ｒ＋、Ｒ−を比較していくことでタッチ時の容量変化を検出するセンシング動作では、その検出精度には、計測用容量部４２４の容量値のリニアリティ（線形性）が大きく関わる。
<3. Configuration for improving linearity>
[3-1: First example]
By the way, in the sensing operation of detecting the capacitance change at the time of touch by comparing the reception signals R+ and R− while switching the capacitance value of the
例えば容量設定値＝６３（＝００１１１１１１）でスイッチＳＷ０からＳＷ５がオンとなると、計測用容量部４２４の容量値は１２６ｆＦとなり、また容量設定値＝６４（＝０１００００００）でスイッチＳＷ６のみがオンとなると、計測用容量部４２４の容量値は１２８ｆＦとなるはずである。
For example, when the switches SW0 to SW5 are turned on with the capacitance setting value=63 (=00111111), the capacitance value of the measuring
ここで仮に容量部ＣＭ０〜ＣＭ７がそれぞれ１つのコンデンサで形成されているとする。例えば容量部ＣＭ０は２ｆＦのコンデンサ、容量部ＣＭ１は４ｆＦのコンデンサ、容量部ＣＭ２は８ｆＦのコンデンサ、・・・容量部ＣＭ７は２５６ｆＦのコンデンサとする。
図６には、このようにそれぞれ１つのコンデンサを用いる場合の、各容量部ＣＭのコンデンサの面積を示している。
上記のように容量設定値＝６３のときは、容量部ＣＭ０〜ＣＭ５の６個のコンデンサの並列接続により計測用容量部４２４の容量値は１２６ｆＦとなり、容量設定値＝６４では容量部ＣＭ６により計測用容量部４２４の容量値は１２８ｆＦとなる。
Here, it is assumed that the capacitance units CM0 to CM7 are each formed of one capacitor. For example, the capacitance unit CM0 is a 2 fF capacitor, the capacitance unit CM1 is a 4 fF capacitor, the capacitance unit CM2 is an 8 fF capacitor, and the capacitance unit CM7 is a 256 fF capacitor.
FIG. 6 shows the area of the capacitors of the respective capacitance units CM when one capacitor is thus used.
As described above, when the capacitance setting value=63, the capacitance value of the measuring
ところが例えば２ｆＦというような極めて小さい容量のコンデンサは、正確な容量とすることが困難という事情がある。
さらに面積の小さいコンデンサほど、上述した寄生容量Ｃｓの影響を受けやすいということもある。
つまり、容量部ＣＭ０〜ＣＭ７のそれぞれにおいてスイッチＳＷ０〜ＳＷ７との配線間で寄生容量Ｃｓが生じるが、それぞれの寄生容量Ｃｓの容量値が仮にほぼ同じ程度であったとしても、例えば２ｆＦのような小さい容量部ＣＭ０では、寄生容量Ｃｓによる容量変化が、２５６ｆＦの容量部ＣＭ７よりも顕著になる。
However, it is difficult to make an accurate capacitance for a capacitor having an extremely small capacitance such as 2 fF.
A capacitor having a smaller area may be more susceptible to the above-mentioned parasitic capacitance Cs.
That is, in each of the capacitance units CM0 to CM7, the parasitic capacitance Cs is generated between the wirings of the switches SW0 to SW7. Even if the capacitance values of the parasitic capacitances Cs are substantially the same, for example, 2fF or the like. In the small capacitance section CM0, the capacitance change due to the parasitic capacitance Cs becomes more significant than in the 256 fF capacitance section CM7.
これらのことから、例えば容量部ＣＭ０〜ＣＭ５の６個のコンデンサの並列接続による容量が寄生容量の影響で、１２６ｆＦとはならず、１２８ｆＦよりも大きくなってしまうことがある。すると容量設定値＝６３のときの容量より、容量設定値＝６４の容量が小さくなってしまう。
このように容量設定値で制御されるべき２５６段階の容量値に、大小関係の逆転現象がおきることがある。このような逆転現象が多く起きる状態をリニアリティが悪い状態といっている。そして上述の図５の処理を考えれば理解されるとおり、リニアリティが悪いと、ＲＡＷ値を正確に生成できなくなる。
From these, for example, the capacitance due to the parallel connection of the six capacitors of the capacitance units CM0 to CM5 does not become 126 fF but may become larger than 128 fF due to the influence of the parasitic capacitance. Then, the capacity of the capacity set value=64 becomes smaller than the capacity of the capacity set value=63.
In this way, there is a case where there is a size-reversal phenomenon in the capacity value of 256 steps that should be controlled by the capacity setting value. A state where such a reversal phenomenon frequently occurs is called a state where the linearity is bad. Then, as will be understood from the above-mentioned processing of FIG. 5, if the linearity is bad, the RAW value cannot be accurately generated.
そこで本実施の形態では、センサＩＣ４における容量部ＣＭ０〜ＣＭ７とスイッチＳＷ０〜ＳＷ７の配置を工夫する。
図７Ａは、センサＩＣ４内における計測用容量部４２４を構成する素子を配置する領域を模式的に示している。計測用容量部４２４を構成する素子とは、容量部ＣＭ０〜ＣＭ７として機能するコンデンサと、スイッチＳＷ０〜ＳＷ７となるトランジスタである。
そして図示するように、計測用容量部４２４の素子を配置する領域を、第１領域ＡＲ１、第２領域ＡＲ２、第３領域ＡＲ３に分ける。
第１領域ＡＲ１には、容量部ＣＭ０〜ＣＭ７となるコンデンサが配置される。
第２領域ＡＲ２には、容量値の小さい側に分けられる容量部（例えば容量部ＣＭ０〜ＣＭ４）に対応するスイッチ（例えばスイッチＳＷ０〜ＳＷ４）となるトランジスタが配置される。
第３領域ＡＲ３には、容量値の大きい側に分けられる容量部（例えば容量部ＣＭ５〜ＣＭ７）に対応するスイッチ（例えばスイッチＳＷ５〜ＳＷ７）となるトランジスタが配置される。
Therefore, in the present embodiment, the arrangement of the capacitors CM0 to CM7 and the switches SW0 to SW7 in the
FIG. 7A schematically shows a region in the
Then, as shown in the figure, the region in which the elements of the measuring
Capacitors serving as the capacitance units CM0 to CM7 are arranged in the first area AR1.
In the second region AR2, transistors serving as switches (for example, switches SW0 to SW4) corresponding to the capacitance units (for example, capacitance units CM0 to CM4) divided into the smaller capacitance values are arranged.
In the third region AR3, transistors serving as switches (for example, switches SW5 to SW7) corresponding to the capacitance units (for example, capacitance units CM5 to CM7) that are divided into the larger capacitance value are arranged.
このように第２領域ＡＲ２が、第３領域ＡＲ３よりも第１領域ＡＲ１に近い位置に形成されているようにする配置により、計測用容量部４２４のリニアリティを改善する。
リニアリティ改善効果を図８に示す。図８Ａは、図７Ａの配置の場合の特性、図８Ｂは比較例となる図７Ｂの配置の場合の特性である。なお、図７Ｂの配置とは、第１領域ＡＲ１に隣接して第３領域ＡＲ３が配置され、小容量の容量部ＣＭに対応するスイッチＳＷが配置された第２領域ＡＲ２が、第３領域ＡＲ３よりも第１領域ＡＲ１から遠くなっている例である。
図８Ａ，図８Ｂにおいて、横軸は容量設定値としての０〜２５５を示す。縦軸は出力電圧Ｖｃとしている。この出力電圧Ｖｃとは、計測用容量部４２４を受信信号線２２に接続しない状態で、駆動電圧ＡＶＣＣ２を印加したときの立ち上がり波形の電圧値（コンパレータ４２１側に出力される電圧値）である。
観測される出力電圧Ｖｃは間接的に計測用容量部４２４の各段階の容量値を表すものとなる。
In this way, the second area AR2 is formed at a position closer to the first area AR1 than the third area AR3, so that the linearity of the measuring
The linearity improvement effect is shown in FIG. 8A shows characteristics in the case of the arrangement of FIG. 7A, and FIG. 8B shows characteristics in the case of the arrangement of FIG. 7B as a comparative example. 7B, the third area AR3 is arranged adjacent to the first area AR1, and the second area AR2 in which the switch SW corresponding to the small capacity capacitance portion CM is arranged is the third area AR3. Is farther from the first area AR1.
8A and 8B, the horizontal axis represents 0 to 255 as the capacity setting value. The vertical axis represents the output voltage Vc. The output voltage Vc is a voltage value of a rising waveform (voltage value output to the
The observed output voltage Vc indirectly represents the capacitance value of each stage of the measuring
図８Ｂの場合、計測用容量部４２４の容量値のリニアリティが悪いことが見て取れる。つまり観測される出力電圧Ｖｃ（容量値）の上下変動が大きく、リニアリティが大きく乱れている。
一方図８Ａでは観測される出力電圧Ｖｃ（容量値）の上下変動がかなり抑えられており、リニアリティがかなり改善されていることがわかる。
In the case of FIG. 8B, it can be seen that the linearity of the capacitance value of the measuring
On the other hand, in FIG. 8A, it can be seen that the observed vertical fluctuation of the output voltage Vc (capacitance value) is considerably suppressed, and the linearity is considerably improved.
このようにリニアリティが改善されるのは、小容量側の容量部ＣＭ（例えば容量部ＣＭ０〜ＣＭ４）のコンデンサと、スイッチＳＷ（トランジスタ）の間の配線長が比較的短くできることによる。配線長を短くすることで、これら小容量側における寄生容量Ｃｓとしての容量値を低減する。すると、小容量側の容量部ＣＭにおける容量値に対する寄生容量Ｃｓの影響が相対的に小さくなる。一方、大容量側の容量部ＣＭは、元々寄生容量Ｃｓの影響は小さい。コンデンサによる容量値に対して寄生容量Ｃｓの容量値が十分に小さいためである。すると、小容量側で配線長を短くして寄生容量Ｃｓを小さくすることで、計測用容量部４２４における容量部ＣＭ０〜ＣＭ７の全体としてみれば、寄生容量Ｃｓによる容量誤差が均一化される方向に、容量誤差の程度の差が小さくなる。つまり設計上の本来の容量に対する誤差の割合が均一化される方向に調整できる。
これによって上述の逆転現象が生じにくくなり、リニアリティが改善されると考えることができる。
The linearity is improved in this way because the wiring length between the capacitor of the small capacitance side capacitance unit CM (for example, the capacitance units CM0 to CM4) and the switch SW (transistor) can be relatively short. By shortening the wiring length, the capacitance value as the parasitic capacitance Cs on the small capacitance side is reduced. Then, the influence of the parasitic capacitance Cs on the capacitance value in the capacitance portion CM on the small capacitance side becomes relatively small. On the other hand, the capacitance portion CM on the large capacitance side is originally less affected by the parasitic capacitance Cs. This is because the capacitance value of the parasitic capacitance Cs is sufficiently smaller than the capacitance value of the capacitor. Then, by shortening the wiring length on the small capacitance side to reduce the parasitic capacitance Cs, as a whole of the capacitance units CM0 to CM7 in the
It can be considered that this makes the above-mentioned inversion phenomenon less likely to occur and improves the linearity.
なお本実施の形態として、寄生容量Ｃｓによる誤差の影響をより均一化させる構成として図７Ｃの配置例も考えられる。
図７Ｃの配置例は第１領域ＡＲ１において各容量部ＣＭ０〜ＣＭ７のコンデンサ配置を工夫するものである。小さい容量部ＣＭ０のコンデンサほど、第２領域ＡＲ２に近くなるようにしていることを示している。
もちろん全てのコンデンサを厳密に、容量順に第２領域ＡＲ２から順番に距離を長くしていくようにすることに限るものではなく、各容量値のコンデンサのサイズ等に応じて配置すればよい。その際に、小さい容量のコンデンサ（或いは小さい容量の容量部ＣＭを構成するコンデンサ）について、スイッチＳＷからの距離を短くすることで、小容量側での寄生容量Ｃｓを減らし、各容量部ＣＭ０〜ＣＭ７における寄生容量Ｃｓによる容量誤差の割合の差を低減できる。
Note that, as the present embodiment, the arrangement example of FIG. 7C is also conceivable as a configuration for making the influence of the error due to the parasitic capacitance Cs more uniform.
The arrangement example of FIG. 7C is to devise the arrangement of capacitors of the capacitors CM0 to CM7 in the first area AR1. It is shown that the smaller the capacitor of the capacitance section CM0, the closer it is to the second area AR2.
Of course, all the capacitors are not limited to strictly increasing the distance in order from the second region AR2 in the order of capacitance, and may be arranged according to the size of the capacitors of each capacitance value and the like. At that time, by shortening the distance from the switch SW with respect to a capacitor having a small capacitance (or a capacitor forming the capacitance portion CM having a small capacitance), the parasitic capacitance Cs on the small capacitance side is reduced, and each capacitance portion CM0 to CM0. The difference in the ratio of the capacitance error due to the parasitic capacitance Cs in the
［３−２：第２例］
第２例として計測用容量部４２４が図９のように構成される例を説明する。
これは計測用容量部４２４が容量部ＣＭ０〜ＣＭ１０と、この容量部ＣＭ０〜ＣＭ１０のそれぞれに対応するスイッチＳＷ０〜ＳＷ１０を有する例である。この場合もセンシング動作のために計測用容量部４２４の容量値が図４、図５で説明した例と同様の考え方で変更されていく。
[3-2: Second example]
As a second example, an example in which the measuring
This is an example in which the measuring
この場合において、１１個の容量部ＣＭ０〜ＣＭ１０の接続のオン／オフをさせるために、ビット“０”〜ビット“１０”の１１ビットの容量設定値が用いられてスイッチＳＷ０〜ＳＷ１０が制御される。
１１ビットの容量設定値により、容量値は２０４８段階に切り替えられる。
各容量部ＣＭ０〜ＣＭ１０の容量値は、２ｆＦ、４ｆＦ、８ｆＦ、１６ｆＦ、３２ｆＦ、６４ｆＦ、１２８ｆＦ、２５６ｆＦ、５１２ｆＦ、１０２４ｆＦ、２０４８ｆＦとされる。従って計測用容量部４２４の容量値は、０ｆＦから４０９４ｆＦまでに変更される。
In this case, the switches SW0 to SW10 are controlled by using the 11-bit capacity setting values of bits “0” to “10” to turn on/off the connection of the eleven capacitance units CM0 to CM10. It
The capacity value is switched in 2048 steps according to the 11-bit capacity setting value.
The capacitance value of each of the capacitance units CM0 to CM10 is set to 2fF, 4fF, 8fF, 16fF, 32fF, 64fF, 128fF, 256fF, 512fF, 1024fF, 2048fF. Therefore, the capacitance value of the measuring
この例では容量部ＣＭ０〜ＣＭ１０は、それぞれ１つのコンデンサにより構成されるものとする。またスイッチＳＷ０〜ＳＷ１０はそれぞれトランジスタで構成される。
そして、センサＩＣ４において容量部ＣＭ０〜ＣＭ７とスイッチＳＷ０〜ＳＷ７は図７Ａのように配置される。
例えば第２領域ＡＲ２には、比較的小さい容量値である容量部ＣＭ０〜ＣＭ４に対応するスイッチＳＷ０〜ＳＷ４となるトランジスタが配置され、第３領域ＡＲ３には比較的大きい容量値である容量部ＣＭ５〜ＣＭ１０に対応するスイッチＳＷ５〜ＳＷ１０となるトランジスタが配置される。
このようにすることで上述の第１例と同様の効果を得ることができる。即ち計測用容量部４２４の容量可変段階数を多くした場合も、図７Ａの配置は有効である。
なおこの場合も図７Ｃのように、第１領域ＡＲ１の各容量部ＣＭ０〜ＣＭ１０を構成するコンデンサについては、小さい容量値の容量部ＣＭを構成するコンデンサほど第２領域に近い位置に配置することが、小さい容量部ＣＭによる容量誤差を小さくでき、容量誤差の割合を均一化するためには好適となる。
In this example, each of the capacitors CM0 to CM10 is composed of one capacitor. Each of the switches SW0 to SW10 is composed of a transistor.
Then, in the
For example, transistors serving as switches SW0 to SW4 corresponding to the capacitance units CM0 to CM4 having a relatively small capacitance value are arranged in the second region AR2, and the capacitance unit CM5 having a relatively large capacitance value is arranged in the third region AR3. The transistors to be the switches SW5 to SW10 corresponding to CM10 are arranged.
By doing so, it is possible to obtain the same effect as that of the first example described above. That is, the arrangement of FIG. 7A is effective even when the number of variable capacitance steps of the measuring
In this case as well, as shown in FIG. 7C, regarding the capacitors configuring the capacitance units CM0 to CM10 of the first region AR1, the capacitors configuring the capacitance unit CM having a smaller capacitance value should be arranged closer to the second region. However, the capacitance error due to the small capacitance portion CM can be reduced, which is suitable for equalizing the ratio of the capacitance error.
［３−３：第３例］
第３例の計測用容量部４２４の構成を図１０に示す。これは図９と同じく容量部ＣＭ０〜ＣＭ１０とスイッチＳＷ０〜ＳＷ１０を有する構成であるが、大容量側（例えば容量部ＣＭ７〜ＣＭ１０）を複数のコンデンサで構成する例である。
[3-3: Third example]
The configuration of the measuring
容量部ＣＭ０〜ＣＭ６は、それぞれ２ｆＦ、４ｆＦ、８ｆＦ、１６ｆＦ、３２ｆＦ、６４ｆＦ、１２８ｆＦの１つのコンデンサを用いて構成する。
容量部ＣＭ７は１２８ｆＦの２個のコンデンサの並列接続で２５６ｆＦの容量を構成する。容量部ＣＭ８は１２８ｆＦの４個のコンデンサの並列接続で５１２ｆＦの容量を構成する。容量部ＣＭ９は１２８ｆＦの８個のコンデンサの並列接続で１０２４ｆＦの容量を構成する。容量部ＣＭ１０は１２８ｆＦの１６個のコンデンサの並列接続で２０４８ｆＦの容量を構成する。
Each of the capacitance units CM0 to CM6 is configured by using one capacitor of 2fF, 4fF, 8fF, 16fF, 32fF, 64fF and 128fF.
The capacitance unit CM7 forms a capacitance of 256 fF by connecting two 128 fF capacitors in parallel. The capacitance unit CM8 forms a capacitance of 512 fF by connecting four 128 fF capacitors in parallel. The capacitance portion CM9 constitutes a capacitance of 1024 fF by connecting eight capacitors of 128 fF in parallel. The capacitance unit CM10 forms a capacitance of 2048 fF by connecting 16 capacitors of 128 fF in parallel.
このように、大容量側を全て１２８ｆＦのコンデンサにより構成することで、計測用容量部４２４は２ｆＦから１２８ｆＦのコンデンサが配置される。
図９のように２ｆＦから２０４８ｆＦまでのコンデンサを用いる場合、最小面積のコンデンサから最大面積のコンデンサまでの面積比がかなり大きくなる。これに対し図１０の場合、最大面積のコンデンサが１２８ｆＦとなることで、最小面積のコンデンサから最大面積のコンデンサまでの面積比を小さくすることができる。これにより寄生容量Ｃｓの影響による容量誤差の割合を均一化することに有利となる。
また図１０の例では、１２８ｆＦのコンデンサよりも広い面積のコンデンサを用いないことでコンデンサ配置の自由度が増し、ＩＣ設計上有利にもなる。
As described above, by configuring all the large-capacity side by the capacitors of 128 fF, the measuring
When a capacitor of 2fF to 2048fF is used as shown in FIG. 9, the area ratio from the minimum area capacitor to the maximum area capacitor becomes considerably large. On the other hand, in the case of FIG. 10, since the maximum area capacitor is 128 fF, the area ratio from the minimum area capacitor to the maximum area capacitor can be reduced. This is advantageous in equalizing the ratio of the capacitance error due to the influence of the parasitic capacitance Cs.
Further, in the example of FIG. 10, by not using a capacitor having an area larger than that of a 128 fF capacitor, the degree of freedom in capacitor arrangement is increased, which is advantageous in IC design.
もちろんこの図１０の構成の場合も、図７Ａ又は図７Ｃの配置を採るが、例えば容量部ＣＭ０〜ＣＭ６及びスイッチＳＷ０〜ＳＷ６は小容量側、容量部ＣＭ７〜ＣＭ１０及びスイッチＳＷ７〜ＳＷ１０は大容量側とする例が考えられる。もちろん、大容量側と小容量側の切り分けはこれに限らず、実際の配置設計の都合に合わせて変更してもよい。あくまでも、小容量の容量部ＣＭとスイッチＳＷの配線がなるべく短くなるようにすればよい。 Of course, in the case of the configuration of FIG. 10 as well, the arrangement of FIG. 7A or FIG. 7C is adopted. An example can be considered as the side. Of course, the division between the large-capacity side and the small-capacity side is not limited to this, and may be changed according to the actual layout design. The wiring of the small-capacity capacitor portion CM and the switch SW may be made as short as possible.
［３−４：第４例］
図１１，図１２，図１３により計測用容量部４２４の第４例の構成を説明する。これは、容量部ＣＭ０〜ＣＭ１０の全てを特定の容量のコンデンサのみで構成する例である。
さらに、図７Ａと同様に第１領域ＡＲ１，第２領域ＡＲ２，第３領域ＡＲ３の配置構造を採るが、容量部ＣＭ０〜ＣＭ１０のコンデンサを配置する第１領域ＡＲ１では、各容量部ＣＭを構成するコンデンサを点対称に配置するものとする。
[3-4: Fourth example]
The configuration of the fourth example of the measuring
Furthermore, although the arrangement structure of the first area AR1, the second area AR2, and the third area AR3 is adopted as in FIG. 7A, each capacitance section CM is configured in the first area AR1 in which the capacitors of the capacitance sections CM0 to CM10 are arranged. The capacitors to be used are arranged in point symmetry.
容量部ＣＭ０〜ＣＭ１０の全てを特定の容量のコンデンサのみで構成することによればコンデンサの面積の違いによって生じる容量誤差を低減でき、リニアリティ改善に寄与できる。
また図７Ａのような配置により、上述の通り、寄生容量Ｃｓの影響による容量誤差の割合の差を均一化でき、これもリニアリティ改善に寄与できる。
さらに第１領域ＡＲ１においてコンデンサを点対称配置にすることで、フォトリソグラフィ工程等で生じたｘ方向又はｙ方向の傾斜誤差（後述）の影響を低減し、これも容量精度を向上させ、リニアリティの改善につながる。
このように第４例は総合的にリニアリティの改善を実現するものとなる。
By configuring all of the capacitance units CM0 to CM10 only with capacitors having a specific capacitance, it is possible to reduce the capacitance error caused by the difference in the area of the capacitors and contribute to the improvement of linearity.
Further, with the arrangement as shown in FIG. 7A, as described above, the difference in the ratio of the capacitance error due to the influence of the parasitic capacitance Cs can be made uniform, which can also contribute to the linearity improvement.
Further, by arranging the capacitors in the first area AR1 in a point-symmetrical manner, the influence of tilt error (described later) in the x-direction or the y-direction, which occurs in the photolithography process or the like, is reduced, which also improves the capacitance accuracy and reduces the linearity. Leads to improvement.
As described above, the fourth example comprehensively realizes the improvement of linearity.
まず図１１により容量部ＣＭ０〜ＣＭ１０の全てを特定の容量のコンデンサのみで構成する場合の構成例を説明する。
計測用容量部４２４の容量部ＣＭ０〜ＣＭ１０は全て１６ｆＦのコンデンサで構成する。
容量部ＣＭ０は８つの１６ｆＦのコンデンサの直列接続で２ｆＦの容量を構成する。
容量部ＣＭ１は４つの１６ｆＦのコンデンサの直列接続で４ｆＦの容量を構成する。
容量部ＣＭ２は２つの１６ｆＦのコンデンサの直列接続で８ｆＦの容量を構成する。
容量部ＣＭ３は１６ｆＦのコンデンサ１つで構成する。
容量部ＣＭ４は２つの１６ｆＦのコンデンサの並列接続で３２ｆＦの容量を構成する。
容量部ＣＭ５は４つの１６ｆＦのコンデンサの並列接続で６４ｆＦの容量を構成する。
容量部ＣＭ６は８つの１６ｆＦのコンデンサの並列接続で１２８ｆＦの容量を構成する。
容量部ＣＭ７は１６個の１６ｆＦのコンデンサの並列接続で２５６ｆＦの容量を構成する。
容量部ＣＭ８〜ＣＭ１０については図示の都合上、ブロックで示した。
容量部ＣＭ８は３２個の１６ｆＦのコンデンサの並列接続で５１２ｆＦの容量を構成する。
容量部ＣＭ９は６４個の１６ｆＦのコンデンサの並列接続で１０２４ｆＦの容量を構成する。
容量部ＣＭ８は１２８個の１６ｆＦのコンデンサの並列接続で２０４８ｆＦの容量を構成する。
First, referring to FIG. 11, a configuration example in the case where all the capacitance units CM0 to CM10 are configured only by capacitors having a specific capacitance will be described.
The capacitance units CM0 to CM10 of the
The capacitance part CM0 constitutes a capacitance of 2fF by connecting eight 16fF capacitors in series.
The capacitance unit CM1 forms a 4 fF capacitance by connecting four 16 fF capacitors in series.
The capacitance unit CM2 forms a capacitance of 8 fF by connecting two 16 fF capacitors in series.
The capacitance unit CM3 is composed of one 16 fF capacitor.
The capacitance part CM4 constitutes a capacitance of 32 fF by connecting two 16 fF capacitors in parallel.
The capacitance section CM5 forms a capacitance of 64 fF by connecting four 16 fF capacitors in parallel.
The capacitance part CM6 constitutes a capacitance of 128 fF by connecting eight capacitors of 16 fF in parallel.
The capacitance part CM7 constitutes a capacitance of 256 fF by connecting 16 capacitors of 16 fF in parallel.
The capacitors CM8 to CM10 are shown as blocks for convenience of illustration.
The capacitance unit CM8 forms a capacitance of 512 fF by connecting 32 capacitors of 16 fF in parallel.
The capacitance section CM9 constitutes a capacitance of 1024 fF by connecting 64 capacitors of 16 fF in parallel.
The capacitance part CM8 constitutes a capacitance of 2048 fF by connecting 128 capacitors of 16 fF in parallel.
このように各容量部ＣＭ０〜ＣＭ１０を全て同じ容量値のコンデンサで形成することがリニアリティ改善に寄与する理由は次のように考えることができる。
コンデンサの容量は面積や周辺長に依存する。そしてＩＣ内におけるコンデンサのレイアウトの仕上がり寸法の誤差が容量誤差として表れる。このときに、レイアウト面積が大きいほど寸法誤差の影響を受けにくく、面積が小さいほど影響を受けやすくなる。
なお基本的（理論的）にはコンデンサ容量は面積に比例する。
The reason why forming each of the capacitors CM0 to CM10 with capacitors having the same capacitance value in this way contributes to the linearity improvement can be considered as follows.
The capacity of the capacitor depends on the area and the peripheral length. Then, an error in the finished size of the layout of the capacitor in the IC appears as a capacitance error. At this time, the larger the layout area, the less susceptible to the dimensional error, and the smaller the area, the more susceptible the influence.
Basically (theoretical), the capacitance of the capacitor is proportional to the area.
面積による寸法誤差の影響の受けやすさの違いを一例を挙げて説明する。例えば図１２Ａのように、１６ｆＦのコンデンサの設計寸法が５μｍ×５μｍの正方形で、６４ｆＦのコンデンサの設計寸法が１０μｍ×１０μｍの正方形であるとする。
ここで、ＩＣ上での仕上がり寸法が、縦方向及び横方向に＋０．１μｍとなった場合を想定する。１６ｆＦのコンデンサは仕上がり寸法が５．１μｍ×５．１μｍの正方形で、６４ｆＦのコンデンサは仕上がり寸法が１０．１μｍ×１０．１μｍの正方形となる場合である。
The difference in the susceptibility to the dimensional error due to the area will be described with an example. For example, as shown in FIG. 12A, it is assumed that the design size of a 16 fF capacitor is a square of 5 μm×5 μm, and the design size of a 64 fF capacitor is a square of 10 μm×10 μm.
Here, it is assumed that the finished size on the IC is +0.1 μm in the vertical and horizontal directions. A 16 fF capacitor is a square with a finished size of 5.1 μm×5.1 μm, and a 64 fF capacitor is a square with a finished size of 10.1 μm×10.1 μm.
１６ｆＦの容量の変化量は、
（５．１μｍ×５．１μｍ）÷（５μｍ×５μｍ）＝１．０４
となり、４％の容量誤差が生じていることになる。
６４ｆＦの容量の変化量は、
（１０．１μｍ×１０．１μｍ）÷（１０μｍ×１０μｍ）＝１．０１
となり、２％の容量誤差が生じていることになる。
The amount of capacitance change of 16 fF is
(5.1 μm×5.1 μm)÷(5 μm×5 μm)=1.04
Therefore, a capacity error of 4% has occurred.
The amount of capacitance change of 64 fF is
(10.1 μm×10.1 μm)÷(10 μm×10 μm)=1.01
Therefore, a capacity error of 2% has occurred.
仕上がり寸法が＋０．１μｍとして、同様に計算すると実際の容量は次の通りとなる。
・１６ｆＦ：４％誤差＝１６．６４
・３２ｆＦ：２．８％の誤差＝３２．９ｆＦ
・６４ｆＦ：２％の誤差＝６５．２８ｆＦ
・１２８ｆＦ：１．４％の誤差＝１２９．７９ｆＦ
・２５６ｆＦ：１％の誤差＝２５８．５６ｆＦ
When the finished dimension is +0.1 μm, the same calculation gives the actual capacity as follows.
・16 fF: 4% error=16.64
32fF: 2.8% error=32.9fF
64fF: 2% error=65.28fF
128 fF: 1.4% error=129.79 fF
・256fF: 1% error=258.56fF
ここで、計測用容量部４２４の容量値を２５４ｆＦとする場合は、容量部ＣＭ０〜ＣＭ６の各容量値の総和をとることになる。
その容量部ＣＭ０〜ＣＭ６の各容量値の総和は、仮に２ｆＦから８ｆＦまでの誤差を１６ｆＦと同じ４％としても、２．０８＋４．１６＋８．３２＋１６．６４＋３２．９＋６５．２８＋１２９．７９＝２５９．１７［ｆＦ］となる。つまり容量を「２５４ｆＦ」としたいときの容量値が「２５９．１７ｆＦ」となる。
一方、実際の「２５６ｆＦ」のコンデンサは上記の誤差で２５８．５６ｆＦなので、「２５４ｆＦ」≧「２５６ｆＦ」となって逆転現象が起きてしまう。
即ち仕上がり寸法の誤差が与える容量誤差が容量毎にばらつくことで、このような逆転現象が例えば２５６段階という可変容量の各段階において多く発生し、リニアリティが悪化する。
Here, when the capacitance value of the measuring
The total sum of the capacitance values of the capacitance units CM0 to CM6 is 2.08+4.16+8.32+16.64+32.9+65.28+129.79=259.17, even if the error from 2fF to 8fF is 4%, which is the same as 16fF. fF]. That is, the capacitance value when the capacitance is desired to be "254fF" is "259.17fF".
On the other hand, the actual capacitor of "256fF" is 258.56fF due to the above error, so that "254fF"≧"256fF" and the reverse phenomenon occurs.
That is, since the capacity error given by the error of the finished size varies from capacity to capacity, such a reversal phenomenon frequently occurs at each stage of the variable capacitance, for example, 256 stages, and the linearity deteriorates.
これに対して本実施の形態の場合は「１６ｆＦ」のコンデンサしか使用しないので、仕上がり寸法の誤差が各コンデンサに与える容量誤差がほぼ均一となる。すると各容量部ＣＭに生ずる容量誤差が、その容量の大小に関わらずほとんど同じ誤差となる。
つまり、図１２Ｂのように、仕上がり寸法が＋０．１μｍであると仮定して上記と同様に計算すると、実際の容量は次の通りとなる。つまり全てのコンデンサが５．１μｍ×５．１μｍの正方形となる場合である。
・１６ｆＦの容量部ＣＭ３：４％誤差＝１６．６４ｆＦ
・３２ｆＦの容量部ＣＭ４：１６．６４ｆＦ×２＝３３．２８ｆＦ
・６４ｆＦの容量部ＣＭ５：１６．６４ｆＦ×４＝６６．５６ｆＦ
・１２８ｆＦの容量部ＣＭ６：１６．６４ｆＦ×８＝１３３．１２ｆＦ
・２５６ｆＦの容量部ＣＭ７：１６．６４ｆＦ×１６＝２６６．２４ｆＦ
・５１２ｆＦの容量部ＣＭ８：１６．６４ｆＦ×３２＝５３２．４８ｆＦ
・１０２４ｆＦの容量部ＣＭ９：１６．６４ｆＦ×６４＝１０６４．９６ｆＦ
・２０４８ｆＦの容量部ＣＭ１０：１６．６４ｆＦ×１２８＝２１２９．９２ｆＦ
この場合、容量誤差がすべて４％のため、上記の「２５４ｆＦ」≧「２５６ｆＦ」といったような逆転現象が起きない。従ってリニアリティが大幅に改善されることになる。
On the other hand, in the case of the present embodiment, since only the capacitor of "16fF" is used, the capacitance error given to each capacitor due to the error of the finished size becomes substantially uniform. Then, the capacitance error generated in each capacitance portion CM becomes almost the same error regardless of the size of the capacitance.
That is, as shown in FIG. 12B, when the finished size is assumed to be +0.1 μm and the same calculation is performed, the actual capacity is as follows. In other words, this is the case where all capacitors have a square of 5.1 μm×5.1 μm.
・Capacitance part CM3 of 16 fF: 4% error=16.64 fF
32 fF capacitance unit CM4: 16.64 fF×2=33.28 fF
-64 fF capacitance section CM5: 16.64 fF x 4 = 66.56 fF
・128 fF capacity section CM6: 16.64 fF×8=133.12 fF
-256 fF capacitance section CM7: 16.64 fF x 16 = 266.24 fF
-512 fF capacity section CM8: 16.64 fF x 32 = 532.48 fF
-Capacitance part CM9 of 1024fF: 16.64fF x 64 = 1064.96fF
2048 fF capacitance section CM10: 16.64 fF×128=2129.92 fF
In this case, since the capacitance errors are all 4%, the above-mentioned reversal phenomenon such as “254fF”≧“256fF” does not occur. Therefore, the linearity is greatly improved.
そして図１３Ａのように、第１領域ＡＲ１，第２領域ＡＲ２，第３領域ＡＲ３の配置構造を採る。
図示のように第１領域ＡＲ１において、容量部ＣＭ０〜ＣＭ１０を構成する全て１６ｆＦのコンデンサが配置される。なお、第１領域ＡＲ１において１つマスが１つの１６ｆＦのコンデンサを示している。各マスには「０」〜「１０」を付しているが、「０」はＣＭ０を構成するコンデンサ、「１」はＣＭ１を構成するコンデンサ、・・・「１０」はＣＭ１０を構成するコンデンサという意味である。
Then, as shown in FIG. 13A, the arrangement structure of the first area AR1, the second area AR2, and the third area AR3 is adopted.
As shown in the figure, in the first area AR1, all 16 fF capacitors forming the capacitors CM0 to CM10 are arranged. It should be noted that in the first area AR1, one mass represents one 16 fF capacitor. Each cell is labeled "0" to "10", where "0" is a capacitor that constitutes CM0, "1" is a capacitor that constitutes CM1,..., "10" is a capacitor that constitutes CM10. It means that.
第２領域ＡＲ２には、容量値の小さい側に分けられる容量部（例えば容量部ＣＭ０〜ＣＭ５）に対応するスイッチ（例えばスイッチＳＷ０〜ＳＷ５）となるトランジスタが配置される。
第３領域ＡＲ３には、容量値の大きい側に分けられる容量部（例えば容量部ＣＭ６〜ＣＭ１０）に対応するスイッチ（例えばスイッチＳＷ６〜ＳＷ１０）となるトランジスタが配置される。
大容量側と小容量側の切り分けはこれに限らず、実際の配置設計の都合に合わせて変更されればよい。
In the second region AR2, transistors that serve as switches (for example, switches SW0 to SW5) corresponding to the capacitance units (for example, capacitance units CM0 to CM5) that are divided into smaller capacitance values are arranged.
In the third region AR3, transistors that serve as switches (for example, switches SW6 to SW10) corresponding to the capacitance units (for example, capacitance units CM6 to CM10) that are divided into the larger capacitance value are arranged.
The division between the large-capacity side and the small-capacity side is not limited to this, and may be changed according to the actual layout design.
このような第２領域ＡＲ２、第３領域ＡＲ３におけるスイッチ配置により、小容量側の容量部ＣＭでは配線長を短くすることができ、寄生容量Ｃｓの影響による容量誤差を小さくすることができる。これにより、第１例と同様に、設計上の本来の容量に対する誤差の割合が均一化される方向に調整でき、これによって上述の逆転現象が生じにくくなり、リニアリティが改善される。 By arranging the switches in the second area AR2 and the third area AR3 as described above, the wiring length can be shortened in the small-capacity side capacitance section CM, and the capacitance error due to the influence of the parasitic capacitance Cs can be reduced. As a result, similarly to the first example, the ratio of the error with respect to the original designed capacity can be adjusted in a uniform direction, whereby the above-mentioned inversion phenomenon is less likely to occur, and the linearity is improved.
さらに第１領域ＡＲ１においては、各容量部ＣＭを構成するコンデンサが第１領域ＡＲ１の中心点ＣＴに対して点対称に配置されている。 Further, in the first area AR1, the capacitors forming the respective capacitance units CM are arranged point-symmetrically with respect to the center point CT of the first area AR1.
容量部ＣＭ０は『０』を付した８個のコンデンサが中心点ＣＴに点対称となる関係で配置されている。容量部ＣＭ１は『１』を付した４個のコンデンサが中心点ＣＴに点対称となる関係で配置されている。容量部ＣＭ１は『２』を付した２個のコンデンサが中心点ＣＴに点対称となる関係で配置されている。 In the capacitance section CM0, eight capacitors with “0” are arranged in a point-symmetrical relationship with the central point CT. In the capacitance section CM1, four capacitors with "1" are arranged in a point-symmetrical relationship with the central point CT. In the capacitance section CM1, two capacitors with "2" are arranged in a point-symmetrical relationship with the central point CT.
容量部ＣＭ３については『３』を付した４個のコンデンサが中心点ＣＴに点対称となる関係で配置されている。但し、容量部ＣＭ３は１つのコンデンサでよい。４つのコンデンサを配置しているのは、ＣＭ０〜ＣＭ１０のすべてを点対称配置するための調整の意味であり、実際には『３』を付した４個のコンデンサのいずれか１つが用いられ、他はダミーとされる。同様に配置調整の意味で『ｄｕｍ』を付した８個のダミーコンデンサも構成されている。 As for the capacitance portion CM3, four capacitors denoted by "3" are arranged in a point-symmetrical relationship with the central point CT. However, the capacitor CM3 may be a single capacitor. Arranging four capacitors means adjustment for arranging all of CM0 to CM10 in point symmetry, and in practice, any one of the four capacitors with "3" is used, The others are dummy. Similarly, eight dummy capacitors with "dum" added for the purpose of arrangement adjustment are also configured.
容量部ＣＭ４は『４』を付した２個のコンデンサが中心点ＣＴに点対称となる関係で配置されている。容量部ＣＭ５は『５』を付した４個のコンデンサが中心点ＣＴに点対称となる関係で配置されている。容量部ＣＭ６〜ＣＭ１０のそれぞれについても、『６』を付した８個のコンデンサ、『７』を付した１６個のコンデンサ、『８』を付した３２個のコンデンサ、『９』を付した６４個のコンデンサ、『１０』を付した１２８個のコンデンサが、中心点ＣＴに点対称となる関係で配置されている。 In the capacitance section CM4, two capacitors with "4" are arranged in a point-symmetrical relationship with the central point CT. In the capacitance part CM5, four capacitors with "5" are arranged in a point-symmetrical relationship with the central point CT. For each of the capacitance units CM6 to CM10, eight capacitors with "6", 16 capacitors with "7", 32 capacitors with "8", and 64 with "9" are added. The capacitors, 128 capacitors with "10", are arranged in a point-symmetrical relationship with the central point CT.
大きな容量値の容量部ＣＭについては、特定の容量値のコンデンサ（この例では１６ｆＦ）を多数配置することになるため、小容量側の容量部ＣＭを構成するコンデンサが第１領域ＡＲ１の中央側に集まるように配置される。 Since a large number of capacitors having a specific capacitance value (16 fF in this example) are arranged for the capacitance part CM having a large capacitance value, the capacitors configuring the capacitance part CM on the small capacitance side are located in the center side of the first area AR1. Arranged to gather in.
そして図示のように点対称配置とすることで、特性に傾斜が発生したときにも配置の影響を受けないようにすることができる。
ここでいう「傾斜」とはレイアウトに依存した特性の変化のことであり、基本的にはｘ方向又はｙ方向に対して一時的な変化を想定している。特性の傾斜が発生する要因はフォトリソグラフィ工程の処理、基板濃度、膜厚などが挙げられ、総合的なプロセスばらつきにより発生するといえる。
The point-symmetrical arrangement as shown in the figure makes it possible to prevent the influence of the arrangement even when the characteristic is inclined.
The “inclination” referred to here is a change in characteristics depending on the layout, and basically, a temporary change is assumed in the x direction or the y direction. The factors that cause the inclination of the characteristics include the process of the photolithography process, the substrate concentration, the film thickness, and the like, and it can be said that they are caused by the total process variation.
例えばｘ方向に傾斜があった場合を考える。図１３Ｂには、第１領域ＡＲ１の中央部（太線ＣＡＲ）を拡大して示している。図示のように、容量値にｘ方向に傾斜があり、ｘ方向の４つのコンデンサの容量値が、１５．８ｆＦ、１５．９ｆＦ、１６ｆＦ、１６．１ｆＦであったとする。
この場合、『５』を付した容量部ＣＭ５の容量値は、１５．８＋１５．９＋１６＋１６．１＝６３．８ｆＦとなる。
つまり第１領域ＡＲ１において中心点ＣＴに点対称となる関係でコンデンサを配置することで、傾斜による誤差の相殺ができ、特性傾斜の影響を低減できるため、各容量部ＣＭに生ずる誤差を小さくすることができる。もってリニアリティの改善に寄与できる。
For example, consider the case where there is an inclination in the x direction. In FIG. 13B, the central portion (thick line CAR) of the first area AR1 is enlarged and shown. As shown in the figure, it is assumed that the capacitance values are inclined in the x direction and the capacitance values of the four capacitors in the x direction are 15.8fF, 15.9fF, 16fF, 16.1fF.
In this case, the capacitance value of the capacitance unit CM5 to which “5” is added is 15.8+15.9+16+16.1=63.8fF.
That is, by arranging the capacitors so as to be point-symmetric with respect to the central point CT in the first area AR1, the error due to the inclination can be canceled and the influence of the characteristic inclination can be reduced, so that the error generated in each capacitance portion CM can be reduced. be able to. Therefore, it can contribute to the improvement of linearity.
［３−５：第５例］
図１４により計測用容量部４２４の第５例の構成を説明する。これは、図１１と同様に容量部ＣＭ０〜ＣＭ１０の全てを特定の容量（例えば１６ｆＦ）のコンデンサのみで構成する例であるが、スイッチＳＷ４〜ＳＷ１０の構成が異なる。上述の第４例で説明したように、各容量部ＣＭ０〜ＣＭ１０を全て同じ容量値のコンデンサで形成することでリニアリティが改善できるが、図１４はさらに容量精度を向上させることができる例である。
[3-5: Fifth example]
The configuration of a fifth example of the measuring
図１４の計測用容量部４２４において、容量部ＣＭ０〜ＣＭ３及びスイッチＳＷ０〜ＳＷ３の構成は図１１と同じである。即ち、容量部ＣＭ０〜ＣＭ３は全て１６ｆＦのコンデンサを用い、またその容量部ＣＭ０〜ＣＭ３（コンデンサ１つもしくは複数の直列接続）に対して１つのスイッチ素子によるスイッチＳＷ０〜ＳＷ３を設けている。
この図１４の構成では、複数のコンデンサの並列接続により構成される容量部ＣＭ４〜ＣＭ１０に対応するスイッチＳＷ４〜ＳＷ１０については、スイッチ素子が、それぞれ容量素子に１：１で対応するように設けられている。
In the measuring
In the configuration of FIG. 14, for the switches SW4 to SW10 corresponding to the capacitance units CM4 to CM10 configured by connecting a plurality of capacitors in parallel, the switch elements are provided so as to correspond to the capacitance elements at a ratio of 1:1. ing.
例えば容量部ＣＭ４は２つの１６ｆＦのコンデンサの並列接続により３２ｆＦが得られるようにしているが、スイッチＳＷ４としては、この２つのコンデンサのそれぞれに対応する２つのスイッチ素子を設けるようにしている。
スイッチＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８，ＳＷ９，ＳＷ１０も同様である。
例えば容量部ＣＭ７は１６個の１６ｆＦのコンデンサの並列接続により２５６ｆＦが得られるようにしているが、これに対応するスイッチＳＷ７としては、この１６個のコンデンサに対応する１６個のスイッチ素子を設けるようにしている。
図示の都合上、容量部ＣＭ８〜ＣＭ１０、スイッチＳＷ８〜ＳＷ１０はブロック化しているが、スイッチＳＷ８〜ＳＷ１０も、それぞれ対応する容量部ＣＭ８〜ＣＭ１０のコンデンサ毎に、スイッチ素子が設けられている。
このように計測用容量部４２４内の容量部ＣＭとして並列接続されるコンデンサについては、１つ１つの１６ｆＦのコンデンサに対応してスイッチ素子が設けられている。
For example, the capacitance unit CM4 is configured to obtain 32 fF by connecting two 16 fF capacitors in parallel, but the switch SW4 is provided with two switch elements corresponding to each of the two capacitors.
The same applies to the switches SW5, SW6, SW7, SW8, SW9, and SW10.
For example, in the capacitance unit CM7, 256 fF is obtained by connecting 16 capacitors of 16 fF in parallel. As the switch SW7 corresponding to this, 16 switch elements corresponding to these 16 capacitors are provided. I have to.
For convenience of illustration, the capacitance units CM8 to CM10 and the switches SW8 to SW10 are formed into blocks, but the switches SW8 to SW10 are also provided with switch elements for respective capacitors of the corresponding capacitance units CM8 to CM10.
As for the capacitors connected in parallel as the capacitance units CM in the
１つの容量部ＣＭに対応するスイッチＳＷ内の複数のスイッチ素子は、同時にオン／オフ制御される。
例えばスイッチＳＷ４の２つのスイッチ素子は、容量部ＣＭ４を選択するときに同時にオンとされ、また容量部ＣＭ４を全体の容量から外すときに同時にオフとされる。
A plurality of switch elements in the switch SW corresponding to one capacitance unit CM are simultaneously on/off controlled.
For example, the two switch elements of the switch SW4 are turned on at the same time when the capacitance portion CM4 is selected, and are turned off at the same time when the capacitance portion CM4 is removed from the entire capacitance.
このようにスイッチ素子も並列にすることでリニアリティの改善を促進できる。
上述のように容量部ＣＭのコンデンサとスイッチＳＷのスイッチ素子との配線間では寄生容量Ｃｓが生じるが、容量部ＣＭ４〜ＣＭ１０において、並列の各コンデンサにそれぞれスイッチ素子を接続することで、寄生容量の均一化を図ることができ、これによって寄生容量に起因する容量誤差を低減し、精度の高い容量値を形成することができる。従ってリニアリティの改善に寄与できる。
By thus arranging the switch elements in parallel, the improvement of linearity can be promoted.
As described above, the parasitic capacitance Cs is generated between the wiring between the capacitor of the capacitance unit CM and the switch element of the switch SW. However, in the capacitance units CM4 to CM10, the parasitic capacitance Cs is connected to each of the parallel capacitors. Can be made uniform, which can reduce the capacitance error caused by the parasitic capacitance and form a highly accurate capacitance value. Therefore, it can contribute to the improvement of linearity.
［３−６：第６例］
計測用容量部４２４の第６例の構成を図１５で説明する。
上記第５例のように、並列接続されたコンデンサの１つ１つに対応してスイッチ素子を設けることは寄生容量Ｃｓの均一化に好ましいが、コンデンサ数とともにスイッチ素子数が大幅に増加する。すると配置面積の拡大やレイアウトの困難性といったことが製造上の望ましくないとされる場合も起こりえる。
そこで、寄生容量Ｃｓの均一化と配置面積等を共に勘案するものとして図１５の構成が考えられる。
[3-6: Sixth example]
The configuration of the sixth example of the measuring
Providing a switch element corresponding to each of the capacitors connected in parallel as in the fifth example is preferable for equalizing the parasitic capacitance Cs, but the number of switch elements significantly increases with the number of capacitors. Then, there may be cases where it is considered undesirable in manufacturing that the layout area is enlarged or the layout is difficult.
Therefore, the configuration shown in FIG. 15 can be considered in consideration of the uniformization of the parasitic capacitance Cs and the arrangement area.
図１５では計測用容量部４２４において容量部ＣＭ４〜ＣＭ１０及びスイッチＳＷ４〜ＳＷ１０の部分を抽出して示している。図示外の部分は図１４と同様である。
この図１５は、例えば１２８ｆＦまでの容量を単位としてスイッチ素子を１つ設けるようにしている。
In FIG. 15, the capacitance portions CM4 to CM10 and the switches SW4 to SW10 are extracted and shown in the
In FIG. 15, for example, one switch element is provided in units of capacitance up to 128 fF.
即ち、容量値が１２８ｆＦ以下である容量部ＣＭ４、ＣＭ６、ＣＭ７については、それぞれの容量部ＣＭ４、ＣＭ５、ＣＭ６に対応して１つのスイッチ素子によるスイッチＳＷ４、ＳＷ５、ＳＷ６を設ける。
容量部ＣＭ７は、１６ｆＦのコンデンサ１６個により容量値が２５６ｆＦなので、コンデンサ８個（１２８ｆＦ）毎に１つのスイッチ素子を設ける。つまり２つのスイッチ素子でスイッチＳＷ７を形成する。
容量部ＣＭ８は、１６ｆＦのコンデンサ３２個により容量値が５１２ｆＦとなる。図の一点鎖線の４つの枠はそれぞれ８個のコンデンサの並列接続を示している。この８個のコンデンサ（１２８ｆＦ）毎に１つのスイッチ素子を設ける。つまり４つのスイッチ素子でスイッチＳＷ８を形成する。
容量部ＣＭ９とスイッチＳＷ９は図示の都合上ブロック化して示しているが、容量部ＣＭ９は１６ｆＦのコンデンサ６４個により容量値が１０２４ｆＦとなる。この場合も８個のコンデンサの並列接続（１２８ｆＦ）毎に１つのスイッチ素子を設け、８つのスイッチ素子でスイッチＳＷ９を形成する。
容量部ＣＭ１０とスイッチＳＷ１０もブロック化して示しているが、容量部ＣＭ１０は１６ｆＦのコンデンサ１２８個により容量値が２０４８ｆＦとなる。この場合も８個のコンデンサの並列接続（１２８ｆＦ）毎に１つのスイッチ素子を設け、１６個のスイッチ素子でスイッチＳＷ１０を形成する。
That is, for the capacitance units CM4, CM6, and CM7 having a capacitance value of 128 fF or less, the switches SW4, SW5, and SW6 formed by one switch element are provided corresponding to the capacitance units CM4, CM5, and CM6.
Since the capacitance portion CM7 has a capacitance value of 256 fF due to 16 16 fF capacitors, one switch element is provided for every 8 capacitors (128 fF). That is, the switch SW7 is formed by two switch elements.
The capacitance portion CM8 has a capacitance value of 512 fF due to 32 16 fF capacitors. The four frames of the dashed line in the figure show the parallel connection of eight capacitors, respectively. One switch element is provided for each of the eight capacitors (128 fF). That is, the switch SW8 is formed by four switch elements.
Although the capacitance unit CM9 and the switch SW9 are shown as a block for convenience of illustration, the capacitance unit CM9 has a capacitance value of 1024 fF by 64 capacitors of 16 fF. Also in this case, one switch element is provided for each parallel connection (128 fF) of eight capacitors, and the switch SW9 is formed by eight switch elements.
Although the capacitance unit CM10 and the switch SW10 are also shown as blocks, the capacitance unit CM10 has a capacitance value of 2048 fF due to 128 capacitors of 16 fF. Also in this case, one switch element is provided for each parallel connection (128 fF) of eight capacitors, and the switch SW10 is formed by 16 switch elements.
このような構成とすることで、図１４の構成に比べてスイッチ素子数を削減する。並列接続された各コンデンサに対する寄生容量Ｃｓの均一化の効果は若干小さくなるが、レイアウト上の困難性は低減される。換言すれば、寄生容量Ｃｓの均一化の効果を得つつ、設計や製造上の事情に適した構成となる。
なお１２８ｆＦを単位としてスイッチを設けるようにしたが、もちろん１２８ｆＦを単位とすることに限られない。
With such a configuration, the number of switch elements is reduced compared to the configuration of FIG. The effect of equalizing the parasitic capacitance Cs for each of the capacitors connected in parallel is slightly reduced, but the difficulty in layout is reduced. In other words, the configuration is suitable for the design and manufacturing circumstances while obtaining the effect of making the parasitic capacitance Cs uniform.
Although the switch is provided in units of 128 fF, it is not limited to the unit of 128 fF, of course.
＜４．実施の形態の効果及び変形例＞
以上の実施の形態のタッチパネル装置１又はタッチパネル駆動装置３によれば次のような効果が得られる。
実施の形態のタッチパネル駆動装置３は、タッチパネル２に対し、順次、隣接する一対の送信信号線２１と隣接する一対の受信信号線２２を選択する走査を行う。そしてタッチパネル２の一対の受信信号線２２からの、ユーザの操作に伴う容量変化によって波形が変化する各受信信号Ｒ＋、Ｒ−を受信して、タッチパネル操作監視のための検出値（ＲＡＷ値）を生成する受信回路４２を備えている。この受信回路４２には、一方の受信信号線にそれぞれ並列に接続可能な、容量値の異なる第１容量部から第Ｘ容量部までの複数の容量部ＣＭと、各容量部ＣＭのそれぞれに対応する第１スイッチから第Ｘスイッチまでの複数のスイッチＳＷを有する計測用容量部４２４が設けられ、受信回路４２は、各スイッチＳＷにより一方の受信信号線に接続される容量部を選択することで計測用容量部４２４の容量値を順次切り替えながら、一方の受信信号線と他方の受信信号線からの各受信信号Ｒ−、Ｒ＋のレベルを比較する動作を行ってＲＡＷ値を生成する。受信回路４２を含む集積回路であるセンサＩＣ４Ｄでは、第１〜第Ｘの各容量部ＣＭを構成する容量素子（コンデンサ）を配置する第１領域ＡＲ１と、容量値が小さい側に分けられる容量部ＣＭに対応するスイッチＳＷを配置する第２領域ＡＲ２と、容量値が大きい側に分けられる容量部ＣＭに対応するスイッチＳＷを配置する第３領域ＡＲ３が設けられ、第２領域ＡＲ２は第３領域ＡＲ３よりも第１領域ＡＲ１に近い位置に形成されている。
第２領域ＡＲ２を、第３領域ＡＲ３よりも第１領域ＡＲ１に近い位置とすることで、小さい容量の容量部ＣＭとスイッチＳＷの間の配線長を短くできる。これによって小さい容量の容量部ＣＭにおいて容量誤差を小さくし、全体として各容量部ＣＭの誤差の割合を均一化する方向に調整できる。こうすることで例えば図４の例のように８ビットの容量設定値で制御される２５６段階の容量や、図９，図１０，図１１の例のように１１ビットの容量設定値で制御される２０４８段階の容量において、容量値の逆転ということが生じない、もしくは生じにくいということになる。
結果として、計測用容量部４２４のリニアリティが改善されることになり、これによりＲＡＷ値の正確性が確保される。従ってＭＣＵ５が求める操作位置座標の情報の精度も向上し、製品側ＭＣＵ９０に対して高精度な操作検出情報を提供できることになる。
<4. Effects and Modifications of Embodiment>
According to the
The touch
By making the second area AR2 closer to the first area AR1 than the third area AR3, it is possible to shorten the wiring length between the capacitance unit CM having a small capacity and the switch SW. As a result, it is possible to reduce the capacitance error in the capacitance unit CM having a small capacitance and to make the ratio of the error of each capacitance unit CM uniform as a whole. By doing so, for example, the 256-step capacity controlled by the 8-bit capacity setting value as in the example of FIG. 4 and the 11-bit capacity setting value as in the examples of FIG. 9, FIG. 10, and FIG. That is, in the 2048-step capacity, the reversal of the capacity value does not occur or is unlikely to occur.
As a result, the linearity of the measuring
実施の形態では、図７Ｃのように、第１領域ＡＲ１内では、第１容量部から第Ｘ容量部までの容量部ＣＭのうちの、容量値が小さい容量部ＣＭを形成する容量素子が、容量値が大きい容量部ＣＭを形成する容量素子よりも、第２領域ＡＲ２に近い位置に配置されている例を述べた。
これにより小さい容量の容量部ＣＭでは、容量素子とスイッチＳＷの間の配線長を短くすることができ、小さい容量の容量部ＣＭの容量誤差を小さくできる。これも全体として各容量部ＣＭの容量誤差の均一化、リニアリティの改善に寄与できる。
In the embodiment, as shown in FIG. 7C, in the first region AR1, among the capacitance units CM from the first capacitance unit to the Xth capacitance unit, the capacitance element forming the capacitance unit CM having a small capacitance value is The example has been described in which the capacitive element CM having a large capacitance value is arranged closer to the second region AR2 than the capacitive element forming the capacitive portion CM.
In the capacitance unit CM having a smaller capacitance, the wiring length between the capacitance element and the switch SW can be shortened, and the capacitance error of the capacitance unit CM having a smaller capacitance can be reduced. This can also contribute to making the capacitance error of each capacitance portion CM uniform and improving linearity as a whole.
また図１０の第３例の場合、第１容量部から第Ｘ容量部までの各容量部ＣＭのうちで、所定値以上の容量値の容量部ＣＭは、複数の容量素子の並列接続により形成されているようにした。
所定値以上の容量部については、容量素子の並列接続で必要な容量を形成することで、全体での面積比を小さくできる。これによりコンデンサ面積の差による寄生容量による誤差の影響度合いの差を小さくし、全体として容量部ＣＭの容量誤差を小さくできる。これも計測用容量部４２４のリニアリティ改善に有効となる。
Further, in the case of the third example of FIG. 10, among the capacitance units CM from the first capacitance unit to the Xth capacitance unit, the capacitance unit CM having a capacitance value of a predetermined value or more is formed by connecting a plurality of capacitance elements in parallel. I was done.
With respect to the capacitance portion having a predetermined value or more, by forming the required capacitance by connecting the capacitance elements in parallel, the overall area ratio can be reduced. Thereby, the difference in the degree of influence of the error due to the parasitic capacitance due to the difference in the capacitor area can be reduced, and the capacitance error of the capacitance portion CM can be reduced as a whole. This is also effective in improving the linearity of the measuring
図１１，図１２，図１３で説明した第４例では、各容量部ＣＭを形成する複数の容量素子は、全て特定の容量値（例えば１６ｆＦ）の容量素子により形成されており、第１領域ＡＲ１では、それぞれの容量部ＣＭを構成する容量素子（１つの容量部ＣＭにおける複数のコンデンサ）は点対称に配置されている構成を説明した。
各容量部ＣＭの全てのコンデンサを例えば１６ｆＦのコンデンサとし、面積を均一にすることで、面積に起因する容量誤差の割合の差を均一化できる。また点対称の配置により、センサＩＣ４においてｘ方向又はｙ方向に特性が傾斜することが生じていても、配置位置によって容量誤差の差が大きくなってしまうことを防止できる。従って各容量部ＣＭの容量誤差を小さくでき、計測用容量部４２４のリニアリティ改善に有効となる。
In the fourth example described with reference to FIGS. 11, 12, and 13, the plurality of capacitive elements forming each capacitive section CM are all formed of capacitive elements having a specific capacitance value (for example, 16 fF), and the first region In AR1, the configuration has been described in which the capacitive elements (the plurality of capacitors in one capacitive section CM) configuring each capacitive section CM are arranged in point symmetry.
By making all the capacitors of each capacitance unit CM, for example, 16 fF capacitors and making the areas uniform, it is possible to make the difference in the ratio of the capacitance error due to the areas uniform. Further, due to the point-symmetric arrangement, even if the characteristics of the
なお第４例では容量部ＣＭの全てを特定の容量値のコンデンサで構成した場合に図１３のように点対称に配置するとしたが、コンデンサ配置はこれに限らない。
例えば第１領域ＡＲ１において全てを１６ｆＦのコンデンサで構成するが、小さい容量値の容量部ＣＭほど第２領域ＡＲ２に近い位置に配置するようにすることもできる。つまり図７Ｃの構成を採用することもできる。
これにより小容量側での寄生容量Ｃｓを減らし、各容量部ＣＭにおける寄生容量Ｃｓによる容量誤差の割合の差を低減できる。
Note that, in the fourth example, when all the capacitance units CM are configured with capacitors having a specific capacitance value, they are arranged point-symmetrically as shown in FIG. 13, but the capacitor arrangement is not limited to this.
For example, all of the first area AR1 is composed of 16 fF capacitors, but the smaller the capacitance value CM of the capacitor portion CM, the closer it can be to the second area AR2. That is, the configuration of FIG. 7C can also be adopted.
Thereby, the parasitic capacitance Cs on the small capacitance side can be reduced, and the difference in the ratio of the capacitance error due to the parasitic capacitance Cs in each capacitance portion CM can be reduced.
図１４、図１５で説明した第５例、第６例の場合、容量部ＣＭにおいて並列接続されるコンデンサの１つ１つに対して（もしくは１２８ｆＦなどの所定容量単位で）、スイッチ素子を設けるようにすることで、コンデンサとスイッチ素子間の配線に生ずる寄生容量Ｃｓの均一化を促進でき、これによってリニアリティの改善に寄与できる。 In the case of the fifth example and the sixth example described with reference to FIGS. 14 and 15, a switch element is provided for each of the capacitors connected in parallel in the capacitance section CM (or in a predetermined capacitance unit such as 128 fF). By doing so, it is possible to promote uniformization of the parasitic capacitance Cs generated in the wiring between the capacitor and the switch element, which can contribute to the improvement of linearity.
実施の形態の計測用容量部４２４は、第１容量部から第Ｘ容量部までの各容量値は、２のべき乗の関係の容量値とされている。
具体的に図４の第１例の構成の場合、容量部ＣＭ０〜ＣＭ７の各容量値は、２1，２2，２3・・・２8の比の関係を持つ２の１乗から２のＸ乗までの容量値とされている。
また図９の第２例、図１０の第３例、図１１の第４例、図１４の第５例、図１５の第６例の構成の場合、容量部ＣＭ０〜ＣＭ１０の各容量値は、２1，２2，２3・・・２11の比の関係を持つ２の１乗から２のＸ乗までの容量値とされている。
これにより計測用容量部４２４は容量部の選択によって合成容量値は２X段階に可変できる。そして図７Ａ、図７Ｃ、図１３Ａのような配置により、２X段階のうちで小さい容量値の方が大きい容量値よりも実際の容量が大きくなってしまうといった逆転現象が起きないようになる。
さらにこの場合、Ｘビットの容量設定値で容量可変制御をすることが好適となる。例えば８ビット（又は１１ビット）の容量設定値で、各ビットを容量部ＣＭ０〜ＣＭ７（又はＣＭ１０）のスイッチＳＷ０〜ＳＷ７（又はＳＷ１０）のオン／オフ制御に割り当てる。
これにより容量設定値自体が第１容量部から第Ｘ容量部の選択により実現される複数段階の合成容量値を示す値となり、上述のように、容量設定値を用いてＲＡＷ値を得ることができる。これは演算処理上、非常に効率的な処理となる。
In the measuring
Specifically, in the case of the configuration of the first example of FIG. 4, each capacitance value of the capacitance units CM0 to CM7 is from the 1st power of 2 to 2 having a ratio relationship of 2 1 , 2 2 , 2 3 ... 2 8. The capacitance value is up to the Xth power of.
In the case of the configuration of the second example of FIG. 9, the third example of FIG. 10, the fourth example of FIG. 11, the fifth example of FIG. 14, and the sixth example of FIG. 15, the capacitance values of the capacitance units CM0 to CM10 are The capacitance values are from the 1st power of 2 to the 2nd power of X having a ratio relationship of 2 1 , 2 2 , 2 3 ... 2 11 .
As a result, the measuring
Further, in this case, it is preferable to perform the variable capacity control with the capacity setting value of X bits. For example, with a capacitance setting value of 8 bits (or 11 bits), each bit is assigned to ON/OFF control of the switches SW0 to SW7 (or SW10) of the capacitance units CM0 to CM7 (or CM10).
As a result, the capacity setting value itself becomes a value indicating a combined capacity value of a plurality of stages realized by selecting the first capacity unit to the Xth capacity unit, and as described above, the RAW value can be obtained using the capacity setting value. it can. This is a very efficient process in terms of arithmetic processing.
図１１で説明した第４例（又は図１４の第５例、図１５の第６例）では、１６ｆＦのコンデンサを用いて、２ｆＦ〜２０４８ｆＦの１１個の容量部ＣＭ０〜ＣＭ１０を形成することで、必要なコンデンサ数を比較的少なくできる。
例えば全て２ｆＦのコンデンサとすると、２０４８ｆＦのためには１０２４個のコンデンサを並列接続することになり、全て１６ｆＦの場合の１２８個に比べて著しく多くなる。もちろん３２ｆＦ、６４ｆＦ等のコンデンサを使用すれば、必要なコンデンサ数はより少なくできるが、一方で、容量が大きくなる程コンデンサの面積は広くなる。これらを勘案して、容量部ＣＭのうちで中央付近の容量値のコンデンサを使用することで、ＩＣ設計に有利となる。
In the fourth example (or the fifth example of FIG. 14 or the sixth example of FIG. 15) described with reference to FIG. 11, the capacitor of 16 fF is used to form the eleven capacitive units CM0 to CM10 of 2 fF to 2048 fF. , The required number of capacitors can be relatively small.
For example, if all the capacitors are 2fF, then 1024 capacitors are connected in parallel for 2048fF, which is significantly larger than the 128 capacitors for all 16fF. Of course, if 32 fF, 64 fF, etc. capacitors are used, the required number of capacitors can be reduced, but on the other hand, the larger the capacitance, the larger the area of the capacitors. Taking these into consideration, it is advantageous for IC design to use a capacitor having a capacitance value near the center of the capacitance portion CM.
なお第４例のように１つの容量値のコンデンサのみを用いる場合、基準容量部４２２側も計測用容量部４２４のコンデンサと同じ容量値のコンデンサを用いることも考えられる。
例えば基準容量部４２２側は、１つの２５６ｆＦのコンデンサで構成すればよいが、比較基準としての精度向上を考えれば、基準容量部４２２も、１６ｆＦの１６個のコンデンサの並列接続で２５６ｆＦの容量を構成することも考えられる。
When only a capacitor having one capacitance value is used as in the fourth example, it is possible to use a capacitor having the same capacitance value as that of the
For example, the
また実施の形態のタッチパネル装置１では、タッチ操作を行うものとして説明したが、いわゆるホバーセンシング（非接触近接操作）に対応するタッチパネル装置としても実現できる。
Further, although the
また実施の形態の構成や動作は一例である。本発明は他に様々な構成例、動作例が考えられる。
受信回路４２や計測用容量部４２４は上掲した構成に限らない。特に第２領域ＡＲ２、第３領域ＡＲ３の配置のための小容量側／大容量側の切り分けは、使用するコンデンサ容量、数、素子サイズ、スイッチ素子の種別、構造等に応じて決められれば良い。
また容量部ＣＭ０〜ＣＭ７で２５６段階に容量可変できる構成と、容量部ＣＭ０〜ＣＭ１０で２０４８段階に容量可変できる構成を示したが、より多数の容量部ＣＭを設け、より多段階に容量可変できるようにすることも考えられる。もちろん可変容量段階数を少なくする例も考えられる。
Further, the configurations and operations of the embodiments are examples. The present invention is conceivable with various other configuration examples and operation examples.
The receiving
Further, the configuration in which the capacitance can be varied in 256 steps in the capacitance units CM0 to CM7 and the configuration in which the capacitance can be varied in 2048 steps in the capacitance units CM0 to CM10 are shown, but the capacitance can be varied in more stages by providing a larger number of capacitance units CM. It is also possible to do so. Of course, an example in which the number of variable capacitance steps is reduced can be considered.
１…タッチパネル装置、２…タッチパネル、３…タッチパネル駆動装置、４…センサＩＣ、５…ＭＣＵ、２１，２１−１〜２１−ｍ…送信信号線、２２，２２−１〜２２−ｎ…受信信号線、４１…送信回路、４２…受信回路、４３…マルチプレクサ、４４…インターフェース・レジスタ回路、４５…電源回路、４１１，４１２…ドライバ、４２１…コンパレータ、４２２…基準容量部、４２３，４２５…スイッチ、４２４…計測用容量部、４２６…演算制御部、ＡＲ１…第１領域、ＡＲ２…第２領域、ＡＲ３…第３領域
DESCRIPTION OF
Claims (5)
前記タッチパネルの一対の受信信号線からの、操作に伴う容量変化によって波形が変化する各受信信号を受信して、タッチパネル操作監視のための検出値を生成する受信回路を備え、
前記受信回路には、一方の受信信号線にそれぞれ並列に接続可能な、容量値の異なる第１容量部から第Ｘ容量部までの複数の容量部と、前記第１容量部から前記第Ｘ容量部までのそれぞれに対応する第１スイッチから第Ｘスイッチまでの複数のスイッチを有する計測用容量部が設けられ、
前記受信回路は、前記第１スイッチから第Ｘスイッチにより前記一方の受信信号線に接続される容量部を選択することで前記計測用容量部の容量値を順次切り替えながら、前記一方の受信信号線と他方の受信信号線からの各受信信号のレベルを比較する動作を行って前記検出値を生成するものとされ、
前記受信回路を含む集積回路では、
前記第１容量部から第Ｘ容量部を構成する容量素子を配置する第１領域と、
前記第１容量部から第Ｘ容量部までのうちで容量値が小さい側に分けられる容量部に対応する前記スイッチを配置する第２領域と、
前記第１容量部から第Ｘ容量部までのうちで容量値が大きい側に分けられる容量部に対応する前記スイッチを配置する第３領域と、が設けられ、
前記第２領域は、前記第３領域よりも前記第１領域に近い位置に形成されている
タッチパネル駆動装置。 A touch panel drive device for performing scanning for sequentially selecting a pair of adjacent transmission signal lines and a pair of adjacent reception signal lines for a touch panel,
From a pair of reception signal lines of the touch panel, each reception signal whose waveform changes due to a capacitance change accompanying an operation is received, and a reception circuit for generating a detection value for touch panel operation monitoring is provided,
In the receiving circuit, a plurality of capacitance sections having different capacitance values from a first capacitance section to an Xth capacitance section, which can be respectively connected in parallel to one reception signal line, and the first capacitance section to the Xth capacitance section. A measuring capacitor section having a plurality of switches from a first switch to an X-th switch corresponding to each section,
The receiving circuit sequentially switches the capacitance value of the measuring capacitance unit by selecting the capacitance unit connected to the one reception signal line by the first switch to the Xth switch, and the one reception signal line And the detection value is generated by performing an operation of comparing the levels of the respective reception signals from the other reception signal line,
In an integrated circuit including the receiving circuit,
A first region in which a capacitive element constituting the X-th capacitive portion is arranged from the first capacitive portion;
A second region in which the switch is arranged, which corresponds to a capacitance portion divided into a smaller capacitance value from the first capacitance portion to the Xth capacitance portion;
A third region in which the switch is arranged, which corresponds to a capacitance part divided into a larger capacitance value from the first capacitance part to the Xth capacitance part,
The touch panel drive device, wherein the second region is formed at a position closer to the first region than the third region.
請求項１に記載のタッチパネル駆動装置。 Within the first region, among the capacitance units from the first capacitance unit to the Xth capacitance unit, the capacitance element forming the capacitance unit having a small capacitance value is the capacitance element forming the capacitance unit having a large capacitance value. The touch panel drive device according to claim 1, wherein the touch panel drive device is arranged at a position closer to the second area than the second area.
前記第１領域では、それぞれの容量部を構成する容量素子は、点対称に配置されている
請求項１に記載のタッチパネル駆動装置。 The plurality of capacitive elements forming each of the capacitive sections from the first capacitive section to the Xth capacitive section are all formed of capacitive elements having a specific capacitive value,
The touch panel drive device according to claim 1, wherein, in the first region, the capacitive elements forming the respective capacitive parts are arranged in point symmetry.
請求項１乃至請求項３のいずれかに記載のタッチパネル駆動装置。 The capacitance part having a capacitance value of a predetermined value or more among the capacitance parts from the first capacitance part to the Xth capacitance part is formed by connecting a plurality of capacitance elements in parallel. 5. The touch panel drive device according to any one of 1.
前記タッチパネルに対し、順次、隣接する一対の送信信号線と隣接する一対の受信信号線を選択する走査を行うタッチパネル駆動装置とを有し、
前記タッチパネル駆動装置は、前記タッチパネルの一対の受信信号線からの、操作に伴う容量変化によって波形が変化する各受信信号を受信して、タッチパネル操作監視のための検出値を生成する受信回路を備え、
前記受信回路には、一方の受信信号線にそれぞれ並列に接続可能な、容量値の異なる第１容量部から第Ｘ容量部までの複数の容量部と、前記第１容量部から前記第Ｘ容量部までのそれぞれに対応する第１スイッチから第Ｘスイッチまでの複数のスイッチを有する計測用容量部が設けられ、
前記受信回路は、前記第１スイッチから第Ｘスイッチにより前記一方の受信信号線に接続される容量部を選択することで前記計測用容量部の容量値を順次切り替えながら、前記一方の受信信号線と他方の受信信号線からの各受信信号のレベルを比較する動作を行って前記検出値を生成するものとされ、
前記受信回路を含む集積回路では、
前記第１容量部から第Ｘ容量部を構成する容量素子を配置する第１領域と、
前記第１容量部から第Ｘ容量部までのうちで容量値の小さい側に分けられる容量部に対応する前記スイッチを配置する第２領域と、
前記第１容量部から第Ｘ容量部までのうちで容量値の大きい側に分けられる容量部に対応する前記スイッチを配置する第３領域と、が設けられ、
前記第２領域は、前記第３領域よりも前記第１領域に近い位置に形成されている
タッチパネル装置。 Touch panel,
With respect to the touch panel, a touch panel driving device that sequentially performs scanning for selecting a pair of adjacent transmission signal lines and a pair of adjacent reception signal lines,
The touch panel drive device includes a reception circuit that receives each reception signal from a pair of reception signal lines of the touch panel, the waveform of which changes according to a capacitance change due to an operation, and generates a detection value for touch panel operation monitoring. ,
In the receiving circuit, a plurality of capacitance sections having different capacitance values from a first capacitance section to an Xth capacitance section, which can be respectively connected in parallel to one reception signal line, and the first capacitance section to the Xth capacitance section. A measuring capacitor section having a plurality of switches from a first switch to an X-th switch corresponding to each section,
The receiving circuit sequentially switches the capacitance value of the measuring capacitance unit by selecting the capacitance unit connected to the one reception signal line by the first switch to the Xth switch, and the one reception signal line And the detection value is generated by performing an operation of comparing the levels of the respective reception signals from the other reception signal line,
In an integrated circuit including the receiving circuit,
A first region in which a capacitive element constituting the X-th capacitive portion is arranged from the first capacitive portion;
A second region in which the switch is arranged corresponding to a capacitance part divided into a smaller capacitance value side from the first capacitance part to the Xth capacitance part;
A third region in which the switch is arranged, which corresponds to a capacitance portion that is divided into a larger capacitance value side from the first capacitance portion to the Xth capacitance portion,
The touch panel device, wherein the second region is formed at a position closer to the first region than the third region.
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