JP6718475B2 - Touch panel drive device, touch panel device - Google Patents

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Description

本発明はタッチパネル駆動装置、タッチパネル装置に関し、特にタッチパネル操作検出に用いる技術に関する。 The present invention relates to a touch panel driving device and a touch panel device, and particularly to a technique used for touch panel operation detection.
タッチパネルに関して各種の技術が知られており、下記特許文献1には同時に2組(一対の送信信号線と一対の受信信号線)の信号線(電極)のセンシングを行ってタッチ操作位置の検出を行うことで解像度を向上させるセンシング技術が開示されている。
また下記特許文献2には、X、Y方向の電極配線において電極が交差する部分を設けないようにした、いわゆるシングルレイヤ方式の構造が開示されている。
Various techniques are known for touch panels, and in Patent Document 1 below, sensing of a touch operation position is performed by simultaneously sensing two pairs of signal lines (a pair of transmission signal lines and a pair of reception signal lines). A sensing technique for improving resolution by performing the method is disclosed.
Further, Patent Document 2 below discloses a so-called single-layer system structure in which electrode wirings in the X and Y directions are not provided with intersecting portions.
特開2014−219961号公報JP, 2014-219961, A 特開2010−182277号公報JP, 2010-182277, A
タッチパネルにおいてセンシング精度を維持又は向上させることは重要である。そして操作の検出のためにはタッチパネルの信号線のスキャンを行うことになるが、静電容量方式のタッチパネルの場合、スキャンの際に、タッチ操作による容量変化に応じた信号線からの信号電圧の変化や差分を検出することになる。このため信号電圧の変化や差分を検出するための基準となる値の精度が、タッチパネル操作のセンシング精度を左右することになる。 It is important to maintain or improve the sensing accuracy in the touch panel. Then, in order to detect the operation, the signal line of the touch panel is scanned, but in the case of the capacitive touch panel, the signal voltage of the signal line from the signal line according to the capacitance change due to the touch operation is performed at the time of scanning. Changes and differences will be detected. Therefore, the accuracy of the reference value for detecting the change or difference of the signal voltage affects the sensing accuracy of the touch panel operation.
本発明では、タッチパネルの一対の受信信号線からの各受信信号を受信して検出を行うことを考える。特に一方の受信信号線に接続される計測用容量部の容量値を順次切り替えながら一方と他方の受信信号線からの各受信信号のレベルを比較する動作を含むセンシング動作を行う。この場合に、容量値の精度を上げセンシング精度を向上させることを目的とする。 In the present invention, it is considered that each reception signal from the pair of reception signal lines of the touch panel is received and detected. In particular, the sensing operation including the operation of comparing the levels of the respective reception signals from the one and the other reception signal lines is performed while sequentially switching the capacitance value of the measuring capacitance unit connected to the one reception signal line. In this case, the object is to increase the accuracy of the capacitance value and improve the sensing accuracy.
本発明に係るタッチパネル駆動装置は、タッチパネルに対し、順次、隣接する一対の送信信号線と隣接する一対の受信信号線を選択する走査を行うタッチパネル駆動装置であって、前記タッチパネルの一対の受信信号線からの、操作に伴う容量変化によって波形が変化する各受信信号を受信して、タッチパネル操作監視のための検出値を生成する受信回路を備える。前記受信回路には、一方の受信信号線にそれぞれ並列に接続可能な、容量値の異なる第1容量部から第X容量部までの複数の容量部と、前記第1容量部から前記第X容量部までのそれぞれに対応する第1スイッチから第Xスイッチまでの複数のスイッチを有する計測用容量部が設けられる。前記受信回路は、前記第1スイッチから第Xスイッチにより前記一方の受信信号線に接続される容量部を選択することで前記計測用容量部の容量値を順次切り替えながら、前記一方の受信信号線と他方の受信信号線からの各受信信号のレベルを比較する動作を行って前記検出値を生成するものとされる。前記受信回路を含む集積回路では、前記第1容量部から第X容量部を構成する容量素子を配置する第1領域と、前記第1容量部から第X容量部までのうちで容量値が小さい側に分けられる容量部に対応する前記スイッチを配置する第2領域と、前記第1容量部から第X容量部までのうちで容量値が大きい側に分けられる容量部に対応する前記スイッチを配置する第3領域と、が設けられ、前記第2領域は、前記第3領域よりも前記第1領域に近い位置に形成されている。
このような本発明ではタッチパネルのセンシングとして差動方式を用いる。即ち一対の受信信号線からの受信信号の差分に相当する検出値を生成する。このための手法として、一方の受信信号線に接続した計測用容量部の容量値を順次切り替えながら一方と他方の受信信号線からの各受信信号のレベルを比較する。この動作によれば各受信信号のレベルが略同等となるときの容量値(又は容量値の選択制御信号)は、各受信信号の差分に相当する値となる。従って上記動作によりタッチパネル操作監視のための検出値を生成することができる。ところが計測用容量部の各段階の容量値のリニアリティが悪いと、正確な検出ができない。ここで容量誤差は、容量素子とスイッチ素子の寄生容量が一因となっている。そして小さい容量のコンデンサほど寄生容量の影響による容量誤差が大きくなる。また寄生容量は配線が長くなれば増加する。そこで第2領域を、第3領域よりも第1領域に近い位置とすることで、小さい容量の容量部とスイッチの間の配線長が短くなるようにする。
A touch panel drive device according to the present invention is a touch panel drive device that performs scanning for sequentially selecting a pair of adjacent transmission signal lines and a pair of reception signal lines adjacent to the touch panel, and a pair of reception signals of the touch panel. A reception circuit is provided which receives each reception signal from the line, the waveform of which changes due to a capacitance change due to operation, and generates a detection value for touch panel operation monitoring. In the receiving circuit, a plurality of capacitance sections having different capacitance values from a first capacitance section to an Xth capacitance section, which can be respectively connected in parallel to one reception signal line, and the first capacitance section to the Xth capacitance section. A measuring capacitance section having a plurality of switches from a first switch to an Xth switch corresponding to each section is provided. The receiving circuit sequentially switches the capacitance value of the measuring capacitance unit by selecting the capacitance unit connected to the one reception signal line by the first switch to the Xth switch, and the one reception signal line And the detection value is generated by performing an operation of comparing the levels of the respective reception signals from the other reception signal line. In the integrated circuit including the receiving circuit, the capacitance value is small in the first region in which the capacitive elements forming the first capacitance unit to the Xth capacitance unit are arranged and in the first capacitance unit to the Xth capacitance unit. A second area in which the switch corresponding to the capacitive section divided into the two sides is arranged, and the switch corresponding to the capacitive section divided in the larger capacitance value among the first capacitive section to the Xth capacitive section And a third region that is formed, and the second region is formed at a position closer to the first region than the third region.
In the present invention as described above, the differential method is used as the sensing of the touch panel. That is, the detection value corresponding to the difference between the reception signals from the pair of reception signal lines is generated. As a method for this, the levels of the respective reception signals from the one and the other reception signal lines are compared while sequentially switching the capacitance value of the measuring capacitance unit connected to the one reception signal line. According to this operation, the capacitance value (or the capacitance value selection control signal) when the levels of the reception signals become substantially equal becomes a value corresponding to the difference between the reception signals. Therefore, by the above operation, a detection value for touch panel operation monitoring can be generated. However, if the linearity of the capacitance value of each stage of the measuring capacitance unit is poor, accurate detection cannot be performed. Here, the capacitance error is due in part to the parasitic capacitance of the capacitive element and the switch element. The smaller the capacitance, the larger the capacitance error due to the influence of the parasitic capacitance. Further, the parasitic capacitance increases as the wiring becomes longer. Therefore, the second region is located closer to the first region than the third region, so that the wiring length between the small capacitance portion and the switch is shortened.
上記したタッチパネル駆動装置においては、前記第1領域内では、前記第1容量部から前記第X容量部までの容量部のうちの、容量値が小さい容量部を形成する容量素子が、容量値が大きい容量部を形成する容量素子よりも、前記第2領域に近い位置に配置されているようにすることが考えられる。
集積回路の第1領域には、第1容量部から第X容量部までの各容量部を構成する容量素子が形成されるが、このときに小さい容量の容量部を構成する容量素子がなるべく第2領域に近くなるようにする。
In the touch panel drive device described above, in the first region, the capacitance element forming a capacitance portion having a small capacitance value out of the capacitance portions from the first capacitance portion to the Xth capacitance portion has a capacitance value of It is conceivable that it is arranged closer to the second region than the capacitive element forming the large capacitive portion.
In the first region of the integrated circuit, the capacitive elements that form each capacitive section from the first capacitive section to the X-th capacitive section are formed. At this time, the capacitive element that constitutes the capacitive section having a small capacitance is preferably the first capacitive section. Try to be close to area 2.
上記したタッチパネル駆動装置においては、前記第1容量部から前記第X容量部までの各容量部を形成する複数の容量素子は、全て特定の容量値の容量素子により形成されており、前記第1領域では、それぞれの容量部を構成する容量素子は、点対称に配置されていることが考えられる。
各容量部CMの容量値を得るための容量素子(コンデンサ)を、全て特定の容量値のコンデンサ、つまり同一の面積のコンデンサとする。そして並列接続や直接接続により各容量部の容量を形成する。そして各容量部では、その容量部を構成する容量素子が複数配置されるが、その複数の容量素子を、第1領域において例えば中央点に対して点対称となるように配置する。
In the above-described touch panel driving device, all of the plurality of capacitive elements forming each capacitive section from the first capacitive section to the Xth capacitive section are formed of capacitive elements having a specific capacitive value, In the region, it is conceivable that the capacitive elements forming the respective capacitive parts are arranged point-symmetrically.
Capacitance elements (capacitors) for obtaining the capacitance value of each capacitance unit CM are all capacitors having a specific capacitance value, that is, capacitors having the same area. Then, the capacitance of each capacitance portion is formed by parallel connection or direct connection. In each capacitance section, a plurality of capacitance elements forming the capacitance section are arranged. The plurality of capacitance elements are arranged in the first region so as to be point-symmetric with respect to, for example, the center point.
上記したタッチパネル駆動装置においては、前記第1容量部から前記第X容量部までの各容量部のうちで、所定値以上の容量値の容量部は、複数の容量素子の並列接続により形成されていることが考えられる。
大きい容量の容量素子(コンデンサ)が含まれるほど全体として面積比が大きくなる。所定値以上の容量部については、容量素子の並列接続で必要な容量を形成することで、全体での面積比を小さくできる。
In the touch panel drive device described above, among the capacitance units from the first capacitance unit to the Xth capacitance unit, the capacitance unit having a capacitance value equal to or larger than a predetermined value is formed by connecting a plurality of capacitance elements in parallel. It is possible that
The larger the capacity element (capacitor) included, the larger the area ratio as a whole. With respect to the capacitance portion having a predetermined value or more, by forming the required capacitance by connecting the capacitance elements in parallel, the overall area ratio can be reduced.
本発明のタッチパネル装置は、タッチパネルと、上記のタッチパネル駆動装置を有して構成される。
即ち容量精度を高くしたタッチパネル駆動装置を用いることで、センシング精度のよいタッチパネル装置を実現する。
A touch panel device of the present invention is configured to include a touch panel and the above touch panel drive device.
That is, by using a touch panel drive device with high capacitance accuracy, a touch panel device with good sensing accuracy is realized.
本発明によれば、寄生容量の影響が大きい、小さい部類の容量部の容量素子とスイッチの距離を相対的に短くすることで、全体として容量の誤差の程度の差を緩和でき、これにより計測用容量部が受信信号線に与える各段階の容量のリニアリティが向上される。従ってタッチパネルのセンシング精度を向上させることができ、操作位置としての座標の再現性や正確性を向上させることができる。 According to the present invention, by relatively shortening the distance between the capacitive element and the switch of the small capacitive section where the influence of the parasitic capacitance is large, it is possible to reduce the difference in the degree of capacitance error as a whole. The linearity of the capacitance in each stage given to the reception signal line by the capacitance unit for use is improved. Therefore, the sensing accuracy of the touch panel can be improved, and the reproducibility and accuracy of the coordinates as the operation position can be improved.
本発明の実施の形態のタッチパネル装置のブロック図である。It is a block diagram of the touch panel device of the embodiment of the present invention. 実施の形態のタッチパネルの信号線構造の説明図である。It is explanatory drawing of the signal line structure of the touch panel of embodiment. 実施の形態のセンシング動作の説明図である。It is explanatory drawing of the sensing operation|movement of embodiment. 実施の形態の第1例の計測用容量部の説明図である。It is explanatory drawing of the measuring capacity|capacitance part of the 1st example of embodiment. 実施の形態のセンシング動作手順のフローチャートである。It is a flow chart of a sensing operation procedure of an embodiment. 異なる容量のレイアウトイメージの説明図である。It is explanatory drawing of the layout image of different capacity|capacitance. 実施の形態のセンサICにおける計測用容量部の素子配置の説明図である。FIG. 4 is an explanatory diagram of element arrangement of a measuring capacitance section in the sensor IC of the embodiment. 実施の形態における座標検出精度向上の説明図である。FIG. 6 is an explanatory diagram of improvement of coordinate detection accuracy in the embodiment. 実施の形態の計測用容量部の第2例の構成の説明図である。It is explanatory drawing of the structure of the 2nd example of the measuring capacity|capacitance part of embodiment. 実施の形態の計測用容量部の第3例の構成の説明図である。It is explanatory drawing of the structure of the 3rd example of the measuring capacity|capacitance part of embodiment. 実施の形態の計測用容量部の第4例の構成の説明図である。It is explanatory drawing of the structure of the 4th example of the measurement capacity|capacitance part of embodiment. コンデンサの設計寸法と仕上がり寸法の差の説明図である。It is explanatory drawing of the difference between the design dimension of a capacitor, and a finished dimension. 実施の形態の第4例の素子配置の説明図である。It is explanatory drawing of the element arrangement|positioning of the 4th example of embodiment. 実施の形態の計測用容量部の第5例の構成の説明図である。It is explanatory drawing of the structure of the 5th example of the measurement capacity|capacitance part of embodiment. 実施の形態の計測用容量部の第6例の構成の説明図である。It is explanatory drawing of the structure of the 6th example of the measuring capacity|capacitance part of embodiment.
以下、本発明の実施の形態を次の順序で説明する。
<1.タッチパネル装置の構成>
<2.センシング動作>
<3.リニアリティ改善のための構成>
[3−1:第1例]
[3−2:第2例]
[3−3:第3例]
[3−4:第4例]
[3−5:第5例]
[3−6:第6例]
<4.実施の形態の効果及び変形例>
Hereinafter, embodiments of the present invention will be described in the following order.
<1. Configuration of touch panel device>
<2. Sensing operation>
<3. Configuration for improving linearity>
[3-1: First example]
[3-2: Second example]
[3-3: Third example]
[3-4: Fourth example]
[3-5: Fifth example]
[3-6: Sixth example]
<4. Effects and Modifications of Embodiment>
<1.タッチパネル装置の構成>
実施の形態のタッチパネル装置1の構成例を図1に示す。
タッチパネル装置1は、各種機器においてユーザインターフェース装置として装着される。ここで各種機器とは、例えば電子機器、通信機器、情報処理装置、製造設備機器、工作機械、車両、航空機、建物設備機器、その他非常に多様な分野の機器が想定される。タッチパネル装置1は、これらの多様な機器製品においてユーザの操作入力に用いる操作入力デバイスとして採用される。
図1ではタッチパネル装置1と製品側MCU(Micro Control Unit)90を示しているが、製品側MCU90とは、タッチパネル装置1が装着される機器における制御装置を示しているものである。タッチパネル装置1は製品側MCU90に対してユーザのタッチパネル操作の情報を供給する動作を行うことになる。
<1. Configuration of touch panel device>
FIG. 1 shows a configuration example of the touch panel device 1 according to the embodiment.
The touch panel device 1 is mounted as a user interface device in various devices. Here, various types of equipment are assumed to be, for example, electronic equipment, communication equipment, information processing equipment, manufacturing equipment equipment, machine tools, vehicles, aircraft, building equipment equipment, and other equipment in various fields. The touch panel device 1 is adopted as an operation input device used for a user's operation input in these various equipment products.
Although FIG. 1 shows the touch panel device 1 and a product-side MCU (Micro Control Unit) 90, the product-side MCU 90 represents a control device in a device to which the touch panel device 1 is mounted. The touch panel device 1 performs an operation of supplying information on the user's touch panel operation to the product side MCU 90.
タッチパネル装置1は、タッチパネル2と、タッチパネル駆動装置3を有する。
タッチパネル駆動装置3はセンサIC(Integrated Circuit)4とMCU5を有する。
このタッチパネル駆動装置3は、タッチパネル側接続端子部31を介してタッチパネル2と接続される。この接続を介してタッチパネル駆動装置3はタッチパネル2の駆動(センシング)を行う。
また操作入力デバイスとして機器に搭載される際には、タッチパネル駆動装置3は製品側接続端子部32を介して製品側MCU90と接続される。この接続によりタッチパネル駆動装置3は製品側MCU90にセンシングした操作情報を送信する。
The touch panel device 1 includes a touch panel 2 and a touch panel drive device 3.
The touch panel drive device 3 has a sensor IC (Integrated Circuit) 4 and an MCU 5.
The touch panel drive device 3 is connected to the touch panel 2 via the touch panel side connection terminal portion 31. The touch panel drive device 3 drives (senses) the touch panel 2 through this connection.
When the touch panel drive device 3 is mounted on the equipment as an operation input device, the touch panel drive device 3 is connected to the product side MCU 90 via the product side connection terminal portion 32. By this connection, the touch panel drive device 3 transmits the sensed operation information to the product side MCU 90.
タッチパネル駆動装置3におけるセンサIC4は、送信回路41、受信回路42、マルチプレクサ43、インターフェース・レジスタ回路44、電源回路45を有する。 The sensor IC 4 in the touch panel drive device 3 has a transmission circuit 41, a reception circuit 42, a multiplexer 43, an interface register circuit 44, and a power supply circuit 45.
センサIC4の送信回路41は、マルチプレクサ43によって選択されたタッチパネル2における端子に対して送信信号を出力する。また受信回路42は、マルチプレクサ43によって選択されたタッチパネル2における端子から信号を受信し、必要な比較処理等を行う。
図2に、送信回路41、受信回路42、マルチプレクサ43とタッチパネル2の接続状態を模式的に示す。
タッチパネル2は、タッチ面を形成するパネル平面に、送信側の電極としてのn本の送信信号線21−1から21−nが配設される。
また同じくパネル平面に、受信側の電極としてのm本の受信信号線22−1から22−mが配設される。
なお送信信号線21−1・・・21−n、受信信号線22−1・・・22−mを特に区別しない場合は、総称として「送信信号線21」「受信信号線22」と表記する。
The transmission circuit 41 of the sensor IC 4 outputs a transmission signal to the terminal on the touch panel 2 selected by the multiplexer 43. Further, the receiving circuit 42 receives a signal from the terminal on the touch panel 2 selected by the multiplexer 43, and performs necessary comparison processing and the like.
FIG. 2 schematically shows a connection state of the transmission circuit 41, the reception circuit 42, the multiplexer 43 and the touch panel 2.
In the touch panel 2, n transmission signal lines 21-1 to 21-n as electrodes on the transmission side are arranged on a panel plane forming a touch surface.
Similarly, m reception signal lines 22-1 to 22-m as electrodes on the reception side are arranged on the panel plane.
Note that the transmission signal lines 21-1... 21-n and the reception signal lines 22-1... 22-m are collectively referred to as “transmission signal line 21” and “reception signal line 22” unless otherwise distinguished. ..
送信信号線21−1・・・21−nと、受信信号線22−1・・・22−mは、図示するように交差して配設される場合もあれば、いわゆるシングルレイヤ構造として、上述の特許文献2のように交差が生じないように配設される場合もある。いずれにしても送信信号線21と受信信号線22が配設される範囲内でタッチ操作面が形成され、タッチ操作時の容量変化により操作位置が検出される構造となる。
図では送信信号線21と受信信号線22の間で生じる容量を一部のみ例示している(容量C22,C23,C32,C33)が、タッチ操作面の全体に、送信信号線21と受信信号線22の間で生じる容量(例えば交差位置における容量)が存在し、タッチ操作により容量変化が生じた位置が受信回路42により検出されることとなる。
The transmission signal lines 21-1... 21-n and the reception signal lines 22-1... 22-m may be arranged so as to intersect as shown in the drawing, or as a so-called single layer structure, In some cases, the above-mentioned Patent Document 2 may be arranged so that the intersection does not occur. In any case, the touch operation surface is formed within the range in which the transmission signal line 21 and the reception signal line 22 are arranged, and the operation position is detected by the capacitance change during the touch operation.
In the figure, only a part of the capacitance generated between the transmission signal line 21 and the reception signal line 22 is illustrated (capacities C22, C23, C32, C33), but the transmission signal line 21 and the reception signal are formed on the entire touch operation surface. There is a capacitance (for example, a capacitance at the intersecting position) generated between the lines 22, and the position where the capacitance change is caused by the touch operation is detected by the reception circuit 42.
送信回路41は、マルチプレクサ43により選択された送信信号線21−1・・・21−nに対して送信信号を出力する。本実施の形態では、マルチプレクサ43が各タイミングで2本ずつ隣接する送信信号線21を選択していく走査を行う。
受信回路42は、マルチプレクサ43により選択された受信信号線22−1・・・22−mからの受信信号を受信する。本実施の形態では、マルチプレクサ43が各タイミングで2本ずつ隣接する受信信号線22を選択していく。
送信回路41、受信回路42によるセンシング動作については後述する。
The transmission circuit 41 outputs a transmission signal to the transmission signal lines 21-1... 21-n selected by the multiplexer 43. In the present embodiment, the multiplexer 43 performs scanning by selecting two adjacent transmission signal lines 21 at each timing.
The reception circuit 42 receives the reception signals from the reception signal lines 22-1... 22-m selected by the multiplexer 43. In the present embodiment, the multiplexer 43 selects two adjacent reception signal lines 22 at each timing.
The sensing operation by the transmission circuit 41 and the reception circuit 42 will be described later.
図1に戻って説明する。センサIC4のインターフェース・レジスタ回路44には、送信回路41、マルチプレクサ43、受信回路42、電源回路45に対する各種の設定情報がMCU5によって書き込まれる。送信回路41、マルチプレクサ43、受信回路42、電源回路45は、それぞれインターフェース・レジスタ回路44に記憶された設定情報によって動作が制御される。
またインターフェース・レジスタ回路44には、受信回路42により検出された検出値(説明上「RAW値」ともいう)を記憶し、MCU5が取得できるようにしている。
It returns to FIG. 1 and demonstrates. The MCU 5 writes various setting information for the transmission circuit 41, the multiplexer 43, the reception circuit 42, and the power supply circuit 45 into the interface register circuit 44 of the sensor IC 4. The operations of the transmission circuit 41, the multiplexer 43, the reception circuit 42, and the power supply circuit 45 are controlled by the setting information stored in the interface register circuit 44, respectively.
Further, the interface register circuit 44 stores a detection value (also referred to as “RAW value” for explanation) detected by the receiving circuit 42 so that the MCU 5 can acquire it.
電源回路45は、駆動電圧AVCCを生成し、送信回路41,受信回路42に供給する。後述するが、送信回路41は駆動電圧AVCCを用いたパルスをマルチプレクサ43によって選択された送信信号線21に印加する。
また受信回路42は、センシング動作の際に、マルチプレクサ43によって選択された受信信号線22に対して駆動電圧AVCCを印加することも行う。
電源回路45の構成については後に詳述する。
The power supply circuit 45 generates the drive voltage AVCC and supplies it to the transmission circuit 41 and the reception circuit 42. As will be described later, the transmission circuit 41 applies a pulse using the drive voltage AVCC to the transmission signal line 21 selected by the multiplexer 43.
The reception circuit 42 also applies the drive voltage AVCC to the reception signal line 22 selected by the multiplexer 43 during the sensing operation.
The configuration of the power supply circuit 45 will be described later in detail.
MCU5はセンサIC4の設定、制御を行う。具体的にはMCU5はインターフェース・レジスタ回路44に対して必要な設定情報を書き込むことで、センサIC4の各部の動作を制御する。
またMCU5は受信回路42からのRAW値をインターフェース・レジスタ回路44から読み出すことで取得する。そしてMCU5は、RAW値を用いて座標計算を行い、ユーザのタッチ操作位置情報としての座標値を製品側MCU90に送信する処理を行う。
The MCU 5 sets and controls the sensor IC 4. Specifically, the MCU 5 writes necessary setting information in the interface register circuit 44 to control the operation of each unit of the sensor IC 4.
Further, the MCU 5 acquires the RAW value from the receiving circuit 42 by reading it from the interface register circuit 44. Then, the MCU 5 performs a coordinate calculation using the RAW value, and performs a process of transmitting the coordinate value as the touch operation position information of the user to the product MCU 90.
<2.センシング動作>
以上の構成のタッチパネル装置1によるセンシング動作について説明する。
まず図3によりタッチパネル2に対する送信回路41,受信回路42の動作を説明する。図ではタッチパネル2において2つの送信信号線21−2、21−3と、2つの受信信号線22−2、22−3を示している。
本実施の形態の場合、先の図2に示したような送信信号線21、受信信号線22に対して、送信回路41と受信回路42が、それぞれ隣接する2本ずつ送信、受信を行っていくことでタッチ操作の検出を行うものとなる。つまり一対の送信信号線21と一対の受信信号線22の2本×2本を基本セルとして、順次セル単位で検出走査を行う。図3では、その1つのセル部分を示していることになる。
<2. Sensing operation>
A sensing operation of the touch panel device 1 having the above configuration will be described.
First, the operation of the transmission circuit 41 and the reception circuit 42 for the touch panel 2 will be described with reference to FIG. In the figure, the touch panel 2 shows two transmission signal lines 21-2 and 21-3 and two reception signal lines 22-2 and 22-3.
In the case of the present embodiment, the transmission circuit 41 and the reception circuit 42 transmit and receive two adjacent lines to the transmission signal line 21 and the reception signal line 22 as shown in FIG. By going, the touch operation is detected. That is, the detection scanning is sequentially performed on a cell-by-cell basis using 2×2 of the pair of transmission signal lines 21 and the pair of reception signal lines 22 as a basic cell. In FIG. 3, that one cell portion is shown.
送信回路41は、2本の送信信号線21(図の場合では21−2,21−3)に対して、ドライバ411,412から駆動電圧AVCC1を出力する。つまりドライバ411,412の出力である送信信号T+、T−がマルチプレクサ43によって選択された送信信号線21−2,21−3に供給される。
なお、駆動電圧AVCC1は、図1の電源回路45が生成する駆動電圧AVCC自体、もしくは駆動電圧AVCCに基づく電圧である。
この場合、送信回路41は、ドライバ411からの送信信号T+は図示のように、アイドル(Idle)期間をロウレベル(以下「Lレベル」と表記)とする。例えば0Vとする。そして続くアクティブ(Active)期間にはハイレベル(以下「Hレベル」と表記)とする。この場合、Hレベルの信号として具体的には駆動電圧AVCC1の印加を行う。
また送信回路41は、もう一つのドライバ412からの送信信号T−は、アイドル期間をHレベル(駆動電圧AVCC1の印加)とし、続くアクティブ期間はLレベルとする。
ここで、アイドル期間は受信信号R+、R−の電位を安定させる期間であり、アクティブ期間は受信信号R+、R−の電位変化をセンシングする期間となる。
The transmission circuit 41 outputs the drive voltage AVCC1 from the drivers 411 and 412 to the two transmission signal lines 21 (21-2 and 21-3 in the case of the figure). That is, the transmission signals T+ and T− that are the outputs of the drivers 411 and 412 are supplied to the transmission signal lines 21-2 and 21-3 selected by the multiplexer 43.
The drive voltage AVCC1 is the drive voltage AVCC itself generated by the power supply circuit 45 of FIG. 1 or a voltage based on the drive voltage AVCC.
In this case, the transmission circuit 41 sets the transmission signal T+ from the driver 411 to a low level (hereinafter referred to as “L level”) during the idle period as illustrated. For example, it is set to 0V. Then, it is set to a high level (hereinafter referred to as "H level") during the subsequent active period. In this case, the drive voltage AVCC1 is specifically applied as the H level signal.
Further, the transmission circuit 41 sets the transmission signal T− from the other driver 412 to the H level during the idle period (application of the drive voltage AVCC1) and sets it to the L level during the subsequent active period.
Here, the idle period is a period for stabilizing the potentials of the reception signals R+ and R-, and the active period is a period for sensing the potential changes of the reception signals R+ and R-.
このアイドル期間、アクティブ期間において、受信回路42はマルチプレクサ43によって選択された2つの受信信号線22(図の場合では22−3,22−2)からの受信信号R+、R−を受信する。
受信回路42は、コンパレータ421、基準容量部422、スイッチ423,425、計測用容量部424、演算制御部426を備えている。
2つの受信信号線22からの受信信号R+、R−はコンパレータ421で受信される。コンパレータ421は、受信信号R+、R−の電位を比較して、その比較結果をHレベル又はLレベルで演算制御部426に出力する。
In the idle period and the active period, the reception circuit 42 receives the reception signals R+ and R− from the two reception signal lines 22 (22-3 and 22-2 in the case of FIG. 13) selected by the multiplexer 43.
The reception circuit 42 includes a comparator 421, a reference capacitance section 422, switches 423 and 425, a measurement capacitance section 424, and an arithmetic control section 426.
The reception signals R+ and R− from the two reception signal lines 22 are received by the comparator 421. The comparator 421 compares the potentials of the reception signals R+ and R− and outputs the comparison result to the calculation control unit 426 at H level or L level.
基準容量部422を構成するコンデンサの一端には駆動電圧AVCC2が印加されている。駆動電圧AVCC2は、図1の電源回路45が生成する駆動電圧AVCC自体、もしくは駆動電圧AVCCに基づく電圧である。基準容量部422を構成するコンデンサの他端はスイッチ423の端子Taを介してコンパレータ421の+入力端子に接続されている。
また計測用容量部424の一端には駆動電圧AVCC2が印加されている。この計測用容量部424の他端はスイッチ425の端子Taを介してコンパレータ421の−入力端子に接続されている。
The drive voltage AVCC2 is applied to one end of the capacitor forming the reference capacitance section 422. The drive voltage AVCC2 is the drive voltage AVCC itself generated by the power supply circuit 45 of FIG. 1 or a voltage based on the drive voltage AVCC. The other end of the capacitor forming the reference capacitance section 422 is connected to the + input terminal of the comparator 421 via the terminal Ta of the switch 423.
The drive voltage AVCC2 is applied to one end of the measuring capacitance section 424. The other end of the measuring capacitance section 424 is connected to the-input terminal of the comparator 421 via the terminal Ta of the switch 425.
スイッチ423、425は、アイドル期間には端子Tiが選択される。従ってアイドル期間にはコンパレータ421の+入力端子(受信信号線22−3)、−入力端子(受信信号線22−2)がグランド接続され、受信信号R+、R−はグランド電位となる。
スイッチ423、425は、アクティブ期間には端子Taが選択される。従ってアクティブ期間にはコンパレータ421の+入力端子(受信信号線22−3)、−入力端子(受信信号線22−2)に駆動電圧AVCC2が印加される。
The terminals Ti of the switches 423 and 425 are selected during the idle period. Therefore, in the idle period, the + input terminal (reception signal line 22-3) and the − input terminal (reception signal line 22-2) of the comparator 421 are grounded, and the reception signals R+ and R− are at the ground potential.
The terminals Ta of the switches 423 and 425 are selected during the active period. Therefore, during the active period, the drive voltage AVCC2 is applied to the + input terminal (reception signal line 22-3) and the-input terminal (reception signal line 22-2) of the comparator 421.
図3では当該セルが非タッチ状態の場合の受信信号R+、R−の波形を実線で示している。アイドル期間ではスイッチ423、425が端子Tiを選択していることで、受信信号R+、R−は、或る電位(グランド電位)で安定されている。
アクティブ期間となるとスイッチ423、425が端子Taを選択することで、受信信号線22−3,22−2に駆動電圧AVCC2が印加される。これにより受信信号R+、R−の電位がΔV上昇する。非タッチの状態では、このΔVの電位上昇は、受信信号R+、R−共に発生する。
一方、送信回路41側では、アクティブ期間となると、上述のように送信信号T+が立ち上がり、送信信号T−が立ち下がる。これにより、タッチ操作があった場合には、受信信号R+、R−の電位上昇の程度が変化する。
仮に容量C22に影響を与えるA1位置がタッチされた場合、受信信号R−の電位がアクティブ期間において破線で示すようにΔVHだけ上昇する。
また仮に容量C32が変化するA2位置がタッチされた場合、受信信号R−の電位がアクティブ期間において破線で示すΔVLだけ上昇する。
これらのように当該セルに対するタッチ操作位置に応じて、受信信号R−の電位変化量が受信信号R+の電位変化量(ΔV)よりも大きくなったり小さくなったりする。
コンパレータ421はこのような受信信号R+、R−を比較することになる。
In FIG. 3, the waveforms of the reception signals R+ and R− when the cell is in the non-touch state are shown by solid lines. In the idle period, the switches 423 and 425 select the terminal Ti, so that the reception signals R+ and R− are stabilized at a certain potential (ground potential).
In the active period, the switches 423 and 425 select the terminal Ta, so that the drive voltage AVCC2 is applied to the reception signal lines 22-3 and 22-2. As a result, the potentials of the reception signals R+ and R- rise by ΔV. In the non-touch state, the potential increase of ΔV occurs in both the reception signals R+ and R−.
On the other hand, on the transmission circuit 41 side, in the active period, the transmission signal T+ rises and the transmission signal T− falls as described above. As a result, when a touch operation is performed, the level of increase in the potentials of the reception signals R+ and R- changes.
If the A1 position that affects the capacitance C22 is touched, the potential of the reception signal R− increases by ΔVH as shown by the broken line in the active period.
If the A2 position where the capacitance C32 changes is touched, the potential of the reception signal R- rises by ΔVL shown by the broken line in the active period.
As described above, the potential change amount of the reception signal R− becomes larger or smaller than the potential change amount (ΔV) of the reception signal R+ depending on the touch operation position with respect to the cell.
The comparator 421 compares such received signals R+ and R-.
なお、このように変化する受信信号R+、R−の電位差分自体をRAW値(検出結果)として出力するようにしてもよいが、本実施の形態では受信回路42は、演算制御部426が受信信号R+、R−の電圧バランスがとれるように計測用容量部424の設定変更を行い、RAW値を得るようにしている。
演算制御部426は、インターフェース・レジスタ回路44に書き込まれた設定情報に従って、スイッチ423,425のオン/オフや計測用容量部424の容量値の切替処理を行う。またコンパレータ421の出力を監視し、後述の処理でRAW値を算出する。演算制御部426で算出されたRAW値はインターフェース・レジスタ回路44に書き込まれることでMCU5が取得可能とされる。
Note that the potential difference itself between the reception signals R+ and R− that change in this way may be output as a RAW value (detection result). However, in the present embodiment, the reception circuit 42 is received by the arithmetic control unit 426. The setting of the measuring capacitance unit 424 is changed so that the voltages of the signals R+ and R− are balanced, and the RAW value is obtained.
The arithmetic control unit 426 performs on/off of the switches 423 and 425 and switching of the capacitance value of the measurement capacitance unit 424 according to the setting information written in the interface register circuit 44. Also, the output of the comparator 421 is monitored, and the RAW value is calculated by the processing described later. The RAW value calculated by the arithmetic control unit 426 is written in the interface register circuit 44 so that the MCU 5 can acquire it.
以上の図3において可変容量コンデンサの記号で示した計測用容量部424は、例えば図4のように複数の容量部CM(CM0〜CM7)とスイッチSW(SW0〜SW7)により構成されている。
なお図4はスイッチ423,425が端子Taに接続された状態(アクティブ期間)での等価回路として示しており、スイッチ423,425の図示は省略している。
各容量部CM0〜CM7は、駆動電圧AVCC2の電位とコンパレータ421の−入力端子の間に並列に接続されている。また各容量部CM0〜CM7に対してはそれぞれ直列にスイッチSW0〜SW7が接続されている。つまりスイッチSW0〜SW7のオン/オフにより、受信信号R−に影響を与える容量部CMを変更できる構成である。
また図4では各容量部CM0〜CM7を1つのコンデンサの記号で示しているが、後述するように各容量部CM0〜CM7のそれぞれは1つのコンデンサで形成される場合もあるし、複数のコンデンサで構成される場合もある。
スイッチSW0〜SW7は、例えばFET(Field effect transistor)等のスイッチ素子を用いて構成されるが、図14等で後述するように、1つのスイッチSWとして複数のスイッチ素子が設けられる場合もある。
The measuring capacitance section 424 shown by the symbol of the variable capacitance capacitor in FIG. 3 is composed of a plurality of capacitance sections CM (CM0 to CM7) and switches SW (SW0 to SW7) as shown in FIG. 4, for example.
Note that FIG. 4 is shown as an equivalent circuit in a state where the switches 423 and 425 are connected to the terminal Ta (active period), and the switches 423 and 425 are not shown.
The capacitors CM0 to CM7 are connected in parallel between the potential of the drive voltage AVCC2 and the-input terminal of the comparator 421. Also, switches SW0 to SW7 are connected in series to the respective capacitance units CM0 to CM7. That is, the capacitance unit CM that affects the reception signal R- can be changed by turning on/off the switches SW0 to SW7.
Further, in FIG. 4, each capacitance unit CM0 to CM7 is shown by a symbol of one capacitor, but as will be described later, each capacitance unit CM0 to CM7 may be formed by one capacitor, or a plurality of capacitors may be provided. It may also consist of
The switches SW0 to SW7 are configured by using switch elements such as FETs (Field effect transistors). However, as described later with reference to FIG. 14 and the like, a plurality of switch elements may be provided as one switch SW.
各容量部CM0〜CM7の容量値は、例えば容量部CM0=2fF(フェムトファラッド)、CM1=4fF、CM2=8fF、CM3=16fF、CM4=32fF、CM5=64fF、CM6=128fF、CM7=256fFとされる。
容量部CM0からCM7は、ビット“0”からビット“7”の8ビットの値で選択される。容量部CM0及びスイッチSW0がビット0、容量部CM1及びスイッチSW1がビット“1”、・・・容量部CM7及びスイッチSW7がビット“7”として機能する。
そして8ビットの値として0(=「00000000」)から255(=「11111111」)の容量設定値が与えられる。容量設定値はMCU5がインターフェース・レジスタ回路44に書き込む設定情報の一つである。
受信回路42では、この8ビットの容量設定値に応じてスイッチSW0〜SW7がオン/オフされる。即ちスイッチSW0〜SW7は対応するビットが「0」であればオフ、「1」であればオンとなる。これにより計測用容量部424の全体の容量値が0fF〜510fFの範囲で256段階に可変されることになる。
なお、センサIC4において容量部CMとスイッチSWが実際に形成される配線部分には寄生容量Csが発生する。図4では、容量部CM0とスイッチSW0の回路部分のみに寄生容量Csを示しているが、実際には他の回路部分(容量部CM1とスイッチSW1の回路部分から容量部CM7とスイッチSW7の回路部分まで全て)でも寄生容量Csが生じている。容量部CMのコンデンサは実際には配線間の容量として実現する。するとスイッチSWとの間の配線が長い程、寄生容量Csは大きくなる。
この寄生容量Csは各容量部CM0〜CM7の各容量値に誤差を生じさせるものとして影響する。この対策については後述する。
The capacitance values of the respective capacitance units CM0 to CM7 are, for example, capacitance units CM0=2fF (femto farad), CM1=4fF, CM2=8fF, CM3=16fF, CM4=32fF, CM5=64fF, CM6=128fF, CM7=256fF. To be done.
The capacitance units CM0 to CM7 are selected by 8-bit values of bits “0” to “7”. The capacitance unit CM0 and the switch SW0 function as a bit 0, the capacitance unit CM1 and the switch SW1 function as a bit “1”,... The capacitance unit CM7 and the switch SW7 function as a bit “7”.
Then, as the 8-bit value, a capacity setting value of 0 (=“00000000”) to 255 (=“11111111”) is given. The capacity setting value is one of setting information that the MCU 5 writes in the interface register circuit 44.
In the receiving circuit 42, the switches SW0 to SW7 are turned on/off according to the 8-bit capacity setting value. That is, the switches SW0 to SW7 are turned off when the corresponding bit is "0", and turned on when the corresponding bit is "1". As a result, the capacitance value of the entire measuring capacitance unit 424 is varied in 256 steps within the range of 0fF to 510fF.
In the sensor IC 4, a parasitic capacitance Cs is generated in the wiring portion where the capacitance portion CM and the switch SW are actually formed. In FIG. 4, the parasitic capacitance Cs is shown only in the circuit portion of the capacitance unit CM0 and the switch SW0, but in reality, other circuit portions (from the circuit portion of the capacitance unit CM1 and the switch SW1 to the circuit of the capacitance unit CM7 and the switch SW7) are shown. The parasitic capacitance Cs is generated even in all the parts). The capacitor of the capacitance unit CM is actually realized as a capacitance between wirings. Then, the longer the wiring with the switch SW, the larger the parasitic capacitance Cs.
The parasitic capacitance Cs affects the capacitance values of the capacitance units CM0 to CM7 as an error. This measure will be described later.
一方、受信信号R+側の基準容量部422のコンデンサの容量値は例えば256fFとされる。 On the other hand, the capacitance value of the capacitor of the reference capacitance section 422 on the reception signal R+ side is, for example, 256 fF.
上述のように受信信号R−は、タッチの有無及び位置によってアクティブ期間の波形の電位上昇の程度が変わる。受信信号R+の波形上昇程度(ΔV)より大きくなったり小さくなったりする。
図4の構成では、計測用容量部424の容量設定値を変更していくことで受信信号R−の波形の電位上昇程度を変化させることができ、例えば受信信号R+と同等となる計測用容量部424の容量設定値を見つけ出すことができる。
例えば図4の受信信号R−の破線で示す波形Sg1が初期状態であったとしたときに、計測用容量部424の容量を小さくすれば受信信号R−は波形Sg2のように波形Sg1より小さくなる。また、計測用容量部424の容量を大きくすれば受信信号R−は波形Sg3のように波形Sg1より大きくなる。
つまり、コンパレータ421で受信信号R+、R−の電圧レベルが同等となったときの計測用容量部424の容量設定値は、タッチによる受信信号R−の電圧変化に相当する値と等価となる。従って、コンパレータ421の出力をみながら計測用容量部424の容量設定値を変化させていき、受信信号R+、R−のアクティブ期間の電圧が同等となる容量設定値を探索する。すると探索された容量設定値を、タッチ操作のセンシング情報としてのRAW値とできることになる。
As described above, the received signal R- changes in the potential increase of the waveform in the active period depending on the presence or absence of the touch and the position. It becomes larger or smaller than the rise (ΔV) of the waveform of the received signal R+.
In the configuration of FIG. 4, it is possible to change the potential increase degree of the waveform of the reception signal R− by changing the capacitance setting value of the measurement capacitance unit 424, and for example, the measurement capacitance equivalent to the reception signal R+. The capacity setting value of the unit 424 can be found.
For example, assuming that the waveform Sg1 indicated by the broken line of the reception signal R- in FIG. 4 is in the initial state, the reception signal R- becomes smaller than the waveform Sg1 as a waveform Sg2 if the capacitance of the measuring capacitance unit 424 is reduced. .. Further, if the capacitance of the measuring capacitance unit 424 is increased, the reception signal R− becomes larger than the waveform Sg1 as the waveform Sg3.
That is, the capacitance setting value of the measuring capacitance unit 424 when the voltage levels of the reception signals R+ and R− are equalized by the comparator 421 is equivalent to the value corresponding to the voltage change of the reception signal R− due to the touch. Therefore, the capacitance setting value of the measuring capacitance unit 424 is changed while observing the output of the comparator 421, and a capacitance setting value that makes the voltages of the reception signals R+ and R− equal during the active period is searched for. Then, the searched capacity setting value can be used as the RAW value as the sensing information of the touch operation.
以上のセンシング動作の具体的な手順を図5で説明する。この図5はMCU5がインターフェース・レジスタ回路44に書き込んだ各種の設定情報に基づいて送信回路41、受信回路42で行われる処理を示したものである。
図5においてステップS100からS109のループ処理は、1つのセル(2つの送信信号線21と2つの受信信号線22の組)に対するセンシングの手順を示している。なお、RAW値を得るまでに容量設定値は8段階の異なる値を取る(初期状態から7回変更される)。
A specific procedure of the above sensing operation will be described with reference to FIG. FIG. 5 shows the processing performed by the transmission circuit 41 and the reception circuit 42 based on various setting information written in the interface register circuit 44 by the MCU 5.
In FIG. 5, the loop processing of steps S100 to S109 shows a sensing procedure for one cell (a set of two transmission signal lines 21 and two reception signal lines 22). It should be noted that the capacity setting value takes eight different values by the time the RAW value is obtained (changed from the initial state seven times).
ステップS100でまず変数nが初期値としてn=7に設定される。また受信回路42はMCU5の指示(容量設定値)に基づいて計測用容量部424の容量値を256fFに設定する。つまり容量設定値=128(=10000000)とされ、ビット“7”のみが「1」であることでスイッチSW7のみがオンとされる。 In step S100, the variable n is first set to n=7 as an initial value. Further, the receiving circuit 42 sets the capacitance value of the measuring capacitance unit 424 to 256 fF based on the instruction (capacity setting value) of the MCU 5. That is, the capacity setting value is 128 (=10000000), and only the bit "7" is "1", so that only the switch SW7 is turned on.
ステップS101ではアイドル期間の設定が行われる。
送信回路41ではドライバ411からの送信信号T+はLレベル、送信信号T−はHレベル(=駆動電圧AVCC1)とする。
受信回路42では、スイッチ423,425が端子Tiに接続される。これによりコンパレータ421の+入力端子、−入力端子はグランド接続される。
In step S101, the idle period is set.
In the transmission circuit 41, the transmission signal T+ from the driver 411 is at L level and the transmission signal T- is at H level (=driving voltage AVCC1).
In the receiving circuit 42, the switches 423 and 425 are connected to the terminal Ti. As a result, the + input terminal and the − input terminal of the comparator 421 are grounded.
次にステップS102では所定の期間経過により、アイドル期間からアクティブ期間への切り替えが行われる。
送信回路41ではドライバ411からの送信信号T+はHレベル(=駆動電圧AVCC1)、ドライバ412からの送信信号T−はLレベルとする。
受信回路42では、スイッチ423,425が端子Taに接続される。これによりコンパレータ421の+入力端子は基準容量部422を介して駆動電圧AVCC2に接続され、−入力端子は計測用容量部424を介して駆動電圧AVCC2に接続される。
Next, in step S102, the idle period is switched to the active period after a predetermined period has elapsed.
In the transmission circuit 41, the transmission signal T+ from the driver 411 is at H level (=driving voltage AVCC1), and the transmission signal T− from the driver 412 is at L level.
In the receiving circuit 42, the switches 423 and 425 are connected to the terminal Ta. As a result, the + input terminal of the comparator 421 is connected to the drive voltage AVCC2 via the reference capacitance section 422, and the − input terminal is connected to the drive voltage AVCC2 via the measurement capacitance section 424.
アクティブ期間となると受信信号R+、R−がΔV上昇するが、送信信号T+が立ち上がり送信信号T−が立ち下がることで、検出中のセルに対するタッチ操作の有無やタッチ操作位置に応じた受信信号R−の変化が生じる(上昇量がΔVHやΔVLとなる)。
ステップS103ではコンパレータ421が受信信号R+、R−を比較し、比較結果を出力する。コンパレータ421からは、(受信信号R+)>(受信信号R−)であればHレベル出力が得られ、(受信信号R+)<(受信信号R−)であればLレベル出力が得られる。
In the active period, the reception signals R+ and R− rise by ΔV, but the transmission signal T+ rises and the transmission signal T− falls, so that the reception signal R depending on the presence or absence of a touch operation on the cell being detected and the touch operation position. A change of − occurs (the amount of increase becomes ΔVH or ΔVL).
In step S103, the comparator 421 compares the reception signals R+ and R− and outputs the comparison result. From the comparator 421, an H level output is obtained if (received signal R+)>(received signal R−), and an L level output is obtained if (received signal R+)<(received signal R−).
ステップS104はコンパレータ421の出力に応じて処理が分岐される。
コンパレータ421の出力がHレベルであれば、ステップS105で計測用容量部424の容量切替が行われる。この場合、ビット“n”のスイッチをオンにしたまま、ビット“n−1”のスイッチをオンとする。
それまで上記のように初期状態で容量設定値=「10000000」とされてビット“7”のみオンとしていたときは、続いて容量設定値=「11000000」とされてビット“7”とビット“6”がオンとされる。即ちスイッチSW7,SW6がオンとされ、計測用容量部424の容量値は384fFとなる。
そしてステップS107で変数n>0であれば、ステップS108で変数nをデクリメントしてステップS101に戻る。つまり、計測用容量部424の容量を大きくした上で、アイドル期間、アクティブ期間の動作を行ってコンパレータ421の出力を確認する。
In step S104, the process branches depending on the output of the comparator 421.
If the output of the comparator 421 is H level, the capacitance of the measuring capacitance unit 424 is switched in step S105. In this case, the switch for bit "n-1" is turned on while the switch for bit "n" is still on.
Until then, when the capacity setting value=“10000000” was set in the initial state and only the bit “7” was turned on as described above, the capacity setting value=“11000000” was subsequently set to the bits “7” and “6”. "Is turned on. That is, the switches SW7 and SW6 are turned on, and the capacitance value of the measuring capacitance unit 424 becomes 384 fF.
If the variable n>0 in step S107, the variable n is decremented in step S108 and the process returns to step S101. That is, after increasing the capacity of the measuring capacitance unit 424, the operation of the idle period and the active period is performed to check the output of the comparator 421.
またステップS104においてコンパレータ421の出力がLレベルであれば、ステップS106で計測用容量部424の容量切替が行われる。この場合、ビット“n”のスイッチをオフにして、ビット“n−1”のスイッチをオンとする。
それまで初期状態で容量設定値=「10000000」とされてビット“7”のみオンとしていたとすると、続いて容量設定値=「01000000」とされてビット“7”がオフとされ、ビット“6”がオンとされる。即ちスイッチSW7がオフとされスイッチSW6がオンとされ、計測用容量部424の容量値は128fFとなる。
そしてステップS107で変数n>0であれば、ステップS108で変数nをデクリメントしてステップS101に戻る。つまり、計測用容量部424の容量を小さくした上で、アイドル期間、アクティブ期間の動作を行ってコンパレータ421の出力を確認する。
If the output of the comparator 421 is at L level in step S104, the capacitance of the measuring capacitance unit 424 is switched in step S106. In this case, the switch for bit "n" is turned off and the switch for bit "n-1" is turned on.
If the capacity setting value=“10000000” and only the bit “7” is turned on in the initial state until then, the capacity setting value=“01000000” is subsequently set, the bit “7” is turned off, and the bit “6” is set. "Is turned on. That is, the switch SW7 is turned off and the switch SW6 is turned on, and the capacitance value of the measuring capacitance section 424 becomes 128 fF.
If the variable n>0 in step S107, the variable n is decremented in step S108 and the process returns to step S101. In other words, the output of the comparator 421 is confirmed by reducing the capacity of the measuring capacity unit 424 and then performing the operation during the idle period and the active period.
この処理を変数n=0となるまで行うことで、受信信号R−のアクティブ期間の電圧値と受信信号R+のアクティブ期間の電圧値とのバランスがとれたときの容量設定値が判定される。
なお変数n=0のときのステップS105,S106においては、ビット“n−1”は存在しないので、ビット“n−1”の処理は行わない。
ステップS107で変数n=0となっていたらステップS109に進み、受信回路42はRAW値を算出する。これは計測用容量部424においてオンとなっているスイッチSWのビットの2のべき乗の総和をとるという処理となる。例えば仮に最終的にスイッチSW5、SW3、SW2がオンになっていたとしたら、25+23+22=44ということになり、RAW値=44となる。
By performing this process until the variable n=0, the capacitance set value when the voltage value of the reception signal R− during the active period and the voltage value of the reception signal R+ during the active period are balanced is determined.
Since the bit "n-1" does not exist in steps S105 and S106 when the variable n=0, the processing of the bit "n-1" is not performed.
If the variable n=0 in step S107, the process proceeds to step S109, and the reception circuit 42 calculates the RAW value. This is a process of taking the sum of the powers of 2 of the bits of the switch SW that is turned on in the measuring capacitance unit 424. For example, if the switches SW5, SW3, and SW2 were finally turned on, it means that 2 5 +2 3 +2 2 =44, and the RAW value=44.
このように求められたRAW値はインターフェース・レジスタ回路44を介して1つのセルの検出値としてMCU5に取得される。
タッチパネル2における各セル(2本の送信信号線21と2本の受信信号線22の組)について同様に図5の処理が行われ、RAW値が求められる。
MCU5は各セルについてのRAW値を取得し、タッチ操作位置の座標計算を行い、求めた座標値を製品側MCU90に送信する。
The RAW value thus obtained is acquired by the MCU 5 as the detection value of one cell via the interface register circuit 44.
The process of FIG. 5 is similarly performed for each cell (a set of two transmission signal lines 21 and two reception signal lines 22) in the touch panel 2 to obtain the RAW value.
The MCU 5 acquires the RAW value for each cell, calculates the coordinates of the touch operation position, and transmits the calculated coordinate values to the product side MCU 90.
本実施の形態では以上のようなセンシング動作として、受信信号R+、R−の差分をとることで、取得されるRAW値が、外部環境からの影響を受けにくいようにすることができ、タッチ操作の検出精度を向上できる。
特に非タッチ時には受信信号R+、R−の電位のバランスがとれているようにし、タッチによる容量変化によって受信信号R+、R−の電位に差が生ずるようにしている。これを計測用容量部424の容量を順次変化させて受信信号R+、R−のバランスがとれる容量値を探索し、その容量値を指定する容量設定値からRAW値を得るようにしている。これによりタッチ操作による容量変化に起因する受信信号R+、R−の差分を正確に検出できる。
In the present embodiment, as the sensing operation as described above, by taking the difference between the reception signals R+ and R−, the acquired RAW value can be made less susceptible to the external environment, and the touch operation can be performed. The detection accuracy of can be improved.
In particular, when the touch is not made, the potentials of the reception signals R+ and R- are balanced so that the potentials of the reception signals R+ and R- are different due to the capacitance change due to the touch. The capacity of the measuring capacity unit 424 is sequentially changed to search for a capacity value that balances the received signals R+ and R-, and the RAW value is obtained from the capacity setting value that specifies the capacity value. This makes it possible to accurately detect the difference between the reception signals R+ and R− caused by the capacitance change due to the touch operation.
なお受信回路42から駆動電圧AVCC2を印加して、選択された受信信号線22を充電する理由としては主に2つがある。
1つはタッチパネル2がシングルレイヤ構造の場合の事情である。シングルレイヤ構造の場合、非タッチの状態では、送信信号線21と受信信号線22の間で容量がほとんど生じない。つまり送信信号線21と受信信号線22の間(電極間)は絶縁状態にある。しかし非タッチ状態でも、アクティブ期間に受信信号波形が立ち上がるようにすることが必要である。このために駆動電圧AVCC2を送信することによって、シングルレイヤの場合にも対応して上記のセンシング動作が良好にできるようにしている。
またもう1つの理由はシングルレイヤに限ったことではない。上記のセンシング方式ではアクティブ期間に移行したときからの、受信信号R−の電位上昇幅を見ることになるが、送信信号T−の立ち下がりによる影響も把握したい。つまり図3に破線で示したΔVLの電位上昇も観測する必要がある。もしアクティブ期間での非タッチ状態での受信信号R+、R−の電位が0Vだと、立ち下がりの影響を受ける場合、受信信号R−の電位がマイナス値になってしまい、受信回路42において扱いにくいものとなる。そこで受信信号R−の電位が0V以下にならないように持ち上げておくようにし、送信信号T−の立ち下がりの影響による受信波形の電位を容易かつ適切に観測しやすくするために駆動電圧AVCC2を印加している。
There are two main reasons for applying the drive voltage AVCC2 from the receiving circuit 42 to charge the selected receiving signal line 22.
One is the situation when the touch panel 2 has a single layer structure. In the case of the single layer structure, in the non-touch state, almost no capacitance is generated between the transmission signal line 21 and the reception signal line 22. That is, the transmission signal line 21 and the reception signal line 22 (between the electrodes) are in an insulating state. However, it is necessary to make the received signal waveform rise during the active period even in the non-touch state. Therefore, by transmitting the drive voltage AVCC2, the above sensing operation can be favorably performed even in the case of a single layer.
Another reason is not limited to single layers. In the above-mentioned sensing method, the potential rise width of the reception signal R- from the time of shifting to the active period will be observed, but it is also desired to understand the influence of the fall of the transmission signal T-. That is, it is necessary to observe the potential increase of ΔVL indicated by the broken line in FIG. If the potentials of the reception signals R+ and R− in the non-touch state during the active period are 0V, the potential of the reception signal R− becomes a negative value if it is affected by the fall, and the reception circuit 42 handles it. It will be difficult. Therefore, the drive voltage AVCC2 is applied so that the potential of the reception signal R- is raised so that it does not become 0 V or less and the potential of the reception waveform due to the influence of the fall of the transmission signal T- is easily and appropriately observed. doing.
<3.リニアリティ改善のための構成>
[3−1:第1例]
ところで以上のように計測用容量部424の容量値を切り替えながら受信信号R+、R−を比較していくことでタッチ時の容量変化を検出するセンシング動作では、その検出精度には、計測用容量部424の容量値のリニアリティ(線形性)が大きく関わる。
<3. Configuration for improving linearity>
[3-1: First example]
By the way, in the sensing operation of detecting the capacitance change at the time of touch by comparing the reception signals R+ and R− while switching the capacitance value of the measurement capacitance unit 424 as described above, the detection accuracy is equal to the measurement capacitance. The linearity of the capacitance value of the part 424 is greatly concerned.
例えば容量設定値=63(=00111111)でスイッチSW0からSW5がオンとなると、計測用容量部424の容量値は126fFとなり、また容量設定値=64(=01000000)でスイッチSW6のみがオンとなると、計測用容量部424の容量値は128fFとなるはずである。 For example, when the switches SW0 to SW5 are turned on with the capacitance setting value=63 (=00111111), the capacitance value of the measuring capacitance unit 424 is 126 fF, and only the switch SW6 is turned on with the capacitance setting value=64 (=0111000000). The capacitance value of the measuring capacitance section 424 should be 128 fF.
ここで仮に容量部CM0〜CM7がそれぞれ1つのコンデンサで形成されているとする。例えば容量部CM0は2fFのコンデンサ、容量部CM1は4fFのコンデンサ、容量部CM2は8fFのコンデンサ、・・・容量部CM7は256fFのコンデンサとする。
図6には、このようにそれぞれ1つのコンデンサを用いる場合の、各容量部CMのコンデンサの面積を示している。
上記のように容量設定値=63のときは、容量部CM0〜CM5の6個のコンデンサの並列接続により計測用容量部424の容量値は126fFとなり、容量設定値=64では容量部CM6により計測用容量部424の容量値は128fFとなる。
Here, it is assumed that the capacitance units CM0 to CM7 are each formed of one capacitor. For example, the capacitance unit CM0 is a 2 fF capacitor, the capacitance unit CM1 is a 4 fF capacitor, the capacitance unit CM2 is an 8 fF capacitor, and the capacitance unit CM7 is a 256 fF capacitor.
FIG. 6 shows the area of the capacitors of the respective capacitance units CM when one capacitor is thus used.
As described above, when the capacitance setting value=63, the capacitance value of the measuring capacitance portion 424 becomes 126 fF due to the parallel connection of the six capacitors of the capacitance portions CM0 to CM5, and when the capacitance setting value=64, the capacitance portion CM6 measures. The capacitance value of the capacitor portion 424 is 128 fF.
ところが例えば2fFというような極めて小さい容量のコンデンサは、正確な容量とすることが困難という事情がある。
さらに面積の小さいコンデンサほど、上述した寄生容量Csの影響を受けやすいということもある。
つまり、容量部CM0〜CM7のそれぞれにおいてスイッチSW0〜SW7との配線間で寄生容量Csが生じるが、それぞれの寄生容量Csの容量値が仮にほぼ同じ程度であったとしても、例えば2fFのような小さい容量部CM0では、寄生容量Csによる容量変化が、256fFの容量部CM7よりも顕著になる。
However, it is difficult to make an accurate capacitance for a capacitor having an extremely small capacitance such as 2 fF.
A capacitor having a smaller area may be more susceptible to the above-mentioned parasitic capacitance Cs.
That is, in each of the capacitance units CM0 to CM7, the parasitic capacitance Cs is generated between the wirings of the switches SW0 to SW7. Even if the capacitance values of the parasitic capacitances Cs are substantially the same, for example, 2fF or the like. In the small capacitance section CM0, the capacitance change due to the parasitic capacitance Cs becomes more significant than in the 256 fF capacitance section CM7.
これらのことから、例えば容量部CM0〜CM5の6個のコンデンサの並列接続による容量が寄生容量の影響で、126fFとはならず、128fFよりも大きくなってしまうことがある。すると容量設定値=63のときの容量より、容量設定値=64の容量が小さくなってしまう。
このように容量設定値で制御されるべき256段階の容量値に、大小関係の逆転現象がおきることがある。このような逆転現象が多く起きる状態をリニアリティが悪い状態といっている。そして上述の図5の処理を考えれば理解されるとおり、リニアリティが悪いと、RAW値を正確に生成できなくなる。
From these, for example, the capacitance due to the parallel connection of the six capacitors of the capacitance units CM0 to CM5 does not become 126 fF but may become larger than 128 fF due to the influence of the parasitic capacitance. Then, the capacity of the capacity set value=64 becomes smaller than the capacity of the capacity set value=63.
In this way, there is a case where there is a size-reversal phenomenon in the capacity value of 256 steps that should be controlled by the capacity setting value. A state where such a reversal phenomenon frequently occurs is called a state where the linearity is bad. Then, as will be understood from the above-mentioned processing of FIG. 5, if the linearity is bad, the RAW value cannot be accurately generated.
そこで本実施の形態では、センサIC4における容量部CM0〜CM7とスイッチSW0〜SW7の配置を工夫する。
図7Aは、センサIC4内における計測用容量部424を構成する素子を配置する領域を模式的に示している。計測用容量部424を構成する素子とは、容量部CM0〜CM7として機能するコンデンサと、スイッチSW0〜SW7となるトランジスタである。
そして図示するように、計測用容量部424の素子を配置する領域を、第1領域AR1、第2領域AR2、第3領域AR3に分ける。
第1領域AR1には、容量部CM0〜CM7となるコンデンサが配置される。
第2領域AR2には、容量値の小さい側に分けられる容量部(例えば容量部CM0〜CM4)に対応するスイッチ(例えばスイッチSW0〜SW4)となるトランジスタが配置される。
第3領域AR3には、容量値の大きい側に分けられる容量部(例えば容量部CM5〜CM7)に対応するスイッチ(例えばスイッチSW5〜SW7)となるトランジスタが配置される。
Therefore, in the present embodiment, the arrangement of the capacitors CM0 to CM7 and the switches SW0 to SW7 in the sensor IC 4 is devised.
FIG. 7A schematically shows a region in the sensor IC 4 in which the elements forming the measuring capacitance section 424 are arranged. The elements forming the measuring capacitance section 424 are capacitors functioning as the capacitance sections CM0 to CM7 and transistors serving as switches SW0 to SW7.
Then, as shown in the figure, the region in which the elements of the measuring capacitance section 424 are arranged is divided into a first region AR1, a second region AR2, and a third region AR3.
Capacitors serving as the capacitance units CM0 to CM7 are arranged in the first area AR1.
In the second region AR2, transistors serving as switches (for example, switches SW0 to SW4) corresponding to the capacitance units (for example, capacitance units CM0 to CM4) divided into the smaller capacitance values are arranged.
In the third region AR3, transistors serving as switches (for example, switches SW5 to SW7) corresponding to the capacitance units (for example, capacitance units CM5 to CM7) that are divided into the larger capacitance value are arranged.
このように第2領域AR2が、第3領域AR3よりも第1領域AR1に近い位置に形成されているようにする配置により、計測用容量部424のリニアリティを改善する。
リニアリティ改善効果を図8に示す。図8Aは、図7Aの配置の場合の特性、図8Bは比較例となる図7Bの配置の場合の特性である。なお、図7Bの配置とは、第1領域AR1に隣接して第3領域AR3が配置され、小容量の容量部CMに対応するスイッチSWが配置された第2領域AR2が、第3領域AR3よりも第1領域AR1から遠くなっている例である。
図8A,図8Bにおいて、横軸は容量設定値としての0〜255を示す。縦軸は出力電圧Vcとしている。この出力電圧Vcとは、計測用容量部424を受信信号線22に接続しない状態で、駆動電圧AVCC2を印加したときの立ち上がり波形の電圧値(コンパレータ421側に出力される電圧値)である。
観測される出力電圧Vcは間接的に計測用容量部424の各段階の容量値を表すものとなる。
In this way, the second area AR2 is formed at a position closer to the first area AR1 than the third area AR3, so that the linearity of the measuring capacitance section 424 is improved.
The linearity improvement effect is shown in FIG. 8A shows characteristics in the case of the arrangement of FIG. 7A, and FIG. 8B shows characteristics in the case of the arrangement of FIG. 7B as a comparative example. 7B, the third area AR3 is arranged adjacent to the first area AR1, and the second area AR2 in which the switch SW corresponding to the small capacity capacitance portion CM is arranged is the third area AR3. Is farther from the first area AR1.
8A and 8B, the horizontal axis represents 0 to 255 as the capacity setting value. The vertical axis represents the output voltage Vc. The output voltage Vc is a voltage value of a rising waveform (voltage value output to the comparator 421 side) when the drive voltage AVCC2 is applied in a state where the measuring capacitance section 424 is not connected to the reception signal line 22.
The observed output voltage Vc indirectly represents the capacitance value of each stage of the measuring capacitance unit 424.
図8Bの場合、計測用容量部424の容量値のリニアリティが悪いことが見て取れる。つまり観測される出力電圧Vc(容量値)の上下変動が大きく、リニアリティが大きく乱れている。
一方図8Aでは観測される出力電圧Vc(容量値)の上下変動がかなり抑えられており、リニアリティがかなり改善されていることがわかる。
In the case of FIG. 8B, it can be seen that the linearity of the capacitance value of the measuring capacitance unit 424 is poor. That is, the observed output voltage Vc (capacitance value) fluctuates up and down, and the linearity is greatly disturbed.
On the other hand, in FIG. 8A, it can be seen that the observed vertical fluctuation of the output voltage Vc (capacitance value) is considerably suppressed, and the linearity is considerably improved.
このようにリニアリティが改善されるのは、小容量側の容量部CM(例えば容量部CM0〜CM4)のコンデンサと、スイッチSW(トランジスタ)の間の配線長が比較的短くできることによる。配線長を短くすることで、これら小容量側における寄生容量Csとしての容量値を低減する。すると、小容量側の容量部CMにおける容量値に対する寄生容量Csの影響が相対的に小さくなる。一方、大容量側の容量部CMは、元々寄生容量Csの影響は小さい。コンデンサによる容量値に対して寄生容量Csの容量値が十分に小さいためである。すると、小容量側で配線長を短くして寄生容量Csを小さくすることで、計測用容量部424における容量部CM0〜CM7の全体としてみれば、寄生容量Csによる容量誤差が均一化される方向に、容量誤差の程度の差が小さくなる。つまり設計上の本来の容量に対する誤差の割合が均一化される方向に調整できる。
これによって上述の逆転現象が生じにくくなり、リニアリティが改善されると考えることができる。
The linearity is improved in this way because the wiring length between the capacitor of the small capacitance side capacitance unit CM (for example, the capacitance units CM0 to CM4) and the switch SW (transistor) can be relatively short. By shortening the wiring length, the capacitance value as the parasitic capacitance Cs on the small capacitance side is reduced. Then, the influence of the parasitic capacitance Cs on the capacitance value in the capacitance portion CM on the small capacitance side becomes relatively small. On the other hand, the capacitance portion CM on the large capacitance side is originally less affected by the parasitic capacitance Cs. This is because the capacitance value of the parasitic capacitance Cs is sufficiently smaller than the capacitance value of the capacitor. Then, by shortening the wiring length on the small capacitance side to reduce the parasitic capacitance Cs, as a whole of the capacitance units CM0 to CM7 in the measurement capacitance unit 424, the capacitance error due to the parasitic capacitance Cs is made uniform. Moreover, the difference in the degree of capacitance error becomes small. That is, it is possible to adjust the ratio of the error with respect to the original designed capacity to be uniform.
It can be considered that this makes the above-mentioned inversion phenomenon less likely to occur and improves the linearity.
なお本実施の形態として、寄生容量Csによる誤差の影響をより均一化させる構成として図7Cの配置例も考えられる。
図7Cの配置例は第1領域AR1において各容量部CM0〜CM7のコンデンサ配置を工夫するものである。小さい容量部CM0のコンデンサほど、第2領域AR2に近くなるようにしていることを示している。
もちろん全てのコンデンサを厳密に、容量順に第2領域AR2から順番に距離を長くしていくようにすることに限るものではなく、各容量値のコンデンサのサイズ等に応じて配置すればよい。その際に、小さい容量のコンデンサ(或いは小さい容量の容量部CMを構成するコンデンサ)について、スイッチSWからの距離を短くすることで、小容量側での寄生容量Csを減らし、各容量部CM0〜CM7における寄生容量Csによる容量誤差の割合の差を低減できる。
Note that, as the present embodiment, the arrangement example of FIG. 7C is also conceivable as a configuration for making the influence of the error due to the parasitic capacitance Cs more uniform.
The arrangement example of FIG. 7C is to devise the arrangement of capacitors of the capacitors CM0 to CM7 in the first area AR1. It is shown that the smaller the capacitor of the capacitance section CM0, the closer it is to the second area AR2.
Of course, all the capacitors are not limited to strictly increasing the distance in order from the second region AR2 in the order of capacitance, and may be arranged according to the size of the capacitors of each capacitance value and the like. At that time, by shortening the distance from the switch SW with respect to a capacitor having a small capacitance (or a capacitor forming the capacitance portion CM having a small capacitance), the parasitic capacitance Cs on the small capacitance side is reduced, and each capacitance portion CM0 to CM0. The difference in the ratio of the capacitance error due to the parasitic capacitance Cs in the CM 7 can be reduced.
[3−2:第2例]
第2例として計測用容量部424が図9のように構成される例を説明する。
これは計測用容量部424が容量部CM0〜CM10と、この容量部CM0〜CM10のそれぞれに対応するスイッチSW0〜SW10を有する例である。この場合もセンシング動作のために計測用容量部424の容量値が図4、図5で説明した例と同様の考え方で変更されていく。
[3-2: Second example]
As a second example, an example in which the measuring capacitance unit 424 is configured as shown in FIG. 9 will be described.
This is an example in which the measuring capacitance unit 424 has capacitance units CM0 to CM10 and switches SW0 to SW10 corresponding to the capacitance units CM0 to CM10, respectively. Also in this case, the capacitance value of the measuring capacitance unit 424 is changed for the sensing operation in the same way as the examples described with reference to FIGS. 4 and 5.
この場合において、11個の容量部CM0〜CM10の接続のオン/オフをさせるために、ビット“0”〜ビット“10”の11ビットの容量設定値が用いられてスイッチSW0〜SW10が制御される。
11ビットの容量設定値により、容量値は2048段階に切り替えられる。
各容量部CM0〜CM10の容量値は、2fF、4fF、8fF、16fF、32fF、64fF、128fF、256fF、512fF、1024fF、2048fFとされる。従って計測用容量部424の容量値は、0fFから4094fFまでに変更される。
In this case, the switches SW0 to SW10 are controlled by using the 11-bit capacity setting values of bits “0” to “10” to turn on/off the connection of the eleven capacitance units CM0 to CM10. It
The capacity value is switched in 2048 steps according to the 11-bit capacity setting value.
The capacitance value of each of the capacitance units CM0 to CM10 is set to 2fF, 4fF, 8fF, 16fF, 32fF, 64fF, 128fF, 256fF, 512fF, 1024fF, 2048fF. Therefore, the capacitance value of the measuring capacitance unit 424 is changed from 0fF to 4094fF.
この例では容量部CM0〜CM10は、それぞれ1つのコンデンサにより構成されるものとする。またスイッチSW0〜SW10はそれぞれトランジスタで構成される。
そして、センサIC4において容量部CM0〜CM7とスイッチSW0〜SW7は図7Aのように配置される。
例えば第2領域AR2には、比較的小さい容量値である容量部CM0〜CM4に対応するスイッチSW0〜SW4となるトランジスタが配置され、第3領域AR3には比較的大きい容量値である容量部CM5〜CM10に対応するスイッチSW5〜SW10となるトランジスタが配置される。
このようにすることで上述の第1例と同様の効果を得ることができる。即ち計測用容量部424の容量可変段階数を多くした場合も、図7Aの配置は有効である。
なおこの場合も図7Cのように、第1領域AR1の各容量部CM0〜CM10を構成するコンデンサについては、小さい容量値の容量部CMを構成するコンデンサほど第2領域に近い位置に配置することが、小さい容量部CMによる容量誤差を小さくでき、容量誤差の割合を均一化するためには好適となる。
In this example, each of the capacitors CM0 to CM10 is composed of one capacitor. Each of the switches SW0 to SW10 is composed of a transistor.
Then, in the sensor IC 4, the capacitance units CM0 to CM7 and the switches SW0 to SW7 are arranged as shown in FIG. 7A.
For example, transistors serving as switches SW0 to SW4 corresponding to the capacitance units CM0 to CM4 having a relatively small capacitance value are arranged in the second region AR2, and the capacitance unit CM5 having a relatively large capacitance value is arranged in the third region AR3. The transistors to be the switches SW5 to SW10 corresponding to CM10 are arranged.
By doing so, it is possible to obtain the same effect as that of the first example described above. That is, the arrangement of FIG. 7A is effective even when the number of variable capacitance steps of the measuring capacitance section 424 is increased.
In this case as well, as shown in FIG. 7C, regarding the capacitors configuring the capacitance units CM0 to CM10 of the first region AR1, the capacitors configuring the capacitance unit CM having a smaller capacitance value should be arranged closer to the second region. However, the capacitance error due to the small capacitance portion CM can be reduced, which is suitable for equalizing the ratio of the capacitance error.
[3−3:第3例]
第3例の計測用容量部424の構成を図10に示す。これは図9と同じく容量部CM0〜CM10とスイッチSW0〜SW10を有する構成であるが、大容量側(例えば容量部CM7〜CM10)を複数のコンデンサで構成する例である。
[3-3: Third example]
The configuration of the measuring capacitance section 424 of the third example is shown in FIG. This is a configuration including the capacitance units CM0 to CM10 and the switches SW0 to SW10 as in FIG. 9, but is an example in which the large capacitance side (for example, the capacitance units CM7 to CM10) is configured by a plurality of capacitors.
容量部CM0〜CM6は、それぞれ2fF、4fF、8fF、16fF、32fF、64fF、128fFの1つのコンデンサを用いて構成する。
容量部CM7は128fFの2個のコンデンサの並列接続で256fFの容量を構成する。容量部CM8は128fFの4個のコンデンサの並列接続で512fFの容量を構成する。容量部CM9は128fFの8個のコンデンサの並列接続で1024fFの容量を構成する。容量部CM10は128fFの16個のコンデンサの並列接続で2048fFの容量を構成する。
Each of the capacitance units CM0 to CM6 is configured by using one capacitor of 2fF, 4fF, 8fF, 16fF, 32fF, 64fF and 128fF.
The capacitance unit CM7 forms a capacitance of 256 fF by connecting two 128 fF capacitors in parallel. The capacitance unit CM8 forms a capacitance of 512 fF by connecting four 128 fF capacitors in parallel. The capacitance portion CM9 constitutes a capacitance of 1024 fF by connecting eight capacitors of 128 fF in parallel. The capacitance unit CM10 forms a capacitance of 2048 fF by connecting 16 capacitors of 128 fF in parallel.
このように、大容量側を全て128fFのコンデンサにより構成することで、計測用容量部424は2fFから128fFのコンデンサが配置される。
図9のように2fFから2048fFまでのコンデンサを用いる場合、最小面積のコンデンサから最大面積のコンデンサまでの面積比がかなり大きくなる。これに対し図10の場合、最大面積のコンデンサが128fFとなることで、最小面積のコンデンサから最大面積のコンデンサまでの面積比を小さくすることができる。これにより寄生容量Csの影響による容量誤差の割合を均一化することに有利となる。
また図10の例では、128fFのコンデンサよりも広い面積のコンデンサを用いないことでコンデンサ配置の自由度が増し、IC設計上有利にもなる。
As described above, by configuring all the large-capacity side by the capacitors of 128 fF, the measuring capacitor 424 is arranged with capacitors of 2 fF to 128 fF.
When a capacitor of 2fF to 2048fF is used as shown in FIG. 9, the area ratio from the minimum area capacitor to the maximum area capacitor becomes considerably large. On the other hand, in the case of FIG. 10, since the maximum area capacitor is 128 fF, the area ratio from the minimum area capacitor to the maximum area capacitor can be reduced. This is advantageous in equalizing the ratio of the capacitance error due to the influence of the parasitic capacitance Cs.
Further, in the example of FIG. 10, by not using a capacitor having an area larger than that of a 128 fF capacitor, the degree of freedom in capacitor arrangement is increased, which is advantageous in IC design.
もちろんこの図10の構成の場合も、図7A又は図7Cの配置を採るが、例えば容量部CM0〜CM6及びスイッチSW0〜SW6は小容量側、容量部CM7〜CM10及びスイッチSW7〜SW10は大容量側とする例が考えられる。もちろん、大容量側と小容量側の切り分けはこれに限らず、実際の配置設計の都合に合わせて変更してもよい。あくまでも、小容量の容量部CMとスイッチSWの配線がなるべく短くなるようにすればよい。 Of course, in the case of the configuration of FIG. 10 as well, the arrangement of FIG. 7A or FIG. 7C is adopted. An example can be considered as the side. Of course, the division between the large-capacity side and the small-capacity side is not limited to this, and may be changed according to the actual layout design. The wiring of the small-capacity capacitor portion CM and the switch SW may be made as short as possible.
[3−4:第4例]
図11,図12,図13により計測用容量部424の第4例の構成を説明する。これは、容量部CM0〜CM10の全てを特定の容量のコンデンサのみで構成する例である。
さらに、図7Aと同様に第1領域AR1,第2領域AR2,第3領域AR3の配置構造を採るが、容量部CM0〜CM10のコンデンサを配置する第1領域AR1では、各容量部CMを構成するコンデンサを点対称に配置するものとする。
[3-4: Fourth example]
The configuration of the fourth example of the measuring capacitance section 424 will be described with reference to FIGS. 11, 12, and 13. This is an example in which all the capacitance units CM0 to CM10 are configured only by capacitors having a specific capacitance.
Furthermore, although the arrangement structure of the first area AR1, the second area AR2, and the third area AR3 is adopted as in FIG. 7A, each capacitance section CM is configured in the first area AR1 in which the capacitors of the capacitance sections CM0 to CM10 are arranged. The capacitors to be used are arranged in point symmetry.
容量部CM0〜CM10の全てを特定の容量のコンデンサのみで構成することによればコンデンサの面積の違いによって生じる容量誤差を低減でき、リニアリティ改善に寄与できる。
また図7Aのような配置により、上述の通り、寄生容量Csの影響による容量誤差の割合の差を均一化でき、これもリニアリティ改善に寄与できる。
さらに第1領域AR1においてコンデンサを点対称配置にすることで、フォトリソグラフィ工程等で生じたx方向又はy方向の傾斜誤差(後述)の影響を低減し、これも容量精度を向上させ、リニアリティの改善につながる。
このように第4例は総合的にリニアリティの改善を実現するものとなる。
By configuring all of the capacitance units CM0 to CM10 only with capacitors having a specific capacitance, it is possible to reduce the capacitance error caused by the difference in the area of the capacitors and contribute to the improvement of linearity.
Further, with the arrangement as shown in FIG. 7A, as described above, the difference in the ratio of the capacitance error due to the influence of the parasitic capacitance Cs can be made uniform, which can also contribute to the linearity improvement.
Further, by arranging the capacitors in the first area AR1 in a point-symmetrical manner, the influence of tilt error (described later) in the x-direction or the y-direction, which occurs in the photolithography process or the like, is reduced, which also improves the capacitance accuracy and reduces the linearity. Leads to improvement.
As described above, the fourth example comprehensively realizes the improvement of linearity.
まず図11により容量部CM0〜CM10の全てを特定の容量のコンデンサのみで構成する場合の構成例を説明する。
計測用容量部424の容量部CM0〜CM10は全て16fFのコンデンサで構成する。
容量部CM0は8つの16fFのコンデンサの直列接続で2fFの容量を構成する。
容量部CM1は4つの16fFのコンデンサの直列接続で4fFの容量を構成する。
容量部CM2は2つの16fFのコンデンサの直列接続で8fFの容量を構成する。
容量部CM3は16fFのコンデンサ1つで構成する。
容量部CM4は2つの16fFのコンデンサの並列接続で32fFの容量を構成する。
容量部CM5は4つの16fFのコンデンサの並列接続で64fFの容量を構成する。
容量部CM6は8つの16fFのコンデンサの並列接続で128fFの容量を構成する。
容量部CM7は16個の16fFのコンデンサの並列接続で256fFの容量を構成する。
容量部CM8〜CM10については図示の都合上、ブロックで示した。
容量部CM8は32個の16fFのコンデンサの並列接続で512fFの容量を構成する。
容量部CM9は64個の16fFのコンデンサの並列接続で1024fFの容量を構成する。
容量部CM8は128個の16fFのコンデンサの並列接続で2048fFの容量を構成する。
First, referring to FIG. 11, a configuration example in the case where all the capacitance units CM0 to CM10 are configured only by capacitors having a specific capacitance will be described.
The capacitance units CM0 to CM10 of the measurement capacitance unit 424 are all configured with 16 fF capacitors.
The capacitance part CM0 constitutes a capacitance of 2fF by connecting eight 16fF capacitors in series.
The capacitance unit CM1 forms a 4 fF capacitance by connecting four 16 fF capacitors in series.
The capacitance unit CM2 forms a capacitance of 8 fF by connecting two 16 fF capacitors in series.
The capacitance unit CM3 is composed of one 16 fF capacitor.
The capacitance part CM4 constitutes a capacitance of 32 fF by connecting two 16 fF capacitors in parallel.
The capacitance section CM5 forms a capacitance of 64 fF by connecting four 16 fF capacitors in parallel.
The capacitance part CM6 constitutes a capacitance of 128 fF by connecting eight capacitors of 16 fF in parallel.
The capacitance part CM7 constitutes a capacitance of 256 fF by connecting 16 capacitors of 16 fF in parallel.
The capacitors CM8 to CM10 are shown as blocks for convenience of illustration.
The capacitance unit CM8 forms a capacitance of 512 fF by connecting 32 capacitors of 16 fF in parallel.
The capacitance section CM9 constitutes a capacitance of 1024 fF by connecting 64 capacitors of 16 fF in parallel.
The capacitance part CM8 constitutes a capacitance of 2048 fF by connecting 128 capacitors of 16 fF in parallel.
このように各容量部CM0〜CM10を全て同じ容量値のコンデンサで形成することがリニアリティ改善に寄与する理由は次のように考えることができる。
コンデンサの容量は面積や周辺長に依存する。そしてIC内におけるコンデンサのレイアウトの仕上がり寸法の誤差が容量誤差として表れる。このときに、レイアウト面積が大きいほど寸法誤差の影響を受けにくく、面積が小さいほど影響を受けやすくなる。
なお基本的(理論的)にはコンデンサ容量は面積に比例する。
The reason why forming each of the capacitors CM0 to CM10 with capacitors having the same capacitance value in this way contributes to the linearity improvement can be considered as follows.
The capacity of the capacitor depends on the area and the peripheral length. Then, an error in the finished size of the layout of the capacitor in the IC appears as a capacitance error. At this time, the larger the layout area, the less susceptible to the dimensional error, and the smaller the area, the more susceptible the influence.
Basically (theoretical), the capacitance of the capacitor is proportional to the area.
面積による寸法誤差の影響の受けやすさの違いを一例を挙げて説明する。例えば図12Aのように、16fFのコンデンサの設計寸法が5μm×5μmの正方形で、64fFのコンデンサの設計寸法が10μm×10μmの正方形であるとする。
ここで、IC上での仕上がり寸法が、縦方向及び横方向に+0.1μmとなった場合を想定する。16fFのコンデンサは仕上がり寸法が5.1μm×5.1μmの正方形で、64fFのコンデンサは仕上がり寸法が10.1μm×10.1μmの正方形となる場合である。
The difference in the susceptibility to the dimensional error due to the area will be described with an example. For example, as shown in FIG. 12A, it is assumed that the design size of a 16 fF capacitor is a square of 5 μm×5 μm, and the design size of a 64 fF capacitor is a square of 10 μm×10 μm.
Here, it is assumed that the finished size on the IC is +0.1 μm in the vertical and horizontal directions. A 16 fF capacitor is a square with a finished size of 5.1 μm×5.1 μm, and a 64 fF capacitor is a square with a finished size of 10.1 μm×10.1 μm.
16fFの容量の変化量は、
(5.1μm×5.1μm)÷(5μm×5μm)=1.04
となり、4%の容量誤差が生じていることになる。
64fFの容量の変化量は、
(10.1μm×10.1μm)÷(10μm×10μm)=1.01
となり、2%の容量誤差が生じていることになる。
The amount of capacitance change of 16 fF is
(5.1 μm×5.1 μm)÷(5 μm×5 μm)=1.04
Therefore, a capacity error of 4% has occurred.
The amount of capacitance change of 64 fF is
(10.1 μm×10.1 μm)÷(10 μm×10 μm)=1.01
Therefore, a capacity error of 2% has occurred.
仕上がり寸法が+0.1μmとして、同様に計算すると実際の容量は次の通りとなる。
・16fF:4%誤差=16.64
・32fF:2.8%の誤差=32.9fF
・64fF:2%の誤差=65.28fF
・128fF:1.4%の誤差=129.79fF
・256fF:1%の誤差=258.56fF
When the finished dimension is +0.1 μm, the same calculation gives the actual capacity as follows.
・16 fF: 4% error=16.64
32fF: 2.8% error=32.9fF
64fF: 2% error=65.28fF
128 fF: 1.4% error=129.79 fF
・256fF: 1% error=258.56fF
ここで、計測用容量部424の容量値を254fFとする場合は、容量部CM0〜CM6の各容量値の総和をとることになる。
その容量部CM0〜CM6の各容量値の総和は、仮に2fFから8fFまでの誤差を16fFと同じ4%としても、2.08+4.16+8.32+16.64+32.9+65.28+129.79=259.17[fF]となる。つまり容量を「254fF」としたいときの容量値が「259.17fF」となる。
一方、実際の「256fF」のコンデンサは上記の誤差で258.56fFなので、「254fF」≧「256fF」となって逆転現象が起きてしまう。
即ち仕上がり寸法の誤差が与える容量誤差が容量毎にばらつくことで、このような逆転現象が例えば256段階という可変容量の各段階において多く発生し、リニアリティが悪化する。
Here, when the capacitance value of the measuring capacitance unit 424 is set to 254 fF, the sum of the capacitance values of the capacitance units CM0 to CM6 is calculated.
The total sum of the capacitance values of the capacitance units CM0 to CM6 is 2.08+4.16+8.32+16.64+32.9+65.28+129.79=259.17, even if the error from 2fF to 8fF is 4%, which is the same as 16fF. fF]. That is, the capacitance value when the capacitance is desired to be "254fF" is "259.17fF".
On the other hand, the actual capacitor of "256fF" is 258.56fF due to the above error, so that "254fF"≧"256fF" and the reverse phenomenon occurs.
That is, since the capacity error given by the error of the finished size varies from capacity to capacity, such a reversal phenomenon frequently occurs at each stage of the variable capacitance, for example, 256 stages, and the linearity deteriorates.
これに対して本実施の形態の場合は「16fF」のコンデンサしか使用しないので、仕上がり寸法の誤差が各コンデンサに与える容量誤差がほぼ均一となる。すると各容量部CMに生ずる容量誤差が、その容量の大小に関わらずほとんど同じ誤差となる。
つまり、図12Bのように、仕上がり寸法が+0.1μmであると仮定して上記と同様に計算すると、実際の容量は次の通りとなる。つまり全てのコンデンサが5.1μm×5.1μmの正方形となる場合である。
・16fFの容量部CM3:4%誤差=16.64fF
・32fFの容量部CM4:16.64fF×2=33.28fF
・64fFの容量部CM5:16.64fF×4=66.56fF
・128fFの容量部CM6:16.64fF×8=133.12fF
・256fFの容量部CM7:16.64fF×16=266.24fF
・512fFの容量部CM8:16.64fF×32=532.48fF
・1024fFの容量部CM9:16.64fF×64=1064.96fF
・2048fFの容量部CM10:16.64fF×128=2129.92fF
この場合、容量誤差がすべて4%のため、上記の「254fF」≧「256fF」といったような逆転現象が起きない。従ってリニアリティが大幅に改善されることになる。
On the other hand, in the case of the present embodiment, since only the capacitor of "16fF" is used, the capacitance error given to each capacitor due to the error of the finished size becomes substantially uniform. Then, the capacitance error generated in each capacitance portion CM becomes almost the same error regardless of the size of the capacitance.
That is, as shown in FIG. 12B, when the finished size is assumed to be +0.1 μm and the same calculation is performed, the actual capacity is as follows. In other words, this is the case where all capacitors have a square of 5.1 μm×5.1 μm.
・Capacitance part CM3 of 16 fF: 4% error=16.64 fF
32 fF capacitance unit CM4: 16.64 fF×2=33.28 fF
-64 fF capacitance section CM5: 16.64 fF x 4 = 66.56 fF
・128 fF capacity section CM6: 16.64 fF×8=133.12 fF
-256 fF capacitance section CM7: 16.64 fF x 16 = 266.24 fF
-512 fF capacity section CM8: 16.64 fF x 32 = 532.48 fF
-Capacitance part CM9 of 1024fF: 16.64fF x 64 = 1064.96fF
2048 fF capacitance section CM10: 16.64 fF×128=2129.92 fF
In this case, since the capacitance errors are all 4%, the above-mentioned reversal phenomenon such as “254fF”≧“256fF” does not occur. Therefore, the linearity is greatly improved.
そして図13Aのように、第1領域AR1,第2領域AR2,第3領域AR3の配置構造を採る。
図示のように第1領域AR1において、容量部CM0〜CM10を構成する全て16fFのコンデンサが配置される。なお、第1領域AR1において1つマスが1つの16fFのコンデンサを示している。各マスには「0」〜「10」を付しているが、「0」はCM0を構成するコンデンサ、「1」はCM1を構成するコンデンサ、・・・「10」はCM10を構成するコンデンサという意味である。
Then, as shown in FIG. 13A, the arrangement structure of the first area AR1, the second area AR2, and the third area AR3 is adopted.
As shown in the figure, in the first area AR1, all 16 fF capacitors forming the capacitors CM0 to CM10 are arranged. It should be noted that in the first area AR1, one mass represents one 16 fF capacitor. Each cell is labeled "0" to "10", where "0" is a capacitor that constitutes CM0, "1" is a capacitor that constitutes CM1,..., "10" is a capacitor that constitutes CM10. It means that.
第2領域AR2には、容量値の小さい側に分けられる容量部(例えば容量部CM0〜CM5)に対応するスイッチ(例えばスイッチSW0〜SW5)となるトランジスタが配置される。
第3領域AR3には、容量値の大きい側に分けられる容量部(例えば容量部CM6〜CM10)に対応するスイッチ(例えばスイッチSW6〜SW10)となるトランジスタが配置される。
大容量側と小容量側の切り分けはこれに限らず、実際の配置設計の都合に合わせて変更されればよい。
In the second region AR2, transistors that serve as switches (for example, switches SW0 to SW5) corresponding to the capacitance units (for example, capacitance units CM0 to CM5) that are divided into smaller capacitance values are arranged.
In the third region AR3, transistors that serve as switches (for example, switches SW6 to SW10) corresponding to the capacitance units (for example, capacitance units CM6 to CM10) that are divided into the larger capacitance value are arranged.
The division between the large-capacity side and the small-capacity side is not limited to this, and may be changed according to the actual layout design.
このような第2領域AR2、第3領域AR3におけるスイッチ配置により、小容量側の容量部CMでは配線長を短くすることができ、寄生容量Csの影響による容量誤差を小さくすることができる。これにより、第1例と同様に、設計上の本来の容量に対する誤差の割合が均一化される方向に調整でき、これによって上述の逆転現象が生じにくくなり、リニアリティが改善される。 By arranging the switches in the second area AR2 and the third area AR3 as described above, the wiring length can be shortened in the small-capacity side capacitance section CM, and the capacitance error due to the influence of the parasitic capacitance Cs can be reduced. As a result, similarly to the first example, the ratio of the error with respect to the original designed capacity can be adjusted in a uniform direction, whereby the above-mentioned inversion phenomenon is less likely to occur, and the linearity is improved.
さらに第1領域AR1においては、各容量部CMを構成するコンデンサが第1領域AR1の中心点CTに対して点対称に配置されている。 Further, in the first area AR1, the capacitors forming the respective capacitance units CM are arranged point-symmetrically with respect to the center point CT of the first area AR1.
容量部CM0は『0』を付した8個のコンデンサが中心点CTに点対称となる関係で配置されている。容量部CM1は『1』を付した4個のコンデンサが中心点CTに点対称となる関係で配置されている。容量部CM1は『2』を付した2個のコンデンサが中心点CTに点対称となる関係で配置されている。 In the capacitance section CM0, eight capacitors with “0” are arranged in a point-symmetrical relationship with the central point CT. In the capacitance section CM1, four capacitors with "1" are arranged in a point-symmetrical relationship with the central point CT. In the capacitance section CM1, two capacitors with "2" are arranged in a point-symmetrical relationship with the central point CT.
容量部CM3については『3』を付した4個のコンデンサが中心点CTに点対称となる関係で配置されている。但し、容量部CM3は1つのコンデンサでよい。4つのコンデンサを配置しているのは、CM0〜CM10のすべてを点対称配置するための調整の意味であり、実際には『3』を付した4個のコンデンサのいずれか1つが用いられ、他はダミーとされる。同様に配置調整の意味で『dum』を付した8個のダミーコンデンサも構成されている。 As for the capacitance portion CM3, four capacitors denoted by "3" are arranged in a point-symmetrical relationship with the central point CT. However, the capacitor CM3 may be a single capacitor. Arranging four capacitors means adjustment for arranging all of CM0 to CM10 in point symmetry, and in practice, any one of the four capacitors with "3" is used, The others are dummy. Similarly, eight dummy capacitors with "dum" added for the purpose of arrangement adjustment are also configured.
容量部CM4は『4』を付した2個のコンデンサが中心点CTに点対称となる関係で配置されている。容量部CM5は『5』を付した4個のコンデンサが中心点CTに点対称となる関係で配置されている。容量部CM6〜CM10のそれぞれについても、『6』を付した8個のコンデンサ、『7』を付した16個のコンデンサ、『8』を付した32個のコンデンサ、『9』を付した64個のコンデンサ、『10』を付した128個のコンデンサが、中心点CTに点対称となる関係で配置されている。 In the capacitance section CM4, two capacitors with "4" are arranged in a point-symmetrical relationship with the central point CT. In the capacitance part CM5, four capacitors with "5" are arranged in a point-symmetrical relationship with the central point CT. For each of the capacitance units CM6 to CM10, eight capacitors with "6", 16 capacitors with "7", 32 capacitors with "8", and 64 with "9" are added. The capacitors, 128 capacitors with "10", are arranged in a point-symmetrical relationship with the central point CT.
大きな容量値の容量部CMについては、特定の容量値のコンデンサ(この例では16fF)を多数配置することになるため、小容量側の容量部CMを構成するコンデンサが第1領域AR1の中央側に集まるように配置される。 Since a large number of capacitors having a specific capacitance value (16 fF in this example) are arranged for the capacitance part CM having a large capacitance value, the capacitors configuring the capacitance part CM on the small capacitance side are located in the center side of the first area AR1. Arranged to gather in.
そして図示のように点対称配置とすることで、特性に傾斜が発生したときにも配置の影響を受けないようにすることができる。
ここでいう「傾斜」とはレイアウトに依存した特性の変化のことであり、基本的にはx方向又はy方向に対して一時的な変化を想定している。特性の傾斜が発生する要因はフォトリソグラフィ工程の処理、基板濃度、膜厚などが挙げられ、総合的なプロセスばらつきにより発生するといえる。
The point-symmetrical arrangement as shown in the figure makes it possible to prevent the influence of the arrangement even when the characteristic is inclined.
The “inclination” referred to here is a change in characteristics depending on the layout, and basically, a temporary change is assumed in the x direction or the y direction. The factors that cause the inclination of the characteristics include the process of the photolithography process, the substrate concentration, the film thickness, and the like, and it can be said that they are caused by the total process variation.
例えばx方向に傾斜があった場合を考える。図13Bには、第1領域AR1の中央部(太線CAR)を拡大して示している。図示のように、容量値にx方向に傾斜があり、x方向の4つのコンデンサの容量値が、15.8fF、15.9fF、16fF、16.1fFであったとする。
この場合、『5』を付した容量部CM5の容量値は、15.8+15.9+16+16.1=63.8fFとなる。
つまり第1領域AR1において中心点CTに点対称となる関係でコンデンサを配置することで、傾斜による誤差の相殺ができ、特性傾斜の影響を低減できるため、各容量部CMに生ずる誤差を小さくすることができる。もってリニアリティの改善に寄与できる。
For example, consider the case where there is an inclination in the x direction. In FIG. 13B, the central portion (thick line CAR) of the first area AR1 is enlarged and shown. As shown in the figure, it is assumed that the capacitance values are inclined in the x direction and the capacitance values of the four capacitors in the x direction are 15.8fF, 15.9fF, 16fF, 16.1fF.
In this case, the capacitance value of the capacitance unit CM5 to which “5” is added is 15.8+15.9+16+16.1=63.8fF.
That is, by arranging the capacitors so as to be point-symmetric with respect to the central point CT in the first area AR1, the error due to the inclination can be canceled and the influence of the characteristic inclination can be reduced, so that the error generated in each capacitance portion CM can be reduced. be able to. Therefore, it can contribute to the improvement of linearity.
[3−5:第5例]
図14により計測用容量部424の第5例の構成を説明する。これは、図11と同様に容量部CM0〜CM10の全てを特定の容量(例えば16fF)のコンデンサのみで構成する例であるが、スイッチSW4〜SW10の構成が異なる。上述の第4例で説明したように、各容量部CM0〜CM10を全て同じ容量値のコンデンサで形成することでリニアリティが改善できるが、図14はさらに容量精度を向上させることができる例である。
[3-5: Fifth example]
The configuration of a fifth example of the measuring capacitance section 424 will be described with reference to FIG. This is an example in which all the capacitance units CM0 to CM10 are configured only by capacitors having a specific capacitance (for example, 16 fF) as in FIG. 11, but the configurations of the switches SW4 to SW10 are different. As described in the fourth example, the linearity can be improved by forming each of the capacitors CM0 to CM10 with capacitors having the same capacitance value, but FIG. 14 is an example in which the capacitance accuracy can be further improved. ..
図14の計測用容量部424において、容量部CM0〜CM3及びスイッチSW0〜SW3の構成は図11と同じである。即ち、容量部CM0〜CM3は全て16fFのコンデンサを用い、またその容量部CM0〜CM3(コンデンサ1つもしくは複数の直列接続)に対して1つのスイッチ素子によるスイッチSW0〜SW3を設けている。
この図14の構成では、複数のコンデンサの並列接続により構成される容量部CM4〜CM10に対応するスイッチSW4〜SW10については、スイッチ素子が、それぞれ容量素子に1:1で対応するように設けられている。
In the measuring capacitance section 424 of FIG. 14, the configurations of the capacitance sections CM0 to CM3 and the switches SW0 to SW3 are the same as in FIG. That is, all the capacitors CM0 to CM3 use capacitors of 16 fF, and the switches SW0 to SW3 by one switch element are provided for the capacitors CM0 to CM3 (one capacitor or a plurality of capacitors connected in series).
In the configuration of FIG. 14, for the switches SW4 to SW10 corresponding to the capacitance units CM4 to CM10 configured by connecting a plurality of capacitors in parallel, the switch elements are provided so as to correspond to the capacitance elements at a ratio of 1:1. ing.
例えば容量部CM4は2つの16fFのコンデンサの並列接続により32fFが得られるようにしているが、スイッチSW4としては、この2つのコンデンサのそれぞれに対応する2つのスイッチ素子を設けるようにしている。
スイッチSW5,SW6,SW7,SW8,SW9,SW10も同様である。
例えば容量部CM7は16個の16fFのコンデンサの並列接続により256fFが得られるようにしているが、これに対応するスイッチSW7としては、この16個のコンデンサに対応する16個のスイッチ素子を設けるようにしている。
図示の都合上、容量部CM8〜CM10、スイッチSW8〜SW10はブロック化しているが、スイッチSW8〜SW10も、それぞれ対応する容量部CM8〜CM10のコンデンサ毎に、スイッチ素子が設けられている。
このように計測用容量部424内の容量部CMとして並列接続されるコンデンサについては、1つ1つの16fFのコンデンサに対応してスイッチ素子が設けられている。
For example, the capacitance unit CM4 is configured to obtain 32 fF by connecting two 16 fF capacitors in parallel, but the switch SW4 is provided with two switch elements corresponding to each of the two capacitors.
The same applies to the switches SW5, SW6, SW7, SW8, SW9, and SW10.
For example, in the capacitance unit CM7, 256 fF is obtained by connecting 16 capacitors of 16 fF in parallel. As the switch SW7 corresponding to this, 16 switch elements corresponding to these 16 capacitors are provided. I have to.
For convenience of illustration, the capacitance units CM8 to CM10 and the switches SW8 to SW10 are formed into blocks, but the switches SW8 to SW10 are also provided with switch elements for respective capacitors of the corresponding capacitance units CM8 to CM10.
As for the capacitors connected in parallel as the capacitance units CM in the measurement capacitance unit 424 in this manner, switch elements are provided corresponding to each 16 fF capacitor.
1つの容量部CMに対応するスイッチSW内の複数のスイッチ素子は、同時にオン/オフ制御される。
例えばスイッチSW4の2つのスイッチ素子は、容量部CM4を選択するときに同時にオンとされ、また容量部CM4を全体の容量から外すときに同時にオフとされる。
A plurality of switch elements in the switch SW corresponding to one capacitance unit CM are simultaneously on/off controlled.
For example, the two switch elements of the switch SW4 are turned on at the same time when the capacitance portion CM4 is selected, and are turned off at the same time when the capacitance portion CM4 is removed from the entire capacitance.
このようにスイッチ素子も並列にすることでリニアリティの改善を促進できる。
上述のように容量部CMのコンデンサとスイッチSWのスイッチ素子との配線間では寄生容量Csが生じるが、容量部CM4〜CM10において、並列の各コンデンサにそれぞれスイッチ素子を接続することで、寄生容量の均一化を図ることができ、これによって寄生容量に起因する容量誤差を低減し、精度の高い容量値を形成することができる。従ってリニアリティの改善に寄与できる。
By thus arranging the switch elements in parallel, the improvement of linearity can be promoted.
As described above, the parasitic capacitance Cs is generated between the wiring between the capacitor of the capacitance unit CM and the switch element of the switch SW. However, in the capacitance units CM4 to CM10, the parasitic capacitance Cs is connected to each of the parallel capacitors. Can be made uniform, which can reduce the capacitance error caused by the parasitic capacitance and form a highly accurate capacitance value. Therefore, it can contribute to the improvement of linearity.
[3−6:第6例]
計測用容量部424の第6例の構成を図15で説明する。
上記第5例のように、並列接続されたコンデンサの1つ1つに対応してスイッチ素子を設けることは寄生容量Csの均一化に好ましいが、コンデンサ数とともにスイッチ素子数が大幅に増加する。すると配置面積の拡大やレイアウトの困難性といったことが製造上の望ましくないとされる場合も起こりえる。
そこで、寄生容量Csの均一化と配置面積等を共に勘案するものとして図15の構成が考えられる。
[3-6: Sixth example]
The configuration of the sixth example of the measuring capacitance section 424 will be described with reference to FIG.
Providing a switch element corresponding to each of the capacitors connected in parallel as in the fifth example is preferable for equalizing the parasitic capacitance Cs, but the number of switch elements significantly increases with the number of capacitors. Then, there may be cases where it is considered undesirable in manufacturing that the layout area is enlarged or the layout is difficult.
Therefore, the configuration shown in FIG. 15 can be considered in consideration of the uniformization of the parasitic capacitance Cs and the arrangement area.
図15では計測用容量部424において容量部CM4〜CM10及びスイッチSW4〜SW10の部分を抽出して示している。図示外の部分は図14と同様である。
この図15は、例えば128fFまでの容量を単位としてスイッチ素子を1つ設けるようにしている。
In FIG. 15, the capacitance portions CM4 to CM10 and the switches SW4 to SW10 are extracted and shown in the measurement capacitance portion 424. The parts not shown are the same as those in FIG.
In FIG. 15, for example, one switch element is provided in units of capacitance up to 128 fF.
即ち、容量値が128fF以下である容量部CM4、CM6、CM7については、それぞれの容量部CM4、CM5、CM6に対応して1つのスイッチ素子によるスイッチSW4、SW5、SW6を設ける。
容量部CM7は、16fFのコンデンサ16個により容量値が256fFなので、コンデンサ8個(128fF)毎に1つのスイッチ素子を設ける。つまり2つのスイッチ素子でスイッチSW7を形成する。
容量部CM8は、16fFのコンデンサ32個により容量値が512fFとなる。図の一点鎖線の4つの枠はそれぞれ8個のコンデンサの並列接続を示している。この8個のコンデンサ(128fF)毎に1つのスイッチ素子を設ける。つまり4つのスイッチ素子でスイッチSW8を形成する。
容量部CM9とスイッチSW9は図示の都合上ブロック化して示しているが、容量部CM9は16fFのコンデンサ64個により容量値が1024fFとなる。この場合も8個のコンデンサの並列接続(128fF)毎に1つのスイッチ素子を設け、8つのスイッチ素子でスイッチSW9を形成する。
容量部CM10とスイッチSW10もブロック化して示しているが、容量部CM10は16fFのコンデンサ128個により容量値が2048fFとなる。この場合も8個のコンデンサの並列接続(128fF)毎に1つのスイッチ素子を設け、16個のスイッチ素子でスイッチSW10を形成する。
That is, for the capacitance units CM4, CM6, and CM7 having a capacitance value of 128 fF or less, the switches SW4, SW5, and SW6 formed by one switch element are provided corresponding to the capacitance units CM4, CM5, and CM6.
Since the capacitance portion CM7 has a capacitance value of 256 fF due to 16 16 fF capacitors, one switch element is provided for every 8 capacitors (128 fF). That is, the switch SW7 is formed by two switch elements.
The capacitance portion CM8 has a capacitance value of 512 fF due to 32 16 fF capacitors. The four frames of the dashed line in the figure show the parallel connection of eight capacitors, respectively. One switch element is provided for each of the eight capacitors (128 fF). That is, the switch SW8 is formed by four switch elements.
Although the capacitance unit CM9 and the switch SW9 are shown as a block for convenience of illustration, the capacitance unit CM9 has a capacitance value of 1024 fF by 64 capacitors of 16 fF. Also in this case, one switch element is provided for each parallel connection (128 fF) of eight capacitors, and the switch SW9 is formed by eight switch elements.
Although the capacitance unit CM10 and the switch SW10 are also shown as blocks, the capacitance unit CM10 has a capacitance value of 2048 fF due to 128 capacitors of 16 fF. Also in this case, one switch element is provided for each parallel connection (128 fF) of eight capacitors, and the switch SW10 is formed by 16 switch elements.
このような構成とすることで、図14の構成に比べてスイッチ素子数を削減する。並列接続された各コンデンサに対する寄生容量Csの均一化の効果は若干小さくなるが、レイアウト上の困難性は低減される。換言すれば、寄生容量Csの均一化の効果を得つつ、設計や製造上の事情に適した構成となる。
なお128fFを単位としてスイッチを設けるようにしたが、もちろん128fFを単位とすることに限られない。
With such a configuration, the number of switch elements is reduced compared to the configuration of FIG. The effect of equalizing the parasitic capacitance Cs for each of the capacitors connected in parallel is slightly reduced, but the difficulty in layout is reduced. In other words, the configuration is suitable for the design and manufacturing circumstances while obtaining the effect of making the parasitic capacitance Cs uniform.
Although the switch is provided in units of 128 fF, it is not limited to the unit of 128 fF, of course.
<4.実施の形態の効果及び変形例>
以上の実施の形態のタッチパネル装置1又はタッチパネル駆動装置3によれば次のような効果が得られる。
実施の形態のタッチパネル駆動装置3は、タッチパネル2に対し、順次、隣接する一対の送信信号線21と隣接する一対の受信信号線22を選択する走査を行う。そしてタッチパネル2の一対の受信信号線22からの、ユーザの操作に伴う容量変化によって波形が変化する各受信信号R+、R−を受信して、タッチパネル操作監視のための検出値(RAW値)を生成する受信回路42を備えている。この受信回路42には、一方の受信信号線にそれぞれ並列に接続可能な、容量値の異なる第1容量部から第X容量部までの複数の容量部CMと、各容量部CMのそれぞれに対応する第1スイッチから第Xスイッチまでの複数のスイッチSWを有する計測用容量部424が設けられ、受信回路42は、各スイッチSWにより一方の受信信号線に接続される容量部を選択することで計測用容量部424の容量値を順次切り替えながら、一方の受信信号線と他方の受信信号線からの各受信信号R−、R+のレベルを比較する動作を行ってRAW値を生成する。受信回路42を含む集積回路であるセンサIC4Dでは、第1〜第Xの各容量部CMを構成する容量素子(コンデンサ)を配置する第1領域AR1と、容量値が小さい側に分けられる容量部CMに対応するスイッチSWを配置する第2領域AR2と、容量値が大きい側に分けられる容量部CMに対応するスイッチSWを配置する第3領域AR3が設けられ、第2領域AR2は第3領域AR3よりも第1領域AR1に近い位置に形成されている。
第2領域AR2を、第3領域AR3よりも第1領域AR1に近い位置とすることで、小さい容量の容量部CMとスイッチSWの間の配線長を短くできる。これによって小さい容量の容量部CMにおいて容量誤差を小さくし、全体として各容量部CMの誤差の割合を均一化する方向に調整できる。こうすることで例えば図4の例のように8ビットの容量設定値で制御される256段階の容量や、図9,図10,図11の例のように11ビットの容量設定値で制御される2048段階の容量において、容量値の逆転ということが生じない、もしくは生じにくいということになる。
結果として、計測用容量部424のリニアリティが改善されることになり、これによりRAW値の正確性が確保される。従ってMCU5が求める操作位置座標の情報の精度も向上し、製品側MCU90に対して高精度な操作検出情報を提供できることになる。
<4. Effects and Modifications of Embodiment>
According to the touch panel device 1 or the touch panel drive device 3 of the above embodiment, the following effects can be obtained.
The touch panel drive device 3 according to the embodiment sequentially scans the touch panel 2 to select a pair of adjacent transmission signal lines 21 and a pair of adjacent reception signal lines 22. Then, from the pair of reception signal lines 22 of the touch panel 2, each reception signal R+, R- whose waveform changes due to the capacitance change accompanying the user's operation is received, and a detection value (RAW value) for touch panel operation monitoring is received. The receiving circuit 42 for generating is provided. The receiving circuit 42 corresponds to a plurality of capacitance units CM from the first capacitance unit to the Xth capacitance unit, which have different capacitance values and can be connected in parallel to one reception signal line, and each capacitance unit CM. The measuring capacitance section 424 having a plurality of switches SW from the first switch to the Xth switch is provided, and the receiving circuit 42 selects the capacitance section connected to one reception signal line by each switch SW. While sequentially switching the capacitance value of the measuring capacitance unit 424, an operation of comparing the levels of the respective reception signals R− and R+ from the one reception signal line and the other reception signal line is performed to generate the RAW value. In the sensor IC 4D, which is an integrated circuit including the receiving circuit 42, the first area AR1 in which the capacitive elements (capacitors) configuring the first to Xth capacitive sections CM are arranged, and the capacitive section that is divided into the smaller capacitance value side. A second area AR2 in which the switch SW corresponding to the CM is arranged and a third area AR3 in which the switch SW corresponding to the capacitance section CM that is divided into the larger capacitance values are arranged are provided, and the second area AR2 is the third area. It is formed at a position closer to the first area AR1 than AR3.
By making the second area AR2 closer to the first area AR1 than the third area AR3, it is possible to shorten the wiring length between the capacitance unit CM having a small capacity and the switch SW. As a result, it is possible to reduce the capacitance error in the capacitance unit CM having a small capacitance and to make the ratio of the error of each capacitance unit CM uniform as a whole. By doing so, for example, the 256-step capacity controlled by the 8-bit capacity setting value as in the example of FIG. 4 and the 11-bit capacity setting value as in the examples of FIG. 9, FIG. 10, and FIG. That is, in the 2048-step capacity, the reversal of the capacity value does not occur or is unlikely to occur.
As a result, the linearity of the measuring capacitance unit 424 is improved, which ensures the accuracy of the RAW value. Therefore, the accuracy of the information on the operation position coordinates obtained by the MCU 5 is also improved, and highly accurate operation detection information can be provided to the product side MCU 90.
実施の形態では、図7Cのように、第1領域AR1内では、第1容量部から第X容量部までの容量部CMのうちの、容量値が小さい容量部CMを形成する容量素子が、容量値が大きい容量部CMを形成する容量素子よりも、第2領域AR2に近い位置に配置されている例を述べた。
これにより小さい容量の容量部CMでは、容量素子とスイッチSWの間の配線長を短くすることができ、小さい容量の容量部CMの容量誤差を小さくできる。これも全体として各容量部CMの容量誤差の均一化、リニアリティの改善に寄与できる。
In the embodiment, as shown in FIG. 7C, in the first region AR1, among the capacitance units CM from the first capacitance unit to the Xth capacitance unit, the capacitance element forming the capacitance unit CM having a small capacitance value is The example has been described in which the capacitive element CM having a large capacitance value is arranged closer to the second region AR2 than the capacitive element forming the capacitive portion CM.
In the capacitance unit CM having a smaller capacitance, the wiring length between the capacitance element and the switch SW can be shortened, and the capacitance error of the capacitance unit CM having a smaller capacitance can be reduced. This can also contribute to making the capacitance error of each capacitance portion CM uniform and improving linearity as a whole.
また図10の第3例の場合、第1容量部から第X容量部までの各容量部CMのうちで、所定値以上の容量値の容量部CMは、複数の容量素子の並列接続により形成されているようにした。
所定値以上の容量部については、容量素子の並列接続で必要な容量を形成することで、全体での面積比を小さくできる。これによりコンデンサ面積の差による寄生容量による誤差の影響度合いの差を小さくし、全体として容量部CMの容量誤差を小さくできる。これも計測用容量部424のリニアリティ改善に有効となる。
Further, in the case of the third example of FIG. 10, among the capacitance units CM from the first capacitance unit to the Xth capacitance unit, the capacitance unit CM having a capacitance value of a predetermined value or more is formed by connecting a plurality of capacitance elements in parallel. I was done.
With respect to the capacitance portion having a predetermined value or more, by forming the required capacitance by connecting the capacitance elements in parallel, the overall area ratio can be reduced. Thereby, the difference in the degree of influence of the error due to the parasitic capacitance due to the difference in the capacitor area can be reduced, and the capacitance error of the capacitance portion CM can be reduced as a whole. This is also effective in improving the linearity of the measuring capacitance unit 424.
図11,図12,図13で説明した第4例では、各容量部CMを形成する複数の容量素子は、全て特定の容量値(例えば16fF)の容量素子により形成されており、第1領域AR1では、それぞれの容量部CMを構成する容量素子(1つの容量部CMにおける複数のコンデンサ)は点対称に配置されている構成を説明した。
各容量部CMの全てのコンデンサを例えば16fFのコンデンサとし、面積を均一にすることで、面積に起因する容量誤差の割合の差を均一化できる。また点対称の配置により、センサIC4においてx方向又はy方向に特性が傾斜することが生じていても、配置位置によって容量誤差の差が大きくなってしまうことを防止できる。従って各容量部CMの容量誤差を小さくでき、計測用容量部424のリニアリティ改善に有効となる。
In the fourth example described with reference to FIGS. 11, 12, and 13, the plurality of capacitive elements forming each capacitive section CM are all formed of capacitive elements having a specific capacitance value (for example, 16 fF), and the first region In AR1, the configuration has been described in which the capacitive elements (the plurality of capacitors in one capacitive section CM) configuring each capacitive section CM are arranged in point symmetry.
By making all the capacitors of each capacitance unit CM, for example, 16 fF capacitors and making the areas uniform, it is possible to make the difference in the ratio of the capacitance error due to the areas uniform. Further, due to the point-symmetric arrangement, even if the characteristics of the sensor IC 4 are inclined in the x direction or the y direction, it is possible to prevent the difference in capacitance error from increasing depending on the arrangement position. Therefore, the capacitance error of each capacitance unit CM can be reduced, which is effective in improving the linearity of the measurement capacitance unit 424.
なお第4例では容量部CMの全てを特定の容量値のコンデンサで構成した場合に図13のように点対称に配置するとしたが、コンデンサ配置はこれに限らない。
例えば第1領域AR1において全てを16fFのコンデンサで構成するが、小さい容量値の容量部CMほど第2領域AR2に近い位置に配置するようにすることもできる。つまり図7Cの構成を採用することもできる。
これにより小容量側での寄生容量Csを減らし、各容量部CMにおける寄生容量Csによる容量誤差の割合の差を低減できる。
Note that, in the fourth example, when all the capacitance units CM are configured with capacitors having a specific capacitance value, they are arranged point-symmetrically as shown in FIG. 13, but the capacitor arrangement is not limited to this.
For example, all of the first area AR1 is composed of 16 fF capacitors, but the smaller the capacitance value CM of the capacitor portion CM, the closer it can be to the second area AR2. That is, the configuration of FIG. 7C can also be adopted.
Thereby, the parasitic capacitance Cs on the small capacitance side can be reduced, and the difference in the ratio of the capacitance error due to the parasitic capacitance Cs in each capacitance portion CM can be reduced.
図14、図15で説明した第5例、第6例の場合、容量部CMにおいて並列接続されるコンデンサの1つ1つに対して(もしくは128fFなどの所定容量単位で)、スイッチ素子を設けるようにすることで、コンデンサとスイッチ素子間の配線に生ずる寄生容量Csの均一化を促進でき、これによってリニアリティの改善に寄与できる。 In the case of the fifth example and the sixth example described with reference to FIGS. 14 and 15, a switch element is provided for each of the capacitors connected in parallel in the capacitance section CM (or in a predetermined capacitance unit such as 128 fF). By doing so, it is possible to promote uniformization of the parasitic capacitance Cs generated in the wiring between the capacitor and the switch element, which can contribute to the improvement of linearity.
実施の形態の計測用容量部424は、第1容量部から第X容量部までの各容量値は、2のべき乗の関係の容量値とされている。
具体的に図4の第1例の構成の場合、容量部CM0〜CM7の各容量値は、21,22,23・・・28の比の関係を持つ2の1乗から2のX乗までの容量値とされている。
また図9の第2例、図10の第3例、図11の第4例、図14の第5例、図15の第6例の構成の場合、容量部CM0〜CM10の各容量値は、21,22,23・・・211の比の関係を持つ2の1乗から2のX乗までの容量値とされている。
これにより計測用容量部424は容量部の選択によって合成容量値は2X段階に可変できる。そして図7A、図7C、図13Aのような配置により、2X段階のうちで小さい容量値の方が大きい容量値よりも実際の容量が大きくなってしまうといった逆転現象が起きないようになる。
さらにこの場合、Xビットの容量設定値で容量可変制御をすることが好適となる。例えば8ビット(又は11ビット)の容量設定値で、各ビットを容量部CM0〜CM7(又はCM10)のスイッチSW0〜SW7(又はSW10)のオン/オフ制御に割り当てる。
これにより容量設定値自体が第1容量部から第X容量部の選択により実現される複数段階の合成容量値を示す値となり、上述のように、容量設定値を用いてRAW値を得ることができる。これは演算処理上、非常に効率的な処理となる。
In the measuring capacitance section 424 of the embodiment, each capacitance value from the first capacitance section to the Xth capacitance section is a power value of a power of 2.
Specifically, in the case of the configuration of the first example of FIG. 4, each capacitance value of the capacitance units CM0 to CM7 is from the 1st power of 2 to 2 having a ratio relationship of 2 1 , 2 2 , 2 3 ... 2 8. The capacitance value is up to the Xth power of.
In the case of the configuration of the second example of FIG. 9, the third example of FIG. 10, the fourth example of FIG. 11, the fifth example of FIG. 14, and the sixth example of FIG. 15, the capacitance values of the capacitance units CM0 to CM10 are The capacitance values are from the 1st power of 2 to the 2nd power of X having a ratio relationship of 2 1 , 2 2 , 2 3 ... 2 11 .
As a result, the measuring capacitance unit 424 can change the combined capacitance value in 2 X steps by selecting the capacitance unit. The arrangements shown in FIGS. 7A, 7C, and 13A prevent the inversion phenomenon in which the actual capacity becomes larger than the larger capacity value in the smaller capacity value in the 2 X stage.
Further, in this case, it is preferable to perform the variable capacity control with the capacity setting value of X bits. For example, with a capacitance setting value of 8 bits (or 11 bits), each bit is assigned to ON/OFF control of the switches SW0 to SW7 (or SW10) of the capacitance units CM0 to CM7 (or CM10).
As a result, the capacity setting value itself becomes a value indicating a combined capacity value of a plurality of stages realized by selecting the first capacity unit to the Xth capacity unit, and as described above, the RAW value can be obtained using the capacity setting value. it can. This is a very efficient process in terms of arithmetic processing.
図11で説明した第4例(又は図14の第5例、図15の第6例)では、16fFのコンデンサを用いて、2fF〜2048fFの11個の容量部CM0〜CM10を形成することで、必要なコンデンサ数を比較的少なくできる。
例えば全て2fFのコンデンサとすると、2048fFのためには1024個のコンデンサを並列接続することになり、全て16fFの場合の128個に比べて著しく多くなる。もちろん32fF、64fF等のコンデンサを使用すれば、必要なコンデンサ数はより少なくできるが、一方で、容量が大きくなる程コンデンサの面積は広くなる。これらを勘案して、容量部CMのうちで中央付近の容量値のコンデンサを使用することで、IC設計に有利となる。
In the fourth example (or the fifth example of FIG. 14 or the sixth example of FIG. 15) described with reference to FIG. 11, the capacitor of 16 fF is used to form the eleven capacitive units CM0 to CM10 of 2 fF to 2048 fF. , The required number of capacitors can be relatively small.
For example, if all the capacitors are 2fF, then 1024 capacitors are connected in parallel for 2048fF, which is significantly larger than the 128 capacitors for all 16fF. Of course, if 32 fF, 64 fF, etc. capacitors are used, the required number of capacitors can be reduced, but on the other hand, the larger the capacitance, the larger the area of the capacitors. Taking these into consideration, it is advantageous for IC design to use a capacitor having a capacitance value near the center of the capacitance portion CM.
なお第4例のように1つの容量値のコンデンサのみを用いる場合、基準容量部422側も計測用容量部424のコンデンサと同じ容量値のコンデンサを用いることも考えられる。
例えば基準容量部422側は、1つの256fFのコンデンサで構成すればよいが、比較基準としての精度向上を考えれば、基準容量部422も、16fFの16個のコンデンサの並列接続で256fFの容量を構成することも考えられる。
When only a capacitor having one capacitance value is used as in the fourth example, it is possible to use a capacitor having the same capacitance value as that of the measurement capacitance unit 424 on the reference capacitance unit 422 side.
For example, the reference capacitance unit 422 side may be configured by one capacitor of 256 fF, but considering the improvement of accuracy as a comparison reference, the reference capacitance unit 422 also has a capacitance of 256 fF by connecting 16 capacitors of 16 fF in parallel. It is also possible to configure.
また実施の形態のタッチパネル装置1では、タッチ操作を行うものとして説明したが、いわゆるホバーセンシング(非接触近接操作)に対応するタッチパネル装置としても実現できる。 Further, although the touch panel device 1 of the embodiment has been described as performing a touch operation, it can also be realized as a touch panel device that supports so-called hover sensing (non-contact proximity operation).
また実施の形態の構成や動作は一例である。本発明は他に様々な構成例、動作例が考えられる。
受信回路42や計測用容量部424は上掲した構成に限らない。特に第2領域AR2、第3領域AR3の配置のための小容量側/大容量側の切り分けは、使用するコンデンサ容量、数、素子サイズ、スイッチ素子の種別、構造等に応じて決められれば良い。
また容量部CM0〜CM7で256段階に容量可変できる構成と、容量部CM0〜CM10で2048段階に容量可変できる構成を示したが、より多数の容量部CMを設け、より多段階に容量可変できるようにすることも考えられる。もちろん可変容量段階数を少なくする例も考えられる。
Further, the configurations and operations of the embodiments are examples. The present invention is conceivable with various other configuration examples and operation examples.
The receiving circuit 42 and the measuring capacitance section 424 are not limited to the configurations described above. Particularly, the division of the small capacity side/the large capacity side for the arrangement of the second area AR2 and the third area AR3 may be determined according to the capacity of the capacitor to be used, the number, the element size, the type of the switch element, the structure, and the like. ..
Further, the configuration in which the capacitance can be varied in 256 steps in the capacitance units CM0 to CM7 and the configuration in which the capacitance can be varied in 2048 steps in the capacitance units CM0 to CM10 are shown, but the capacitance can be varied in more stages by providing a larger number of capacitance units CM. It is also possible to do so. Of course, an example in which the number of variable capacitance steps is reduced can be considered.
1…タッチパネル装置、2…タッチパネル、3…タッチパネル駆動装置、4…センサIC、5…MCU、21,21−1〜21−m…送信信号線、22,22−1〜22−n…受信信号線、41…送信回路、42…受信回路、43…マルチプレクサ、44…インターフェース・レジスタ回路、45…電源回路、411,412…ドライバ、421…コンパレータ、422…基準容量部、423,425…スイッチ、424…計測用容量部、426…演算制御部、AR1…第1領域、AR2…第2領域、AR3…第3領域 DESCRIPTION OF SYMBOLS 1... Touch panel device, 2... Touch panel, 3... Touch panel drive device, 4... Sensor IC, 5... MCU, 21, 21-1 to 21-m... Transmission signal line, 22, 22-1 to 22-n... Reception signal Lines, 41... Transmitting circuit, 42... Receiving circuit, 43... Multiplexer, 44... Interface register circuit, 45... Power supply circuit, 411, 412... Driver, 421... Comparator, 422... Reference capacitance section, 423, 425... Switch, 424... Capacitance unit for measurement, 426... Arithmetic control unit, AR1... First area, AR2... Second area, AR3... Third area

Claims (5)

  1. タッチパネルに対し、順次、隣接する一対の送信信号線と隣接する一対の受信信号線を選択する走査を行うタッチパネル駆動装置であって、
    前記タッチパネルの一対の受信信号線からの、操作に伴う容量変化によって波形が変化する各受信信号を受信して、タッチパネル操作監視のための検出値を生成する受信回路を備え、
    前記受信回路には、一方の受信信号線にそれぞれ並列に接続可能な、容量値の異なる第1容量部から第X容量部までの複数の容量部と、前記第1容量部から前記第X容量部までのそれぞれに対応する第1スイッチから第Xスイッチまでの複数のスイッチを有する計測用容量部が設けられ、
    前記受信回路は、前記第1スイッチから第Xスイッチにより前記一方の受信信号線に接続される容量部を選択することで前記計測用容量部の容量値を順次切り替えながら、前記一方の受信信号線と他方の受信信号線からの各受信信号のレベルを比較する動作を行って前記検出値を生成するものとされ、
    前記受信回路を含む集積回路では、
    前記第1容量部から第X容量部を構成する容量素子を配置する第1領域と、
    前記第1容量部から第X容量部までのうちで容量値が小さい側に分けられる容量部に対応する前記スイッチを配置する第2領域と、
    前記第1容量部から第X容量部までのうちで容量値が大きい側に分けられる容量部に対応する前記スイッチを配置する第3領域と、が設けられ、
    前記第2領域は、前記第3領域よりも前記第1領域に近い位置に形成されている
    タッチパネル駆動装置。
    A touch panel drive device for performing scanning for sequentially selecting a pair of adjacent transmission signal lines and a pair of adjacent reception signal lines for a touch panel,
    From a pair of reception signal lines of the touch panel, each reception signal whose waveform changes due to a capacitance change accompanying an operation is received, and a reception circuit for generating a detection value for touch panel operation monitoring is provided,
    In the receiving circuit, a plurality of capacitance sections having different capacitance values from a first capacitance section to an Xth capacitance section, which can be respectively connected in parallel to one reception signal line, and the first capacitance section to the Xth capacitance section. A measuring capacitor section having a plurality of switches from a first switch to an X-th switch corresponding to each section,
    The receiving circuit sequentially switches the capacitance value of the measuring capacitance unit by selecting the capacitance unit connected to the one reception signal line by the first switch to the Xth switch, and the one reception signal line And the detection value is generated by performing an operation of comparing the levels of the respective reception signals from the other reception signal line,
    In an integrated circuit including the receiving circuit,
    A first region in which a capacitive element constituting the X-th capacitive portion is arranged from the first capacitive portion;
    A second region in which the switch is arranged, which corresponds to a capacitance portion divided into a smaller capacitance value from the first capacitance portion to the Xth capacitance portion;
    A third region in which the switch is arranged, which corresponds to a capacitance part divided into a larger capacitance value from the first capacitance part to the Xth capacitance part,
    The touch panel drive device, wherein the second region is formed at a position closer to the first region than the third region.
  2. 前記第1領域内では、前記第1容量部から前記第X容量部までの容量部のうちの、容量値が小さい容量部を形成する容量素子が、容量値が大きい容量部を形成する容量素子よりも、前記第2領域に近い位置に配置されている
    請求項1に記載のタッチパネル駆動装置。
    Within the first region, among the capacitance units from the first capacitance unit to the Xth capacitance unit, the capacitance element forming the capacitance unit having a small capacitance value is the capacitance element forming the capacitance unit having a large capacitance value. The touch panel drive device according to claim 1, wherein the touch panel drive device is arranged at a position closer to the second area than the second area.
  3. 前記第1容量部から前記第X容量部までの各容量部を形成する複数の容量素子は、全て特定の容量値の容量素子により形成されており、
    前記第1領域では、それぞれの容量部を構成する容量素子は、点対称に配置されている
    請求項1に記載のタッチパネル駆動装置。
    The plurality of capacitive elements forming each of the capacitive sections from the first capacitive section to the Xth capacitive section are all formed of capacitive elements having a specific capacitive value,
    The touch panel drive device according to claim 1, wherein, in the first region, the capacitive elements forming the respective capacitive parts are arranged in point symmetry.
  4. 前記第1容量部から前記第X容量部までの各容量部のうちで、所定値以上の容量値の容量部は、複数の容量素子の並列接続により形成されている
    請求項1乃至請求項3のいずれかに記載のタッチパネル駆動装置。
    The capacitance part having a capacitance value of a predetermined value or more among the capacitance parts from the first capacitance part to the Xth capacitance part is formed by connecting a plurality of capacitance elements in parallel. 5. The touch panel drive device according to any one of 1.
  5. タッチパネルと、
    前記タッチパネルに対し、順次、隣接する一対の送信信号線と隣接する一対の受信信号線を選択する走査を行うタッチパネル駆動装置とを有し、
    前記タッチパネル駆動装置は、前記タッチパネルの一対の受信信号線からの、操作に伴う容量変化によって波形が変化する各受信信号を受信して、タッチパネル操作監視のための検出値を生成する受信回路を備え、
    前記受信回路には、一方の受信信号線にそれぞれ並列に接続可能な、容量値の異なる第1容量部から第X容量部までの複数の容量部と、前記第1容量部から前記第X容量部までのそれぞれに対応する第1スイッチから第Xスイッチまでの複数のスイッチを有する計測用容量部が設けられ、
    前記受信回路は、前記第1スイッチから第Xスイッチにより前記一方の受信信号線に接続される容量部を選択することで前記計測用容量部の容量値を順次切り替えながら、前記一方の受信信号線と他方の受信信号線からの各受信信号のレベルを比較する動作を行って前記検出値を生成するものとされ、
    前記受信回路を含む集積回路では、
    前記第1容量部から第X容量部を構成する容量素子を配置する第1領域と、
    前記第1容量部から第X容量部までのうちで容量値の小さい側に分けられる容量部に対応する前記スイッチを配置する第2領域と、
    前記第1容量部から第X容量部までのうちで容量値の大きい側に分けられる容量部に対応する前記スイッチを配置する第3領域と、が設けられ、
    前記第2領域は、前記第3領域よりも前記第1領域に近い位置に形成されている
    タッチパネル装置。
    Touch panel,
    With respect to the touch panel, a touch panel driving device that sequentially performs scanning for selecting a pair of adjacent transmission signal lines and a pair of adjacent reception signal lines,
    The touch panel drive device includes a reception circuit that receives each reception signal from a pair of reception signal lines of the touch panel, the waveform of which changes according to a capacitance change due to an operation, and generates a detection value for touch panel operation monitoring. ,
    In the receiving circuit, a plurality of capacitance sections having different capacitance values from a first capacitance section to an Xth capacitance section, which can be respectively connected in parallel to one reception signal line, and the first capacitance section to the Xth capacitance section. A measuring capacitor section having a plurality of switches from a first switch to an X-th switch corresponding to each section,
    The receiving circuit sequentially switches the capacitance value of the measuring capacitance unit by selecting the capacitance unit connected to the one reception signal line by the first switch to the Xth switch, and the one reception signal line And the detection value is generated by performing an operation of comparing the levels of the respective reception signals from the other reception signal line,
    In an integrated circuit including the receiving circuit,
    A first region in which a capacitive element constituting the X-th capacitive portion is arranged from the first capacitive portion;
    A second region in which the switch is arranged corresponding to a capacitance part divided into a smaller capacitance value side from the first capacitance part to the Xth capacitance part;
    A third region in which the switch is arranged, which corresponds to a capacitance portion that is divided into a larger capacitance value side from the first capacitance portion to the Xth capacitance portion,
    The touch panel device, wherein the second region is formed at a position closer to the first region than the third region.
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KR101398322B1 (en) * 2011-12-05 2014-05-23 엘지디스플레이 주식회사 Sensing device and method for touch screen
WO2013129742A1 (en) * 2012-02-29 2013-09-06 Lg Innotek Co., Ltd. Position sensing method of touch panel and integrated circuit
TWI474248B (en) * 2013-05-08 2015-02-21 Touchplus Information Corp Method and device for sensing control point on capacitive-type panel
TW201447663A (en) * 2013-06-13 2014-12-16 Integrated Solutions Technology Inc Touch device and sensing circuit thereof
TWI511014B (en) * 2013-09-03 2015-12-01 Nuvoton Technology Corp Sensing device
KR102207193B1 (en) * 2013-12-31 2021-01-26 엘지디스플레이 주식회사 Touch sensing system

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