JP6681151B2 - Method for manufacturing oxide semiconductor film - Google Patents
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Description
本発明は、例えば、酸化物、トランジスタおよび半導体装置、ならびにそれらの製造方法に関する。または、本発明は、例えば、酸化物、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、酸化物、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。 The present invention relates to, for example, an oxide, a transistor, a semiconductor device, and a manufacturing method thereof. Alternatively, the present invention relates to, for example, an oxide, a display device, a light emitting device, a lighting device, a power storage device, a storage device, a processor, and an electronic device. Alternatively, the present invention relates to a method for manufacturing an oxide, a display device, a liquid crystal display device, a light emitting device, a storage device, and an electronic device. Alternatively, the present invention relates to a semiconductor device, a display device, a liquid crystal display device, a light-emitting device, a storage device, and a method for driving an electronic device.
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。 Note that one embodiment of the present invention is not limited to the above technical field. The technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method. Alternatively, one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。 Note that in this specification and the like, a semiconductor device generally means a device that can function by utilizing semiconductor characteristics. A display device, a light emitting device, a lighting device, an electro-optical device, a semiconductor circuit, and an electronic device may include a semiconductor device.
絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体としてシリコンが知られている。 A technique for forming a transistor by using a semiconductor over a substrate having an insulating surface has attracted attention. The transistor is widely applied to semiconductor devices such as integrated circuits and display devices. Silicon is known as a semiconductor applicable to a transistor.
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シリコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適である。一方、駆動回路と画素回路とを同一基板上に形成するような高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。 As silicon used for a semiconductor of a transistor, amorphous silicon and polycrystalline silicon are used depending on the application. For example, when it is applied to a transistor that constitutes a large-sized display device, it is preferable to use amorphous silicon for which a film formation technique for a large area substrate has been established. On the other hand, when it is applied to a transistor that constitutes a high-performance display device in which a driver circuit and a pixel circuit are formed over the same substrate, it is preferable to use polycrystalline silicon which can produce a transistor having high field-effect mobility. Is. It is known that polycrystalline silicon is formed by subjecting amorphous silicon to high-temperature heat treatment or laser light treatment.
近年は、非晶質酸化物半導体、および微結晶を有する非晶質酸化物半導体を用いたトランジスタが開示されている（特許文献１参照。）。酸化物半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタの半導体に用いることができる。また、酸化物半導体を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路と画素回路とを同一基板上に形成するような高機能の表示装置を実現できる。また、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。 In recent years, a transistor including an amorphous oxide semiconductor and an amorphous oxide semiconductor having microcrystals has been disclosed (see Patent Document 1). Since the oxide semiconductor can be formed by a sputtering method or the like, it can be used as a semiconductor of a transistor included in a large-sized display device. In addition, since a transistor including an oxide semiconductor has high field-effect mobility, a highly functional display device in which a driver circuit and a pixel circuit are formed over the same substrate can be realized. Further, since it is possible to improve and use a part of the production equipment of the transistor using amorphous silicon, there is also an advantage that the equipment investment can be suppressed.
なお、１９８５年には、結晶Ｉｎ−Ｇａ−Ｚｎ酸化物の合成が報告されている（非特許文献１参照。）。また、１９９５年には、Ｉｎ−Ｇａ−Ｚｎ酸化物がホモロガス構造をとり、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは自然数。）という組成式で記述されることが報告されている（非特許文献２参照。）。 Note that in 1985, synthesis of crystalline In-Ga-Zn oxide was reported (see Non-Patent Document 1). Also, in 1995, an In-Ga-Zn oxide takes the homologous structure, InGaO 3 (ZnO) m (m is a natural number.) Have been reported to be described by a composition formula of (non-patent document 2 reference.).
また、２０１４年には、非晶質Ｉｎ−Ｇａ−Ｚｎ酸化物を用いたトランジスタと比べ、優れた電気特性および信頼性を有する、結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物を用いたトランジスタについて報告されている（非特許文献３および非特許文献４参照。）。ここでは、ＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するＩｎ−Ｇａ−Ｚｎ酸化物は、結晶粒界が明確に確認されないことが報告されている。 Further, in 2014, a transistor using a crystalline In-Ga-Zn oxide, which has excellent electric characteristics and reliability as compared with a transistor using an amorphous In-Ga-Zn oxide, was reported. (See Non-Patent Document 3 and Non-Patent Document 4). Here, it is reported that in In-Ga-Zn oxide having a CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor), crystal grain boundaries are not clearly confirmed.
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献２参照。）。また、酸化物半導体からなる活性層で井戸型ポテンシャルを構成することにより、高い電界効果移動度を有するトランジスタが得られることが開示されている（特許文献３参照。）。 It is known that a transistor including an oxide semiconductor has an extremely small leak current in a non-conducting state. For example, a low-power-consumption CPU or the like is disclosed in which the characteristics of a transistor including an oxide semiconductor, which has low leakage current, are applied (see Patent Document 2). Further, it is disclosed that a transistor having high field-effect mobility can be obtained by forming a well-type potential with an active layer made of an oxide semiconductor (see Patent Document 3).
トランジスタの半導体などに適用可能な、酸化物を作製する方法を提供することを課題の一とする。特に、結晶粒界などの欠陥の少ない酸化物を作製する方法を提供することを課題の一とする。 Another object is to provide a method for manufacturing an oxide which can be applied to a semiconductor of a transistor or the like. In particular, it is an object to provide a method for manufacturing an oxide with few defects such as crystal grain boundaries.
または、酸化物を半導体に用いた半導体装置を提供することを課題の一とする。または、酸化物を半導体に用いた半導体装置を有するモジュールを提供することを課題の一とする。または、酸化物を半導体に用いた半導体装置、または酸化物を半導体に用いた半導体装置を有するモジュールを有する電子機器を提供することを課題の一とする。 Another object is to provide a semiconductor device using an oxide as a semiconductor. Another object is to provide a module including a semiconductor device in which an oxide is used as a semiconductor. Another object is to provide a semiconductor device including an oxide as a semiconductor or an electronic device including a module including a semiconductor device including an oxide as a semiconductor.
電気特性の良好なトランジスタを提供することを課題の一とする。または、電気特性の安定したトランジスタを提供することを課題の一とする。または、高い周波数特性を有するトランジスタを提供することを課題の一とする。または、オフ時の電流の小さいトランジスタを提供することを課題の一とする。または、該トランジスタを有する半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。 Another object is to provide a transistor with favorable electric characteristics. Another object is to provide a transistor with stable electric characteristics. Another object is to provide a transistor having high frequency characteristics. Another object is to provide a transistor with low off-state current. Another object is to provide a semiconductor device including the transistor. Another object is to provide a module including the semiconductor device. Another object is to provide an electronic device including the semiconductor device or the module. Another object is to provide a novel semiconductor device. Alternatively, it is an object to provide a new module. Another object is to provide a new electronic device.
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。 Note that the description of these problems does not prevent the existence of other problems. Note that one embodiment of the present invention does not need to solve all of these problems. It should be noted that the problems other than these are obvious from the description of the specification, drawings, claims, etc., and other problems can be extracted from the description of the specification, drawings, claims, etc. Is.
（１）本発明の一態様は、基板に平行方向の成分を有して磁場が加えられ、磁場は、磁束密度が１０Ｇ以上１００Ｇ以下となる領域を有し、ターゲットが結晶体または多結晶体であるマグネトロンスパッタ法を用いて、結晶体または多結晶体中の結晶をペレット状にしてプラズマ中を飛翔せしめて被形成面上に被形成面と平行または略平行に配列せしめて積層する酸化物の作製方法である。 (1) According to one embodiment of the present invention, a magnetic field having a component in a parallel direction is applied to a substrate, the magnetic field has a region in which a magnetic flux density is 10 G or more and 100 G or less, and a target is a crystalline body or a polycrystalline body. An oxide that is formed by stacking the crystals in a crystalline body or a polycrystalline body in the form of pellets by flying them in the plasma and arranging them in parallel or substantially parallel to the formation surface using the magnetron sputtering method. Is a manufacturing method.
（２）または、本発明の一態様は、（１）において、ペレット状の結晶はチャージアップしており、被形成面に対して、磁場が０．１Ｈｚ以上１ｋＨｚ以下のビートで回転または移動していることにより、ペレット状の結晶を被形成面に配列せしめる酸化物の作製方法である。 (2) Alternatively, in one embodiment of the present invention, in (1), the pellet crystal is charged up, and the magnetic field rotates or moves with respect to the formation surface at a beat of 0.1 Hz or more and 1 kHz or less. This is a method for producing an oxide in which pellet-shaped crystals are arranged on the formation surface.
（３）または、本発明の一態様は、酸化物の作製方法であって、酸化物は、マグネトロンスパッタ法を用いて成膜され、マグネトロンスパッタ法は、第１のステップと、第２のステップとを有し、第１のステップおよび第２のステップにおいて、基板の上面に平行方向の成分を有する磁場が加えられ、マグネトロンスパッタ法において使用されるターゲットは、多結晶構造を有する領域を有し、ターゲットは、基板と向かい合って配置され、ターゲットは、結晶粒を有し、第１のステップにおいて、結晶粒の一部は、ペレット状になって、プラズマ中を飛翔し、第２のステップにおいて、ペレット状の結晶粒の一部は、基板の上面に、上面と平行または略平行に配列するように積層される酸化物の作製方法である。 (3) Alternatively, one embodiment of the present invention is a method for manufacturing an oxide, in which the oxide is formed by a magnetron sputtering method, and the magnetron sputtering method includes a first step and a second step. And a magnetic field having a parallel component is applied to the upper surface of the substrate in the first step and the second step, and the target used in the magnetron sputtering method has a region having a polycrystalline structure. , The target is arranged facing the substrate, the target has crystal grains, and in the first step, some of the crystal grains become pellets and fly in the plasma, and in the second step In this method, a part of the pellet-shaped crystal grains is laminated on the upper surface of the substrate so as to be arranged in parallel or substantially parallel to the upper surface.
（４）または、本発明の一態様は、スパッタリング装置を用いた酸化物の作製方法であって、第１のステップと、第２のステップと、第３のステップと、を有し、スパッタリング装置は、ターゲットと、基板と、マグネットユニットと、を有し、ターゲットは、インジウムと、亜鉛と、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウムまたはスズ）と、酸素と、を有し、ターゲットは、多結晶構造を有する領域を有し、ターゲットは、基板と向かい合って配置され、マグネットユニットは、ターゲットの背面側に配置され、マグネットユニットは、ターゲット側にＮ極を有する第１のマグネットと、ターゲット側にＳ極を有する第２のマグネットと、台座と、を有し、第１のマグネットと第２のマグネットとの間に、磁場が形成されており、第１のステップは、基板とマグネットユニットとが、相対的に移動または回転するステップを有し、第１のステップは、ターゲットおよび基板間に電位差を与えることでプラズマを生成するステップを有し、第１のステップは、プラズマ中に生じたイオンを、ターゲットのおもて面側に衝突させることで、平板状酸化物を剥離させるステップを有し、平板状酸化物は、第１の層と、第２の層と、第３の層と、を有し、第１の層は、元素Ｍ、亜鉛および酸素を有し、第２の層は、インジウムおよび酸素を有し、第３の層は、元素Ｍ、亜鉛および酸素を有し、第２のステップは、平板状酸化物が、プラズマ中を通ることで負に帯電した後、結晶構造を維持したまま基板上面に近接するステップを有し、第３のステップは、磁場と電流との作用により、平板状酸化物が、基板上面を移動してから堆積するステップを有し、電流は基板からターゲットに向けて流れる酸化物の作製方法である。 (4) Alternatively, one embodiment of the present invention is a method for manufacturing an oxide using a sputtering apparatus, which includes a first step, a second step, and a third step. Has a target, a substrate, and a magnet unit. The target has indium, zinc, element M (element M is aluminum, gallium, yttrium, or tin), and oxygen. A first magnet having a region having a polycrystalline structure, the target facing the substrate, the magnet unit disposed on the back side of the target, and the magnet unit including a first magnet having an N pole on the target side; It has a second magnet having an S pole on the target side and a pedestal, and a magnetic field is formed between the first magnet and the second magnet. The first step has a step in which the substrate and the magnet unit move or rotate relative to each other, and the first step has a step in which a plasma is generated by applying a potential difference between the target and the substrate. Then, the first step includes a step of causing the ions generated in the plasma to collide with the front surface side of the target to peel off the flat oxide, and the flat oxide is the first oxide. A layer, a second layer, and a third layer, the first layer having the element M, zinc and oxygen, the second layer having indium and oxygen, and the third layer Layer has the element M, zinc and oxygen, and the second step is to bring the tabular oxide into close proximity to the upper surface of the substrate while maintaining its crystalline structure after being negatively charged by passing through the plasma. And the third step is to The use tabular oxide, comprising the step of depositing Move the upper surface of the substrate, the current is a manufacturing method of an oxide flows from the substrate to the target.
（５）または、本発明の一態様は、（４）において、基板の上面における水平磁場の磁束密度が１０Ｇ以上１００Ｇ以下である酸化物の作製方法である。 (5) Alternatively, one embodiment of the present invention is the method for manufacturing an oxide according to (4), in which the magnetic flux density of a horizontal magnetic field on the upper surface of the substrate is 10 G or more and 100 G or less.
（６）または、本発明の一態様は、（４）または（５）において、マグネットユニットは、台座の中央を回転軸として回転しており、マグネットユニットの回転速度が０．１Ｈｚ以上１ｋＨｚ以下である酸化物の作製方法である。 (6) Alternatively, according to one aspect of the present invention, in (4) or (5), the magnet unit is rotating with the center of the pedestal as a rotation axis, and the rotation speed of the magnet unit is 0.1 Hz or more and 1 kHz or less. It is a method for producing an oxide.
（７）または、本発明の一態様は、（４）乃至（６）のいずれか一において、平板状酸化物の側面にあるインジウム、元素Ｍまたは亜鉛と結合する酸素が負に帯電する酸化物の作製方法である。 (7) Alternatively, according to one embodiment of the present invention, in any one of (4) to (6), an oxide in which oxygen bonded to indium, the element M, or zinc on the side surface of the tabular oxide is negatively charged. Is a manufacturing method.
（８）または、本発明の一態様は、（４）乃至（７）のいずれか一において、負に帯電した酸素同士を互いに反発させることで、平板状酸化物の形状を維持する酸化物の作製方法である。 (8) Alternatively, according to one embodiment of the present invention, in any one of (4) to (7), an oxide which maintains the shape of a tabular oxide by causing negatively charged oxygen atoms to repel each other. It is a manufacturing method.
（９）または、本発明の一態様は、（４）乃至（８）のいずれか一において、平板状酸化物は、基板上面を移動し、側面が既に堆積している平板状酸化物の側面と結合した後で基板上面に固着する酸化物の作製方法である。 (9) Alternatively, in one embodiment of the present invention, in any one of (4) to (8), the flat oxide moves on the upper surface of the substrate and the side surface of the flat oxide is already deposited. It is a method of producing an oxide that is bonded to the upper surface of the substrate after being bonded to.
（１０）または、本発明の一態様は、（４）乃至（９）のいずれか一において、平板状酸化物は、基板上面に堆積する際、基板上面の法線ベクトルとｃ軸との為す角が、−３０°以上３０°以下となる酸化物の作製方法である。 (10) Alternatively, in one embodiment of the present invention, in any one of (4) to (9), the flat oxide is formed by a normal vector of the substrate top surface and a c-axis when being deposited on the substrate top surface. It is a method for producing an oxide having an angle of −30 ° or more and 30 ° or less.
（１１）または、本発明の一態様は、（４）乃至（１０）のいずれか一において、ターゲットに含まれる結晶性酸化物の組成式がＩｎＭＯ３（ＺｎＯ）ｍ（ｍは自然数。）である酸化物の作製方法である。 (11) Alternatively, in one embodiment of the present invention, in any one of (4) to (10), the composition formula of the crystalline oxide contained in the target is InMO 3 (ZnO) m (m is a natural number). It is a method for producing an oxide.
（１２）または、本発明の一態様は、（４）乃至（１１）のいずれか一において、イオンが、酸素の陽イオンである酸化物の作製方法である。 (12) or one embodiment of the present invention is the method for manufacturing an oxide according to any one of (4) to (11), in which the ion is a cation of oxygen.
トランジスタの半導体などに適用可能な、酸化物を作製する方法を提供することができる。特に、結晶粒界などの欠陥の少ない酸化物を作製する方法を提供することができる。 A method for manufacturing an oxide which can be applied to a semiconductor of a transistor or the like can be provided. In particular, it is possible to provide a method for producing an oxide having few defects such as grain boundaries.
または、酸化物を半導体に用いた半導体装置を提供することができる。または、酸化物を半導体に用いた半導体装置を有するモジュールを提供することができる。または、酸化物を半導体に用いた半導体装置、または酸化物を半導体に用いた半導体装置を有するモジュールを有する電子機器を提供することができる。 Alternatively, a semiconductor device using an oxide as a semiconductor can be provided. Alternatively, a module including a semiconductor device using an oxide as a semiconductor can be provided. Alternatively, a semiconductor device including an oxide as a semiconductor or an electronic device including a module including a semiconductor device including an oxide as a semiconductor can be provided.
電気特性の良好なトランジスタを提供することができる。または、電気特性の安定したトランジスタを提供することができる。または、高い周波数特性を有するトランジスタを提供することができる。または、オフ時の電流の小さいトランジスタを提供することができる。または、該トランジスタを有する半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。 A transistor with favorable electric characteristics can be provided. Alternatively, a transistor with stable electric characteristics can be provided. Alternatively, a transistor having high frequency characteristics can be provided. Alternatively, a transistor with low off-state current can be provided. Alternatively, a semiconductor device including the transistor can be provided. Alternatively, a module including the semiconductor device can be provided. Alternatively, an electronic device including the semiconductor device or the module can be provided. Alternatively, a novel semiconductor device can be provided. Alternatively, a new module can be provided. Alternatively, a new electronic device can be provided.
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。 Note that the description of these effects does not disturb the existence of other effects. Note that one embodiment of the present invention does not need to have all of these effects. It should be noted that the effects other than these are obvious from the description of the specification, drawings, claims, etc., and the effects other than these can be extracted from the description of the specification, drawings, claims, etc. Is.
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。 Embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that the form and details can be variously changed. The present invention is not construed as being limited to the description of the embodiments below. In describing the structure of the invention with reference to the drawings, the same reference numerals are used in different drawings. Note that the hatch patterns may be the same when referring to the same things, and no reference numerals may be given in some cases.
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。 Note that the size, the thickness of films (layers), or regions in drawings is sometimes exaggerated for simplicity.
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。 Further, the voltage often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential (GND) or a source potential). Therefore, the voltage can be restated as the potential.
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。 The ordinal numbers given as the first and second are used for convenience, and do not indicate the order of steps or the order of stacking. Therefore, for example, “first” can be replaced with “second” or “third” as appropriate. In addition, the ordinal numbers described in this specification and the like may not match with the ordinal numbers used to specify one embodiment of the present invention.
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。 In addition, even when described as “semiconductor”, for example, when the conductivity is sufficiently low, it may have a property as an “insulator”. Further, the boundary between “semiconductor” and “insulator” is ambiguous, and in some cases cannot be strictly distinguished. Therefore, the “semiconductor” described in this specification can be called the “insulator” in some cases. Similarly, the “insulator” in this specification can be referred to as a “semiconductor” in some cases.
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。 Further, even when described as “semiconductor”, for example, when the conductivity is sufficiently high, it may have characteristics as a “conductor”. In addition, the boundary between “semiconductor” and “conductor” is ambiguous, and in some cases cannot be strictly distinguished. Therefore, the “semiconductor” described in this specification can be called a “conductor” in some cases. Similarly, the “conductor” described in this specification can be referred to as a “semiconductor” in some cases.
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。 Note that a semiconductor impurity refers to, for example, elements other than the main components of the semiconductor. For example, an element whose concentration is less than 0.1 atomic% is an impurity. Due to the inclusion of impurities, for example, DOS (Density of State) may be formed in the semiconductor, carrier mobility may be reduced, or crystallinity may be reduced. When the semiconductor is an oxide semiconductor, examples of impurities that change the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 14 element, a Group 15 element, and a transition metal other than the main component. In particular, for example, hydrogen (also included in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like. In the case of an oxide semiconductor, oxygen vacancies may be formed by the mixture of impurities such as hydrogen. In the case where the semiconductor is silicon, examples of the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, and a Group 15 element other than oxygen and hydrogen.
なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における深さ方向全体の濃度がＢである場合、Ａのある領域における深さ方向の濃度の平均値がＢである場合、Ａのある領域における深さ方向の濃度の中央値がＢである場合、Ａのある領域における深さ方向の濃度の最大値がＢである場合、Ａのある領域における深さ方向の濃度の最小値がＢである場合、Ａのある領域における深さ方向の濃度の収束値がＢである場合、測定上Ａそのものの確からしい値の得られる領域における濃度がＢである場合などを含む。 In the present specification, when it is described that A has a region of concentration B, for example, when the entire concentration in the depth direction in a region of A is B, the concentration in the depth direction in a region of A is If the average value of B is B, the median value of the density in the depth direction in a region of A is B, and if the maximum value of the density in the depth direction in the region of A is B, there is A. If the minimum value of the density in the depth direction in the area is B, and the convergence value of the density in the depth direction in the area of A is B, the density in the area where a certain value of A itself is obtained in measurement is obtained. Including cases such as B.
また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における全体の大きさ、長さ、厚さ、幅、または距離がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の平均値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の中央値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最大値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最小値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の収束値がＢである場合、測定上Ａそのものの確からしい値の得られる領域での大きさ、長さ、厚さ、幅、または距離がＢである場合などを含む。 Further, in the present specification, when it is described that A has a region of size B, length B, thickness B, width B or distance B, for example, the entire size and length in a region of A , If the average value of the size, length, thickness, width, or distance in A is B, the thickness, width, or distance is B, the size, the length in A is If the median of the size, length, thickness, width, or distance is B, if the maximum value of the size, length, thickness, width, or distance in A is B, then in the area with A If the minimum value of the size, length, thickness, width, or distance is B, and if the convergence value of the size, length, thickness, width, or distance in a region of A is B, then the measurement The size, length, thickness, width, or distance in the area where a certain value of the upper A itself is obtained is B. Case, and the like.
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 Note that a channel length refers to, for example, a region where a semiconductor (or a portion of a semiconductor in which current flows when a transistor is on) and a gate electrode overlap with each other or a region where a channel is formed in a top view of a transistor. The distance between the source (source region or source electrode) and the drain (drain region or drain electrode). Note that in one transistor, the channel length does not necessarily have the same value in all regions. That is, the channel length of one transistor may not be set to one value. Therefore, in this specification, the channel length is any one value, the maximum value, the minimum value, or the average value in the region where the channel is formed.
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 The channel width is, for example, a region where a semiconductor (or a portion of a semiconductor in which a current flows when a transistor is on) and a gate electrode overlap with each other, or a source and a drain face each other in a region where a channel is formed. It means the length of the part. Note that in one transistor, the channel width does not necessarily have the same value in all regions. That is, the channel width of one transistor may not be set to one value. Therefore, in this specification, the channel width is any one value, the maximum value, the minimum value, or the average value in the region where the channel is formed.
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。 Note that depending on the structure of the transistor, the channel width in a region where a channel is actually formed (hereinafter referred to as an effective channel width) and the channel width shown in a top view of the transistor (hereinafter, an apparent channel width). May be different from. For example, in a transistor having a three-dimensional structure, the effective channel width becomes larger than the apparent channel width shown in the top view of the transistor, and the effect thereof may not be negligible. For example, in a transistor having a fine and three-dimensional structure, the ratio of the channel region formed on the side surface of the semiconductor may be higher than the ratio of the channel region formed on the upper surface of the semiconductor. In that case, the effective channel width in which the channel is actually formed is larger than the apparent channel width shown in the top view.
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。 By the way, in a transistor having a three-dimensional structure, it may be difficult to actually measure the effective channel width. For example, in order to estimate the effective channel width from the design value, it is necessary to assume that the semiconductor shape is known. Therefore, it is difficult to measure the effective channel width accurately when the shape of the semiconductor is not known accurately.
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。 Therefore, in this specification, in a top view of a transistor, an apparent channel width which is a length of a portion where a source and a drain face each other in a region where a semiconductor and a gate electrode overlap with each other is referred to as an “enclosed channel width ( SCW: Surrounded Channel Width) ". Further, in the present specification, when simply described as channel width, it may indicate an enclosed channel width or an apparent channel width. Alternatively, in this specification, the term “channel width” may mean an effective channel width. The channel length, channel width, effective channel width, apparent channel width, enclosing channel width, etc. can be determined by acquiring a cross-sectional TEM image and analyzing the image. it can.
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。 Note that when the field-effect mobility of the transistor, the current value per channel width, or the like is calculated and obtained, the enclosed channel width may be used in some cases. In that case, the value may be different from the value calculated by using the effective channel width.
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図または断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を有すると読み替えることができる。 In this specification, when it is described that A has a shape protruding from B, it indicates that at least one end of A has a shape outside at least one end of B in a top view or a cross-sectional view. There are cases. Therefore, when it is described that A has a shape protruding from B, it can be read that, for example, in the top view, one end of A has a shape outside the one end of B.
＜スパッタリング装置＞
以下では、本発明の一態様に係るスパッタリング装置と、該スパッタリング装置を用いて結晶性を有する酸化物を成膜する方法について説明する。
<Sputtering device>
Hereinafter, a sputtering device according to one embodiment of the present invention and a method for forming a crystalline oxide using the sputtering device will be described.
図１（Ａ）は、スパッタリング装置である成膜室１０１の断面図である。図１（Ａ）に示す成膜室１０１は、ターゲットホルダ１２０と、バッキングプレート１１０と、ターゲット１００と、マグネットユニット１３０と、基板ホルダ１７０と、を有する。なお、ターゲット１００は、バッキングプレート１１０上に配置される。また、バッキングプレート１１０は、ターゲットホルダ１２０上に配置される。また、マグネットユニット１３０は、バッキングプレート１１０を介してターゲット１００下に配置される。また、基板ホルダ１７０は、ターゲット１００と向かい合って配置される。なお、本明細書では、複数のマグネット（磁石）を組み合わせたものをマグネットユニットと呼ぶ。マグネットユニットは、カソード、カソードマグネット、磁気部材、磁気部品などと呼びかえることができる。マグネットユニット１３０は、マグネット１３０Ｎと、マグネット１３０Ｓと、マグネットホルダ１３２と、を有する。なお、マグネットユニット１３０において、マグネット１３０Ｎおよびマグネット１３０Ｓは、マグネットホルダ１３２上に配置される。また、マグネット１３０Ｎは、マグネット１３０Ｓと間隔を開けて配置される。なお、成膜室１０１に基板１６０を搬入する場合、基板１６０は基板ホルダ１７０上に配置される。 FIG. 1A is a cross-sectional view of a film formation chamber 101 which is a sputtering device. The film formation chamber 101 illustrated in FIG. 1A includes a target holder 120, a backing plate 110, a target 100, a magnet unit 130, and a substrate holder 170. The target 100 is placed on the backing plate 110. In addition, the backing plate 110 is arranged on the target holder 120. Further, the magnet unit 130 is arranged below the target 100 via the backing plate 110. The substrate holder 170 is arranged so as to face the target 100. In this specification, a combination of a plurality of magnets is referred to as a magnet unit. The magnet unit can be called a cathode, a cathode magnet, a magnetic member, a magnetic component, or the like. The magnet unit 130 includes a magnet 130N, a magnet 130S, and a magnet holder 132. In the magnet unit 130, the magnet 130N and the magnet 130S are arranged on the magnet holder 132. Further, the magnet 130N is arranged with a gap from the magnet 130S. Note that when the substrate 160 is loaded into the film formation chamber 101, the substrate 160 is placed on the substrate holder 170.
ターゲットホルダ１２０とバッキングプレート１１０とは、ネジ（ボルトなど）を用いて固定されており、等電位となる。また、ターゲットホルダ１２０は、バッキングプレート１１０を介してターゲット１００を支持する機能を有する。 The target holder 120 and the backing plate 110 are fixed with screws (bolts or the like) and have the same electric potential. Further, the target holder 120 has a function of supporting the target 100 via the backing plate 110.
バッキングプレート１１０は、ターゲット１００を固定する機能を有する。 The backing plate 110 has a function of fixing the target 100.
図１（Ａ）に、マグネットユニット１３０によって形成される磁力線１８０ａおよび磁力線１８０ｂを示す。 FIG. 1A shows magnetic force lines 180a and 180b formed by the magnet unit 130.
磁力線１８０ａは、ターゲット１００の上面近傍における水平磁場を形成する磁力線の一つである。ターゲット１００の上面近傍は、例えば、ターゲット１００の上面からの垂直距離が０ｍｍ以上１０ｍｍ以下、特に０ｍｍ以上５ｍｍ以下の領域である。なお、ターゲットの上面は、スパッタされる面を指す。例えば、ターゲットの向きに応じて、下面、側面、正面または被処理面などと呼びかえることができる。 The magnetic force line 180 a is one of magnetic force lines forming a horizontal magnetic field near the upper surface of the target 100. The vicinity of the upper surface of the target 100 is, for example, a region where the vertical distance from the upper surface of the target 100 is 0 mm or more and 10 mm or less, and particularly 0 mm or more and 5 mm or less. The upper surface of the target refers to the surface to be sputtered. For example, it can be called a lower surface, a side surface, a front surface, a surface to be processed, or the like depending on the orientation of the target.
磁力線１８０ｂは、マグネットユニット１３０の上面から、垂直距離ｄの位置に水平磁場を形成する磁力線の一つである。垂直距離ｄは、例えば、０ｍｍ以上２０ｍｍ以下または５ｍｍ以上１５ｍｍ以下である。なお、マグネットユニットの上面は、マグネットユニットのターゲット側の面を指す。例えば、マグネットユニットの向きに応じて、下面、側面または正面などと呼びかえることができる。 The magnetic force line 180b is one of magnetic force lines that forms a horizontal magnetic field at a position at a vertical distance d from the upper surface of the magnet unit 130. The vertical distance d is, for example, 0 mm or more and 20 mm or less, or 5 mm or more and 15 mm or less. The upper surface of the magnet unit refers to the surface of the magnet unit on the target side. For example, it can be called a lower surface, a side surface, or a front surface depending on the orientation of the magnet unit.
このとき、強力なマグネット１３０Ｎおよび強力なマグネット１３０Ｓを用いることで、基板１６０の上面近傍においても強い磁場を発生させることができる。具体的には、基板１６０の上面における水平磁場の磁束密度を１０Ｇ以上１００Ｇ以下、好ましくは１５Ｇ以上６０Ｇ以下、さらに好ましくは２０Ｇ以上４０Ｇ以下とすることができる。基板１６０の上面における水平磁場の磁束密度を上述の範囲とすることにより、後述する成膜モデルを実現することができる。なお、基板の上面は、成膜される面を指す。例えば、基板の向きに応じて、下面、側面、正面または被形成面などと呼びかえることができる。 At this time, by using the strong magnet 130N and the strong magnet 130S, a strong magnetic field can be generated even near the upper surface of the substrate 160. Specifically, the magnetic flux density of the horizontal magnetic field on the upper surface of the substrate 160 can be 10 G or more and 100 G or less, preferably 15 G or more and 60 G or less, and more preferably 20 G or more and 40 G or less. By setting the magnetic flux density of the horizontal magnetic field on the upper surface of the substrate 160 within the above range, a film formation model described later can be realized. Note that the upper surface of the substrate refers to the surface on which a film is formed. For example, it can be called a lower surface, a side surface, a front surface, a surface to be formed, or the like depending on the orientation of the substrate.
なお、水平磁場の磁束密度の測定は、垂直磁場の磁束密度が０Ｇのときの値を測定すればよい。 The magnetic flux density of the horizontal magnetic field may be measured when the magnetic flux density of the vertical magnetic field is 0G.
成膜室１０１における磁場の磁束密度を上述の範囲とすることで、密度が高く、結晶性の高い酸化物を成膜することができる。また、得られる酸化物は、複数種の結晶相を含むことが少なく、ほとんど単一の結晶相を含む酸化物となる。 By setting the magnetic flux density of the magnetic field in the film formation chamber 101 within the above range, an oxide with high density and high crystallinity can be formed. Further, the obtained oxide rarely contains a plurality of types of crystal phases, and becomes an oxide containing almost a single crystal phase.
図１（Ｂ）に、マグネットユニット１３０の上面図を示す。マグネットユニット１３０は、円形または略円形のマグネット１３０Ｎと、円形または略円形のマグネット１３０Ｓと、がマグネットホルダ１３２に固定されていることわかる。そして、マグネットユニット１３０を、マグネットユニット１３０の上面における中央または略中央の法線ベクトルを回転軸として回転させることができる。例えば、マグネットユニット１３０を、０．１Ｈｚ以上１ｋＨｚ以下のビート（リズム、拍子、パルス、周波、周期またはサイクルなどと言い換えてもよい。）で回転させればよい。 FIG. 1B shows a top view of the magnet unit 130. It can be seen that the magnet unit 130 has a circular or substantially circular magnet 130N and a circular or substantially circular magnet 130S fixed to the magnet holder 132. Then, the magnet unit 130 can be rotated with the center or normal vector on the upper surface of the magnet unit 130 as a rotation axis. For example, the magnet unit 130 may be rotated at a beat of 0.1 Hz or more and 1 kHz or less (may be referred to as a rhythm, a beat, a pulse, a frequency, a cycle, or a cycle).
したがって、ターゲット１００上の磁場の強い領域は、マグネットユニット１３０の回転とともに変化する。磁場の強い領域は高密度プラズマ領域となるため、その近傍においてターゲット１００のスパッタリング現象が起こりやすい。例えば、磁場の強い領域が特定の箇所となる場合、ターゲット１００の特定の領域のみが使用されることになる。一方、図１（Ｂ）に示すようにマグネットユニット１３０を回転させることで、ターゲット１００を均一に使用することができる。また、マグネットユニット１３０を回転させることによって、均一な厚さ、質を有する膜を成膜することができる。 Therefore, the region of the target 100 where the magnetic field is strong changes as the magnet unit 130 rotates. Since the region having a strong magnetic field is a high density plasma region, the sputtering phenomenon of the target 100 is likely to occur in the vicinity thereof. For example, when a region having a strong magnetic field is a specific place, only a specific region of the target 100 is used. On the other hand, by rotating the magnet unit 130 as shown in FIG. 1B, the target 100 can be used uniformly. Further, by rotating the magnet unit 130, it is possible to form a film having a uniform thickness and quality.
また、マグネットユニット１３０を回転させることにより、基板１６０の上面における磁力線の向きも変化させることができる。 Further, by rotating the magnet unit 130, the direction of the lines of magnetic force on the upper surface of the substrate 160 can also be changed.
なお、ここではマグネットユニット１３０を回転させる例を示したが、本発明の一態様はこれに限定されるものではない。例えば、マグネットユニット１３０を上下または／および左右に揺動させても構わない。例えば、マグネットユニット１３０を、０．１Ｈｚ以上１ｋＨｚ以下のビートで移動させればよい。または、ターゲット１００を回転または移動させても構わない。例えば、ターゲット１００を、０．１Ｈｚ以上１ｋＨｚ以下のビートで回転または移動させればよい。または、基板１６０を回転させることで、相対的に基板１６０の上面における磁力線の向きを変化させても構わない。または、これらを組み合わせても構わない。 Although an example in which the magnet unit 130 is rotated is shown here, one embodiment of the present invention is not limited to this. For example, the magnet unit 130 may be swung vertically or / and horizontally. For example, the magnet unit 130 may be moved with a beat of 0.1 Hz or more and 1 kHz or less. Alternatively, the target 100 may be rotated or moved. For example, the target 100 may be rotated or moved at a beat of 0.1 Hz or more and 1 kHz or less. Alternatively, the direction of the magnetic force lines on the upper surface of the substrate 160 may be relatively changed by rotating the substrate 160. Alternatively, these may be combined.
成膜室１０１は、バッキングプレート１１０の内部または下部などに水路を有してもよい。そして、水路に流体（空気、窒素、希ガス、水、オイルなど）を流すことで、スパッタ時にターゲット１００の温度の上昇による放電異常や、部材の変形による成膜室１０１の損傷などを抑制することができる。このとき、バッキングプレート１１０とターゲット１００とをボンディング材を介して密着させると、冷却性能が高まるため好ましい。 The film forming chamber 101 may have a water channel inside or under the backing plate 110. Then, by flowing a fluid (air, nitrogen, rare gas, water, oil, etc.) in the water passage, it is possible to suppress abnormal discharge due to a rise in temperature of the target 100 during sputtering, damage to the film forming chamber 101 due to deformation of the member, and the like. be able to. At this time, it is preferable to bring the backing plate 110 and the target 100 into close contact with each other via a bonding material, because the cooling performance is enhanced.
なお、ターゲットホルダ１２０とバッキングプレート１１０との間にガスケットを有すると、成膜室１０１内に外部や水路などから不純物が混入しにくくなるため好ましい。 Note that it is preferable to have a gasket between the target holder 120 and the backing plate 110 because impurities are less likely to enter the film formation chamber 101 from the outside or a water channel.
マグネットユニット１３０において、マグネット１３０Ｎとマグネット１３０Ｓとは、それぞれターゲット１００側に異なる極を向けて配置されている。ここでは、マグネット１３０Ｎをターゲット１００側がＮ極となるように配置し、マグネット１３０Ｓをターゲット１００側がＳ極となるように配置する場合について説明する。ただし、マグネットユニット１３０におけるマグネットおよび極の配置は、この配置に限定されるものではない。また、図１（Ａ）の配置に限定されるものでもない。 In the magnet unit 130, the magnet 130N and the magnet 130S are arranged with different poles facing the target 100 side. Here, a case will be described where the magnet 130N is arranged so that the target 100 side is the N pole, and the magnet 130S is arranged so that the target 100 side is the S pole. However, the arrangement of the magnets and poles in the magnet unit 130 is not limited to this arrangement. Further, the arrangement is not limited to that shown in FIG.
成膜時、ターゲットホルダ１２０に接続する端子Ｖ１に印加される電位Ｖ１は、例えば、基板ホルダ１７０に接続する端子Ｖ２に印加される電位Ｖ２よりも低い電位である。また、基板ホルダ１７０に接続する端子Ｖ２に印加される電位Ｖ２は、例えば、接地電位である。また、マグネットホルダ１３２に接続する端子Ｖ３に印加される電位Ｖ３は、例えば、接地電位である。なお、端子Ｖ１、端子Ｖ２および端子Ｖ３に印加される電位は上記の電位に限定されない。また、ターゲットホルダ１２０、基板ホルダ１７０、マグネットホルダ１３２の全てに電位が印加されなくても構わない。例えば、基板ホルダ１７０が電気的に浮いていても構わない。なお、図１（Ａ）では、ターゲットホルダ１２０に接続する端子Ｖ１に電位Ｖ１を印加する、いわゆるＤＣスパッタリング法の例を示したが、本発明の一態様は、これに限定されない。例えば、ターゲットホルダ１２０に、周波数が１３．５６ＭＨｚまたは２７．１２ＭＨｚなどの高周波電源を接続する、いわゆるＲＦスパッタリング法を用いても構わない。 During film formation, the potential V1 applied to the terminal V1 connected to the target holder 120 is lower than the potential V2 applied to the terminal V2 connected to the substrate holder 170, for example. The potential V2 applied to the terminal V2 connected to the substrate holder 170 is, for example, the ground potential. The potential V3 applied to the terminal V3 connected to the magnet holder 132 is, for example, the ground potential. Note that the potentials applied to the terminals V1, V2, and V3 are not limited to the above potentials. Further, the potential may not be applied to all of the target holder 120, the substrate holder 170, and the magnet holder 132. For example, the substrate holder 170 may be electrically floating. Note that FIG. 1A illustrates an example of a so-called DC sputtering method in which the potential V1 is applied to the terminal V1 connected to the target holder 120; however, one embodiment of the present invention is not limited to this. For example, a so-called RF sputtering method in which a high frequency power source having a frequency of 13.56 MHz or 27.12 MHz is connected to the target holder 120 may be used.
また、図１（Ａ）では、バッキングプレート１１０およびターゲットホルダ１２０と、マグネットユニット１３０およびマグネットホルダ１３２と、は電気的に接続されない例を示したが、これに限定されない。例えば、バッキングプレート１１０およびターゲットホルダ１２０と、マグネットユニット１３０およびマグネットホルダ１３２と、が電気的に接続されており、等電位となっていても構わない。 Although the backing plate 110 and the target holder 120 are not electrically connected to the magnet unit 130 and the magnet holder 132 in FIG. 1A, the present invention is not limited to this. For example, the backing plate 110 and the target holder 120 may be electrically connected to the magnet unit 130 and the magnet holder 132 so that they have the same electric potential.
また、得られる酸化物の結晶性をさらに高めるために、基板１６０の温度を高くしても構わない。基板１６０の温度を高くすることで、基板１６０の上面におけるスパッタ粒子のマイグレーションを助長させることができる。したがって、より密度が高く、より結晶性の高い酸化物を成膜することができる。なお、基板１６０の温度は、例えば、１００℃以上４５０℃以下、好ましくは１５０℃以上４００℃以下、さらに好ましくは１７０℃以上３５０℃以下とすればよい。 Further, the temperature of the substrate 160 may be increased in order to further increase the crystallinity of the obtained oxide. By increasing the temperature of the substrate 160, migration of sputtered particles on the upper surface of the substrate 160 can be promoted. Therefore, an oxide with higher density and higher crystallinity can be formed. Note that the temperature of the substrate 160 may be, for example, 100 ° C to 450 ° C inclusive, preferably 150 ° C to 400 ° C inclusive, and more preferably 170 ° C to 350 ° C inclusive.
また、成膜ガス中の酸素分圧が高すぎると、複数種の結晶相を含む酸化物が成膜されやすいため、成膜ガスはアルゴンなどの希ガス（ほかにヘリウム、ネオン、クリプトン、キセノンなど）と酸素との混合ガスを用いると好ましい。例えば、全体に占める酸素の割合を５０体積％未満、好ましくは３３体積％以下、さらに好ましくは２０体積％以下、より好ましくは１５体積％以下とすればよい。 Further, if the oxygen partial pressure in the film forming gas is too high, an oxide containing a plurality of crystal phases is likely to be formed, and therefore the film forming gas is a rare gas such as argon (other than helium, neon, krypton, and xenon). It is preferable to use a mixed gas of (for example,) and oxygen. For example, the proportion of oxygen in the whole may be less than 50% by volume, preferably 33% by volume or less, more preferably 20% by volume or less, and further preferably 15% by volume or less.
また、ターゲット１００と基板１６０との垂直距離を、１０ｍｍ以上６００ｍｍ以下、好ましくは２０ｍｍ以上４００ｍｍ以下、さらに好ましくは３０ｍｍ以上２００ｍｍ以下、より好ましくは４０ｍｍ以上１００ｍｍ以下とする。ターゲット１００と基板１６０との垂直距離を上述の範囲まで近くすることで、スパッタ粒子が、基板１６０に到達するまでの間におけるエネルギーの低下を抑制できる場合がある。また、ターゲット１００と基板１６０との垂直距離を上述の範囲まで遠くすることで、スパッタ粒子の基板１６０への入射方向を垂直に近づけることができるため、スパッタ粒子の衝突による基板１６０へのダメージを小さくすることができる場合がある。 The vertical distance between the target 100 and the substrate 160 is 10 mm or more and 600 mm or less, preferably 20 mm or more and 400 mm or less, further preferably 30 mm or more and 200 mm or less, and more preferably 40 mm or more and 100 mm or less. By making the vertical distance between the target 100 and the substrate 160 close to the above range, it may be possible to suppress the decrease in energy of the sputtered particles until they reach the substrate 160. Further, by making the vertical distance between the target 100 and the substrate 160 farther to the above-mentioned range, the incident direction of the sputtered particles to the substrate 160 can be made closer to the vertical direction, so that the substrate 160 is prevented from being damaged by the collision of the sputtered particles. It may be possible to make it smaller.
図２（Ａ）に、図１（Ａ）とは異なる成膜室の例を示す。 FIG. 2A shows an example of a film formation chamber different from that in FIG.
図２（Ａ）に示す成膜室１０１は、ターゲットホルダ１２０ａと、ターゲットホルダ１２０ｂと、バッキングプレート１１０ａと、バッキングプレート１１０ｂと、ターゲット１００ａと、ターゲット１００ｂと、マグネットユニット１３０ａと、マグネットユニット１３０ｂと、部材１４０と、基板ホルダ１７０と、を有する。なお、ターゲット１００ａは、バッキングプレート１１０ａ上に配置される。また、バッキングプレート１１０ａは、ターゲットホルダ１２０ａ上に配置される。また、マグネットユニット１３０ａは、バッキングプレート１１０ａを介してターゲット１００ａ下に配置される。また、ターゲット１００ｂは、バッキングプレート１１０ｂ上に配置される。また、バッキングプレート１１０ｂは、ターゲットホルダ１２０ｂ上に配置される。また、マグネットユニット１３０ｂは、バッキングプレート１１０ｂを介してターゲット１００ｂ下に配置される。 The film formation chamber 101 illustrated in FIG. 2A includes a target holder 120a, a target holder 120b, a backing plate 110a, a backing plate 110b, a target 100a, a target 100b, a magnet unit 130a, and a magnet unit 130b. The member 140 and the substrate holder 170 are included. The target 100a is placed on the backing plate 110a. In addition, the backing plate 110a is arranged on the target holder 120a. Further, the magnet unit 130a is arranged below the target 100a via the backing plate 110a. Further, the target 100b is arranged on the backing plate 110b. In addition, the backing plate 110b is arranged on the target holder 120b. The magnet unit 130b is arranged below the target 100b via the backing plate 110b.
マグネットユニット１３０ａは、マグネット１３０Ｎ１と、マグネット１３０Ｎ２と、マグネット１３０Ｓと、マグネットホルダ１３２と、を有する。なお、マグネットユニット１３０ａにおいて、マグネット１３０Ｎ１、マグネット１３０Ｎ２およびマグネット１３０Ｓは、マグネットホルダ１３２上に配置される。また、マグネット１３０Ｎ１およびマグネット１３０Ｎ２は、マグネット１３０Ｓと間隔を開けて配置される。なお、マグネットユニット１３０ｂは、マグネットユニット１３０ａと同様の構造を有する。なお、成膜室１０１に基板１６０を搬入する場合、基板１６０は基板ホルダ１７０上に配置される。 The magnet unit 130a includes a magnet 130N1, a magnet 130N2, a magnet 130S, and a magnet holder 132. In the magnet unit 130a, the magnet 130N1, the magnet 130N2, and the magnet 130S are arranged on the magnet holder 132. Further, the magnet 130N1 and the magnet 130N2 are arranged with a gap from the magnet 130S. The magnet unit 130b has the same structure as the magnet unit 130a. Note that when the substrate 160 is loaded into the film formation chamber 101, the substrate 160 is placed on the substrate holder 170.
ターゲット１００ａ、バッキングプレート１１０ａおよびターゲットホルダ１２０ａと、ターゲット１００ｂ、バッキングプレート１１０ｂおよびターゲットホルダ１２０ｂと、は部材１４０によって離間されている。なお、部材１４０は絶縁体であることが好ましい。ただし、部材１４０が導電体または半導体であっても構わない。また、部材１４０が、導電体または半導体の表面を絶縁体で覆ったものであっても構わない。 The target 100a, the backing plate 110a and the target holder 120a are separated from the target 100b, the backing plate 110b and the target holder 120b by a member 140. The member 140 is preferably an insulator. However, the member 140 may be a conductor or a semiconductor. In addition, the member 140 may be a conductor or a semiconductor whose surface is covered with an insulator.
ターゲットホルダ１２０ａとバッキングプレート１１０ａとは、ネジ（ボルトなど）を用いて固定されており、等電位となる。また、ターゲットホルダ１２０ａは、バッキングプレート１１０ａを介してターゲット１００ａを支持する機能を有する。また、ターゲットホルダ１２０ｂとバッキングプレート１１０ｂとは、ネジ（ボルトなど）を用いて固定されており、等電位となる。また、ターゲットホルダ１２０ｂは、バッキングプレート１１０ｂを介してターゲット１００ｂを支持する機能を有する。 The target holder 120a and the backing plate 110a are fixed with screws (bolts or the like) and have the same electric potential. The target holder 120a also has a function of supporting the target 100a via the backing plate 110a. Further, the target holder 120b and the backing plate 110b are fixed using screws (bolts or the like) and have the same electric potential. Further, the target holder 120b has a function of supporting the target 100b via the backing plate 110b.
バッキングプレート１１０ａは、ターゲット１００ａを固定する機能を有する。また、バッキングプレート１１０ｂは、ターゲット１００ｂを固定する機能を有する。 The backing plate 110a has a function of fixing the target 100a. The backing plate 110b also has a function of fixing the target 100b.
図２（Ａ）に、マグネットユニット１３０ａによって形成される磁力線１８０ａおよび磁力線１８０ｂを示す。 FIG. 2A shows magnetic force lines 180a and 180b formed by the magnet unit 130a.
磁力線１８０ａは、ターゲット１００ａの上面近傍における水平磁場を形成する磁力線の一つである。ターゲット１００ａの上面近傍は、例えば、ターゲット１００ａの上面からの垂直距離が０ｍｍ以上１０ｍｍ以下、特に０ｍｍ以上５ｍｍ以下の領域である。 The magnetic force line 180a is one of magnetic force lines forming a horizontal magnetic field near the upper surface of the target 100a. The vicinity of the upper surface of the target 100a is, for example, a region where the vertical distance from the upper surface of the target 100a is 0 mm or more and 10 mm or less, and particularly 0 mm or more and 5 mm or less.
磁力線１８０ｂは、マグネットユニット１３０ａの上面から、垂直距離ｄの位置に水平磁場を形成する磁力線の一つである。垂直距離ｄは、例えば、０ｍｍ以上２０ｍｍ以下または５ｍｍ以上１５ｍｍ以下である。 The magnetic force line 180b is one of magnetic force lines that forms a horizontal magnetic field at a position at a vertical distance d from the upper surface of the magnet unit 130a. The vertical distance d is, for example, 0 mm or more and 20 mm or less, or 5 mm or more and 15 mm or less.
このとき、強力なマグネット１３０Ｎ１、マグネット１３０Ｎ２および強力なマグネット１３０Ｓを用いることで、基板１６０の上面近傍においても強い磁場を発生させることができる。具体的には、基板１６０の上面における水平磁場の磁束密度を１０Ｇ以上１００Ｇ以下、好ましくは１５Ｇ以上６０Ｇ以下、さらに好ましくは２０Ｇ以上４０Ｇ以下とすることができる。基板１６０の上面における水平磁場の磁束密度を上述の範囲とすることにより、後述する成膜モデルを実現することができる。 At this time, by using the strong magnet 130N1, the magnet 130N2, and the strong magnet 130S, a strong magnetic field can be generated even near the upper surface of the substrate 160. Specifically, the magnetic flux density of the horizontal magnetic field on the upper surface of the substrate 160 can be 10 G or more and 100 G or less, preferably 15 G or more and 60 G or less, and more preferably 20 G or more and 40 G or less. By setting the magnetic flux density of the horizontal magnetic field on the upper surface of the substrate 160 within the above range, a film formation model described later can be realized.
成膜室１０１における磁場の磁束密度を上述の範囲とすることで、密度が高く、結晶性の高い酸化物を成膜することができる。また、得られる酸化物は、複数種の結晶相を含むことが少なく、ほとんど単一の結晶相を含む酸化物となる。 By setting the magnetic flux density of the magnetic field in the film formation chamber 101 within the above range, an oxide with high density and high crystallinity can be formed. Further, the obtained oxide rarely contains a plurality of types of crystal phases, and becomes an oxide containing almost a single crystal phase.
なお、マグネットユニット１３０ｂもマグネットユニット１３０ａと同様の磁力線が形成される。 The magnet unit 130b also has magnetic lines of force similar to those of the magnet unit 130a.
図２（Ｂ）に、マグネットユニット１３０ａおよびマグネットユニット１３０ｂの上面図を示す。マグネットユニット１３０ａは、長方形または略長方形のマグネット１３０Ｎ１と、長方形または略長方形のマグネット１３０Ｎ２と、長方形または略長方形のマグネット１３０Ｓと、がマグネットホルダ１３２に固定されていることわかる。そして、マグネットユニット１３０ａを、図２（Ｂ）に示す左右に揺動させることができる。例えば、マグネットユニット１３０ａを、０．１Ｈｚ以上１ｋＨｚ以下のビートで揺動させればよい。 FIG. 2B shows a top view of the magnet unit 130a and the magnet unit 130b. In the magnet unit 130a, it can be seen that the rectangular or substantially rectangular magnet 130N1, the rectangular or substantially rectangular magnet 130N2, and the rectangular or substantially rectangular magnet 130S are fixed to the magnet holder 132. Then, the magnet unit 130a can be swung left and right as shown in FIG. For example, the magnet unit 130a may be swung with a beat of 0.1 Hz or more and 1 kHz or less.
したがって、ターゲット１００ａ上の磁場の強い領域は、マグネットユニット１３０ａの揺動とともに変化する。磁場の強い領域は高密度プラズマ領域となるため、その近傍においてターゲット１００ａのスパッタリング現象が起こりやすい。例えば、磁場の強い領域が特定の箇所となる場合、ターゲット１００ａの特定の領域のみが使用されることになる。一方、図２（Ｂ）に示すようにマグネットユニット１３０ａを揺動させることで、ターゲット１００ａを均一に使用することができる。また、マグネットユニット１３０ａを揺動させることによって、均一な厚さ、質を有する膜を成膜することができる。 Therefore, the strong magnetic field area on the target 100a changes as the magnet unit 130a swings. Since the region having a strong magnetic field is a high-density plasma region, the sputtering phenomenon of the target 100a easily occurs in the vicinity thereof. For example, when a strong magnetic field is a specific area, only the specific area of the target 100a is used. On the other hand, by swinging the magnet unit 130a as shown in FIG. 2B, the target 100a can be used uniformly. Also, by swinging the magnet unit 130a, a film having a uniform thickness and quality can be formed.
また、マグネットユニット１３０ａを揺動させることにより、基板１６０の上面における磁力線の状態も変化させることができる。これは、マグネットユニット１３０ｂにおいても同様である。 Further, by swinging the magnet unit 130a, the state of the magnetic lines of force on the upper surface of the substrate 160 can be changed. The same applies to the magnet unit 130b.
なお、ここではマグネットユニット１３０ａおよびマグネットユニット１３０ｂを揺動させる例を示したが、本発明の一態様はこれに限定されるものではない。例えば、マグネットユニット１３０ａおよびマグネットユニット１３０ｂを回転させても構わない。例えば、マグネットユニット１３０ａおよびマグネットユニット１３０ｂを、０．１Ｈｚ以上１ｋＨｚ以下のビートで回転させればよい。または、ターゲット１００を回転または移動させても構わない。例えば、ターゲット１００を、０．１Ｈｚ以上１ｋＨｚ以下のビートで回転または移動させればよい。または、基板１６０を回転させることで、相対的に基板１６０の上面における磁力線の状態を変化させることができる。または、これらを組み合わせても構わない。 Although an example in which the magnet unit 130a and the magnet unit 130b are swung is shown here, one embodiment of the present invention is not limited to this. For example, the magnet unit 130a and the magnet unit 130b may be rotated. For example, the magnet unit 130a and the magnet unit 130b may be rotated at a beat of 0.1 Hz or more and 1 kHz or less. Alternatively, the target 100 may be rotated or moved. For example, the target 100 may be rotated or moved at a beat of 0.1 Hz or more and 1 kHz or less. Alternatively, by rotating the substrate 160, the state of the lines of magnetic force on the upper surface of the substrate 160 can be relatively changed. Alternatively, these may be combined.
成膜室１０１は、バッキングプレート１１０ａおよびバッキングプレート１１０ｂの内部または下部などに水路を有してもよい。そして、水路に流体（空気、窒素、希ガス、水、オイルなど）を流すことで、スパッタ時にターゲット１００ａおよびターゲット１００ｂの温度の上昇による放電異常や、部材の変形による成膜室１０１の損傷などを抑制することができる。このとき、バッキングプレート１１０ａとターゲット１００ａとをボンディング材を介して密着させると、冷却性能が高まるため好ましい。また、バッキングプレート１１０ｂとターゲット１００ｂとをボンディング材を介して密着させると、冷却性能が高まるため好ましい。 The film forming chamber 101 may have a water channel inside or under the backing plate 110a and the backing plate 110b. Then, by flowing a fluid (air, nitrogen, noble gas, water, oil, etc.) in the water channel, an abnormal discharge due to a rise in the temperature of the target 100a and the target 100b during sputtering, damage to the film forming chamber 101 due to deformation of the member, etc. Can be suppressed. At this time, it is preferable to bring the backing plate 110a and the target 100a into close contact with each other via a bonding material because the cooling performance is improved. Further, it is preferable to bring the backing plate 110b and the target 100b into close contact with each other via a bonding material, because the cooling performance is enhanced.
なお、ターゲットホルダ１２０ａとバッキングプレート１１０ａとの間にガスケットを有すると、成膜室１０１内に外部や水路などから不純物が混入しにくくなるため好ましい。また、ターゲットホルダ１２０ｂとバッキングプレート１１０ｂとの間にガスケットを有すると、成膜室１０１内に外部や水路などから不純物が混入しにくくなるため好ましい。 Note that it is preferable to have a gasket between the target holder 120a and the backing plate 110a because impurities are less likely to enter the deposition chamber 101 from the outside or a water channel. Further, it is preferable to have a gasket between the target holder 120b and the backing plate 110b because impurities are less likely to enter the film formation chamber 101 from the outside or a water channel.
マグネットユニット１３０ａにおいて、マグネット１３０Ｎ１およびマグネット１３０Ｎ２とマグネット１３０Ｓとはそれぞれターゲット１００ａ側に異なる極を向けて配置されている。ここでは、マグネット１３０Ｎ１およびマグネット１３０Ｎ２をターゲット１００ａ側がＮ極となるように配置し、マグネット１３０Ｓをターゲット１００ａ側がＳ極となるように配置する場合について説明する。ただし、マグネットユニット１３０ａにおけるマグネットおよび極の配置は、この配置に限定されるものではない。また、図２（Ａ）の配置に限定されるものでもない。これは、マグネットユニット１０３ｂについても同様である。 In the magnet unit 130a, the magnets 130N1 and 130N2 and the magnet 130S are arranged with different poles facing the target 100a side. Here, a case will be described in which the magnets 130N1 and 130N2 are arranged so that the target 100a side has the N pole, and the magnet 130S is arranged so that the target 100a side has the S pole. However, the arrangement of the magnets and poles in the magnet unit 130a is not limited to this arrangement. Further, the arrangement is not limited to that shown in FIG. The same applies to the magnet unit 103b.
成膜時、ターゲットホルダ１２０ａに接続する端子Ｖ１と、ターゲットホルダ１２０ｂに接続する端子Ｖ４と、の間で、交互に電位の高低が入れ替わる電位を印加すればよい。また、基板ホルダ１７０に接続する端子Ｖ２に印加される電位Ｖ２は、例えば、接地電位である。また、マグネットホルダ１３２に接続する端子Ｖ３に印加される電位Ｖ３は、例えば、接地電位である。なお、端子Ｖ１、端子Ｖ２、端子Ｖ３および端子Ｖ４に印加される電位は上記の電位に限定されない。また、ターゲットホルダ１２０ａ、ターゲットホルダ１２０ｂ、基板ホルダ１７０、マグネットホルダ１３２の全てに電位が印加されなくても構わない。例えば、基板ホルダ１７０が電気的に浮いていても構わない。なお、図２（Ａ）では、ターゲットホルダ１２０ａに接続する端子Ｖ１と、ターゲットホルダ１２０ｂに接続する端子Ｖ４と、の間で、交互に電位の高低が入れ替わる電位を印加する、いわゆるＡＣスパッタリング法の例を示したが、本発明の一態様は、これに限定されない。 At the time of film formation, an electric potential may be applied between the terminal V1 connected to the target holder 120a and the terminal V4 connected to the target holder 120b, in which the level of the electric potential alternates. The potential V2 applied to the terminal V2 connected to the substrate holder 170 is, for example, the ground potential. The potential V3 applied to the terminal V3 connected to the magnet holder 132 is, for example, the ground potential. Note that the potentials applied to the terminals V1, V2, V3, and V4 are not limited to the above potentials. Further, the potential may not be applied to all of the target holder 120a, the target holder 120b, the substrate holder 170, and the magnet holder 132. For example, the substrate holder 170 may be electrically floating. Note that in FIG. 2A, a so-called AC sputtering method of applying a potential in which the potential level is alternately switched between the terminal V1 connected to the target holder 120a and the terminal V4 connected to the target holder 120b. Although an example is shown, one embodiment of the present invention is not limited to this.
また、図２（Ａ）では、バッキングプレート１１０ａおよびターゲットホルダ１２０ａと、マグネットユニット１３０ａおよびマグネットホルダ１３２と、は電気的に接続されない例を示したが、これに限定されない。例えば、バッキングプレート１１０ａおよびターゲットホルダ１２０ａと、マグネットユニット１３０ａおよびマグネットホルダ１３２と、が電気的に接続されており、等電位となっていても構わない。また、バッキングプレート１１０ｂおよびターゲットホルダ１２０ｂと、マグネットユニット１３０ｂおよびマグネットホルダ１３２と、は電気的に接続されない例を示したが、これに限定されない。例えば、バッキングプレート１１０ｂおよびターゲットホルダ１２０ｂと、マグネットユニット１３０ｂおよびマグネットホルダ１３２と、が電気的に接続されており、等電位となっていても構わない。 In addition, although the backing plate 110a and the target holder 120a are not electrically connected to the magnet unit 130a and the magnet holder 132 in FIG. 2A, the present invention is not limited to this. For example, the backing plate 110a and the target holder 120a are electrically connected to the magnet unit 130a and the magnet holder 132, and they may have the same potential. Further, although the backing plate 110b and the target holder 120b are not electrically connected to the magnet unit 130b and the magnet holder 132, the present invention is not limited to this. For example, the backing plate 110b and the target holder 120b are electrically connected to the magnet unit 130b and the magnet holder 132, and they may be equipotential.
また、得られる酸化物の結晶性をさらに高めるために、基板１６０の温度を高くしても構わない。基板１６０の温度を高くすることで、基板１６０の上面におけるスパッタ粒子のマイグレーションを助長させることができる。したがって、より密度が高く、より結晶性の高い酸化物を成膜することができる。なお、基板１６０の温度は、例えば、１００℃以上４５０℃以下、好ましくは１５０℃以上４００℃以下、さらに好ましくは１７０℃以上３５０℃以下とすればよい。 Further, the temperature of the substrate 160 may be increased in order to further increase the crystallinity of the obtained oxide. By increasing the temperature of the substrate 160, migration of sputtered particles on the upper surface of the substrate 160 can be promoted. Therefore, an oxide with higher density and higher crystallinity can be formed. Note that the temperature of the substrate 160 may be, for example, 100 ° C to 450 ° C inclusive, preferably 150 ° C to 400 ° C inclusive, and more preferably 170 ° C to 350 ° C inclusive.
また、成膜ガス中の酸素分圧が高すぎると、複数種の結晶相を含む酸化物が成膜されやすいため、成膜ガスはアルゴンなどの希ガス（ほかにヘリウム、ネオン、クリプトン、キセノンなど）と酸素との混合ガスを用いると好ましい。例えば、全体に占める酸素の割合を５０体積％未満、好ましくは３３体積％以下、さらに好ましくは２０体積％以下、より好ましくは１５体積％以下とすればよい。 Further, if the oxygen partial pressure in the film forming gas is too high, an oxide containing a plurality of crystal phases is likely to be formed, and therefore the film forming gas is a rare gas such as argon (other than helium, neon, krypton, and xenon). It is preferable to use a mixed gas of (for example,) and oxygen. For example, the proportion of oxygen in the whole may be less than 50% by volume, preferably 33% by volume or less, more preferably 20% by volume or less, and further preferably 15% by volume or less.
また、ターゲット１００ａと基板１６０との垂直距離を、１０ｍｍ以上６００ｍｍ以下、好ましくは２０ｍｍ以上４００ｍｍ以下、さらに好ましくは３０ｍｍ以上２００ｍｍ以下、より好ましくは４０ｍｍ以上１００ｍｍ以下とする。ターゲット１００ａと基板１６０との垂直距離を上述の範囲まで近くすることで、スパッタ粒子が、基板１６０に到達するまでの間におけるエネルギーの低下を抑制できる場合がある。また、ターゲット１００ａと基板１６０との垂直距離を上述の範囲まで遠くすることで、スパッタ粒子の基板１６０への入射方向を垂直に近づけることができるため、スパッタ粒子の衝突による基板１６０へのダメージを小さくすることができる場合がある。 The vertical distance between the target 100a and the substrate 160 is 10 mm or more and 600 mm or less, preferably 20 mm or more and 400 mm or less, more preferably 30 mm or more and 200 mm or less, and further preferably 40 mm or more and 100 mm or less. By setting the vertical distance between the target 100a and the substrate 160 close to the above range, it may be possible to suppress the decrease in energy of the sputtered particles until they reach the substrate 160. Further, by making the vertical distance between the target 100a and the substrate 160 farther to the above-mentioned range, the incident direction of the sputtered particles on the substrate 160 can be made closer to the vertical direction, so that the substrate 160 is not damaged by the collision of the sputtered particles. It may be possible to make it smaller.
また、ターゲット１００ｂと基板１６０との垂直距離を、１０ｍｍ以上６００ｍｍ以下、好ましくは２０ｍｍ以上４００ｍｍ以下、さらに好ましくは３０ｍｍ以上２００ｍｍ以下、より好ましくは４０ｍｍ以上１００ｍｍ以下とする。ターゲット１００ｂと基板１６０との垂直距離を上述の範囲まで近くすることで、スパッタ粒子が、基板１６０に到達するまでの間におけるエネルギーの低下を抑制できる場合がある。また、ターゲット１００ｂと基板１６０との垂直距離を上述の範囲まで遠くすることで、スパッタ粒子の基板１６０への入射方向を垂直に近づけることができるため、スパッタ粒子の衝突による基板１６０へのダメージを小さくすることができる場合がある。 The vertical distance between the target 100b and the substrate 160 is 10 mm or more and 600 mm or less, preferably 20 mm or more and 400 mm or less, further preferably 30 mm or more and 200 mm or less, and more preferably 40 mm or more and 100 mm or less. By making the vertical distance between the target 100b and the substrate 160 close to the above range, it may be possible to suppress the decrease in energy of the sputtered particles until they reach the substrate 160. Further, by making the vertical distance between the target 100b and the substrate 160 farther to the above-mentioned range, the incident direction of the sputtered particles on the substrate 160 can be made closer to the vertical direction, so that the damage to the substrate 160 due to the collision of the sputtered particles can be prevented. It may be possible to make it smaller.
＜酸化物＞
以下では本発明の一態様に係る酸化物について説明する。
<Oxide>
Hereinafter, the oxide according to one embodiment of the present invention will be described.
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。なお、酸化物半導体とは、半導体の性質を有する酸化物をいう。
<Structure of oxide semiconductor>
The structure of an oxide semiconductor is described below. Note that an oxide semiconductor means an oxide having a semiconductor property.
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。 In this specification, “parallel” means a state in which two straight lines are arranged at an angle of −10 ° or more and 10 ° or less. Therefore, the case of -5 ° or more and 5 ° or less is also included. Further, “substantially parallel” means a state in which two straight lines are arranged at an angle of −30 ° or more and 30 ° or less. Further, “vertical” means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included. Further, “substantially vertical” means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。 In this specification, when the crystal is a trigonal or rhombohedral, it is represented as a hexagonal system.
酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結晶酸化物半導体とは、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などをいう。 Oxide semiconductors are roughly classified into non-single-crystal oxide semiconductors and single-crystal oxide semiconductors. The non-single-crystal oxide semiconductor refers to a CAAC-OS, a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, an amorphous oxide semiconductor, or the like.
まずは、ＣＡＡＣ−ＯＳについて説明する。 First, the CAAC-OS will be described.
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。 The CAAC-OS is one of oxide semiconductors having a plurality of c-axis aligned crystal parts.
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。 It is possible to confirm a plurality of crystal parts by observing a composite analysis image (also referred to as a high-resolution TEM image) of a bright field image and a diffraction pattern of CAAC-OS by a transmission electron microscope (TEM: Transmission Electron Microscope). it can. On the other hand, a clear boundary between crystal parts, that is, a crystal grain boundary (also referred to as a grain boundary) cannot be confirmed by a high-resolution TEM image. Therefore, it can be said that the CAAC-OS is unlikely to cause a decrease in electron mobility due to crystal grain boundaries.
試料面と略平行な方向から、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。 By observing a high-resolution TEM image of a cross section of the CAAC-OS from a direction substantially parallel to the sample surface, it can be confirmed that metal atoms are arranged in layers in the crystal part. Each layer of metal atoms has a shape that reflects unevenness on a surface (also referred to as a formation surface) on which a film of the CAAC-OS is formed or on the top surface, and is arranged in parallel to the formation surface or the top surface of the CAAC-OS.
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳの平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。 On the other hand, when a high-resolution TEM image of a plane of the CAAC-OS is observed from a direction substantially perpendicular to the sample surface, it can be confirmed that the metal atoms are arranged in a triangular shape or a hexagonal shape in the crystal part. However, there is no regularity in the arrangement of metal atoms between different crystal parts.
ＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（０ ０ ９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。 When structural analysis is performed on the CAAC-OS using an X-ray diffraction (XRD) apparatus, for example, the analysis by the out-of-plane method of the CAAC-OS having a crystal of InGaZnO 4 shows a diffraction angle. A peak may appear near (2θ) of 31 °. Since this peak is assigned to the (0 09) plane of the InGaZnO 4 crystal, the CAAC-OS crystal has c-axis orientation, and the c-axis is in a direction substantially perpendicular to the formation surface or the top surface. You can confirm that you are facing.
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳは、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。 Note that in analysis of the CAAC-OS including InGaZnO 4 crystals by an out-of-plane method, a peak may appear near 2θ of 36 ° in addition to a peak at 2θ of 31 °. The peak near 2θ of 36 ° indicates that a part of the CAAC-OS contains a crystal having no c-axis orientation. CAAC-OS preferably has a peak at 2θ of around 31 ° and no peak at 2θ of around 36 °.
ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。 The CAAC-OS is an oxide semiconductor with a low impurity concentration. The impurities are elements other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, and transition metal elements. In particular, an element such as silicon which has a stronger bonding force with oxygen than a metal element included in the oxide semiconductor deprives the oxide semiconductor of oxygen, which disturbs the atomic arrangement of the oxide semiconductor and reduces crystallinity. It becomes a factor. In addition, heavy metals such as iron and nickel, argon, carbon dioxide, and the like have a large atomic radius (or molecular radius); therefore, when contained in the oxide semiconductor, the atomic arrangement of the oxide semiconductor is disturbed and the crystallinity is deteriorated. Will be a factor. Note that the impurities contained in the oxide semiconductor might serve as carrier traps or carrier generation sources.
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。 Further, the CAAC-OS is an oxide semiconductor having a low density of defect states. For example, oxygen vacancies in the oxide semiconductor might serve as carrier traps or serve as carrier generation sources by capturing hydrogen.
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。 The low impurity concentration and low defect level density (low oxygen deficiency) is called high-purity intrinsic or substantially high-purity intrinsic. A highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor has few carrier generation sources and thus can have a low carrier density. Therefore, a transistor including the oxide semiconductor rarely has negative threshold voltage (is rarely normally on). In addition, a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor has few carrier traps. Therefore, a transistor including the oxide semiconductor has low variation in electric characteristics and has high reliability. Note that the charge trapped in the carrier trap of the oxide semiconductor takes a long time to be released and may behave like fixed charge. Therefore, a transistor including an oxide semiconductor with a high impurity concentration and a high density of defect states might have unstable electrical characteristics.
また、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。 In addition, a transistor including a CAAC-OS has little variation in electric characteristics due to irradiation with visible light or ultraviolet light.
次に、微結晶酸化物半導体について説明する。 Next, the microcrystalline oxide semiconductor will be described.
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。 The microcrystalline oxide semiconductor has a region where a crystal part can be confirmed and a region where a clear crystal part cannot be confirmed in a high-resolution TEM image. The crystal part included in the microcrystalline oxide semiconductor is often 1 nm to 100 nm inclusive, or 1 nm to 10 nm inclusive. In particular, an oxide semiconductor having nanocrystals (nc: nanocrystals) which are microcrystals with a size of 1 nm to 10 nm inclusive, or 1 nm to 3 nm inclusive is referred to as an nc-OS (nanocrystalline Oxide Semiconductor). Further, in the nc-OS, for example, in a high-resolution TEM image, crystal grain boundaries may not be clearly confirmed in some cases.
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。 The nc-OS has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). In the nc-OS, no regularity is found in the crystal orientation between different crystal parts. Therefore, no orientation is seen in the entire film. Therefore, the nc-OS may be indistinguishable from the amorphous oxide semiconductor depending on the analysis method. For example, when a structural analysis is performed on the nc-OS using an XRD apparatus that uses X-rays having a diameter larger than that of the crystal part, a peak indicating a crystal plane is not detected in the analysis by the out-of-plane method. Further, when electron diffraction (also referred to as selected area electron diffraction) using an electron beam having a probe diameter (eg, 50 nm or more) larger than that of a crystal part is performed on the nc-OS, a diffraction pattern such as a halo pattern is observed. It On the other hand, spots are observed when nc-OS is subjected to nanobeam electron diffraction using an electron beam having a probe diameter close to or smaller than the crystal part size. In addition, when nanobeam electron diffraction is performed on the nc-OS, a region with high luminance may be observed like a circle (in a ring shape). When nanobeam electron diffraction is performed on the nc-OS, a plurality of spots may be observed in the ring-shaped region.
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。 The nc-OS is an oxide semiconductor that has higher regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than an amorphous oxide semiconductor. However, in the nc-OS, there is no regularity in crystal orientation between different crystal parts. Therefore, the nc-OS has a higher density of defect states than the CAAC-OS.
次に、非晶質酸化物半導体について説明する。 Next, the amorphous oxide semiconductor will be described.
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。 The amorphous oxide semiconductor is an oxide semiconductor in which the atomic arrangement in the film is irregular and which does not have a crystal part. An example is an oxide semiconductor having an amorphous state such as quartz.
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。 In an amorphous oxide semiconductor, a crystal part cannot be confirmed in a high-resolution TEM image.
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。 When structural analysis is performed on an amorphous oxide semiconductor using an XRD apparatus, a peak indicating a crystal plane is not detected by analysis by an out-of-plane method. In addition, a halo pattern is observed when electron diffraction is performed on the amorphous oxide semiconductor. When nanobeam electron diffraction is performed on the amorphous oxide semiconductor, a spot is not observed and a halo pattern is observed.
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。 Note that the oxide semiconductor may have a structure having physical properties between the nc-OS and the amorphous oxide semiconductor. An oxide semiconductor having such a structure is particularly referred to as an amorphous-like oxide semiconductor (a-like OS: amorphous-like oxide semiconductor).
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳは、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳであれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。 In the high-resolution TEM image of the a-like OS, a void may be observed. In addition, in the high-resolution TEM image, there is a region where a crystal part can be clearly confirmed and a region where a crystal part cannot be confirmed. The a-like OS may be crystallized by the irradiation of a small amount of electrons as observed with a TEM, and growth of a crystal part may be observed. On the other hand, if the nc-OS is of good quality, almost no crystallization due to a small amount of electron irradiation as observed by TEM is observed.
なお、ａ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（０ ０ ９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。 Note that the size of the crystal parts of the a-like OS and the nc-OS can be measured using a high-resolution TEM image. For example, a crystal of InGaZnO 4 has a layered structure and includes two Ga—Zn—O layers between In—O layers. The unit cell of the InGaZnO 4 crystal has a structure in which three layers of In—O layers and six layers of Ga—Zn—O layers, nine layers in total, are layered in the c-axis direction. Therefore, the distance between these adjacent layers is approximately the same as the lattice distance (also referred to as d value) of the (0 0 9) plane, and the value is determined to be 0.29 nm by crystal structure analysis. . Therefore, paying attention to the lattice fringes in the high-resolution TEM image, each lattice fringe corresponds to the ab plane of the InGaZnO 4 crystal at the place where the lattice fringe spacing is 0.28 nm or more and 0.30 nm or less.
また、酸化物半導体は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳの密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体は、成膜すること自体が困難である。 Further, the oxide semiconductor may have different density depending on the structure. For example, if the composition of an oxide semiconductor is known, the structure of the oxide semiconductor can be estimated by comparing with the density of a single crystal in the same composition. For example, the density of the a-like OS is 78.6% or more and less than 92.3% of the density of the single crystal. Further, for example, the density of the nc-OS and the density of the CAAC-OS are 92.3% or more and less than 100% with respect to the density of the single crystal. Note that it is difficult to form an oxide semiconductor whose density is less than 78% of the density of a single crystal.
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。 The above will be described using a specific example. For example, in an oxide semiconductor satisfying In: Ga: Zn = 1: 1: 1 [atomic ratio], the density of single crystal InGaZnO 4 having a rhombohedral structure is 6.357 g / cm 3 . Thus, for example, in an oxide semiconductor satisfying In: Ga: Zn = 1: 1: 1 [atomic ratio], the density of a-like OS is 5.0 g / cm 3 or more and less than 5.9 g / cm 3. . In addition, for example, in an oxide semiconductor that satisfies In: Ga: Zn = 1: 1: 1 [atomic ratio], the density of nc-OS and the density of CAAC-OS are 5.9 g / cm 3 or more and 6.3 g / cm 3 or more. It is less than cm 3 .
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。 Note that a single crystal with the same composition may not exist. In that case, by combining single crystals having different compositions at an arbitrary ratio, the density corresponding to a single crystal having a desired composition can be calculated. The density of a single crystal having a desired composition may be calculated by using a weighted average with respect to a ratio of combining single crystals having different compositions. However, it is preferable to calculate the density by combining as few kinds of single crystals as possible.
＜酸化物半導体の物性＞
以下では、酸化物半導体の構造による物性の違いについて説明する。
<Physical properties of oxide semiconductor>
Hereinafter, differences in physical properties depending on the structure of the oxide semiconductor will be described.
試料Ａ、試料Ｂおよび試料Ｃを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。 Sample A, sample B and sample C are prepared. All the samples are In-Ga-Zn oxides.
まず、試料Ａ乃至試料Ｃの高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、試料Ａ乃至試料Ｃは、いずれも結晶部を有することがわかる。 First, high-resolution cross-sectional TEM images of Samples A to C are acquired. From the high-resolution cross-sectional TEM images, it is found that Samples A to C each have a crystal part.
さらに、試料Ａ乃至試料Ｃの結晶部の大きさを計測する。結晶部の大きさを計測する方法については、酸化物半導体の構造に関する記載を参照する。図３５は、試料Ａ乃至試料Ｃの結晶部（２２箇所から４５箇所）の平均の大きさの変化を調査した例である。図３５より、試料Ａは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、試料Ｂおよび試料Ｃは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２になるまでの範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。 Further, the sizes of the crystal parts of the samples A to C are measured. For the method for measuring the size of the crystal part, the description of the structure of the oxide semiconductor is referred to. FIG. 35 is an example in which changes in the average size of the crystal parts (22 to 45 points) of Samples A to C were investigated. From FIG. 35, it is understood that in the sample A, the crystal part becomes larger according to the cumulative irradiation amount of electrons. Specifically, the crystal part, which had a size of about 1.2 nm in the initial stage of TEM observation, grew to a size of about 2.6 nm at a cumulative dose of 4.2 × 10 8 e − / nm 2 . You can see that On the other hand, in Samples B and C, the size of the crystal part was large in the range from the start of electron irradiation to the cumulative electron dose of 4.2 × 10 8 e − / nm 2 regardless of the cumulative electron dose. You can see that there is no change.
したがって、上述した分類によれば、試料Ａはａ−ｌｉｋｅ ＯＳであることがわかる。また、試料Ｂおよび試料Ｃは、ａ−ｌｉｋｅ ＯＳではないことがわかる。なお、試料Ｂは、高分解能断面ＴＥＭ像より、ｎｃ−ＯＳであることが判明している。また、試料Ｃは、ＣＡＡＣ−ＯＳであることが判明している。 Therefore, according to the classification described above, it can be seen that the sample A is a-like OS. Further, it is found that the samples B and C are not a-like OS. Note that Sample B was found to be nc-OS from a high-resolution cross-sectional TEM image. Further, the sample C is found to be a CAAC-OS.
また、図３５に示す、試料Ａ乃至試料Ｃの結晶部の大きさの変化を線形近似して、電子の累積照射量０ｅ−／ｎｍ２まで外挿すると、結晶部の平均の大きさが正の値をとることがわかる。そのため、試料Ａ乃至試料Ｃの結晶部が、ＴＥＭによる観察前から存在していることがわかる。試料Ａ乃至試料Ｃの結晶部の大きさの変化などを表１に示す。 Further, by linearly approximating the changes in the sizes of the crystal parts of Samples A to C shown in FIG. 35 and extrapolating up to the cumulative electron irradiation dose of 0 e − / nm 2 , the average size of the crystal parts is positive. It can be seen that it takes the value of. Therefore, it can be seen that the crystal parts of Samples A to C exist before the observation with the TEM. Table 1 shows changes in the sizes of the crystal parts of Samples A to C.
図３６に、試料Ａおよび試料Ｂの高分解能断面ＴＥＭ像を示す。ここで、図３６（Ａ）は電子照射開始時における試料Ａの高分解能断面ＴＥＭ像である。図３６（Ｂ）は電子照射後における試料Ａの高分解能断面ＴＥＭ像である。図３６（Ｃ）は電子照射開始時における試料Ｂの高分解能断面ＴＥＭ像である。図３６（Ｄ）は電子照射後における試料Ｂの高分解能断面ＴＥＭ像である。なお、累積電子照射は４．３×１０８ｅ−／ｎｍ２とした。 FIG. 36 shows high-resolution cross-sectional TEM images of Sample A and Sample B. Here, FIG. 36A is a high-resolution cross-sectional TEM image of the sample A at the start of electron irradiation. FIG. 36B is a high-resolution cross-sectional TEM image of Sample A after electron irradiation. FIG. 36C is a high-resolution cross-sectional TEM image of Sample B at the start of electron irradiation. FIG. 36D is a high-resolution cross-sectional TEM image of Sample B after electron irradiation. The cumulative electron irradiation was 4.3 × 10 8 e − / nm 2 .
図３６（Ａ）および図３６（Ｂ）より、試料Ａは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆（ｖｏｉｄと表記する。）または低密度領域と推測される。一方、図３６（Ｃ）および図３６（Ｄ）より、試料Ｂは電子照射開始時および電子照射後において明領域は観察されない。 From FIGS. 36 (A) and 36 (B), it can be seen that in sample A, a striped bright region extending in the longitudinal direction is observed from the start of electron irradiation. Further, it is found that the shape of the bright region changes after the electron irradiation. Note that the bright region is presumed to be a void or a low-density region. On the other hand, from FIGS. 36 (C) and 36 (D), in the sample B, no bright region is observed at the start of electron irradiation and after the electron irradiation.
次に、ＴＥＭで観察する領域において、試料Ａの電子照射による結晶部の大きさの変化を計測する。なお、図３７（Ａ）は計測する領域を説明する。明領域の近傍を領域Ａと表記する。また、明領域と別の明領域との間を領域Ｂと表記する。また、明領域の観察されない試料Ａの下部を領域Ｃと表記する。 Next, in the region to be observed with the TEM, the change in the size of the crystal part of the sample A due to the electron irradiation is measured. Note that FIG. 37A illustrates a region to be measured. The vicinity of the bright area is referred to as area A. The area between the bright area and another bright area is referred to as area B. The lower part of the sample A in which the bright region is not observed is referred to as a region C.
結果を図３７（Ｂ）に示す。図３７（Ｂ）より、領域Ａがもっとも結晶部の大きさの変化が大きく、次いで領域Ｂにおいて結晶部の大きさの変化が大きいことがわかる。また、領域Ｃにおいては、結晶部の大きさは、電子照射開始時と電子照射後でほとんど変化しないことがわかる。領域Ａおよび領域Ｂにおいて結晶部の大きさの変化が大きかったことは、高分解能断面ＴＥＭ像で観察される明領域に近いため、構造が不安定であったことに起因する可能性がある。 The results are shown in Fig. 37 (B). From FIG. 37B, it can be seen that the change in the size of the crystal part is largest in the region A and the change in the size of the crystal part is the largest in the region B next. Further, in the region C, the size of the crystal part hardly changes at the start of electron irradiation and after the electron irradiation. The large change in the size of the crystal part in the regions A and B may be due to the unstable structure because it is close to the bright region observed in the high-resolution cross-sectional TEM image.
次に、スパッタリング法によって成膜条件を様々に変更して成膜した酸化物（試料Ｄ、試料Ｅ、試料Ｆ、試料Ｇ、試料Ｈ、試料Ｉおよび試料Ｊ）に対し、ｎｃ−ＯＳおよびａ−ｌｉｋｅ ＯＳを判定した。ただし、ＣＡＡＣ−ＯＳの成膜条件は含まない。ここでは、電子照射による結晶部の大きさの変化だけでなく、密度および硬さについても評価している。なお、密度の評価は、Ｘ線反射率（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｖｉｔｙ）法などにより行うことができる。また、硬さの評価は、ＨＹＳＩＴＲＯＮ社製薄膜硬度測定装置ＴＲＩＢＯＳＣＯＰＥを用いたナノインデンテーション法などにより行うことができる。 Next, for the oxides (Sample D, Sample E, Sample F, Sample G, Sample H, Sample I, and Sample J) formed by changing the film forming conditions by the sputtering method, nc-OS and a -Like OS was determined. However, the CAAC-OS film formation conditions are not included. Here, not only the change in the size of the crystal part due to electron irradiation but also the density and hardness are evaluated. The density can be evaluated by an X-ray reflectance (XRR: X-Ray Reflectivity) method or the like. The hardness can be evaluated by a nanoindentation method using a thin film hardness measuring device TRIBOSCOPE manufactured by HYSITON.
また、高分解能断面ＴＥＭ像の観察は、以下のステップによって行う。まず、直径４００ｎｍの範囲を、電子線照射量５．５×１０４ｅ−／（ｎｍ２ｓ）で高分解能断面ＴＥＭ像を２分間観察する。次に、電子線照射量６．７×１０５ｅ−／（ｎｍ２ｓ）において、直径２３０ｎｍの範囲で１０分間の電子照射を行う。次に、電子線照射量５．５×１０４ｅ−／（ｎｍ２ｓ）において、直径４００ｎｍの範囲で２分間掛けて高分解能断面ＴＥＭ像を観察する。次に、電子線照射量６．７×１０５ｅ−／（ｎｍ２ｓ）において、直径２３０ｎｍの範囲で８分間の電子照射を行う。最後に、電子線照射量５．５×１０４ｅ−／（ｎｍ２ｓ）において、直径４００ｎｍの範囲で２分間掛けて高分解能断面ＴＥＭ像を観察する。以上のステップ中、高分解能断面ＴＥＭ像において、結晶部の大きさに変化がある場合、ａ−ｌｉｋｅ ＯＳと判定する。一方、以上のステップ中、高分解能断面ＴＥＭ像において、結晶部の大きさに変化がない場合、ｎｃ−ＯＳと判定する。 The observation of the high-resolution cross-sectional TEM image is performed by the following steps. First, a high-resolution cross-sectional TEM image is observed for 2 minutes at an electron beam irradiation amount of 5.5 × 10 4 e − / (nm 2 s) in a range of a diameter of 400 nm. Next, electron irradiation is performed for 10 minutes in a diameter range of 230 nm at an electron beam irradiation amount of 6.7 × 10 5 e − / (nm 2 s). Next, a high-resolution cross-sectional TEM image is observed by applying an electron beam dose of 5.5 × 10 4 e − / (nm 2 s) for 2 minutes in a diameter range of 400 nm. Next, electron irradiation is performed for 8 minutes in a diameter range of 230 nm at an electron beam irradiation amount of 6.7 × 10 5 e − / (nm 2 s). Finally, a high-resolution cross-sectional TEM image is observed by applying an electron beam dose of 5.5 × 10 4 e − / (nm 2 s) for 2 minutes in a diameter range of 400 nm. During the above steps, if there is a change in the size of the crystal part in the high-resolution cross-sectional TEM image, it is determined to be a-like OS. On the other hand, during the above steps, if the size of the crystal part does not change in the high-resolution cross-sectional TEM image, it is determined to be nc-OS.
成膜条件、および判定の結果を表２に示す。 Table 2 shows the film forming conditions and the determination results.
なお、試料Ｄは、他の試料と異なる装置を用いている。 Note that the sample D uses an apparatus different from that of the other samples.
表２より、ａ−ｌｉｋｅ ＯＳと判定された試料の密度は、５．０５ｇ／ｃｍ３から５．８５ｇ／ｃｍ３であった。また、ｎｃ−ＯＳと判定された試料の密度は、５．９１ｇ／ｃｍ３から６．１０ｇ／ｃｍ３であった。また、ａ−ｌｉｋｅ ＯＳと判定された試料の硬さは、６．１２ＧＰａから７．６１ＧＰａであった。また、ｎｃ−ＯＳと判定された試料の硬さは、７．７７ＧＰａから７．８５ＧＰａであった。即ち、ａ−ｌｉｋｅ ＯＳと比べて、ｎｃ−ＯＳは高密度、かつ硬質であることがわかる。 From Table 2, the density of the sample determined to be a-like OS was 5.05 g / cm 3 to 5.85 g / cm 3 . The density of the sample determined to be nc-OS was 5.91 g / cm 3 to 6.10 g / cm 3 . The hardness of the sample determined to be a-like OS was 6.12 GPa to 7.61 GPa. The hardness of the sample determined to be nc-OS was 7.77 GPa to 7.85 GPa. That is, it can be seen that the nc-OS has a higher density and is harder than the a-like OS.
次に、ａ−ｌｉｋｅ ＯＳとｎｃ−ＯＳとの性質を比較するため、新たに準備した試料Ｋおよび試料Ｌに対して二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による深さ方向における水素濃度プロファイルの測定を行った。なお、試料Ｋは、ａ−ｌｉｋｅ ＯＳである。また、試料Ｌは、試料Ｋと同じ条件で成膜したａ−ｌｉｋｅ ＯＳ上に、大気に暴露することなくｎｃ−ＯＳを成膜した積層構造である。 Next, in order to compare the properties of the a-like OS and the nc-OS, hydrogen in the depth direction by secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) was performed on the newly prepared samples K and L. The concentration profile was measured. The sample K is an a-like OS. In addition, the sample L has a stacked structure in which the nc-OS is formed over the a-like OS formed under the same conditions as the sample K without being exposed to the air.
結果を図３８に示す。図３８（Ａ）に試料Ｋの水素濃度プロファイルを示し、図３８（Ｂ）に試料Ｌの水素濃度プロファイルを示す。図３８（Ａ）においては、ａ−ｌｉｋｅ ＯＳ中の水素濃度が１×１０２２ａｔｏｍｓ／ｃｍ３を超える領域を有することがわかる。一方、図３８（Ｂ）においては、ａ−ｌｉｋｅ ＯＳ中の水素濃度が５×１０２０ａｔｏｍｓ／ｃｍ３から２×１０２１ａｔｏｍｓ／ｃｍ３となる領域を有し、またｎｃ−ＯＳ中の水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３から７×１０１９ａｔｏｍｓ／ｃｍ３となる領域を有することがわかる。 The results are shown in Fig. 38. 38A shows the hydrogen concentration profile of Sample K, and FIG. 38B shows the hydrogen concentration profile of Sample L. In FIG. 38A, it is found that there is a region where the hydrogen concentration in the a-like OS exceeds 1 × 10 22 atoms / cm 3 . On the other hand, in FIG. 38B, there is a region where the hydrogen concentration in the a-like OS is from 5 × 10 20 atoms / cm 3 to 2 × 10 21 atoms / cm 3, and the hydrogen in the nc-OS is also present. It can be seen that there is a region having a concentration of 5 × 10 19 atoms / cm 3 to 7 × 10 19 atoms / cm 3 .
したがって、ａ−ｌｉｋｅ ＯＳはｎｃ−ＯＳと比べると成膜直後における水素濃度が高いことがわかる。また、ｎｃ−ＯＳでキャップすることによりａ−ｌｉｋｅ ＯＳ中の水素濃度が低くなることから、ａ−ｌｉｋｅ ＯＳは大気暴露時に大気中の水分などを吸収する性質を有することが示唆される。 Therefore, it can be seen that the a-like OS has a higher hydrogen concentration immediately after film formation than the nc-OS. Moreover, since the hydrogen concentration in the a-like OS is lowered by capping with the nc-OS, it is suggested that the a-like OS has a property of absorbing moisture in the air when exposed to the air.
＜成膜モデル＞
以下では、ＣＡＡＣ−ＯＳの成膜モデルの一例について説明する。
<Deposition model>
Hereinafter, an example of a film formation model of the CAAC-OS will be described.
図３は、スパッタリング法によりＣＡＡＣ−ＯＳが成膜される様子を示した成膜室内の模式図である。 FIG. 3 is a schematic view of the inside of a film forming chamber showing a state in which a CAAC-OS is formed by a sputtering method.
ターゲット２３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲット２３０と向かい合う位置には、複数のマグネットが配置される。該複数のマグネットによって磁場が生じている。マグネットの配置や構成などについては、上述した成膜室の記載を参照する。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。 The target 230 is adhered to the backing plate. A plurality of magnets are arranged at positions facing the target 230 via the backing plate. A magnetic field is generated by the plurality of magnets. For the arrangement and configuration of the magnets, refer to the above description of the film forming chamber. A sputtering method that uses a magnetic field of a magnet to increase the film formation rate is called a magnetron sputtering method.
ターゲット２３０は、多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。なお、劈開面の詳細については後述する。 The target 230 has a polycrystalline structure, and one of the crystal grains includes a cleavage plane. The details of the cleavage plane will be described later.
基板２２０は、ターゲット２３０と向かい合うように配置しており、その距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット２３０に一定以上の電圧を印加することで、放電が始まり、プラズマが確認される。なお、ターゲット２３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン２０１が生じる。イオン２０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。 The substrate 220 is arranged so as to face the target 230, and its distance d (also referred to as a target-substrate distance (T-S distance)) is 0.01 m or more and 1 m or less, preferably 0.02 m or more 0. It should be less than 0.5 m. Most of the inside of the film formation chamber is filled with a film formation gas (eg, oxygen, argon, or a mixed gas containing oxygen at a rate of 5% by volume or more), and is 0.01 Pa to 100 Pa, preferably 0.1 Pa to 10 Pa. Is controlled. Here, by applying a voltage above a certain level to the target 230, discharge is started and plasma is confirmed. A high density plasma region is formed near the target 230 by the magnetic field. In the high density plasma region, the film formation gas is ionized to generate ions 201. The ions 201 are, for example, oxygen cations (O + ) and argon cations (Ar + ).
イオン２０１は、電界によってターゲット２３０側に加速され、やがてターゲット２３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット２００ａおよびペレット２００ｂが剥離し、叩き出される。なお、ペレット２００ａおよびペレット２００ｂは、イオン２０１の衝突の衝撃によって、構造に歪みが生じる場合がある。 The ions 201 are accelerated toward the target 230 side by the electric field and eventually collide with the target 230. At this time, the pellets 200a and the pellets 200b, which are flat-plate-like or pellet-like sputtered particles, are peeled off from the cleavage plane and are knocked out. Note that the pellets 200a and 200b may be distorted in structure due to the impact of collision of the ions 201.
ペレット２００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。また、ペレット２００ｂは、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。なお、ペレット２００ａおよびペレット２００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレットと呼ぶ。ペレットの平面の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（正三角形）が２個合わさった四角形（ひし形）となる場合もある。 The pellet 200a is a flat-plate-like or pellet-like sputtered particle having a plane of a triangle, for example, an equilateral triangle. The pellet 200b is a flat-plate-like or pellet-like sputtered particle having a hexagonal plane, for example, a regular hexagonal plane. Note that flat plate-like or pellet-like sputtered particles such as the pellet 200a and the pellet 200b are collectively referred to as a pellet. The planar shape of the pellet is not limited to a triangle or a hexagon, and may be a shape in which a plurality of triangles are combined, for example. For example, there may be a case where a quadrangle (diamond) is formed by combining two triangles (regular triangles).
ペレットは、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、ペレットの厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレットは、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレットは、幅を１ｎｍ以上３ｎｍ以下、好ましくは１．２ｎｍ以上２ｎｍ以下とする。 The thickness of the pellet is determined according to the type of film forming gas. Although the reason will be described later, it is preferable that the pellets have a uniform thickness. Further, it is preferable that the sputtered particles are in the form of pellets having a small thickness, rather than being in the form of thick dice. For example, the pellet has a thickness of 0.4 nm or more and 1 nm or less, preferably 0.6 nm or more and 0.8 nm or less. Further, for example, the width of the pellet is 1 nm or more and 3 nm or less, preferably 1.2 nm or more and 2 nm or less.
ペレットは、プラズマを通過する際に電荷を受け取ることで、側面が負または正に帯電する場合がある。ペレットは、側面に酸素原子を有し、当該酸素原子が負に帯電する可能性がある。例えば、ペレット２００ａが、側面に負に帯電した酸素原子を有する例を図４に示す。このように、側面が同じ極性の電荷を帯びることにより、電荷同士の反発が起こり、平板状の形状を維持することが可能となる。なお、ＣＡＡＣ−ＯＳが、Ｉｎ−Ｇａ−Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。または、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する可能性がある。 The pellet may be negatively or positively charged on its side surface by receiving an electric charge when passing through the plasma. The pellet has oxygen atoms on the side surface, and the oxygen atom may be negatively charged. For example, FIG. 4 shows an example in which the pellet 200a has negatively charged oxygen atoms on its side surface. As described above, the side surfaces are charged with the same polarity charges, so that the charges repel each other and the flat shape can be maintained. Note that when the CAAC-OS is an In—Ga—Zn oxide, the oxygen atom bonded to the indium atom may be negatively charged. Alternatively, an oxygen atom bonded to an indium atom, a gallium atom, or a zinc atom may be negatively charged.
図３に示すように、例えば、ペレット２００ａは、プラズマ中を凧のように飛翔し、ひらひらと基板２２０上まで舞い上がっていく。ペレット２００ａは電荷を帯びているため、ほかのペレットが既に堆積している領域が近づくと、斥力が生じる。ここで、基板２２０の上面では、基板２２０の上面に平行な向きの磁場（水平磁場ともいう。）が生じている。また、基板２２０およびターゲット２３０間には、電位差が与えられているため、基板２２０からターゲット２３０に向けて電流が流れている。したがって、ペレット２００ａは、基板２２０の上面において、磁場および電流の作用によって、力（ローレンツ力）を受ける（図５参照。）。このことは、フレミングの左手の法則によって理解できる。 As shown in FIG. 3, for example, the pellet 200a flies in the plasma like a kite and soars to the top of the substrate 220. Since the pellet 200a is charged, a repulsive force is generated when a region where another pellet is already deposited approaches. Here, a magnetic field in a direction parallel to the upper surface of the substrate 220 (also referred to as a horizontal magnetic field) is generated on the upper surface of the substrate 220. In addition, since a potential difference is applied between the substrate 220 and the target 230, a current flows from the substrate 220 toward the target 230. Therefore, the pellet 200a receives a force (Lorentz force) on the upper surface of the substrate 220 by the action of the magnetic field and the current (see FIG. 5). This can be understood by Fleming's left-hand rule.
ペレットは、原子一つと比べると質量が大きい。そのため、基板２２０の上面を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが磁場および電流の作用で生じる力である可能性がある。なお、ペレットに与える力を大きくするためには、基板２２０の上面において、基板２２０の上面に平行な向きの磁場の磁束密度が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ましくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基板２２０の上面において、基板２２０の上面に平行な向きの磁場が、基板２２０の上面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上、より好ましくは５倍以上となる領域を設けるとよい。 The pellet has a larger mass than one atom. Therefore, in order to move the upper surface of the substrate 220, it is important to apply some force from the outside. One of the forces may be a force generated by the action of a magnetic field and an electric current. Note that in order to increase the force applied to the pellet, the magnetic flux density of the magnetic field in the direction parallel to the upper surface of the substrate 220 is 10 G or more, preferably 20 G or more, more preferably 30 G or more, and more preferably on the upper surface of the substrate 220. It is preferable to provide a region of 50 G or more. Alternatively, on the upper surface of the substrate 220, the magnetic field in the direction parallel to the upper surface of the substrate 220 is 1.5 times or more, preferably 2 times or more, more preferably 3 times or more, the magnetic field in the direction perpendicular to the upper surface of the substrate 220. More preferably, it is preferable to provide a region of 5 times or more.
このとき、マグネットユニットまたは／および基板２２０が相対的に移動すること、または回転することによって、基板２２０の上面における水平磁場の向きは変化し続ける。したがって、基板２２０の上面において、ペレットは、様々な方向への力を受け、様々な方向へ移動することができる。 At this time, the direction of the horizontal magnetic field on the upper surface of the substrate 220 continues to change due to the relative movement or rotation of the magnet unit or / and the substrate 220. Therefore, on the upper surface of the substrate 220, the pellets can receive forces in various directions and move in various directions.
また、基板２２０は加熱されており、ペレットと基板２２０との間で摩擦などの抵抗が小さい状態となっている。その結果、図６（Ａ）に示すように、ペレット２００ａは、基板２２０の上面を滑空するように移動する。ペレット２００ａの移動は、平板面を基板２２０に向けた状態で起こる。その後、図６（Ｂ）に示すように、既に堆積しているほかのペレットの側面まで到達すると、側面同士が結合し、基板２２０に固着する。このとき、酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ−ＯＳ中の酸素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−ＯＳとなる。 Further, the substrate 220 is heated, and the resistance such as friction between the pellet and the substrate 220 is small. As a result, as shown in FIG. 6A, the pellet 200a moves so as to glide over the upper surface of the substrate 220. The movement of the pellet 200a occurs with the flat plate surface facing the substrate 220. After that, as shown in FIG. 6B, when the side surfaces of the other pellets already deposited reach the side surfaces, the side surfaces are bonded and fixed to the substrate 220. At this time, oxygen atoms are desorbed. The released oxygen atoms may fill oxygen vacancies in the CAAC-OS, so that the CAAC-OS has a low density of defect states.
また、ペレットが基板２２０上で加熱されることにより、原子が再配列し、イオン２０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレットは、ほぼ単結晶となる。ペレットがほぼ単結晶となることにより、ペレット同士が結合した後に加熱されたとしても、ペレット自体の伸縮はほとんど起こり得ない。したがって、ペレット間の隙間が広がることで結晶粒界などの欠陥を形成し、クレバス化することがない。 Further, when the pellet is heated on the substrate 220, atoms are rearranged and the structural distortion caused by the collision of the ions 201 is relaxed. The strain-relaxed pellet becomes almost a single crystal. Since the pellets become almost single crystals, even if the pellets are heated after being bonded to each other, the expansion and contraction of the pellet itself can hardly occur. Therefore, the gaps between the pellets are not widened to form defects such as crystal grain boundaries, thus preventing crevice formation.
ターゲット２３０をイオン２０１でスパッタした際に、ペレットだけでなく、酸化亜鉛などが飛び出す場合がある。酸化亜鉛はペレットよりも軽量であるため、先に基板２２０の上面に到達する。そして、０．１ｎｍ以上１０ｎｍ以下、０．２ｎｍ以上５ｎｍ以下、または０．５ｎｍ以上２ｎｍ以下の酸化亜鉛層２０２を形成する。図３４に断面模式図を示す。なお、基板２２０は説明を省略する。 When the target 230 is sputtered with the ions 201, not only pellets but also zinc oxide or the like may pop out. Since zinc oxide is lighter in weight than pellets, it reaches the upper surface of the substrate 220 first. Then, the zinc oxide layer 202 having a thickness of 0.1 nm to 10 nm, 0.2 nm to 5 nm, or 0.5 nm to 2 nm is formed. FIG. 34 shows a schematic sectional view. The description of the substrate 220 is omitted.
図３４（Ａ）に示すように、酸化亜鉛層２０２上にはペレット２０５ａと、ペレット２０５ｂと、が堆積する。ここで、ペレット２０５ａとペレット２０５ｂとは、互いに側面が接するように配置している。また、ペレット２０５ｃは、ペレット２０５ｂ上に堆積した後、ペレット２０５ｂ上を滑るように移動する。また、ペレット２０５ａの別の側面において、酸化亜鉛とともにターゲットから飛び出した複数の粒子２０３が基板２２０の加熱により結晶化し、領域２０５ａ１を形成する。なお、複数の粒子２０３は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。 As shown in FIG. 34A, pellets 205a and pellets 205b are deposited over the zinc oxide layer 202. Here, the pellet 205a and the pellet 205b are arranged such that their side surfaces are in contact with each other. Further, the pellet 205c is slid on the pellet 205b after being deposited on the pellet 205b. In addition, on another side surface of the pellet 205a, the plurality of particles 203 which are ejected from the target together with zinc oxide are crystallized by heating the substrate 220 to form a region 205a1. Note that the plurality of particles 203 may contain oxygen, zinc, indium, gallium, or the like.
そして、図３４（Ｂ）に示すように、領域２０５ａ１は、ペレット２０５ａと同化し、ペレット２０５ａ２となる。また、ペレット２０５ｃは、その側面がペレット２０５ｂの別の側面と接するように配置する。 Then, as shown in FIG. 34B, the region 205a1 is integrated with the pellet 205a and becomes a pellet 205a2. Further, the pellet 205c is arranged such that its side surface is in contact with another side surface of the pellet 205b.
次に、図３４（Ｃ）に示すように、さらにペレット２０５ｄがペレット２０５ａ２上およびペレット２０５ｂ上に堆積した後、ペレット２０５ａ２上およびペレット２０５ｂ上を滑るように移動する。また、ペレット２０５ｃの別の側面に向けて、さらにペレット２０５ｅが酸化亜鉛層２０２上を滑るように移動する。 Next, as shown in FIG. 34C, after the pellet 205d is further deposited on the pellet 205a2 and the pellet 205b, the pellet 205d slides over the pellet 205a2 and the pellet 205b. Further, the pellet 205e further slides on the zinc oxide layer 202 toward another side surface of the pellet 205c.
そして、図３４（Ｄ）に示すように、ペレット２０５ｄは、その側面がペレット２０５ａ２の側面と接するように配置する。また、ペレット２０５ｅは、その側面がペレット２０５ｃの別の側面と接するように配置する。また、ペレット２０５ｄの別の側面において、酸化亜鉛とともにターゲットから飛び出した複数の粒子２０３が基板２２０の加熱により結晶化し、領域２０５ｄ１を形成する。 Then, as shown in FIG. 34D, the pellet 205d is arranged so that its side surface is in contact with the side surface of the pellet 205a2. Further, the pellet 205e is arranged such that its side surface is in contact with another side surface of the pellet 205c. In addition, on another side surface of the pellet 205d, the plurality of particles 203 which are ejected from the target together with zinc oxide are crystallized by heating the substrate 220 to form a region 205d1.
以上のように、堆積したペレット同士が接するように配置すること、およびペレットの側面において結晶成長が起こること、などを繰り返すことにより、基板２２０上にＣＡＡＣ−ＯＳを形成することができる。 As described above, the CAAC-OS can be formed over the substrate 220 by arranging the deposited pellets so that they are in contact with each other and repeating crystal growth on the side surfaces of the pellets.
また、ペレットの隙間が極めて小さくなることで、あたかも一つの大きなペレットが形成される場合がある。大きなペレットは、単結晶構造を有する。例えば、大きなペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。したがって、トランジスタのチャネル形成領域が、大きなペレットよりも小さい場合、チャネル形成領域として単結晶構造を有する領域を用いることができる。また、ペレットが大きくなることで、トランジスタのチャネル形成領域、ソース領域およびドレイン領域として単結晶構造を有する領域を用いることができる場合がある。 Further, since the gap between the pellets is extremely small, one large pellet may be formed. Large pellets have a single crystal structure. For example, the size of a large pellet may be 10 nm or more and 200 nm or less, 15 nm or more and 100 nm or less, or 20 nm or more and 50 nm or less as viewed from above. Therefore, when the channel formation region of the transistor is smaller than that of a large pellet, a region having a single crystal structure can be used as the channel formation region. In addition, since the size of the pellet is increased, a region having a single crystal structure can be used as a channel formation region, a source region, and a drain region of a transistor in some cases.
このように、トランジスタのチャネル形成領域などが、単結晶構造を有する領域に形成されることによって、トランジスタの周波数特性を高くすることができる場合がある。 As described above, the channel formation region of the transistor or the like is formed in a region having a single crystal structure, whereby the frequency characteristics of the transistor can be improved in some cases.
以上のようなモデルにより、ペレットが基板２２０上に堆積していくと考えられる。したがって、エピタキシャル成長とは異なり、被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることがわかる。例えば、基板２２０の上面（被形成面）の構造が非晶質構造であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。 It is considered that the pellets are deposited on the substrate 220 according to the above model. Therefore, unlike the epitaxial growth, it is found that the CAAC-OS can be formed even when the formation surface does not have a crystal structure. For example, the CAAC-OS can be deposited even if the structure of the upper surface (formation surface) of the substrate 220 is an amorphous structure.
また、ＣＡＡＣ−ＯＳは、被形成面である基板２２０の上面に凹凸がある場合でも、その形状に沿ってペレットが配列することがわかる。例えば、基板２２０の上面が原子レベルで平坦な場合、ペレットはａｂ面と平行な平面である平板面を下に向けて並置するため、厚さが均一で平坦、かつ高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なることで、ＣＡＡＣ−ＯＳを得ることができる。 Further, it is found that in the CAAC-OS, even when there is unevenness on the upper surface of the substrate 220 which is a formation surface, the pellets are arranged along the shape. For example, when the upper surface of the substrate 220 is flat at the atomic level, the pellets are juxtaposed with their flat plate surfaces, which are parallel to the ab plane, facing downward, so that a layer with a uniform thickness and high crystallinity is formed. It is formed. Then, the layers are stacked in n stages (n is a natural number), whereby the CAAC-OS can be obtained.
一方、基板２２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳは、ペレットが凸面に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板２２０が凹凸を有するため、ＣＡＡＣ−ＯＳは、ペレット間に隙間が生じやすい場合がある。ただし、ペレット間で分子間力が働き、凹凸があってもペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても高い結晶性を有するＣＡＡＣ−ＯＳとすることができる。 On the other hand, even when the upper surface of the substrate 220 has unevenness, the CAAC-OS has a structure in which n layers (n is a natural number) of stacked pellets are stacked along the convex surface. Since the substrate 220 has unevenness, the CAAC-OS might easily have a gap between the pellets. However, the intermolecular force acts between the pellets, and the pellets are arranged so that the gap between the pellets is as small as possible even if there is unevenness. Therefore, a CAAC-OS having high crystallinity even if there is unevenness can be obtained.
したがって、ＣＡＡＣ−ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜が可能である。 Therefore, the CAAC-OS does not require laser crystallization and can form a uniform film even on a large-area glass substrate or the like.
このようなモデルによってＣＡＡＣ−ＯＳが成膜されるため、スパッタ粒子が厚みのないペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合、基板２２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合がある。 Since the CAAC-OS is formed by such a model, it is preferable that the sputtered particles have a thin pellet shape. Note that when the sputtered particles have a thick dice shape, the surface facing the substrate 220 is not constant and the thickness and crystal orientation may not be uniform.
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性を有するＣＡＡＣ−ＯＳを得ることができる。 With the above-described film formation model, a CAAC-OS having high crystallinity can be obtained even on the formation surface having an amorphous structure.
＜劈開面＞
以下では、ＣＡＡＣ−ＯＳの成膜モデルにおいて記載のターゲットの劈開面について説明する。
<Cleaved surface>
Hereinafter, the cleavage plane of the target described in the film formation model of the CAAC-OS will be described.
まずは、ターゲットの劈開面について図７を用いて説明する。図７に、ＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図７（Ａ）は、ｃ軸を上向きとし、ｂ軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造を示す。また、図７（Ｂ）は、ｃ軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造を示す。 First, the cleavage plane of the target will be described with reference to FIG. FIG. 7 shows the structure of a crystal of InGaZnO 4 . Note that FIG. 7A illustrates a structure in which a crystal of InGaZnO 4 is observed from a direction parallel to the b axis with the c axis facing upward. Further, FIG. 7B shows a structure in which a crystal of InGaZnO 4 is observed from a direction parallel to the c-axis.
ＩｎＧａＺｎＯ４の結晶の各結晶面における劈開に必要なエネルギーを、第一原理計算により算出する。なお、計算には、擬ポテンシャルと、平面波基底を用いた密度汎関数プログラム（ＣＡＳＴＥＰ）を用いる。なお、擬ポテンシャルには、ウルトラソフト型の擬ポテンシャルを用いる。また、汎関数には、ＧＧＡ ＰＢＥを用いる。また、カットオフエネルギーは４００ｅＶとする。 The energy required for cleavage at each crystal plane of the InGaZnO 4 crystal is calculated by the first principle calculation. For the calculation, a pseudo-potential and a density functional program (CASTEP) using a plane wave basis are used. An ultra-soft type pseudopotential is used as the pseudopotential. In addition, GGA PBE is used as the functional. The cutoff energy is 400 eV.
初期状態における構造のエネルギーは、セルサイズを含めた構造最適化を行った後に導出する。また、各面で劈開後の構造のエネルギーは、セルサイズを固定した状態で、原子配置の構造最適化を行った後に導出する。 The energy of the structure in the initial state is derived after performing the structure optimization including the cell size. The energy of the structure after cleavage on each surface is derived after the structure optimization of atomic arrangement is performed with the cell size fixed.
図７に示したＩｎＧａＺｎＯ４の結晶の構造をもとに、第１の面、第２の面、第３の面、第４の面のいずれかで劈開した構造を作製し、セルサイズを固定した構造最適化計算を行う。ここで、第１の面は、Ｇａ−Ｚｎ−Ｏ層とＩｎ−Ｏ層との間の結晶面であり、（０ ０ １）面（またはａｂ面）に平行な結晶面である（図７（Ａ）参照。）。第２の面は、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間の結晶面であり、（０ ０ １）面（またはａｂ面）に平行な結晶面である（図７（Ａ）参照。）。第３の面は、（１ １ ０）面に平行な結晶面である（図７（Ｂ）参照。）。第４の面は、（１ ０ ０）面（またはｂｃ面）に平行な結晶面である（図７（Ｂ）参照。）。 Based on the structure of the InGaZnO 4 crystal shown in FIG. 7, a structure in which a cleavage plane is cleaved at any of the first surface, the second surface, the third surface, and the fourth surface is manufactured, and the cell size is fixed. Perform the optimized structure optimization. Here, the first plane is a crystal plane between the Ga—Zn—O layer and the In—O layer, which is parallel to the (0 0 1) plane (or the ab plane) (FIG. 7). (See (A)). The second plane is a crystal plane between the Ga—Zn—O layer and the Ga—Zn—O layer, and is a crystal plane parallel to the (0 0 1) plane (or the ab plane) (FIG. 7 ( See A).). The third plane is a crystal plane parallel to the (1 10) plane (see FIG. 7B). The fourth plane is a crystal plane parallel to the (100) plane (or the bc plane) (see FIG. 7B).
以上のような条件で、各面で劈開後の構造のエネルギーを算出する。次に、劈開後の構造のエネルギーと初期状態における構造のエネルギーとの差を、劈開面の面積で除すことで、各面における劈開しやすさの尺度である劈開エネルギーを算出する。なお、構造のエネルギーは、構造に含まれる原子と電子に対して、電子の運動エネルギーと、原子間、原子−電子間、および電子間の相互作用と、を考慮したエネルギーである。 Under the above conditions, the energy of the structure after cleavage on each surface is calculated. Next, the difference between the energy of the structure after cleavage and the energy of the structure in the initial state is divided by the area of the cleavage plane to calculate the cleavage energy, which is a measure of the ease of cleavage on each plane. Note that the energy of a structure is energy that takes into account the kinetic energy of electrons and the interaction between atoms, between atoms and electrons, and between electrons with respect to atoms and electrons included in the structure.
計算の結果、第１の面の劈開エネルギーは２．６０Ｊ／ｍ２、第２の面の劈開エネルギーは０．６８Ｊ／ｍ２、第３の面の劈開エネルギーは２．１８Ｊ／ｍ２、第４の面の劈開エネルギーは２．１２Ｊ／ｍ２であることがわかった（下表参照。）。 As a result of the calculation, the cleavage energy of the first surface is 2.60 J / m 2 , the cleavage energy of the second surface is 0.68 J / m 2 , and the cleavage energy of the third surface is 2.18 J / m 2 . It was found that the cleavage energy of the surface of No. 4 was 2.12 J / m 2 (see the table below).
この計算により、図７に示したＩｎＧａＺｎＯ４の結晶の構造において、第２の面における劈開エネルギーが最も低くなる。即ち、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間が最も劈開しやすい面（劈開面）であることがわかる。したがって、本明細書において、劈開面と記載する場合、最も劈開しやすい面である第２の面のことを示す。 According to this calculation, in the structure of the InGaZnO 4 crystal shown in FIG. 7, the cleavage energy on the second surface is the lowest. That is, it can be seen that the surface between the Ga—Zn—O layer and the Ga—Zn—O layer is the surface that is most easily cleaved (cleavage surface). Therefore, in this specification, the term “cleavage plane” refers to the second plane which is the plane most easily cleaved.
Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間である第２の面に劈開面を有するため、図７（Ａ）に示すＩｎＧａＺｎＯ４の結晶は、二つの第２の面と等価な面で分離することができる。したがって、ターゲットにイオンなどを衝突させる場合、もっとも劈開エネルギーの低い面で劈開したウェハース状のユニット（我々はこれをペレットと呼ぶ。）が最小単位となって飛び出してくると考えられる。その場合、ＩｎＧａＺｎＯ４のペレットは、Ｇａ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層となる。 Since the second plane between the Ga—Zn—O layer and the Ga—Zn—O layer has a cleavage plane, the InGaZnO 4 crystal shown in FIG. 7A is equivalent to the two second planes. Can be separated in various ways. Therefore, when the target is bombarded with ions or the like, it is considered that the wafer-shaped unit (we call this pellet) cleaved at the surface with the lowest cleavage energy jumps out as the minimum unit. In that case, the InGaZnO 4 pellet has three layers of a Ga—Zn—O layer, an In—O layer, and a Ga—Zn—O layer.
また、第１の面（Ｇａ−Ｚｎ−Ｏ層とＩｎ−Ｏ層との間の結晶面であり、（０ ０ １）面（またはａｂ面）に平行な結晶面）よりも、第３の面（１ １ ０）面に平行な結晶面）、第４の面（（１ ０ ０）面（またはｂｃ面）に平行な結晶面）の劈開エネルギーが低いことから、ペレットの平面形状は三角形状または六角形状が多いことが示唆される。 In addition, the third plane is more than the first plane (the crystal plane between the Ga—Zn—O layer and the In—O layer and parallel to the (0 0 1) plane (or the ab plane)). Since the cleavage energy of the crystal plane parallel to the plane (1 1 0) plane) and the fourth plane (crystal plane parallel to the (1 0 0) plane (or bc plane)) is low, the planar shape of the pellet is triangular. It is suggested that there are many shapes or hexagonal shapes.
なお、ターゲットから剥離したペレットは損傷領域を含むことが示唆される。ペレットに含まれる損傷領域は、損傷によって生じた欠陥に酸素を反応させることで修復できる場合がある。 It is suggested that the pellet peeled from the target contains a damaged region. Damaged areas contained in the pellet may be repaired by reacting defects caused by damage with oxygen.
以上の計算により、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を含むターゲットをスパッタすると、劈開面から剥離し、ペレットが形成されることがわかる。一方、劈開面を有さないターゲットの他の構造の領域をスパッタしてもペレットは形成されず、ペレットよりも微細な原子レベルの大きさのスパッタ粒子が形成される。該スパッタ粒子は、ペレットと比べて小さいため、スパッタリング装置に接続されている真空ポンプを介して排気されると考えられる。したがって、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を含むターゲットをスパッタした場合、様々な大きさ、形状の粒子が基板まで飛翔し、堆積することで成膜されるモデルは考えにくい。スパッタされたペレットが堆積してＣＡＡＣ−ＯＳを成膜する図３などに記載のモデルが道理に適っている。 From the above calculation, it is found that when a target including a crystal of InGaZnO 4 having a homologous structure is sputtered, the target is separated from the cleavage plane and a pellet is formed. On the other hand, pellets are not formed even if a region having another structure of the target that does not have a cleavage plane is sputtered, and sputtered particles finer than the pellet and having an atomic level size are formed. Since the sputtered particles are smaller than the pellets, it is considered that the sputtered particles are exhausted through a vacuum pump connected to the sputtering device. Therefore, when a target including InGaZnO 4 crystals having a homologous structure is sputtered, it is difficult to think of a model in which particles of various sizes and shapes fly to the substrate and are deposited. The model described in FIG. 3 or the like in which the sputtered pellets are deposited to form the CAAC-OS is suitable.
このようにして成膜されたＣＡＡＣ−ＯＳの密度は、単結晶ＯＳと同程度の密度を有する。例えば、ＩｎＧａＺｎＯ４のホモロガス構造を有する単結晶ＯＳの密度は６．３６ｇ／ｃｍ３であるのに対し、同程度の原子数比であるＣＡＡＣ−ＯＳの密度は６．３ｇ／ｃｍ３程度となる。 The density of the CAAC-OS formed in this manner is about the same as that of the single crystal OS. For example, the density of a single crystal OS having a homologous structure of InGaZnO 4 is 6.36 g / cm 3 , whereas the density of a CAAC-OS having a similar atomic number ratio is about 6.3 g / cm 3. .
＜組成＞
以下では、ＣＡＡＣ−ＯＳの組成について説明する。なお、組成の説明には、ＣＡＡＣ−ＯＳとなる酸化物半導体であるＩｎ−Ｍ−Ｚｎ酸化物の場合を例示する。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。
<Composition>
The composition of the CAAC-OS will be described below. Note that in the description of the composition, the case of an In-M-Zn oxide which is an oxide semiconductor serving as a CAAC-OS is illustrated. Note that the element M is aluminum, gallium, yttrium, tin, or the like. Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, yttrium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, and tungsten.
図８は、各頂点にＩｎ、ＭまたはＺｎを配置した三角図である。また、図中の［Ｉｎ］はＩｎの原子濃度を示し、［Ｍ］は元素Ｍの原子濃度を示し、［Ｚｎ］はＺｎの原子濃度を示す。 FIG. 8 is a triangular diagram in which In, M, or Zn is arranged at each vertex. In addition, in the figure, [In] indicates the atomic concentration of In, [M] indicates the atomic concentration of the element M, and [Zn] indicates the atomic concentration of Zn.
Ｉｎ−Ｍ−Ｚｎ酸化物の結晶はホモロガス構造を有することが知られており、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは自然数。）で示される。また、ＩｎとＭとを置き換えることが可能であるため、Ｉｎ１＋αＭ１−αＯ３（ＺｎＯ）ｍで示すこともできる。これは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：１、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：２、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：３、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：４、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：５と表記した破線で示される組成である。なお、破線上の太線は、例えば、原料となる酸化物を混合し、１３５０℃で焼成した場合に固溶体となりうる組成である。 Crystals of In-M-Zn oxide is known to have a homologous structure, represented by InMO 3 (ZnO) m (m is a natural number.). Since In and M can be replaced with each other, In 1 + α M 1-α O 3 (ZnO) m can also be used. This is [In]: [M]: [Zn] = 1 + α: 1-α: 1, [In]: [M]: [Zn] = 1 + α: 1-α: 2, [In]: [M] : [Zn] = 1 + α: 1-α: 3, [In]: [M]: [Zn] = 1 + α: 1-α: 4, and [In]: [M]: [Zn] = 1 + α: 1- The composition is shown by a broken line represented by α: 5. It should be noted that the thick line on the broken line is, for example, a composition that can be a solid solution when the raw material oxides are mixed and fired at 1350 ° C.
よって、上述の固溶体となりうる組成に近づけることで、大きい単結晶構造の領域を有するＣＡＡＣ−ＯＳを得ることができる。 Therefore, a CAAC-OS having a large single crystal structure region can be obtained by bringing the composition into a solid solution as described above.
ところで、ＣＡＡＣ−ＯＳを成膜する際には、被成膜面である基板表面の加熱、または空間加熱などの影響で、ソースとなるターゲットなどの組成と膜の組成とが異なる場合がある。例えば、酸化亜鉛は、酸化インジウムや酸化ガリウムなどと比べて昇華しやすいため、ソースと膜との組成のずれが生じやすい。したがって、あらかじめ組成の変化を考慮したソースを選択することが好ましい。なお、ソースと膜との組成のずれ量は、温度以外にも圧力や成膜に用いるガスなどの影響でも変化する。 By the way, when a CAAC-OS film is formed, the composition of a target or the like serving as a source and the composition of a film may be different due to the effect of heating of a substrate surface which is a deposition surface or space heating. For example, zinc oxide is more likely to sublime than indium oxide, gallium oxide, or the like, and thus a composition difference between a source and a film is likely to occur. Therefore, it is preferable to select the source in consideration of the change in composition in advance. Note that the amount of misalignment between the composition of the source and the film changes depending on the pressure, the gas used for film formation, and the like in addition to temperature.
＜成膜装置＞
以下では、上述したＣＡＡＣ−ＯＳを成膜することが可能な成膜室を有する成膜装置について説明する。
<Film forming device>
Hereinafter, a film forming apparatus including a film forming chamber in which the above CAAC-OS can be formed will be described.
まずは、成膜時などに膜中に不純物の混入が少ない成膜装置の構成について図９および図１０を用いて説明する。 First, a structure of a film forming apparatus in which impurities are less mixed into the film at the time of forming a film will be described with reference to FIGS. 9 and 10.
図９は、枚葉式マルチチャンバーの成膜装置７００の上面図を模式的に示している。成膜装置７００は、基板を収容するカセットポート７６１と、基板のアライメントを行うアライメントポート７６２と、を備える大気側基板供給室７０１と、大気側基板供給室７０１から、基板を搬送する大気側基板搬送室７０２と、基板の搬入を行い、かつ室内の圧力を大気圧から減圧、または減圧から大気圧へ切り替えるロードロック室７０３ａと、基板の搬出を行い、かつ室内の圧力を減圧から大気圧、または大気圧から減圧へ切り替えるアンロードロック室７０３ｂと、真空中の基板の搬送を行う搬送室７０４と、基板の加熱を行う基板加熱室７０５と、ターゲットが配置され成膜を行う成膜室７０６ａ、７０６ｂおよび７０６ｃと、を有する。なお、成膜室７０６ａ、７０６ｂおよび７０６ｃは、例えば、図１（Ａ）または図２（Ａ）などに示した成膜室１０１の構成を参酌することができる。 FIG. 9 schematically shows a top view of a single-wafer multi-chamber film forming apparatus 700. The film forming apparatus 700 includes an atmosphere-side substrate supply chamber 701 that includes a cassette port 761 that accommodates a substrate and an alignment port 762 that performs substrate alignment, and an atmosphere-side substrate that conveys the substrate from the atmosphere-side substrate supply chamber 701. A transfer chamber 702, a load-lock chamber 703a for loading a substrate and switching the pressure in the chamber from atmospheric pressure to a reduced pressure or from a reduced pressure to an atmospheric pressure, and carrying out a substrate and reducing the pressure in the chamber from the reduced pressure to the atmospheric pressure, Alternatively, an unload lock chamber 703b for switching from atmospheric pressure to a reduced pressure, a transfer chamber 704 for transferring a substrate in vacuum, a substrate heating chamber 705 for heating the substrate, and a film forming chamber 706a for forming a film with a target arranged therein. , 706b and 706c. Note that the film formation chambers 706a, 706b, and 706c can refer to the structure of the film formation chamber 101 illustrated in FIG. 1A or FIG. 2A, for example.
また、大気側基板搬送室７０２は、ロードロック室７０３ａおよびアンロードロック室７０３ｂと接続され、ロードロック室７０３ａおよびアンロードロック室７０３ｂは、搬送室７０４と接続され、搬送室７０４は、基板加熱室７０５、成膜室７０６ａ、成膜室７０６ｂおよび成膜室７０６ｃと接続する。 Further, the atmosphere-side substrate transfer chamber 702 is connected to the load lock chamber 703a and the unload lock chamber 703b, the load lock chamber 703a and the unload lock chamber 703b are connected to the transfer chamber 704, and the transfer chamber 704 is used for heating the substrate. The chamber 705, the film formation chamber 706a, the film formation chamber 706b, and the film formation chamber 706c are connected to each other.
なお、各室の接続部にはゲートバルブ７６４が設けられており、大気側基板供給室７０１と、大気側基板搬送室７０２を除き、各室を独立して真空状態に保持することができる。また、大気側基板搬送室７０２および搬送室７０４は、搬送ロボット７６３を有し、基板を搬送することができる。 Note that a gate valve 764 is provided at a connection portion of each chamber, and each chamber can be independently kept in a vacuum state except for the atmosphere-side substrate supply chamber 701 and the atmosphere-side substrate transfer chamber 702. The atmosphere-side substrate transfer chamber 702 and the transfer chamber 704 have a transfer robot 763 and can transfer a substrate.
また、基板加熱室７０５は、プラズマ処理室を兼ねると好ましい。成膜装置７００は、処理と処理の間で基板を大気暴露することなく搬送することが可能なため、基板に不純物が吸着することを抑制できる。また、成膜や熱処理などの順番を自由に構築することができる。なお、搬送室、成膜室、ロードロック室、アンロードロック室および基板加熱室は、上述の数に限定されず、設置スペースやプロセス条件に合わせて、適宜最適な数を設けることができる。 The substrate heating chamber 705 also preferably serves as a plasma treatment chamber. Since the film forming apparatus 700 can transport the substrate between the treatments without exposing to the atmosphere, it is possible to suppress the adsorption of impurities on the substrate. In addition, the order of film formation and heat treatment can be freely constructed. The number of transfer chambers, film formation chambers, load lock chambers, unload lock chambers, and substrate heating chambers is not limited to the above number, and an appropriate number can be provided according to the installation space and process conditions.
次に、図９に示す成膜装置７００の一点鎖線Ｘ１−Ｘ２、一点鎖線Ｙ１−Ｙ２、および一点鎖線Ｙ２−Ｙ３に相当する断面を図１０に示す。 Next, FIG. 10 illustrates cross sections corresponding to dashed-dotted line X1-X2, dashed-dotted line Y1-Y2, and dashed-dotted line Y2-Y3 in the film forming apparatus 700 illustrated in FIG.
図１０（Ａ）は、基板加熱室７０５と、搬送室７０４の断面を示しており、基板加熱室７０５は、基板を収容することができる複数の加熱ステージ７６５を有している。なお、基板加熱室７０５は、バルブを介して真空ポンプ７７０と接続されている。真空ポンプ７７０としては、例えば、ドライポンプ、およびメカニカルブースターポンプ等を用いることができる。 FIG. 10A shows a cross section of the substrate heating chamber 705 and the transfer chamber 704, and the substrate heating chamber 705 has a plurality of heating stages 765 which can accommodate a substrate. The substrate heating chamber 705 is connected to the vacuum pump 770 via a valve. As the vacuum pump 770, for example, a dry pump, a mechanical booster pump, or the like can be used.
また、基板加熱室７０５に用いることのできる加熱機構としては、例えば、抵抗発熱体などを用いて加熱する加熱機構としてもよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用いることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。 The heating mechanism that can be used in the substrate heating chamber 705 may be, for example, a heating mechanism that heats using a resistance heating element or the like. Alternatively, a heating mechanism for heating by heat conduction or heat radiation from a medium such as a heated gas may be used. For example, RTA (Rapid Thermal Anneal) such as GRTA (Gas Rapid Thermal Anneal) and LRTA (Lamp Rapid Thermal Anneal) can be used. The LRTA heats an object to be processed by radiation of light (electromagnetic waves) emitted from a lamp such as a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, and a high pressure mercury lamp. GRTA heat-treats using high temperature gas. An inert gas is used as the gas.
また、基板加熱室７０５は、マスフローコントローラ７８０を介して、精製機７８１と接続される。なお、マスフローコントローラ７８０および精製機７８１は、ガス種の数だけ設けられるが、理解を容易にするため一つのみを示す。基板加熱室７０５に導入されるガスは、露点が−８０℃以下、好ましくは−１００℃以下であるガスを用いることができ、例えば、酸素ガス、窒素ガス、および希ガス（アルゴンガスなど）を用いる。 Further, the substrate heating chamber 705 is connected to the refiner 781 via the mass flow controller 780. The mass flow controller 780 and the refiner 781 are provided in the same number as the gas species, but only one is shown for easy understanding. As the gas introduced into the substrate heating chamber 705, a gas having a dew point of −80 ° C. or lower, preferably −100 ° C. or lower can be used. For example, oxygen gas, nitrogen gas, and a rare gas (eg, argon gas) can be used. To use.
搬送室７０４は、搬送ロボット７６３を有している。搬送ロボット７６３は、各室へ基板を搬送することができる。また、搬送室７０４は、バルブを介して真空ポンプ７７０と、クライオポンプ７７１と、接続されている。このような構成とすることで、搬送室７０４は、大気圧から低真空または中真空（０．１から数百Ｐａ程度）まで真空ポンプ７７０を用いて排気され、バルブを切り替えて中真空から高真空または超高真空（０．１Ｐａから１×１０−７Ｐａ）まではクライオポンプ７７１を用いて排気される。 The transfer chamber 704 has a transfer robot 763. The transfer robot 763 can transfer a substrate to each chamber. The transfer chamber 704 is connected to the vacuum pump 770 and the cryopump 771 via a valve. With such a configuration, the transfer chamber 704 is evacuated from the atmospheric pressure to a low vacuum or a medium vacuum (about 0.1 to several hundred Pa) using the vacuum pump 770, and the valve is switched to change the medium vacuum to the high vacuum. Vacuum or ultra-high vacuum (0.1 Pa to 1 × 10 −7 Pa) is exhausted using the cryopump 771.
また、例えば、クライオポンプ７７１は、搬送室７０４に対して２台以上並列に接続してもよい。このような構成とすることで、１台のクライオポンプがリジェネ中であっても、残りのクライオポンプを使って排気することが可能となる。なお、上述したリジェネとは、クライオポンプ内にため込まれた分子（または原子）を放出する処理をいう。クライオポンプは、分子（または原子）をため込みすぎると排気能力が低下してくるため、定期的にリジェネが行われる。 Further, for example, two or more cryopumps 771 may be connected in parallel to the transfer chamber 704. With such a configuration, even when one cryopump is being regenerated, the remaining cryopumps can be used to exhaust the gas. In addition, the above-mentioned regeneration refers to a process of releasing molecules (or atoms) accumulated in the cryopump. When the cryopump accumulates molecules (or atoms) too much, the exhausting capacity of the cryopump decreases. Therefore, regeneration is regularly performed.
図１０（Ｂ）は、成膜室７０６ｂと、搬送室７０４と、ロードロック室７０３ａの断面を示している。 FIG. 10B illustrates a cross section of the film formation chamber 706b, the transfer chamber 704, and the load lock chamber 703a.
ここで、図１０（Ｂ）を用いて、成膜室（スパッタリング室）の詳細について説明する。図１０（Ｂ）に示す成膜室７０６ｂは、ターゲット７６６と、防着板７６７と、基板ステージ７６８と、を有する。なお、ここでは基板ステージ７６８には、基板７６９が設置されている。基板ステージ７６８は、図示しないが、基板７６９を保持する基板保持機構や、基板７６９を背面から加熱する背面ヒーター等を備えていてもよい。また、ターゲットの背後にマグネットユニットを備えていてもよい。 Here, details of the film formation chamber (sputtering chamber) are described with reference to FIG. The film formation chamber 706b illustrated in FIG. 10B includes a target 766, an adhesion preventing plate 767, and a substrate stage 768. A substrate 769 is set on the substrate stage 768 here. Although not shown, the substrate stage 768 may include a substrate holding mechanism that holds the substrate 769, a back heater that heats the substrate 769 from the back, and the like. A magnet unit may be provided behind the target.
なお、基板ステージ７６８は、成膜時に床面に対して略垂直状態に保持され、基板受け渡し時には床面に対して略水平状態に保持される。なお、図１０（Ｂ）中において、破線で示す箇所が基板受け渡し時の基板ステージ７６８の保持される位置となる。このような構成とすることで成膜時に混入しうるゴミまたはパーティクルが、基板７６９に付着する確率を水平状態に保持するよりも抑制することができる。ただし、基板ステージ７６８を床面に対して垂直（９０°）状態に保持すると、基板７６９が落下する可能性があるため、基板ステージ７６８の床面に対する角度は、８０°以上９０°未満とすることが好ましい。 The substrate stage 768 is held in a substantially vertical state with respect to the floor surface during film formation, and is held in a substantially horizontal state with respect to the floor surface during substrate transfer. Note that in FIG. 10B, a portion indicated by a broken line is a position where the substrate stage 768 is held when the substrate is transferred. With such a structure, the probability that dust or particles that might be mixed in at the time of film formation is attached to the substrate 769 can be suppressed more than in the case where the probability is kept horizontal. However, if the substrate stage 768 is held in a state of being perpendicular (90 °) to the floor surface, the substrate 769 may drop. Therefore, the angle of the substrate stage 768 with respect to the floor surface is 80 ° or more and less than 90 °. It is preferable.
また、防着板７６７は、ターゲット７６６からスパッタリングされる粒子が不要な領域に推積することを抑制できる。また、防着板７６７は、累積されたスパッタリング粒子が剥離しないように、加工することが望ましい。例えば、表面粗さを増加させるブラスト処理、または防着板７６７の表面に凹凸を設けてもよい。 Further, the deposition preventive plate 767 can prevent particles sputtered from the target 766 from accumulating in an unnecessary region. Further, it is desirable that the deposition prevention plate 767 be processed so that the accumulated sputtered particles are not separated. For example, blast treatment for increasing the surface roughness or unevenness may be provided on the surface of the deposition-inhibitory plate 767.
また、成膜室７０６ｂは、ガス加熱機構７８２を介してマスフローコントローラ７８０と接続され、ガス加熱機構７８２はマスフローコントローラ７８０を介して精製機７８１と接続される。ガス加熱機構７８２により、成膜室７０６ｂに導入されるガスを４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下に加熱することができる。なお、ガス加熱機構７８２、マスフローコントローラ７８０、および精製機７８１は、ガス種の数だけ設けられるが、理解を容易にするため一つのみを示す。成膜室７０６ｂに導入されるガスは、露点が−８０℃以下、好ましくは−１００℃以下であるガスを用いることができ、例えば、酸素ガス、窒素ガス、および希ガス（アルゴンガスなど）を用いる。 The film forming chamber 706b is connected to the mass flow controller 780 via the gas heating mechanism 782, and the gas heating mechanism 782 is connected to the refiner 781 via the mass flow controller 780. By the gas heating mechanism 782, the gas introduced into the film formation chamber 706b can be heated to 40 ° C to 400 ° C inclusive, preferably 50 ° C to 200 ° C inclusive. The gas heating mechanism 782, the mass flow controller 780, and the refiner 781 are provided in the same number as the number of gas species, but only one is shown for easy understanding. As the gas introduced into the film formation chamber 706b, a gas having a dew point of −80 ° C. or lower, preferably −100 ° C. or lower can be used, and for example, an oxygen gas, a nitrogen gas, and a rare gas (eg, an argon gas) can be used. To use.
成膜室７０６ｂに、対向ターゲット式スパッタリング装置を適用してもよい。対向ターゲット式スパッタリング装置は、プラズマがターゲット間に閉じこめられるため、基板へのプラズマダメージを低減することができる。また、ターゲットの傾きによっては、スパッタリング粒子の基板への入射角度を浅くすることができるため、段差被覆性を高めることができる。 A facing target sputtering apparatus may be applied to the film formation chamber 706b. In the facing target type sputtering apparatus, plasma is confined between the targets, so that plasma damage to the substrate can be reduced. Further, depending on the inclination of the target, the incident angle of the sputtered particles on the substrate can be made shallow, so that the step coverage can be enhanced.
なお、成膜室７０６ｂに、平行平板型スパッタリング装置、イオンビームスパッタリング装置を適用しても構わない。 Note that a parallel plate sputtering apparatus or an ion beam sputtering apparatus may be applied to the film formation chamber 706b.
なお、ガスの導入口の直前に精製機を設ける場合、精製機から成膜室７０６ｂまでの配管の長さを１０ｍ以下、好ましくは５ｍ以下、さらに好ましくは１ｍ以下とする。配管の長さを１０ｍ以下、５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。さらに、ガスの配管には、フッ化鉄、酸化アルミニウム、酸化クロムなどで内部が被覆された金属配管を用いるとよい。前述の配管は、例えばＳＵＳ３１６Ｌ−ＥＰ配管と比べ、不純物を含むガスの放出量が少なく、ガスへの不純物の入り込みを低減できる。また、配管の継手には、高性能超小型メタルガスケット継手（ＵＰＧ継手）を用いるとよい。また、配管を全て金属で構成することで、樹脂等を用いた場合と比べ、生じる放出ガスおよび外部リークの影響を低減できて好ましい。 When a refiner is provided immediately before the gas inlet, the length of the pipe from the refiner to the film forming chamber 706b is 10 m or less, preferably 5 m or less, more preferably 1 m or less. By setting the length of the pipe to 10 m or less, 5 m or less, or 1 m or less, the influence of the gas released from the pipe can be reduced according to the length. Further, as the gas pipe, it is preferable to use a metal pipe whose inside is coated with iron fluoride, aluminum oxide, chromium oxide or the like. The above-mentioned pipe releases a smaller amount of gas containing impurities than the SUS316L-EP pipe, for example, and can reduce the amount of impurities entering the gas. A high performance ultra-small metal gasket joint (UPG joint) may be used for the joint of the pipe. Further, it is preferable to configure the pipes entirely of metal because the influence of the released gas and the external leakage can be reduced as compared with the case of using the resin or the like.
また、成膜室７０６ｂは、バルブを介してターボ分子ポンプ７７２および真空ポンプ７７０と接続される。 Further, the film formation chamber 706b is connected to the turbo molecular pump 772 and the vacuum pump 770 via a valve.
また、成膜室７０６ｂは、クライオトラップ７５１が設けられる。 A cryotrap 751 is provided in the film formation chamber 706b.
クライオトラップ７５１は、水などの比較的融点の高い分子（または原子）を吸着することができる機構である。ターボ分子ポンプ７７２は大きいサイズの分子（または原子）を安定して排気し、かつメンテナンスの頻度が低いため、生産性に優れる一方、水素や水の排気能力が低い。そこで、水などに対する排気能力を高めるため、クライオトラップ７５１が成膜室７０６ｂに接続された構成としている。クライオトラップ７５１の冷凍機の温度は１００Ｋ以下、好ましくは８０Ｋ以下とする。また、クライオトラップ７５１が複数の冷凍機を有する場合、冷凍機ごとに温度を変えると、効率的に排気することが可能となるため好ましい。例えば、１段目の冷凍機の温度を１００Ｋ以下とし、２段目の冷凍機の温度を２０Ｋ以下とすればよい。なお、クライオトラップに替えて、チタンサブリメーションポンプを用いることで、さらに高真空とすることができる場合がある。また、クライオポンプやターボ分子ポンプに替えてイオンポンプを用いることでもさらに高真空とすることができる場合がある。 The cryotrap 751 is a mechanism capable of adsorbing molecules (or atoms) having a relatively high melting point such as water. The turbo-molecular pump 772 stably excretes large-sized molecules (or atoms) and the frequency of maintenance is low. Therefore, the turbo-molecular pump 772 has excellent productivity, but has low exhaust capability of hydrogen and water. Therefore, the cryotrap 751 is connected to the film formation chamber 706b in order to increase the exhaust capability with respect to water and the like. The temperature of the refrigerator of the cryotrap 751 is 100 K or lower, preferably 80 K or lower. Further, in the case where the cryotrap 751 has a plurality of refrigerators, it is preferable to change the temperature for each refrigerator because efficient exhaust can be performed. For example, the temperature of the first-stage refrigerator may be 100K or less and the temperature of the second-stage refrigerator may be 20K or less. In some cases, a higher vacuum can be obtained by using a titanium sublimation pump instead of the cryotrap. In some cases, a higher vacuum can be obtained by using an ion pump instead of the cryopump or the turbo molecular pump.
なお、成膜室７０６ｂの排気方法は、これに限定されず、先の搬送室７０４に示す排気方法（クライオポンプと真空ポンプとの排気方法）と同様の構成としてもよい。もちろん、搬送室７０４の排気方法を成膜室７０６ｂと同様の構成（ターボ分子ポンプと真空ポンプとの排気方法）としてもよい。 Note that the exhaust method of the film formation chamber 706b is not limited to this and may be the same as the exhaust method shown in the previous transfer chamber 704 (exhaust method of the cryopump and the vacuum pump). Needless to say, the method of exhausting the transfer chamber 704 may be the same as that of the film forming chamber 706b (exhaust method of turbo molecular pump and vacuum pump).
なお、上述した搬送室７０４、基板加熱室７０５、および成膜室７０６ｂの背圧（全圧）、ならびに各気体分子（原子）の分圧は、以下の通りとすると好ましい。とくに、形成される膜中に不純物が混入され得る可能性があるので、成膜室７０６ｂの背圧、ならびに各気体分子（原子）の分圧には注意する必要がある。 Note that the back pressure (total pressure) of the transfer chamber 704, the substrate heating chamber 705, and the film formation chamber 706b, and the partial pressure of each gas molecule (atom) are preferably as follows. In particular, impurities may be mixed in the formed film, so that it is necessary to pay attention to the back pressure of the film forming chamber 706b and the partial pressure of each gas molecule (atom).
上述した各室の背圧（全圧）は、１×１０−４Ｐａ以下、好ましくは３×１０−５Ｐａ以下、さらに好ましくは１×１０−５Ｐａ以下である。上述した各室の質量電荷比（ｍ／ｚ）が１８である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。また、上述した各室のｍ／ｚが２８である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。また、上述した各室のｍ／ｚが４４である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。 The back pressure (total pressure) of each chamber described above is 1 × 10 −4 Pa or less, preferably 3 × 10 −5 Pa or less, and more preferably 1 × 10 −5 Pa or less. The partial pressure of the gas molecules (atoms) having a mass-to-charge ratio (m / z) of 18 in each chamber is 3 × 10 −5 Pa or less, preferably 1 × 10 −5 Pa or less, more preferably 3 ×. It is 10 −6 Pa or less. Further, the partial pressure of gas molecules (atoms) having m / z of 28 in each of the above-mentioned chambers is 3 × 10 −5 Pa or less, preferably 1 × 10 −5 Pa or less, more preferably 3 × 10 −6. Pa or less. Further, the partial pressure of gas molecules (atoms) whose m / z is 44 in each of the above-mentioned chambers is 3 × 10 −5 Pa or less, preferably 1 × 10 −5 Pa or less, more preferably 3 × 10 −6. Pa or less.
なお、真空チャンバー内の全圧および分圧は、質量分析計を用いて測定することができる。例えば、株式会社アルバック製四重極形質量分析計（Ｑ−ｍａｓｓともいう。）Ｑｕｌｅｅ ＣＧＭ−０５１を用いればよい。 The total pressure and partial pressure in the vacuum chamber can be measured using a mass spectrometer. For example, a quadrupole mass spectrometer (also referred to as Q-mass) Qulee CGM-051 manufactured by ULVAC, Inc. may be used.
また、上述した搬送室７０４、基板加熱室７０５、および成膜室７０６ｂは、外部リークまたは内部リークが少ない構成とすることが望ましい。 In addition, it is preferable that the above-described transfer chamber 704, the substrate heating chamber 705, and the film formation chamber 706b have a structure with little external leakage or internal leakage.
例えば、上述した搬送室７０４、基板加熱室７０５、および成膜室７０６ｂのリークレートは、３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが１８である気体分子（原子）のリークレートが１×１０−７Ｐａ・ｍ３／ｓ以下、好ましくは３×１０−８Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが２８である気体分子（原子）のリークレートが１×１０−５Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが４４である気体分子（原子）のリークレートが３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。 For example, the leak rates of the transfer chamber 704, the substrate heating chamber 705, and the film formation chamber 706b described above are 3 × 10 −6 Pa · m 3 / s or less, preferably 1 × 10 −6 Pa · m 3 / s or less. Is. Further, the leak rate of gas molecules (atoms) having m / z of 18 is 1 × 10 −7 Pa · m 3 / s or less, preferably 3 × 10 −8 Pa · m 3 / s or less. Further, the leak rate of gas molecules (atoms) having m / z of 28 is 1 × 10 −5 Pa · m 3 / s or less, preferably 1 × 10 −6 Pa · m 3 / s or less. In addition, the leak rate of gas molecules (atoms) having m / z of 44 is 3 × 10 −6 Pa · m 3 / s or less, preferably 1 × 10 −6 Pa · m 3 / s or less.
なお、リークレートに関しては、前述の質量分析計を用いて測定した全圧および分圧から導出すればよい。 The leak rate may be derived from the total pressure and the partial pressure measured using the above-mentioned mass spectrometer.
リークレートは、外部リークおよび内部リークに依存する。外部リークは、微小な穴やシール不良などによって真空系外から気体が流入することである。内部リークは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを上述の数値以下とするために、外部リークおよび内部リークの両面から対策をとる必要がある。 The leak rate depends on the external and internal leaks. External leakage is the inflow of gas from outside the vacuum system due to minute holes or poor sealing. The internal leak is caused by a leak from a partition such as a valve in a vacuum system or a gas released from an internal member. In order to keep the leak rate below the above-mentioned value, it is necessary to take measures from both aspects of external leak and internal leak.
例えば、成膜室７０６ｂの開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどによって被覆された金属の不動態を用いることで、メタルガスケットから放出される不純物を含む放出ガスが抑制され、内部リークを低減することができる。 For example, the opening / closing portion of the film formation chamber 706b may be sealed with a metal gasket. For the metal gasket, it is preferable to use a metal coated with iron fluoride, aluminum oxide, or chromium oxide. The metal gasket has higher adhesion than the O-ring and can reduce external leakage. Further, by using the passivation of the metal coated with iron fluoride, aluminum oxide, chromium oxide or the like, the released gas containing the impurities released from the metal gasket is suppressed, and the internal leak can be reduced.
また、成膜装置７００を構成する部材として、不純物を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の部材を鉄、クロムおよびニッケルなどを含む合金に被覆して用いてもよい。鉄、クロムおよびニッケルなどを含む合金は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。 Further, aluminum, chromium, titanium, zirconium, nickel, or vanadium, which emits a small amount of gas containing impurities, is used as a member included in the film formation apparatus 700. Further, the above-mentioned member may be used by being coated with an alloy containing iron, chromium, nickel and the like. Alloys containing iron, chromium, nickel, etc. are rigid, heat-resistant, and suitable for processing. Here, if the surface irregularities of the member are reduced by polishing or the like to reduce the surface area, the released gas can be reduced.
または、前述の成膜装置７００の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆してもよい。 Alternatively, the members of the film forming apparatus 700 described above may be coated with iron fluoride, aluminum oxide, chromium oxide, or the like.
成膜装置７００の部材は、極力金属のみで構成することが好ましく、例えば石英などで構成される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、酸化アルミニウム、酸化クロムなどで薄く被覆するとよい。 It is preferable that the members of the film forming apparatus 700 are made of only metal as much as possible. For example, even when a viewing window made of quartz or the like is installed, the surface of the members is made of iron fluoride, aluminum oxide, A thin coat of chromium oxide is recommended.
成膜室に存在する吸着物は、内壁などに吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないものの、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、あらかじめ排気しておくことは重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを成膜室に導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる。ここで不活性ガスとして希ガスを用いると好ましい。また、成膜する膜種によっては不活性ガスの代わりに酸素などを用いても構わない。例えば、酸化物を成膜する場合は、主成分である酸素を用いた方が好ましい場合もある。なお、ベーキングは、ランプを用いて行うと好ましい。 The adsorbate existing in the film forming chamber does not affect the pressure in the film forming chamber because it is adsorbed on the inner wall or the like, but it causes gas release when the film forming chamber is evacuated. Therefore, although there is no correlation between the leak rate and the pumping speed, it is important to use a pump having a high pumping capacity to desorb the adsorbate present in the film forming chamber as much as possible and to exhaust the gas beforehand. Note that the film formation chamber may be baked in order to promote desorption of the adsorbate. By baking, the desorption rate of the adsorbate can be increased about 10 times. The baking may be performed at 100 ° C. or higher and 450 ° C. or lower. At this time, if the adsorbate is removed while introducing the inert gas into the film forming chamber, it is possible to further increase the desorption rate of water or the like, which is difficult to desorb by only exhausting. It should be noted that the desorption rate of the adsorbate can be further increased by heating the introduced inert gas to the same temperature as the baking temperature. Here, it is preferable to use a rare gas as the inert gas. In addition, oxygen or the like may be used instead of the inert gas depending on the kind of film to be formed. For example, when forming an oxide film, it may be preferable to use oxygen as the main component. Note that baking is preferably performed using a lamp.
または、加熱した希ガスなどの不活性ガスまたは酸素などを導入することで成膜室内の圧力を高め、一定時間経過後に再び成膜室を排気する処理を行うと好ましい。加熱したガスの導入により成膜室内の吸着物を脱離させることができ、成膜室内に存在する不純物を低減することができる。なお、この処理は２回以上３０回以下、好ましくは５回以上１５回以下の範囲で繰り返し行うと効果的である。具体的には、温度が４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下である不活性ガスまたは酸素などを導入することで成膜室内の圧力を０．１Ｐａ以上１０ｋＰａ以下、好ましくは１Ｐａ以上１ｋＰａ以下、さらに好ましくは５Ｐａ以上１００Ｐａ以下とし、圧力を保つ期間を１分以上３００分以下、好ましくは５分以上１２０分以下とすればよい。その後、成膜室を５分以上３００分以下、好ましくは１０分以上１２０分以下の期間排気する。 Alternatively, it is preferable that the pressure in the deposition chamber be increased by introducing an inert gas such as a heated rare gas or oxygen, and the deposition chamber be evacuated again after a certain period of time. By introducing the heated gas, adsorbed substances in the film formation chamber can be desorbed, and impurities existing in the film formation chamber can be reduced. It should be noted that it is effective to repeat this treatment twice or more and 30 times or less, preferably 5 times or more and 15 times or less. Specifically, by introducing an inert gas or oxygen whose temperature is 40 ° C. or higher and 400 ° C. or lower, preferably 50 ° C. or higher and 200 ° C. or lower, the pressure in the film formation chamber is 0.1 Pa or higher and 10 kPa or lower, preferably The pressure may be maintained at 1 Pa or more and 1 kPa or less, more preferably 5 Pa or more and 100 Pa or less, and the pressure maintaining period may be 1 minute or more and 300 minutes or less, preferably 5 minutes or more and 120 minutes or less. After that, the film formation chamber is evacuated for a period of 5 minutes to 300 minutes, preferably 10 minutes to 120 minutes.
また、ダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ダミー成膜とは、ダミー基板に対してスパッタリング法などによる成膜を行うことで、ダミー基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない基板が好ましい。ダミー成膜を行うことで、後に成膜される膜中の不純物濃度を低減することができる。なお、ダミー成膜はベーキングと同時に行ってもよい。 Further, the desorption rate of the adsorbate can be further increased by performing the dummy film formation. Dummy film formation is a method of depositing a film on the dummy substrate and the inner wall of the film forming chamber by forming a film on the dummy substrate by a sputtering method or the like, and depositing impurities in the film forming chamber and adsorbed substances on the inner wall of the film forming chamber. It means to lock in. The dummy substrate is preferably a substrate that emits less gas. By performing the dummy film formation, the impurity concentration in the film formed later can be reduced. The dummy film formation may be performed simultaneously with the baking.
次に、図１０（Ｂ）に示す搬送室７０４、およびロードロック室７０３ａと、図１０（Ｃ）に示す大気側基板搬送室７０２、および大気側基板供給室７０１の詳細について以下説明を行う。なお、図１０（Ｃ）は、大気側基板搬送室７０２、および大気側基板供給室７０１の断面を示している。 Next, details of the transfer chamber 704 and the load lock chamber 703a shown in FIG. 10B, and the atmosphere-side substrate transfer chamber 702 and the atmosphere-side substrate supply chamber 701 shown in FIG. 10C will be described below. Note that FIG. 10C shows a cross section of the atmosphere-side substrate transfer chamber 702 and the atmosphere-side substrate supply chamber 701.
図１０（Ｂ）に示す搬送室７０４については、図１０（Ａ）に示す搬送室７０４の記載を参照する。 For the transfer chamber 704 illustrated in FIG. 10B, the description of the transfer chamber 704 illustrated in FIG.
ロードロック室７０３ａは、基板受け渡しステージ７５２を有する。ロードロック室７０３ａは、減圧状態から大気まで圧力を上昇させ、ロードロック室７０３ａの圧力が大気圧になった時に、大気側基板搬送室７０２に設けられている搬送ロボット７６３から基板受け渡しステージ７５２に基板を受け取る。その後、ロードロック室７０３ａを真空引きし、減圧状態としたのち、搬送室７０４に設けられている搬送ロボット７６３が基板受け渡しステージ７５２から基板を受け取る。 The load lock chamber 703a has a substrate transfer stage 752. The load lock chamber 703a raises the pressure from the depressurized state to the atmosphere, and when the pressure in the load lock chamber 703a becomes atmospheric pressure, the transfer robot 763 provided in the atmosphere side substrate transfer chamber 702 transfers the substrate to the substrate transfer stage 752. Receive the board. After that, the load lock chamber 703a is evacuated to a reduced pressure state, and then the transfer robot 763 provided in the transfer chamber 704 receives the substrate from the substrate transfer stage 752.
また、ロードロック室７０３ａは、バルブを介して真空ポンプ７７０、およびクライオポンプ７７１と接続されている。真空ポンプ７７０、およびクライオポンプ７７１の排気系の接続方法は、搬送室７０４の接続方法を参考とすることで接続できるため、ここでの説明は省略する。なお、図９に示すアンロードロック室７０３ｂは、ロードロック室７０３ａと同様の構成とすることができる。 The load lock chamber 703a is connected to the vacuum pump 770 and the cryopump 771 via valves. The vacuum pump 770 and the cryopump 771 can be connected to the exhaust system by referring to the connection method of the transfer chamber 704, and thus the description thereof is omitted here. The unload lock chamber 703b shown in FIG. 9 can have the same configuration as the load lock chamber 703a.
大気側基板搬送室７０２は、搬送ロボット７６３を有する。搬送ロボット７６３により、カセットポート７６１とロードロック室７０３ａとの基板の受け渡しを行うことができる。また、大気側基板搬送室７０２、および大気側基板供給室７０１の上方にＨＥＰＡフィルタ（Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｐａｒｔｉｃｕｌａｔｅ Ａｉｒ Ｆｉｌｔｅｒ）等のゴミまたはパーティクルを清浄化するための機構を設けてもよい。 The atmosphere-side substrate transfer chamber 702 has a transfer robot 763. The transfer robot 763 can transfer a substrate between the cassette port 761 and the load lock chamber 703a. In addition, a mechanism for cleaning dust or particles such as a HEPA filter (High Efficiency Particulate Air Filter) may be provided above the atmosphere-side substrate transfer chamber 702 and the atmosphere-side substrate supply chamber 701.
大気側基板供給室７０１は、複数のカセットポート７６１を有する。カセットポート７６１は、複数の基板を収容することができる。 The atmosphere-side substrate supply chamber 701 has a plurality of cassette ports 761. The cassette port 761 can accommodate a plurality of substrates.
ターゲットは、表面温度が１００℃以下、好ましくは５０℃以下、さらに好ましくは室温程度（代表的には２５℃）とする。大面積の基板に対応するスパッタリング装置では大面積のターゲットを用いることが多い。ところが、大面積に対応した大きさのターゲットをつなぎ目なく作製することは困難である。現実には複数のターゲットをなるべく隙間のないように並べて大きな形状としているが、どうしても僅かな隙間が生じてしまう。こうした僅かな隙間から、ターゲットの表面温度が高まることで亜鉛などが揮発し、徐々に隙間が広がっていくことがある。隙間が広がると、バッキングプレートや接着に用いている金属がスパッタリングされることがあり、不純物濃度を高める要因となる。したがって、ターゲットは、十分に冷却されていることが好ましい。 The surface temperature of the target is 100 ° C. or lower, preferably 50 ° C. or lower, and more preferably about room temperature (typically 25 ° C.). A large-area target is often used in a sputtering apparatus for a large-area substrate. However, it is difficult to manufacture a target having a size corresponding to a large area seamlessly. In reality, a plurality of targets are arranged in a large shape so as to have as few gaps as possible, but a slight gap is inevitably generated. When the surface temperature of the target increases, zinc or the like volatilizes from such a slight gap, and the gap may gradually widen. If the gap is widened, the metal used for backing plate or adhesion may be sputtered, which becomes a factor for increasing the impurity concentration. Therefore, it is preferable that the target is sufficiently cooled.
具体的には、バッキングプレートとして、高い導電性および高い放熱性を有する金属（具体的には銅）を用いる。また、バッキングプレート内に水路を形成し、水路に十分な量の冷却水を流すことで、効率的にターゲットを冷却できる。 Specifically, a metal (specifically, copper) having high conductivity and high heat dissipation is used as the backing plate. Further, by forming a water channel in the backing plate and allowing a sufficient amount of cooling water to flow through the water channel, the target can be efficiently cooled.
なお、ターゲットが亜鉛を含む場合、酸素ガス雰囲気で成膜することにより、プラズマダメージが軽減され、亜鉛の揮発が起こりにくい酸化物を得ることができる。 Note that when the target contains zinc, by forming a film in an oxygen gas atmosphere, plasma damage can be reduced and an oxide in which zinc is less likely to volatilize can be obtained.
上述した成膜装置を用いることで、ＣＡＡＣ−ＯＳ中の水素濃度を、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とすることができる。 By using the film formation apparatus described above, the hydrogen concentration in the CAAC-OS in SIMS is 2 × 10 20 atoms / cm 3 or less, preferably 5 × 10 19 atoms / cm 3 or less, more preferably 1 × 10 9. It may be 19 atoms / cm 3 or less, and more preferably 5 × 10 18 atoms / cm 3 or less.
また、ＣＡＡＣ−ＯＳ中の窒素濃度を、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とすることができる。 In addition, the nitrogen concentration in the CAAC-OS in SIMS is less than 5 × 10 19 atoms / cm 3 , preferably 1 × 10 19 atoms / cm 3 or less, more preferably 5 × 10 18 atoms / cm 3 or less, further It is preferably 1 × 10 18 atoms / cm 3 or less.
また、ＣＡＡＣ−ＯＳ中の炭素濃度を、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。 In addition, the carbon concentration in the CAAC-OS in SIMS is less than 5 × 10 19 atoms / cm 3 , preferably 5 × 10 18 atoms / cm 3 or less, more preferably 1 × 10 18 atoms / cm 3 or less, further It is preferably 5 × 10 17 atoms / cm 3 or less.
また、ＣＡＡＣ−ＯＳを、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によるｍ／ｚが２（水素分子など）である気体分子（原子）、ｍ／ｚが１８である気体分子（原子）、ｍ／ｚが２８である気体分子（原子）およびｍ／ｚが４４である気体分子（原子）の放出量が、それぞれ１×１０１９個／ｃｍ３以下、好ましくは１×１０１８個／ｃｍ３以下とすることができる。 Further, the CAAC-OS is a gas molecule (atom) whose m / z is 2 (hydrogen molecule or the like) and a gas molecule whose m / z is 18 by Thermal Desorption Gas Spectroscopy (TDS: Thermal Desorption Spectroscopy) analysis. (Atoms), the gas molecules (atoms) having an m / z of 28 and the gas molecules (atoms) having an m / z of 44 are 1 × 10 19 pieces / cm 3 or less, preferably 1 × 10. It can be set to 18 pieces / cm 3 or less.
以上の成膜装置を用いることで、ＣＡＡＣ−ＯＳへの不純物の混入を抑制できる。さらには、以上の成膜装置を用いて、ＣＡＡＣ−ＯＳに接する膜を成膜することで、ＣＡＡＣ−ＯＳに接する膜からＣＡＡＣ−ＯＳへ不純物が混入することを抑制できる。 By using the above film formation apparatus, entry of impurities into the CAAC-OS can be suppressed. Further, by forming a film in contact with the CAAC-OS using the above film formation apparatus, impurities can be suppressed from entering the CAAC-OS from the film in contact with the CAAC-OS.
＜トランジスタ＞
以下では、本発明の一態様に係るトランジスタについて説明する。
<Transistor>
Hereinafter, a transistor according to one embodiment of the present invention will be described.
なお、本発明の一態様に係るトランジスタは、上述したＣＡＡＣ−ＯＳを有すると好ましい。 Note that the transistor according to one embodiment of the present invention preferably includes the above CAAC-OS.
＜トランジスタ構造１＞
図１１（Ａ）および図１１（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図１１（Ａ）は上面図であり、図１１（Ｂ）は、図１１（Ａ）に示す一点鎖線Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
<Transistor structure 1>
11A and 11B are a top view and a cross-sectional view of a transistor of one embodiment of the present invention. 11A is a top view, and FIG. 11B is a cross-sectional view corresponding to dashed-dotted line A1-A2 and dashed-dotted line A3-A4 illustrated in FIG. Note that in the top view of FIG. 11A, some elements are omitted for clarity.
図１１（Ａ）および図１１（Ｂ）に示すトランジスタは、基板４００上の導電体４１３と、基板４００上および導電体４１３上の凸部を有する絶縁体４０２と、絶縁体４０２の凸部上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ｂの上面および側面と接し、間隔を開けて配置された導電体４１６ａおよび導電体４１６ｂと、半導体４０６ｂ上、導電体４１６ａ上および導電体４１６ｂ上の半導体４０６ｃと、半導体４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、導電体４１６ａ上、導電体４１６ｂ上および導電体４０４上の絶縁体４０８と、絶縁体４０８上の絶縁体４１８と、を有する。なお、ここでは、導電体４１３をトランジスタの一部としているが、これに限定されない。例えば、導電体４１３がトランジスタとは独立した構成要素であるとしてもよい。 The transistors illustrated in FIGS. 11A and 11B each include a conductor 413 over a substrate 400, an insulator 402 having protrusions over the substrate 400 and the conductor 413, and a protrusion of the insulator 402. Of the semiconductor 406a, the semiconductor 406b on the semiconductor 406a, the conductor 416a and the conductor 416b which are in contact with the top surface and the side surface of the semiconductor 406b and are spaced apart, and the semiconductor 406b, the conductor 416a, and the conductor 416b. The upper semiconductor 406c, the insulator 412 on the semiconductor 406c, the conductor 404 on the insulator 412, the insulator 408 on the conductor 416a, the conductor 416b, and the conductor 404, and the insulator 408. And an insulator 418. Note that the conductor 413 is part of the transistor here; however, the invention is not limited to this. For example, the conductor 413 may be a component independent of the transistor.
なお、半導体４０６ｃは、Ａ３−Ａ４断面において、少なくとも半導体４０６ｂの上面および側面と接する。また、導電体４０４は、Ａ３−Ａ４断面において、半導体４０６ｃおよび絶縁体４１２を介して半導体４０６ｂの上面および側面と面する。また、導電体４１３は、絶縁体４０２を介して半導体４０６ｂの下面と面する。また、絶縁体４０２が凸部を有さなくても構わない。また、半導体４０６ｃを有さなくても構わない。また、絶縁体４０８を有さなくても構わない。また、絶縁体４１８を有さなくても構わない。 Note that the semiconductor 406c is at least in contact with the top surface and the side surface of the semiconductor 406b in the A3-A4 cross section. Further, the conductor 404 faces the top surface and the side surface of the semiconductor 406b with the semiconductor 406c and the insulator 412 interposed therebetween in the A3-A4 cross section. The conductor 413 faces the bottom surface of the semiconductor 406b with the insulator 402 interposed therebetween. Further, the insulator 402 does not have to have a convex portion. Further, the semiconductor 406c may not be provided. Further, the insulator 408 may not be provided. Further, the insulator 418 may not be provided.
なお、半導体４０６ｂは、トランジスタのチャネル形成領域としての機能を有する。また、導電体４０４は、トランジスタの第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、導電体４１３は、トランジスタの第２のゲート電極（バックゲート電極ともいう。）としての機能を有する。また、導電体４１６ａおよび導電体４１６ｂは、トランジスタのソース電極およびドレイン電極としての機能を有する。また、絶縁体４０８は、バリア層としての機能を有する。絶縁体４０８は、例えば、酸素または／および水素をブロックする機能を有する。または、絶縁体４０８は、例えば、半導体４０６ａまたは／および半導体４０６ｃよりも、酸素または／および水素をブロックする能力が高い。 Note that the semiconductor 406b functions as a channel formation region of the transistor. The conductor 404 has a function as a first gate electrode (also referred to as a front gate electrode) of the transistor. Further, the conductor 413 has a function as a second gate electrode (also referred to as a back gate electrode) of the transistor. The conductors 416a and 416b each function as a source electrode and a drain electrode of the transistor. The insulator 408 also has a function as a barrier layer. The insulator 408 has a function of blocking oxygen or / and hydrogen, for example. Alternatively, the insulator 408 has higher ability to block oxygen or / and hydrogen than the semiconductor 406a or / and the semiconductor 406c, for example.
なお、絶縁体４０２は過剰酸素を含む絶縁体であると好ましい。 Note that the insulator 402 is preferably an insulator containing excess oxygen.
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体である。例えば、過剰酸素を含む酸化シリコン層は、加熱処理などによって酸素を放出することができる酸化シリコン層である。したがって、絶縁体４０２は膜中を酸素が移動可能な絶縁体である。即ち、絶縁体４０２は酸素透過性を有する絶縁体とすればよい。例えば、絶縁体４０２は、半導体４０６ａよりも酸素透過性の高い絶縁体とすればよい。 For example, an insulator containing excess oxygen is an insulator having a function of releasing oxygen by heat treatment. For example, a silicon oxide layer containing excess oxygen is a silicon oxide layer which can release oxygen by heat treatment or the like. Therefore, the insulator 402 is an insulator in which oxygen can move in the film. That is, the insulator 402 may be an oxygen permeable insulator. For example, the insulator 402 may have higher oxygen permeability than the semiconductor 406a.
過剰酸素を含む絶縁体は、半導体４０６ｂ中の酸素欠損を低減させる機能を有する場合がある。半導体４０６ｂ中で酸素欠損は、ＤＯＳを形成し、正孔トラップなどとなる。また、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがある。したがって、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与することができる。 The insulator containing excess oxygen may have a function of reducing oxygen vacancies in the semiconductor 406b. Oxygen vacancies in the semiconductor 406b form DOS and serve as hole traps or the like. Further, when hydrogen enters an oxygen-deficient site, an electron that is a carrier may be generated. Therefore, by reducing oxygen vacancies in the semiconductor 406b, stable electrical characteristics can be given to the transistor.
ここで、加熱処理によって酸素を放出する絶縁体は、ＴＤＳ分析にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。 Here, the insulator that releases oxygen by heat treatment is 1 × 10 18 atoms / cm 3 or more and 1 × or more in a surface temperature range of 100 ° C. to 700 ° C. or 100 ° C. to 500 ° C. in TDS analysis. Oxygen (converted into the number of oxygen atoms) of 10 19 atoms / cm 3 or more or 1 × 10 20 atoms / cm 3 or more may be released.
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。 Here, a method for measuring the amount of released oxygen using TDS analysis will be described below.
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。 The total amount of released gas in TDS analysis of the measurement sample is proportional to the integral value of the ionic strength of the released gas. Then, by comparing with the standard sample, the total amount of released gas can be calculated.
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。 For example, from the TDS analysis result of a silicon substrate containing hydrogen having a predetermined density, which is a standard sample, and the TDS analysis result of a measurement sample, the amount of released oxygen molecules (N O2 ) of the measurement sample should be calculated by the formula shown below. You can Here, it is assumed that all the gases detected by TDS analysis with a mass-to-charge ratio of 32 are derived from oxygen molecules. The mass-to-charge ratio of CH 3 OH is 32 but is not considered here as it is unlikely to be present. Further, an oxygen molecule including an oxygen atom having a mass number of 17 and 18 which is an isotope of an oxygen atom is not considered because its proportion in the natural world is extremely small.
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α N O2 = N H2 / S H2 × S O2 × α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として、例えば１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコン基板を用いて測定する。 NH2 is a value obtained by converting the hydrogen molecules desorbed from the standard sample into densities. SH2 is an integrated value of ion intensity when a standard sample is subjected to TDS analysis. Here, the reference value of the standard sample is N H2 / S H2 . S O2 is an integrated value of ion intensity when the measurement sample is subjected to TDS analysis. α is a coefficient that affects ionic strength in TDS analysis. For details of the above formula, refer to Japanese Patent Application Laid-Open No. 6-275697. The amount of released oxygen is measured by using a thermal desorption spectrometer EMD-WA1000S / W manufactured by Electronic Science Co., Ltd., and a silicon substrate containing hydrogen atoms of 1 × 10 16 atoms / cm 2 is used as a standard sample. Use to measure.
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。 Further, in TDS analysis, part of oxygen is detected as oxygen atoms. The ratio of oxygen molecules to oxygen atoms can be calculated from the ionization rate of oxygen molecules. Since the above-mentioned α includes the ionization rate of oxygen molecules, it is possible to estimate the release amount of oxygen atoms by evaluating the release amount of oxygen molecules.
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。 Note that NO 2 is the amount of released oxygen molecules. The release amount when converted to oxygen atoms is twice the release amount of oxygen molecules.
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することもある。 Alternatively, the insulator that releases oxygen by heat treatment may include a peroxide radical. Specifically, it means that the spin density due to the peroxide radical is 5 × 10 17 spins / cm 3 or more. Note that an insulator containing a peroxide radical may have an asymmetric signal in g value around 2.01 in ESR.
または、過剰酸素を含む絶縁体は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。 Alternatively, the insulator containing excess oxygen may be silicon oxide containing excess oxygen (SiO x (X> 2)). Oxygen-rich silicon oxide (SiO X (X> 2)) contains more than twice the number of silicon atoms per unit volume of oxygen atoms. The number of silicon atoms and the number of oxygen atoms per unit volume are values measured by Rutherford Backscattering Spectrometry (RBS).
図１１（Ｂ）に示すように、半導体４０６ｂの側面は、導電体４１６ａおよび導電体４１６ｂと接する。また、導電体４０４の電界によって、半導体４０６ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体４０６ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。 As illustrated in FIG. 11B, the side surface of the semiconductor 406b is in contact with the conductor 416a and the conductor 416b. Further, the semiconductor 406b can be electrically surrounded by the electric field of the conductor 404 (a structure of a transistor which electrically surrounds the semiconductor by an electric field generated from the conductor is referred to as a surrounded channel (s-channel) structure). . Therefore, a channel may be formed in the whole (bulk) of the semiconductor 406b. In the s-channel structure, a large current can flow between the source and the drain of the transistor, so that the current at the time of conduction (ON current) can be increased.
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。 Since a high on-current can be obtained, the s-channel structure can be said to be a structure suitable for a miniaturized transistor. Since the transistor can be miniaturized, a semiconductor device including the transistor can be a highly integrated semiconductor device with high density. For example, the transistor has a region where the channel length is preferably 40 nm or less, more preferably 30 nm or less, more preferably 20 nm or less, and the transistor has a channel width of preferably 40 nm or less, more preferably 30 nm or less, and more preferably It preferably has a region of 20 nm or less.
また、導電体４１３に、ソース電極よりも低い電圧または高い電圧を印加し、トランジスタのしきい値電圧をプラス方向またはマイナス方向へ変動させてもよい。例えば、トランジスタのしきい値電圧をプラス方向に変動させることで、ゲート電圧が０Ｖであってもトランジスタが非導通状態（オフ状態）となる、ノーマリーオフが実現できる場合がある。なお、導電体４１３に印加する電圧は、可変であってもよいし、固定であってもよい。導電体４１３に印加する電圧を可変にする場合、電圧を制御する回路を導電体４１３と電気的に接続してもよい。 Alternatively, a voltage lower or higher than that of the source electrode may be applied to the conductor 413 to change the threshold voltage of the transistor in the positive direction or the negative direction. For example, by changing the threshold voltage of the transistor in the positive direction, there is a case where normally-off in which the transistor is in a non-conduction state (off state) even when the gate voltage is 0 V can be realized. Note that the voltage applied to the conductor 413 may be variable or fixed. When the voltage applied to the conductor 413 is variable, a circuit for controlling the voltage may be electrically connected to the conductor 413.
次に、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な半導体について説明する。 Next, semiconductors applicable to the semiconductor 406a, the semiconductor 406b, the semiconductor 406c, and the like will be described.
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。 The semiconductor 406b is, for example, an oxide semiconductor containing indium. The semiconductor 406b has high carrier mobility (electron mobility) when it contains indium, for example. Further, the semiconductor 406b preferably contains the element M. The element M is preferably aluminum, gallium, yttrium, tin, or the like. Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, yttrium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, and tungsten. However, in some cases, a combination of a plurality of the aforementioned elements may be used as the element M. The element M is an element having a high binding energy with oxygen, for example. For example, it is an element having a binding energy with oxygen higher than that of indium. Alternatively, the element M is, for example, an element having a function of increasing the energy gap of the oxide semiconductor. Further, the semiconductor 406b preferably contains zinc. The oxide semiconductor may be easily crystallized when it contains zinc.
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。 However, the semiconductor 406b is not limited to an oxide semiconductor containing indium. The semiconductor 406b may be, for example, an oxide semiconductor containing zinc, an oxide semiconductor containing gallium, an oxide semiconductor containing gallium, an oxide semiconductor containing tin, or the like, which does not contain indium, such as zinc tin oxide or gallium tin oxide.
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。 For the semiconductor 406b, for example, an oxide with a wide energy gap is used. The energy gap of the semiconductor 406b is, for example, 2.5 eV or more and 4.2 eV or less, preferably 2.8 eV or more and 3.8 eV or less, and more preferably 3 eV or more and 3.5 eV or less.
例えば、半導体４０６ａおよび半導体４０６ｃは、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から半導体４０６ａおよび半導体４０６ｃが構成されるため、半導体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂと半導体４０６ｃとの界面において、界面準位が形成されにくい。 For example, the semiconductors 406a and 406c are oxide semiconductors including one or more elements other than oxygen included in the semiconductor 406b. Since the semiconductor 406a and the semiconductor 406c are composed of one or more elements other than oxygen which form the semiconductor 406b, or two or more of them, the interface quasi Is difficult to form.
半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃは、少なくともインジウムを含むと好ましい。なお、半導体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体４０６ｃは、半導体４０６ａと同種の酸化物を用いても構わない。ただし、半導体４０６ａまたは／および半導体４０６ｃがインジウムを含まなくても構わない場合がある。例えば、半導体４０６ａまたは／および半導体４０６ｃが酸化ガリウムであっても構わない。 The semiconductors 406a, 406b, and 406c preferably contain at least indium. Note that when the semiconductor 406a is an In-M-Zn oxide, In is less than 50 atomic%, M is higher than 50 atomic%, more preferably In is less than 25 atomic% when the sum of In and M is 100 atomic%. , M is higher than 75 atomic%. Further, when the semiconductor 406b is an In-M-Zn oxide, when the sum of In and M is 100 atomic%, In is preferably higher than 25 atomic%, M is less than 75 atomic%, more preferably In is higher than 34 atomic%. It is high and M is less than 66 atomic%. Further, when the semiconductor 406c is an In-M-Zn oxide, when the sum of In and M is 100 atomic%, In is preferably less than 50 atomic%, M is higher than 50 atomic%, more preferably In is less than 25 atomic%. , M is higher than 75 atomic%. Note that the semiconductor 406c may be an oxide of the same kind as the semiconductor 406a. However, in some cases, the semiconductor 406a and / or the semiconductor 406c may not contain indium. For example, the semiconductor 406a and / or the semiconductor 406c may be gallium oxide.
半導体４０６ｂは、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。 As the semiconductor 406b, an oxide having an electron affinity higher than those of the semiconductors 406a and 406c is used. For example, as the semiconductor 406b, an oxide having an electron affinity higher than that of the semiconductors 406a and 406c by 0.07 eV to 1.3 eV, preferably 0.1 eV to 0.7 eV, more preferably 0.15 eV to 0.4 eV. To use. The electron affinity is the difference between the vacuum level and the energy at the bottom of the conduction band.
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。 Note that indium gallium oxide has a low electron affinity and a high oxygen blocking property. Therefore, the semiconductor 406c preferably contains indium gallium oxide. The gallium atomic ratio [Ga / (In + Ga)] is, for example, 70% or more, preferably 80% or more, more preferably 90% or more.
なお、半導体４０６ａの組成は、図８に示した太線の組成の近傍であることが好ましい。なお、半導体４０６ｂの組成は、図８に示した太線の組成の近傍であることが好ましい。なお、半導体４０６ｃの組成は、図８に示した太線の組成の近傍であることが好ましい。こうすることで、トランジスタのチャネル形成領域を、単結晶構造を有する領域とすることができる。または、トランジスタのチャネル形成領域、ソース領域およびドレイン領域を、単結晶構造を有する領域とすることができる場合がある。トランジスタのチャネル形成領域が単結晶構造を有する領域とすることで、トランジスタの周波数特性を高くすることができる場合がある。 Note that the composition of the semiconductor 406a is preferably near the composition of the thick line shown in FIG. Note that the composition of the semiconductor 406b is preferably in the vicinity of the composition of the thick line shown in FIG. Note that the composition of the semiconductor 406c is preferably in the vicinity of the composition of the thick line shown in FIG. By doing so, the channel formation region of the transistor can be a region having a single crystal structure. Alternatively, the channel formation region, the source region, and the drain region of the transistor can be a region having a single crystal structure in some cases. When the channel formation region of the transistor has a single crystal structure, the frequency characteristics of the transistor can be improved in some cases.
このとき、ゲート電圧を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。 At this time, when a gate voltage is applied, a channel is formed in the semiconductor 406b having a high electron affinity among the semiconductors 406a, 406b, and 406c.
ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６ｂとの混合領域を有する場合がある。また、半導体４０６ｂと半導体４０６ｃとの間には、半導体４０６ｂと半導体４０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。 Here, a mixed region of the semiconductor 406a and the semiconductor 406b may be provided between the semiconductor 406a and the semiconductor 406b. In addition, a mixed region of the semiconductors 406b and 406c may be provided between the semiconductors 406b and 406c. In the mixed region, the interface state density becomes low. Therefore, the stacked body of the semiconductor 406a, the semiconductor 406b, and the semiconductor 406c has a band structure in which energy continuously changes (also referred to as a continuous junction) in the vicinity of each interface.
このとき、電子は、半導体４０６ａ中および半導体４０６ｃ中ではなく、半導体４０６ｂ中を主として移動する。上述したように、半導体４０６ａおよび半導体４０６ｂの界面における界面準位密度、半導体４０６ｂと半導体４０６ｃとの界面における界面準位密度を低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。 At this time, the electrons move mainly in the semiconductor 406b, not in the semiconductors 406a and 406c. As described above, electron transfer is hindered in the semiconductor 406b by lowering the interface state density at the interface between the semiconductor 406a and the semiconductor 406b and the interface state density at the interface between the semiconductor 406b and the semiconductor 406c. It is possible to increase the on-current of the transistor.
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。 The on-state current of the transistor can be increased as the number of factors that hinder the movement of electrons is reduced. For example, if there is no factor that obstructs the movement of electrons, it is estimated that the electrons move efficiently. The movement of electrons is also hindered, for example, when the physical unevenness of the channel formation region is large.
トランジスタのオン電流を高くするためには、例えば、半導体４０６ｂの上面または下面（被形成面、ここでは半導体４０６ａ）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。 In order to increase the on-state current of the transistor, for example, the root mean square (RMS) roughness in the range of 1 μm × 1 μm of the upper surface or the lower surface (formation surface, here the semiconductor 406a) of the semiconductor 406b is required. The thickness may be less than 1 nm, preferably less than 0.6 nm, more preferably less than 0.5 nm, and still more preferably less than 0.4 nm. The average surface roughness (also referred to as Ra) in the range of 1 μm × 1 μm is less than 1 nm, preferably less than 0.6 nm, more preferably less than 0.5 nm, and even more preferably less than 0.4 nm. Further, the maximum height difference (also referred to as PV) in the range of 1 μm × 1 μm is less than 10 nm, preferably less than 9 nm, more preferably less than 8 nm, further preferably less than 7 nm. The RMS roughness, Ra and PV can be measured using a scanning probe microscope system SPA-500 manufactured by SII Nano Technology Co., Ltd.
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。 Alternatively, for example, even when the defect level density in the region where the channel is formed is high, the electron transfer is hindered.
例えば、半導体４０６ｂが酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。 For example, when the semiconductor 406b has an oxygen deficiency (V O with notation.), It is possible to form a donor level by hydrogen from entering the oxygen deficiency sites. The following may be referred to a state that has entered the hydrogen to oxygen vacancies in the site as V O H. Since V OH scatters electrons, it becomes a factor that reduces the on-current of the transistor. Note that oxygen-deficient sites are more stable when oxygen enters than when hydrogen enters. Therefore, in some cases, the on-state current of the transistor can be increased by reducing oxygen vacancies in the semiconductor 406b.
半導体４０６ｂの酸素欠損を低減するために、例えば、絶縁体４０２に含まれる過剰酸素を、半導体４０６ａを介して半導体４０６ｂまで移動させる方法などがある。この場合、半導体４０６ａは、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。 In order to reduce oxygen vacancies in the semiconductor 406b, for example, there is a method in which excess oxygen contained in the insulator 402 is moved to the semiconductor 406b through the semiconductor 406a. In this case, the semiconductor 406a is preferably a layer having oxygen permeability (a layer that allows oxygen to pass therethrough).
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体４０６ｂの全体にチャネルが形成される。したがって、半導体４０６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体４０６ｂが厚いほど、トランジスタのオン電流を高くすることができる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体４０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体４０６ｂとすればよい。 Note that when the transistor has an s-channel structure, a channel is formed over the entire semiconductor 406b. Therefore, the thicker the semiconductor 406b, the larger the channel region. That is, the thicker the semiconductor 406b, the higher the on-state current of the transistor. For example, the semiconductor 406b having a region with a thickness of 20 nm or more, preferably 40 nm or more, further preferably 60 nm or more, further preferably 100 nm or more may be used. However, since the productivity of the semiconductor device may be reduced, for example, the semiconductor 406b having a region with a thickness of 300 nm or less, preferably 200 nm or less, further preferably 150 nm or less may be used.
また、トランジスタのオン電流を高くするためには、半導体４０６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体４０６ｃとすればよい。一方、半導体４０６ｃは、チャネルの形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体４０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４０６ｃとすればよい。また、半導体４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。 Further, in order to increase the on-state current of the transistor, it is preferable that the thickness of the semiconductor 406c be smaller. For example, the semiconductor 406c having a region of less than 10 nm, preferably 5 nm or less, further preferably 3 nm or less may be used. On the other hand, the semiconductor 406c has a function of blocking an element (hydrogen, silicon, or the like) other than oxygen which is included in an adjacent insulator from entering the semiconductor 406b in which a channel is formed. Therefore, the semiconductor 406c preferably has a certain thickness. For example, the semiconductor 406c may have a region with a thickness of 0.3 nm or more, preferably 1 nm or more, more preferably 2 nm or more. In addition, the semiconductor 406c preferably has a property of blocking oxygen in order to suppress outward diffusion of oxygen released from the insulator 402 and the like.
また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい。半導体４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体４０６ａとの界面からチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすればよい。 Further, in order to increase reliability, it is preferable that the semiconductor 406a be thick and the semiconductor 406c be thin. For example, the semiconductor 406a having a region with a thickness of 10 nm or more, preferably 20 nm or more, further preferably 40 nm or more, more preferably 60 nm or more may be used. By increasing the thickness of the semiconductor 406a, the distance from the interface between the adjacent insulator and the semiconductor 406a to the semiconductor 406b in which a channel is formed can be increased. However, since the productivity of the semiconductor device may be reduced, for example, the semiconductor 406a having a region with a thickness of 200 nm or less, preferably 120 nm or less, further preferably 80 nm or less may be used.
例えば、半導体４０６ｂと半導体４０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体４０６ｂと半導体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。 For example, between the semiconductor 406b and the semiconductor 406a, for example, in secondary ion mass spectrometry (SIMS), less than 1 × 10 19 atoms / cm 3 and preferably 5 × 10 18 atoms / cm 3 in the secondary ion mass spectrometry (SIMS). Less, more preferably, a region having a silicon concentration of less than 2 × 10 18 atoms / cm 3 . Further, in the SIMS between the semiconductor 406b and the semiconductor 406c, less than 1 × 10 19 atoms / cm 3 , preferably less than 5 × 10 18 atoms / cm 3 , and more preferably less than 2 × 10 18 atoms / cm 3 . It has a region having a silicon concentration.
また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの水素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂの窒素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの窒素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。 In addition, in order to reduce the hydrogen concentration of the semiconductor 406b, it is preferable to reduce the hydrogen concentration of the semiconductors 406a and 406c. In the SIMS, the semiconductor 406a and the semiconductor 406c are 2 × 10 20 atoms / cm 3 or less, preferably 5 × 10 19 atoms / cm 3 or less, more preferably 1 × 10 19 atoms / cm 3 or less, further preferably 5 ×. It has a region having a hydrogen concentration of 10 18 atoms / cm 3 or less. Further, in order to reduce the nitrogen concentration of the semiconductor 406b, it is preferable to reduce the nitrogen concentration of the semiconductor 406a and the semiconductor 406c. The semiconductors 406a and 406c have a SIMS of less than 5 × 10 19 atoms / cm 3 , preferably 5 × 10 18 atoms / cm 3 or less, more preferably 1 × 10 18 atoms / cm 3 or less, further preferably 5 ×. It has a region having a nitrogen concentration of 10 17 atoms / cm 3 or less.
上述の３層構造は一例である。例えば、半導体４０６ａまたは半導体４０６ｃのない２層構造としても構わない。または、半導体４０６ａの上もしくは下、または半導体４０６ｃ上もしくは下に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体４０６ａの上、半導体４０６ａの下、半導体４０６ｃの上、半導体４０６ｃの下のいずれか二箇所以上に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。 The above three-layer structure is an example. For example, a two-layer structure without the semiconductor 406a or the semiconductor 406c may be used. Alternatively, a four-layer structure in which any one of the semiconductors 406a, 406b, and 406c is provided above or below the semiconductor 406a or above or below the semiconductor 406c may be used. Alternatively, an n-layer structure having any one of the semiconductors 406a, 406b, and 406c at any two or more positions above the semiconductor 406a, below the semiconductor 406a, above the semiconductor 406c, and below the semiconductor 406c. (N is an integer of 5 or more) may be used.
基板４００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。 As the substrate 400, for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used. Examples of the insulating substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria-stabilized zirconia substrate), and a resin substrate. Examples of the semiconductor substrate include a single semiconductor substrate made of silicon, germanium, or the like, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, gallium oxide, or the like. Further, there is a semiconductor substrate having an insulating region inside the above-described semiconductor substrate, for example, an SOI (Silicon On Insulator) substrate. Examples of the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate. Alternatively, a substrate including a metal nitride, a substrate including a metal oxide, or the like can be given. Further, there are a substrate in which a conductor or a semiconductor is provided on an insulator substrate, a substrate in which a conductor or an insulator is provided in a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like. Alternatively, a substrate provided with an element may be used. The elements provided on the substrate include a capacitance element, a resistance element, a switch element, a light emitting element, a storage element, and the like.
また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板４００を薄くすると、半導体装置を軽量化することができる。また、基板４００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。 Alternatively, a flexible substrate may be used as the substrate 400. Note that as a method for providing a transistor over a flexible substrate, there is also a method in which the transistor is formed over a non-flexible substrate, the transistor is separated, and the transistor is transferred to the substrate 400 which is a flexible substrate. In that case, a peeling layer may be provided between the non-flexible substrate and the transistor. Note that as the substrate 400, a sheet, a film, a foil, or the like in which a fiber is woven may be used. Further, the substrate 400 may have elasticity. Further, the substrate 400 may have a property of returning to its original shape when bending or pulling is stopped. Alternatively, it may have a property of not returning to the original shape. The thickness of the substrate 400 is, for example, 5 μm or more and 700 μm or less, preferably 10 μm or more and 500 μm or less, and more preferably 15 μm or more and 300 μm or less. When the substrate 400 is thin, the weight of the semiconductor device can be reduced. Further, by thinning the substrate 400, it may have elasticity even when glass or the like is used, or may have a property of returning to its original shape when bending or pulling is stopped. Therefore, a shock or the like applied to the semiconductor device over the substrate 400 due to dropping or the like can be mitigated. That is, a durable semiconductor device can be provided.
可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板４００として好適である。 As the substrate 400 which is a flexible substrate, for example, a metal, an alloy, a resin, glass, or a fiber thereof can be used. It is preferable that the substrate 400 that is a flexible substrate has a lower linear expansion coefficient because deformation due to the environment is suppressed. As the substrate 400 which is a flexible substrate, for example, a material having a linear expansion coefficient of 1 × 10 −3 / K or less, 5 × 10 −5 / K or less, or 1 × 10 −5 / K or less may be used. Good. Examples of the resin include polyester, polyolefin, polyamide (eg, nylon and aramid), polyimide, polycarbonate, and acrylic. In particular, aramid is suitable for the flexible substrate 400 because of its low coefficient of linear expansion.
導電体４１３としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。 As the conductor 413, for example, boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt, nickel, copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium, silver, indium, A conductor containing one or more kinds of tin, tantalum, and tungsten may be used in a single layer or a stacked layer. For example, it may be an alloy or a compound, a conductor containing aluminum, a conductor containing copper and titanium, a conductor containing copper and manganese, a conductor containing indium, tin and oxygen, a conductor containing titanium and nitrogen. Etc. may be used.
絶縁体４０２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。 As the insulator 402, for example, an insulator containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum. It may be used as a single layer or as a laminated layer. For example, as the insulator 402, aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or oxide is used. Tantalum may be used.
絶縁体４０２は、基板４００からの不純物の拡散を防止する役割を有してもよい。また、半導体４０６ｂが酸化物半導体である場合、絶縁体４０２は、半導体４０６ｂに酸素を供給する役割を担うことができる。 The insulator 402 may have a role of preventing diffusion of impurities from the substrate 400. In the case where the semiconductor 406b is an oxide semiconductor, the insulator 402 can serve to supply oxygen to the semiconductor 406b.
導電体４１６ａおよび導電体４１６ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。 Examples of the conductor 416a and the conductor 416b include boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt, nickel, copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium, and the like. A conductor containing one or more kinds of silver, indium, tin, tantalum, and tungsten may be used in a single layer or a stacked layer. For example, it may be an alloy or a compound, a conductor containing aluminum, a conductor containing copper and titanium, a conductor containing copper and manganese, a conductor containing indium, tin and oxygen, a conductor containing titanium and nitrogen. Etc. may be used.
絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。 As the insulator 412, for example, an insulator containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum. It may be used as a single layer or as a laminated layer. For example, as the insulator 412, aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or oxide is used. Tantalum may be used.
導電体４０４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。 As the conductor 404, for example, boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt, nickel, copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium, silver, indium, A conductor containing one or more kinds of tin, tantalum, and tungsten may be used in a single layer or a stacked layer. For example, it may be an alloy or a compound, a conductor containing aluminum, a conductor containing copper and titanium, a conductor containing copper and manganese, a conductor containing indium, tin and oxygen, a conductor containing titanium and nitrogen. Etc. may be used.
絶縁体４０８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。絶縁体４０８は、好ましくは酸化アルミニウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁体を、単層で、または積層で用いればよい。 As the insulator 408, for example, an insulator containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum. It may be used as a single layer or as a laminated layer. The insulator 408 is preferably a single layer or a stacked layer of an insulator containing aluminum oxide, silicon nitride oxide, silicon nitride, gallium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or tantalum oxide. You can use it.
絶縁体４１８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４１８としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。 As the insulator 418, for example, an insulator containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum. It may be used as a single layer or as a laminated layer. For example, as the insulator 418, aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or oxide is used. Tantalum may be used.
なお、図１１では、トランジスタの第１のゲート電極である導電体４０４と第２のゲート電極である導電体４１３とが、電気的に接続しない例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図１２（Ａ）に示すように、導電体４０４と導電体４１３とが電気的に接続する構造であっても構わない。このような構成とすることで、導電体４０４と導電体４１３とに同じ電位が供給されるため、トランジスタのスイッチング特性を向上させることができる。または、図１２（Ｂ）に示すように、導電体４１３を有さない構造であっても構わない。 Note that FIG. 11 illustrates an example in which the conductor 404 which is the first gate electrode and the conductor 413 which is the second gate electrode of the transistor are not electrically connected to each other; however, one embodiment of the present invention The structure of the transistor is not limited to this. For example, as illustrated in FIG. 12A, a structure in which the conductor 404 and the conductor 413 are electrically connected to each other may be used. With such a structure, the same potential is supplied to the conductor 404 and the conductor 413, so that the switching characteristics of the transistor can be improved. Alternatively, as shown in FIG. 12B, a structure without the conductor 413 may be used.
また、図１３（Ａ）は、トランジスタの上面図の一例である。図１３（Ａ）の一点鎖線Ｆ１−Ｆ２および一点鎖線Ｆ３−Ｆ４に対応する断面図の一例を図１３（Ｂ）に示す。なお、図１３（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。 Further, FIG. 13A is an example of a top view of the transistor. FIG. 13B illustrates an example of a cross-sectional view corresponding to dashed-dotted line F1-F2 and dashed-dotted line F3-F4 in FIG. Note that in FIG. 13A, parts such as an insulator are omitted for easy understanding.
また、図１１などではソース電極およびドレイン電極として機能する導電体４１６ａおよび導電体４１６ｂが半導体４０６ｂの上面および側面、絶縁体４０２の上面などと接する例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図１３に示すように、導電体４１６ａおよび導電体４１６ｂが半導体４０６ｂの上面のみと接する構造であっても構わない。 Although FIG. 11 and the like show examples in which the conductors 416a and 416b functioning as a source electrode and a drain electrode are in contact with the top surface and side surfaces of the semiconductor 406b, the top surface of the insulator 402, and the like, one embodiment of the present invention is described. The structure of the transistor is not limited to this. For example, as shown in FIG. 13, a structure in which the conductor 416a and the conductor 416b are in contact with only the upper surface of the semiconductor 406b may be used.
また、図１３（Ｂ）に示すように、絶縁体４１８上に絶縁体４２８を有してもよい。絶縁体４２８は、上面が平坦な絶縁体であると好ましい。なお、絶縁体４２８は、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４２８としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。絶縁体４２８の上面を平坦化するために、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによって平坦化処理を行ってもよい。 Further, as illustrated in FIG. 13B, the insulator 428 may be provided over the insulator 418. The insulator 428 is preferably an insulator having a flat upper surface. Note that the insulator 428 is, for example, an insulator containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum. May be used as a single layer or as a laminate. For example, the insulator 428 includes aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or oxide. Tantalum may be used. In order to planarize the upper surface of the insulator 428, planarization treatment may be performed by a chemical mechanical polishing (CMP) method or the like.
または、絶縁体４２８は、樹脂を用いてもよい。例えば、ポリイミド、ポリアミド、アクリル、シリコーンなどを含む樹脂を用いればよい。樹脂を用いることで、絶縁体４２８の上面を平坦化処理しなくてもよい場合がある。また、樹脂は短い時間で厚い膜を成膜することができるため、生産性を高めることができる。 Alternatively, the insulator 428 may be made of resin. For example, a resin containing polyimide, polyamide, acrylic, silicone, or the like may be used. By using a resin, the top surface of the insulator 428 may not be planarized in some cases. In addition, since the resin can form a thick film in a short time, the productivity can be improved.
また、図１３（Ａ）および図１３（Ｂ）に示すように、絶縁体４２８上に導電体４２４ａおよび導電体４２４ｂを有してもよい。導電体４２４ａおよび導電体４２４ｂは、例えば、配線としての機能を有する。また、絶縁体４２８が開口部を有し、該開口部を介して導電体４１６ａと導電体４２４ａとが電気的に接続しても構わない。また、絶縁体４２８が別の開口部を有し、該開口部を介して導電体４１６ｂと導電体４２４ｂとが電気的に接続しても構わない。このとき、それぞれの開口部内に導電体４２６ａ、導電体４２６ｂを有しても構わない。 Alternatively, as illustrated in FIGS. 13A and 13B, a conductor 424a and a conductor 424b may be provided over the insulator 428. The conductor 424a and the conductor 424b have a function as wiring, for example. Further, the insulator 428 may have an opening, and the conductor 416a and the conductor 424a may be electrically connected to each other through the opening. In addition, the insulator 428 may have another opening, and the conductor 416b and the conductor 424b may be electrically connected to each other through the opening. At this time, the conductors 426a and 426b may be provided in the respective openings.
導電体４２４ａおよび導電体４２４ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。 Examples of the conductor 424a and the conductor 424b include boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt, nickel, copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium, and the like. A conductor containing one or more kinds of silver, indium, tin, tantalum, and tungsten may be used in a single layer or a stacked layer. For example, it may be an alloy or a compound, a conductor containing aluminum, a conductor containing copper and titanium, a conductor containing copper and manganese, a conductor containing indium, tin and oxygen, a conductor containing titanium and nitrogen. Etc. may be used.
図１３に示すトランジスタは、導電体４１６ａおよび導電体４１６ｂは、半導体４０６ｂの側面と接しない。したがって、第１のゲート電極として機能する導電体４０４から半導体４０６ｂの側面に向けて印加される電界が、導電体４１６ａおよび導電体４１６ｂによって遮蔽されにくい構造である。また、導電体４１６ａおよび導電体４１６ｂは、絶縁体４０２の上面と接しない。そのため、絶縁体４０２から放出される過剰酸素（酸素）が導電体４１６ａおよび導電体４１６ｂを酸化させるために消費されない。したがって、絶縁体４０２から放出される過剰酸素（酸素）を、半導体４０６ｂの酸素欠損を低減するために効率的に利用することのできる構造である。即ち、図１３に示す構造のトランジスタは、高いオン電流、高い電界効果移動度、低いサブスレッショルドスイング値、高い信頼性などを有する優れた電気特性のトランジスタである。 In the transistor illustrated in FIG. 13, the conductor 416a and the conductor 416b are not in contact with the side surface of the semiconductor 406b. Therefore, the electric field applied from the conductor 404 functioning as the first gate electrode toward the side surface of the semiconductor 406b is not easily shielded by the conductors 416a and 416b. The conductors 416a and 416b do not contact the top surface of the insulator 402. Therefore, excess oxygen (oxygen) released from the insulator 402 is not consumed for oxidizing the conductors 416a and 416b. Therefore, excess oxygen (oxygen) released from the insulator 402 can be efficiently used to reduce oxygen vacancies in the semiconductor 406b. That is, the transistor having the structure shown in FIG. 13 is a transistor with excellent electrical characteristics, such as high on-current, high field-effect mobility, low subthreshold swing value, and high reliability.
図１４（Ａ）および図１４（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図１４（Ａ）は上面図であり、図１４（Ｂ）は、図１４（Ａ）に示す一点鎖線Ｇ１−Ｇ２、および一点鎖線Ｇ３−Ｇ４に対応する断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。 14A and 14B are a top view and a cross-sectional view of a transistor of one embodiment of the present invention. 14A is a top view, and FIG. 14B is a cross-sectional view corresponding to dashed-dotted line G1-G2 and dashed-dotted line G3-G4 illustrated in FIG. Note that in the top view of FIG. 14A, some elements are omitted for clarity.
トランジスタは、図１４に示すように、導電体４１６ａおよび導電体４１６ｂを有さず、導電体４２６ａおよび導電体４２６ｂと、半導体４０６ｂとが接する構造であっても構わない。この場合、半導体４０６ｂまたは／および半導体４０６ａの、少なくとも導電体４２６ａおよび導電体４２６ｂと接する領域に低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設けると好ましい。低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、例えば、導電体４０４などをマスクとし、半導体４０６ｂまたは／および半導体４０６ａに不純物を添加することで形成すればよい。なお、導電体４２６ａおよび導電体４２６ｂが、半導体４０６ｂの孔（貫通しているもの）または窪み（貫通していないもの）に設けられていても構わない。導電体４２６ａおよび導電体４２６ｂが、半導体４０６ｂの孔または窪みに設けられることで、導電体４２６ａおよび導電体４２６ｂと、半導体４０６ｂとの接触面積が大きくなるため、接触抵抗の影響を小さくすることができる。即ち、トランジスタのオン電流を大きくすることができる。 As illustrated in FIG. 14, the transistor may not have the conductors 416a and 416b and may have a structure in which the conductors 426a and 426b are in contact with the semiconductor 406b. In this case, it is preferable to provide the low resistance region 423a (low resistance region 423b) in at least a region of the semiconductor 406b and / or the semiconductor 406a which is in contact with the conductor 426a and the conductor 426b. The low-resistance regions 423a and 423b may be formed by adding impurities to the semiconductor 406b and / or the semiconductor 406a using the conductor 404 or the like as a mask, for example. Note that the conductor 426a and the conductor 426b may be provided in the hole (which penetrates) or the depression (which does not penetrate) of the semiconductor 406b. By providing the conductor 426a and the conductor 426b in the hole or the depression of the semiconductor 406b, the contact area between the conductor 426a and the conductor 426b and the semiconductor 406b is increased, so that the influence of contact resistance can be reduced. it can. That is, the on-state current of the transistor can be increased.
＜トランジスタ構造２＞
図１５（Ａ）および図１５（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図１５（Ａ）は上面図であり、図１５（Ｂ）は、図１５（Ａ）に示す一点鎖線Ｊ１−Ｊ２、および一点鎖線Ｊ３−Ｊ４に対応する断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
<Transistor structure 2>
15A and 15B are a top view and a cross-sectional view of a transistor of one embodiment of the present invention. 15A is a top view, and FIG. 15B is a cross-sectional view corresponding to dashed-dotted line J1-J2 and dashed-dotted line J3-J4 illustrated in FIG. 15A. Note that in the top view of FIG. 15A, some elements are omitted for clarity.
図１５（Ａ）および図１５（Ｂ）に示すトランジスタは、基板６００上の導電体６０４と、導電体６０４上の絶縁体６１２と、絶縁体６１２上の半導体６０６ａと、半導体６０６ａ上の半導体６０６ｂと、半導体６０６ｂ上の半導体６０６ｃと、半導体６０６ａ、半導体６０６ｂおよび半導体６０６ｃと接し、間隔を開けて配置された導電体６１６ａおよび導電体６１６ｂと、半導体６０６ｃ上、導電体６１６ａ上および導電体６１６ｂ上の絶縁体６１８と、を有する。なお、導電体６０４は、絶縁体６１２を介して半導体６０６ｂの下面と面する。また、絶縁体６１２が凸部を有しても構わない。また、基板６００と導電体６０４の間に絶縁体を有しても構わない。該絶縁体は、絶縁体４０２や絶縁体４０８についての記載を参照する。また、半導体６０６ａを有さなくても構わない。また、絶縁体６１８を有さなくても構わない。 The transistors illustrated in FIGS. 15A and 15B each include a conductor 604 over the substrate 600, an insulator 612 over the conductor 604, a semiconductor 606a over the insulator 612, and a semiconductor 606b over the semiconductor 606a. And a semiconductor 606c over the semiconductor 606b, and a conductor 616a and a conductor 616b which are in contact with the semiconductor 606a, the semiconductor 606b, and the semiconductor 606c and are spaced apart from each other, and over the semiconductor 606c, the conductor 616a, and the conductor 616b. And an insulator 618 of. Note that the conductor 604 faces the bottom surface of the semiconductor 606b with the insulator 612 provided therebetween. Further, the insulator 612 may have a convex portion. Further, an insulator may be provided between the substrate 600 and the conductor 604. For the insulator, refer to the description of the insulator 402 and the insulator 408. Further, the semiconductor 606a may be omitted. Further, the insulator 618 may not be provided.
なお、半導体６０６ｂは、トランジスタのチャネル形成領域としての機能を有する。また、導電体６０４は、トランジスタの第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、導電体６１６ａおよび導電体６１６ｂは、トランジスタのソース電極およびドレイン電極としての機能を有する。 Note that the semiconductor 606b has a function as a channel formation region of a transistor. Further, the conductor 604 has a function as a first gate electrode (also referred to as a front gate electrode) of the transistor. The conductors 616a and 616b have a function as a source electrode and a drain electrode of the transistor.
なお、絶縁体６１８は過剰酸素を含む絶縁体であると好ましい。 Note that the insulator 618 is preferably an insulator containing excess oxygen.
なお、基板６００は、基板４００についての記載を参照する。また、導電体６０４は、導電体４０４についての記載を参照する。また、絶縁体６１２は、絶縁体４１２についての記載を参照する。また、半導体６０６ａは、半導体４０６ｃについての記載を参照する。また、半導体６０６ｂは、半導体４０６ｂについての記載を参照する。また、半導体６０６ｃは、半導体４０６ａについての記載を参照する。また、導電体６１６ａおよび導電体６１６ｂは、導電体４１６ａおよび導電体４１６ｂについての記載を参照する。また、絶縁体６１８は、絶縁体４０２についての記載を参照する。 For the substrate 600, the description of the substrate 400 is referred to. For the conductor 604, the description of the conductor 404 is referred to. For the insulator 612, the description of the insulator 412 is referred to. For the semiconductor 606a, the description of the semiconductor 406c is referred to. For the semiconductor 606b, the description of the semiconductor 406b is referred to. For the semiconductor 606c, the description of the semiconductor 406a is referred to. For the conductor 616a and the conductor 616b, the description of the conductor 416a and the conductor 416b is referred to. For the insulator 618, the description of the insulator 402 is referred to.
なお、絶縁体６１８上には、表示素子が設けられていてもよい。例えば、画素電極、液晶層、共通電極、発光層、有機ＥＬ層、陽極、陰極などが設けられていてもよい。表示素子は、例えば、導電体６１６ａなどと接続されている。 Note that a display element may be provided over the insulator 618. For example, a pixel electrode, a liquid crystal layer, a common electrode, a light emitting layer, an organic EL layer, an anode, a cathode and the like may be provided. The display element is connected to, for example, the conductor 616a.
また、図１６（Ａ）は、トランジスタの上面図の一例である。図１６（Ａ）の一点鎖線Ｋ１−Ｋ２および一点鎖線Ｋ３−Ｋ４に対応する断面図の一例を図１６（Ｂ）に示す。なお、図１６（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。 16A is an example of a top view of a transistor. FIG. 16B illustrates an example of a cross-sectional view corresponding to dashed-dotted line K1-K2 and dashed-dotted line K3-K4 in FIG. Note that in FIG. 16A, parts such as an insulator are omitted for easy understanding.
なお、半導体の上に、チャネル保護膜として機能させることができる絶縁体を配置してもよい。例えば、図１６に示すように、導電体６１６ａおよび導電体６１６ｂと、半導体６０６ｃとの間に、絶縁体６２０を配置してもよい。その場合、導電体６１６ａ（導電体６１６ｂ）と半導体６０６ｃとは、絶縁体６２０中の開口部を介して接続される。絶縁体６２０は、絶縁体６１８についての記載を参照すればよい。 Note that an insulator that can function as a channel protective film may be provided over the semiconductor. For example, as illustrated in FIG. 16, an insulator 620 may be provided between the conductor 616a and the conductor 616b and the semiconductor 606c. In that case, the conductor 616a (conductor 616b) and the semiconductor 606c are connected to each other through the opening in the insulator 620. For the insulator 620, the description of the insulator 618 may be referred to.
なお、図１５（Ｂ）や図１６（Ｂ）において、絶縁体６１８の上に、導電体６１３を配置してもよい。その場合の例を図１７（Ａ）および図１７（Ｂ）に示す。なお、導電体６１３については、導電体４１３についての記載を参照する。また、導電体６１３には、導電体６０４と同じ電位や同じ信号が供給されてもよいし、異なる電位や信号が供給されてもよい。例えば、導電体６１３に、一定の電位を供給して、トランジスタのしきい値電圧を制御してもよい。つまり、導電体６１３は、第２のゲート電極としての機能を有することができる。また、導電体６１３などによってｓ−ｃｈａｎｎｅｌ構造を形成していても構わない。 Note that the conductor 613 may be provided over the insulator 618 in FIGS. 15B and 16B. An example in that case is shown in FIGS. 17A and 17B. For the conductor 613, the description of the conductor 413 is referred to. The conductor 613 may be supplied with the same potential or the same signal as the conductor 604, or may be supplied with a different potential or signal. For example, a constant potential may be supplied to the conductor 613 to control the threshold voltage of the transistor. That is, the conductor 613 can have a function as a second gate electrode. Further, an s-channel structure may be formed with the conductor 613 or the like.
＜ＰＬＤ法＞
以下では、上述した成膜モデルとは異なる成膜メカニズムを有するＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜したＩｎ−Ｇａ−Ｚｎ酸化物について説明する。
<PLD method>
Hereinafter, an In-Ga-Zn oxide film formed by a PLD (Pulsed Laser Deposition) method having a film formation mechanism different from the above-described film formation model will be described.
試料の作製方法を説明する。まず、シリコン基板を準備する。次に、熱酸化膜を１００ｎｍの厚さで形成する。次に、ＰＬＤ法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を成膜することで試料を作製する。 A method for manufacturing a sample will be described. First, a silicon substrate is prepared. Next, a thermal oxide film is formed with a thickness of 100 nm. Next, a sample is formed by forming an In—Ga—Zn oxide film by a PLD method.
なお、ターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］である多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を用いる。また、ターゲットのアブレーションには、Ｎｄ：ＹＡＧレーザ装置を用いた波長が２６６ｎｍのレーザ光を、出力０．１Ｗ、パルス周波数１０Ｈｚで用いる。 Note that a polycrystalline In—Ga—Zn oxide with In: Ga: Zn = 1: 1: 1 [atomic ratio] is used as the target. Further, for ablation of the target, laser light having a wavelength of 266 nm using an Nd: YAG laser device is used with an output of 0.1 W and a pulse frequency of 10 Hz.
また、Ｉｎ−Ｇａ−Ｚｎ酸化物の成膜は、圧力を変えて４条件とした。試料１はターボ分子ポンプで排気したままの圧力である２．６×１０−５Ｐａとして成膜したＩｎ−Ｇａ−Ｚｎ酸化物であり、試料２は酸素ガスを用い圧力を１．０×１０−３Ｐａとして成膜したＩｎ−Ｇａ−Ｚｎ酸化物であり、試料３は酸素ガスを用い圧力を０．７Ｐａとして成膜したＩｎ−Ｇａ−Ｚｎ酸化物であり、試料４は酸素ガスを用い圧力を７．０Ｐａとして成膜したＩｎ−Ｇａ−Ｚｎ酸化物である。なお、成膜時間は各３０分、基板温度は室温とした。 Further, the film formation of the In-Ga-Zn oxide was performed under four conditions by changing the pressure. Sample 1 is an In—Ga—Zn oxide film formed at a pressure of 2.6 × 10 −5 Pa as it is exhausted by a turbo molecular pump, and Sample 2 uses oxygen gas and has a pressure of 1.0 × 10 5. -3 Pa was an In-Ga-Zn oxide film formed, Sample 3 was an In-Ga-Zn oxide film formed using oxygen gas at a pressure of 0.7 Pa, and Sample 4 was oxygen gas. It is an In-Ga-Zn oxide film formed at a pressure of 7.0 Pa. The film formation time was 30 minutes each, and the substrate temperature was room temperature.
次に、試料１乃至試料４の高分解能断面ＴＥＭ像を取得した。なお、高分解能断面ＴＥＭ像の取得は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用い、加速電圧３００ｋＶで行った。 Next, high-resolution cross-sectional TEM images of Samples 1 to 4 were obtained. The high-resolution cross-sectional TEM image was acquired with a Hitachi transmission electron microscope H-9000NAR at an acceleration voltage of 300 kV.
図２４に、試料１の高分解能断面ＴＥＭ像を示す。なお、図２４（Ａ）は、膜の厚さ方向の全体が収まる倍率で取得した高分解能断面ＴＥＭ像である。図２４（Ａ）より、膜の厚さは７０ｎｍ程度であった。また、図２４（Ｂ）および図２４（Ｃ）は、それぞれ膜の最上部および膜の最下部が収まる倍率で取得した高分解能断面ＴＥＭ像である。また、図２４（Ｄ）、図２４（Ｅ）および図２４（Ｆ）は、それぞれ膜の最上部、膜の中央部および膜の最下部をさらに高倍率で取得した高分解能断面ＴＥＭ像である。 FIG. 24 shows a high-resolution cross-sectional TEM image of Sample 1. Note that FIG. 24A is a high-resolution cross-sectional TEM image obtained at a magnification such that the entire film in the thickness direction is contained. From FIG. 24A, the thickness of the film was about 70 nm. In addition, FIGS. 24B and 24C are high-resolution cross-sectional TEM images acquired at a magnification such that the uppermost portion and the lowermost portion of the film fit, respectively. In addition, FIGS. 24D, 24E, and 24F are high-resolution cross-sectional TEM images of the uppermost portion of the film, the central portion of the film, and the lowermost portion of the film, respectively, at a higher magnification. .
図２５に、試料２の高分解能断面ＴＥＭ像を示す。なお、図２５（Ａ）は、膜の厚さ方向の全体が収まる倍率で取得した高分解能断面ＴＥＭ像である。図２５（Ａ）より、膜の厚さは６８ｎｍ程度であった。また、図２５（Ｂ）および図２５（Ｃ）は、それぞれ膜の最上部および膜の最下部が収まる倍率で取得した高分解能断面ＴＥＭ像である。また、図２５（Ｄ）、図２５（Ｅ）および図２５（Ｆ）は、それぞれ膜の最上部、膜の中央部および膜の最下部をさらに高倍率で取得した高分解能断面ＴＥＭ像である。 FIG. 25 shows a high-resolution cross-sectional TEM image of Sample 2. Note that FIG. 25A is a high-resolution cross-sectional TEM image obtained at a magnification such that the entire film in the thickness direction is contained. From FIG. 25 (A), the film thickness was about 68 nm. In addition, FIGS. 25B and 25C are high-resolution cross-sectional TEM images obtained at a magnification in which the uppermost portion and the lowermost portion of the film fit, respectively. Further, FIGS. 25D, 25E, and 25F are high-resolution cross-sectional TEM images of the uppermost portion of the film, the central portion of the film, and the lowermost portion of the film, respectively, at a higher magnification. .
図２６に、試料３の高分解能断面ＴＥＭ像を示す。なお、図２６（Ａ）は、膜の厚さ方向の全体が収まる倍率で取得した高分解能断面ＴＥＭ像である。図２６（Ａ）より、膜の厚さは５６ｎｍ程度であった。また、図２６（Ｂ）および図２６（Ｃ）は、それぞれ膜の最上部および膜の最下部が収まる倍率で取得した高分解能断面ＴＥＭ像である。また、図２６（Ｄ）、図２６（Ｅ）および図２６（Ｆ）は、それぞれ膜の最上部、膜の中央部および膜の最下部をさらに高倍率で取得した高分解能断面ＴＥＭ像である。 FIG. 26 shows a high-resolution cross-sectional TEM image of Sample 3. Note that FIG. 26A is a high-resolution cross-sectional TEM image obtained at a magnification such that the entire film in the thickness direction is contained. From FIG. 26A, the thickness of the film was about 56 nm. In addition, FIGS. 26B and 26C are high-resolution cross-sectional TEM images obtained at a magnification such that the uppermost portion and the lowermost portion of the film fit. Further, FIGS. 26D, 26E, and 26F are high-resolution cross-sectional TEM images of the uppermost portion of the film, the central portion of the film, and the lowermost portion of the film, respectively, at a higher magnification. .
図２７に、試料４の高分解能断面ＴＥＭ像を示す。なお、図２７（Ａ）および図２７（Ｂ）は、膜の厚さ方向の全体が収まる倍率で取得した高分解能断面ＴＥＭ像である。図２７（Ａ）および図２７（Ｂ）より、膜の厚さは２６ｎｍ程度であった。また、図２７（Ｃ）および図２７（Ｄ）は、それぞれ膜の最上部および膜の最下部が収まる倍率で取得した高分解能断面ＴＥＭ像である。 FIG. 27 shows a high-resolution cross-sectional TEM image of Sample 4. Note that FIGS. 27A and 27B are high-resolution cross-sectional TEM images obtained at a magnification such that the entire film in the thickness direction is contained. From FIGS. 27A and 27B, the film thickness was about 26 nm. 27C and 27D are high-resolution cross-sectional TEM images obtained at a magnification such that the uppermost portion and the lowermost portion of the film fit.
さらに、試料１乃至試料４の任意の領域に対し、ナノビーム電子回折による回折パターンを取得した。なお、ナノビーム電子回折による回折パターンの取得は、日立電界放出形透過電子顕微鏡ＨＦ−２０００を用い、加速電圧を２００ｋＶ、プローブ径を１ｎｍ、カメラ長を０．８ｍとして行った。また、ナノビーム電子回折の取得箇所を示す高分解能断面ＴＥＭ像の取得は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用い、加速電圧３００ｋＶで行った。 Further, a diffraction pattern by nanobeam electron diffraction was obtained for any region of Samples 1 to 4. The acquisition of the diffraction pattern by nanobeam electron diffraction was performed using a Hitachi field emission transmission electron microscope HF-2000 with an accelerating voltage of 200 kV, a probe diameter of 1 nm, and a camera length of 0.8 m. In addition, a high-resolution cross-sectional TEM image showing a nanobeam electron diffraction acquisition location was acquired using a Hitachi transmission electron microscope H-9000NAR at an acceleration voltage of 300 kV.
図２８（Ａ）に、試料１の高分解能断面ＴＥＭ像を示す。また、図２８（Ｂ）、図２８（Ｃ）および図２８（Ｄ）には、それぞれ図２８（Ａ）のナノビーム電子回折の測定領域１、測定領域２および測定領域３に対応する回折パターンを示す。 A high-resolution cross-sectional TEM image of Sample 1 is shown in FIG. 28B, 28C, and 28D show diffraction patterns corresponding to the measurement region 1, measurement region 2, and measurement region 3 of nanobeam electron diffraction in FIG. 28A, respectively. Show.
図２８（Ｂ）を解析すると、スポットＡのｄ値は０．２７８ｎｍ、スポットＢのｄ値は０．０９５ｎｍ、スポットＣのｄ値は０．１０８ｎｍであった。これは、菱面体晶を有するＩｎＧａＺｎＯ４における、（１ ０ ２）面（Ａ´と表記する。）のｄ値０．２７９ｎｍ、（３ −３ ０）面（Ｂ´と表記する。）のｄ値０．０９５ｎｍ、（２ −３ −２）面（Ｃ´と表記する。）のｄ値０．１０７ｎｍとよく一致する。また、∠ＡＯＢは６０．２°、∠ＡＯＣは７９．９°、∠ＢＯＣは１９．７°であった。これは、∠Ａ´ＯＢ´の６０．８°、∠Ａ´ＯＣ´の８０．４°、∠Ｂ´ＯＣ´の１９．７°ともよく一致する。したがって、図２８（Ｂ）に示す回折パターンは、菱面体晶を有するＩｎＧａＺｎＯ４に帰属することができる。即ち、図２８（Ｂ）の測定領域の近傍は、菱面体晶を有するＩｎＧａＺｎＯ４の結晶部の可能性がある。なお、菱面体晶を有するＩｎＧａＺｎＯ４に関するデータは、ＪＣＰＤＳカードＮｏ．３８−１１０４を参照した。 When FIG. 28B was analyzed, the d value of spot A was 0.278 nm, the d value of spot B was 0.095 nm, and the d value of spot C was 0.108 nm. This is because in InGaZnO 4 having a rhombohedral crystal, the d value of the (10 2) plane (denoted as A ′) is 0.279 nm and the d value of the (3 −30) plane (denoted as B ′) is d. The value is 0.095 nm, and the d value of the (2 −3 −2) plane (denoted as C ′) is 0.107 nm, which is in good agreement. Further, ∠AOB was 60.2 °, ∠AOC was 79.9 °, and ∠BOC was 19.7 °. This is in good agreement with 60.8 ° of ∠A′OB ′, 80.4 ° of ∠A′OC ′, and 19.7 ° of ∠B′OC ′. Therefore, the diffraction pattern shown in FIG. 28B can be assigned to InGaZnO 4 having a rhombohedral crystal. That is, the vicinity of the measurement region in FIG. 28B may be a crystal part of InGaZnO 4 having a rhombohedral crystal. In addition, data on InGaZnO 4 having a rhombohedral crystal can be found in JCPDS card No. 38-1104.
なお、図２８（Ｂ）を、六方晶を有するＩｎ２Ｇａ２ＺｎＯ７に対しての帰属を試みると、（１ ０ −２）面（Ａ´と表記する。）のｄ値０．２８１ｎｍ、（３ −３ １）面（Ｂ´と表記する。）のｄ値０．０９５ｎｍ、（２ −３ ３）面（Ｃ´と表記する。）のｄ値０．１０８ｎｍとよく一致する。また、∠Ａ´ＯＢ´の６１．０°、∠Ａ´ＯＣ´の８０．６°、∠Ｂ´ＯＣ´の１９．６°ともよく一致する。したがって、図２８（Ｂ）に示す回折パターンは、六方晶を有するＩｎ２Ｇａ２ＺｎＯ７に帰属することができる。即ち、図２８（Ｂ）の測定領域の近傍は、六方晶を有するＩｎ２Ｇａ２ＺｎＯ７の結晶部の可能性がある。なお、六方晶を有するＩｎ２Ｇａ２ＺｎＯ７に関するデータは、ＪＣＰＤＳカードＮｏ．３８−１０９７を参照した。 In addition, when trying to assign FIG. 28B to In 2 Ga 2 ZnO 7 having a hexagonal crystal, the d value of the (10 −2) plane (denoted as A ′) is 0.281 nm, The d value of the (3 −31) plane (denoted as B ′) is 0.095 nm, and the d value of the (2 −3 3) plane (denoted as C ′) is 0.108 nm. Also, they are in good agreement with 61.0 ° of ∠A′OB ′, 80.6 ° of ∠A′OC ′, and 19.6 ° of ∠B′OC ′. Therefore, the diffraction pattern shown in FIG. 28B can be assigned to In 2 Ga 2 ZnO 7 having a hexagonal crystal. That is, the vicinity of the measurement region in FIG. 28B may be a crystal part of In 2 Ga 2 ZnO 7 having a hexagonal crystal. In addition, the data regarding In 2 Ga 2 ZnO 7 having a hexagonal crystal, JCPDS card No. 38-1097.
また、図２８（Ｃ）を解析すると、スポットＤのｄ値は０．１６６ｎｍ、スポットＥのｄ値は０．１４３ｎｍ、スポットＦのｄ値は０．２７５ｎｍであった。これは、菱面体晶を有するＩｎＧａＺｎＯ４における、（１ １ ０）面（Ｄ´と表記する。）のｄ値０．１６５ｎｍ、（２ ０ ２）面（Ｅ´と表記する。）のｄ値０．１４２ｎｍ、（１ −１ ２）面（Ｆ´と表記する。）のｄ値０．２７９ｎｍとよく一致する。また、∠ＤＯＥは３２．１°、∠ＤＯＦは８９．７°、∠ＥＯＦは５７．６°であった。これは、∠Ｄ´ＯＥ´の３０．６°、∠Ｄ´ＯＦ´の９０．０°、∠Ｅ´ＯＦ´の５９．４°ともよく一致する。したがって、図２８（Ｃ）に示す回折パターンは、菱面体晶を有するＩｎＧａＺｎＯ４に帰属することができる。即ち、図２８（Ｃ）の測定領域の近傍は、菱面体晶を有するＩｎＧａＺｎＯ４の結晶部の可能性がある。 When FIG. 28C was analyzed, the d value of the spot D was 0.166 nm, the d value of the spot E was 0.143 nm, and the d value of the spot F was 0.275 nm. This is because in InGaZnO 4 having a rhombohedral crystal, the d value of the (1 10) plane (denoted as D ′) is 0.165 nm and the d value of the (2 0 2) plane (denoted as E ′). 0.142 nm, and the d value of the (1-12) plane (denoted as F ') 0.279 nm are in good agreement. In addition, ∠DOE was 32.1 °, ∠DOF was 89.7 °, and ∠EOF was 57.6 °. This is in good agreement with 30.6 ° of ∠D′OE ′, 90.0 ° of ∠D′OF ′, and 59.4 ° of ∠E′OF ′. Therefore, the diffraction pattern shown in FIG. 28C can be assigned to InGaZnO 4 having a rhombohedral crystal. That is, the vicinity of the measurement region in FIG. 28C may be a crystal part of InGaZnO 4 having a rhombohedral crystal.
なお、図２８（Ｃ）を、六方晶を有するＩｎ２Ｇａ２ＺｎＯ７に対しての帰属を試みると、（２ −１ ０）面（Ｄ´と表記する。）のｄ値０．１６５ｎｍ、（２ −２ ４）面（Ｅ´と表記する。）のｄ値０．１４１ｎｍ、（０ −１ ４）面（Ｆ´と表記する。）のｄ値０．２６７ｎｍとよく一致する。また、∠Ｄ´ＯＥ´の３１．８°、∠Ｄ´ＯＦ´の９０．０°、∠Ｅ´ＯＦ´の５８．２°ともよく一致する。したがって、図２８（Ｃ）に示す回折パターンは、六方晶を有するＩｎ２Ｇａ２ＺｎＯ７に帰属することができる。即ち、図２８（Ｃ）の測定領域の近傍は、六方晶を有するＩｎ２Ｇａ２ＺｎＯ７の結晶部の可能性がある。 28C is attempted to be assigned to In 2 Ga 2 ZnO 7 having a hexagonal crystal, the d value of the (2 −10) plane (denoted as D ′) is 0.165 nm, The d value of the (2 −2 4) plane (denoted as E ′) is 0.141 nm, and the d value of the (0 −14) plane (denoted as F ′) is 0.267 nm. Also, they are in good agreement with 31.8 ° of ∠D′OE ′, 90.0 ° of ∠D′OF ′, and 58.2 ° of ∠E′OF ′. Therefore, the diffraction pattern shown in FIG. 28C can be assigned to In 2 Ga 2 ZnO 7 having a hexagonal crystal. That is, the vicinity of the measurement region in FIG. 28C may be a crystal part of In 2 Ga 2 ZnO 7 having a hexagonal crystal.
また、図２８（Ｄ）を解析すると、リング状の領域内に複数のスポットが観測されることから、ｎｃ−ＯＳの回折パターンであることがわかる。ここでは、このような領域を、便宜上ｎｃ−ＯＳ部と呼ぶ。 In addition, when FIG. 28D is analyzed, a plurality of spots are observed in the ring-shaped region, which indicates that the diffraction pattern is an nc-OS. Here, such a region is referred to as an nc-OS unit for convenience.
さらに試料１の別の観察箇所において、ナノビーム電子回折を測定し、回折パターンを取得した。図３９（Ａ）は、試料１の高分解能断面ＴＥＭ像を示す。また、図３９（Ｂ）および図３９（Ｃ）には、それぞれ図３９（Ａ）のナノビーム電子回折の測定領域１および測定領域２に対応する回折パターンおよびスポットの帰属を示す。測定領域１における回折パターンは、六方晶を有するＩｎ２Ｇａ２ＺｎＯ７の［６３１］方向から電子を入射させたときの回折パターンに帰属することができる。また、測定領域２は、ｎｃ−ＯＳの回折パターンであることがわかる。 Further, at another observation point of Sample 1, nanobeam electron diffraction was measured to obtain a diffraction pattern. FIG. 39 (A) shows a high-resolution cross-sectional TEM image of Sample 1. 39 (B) and 39 (C) show the assignment of diffraction patterns and spots corresponding to the measurement region 1 and the measurement region 2 of the nanobeam electron diffraction in FIG. 39 (A), respectively. The diffraction pattern in the measurement region 1 can be assigned to the diffraction pattern when electrons are incident from the [631] direction of In 2 Ga 2 ZnO 7 having a hexagonal crystal. Further, it can be seen that the measurement region 2 has an nc-OS diffraction pattern.
図２８および図３９より、試料１は、結晶部間で回折パターンが異なることがわかる。また、結晶構造に帰属することが可能なスポットの観察されない領域は、ｎｃ−ＯＳの構造を有することがわかる。また、図２４に示す高分解能断面ＴＥＭ像などより、異なる結晶部間、および結晶部とｎｃ−ＯＳ部との間において、明確な結晶粒界を確認することができない。このような特徴から、試料１は、微結晶構造に分類することができる。 From FIG. 28 and FIG. 39, it can be seen that in the sample 1, the diffraction patterns differ between crystal parts. In addition, it can be seen that the region where no spot that can be assigned to the crystal structure is observed has an nc-OS structure. Further, from the high-resolution cross-sectional TEM image shown in FIG. 24, clear crystal grain boundaries cannot be confirmed between different crystal parts and between the crystal part and the nc-OS part. From such characteristics, the sample 1 can be classified into a microcrystalline structure.
次に、試料２に対して、ナノビーム電子回折の回折パターンを測定した。図２９（Ａ）に、試料２の高分解能断面ＴＥＭ像を示す。また、図２９（Ｂ）、図２９（Ｃ）および図２９（Ｄ）には、それぞれ図２９（Ａ）のナノビーム電子回折の測定領域１、測定領域２および測定領域３に対応する回折パターンを示す。 Next, with respect to the sample 2, the diffraction pattern of nanobeam electron diffraction was measured. FIG. 29A shows a high-resolution cross-sectional TEM image of Sample 2. 29B, 29C, and 29D show diffraction patterns corresponding to the measurement region 1, measurement region 2, and measurement region 3 of nanobeam electron diffraction in FIG. 29A, respectively. Show.
図２９（Ｂ）を解析すると、スポットＧのｄ値は０．２７７ｎｍであった。また、そのほかには明確なスポットが確認されず、特定の結晶構造に帰属することは困難であった。 Analysis of FIG. 29 (B) revealed that the d value of the spot G was 0.277 nm. In addition, no clear spot was confirmed, and it was difficult to attribute it to a specific crystal structure.
また、図２９（Ｃ）を解析すると、スポットＨのｄ値は０．１３８ｎｍ、スポットＩのｄ値は０．１４０ｎｍ、スポットＪのｄ値は０．１６２ｎｍであった。これは、菱面体晶を有するＩｎＧａＺｎＯ４における、（１ ０ −１７）面（Ｈ´と表記する。）のｄ値０．１３５ｎｍ、（２ ０ −４）面（Ｉ´と表記する。）のｄ値０．１４０ｎｍ、（１ ０ １３）面（Ｊ´と表記する。）のｄ値０．１６２ｎｍとよく一致する。また、∠ＨＯＩは４９．６°、∠ＨＯＪは１１５．９°、∠ＩＯＪは６６．３°であった。これは、∠Ｈ´ＯＩ´の４９．４°、∠Ｈ´ＯＪ´の１１６．６°、∠Ｉ´ＯＪ´の６７．２°ともよく一致する。したがって、図２９（Ｃ）に示す回折パターンは、菱面体晶を有するＩｎＧａＺｎＯ４に帰属することができる。即ち、図２９（Ｃ）の測定領域の近傍は、菱面体晶を有するＩｎＧａＺｎＯ４の結晶部の可能性がある。なお、図２９（Ｃ）の測定領域の近傍についても、図２８（Ｂ）および図２８（Ｃ）の測定領域の近傍と同様に、六方晶を有するＩｎ２Ｇａ２ＺｎＯ７の結晶部の可能性がある。 When FIG. 29C was analyzed, the d value of the spot H was 0.138 nm, the d value of the spot I was 0.140 nm, and the d value of the spot J was 0.162 nm. This is because in InGaZnO 4 having a rhombohedral crystal, the d value of the (10 −17) plane (denoted as H ′) is 0.135 nm, and the (20 −4) plane (denoted as I ′). The d value is 0.140 nm, and the d value of the (1 0 13) plane (denoted as J ′) is 0.162 nm, which is in good agreement. Further, ∠HOI was 49.6 °, ∠HOJ was 115.9 °, and ∠IOJ was 66.3 °. This agrees well with ∠H′OI ′ of 49.4 °, ∠H′OJ ′ of 116.6 °, and ∠I′OJ ′ of 67.2 °. Therefore, the diffraction pattern shown in FIG. 29C can be assigned to InGaZnO 4 having a rhombohedral crystal. That is, the vicinity of the measurement region in FIG. 29C may be a crystal part of InGaZnO 4 having a rhombohedral crystal. Note that, in the vicinity of the measurement region in FIG. 29C, a crystal part of In 2 Ga 2 ZnO 7 having a hexagonal crystal can be formed as in the vicinity of the measurement regions in FIGS. 28B and 28C. There is a nature.
また、図２９（Ｄ）を解析すると、リング状の領域内に複数のスポットが観測されることから、ｎｃ−ＯＳの回折パターンであることがわかる。 In addition, when FIG. 29D is analyzed, a plurality of spots are observed in the ring-shaped region, which indicates that the diffraction pattern is an nc-OS.
さらに試料２の別の観察箇所において、ナノビーム電子回折を測定し、回折パターンを取得した。図４０（Ａ）は、試料２の高分解能断面ＴＥＭ像を示す。また、図４０（Ｂ）および図４０（Ｃ）には、それぞれ図４０（Ａ）のナノビーム電子回折の測定領域１および測定領域２に対応する回折パターンおよびスポットの帰属を示す。測定領域１における回折パターンは、六方晶を有するＩｎ２Ｇａ２ＺｎＯ７の［６３１］方向から電子を入射させたときの回折パターンに帰属することができる。また、測定領域２は、ｎｃ−ＯＳの回折パターンであることがわかる。 Further, at another observation location of Sample 2, nanobeam electron diffraction was measured and a diffraction pattern was obtained. FIG. 40A shows a high-resolution cross-sectional TEM image of Sample 2. Further, FIGS. 40B and 40C show diffraction patterns and spot assignments corresponding to the measurement region 1 and the measurement region 2 of the nanobeam electron diffraction of FIG. 40A, respectively. The diffraction pattern in the measurement region 1 can be assigned to the diffraction pattern when electrons are incident from the [631] direction of In 2 Ga 2 ZnO 7 having a hexagonal crystal. Further, it can be seen that the measurement region 2 has an nc-OS diffraction pattern.
図２９および図４０より、試料２は、結晶部間で回折パターンが異なることがわかる。また、結晶構造に帰属することが可能なスポットの観察されない領域は、ｎｃ−ＯＳの構造を有することがわかる。また、図２５に示す高分解能断面ＴＥＭ像などより、異なる結晶部間、および結晶部とｎｃ−ＯＳ部との間において、明確な結晶粒界を確認することができない。このような特徴から、試料２は、微結晶構造に分類することができる。 From FIG. 29 and FIG. 40, it is found that the diffraction pattern of the sample 2 is different between the crystal parts. In addition, it can be seen that the region where no spot that can be assigned to the crystal structure is observed has an nc-OS structure. Further, from the high-resolution cross-sectional TEM image shown in FIG. 25, clear crystal grain boundaries cannot be confirmed between different crystal parts, and between the crystal parts and the nc-OS part. From such characteristics, the sample 2 can be classified into a microcrystalline structure.
次に、試料３に対して、ナノビーム電子回折の回折パターンを測定した。図３０（Ａ）、図３０（Ｂ）および図３０（Ｃ）には、それぞれ試料３の最上部、中央部および最下部のナノビーム電子回折の測定領域に対応する回折パターンを示す。 Next, for the sample 3, the diffraction pattern of nanobeam electron diffraction was measured. 30 (A), 30 (B) and 30 (C) show diffraction patterns corresponding to the measurement regions of the top, center and bottom nanobeam electron diffraction of the sample 3, respectively.
図３０（Ａ）、図３０（Ｂ）および図３０（Ｃ）を解析すると、リング状の領域内に複数のスポットが観測されることから、ｎｃ−ＯＳの回折パターンであることがわかる。したがって、試料３は、ｎｃ−ＯＳ構造を有することがわかる。また、図２６に示す高分解能断面ＴＥＭ像などより、試料３は比較的均質なｎｃ−ＯＳ構造に分類することができる。 Analysis of FIGS. 30A, 30B, and 30C shows that a plurality of spots are observed in the ring-shaped region, which indicates that the diffraction pattern is an nc-OS. Therefore, it is found that Sample 3 has an nc-OS structure. Further, from the high-resolution cross-sectional TEM image shown in FIG. 26, the sample 3 can be classified into a relatively homogeneous nc-OS structure.
さらに試料３に対して、結晶部の大きさを計測する。図４１（Ａ）は、試料３の結晶部（３０箇所から３５箇所）の平均の大きさの変化を調査した例である。図４１（Ａ）より、試料３は、電子照射開始時から電子の累積照射量が７．６×１０８ｅ−／ｎｍ２になるまでの範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。なお、図４１（Ｂ）に、電子照射開始時における高分解能断面ＴＥＭ像、および囲み部を拡大した高分解能断面ＴＥＭ像を示す。図４１（Ｂ）より、試料３を拡大することで図の矢印に挟まれたような結晶部を確認することができる。また、図４１（Ｃ）に、７．６×１０８ｅ−／ｎｍ２の電子照射後における高分解能断面ＴＥＭ像、および囲み部を拡大した高分解能断面ＴＥＭ像を示す。図４１（Ｃ）においても、結晶部を確認することができる。 Further, for the sample 3, the size of the crystal part is measured. FIG. 41 (A) is an example in which the change in the average size of the crystal parts (30 to 35 points) of Sample 3 was investigated. From FIG. 41A, in the sample 3, in the range from the start of electron irradiation to the cumulative electron dose of 7.6 × 10 8 e − / nm 2 , the crystal part was observed regardless of the cumulative electron dose. It can be seen that there is no change in the size of. Note that FIG. 41B shows a high-resolution cross-sectional TEM image at the start of electron irradiation and a high-resolution cross-sectional TEM image in which the surrounding portion is enlarged. From FIG. 41B, it is possible to confirm a crystal part sandwiched by the arrows in the figure by enlarging the sample 3. In addition, FIG. 41C shows a high-resolution cross-sectional TEM image after electron irradiation of 7.6 × 10 8 e − / nm 2 and a high-resolution cross-sectional TEM image in which the surrounding portion is enlarged. Also in FIG. 41C, the crystal part can be confirmed.
次に、試料４に対して、ナノビーム電子回折の回折パターンを測定した。図３１（Ａ）、図３１（Ｂ）および図３１（Ｃ）には、それぞれ試料４の最上部、中央部および最下部のナノビーム電子回折の測定領域に対応する回折パターンを示す。 Next, with respect to the sample 4, the diffraction pattern of nanobeam electron diffraction was measured. 31 (A), 31 (B), and 31 (C) show diffraction patterns corresponding to the measurement regions of the top, center, and bottom nanobeam electron diffraction of the sample 4, respectively.
図３１（Ａ）、図３１（Ｂ）および図３１（Ｃ）を解析すると、リング状の領域内に複数のスポットが観測されることから、ｎｃ−ＯＳの回折パターンであることがわかる。また、図２７に示す高分解能断面ＴＥＭ像などより、試料４は一部に鬆を有することがわかる。したがって、試料４は、ａ−ｌｉｋｅ ＯＳ構造に分類することができる。 31A, 31B, and 31C are analyzed, a plurality of spots are observed in the ring-shaped region, which indicates that the diffraction pattern is an nc-OS. Further, from the high-resolution cross-sectional TEM image and the like shown in FIG. 27, it is found that the sample 4 has a void in part. Therefore, the sample 4 can be classified into an a-like OS structure.
さらに試料４に対して、結晶部の大きさを計測する。図４２（Ａ）は、試料４の結晶部（２０箇所から３０箇所）の平均の大きさの変化を調査した例である。図４２（Ａ）より、試料４は、電子照射開始時から電子の累積照射量が７．６×１０８ｅ−／ｎｍ２になるまでの範囲で、電子の累積照射量によって結晶部の大きさに変化が見られる。なお、図４２（Ｂ）に、電子照射開始時における高分解能断面ＴＥＭ像、および囲み部を拡大した高分解能断面ＴＥＭ像を示す。図４２（Ｂ）より、試料４を拡大することで図の矢印に挟まれたような結晶部を確認することができる。また、図４２（Ｃ）に、９．４×１０７ｅ−／ｎｍ２の電子照射後における高分解能断面ＴＥＭ像、および囲み部を拡大した高分解能断面ＴＥＭ像を示す。図４２（Ｃ）においても、結晶部を確認することができる。また、結晶部の大きさ図４２（Ｂ）と比べて大きくなっていることがわかる。また、図４２（Ｄ）に、７．６×１０８ｅ−／ｎｍ２の電子照射後における高分解能断面ＴＥＭ像、および囲み部を拡大した高分解能断面ＴＥＭ像を示す。図４２（Ｄ）においても、結晶部を確認することができる。また、結晶部の大きさは図４２（Ｃ）と比べて小さくなっていることがわかる。 Further, with respect to the sample 4, the size of the crystal part is measured. FIG. 42 (A) is an example in which the change in the average size of the crystal parts (20 to 30 points) of sample 4 was investigated. From FIG. 42A, in the sample 4, the size of the crystal part was increased depending on the cumulative electron irradiation amount in the range from the start of electron irradiation to the cumulative electron irradiation amount of 7.6 × 10 8 e − / nm 2. Change is seen. Note that FIG. 42B shows a high-resolution cross-sectional TEM image at the start of electron irradiation and a high-resolution cross-sectional TEM image in which the surrounding portion is enlarged. From FIG. 42B, it is possible to confirm a crystal part sandwiched between the arrows in the figure by enlarging the sample 4. In addition, FIG. 42C shows a high-resolution cross-sectional TEM image after electron irradiation of 9.4 × 10 7 e − / nm 2 and a high-resolution cross-sectional TEM image in which the surrounding portion is enlarged. Also in FIG. 42C, the crystal part can be confirmed. Further, it can be seen that the size of the crystal part is larger than that in FIG. In addition, FIG. 42D shows a high-resolution cross-sectional TEM image after electron irradiation of 7.6 × 10 8 e − / nm 2 and a high-resolution cross-sectional TEM image in which the surrounding portion is enlarged. Also in FIG. 42D, the crystal part can be confirmed. Further, it can be seen that the size of the crystal part is smaller than that in FIG.
試料４において、結晶部の大きさが一度大きくなり、その後小さくなったことから、電子照射により成長した結晶部が、さらなる電子照射により壊れた可能性を示している。 In Sample 4, the size of the crystal part once increased and then decreased, indicating that the crystal part grown by electron irradiation may be broken by further electron irradiation.
試料３および試料４の結晶部の大きさの変化などを表４に示す。 Table 4 shows changes in the sizes of the crystal parts of Samples 3 and 4.
図３２および図３３は、試料１乃至試料４のＸＲＤ装置を用いた解析結果である。ＸＲＤ装置を用いた解析は、ｏｕｔ−ｏｆ−ｐｌａｎｅ法の一種である粉末法（θ−２θ法ともいう。）と、ｏｕｔ−ｏｆ−ｐｌａｎｅ法の一種であるＧＩＸＲＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）法（薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。）と、によって行った。なお、θー２θ法は、Ｘ線の入射角を変化させるとともに、Ｘ線源に対向して設けられる検出器の角度を入射角と同じにしてＸ線回折強度を測定する方法である。また、ＧＩＸＲＤ法は、Ｘ線の入射角をごく浅い角度に固定し、Ｘ線源に対向して設けられる検出器の角度を変化させてＸ線回折強度を測定する方法である。なお、ＧＩＸＲＤ法では、入射角を０．４０°に固定して解析を行った。 32 and 33 are the analysis results of Samples 1 to 4 using the XRD apparatus. The analysis using the XRD apparatus includes a powder method (also referred to as a θ-2θ method) that is a type of out-of-plane method and a GIXRD (Grazing-Incidence XRD) method (a type of an out-of-plane method) ( Thin film method or Seemann-Bohlin method). The θ-2θ method is a method of changing the incident angle of X-rays and measuring the X-ray diffraction intensity with the angle of the detector provided facing the X-ray source being the same as the incident angle. Further, the GIXRD method is a method of fixing the incident angle of X-rays to a very shallow angle and changing the angle of a detector provided facing the X-ray source to measure the X-ray diffraction intensity. In the GIXRD method, the incident angle was fixed at 0.40 ° for analysis.
図３２（Ａ）は試料１のθ−２θ法による解析結果を示し、図３２（Ｂ）は試料２のθ−２θ法による解析結果を示し、図３２（Ｃ）は試料３のθ−２θ法による解析結果を示し、図３２（Ｄ）は試料４のθ−２θ法による解析結果を示す。また、図３３（Ａ）は試料１のＧＩＸＲＤ法による解析結果を示し、図３３（Ｂ）は試料２のＧＩＸＲＤ法による解析結果を示し、図３３（Ｃ）は試料３のＧＩＸＲＤ法による解析結果を示し、図３３（Ｄ）は試料４のＧＩＸＲＤ法による解析結果を示す。 32A shows an analysis result of the sample 1 by the θ-2θ method, FIG. 32B shows an analysis result of the sample 2 by the θ-2θ method, and FIG. 32C shows a θ-2θ of the sample 3. 32D shows the analysis result by the method, and FIG. 32D shows the analysis result by the θ-2θ method of the sample 4. 33A shows the analysis result of Sample 1 by the GIXRD method, FIG. 33B shows the analysis result of Sample 2 by the GIXRD method, and FIG. 33C shows the analysis result of Sample 3 by the GIXRD method. FIG. 33D shows the analysis result of Sample 4 by the GIXRD method.
試料１は、θ−２θ法によって２θが３２°から３５°の間にやや鋭いピークが観測された。また、試料１は、ＧＩＸＲＤ法によって、２θが３３°から３４°の間に鋭いピークが観測された。これらの位置に現れるピークに対応する結晶面を明確に帰属することはできなかった。そのため、複数の結晶面を示すピークが合わさっている可能性が高い。また、試料２および試料３は、θ−２θ法によって、２θが２５°から４０°の間にブロードなピークが観測された。また、試料２および試料３は、ＧＩＸＲＤ法によっても、２θが２５°から４０°の間にブロードなピークが観測された。これらのピークは、近距離秩序性を反映したピークである可能性が高い。また、試料４は、θ−２θ法によって、明確なピークが観測されなかった。これは、試料４の膜の厚さが薄いことに起因する可能性が高い。一方、試料４は、ＧＩＸＲＤ法によって、２θが２５°から４０°の間にブロードなピークが観測された。このピークも、近距離秩序性を反映したピークである可能性が高い。 In Sample 1, a slightly sharp peak was observed between 2 ° and 32 ° by the θ-2θ method. Further, in the sample 1, a sharp peak was observed between 2θ of 33 ° and 34 ° by the GIXRD method. The crystal planes corresponding to the peaks appearing at these positions could not be clearly assigned. Therefore, it is highly possible that the peaks indicating a plurality of crystal planes are combined. In addition, in Sample 2 and Sample 3, a broad peak was observed between 2θ of 25 ° and 40 ° by the θ-2θ method. Further, in Samples 2 and 3, a broad peak was observed between 2θ of 25 ° and 40 ° by the GIXRD method. It is highly possible that these peaks reflect short-range order. Further, in Sample 4, no clear peak was observed by the θ-2θ method. This is likely due to the thin film of Sample 4. On the other hand, in Sample 4, a broad peak was observed between 2θ of 25 ° and 40 ° by the GIXRD method. This peak is also likely to reflect the short-range order.
ＰＬＤ法では、レーザ光によって原子状の粒子、イオン状の粒子、分子状の粒子またはクラスタ状の粒子などがターゲットより飛び出すことが知られている。この前提のもと、ＰＬＤ法で成膜したＩｎ−Ｇａ−Ｚｎ酸化物の結晶性の違いについて、以下に考察を述べる。 In the PLD method, it is known that atomic particles, ionic particles, molecular particles, cluster-shaped particles, and the like are ejected from a target by laser light. Based on this premise, the difference in crystallinity of the In-Ga-Zn oxide formed by the PLD method will be discussed below.
試料１および試料２は、成膜時の圧力が低い。そのため、クラスタ状で飛び出した粒子が、そのまま被形成面に堆積する割合は比較的高くなる。また、クラスタ状の粒子は、結晶構造を維持したまま被形成面に堆積するため、膜に結晶部が形成される可能性が高い。なお、ＰＬＤ法では、クラスタ状の粒子は、プラズマ中を通過しないため、帯電しない。また、ＰＬＤ法では、マグネットによる磁場が生じないため、被形成面をクラスタ状の粒子が移動するための力は与えられない。よって、図３などを用いて説明した成膜モデルとは異なり、クラスタ状の粒子が被形成面に規則的に堆積することはないといえる。即ち、異なる結晶部間では、配向性も異なってくる。 Samples 1 and 2 have low pressure during film formation. Therefore, the proportion of cluster-like particles that are directly deposited on the formation surface is relatively high. In addition, since the cluster-shaped particles are deposited on the formation surface while maintaining the crystal structure, there is a high possibility that a crystal part will be formed in the film. In the PLD method, cluster-shaped particles are not charged because they do not pass through the plasma. Further, in the PLD method, since a magnetic field generated by the magnet is not generated, a force for moving the cluster-shaped particles on the formation surface is not applied. Therefore, it can be said that, unlike the film formation model described with reference to FIG. 3 and the like, cluster-shaped particles are not regularly deposited on the formation surface. That is, different crystal parts have different orientations.
また、試料３では、成膜時の圧力が高いことによって、クラスタ状の粒子の平均自由行程が、試料１および試料２の成膜時よりも短くなる。そのため、クラスタ状の粒子が、被形成面に堆積する割合が比較的低くなり、原子状の粒子などの小さい粒子がそのまま被形成面に堆積する割合が高くなる。しかし、そのような状態で堆積されたとしても、ナノビーム電子回折の回折パターンにおいてリング状の領域内に複数のスポットが観測されることから、被形成面におけるマイグレーションにより、ある程度の秩序性を持つｎｃ−ＯＳ構造となることがわかる。 Further, in Sample 3, the high pressure during film formation causes the mean free path of the cluster-shaped particles to be shorter than in Sample 1 and Sample 2 during film formation. Therefore, the proportion of cluster-shaped particles deposited on the formation surface is relatively low, and the proportion of small particles such as atomic particles deposited directly on the formation surface is high. However, even if deposited in such a state, since a plurality of spots are observed in the ring-shaped region in the diffraction pattern of nanobeam electron diffraction, nc having a certain degree of order due to migration on the formation surface -It can be seen that it has an OS structure.
また、試料４では、成膜時の圧力がさらに高いことによって、クラスタ状の粒子の平均自由行程が、試料１および試料２の成膜時よりも短くなる。また、試料３の成膜時よりも原子状の粒子などがそのまま被形成面に堆積する量も少なくなる。したがって、被形成面に堆積する粒子は、堆積するまでの間に何らかの衝突を起こし、エネルギーが低下した粒子となる。即ち、被形成面上におけるマイグレーションなども起こりにくくなり、密度の低い膜が成膜される。 Further, in Sample 4, the average free path of the cluster-shaped particles is shorter than that in Sample 1 and Sample 2 due to the higher pressure during film formation. Further, the amount of atomic particles or the like deposited on the surface to be formed as it is becomes smaller than that in the film formation of the sample 3. Therefore, the particles deposited on the surface to be formed become particles whose energy has decreased due to some collision before the deposition. That is, migration or the like is less likely to occur on the formation surface, and a film having a low density is formed.
以上は、ＰＬＤ法により室温で成膜したＩｎ−Ｇａ−Ｚｎ酸化物の解析結果である。以下に、ＰＬＤ法により加熱成膜したＩｎ−Ｇａ−Ｚｎ酸化物の解析結果を説明する。なお、加熱成膜の温度は、基板表面近傍に配置した熱電対を用いて測定した。 The above is the analysis result of the In-Ga-Zn oxide formed at room temperature by the PLD method. The analysis results of the In-Ga-Zn oxide film formed by heating by the PLD method will be described below. The temperature of the film formation by heating was measured using a thermocouple arranged near the surface of the substrate.
図４３（Ａ）および図４３（Ｂ）は、基板表面温度を３００℃として成膜したＩｎ−Ｇａ−Ｚｎ酸化物の断面ＴＥＭ像である。なお、そのほかの成膜条件は試料３と同様である。図４３（Ａ）および図４３（Ｂ）に示すＴＥＭ像は、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いて観察した。ＴＥＭ像の取得には、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆを用いた。なお、図４３（Ｂ）は、図４３（Ａ）の囲み部を拡大したＴＥＭ像である。 43A and 43B are cross-sectional TEM images of the In-Ga-Zn oxide formed with the substrate surface temperature at 300 ° C. The other film forming conditions are the same as those of the sample 3. The TEM images shown in FIG. 43 (A) and FIG. 43 (B) were observed using a spherical aberration correction (Spherical Aberration Corrector) function. An atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd. was used to acquire the TEM image. Note that FIG. 43B is a TEM image in which the surrounding portion in FIG. 43A is enlarged.
図４３（Ａ）および図４３（Ｂ）より、ＰＬＤ法により加熱成膜したＩｎ−Ｇａ−Ｚｎ酸化物には、表面の凹凸および膜内部のムラが見られた。また、加熱成膜であってもＣＡＡＣ−ＯＳ構造は確認されなかった。 As shown in FIGS. 43A and 43B, surface unevenness and unevenness inside the film were found in the In—Ga—Zn oxide formed by PLD by heating. Further, the CAAC-OS structure was not confirmed even by heating film formation.
図４３（Ｂ）と同じ測定箇所において、高角度散乱暗視野走査透過顕微鏡法（ＡＤＦ−ＳＴＥＭ：Ａｎｎｕｌａｒ Ｄａｒｋ−Ｆｉｅｌｄ Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）による観察像を図４４（Ａ）に、ＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｏｎ Ｘ−Ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）によるマッピングを図４４（Ｂ）、図４４（Ｃ）、図４４（Ｄ）および図４４（Ｅ）に示す。なお、図４４（Ｂ）はインジウムのマッピングを示し、図４４（Ｃ）はガリウムのマッピングを示し、図４４（Ｄ）は亜鉛のマッピングを示し、図４４（Ｅ）は酸素のマッピングを示す。 An observation image by high-angle scattering dark-field scanning transmission microscopy (ADF-STEM) at the same measurement location as in FIG. 43 (B) is shown in FIG. 44 (A), and an observation image by EDX (Energy Dispersion) is shown. Mapping by -Ray Spectroscopy is shown in FIGS. 44 (B), 44 (C), 44 (D) and 44 (E). Note that FIG. 44B shows mapping of indium, FIG. 44C shows mapping of gallium, FIG. 44D shows mapping of zinc, and FIG. 44E shows mapping of oxygen.
図４４（Ａ）に示す明るい領域には、図４４（Ｂ）および図４４（Ｅ）より、インジウムを含む酸化物が偏析している。したがって、加熱成膜による表面の凹凸および膜内部のムラは、インジウムを含む酸化物の偏析によることがわかる。 As shown in FIGS. 44B and 44E, oxide containing indium is segregated in the bright region shown in FIG. Therefore, it can be seen that the unevenness of the surface and the unevenness inside the film due to the heating film formation are due to the segregation of the oxide containing indium.
以上に示したように、ＰＬＤ法を用いて成膜したＩｎ−Ｇａ−Ｚｎ酸化物は、微結晶構造、ｎｃ−ＯＳ構造またはａ−ｌｉｋｅ ＯＳ構造を有するが、ＣＡＡＣ−ＯＳ構造を有さない可能性がある。これは、図３などを用いて説明した成膜モデルによって理解することができる。なお、特許文献１などで報告されている微結晶を含む非晶質酸化物は、ＰＬＤ法を用いて成膜されていることが明記されている。そのため、ここで報告したＩｎ−Ｇａ−Ｚｎ酸化物と同様の酸化物である可能性がある。ただし、ここで報告したＩｎ−Ｇａ−Ｚｎ酸化物は、ナノビーム電子回折などにより非晶質構造は確認されていないため、異なる酸化物である可能性もある。 As described above, the In-Ga-Zn oxide formed by a PLD method has a microcrystalline structure, an nc-OS structure, or an a-like OS structure, but does not have a CAAC-OS structure. there is a possibility. This can be understood by the film formation model described with reference to FIG. Note that it is specified that the amorphous oxide containing microcrystals reported in Patent Document 1 and the like is formed by a PLD method. Therefore, the oxide may be similar to the In—Ga—Zn oxide reported here. However, since the In—Ga—Zn oxide reported here has not been confirmed to have an amorphous structure by nanobeam electron diffraction or the like, it may be a different oxide.
＜トランジスタの電気特性＞
以下では、ＰＬＤ法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物を用いたトランジスタの電気特性について説明する。
<Electrical characteristics of transistor>
Hereinafter, electric characteristics of a transistor including an In-Ga-Zn oxide formed by a PLD method will be described.
トランジスタの構造は、図１２（Ｂ）に示したトランジスタの構造と同様である。よって、以下では図１２（Ｂ）などの符号を用いて説明する。ただし、半導体４０６ａおよび半導体４０６ｃは形成していない。なお、半導体４０６ｂは、厚さを３５ｎｍとした。また、絶縁体４１２は、酸化シリコンを用い、厚さを４０ｎｍとした。 The structure of the transistor is similar to the structure of the transistor illustrated in FIG. Therefore, in the following, description will be given using the reference numerals of FIG. However, the semiconductor 406a and the semiconductor 406c are not formed. The semiconductor 406b has a thickness of 35 nm. The insulator 412 is made of silicon oxide and has a thickness of 40 nm.
図４５（Ａ）、図４５（Ｂ）および図４５（Ｃ）に、半導体４０６ｂとして、それぞれＰＬＤ法により上述した試料２の条件、試料３の条件または試料４の条件で成膜したＩｎ−Ｇａ−Ｚｎ酸化物を用いたトランジスタのドレイン電圧Ｖｄ４ＶにおけるＩｄ−Ｖｇ特性を示す。チャネル長は５０μｍ、チャネル幅は２００μｍとした。ここで、Ｉｄはドレイン電流を示し、Ｖｇはゲート電圧を示す。 In FIGS. 45A, 45B, and 45C, an In-Ga film is formed as a semiconductor 406b by a PLD method under the conditions of Sample 2, Sample 3, or Sample 4 described above. 7 shows Id-Vg characteristics at a drain voltage Vd4V of a transistor including -Zn oxide. The channel length was 50 μm and the channel width was 200 μm. Here, Id represents drain current, and Vg represents gate voltage.
また、図４６に、ＰＬＤ法により試料３の条件で成膜したＩｎ−Ｇａ−Ｚｎ酸化物を用いたトランジスタのＩｄ−Ｖｄ特性を示す。チャネル長は５０μｍ、チャネル幅は２００μｍとした。 In addition, FIG. 46 shows Id-Vd characteristics of a transistor including an In-Ga-Zn oxide which is formed under a condition of Sample 3 by a PLD method. The channel length was 50 μm and the channel width was 200 μm.
以上により、試料３の条件で成膜したＩｎ−Ｇａ−Ｚｎ酸化物を用いたトランジスタは、良好な電気特性を有することがわかった。また、試料２の条件および試料４の条件は、試料３の条件と比べてオン電流が小さいことがわかった。 As described above, it was found that the transistor including the In—Ga—Zn oxide formed under the conditions of Sample 3 has favorable electric characteristics. It was also found that the conditions of Sample 2 and Sample 4 had smaller on-currents than the conditions of Sample 3.
＜半導体装置＞
以下では、本発明の一態様に係る半導体装置を例示する。
<Semiconductor device>
The semiconductor device according to one embodiment of the present invention is illustrated below.
＜回路＞
以下では、本発明の一態様に係るトランジスタを利用した回路の一例について説明する。
<Circuit>
An example of a circuit including a transistor according to one embodiment of the present invention is described below.
〔ＣＭＯＳインバータ〕
図１８（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。トランジスタ２１００は、酸化物半導体を用いたトランジスタである。
[CMOS inverter]
The circuit diagram illustrated in FIG. 18A illustrates a so-called CMOS inverter structure in which a p-channel transistor 2200 and an n-channel transistor 2100 are connected in series and their gates are connected. The transistor 2100 is a transistor including an oxide semiconductor.
〔ＣＭＯＳアナログスイッチ〕
また図１８（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
[CMOS analog switch]
The circuit diagram in FIG. 18B shows a structure in which the sources and drains of the transistors 2100 and 2200 are connected to each other. With such a configuration, it is possible to function as a so-called CMOS analog switch.
〔記憶装置の例〕
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１９に示す。
[Example of storage device]
FIG. 19 illustrates an example of a semiconductor device (memory device) that can store stored data even when power is not supplied and has no limitation on the number of times of writing, using the transistor of one embodiment of the present invention.
図１９（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述したトランジスタを用いることができる。 The semiconductor device illustrated in FIG. 19A includes a transistor 3200 including a first semiconductor, a transistor 3300 including a second semiconductor, and a capacitor 3400. Note that the above-described transistor can be used as the transistor 3300.
トランジスタ３３００は、酸化物半導体を用いたトランジスタである。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。 The transistor 3300 is a transistor including an oxide semiconductor. Since the off-state current of the transistor 3300 is small, stored data can be held in a specific node of the semiconductor device for a long time. That is, the refresh operation is not necessary or the frequency of the refresh operation can be extremely reduced; thus, a semiconductor device with low power consumption can be obtained.
図１９（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。 In FIG. 19A, the first wiring 3001 is electrically connected to the source of the transistor 3200, and the second wiring 3002 is electrically connected to the drain of the transistor 3200. The third wiring 3003 is electrically connected to one of a source and a drain of the transistor 3300, and the fourth wiring 3004 is electrically connected to a gate of the transistor 3300. The gate of the transistor 3200 and the other of the source and the drain of the transistor 3300 are electrically connected to one of the electrodes of the capacitor 3400, and the fifth wiring 3005 is electrically connected to the other of the electrodes of the capacitor 3400. Has been done.
図１９（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。 The semiconductor device illustrated in FIG. 19A has a characteristic of holding the potential of the gate of the transistor 3200, and thus can write, hold, and read data as described below.
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。 Writing and holding of information will be described. First, the potential of the fourth wiring 3004 is set to a potential at which the transistor 3300 is turned on, so that the transistor 3300 is turned on. Accordingly, the potential of the third wiring 3003 is applied to the node FG which is electrically connected to the gate of the transistor 3200 and one of the electrodes of the capacitor 3400. That is, predetermined charge is applied to the gate of the transistor 3200 (writing). Here, it is assumed that either one of two electric charges that give different potential levels (hereinafter referred to as Low level electric charge and High level electric charge) is given. After that, the potential of the fourth wiring 3004 is set to a potential at which the transistor 3300 is turned off so that the transistor 3300 is turned off.
トランジスタ３３００のオフ電流は極めて小さいため、ノードＦＧの電荷は長期間にわたって保持される。 Since the off-state current of the transistor 3300 is extremely small, the charge of the node FG is held for a long time.
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。 Next, reading of information will be described. When an appropriate potential (read potential) is applied to the fifth wiring 3005 in a state where a predetermined potential (constant potential) is applied to the first wiring 3001, the charge held in the node FG is changed. Take the potential according to the amount. This is because when an n-channel transistor is used as the transistor 3200, an apparent threshold voltage V th_H in the case where a high-level charge is applied to the gate of the transistor 3200 is such that a low-level charge is applied to the gate of the transistor 3200. This is because it becomes lower than the apparent threshold voltage Vth_L in the case of Here, the apparent threshold voltage refers to the potential of the fifth wiring 3005 which is necessary for turning on the transistor 3200. Therefore, the potential of the fifth wiring 3005 by a potential V 0 between V th - H and V th - L, can be determined charge supplied to the node FG. For example, in writing, when high-level charge is applied to the node FG, when the potential of the fifth wiring 3005 becomes V 0 (> V th_H ), the transistor 3200 is turned on. On the other hand, in the case where low-level charge is applied to the node FG, the transistor 3200 remains in a “non-conduction state” even when the potential of the fifth wiring 3005 becomes V 0 (<V th_L ). Therefore, the information held in the node FG can be read by determining the potential of the second wiring 3002.
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。 Note that when memory cells are arranged in an array, at the time of reading, information of a desired memory cell must be read. In order to prevent reading of data in the other memory cells, a potential such that the transistor 3200 is in a “non-conducting state” regardless of charge applied to the node FG, that is, a potential lower than V th_H is applied to the fifth wiring 3005. To give to. Alternatively , a potential at which the transistor 3200 is turned on irrespective of the charge supplied to the node FG, that is, a potential higher than Vth_L may be supplied to the fifth wiring 3005.
図１９（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図１９（Ａ）に示した半導体装置と異なる。この場合も図１９（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。 The semiconductor device illustrated in FIG. 19B is different from the semiconductor device illustrated in FIG. 19A in that it does not include the transistor 3200. In this case also, information writing and data holding operations can be performed by operations similar to those of the semiconductor device illustrated in FIG.
図１９（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。 Reading of information in the semiconductor device in FIG. 19B is described. When the transistor 3300 is turned on, the third wiring 3003 which is in a floating state and the capacitor 3400 are turned on, and charge is redistributed between the third wiring 3003 and the capacitor 3400. As a result, the potential of the third wiring 3003 changes. The amount of change in the potential of the third wiring 3003 has a different value depending on the potential of one of the electrodes of the capacitor 3400 (or the charge accumulated in the capacitor 3400).
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。 For example, one of the potentials of the electrodes of the capacitor 3400 is V, the capacitance of the capacitor 3400 is C, the capacitance component of the third wiring 3003 is CB, and the potential of the third wiring 3003 before charge is redistributed. When VB0 is set, the potential of the third wiring 3003 after the charge is redistributed is (CB × VB0 + C × V) / (CB + C). Therefore, assuming that one of the electrodes of the capacitor 3400 has two potentials of V1 and V0 (V1> V0) as states of the memory cell, the third wiring 3003 in the case where the potential V1 is held is held. The potential (= (CB × VB0 + C × V1) / (CB + C)) is higher than the potential of the third wiring 3003 (= (CB × VB0 + C × V0) / (CB + C)) when the potential V0 is held. You can see.
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。 Information can be read by comparing the potential of the third wiring 3003 with a predetermined potential.
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。 In this case, a transistor to which the first semiconductor is applied is used for a driver circuit for driving a memory cell, and a transistor to which the second semiconductor is applied is stacked as a transistor 3300 and arranged on the driver circuit. do it.
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。 By applying a transistor including an oxide semiconductor and having an extremely low off-state current, the semiconductor device described above can retain stored data for a long time. That is, the refresh operation becomes unnecessary or the frequency of the refresh operation can be extremely reduced, so that a semiconductor device with low power consumption can be realized. Further, even when power is not supplied (however, it is preferable that the potential is fixed), the stored content can be held for a long time.
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が全く生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。 In addition, the semiconductor device does not require high voltage for writing data, so that deterioration of the element is unlikely to occur. For example, unlike the conventional nonvolatile memory, since neither injection of electrons into the floating gate nor extraction of electrons from the floating gate is performed, the problem of deterioration of the insulator does not occur at all. That is, the semiconductor device according to one embodiment of the present invention is a semiconductor device in which there is no limitation on the number of rewritable times, which is a problem in the conventional nonvolatile memory, and the reliability is dramatically improved. Further, data is written depending on whether the transistor is on or off, which enables high-speed operation.
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵについて説明する。
<CPU>
Hereinafter, a CPU including a semiconductor device such as the above-described transistor or the above-described memory device will be described.
図２０は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。 FIG. 20 is a block diagram showing the configuration of an example of a CPU that partially uses the above transistor.
図２０に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２０に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。 The CPU shown in FIG. 20 includes an ALU 1191 (ALU: Arithmetic logic unit, arithmetic circuit), an ALU controller 1192, an instruction decoder 1193, an interrupt controller 1194, a timing controller 1195, a register 1196, a register controller 1197, and a bus interface 1198 on a substrate 1190. , A rewritable ROM 1199, and a ROM interface 1189. As the substrate 1190, a semiconductor substrate, an SOI substrate, a glass substrate, or the like is used. The ROM 1199 and the ROM interface 1189 may be provided in another chip. Of course, the CPU shown in FIG. 20 is merely an example in which the configuration is simplified and shown, and an actual CPU has various configurations depending on its application. For example, the configuration including the CPU or the arithmetic circuit illustrated in FIG. 20 may be one core, the cores may be included in plural, and each core may operate in parallel. The number of bits that the CPU can handle in the internal arithmetic circuit or the data bus can be set to 8 bits, 16 bits, 32 bits, 64 bits, or the like.
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。 The instruction input to the CPU via the bus interface 1198 is input to the instruction decoder 1193, decoded, and then input to the ALU controller 1192, the interrupt controller 1194, the register controller 1197, and the timing controller 1195.
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。 The ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195 perform various controls based on the decoded instruction. Specifically, the ALU controller 1192 generates a signal for controlling the operation of the ALU 1191. Further, the interrupt controller 1194 determines and processes an interrupt request from an external input / output device or a peripheral circuit based on its priority or mask state during execution of a program by the CPU. The register controller 1197 generates the address of the register 1196 and reads or writes the register 1196 according to the state of the CPU.
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。 Further, the timing controller 1195 generates signals for controlling the operation timings of the ALU 1191, the ALU controller 1192, the instruction decoder 1193, the interrupt controller 1194, and the register controller 1197. For example, the timing controller 1195 includes an internal clock generation unit that generates an internal clock signal CLK2 based on the reference clock signal CLK1 and supplies the internal clock signal CLK2 to the above various circuits.
図２０に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。 In the CPU illustrated in FIG. 20, a memory cell is provided in the register 1196. As the memory cell of the register 1196, the above transistor, the memory device, or the like can be used.
図２０に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。 In the CPU shown in FIG. 20, the register controller 1197 selects a holding operation in the register 1196 according to an instruction from the ALU 1191. That is, in the memory cell included in the register 1196, it is selected whether the data is held by the flip-flop or the capacitor. When data holding by the flip-flop is selected, power supply voltage is supplied to the memory cells in the register 1196. When data retention in the capacitor is selected, data is rewritten in the capacitor and supply of power supply voltage to the memory cell in the register 1196 can be stopped.
図２１は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。 FIG. 21 is an example of a circuit diagram of a memory element 1200 that can be used as the register 1196. The storage element 1200 includes a circuit 1201 in which stored data is volatilized by power interruption, a circuit 1202 in which stored data is not volatilized by power interruption, a switch 1203, a switch 1204, a logic element 1206, a capacitor element 1207, and a selection function. And a circuit 1220 having the same. The circuit 1202 includes a capacitor 1208, a transistor 1209, and a transistor 1210. Note that the memory element 1200 may further include another element such as a diode, a resistance element, or an inductor as needed.
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。 Here, the above memory device can be used for the circuit 1202. When the supply of the power supply voltage to the memory element 1200 is stopped, GND (0 V) or the potential at which the transistor 1209 is turned off is continuously input to the gate of the transistor 1209 in the circuit 1202. For example, the gate of the transistor 1209 is grounded via a load such as a resistor.
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。 The switch 1203 is formed using a transistor 1213 of one conductivity type (for example, an n-channel type), and the switch 1204 is formed using a transistor 1214 of a conductivity type (for example, a p-channel type) opposite to the one conductivity type. Here is an example. Here, the first terminal of the switch 1203 corresponds to one of the source and the drain of the transistor 1213, the second terminal of the switch 1203 corresponds to the other of the source and the drain of the transistor 1213, and the switch 1203 is the gate of the transistor 1213. The control signal RD input to the terminal selects the conduction or non-conduction between the first terminal and the second terminal (that is, the conduction state or the non-conduction state of the transistor 1213). The first terminal of the switch 1204 corresponds to one of the source and the drain of the transistor 1214, the second terminal of the switch 1204 corresponds to the other of the source and the drain of the transistor 1214, and the switch 1204 is input to the gate of the transistor 1214. Depending on the control signal RD, the conduction or non-conduction between the first terminal and the second terminal (that is, the conduction or non-conduction state of the transistor 1214) is selected.
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。 One of a source and a drain of the transistor 1209 is electrically connected to one of a pair of electrodes of the capacitor 1208 and a gate of the transistor 1210. Here, the connection portion is the node M2. One of a source and a drain of the transistor 1210 is electrically connected to a wiring capable of supplying a low power supply potential (eg, a GND line), and the other is a first terminal of the switch 1203 (a source and a drain of the transistor 1213). On the other hand). A second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) is electrically connected to a first terminal of the switch 1204 (one of the source and the drain of the transistor 1214). The second terminal of the switch 1204 (the other of the source and the drain of the transistor 1214) is electrically connected to a wiring which can supply the power supply potential VDD. The second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213), the first terminal of the switch 1204 (one of the source and the drain of the transistor 1214), the input terminal of the logic element 1206, and the capacitor 1207. One of the pair of electrodes is electrically connected. Here, the connection portion is the node M1. The other of the pair of electrodes of the capacitor 1207 can have a structure in which a constant potential is input. For example, a low power supply potential (GND or the like) or a high power supply potential (VDD or the like) can be input. The other of the pair of electrodes of the capacitor 1207 is electrically connected to a wiring which can supply a low power supply potential (eg, a GND line). The other of the pair of electrodes of the capacitor 1208 can have a structure in which a constant potential is input. For example, a low power supply potential (GND or the like) or a high power supply potential (VDD or the like) can be input. The other of the pair of electrodes of the capacitor 1208 is electrically connected to a wiring that can supply a low power supply potential (eg, a GND line).
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。 Note that the capacitor 1207 and the capacitor 1208 can be omitted by positively utilizing the parasitic capacitance or the like of a transistor or a wiring.
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。 The control signal WE is input to the gate of the transistor 1209. The switch 1203 and the switch 1204 are selected to be in a conductive state or a non-conductive state between the first terminal and the second terminal by a control signal RD different from the control signal WE, and the switch 1203 and the switch 1204 are connected to the first terminal and the second terminal of one switch. When the terminals of the other switch are in the conductive state, the first terminal and the second terminal of the other switch are in the non-conductive state.
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図２１では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。 A signal corresponding to the data held in the circuit 1201 is input to the other of the source and the drain of the transistor 1209. In the example shown in FIG. 21, the signal output from the circuit 1201 is input to the other of the source and the drain of the transistor 1209. A signal output from the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) becomes an inverted signal whose logical value is inverted by the logic element 1206 and is input to the circuit 1201 through the circuit 1220. .
なお、図２１では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。 Note that FIG. 21 illustrates an example in which the signal output from the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) is input to the circuit 1201 through the logic element 1206 and the circuit 1220. Not limited to. A signal output from the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) may be input to the circuit 1201 without being inverted in logical value. For example, when there is a node in the circuit 1201 in which a signal in which the logic value of a signal input from an input terminal is inverted is held, the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) The output signal can be input to the node.
また、図２１において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。 In addition, in FIG. 21, among the transistors used for the memory element 1200, the transistors other than the transistor 1209 can be transistors in which a channel is formed in a film formed using a semiconductor other than an oxide semiconductor or the substrate 1190. For example, a transistor in which a channel is formed in a silicon film or a silicon substrate can be used. Alternatively, all the transistors used in the memory element 1200 can be transistors whose channels are formed using an oxide semiconductor. Alternatively, the memory element 1200 may include a transistor whose channel is formed using an oxide semiconductor in addition to the transistor 1209, and the remaining transistors have a channel formed in a layer formed using a semiconductor other than an oxide semiconductor or the substrate 1190. It can also be a transistor that is closed.
図２１における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。 A flip-flop circuit can be used for the circuit 1201 in FIG. 21, for example. Further, as the logic element 1206, for example, an inverter, a clocked inverter, or the like can be used.
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。 In the semiconductor device according to one embodiment of the present invention, the data stored in the circuit 1201 can be held by the capacitor 1208 provided in the circuit 1202 while the power supply voltage is not supplied to the memory element 1200.
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。 Further, a transistor in which a channel is formed in an oxide semiconductor has extremely low off-state current. For example, the off-state current of a transistor whose channel is formed in an oxide semiconductor is significantly lower than the off-state current of a transistor whose channel is formed in crystalline silicon. Therefore, by using the transistor as the transistor 1209, the signal held in the capacitor 1208 can be kept for a long time even when the power supply voltage is not supplied to the memory element 1200. In this way, the memory element 1200 can retain the memory content (data) even while the supply of the power supply voltage is stopped.
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。 In addition, since the memory element is characterized in that a precharge operation is performed by providing the switch 1203 and the switch 1204, the time until the circuit 1201 holds the original data again after the supply of power supply voltage is restarted is shortened. be able to.
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。 In addition, in the circuit 1202, the signal held by the capacitor 1208 is input to the gate of the transistor 1210. Therefore, after the supply of the power supply voltage to the memory element 1200 is restarted, the signal held by the capacitor 1208 is converted into the state (conducting state or non-conducting state) of the transistor 1210 and read from the circuit 1202. You can Therefore, the original signal can be accurately read even when the potential corresponding to the signal held in the capacitor 1208 slightly changes.
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。 By using such a memory element 1200 for a memory device such as a register or a cache memory included in a processor, data loss in the memory device due to supply of power supply voltage can be prevented. Moreover, after the supply of the power supply voltage is restarted, the state before the power supply is stopped can be restored in a short time. Therefore, power supply can be stopped for a short time in the entire processor or one or a plurality of logic circuits included in the processor, so that power consumption can be suppressed.
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。 Although the storage element 1200 has been described as an example using the CPU, the storage element 1200 is also applicable to an LSI such as a DSP (Digital Signal Processor), a custom LSI, a PLD (Programmable Logic Device), or an RF-ID (Radio Frequency Identification). Is.
＜表示装置＞
以下では、本発明の一態様に係る表示装置の構成例について説明する。
<Display device>
Hereinafter, a structural example of a display device according to one embodiment of the present invention will be described.
［構成例］
図２２（Ａ）には、本発明の一態様に係る表示装置の上面図を示す。また、図２２（Ｂ）には、本発明の一態様に係る表示装置の画素に液晶素子を用いた場合における画素回路を示す。また、図２２（Ｃ）には、本発明の一態様に係る表示装置の画素に有機ＥＬ素子を用いた場合における画素回路を示す。
[Configuration example]
FIG. 22A is a top view of a display device according to one embodiment of the present invention. 22B illustrates a pixel circuit in the case where a liquid crystal element is used for a pixel of the display device according to one embodiment of the present invention. 22C illustrates a pixel circuit in the case where an organic EL element is used for a pixel of the display device according to one embodiment of the present invention.
画素に用いるトランジスタは、上述したトランジスタを用いることができる。ここでは、ｎチャネル型のトランジスタを用いる例を示す。なお、画素に用いたトランジスタと、同一工程を経て作製したトランジスタを駆動回路として用いても構わない。このように、画素や駆動回路に上述したトランジスタを用いることにより、表示品位が高い、または／および信頼性の高い表示装置となる。 As the transistor used for the pixel, the above-described transistor can be used. Here, an example using an n-channel transistor is shown. Note that the transistor used for the pixel and the transistor manufactured through the same process may be used as the driver circuit. As described above, by using the above transistor in the pixel or the driver circuit, a display device with high display quality and / or high reliability can be obtained.
アクティブマトリクス型表示装置の一例を図２２（Ａ）に示す。表示装置の基板５０００上には、画素部５００１、第１の走査線駆動回路５００２、第２の走査線駆動回路５００３、信号線駆動回路５００４が配置される。画素部５００１は、複数の信号線によって信号線駆動回路５００４と電気的に接続され、複数の走査線によって第１の走査線駆動回路５００２、および第２の走査線駆動回路５００３と電気的に接続される。なお、走査線と信号線とによって区切られる領域には、それぞれ表示素子を有する画素が配置されている。また、表示装置の基板５０００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に電気的に接続されている。 An example of the active matrix display device is shown in FIG. A pixel portion 5001, a first scan line driver circuit 5002, a second scan line driver circuit 5003, and a signal line driver circuit 5004 are provided over a substrate 5000 of the display device. The pixel portion 5001 is electrically connected to the signal line driver circuit 5004 by a plurality of signal lines and electrically connected to the first scan line driver circuit 5002 and the second scan line driver circuit 5003 by a plurality of scan lines. To be done. Note that pixels each having a display element are arranged in a region divided by the scan line and the signal line. The substrate 5000 of the display device is electrically connected to a timing control circuit (also referred to as a controller or a control IC) through a connection portion such as an FPC (Flexible Printed Circuit).
第１の走査線駆動回路５００２、第２の走査線駆動回路５００３および信号線駆動回路５００４は、画素部５００１と同じ基板５０００上に形成される。そのため、駆動回路を別途作製する場合と比べて、表示装置を作製するコストを低減することができる。また、駆動回路を別途作製した場合、配線間の接続数が増える。したがって、同じ基板５０００上に駆動回路を設けることで、配線間の接続数を減らすことができ、信頼性の向上、または／および歩留まりの向上を図ることができる。 The first scan line driver circuit 5002, the second scan line driver circuit 5003, and the signal line driver circuit 5004 are formed over the same substrate 5000 as the pixel portion 5001. Therefore, the cost for manufacturing the display device can be reduced as compared with the case where the driver circuit is separately manufactured. In addition, when the drive circuit is separately manufactured, the number of connections between wirings increases. Therefore, by providing the driver circuit over the same substrate 5000, the number of connections between wirings can be reduced, so that reliability can be improved and / or yield can be improved.
〔液晶表示装置〕
また、画素の回路構成の一例を図２２（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画素などに適用することができる画素回路を示す。
[Liquid crystal display device]
In addition, FIG. 22B illustrates an example of a circuit structure of a pixel. Here, a pixel circuit which can be applied to a pixel or the like of a VA liquid crystal display device is shown.
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。 This pixel circuit can be applied to a configuration in which one pixel has a plurality of pixel electrodes. Each pixel electrode is connected to a different transistor, and each transistor can be driven by a different gate signal. As a result, the signals applied to the individual pixel electrodes of the multi-domain designed pixel can be independently controlled.
トランジスタ５０１６の走査線５０１２と、トランジスタ５０１７の走査線５０１３には、異なるゲート信号を与えることができるように分離されている。一方、信号線５０１４は、トランジスタ５０１６とトランジスタ５０１７で共通に用いられている。トランジスタ５０１６とトランジスタ５０１７は上述したトランジスタを適宜用いることができる。これにより、表示品位が高い、または／および信頼性の高い液晶表示装置を提供することができる。 The scan line 5012 of the transistor 5016 and the scan line 5013 of the transistor 5017 are separated so that different gate signals can be supplied. On the other hand, the signal line 5014 is commonly used by the transistor 5016 and the transistor 5017. As the transistors 5016 and 5017, any of the above transistors can be used as appropriate. This makes it possible to provide a liquid crystal display device with high display quality and / or high reliability.
トランジスタ５０１６と電気的に接続する第１の画素電極と、トランジスタ５０１７と電気的に接続する第２の画素電極の形状について説明する。第１の画素電極と第２の画素電極とは分離されている。なお、第１の画素電極および第２の画素電極の形状としては、特に限定は無い。例えば、第１の画素電極は、Ｖ字状とすればよい。 The shapes of the first pixel electrode electrically connected to the transistor 5016 and the second pixel electrode electrically connected to the transistor 5017 will be described. The first pixel electrode and the second pixel electrode are separated. The shapes of the first pixel electrode and the second pixel electrode are not particularly limited. For example, the first pixel electrode may have a V shape.
トランジスタ５０１６のゲート電極は走査線５０１２と電気的に接続され、トランジスタ５０１７のゲート電極は走査線５０１３と電気的に接続されている。走査線５０１２と走査線５０１３に異なるゲート信号を与えてトランジスタ５０１６とトランジスタ５０１７の動作タイミングを異ならせ、液晶の配向を制御することができる。 A gate electrode of the transistor 5016 is electrically connected to the scan line 5012, and a gate electrode of the transistor 5017 is electrically connected to the scan line 5013. By providing different gate signals to the scan line 5012 and the scan line 5013, the operation timings of the transistor 5016 and the transistor 5017 are made different from each other, whereby the alignment of liquid crystal can be controlled.
また、容量線５０１０と、誘電体として機能するゲート絶縁体と、第１の画素電極または第２の画素電極と電気的に接続する容量電極とで容量素子を形成してもよい。 Further, a capacitor may be formed by the capacitor line 5010, the gate insulator functioning as a dielectric, and the capacitor electrode electrically connected to the first pixel electrode or the second pixel electrode.
マルチドメイン構造は、一画素に第１の液晶素子５０１８と第２の液晶素子５０１９を備える。第１の液晶素子５０１８は第１の画素電極と対向電極とその間の液晶層とで構成され、第２の液晶素子５０１９は第２の画素電極と対向電極とその間の液晶層とで構成される。 The multi-domain structure includes a first liquid crystal element 5018 and a second liquid crystal element 5019 in one pixel. The first liquid crystal element 5018 is composed of a first pixel electrode, a counter electrode and a liquid crystal layer between them, and the second liquid crystal element 5019 is composed of a second pixel electrode, a counter electrode and a liquid crystal layer between them. .
なお、本発明の一態様に係る表示装置は、図２２（Ｂ）に示す画素回路に限定されない。例えば、図２２（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサー、または論理回路などを追加してもよい。 Note that the display device according to one embodiment of the present invention is not limited to the pixel circuit illustrated in FIG. For example, a switch, a resistor, a capacitor, a transistor, a sensor, a logic circuit, or the like may be newly added to the pixel circuit illustrated in FIG.
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図２２（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
[Organic EL panel]
Another example of the circuit configuration of the pixel is shown in FIG. Here, a pixel structure of a display device using an organic EL element is shown.
有機ＥＬ素子は、発光素子に電圧を印加することにより、有機ＥＬ素子が有する一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。 When a voltage is applied to the light-emitting element of the organic EL element, an electron is injected from one of a pair of electrodes of the organic EL element and a hole is injected from the other into a layer containing a light-emitting organic compound, and a current flows. . Then, the electrons and holes are recombined with each other, so that the light-emitting organic compound forms an excited state and emits light when the excited state returns to the ground state. Due to such a mechanism, such a light emitting element is called a current excitation type light emitting element.
図２２（Ｃ）は、画素回路の一例を示す図である。ここでは１つの画素にｎチャネル型のトランジスタを２つ用いる例を示す。なお、ｎチャネル型のトランジスタには、上述したトランジスタを用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。 FIG. 22C is a diagram illustrating an example of a pixel circuit. Here, an example in which two n-channel transistors are used for one pixel is shown. Note that the above-described transistor can be used as the n-channel transistor. Further, digital time grayscale driving can be applied to the pixel circuit.
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。 The configuration of applicable pixel circuits and the operation of pixels when digital time grayscale driving is applied will be described.
画素５０２０は、スイッチング用トランジスタ５０２１、駆動用トランジスタ５０２２、発光素子５０２４および容量素子５０２３を有する。スイッチング用トランジスタ５０２１は、ゲート電極が走査線５０２６に接続され、第１電極（ソース電極、ドレイン電極の一方）が信号線５０２５に接続され、第２電極（ソース電極、ドレイン電極の他方）が駆動用トランジスタ５０２２のゲート電極に接続されている。駆動用トランジスタ５０２２は、ゲート電極が容量素子５０２３を介して電源線５０２７に接続され、第１電極が電源線５０２７に接続され、第２電極が発光素子５０２４の第１電極（画素電極）に接続されている。発光素子５０２４の第２電極は共通電極５０２８に相当する。共通電極５０２８は、同一基板上に形成される共通電位線と電気的に接続される。 The pixel 5020 includes a switching transistor 5021, a driving transistor 5022, a light emitting element 5024, and a capacitor 5023. A gate electrode of the switching transistor 5021 is connected to the scan line 5026, a first electrode (one of a source electrode and a drain electrode) is connected to a signal line 5025, and a second electrode (the other of the source electrode and the drain electrode) is driven. Is connected to the gate electrode of the transistor 5022. The gate electrode of the driving transistor 5022 is connected to the power supply line 5027 through the capacitor 5023, the first electrode is connected to the power supply line 5027, and the second electrode is connected to the first electrode (pixel electrode) of the light emitting element 5024. Has been done. The second electrode of the light emitting element 5024 corresponds to the common electrode 5028. The common electrode 5028 is electrically connected to a common potential line formed on the same substrate.
スイッチング用トランジスタ５０２１および駆動用トランジスタ５０２２は上述したトランジスタを用いることができる。これにより、表示品位の高い、または／および信頼性の高い有機ＥＬ表示装置となる。 The above-described transistors can be used for the switching transistor 5021 and the driving transistor 5022. As a result, the organic EL display device has high display quality and / or high reliability.
発光素子５０２４の第２電極（共通電極５０２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線５０２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５０２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子５０２４に印加することにより、発光素子５０２４に電流を流して発光させる。なお、発光素子５０２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。 The potential of the second electrode (common electrode 5028) of the light emitting element 5024 is set to a low power supply potential. Note that the low power supply potential is lower than the high power supply potential supplied to the power supply line 5027, and GND, 0 V, or the like can be set as the low power supply potential. The high power supply potential and the low power supply potential are set so as to be higher than or equal to the threshold voltage of the light emitting element 5024 in the forward direction, and the potential difference is applied to the light emitting element 5024, so that a current is passed through the light emitting element 5024 to emit light. Note that the forward voltage of the light-emitting element 5024 refers to a voltage at which desired luminance is obtained and includes at least a forward threshold voltage.
なお、容量素子５０２３は駆動用トランジスタ５０２２のゲート容量を代用することにより省略できる場合がある。駆動用トランジスタ５０２２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。 Note that the capacitor 5023 may be omitted by substituting the gate capacitance of the driving transistor 5022. Regarding the gate capacitance of the driving transistor 5022, capacitance may be formed between the channel formation region and the gate electrode.
次に、駆動用トランジスタ５０２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ５０２２がオンまたはオフの二つの状態となるようなビデオ信号を、駆動用トランジスタ５０２２に入力する。なお、駆動用トランジスタ５０２２を線形領域で動作させるために、電源線５０２７の電圧よりも高い電圧を駆動用トランジスタ５０２２のゲート電極に与える。また、信号線５０２５には、電源線電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。 Next, a signal input to the driving transistor 5022 will be described. In the case of the voltage input voltage driving method, a video signal which turns on or off the driving transistor 5022 is input to the driving transistor 5022. Note that a voltage higher than the voltage of the power supply line 5027 is applied to the gate electrode of the driving transistor 5022 in order to operate the driving transistor 5022 in a linear region. Further, the signal line 5025 is applied with a voltage equal to or higher than a value obtained by adding the threshold voltage Vth of the driving transistor 5022 to the power supply line voltage.
アナログ階調駆動を行う場合、駆動用トランジスタ５０２２のゲート電極に発光素子５０２４の順方向電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ５０２２が飽和領域で動作するようにビデオ信号を入力し、発光素子５０２４に電流を流す。また、駆動用トランジスタ５０２２を飽和領域で動作させるために、電源線５０２７の電位を、駆動用トランジスタ５０２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子５０２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。 When analog grayscale driving is performed, a voltage equal to or higher than the sum of the forward voltage of the light emitting element 5024 and the threshold voltage Vth of the driving transistor 5022 is applied to the gate electrode of the driving transistor 5022. Note that a video signal is input so that the driving transistor 5022 operates in a saturation region, and current is supplied to the light emitting element 5024. In addition, the potential of the power supply line 5027 is set higher than the gate potential of the driving transistor 5022 in order to operate the driving transistor 5022 in the saturation region. By making the video signal analog, a current corresponding to the video signal can be supplied to the light emitting element 5024 to perform analog grayscale driving.
なお、本発明の一態様に係る表示装置は、図２２（Ｃ）に示す画素構成に限定されない。例えば、図２２（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサー、トランジスタまたは論理回路などを追加してもよい。 Note that the display device according to one embodiment of the present invention is not limited to the pixel structure shown in FIG. For example, a switch, a resistor, a capacitor, a sensor, a transistor, a logic circuit, or the like may be added to the pixel circuit illustrated in FIG.
図２２で例示した回路に上述したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極にはソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。 When the transistor described above is applied to the circuit illustrated in FIG. 22, a source electrode (first electrode) is electrically connected to the low potential side and a drain electrode (second electrode) is electrically connected to the high potential side. To do. Further, the potential of the first gate electrode may be controlled by a control circuit or the like, and the second gate electrode may be configured to be able to input the above-exemplified potential such as a potential lower than the potential applied to the source electrode.
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２３に示す。
<Electronic equipment>
A semiconductor device according to one embodiment of the present invention is a display capable of reproducing a recording medium such as a display device, a personal computer, and a recording medium (typically a DVD: Digital Versatile Disc) and displaying the image. Device having a). In addition, as an electronic device in which the semiconductor device according to one embodiment of the present invention can be used, a mobile phone, a game machine including a portable type, a portable data terminal, an electronic book terminal, a video camera, a camera such as a digital still camera, or goggles. Type display (head mounted display), navigation system, sound reproduction device (car audio, digital audio player, etc.), copier, facsimile, printer, printer complex machine, automatic teller machine (ATM), vending machine, etc. To be Specific examples of these electronic devices are shown in FIGS.
図２３（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２３（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。 23A shows a portable game machine, which includes a housing 901, a housing 902, a display portion 903, a display portion 904, a microphone 905, a speaker 906, operation keys 907, a stylus 908, and the like. Note that although the portable game machine illustrated in FIG. 23A includes two display portions 903 and 904, the number of display portions included in the portable game machine is not limited to this.
図２３（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。 FIG. 23B illustrates a portable data terminal, which includes a first housing 911, a second housing 912, a first display portion 913, a second display portion 914, a connection portion 915, operation keys 916, and the like. The first display portion 913 is provided in the first housing 911, and the second display portion 914 is provided in the second housing 912. The first housing 911 and the second housing 912 are connected by the connecting portion 915, and the angle between the first housing 911 and the second housing 912 can be changed by the connecting portion 915. is there. The image on the first display unit 913 may be switched according to the angle between the first housing 911 and the second housing 912 in the connection unit 915. Further, a display device in which a function as a position input device is added to at least one of the first display unit 913 and the second display unit 914 may be used. The function as the position input device can be added by providing a touch panel on the display device. Alternatively, the function as the position input device can be added by providing a photoelectric conversion element also called a photosensor in a pixel portion of the display device.
図２３（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。 FIG. 23C illustrates a laptop personal computer, which includes a housing 921, a display portion 922, a keyboard 923, a pointing device 924, and the like.
図２３（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。 FIG. 23D illustrates an electric refrigerator-freezer, which includes a housing 931, a refrigerator compartment door 932, a freezer compartment door 933, and the like.
図２３（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。 FIG. 23E illustrates a video camera, which includes a first housing 941, a second housing 942, a display portion 943, operation keys 944, a lens 945, a connection portion 946, and the like. The operation key 944 and the lens 945 are provided in the first housing 941, and the display portion 943 is provided in the second housing 942. The first housing 941 and the second housing 942 are connected by the connecting portion 946, and the angle between the first housing 941 and the second housing 942 can be changed by the connecting portion 946. is there. The image on the display portion 943 may be switched according to the angle between the first housing 941 and the second housing 942 in the connection portion 946.
図２３（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。 FIG. 23F is an automobile, which includes a vehicle body 951, wheels 952, a dashboard 953, lights 954, and the like.
１００ ターゲット
１００ａ ターゲット
１００ｂ ターゲット
１０１ 成膜室
１０３ｂ マグネットユニット
１１０ バッキングプレート
１１０ａ バッキングプレート
１１０ｂ バッキングプレート
１２０ ターゲットホルダ
１２０ａ ターゲットホルダ
１２０ｂ ターゲットホルダ
１３０ マグネットユニット
１３０ａ マグネットユニット
１３０ｂ マグネットユニット
１３０Ｎ マグネット
１３０Ｎ１ マグネット
１３０Ｎ２ マグネット
１３０Ｓ マグネット
１３２ マグネットホルダ
１４０ 部材
１６０ 基板
１７０ 基板ホルダ
１８０ａ 磁力線
１８０ｂ 磁力線
２００ａ ペレット
２００ｂ ペレット
２０１ イオン
２０２ 酸化亜鉛層
２０３ 粒子
２０５ａ ペレット
２０５ａ１ 領域
２０５ａ２ ペレット
２０５ｂ ペレット
２０５ｃ ペレット
２０５ｄ ペレット
２０５ｄ１ 領域
２０５ｅ ペレット
２２０ 基板
２３０ ターゲット
４００ 基板
４０２ 絶縁体
４０４ 導電体
４０６ａ 半導体
４０６ｂ 半導体
４０６ｃ 半導体
４０８ 絶縁体
４１２ 絶縁体
４１３ 導電体
４１６ａ 導電体
４１６ｂ 導電体
４１８ 絶縁体
４２３ａ 低抵抗領域
４２３ｂ 低抵抗領域
４２４ａ 導電体
４２４ｂ 導電体
４２６ａ 導電体
４２６ｂ 導電体
４２８ 絶縁体
６００ 基板
６０４ 導電体
６０６ａ 半導体
６０６ｂ 半導体
６０６ｃ 半導体
６１２ 絶縁体
６１３ 導電体
６１６ａ 導電体
６１６ｂ 導電体
６１８ 絶縁体
６２０ 絶縁体
７００ 成膜装置
７０１ 大気側基板供給室
７０２ 大気側基板搬送室
７０３ａ ロードロック室
７０３ｂ アンロードロック室
７０４ 搬送室
７０５ 基板加熱室
７０６ａ 成膜室
７０６ｂ 成膜室
７０６ｃ 成膜室
７５１ クライオトラップ
７５２ ステージ
７６１ カセットポート
７６２ アライメントポート
７６３ 搬送ロボット
７６４ ゲートバルブ
７６５ 加熱ステージ
７６６ ターゲット
７６７ 防着板
７６８ 基板ステージ
７６９ 基板
７７０ 真空ポンプ
７７１ クライオポンプ
７７２ ターボ分子ポンプ
７８０ マスフローコントローラ
７８１ 精製機
７８２ ガス加熱機構
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
５０００ 基板
５００１ 画素部
５００２ 走査線駆動回路
５００３ 走査線駆動回路
５００４ 信号線駆動回路
５０１０ 容量線
５０１２ 走査線
５０１３ 走査線
５０１４ 信号線
５０１６ トランジスタ
５０１７ トランジスタ
５０１８ 液晶素子
５０１９ 液晶素子
５０２０ 画素
５０２１ スイッチング用トランジスタ
５０２２ 駆動用トランジスタ
５０２３ 容量素子
５０２４ 発光素子
５０２５ 信号線
５０２６ 走査線
５０２７ 電源線
５０２８ 共通電極
100 target 100a target 100b target 101 film forming chamber 103b magnet unit 110 backing plate 110a backing plate 110b backing plate 120 target holder 120a target holder 120b target holder 130 magnet unit 130a magnet unit 130b magnet unit 130N magnet 130N1 magnet 130N2 magnet 130S magnet 132 magnet Holder 140 Member 160 Substrate 170 Substrate holder 180a Magnetic field line 180b Magnetic field line 200a Pellet 200b Pellet 201 Bone 201 Ion 202 Zinc oxide layer 203 Particle 205a Pellet 205a1 Region 205a2 Pellet 205b Pellet 205c Pellet 205d Pellet 2 5d1 region 205e pellet 220 substrate 230 target 400 substrate 402 insulator 404 conductor 406a semiconductor 406b semiconductor 406c semiconductor 408 insulator 412 insulator 413 conductor 416a conductor 416b conductor 418 insulator 423a low resistance region 423b low resistance region 424a conductivity Body 424b conductor 426a conductor 426b conductor 428 insulator 600 substrate 604 conductor 606a semiconductor 606b semiconductor 606c semiconductor 612 insulator 613 conductor 616a conductor 616b conductor 618 insulator 620 insulator 700 film forming apparatus 701 atmosphere side substrate Supply chamber 702 Atmosphere-side substrate transfer chamber 703a Load lock chamber 703b Unload lock chamber 704 Transfer chamber 705 Substrate heating chamber 706a Film formation chamber 706b Film formation chamber 706c Film formation chamber 751 Cry OTRAP 752 Stage 761 Cassette port 762 Alignment port 763 Transfer robot 764 Gate valve 765 Heating stage 766 Target 767 Protective plate 768 Substrate stage 769 Substrate 770 Vacuum pump 771 Cryo pump 772 Turbo molecular pump 780 Mass flow controller 781 Purifier 782 Gas heating mechanism 901 Housing 902 Housing 903 Display 904 Display 905 Microphone 906 Speaker 907 Operation key 908 Stylus 911 Housing 912 Housing 913 Display 914 Display 915 Connection 916 Operation key 921 Housing 922 Display 923 Keyboard 924 Pointing device 931 Housing 932 Refrigerating room door 933 Freezing room door 941 Housing 942 Housing 943 Display unit 944 Operation key 945 Len 946 connection portion 951 body 952 wheel 953 dashboard 954 Light 1189 ROM interface 1190 substrate 1191 ALU
1192 ALU Controller 1193 Instruction Decoder 1194 Interrupt Controller 1195 Timing Controller 1196 Register 1197 Register Controller 1198 Bus Interface 1199 ROM
1200 memory element 1201 circuit 1202 circuit 1203 switch 1204 switch 1206 logic element 1207 capacitance element 1208 capacitance element 1209 transistor 1210 transistor 1213 transistor 1214 transistor 1220 circuit 2100 transistor 2200 transistor 3001 wiring 3002 wiring 3003 wiring 3004 wiring 3005 wiring 3200 transistor 3300 transistor 3400 capacitance Element 5000 Substrate 5001 Pixel portion 5002 Scan line driver circuit 5003 Scan line driver circuit 5004 Signal line driver circuit 5010 Capacitance line 5012 Scan line 5013 Scan line 5014 Signal line 5016 Transistor 5017 Transistor 5018 Liquid crystal element 5019 Liquid crystal element 5020 Pixel 5021 Switching transistor 502 Driving transistor 5023 capacitive element 5024 emitting element 5025 signal lines 5026 scanning lines 5027 supply line 5028 common electrode
Claims (5)
ターゲットとして酸化物半導体の結晶体または多結晶体が用いられるマグネトロンスパッタ法を用いて、前記基板の上面に酸化物半導体膜を成膜する酸化物半導体膜の作製方法であって、
前記酸化物半導体膜の成膜時に、前記基板の温度を１００℃以上４５０℃以下（但し、４００℃を超えた温度を除く）とし、且つ成膜ガス中の酸素分圧を３３体積％以下（但し、３０体積％以上を除く）とし、
成膜された前記酸化物半導体膜は、
電子線の照射開始時において高分解能断面ＴＥＭ像により観察される結晶部の大きさと、前記電子線の累積照射量が４．２×１０８ｅ − ／ｎｍ２となるまで前記電子線を照射した後において前記高分解能断面ＴＥＭ像により観察される前記結晶部の大きさとが、同様である酸化物半導体膜の作製方法。 A magnetic field having a parallel component is applied to the upper surface of the substrate,
A method for manufacturing an oxide semiconductor film, which comprises forming an oxide semiconductor film on the upper surface of the substrate by using a magnetron sputtering method in which a crystalline or polycrystalline body of an oxide semiconductor is used as a target,
At the time of forming the oxide semiconductor film, the temperature of the substrate is set to 100 ° C. or higher and 450 ° C. or lower (excluding a temperature higher than 400 ° C.), and the oxygen partial pressure in the deposition gas is 33 vol% or lower ( However, except 30% by volume or more),
The formed oxide semiconductor film,
The electron beam was irradiated until the size of the crystal part observed by the high-resolution cross-sectional TEM image at the start of the electron beam irradiation and the cumulative irradiation amount of the electron beam became 4.2 × 10 8 e − / nm 2 . A method for manufacturing an oxide semiconductor film, in which the size of the crystal part which is observed later by the high-resolution cross-sectional TEM image is similar.
前記酸化物半導体膜の密度は、５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である酸化物半導体膜の作製方法。 In claim 1,
The method for manufacturing an oxide semiconductor film, wherein the density of the oxide semiconductor film is 5.9 g / cm 3 or more and less than 6.3 g / cm 3 .
前記酸化物半導体膜の水素濃度は、７×１０１９ａｔｏｍｓ／ｃｍ３以下となる領域を有する酸化物半導体膜の作製方法。 In any one of Claim 1 or Claim 2,
A method for manufacturing an oxide semiconductor film, which has a region in which a hydrogen concentration of the oxide semiconductor film is 7 × 10 19 atoms / cm 3 or less.
前記ターゲットは、インジウムと、亜鉛と、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウムまたはスズ）と、酸素と、を有する酸化物半導体膜の作製方法。 In any one of Claim 1 thru | or Claim 3,
The target is a method for manufacturing an oxide semiconductor film including indium, zinc, an element M (the element M is aluminum, gallium, yttrium, or tin), and oxygen.
前記磁場の磁束密度が１０Ｇ以上１００Ｇ以下である酸化物半導体膜の作製方法。 In any one of Claim 1 thru | or Claim 4,
A method for manufacturing an oxide semiconductor film, wherein the magnetic flux density of the magnetic field is 10 G or more and 100 G or less.
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