JP6655676B2 - Gaming machine - Google Patents

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本発明は、遊技機に関する。   The present invention relates to a gaming machine.

従来、複数の図柄がそれぞれの表面に設けられた複数のリールと、スタートスイッチと、ストップスイッチと、各リールに対応して設けられたステッピングモータと、制御部とを備えた、パチスロと呼ばれる遊技機が知られている。スタートスイッチは、メダルやコインなどの遊技媒体が遊技機に投入された後、スタートレバーが遊技者により操作されたこと(以下、「開始操作」ともいう)を検出し、全てのリールの回転の開始を要求する信号を出力する。ストップスイッチは、各リールに対応して設けられたストップボタンが遊技者により押されたこと(以下、「停止操作」ともいう)を検出し、該当するリールの回転の停止を要求する信号を出力する。ステッピングモータは、その駆動力を対応するリールに伝達する。また、制御部は、スタートスイッチ及びストップスイッチにより出力された信号に基づいて、ステッピングモータの動作を制御し、各リールの回転動作及び停止動作を行う。   Conventionally, a game called a pachislot provided with a plurality of reels provided with a plurality of symbols on each surface, a start switch, a stop switch, a stepping motor provided corresponding to each reel, and a control unit Machines are known. The start switch detects that a start lever has been operated by a player (hereinafter, also referred to as a “start operation”) after a game medium such as a medal or a coin has been inserted into the gaming machine, and detects the rotation of all reels. Outputs a signal requesting start. The stop switch detects that a stop button provided for each reel is pressed by a player (hereinafter, also referred to as a "stop operation") and outputs a signal requesting that the rotation of the corresponding reel be stopped. I do. The stepping motor transmits the driving force to the corresponding reel. The control unit controls the operation of the stepping motor based on the signals output from the start switch and the stop switch, and performs the rotation operation and the stop operation of each reel.

このような遊技機では、開始操作が検出されると、プログラム上で乱数を用いた抽籤処理(以下、「内部抽籤処理」という)が行われ、その抽籤の結果(以下、「内部当籤役」という)と停止操作のタイミングとに基づいてリールの回転の停止を行う。そして、全てのリールの回転が停止され、入賞の成立に係る図柄の組合せ(表示役)が表示されると、その図柄の組合せに対応する特典が遊技者に付与される。なお、遊技者に付与される特典の例としては、遊技媒体(メダル等)の払い出し、遊技媒体を消費することなく再度、内部抽籤処理を行う再遊技(以下、「リプレイ」ともいう)の作動、遊技媒体の払い出し機会が増加するボーナスゲームの作動等を挙げることができる。   In such a gaming machine, when a start operation is detected, a lottery process using a random number (hereinafter, referred to as “internal lottery process”) is performed on a program, and the result of the lottery (hereinafter, “internal winning combination”) is performed. ) And the timing of the stop operation, the rotation of the reel is stopped. Then, when the rotation of all reels is stopped and a symbol combination (display combination) related to winning is displayed, a privilege corresponding to the symbol combination is given to the player. In addition, as an example of the privilege given to the player, the payout of the game medium (medal or the like) and the operation of the re-game (hereinafter, also referred to as “replay”) in which the internal lottery process is performed again without consuming the game medium. And the operation of a bonus game in which the chance of paying out game media increases.

また、従来、上記構成の遊技機において、特定の小役(遊技媒体の払出に係る役)の成立をランプ等でナビゲートする機能、すなわち、アシストタイム(以下、「AT」という)の機能を備える遊技機が開発されている。また、従来、特定の図柄組合せが表示された場合にリプレイの当籤確率が通常時より高い遊技状態が作動する機能、すなわち、リプレイタイム(以下、「RT」という)の機能を備える遊技機も開発されている。さらに、従来、ATとRTとが同時に作動するアシストリプレイタイム(以下、「ART」という)の機能を備えたパチスロが開発されている。   Conventionally, in a gaming machine having the above configuration, a function of navigating the formation of a specific small role (role related to the payout of game media) by a ramp or the like, that is, a function of assist time (hereinafter, referred to as “AT”) is provided. A game machine equipped with it has been developed. Conventionally, a gaming machine having a function of operating a game state in which a winning probability of replay is higher than usual when a specific symbol combination is displayed, that is, a function of a replay time (hereinafter, referred to as “RT”) has also been developed. Have been. Further, conventionally, a pachislot having an assist replay time (hereinafter, referred to as "ART") function in which the AT and the RT operate simultaneously has been developed.

上述した遊技機は、通常、内部当籤役の決定、各リールの回転及び停止、入賞の有無の判定等の遊技機の主な遊技動作を制御する回路(主制御回路)が実装された主制御基板と、映像の表示等による演出動作を制御する回路(副制御回路)が実装された副制御基板とを備える。そして、遊技動作は、主制御回路に搭載されたCPU(Central Processing Unit)により制御される。この際、CPUの制御により、主制御回路のROM(Read Only Memory)に記憶されたプログラム及び各種テーブルデータ等が主制御回路のRAM(Random Access Memory)に展開され、各種遊技動作に関する処理が実行される。   The above-mentioned gaming machine usually has a main control circuit mounted with a circuit (main control circuit) for controlling main gaming operations of the gaming machine, such as determination of an internal winning combination, rotation and stop of each reel, determination of presence or absence of a prize, and the like. The board includes a board and a sub-control board on which a circuit (sub-control circuit) for controlling an effect operation for displaying an image or the like is mounted. The game operation is controlled by a CPU (Central Processing Unit) mounted on the main control circuit. At this time, under the control of the CPU, the programs and various table data stored in the ROM (Read Only Memory) of the main control circuit are developed in the RAM (Random Access Memory) of the main control circuit, and processing relating to various game operations is executed. Is done.

また、従来、上述した構成の遊技機において、メダルの投入枚数を表示するための表示装置を備えた遊技機が知られている(例えば、特許文献1参照)。   In addition, conventionally, in the gaming machine having the above-described configuration, a gaming machine provided with a display device for displaying the number of inserted medals is known (for example, see Patent Literature 1).

特開1999−178983号公報JP-A-1999-178983

ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のROMの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。   By the way, conventionally, as a limitation peculiar to the above-described gaming machine, the program capacity of the main control circuit is limited to a small capacity according to rules. Furthermore, in recent years, the capacity of the ROM of the main control circuit has been squeezed due to the complexity of playability, and there has been a demand for a reduction in the capacity of processing programs and tables managed by the main control circuit.

本発明は、上記課題を解決するためになされたものであり、本発明の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。   The present invention has been made to solve the above problems, and an object of the present invention is to reduce the capacity of processing programs and tables managed by the main control circuit and increase the free space of the ROM of the main control circuit. It is another object of the present invention to provide a gaming machine capable of improving the gaming performance by using the free space of the ROM of the increased capacity.

上記課題を解決するために、本発明では、以下のような構成の遊技機を提供する。   In order to solve the above problems, the present invention provides a gaming machine having the following configuration.

遊技媒体の投入及びベット操作による投入数を示すベット状態を表示するベット状態表示手段(例えば、後述のLED82(第1LED〜第3LED))と、
前記ベット状態表示手段による表示動作を制御するための演算処理を行う演算処理手段(例えば、後述のメインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される記憶手段(例えば、後述のメインRAM103)と、を備え、
前記記憶手段は、前記遊技媒体の投入数を格納する投入数格納領域(例えば、後述のメダルカウンタ)を有し、
前記演算処理手段は、
メインレジスタ(例えば、後述のAレジスタ)複数の汎用レジスタ及び拡張レジスタ(例えば、後述のQレジスタ)と、
前記投入数格納領域に格納された投入数を更新する投入数更新手段(例えば、後述のメダル投入処理中のS241)と、
前記投入数格納領域に格納された投入数から前記ベット状態表示手段に表示する表示データを生成する表示データ生成手段(例えば、後述のメダル投入処理中のS244)と、
前記ベット状態表示手段に表示されている前記ベット状態の表示を消灯するベット状態表示消灯手段(例えば、後述のメダル投入処理中のS243)と、を有し、
前記投入数更新手段は、インクリメント命令(例えば、後述の「INCQ」命令)を実行することで、前記投入数格納領域に格納された投入数を1加算し、
前記表示データ生成手段は、単位遊技の開始条件の成立をチェックする処理(例えば、後述のメダル受付・スタートチェック処理)において、再遊技役入賞時(例えば、後述のメダル受付・スタートチェック処理中のS221のNO判定時)と、前記遊技媒体の投入時(例えば、後述のメダル受付・スタートチェック処理中のS227のYES判定時、後述のメダル投入チェック処理中のS263のNO判定時)とでは、異なる条件で実行される共通サブルーチンであり、
前記表示データ生成手段は、前記ベット状態表示消灯手段によりベット状態が消灯された後、投入数を前記メインレジスタにセットし、前記メインレジスタと前記メインレジスタとを加算することで投入数の2倍のデータを算出し、デクリメント命令(例えば、後述の「DEC」命令)を実行することで当該2倍のデータから1減算し、当該減算結果と前記汎用レジスタ(例えば、後述のLレジスタ)に格納されている投入数との論理和演算を実行することで前記ベット状態表示手段に表示する表示データを生成する
ことを特徴とする遊技機。
A bet state display unit (for example, an LED 82 (first LED to third LED) described later) that displays a bet state indicating the number of game media inserted and inserted by a bet operation;
An arithmetic processing unit (for example, a main CPU 101 described later) for performing an arithmetic process for controlling a display operation by the bet state display unit;
Storage means (for example, a main RAM 103 to be described later) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
The storage unit has an insertion number storage area (for example, a medal counter described later) for storing the insertion number of the game medium,
The arithmetic processing means,
A main register (for example, an A register described later) , a plurality of general-purpose registers and an extension register (for example, a Q register described later) ,
A number-of-insertion updating means for updating the number of insertions stored in the number-of-insertions storage area (for example, S241 during a medal insertion process described later);
Display data generation means (for example, S244 during a medal insertion process described later) for generating display data to be displayed on the bet state display means from the insertion number stored in the insertion number storage area;
A bet state display light-off means for turning off the bet state display displayed on the bet state display means (for example, S243 during a medal insertion process described later),
The number-of-insertions updating means adds 1 to the number of inputs stored in the number-of-inputs storage area by executing an increment instruction (for example, an “INCQ” instruction described later),
The display data generating means may be configured to check whether a start condition of a unit game is satisfied (for example, a medal reception / start check process described later) at the time of winning a re-game combination (for example, during a medal reception / start check process described later). When the game medium is inserted (when NO is determined in S221) and when the game medium is inserted (for example, when YES is determined in S227 during the medal acceptance / start check process described later, and when NO is determined in S263 during the medal insertion check process described later). A common subroutine executed under different conditions,
After the bet state is turned off by the bet state display light-off means, the display data generating means sets the number of insertions in the main register, and adds the main register to the main register to double the number of insertions. Is calculated, and a decrement instruction (for example, a "DEC" instruction described later) is executed to subtract 1 from the doubled data, and the subtraction result is stored in the general-purpose register (for example, an L register described later). A game machine for generating display data to be displayed on the bet state display means by executing a logical sum operation with the inserted number of coins.

上記構成の本発明の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることができる。   According to the gaming machine of the present invention having the above configuration, the capacity of the ROM and the like in the main control circuit is increased by reducing the capacity of the processing programs and tables managed by the main control circuit, and the free area of the ROM for the increased capacity is reduced. Can be used to enhance the playability.

本発明の一実施形態における遊技機の機能フローを説明するための図である。It is a figure for explaining a functional flow of a game machine in one embodiment of the present invention. 本発明の一実施形態における遊技機の外観構造を示す斜視図である。It is a perspective view showing the appearance structure of the game machine in one embodiment of the present invention. 本発明の一実施形態における遊技機の内部構造を示す図である。It is a figure showing an internal structure of a game machine in one embodiment of the present invention. 本発明の一実施形態における遊技機の内部構造を示す図である。It is a figure showing an internal structure of a game machine in one embodiment of the present invention. 本発明の一実施形態のサブ表示装置に表示される各種表示画面の概略構成を示す図である。It is a figure showing the schematic structure of various display screens displayed on the sub display of one embodiment of the present invention. 本発明の一実施形態におけるサブ表示装置の表示画面の遷移例を示す図である。It is a figure showing an example of transition of a display screen of a sub display in one embodiment of the present invention. 本発明の一実施形態の遊技機が備える回路の全体構成を示すブロック図である。It is a block diagram showing the whole circuit composition provided in the game machine of one embodiment of the present invention. 本発明の一実施形態における主制御回路の内部構成を示すブロック図である。FIG. 2 is a block diagram illustrating an internal configuration of a main control circuit according to an embodiment of the present invention. 本発明の一実施形態におけるマイクロプロセッサの内部構成を示すブロック図である。FIG. 2 is a block diagram illustrating an internal configuration of a microprocessor according to the embodiment of the present invention. 本発明の一実施形態における副制御回路の内部構成を示すブロック図である。FIG. 3 is a block diagram illustrating an internal configuration of a sub control circuit according to an embodiment of the present invention. 本発明の一実施形態におけるメインCPUが有する各種レジスタの構成図である。FIG. 3 is a configuration diagram of various registers included in a main CPU according to an embodiment of the present invention. 本発明の一実施形態における主制御回路のメモリマップを示す図である。FIG. 3 is a diagram illustrating a memory map of a main control circuit according to an embodiment of the present invention. 本発明の一実施形態におけるパチスロのボーナス状態及び非ボーナス状態間における遊技状態の遷移フローを示す図である。It is a figure showing transition flow of a game state between a bonus state and a non-bonus state of a pachislot in one embodiment of the present invention. 本発明の一実施形態におけるパチスロのART遊技状態、非ART遊技状態及びボーナス状態間における遊技状態の遷移フローを示す図である。It is a figure in one embodiment of the present invention which shows a transition flow of a game state among an ART game state, a non-ART game state, and a bonus state of a pachislot. 本発明の一実施形態における図柄配置テーブルの一例を示す図である。It is a figure showing an example of a symbol arrangement table in one embodiment of the present invention. 本発明の一実施形態における内部抽籤テーブルの一例を示す図である。It is a figure showing an example of an internal lottery table in one embodiment of the present invention. 本発明の一実施形態における内部抽籤テーブルの一例を示す図である。It is a figure showing an example of an internal lottery table in one embodiment of the present invention. 本発明の一実施形態における図柄組合せ決定テーブルの一例を示す図である。It is a figure showing an example of a symbol combination decision table in one embodiment of the present invention. 本発明の一実施形態における図柄組合せ決定テーブルの一例を示す図である。It is a figure showing an example of a symbol combination decision table in one embodiment of the present invention. 本発明の一実施形態における図柄組合せ決定テーブルの一例を示す図である。It is a figure showing an example of a symbol combination decision table in one embodiment of the present invention. 本発明の一実施形態における図柄組合せ決定テーブルの一例を示す図である。It is a figure showing an example of a symbol combination decision table in one embodiment of the present invention. 本発明の一実施形態における図柄組合せ決定テーブルの一例を示す図である。It is a figure showing an example of a symbol combination decision table in one embodiment of the present invention. 本発明の一実施形態における図柄組合せ決定テーブルの一例を示す図である。It is a figure showing an example of a symbol combination decision table in one embodiment of the present invention. 本発明の一実施形態における内部当籤役と停止図柄組合せとの対応関係を示す図である。It is a figure showing the correspondence of an internal winning combination and a stop symbol combination in one embodiment of the present invention. 本発明の一実施形態における内部当籤役と停止図柄組合せとの対応関係を示す図である。It is a figure showing the correspondence of an internal winning combination and a stop symbol combination in one embodiment of the present invention. 本発明の一実施形態におけるリール停止初期設定テーブルの一例を示す図である。It is a figure showing an example of a reel stop initial setting table in one embodiment of the present invention. 本発明の一実施形態における引込優先順位テーブルの一例を示す図である。It is a figure showing an example of a pull-in priority table in one embodiment of the present invention. 本発明の一実施形態における当り要求フラグ格納領域、入賞作動フラグ格納領域の構成(その1)を示す図である。FIG. 7 is a diagram showing a configuration (part 1) of a hit request flag storage area and a winning operation flag storage area in one embodiment of the present invention. 本発明の一実施形態における当り要求フラグ格納領域、入賞作動フラグ格納領域の構成(その2)を示す図である。FIG. 9 is a diagram illustrating a configuration (part 2) of a hit request flag storage area and a winning operation flag storage area according to the embodiment of the present invention. 本発明の一実施形態における当り要求フラグ格納領域、入賞作動フラグ格納領域の(その3)を示す図である。It is a figure showing the (3) of the hit request flag storage area and the winning operation flag storage area in one embodiment of the present invention. 本発明の一実施形態における持越役格納領域の構成を示す図である。It is a figure showing composition of a carryover combination storage area in one embodiment of the present invention. 本発明の一実施形態における遊技状態フラグ格納領域の構成を示す図である。It is a figure showing composition of a game state flag storage field in one embodiment of the present invention. 本発明の一実施形態における作動ストップボタン格納領域の構成を示す図である。It is a figure showing composition of an operation stop button storage area in one embodiment of the present invention. 本発明の一実施形態における押下順序格納領域の構成を示す図である。FIG. 4 is a diagram illustrating a configuration of a pressing order storage area according to the embodiment of the present invention. 本発明の一実施形態における図柄コード格納領域の構成を示す図である。It is a figure showing composition of a symbol code storage area in one embodiment of the present invention. 本発明の一実施形態における内部当籤役とサブフラグとの対応表(その1)を示す図である。It is a figure showing the correspondence table (the 1) of an internal winning combination and a sub flag in one embodiment of the present invention. 本発明の一実施形態における内部当籤役とサブフラグとの対応表(その2)を示す図である。It is a figure showing the correspondence table (the 2) of an internal winning combination and a sub flag in one embodiment of the present invention. 本発明の一実施形態の遊技機において、サブフラグEX「3連チリリプ」又は「リーチ目リプ」が当籤した際の報知動作を説明するための図である。It is a diagram for explaining a notification operation when the sub-flag EX “triple lip” or “reach lip” is won in the gaming machine of one embodiment of the present invention. 本発明の一実施形態における一般遊技状態中の遊技の流れを説明するための図である。It is a figure for explaining the flow of the game in the general game state in one embodiment of the present invention. 本発明の一実施形態における通常中高確率抽籤テーブルの一例を示す図である。It is a figure showing an example of a normal medium-high probability lottery table in one embodiment of the present invention. 本発明の一実施形態におけるCZ抽籤テーブルの一例を示す図である。It is a figure showing an example of the CZ lottery table in one embodiment of the present invention. 本発明の一実施形態におけるCZ1中モードアップ抽籤テーブルの一例を示す図である。It is a figure showing an example of CZ1 mode up lottery table in one embodiment of the present invention. 本発明の一実施形態におけるCZ2中ポイント抽籤テーブルの一例を示す図である。It is a figure showing an example of the CZ2 middle point lottery table in one embodiment of the present invention. 本発明の一実施形態におけるCZ中ART抽籤テーブル(CZ1,CZ2用)の一例を示す図である。It is a figure showing an example of the ART random determination table in CZ (for CZ1 and CZ2) in one embodiment of the present invention. 本発明の一実施形態におけるCZ中ART抽籤テーブル(CZ3用)の一例を示す図である。It is a figure showing an example of the ART random determination table (for CZ3) in CZ in one embodiment of the present invention. 本発明の一実施形態における通常ART中の遊技の流れを説明するための図である。It is a figure for explaining the flow of the game during normal ART in one embodiment of the present invention. 本発明の一実施形態におけるART中フラグ変換抽籤テーブルの一例を示す図である。It is a figure showing an example of the flag conversion lottery table in ART in one embodiment of the present invention. 本発明の一実施形態におけるARTレベル決定テーブルの一例を示す図である。FIG. 4 is a diagram illustrating an example of an ART level determination table according to an embodiment of the present invention. 本発明の一実施形態における通常ART中高確率抽籤テーブルの一例を示す図である。It is a figure showing an example of the normal ART medium-high probability lottery table in one embodiment of the present invention. 本発明の一実施形態におけるART中CT抽籤テーブルの一例を示す図である。It is a figure showing an example of the CT lottery table in ART in one embodiment of the present invention. 本発明の一実施形態における通常ART中上乗せ抽籤テーブルの一例を示す図である。It is a figure which shows an example of the addition in normal ART in one Embodiment of this invention. 本発明の一実施形態におけるCT状態中の遊技の流れを説明するための図である。It is a figure for explaining a flow of a game during a CT state in one embodiment of the present invention. 本発明の一実施形態におけるCT中テーブル抽籤テーブルの一例を示す図である。It is a figure showing an example of a table during CT table lottery table in one embodiment of the present invention. 本発明の一実施形態におけるCT中フラグ変換抽籤テーブルの一例を示す図である。It is a figure showing an example of the flag change lottery table during CT in one embodiment of the present invention. 本発明の一実施形態におけるCT中上乗せ抽籤テーブルの一例を示す図である。It is a figure showing an example of a CT additional lottery table in one embodiment of the present invention. 本発明の一実施形態におけるCT中セット数上乗せ抽籤テーブルの一例を示す図である。It is a figure showing an example of a lottery table in addition to the number of sets during CT in one embodiment of the present invention. 本発明の一実施形態におけるボーナス状態中の遊技の流れを説明するための図である。It is a figure for explaining the flow of the game in the bonus state in one embodiment of the present invention. 本発明の一実施形態におけるボーナス種別抽籤テーブルの一例を示す図である。It is a figure showing an example of the bonus type lottery table in one embodiment of the present invention. 本発明の一実施形態におけるボーナス中ARTゲーム数上乗せ抽籤テーブルの一例を示す図である。It is a figure showing an example of an additional lottery table in the number of ART games during a bonus in one embodiment of the present invention. 本発明の一実施形態におけるボーナス終了時CT抽籤テーブルの一例を示す図である。It is a figure showing an example of a CT lottery table at the time of a bonus end in one embodiment of the present invention. 本発明の一実施形態における一般遊技状態中の遊技(その他)の流れを説明するための図である。It is a figure for explaining a flow of a game (others) in a general game state in one embodiment of the present invention. 本発明の一実施形態における非ART中フラグ変換抽籤テーブルの一例を示す図である。It is a figure showing an example of a flag conversion lottery table under non-ART in one embodiment of the present invention. 本発明の一実施形態におけるメイン側ナビデータとサブ側ナビデータとの対応関係を示す図である。It is a figure showing the correspondence of main navigation data and sub navigation data in one embodiment of the present invention. 本発明の一実施形態における遊技機の主制御回路により実行される電源投入(リセット割込み)時処理の例を示すフローチャートである。It is a flowchart which shows the example at the time of power-on (reset interrupt) performed by the main control circuit of the gaming machine in one embodiment of the present invention. 本発明の一実施形態における電源投入時処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。FIG. 4 is a diagram illustrating an example of a source program for executing various processes in a flowchart of a power-on process according to an embodiment of the present invention. 本発明の一実施形態における遊技復帰処理の例を示すフローチャートである。It is a flow chart which shows an example of game return processing in one embodiment of the present invention. 本発明の一実施形態における遊技復帰処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure showing an example of a source program for performing various processing in a flow chart of game return processing in one embodiment of the present invention. 本発明の一実施形態における設定変更確認処理の例を示すフローチャートである。9 is a flowchart illustrating an example of a setting change confirmation process according to an embodiment of the present invention. 本発明の一実施形態における設定変更確認処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。FIG. 7 is a diagram illustrating an example of a source program for executing various processes in a flowchart of a setting change confirmation process according to an embodiment of the present invention. 本発明の一実施形態における設定変更コマンド生成格納処理の例を示すフローチャートである。9 is a flowchart illustrating an example of a setting change command generation and storage process according to an embodiment of the present invention. 本発明の一実施形態における設定変更コマンド生成格納処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。FIG. 7 is a diagram illustrating an example of a source program for executing various processes in a flowchart of a setting change command generation and storage process according to an embodiment of the present invention. 本発明の一実施形態における通信データ格納処理の例を示すフローチャートである。5 is a flowchart illustrating an example of communication data storage processing according to an embodiment of the present invention. 本発明の一実施形態における通信データ格納処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。FIG. 4 is a diagram illustrating an example of a source program for executing various processes in a flowchart of a communication data storage process according to an embodiment of the present invention. 本発明の一実施形態における通信データポインタ更新処理の例を示すフローチャートである。9 is a flowchart illustrating an example of a communication data pointer update process according to an embodiment of the present invention. 本発明の一実施形態における通信データポインタ更新処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。FIG. 7 is a diagram illustrating an example of a source program for executing various processes in a flowchart of a communication data pointer update process according to an embodiment of the present invention. 本発明の一実施形態における電断時(外部)処理の例を示すフローチャートである。5 is a flowchart illustrating an example of processing at the time of power interruption (external) according to an embodiment of the present invention. 本発明の一実施形態におけるチェックサム生成処理(規定外)の例を示すフローチャートである。5 is a flowchart illustrating an example of a checksum generation process (non-defined) according to an embodiment of the present invention. 本発明の一実施形態におけるチェックサム生成処理のフローチャート中の各種処理を実行するためのソースプログラムの一例、並びに、チェックサム生成処理で実行されるスタックポインタの更新動作及びレジスタへのデータの読み出し動作の様子を示す図である。An example of a source program for executing various processes in a flowchart of a checksum generation process according to an embodiment of the present invention, and an operation of updating a stack pointer and an operation of reading data to a register executed in the checksum generation process FIG. 本発明の一実施形態におけるサムチェック処理(規定外)の例を示すフローチャートである。It is a flowchart which shows the example of the sum check process (non-specification) in one Embodiment of this invention. 本発明の一実施形態におけるサムチェック処理(規定外)の例を示すフローチャートである。It is a flowchart which shows the example of the sum check process (non-specification) in one Embodiment of this invention. 本発明の一実施形態におけるサムチェック処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。FIG. 7 is a diagram illustrating an example of a source program for executing various processes in a flowchart of a sum check process according to an embodiment of the present invention. 本発明の一実施形態における遊技機の主制御回路により実行されるメイン処理(主要動作処理)の例を示すフローチャートである。It is a flowchart which shows the example of the main process (main operation | movement process) performed by the main control circuit of the gaming machine in one Embodiment of this invention. 本発明の一実施形態におけるメダル受付・スタートチェック処理の例を示すフローチャートである。It is a flow chart which shows an example of medal acceptance and start check processing in one embodiment of the present invention. 本発明の一実施形態におけるメダル受付・スタートチェック処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure which shows an example of the source program for performing the various processes in the flowchart of a medal acceptance / start check process in one embodiment of the present invention. 本発明の一実施形態におけるメダル投入処理の例を示すフローチャートである。It is a flowchart which shows the example of the medal insertion processing in one Embodiment of this invention. 本発明の一実施形態におけるメダル投入処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure which shows an example of the source program for performing the various processes in the flowchart of a medal insertion process in one Embodiment of this invention. 本発明の一実施形態におけるメダル投入チェック処理の例を示すフローチャートである。It is a flow chart which shows an example of medal insertion check processing in one embodiment of the present invention. 本発明の一実施形態におけるメダル投入チェック処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure which shows an example of the source program for performing various processes in the flowchart of a medal insertion check process in one Embodiment of this invention. 本発明の一実施形態におけるエラー処理の例を示すフローチャートである。6 is a flowchart illustrating an example of an error process according to an embodiment of the present invention. 本発明の一実施形態におけるエラー処理のソースプログラム上で、実際に参照されるエラーテーブルの構成の一例を示す図である。FIG. 8 is a diagram illustrating an example of a configuration of an error table that is actually referred to on a source program for error processing according to an embodiment of the present invention. 本発明の一実施形態における乱数取得処理の例を示すフローチャートである。5 is a flowchart illustrating an example of a random number acquisition process according to an embodiment of the present invention. 本発明の一実施形態における内部抽籤処理の例を示すフローチャートである。It is a flow chart which shows an example of internal lottery processing in one embodiment of the present invention. 本発明の一実施形態における内部抽籤処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure showing an example of a source program for performing various processings in a flowchart of internal lottery processing in one embodiment of the present invention. 本発明の一実施形態における内部抽籤処理のソースプログラム上で、実際に参照される内部抽籤テーブル(一般遊技用)の構成の一例を示す図である。It is a figure showing an example of composition of an internal lottery table (for general games) which is actually referred on a source program of internal lottery processing in one embodiment of the present invention. 本発明の一実施形態における内部抽籤処理のソースプログラム上で、実際に参照されるRT状態別抽籤値選択テーブルの構成の一例を示す図である。It is a figure showing an example of composition of an RT state classified lottery value selection table actually referred to on a source program of internal lottery processing in one embodiment of the present invention. 本発明の一実施形態における内部抽籤処理のソースプログラム上で、実際に参照される、内部抽籤値テーブル選択テーブル、1バイト内部抽籤値テーブル、2バイト内部抽籤値テーブル、1バイト設定別内部抽籤値テーブル及び2バイト設定別内部抽籤値テーブルの構成の一例を示す図である。An internal lottery value table selection table, a 1-byte internal lottery value table, a 2-byte internal lottery value table, and an internal lottery value for each 1-byte setting, which are actually referred to on a source program of an internal lottery process according to an embodiment of the present invention. It is a figure showing an example of composition of a table and an internal lottery value table according to 2 byte setting. 本発明の一実施形態における図柄設定処理の例を示すフローチャートである。It is a flowchart which shows the example of the symbol setting process in one Embodiment of this invention. 本発明の一実施形態における特賞(ボーナス)当籤番号及び小役当籤番号と、内部当籤役との対応を示す図である。It is a figure in an embodiment of the present invention which shows the correspondence of a special prize (bonus) winning number and a small winning combination number, and an internal winning combination. 本発明の一実施形態における図柄設定処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure which shows an example of the source program for performing the various processes in the flowchart of the symbol setting process in one Embodiment of this invention. 本発明の一実施形態における図柄設定処理のソースプログラム上で、実際に参照される当り要求フラグテーブルの構成の一例を示す図である。It is a figure showing an example of composition of a hit request flag table actually referred on a source program of symbol setting processing in one embodiment of the present invention. 本発明の一実施形態における圧縮データ格納処理の例を示すフローチャートである。9 is a flowchart illustrating an example of compressed data storage processing according to an embodiment of the present invention. 本発明の一実施形態における第2インターフェースボード制御処理(規定外)の例を示すフローチャートである。It is a flow chart which shows an example of the 2nd interface board control processing (undefined) in one embodiment of the present invention. 本発明の一実施形態における第2インターフェースボード出力処理の例を示すフローチャートである。It is a flow chart which shows an example of the 2nd interface board output processing in one embodiment of the present invention. 本発明の一実施形態における状態別制御処理の例を示すフローチャートである。It is a flow chart which shows an example of control processing according to state in one embodiment of the present invention. 本発明の一実施形態におけるサブフラグ変換処理の例を示すフローチャートである。It is a flow chart which shows an example of sub flag conversion processing in one embodiment of the present invention. 本発明の一実施形態におけるサブフラグ変換処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。FIG. 6 is a diagram illustrating an example of a source program for executing various processes in a flowchart of a sub-flag conversion process according to an embodiment of the present invention. 本発明の一実施形態におけるサブフラグ変換処理のソースプログラム上で、実際に参照されるサブフラグ変換テーブルの構成の一例を示す図である。It is a figure showing an example of composition of a sub flag conversion table actually referred to on a source program of sub flag conversion processing in one embodiment of the present invention. 本発明の一実施形態におけるナビセット処理の例を示すフローチャートである。It is a flowchart which shows the example of the navigation set processing in one Embodiment of this invention. 本発明の一実施形態におけるナビセット処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure showing an example of a source program for performing various processings in a flow chart of a navigation set processing in one embodiment of the present invention. 本発明の一実施形態におけるナビセット処理のソースプログラム上で、実際に参照されるナビデータテーブルの構成の一例を示す図である。It is a figure showing an example of composition of a navigation data table actually referred to on a source program of navigation set processing in one embodiment of the present invention. 本発明の一実施形態におけるフラグ変換処理の例を示すフローチャートである。9 is a flowchart illustrating an example of a flag conversion process according to an embodiment of the present invention. 本発明の一実施形態における通常中スタート時処理の例を示すフローチャートである。It is a flowchart which shows the example of the process at the time of the normal start in one Embodiment of this invention. 本発明の一実施形態におけるCZ中スタート時処理の例を示すフローチャートである。It is a flowchart which shows the example of the process at the time of the start during CZ in one Embodiment of this invention. 本発明の一実施形態におけるCZ1(CZ2)中処理の例を示すフローチャートである。It is a flow chart which shows an example of processing in CZ1 (CZ2) in one embodiment of the present invention. 本発明の一実施形態におけるCZ1(CZ2)中処理の例を示すフローチャートである。It is a flow chart which shows an example of processing in CZ1 (CZ2) in one embodiment of the present invention. 本発明の一実施形態におけるCZ3中処理の例を示すフローチャートである。It is a flow chart which shows an example of processing in CZ3 in one embodiment of the present invention. 本発明の一実施形態における通常ART中スタート時処理の例を示すフローチャートである。It is a flowchart which shows the example of the process at the time of the start during normal ART in one Embodiment of this invention. 本発明の一実施形態におけるCT中スタート時処理の例を示すフローチャートである。It is a flowchart which shows the example of the process at the time of the start during CT in one Embodiment of this invention. 本発明の一実施形態におけるCT中CT抽籤処理の例を示すフローチャートである。It is a flowchart which shows the example of CT random determination processing during CT in one Embodiment of this invention. 本発明の一実施形態におけるテーブルデータ取得処理の例を示すフローチャートである。9 is a flowchart illustrating an example of a table data acquisition process according to an embodiment of the present invention. 本発明の一実施形態におけるテーブルデータ取得処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。FIG. 7 is a diagram illustrating an example of a source program for executing various processes in a flowchart of a table data acquisition process according to an embodiment of the present invention. 本発明の一実施形態におけるテーブルデータ取得処理のソースプログラム上で、実際に参照されるCT中CT抽籤テーブルの構成の一例を示す図である。It is a figure showing an example of composition of the CT lottery table in CT actually referred on the source program of the table data acquisition processing in one embodiment of the present invention. 本発明の一実施形態における1バイト抽籤処理の例を示すフローチャートである。It is a flow chart which shows an example of 1 byte lottery processing in one embodiment of the present invention. 本発明の一実施形態における1バイト抽籤処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure showing an example of a source program for performing various processings in a flowchart of 1 byte lottery processing in one embodiment of the present invention. 本発明の一実施形態におけるBB中スタート時処理の例を示すフローチャートである。It is a flowchart which shows the example of the process at the time of the start during BB in one Embodiment of this invention. 本発明の一実施形態における引込優先順位格納処理の例を示すフローチャートである。9 is a flowchart illustrating an example of a pull-in priority storing process according to an embodiment of the present invention. 本発明の一実施形態における引込優先順位格納処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure showing an example of a source program for performing various processings in a flow chart of a pull-in priority storage processing in one embodiment of the present invention. 本発明の一実施形態における図柄コード取得処理の例を示すフローチャートである。It is a flowchart which shows the example of the symbol code acquisition processing in one Embodiment of this invention. 本発明の一実施形態における図柄コード取得処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure which shows an example of the source program for performing the various processes in the flowchart of the symbol code acquisition process in one Embodiment of this invention. 本発明の一実施形態における図柄コード取得処理のソースプログラム上で、実際に参照される第1回胴(左リール)図柄配置テーブル、及び、第1回胴図柄配置テーブルセット時に参照される図柄対応入賞作動テーブルの構成の一例を示す図である。A first body (left reel) symbol arrangement table which is actually referred to on a source program of the symbol code acquisition processing according to an embodiment of the present invention, and a symbol correspondence which is referred to when the first body symbol arrangement table is set. It is a figure showing an example of composition of a winning operation table. 本発明の一実施形態における図柄コード取得処理のソースプログラム上で、実際に参照される第2回胴(中リール)図柄配置テーブル、及び、第2回胴図柄配置テーブルセット時に参照される図柄対応入賞作動テーブルの構成の一例を示す図である。In the source code of the symbol code acquisition process according to the embodiment of the present invention, the second body (middle reel) symbol arrangement table which is actually referred to, and the symbol correspondence which is referred to when the second body symbol arrangement table is set It is a figure showing an example of composition of a winning operation table. 本発明の一実施形態における図柄コード取得処理のソースプログラム上で、実際に参照される第3回胴(右リール)図柄配置テーブル、及び、第3回胴図柄配置テーブルセット時に参照される図柄対応入賞作動テーブルの構成の一例を示す図である。A third body (right reel) symbol arrangement table that is actually referred to in the source code of the symbol code acquisition process according to the embodiment of the present invention, and a symbol corresponding to the symbol that is referred to when the third body symbol arrangement table is set It is a figure showing an example of composition of a winning operation table. 本発明の一実施形態における論理積演算処理の例を示すフローチャートである。6 is a flowchart illustrating an example of an AND operation process according to an embodiment of the present invention. 本発明の一実施形態における引込優先順位取得処理の例を示すフローチャートである。It is a flow chart which shows an example of attraction priority acquisition processing in one embodiment of the present invention. 本発明の一実施形態における引込優先順位取得処理の例を示すフローチャートである。It is a flow chart which shows an example of attraction priority acquisition processing in one embodiment of the present invention. 本発明の一実施形態における引込優先順位取得処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure showing an example of a source program for performing various processings in a flow chart of a pull-in priority acquisition processing in one embodiment of the present invention. 本発明の一実施形態における引込優先順位取得処理のソースプログラム上で、実際に参照される引込優先順位テーブルの構成の一例を示す図である。It is a figure showing an example of composition of a pull-in priority table actually referred on a source program of a pull-in priority acquisition processing in one embodiment of the present invention. 本発明の一実施形態におけるリール停止制御処理の例を示すフローチャートである。It is a flow chart which shows an example of reel stop control processing in one embodiment of the present invention. 本発明の一実施形態におけるリール停止制御処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。FIG. 7 is a diagram illustrating an example of a source program for executing various processes in a flowchart of a reel stop control process according to an embodiment of the present invention. 本発明の一実施形態におけるリール停止制御処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。FIG. 7 is a diagram illustrating an example of a source program for executing various processes in a flowchart of a reel stop control process according to an embodiment of the present invention. 本発明の一実施形態におけるリール停止可能信号OFF処理(規定外)の例を示すフローチャートである。6 is a flowchart illustrating an example of a reel stop enable signal OFF process (not specified) according to the embodiment of the present invention. 本発明の一実施形態におけるリール停止可能信号ON処理(規定外)の例を示すフローチャートである。It is a flowchart which shows the example of the reel stop enable signal ON process (out of specification) in one Embodiment of this invention. 本発明の一実施形態における規定外ポート出力処理の例を示すフローチャートである。9 is a flowchart illustrating an example of an undefined port output process according to an embodiment of the present invention. 本発明の一実施形態における規定外ポート出力処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。FIG. 6 is a diagram illustrating an example of a source program for executing various processes in a flowchart of an undefined port output process according to an embodiment of the present invention. 本発明の一実施形態における入賞検索処理の例を示すフローチャートである。It is a flow chart which shows an example of a winning search processing in one embodiment of the present invention. 本発明の一実施形態における入賞検索処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure which shows an example of the source program for performing the various processes in the flowchart of a winning search process in one Embodiment of this invention. 本発明の一実施形態における入賞検索処理のソースプログラム上で、実際に参照される払出枚数データテーブルの構成の一例を示す図である。It is a figure showing an example of composition of a payout number data table actually referred on a source program of a winning search processing in one embodiment of the present invention. 本発明の一実施形態におけるイリーガルヒットチェック処理の例を示すフローチャートである。It is a flow chart which shows an example of illegal hit check processing in one embodiment of the present invention. 本発明の一実施形態におけるイリーガルヒットチェック処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure showing an example of a source program for performing various processings in a flowchart of illegal hit check processing in one embodiment of the present invention. 本発明の一実施形態における入賞チェック・メダル払出処理の例を示すフローチャートである。It is a flow chart which shows an example of winning check and medal payout processing in one embodiment of the present invention. 本発明の一実施形態における入賞チェック・メダル払出処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure which shows an example of the source program for performing various processing in the flowchart of a winning check and medal payout processing in one embodiment of the present invention. 本発明の一実施形態におけるメダル払出枚数チェック処理の例を示すフローチャートである。It is a flow chart which shows an example of medal payout number check processing in one embodiment of the present invention. 本発明の一実施形態におけるメダル払出枚数チェック処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure which shows an example of the source program for performing the various processes in the flowchart of the medal payout number check process in one Embodiment of this invention. 本発明の一実施形態におけるBBチェック処理の例を示すフローチャートである。It is a flow chart which shows an example of BB check processing in one embodiment of the present invention. 本発明の一実施形態におけるRTチェック処理の例を示すフローチャートである。9 is a flowchart illustrating an example of an RT check process according to an embodiment of the present invention. 本発明の一実施形態におけるRTチェック処理の例を示すフローチャートである。9 is a flowchart illustrating an example of an RT check process according to an embodiment of the present invention. 本発明の一実施形態におけるCZ・ART終了時処理の例を示すフローチャートである。It is a flow chart which shows an example of processing at the time of CZ-ART termination in one embodiment of the present invention. 本発明の一実施形態における遊技機の主制御回路により実行される割込処理の例を示すフローチャートである。It is a flow chart which shows an example of an interruption processing performed by a main control circuit of a game machine in one embodiment of the present invention. 本発明の一実施形態における7セグLED駆動処理の例を示すフローチャートである。It is a flow chart which shows an example of 7 segment LED drive processing in one embodiment of the present invention. 本発明の一実施形態における7セグLED駆動処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。It is a figure which shows an example of the source program for performing the various processes in the flowchart of 7 segment LED drive processing in one Embodiment of this invention. 本発明の一実施形態における7セグ表示データ生成処理の例を示すフローチャートである。9 is a flowchart illustrating an example of 7-segment display data generation processing according to an embodiment of the present invention. 本発明の一実施形態における7セグ表示データ生成処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。FIG. 6 is a diagram illustrating an example of a source program for executing various processes in a flowchart of a 7-segment display data generation process according to an embodiment of the present invention. 本発明の一実施形態における7セグ表示データ生成処理のソースプログラム上で、実際に参照される7セグカソードテーブルの構成の一例を示す図である。It is a figure showing an example of composition of a 7 segment cathode table actually referred on a source program of 7 segment display data generation processing in one embodiment of the present invention. 本発明の一実施形態におけるタイマー更新処理の例を示すフローチャートである。9 is a flowchart illustrating an example of a timer update process according to an embodiment of the present invention. 本発明の一実施形態におけるタイマー更新処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。FIG. 7 is a diagram illustrating an example of a source program for executing various processes in a flowchart of a timer update process according to an embodiment of the present invention. 本発明の一実施形態における試射試験信号制御処理(規定外)の例を示すフローチャートである。It is a flowchart which shows the example of the test-fire test signal control processing (out of specification) in one Embodiment of this invention. 本発明の一実施形態における回胴制動信号生成処理の例を示すフローチャートである。It is a flowchart which shows the example of the turning drum braking signal generation processing in one Embodiment of this invention. 本発明の一実施形態における特賞信号制御処理の例を示すフローチャートである。It is a flow chart which shows the example of the special prize signal control processing in one embodiment of the present invention. 本発明の一実施形態における条件装置信号制御処理の例を示すフローチャートである。It is a flow chart which shows an example of condition device signal control processing in one embodiment of the present invention. 本発明の一実施形態における条件装置信号制御処理の例を示すフローチャートである。It is a flow chart which shows an example of condition device signal control processing in one embodiment of the present invention. 本発明の一実施形態における遊技機の副制御回路により実行されるサブ側ナビ制御処理の例を示すフローチャートである。It is a flowchart which shows the example of the sub side navigation control processing performed by the sub control circuit of the gaming machine in one embodiment of the present invention. 本発明の一実施形態における遊技者登録処理の例を示すフローチャートである。It is a flow chart which shows an example of player registration processing in one embodiment of the present invention. 本発明の一実施形態における履歴管理処理の例を示すフローチャートである。9 is a flowchart illustrating an example of a history management process according to an embodiment of the present invention. 本発明の変形例1におけるCT前兆中の遊技の流れを示す図である。It is a figure in the modification 1 of this invention which shows the flow of the game during CT precursor. 本発明の変形例2における内部当籤役と停止図柄組合せとの対応関係を示す図である。It is a figure showing the correspondence of an internal winning combination and a stop symbol combination in the modification 2 of the present invention. 本発明の変形例3におけるメイン側ナビデータとサブ側ナビデータとの対応関係を示す図である。FIG. 13 is a diagram showing a correspondence relationship between main navigation data and sub navigation data in a third modification of the present invention. 本発明の変形例5における押し順とロック状態との対応関係を示す図である。FIG. 14 is a diagram showing a correspondence between a pressing order and a locked state in a fifth modification of the present invention.

以下、本発明の一実施形態に係る遊技機としてパチスロを例に挙げ、図面を参照しながら、その構成及び動作について説明する。なお、本実施形態では、ボーナス作動機能及びART機能を備えたパチスロについて説明する。   Hereinafter, a pachislot machine will be described as an example of a gaming machine according to an embodiment of the present invention, and its configuration and operation will be described with reference to the drawings. In the present embodiment, a pachislot having a bonus operation function and an ART function will be described.

<機能フロー>
まず、図1を参照して、パチスロの機能フローについて説明する。本実施形態のパチスロでは、遊技を行うための遊技媒体としてメダルを用いる。なお、遊技媒体としては、メダル以外にも、例えば、コイン、遊技球、遊技用のポイントデータ又はトークン等を適用することもできる。
<Function flow>
First, a functional flow of the pachislot will be described with reference to FIG. In the pachislo of the present embodiment, medals are used as game media for performing a game. In addition, as a game medium, for example, coins, game balls, point data for games, tokens, and the like can be applied in addition to medals.

遊技者によりパチスロにメダルが投入され、スタートレバーが操作されると、予め定められた数値範囲(例えば、0〜65535)の乱数から1つの値(以下、乱数値という)が抽出される。   When a player inserts a medal into a pachislot and operates the start lever, one value (hereinafter, referred to as a random number value) is extracted from random numbers in a predetermined numerical range (for example, 0 to 65535).

内部抽籤手段は、抽出された乱数値に基づいて抽籤を行い、内部当籤役を決定する。この内部抽籤手段は、後述の主制御回路が備える各種処理手段(処理機能)の一つである。内部当籤役の決定により、後述の有効ライン(入賞判定ライン)に沿って表示を行うことを許可する図柄の組合せが決定される。なお、図柄の組合せの種別としては、メダルの払い出し、再遊技(リプレイ)の作動、ボーナスの作動等といった特典が遊技者に与えられる「入賞」に係るものと、それ以外のいわゆる「はずれ」に係るものとが設けられる。なお、以下では、メダルの払い出しに係る役を「小役」と称し、再遊技(リプレイ)の作動に係る役を「リプレイ役」と称する。また、ボーナスの作動(ボーナスゲーム)に係る役を「ボーナス役」ともいう。   The internal lottery means performs a lottery based on the extracted random number value and determines an internal winning combination. The internal lottery means is one of various processing means (processing functions) provided in a main control circuit described later. By determining the internal winning combination, a combination of symbols permitted to be displayed along an effective line (winning determination line) described later is determined. In addition, the types of symbol combinations include those related to “winning”, in which a bonus such as payout of medals, activation of replays (replay), activation of bonuses, and the like are given to the player, and other so-called “losing”. Such is provided. In the following, the combination relating to the payout of medals is referred to as “small combination”, and the combination relating to the operation of the replay (replay) is referred to as “replay combination”. In addition, a hand related to the operation of the bonus (bonus game) is also referred to as a “bonus hand”.

また、スタートレバーが操作されると、複数のリールの回転が行われる。その後、遊技者により所定のリールに対応するストップボタンが押されると、リール停止制御手段は、内部当籤役とストップボタンが押されたタイミングとに基づいて、該当するリールの回転を停止する制御を行う。このリール停止制御手段は、後述の主制御回路が備える各種処理手段(処理機能)の一つである。   When the start lever is operated, the rotation of the plurality of reels is performed. Thereafter, when the stop button corresponding to the predetermined reel is pressed by the player, the reel stop control means performs control to stop the rotation of the corresponding reel based on the internal winning combination and the timing at which the stop button is pressed. Do. The reel stop control means is one of various processing means (processing functions) provided in a main control circuit described later.

パチスロでは、基本的に、ストップボタンが押されたときから規定時間(190msec)内に、該当するリールの回転を停止する制御が行われる。本実施形態では、この規定時間内にリールの回転に伴って移動する図柄の数を「滑り駒数」という。そして、本実施形態では、規定期間が190msecである場合には、滑り駒数の最大数(最大滑り駒数)を図柄4個分に定める。   In the pachislot, basically, control for stopping the rotation of the relevant reel is performed within a specified time (190 msec) from when the stop button is pressed. In the present embodiment, the number of symbols that move with the rotation of the reel within the specified time is referred to as “the number of sliding pieces”. In the present embodiment, when the prescribed period is 190 msec, the maximum number of sliding pieces (maximum number of sliding pieces) is set to four symbols.

リール停止制御手段は、入賞に係る図柄の組合せ表示を許可する内部当籤役が決定されているときは、通常、190msec(図柄4駒分)の規定時間内に、その図柄の組合せが有効ラインに沿って極力表示されるようにリールの回転を停止させる。また、リール停止制御手段は、規定時間を利用して、内部当籤役によってその表示が許可されていない図柄の組合せが有効ラインに沿って表示されないようにリールの回転を停止させる。   When the internal winning combination that permits the display of the combination of the symbols related to the winning is determined, the reel stop control means normally sets the combination of the symbols to the active line within a specified time of 190 msec (for four symbols of the symbol). The rotation of the reel is stopped so as to be displayed as much as possible. Further, the reel stop control means stops the rotation of the reels using the specified time so that a combination of symbols whose display is not permitted by the internal winning combination is not displayed along the activated line.

このようにして、複数のリールの回転がすべて停止されると、入賞判定手段は、有効ラインに沿って表示された図柄の組合せが、入賞に係るものであるか否かの判定を行う。この入賞判定手段もまた、後述の主制御回路が備える各種処理手段(処理機能)の一つである。そして、表示された図柄の組合せが、入賞判定手段により入賞に係るものであると判定されると、メダルの払い出し等の特典が遊技者に与えられる。パチスロでは、以上のような一連の流れが1回の遊技(単位遊技)として行われる。   When the rotations of the plurality of reels are all stopped in this way, the winning determination means determines whether or not the combination of the symbols displayed along the activated line is a winning combination. This winning determination means is also one of various processing means (processing functions) provided in a main control circuit described later. When the displayed combination of symbols is determined to be a winning combination by the winning determination unit, a bonus such as a medal payout is given to the player. In the pachislot, the above-described series of flows is performed as one game (unit game).

また、パチスロでは、前述した一連の遊技動作の流れの中で、表示装置などによる映像の表示、各種ランプによる光の出力、スピーカによる音の出力、或いは、これらの組合せを利用して様々な演出が行われる。   Also, in the pachislot, in the flow of the above-described game operation, various effects are displayed by using a display device or the like to display an image, output light from various lamps, output sound from a speaker, or a combination thereof. Is performed.

具体的には、スタートレバーが操作されると、上述した内部当籤役の決定に用いられた乱数値とは別に、演出用の乱数値が抽出される。演出用の乱数値が抽出されると、演出内容決定手段は、内部当籤役に対応づけられた複数種類の演出内容の中から今回実行する演出を抽籤により決定する。この演出内容決定手段は、後述の副制御回路が備える各種処理手段(処理機能)の一つである。   Specifically, when the start lever is operated, a random number value for effect is extracted separately from the random number value used for determining the internal winning combination described above. When the random number value for the effect is extracted, the effect content determination means determines the effect to be executed this time by lottery from among a plurality of types of effect contents associated with the internal winning combination. The effect content determining means is one of various processing means (processing functions) provided in a sub-control circuit described later.

次いで、演出内容決定手段により演出内容が決定されると、演出実行手段は、リールの回転開始時、各リールの回転停止時、入賞の有無の判定時等の各契機に連動させて対応する演出を実行する。このように、パチスロでは、例えば、内部当籤役に対応づけられた演出内容を実行することによって、決定された内部当籤役(言い換えると、狙うべき図柄の組合せ)を知る機会又は予想する機会が遊技者に提供され、遊技者の興味の向上を図ることができる。   Next, when the effect content is determined by the effect content determining means, the effect executing means interlocks with the respective effects such as when the rotation of the reels is started, when the rotation of each reel is stopped, and when a win is determined. Execute As described above, in the pachislot, for example, by executing the effect contents associated with the internal winning combination, an opportunity to know or predict the determined internal winning combination (in other words, a combination of symbols to be aimed at) is provided. Is provided to the player, and the interest of the player can be improved.

<パチスロの構造>
次に、図2〜図4を参照して、本発明の一実施形態に係るパチスロの構造について説明する。
<Pachislot structure>
Next, the structure of a pachislot according to an embodiment of the present invention will be described with reference to FIGS.

[外観構造]
図2は、パチスロ1の外部構造を示す斜視図である。
[Appearance structure]
FIG. 2 is a perspective view showing an external structure of the pachislot 1.

パチスロ1は、図2に示すように、外装体(遊技機本体)2を備える。外装体2は、リールや回路基板等を収容するキャビネット2aと、キャビネット2aの開口を開閉可能に取り付けられるフロントドア2bとを有する。   As shown in FIG. 2, the pachislot 1 includes an exterior body (game machine main body) 2. The exterior body 2 includes a cabinet 2a that accommodates reels, circuit boards, and the like, and a front door 2b that is attached to the cabinet 2a so that the opening of the cabinet 2a can be opened and closed.

キャビネット2aの内部には、3つのリール3L,3C,3R(変動表示手段、表示列)が横一列に並べて設けられている。以下、各リール3L,3C,3R(メインリール)を、それぞれ左リール3L、中リール3C、右リール3Rともいう。各リール3L,3C,3Rは、円筒状に形成されたリール本体と、リール本体の周面に装着された透光性のシート材を有する。そして、シート材の表面には、複数(例えば20個)の図柄が周方向(リールの回転方向)に沿って所定の間隔をあけて描かれている。   Inside the cabinet 2a, three reels 3L, 3C, 3R (variable display means, display columns) are provided side by side in a row. Hereinafter, each of the reels 3L, 3C, 3R (main reel) is also referred to as a left reel 3L, a middle reel 3C, and a right reel 3R, respectively. Each of the reels 3L, 3C, 3R includes a reel body formed in a cylindrical shape, and a translucent sheet material mounted on a peripheral surface of the reel body. On the surface of the sheet material, a plurality (for example, 20) of symbols are drawn at predetermined intervals along the circumferential direction (the rotation direction of the reel).

フロントドア2bは、ドア本体9と、フロントパネル10と、腰部パネル12と、台座部13とを備える。ドア本体9は、ヒンジ(不図示)を用いてキャビネット2aに開閉可能に取り付けられる。ヒンジは、パチスロ1の前方側(遊技者側)から見て、ドア本体9の左側の側端部に設けられる。   The front door 2b includes a door body 9, a front panel 10, a waist panel 12, and a pedestal 13. The door body 9 is attached to the cabinet 2a using a hinge (not shown) so as to be openable and closable. The hinge is provided at the left side end of the door body 9 when viewed from the front side (player side) of the pachislot 1.

フロントパネル10は、ドア本体9の上部に設けられている。このフロントパネル10は、開口10aを有する枠状部材で構成される。フロントパネル10の開口10aは、表示装置カバー30によって塞がれ、表示装置カバー30は、キャビネット2aの内部に配置された後述の表示装置11と対向して配置される。   The front panel 10 is provided on the upper part of the door body 9. The front panel 10 is formed of a frame-shaped member having an opening 10a. The opening 10a of the front panel 10 is closed by a display device cover 30, and the display device cover 30 is disposed so as to face a display device 11 described later disposed inside the cabinet 2a.

表示装置カバー30は、黒色の半透明な合成樹脂により形成される。それゆえ、遊技者は、後述の表示装置11により表示された映像(画像)を、表示装置カバー30を介して視認することができる。 また、本実施形態では、表示装置カバー30を黒色の半透明な合成樹脂で形成することにより、キャビネット2a内への外光の入り込みを抑制して、表示装置11により表示された映像(画像)を鮮明に視認できるようにしている。   The display device cover 30 is formed of a black translucent synthetic resin. Therefore, the player can visually recognize the video (image) displayed by the display device 11 described later via the display device cover 30. Further, in the present embodiment, the display device cover 30 is formed of a translucent black synthetic resin, thereby suppressing the entrance of external light into the cabinet 2a, and displaying the image (image) displayed by the display device 11. Is clearly visible.

フロントパネル10には、ランプ群21が設けられている。ランプ群21は、例えば、遊技者側から見て、フロントパネル10の上部に設けられたランプ21a、21bを含む。ランプ群21を構成する各ランプは、LED(Light Emitting Diode)等で構成され(後述の図7中のLED群85参照)、演出内容に対応するパターンで、光を点灯及び消灯する。   A lamp group 21 is provided on the front panel 10. The lamp group 21 includes, for example, lamps 21a and 21b provided above the front panel 10 when viewed from the player side. Each lamp constituting the lamp group 21 is configured by an LED (Light Emitting Diode) or the like (refer to an LED group 85 in FIG. 7 described later), and turns on and off the light in a pattern corresponding to the effect contents.

腰部パネル12は、ドア本体9の略中央部に設けられる。腰部パネル12は、任意の画像が描かれた装飾パネルと、この装飾パネルを背面側から照明するための光を出射する光源(後述のLED群85に含まれるLED)とを有する。   The waist panel 12 is provided substantially at the center of the door body 9. The waist panel 12 includes a decorative panel on which an arbitrary image is drawn, and a light source (an LED included in an LED group 85 described later) that emits light for illuminating the decorative panel from the back side.

台座部13は、フロントパネル10と腰部パネル12との間に設けられる。台座部13には、図柄表示領域4と、遊技者による操作の対象となる各種装置(メダル投入口14、MAXベットボタン15a、1ベットボタン15b、スタートレバー16、3つのストップボタン17L,17C,17R、精算ボタン(不図示)等)とが設けられる。   The pedestal 13 is provided between the front panel 10 and the waist panel 12. The pedestal section 13 includes a symbol display area 4 and various devices to be operated by the player (medal slot 14, MAX bet button 15a, 1 bet button 15b, start lever 16, three stop buttons 17L, 17C, 17R, a settlement button (not shown), and the like.

図柄表示領域4は、正面から見て、3つのリール3L,3C,3Rに重畳する領域で、かつ、3つのリール3L,3C,3Rより遊技者側の位置に配置されており、3つのリール3L,3C,3Rを視認可能にするサイズを有する。この図柄表示領域4は、表示窓としての機能を果たすものであり、その背後に設けられた各リール3L,3C,3Rを視認することが可能な構成になっている。以下、図柄表示領域4を、リール表示窓4という。   The symbol display area 4 is an area that overlaps with the three reels 3L, 3C, and 3R when viewed from the front, and is arranged at a position closer to the player than the three reels 3L, 3C, and 3R. It has a size that allows 3L, 3C, and 3R to be viewed. The symbol display area 4 functions as a display window, and has a configuration in which the reels 3L, 3C, and 3R provided behind the symbol display area 4 can be visually recognized. Hereinafter, the symbol display area 4 is referred to as a reel display window 4.

リール表示窓4は、その背後に設けられた3つのリール3L,3C,3Rの回転が停止されたとき、各リールの周面に設けられた複数の図柄のうち、連続して配置された3つの図柄がその枠内に表示されるように構成されている。すなわち、3つのリール3L,3C,3Rの回転が停止されたとき、リール表示窓4の枠内には、リール毎に上段、中段及び下段の各領域にそれぞれ1個の図柄(合計で3個)が表示される(リール表示窓4の枠内には、3行×3列の態様で図柄が表示される)。そして、本実施形態では、リール表示窓4の枠内において、左リール3Lの中段領域、中リール3Cの中段領域、及び、右リール3Rの中段領域を結ぶ擬似的なライン(センターライン)を、入賞か否かの判定を行う有効ラインとして定義する。   When the rotation of the three reels 3L, 3C, 3R provided behind the reel display window 4 is stopped, the reel display window 4 is provided with three consecutively arranged symbols among a plurality of symbols provided on the peripheral surface of each reel. Two symbols are displayed in the frame. That is, when the rotation of the three reels 3L, 3C, and 3R is stopped, one symbol is provided in each of the upper, middle, and lower regions for each reel in the frame of the reel display window 4 (three symbols in total). ) Is displayed (in the frame of the reel display window 4, symbols are displayed in a form of 3 rows × 3 columns). In the present embodiment, a pseudo line (center line) connecting the middle region of the left reel 3L, the middle region of the middle reel 3C, and the middle region of the right reel 3R within the frame of the reel display window 4, It is defined as an active line for determining whether or not a winning has been achieved.

リール表示窓4は、台座部13に設けられた枠部材31の開口により形成される。また、リール表示窓4を画成する枠部材31の下方には、略水平面の台座領域が設けられる。そして、遊技者側から見て、台座領域の右側にはメダル投入口14が設けられ、左側にはMAXベットボタン15a及び1ベットボタン15bが設けられる。   The reel display window 4 is formed by an opening of a frame member 31 provided on the base 13. A substantially horizontal pedestal region is provided below the frame member 31 defining the reel display window 4. When viewed from the player's side, a medal slot 14 is provided on the right side of the pedestal area, and a MAX bet button 15a and a 1-bet button 15b are provided on the left side.

メダル投入口14は、遊技者によって外部からパチスロ1に投下されるメダルを受け入れるために設けられる。メダル投入口14から受け入れられたメダルは、予め設定された所定枚数(例えば3枚)を上限として1回の遊技に使用され、所定枚数を超えたメダルの枚数分は、パチスロ1の内部に預けることができる(いわゆるクレジット機能(遊技媒体貯留手段))。   The medal insertion slot 14 is provided for receiving a medal dropped by the player into the pachislot 1 from outside. The medals received from the medal slot 14 are used for one game with a predetermined number (for example, three) set as an upper limit, and the medals exceeding the predetermined number are deposited in the pachislot 1. (So-called credit function (game medium storage means)).

MAXベットボタン15a及び1ベットボタン15bは、キャビネット2aの内部に預けられているメダルから1回の遊技に使用する枚数を決定するために設けられる。なお、MAXベットボタン15aの内部には、メダル投入が可能な時に点灯するベットボタンLED(不図示)が設けられている。また、精算ボタンは、パチスロ1の内部に預けられているメダルを外部に引き出す(排出する)ために設けられる。   The MAX bet button 15a and the 1-bet button 15b are provided for determining the number of medals stored in the cabinet 2a to be used in one game. Note that a bet button LED (not shown) that lights when a medal can be inserted is provided inside the MAX bet button 15a. The settlement button is provided for pulling out (discharging) medals stored in the pachislot 1 to the outside.

なお、遊技者がMAXベットボタン15aを押下操作すると、単位遊技のベット枚数(3枚)のメダルが投入され、有効ラインが有効化される。一方、1ベットボタン15bが1回、押下操作される度に1枚のメダルが投入される。1ベットボタン15bが3回操作されると、単位遊技のベット枚数(3枚)のメダルが投入され、有効ラインが有効化される。   When the player presses the MAX bet button 15a, medals corresponding to the number of bets (3) per unit game are inserted, and the activated line is activated. On the other hand, one medal is inserted each time the 1-bet button 15b is pressed once. When the one bet button 15b is operated three times, medals corresponding to the number of bets (three) per unit game are inserted, and the activated line is activated.

なお、以下では、MAXベットボタン15aの操作、1ベットボタン15bの操作及びメダル投入口14にメダルを投入する操作(遊技を行うためにメダルを投入する操作)をいずれも「投入操作」という。   Hereinafter, the operation of the MAX bet button 15a, the operation of the 1-bet button 15b, and the operation of inserting medals into the medal insertion slot 14 (the operation of inserting medals for performing a game) are all referred to as “insertion operations”.

スタートレバー16は、全てのリール(3L,3C,3R)の回転を開始するために設けられる。ストップボタン17L,17C,17Rは、それぞれ、左リール3L、中リール3C、右リール3Rに対応づけて設けられ、各ストップボタンは対応するリールの回転を停止するために設けられる。以下、ストップボタン17L,17C,17Rを、それぞれ左ストップボタン17L、中ストップボタン17C、右ストップボタン17Rともいう。   The start lever 16 is provided for starting rotation of all reels (3L, 3C, 3R). The stop buttons 17L, 17C, 17R are provided in association with the left reel 3L, the middle reel 3C, and the right reel 3R, respectively, and each stop button is provided to stop the rotation of the corresponding reel. Hereinafter, the stop buttons 17L, 17C, and 17R are also referred to as a left stop button 17L, a middle stop button 17C, and a right stop button 17R, respectively.

また、リール表示窓4の下方の略水平面の台座領域の略中央には、情報表示器6が設けられる。なお、情報表示器6は、透明の窓カバー(不図示)によって覆われている。   An information display 6 is provided substantially at the center of the pedestal area in a substantially horizontal plane below the reel display window 4. The information display 6 is covered with a transparent window cover (not shown).

情報表示器6には、特典として遊技者に対して払い出されるメダルの枚数(以下、「払出枚数」という)の情報を遊技者に対してデジタル表示(報知)するための2桁の7セグメントLED(以下、「7セグLED」という)や、パチスロ1の内部に預けられているメダルの枚数(以下、「クレジット枚数」という)などの情報を遊技者に対してデジタル表示(報知)するための2桁の7セグLEDが設けられる。なお、本実施形態では、メダルの払出枚数表示用の2桁の7セグLEDは、エラー発生及びエラー種別の情報を遊技者に対してデジタル表示(報知)するための2桁の7セグLEDとしても用いられる。それゆえ、エラー発生時には、メダルの払出枚数表示用の2桁の7セグLEDの表示態様は、払出枚数の表示態様からエラー種別の情報の表示態様に切り替わる。   The information display 6 has a two-digit 7-segment LED for digitally displaying (notifying) information of the number of medals to be paid out to the player as a privilege (hereinafter referred to as “payout number”) to the player. (Hereinafter referred to as "7-segment LED") and information such as the number of medals deposited in the pachislot 1 (hereinafter referred to as "credit number") for digitally displaying (notifying) to the player. A 2-digit 7-segment LED is provided. In the present embodiment, the two-digit seven-segment LED for displaying the number of payout medals is a two-digit seven-segment LED for digitally displaying (notifying) information of error occurrence and error type to the player. Is also used. Therefore, when an error occurs, the display mode of the 2-digit 7-segment LED for displaying the number of medals to be paid is switched from the display mode of the number of medals to the display mode of the information of the error type.

さらに、情報表示器6には、内部当籤役として決定された役に応じた図柄組合せを有効ラインに沿って表示するために必要な停止操作の情報を報知する指示モニタ(不図示)が設けられている。指示モニタ(指示表示器)は、例えば、2桁の7セグメントLEDにより構成される。そして、指示モニタでは、報知する停止操作の情報と一義的に対応する態様で、2桁の7セグLEDが点灯、点滅又は消灯することにより、遊技者に対して必要な停止操作の情報を報知する。   Further, the information display 6 is provided with an instruction monitor (not shown) for notifying information of a stop operation necessary for displaying a symbol combination corresponding to a combination determined as an internal winning combination along the activated line. ing. The instruction monitor (instruction display) is composed of, for example, a 2-digit 7-segment LED. Then, the instruction monitor informs the player of necessary stop operation information by turning on, blinking or extinguishing the two-digit seven-segment LED in a manner that uniquely corresponds to the information of the stop operation to be notified. I do.

なお、ここでいう、報知する停止操作の情報と一義的に対応する態様とは、例えば、押し順「1st(第1停止操作を左リール3Lに対して行うこと)」を報知する場合には指示モニタに数値「1」を表示し、押し順「2nd(第1停止操作を中リール3Cに対して行うこと)」を報知する場合には指示モニタに数値「2」を表示し、押し順「3rd(第1停止操作を右リール3Rに対して行うこと)」を報知する場合には指示モニタに数値「3」を表示するなどの態様のことである。なお、指示モニタにおける停止操作の情報の報知態様(後述のメイン側で決定されるナビデータ)については、後述の図63を参照しながら後で詳述する。   Here, the mode that uniquely corresponds to the information of the stop operation to be notified is, for example, a case where the push order “1st (the first stop operation is performed on the left reel 3L)” is notified. When the numerical value "1" is displayed on the instruction monitor and the pressing order "2nd (the first stop operation is performed on the middle reel 3C)" is notified, the numerical value "2" is displayed on the instruction monitor and the pressing order is displayed. In the case of notifying "3rd (performing the first stop operation to the right reel 3R)", this means a mode such as displaying a numerical value "3" on the instruction monitor. The notification mode of the stop operation information on the instruction monitor (navigation data determined on the main side described later) will be described later in detail with reference to FIG. 63 described later.

情報表示器6は、後述の図7に示すように、ドア中継基板68及び遊技作動表示基板81を介して主制御基板71に電気的に接続され、情報表示器6の表示動作は、主制御基板71内の後述の主制御回路90により制御される。また、上述した各種7セグLEDの制御方式は、ダイナミック点灯制御である。   The information display 6 is electrically connected to a main control board 71 via a door relay board 68 and a game operation display board 81 as shown in FIG. It is controlled by a main control circuit 90 described later in the substrate 71. The above-described control method for the various 7-segment LEDs is dynamic lighting control.

なお、本実施形態のパチスロ1では、主制御基板71により制御される指示モニタに加えて、副制御基板72により制御される他の手段を用いて停止操作の情報を報知する構成を設ける。具体的には、後述のプロジェクタ機構211及び表示ユニット212(図3及び後述の図7参照)により構成される後述の表示装置11により停止操作の情報を報知する。   In the pachislo 1 of the present embodiment, in addition to the instruction monitor controlled by the main control board 71, a configuration for notifying the information of the stop operation using other means controlled by the sub control board 72 is provided. Specifically, the information of the stop operation is notified by a display device 11 described later configured by a projector mechanism 211 and a display unit 212 (see FIG. 3 and FIG. 7 described below).

このような構成を適用した場合、指示モニタにおける報知の態様と、副制御基板72により制御されるその他の手段における報知の態様とは、互いに異なる態様であってもよい。すなわち、指示モニタでは、報知する停止操作の情報と一義的に対応する態様で報知すればよく、必ずしも、停止操作の情報を直接的に報知する必要はない(例えば、指示モニタにおいて数値「1」が表示されたとしても、遊技者によっては報知内容を特定できない可能性もあり、直接的な報知とは言えない)。一方、後述の表示装置11等のその他の手段によるサブ側(副制御基板側)での報知では、停止操作の情報を直接的に報知してもよい。例えば、押し順「1st」を報知する場合、指示モニタでは報知する押し順と一義的に対応する数値「1」を表示するが、その他の手段(例えば、表示装置11等)では、左リール3Lに対して第1停止操作を行わせるための指示情報を直接的に報知してもよい。   When such a configuration is applied, the mode of notification on the instruction monitor and the mode of notification on other units controlled by the sub-control board 72 may be different from each other. In other words, the instruction monitor only needs to notify in a form that uniquely corresponds to the information of the stop operation to be notified, and it is not always necessary to directly notify the information of the stop operation (for example, the numerical value “1” in the instruction monitor). Is displayed, there is a possibility that the content of the notification may not be specified depending on the player, and it cannot be said that the notification is direct.) On the other hand, in the notification on the sub side (sub control board side) by other means such as the display device 11 described later, the information of the stop operation may be directly notified. For example, when the push order “1st” is notified, the instruction monitor displays a numerical value “1” that uniquely corresponds to the notified push order, but other means (for example, the display device 11 and the like) use the left reel 3L. May be directly notified of instruction information for causing the first stop operation to be performed.

このような構成のパチスロ1では、副制御基板72の制御だけでなく、主制御基板71の制御によっても、内部当籤役に応じた必要な停止操作の情報を報知することができる。また、このような停止操作の情報の報知の有無は、遊技状態に応じて制御されるようにしてもよい。例えば、後述の一般遊技状態(非ART遊技状態)では停止操作の情報を報知せずに、後述のART遊技状態(後述の図14参照)において停止操作の情報を報知するようにしてもよい。   In the pachislot 1 having such a configuration, not only the control of the sub-control board 72 but also the control of the main control board 71 can notify the information of the necessary stop operation according to the internal winning combination. The presence or absence of the notification of the information of such a stop operation may be controlled according to the game state. For example, the information of the stop operation may be reported in the later-described ART game state (see FIG. 14 described later) without reporting the information of the stop operation in the later-described general game state (non-ART game state).

また、遊技者側から見て、リール表示窓4の左方には、サブ表示装置18が設けられる。サブ表示装置18は、図2に示すように、ドア本体9の前面部のうち、台座部13の略水平面の台座領域から略垂直に立設するように設けられる。サブ表示装置18は、液晶ディスプレイや有機EL(Electro-Luminescence)ディスプレイで構成され、各種情報を表示する。   Further, a sub display device 18 is provided on the left side of the reel display window 4 when viewed from the player side. As shown in FIG. 2, the sub-display device 18 is provided so as to stand substantially vertically from a pedestal region of a substantially horizontal plane of the pedestal portion 13 on the front surface of the door body 9. The sub-display device 18 includes a liquid crystal display and an organic EL (Electro-Luminescence) display, and displays various information.

また、サブ表示装置18の表示面上には、タッチセンサ19が設けられている(後述の図7参照)。タッチセンサ19は、静電容量方式などの所定の動作原理に従い動作し、遊技者の操作を受け付けると、タッチ入力情報として当該操作に応じた信号を出力する。そして、本実施形態のパチスロ1は、タッチセンサ19を介して受け付けた遊技者の操作(タッチセンサ19から出力されるタッチ入力情報)に応じて、サブ表示装置18の表示を切り替え可能にする機能を有する。なお、サブ表示装置18は、タッチセンサ19から出力されるタッチ入力情報に基づいて後述の副制御基板72(後述の図7参照)により制御される。   A touch sensor 19 is provided on the display surface of the sub display device 18 (see FIG. 7 described later). The touch sensor 19 operates according to a predetermined operation principle such as a capacitance method, and when receiving an operation of a player, outputs a signal corresponding to the operation as touch input information. The pachislo 1 of the present embodiment has a function of enabling the display of the sub-display device 18 to be switched according to a player operation (touch input information output from the touch sensor 19) received via the touch sensor 19. Having. The sub display device 18 is controlled by a later-described sub control board 72 (see FIG. 7 described later) based on touch input information output from the touch sensor 19.

ドア本体9の下部には、メダル払出口24、メダル受皿25、2つのスピーカ用孔20L,20R等が設けられる。メダル払出口24は、後述のメダル払出装置51の駆動により排出されるメダルを外部に導く。メダル受皿25は、メダル払出口24から排出されたメダルを貯める。また、2つのスピーカ用孔20L,20Rからは、演出内容に対応する効果音や楽曲等の音声が出力される。   In the lower part of the door body 9, a medal payout port 24, a medal tray 25, two speaker holes 20L, 20R and the like are provided. The medal payout exit 24 guides medals discharged by driving a medal payout device 51 described below to the outside. The medal tray 25 stores medals discharged from the medal payout exit 24. From the two speaker holes 20L and 20R, sound such as sound effects or music corresponding to the effect contents is output.

[内部構造]
次に、パチスロ1の内部構造を、図3及び図4を参照しながら説明する。図3は、キャビネット2aの内部構造を示す図であり、図4は、フロントドア2bの裏面側の内部構造を示す図である。
[Internal structure]
Next, the internal structure of the pachislot 1 will be described with reference to FIGS. FIG. 3 is a diagram showing the internal structure of the cabinet 2a, and FIG. 4 is a diagram showing the internal structure of the back side of the front door 2b.

キャビネット2aは、図3に示すように、上面板27aと、底面板27bと、左右の側面板27c,27dと、背面板27eとを有する。そして、キャビネット2a内の上部には、表示装置11が配設される。   As shown in FIG. 3, the cabinet 2a has a top plate 27a, a bottom plate 27b, left and right side plates 27c and 27d, and a back plate 27e. Then, the display device 11 is disposed in an upper part in the cabinet 2a.

表示装置11は、プロジェクタ機構211と、プロジェクタ機構211から投射された映像光が投影される箱状の被投影部材212aとを有し、プロジェクションマッピングによる映像表示を行う。具体的には、表示装置11では、立体物となる被投影部材212aの位置(投影距離や角度など)や形状に基づいて映像光を生成し、その映像光が、プロジェクタ機構211により被投影部材212aの表面に投影される。このような演出機能を設けることにより、高度で且つ迫力のある演出を行うことができる。また、図3には示さないが、箱状の被投影部材212aの裏側には、表示面が湾曲した別の被投影部材が設けられ、遊技状態に応じて、どちらか一方の被投影部材が、映像光が投影されるスクリーンとして使用される。それゆえ、キャビネット2a内は、遊技状態に応じて、被投影部材を切り換える機能(不図示)も設けられる。   The display device 11 includes a projector mechanism 211 and a box-shaped projection member 212a onto which the image light projected from the projector mechanism 211 is projected, and performs image display by projection mapping. Specifically, the display device 11 generates image light based on the position (projection distance, angle, and the like) and shape of the projection target member 212a that is a three-dimensional object, and the video light is generated by the projector mechanism 211 by the projector mechanism 211. It is projected on the surface of 212a. By providing such an effect function, an advanced and powerful effect can be performed. Although not shown in FIG. 3, another projected member having a curved display surface is provided on the back side of the box-shaped projected member 212a, and one of the projected members is provided depending on a game state. Is used as a screen on which image light is projected. Therefore, a function (not shown) for switching the projection target member according to the game state is provided in the cabinet 2a.

キャビネット2a内の下部には、メダル払出装置(以下、ホッパー装置という)51と、メダル補助収納庫52と、電源装置53とが配設される。   A medal payout device (hereinafter, referred to as a hopper device) 51, a medal auxiliary storage 52, and a power supply device 53 are provided in a lower portion of the cabinet 2a.

ホッパー装置51は、キャビネット2aにおける底面板27bの中央部に取り付けられる。このホッパー装置51は、多量のメダルを収容可能で、それらを1枚ずつ排出可能な構造を有する。ホッパー装置51は、貯留されたメダルが例えば50枚を超えたとき、又は、精算ボタンが押下されてメダルの精算が実行されるときに、メダルを払い出す。そして、ホッパー装置51によって払い出されたメダルは、メダル払出口24(図2参照)から排出される。   The hopper device 51 is attached to the center of the bottom plate 27b in the cabinet 2a. The hopper device 51 has a structure capable of storing a large amount of medals and discharging them one by one. The hopper device 51 pays out medals when the number of stored medals exceeds, for example, 50, or when the settlement button is pressed to execute the settlement of medals. Then, the medals paid out by the hopper device 51 are discharged from the medal payout exit 24 (see FIG. 2).

メダル補助収納庫52は、ホッパー装置51から溢れ出たメダルを収納する。このメダル補助収納庫52は、キャビネット2a内部を正面から見て、ホッパー装置51の右側に配置される。また、メダル補助収納庫52は、キャビネット2aの底面板27bに対して着脱可能に取り付けられている。   The medal auxiliary storage 52 stores medals overflowing from the hopper device 51. The medal auxiliary storage 52 is disposed on the right side of the hopper device 51 when the inside of the cabinet 2a is viewed from the front. The medal auxiliary storage 52 is detachably attached to the bottom plate 27b of the cabinet 2a.

電源装置53は、電源スイッチ53aと、電源基板53b(電源供給手段)とを有している(後述の図7参照)。この電源装置53は、キャビネット2a内部を正面から見て、ホッパー装置51の左側に配置されており、左側面板27cに取り付けられている。電源装置53は、サブ電源装置(不図示)から供給された交流電圧100Vの電力を各部で必要な直流電圧の電力に変換して、変換した電力を各部へ供給する。   The power supply device 53 has a power switch 53a and a power supply board 53b (power supply means) (see FIG. 7 described later). The power supply device 53 is disposed on the left side of the hopper device 51 when the inside of the cabinet 2a is viewed from the front, and is attached to the left side plate 27c. The power supply device 53 converts power of an AC voltage of 100 V supplied from a sub power supply device (not shown) into power of a DC voltage required in each unit, and supplies the converted power to each unit.

また、キャビネット2a内の電源装置53の上方には、副制御基板72(後述の図7参照)を収容する副制御基板ケース57が配設される。副制御基板ケース57に収納された副制御基板72には、後述の副制御回路200(後述の図10参照)が搭載されている。この副制御回路200は、映像の表示等による演出の実行を制御する回路である。副制御回路200の具体的な構成については後述する。   A sub-control board case 57 that accommodates a sub-control board 72 (see FIG. 7 described later) is provided above the power supply device 53 in the cabinet 2a. The sub-control board 72 housed in the sub-control board case 57 is mounted with a sub-control circuit 200 (to be described later, see FIG. 10). The sub-control circuit 200 is a circuit that controls execution of an effect by displaying an image or the like. The specific configuration of the sub-control circuit 200 will be described later.

キャビネット2a内の副制御基板ケース57の上方には、副中継基板61が配設される。この副中継基板61は、副制御基板72と後述の主制御基板71とを接続する配線が実装された中継基板である。また、副中継基板61は、副制御基板72と副制御基板72の周辺に配設された基板や各種装置部(ユニット)などとを接続する配線が実装された中継基板である。   A sub relay board 61 is provided above the sub control board case 57 in the cabinet 2a. The sub relay board 61 is a relay board on which wiring for connecting a sub control board 72 and a main control board 71 described later is mounted. The sub-relay board 61 is a relay board on which wiring for connecting the sub-control board 72 to a board disposed around the sub-control board 72 and various devices (units) is mounted.

また、図3には示さないが、キャビネット2a内には、キャビネット側中継基板44(後述の図7参照)が配設される。このキャビネット側中継基板44は、主制御基板71(後述の図7参照)と、ホッパー装置51、遊技メダル補助収納庫スイッチ77(後述の図7参照)及びメダル払出カウントスイッチ(不図示)のそれぞれとを接続する配線が実装された中継基板である。   Although not shown in FIG. 3, a cabinet-side relay board 44 (see FIG. 7 described later) is provided in the cabinet 2a. The cabinet-side relay board 44 includes a main control board 71 (see FIG. 7 described later), a hopper device 51, a game medal auxiliary storage switch 77 (see FIG. 7 described later), and a medal payout count switch (not shown). This is a relay board on which wiring for connecting to is mounted.

フロントドア2bの裏面側の中央部には、図4に示すように、ミドルドア41が、配設され、リール表示窓4(図2参照)を裏側から開閉可能に取り付けられている。また、図4には示さないが、ミドルドア41のリール表示窓4側には、3つのリール3L,3C,3Rが取り付けられ、ミドルドア41のリール表示窓4側とは反対側には、主制御基板71(後述の図7参照)が収納された主制御基板ケース55が取り付けられている。なお、3つのリール3L,3C,3Rには、所定の減速比をもったギアを介してステッピングモータ(不図示)が接続されている。   As shown in FIG. 4, a middle door 41 is provided at a central portion on the back side of the front door 2b, and the reel display window 4 (see FIG. 2) is attached to be openable and closable from the back side. Although not shown in FIG. 4, three reels 3L, 3C and 3R are attached to the reel display window 4 side of the middle door 41, and main control is provided on the opposite side of the middle door 41 to the reel display window 4 side. A main control board case 55 accommodating a board 71 (see FIG. 7 described later) is attached. A stepping motor (not shown) is connected to the three reels 3L, 3C, 3R via gears having a predetermined reduction ratio.

主制御基板ケース55に収納された主制御基板71は、後述する主制御回路90(後述の図9参照)を有する。主制御回路90(主制御手段)は、内部当籤役の決定、各リール3L,3C,3Rの回転及び停止、入賞の有無の判定といった、パチスロ1における遊技の主な流れを制御する回路である。また、本実施形態では、例えば、ARTの決定の有無の抽籤処理、ナビ情報の指示モニタへの表示処理、各種試験信号の送信処理などの制御も主制御回路90により行われる。なお、主制御回路90の具体的な構成は後述する。   The main control board 71 housed in the main control board case 55 has a main control circuit 90 described later (see FIG. 9 described later). The main control circuit 90 (main control means) is a circuit for controlling a main flow of the game in the pachislo 1 such as determination of an internal winning combination, rotation and stop of each of the reels 3L, 3C, 3R, and determination of presence or absence of a prize. . In the present embodiment, the main control circuit 90 also controls, for example, a lottery process for determining whether or not the ART has been determined, a process for displaying navigation information on an instruction monitor, and a process for transmitting various test signals. The specific configuration of the main control circuit 90 will be described later.

フロントドア2bの裏面側において、ミドルドア41の下方には、スピーカ65L,65Rが配設される。スピーカ65L,65Rは、それぞれスピーカ用孔20L,20R(図2参照)と対向する位置に配置されている。   Speakers 65L and 65R are provided below the middle door 41 on the back side of the front door 2b. The speakers 65L, 65R are arranged at positions facing the speaker holes 20L, 20R (see FIG. 2), respectively.

また、スピーカ65Lの上方には、セレクタ66と、ドア開閉監視スイッチ67とが配設される。セレクタ66は、メダルの材質や形状等が適正であるか否かを選別する装置であり、メダル投入口14に投入された適正なメダルをホッパー装置51へ案内する。セレクタ66内においてメダルが通過する経路上には、適正なメダルが通過したことを検出するメダルセンサ(遊技媒体検出手段:不図示)が設けられている。   A selector 66 and a door open / close monitoring switch 67 are provided above the speaker 65L. The selector 66 is a device for selecting whether or not the material and the shape of the medal are appropriate, and guides the proper medal inserted into the medal insertion slot 14 to the hopper device 51. A medal sensor (game medium detecting means: not shown) for detecting that a proper medal has passed is provided on a path through which the medal passes in the selector 66.

ドア開閉監視スイッチ67は、フロントドア2bを裏面側から見て、セレクタ66の左斜め下に配置される。このドア開閉監視スイッチ67は、フロントドア2bの開閉を報知するためのセキュリティ信号をパチスロ1の外部に出力する。   The door opening / closing monitoring switch 67 is disposed diagonally below and to the left of the selector 66 when the front door 2b is viewed from the back side. The door opening / closing monitoring switch 67 outputs a security signal for notifying the opening / closing of the front door 2b to the outside of the pachislot 1.

また、図4には示さないが、フロントドア2bを裏面において、ミドルドア41により開閉された領域であり且つリール表示窓4の下方には、ドア中継端子板68が配設される(後述の図7参照)。このドア中継端子板68は、主制御基板ケース55内の主制御基板71と、各種のボタンやスイッチ、副中継基板61、セレクタ66、遊技動作表示基板81、試験機用第1インターフェースボード301及び試験機用第2インターフェースボード302のそれぞれとを接続する配線が実装された中継基板である。なお、各種のボタン及びスイッチとしては、例えば、MAXベットボタン15a、1ベットボタン15b、ドア開閉監視スイッチ67、後述のBETスイッチ77、スタートスイッチ79等が挙げられる。   Although not shown in FIG. 4, a door relay terminal plate 68 is provided below the reel display window 4 in an area opened and closed by the middle door 41 with the front door 2 b on the back surface. 7). The door relay terminal plate 68 includes a main control board 71 in the main control board case 55, various buttons and switches, a sub relay board 61, a selector 66, a game operation display board 81, a first interface board 301 for a testing machine, This is a relay board on which wiring for connecting to each of the tester second interface boards 302 is mounted. The various buttons and switches include, for example, a MAX bet button 15a, a bet button 15b, a door open / close monitoring switch 67, a BET switch 77 described later, a start switch 79, and the like.

<サブ表示装置の表示例>
ここで、図5A〜図5Eを参照して、サブ表示装置18に表示される各種表示画面について説明する。なお、図5Aは、サブ表示装置18に表示されるトップ画面221を示す図であり、図5Bは、サブ表示装置18に表示されるメニュー画面222を示す図である。また、図5C〜図5Eは、サブ表示装置18に表示される遊技情報画面223,224,225を示す図である。
<Display example of sub display device>
Here, various display screens displayed on the sub display device 18 will be described with reference to FIGS. 5A to 5E. FIG. 5A is a diagram showing the top screen 221 displayed on the sub display device 18, and FIG. 5B is a diagram showing a menu screen 222 displayed on the sub display device 18. 5C to 5E are diagrams showing game information screens 223, 224, and 225 displayed on the sub display device 18. FIG.

サブ表示装置18には、遊技者のタッチ操作により様々な表示画面が表示され、図5A〜図5Eに示すように、トップ画面221、メニュー画面222及び遊技情報画面223,224,225を含む各種表示画面が表示される。これらの表示画面は、タッチセンサ19を介して受け付けた遊技者の操作信号に基づいて切り替えられる。   Various display screens are displayed on the sub display device 18 by a touch operation of the player. As shown in FIGS. 5A to 5E, various display screens including a top screen 221, a menu screen 222, and game information screens 223, 224, and 225 are displayed. The display screen is displayed. These display screens are switched based on a player operation signal received via the touch sensor 19.

トップ画面221は、サブ表示装置18に表示される表示画面のうちの初期画面であり、トップ画面221では、「MENU」ボタン221aと、概要遊技履歴221bとが表示される。「MENU」ボタン221aは、図5Bに示すメニュー画面222を呼び出すための操作ボタンであり、「MENU」ボタン221aに対して遊技者による所定操作(例えばタップ)が行われると、メニュー画面222が呼び出される。また、トップ画面221では、概要遊技履歴221bとして、パチスロ1の一部の遊技履歴(概要遊技履歴)を表示する。本実施形態では、概要遊技履歴221bとして、例えば、ボーナス回数、ART回数及びゲーム数(遊技回数)が表示される。   The top screen 221 is an initial screen among the display screens displayed on the sub-display device 18. On the top screen 221, a “MENU” button 221 a and a summary game history 221 b are displayed. The “MENU” button 221a is an operation button for calling the menu screen 222 shown in FIG. 5B. When a predetermined operation (for example, a tap) is performed on the “MENU” button 221a by the player, the menu screen 222 is called. It is. On the top screen 221, a part of the pachislot 1 game history (summary game history) is displayed as the overview game history 221b. In the present embodiment, for example, the number of bonuses, the number of ARTs, and the number of games (the number of games) are displayed as the summary game history 221b.

メニュー画面222は、サブ表示装置18で表示可能なメニューを表示する画面であり、メニュー画面222では、「戻る」ボタン222a、「登録」ボタン222b、「説明」ボタン222c、「配列配当」ボタン222d、「リーチ目」ボタン222e、「WEBサイト」ボタン222f及び「音量」ボタン222gが表示される。「戻る」ボタン222aは、トップ画面221を呼び出すための操作ボタンであり、「戻る」ボタン222aに対して遊技者による操作が行われると、トップ画面221が呼び出される。また、「登録」ボタン222b〜「音量」ボタン222gは、対応するメニュー内容の表示画面を呼び出すための操作ボタンであり、各ボタンに対して遊技者による操作が行われると、対応するメニュー内容の表示画面が呼び出される。   The menu screen 222 is a screen that displays a menu that can be displayed on the sub-display device 18. On the menu screen 222, a “return” button 222a, a “register” button 222b, an “explanation” button 222c, and an “array payout” button 222d , A "reach eye" button 222e, a "web site" button 222f and a "volume" button 222g are displayed. The “return” button 222a is an operation button for calling the top screen 221. When the player performs an operation on the “return” button 222a, the top screen 221 is called. The “Registration” button 222b to the “Volume” button 222g are operation buttons for calling a display screen of the corresponding menu content, and when an operation is performed on each button by the player, the corresponding menu content is displayed. The display screen is called.

例えば、メニュー画面222において「登録」ボタン222bが遊技者により操作された場合、遊技中の遊技者を登録するための登録画面(不図示)がサブ表示装置18の表示画面に呼び出される。近年のパチスロでは、機種ごとに遊技者を登録しておき、当該遊技者のこれまでの遊技履歴から、定められたミッションの達成状況などの様々な情報を管理するサービスが広く行われている。「登録」ボタン222bにより呼び出される登録画面は、このサービスの提供を受ける際に遊技者を登録するための表示画面である。   For example, when the “registration” button 222 b is operated by the player on the menu screen 222, a registration screen (not shown) for registering the player who is playing the game is called on the display screen of the sub display device 18. In pachislot in recent years, a service for registering a player for each model and managing various information such as the achievement status of a predetermined mission based on the game history of the player so far is widely performed. The registration screen called by the “registration” button 222b is a display screen for registering a player when receiving the provision of this service.

また、例えば、メニュー画面222において「説明」ボタン222cが遊技者により操作された場合、パチスロ1の説明画面(不図示)がサブ表示装置18の表示画面に呼び出される。説明画面で表示される情報には、例えば、設定値ごとのボーナス当籤確率やART当籤確率などのパチスロ1の仕様に関する説明や、パチスロ1の演出に登場するキャラクタの紹介説明などが含まれる。   Further, for example, when the “description” button 222 c is operated by the player on the menu screen 222, the description screen (not shown) of the pachislot 1 is called on the display screen of the sub display device 18. The information displayed on the explanation screen includes, for example, a description about the specifications of the pachislot 1 such as a bonus winning probability and an ART winning probability for each set value, and an introduction description of characters appearing in the performance of the pachislot 1.

また、例えば、メニュー画面222において「配列配当」ボタン222dが遊技者により操作された場合、パチスロ1の配列配当画面(不図示)がサブ表示装置18の表示画面に呼び出される。配列配当画面には、例えば、パチスロ1において入賞と判定される図柄の組合せと、入賞と判定された際の特典との対応関係(配当表)や、各リール3L,3C,3Rに描かれた図柄列(リール配列)などが表示される。   Further, for example, when the “array payout” button 222d is operated by the player on the menu screen 222, the array payout screen (not shown) of the pachislot 1 is called on the display screen of the sub display device 18. On the arrangement payout screen, for example, the correspondence (payout table) between the combination of the symbols determined to be a winning in the pachislot 1 and the privilege at the time of determining the winning, and drawn on each of the reels 3L, 3C, 3R. A symbol row (reel arrangement) and the like are displayed.

また、例えば、メニュー画面222において「リーチ目」ボタン222eが遊技者により操作された場合、パチスロ1のリーチ目画面(不図示)がサブ表示装置18の表示画面に呼び出される。リーチ目画面には、パチスロ1で設定されている「リーチ目」と称される図柄組合せがの情報が表示される。なお、「リーチ目」と称する図柄組合せは、該図柄組合せが有効ラインに沿って表示されることにより、特別な特典が付与される図柄組合せであり、本実施形態のパチスロ1では、後述の図28〜図30の入賞作動フラグ格納領域の内容欄に示す略称「リーチ目リプ」に対応する図柄組合せが該当する。そして、本実施形態では、「リーチ目リプ」に係る図柄組合せが有効ラインに沿って表示された場合、その後、遊技者にとって有利な状態(例えば、ボーナス状態、通常ART又はCT(後述の図14参照))に移行することが確定する。   Further, for example, when the “reach eye” button 222 e is operated by the player on the menu screen 222, the reach eye screen (not shown) of the pachislot 1 is called on the display screen of the sub display device 18. On the reach eye screen, information of a symbol combination called “reach eye” set in the pachislot 1 is displayed. In addition, the symbol combination called "reach eyes" is a symbol combination to which a special privilege is given by displaying the symbol combination along the activated line. The symbol combination corresponding to the abbreviation “Reach eye lip” shown in the content column of the winning operation flag storage area in FIGS. Then, in the present embodiment, when the symbol combination relating to the “reach eye lip” is displayed along the activated line, then, in a state advantageous to the player (for example, a bonus state, normal ART or CT (see FIG. 14 described later) See))).

また、例えば、メニュー画面222において「WEBサイト」ボタン222fが遊技者により操作された場合、パチスロ1のWEB紹介画面(不図示)がサブ表示装置18の表示画面に呼び出される。WEB紹介画面には、例えば、パチスロ1の機種ごとに設けられた特設WEBサイトやパチスロ1のメーカーのWEBサイトなど任意のWEBサイトのURLを示す二次元コード(例えば、QRコード(登録商標))が表示される。遊技者は、携帯電話などでWEB紹介画面に表示される二次元コードを読み込むことにより、対応するWEBサイトにアクセスすることができる。   Further, for example, when the “Web site” button 222 f is operated by the player on the menu screen 222, the web introduction screen (not shown) of the pachislot 1 is called on the display screen of the sub display device 18. On the WEB introduction screen, for example, a two-dimensional code (for example, a QR code (registered trademark)) indicating a URL of an arbitrary WEB site such as a special WEB site provided for each model of the Pachislot 1 or a WEB site of a manufacturer of the Pachislot 1 is displayed. Is displayed. The player can access the corresponding WEB site by reading the two-dimensional code displayed on the WEB introduction screen with a mobile phone or the like.

また、例えば、メニュー画面222において「音量」ボタン222gが遊技者により操作された場合、スピーカ65L,65Rから出力する音の音量を調整することが可能な音量調整画面(不図示)がサブ表示装置18の表示画面に呼び出される。遊技者は、音量調整画面を介してパチスロ1の演出音の音量を調整することができる。   Further, for example, when a “volume” button 222g is operated by a player on the menu screen 222, a volume adjustment screen (not shown) capable of adjusting the volume of the sound output from the speakers 65L and 65R is displayed on the sub display device. 18 is called on the display screen. The player can adjust the volume of the effect sound of the pachislot 1 via the volume adjustment screen.

なお、サブ表示装置18は、上述した表示装置11(プロジェクタ機構211及び表示ユニット212)とは別体に設けられるため、表示装置11とは別個に制御することができる。それゆえ、本実施形態のパチスロ1では、遊技中(表示装置11による演出の実行中)であっても、サブ表示装置18の表示画面を遊技者の操作により切り替えることができる。その結果、例えば、遊技者が、表示装置11の演出において登場するキャラクタのことを知りたいと思った場合、遊技者は、「説明」ボタン222cを操作して説明画面を呼び出すことにより、キャラクタ間の関係性などの情報を遊技中に把握することができる。また、例えば、遊技者が、遊技中に、いわゆる「レア役」が当籤した場合のリール回転中にレア役を入賞させるために目安とすべき図柄を把握したいと思った場合、遊技者は、「配列配当」ボタン222dを操作して配列配当画面を呼び出すことにより、リール配列を把握することができる。   Note that the sub display device 18 is provided separately from the above-described display device 11 (the projector mechanism 211 and the display unit 212), and thus can be controlled separately from the display device 11. Therefore, in the pachislo 1 of the present embodiment, the display screen of the sub-display device 18 can be switched by the operation of the player even during the game (during the performance of the display device 11). As a result, for example, when the player wants to know the character appearing in the effect of the display device 11, the player operates the “description” button 222c to call the description screen, and the character Information such as the relationship of the game can be grasped during the game. Also, for example, when the player wants to grasp a symbol to be a guide for winning the rare role during the rotation of the reel when the so-called “rare role” is won during the game, the player: By operating the "array payout" button 222d to call the array payout screen, the reel array can be grasped.

遊技情報画面223,224,225は、パチスロ1の遊技履歴のうちのトップ画面221に表示する概要遊技履歴を含む詳細遊技履歴情報を表示する表示画面である。   The game information screens 223, 224, and 225 are display screens that display detailed game history information including an outline game history displayed on the top screen 221 of the game history of the pachislot 1.

遊技情報画面223には、「戻る」ボタン223aと、「MENU」ボタン223bと、「前へ」ボタン223cと、「次へ」ボタン223dと、遊技履歴223eとが表示される。「戻る」ボタン223a及び「MENU」ボタン223bは、それぞれトップ画面221及びメニュー画面222をサブ表示装置18の表示画面に呼び出すための操作ボタンであり、各ボタンを遊技者が操作することにより、対応する表示画面が呼び出される。また、「前へ」ボタン223c及び「次へ」ボタン223dは、遊技情報画面を所定の順序で切り替えるための操作ボタンであり、「前へ」ボタン223cが遊技者により操作されると、表示画面が遊技情報画面223から遊技情報画面225に切り替わり、「次へ」ボタン223dが遊技者により操作されると、表示画面が遊技情報画面223から遊技情報画面224に切り替わる。また、遊技履歴223eとしては、図5Cに示すように、ゲーム数(遊技回数)、ボーナス回数、ART回数及びCZ(チャンスゾーン)回数が表示される。   On the game information screen 223, a “return” button 223a, a “MENU” button 223b, a “previous” button 223c, a “next” button 223d, and a game history 223e are displayed. The “return” button 223 a and the “MENU” button 223 b are operation buttons for calling the top screen 221 and the menu screen 222 on the display screen of the sub display device 18, respectively. Display screen is called. The “Previous” button 223c and the “Next” button 223d are operation buttons for switching the game information screen in a predetermined order. When the “Previous” button 223c is operated by the player, the display screen is displayed. Is switched from the game information screen 223 to the game information screen 225, and when the “next” button 223d is operated by the player, the display screen is switched from the game information screen 223 to the game information screen 224. 5C, the number of games (number of games), the number of bonuses, the number of ARTs, and the number of CZ (chance zones) are displayed as the game history 223e.

遊技情報画面224には、「戻る」ボタン224aと、「MENU」ボタン224bと、「前へ」ボタン224cと、「次へ」ボタン224dと、遊技履歴214eとが表示される。「戻る」ボタン224a及び「MENU」ボタン224bは、それぞれトップ画面221及びメニュー画面222をサブ表示装置18の表示画面に呼び出すための操作ボタンであり、各ボタンを遊技者が操作することにより、対応する表示画面が呼び出される。また、「前へ」ボタン224c及び「次へ」ボタン224dは、遊技情報画面を所定の順序で切り替える操作ボタンであり、「前へ」ボタン224cが遊技者に操作されると、表示画面が遊技情報画面224から遊技情報画面223に切り替わり、「次へ」ボタン224dが遊技者により操作されると、表示画面が遊技情報画面224から遊技情報画面225に切り替わる。また、遊技履歴224eとしては、後述のCZ(チャンスゾーン)の突入回数及び成功回数が表示される。なお、後述するように、本実施形態では、CZとして、CZ1,CZ2,CZ3の3種類のCZが設けられる。それゆえ、遊技履歴224eとしては、図5Dに示すように、CZ1〜CZ3のそれぞれの突入回数及び成功回数が表示される。   On the game information screen 224, a “return” button 224a, a “MENU” button 224b, a “previous” button 224c, a “next” button 224d, and a game history 214e are displayed. The “return” button 224 a and the “MENU” button 224 b are operation buttons for calling the top screen 221 and the menu screen 222 on the display screen of the sub display device 18, respectively. Display screen is called. The “Previous” button 224c and the “Next” button 224d are operation buttons for switching the game information screen in a predetermined order. When the “Previous” button 224c is operated by the player, the display screen is changed The screen is switched from the information screen 224 to the game information screen 223, and when the “next” button 224d is operated by the player, the display screen is switched from the game information screen 224 to the game information screen 225. Further, as the game history 224e, the number of times of entry and the number of successes of a CZ (chance zone) described later are displayed. As described later, in this embodiment, three types of CZs, CZ1, CZ2, and CZ3, are provided as CZs. Therefore, as shown in FIG. 5D, the number of times of entry and the number of successes of CZ1 to CZ3 are displayed as the game history 224e.

遊技情報画面225には、「戻る」ボタン225aと、「MENU」ボタン225bと、「前へ」ボタン225cと、「次へ」ボタン225dと、遊技履歴225eとが表示される。「戻る」ボタン225a及び「MENU」ボタン225bは、それぞれトップ画面221及びメニュー画面222をサブ表示装置18の表示画面に呼び出すための操作ボタンであり、各ボタンを遊技者が操作することにより、対応する表示画面が呼び出される。また、「前へ」ボタン225c及び「次へ」ボタン225dは、所定の順序で遊技情報画面を切り替えるための操作ボタンであり、「前へ」ボタン225cが遊技者に操作されると、表示画面が遊技情報画面225から遊技情報画面224に切り替わり、「次へ」ボタン225dが遊技者により操作されると、表示画面が遊技情報画面225から遊技情報画面223に切り替わる。また、遊技履歴225eとしては、図5Eに示すように、小役の当籤回数及び当籤確率(分子が1の分数)が表示される。   On the game information screen 225, a “return” button 225a, a “MENU” button 225b, a “previous” button 225c, a “next” button 225d, and a game history 225e are displayed. The “return” button 225 a and the “MENU” button 225 b are operation buttons for calling the top screen 221 and the menu screen 222 on the display screen of the sub-display device 18, respectively. Display screen is called. The “Previous” button 225c and the “Next” button 225d are operation buttons for switching the game information screen in a predetermined order. When the “Previous” button 225c is operated by the player, the display screen is changed. Is switched from the game information screen 225 to the game information screen 224, and when the “next” button 225d is operated by the player, the display screen is switched from the game information screen 225 to the game information screen 223. In addition, as shown in FIG. 5E, the number of wins of the small win and the probability of win (fraction with a numerator of 1) are displayed as the game history 225e.

なお、サブ表示装置18に表示される表示画面の切り替え手法としては、例えば、それぞれの表示画面に表示される操作ボタンに対するタップ操作に基づいて切り替える手法を採用してもよいし、また、例えば、表示画面に対するスワイプ操作に基づいて切り替える手法を採用してもよい。   In addition, as a method of switching the display screen displayed on the sub-display device 18, for example, a method of switching based on a tap operation on an operation button displayed on each display screen may be adopted. A method of switching based on a swipe operation on the display screen may be adopted.

<サブ表示装置の表示画面の各種切り替え機能>
次に、本実施形態のパチスロ1におけるサブ表示装置18の表示画面の各種切り替え機能について説明する。
<Various switching functions of the display screen of the sub display device>
Next, various switching functions of the display screen of the sub display device 18 in the pachislo 1 of the embodiment will be described.

[サブ表示装置の表示画面の遷移例]
まず、図6A及び6Bを参照して、本実施形態のパチスロ1におけるサブ表示装置18の表示画面の遷移例(切り替え態様)について説明する。なお、図6Aは、遊技者登録状態がセットされていない状況におけるサブ表示装置18の表示画面の遷移例を示す図であり、図6Bは、遊技者登録状態がセットされている状況におけるサブ表示装置18の表示画面の遷移例を示す図である。
[Example of transition of display screen of sub display device]
First, with reference to FIGS. 6A and 6B, a transition example (switching mode) of the display screen of the sub-display device 18 in the pachislot 1 of the present embodiment will be described. 6A is a diagram showing a transition example of the display screen of the sub display device 18 in a situation where the player registration state is not set, and FIG. 6B is a view showing a sub display in a situation where the player registration state is set. FIG. 9 is a diagram showing a transition example of a display screen of the device 18.

遊技者登録状態がセットされていない状況では、図6Aに示すように、サブ表示装置18の表示画面は、トップ画面221とメニュー画面222との間、並びに、メニュー画面222とメニュー画面222から遷移可能な各種表示画面との間でのみ遷移可能であり、これらの表示画面間の遷移は副制御基板72(後述のサブCPU201)により制御される。例えば、副制御基板72は、タッチセンサ19を介して取得したタッチ操作(例えば、所定のボタンに対するタップ操作や、表示画面上におけるスワイプ操作)に基づいて、トップ画面221及びメニュー画面222間で、表示画面を切り替える。しかしながら、遊技者登録状態がセットされていない状況では、副制御基板72は、遊技情報画面223,224,225の表示が不可能となるように制御する。すなわち、遊技者登録状態がセットされていない状況では、遊技者は、サブ表示装置18に遊技情報画面223,224,225を表示することができない。   In the situation where the player registration state is not set, as shown in FIG. 6A, the display screen of the sub display device 18 transitions between the top screen 221 and the menu screen 222 and from the menu screen 222 and the menu screen 222. The transition can be made only between various display screens that can be performed, and the transition between these display screens is controlled by the sub control board 72 (sub CPU 201 described later). For example, the sub-control board 72 switches between the top screen 221 and the menu screen 222 based on a touch operation (for example, a tap operation on a predetermined button or a swipe operation on a display screen) acquired via the touch sensor 19. Switch the display screen. However, when the player registration state is not set, the sub-control board 72 controls the game information screens 223, 224, and 225 so as not to be displayed. That is, in a situation where the player registration state is not set, the player cannot display the game information screens 223, 224, and 225 on the sub display device 18.

一方、遊技者登録状態がセットされている状況では、図6Bに示すように、サブ表示装置18の表示画面は、トップ画面221とメニュー画面222との間、並びに、メニュー画面222とメニュー画面222から遷移可能な各種表示画面との間に加え、メニュー画面222と遊技情報画面223,224,225との間においても遷移可能となり、これらの表示画面間の遷移は副制御基板72(後述のサブCPU201)により制御される。すなわち、副制御基板72は、タッチセンサ19を介して取得したタッチ操作に基づいて、トップ画面221とメニュー画面222との間だけでなく、トップ画面221及びメニュー画面222のそれぞれと、遊技情報画面223,224,225との間においても表示画面を切り替えることができる。それゆえ、本実施形態において、遊技者登録状態がセットされている場合、遊技者は、サブ表示装置18に遊技情報画面223,224,225を表示することができる。   On the other hand, in the situation where the player registration state is set, as shown in FIG. 6B, the display screen of the sub display device 18 is between the top screen 221 and the menu screen 222, and between the menu screen 222 and the menu screen 222. In addition to the various display screens that can be transitioned from, the transition can be made between the menu screen 222 and the game information screens 223, 224, and 225. It is controlled by the CPU 201). That is, based on the touch operation acquired via the touch sensor 19, the sub-control board 72 controls not only between the top screen 221 and the menu screen 222 but also each of the top screen 221 and the menu screen 222 and the game information screen. The display screen can be switched between 223, 224, and 225. Therefore, in the present embodiment, when the player registration state is set, the player can display the game information screens 223, 224, and 225 on the sub display device 18.

なお、図6Bに示すように、トップ画面221、メニュー画面222及び遊技情報画面223,224,225間における表示画面の遷移順序は任意である。それゆえ、例えば、トップ画面221から遊技情報画面223,224,225に直接遷移可能となる構成にしてもよいし、トップ画面221からメニュー画面222を介してのみ遊技情報画面223,224,225に遷移可能となる構成にしてもよい。   As shown in FIG. 6B, the order of transition of the display screen among the top screen 221, the menu screen 222, and the game information screens 223, 224, and 225 is arbitrary. Therefore, for example, it may be configured to be able to directly transition from the top screen 221 to the game information screens 223, 224, and 225, or may be changed from the top screen 221 to the game information screens 223, 224, and 225 only via the menu screen 222. A configuration that enables transition is also possible.

本実施形態のパチスロ1では、トップ画面221からメニュー画面222を介してのみ遊技情報画面223,224,225に遷移可能な構成(トップ画面221から遊技情報画面223,224,225に直接遷移できない構成)を採用している。なお、本実施形態のパチスロ1では、メニュー画面222において、遊技者が表示画面に対してスワイプ操作(メニュー選択操作ではない)を行うことにとにより、表示画面をメニュー画面222から遊技情報画面223,224,225に遷移させることができる。   In the pachislot 1 of the present embodiment, a configuration in which transition from the top screen 221 to the game information screens 223, 224, and 225 is possible only via the menu screen 222 (a configuration in which transition from the top screen 221 to the game information screens 223, 224, and 225 is not directly possible) ). In the pachislo 1 of the present embodiment, the player performs a swipe operation (not a menu selection operation) on the display screen on the menu screen 222, thereby changing the display screen from the menu screen 222 to the game information screen 223. , 224, 225.

なお、本実施形態では、遊技情報画面223,224,225は、メニュー画面222とは完全に独立して設けられた表示画面である。すなわち、本実施形態のパチスロ1では、遊技履歴という、遊技者が遊技中に強い関心を抱く遊技の結果を示す情報を、配当配列や音量調節などの遊技の結果とは関係のない情報として独立して表示する。そして、本実施形態では、遊技者登録状態がセットされている状況において、メニュー画面222に対して遊技者がメニュー選択操作を行うことなく、遊技情報画面223,224,225を表示可能にしている。それゆえ、本実施形態では、遊技者登録状態がセットされている場合、遊技者が所望する情遊技履歴情報へのアクセスを容易に行うことができる。   In the present embodiment, the game information screens 223, 224, and 225 are display screens provided completely independently of the menu screen 222. That is, in the pachislot 1 of the present embodiment, information indicating a result of a game in which a player has a strong interest during the game, which is a game history, is used independently as information irrelevant to the result of the game such as a payout arrangement or volume control. To display. In the present embodiment, in a situation where the player registration state is set, the game information screens 223, 224, and 225 can be displayed on the menu screen 222 without the player performing a menu selection operation. . Therefore, in the present embodiment, when the player registration state is set, the player can easily access information game history information desired by the player.

また、本実施形態では、メニュー画面222に対するメニュー選択操作では、表示画面を遊技情報画面223,224,225に遷移させることができず、メニュー画面222に対してスワイプ操作(メニュー表示では指定されていない操作)を行わなければ、表示画面を遊技情報画面223,224,225に遷移させることができない。それゆえ、本実施形態のパチスロ1では、表示画面を遊技情報画面223,224,225に遷移させるためのスワイプ操作を、遊技者登録状態がセットされている状況における隠しコマンドとして扱うことができる。この場合、遊技者にとってみれば、パチスロ1に対する自身の知識により、知識の少ない他の遊技者では見ることのできない、より詳細な遊技履歴情報を見ることができるため、当該他の遊技者よりも有利に遊技を行うことができ、結果、遊技者が積極的に遊技を行うことを期待することができる。   Further, in the present embodiment, in the menu selection operation on the menu screen 222, the display screen cannot be changed to the game information screens 223, 224, and 225, and the swipe operation on the menu screen 222 (specified in the menu display). If no operation is performed, the display screen cannot be changed to the game information screens 223, 224, and 225. Therefore, in the pachislo 1 of the present embodiment, the swipe operation for changing the display screen to the game information screens 223, 224, and 225 can be handled as a hidden command in a situation where the player registration state is set. In this case, for the player, his / her knowledge of the pachislot 1 allows him to see more detailed game history information that cannot be seen by other players with little knowledge, The game can be played advantageously, and as a result, the player can be expected to play the game positively.

[遊技情報画面からトップ画面への表示切り替え機能]
本実施形態のパチスロ1は、サブ表示装置18の表示画面を、遊技情報画面223,224,225から、遊技者の手動により、又は、自動的に、トップ画面221に遷移させる機能を有する。具体的には、本実施形態では、遊技情報画面223,224,225において「戻る」ボタンが操作されると、表示画面が遊技情報画面223,224,225からトップ画面221に遷移する(手動遷移機能)。また、本実施形態では、遊技情報画面223,224,225が表示されている状態において所定の条件を満たした場合には、遊技者の操作とは関係なく自動的に表示画面がトップ画面221に遷移する(自動遷移機能)。
[Display switching function from game information screen to top screen]
The pachi-slot 1 of the present embodiment has a function of changing the display screen of the sub-display device 18 from the game information screens 223, 224, and 225 to the top screen 221 manually or automatically by the player. Specifically, in this embodiment, when the “return” button is operated on the game information screens 223, 224, and 225, the display screen changes from the game information screens 223, 224, and 225 to the top screen 221 (manual transition). function). In the present embodiment, when a predetermined condition is satisfied in a state where the game information screens 223, 224, and 225 are displayed, the display screen is automatically changed to the top screen 221 regardless of the operation of the player. Transition (automatic transition function).

より具体的には、パチスロ1では、遊技情報画面223,224,225が表示されている状態において、投入操作(MAXベットボタン15aへの操作、1ベットボタン15bへの操作及びメダル投入口14にメダルを投入する操作)が行われると、サブ表示装置18の表示画面が自動的にトップ画面221に遷移する。なお、ART遊技状態のように、リプレイ役が内部当籤役として決定される確率が高い遊技状態(高リプ状態)では、リプレイ役入賞に伴う再遊技の作動によりメダルが自動的に投入されてしまう結果、高リプ状態では、遊技情報画面223,224,225を表示する機会が制限されてしまう可能性がある。そこで、本実施形態のパチスロ1では、再遊技の作動によりメダルが自動的に投入された場合には、メダルの投入操作ではなく、開始操作を契機として、自動的に表示画面が遊技情報画面223,224,225からトップ画面221に遷移する。   More specifically, in the pachislot 1, in a state where the game information screens 223, 224, and 225 are displayed, an insertion operation (operation to the MAX bet button 15 a, operation to the 1 bet button 15 b, and When a medal is inserted), the display screen of the sub display device 18 automatically transitions to the top screen 221. Note that in a gaming state (high lip state) in which the probability of the replay combination being determined as the internal winning combination, such as the ART gaming state, medals are automatically inserted due to the operation of the replay game accompanying the replay combination winning. As a result, in the high lip state, the opportunity to display the game information screens 223, 224, and 225 may be limited. Therefore, in the pachislot 1 of the present embodiment, when a medal is automatically inserted by the operation of the replay, the display screen is automatically changed to a game information screen 223 not by a medal insertion operation but by a start operation. , 224, 225 to the top screen 221.

すなわち、本実施形態では、再遊技が作動し、かつ、遊技情報画面223,224,225が表示されている場合には、開始操作を契機として、自動的に表示画面が遊技情報画面223,224,225からトップ画面221に遷移する。一方、再遊技の作動が行われていない場合には、投入操作を契機として、自動的に表示画面が遊技情報画面223,224,225からトップ画面221に遷移する。   That is, in the present embodiment, when the replay is activated and the game information screens 223, 224, and 225 are displayed, the display screens are automatically changed to the game information screens 223 and 224 upon the start operation. , 225 to the top screen 221. On the other hand, when the operation of the re-game is not performed, the display screen automatically transitions from the game information screens 223, 224, and 225 to the top screen 221 upon the insertion operation.

[メニュー内容表示画面からトップ画面(又はメニュー画面)への表示切り替え機能] 本実施形態のパチスロ1は、サブ表示装置18の表示画面を、メニュー画面222に対するメニュー選択操作により遷移可能な各種メニュー内容表示画面(登録画面、説明画面、配列配当画面、リーチ目画面、WEB紹介画面及び音量調整画面)から、遊技者の手動により、又は、自動的に、トップ画面221(又はメニュー画面222)に遷移させる機能を有する。具体的には、本実施形態では、メニュー内容表示画面において所定のボタン(例えば、「TOPへ戻る」ボタン)が操作されると、表示画面が当該メニュー内容表示画面からトップ画面221に遷移する(手動遷移機能)。また、本実施形態では、メニュー内容表示画面において特定のボタン(例えば、「戻る」ボタン)が操作されると、表示画面が当該メニュー内容表示画面からメニュー画面222に表示画面を遷移する(手動遷移機能)。 [Display switching function from menu content display screen to top screen (or menu screen)] The pachislo 1 of the present embodiment has various menu contents that can be changed on the display screen of the sub-display device 18 by a menu selection operation on the menu screen 222. The display screen (registration screen, explanation screen, arrangement payout screen, reach eye screen, WEB introduction screen, and volume adjustment screen) is changed to a top screen 221 (or a menu screen 222) manually or automatically by the player. It has a function to make Specifically, in this embodiment, when a predetermined button (for example, a “return to TOP” button) is operated on the menu content display screen, the display screen transitions from the menu content display screen to the top screen 221 ( Manual transition function). In the present embodiment, when a specific button (for example, a “return” button) is operated on the menu content display screen, the display screen transitions from the menu content display screen to the menu screen 222 (manual transition). function).

さらに、本実施形態では、メニュー内容表示画面が表示されている状態において所定の時間が経過すると、遊技者の操作とは関係なく、自動的に表示画面がトップ画面221(又はメニュー画面222)に遷移する(自動遷移機能)。なお、この際、トップ画面221(又はメニュー画面222)に自動遷移する契機となる所定の時間は、現在表示しているメニュー内容表示画面の種類に応じて異なる。例えば、パチスロ1から出力する音量の調整を行う音量調整画面を長時間表示していると、音量が誤操作により意図しない音量に調整されてしまうおそれがあるだけでなく、誤操作により他の遊技者を不快にしてしまうおそれもある。それゆえ、音量調整画面では、他のメニュー内容表示画面よりも短い時間で、自動的にトップ画面221(又はメニュー画面222)に遷移するように設定されている。一方、登録画面は、遊技者の登録を行い易くするために、他のメニュー内容表示画面よりも長い時間で、自動的にトップ画面221(又はメニュー画面222)に遷移するように設定されている。   Further, in the present embodiment, when a predetermined time has elapsed while the menu content display screen is displayed, the display screen is automatically changed to the top screen 221 (or the menu screen 222) regardless of the operation of the player. Transition (automatic transition function). At this time, the predetermined time that triggers automatic transition to the top screen 221 (or the menu screen 222) differs depending on the type of the menu content display screen currently displayed. For example, if the volume adjustment screen for adjusting the volume output from the pachislot 1 is displayed for a long time, the volume may be adjusted to an unintended volume due to an erroneous operation, and other players may be erroneously operated. It can also be uncomfortable. Therefore, the volume adjustment screen is set to automatically transition to the top screen 221 (or the menu screen 222) in a shorter time than the other menu content display screens. On the other hand, the registration screen is set to automatically transition to the top screen 221 (or the menu screen 222) in a longer time than other menu content display screens in order to facilitate the registration of the player. .

すなわち、各メニュー内容表示画面には、トップ画面221(又はメニュー画面222)に自動遷移する契機となる経過時間(自動遷移時間)が、当該メニュー内容表示画面の種別に応じて適宜設定されており、音量調整画面には、他のメニュー内容表示画面よりも短い自動遷移時間が設定され、登録画面には、他のメニュー内容表示画面よりも長い自動遷移時間が設定されている。   That is, in each menu content display screen, an elapsed time (automatic transition time) that triggers automatic transition to the top screen 221 (or the menu screen 222) is appropriately set according to the type of the menu content display screen. On the volume adjustment screen, an automatic transition time shorter than the other menu content display screens is set, and on the registration screen, an automatic transition time longer than the other menu content display screens is set.

[メニューの操作可否の選択機能]
本実施形態のパチスロ1では、サブ表示装置18の表示画面を、メニュー画面222から、登録画面、説明画面、配列配当画面、リーチ目画面、WEB紹介画面及び音量調整画面に遷移させることにより、遊技者が、これらのメニュー内容表示画面に応じた各種操作を行うことができ、また、各種情報を確認することができる。なお、このような遊技者がメニュー選択できる機能を遊技店側の設定に応じて制限できるような機能(メニューの操作可否の選択機能)を設けてもよい。
[Menu operation availability selection function]
In the pachislo 1 of the present embodiment, the display screen of the sub-display device 18 is changed from the menu screen 222 to a registration screen, an explanation screen, an array payout screen, a reach eye screen, a WEB introduction screen, and a volume adjustment screen, thereby playing a game. The user can perform various operations according to the menu content display screen, and can confirm various information. It should be noted that a function (a function of selecting whether or not to operate a menu) may be provided such that a function that allows the player to make a menu selection can be restricted in accordance with settings at the game arcade.

例えば、遊技店側の設定により、表示画面をメニュー画面222から音量調節画面に遷移不可能にする(例えば、メニュー画面222に「音量」ボタン222gを表示しない)ようにしてもよい。この場合、遊技者による音量調節を不可能にすることができる。   For example, the display screen may not be able to transition from the menu screen 222 to the volume control screen (for example, the “volume” button 222g may not be displayed on the menu screen 222) by a setting on the game store side. In this case, the volume control by the player can be disabled.

<パチスロが備える制御系>
次に、パチスロ1が備える制御系について、図7を参照して説明する。図7は、パチスロ1の制御系の構成を示す回路ブロック図である。
<Control system of pachislot>
Next, a control system provided in the pachislo 1 will be described with reference to FIG. FIG. 7 is a circuit block diagram illustrating a configuration of a control system of the pachislo 1.

パチスロ1は、ミドルドア41に設けられた主制御基板71と、フロントドア2bに設けられた副制御基板72とを有する。また、パチスロ1は、主制御基板71に接続された、リール中継端子板74、設定用鍵型スイッチ54(設定スイッチ)及びキャビネット側中継基板44を有する。さらに、パチスロ1は、キャビネット側中継基板44を介して主制御基板71に接続された外部集中端子板47、ホッパー装置51、メダル補助収納庫スイッチ75、リセットスイッチ76及び電源装置53を有する。なお、ホッパー装置51の構成については上述したので、ここでは、その説明を省略する。   The pachislot 1 has a main control board 71 provided on the middle door 41 and a sub control board 72 provided on the front door 2b. Further, the pachislot 1 has a reel relay terminal plate 74, a setting key type switch 54 (setting switch), and a cabinet side relay board 44 connected to the main control board 71. Further, the pachislot 1 includes an external centralized terminal plate 47, a hopper device 51, a medal auxiliary storage switch 75, a reset switch 76, and a power supply device 53 connected to the main control board 71 via the cabinet side relay board 44. Since the configuration of the hopper device 51 has been described above, the description thereof is omitted here.

リール中継端子板74は、各リール3L,3C,3Rのリール本体の内側に配設されている。リール中継端子板74は、各リール3L,3C,3Rのステッピングモータ(不図示)に電気的に接続されており、主制御基板71からステッピングモータに出力される信号を中継する。   The reel relay terminal plate 74 is disposed inside the reel body of each of the reels 3L, 3C, 3R. The reel relay terminal plate 74 is electrically connected to a stepping motor (not shown) of each of the reels 3L, 3C, 3R, and relays a signal output from the main control board 71 to the stepping motor.

設定用鍵型スイッチ54は、主制御基板ケース55に設けられる。設定用鍵型スイッチ54は、パチスロ1の設定(設定1〜設定6)を変更するとき、もしくは、パチスロ1の設定を確認するときに使用される。   The setting key type switch 54 is provided on the main control board case 55. The setting key type switch 54 is used when changing the setting of the pachislot 1 (setting 1 to setting 6) or when confirming the setting of the pachislot 1.

キャビネット側中継基板44は、主制御基板71と、外部集中端子板47、ホッパー装置51、メダル補助収納庫スイッチ75、リセットスイッチ76及び電源装置53のそれぞれとを接続する配線が実装された中継基板である。外部集中端子板47は、メダル投入信号、メダル払出信号及びセキュリティ信号などの信号をパチスロ1の外部へ出力するために設けられる。メダル補助収納庫スイッチ75は、メダル補助収納庫52に設けられ、メダル補助収納庫52がメダルで満杯になっているか否かを検出する。リセットスイッチ76は、例えば、パチスロ1の設定を変更する際に用いられる。   The cabinet-side relay board 44 is a relay board on which wiring for connecting the main control board 71, the external centralized terminal board 47, the hopper device 51, the medal auxiliary storage switch 75, the reset switch 76, and the power supply device 53 is mounted. It is. The external concentrated terminal board 47 is provided for outputting signals such as a medal insertion signal, a medal payout signal, and a security signal to the outside of the pachislot 1. The medal auxiliary storage switch 75 is provided in the medal auxiliary storage 52 and detects whether or not the medal auxiliary storage 52 is full of medals. The reset switch 76 is used, for example, when changing the setting of the pachislot 1.

電源装置53は、電源基板53bと、電源基板53bに接続された電源スイッチ53aとを有する。電源スイッチ53aは、パチスロ1に必要な電源を供給するときに押下される。電源基板53bは、キャビネット側中継基板44を介して主制御基板71に接続されるとともに、副中継基板61を介して副制御基板72にも接続される。   The power supply device 53 has a power supply board 53b and a power switch 53a connected to the power supply board 53b. The power switch 53a is pressed to supply necessary power to the pachislot 1. The power supply board 53b is connected to the main control board 71 via the cabinet-side relay board 44 and also to the sub-control board 72 via the sub-relay board 61.

また、パチスロ1は、ドア中継端子板68、並びに、該ドア中継端子板68を介して、主制御基板71に接続された、セレクタ66、ドア開閉監視スイッチ67、BETスイッチ77、精算スイッチ78、スタートスイッチ79、ストップスイッチ基板80、遊技動作表示基板81、副中継基板61、試験機用第1インターフェースボード301及び試験機用第2インターフェースボード302を有する。なお、セレクタ66、ドア開閉監視スイッチ67及び副中継基板61については、上述したので、ここでは、それらの説明を省略する。   The pachislot 1 has a door relay terminal plate 68, and a selector 66, a door open / close monitoring switch 67, a BET switch 77, a settlement switch 78, which are connected to the main control board 71 via the door relay terminal plate 68. It has a start switch 79, a stop switch board 80, a game operation display board 81, a sub relay board 61, a first interface board 301 for a testing machine, and a second interface board 302 for a testing machine. Since the selector 66, the door open / close monitoring switch 67, and the sub relay board 61 have been described above, the description thereof is omitted here.

BETスイッチ77(投入操作検出手段)は、MAXベットボタン15a又は1ベットボタン15bが遊技者により押下されたことを検出する。精算スイッチ78は、精算ボタン(不図示)が遊技者により押下されたことを検出する。スタートスイッチ79(開始操作検出手段)は、スタートレバー16が遊技者により操作されたこと(開始操作)を検出する。   The BET switch 77 (insertion operation detecting means) detects that the MAX bet button 15a or the 1-bet button 15b has been pressed by the player. The settlement switch 78 detects that a settlement button (not shown) has been pressed by the player. The start switch 79 (start operation detecting means) detects that the start lever 16 has been operated by the player (start operation).

ストップスイッチ基板80(停止操作検出手段)は、回転しているメインリールを停止させるための回路と、停止可能なメインリールをLEDなどにより表示するための回路とを備える。また、ストップスイッチ基板80には、ストップスイッチ(不図示)が設けられる。ストップスイッチは、各ストップボタン17L,17C,17Rが遊技者により押下されたこと(停止操作)を検出する。   The stop switch board 80 (stop operation detecting means) includes a circuit for stopping the rotating main reel, and a circuit for displaying the main reel that can be stopped by an LED or the like. Further, a stop switch (not shown) is provided on the stop switch substrate 80. The stop switch detects that each of the stop buttons 17L, 17C, 17R has been pressed by the player (stop operation).

遊技動作表示基板81は、情報表示器(7セグ表示器)6及びLED82に接続される。LED82には、例えば、今回の遊技に投入されたメダルの枚数(以下、「投入枚数」という)に対応して点灯する、メダル投入枚数表示用の3つのLED(以下、「第1LED」〜「第3LED」という)や、遊技動作表示基板81から入力される信号に基づいて、メダル投入が可能であることを表示するマーク、遊技開始を表示するマーク、再遊技を行うマークなどを点灯させるLEDなどが含まれる。第1LED〜第3LED(表示手段)では、メダルが1枚投入されると、第1LEDが点灯し、メダルが2枚投入されると、第1及び第2LEDが点灯し、メダルが3枚(遊技開始可能枚数)投入されると、第1LED〜第3LEDが点灯する。なお、情報表示器6については、上述したので、ここでは、それらの説明を省略する。   The game operation display board 81 is connected to the information display (7-segment display) 6 and the LED 82. The LEDs 82 are, for example, three LEDs for displaying the number of inserted medals (hereinafter, referred to as “first LEDs” to “1st LED” to “1”) that are lit in accordance with the number of medals inserted in the current game (hereinafter, referred to as “inserted number”). An LED for lighting a mark indicating that medals can be inserted, a mark indicating a game start, a mark for performing a re-game, and the like based on a signal input from the game operation display board 81) And so on. In the first to third LEDs (display means), when one medal is inserted, the first LED is turned on, and when two medals are inserted, the first and second LEDs are turned on, and three medals (game When the (startable number) is inserted, the first to third LEDs are turned on. Since the information display 6 has been described above, the description thereof is omitted here.

試験機用第1インターフェースボード301及び試験機用第2インターフェースボード302はともに、パチスロ1の検定試験(試射試験)において、遊技に関する各種信号を試験機に出力する際に用いられる中継基板である(なお、販売用のリリース製品としてのパチスロ1にはこれらの中継基板は搭載されていないので、販売用の主制御基板71の主制御回路90には、試験機用第1インターフェースボード301及び試験機用第2インターフェースボード302に接続するために必要な各種電子部品もまた実装されていない)。例えば、遊技に係る主要な動作(例えば、内部抽籤、リール停止制御等)を制御するための試験信号は、試験機用第1インターフェースボード301を介して出力され、例えば、主制御基板71で決定された押し順ナビに係る試験信号などは、試験機用第2インターフェースボード302を介して出力される。   Both the first interface board 301 for the testing machine and the second interface board 302 for the testing machine are relay boards used for outputting various signals related to the game to the testing machine in the pachislot 1 verification test (test shooting test) ( These relay boards are not mounted on the pachislot 1 as a release product for sale. Therefore, the main control circuit 90 of the main control board 71 for sale includes the first interface board 301 for test machine and the test machine. Various electronic components necessary for connection to the second interface board 302 are not mounted.) For example, a test signal for controlling main operations related to the game (for example, internal lottery, reel stop control, and the like) is output through the first interface board 301 for a testing machine, and is determined by the main control board 71, for example. The test signal related to the pushed order navigation is output via the tester second interface board 302.

副制御基板72は、ドア中継端子板68及び副中継基板61を介して主制御基板71に接続される。また、パチスロ1は、副中継基板61を介して副制御基板72に接続された、スピーカ群84、LED群85、24hドア開閉監視ユニット63、タッチセンサ19及び表示ユニット212を有する。なお、タッチセンサ19については、上述したので、ここでは、その説明を省略する。   The sub control board 72 is connected to the main control board 71 via the door relay terminal plate 68 and the sub relay board 61. The pachislot 1 has a speaker group 84, an LED group 85, a 24h door opening / closing monitoring unit 63, a touch sensor 19, and a display unit 212, which are connected to the sub control board 72 via the sub relay board 61. Since the touch sensor 19 has been described above, the description thereof is omitted here.

スピーカ群84は、スピーカ65L,65Rや図示しない各種スピーカを含んで構成される。LED群85は、フロントパネル10に設けられたランプ群21や、腰部パネル12の装飾パネルを背面側から照明するための光を出射する光源などを含んで構成される。24hドア開閉監視ユニット63は、ミドルドア41の開閉の履歴情報を保存する。また、24hドア開閉監視ユニット63は、ミドルドア41が開放されたときに、表示装置11によりエラー表示を行うための信号を副制御基板72(副制御回路200)に出力する。表示ユニット212は、例えば、表示装置11を構成する被投影部材212a、及び、被投影部材212aの裏側に設けられた表示面が湾曲した別の被投影部材を含んで構成される。   The speaker group 84 includes the speakers 65L and 65R and various speakers (not shown). The LED group 85 includes a lamp group 21 provided on the front panel 10 and a light source that emits light for illuminating the decorative panel of the waist panel 12 from the back side. The 24h door opening / closing monitoring unit 63 stores history information of opening / closing of the middle door 41. In addition, when the middle door 41 is opened, the 24h door opening / closing monitoring unit 63 outputs a signal for performing an error display on the display device 11 to the sub control board 72 (sub control circuit 200). The display unit 212 is configured to include, for example, a projection target member 212a included in the display device 11, and another projection target member having a curved display surface provided on the back side of the projection target member 212a.

また、パチスロ1は、副制御基板72に接続された、ロムカートリッジ基板86及び液晶中継基板87を有する。なお、ロムカートリッジ基板86及び液晶中継基板87は、副制御基板72とともに副制御基板ケース57に収納されている。   Further, the pachislot 1 has a ROM cartridge substrate 86 and a liquid crystal relay substrate 87 connected to the sub control substrate 72. The ROM cartridge board 86 and the liquid crystal relay board 87 are housed in the sub control board case 57 together with the sub control board 72.

ロムカートリッジ基板86は、サブCPU102により実行される各種制御プログラムと、演出用の画像(映像)、音声(スピーカ群84)、光(LED群85)及び通信のデータを管理するための基板である。液晶中継基板87は、副制御基板72と、表示装置11を構成するプロジェクタ機構211、及び、サブ表示装置18との間の接続配線を中継する基板である。なお、プロジェクタ機構211及びサブ表示装置18については、上述したので、ここでは、それらの説明を省略する。   The ROM cartridge substrate 86 is a substrate for managing various control programs executed by the sub CPU 102, and images (videos), sound (speaker group 84), light (LED group 85), and communication data for effects. . The liquid crystal relay board 87 is a board that relays connection wiring between the sub control board 72, the projector mechanism 211 constituting the display device 11, and the sub display device 18. Since the projector mechanism 211 and the sub display device 18 have been described above, the description thereof is omitted here.

<主制御回路>
次に、図8を参照して、主制御基板71に実装される主制御回路90の構成について説明する。図8は、パチスロ1の主制御回路90の構成例を示すブロック図である。
<Main control circuit>
Next, the configuration of the main control circuit 90 mounted on the main control board 71 will be described with reference to FIG. FIG. 8 is a block diagram illustrating a configuration example of the main control circuit 90 of the pachislo 1.

主制御回路90は、マイクロプロセッサ91と、クロックパルス発生回路92と、電源管理回路93と、スイッチングレギュレータ94(電源供給手段)とを備える。   The main control circuit 90 includes a microprocessor 91, a clock pulse generation circuit 92, a power management circuit 93, and a switching regulator 94 (power supply means).

マイクロプロセッサ91は、遊技機用のセキュリティ機能付きマイクロプロセッサである。なお、本実施形態のマイクロプロセッサ91では、後述するように、ソースプログラム上で規定可能な該マイクロプロセッサ91に特有の様々な命令コード(例えば、後述の「LDQ」命令等:以下、「メインCPU101専用命令コード」という)が設けられている。本実施形態では、このメインCPU101専用命令コードを用いることにより、処理の効率化やプログラム容量の削減などを実現している。マイクロプロセッサ91の内部構成については、後述の図9を参照して詳述し、マイクロプロセッサ91に設けられているメインCPU101専用命令コードについては、後述の主制御回路が実行する各種処理において詳述する。   The microprocessor 91 is a microprocessor with a security function for gaming machines. In the microprocessor 91 of the present embodiment, as will be described later, various instruction codes (for example, an “LDQ” instruction to be described later) that can be specified on the source program and are unique to the microprocessor 91, and are hereinafter referred to as “main CPU 101”. A special instruction code). In the present embodiment, by using the instruction code dedicated to the main CPU 101, the processing efficiency and the program capacity are reduced. The internal configuration of the microprocessor 91 will be described in detail with reference to FIG. 9 described later, and the instruction code dedicated to the main CPU 101 provided in the microprocessor 91 will be described in detail in various processes executed by the main control circuit described later. I do.

クロックパルス発生回路92は、メインCPU作動用のクロックパルス信号を生成し、該生成したクロックパルス信号をマイクロプロセッサ91に出力する。マイクロプロセッサ91は、入力されたクロックパルス信号に基づいて、制御プログラムを実行する。   The clock pulse generating circuit 92 generates a clock pulse signal for operating the main CPU, and outputs the generated clock pulse signal to the microprocessor 91. The microprocessor 91 executes a control program based on the input clock pulse signal.

電源管理回路93は、電源基板53b(図7参照)から供給される直流12Vの電源電圧の変動を管理する。そして、電源管理回路93は、例えば、電源が投入された際(電源電圧が0Vから起動電圧値(10V)を上回った際)には、リセット信号をマイクロプロセッサ91の「XSRST」端子に出力し、電断が発生した際(電源電圧が12Vから停電電圧値(10.5V)を下回った際)には、電断検知信号をマイクロプロセッサ91の「XINT」端子に出力する。すなわち、電源管理回路93は、電源投入時に、マイクロプロセッサ91にリセット信号(起動信号)を出力する手段(起動手段)、及び、電断発生時に、マイクロプロセッサ91に電断検知信号(停電信号)を出力する手段(停電手段)も兼ねる。   The power supply management circuit 93 manages the fluctuation of the power supply voltage of DC 12V supplied from the power supply board 53b (see FIG. 7). Then, the power management circuit 93 outputs a reset signal to the “XSRST” terminal of the microprocessor 91, for example, when the power is turned on (when the power supply voltage exceeds the starting voltage value (10 V) from 0 V). When a power failure occurs (when the power supply voltage falls below the power failure voltage value (10.5 V) from 12 V), a power failure detection signal is output to the “XINT” terminal of the microprocessor 91. That is, the power management circuit 93 outputs a reset signal (start signal) to the microprocessor 91 when the power is turned on, and outputs a power cut detection signal (power cut signal) to the microprocessor 91 when a power cut occurs. (Power failure means).

スイッチングレギュレータ94は、DC/DC変換回路であり、マイクロプロセッサ91の直流駆動電圧(直流5Vの電源電圧)を生成し、該生成した直流駆動電圧をマイクロプロセッサ91の「VCC」端子に出力する。   The switching regulator 94 is a DC / DC conversion circuit, generates a DC driving voltage (power supply voltage of 5 V DC) of the microprocessor 91, and outputs the generated DC driving voltage to a “VCC” terminal of the microprocessor 91.

<マイクロプロセッサ>
次に、図9を参照して、マイクロプロセッサ91の内部構成について説明する。図9は、マイクロプロセッサ91の内部構成を示すブロック図である。
<Microprocessor>
Next, an internal configuration of the microprocessor 91 will be described with reference to FIG. FIG. 9 is a block diagram showing the internal configuration of the microprocessor 91.

マイクロプロセッサ91は、メインCPU101と、メインROM102(第1記憶手段)と、メインRAM103(第2記憶手段)と、外部バスインターフェース104と、クロック回路105と、リセットコントローラ105と、演算回路107と、乱数回路110と、パラレルポート111と、割込みコントローラ112と、タイマー回路113と、第1シリアル通信回路114と、第2シリアル通信回路115と、を有する。そして、マイクロプロセッサ91を構成するこれらの各部は信号バス116を介して互いに接続されている。   The microprocessor 91 includes a main CPU 101, a main ROM 102 (first storage unit), a main RAM 103 (second storage unit), an external bus interface 104, a clock circuit 105, a reset controller 105, an arithmetic circuit 107, It has a random number circuit 110, a parallel port 111, an interrupt controller 112, a timer circuit 113, a first serial communication circuit 114, and a second serial communication circuit 115. These components constituting the microprocessor 91 are connected to each other via a signal bus 116.

メインCPU101は、クロック回路105で生成されたクロックパルスに基づいて、各種制御プログラムを実行して、遊技動作全般に係る制御を行う。ここで、メインCPU101の制御動作の一例としてリール停止制御について説明する。   The main CPU 101 executes various control programs based on the clock pulse generated by the clock circuit 105, and controls the entire game operation. Here, reel stop control will be described as an example of the control operation of the main CPU 101.

メインCPU101は、リールインデックスを検出してから各リール3L,3C,3L(メインリール)のステッピングモータに対してパルスを出力した回数をカウントする。これにより、メインCPU101は、各リールの回転角度(主に、リールが図柄何個分だけ回転したか)を管理する。なお、リールインデックスとは、リールが一回転したことを示す情報である。このリールインデックスは、例えば、発光部及び受光部を有する光センサと、各リールの所定の位置に設けられ、各メインリールの回転により発光部と受光部との間に介在される検知片とを備えたリール位置検出部(不図示)により検出される。   After detecting the reel index, the main CPU 101 counts the number of times a pulse is output to the stepping motor of each of the reels 3L, 3C, 3L (main reel). Accordingly, the main CPU 101 manages the rotation angle of each reel (mainly, how many symbols the reel has rotated). The reel index is information indicating that the reel has made one rotation. The reel index includes, for example, an optical sensor having a light emitting unit and a light receiving unit, and a detection piece provided at a predetermined position on each reel and interposed between the light emitting unit and the light receiving unit by rotation of each main reel. It is detected by a provided reel position detection unit (not shown).

ここで、各リール3L,3C,3L(メインリール)の回転角度の管理について、具体的に説明する。ステッピングモータに対して出力されたパルスの数は、メインRAM103に設けられたパルスカウンタによって計数される。そして、図柄1つ分の回転に必要な所定回数のパルスの出力がパルスカウンタで計数される毎に、メインRAM103に設けられた図柄カウンタが1ずつ加算される。図柄カウンタは、各リールに応じて設けられている。図柄カウンタの値は、リール位置検出部(不図示)によってリールインデックスが検出されるとクリアされる。   Here, the management of the rotation angle of each of the reels 3L, 3C, 3L (main reel) will be specifically described. The number of pulses output to the stepping motor is counted by a pulse counter provided in the main RAM 103. The symbol counter provided in the main RAM 103 is incremented by one each time the pulse counter outputs a predetermined number of pulses required for rotation of one symbol. The symbol counter is provided for each reel. The value of the symbol counter is cleared when a reel index is detected by a reel position detector (not shown).

すなわち、本実施形態では、図柄カウンタを管理することにより、リールインデックスが検出されてから図柄何個分の回転が行われたのかを管理する。したがって、各リールの各図柄の位置は、リールインデックスが検出される位置を基準として検出される。   That is, in the present embodiment, by managing the symbol counter, it is managed how many symbols have been rotated since the reel index was detected. Therefore, the position of each symbol on each reel is detected based on the position where the reel index is detected.

メインROM102には、メインCPU101により実行される各種制御プログラム、各種データテーブル、副制御回路200に対して各種制御指令(コマンド)を送信するためのデータ等が記憶される。メインRAM103には、制御プログラムの実行により決定された内部当籤役等の各種データを格納する格納領域が設けられる。なお、メインROM102及びメインRAM103の内部構成(メモリーマップ)については、後述の図12を参照して詳述する。   The main ROM 102 stores various control programs executed by the main CPU 101, various data tables, data for transmitting various control commands (commands) to the sub control circuit 200, and the like. The main RAM 103 is provided with a storage area for storing various data such as an internal winning combination determined by executing the control program. The internal configuration (memory map) of the main ROM 102 and the main RAM 103 will be described later in detail with reference to FIG.

外部バスインターフェース104は、マイクロプロセッサ91の外部に設けられた各種構成部(例えば、各リール等)が接続された外部信号バス(不図示)と、マイクロプロセッサ104とを電気的に接続するためのインターフェース回路である。クロック回路105は、例えば分周器(不図示)等を含んで構成され、クロックパルス発生回路92から入力されたCPU作動用のクロックパルス信号を、その他の構成部(例えば、タイマー回路113)で使用される周波数のクロックパルス信号に変換する。なお、クロック回路105で生成されたクロックパルス信号は、リセットコントローラ106にも出力される。   The external bus interface 104 is used to electrically connect the microprocessor 104 to an external signal bus (not shown) to which various components (for example, respective reels) provided outside the microprocessor 91 are connected. An interface circuit. The clock circuit 105 includes, for example, a frequency divider (not shown) and the like. The clock circuit 105 receives the clock pulse signal for operating the CPU input from the clock pulse generation circuit 92 by using other components (for example, the timer circuit 113). It is converted into a clock pulse signal of the frequency used. Note that the clock pulse signal generated by the clock circuit 105 is also output to the reset controller 106.

リセットコントローラ106は、電源管理回路93から入力されたリセット信号に基づいて、IAT(Illegal Address Trap)やWDT(watchdog timer)のリセットを行う。演算回路107は、乗算回路及び除算回路を含んで構成される。例えば、ソースプログラム上において、後述する「MUL(乗算)」命令(後述の図93B参照)を実行するときには、演算回路107がこの「MUL」命令に基づく乗算処理を実行する。   The reset controller 106 resets an IAT (Illegal Address Trap) and a WDT (watchdog timer) based on a reset signal input from the power management circuit 93. The operation circuit 107 includes a multiplication circuit and a division circuit. For example, when executing a later-described “MUL (multiplication)” instruction (see FIG. 93B described later) on the source program, the arithmetic circuit 107 executes a multiplication process based on the “MUL” instruction.

乱数回路110は、予め定められた範囲の乱数(例えば、0〜65535又は0〜255)を発生させる。また、図示しないが、乱数回路110は、2バイトのハードラッチ乱数を得るための乱数レジスタ0と、2バイトのソフトラッチ乱数を得るための乱数レジスタ1〜3と、1バイトのソフトラッチ乱数を得るための乱数レジスタ4〜7とで構成されている。なお、メインCPU101は、乱数回路110で発生させた所定範囲の乱数の中から1つの値を、例えば内部抽籤用の乱数値として抽出する。パラレルポート111は、マイクロプロセッサ91と、マイクロプロセッサ91の外部に設けられた各種回路(例えば、電源管理回路93等)との間で入出力される信号のポート(メモリーマップI/O)である。また、パラレルポート111は、乱数回路110及び割込みコントローラ112にも接続される。スタートスイッチ79はパラレルポート111のPI0〜PI4のいずれかの入力ポートに接続され、スタートスイッチ79がオン状態になったタイミング(オンエッジ)で、パラレルポート111から乱数回路110の乱数レジスタ0へラッチ信号が出力される。そして、乱数回路110では、ラッチ信号が入力されることにより乱数レジスタ0がラッチされ、2バイトのハードラッチ乱数が取得される。   The random number circuit 110 generates a random number in a predetermined range (for example, 0 to 65535 or 0 to 255). Although not shown, the random number circuit 110 stores a random number register 0 for obtaining a 2-byte hard latch random number, random number registers 1 to 3 for obtaining a 2-byte soft latch random number, and a 1-byte soft latch random number. It comprises random number registers 4 to 7 for obtaining. The main CPU 101 extracts one value from random numbers in a predetermined range generated by the random number circuit 110, for example, as a random number value for internal lottery. The parallel port 111 is a port (memory map I / O) for signals input / output between the microprocessor 91 and various circuits (for example, the power management circuit 93) provided outside the microprocessor 91. . The parallel port 111 is also connected to a random number circuit 110 and an interrupt controller 112. The start switch 79 is connected to one of the input ports PI0 to PI4 of the parallel port 111, and the latch signal is sent from the parallel port 111 to the random number register 0 of the random number circuit 110 at the timing when the start switch 79 is turned on (on edge). Is output. Then, in the random number circuit 110, the random number register 0 is latched by the input of the latch signal, and a 2-byte hard latch random number is obtained.

割込みコントローラ112は、パラレルポート111を介して電源管理回路93から入力される電断検知信号、又は、タイマー回路113から1.1172ms周期で入力されるタイムアウト信号に基づいて、メインCPU101による割込処理の実行タイミングを制御する。電源管理回路93から電断検知信号が入力された場合、又は、タイマー回路113からタイムアウト信号が入力された場合には、割込みコントローラ112は、割込処理開始指令を示す割込要求信号をメインCPU101に出力する。メインCPU101は、タイマー回路103からのタイムアウト信号に応じて割込みコントローラ112から入力される割込要求信号に基づいて、入力ポートチェック処理、リール制御処理、通信データ送信処理、7セグLED駆動処理、タイマー更新処理等の各種割込処理(後述の図158参照)を行う。   The interrupt controller 112 performs an interrupt process by the main CPU 101 based on a power failure detection signal input from the power management circuit 93 via the parallel port 111 or a timeout signal input at a period of 1.1172 ms from the timer circuit 113. Control the execution timing. When a power interruption detection signal is input from the power management circuit 93 or a time-out signal is input from the timer circuit 113, the interrupt controller 112 sends an interrupt request signal indicating an interrupt processing start command to the main CPU 101. Output to The main CPU 101 performs an input port check process, a reel control process, a communication data transmission process, a 7-segment LED drive process, a timer, based on an interrupt request signal input from the interrupt controller 112 in response to a timeout signal from the timer circuit 103. Various interrupt processing such as update processing (see FIG. 158 described later) is performed.

タイマー回路113(PTC)は、クロック回路105で生成されたクロックパルス信号(メインCPU作動用のクロックパルス信号を分周器(不図示)で分周された周波数のクロックパルス信号)で動作する(経過時間をカウントする)。そして、タイマー回路113は、1.1172msecの周期で割込みコントローラ112にタイムアウト信号(トリガー信号)を出力する。   The timer circuit 113 (PTC) operates on a clock pulse signal generated by the clock circuit 105 (a clock pulse signal having a frequency obtained by dividing a clock pulse signal for operating the main CPU by a frequency divider (not shown)) ( Count elapsed time). Then, the timer circuit 113 outputs a timeout signal (trigger signal) to the interrupt controller 112 at a period of 1.1172 msec.

第1シリアル通信回路114は、主制御基板71から副制御基板72にデータ(各種制御指令(コマンド))を送信する際のシリアル送信動作を制御する回路である。第2シリアル通信回路115は、主制御基板71から試験機用第2インターフェースボード302にデータを送信する際のシリアル送信動作を制御する回路である。   The first serial communication circuit 114 is a circuit that controls a serial transmission operation when transmitting data (various control commands (commands)) from the main control board 71 to the sub control board 72. The second serial communication circuit 115 is a circuit that controls a serial transmission operation when data is transmitted from the main control board 71 to the second interface board 302 for a tester.

<副制御回路>
次に、図10を参照して、副制御基板72に実装される副制御回路200(副制御手段)の構成について説明する。図10は、パチスロ1の副制御回路200の構成例を示すブロック図である。
<Sub-control circuit>
Next, the configuration of the sub-control circuit 200 (sub-control unit) mounted on the sub-control board 72 will be described with reference to FIG. FIG. 10 is a block diagram illustrating a configuration example of the sub-control circuit 200 of the pachi-slot 1.

副制御回路200は、主制御回路90と電気的に接続されており、主制御回路90から送信されるコマンドに基づいて演出内容の決定や実行等の処理を行う。副制御回路200は、基本的に、サブCPU201、サブRAM202、レンダリングプロセッサ203、描画用RAM204、ドライバ205を含んで構成される。   The sub-control circuit 200 is electrically connected to the main control circuit 90, and performs processing such as determination and execution of effect contents based on a command transmitted from the main control circuit 90. The sub control circuit 200 basically includes a sub CPU 201, a sub RAM 202, a rendering processor 203, a drawing RAM 204, and a driver 205.

なお、サブCPU201は、ロムカートリッジ基板86に接続される。ドライバ205は、液晶中継基板87に接続される。すなわち、ドライバ205は、液晶中継基板87を介してプロジェクタ機構211及びサブ表示装置18に接続される。   The sub CPU 201 is connected to the ROM cartridge substrate 86. The driver 205 is connected to the liquid crystal relay board 87. That is, the driver 205 is connected to the projector mechanism 211 and the sub-display device 18 via the liquid crystal relay board 87.

サブCPU201は、主制御回路90から送信されたコマンドに応じて、ロムカートリッジ基板86に記憶されている制御プログラムに従い、映像、音、光の出力の制御を行う。ロムカートリッジ基板86は、基本的に、プログラム記憶領域とデータ記憶領域とによって構成される。   The sub CPU 201 controls output of video, sound, and light in accordance with a control program stored in the ROM cartridge substrate 86 in response to a command transmitted from the main control circuit 90. The ROM cartridge substrate 86 basically includes a program storage area and a data storage area.

プログラム記憶領域には、サブCPU201が実行する制御プログラムが記憶される。例えば、制御プログラムには、主制御回路90との通信を制御するための主基板通信タスクや、演出用の乱数値を抽出し、演出内容(演出データ)の決定及び登録を行うための演出登録タスクを実行するための各種プログラムが含まれる。また、制御プログラムには、決定した演出内容に基づいて表示装置11による映像の表示を制御する描画制御タスク、LED群85等の光源による光の出力を制御するランプ制御タスク、スピーカ群84による音の出力を制御する音声制御タスク等を実行するための各種プログラムも含まれる。   A control program executed by the sub CPU 201 is stored in the program storage area. For example, the control program includes a main board communication task for controlling communication with the main control circuit 90 and an effect registration for extracting random number values for effect, determining and registering effect contents (effect data). Various programs for executing tasks are included. Further, the control program includes a drawing control task for controlling display of an image on the display device 11 based on the determined effect contents, a lamp control task for controlling light output by a light source such as the LED group 85, and a sound from the speaker group 84. Various programs for executing a voice control task or the like for controlling the output of the program are also included.

データ記憶領域には、各種データテーブルを記憶する記憶領域、各演出内容を構成する演出データを記憶する記憶領域、映像の作成に関するアニメーションデータを記憶する記憶領域が含まれる。また、データ記憶領域には、BGMや効果音に関するサウンドデータを記憶する記憶領域、光の点消灯のパターンに関するランプデータを記憶する記憶領域等も含まれる。   The data storage area includes a storage area for storing various data tables, a storage area for storing effect data constituting each effect content, and a storage area for storing animation data related to video creation. The data storage area also includes a storage area for storing sound data relating to BGM and sound effects, a storage area for storing lamp data relating to a light on / off pattern, and the like.

サブRAM202には、決定された演出内容や演出データを登録する格納領域や、主制御回路90から送信されるサブフラグ(内部当籤役)等の各種データを格納する格納領域が設けられる。   The sub RAM 202 is provided with a storage area for registering the determined effect contents and effect data, and a storage area for storing various data such as a sub flag (internal winning combination) transmitted from the main control circuit 90.

サブCPU201、レンダリングプロセッサ203、描画用RAM(フレームバッファを含む)204及びドライバ205は、演出内容により指定されたアニメーションデータに従って映像を作成し、作成した映像を表示装置11(プロジェクタ機構211)及び/又はサブ表示装置18に表示させる。なお、表示装置11(プロジェクタ機構211)及びサブ表示装置18は、副制御基板72により、それぞれ個別に制御される。   The sub CPU 201, the rendering processor 203, the drawing RAM (including the frame buffer) 204, and the driver 205 create an image according to the animation data specified by the contents of the effect, and display the created image on the display device 11 (projector mechanism 211) and / or Alternatively, it is displayed on the sub display device 18. The display device 11 (projector mechanism 211) and the sub-display device 18 are individually controlled by the sub-control board 72.

また、サブCPU201は、演出内容により指定されたサウンドデータに従ってBGMなどの音をスピーカ群84により出力させる。また、サブCPU201は、演出内容により指定されたランプデータに従ってLED群85の点灯及び消灯を制御する。   Further, the sub CPU 201 causes the speaker group 84 to output sounds such as BGM according to the sound data designated by the effect contents. Further, the sub CPU 201 controls turning on and off of the LED group 85 according to the lamp data specified by the effect contents.

<メインCPUが有する各種レジスタ>
次に、図11を参照しながら、メインCPU101が有する各種レジスタについて説明する。なお、図11は、メインCPU101に含まれる各種レジスタの概略構成図である。
<Various registers of main CPU>
Next, various registers of the main CPU 101 will be described with reference to FIG. FIG. 11 is a schematic configuration diagram of various registers included in the main CPU 101.

メインCPU101は、メイン・レジスタとして、アキュームレータA(以下、「Aレジスタ」という)、フラグ・レジスタF(フラグレジスタ)、汎用レジスタB(以下、「Bレジスタ」という)、汎用レジスタC(以下、「Cレジスタ」という)、汎用レジスタD(以下、「Dレジスタ」という)、汎用レジスタE(以下、「Eレジスタ」という)、汎用レジスタH(以下、「Hレジスタ」という)及び汎用レジスタL(以下、「Lレジスタ」という)を有する。また、メインCPU101は、サブ・レジスタとして、アキュームレータA′、フラグ・レジスタF′、汎用レジスタB′、汎用レジスタC′、汎用レジスタD′、汎用レジスタE′、汎用レジスタH′及び汎用レジスタL′を汎用レジスタとして有する。なお、各レジスタは、1バイトのレジスタで構成される。   The main CPU 101 includes, as main registers, an accumulator A (hereinafter, referred to as “A register”), a flag register F (flag register), a general-purpose register B (hereinafter, referred to as “B register”), and a general-purpose register C (hereinafter, “ C register), general purpose register D (hereinafter referred to as "D register"), general purpose register E (hereinafter referred to as "E register"), general purpose register H (hereinafter referred to as "H register"), and general purpose register L (hereinafter referred to as "H register"). , "L register"). The main CPU 101 also includes, as sub registers, an accumulator A ', a flag register F', a general purpose register B ', a general purpose register C', a general purpose register D ', a general purpose register E', a general purpose register H ', and a general purpose register L'. As a general-purpose register. Each register is composed of a 1-byte register.

また、本実施形態では、BレジスタとCレジスタとをペアレジスタ(以下、「BCレジスタ」という)として用い、DレジスタとEレジスタとをペアレジスタ(以下、「DEレジスタ」という)として用いる。さらに、本実施形態では、HレジスタとLレジスタとをペアレジスタ(以下、「HLレジスタ」という)として用いる。   In this embodiment, the B register and the C register are used as a pair register (hereinafter, referred to as a “BC register”), and the D register and the E register are used as a pair register (hereinafter, referred to as a “DE register”). Further, in the present embodiment, the H register and the L register are used as a pair register (hereinafter, referred to as “HL register”).

フラグ・レジスタF,F′の各ビットには、図11に示すように、演算処理の結果等を示す所定のフラグ情報がセットされる。例えばビット6(D6)には、演算結果の判定処理において演算結果が「0」であるか否かを示すデータ(ゼロフラグ)がセットされる。具体的には、演算結果が「0」である場合、ビット6にデータ「1」がセットされ、演算結果が「0」でない場合には、ビット6にデータ「0」がセットされる。そして、演算結果の判定処理では、メインCPU101は、ビット6のデータ「0」/「1」を参照して判定(YES/NO)を行う。   As shown in FIG. 11, predetermined flag information indicating the result of the arithmetic processing and the like is set in each bit of the flag registers F and F '. For example, data (zero flag) indicating whether or not the operation result is “0” in the operation result determination process is set in bit 6 (D6). Specifically, when the operation result is “0”, data “1” is set in bit 6, and when the operation result is not “0”, data “0” is set in bit 6. Then, in the calculation result determination process, the main CPU 101 makes a determination (YES / NO) with reference to the bit 6 data “0” / “1”.

また、メインCPU101は、拡張レジスタQ(以下、「Qレジスタ」という)を有する。Qレジスタは、1バイトのレジスタで構成される。なお、本実施形態では、後述の各種処理フローの中で説明するように、ソースプログラム上において、このQレジスタを用いてアドレス指定を行う各種メインCPU101専用命令コードが設けられており、この命令コードの使用により、処理の効率化やメインROM102の容量削減などを実現している。なお、Qレジスタを用いてアドレス指定を行う各種メインCPU101専用命令コードでは、Qレジスタには、アドレスの上位側のアドレスデータ(アドレス値)が格納される。なお、Qレジスタには、メインCPU101のリセット直後に、初期値として「F0H」がセットされる。また、Qレジスタを用いた「LD Q,n(8ビットデータ)」命令において、「n」に任意の1バイトのデータをセットして該命令を実行することにより、Qレジスタの値を変更することができる。   Further, the main CPU 101 has an extension register Q (hereinafter, referred to as “Q register”). The Q register is composed of a 1-byte register. In the present embodiment, as will be described later in various processing flows, instruction codes dedicated to various main CPUs 101 for specifying addresses using the Q register are provided on the source program. , The efficiency of processing and the capacity of the main ROM 102 are reduced. In addition, in various instruction codes dedicated to the main CPU 101 for specifying an address using the Q register, the upper register address data (address value) of the address is stored in the Q register. Note that “F0H” is set in the Q register as an initial value immediately after the main CPU 101 is reset. Also, in the “LD Q, n (8-bit data)” instruction using the Q register, the value of the Q register is changed by setting an arbitrary 1-byte data in “n” and executing the instruction. be able to.

さらに、メインCPU101は、1バイトのレジスタで構成された、インタラプト・ページアドレス・レジスタI及びメモリ・リフレッシュ・レジスタR、並びに、2バイトのレジスタで構成された、インデックス・レジスタIX、インデックス・レジスタIY、スタックポインタSP及びプログラムカウンタPCを専用レジスタとして有する。   Further, the main CPU 101 includes an interrupt page address register I and a memory refresh register R composed of 1-byte registers, and an index register IX and an index register IY composed of 2-byte registers. , A stack pointer SP and a program counter PC as dedicated registers.

<メインROM及びメインRAMの内部構成(メモリマップ)>
次に、図12A〜図12Cを参照しながら、主制御回路90(マイクロプロセッサ91)に含まれるメインROM102及びメインRAM103の内部構成(以下「メモリマップ」という)について説明する。なお、図12Aは、メモリ全体のメモリマップを示す図であり、図12Bは、メインROM102のメモリマップを示す図であり、図12Cは、メインRAM103のメモリマップを示す図である。
<Internal Configuration of Main ROM and Main RAM (Memory Map)>
Next, an internal configuration of the main ROM 102 and the main RAM 103 (hereinafter, referred to as a “memory map”) included in the main control circuit 90 (microprocessor 91) will be described with reference to FIGS. 12A to 12C. FIG. 12A is a diagram showing a memory map of the entire memory, FIG. 12B is a diagram showing a memory map of the main ROM 102, and FIG. 12C is a diagram showing a memory map of the main RAM 103.

主制御回路90(マイクロプロセッサ91)が備えるメモリ全体のメモリマップでは、図12Aに示すように、アドレスの先頭(0000H)側から、メインROM102のメモリ領域、メインRAM103のメモリ領域、内蔵レジスタエリア及びXCSデコードエリアが、不使用領域を間に挟んでこの順で、それぞれ所定のアドレスに配置される。   In the memory map of the entire memory provided in the main control circuit 90 (microprocessor 91), as shown in FIG. 12A, the memory area of the main ROM 102, the memory area of the main RAM 103, the internal register area, The XCS decode areas are arranged at predetermined addresses in this order with the non-use area interposed therebetween.

メインROM102のメモリマップでは、図12Bに示すように、メインROM102のアドレスの先頭(0000H)側から、プログラムエリア、データエリア、規定外エリア、商標記録エリア、プログラム管理エリア及びセキュリティ設定エリアが、この順で、それぞれ所定のアドレスに配置される。   In the memory map of the main ROM 102, as shown in FIG. 12B, a program area, a data area, a non-standard area, a trademark recording area, a program management area, and a security setting area are arranged from the top (0000H) of the address of the main ROM 102. In this order, they are arranged at predetermined addresses.

なお、プログラムエリアには、遊技者により実施される遊技の遊技性に関連する各種制御処理において、メインCPU101により実行される各種処理の制御プログラムが記憶される。データエリアには、遊技者により実施される遊技の遊技性に関連する各種制御処理において、メインCPU101により使用される各種データ(例えば、内部抽籤テーブル等のデータテーブル、副制御回路42に対して各種制御指令(コマンド)を送信するためのデータ等)が記憶される。すなわち、プログラムエリアとデータエリアとからなる遊技用ROM領域(遊技用記憶領域)には、遊技店で遊技者が実際に行う遊技の遊技性に関連する制御処理(遊技性に関する処理)に必要な各種プログラム及び各種データが格納される。   In the program area, control programs for various processes executed by the main CPU 101 in various control processes related to the playability of the game performed by the player are stored. In the data area, various data used by the main CPU 101 (for example, a data table such as an internal lottery table, and various types of data for the sub control circuit 42) in various control processes related to the playability of the game performed by the player. Data for transmitting a control command). In other words, the game ROM area (game storage area) consisting of the program area and the data area is required for the control processing (processing related to the playability) related to the playability of the game actually performed by the player in the amusement store. Various programs and various data are stored.

また、規定外エリアには、遊技者により実施される遊技の遊技性に直接関与しない各種処理(遊技性に影響を与えない処理)の制御プログラム及びデータが記憶される。例えば、パチスロ1の検定試験(試射試験)で使用されるプログラム及びデータ、電断時のチェックサム生成処理や電源復帰時のサムチェック処理などで使用される制御プログラム及びデータ、並びに、不正対策プログラム及びそれに必要なデータ等が、規定外エリアに格納される。   Further, in the non-defined area, control programs and data of various processes not directly related to the playability of the game performed by the player (processes which do not affect the playability) are stored. For example, programs and data used in a pachislot 1 verification test (test shot test), control programs and data used in a checksum generation process at the time of power failure or a sum check process at the time of power restoration, and an anti-fraud program And the data necessary for it are stored in the non-defined area.

メインRAM103のメモリマップでは、図12Cに示すように、メインRAM103のアドレスの先頭(F000H)側から、遊技用RAM領域(所定格納領域、遊技用一時記憶領域)及び規定外RAM領域(規定外一時記憶領域)が、この順で、それぞれ所定のアドレスに配置される。   In the memory map of the main RAM 103, as shown in FIG. 12C, from the top (F000H) side of the address of the main RAM 103, a game RAM area (predetermined storage area, game temporary storage area) and a non-standard RAM area (non-standard temporary area) Storage areas) are arranged at predetermined addresses in this order.

遊技用RAM領域には、遊技者により実施される遊技の遊技性に関連する制御プログラムの実行により決定された例えば内部当籤役等の各種データを一時的に格納する作業領域及びスタックエリアが設けられる。そして、各種データのそれぞれは、遊技用RAM領域内の所定アドレスの作業領域に格納される。   The game RAM area is provided with a work area and a stack area for temporarily storing various data such as an internal winning combination determined by execution of a control program related to the playability of the game performed by the player. . Each of the various data is stored in a work area at a predetermined address in the game RAM area.

また、規定外RAM領域には、遊技者により実施される遊技の遊技性に直接関与しない各種処理の作業領域となる規定外作業領域と、規定外スタックとが設けられる。本実施形態では、この規定外RAM領域を使用して、例えばサムチェック処理等の遊技者により実施される遊技の遊技性に直接関与しない各種処理が実行される。   In the non-defined RAM area, a non-defined work area serving as a work area for various processes not directly related to the playability of a game performed by a player and a non-defined stack are provided. In the present embodiment, various processes not directly related to the playability of the game performed by the player, such as a sum check process, are executed using the non-defined RAM area.

上述のように、本実施形態のパチスロ1では、メインROM102内において、遊技者により実施される遊技の遊技性に直接関与しない各種処理に使用される各種プログラム及び各種データ(テーブル)を、遊技用ROM領域とは異なるアドレスに配置された規定外ROM領域(規定外記憶領域)に格納する。また、そのような遊技者により実施される遊技の遊技性に直接関与しない各種処理は、メインRAM103内において、遊技用RAM領域とは異なるアドレスに配置された規定外RAM領域を使用して行われる。   As described above, in the pachislo 1 of the present embodiment, in the main ROM 102, various programs and various data (tables) used for various processes not directly related to the playability of the game performed by the player are stored in the main ROM 102. The data is stored in a non-defined ROM area (non-defined storage area) arranged at an address different from the ROM area. In addition, various processes that are not directly related to the playability of the game performed by the player are performed in the main RAM 103 by using the non-defined RAM area arranged at an address different from the game RAM area. .

このようなメインROM102の構成では、従来の規則上においてプログラム等の配置不可とされていたROM領域(規定外ROM領域)に、遊技者が実際に行う遊技そのものには不要なプログラム及びデータを配置することができる。それゆえ、本実施形態では、遊技用ROM領域の容量の圧迫を回避することができる。   In such a configuration of the main ROM 102, programs and data that are unnecessary for the game itself to be actually played by the player are placed in a ROM area (a non-defined ROM area) in which a program or the like cannot be arranged according to the conventional rules. can do. Therefore, in the present embodiment, it is possible to avoid pressure on the capacity of the gaming ROM area.

<遊技状態の遷移フロー>
次に、図13及び図14を参照しながら、本実施形態のパチスロ1の主制御回路90(メインCPU101)により管理される各種遊技状態及びその遷移フローについて説明する。なお、図13Aは、パチスロ1の基本的な遊技状態の遷移フロー図であり、図13Bは、その遊技状態の移行条件をまとめた表である。また、図14Aは、報知(ART)機能の作動の有無を考慮した遊技状態の遷移フロー図であり、図14Bは、その遊技状態の移行条件をまとめた表である。
<Game state transition flow>
Next, various game states managed by the main control circuit 90 (main CPU 101) of the pachi-slot 1 of the present embodiment and their transition flows will be described with reference to FIGS. FIG. 13A is a transition flow chart of the basic gaming state of the pachislot 1, and FIG. 13B is a table summarizing the transition conditions of the gaming state. FIG. 14A is a transition flow diagram of the gaming state in consideration of the presence / absence of the operation of the notification (ART) function, and FIG. 14B is a table summarizing the transition conditions of the gaming state.

[基本的な遊技状態の遷移フロー]
本実施形態のパチスロ1では、ボーナスゲームの種類として、ビッグボーナス(以下、「BB」と記す)が設けられる。BBは、第1種特別役物と呼ばれるレギュラーボーナス(以下、「RB」と記す)に係る役物連続作動装置であり、RBを連続して作動させる。
[Basic game state transition flow]
In the pachislo 1 of the present embodiment, a big bonus (hereinafter, referred to as “BB”) is provided as a type of bonus game. BB is an accessory continuous operation device related to a regular bonus (hereinafter referred to as “RB”) called a first-class special accessory, and continuously operates RB.

それゆえ、本実施形態では、主制御回路90は、ボーナス役の当籤/作動(入賞)の有無に基づいて遊技状態を管理する。具体的には、図13Aに示すように、主制御回路90は、ボーナス役(後述の名称「F_BB1」,「F_BB2」の内部当籤役)の当籤/作動(入賞)の有無に基づいて、「ボーナス非当籤状態」、「フラグ間状態」及び「ボーナス状態」と称する3種類の遊技状態を管理する。   Therefore, in the present embodiment, the main control circuit 90 manages the gaming state based on the presence / absence of winning / operating (winning) of the bonus combination. More specifically, as shown in FIG. 13A, the main control circuit 90 determines whether or not a bonus combination (internal winning combination of names “F_BB1” and “F_BB2” described later) has been won / activated (winning). It manages three types of gaming states called a bonus non-winning state, an inter-flag state, and a bonus state.

なお、ボーナス非当籤状態は、ボーナスに非当籤であり、かつ、ボーナスが作動(入賞)していない状態であり、ボーナス状態は、ボーナスが作動している状態である。また、本実施形態では、ボーナス役が内部当籤役として決定されると、ボーナスが入賞するまで複数回の遊技に渡りボーナス役が内部当籤役として持ち越された状態が発生する。フラグ間状態は、ボーナス役が内部当籤役として持ち越されている状態、すなわち、ボーナス役が当籤し、かつ、ボーナスが作動していない状態である。   The bonus non-winning state is a state where the bonus is not won and the bonus is not activated (winning), and the bonus state is a state where the bonus is activated. Further, in the present embodiment, when the bonus combination is determined as the internal winning combination, a state occurs in which the bonus combination is carried over as the internal winning combination over a plurality of games until the bonus is won. The inter-flag state is a state in which the bonus combination is carried over as an internal winning combination, that is, a state in which the bonus combination is won and the bonus is not activated.

なお、ボーナス役の当籤の有無は、メインRAM103に設けられる後述の当り要求フラグ格納領域(後述の図28〜図30参照)及び持越役格納領域(後述の図31参照)に格納されるデータに基づいて管理される。また、ボーナスの作動(入賞)の有無は、メインRAM103に設けられる後述の遊技状態フラグ格納領域(後述の図32参照)に格納されるデータに基づいて管理される。   The presence or absence of a bonus combination is determined by data stored in a hit request flag storage area (see FIGS. 28 to 30 described later) and a carryover combination storage area (see FIG. 31 described later) provided in the main RAM 103. It is managed based on. Whether or not a bonus operation (winning) is performed is managed based on data stored in a later-described gaming state flag storage area (see FIG. 32 described later) provided in the main RAM 103.

また、本実施形態では、図13Aに示すように、ボーナスが作動していない遊技状態(ボーナス非当籤状態及びフラグ間状態)において、リプレイに係る内部当籤役の種別及びその当籤確率が互いに異なる、RT0遊技状態〜RT5遊技状態の6種類の状態(以下、それぞれ「RT0状態」〜「RT5状態」という)が設けられる。なお、RT0状態、RT2状態及びRT5状態は、リプレイ役が内部当籤役として決定される確率が低確率となる遊技状態であり、RT1状態はリプレイ役が内部当籤役として決定される確率が中程度の中確率となる遊技状態である。また、RT3状態及びRT4状態は、リプレイ役が内部当籤役として決定される確率が高確率となる遊技状態である。なお、本実施形態では、ボーナス非当籤状態のRT状態は、RT0状態〜RT4状態のいずれかとなり、フラグ間状態のRT状態はRT5状態となる。   In the present embodiment, as shown in FIG. 13A, in the gaming state in which the bonus is not operated (the bonus non-winning state and the state between the flags), the type of the internal winning combination related to the replay and the winning probability are different from each other. There are provided six types of states from an RT0 gaming state to an RT5 gaming state (hereinafter, referred to as “RT0 state” to “RT5 state”, respectively). The RT0 state, the RT2 state, and the RT5 state are gaming states in which the probability that the replay combination is determined as the internal winning combination is low, and the RT1 state is that the probability that the replay combination is determined as the internal winning combination is medium. Is a game state with a medium probability. The RT3 state and the RT4 state are gaming states in which the probability that the replay combination is determined as the internal winning combination is high. In the present embodiment, the RT state in the bonus non-winning state is any one of the RT0 state to the RT4 state, and the RT state in the inter-flag state is the RT5 state.

それゆえ、本実施形態では、主制御回路90は、ボーナスが作動していない遊技状態(ボーナス非当籤状態及びフラグ間状態)において、さらに、リプレイに係る内部当籤役の種別及びその当籤確率に基づいて、RT1状態〜RT5状態の6種類の状態も管理する。   Therefore, in the present embodiment, in the gaming state where the bonus is not operated (the bonus non-winning state and the state between the flags), the main control circuit 90 further determines the internal winning combination related to the replay and the winning probability thereof. Thus, six types of statuses, that is, the RT1 status to the RT5 status are also managed.

なお、RT0状態〜RT5状態は、メインRAM103に設けられる後述の遊技状態フラグ格納領域(後述の図32参照)に格納されるデータに基づいて管理される。具体的には、本実施形態のパチスロ1では、RT1状態フラグ〜RT5状態フラグの5つのRT状態を示すフラグが設けられ、これらのフラグのオン/オフ状態をメインRAM103により管理することによりRT状態が管理される。そして、主制御回路90は、オン状態であるRT状態フラグに対応するRT状態を現在のRT状態として特定する。なお、全てのRT状態フラグがオフ状態である場合には、主制御回路90は、現在のRT状態がRT0状態であると特定する。   The RT0 state to the RT5 state are managed based on data stored in a later-described game state flag storage area (see FIG. 32 described later) provided in the main RAM 103. Specifically, the pachislo 1 of the present embodiment is provided with flags indicating five RT states, that is, an RT1 state flag to an RT5 state flag. The on / off states of these flags are managed by the main RAM 103 so that the RT state is controlled. Is managed. Then, the main control circuit 90 specifies the RT state corresponding to the RT state flag that is in the ON state as the current RT state. When all the RT state flags are in the OFF state, the main control circuit 90 specifies that the current RT state is the RT0 state.

図13A及び13Bに示すように、ボーナス非当籤状態においてボーナス役(後述の名称「F_BB1」,「F_BB2」の内部当籤役)が内部当籤役として決定されると(移行条件(1)が成立すると)、主制御回路90は、遊技状態をボーナス非当籤状態からフラグ間状態に移行させる。また、フラグ間状態においてボーナス役が入賞すると(移行条件(2)が成立すると)、主制御回路90は、遊技状態をフラグ間状態からボーナス状態に移行させる。   As shown in FIGS. 13A and 13B, when a bonus combination (internal winning combinations of names “F_BB1” and “F_BB2” described later) is determined as an internal winning combination in the bonus non-winning state (if the transition condition (1) is satisfied). The main control circuit 90 shifts the gaming state from the bonus non-winning state to the flag state. When the bonus combination is won in the inter-flag state (when the transition condition (2) is satisfied), the main control circuit 90 transitions the gaming state from the inter-flag state to the bonus state.

また、ボーナス状態において規定枚数(216枚)を超えるメダルが払い出され、ボーナス状態が終了すると(移行条件(3)が成立すると)、主制御回路90は、遊技状態をボーナス状態からRT1状態(ボーナス非当籤状態)に移行させる。   Further, when medals exceeding the specified number (216) are paid out in the bonus state and the bonus state ends (if the transition condition (3) is satisfied), the main control circuit 90 changes the gaming state from the bonus state to the RT1 state ( (Bonus non-winning state).

RT1状態において、20ゲームが経過すると(移行条件(4)が成立すると)、主制御回路90は、遊技状態をRT1状態からRT0状態に移行させる。また、RT1状態において、20ゲームが経過する前に、略称「ベルこぼし目」に係る図柄組合せ(後述の図28参照)が有効ライン上に表示されると(移行条件(5)が成立すると)、主制御回路90は、遊技状態をRT1状態からRT2状態に移行させる。   In the RT1 state, when 20 games have elapsed (when the transition condition (4) is satisfied), the main control circuit 90 transitions the gaming state from the RT1 state to the RT0 state. Further, in the RT1 state, if a symbol combination (refer to FIG. 28 described later) related to the abbreviation “bell spilled eyes” is displayed on the activated line before 20 games elapse (if the transition condition (5) is satisfied). The main control circuit 90 shifts the gaming state from the RT1 state to the RT2 state.

RT0状態において、略称「ベルこぼし目」に係る図柄組合せが有効ライン上に表示されると(移行条件(5)が成立すると)、主制御回路90は、遊技状態をRT0状態からRT2状態に移行させる。RT2状態において、略称「RT3移行リプ」に係る図柄組合せ(後述の図28参照)が有効ライン上に表示されると(移行条件(6)が成立すると)、主制御回路90は、遊技状態をRT2状態からRT3状態に移行させる。   In the RT0 state, when the symbol combination related to the abbreviation "bell spilled eyes" is displayed on the activated line (if the transition condition (5) is satisfied), the main control circuit 90 transitions the gaming state from the RT0 state to the RT2 state. Let it. In the RT2 state, when the symbol combination (refer to FIG. 28 described later) related to the abbreviation “RT3 transition lip” is displayed on the activated line (if the transition condition (6) is satisfied), the main control circuit 90 sets the gaming state. A transition is made from the RT2 state to the RT3 state.

RT3状態において、略称「RT4移行リプ」に係る図柄組合せ(後述の図28参照)が有効ライン上に表示されると(移行条件(7)が成立すると)、主制御回路90は、遊技状態をRT3状態からRT4状態に移行させる。また、RT3状態において、略称「ベルこぼし目」又は「RT2移行リプ」に係る図柄組合せ(後述の図28参照)が有効ライン上に表示されると(移行条件(8)が成立すると)、主制御回路90は、遊技状態をRT3状態からRT2状態に遊技状態を移行させる。さらに、RT4状態において、略称「ベルこぼし目」又は「RT2移行リプ」に係る図柄組合せが有効ライン上に表示されると(移行条件(8)が成立すると)、主制御回路90は、遊技状態をRT4状態からRT2状態に遊技状態を移行させる。   In the RT3 state, when the symbol combination (refer to FIG. 28 described later) related to the abbreviation “RT4 shift lip” is displayed on the activated line (if the shift condition (7) is satisfied), the main control circuit 90 changes the game state. The state is shifted from the RT3 state to the RT4 state. Further, in the RT3 state, when a symbol combination (refer to FIG. 28 described later) relating to the abbreviation “bell spilled eyes” or “RT2 transition lip” is displayed on the activated line (if the transition condition (8) is satisfied), the main The control circuit 90 shifts the gaming state from the RT3 state to the RT2 state. Further, in the RT4 state, when the symbol combination related to the abbreviation "bell spilled eyes" or "RT2 transition lip" is displayed on the activated line (if the transition condition (8) is satisfied), the main control circuit 90 sets the game state The game state is shifted from the RT4 state to the RT2 state.

なお、略称「ベルこぼし目」に係る図柄組合せは、後述の名称「F_3択ベル_1st」、「F_3択ベル_2nd」又は「F_3択ベル_3rd」に係る内部当籤役(小役)が決定され、かつ、停止操作の順序が該小役の種別ごとに定められた押し順に対して不正解であるときに表示される図柄の組合せである(後述の図24参照)。略称「RT2移行リプ」に係る図柄組合せは、後述の名称「F_維持リプ_1st」、「F_維持リプ_2nd」又は「F_維持リプ_3rd」に係る内部当籤役(リプレイ役)が決定され、かつ、停止操作の順序が該リプレイ役の種別ごとに定められた押し順に対して不正解であるときに表示される図柄の組合せである。   In the symbol combination related to the abbreviation “bell spilled eyes”, an internal winning combination (small role) related to a name “F_3 choice bell_1st”, “F_3 choice bell_2nd” or “F_3 choice bell_3rd” to be described later is determined. Further, the combination of symbols is displayed when the order of the stop operation is incorrect for the pressing order determined for each type of the small combination (see FIG. 24 described later). For the symbol combination related to the abbreviation “RT2 shift lip”, an internal winning combination (replay combination) related to a name “F_maintenance lip_1st”, “F_maintenance lip_2nd” or “F_maintenance lip_3rd” to be described later is determined, and This is a combination of symbols displayed when the order of the stop operation is incorrect for the pressing order determined for each type of the replay combination.

略称「RT3移行リプ」に係る図柄組合せは、後述の名称「F_RT3リプ_1st」、「F_RT3リプ_213」、「F_RT3リプ_231」又は「F_RT3リプ_3rd」に係る内部当籤役(リプレイ役)が決定され、かつ、停止操作の順序が該リプレイ役の種別ごとに定められた押し順に対して正解であるときに表示される図柄の組合せである。また、略称「RT4移行リプ」に係る図柄組合せは、後述の名称「F_RT4リプ_123」、「F_RT4リプ_132」、「F_RT4リプ_2nd」又は「F_RT4リプ_3rd」に係る内部当籤役(リプレイ役)が決定され、かつ、停止操作の順序が該リプレイ役の種別ごとに定められた押し順に対して正解であるときに表示される図柄の組合せである。   In the symbol combination related to the abbreviation “RT3 shift lip”, an internal winning combination (replay combination) related to a name “F_RT3 lip — 1st”, “F_RT3 lip — 213”, “F_RT3 lip — 231”, or “F_RT3 lip — 3rd” to be described later is determined. The symbol combination displayed when the order of the stop operation is correct for the pressing order determined for each type of the replay combination. The symbol combination related to the abbreviation “RT4 shift lip” has an internal winning combination (replay role) related to a name “F_RT4 lip — 123”, “F_RT4 lip — 132”, “F_RT4 lip — 2nd”, or “F_RT4 lip — 3rd” described later. This is a combination of symbols that is determined and displayed when the order of the stop operation is correct for the pressing order determined for each type of the replay combination.

[報知(ART)機能の作動の有無を考慮した遊技状態の遷移フロー]
本実施形態では、主制御回路90(メインCPU101)により、遊技者にとって有利な停止操作を報知する機能(ART機能)の作動の有無が決定される。それゆえ、本実施形態では、ボーナス非作動状態においてART機能の作動/非作動状態も遊技状態として管理する。
[Transition flow of game state in consideration of presence / absence of notification (ART) function]
In the present embodiment, the main control circuit 90 (main CPU 101) determines whether or not a function (ART function) of notifying a stop operation advantageous to the player is activated. Therefore, in the present embodiment, the activated / inactivated state of the ART function in the bonus inactivated state is also managed as the gaming state.

本実施形態のパチスロ1では、図14Aに示すように、主制御回路90は、非ボーナス作動状態において、報知(ART)の有無に基づいて「一般遊技状態」と「ART遊技状態」とを別個の遊技状態として管理する。すなわち、報知(ART)の有無を考慮した遊技状態の管理では、図14Aに示すように、主制御回路90は、大きな分類として、「ボーナス状態」、「一般遊技状態」及び「ART遊技状態」の3種類の遊技状態を管理する。   In the pachislo 1 of the present embodiment, as shown in FIG. 14A, in the non-bonus operation state, the main control circuit 90 separates the “general game state” and the “ART game state” based on the presence / absence of notification (ART). Is managed as a gaming state. That is, in the management of the game state in consideration of the presence / absence of the notification (ART), as shown in FIG. 14A, the main control circuit 90 classifies the game state into the large categories of “bonus state”, “general game state”, and “ART game state”. The three types of game states are managed.

なお、一般遊技状態は、基本的には、遊技者にとって有利な停止操作の情報を報知しない遊技状態(非ART)であり、遊技者にとって不利な遊技状態である。また、一般遊技状態は、RT0〜RT4状態のいずれかの状態であり、かつ、ART非当籤の遊技状態である。   Note that the general game state is basically a game state (non-ART) in which information of a stop operation advantageous to the player is not notified, and is a game state disadvantageous to the player. The general gaming state is any one of the RT0 to RT4 states, and is an ART non-winning gaming state.

一方、ART遊技状態は、遊技者にとって有利な停止操作の情報を報知する遊技状態であり、遊技者にとって有利な遊技状態である。また、ART遊技状態は、基本的には、RT4状態であり、かつ、ART当籤中の遊技状態である。なお、本実施形態では、ART当籤後、RT状態がRT4状態まで移行すると、ART遊技が開始される。   On the other hand, the ART gaming state is a gaming state in which information of a stop operation advantageous to the player is notified, and is an advantageous gaming state for the player. The ART gaming state is basically an RT4 state and a gaming state in which an ART winning is performed. In this embodiment, after the ART winning, when the RT state shifts to the RT4 state, the ART game is started.

また、本実施形態では、図14Aに示すように、一般遊技状態として、「通常遊技状態」及び「CZ(チャンスゾーン)」と称する2種類の状態が設けられる。   Further, in the present embodiment, as shown in FIG. 14A, two types of states called “normal game state” and “CZ (chance zone)” are provided as the general game state.

通常遊技状態は、遊技者にとって最も不利な遊技状態であるが、通常遊技状態の遊技ではCZへの移行抽籤を行っている。そして、図14A及び14Bに示すように、通常遊技状態の遊技において、CZへの移行抽籤に当籤すると(移行条件(A)が成立すると)、主制御回路90は、遊技状態を、通常遊技状態からCZに移行させる。   The normal game state is the most disadvantageous game state for the player, but in the game in the normal game state, a lottery transition to CZ is performed. Then, as shown in FIGS. 14A and 14B, in the game in the normal game state, when the transfer lottery to CZ is won (when the transfer condition (A) is satisfied), the main control circuit 90 changes the game state to the normal game state. From CZ to CZ.

CZは、ART遊技状態への移行に対する期待度が高い遊技状態(チャンスゾーン)であり、CZ中の遊技ではARTへの移行抽籤が行われている。そして、図14A及び14Bに示すように、CZ中の遊技において、ARTへの移行抽籤に非当籤である場合には(移行条件(B)が成立すると)、主制御回路90は、遊技状態を、CZから通常遊技状態に移行させる。一方、CZ中の遊技において、ARTへの移行抽籤に当籤すると(移行条件(C)が成立すると)、主制御回路90は、遊技状態を、CZからART遊技状態に移行させる。この際、図14Aには示さないが、主制御回路90は、遊技状態を、CZから後述のART準備状態を経由してART遊技状態(後述の通常ART又はCT)に移行させる。   CZ is a gaming state (chance zone) in which the degree of expectation for the transition to the ART gaming state is high, and in the game in CZ, the transition to ART is performed by lottery. Then, as shown in FIGS. 14A and 14B, in the game in CZ, if the transfer lottery to ART is not won (if the transfer condition (B) is satisfied), the main control circuit 90 changes the game state. , CZ to the normal game state. On the other hand, in the game in CZ, when the lottery transition to ART is won (when the transition condition (C) is satisfied), the main control circuit 90 transitions the gaming state from CZ to the ART gaming state. At this time, although not shown in FIG. 14A, the main control circuit 90 shifts the game state from the CZ to the ART game state (normal ART or CT described later) via an ART preparation state described later.

ART遊技状態は、上述のように、ART当籤後にRT状態がRT4状態まで移行すると開始される。なお、図13Aで示したように、RT4状態は、RT0〜RT2状態からRT3状態を経由して移行するので、ART当籤後であってもすぐにART遊技状態が開始されない。そこで、本実施形態のパチスロ1では、ART当籤後からRT状態がRT4状態に移行するまでの期間の遊技状態をART準備状態とする。そして、このART準備状態の遊技では、RT状態をRT4状態に移行させるために必要な停止操作の情報が報知される。   As described above, the ART gaming state is started when the RT state shifts to the RT4 state after the ART winning. As shown in FIG. 13A, the RT4 state shifts from the RT0 to RT2 states via the RT3 state, so that the ART gaming state is not immediately started even after the ART winning. Therefore, in the pachi-slot 1 of the present embodiment, the game state during the period from the winning of the ART to the transition of the RT state to the RT4 state is set to the ART preparation state. Then, in the game in the ART preparation state, information of a stop operation necessary for shifting the RT state to the RT4 state is notified.

また、本実施形態では、図14Aに示すように、ART遊技状態として、遊技性が互いに異なる、「通常ART」及び「CT(上乗せチャンス)」と称する2種類の状態が設けられる。   Further, in the present embodiment, as shown in FIG. 14A, two types of states called “normal ART” and “CT (additional chance)” having different game properties are provided as ART game states.

通常ARTは、所定ゲーム数の期間、遊技者にとって有利な停止操作(例えば、払い出されるメダルの枚数が多い図柄組合せを表示させるための停止操作や、RT4状態を維持するために必要な停止操作)が報知される遊技状態である。また、通常ART中の遊技では、CTへの移行抽籤が行われる。   The normal ART is a stop operation that is advantageous to the player during a predetermined number of games (for example, a stop operation for displaying a symbol combination in which a large number of medals are paid out or a stop operation necessary for maintaining the RT4 state). Is a game state to be notified. In addition, in a game during a normal ART, a lottery for transition to CT is performed.

CTは、遊技者にとって有利な停止操作が報知されるとともに、特定期間(1セット8ゲームの期間)、通常ARTの継続期間を上乗せすることが可能となる遊技状態であり、上乗せチャンスゾーンとして機能する遊技状態である。また、CT中では、通常ARTの継続期間を消化せずに遊技が行われる。なお、CT中の遊技性については、後述の図52A〜52Cを参照して後で詳述する。   The CT is a game state in which a stop operation advantageous to the player is notified and a continuation period of the normal ART can be added for a specific period (a period of one set of 8 games), and functions as an addition chance zone. Is a game state. In addition, during the CT, the game is usually played without exhausting the duration of the ART. In addition, the playability during CT will be described later in detail with reference to FIGS. 52A to 52C.

図14A及び14Bに示すように、通常ART中の遊技において、CTへの移行抽籤に当籤すると(移行条件(D)が成立すると)、主制御回路90は、遊技状態を、通常ARTからCTに遊技状態を移行させる。また、通常ARTにおいて、当該通常ARTの継続期間が終了すると(移行条件(E)が成立すると)、主制御回路90は、遊技状態を、通常ARTから一般遊技状態(通常遊技状態又はCZ)に移行させる。なお、本実施形態では、ゲーム数により通常ARTの継続期間を管理するが、本発明はこれに限定されず、通常ARTの継続期間の管理方法は任意である。例えば、通常ARTの継続期間を、通常ART中に払い出されるメダルの枚数や差枚数により管理してもよいし、通常ART中にメダルの払い出しに影響を与える報知を行った回数(ナビ回数)により管理してもよい。   As shown in FIGS. 14A and 14B, in the game during the normal ART, when the transition lottery to the CT is won (when the transition condition (D) is satisfied), the main control circuit 90 changes the game state from the normal ART to the CT. The game state is shifted. Further, in the normal ART, when the duration of the normal ART ends (when the transition condition (E) is satisfied), the main control circuit 90 changes the gaming state from the normal ART to the general gaming state (normal gaming state or CZ). Migrate. In the present embodiment, the duration of the normal ART is managed based on the number of games. However, the present invention is not limited to this. The method of managing the duration of the normal ART is arbitrary. For example, the duration of the normal ART may be managed by the number of medals paid out during the normal ART or the difference number, or the number of times (navigation times) informing that affects the payout of medals during the normal ART. May be managed.

図14A及び14Bに示すように、CT中の遊技において、CTの継続期間(1セット8ゲーム)が終了すると(移行条件(F)が成立すると)、主制御回路90は、遊技状態を、CTから通常ARTに移行させる。   As shown in FIGS. 14A and 14B, in the game during CT, when the duration of CT (eight games per set) ends (when the transition condition (F) is satisfied), the main control circuit 90 changes the game state to CT. To normal ART.

また、図14Aに示すように、一般遊技状態(通常遊技状態又はCZ)又はART遊技状態(通常ART又はCT)において、ボーナス役が入賞すると(図13A及び13B中で説明した移行条件(2)が成立すると)、主制御回路90は、遊技状態を、一般遊技状態又はART遊技状態からボーナス状態に移行させる。   Further, as shown in FIG. 14A, when the bonus combination is won in the normal game state (normal game state or CZ) or the ART game state (normal ART or CT), the transition condition (2) described in FIGS. 13A and 13B is used. Is established), the main control circuit 90 shifts the gaming state from the general gaming state or the ART gaming state to the bonus state.

ボーナス状態の遊技では、上述のように、ARTへの移行抽籤を行っており、ボーナス状態の遊技において、ARTへの移行抽籤が非当籤である場合には(移行条件(G)が成立すると)、主制御回路90は、遊技状態を、ボーナス状態から一般遊技状態(通常遊技状態又はCZ)に移行させる。ただし、ART遊技状態(通常ART又はCT)からボーナス状態に移行していた場合には、ボーナス状態の遊技においてARTの移行抽籤に非当籤であっても、主制御回路90は、遊技状態を、ボーナス状態からART遊技状態(通常ART又はCT)に移行させる。一方、ボーナス状態の遊技において、ARTへの移行抽籤に当籤すると(移行条件(H)が成立すると)、主制御回路90は、遊技状態を、ボーナス状態からART遊技状態(通常ART又はCT)に移行させる。なお、上述のように、ボーナス状態の終了時には、RT状態がRT1状態に移行するので、ボーナス状態からART遊技状態に遊技状態を移行する場合には、主制御回路90は、遊技状態を、ART準備状態を経由してART遊技状態に移行させる。   In the game in the bonus state, as described above, the lottery for shifting to the ART is performed. In the game in the bonus state, when the lottery for shifting to the ART is non-winning (if the transition condition (G) is satisfied). The main control circuit 90 shifts the gaming state from the bonus state to the normal gaming state (normal gaming state or CZ). However, when the game has shifted from the ART gaming state (normally ART or CT) to the bonus state, the main control circuit 90 sets the gaming state to the bonus state, even if the lottery transition to the ART is not won. The state is shifted from the bonus state to the ART game state (normally ART or CT). On the other hand, in the game in the bonus state, if the transition lottery to the ART is won (the transition condition (H) is satisfied), the main control circuit 90 changes the gaming state from the bonus state to the ART gaming state (normal ART or CT). Migrate. As described above, at the end of the bonus state, the RT state shifts to the RT1 state. Therefore, when shifting the gaming state from the bonus state to the ART gaming state, the main control circuit 90 sets the gaming state to the ART state. A transition is made to the ART gaming state via the preparation state.

<メインROMに記憶されているデータテーブルの構成>
次に、図15〜図27を参照して、メインROM102に記憶されている各種データテーブルの構成について説明する。なお、一般遊技状態中及びART遊技状態中の遊技性(CZ、通常ART,CTの遊技性)に係る各種抽籤で用いられる各種データテーブルについては、別途、各遊技性の説明と一緒に後述する。
<Configuration of data table stored in main ROM>
Next, the configuration of various data tables stored in the main ROM 102 will be described with reference to FIGS. It should be noted that various data tables used in various lotteries relating to the game characteristics (CZ, normal ART, CT game characteristics) in the general game state and the ART game state will be separately described later together with the description of the game characteristics. .

[図柄配置テーブル]
まず、図15を参照して、図柄配置テーブルについて説明する。図柄配置テーブルは、左リール3L、中リール3C及び右リール3Rのそれぞれの回転方向における各図柄の位置と、各位置に配置された図柄の種類を特定するデータ(以下、図柄コード(図15中の図柄コード表を参照)という)との対応関係を規定する。
[Symbol arrangement table]
First, the symbol arrangement table will be described with reference to FIG. The symbol arrangement table stores the position of each symbol in the rotation direction of each of the left reel 3L, the center reel 3C, and the right reel 3R, and data (hereinafter, a symbol code (see FIG. 15) that specifies the type of the symbol arranged at each position. ) Is defined.)

図柄配置テーブルでは、リールインデックスが検出されたときに、リール表示窓4の枠内における各リールの中段領域に位置する図柄の位置を「0」と規定する。そして、各リールにおいて、図柄位置「0」を基準としてリールの回転方向(図15中の図柄位置「19」から図柄位置「0」に向かう方向)に進む順に、図柄カウンタの値に対応する「0」〜「19」が、図柄位置として、各図柄に割り当てられる。   In the symbol arrangement table, when the reel index is detected, the position of the symbol located in the middle area of each reel in the frame of the reel display window 4 is defined as “0”. Then, in each reel, the order corresponding to the value of the symbol counter is determined in the order in which the symbols move in the reel rotation direction (the direction from the symbol position "19" to the symbol position "0" in FIG. 15) based on the symbol position "0". “0” to “19” are assigned to each symbol as a symbol position.

すなわち、図柄カウンタの値(「0」〜「19」)と、図柄配置テーブルとを参照することにより、リール表示窓4の枠内における各リールの上段領域、中段領域及び下段領域に表示されている図柄の種類を特定することができる。なお、本実施形態では、図柄として、「白7」、「青7」、「チリ上1」、「チリ上2」、「チリ下」、「リプレイ」、「帽子」、「サボテン1」、「サボテン2」及び「サボテン3」の10種類の図柄を用いる。   That is, by referring to the value of the symbol counter (“0” to “19”) and the symbol arrangement table, the reels are displayed in the upper, middle, and lower areas of each reel in the frame of the reel display window 4. It is possible to specify the type of symbol that is present. In this embodiment, the symbols "white 7", "blue 7", "upper Chile 1", "upper Chile 2", "lower Chile", "replay", "hat", "cactus 1", Ten kinds of patterns of "cactus 2" and "cactus 3" are used.

また、本実施形態では、図柄コード表に示すように、図柄「白7」(図柄コード1)には、データとして「00000001」が割り当てられ、図柄「青7」(図柄コード2)には、データとして「00000010」が割り当てられている。図柄「チリ上1」(図柄コード3)には、データとして「00000011」が割り当てられ、図柄「チリ上2」(図柄コード4)には、データとして「00000100」が割り当てられている。   In the present embodiment, as shown in the symbol code table, "00000001" is assigned as data to the symbol "white 7" (symbol code 1), and the symbol "blue 7" (symbol code 2) is assigned to the symbol. “00000010” is assigned as data. “00000011” is assigned as data to the symbol “Chile 1” (symbol code 3), and “00000100” is assigned to the symbol “Chile 2” (symbol code 4).

図柄「チリ下」(図柄コード5)には、データとして「00000101」が割り当てられ、図柄「リプレイ」(図柄コード6)には、データとして「00000110」が割り当てられている。図柄「帽子」(図柄コード7)には、データとして「00000111」が割り当てられ、図柄「サボテン1」(図柄コード8)には、データとして「00001000」が割り当てられている。また、図柄「サボテン2」(図柄コード9)には、データとして「00001001」が割り当てられ、図柄「サボテン3」(図柄コード10)には、データとして「00001010」が割り当てられている。   "00000101" is assigned as data to the symbol "Chile lower" (symbol code 5), and "00000110" is assigned to the symbol "Replay" (symbol code 6). "00000011" is assigned as data to the symbol "hat" (symbol code 7), and "00001000" is assigned to the symbol "cactus 1" (symbol code 8). Also, the symbol “cactus 2” (symbol code 9) is assigned data “000010001”, and the symbol “cactus 3” (symbol code 10) is assigned data “000001010”.

[内部抽籤テーブル]
次に、図16及び図17を参照して、内部当籤役を決定する際に参照される内部抽籤テーブルについて説明する。なお、図16は、RT0状態〜RT4状態のそれぞれにおいて参照される内部抽籤テーブルである。また、図17Aは、RT5状態において参照される内部抽籤テーブルであり、図17Bは、ボーナス状態において参照される内部抽籤テーブルである。
[Internal lottery table]
Next, with reference to FIGS. 16 and 17, an internal lottery table referred to when determining an internal winning combination will be described. FIG. 16 is an internal lottery table referred to in each of the RT0 state to the RT4 state. FIG. 17A is an internal lottery table referred to in the RT5 state, and FIG. 17B is an internal lottery table referred to in the bonus state.

内部抽籤テーブルは、遊技状態毎に設けられ、各種内部当籤役と、各内部当籤役が決定されるときの抽籤値との対応関係を規定する。なお、抽籤値は、予め設定されたボーナス役や小役等の内部当籤の期待値を調整するための設定(設定1〜6)毎に規定される。この設定は、例えば、リセットスイッチ76及び設定用鍵型スイッチ54(図7参照)を用いて変更される。   The internal lottery table is provided for each gaming state, and defines the correspondence between various internal winning combinations and a lottery value when each internal winning combination is determined. The lottery value is defined for each setting (settings 1 to 6) for adjusting an expected value of internal winning such as a bonus combination or a small combination set in advance. This setting is changed using, for example, the reset switch 76 and the setting key type switch 54 (see FIG. 7).

本実施形態の内部抽籤処理では、まず、乱数回路110の乱数レジスタ0により、予め定められた数値の範囲(例えば、0〜65535)から抽出される乱数値を、各内部当籤役に対応して規定された抽籤値で順次加算する。次いで、抽籤結果(抽籤値+乱数値)が65535を超えたか否か(抽籤結果がオーバーフローしたか否か)の判定を行う。そして、所定の内部当籤役において、抽籤結果が65535を超えた場合、該内部当籤役が当籤したと判定される。なお、本実施形態の内部抽籤処理では、抽出した乱数値に抽籤値を加算して抽籤を行う例を説明したが、本発明はこれに限定されず、乱数値から抽籤値を減算して、減算結果(抽籤結果)が「0」を下回ったか否か(抽籤結果がアンダーフローしたか否か)を判定して、内部抽籤の当籤/非当籤を決定してもよい。   In the internal lottery process of the present embodiment, first, the random number register 0 of the random number circuit 110 converts a random number value extracted from a predetermined numerical value range (for example, 0 to 65535) in correspondence with each internal winning combination. The addition is performed sequentially with the specified lottery value. Next, it is determined whether or not the lottery result (lottery value + random number value) exceeds 65535 (whether or not the lottery result overflows). If the lottery result exceeds 65535 in the predetermined internal winning combination, it is determined that the internal winning combination has been won. In the internal lottery process of the present embodiment, an example has been described in which the lottery value is added to the extracted random number value to perform the lottery. However, the present invention is not limited to this, and the lottery value is subtracted from the random number value. It may be determined whether or not the subtraction result (lottery result) is less than “0” (whether or not the lottery result has underflowed) to determine the internal lottery winning / non-winning.

それゆえ、本実施形態の内部抽籤処理では、抽籤値として規定されている数値が大きい内部当籤役ほど、決定される確率が高い。なお、各内部当籤役の当籤確率は、「各当籤番号に規定された抽籤値/抽出される可能性のある全ての乱数値の個数(乱数分母:65536)」によって表すことができる。   Therefore, in the internal lottery process of the present embodiment, the probability of being determined is higher for an internal winning combination having a larger numerical value defined as a lottery value. Note that the winning probability of each internal winning combination can be represented by “the lottery value specified for each winning number / the number of all random numbers that may be extracted (random number denominator: 65536)”.

RT0状態〜RT4状態のそれぞれにおいて参照される内部抽籤テーブルでは、図16に示すように、基本的には、RT状態の種別に応じて、内部当籤役として決定されるリプレイ役の種別及び当籤確率が変化する。例えば、名称「F_チリリプ(No.25)」〜「F_リーチ目リプD(No.31)」に係るリプレイ役は、RT0状態〜RT3状態では内部当籤役として決定されることなく、RT4状態でのみ内部当籤役として決定される。なお、本実施形態のパチスロ1では、RT4状態中に、名称「F_チリリプ(No.25)」〜「F_リーチ目リプD(No.31)」に係るリプレイ役が内部当籤役として決定された場合、特有の制御(後述のフラグ変換)を行う。このフラグ変換については、後で詳述する。   In the internal lottery tables referred to in each of the RT0 state to the RT4 state, as shown in FIG. 16, basically, the type of the replay combination determined as the internal winning combination and the winning probability are determined according to the type of the RT state. Changes. For example, the replay combination of the names “F_Chililip (No. 25)” to “F_reach-eye lip D (No. 31)” is not determined as the internal winning combination in the RT0 state to the RT3 state, and is in the RT4 state. Only the internal winning combination is determined. In the pachi-slot 1 of the present embodiment, during the RT4 state, the replay combination having the names “F_Chililip (No. 25)” to “F_reach eye lip D (No. 31)” is determined as the internal winning combination. In this case, specific control (flag conversion described later) is performed. This flag conversion will be described later in detail.

また、図16に示すように、RT0状態〜RT3状態では、名称「F_リーチ目リプA」〜「F_リーチ目リプD」のそれぞれの内部当籤役は、名称「F_BB1」又は「F_BB2」に係るボーナス役と重複して決定されることはあるが(No.3〜6、15〜18参照)、名称「F_リーチ目リプA」〜「F_リーチ目リプD」のそれぞれの内部当籤役(リプレイ役)が単独で内部当籤役として決定されることはない。それゆえ、本実施形態において、RT0状態〜RT3状態中に名称「F_リーチ目リプA」〜「F_リーチ目リプD」に係るリプレイ役が内部当籤役として決定された場合(遊技者からすると名称「F_リーチ目リプA」〜「F_リーチ目リプD」に係るリプレイ役に応じた図柄組合せが表示された場合)、ボーナス役(名称「F_BB1」又は「F_BB2」)が同時に内部当籤役として決定されていることになる。   Also, as shown in FIG. 16, in the RT0 state to the RT3 state, the internal winning combinations of the names “F_reach-eye lip A” to “F_reach-eye lip D” are related to the name “F_BB1” or “F_BB2”. Although it may be determined in duplicate with the bonus combination (see Nos. 3 to 6, 15 to 18), each internal winning combination (replay) having a name from “F_reach-eye lip A” to “F_reach-eye lip D” is performed. Is not determined as an internal winning combination by itself. Therefore, in the present embodiment, when the replay combination of the names “F_reach-eye lip A” to “F_reach-eye lip D” is determined as an internal winning combination during the RT0 state to the RT3 state (name from the player) The symbol combination corresponding to the replay combination of “F_reach-eye lip A” to “F_reach-eye lip D” and the bonus combination (name “F_BB1” or “F_BB2”) are simultaneously determined as the internal winning combination. It will be.

また、フラグ間状態であるRT5状態は、上述のようにボーナス役を内部当籤役として持ち越す遊技状態である。それゆえ、図17Aに示すように、RT5状態において参照される内部抽籤テーブルでは、持ち越しているボーナス役が必ず内部当籤役として決定されるようになっている。また、図17Bに示すように、ボーナス状態において参照される内部抽籤テーブルでは、名称「F_RB役1」〜「F_RB役4」のいずれかに係る内部当籤役が必ず当籤する構成になっている(「はずれ」が当籤することはない)。   The RT5 state, which is a state between flags, is a gaming state in which the bonus combination is carried over as the internal winning combination as described above. Therefore, as shown in FIG. 17A, in the internal lottery table referred to in the RT5 state, the carried-over bonus combination is always determined as the internal winning combination. Also, as shown in FIG. 17B, in the internal lottery table referred to in the bonus state, an internal winning combination with any of the names “F_RB combination 1” to “F_RB combination 4” is always won ( "Outside" will not be won).

[内部当籤役と図柄組合せ(入賞役)との対応表(図柄組合せ決定テーブル)]
次に、図18〜図23を参照して、内部当籤役と図柄組合せとの対応表(図柄組合せ決定テーブル)について説明する。図柄組合せ決定テーブルは、各種内部当籤役と、各内部当籤役に対応付けられた、有効ライン(センターライン)上に表示可能な図柄組合せ(コンビネーション)との対応関係を規定する。すなわち、内部当籤役が決定されると、有効ライン上に表示可能な図柄組合せの種別(入賞可能な表示役の種別)が一義的に決定される。
[Correspondence table between internal winning combination and symbol combination (winning combination) (symbol combination determination table)]
Next, a correspondence table (symbol combination determination table) between an internal winning combination and a symbol combination will be described with reference to FIGS. The symbol combination determination table defines the correspondence between various internal winning combinations and the symbol combinations (combinations) that can be displayed on the activated line (center line) and are associated with each internal winning combination. That is, when the internal winning combination is determined, the type of the symbol combination that can be displayed on the activated line (the type of the display combination that can be won) is uniquely determined.

各図柄組合せ決定テーブル中の図柄組合せ欄に記載の各種データは、左リール3L、中リール3C及び右リール3Rに渡って設定された有効ラインに沿って表示を許可する図柄組合せを識別するためのデータである。なお、図柄組合せ(表示役)欄に記載の各名称と、具体的な図柄組合せとの関係は、後述の図28〜図30の入賞作動フラグ格納領域に示す。   Various data described in the symbol combination column in each symbol combination determination table are used to identify a symbol combination that is permitted to be displayed along an active line set over the left reel 3L, the middle reel 3C, and the right reel 3R. Data. Note that the relationship between each name described in the symbol combination (display combination) column and a specific symbol combination is shown in a winning operation flag storage area in FIGS. 28 to 30 described later.

また、図柄組合せ決定テーブル中に記載の「○」印は、決定された内部当籤役において、有効ライン上に表示可能な図柄組合せ(コンビネーション)、すなわち、入賞可能となる表示役を示す。例えば、内部当籤役「F_チリリプ」が決定された場合、図18及び図19に示すように、コンビネーション名称「C_維持リプA_01」〜「C_維持リプG_01」、「C_チリリプA_01」〜「C_チリリプD_01」に係る図柄組合せが停止表示可能となる。なお、図柄組合せ決定テーブルには、「内部当籤役」が「はずれ」となる場合が規定されていないが、これは、図18〜図23に示した図柄組合せテーブルにより規定されている全ての図柄組合せの表示が許可されないことを示す。   The symbol “○” described in the symbol combination determination table indicates a symbol combination (combination) that can be displayed on the activated line in the determined internal winning combination, that is, a display combination that can be awarded. For example, when the internal winning combination “F_Chilelip” is determined, as shown in FIGS. 18 and 19, the combination names “C_keeplip A_01” to “C_keeplip G_01”, “C_tillip A_01” to “C_tillip” The symbol combination related to "D_01" can be stopped and displayed. Note that the symbol combination determination table does not specify the case where the “internal winning combination” is “losing”, but this is the case for all the symbols defined by the symbol combination tables shown in FIGS. Indicates that the display of the combination is not permitted.

本実施形態のパチスロ1では、主制御回路90(メインCPU101)は、内部当籤役及び遊技状態に応じて停止制御を異ならせ、所定の役が内部当籤役として決定された場合に、図18〜図23に示す対応関係の図柄組合せ(コンビネーション)を表示可能とするように左リール3L、中リール3C及び右リール3Rの回転停止制御を行う。なお、図18〜図23に示す対応表では、決定された内部当籤役に対して表示可能な全ての図柄組合せを「○」印で列挙しているが、「○」印が付された図柄組合せであっても、表示されないことがある。   In the pachislo 1 of the present embodiment, the main control circuit 90 (main CPU 101) changes the stop control according to the internal winning combination and the game state, and when the predetermined combination is determined as the internal winning combination, the main control circuit 90 (FIG. The rotation stop control of the left reel 3L, the middle reel 3C, and the right reel 3R is performed so that the symbol combination (combination) of the correspondence shown in FIG. 23 can be displayed. In the correspondence tables shown in FIGS. 18 to 23, all the symbol combinations that can be displayed for the determined internal winning combination are listed with “」 ”marks, but the symbol combinations marked with“ 」” are indicated. Even if they are combinations, they may not be displayed.

本実施形態では、停止表示可能な図柄組合せや現在の遊技状態に応じて停止制御(例えば、優先して引き込む図柄)を異ならせる機能を有し、優先して引き込む図柄の関係上、「○」印が付された図柄組合せであっても表示されないことがある。内部当籤役の種別と実際に表示される図柄組合せとの対応関係については、後述の図24及び図25を参照して説明する。   In the present embodiment, the stop control (for example, a symbol to be preferentially drawn in) is changed according to a symbol combination that can be stopped and displayed or a current game state. Even if the symbol combination is marked, it may not be displayed. The correspondence between the type of the internal winning combination and the actually displayed symbol combination will be described with reference to FIGS. 24 and 25 described later.

[非フラグ間状態中の当籤役と停止表示される図柄組合せとの対応関係]
ここで、図24を参照して、フラグ間状態を除く遊技状態(非フラグ間状態)における内部当籤役と停止表示される図柄組合せとの対応関係について説明する。なお、図24は、非フラグ間状態において決定され得る各種内部当籤役と、各内部当籤役決定時に停止表示される図柄組合せ(略称)との対応関係(一部の役については省略)を示す図である。なお、図24中に記載の図柄組合せの名称は、後述の図28〜図30の入賞作動フラグ格納領域に示す内容欄に記載の「略称」である。
[Correspondence between winning combination in non-flag state and symbol combination stopped and displayed]
Here, with reference to FIG. 24, a description will be given of the correspondence between the internal winning combination and the symbol combination stopped and displayed in the gaming state (non-flag state) excluding the state between flags. FIG. 24 shows the correspondence relationship between various internal winning combinations that can be determined in the non-flag state and the symbol combinations (abbreviations) stopped and displayed when each internal winning combination is determined (some combinations are omitted). FIG. The name of the symbol combination described in FIG. 24 is “abbreviated name” described in the content column shown in the winning operation flag storage area in FIGS. 28 to 30 described later.

本実施形態のパチスロ1では、遊技者の停止操作の順序(押し順)に応じて表示される図柄組合せが異なる役、いわゆる「押し順役」を設ける。なお、図24に記載の「押し順正解」に対応付けられた図柄組合せは、押し順に応じて表示される図柄組合せのうち、遊技者にとって有利な図柄組合せであり、「押し順不正解」に対応付けられた図柄組合せは、押し順に応じて表示される図柄組合せのうち、遊技者にとって不利な図柄組合せである。遊技者にとって有利な停止操作を報知する場合、正解となる押し順が報知され、その報知に従って停止操作が行われれば、「押し順正解」に対応付けられた図柄組合せが表示される。また、ART遊技状態であっても、不正解となる押し順が報知されることもあるが、その内容については、後で詳述する。   In the pachislo 1 of the present embodiment, a symbol combination displayed in accordance with a stop operation sequence (push sequence) of the player, that is, a so-called "push sequence" is provided. Note that the symbol combination associated with the “push order correct answer” described in FIG. 24 is a symbol combination that is advantageous to the player among the symbol combinations displayed according to the push order, and the “push order incorrect answer” The associated symbol combination is a symbol combination disadvantageous to the player among the symbol combinations displayed according to the pressing order. When notifying a stop operation that is advantageous to the player, a correct push order is notified, and if the stop operation is performed in accordance with the notification, a symbol combination associated with the “push order correct answer” is displayed. In addition, even in the ART gaming state, the pushing order in which the answer is incorrect may be reported, but the details will be described later.

なお、本実施形態では、押し順役の一部に対しては、その名称の末尾に、正解となる押し順を示す。具体的には、内部当籤役の名称の末尾「1st」は、正解となる押し順が、第1停止操作(1番目に行われる停止操作)が左リール3Lに対するものであることを意味し、内部当籤役の名称の末尾「2nd」は、正解となる押し順が、第1停止操作が中リール3Cに対するものであることを意味し、内部当籤役の名称の末尾「3rd」は、正解となる押し順が、第1停止操作が右リール3Rに対するものであることを意味する。また、内部当籤役の名称の末尾「123」は、正解となる押し順が「左、中、右」の順であることを意味し、内部当籤役の名称の末尾「132」は、正解となる押し順が「左、右、中」の順であることを意味し、内部当籤役の名称の末尾「213」は、正解となる押し順が「中、左、右」の順であることを意味し、内部当籤役の名称の末尾「231」は、正解となる押し順が「左、右、中」の順であることを意味する。   In the present embodiment, for some of the pressing sequences, the correct pressing sequence is shown at the end of the name. Specifically, the ending “1st” of the name of the internal winning combination means that the correct push order is that the first stop operation (first stop operation) is for the left reel 3L, The ending “2nd” of the name of the internal winning combination means that the pressing order for the correct answer is that the first stop operation is for the middle reel 3C, and the ending “3rd” of the name of the internal winning combination is the correct answer. The pressing order means that the first stop operation is for the right reel 3R. In addition, the end “123” of the name of the internal winning combination means that the correct push order is “left, middle, right”, and the end “132” of the name of the internal winning combination is the correct answer. Means that the pressing order is “left, right, middle”, and the ending “213” of the name of the internal winning combination means that the correct pressing order is “middle, left, right”. And the end “231” of the name of the internal winning combination means that the correct pressing order is “left, right, middle”.

また、以下では、第1停止操作が左リール3Lに対して行われた場合の停止操作順序、具体的には、「左、中、右」及び「左、右、中」の押し順を「順押し」ともいう。さらに、以下では、第1停止操作が中リール3C又は右リール3Rに対して行われた場合の停止操作順序、具体的には、「中、左、右」、「中、右、左」、「右、中、左」、及び、「右、左、中」の押し順を、「変則押し」ともいう。   In the following, the stop operation order when the first stop operation is performed on the left reel 3L, specifically, the pressing order of “left, middle, right” and “left, right, middle” is referred to as “ Also referred to as "forward push". Further, in the following, a stop operation sequence when the first stop operation is performed on the middle reel 3C or the right reel 3R, specifically, “middle, left, right”, “middle, right, left”, The pressing order of “right, middle, left” and “right, left, middle” is also referred to as “irregular pressing”.

本実施形態では、図24に示すように、内部当籤役「F_チリリプ」は、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「チリリプ」に係る図柄組合せ(後述の図28参照)のうちの図18〜図23に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「リプレイ」に係る図柄組合せ(後述の図28参照)のうちの図18〜図23に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。なお、内部当籤役「F_チリリプ」が決定された場合、図18〜図23に示すように、コンビネーション名称「C_チリリプA_01」、「C_チリリプB_01」又は「C_チリリプC_01」(略称「単チリリプ」又は「2連チリリプ」:後述の図28中の略称「チリリプ(否3連)」に対応)に係る図柄組合せは表示できるが、コンビネーション名称「C_チリリプD_01」〜「C_1確チリリプD_01」(略称「3連チリリプ」:後述の図28中の略称「チリリプ(3連)」に対応)に係る図柄組合せを表示できない。すなわち、内部当籤役「F_チリリプ」は、略称「3連チリリプ」に係る図柄組合せを表示できない役である。   In the present embodiment, as shown in FIG. 24, the internal winning combination "F_Chililip" is a pressing sequence in which the symbol combination displayed according to the pressing order is different, and when the pressing order is correct, the abbreviation "F_Chililip" is used. Any of the displayable symbol combinations shown in FIGS. 18 to 23 among the symbol combinations related to “Chili lip” (see FIG. 28 described later) is displayed along the activated line. On the other hand, if the pressing order is not the correct answer, any of the displayable combinations shown in FIGS. 18 to 23 among the combinations of symbols related to the abbreviation “Replay” (see FIG. 28 described later) is along the active line. Is displayed. When the internal winning combination “F_Chililip” is determined, as shown in FIGS. 18 to 23, the combination name “C_Chililip A_01”, “C_Chililip B_01” or “C_Chililip C_01” (abbreviation “single chililip”) Alternatively, a symbol combination related to the abbreviation “Tililip (No. 3)” in FIG. 28 described later can be displayed, but the combination names “C_Chirilip D_01” to “C_1 Cirilip D_01” (abbreviation) "Triple Chililip": a symbol combination related to the abbreviation "Chililip (triple)" in FIG. 28 described later cannot be displayed. That is, the internal winning combination “F_Chililip” is a combination that cannot display the symbol combination related to the abbreviation “Triple Chililip”.

また、内部当籤役「F_確チリリプ」及び「F_1確チリリプ」はともに、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「チリリプ」に係る図柄組合せ(後述の図28参照)のうちの図18〜図23に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「リプレイ」に係る図柄組合せ(後述の図28参照)のうちの図18〜図23に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。なお、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が決定された場合、図18〜図23に示すように、略称「3連チリリプ」に係る図柄組合せを表示できる。すなわち、内部当籤役「F_確チリリプ」及び「F_1確チリリプ」は、略称「3連チリリプ」に係る図柄組合せを表示できる役である。   Further, the internal winning combination “F_Probable Chililip” and the “F_1 Probable Chililip” are both different press combinations that are displayed in different symbol combinations according to the pressing order, and when the pressing order is correct, the abbreviation “Chililip” is used. Among the symbol combinations (see FIG. 28 described later) according to any one of the symbol combinations which can be displayed as shown in FIGS. 18 to 23, are displayed along the activated line. On the other hand, if the pressing order is not the correct answer, any of the displayable combinations shown in FIGS. 18 to 23 among the combinations of symbols related to the abbreviation “Replay” (see FIG. 28 described later) is along the active line. Is displayed. When the internal winning combination “F_Sure Chill Lip” or “F_1 Chill Chill Lip” is determined, as shown in FIGS. 18 to 23, the symbol combination related to the abbreviation “Triple Chill Lip” can be displayed. In other words, the internal winning combination “F_Surely Chilllip” and “F_1 Circularly Chilllip” are symbols that can display the symbol combination related to the abbreviation “Triple Chillip”.

また、内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」は、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「リーチ目リプ」に係る図柄組合せ(後述の図28及び図29参照)のうちの図18〜図23に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「リプレイ」に係る図柄組合せ(後述の図28参照)のうちの図18〜図23に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。   Further, the internal winning combinations “F_reach-eye lip A” to “F_reach-eye lip D” are push-sequence combinations in which the symbol combinations displayed according to the order of the push are different, and are abbreviated when the push order is correct. One of the displayable symbol combinations shown in FIGS. 18 to 23 among the symbol combinations (see FIGS. 28 and 29 described later) relating to the “reach eye lip” is displayed along the activated line. On the other hand, if the pressing order is not the correct answer, any of the displayable combinations shown in FIGS. 18 to 23 among the combinations of symbols related to the abbreviation “Replay” (see FIG. 28 described later) is along the active line. Is displayed.

なお、本実施形態では、内部当籤役「F_チリリプ」、「F_確チリリプ」、「F_1確チリリプ」及び「F_リーチ目リプA」〜「F_リーチ目リプD」の当籤時における正解の押し順は、左リール3Lに対して第1停止操作を行うものである。それゆえ、例えば、内部当籤役「F_リーチ目リプA」が決定されている遊技において、遊技者が左リール3Lに対して第1停止操作を行った場合には、略称「リーチ目リプ」に係る図柄組合せが停止表示される。なお、本発明はこれに限定されず、内部当籤役「F_チリリプ」、「F_確チリリプ」、「F_1確チリリプ」及び「F_リーチ目リプA」〜「F_リーチ目リプD」の当籤時における正解の押し順は、任意に設定することができる。   In the present embodiment, the order of pressing the correct answer at the time of winning the internal winning combination “F_ChiliLip”, “F_ClilipRip”, “F_1RilipLip A” to “F_ReachRipA” to “F_ReachRipD”. Performs a first stop operation on the left reel 3L. Therefore, for example, in a game in which the internal winning combination “F_reach eye lip A” is determined, when the player performs the first stop operation on the left reel 3L, the abbreviation is “reach eye lip”. The symbol combination is stopped and displayed. Note that the present invention is not limited to this, and the internal winning combination “F_ChiliLip”, “F_Probable Chililip”, “F_1Probable Chililip”, and “F_Reach eye lip A” to “F_Reach eye lip D” can be obtained. The pressing order of the correct answer can be set arbitrarily.

また、内部当籤役「F_維持リプA」及び「F_維持リプB」はともに、押し順役ではなく、押し順に関わらず略称「リプレイ」に係る図柄組合せ(後述の図28参照)のうちの図18〜図23に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。   Further, the internal winning combination “F_maintenance lip A” and “F_maintenance lip B” are not the pressing order, but the symbols in the symbol combination (refer to FIG. 28 described later) related to the abbreviation “Replay” regardless of the pressing order. Any of the displayable symbol combinations shown in FIGS. 18 to 23 is displayed along the activated line.

また、内部当籤役「F_維持リプ_1st」〜「F_維持リプ_3rd」はいずれも、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「リプレイ」に係る図柄組合せ(後述の図28参照)のうちの図18〜図23に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「RT2移行リプ」に係る図柄組合せ(後述の図28参照)のうちの図18〜図23に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。   Further, all of the internal winning combinations “F_maintenance lip_1st” to “F_maintenance lip_3rd” are symbol combinations that are displayed in different symbol combinations according to the order of pressing, and are abbreviated when the order of pressing is correct. Among the symbol combinations related to “replay” (see FIG. 28 described later), any of the displayable symbol combinations shown in FIGS. 18 to 23 is displayed along the activated line. On the other hand, when the pressing order is not the correct answer, any of the symbol combinations that can be displayed in FIGS. 18 to 23 among the symbol combinations (refer to FIG. 28 described later) related to the abbreviation “RT2 shift lip” is an active line. Is displayed along.

また、内部当籤役「F_RT3リプ_1st」〜「F_RT3リプ_3rd」はいずれも、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「RT3移行リプ」に係る図柄組合せ(後述の図28参照)が有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「リプレイ」に係る図柄組合せ(後述の図28参照)のうちの図18〜図23に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。   In addition, all of the internal winning combinations “F_RT3 lip — 1st” to “F_RT3 lip — 3rd” have different symbol combinations displayed according to the pressing order, and when the pressing order is correct, the abbreviation “RT3 A symbol combination (see FIG. 28 described later) related to “transition lip” is displayed along the activated line. On the other hand, if the pressing order is not the correct answer, any of the displayable combinations shown in FIGS. 18 to 23 among the combinations of symbols related to the abbreviation “Replay” (see FIG. 28 described later) is along the active line. Is displayed.

また、内部当籤役「F_RT4リプ_123」〜「F_RT4リプ_3rd」はいずれも、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「RT4移行リプ」に係る図柄組合せ(後述の図28参照)が有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「リプレイ」に係る図柄組合せ(後述の図28参照)のうちの図18〜図23に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。   In addition, all of the internal winning combinations “F_RT4 lip — 123” to “F_RT4 lip — 3rd” have different symbol combinations displayed according to the pressing order, and if the pressing order is correct, the abbreviation “RT4 A symbol combination (see FIG. 28 described later) related to “transition lip” is displayed along the activated line. On the other hand, if the pressing order is not the correct answer, any of the displayable combinations shown in FIGS. 18 to 23 among the combinations of symbols related to the abbreviation “Replay” (see FIG. 28 described later) is along the active line. Is displayed.

また、内部当籤役「F_3択ベル_1st」〜「F_3択ベル_3rd」はいずれも、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「ベル」に係る図柄組合せ(後述の図19参照)が有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「ベルこぼし目」に係る図柄組合せ(後述の図28参照)、又は、略称「1枚出目」に係る図柄組合せ(後述の図30参照)が表示される。   Further, all of the internal winning combinations “F_3 selection bell — 1st” to “F_3 selection bell — 3rd” are different in the symbol combination displayed according to the pressing order, and are abbreviated when the pressing order is correct. A symbol combination (see FIG. 19 described later) related to “bell” is displayed along the activated line. On the other hand, when the pressing order is not the correct answer, the symbol combination relating to the abbreviation “bell spilled eyes” (see FIG. 28 described later) or the symbol combination relating to the abbreviation “1st appearance” (refer to FIG. 30 described later) is used. Is displayed.

また、内部当籤役「F_共通ベル」は、押し順役ではなく、押し順に関わらず略称「ベル」に係る図柄組合せ(後述の図29参照)のうちの図18〜図23に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。また、内部当籤役「F_サボ1」及び「F_サボ2」はいずれも、押し順役ではなく、押し順に関わらず略称「サボテン」に係る図柄組合せ(後述の図30参照)のうちの図18〜図23に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。   Further, the internal winning combination “F_common bell” is not a pressing sequence combination, and can be displayed as shown in FIGS. 18 to 23 in a symbol combination (see FIG. 29 described later) related to the abbreviation “bell” regardless of the pressing order. One of the symbol combinations is displayed along the activated line. In addition, the internal winning combination “F_SABO1” and “F_SABO2” are not the pressing order, and FIG. 18 of the symbol combination (refer to FIG. 30 described later) related to the abbreviation “Cactus” regardless of the pressing order. 23 are displayed along the activated line.

また、内部当籤役「弱チェリー」は、押し順役ではなく、押し順に関わらず略称「弱チェリー」に係る図柄組合せ(後述の図30参照)のうちの図18〜図23に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。また、内部当籤役「F_強チリ1」及び「F_強チリ2」はいずれも、押し順役ではなく、押し順に関わらず略称「強チェリー」に係る図柄組合せ(後述の図30参照)のうちの図18〜図23に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。   In addition, the internal winning combination “weak cherry” is not a pressing sequence, and can be displayed as shown in FIGS. 18 to 23 in a symbol combination (refer to FIG. 30 described later) related to the abbreviation “weak cherry” regardless of the pressing order. One of the symbol combinations is displayed along the activated line. In addition, the internal winning combination “F_Strong Chile 1” and “F_Strong Chile 2” are not the pressing sequence, and the symbol combinations related to the abbreviation “Strong Cherry” (see FIG. 30 described later) regardless of the pressing order. One of the displayable symbol combinations shown in FIGS. 18 to 23 is displayed along the activated line.

[フラグ間状態中の当籤役と停止表示される図柄組合せとの対応関係]
次に、図25を参照して、フラグ間状態における、内部当籤役と停止表示される図柄組合せとの対応関係について説明する。なお、図25は、フラグ間状態における、内部当籤役と停止表示される図柄組合せとの対応関係(一部の役については省略)を示す図であり、特に、フラグ間状態中にボーナス役(BB役)に係る図柄組合せ(コンビネーション名称「C_BB1」又は「C_BB2」)を表示可能であるか否を示す図である。
[Correspondence between the winning combination in the state between the flags and the symbol combination stopped and displayed]
Next, with reference to FIG. 25, a description will be given of the correspondence between the internal winning combination and the symbol combination stopped and displayed in the state between the flags. FIG. 25 is a diagram showing a correspondence relationship between the internal winning combination and the symbol combination stopped and displayed (a part of the combination is omitted) in the state between the flags, and particularly, the bonus combination ( It is a figure which shows whether the symbol combination (combination name "C_BB1" or "C_BB2") concerning a BB combination can be displayed.

図25の対応表中の「BBの成立可否」欄に記載の「○」印は、BB役に係る図柄組み合わせが表示可能であることを示し、「×」印は、BB役に係る図柄組合せが表示不可能であることを示す。なお、BB役に係る図柄組合せが表示不可能である場合には、内部当籤役としてボーナス役と重複して決定されている役に係る図柄組合せが表示される。例えば、内部当籤役「F_BB1+F_チリリプ」が当籤した場合(内部当籤役「F_BB1」と、内部当籤役「F_チリリプ」とが重複当籤した場合)、図25に示すように、内部当籤役「F_BB1」に係る図柄組合せを停止表示することはできす、内部当籤役「F_チリリプ」に係る図柄組合せが停止表示される。   In the correspondence table of FIG. 25, the symbol “○” in the “BB establishment possibility” column indicates that the symbol combination relating to the BB combination can be displayed, and the symbol “X” indicates the symbol combination relating to the BB combination. Indicates that cannot be displayed. If the symbol combination relating to the BB combination cannot be displayed, the symbol combination relating to the combination determined to overlap with the bonus combination as the internal winning combination is displayed. For example, when the internal winning combination “F_BB1 + F_Chililip” is won (when the internal winning combination “F_BB1” and the internal winning combination “F_Chililip” are repeated), as shown in FIG. 25, the internal winning combination “F_BB1” Can be stopped and displayed, and the symbol combination related to the internal winning combination "F_Chirilip" is stopped and displayed.

また、フラグ間状態中において、BB役に係る図柄組合せが表示不可能であり、かつ、ボーナス役と重複して決定されている役に係る図柄組合せが表示される場合、図24で説明した押し順正解時の図柄組合せのみを表示可能にしてもよいし、押し順不正解時の図柄組合せのみを表示可能にしてもよい。   Further, during the inter-flag state, when the symbol combination relating to the BB combination cannot be displayed and the symbol combination relating to the combination determined to overlap with the bonus combination is displayed, the push described in FIG. Only the symbol combination at the time of the correct order may be displayed, or only the symbol combination at the time of the incorrect answer may be displayed.

例えば、内部当籤役「F_BB1+F_3択ベル_1st」が当籤した場合、図25に示すように、内部当籤役「F_BB1」に係る図柄組合せを停止表示することはできないので、内部当籤役「F_3択ベル_1st」に係る図柄組合せが停止表示されるが、この際、押し順正解時に表示される略称「ベル」に係る図柄組合せのみを表示可能にし、押し順不正解時に表示される略称「ベルこぼし目」又は「1枚出目」に係る図柄組合せを表示不可能にしてもよい(図24参照)。また、例えば、内部当籤役「F_BB1+F_RT3リプ_1st」が当籤した場合に、押し順不正解時に表示される略称「リプレイ」に係る図柄組合せのみを表示可能にし、押し順正解時に表示される略称「RT3移行リプ」に係る図柄組合せを表示不可能にしてもよい(図24参照)。   For example, when the internal winning combination “F_BB1 + F_3 selection bell_1st” is won, the symbol combination relating to the internal winning combination “F_BB1” cannot be stopped and displayed as shown in FIG. Is stopped and displayed, but at this time, only the symbol combination related to the abbreviation "bell" displayed at the time of the correct answer of the pressing order can be displayed, and the abbreviation "bell spilling eye" displayed at the time of the incorrect answer of the pressing order is displayed. Alternatively, the symbol combination relating to “1st roll” may not be displayed (see FIG. 24). Further, for example, when the internal winning combination “F_BB1 + F_RT3 lip_1st” is won, only the symbol combination related to the abbreviation “Replay” displayed when the pressing order is incorrectly displayed can be displayed, and the abbreviation “RT3” displayed when the pressing order is correct. The symbol combination related to the “transition lip” may not be displayed (see FIG. 24).

なお、フラグ間状態では、図25に示すように、ボーナス役(BB役)と、内部当籤役「はずれ」、「F_特殊1」、「F_特殊2」及び「F_特殊3」のいずれかとが重複して決定された場合、BB役に係る図柄組合せを停止表示することができる。   In the inter-flag state, as shown in FIG. 25, the bonus combination (BB combination) and one of the internal winning combinations “out”, “F_special 1”, “F_special 2”, and “F_special 3” are performed. When it is determined in duplicate, the symbol combination relating to the BB combination can be stopped and displayed.

[リール停止初期設定テーブル]
次に、図26を参照して、リール停止初期設定テーブルについて説明する。リール停止初期設定テーブルは、内部当籤役と、後述のリール停止制御処理で用いられる各種データとの対応関係を規定する。
[Reel stop initial setting table]
Next, a reel stop initialization table will be described with reference to FIG. The reel stop initial setting table defines the correspondence between the internal winning combination and various data used in the reel stop control processing described later.

図26に示すリール停止初期設定テーブルは、内部当籤役(小役当籤番号)と、引込優先順位テーブル選択テーブル番号、引込優先順位テーブル番号及び停止テーブル番号との対応関係を規定する。なお、図26には、参照される遊技状態、及び、内部当籤役の名称も併せて記載する。   The reel stop initial setting table shown in FIG. 26 defines a correspondence relationship between an internal winning combination (small winning combination number), a drawing priority table selection table number, a drawing priority table number, and a stop table number. In FIG. 26, the referred gaming state and the name of the internal winning combination are also described.

引込優先順位テーブル選択テーブル番号、及び、引込優先順位テーブル番号は、引込優先順位テーブルの選択処理で用いられるデータである。例えば、リール停止初期設定テーブルにおいて、停止テーブル番号に対応する引込優先順位テーブル番号が規定されていれば、引込優先順位テーブル(後述の図27参照)に規定された引込優先順位テーブル番号に対応する表示役の優先順位に関するデータを取得することができる。一方、リール停止初期設定テーブルにおいて、停止テーブル番号に対応する引込優先順位テーブル番号が規定されていなければ、引込優先順位テーブル選択テーブル(不図示)を参照して、引込優先順位テーブル選択テーブル番号に対応する引込優先順位テーブル番号が決定される。   The pull-in priority table selection table number and the pull-in priority table number are data used in the process of selecting the pull-in priority table. For example, if the pull-in priority table number corresponding to the stop table number is specified in the reel stop initial setting table, it corresponds to the pull-in priority table number specified in the pull-in priority table (see FIG. 27 described later). It is possible to acquire data on the priority of the display combination. On the other hand, if the pull-in priority table number corresponding to the stop table number is not specified in the reel stop initial setting table, the pull-in priority table selection table (not shown) is referred to, and the pull-in priority table selection table number is changed. The corresponding withdrawal priority table number is determined.

ここで、本実施形態のパチスロ1におけるリールの停止制御(停止図柄位置の決定手法)について簡単に説明する。本実施形態では、ストップスイッチにより停止操作が検出された後、該当するリールの回転が190msec以内に停止するようにリールの停止制御が行われる。具体的には、停止操作が検出されたときの該当リールに応じた図柄カウンタの値に、滑り駒数「0」〜「4」のうちの何れかを加算し、得られた値に対応する図柄位置を、リールの回転が停止する図柄位置(以下、「停止予定位置」という)として決定する。なお、停止操作が検出されたときの該当リールに応じた図柄カウンタの値に対応する図柄位置は、リールの回転の停止が開始される図柄位置(以下、「停止開始位置」という)である。   Here, a reel stop control (a method of determining a stop symbol position) in the pachislo 1 of the present embodiment will be briefly described. In this embodiment, after the stop operation is detected by the stop switch, the stop control of the reel is performed so that the rotation of the corresponding reel stops within 190 msec. Specifically, any one of the number of sliding symbols “0” to “4” is added to the value of the symbol counter corresponding to the reel when the stop operation is detected, and the value corresponds to the obtained value. The symbol position is determined as a symbol position at which the rotation of the reel stops (hereinafter, referred to as a “scheduled stop position”). The symbol position corresponding to the value of the symbol counter corresponding to the relevant reel when the stop operation is detected is a symbol position at which the rotation of the reel starts to be stopped (hereinafter, referred to as a "stop start position").

すなわち、滑り駒数は、ストップスイッチにより停止操作が検出されてから該当するリールの回転が停止するまでのリールの回転量である。言い換えれば、ストップスイッチにより停止操作が検出されてから該当するリールの回転が停止するまでの期間において、リール表示窓4の該当するリールの中段領域を通過する図柄の数である。これは、ストップスイッチにより停止操作が検出されてから更新された図柄カウンタの値により把握される。   That is, the number of sliding pieces is the rotation amount of the reel from when the stop operation is detected by the stop switch to when the rotation of the corresponding reel stops. In other words, it is the number of symbols that pass through the middle area of the relevant reel of the reel display window 4 during the period from when the stop operation is detected by the stop switch to when the rotation of the relevant reel stops. This is grasped by the value of the symbol counter updated after the stop operation is detected by the stop switch.

図示しない停止テーブルを参照すると、各リールの停止開始位置に応じて滑り駒数が取得される。なお、本実施形態では、停止テーブルに基づいて滑り駒数が取得されるが、これは仮のものであり、取得した滑り駒数が直ちにリールの停止予定位置が決定されるものではない。本実施形態では、停止テーブルに基づいて取得された滑り駒数(以下、「滑り駒数決定データ」という)より適切な滑り駒数が存在する場合には、後述する引込優先順位テーブル(後述の図27参照)を参照して滑り駒数を変更する。そして、滑り駒数決定データは、停止開始位置から最大滑り駒数である4個先の図柄位置までの各図柄について、優先順位の比較を行う際の検索順序を決定するために参照される。   Referring to a stop table (not shown), the number of sliding pieces is obtained according to the stop start position of each reel. In the present embodiment, the number of sliding pieces is obtained based on the stop table, but this is a provisional one, and the obtained number of sliding pieces does not immediately determine the scheduled stop position of the reel. In the present embodiment, if there is a more appropriate number of sliding pieces than the number of sliding pieces obtained based on the stop table (hereinafter, referred to as “sliding piece number determination data”), a pull-in priority table described later (described later). Referring to FIG. 27), the number of sliding pieces is changed. The number-of-slide-pieces determination data is referred to in order to determine the search order when comparing the priorities of the symbols from the stop start position to the symbol position four symbols ahead, which is the maximum number of slide pieces.

[引込優先順位テーブル]
次に、図27を参照して、引込優先順位テーブルについて説明する。引込優先順位テーブルは、引込優先順位テーブル番号「00」〜「05」のそれぞれにおける、後述の入賞作動フラグ格納領域(後述の図28〜図30参照)の種別毎の引込データ(入賞作動フラグデータ)と、予め定められたその優先順位との対応関係を規定する。
[Purchase priority table]
Next, the pull-in priority order table will be described with reference to FIG. The draw-in priority table includes draw-in data (win-action flag data) for each type of a win-action flag storage area (see FIGS. 28 to 30 described later) in each of the draw-priority table numbers “00” to “05”. ) And a predetermined priority order.

引込優先順位テーブルは、停止テーブル(不図示)に基づいて得られた滑り駒数の他に、より適切な滑り駒数が存在するか否かを検索するために使用される。優先順位は、入賞に係る図柄組合せ(入賞作動フラグ)の種別間で優先的に停止表示される(引き込まれる)順位を規定するデータである。また、図27では、説明の便宜上、引込データ(入賞作動フラグデータ)の欄には、入賞作動フラグのコンビネーション名称を記載するが、実際の引込優先順位テーブルでは、各引込データは、後述の入賞作動フラグ格納領域(後述の図28〜図30参照)に示すように、1バイトのデータで表され、該1バイトデータ中の各ビットに対して固有の図柄組合せ(入賞作動フラグ)が割り当てられる。   The pull-in priority table is used to search for a more appropriate number of sliding pieces in addition to the number of sliding pieces obtained based on the stop table (not shown). The priority order is data that defines the order in which symbols are preferentially stopped and displayed (pulled in) between types of symbol combinations (winning operation flags) related to winning. In FIG. 27, for convenience of explanation, the column of the pull-in data (winning operation flag data) describes the combination name of the winning operation flag, but in the actual pull-in priority table, each of the pull-in data is described later. As shown in the operation flag storage area (refer to FIGS. 28 to 30 described later), it is represented by 1-byte data, and a unique symbol combination (winning operation flag) is assigned to each bit in the 1-byte data. .

本実施形態のリール停止制御では、まず、停止テーブル(不図示)に基づいて滑り駒数が取得される。しかしながら、優先順位に基づいて、この滑り駒数の他に、より適切な滑り駒数が存在する場合には、その適切な滑り駒数に変更する。すなわち、本実施形態では、停止テーブルにより取得された滑り駒数に関係なく、内部当籤役によって停止表示を許可する図柄組合せの優先順位に基づいて、より適切な滑り駒数を決定する。   In the reel stop control of the present embodiment, first, the number of sliding pieces is obtained based on a stop table (not shown). However, if there is a more appropriate number of sliding pieces besides the number of sliding pieces based on the priority, the number is changed to the appropriate number of sliding pieces. That is, in the present embodiment, a more appropriate number of sliding pieces is determined based on the priority of the symbol combination for which the stop display is permitted by the internal winning combination, regardless of the number of sliding pieces obtained from the stop table.

本実施形態では、優先順位が上位である図柄組合せの停止表示(引き込み)が、優先順位が下位である図柄組合せの停止表示よりも優先的に行われる。   In the present embodiment, the stop display (pull-in) of the symbol combination having the higher priority is performed in preference to the stop display of the symbol combination having the lower priority.

また、本実施形態では、図27に示すように、引込優先順位テーブル番号に応じて図柄組合せ(入賞作動フラグ)の優先順位が異なるだけでなく、優先順位の区分数も異なる。具体的には、引込優先順位テーブル番号が「00」である場合には、優先順位の区分数を5とし、引込優先順位テーブル番号が「01」又は「04」である場合には、優先順位の区分数を4とする。また、引込優先順位テーブル番号が「02」又は「03」である場合には、優先順位の区分数を2とし、引込優先順位テーブル番号が「05」である場合には、優先順位の区分数を3とする。   Further, in the present embodiment, as shown in FIG. 27, not only the priority of the symbol combination (winning operation flag) differs according to the pull-in priority table number, but also the number of priority order divisions differs. Specifically, when the attraction priority table number is “00”, the number of divisions of the priority order is set to 5, and when the attraction priority table number is “01” or “04”, the priority order is set. Is four. Further, when the attraction priority table number is “02” or “03”, the number of priority sections is set to 2, and when the attraction priority table number is “05”, the number of priority sections is set. Is set to 3.

ここでは、引込優先順位テーブル番号が「00」である場合の優先順位について説明し、それ以外の引込優先順位テーブル番号における優先順位の説明は省略する。引込優先順位テーブル番号が「00」である場合の優先順位「1」(最上位の優先順位)には、コンビネーション名称「C_9枚A_01」、「C_1確チリリプC_01」、「C_1確チリリプD_01」及び「C_RT3リプ_01」に対応する引込データが規定される。   Here, a description will be given of the priority when the pull-in priority table number is “00”, and a description of the priority in the other pull-in priority table numbers will be omitted. When the pull-in priority table number is “00”, the priority order “1” (the highest priority order) includes the combination names “C_9 sheets A_01”, “C_1 sure lip C_01”, “C_1 sure lip lip D_01”, Attraction-in data corresponding to “C_RT3 lip — 01” is defined.

引込優先順位テーブル番号が「00」である場合の優先順位「2」には、コンビネーション名称「C_強2枚C_01」〜「C_強2枚C_09」、「C_弱2枚B_01」〜「C_弱2枚B_03」、「C_3枚E_01」、「C_3枚E_02」、「C_9枚F_01」〜「C_9枚F_03」、「C_1確チリリプB_01」、「C_チリリプD_01」及び「C_チリリプC_01」に対応する引込データが規定される。   When the pull-in priority table number is “00”, the priority order “2” includes the combination names “C_strong 2 sheets C_01” to “C_strong 2 sheets C_09”, “C_low 2 sheets B_01” to “C_low” “2 sheets B_03”, “C_3 sheets E_01”, “C_3 sheets E_02”, “C_9 sheets F_01” to “C_9 sheets F_03”, “C_1 sure lip B_01”, “C_tillip D_01”, and “C_tillip C_01” Attraction data is specified.

引込優先順位テーブル番号が「00」である場合の優先順位「3」には、コンビネーション名称「C_1確チリリプA_01」、「C_チリリプA_01」、「C_チリリプB_01」及び「C_維持リプE_01」〜「C_維持リプE_04」に対応する引込データが規定される。   In the case of the priority order “3” when the pull-in priority table number is “00”, the combination names “C_1 sure lip A_01”, “C_tillip A_01”, “C_tillip B_01”, and “C_keep lip E_01” to “C_keep lip E_01” to “ Attraction-in data corresponding to "C_maintenance lip E_04" is defined.

引込優先順位テーブル番号が「00」である場合の優先順位「4」には、コンビネーション名称「C_SP1_01」、「C_SP2_01」、「C_リーチ目リプP_01」、「C_リーチ目リプP_02」、「C_リーチ目リプO_01」、「C_リーチ目リプO_02」、「C_リーチ目リプN_01」、「C_リーチ目リプN_02」、「C_リーチ目リプM_01」、「C_リーチ目リプM_02」、「C_リーチ目リプL_01」〜「C_リーチ目リプL_03」、「C_リーチ目リプK_01」〜「C_リーチ目リプK_03」、「C_リーチ目リプJ_01」、「C_リーチ目リプI_01」〜「C_リーチ目リプI_09」、「C_リーチ目リプH_01」〜「C_リーチ目リプH_03」、「C_リーチ目リプG_01」、「C_リーチ目リプF_01」、「C_リーチ目リプF_02」、「C_リーチ目リプE_01」、「C_リーチ目リプD_01」、「C_リーチ目リプD_02」、「C_リーチ目リプC_01」〜「C_リーチ目リプC_03」、「C_リーチ目リプB_01」、「C_リーチ目リプB_02」、「C_リーチ目リプA_01」、「C_維持リプF_01」、「C_維持リプF_02」、「C_維持リプD_01」〜「C_維持リプD_04」、「C_維持リプC_01」〜「C_維持リプC_03」、「C_維持リプB_01」、「C_維持リプB_02」及び「C_維持リプA_01」に対応する引込データが規定される。   When the pull-in priority table number is “00”, the combination “C_SP1 — 01”, “C_SP2 — 01”, “C_reach lip P_01”, “C_reach lip P_02”, and “C_reach” are assigned to the combination priority “4”. Eye lip O_01, C_reach eye lip O_02, C_reach eye lip N_01, C_reach eye lip N_02, C_reach eye lip M_01, C_reach eye lip M_02, C_reach eye lip “L_01” to “C_reach eye lip L_03”, “C_reach eye lip K_01” to “C_reach eye lip K_03”, “C_reach eye lip J_01”, “C_reach eye lip I_01” to “C_reach eye lip I_09” , “C_reach eye lip H_01” to “C_reach eye lip H_03”, “C_reach eye lip G_01” , “C_reach eye lip F_01”, “C_reach eye lip F_02”, “C_reach eye lip E_01”, “C_reach eye lip D_01”, “C_reach eye lip D_02”, “C_reach eye lip C_01” to “ “C_reach-eye lip C_03”, “C_reach-eye lip B_01”, “C_reach-eye lip B_02”, “C_reach-eye lip A_01”, “C_maintenance lip F_01”, “C_maintenance lip F_02”, “C_maintenance lip D_01” ”To“ C_maintenance lip D_04 ”,“ C_maintenance lip C_01 ”to“ C_maintenance lip C_03 ”,“ C_maintenance lip B_01 ”,“ C_maintenance lip B_02 ”, and“ C_maintenance lip A_01 ”are defined. Is done.

また、引込優先順位テーブル番号が「00」である場合の優先順位「5」(最下位の優先順位)には、コンビネーション名称「C_BB1」及び「C_BB2」に対応する引込データが規定される。   In addition, when the withdrawal priority table number is “00”, the withdrawal data corresponding to the combination names “C_BB1” and “C_BB2” is defined in the priority order “5” (the lowest priority order).

<メインRAMに設けられている格納領域の構成>
次に、図28〜図35を参照して、メインRAM103に設けられる各種格納領域の構成について説明する。
<Configuration of storage area provided in main RAM>
Next, the configuration of various storage areas provided in the main RAM 103 will be described with reference to FIGS.

[当り要求フラグ格納領域及び入賞作動フラグ格納領域]
まず、図28〜図30を参照して、当り要求フラグ格納領域(内部当籤役格納領域)及び入賞作動フラグ格納領域(表示役格納領域)の構成について説明する。なお、本実施形態では、当り要求フラグ格納領域(フラグデータ格納領域、当籤フラグデータ格納領域)と、入賞作動フラグ格納領域(入賞フラグデータ格納領域)とは、互いに同じ構成を有する。
[Winning request flag storage area and winning operation flag storage area]
First, the configurations of the hit request flag storage area (internal winning combination storage area) and the winning operation flag storage area (display combination storage area) will be described with reference to FIGS. In the present embodiment, the hit request flag storage area (flag data storage area, winning flag data storage area) and the winning operation flag storage area (winning flag data storage area) have the same configuration.

本実施形態では、当り要求フラグ格納領域は、それぞれ1バイトのデータにより表される当り要求格納領域0〜11で構成され、入賞作動フラグ格納領域は、それぞれ1バイトのデータにより表される入賞作動格納領域0〜11で構成される。なお、当り要求フラグ格納領域及び入賞作動フラグ格納領域の各格納領域に格納されるデータは、図28〜図30中の「データ」欄の1バイトデータのみであるが、図28〜図30では、説明の便宜上、各格納領域のビットに対応付けられた、各リールの図柄組合せ(図中では、左リール3Lの図柄、中リール3Cの図柄及び右リール3Rの図柄の順で記載)、その名称(コンビネーション名称)及び略称、並びに、メダルの払出枚数も併せて記載する。   In the present embodiment, the hit request flag storage area includes hit request storage areas 0 to 11 each represented by 1-byte data, and the winning operation flag storage area includes a winning operation represented by 1-byte data. It is composed of storage areas 0-11. The data stored in each of the hit request flag storage area and the winning operation flag storage area is only 1-byte data in the “data” column in FIGS. 28 to 30, but in FIGS. 28 to 30, For convenience of explanation, symbol combinations of the respective reels (corresponding to the symbols of the left reel 3L, the symbol of the middle reel 3C, and the symbol of the right reel 3R in the drawing, respectively), The name (combination name) and abbreviation, and the number of paid out medals are also described.

当り要求フラグ格納領域0〜11のそれぞれにおいて、所定のビットに「1」が格納されているとき、その所定のビットに対応する内部当籤役が内部当籤したことを示す。また、入賞作動格納領域0〜11のそれぞれにおいて、所定のビットに「1」が格納されているとき、その所定のビットに対応する表示役(入賞作動フラグ)が入賞したことを示す。すなわち、所定のビットに「1」が格納されているとき、その所定のビットに対応する内部当籤役の各種図柄組合せが有効ライン上に表示されたことを示す。   When "1" is stored in a predetermined bit in each of the hit request flag storage areas 0 to 11, it indicates that the internal winning combination corresponding to the predetermined bit has been internally won. In each of the winning operation storage areas 0 to 11, when “1” is stored in a predetermined bit, it indicates that the display combination (winning operation flag) corresponding to the predetermined bit has won. That is, when “1” is stored in the predetermined bit, it indicates that various symbol combinations of the internal winning combination corresponding to the predetermined bit are displayed on the payline.

また、当り要求フラグ格納領域及び入賞作動フラグ格納領域では、図28〜図30に示すように、各格納領域内の一つのビット(フラグ)に対して、複数の図柄組合せ(コンビネーション)が割り当てられているものもある。すなわち、そのようなフラグに対しては、停止表示可能な図柄組合せ(入賞可能なコンビネーション)が複数存在することを意味する。   In the hit request flag storage area and the winning operation flag storage area, a plurality of symbol combinations (combinations) are assigned to one bit (flag) in each storage area as shown in FIGS. Some are. That is, for such a flag, it means that there are a plurality of symbol combinations that can be stopped and displayed (winning combinations).

例えば、当り要求格納領域5及び入賞作動格納領域5のビット5には、図柄組合せ「サボテン2」−「白7」−「帽子」(コンビネーション名称「C_維持リプC_01」)、図柄組合せ「サボテン2」−「チリ上1」−「帽子」(コンビネーション名称「C_維持リプC_02」)、及び、図柄組合せ「サボテン2」−「サボテン2」−「帽子」(コンビネーション名称「C_維持リプC_03」)の3つの図柄組合せが割り当てられている。それゆえ、当り要求格納領域5のビット5に「1」が格納されている場合には、この3つの図柄組合せが有効ライン上に停止表示可能であることを示す。また、入賞作動格納領域5のビット5に「1」が格納されている場合には、この3つの図柄組合せのいずれかが有効ライン上に表示されたことを示す。   For example, the symbol combination “Cactus 2”-“White 7”-“Hat” (combination name “C_Maintenance Lip C_01”) and the symbol combination “Cactus 2” are stored in the bit 5 of the hit request storage area 5 and the winning operation storage area 5. -"Chile top 1"-"Hat" (combination name "C_Maintenance Lip C_02") and the symbol combination "Cactus 2"-"Cactus 2"-"Hat" (combination name "C_Maintenance Lip C_03") Three symbol combinations are assigned. Therefore, when "1" is stored in bit 5 of the hit request storage area 5, it indicates that the three symbol combinations can be stopped and displayed on the activated line. When "1" is stored in bit 5 of the winning operation storage area 5, it indicates that any of these three symbol combinations has been displayed on the activated line.

[持越役格納領域]
次に、図31を参照して、持越役格納領域の構成について説明する。本実施形態では、持越役格納領域は、1バイトのデータ格納領域で構成される。
[Holdover combination storage area]
Next, the configuration of the carryover combination storage area will be described with reference to FIG. In the present embodiment, the carryover combination storage area includes a 1-byte data storage area.

内部抽籤の結果、内部当籤役「F_BB1」又は「F_BB2」が決定されたときには、その内部当籤役(BB役)は、持越役として持越役格納領域に格納される。持越役格納領域に格納された持越役は、対応する図柄組合せが有効ライン上に表示されるまでクリアされずに保持される。また、持越役格納領域に持越役が格納されている間、内部抽籤によって決定された内部当籤役に加えて、持越役が当り要求格納領域に格納される。   When the internal winning combination “F_BB1” or “F_BB2” is determined as a result of the internal lottery, the internal winning combination (BB combination) is stored in the carryover combination storage area as a carryover combination. The carryover combination stored in the carryover combination storage area is held without being cleared until the corresponding symbol combination is displayed on the payline. Further, while the carryover combination is stored in the carryover combination storage area, the carryover combination is stored in the hit request storage area in addition to the internal winning combination determined by the internal lottery.

[遊技状態フラグ格納領域]
次に、図32を参照して、遊技状態フラグ格納領域の構成について説明する。遊技状態フラグ格納領域は、1バイトのデータ格納領域で構成される。本実施形態では、図32に示すように、遊技状態フラグ格納領域の各ビットに対して固有のボーナスの種別又はRTの種別が割り当てられる。
[Gaming state flag storage area]
Next, the configuration of the gaming state flag storage area will be described with reference to FIG. The game state flag storage area is composed of a 1-byte data storage area. In the present embodiment, as shown in FIG. 32, a unique bonus type or RT type is assigned to each bit of the gaming state flag storage area.

遊技状態フラグ格納領域において、所定のビットに「1」が格納されているとき、その所定のビットに該当するボーナスゲーム又はRTの作動が行われていることを示す。例えば、遊技状態フラグ格納領域のビット0に「1」が格納されているときには、ビッグボーナス「BB」の作動が行われており、遊技状態がBB遊技状態であることを示す。また、例えば、遊技状態フラグ格納領域のビット3に「1」が格納されているときは、遊技状態がRT3状態であることを示す。   When "1" is stored in a predetermined bit in the gaming state flag storage area, it indicates that a bonus game or RT operation corresponding to the predetermined bit is being performed. For example, when “1” is stored in bit 0 of the gaming state flag storage area, the operation of the big bonus “BB” is performed, indicating that the gaming state is the BB gaming state. Further, for example, when “1” is stored in bit 3 of the gaming state flag storage area, it indicates that the gaming state is the RT3 state.

[作動ストップボタン格納領域]
次に、図33を参照して、作動ストップボタン格納領域の構成について説明する。作動ストップボタン格納領域は、1バイトのデータ格納領域で構成され、1バイトからなる作動ストップボタンフラグを格納する。作動ストップボタンフラグにおいて、各ビットには、ストップボタンの操作状態が割り当てられる。
[Operation stop button storage area]
Next, the configuration of the operation stop button storage area will be described with reference to FIG. The operation stop button storage area includes a 1-byte data storage area, and stores an operation stop button flag composed of 1 byte. In the operation stop button flag, the operation state of the stop button is assigned to each bit.

例えば、左ストップボタン17Lが今回押されたストップボタン、つまり、作動ストップボタンである場合には、作動ストップボタン格納領域のビット0に「1」が格納される。また、例えば、左ストップボタン17Lが未だに押されていないストップボタン、つまり、有効ストップボタンである場合には、ビット4に「1」が格納される。メインCPU101は、作動ストップボタン格納領域に格納されているデータに基づいて、今回押されたストップボタンと未だに押されていないストップボタンとを識別する。   For example, when the left stop button 17L is the currently pressed stop button, that is, the operation stop button, “1” is stored in bit 0 of the operation stop button storage area. For example, when the left stop button 17L is a stop button that has not been pressed yet, that is, an effective stop button, “1” is stored in the bit 4. The main CPU 101 identifies a currently pressed stop button and a stop button that has not been pressed based on the data stored in the operation stop button storage area.

[押下順序格納領域]
次に、図34を参照して、押下順序格納領域の構成について説明する。押下順序格納領域は、1バイトのデータ格納領域で構成され、1バイトからなる押下順序フラグを格納する。
[Pressing order storage area]
Next, the configuration of the pressing order storage area will be described with reference to FIG. The pressing order storage area is composed of a 1-byte data storage area, and stores a pressing order flag composed of 1 byte.

押下順序フラグにおいて、各ビットには、ストップボタンの押下順序の種別が割り当てられる。例えば、ストップボタンの押下順序が「左、中、右」である場合には、押下順序格納領域のビット0に「1」が格納される。   In the pressing order flag, the type of the pressing order of the stop button is assigned to each bit. For example, when the pressing order of the stop button is “left, middle, right”, “1” is stored in bit 0 of the pressing order storage area.

[図柄コード格納領域]
次に、図35を参照して、図柄コード格納領域の構成について説明する。本実施形態では、図柄コード格納領域は、それぞれ1バイトのデータにより表される図柄コード格納領域0〜11で構成される。なお、図柄コード格納領域は、当り要求フラグ格納領域及び入賞作動フラグ格納領域(図28〜図30参照)と同様の構成となる。
[Symbol code storage area]
Next, the configuration of the symbol code storage area will be described with reference to FIG. In the present embodiment, the symbol code storage area includes symbol code storage areas 0 to 11 each represented by 1-byte data. The symbol code storage area has the same configuration as the hit request flag storage area and the winning operation flag storage area (see FIGS. 28 to 30).

図柄コード格納領域では、有効ライン上に停止可能な図柄組合せ(コンビネーション)に対応するビットに「1」が格納される。なお、全てのリールが停止後、図柄コード格納領域0〜11には、表示役(入賞作動フラグ)に対応する図柄コードが格納される。   In the symbol code storage area, “1” is stored in a bit corresponding to a symbol combination that can be stopped on an active line. After all the reels are stopped, the symbol codes corresponding to the display combination (winning operation flag) are stored in the symbol code storage areas 0 to 11.

[内部当籤役と各種サブフラグとの関係]
一般遊技状態やART遊技状態において、主制御回路90による各種抽籤では各種データテーブルを参照するが、この際に用いるパラメータとして、本実施形態では、内部当籤役だけでなく、内部当籤役に対応する別の名称の各種パラメータ(以下、「サブフラグ(第1のサブフラグ)」、「サブフラグEX(第2のサブフラグ)」及び「サブフラグD」という)も用いる。それゆえ、本実施形態では、主制御回路90により、内部当籤役を各種サブフラグに変換する処理を行う(後述の図104中のサブフラグ変換処理、フラグ変換処理、サブフラグ圧縮処理参照)。なお、本実施形態では、内部当籤役に関する情報(通信パラメータ)として、サブフラグがスタートコマンドにセットされ、主制御回路90から副制御回路200に送信される。
[Relationship between internal winning combination and various sub flags]
In the general gaming state and the ART gaming state, various types of lottery by the main control circuit 90 refer to various data tables. In this embodiment, not only the internal winning combination but also the internal winning combination is used in this embodiment as a parameter used at this time. Various parameters with different names (hereinafter, referred to as “sub flag (first sub flag)”, “sub flag EX (second sub flag)”, and “sub flag D”) are also used. Therefore, in the present embodiment, the main control circuit 90 performs a process of converting an internal winning combination into various sub flags (see a sub flag conversion process, a flag conversion process, and a sub flag compression process in FIG. 104 described later). In the present embodiment, the sub flag is set in the start command as information (communication parameters) regarding the internal winning combination, and transmitted from the main control circuit 90 to the sub control circuit 200.

ここで、図36及び図37を参照して、内部当籤役と各種サブフラグとの対応関係について説明する。図36は、内部当籤役(小役当籤番号)と各種サブフラグとの対応関係を示す図であり、図37は、内部当籤役(特賞当籤番号)とサブフラグとの対応関係を示す図である。   Here, the correspondence between the internal winning combination and various sub flags will be described with reference to FIG. 36 and FIG. FIG. 36 is a diagram showing the correspondence between the internal winning combination (small combination winning number) and various sub flags, and FIG. 37 is a diagram showing the correspondence between the internal winning combination (special prize winning number) and the sub flags.

本実施形態のフラグ変換処理では、まず、同じ種別に属する複数の内部当籤役を一つのサブフラグにまとめる。本実施形態では、このフラグ変換処理により、図36に示すように、小役及びリプレイ役に関する32種類の内部当籤役(小役当籤番号)が、18種類のサブフラグ(「01」〜「18」:フラグデータ)に変換される。例えば、内部当籤役「F_維持リプ_1st(10:小役当籤番号)」〜「F_維持リプ_3rd(12)」は、サブフラグ「押し順リプ1(09:フラグデータ)」にまとめられる。なお、内部当籤役「はずれ」に対しては、サブフラグ「ハズレ(00)」が割り当てられる。   In the flag conversion process of the present embodiment, first, a plurality of internal winning combinations belonging to the same type are combined into one sub flag. In the present embodiment, as shown in FIG. 36, the 32 types of internal winning combinations (small winning combinations) relating to the small combination and the replay combination are changed to 18 types of sub flags (“01” to “18”) by the flag conversion process. : Flag data). For example, the internal winning combination “F_maintained lip_1st (10: small win number)” to “F_maintained lip_3rd (12)” are collected into a sub flag “push order lip 1 (09: flag data)”. It should be noted that the sub-flag “losing (00)” is assigned to the internal winning combination “losing”.

また、本実施形態のフラグ変換処理では、図36に示すように、サブフラグ「ハズレ(00)」を含む19種類のサブフラグ(「00」〜「18」)が、9種類のサブフラグEX(「00」〜「08」:フラグデータ)に変換される。それゆえ、この変換処理では、サブフラグデータをさらに圧縮することができる。なお、この際、本実施形態では、抽籤(フラグ変換抽籤)によりサブフラグをサブフラグEXに変換する。具体的には、次のように変換される。   In the flag conversion processing of the present embodiment, as shown in FIG. 36, nineteen types of sub flags (“00” to “18”) including the sub flag “loss (00)” are replaced with nine types of sub flags EX (“00”). To “08”: flag data). Therefore, in this conversion process, the sub flag data can be further compressed. At this time, in this embodiment, the sub-flag is converted into the sub-flag EX by lottery (flag conversion lottery). Specifically, it is converted as follows.

サブフラグ「ハズレ(00)」は、フラグ変換抽籤の結果に関係なく、サブフラグEX「ハズレ(00)」に変換され、サブフラグ「2連チリリプ(01)」は、フラグ変換抽籤の結果に関係なく、サブフラグEX「リプレイ(01)」に変換される。   The sub-flag “losing (00)” is converted into the sub-flag EX “losing (00)” regardless of the result of the flag conversion lottery, and the sub-flag “two-piece chili lip (01)” is changed regardless of the result of the flag conversion lottery. It is converted into the sub flag EX “Replay (01)”.

サブフラグ「3連チリリプA(02)」及びサブフラグ「3連チリリプB(03)」は、フラグ変換抽籤に当籤した場合(後述の「変換有り」の場合)、サブフラグEX「確定役(06)」又は「3連チリリプ(07)」に変換され、フラグ変換抽籤に非当籤であった場合(後述の「変換無し」の場合)には、サブフラグEX「リプレイ(01)」に変換される。   The sub-flag “triple chili lip A (02)” and the sub-flag “triple chili lip B (03)” indicate that the flag conversion lottery has been won (in the case of “with conversion” to be described later), the sub-flag EX “fixing hand (06)” Alternatively, the flag is converted into "triple chili lip (07)", and when the flag conversion lottery is not won (in the case of "no conversion" described later), the sub flag EX is converted into "replay (01)".

サブフラグ「リーチ目リプ1(04)」〜「リーチ目リプ4(07)」は、フラグ変換抽籤に当籤した場合、サブフラグEX「確定役(06)」又は「リーチ目リプ(08)」に変換され、フラグ変換抽籤に非当籤であった場合には、サブフラグEX「リプレイ(01)」に変換される。   When the flag conversion lottery is won, the sub flags “Reach eye lip 1 (04)” to “Reach eye lip 4 (07)” are converted to the sub flag EX “Determined hand (06)” or “Reach eye lip (08)”. If the flag conversion lottery is not won, the sub flag EX is converted to “Replay (01)”.

サブフラグ「リプレイ(08)」及び「押し順リプ1(09)」〜「押し順リプ3(11)」は、フラグ変換抽籤の結果に関係なく、サブフラグEX「リプレイ(01)」に変換され、サブフラグ「押し順ベル(12)」及び「共通ベル(13)」は、フラグ変換抽籤の結果に関係なく、サブフラグEX「ベル(02)」に変換される。   The sub flags “Replay (08)” and “Push order Lip 1 (09)” to “Push order Lip 3 (11)” are converted into the sub flag EX “Replay (01)” regardless of the result of the flag conversion lottery. The sub-flag “push order bell (12)” and “common bell (13)” are converted to the sub-flag EX “bell (02)” regardless of the result of the flag conversion lottery.

サブフラグ「サボテン(14)」、「弱チェリー(15)」及び「強チェリー(16)」は、フラグ変換抽籤の結果に関係なく、それぞれサブフラグEX「サボテン(03)」、「弱チェリー(04)」及び「強チェリー(05)」に変換される。また、サブフラグ「リーチ目1(17)」及び「リーチ目2(18)」は、フラグ変換抽籤の結果に関係なく、サブフラグEX「ハズレ(00)」に変換される。   The sub-flags “Cactus (14)”, “Weak cherry (15)”, and “Strong cherry (16)” are sub-flags EX “Cactus (03)” and “Weak cherry (04), respectively, regardless of the result of the flag conversion lottery. "And" strong cherry (05) ". The sub-flag “reach 1 (17)” and “reach 2 (18)” are converted to the sub-flag EX “loss (00)” regardless of the result of the flag conversion lottery.

上述のように、本実施形態では、実質、サブフラグ「3連チリリプA(02)」、「3連チリリプB(03)」及び「リーチ目リプ1(04)」〜「リーチ目リプ4(07)」のみがフラグ変換抽籤の対象となる。なお、上述したフラグ変換抽籤に用いられる抽籤テーブルについては、後で詳述する。   As described above, in the present embodiment, substantially, the sub-flags “triple lip A (02)”, “triple lip B (03)”, and “reach lip 1 (04)” to “reach lip 4 (07) ) "Is the target of the flag conversion lottery. The lottery table used for the flag conversion lottery will be described later in detail.

さらに、本実施形態のフラグ変換処理では、図36に示すように、9種類のサブフラグEX(「00」〜「08」)が7種類のサブフラグD(「00」〜「06」)に変換される。それゆえ、この変換処理では、より一層、サブフラグデータを圧縮することができる。なお、この変換処理では抽籤を行わず、次のようにして、サブフラグEXとサブフラグDとを対応付けて変換を行う。   Further, in the flag conversion processing of the present embodiment, as shown in FIG. 36, nine types of sub-flags EX (“00” to “08”) are converted into seven types of sub-flags D (“00” to “06”). You. Therefore, in this conversion processing, the sub flag data can be further compressed. In this conversion process, the lottery is not performed, and the conversion is performed by associating the sub flag EX with the sub flag D in the following manner.

サブフラグEX「ハズレ(00)」、「リプレイ(01)」及び「ベル(02)」は、サブフラグD「ハズレ(00)」に変換される。サブフラグEX「サボテン(03)」は、サブフラグD「サボテン(01)」に変換され、サブフラグEX「弱チェリー(04)」は、サブフラグD「弱チェリー(02)」に変換され、サブフラグEX「強チェリー(05)」は、サブフラグD「強チェリー(03)」に変換される。   The sub-flag EX “losing (00)”, “replay (01)”, and “bell (02)” are converted to the sub-flag D “losing (00)”. The sub flag EX “cactus (03)” is converted to the sub flag D “cactus (01)”, the sub flag EX “weak cherry (04)” is converted to the sub flag D “weak cherry (02)”, and the sub flag EX “strong” Cherry (05) "is converted to sub-flag D" strong cherry (03) ".

また、サブフラグEX「確定役(06)」は、サブフラグD「確定役(04)」に変換され、サブフラグEX「3連チリリプ(07)」は、サブフラグD「3連チリリプ(05)」に変換され、サブフラグEX「リーチ目リプ(08)」は、サブフラグD「リーチ目リプ(06)」に変換される。   Further, the sub flag EX “fixed hand (06)” is converted to the sub flag D “fixed hand (04)”, and the sub flag EX “triple lip (07)” is converted to the sub flag D “triple lip (05)”. Then, the sub flag EX “reach lip (08)” is converted to the sub flag D “reach lip (06)”.

また、本実施形態のフラグ変換処理では、図37に示すように、内部当籤役「F_BB1(01:特賞当籤番号)」及び「F_BB2(02)」はいずれも、サブフラグ「BB」に変換される。   In the flag conversion process of the present embodiment, as shown in FIG. 37, both the internal winning combination “F_BB1 (01: special prize winning number)” and “F_BB2 (02)” are converted into the sub flag “BB”. .

[サブフラグEX変換時の遊技性]
ここで、上述した内部当籤役をサブフラグ及びサブフラグEXに変換する処理の過程、及び、サブフラグEX変換時の遊技性の一例を、図38A及び38Bを参照して説明する。図38Aは、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が決定された場合のフラグ変換過程を示す図であり、図38Bは、内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」のいずれかが決定された場合のフラグ変換過程を示す図である。
[Gaming property at the time of sub flag EX conversion]
Here, a process of converting the above-described internal winning combination into a sub-flag and a sub-flag EX, and an example of the gaming property at the time of sub-flag EX conversion will be described with reference to FIGS. 38A and 38B. FIG. 38A is a diagram illustrating a flag conversion process in a case where the internal winning combination “F_Probable Chill Lip” or “F_1 Probable Chill Lip” is determined, and FIG. 38B is a diagram illustrating the internal winning combinations “F_Reach Rep A” to “F_ It is a figure which shows the flag conversion process in case any one of "reach eye lip D" is determined.

なお、本実施形態のパチスロ1では、RT4遊技状態中に内部当籤役「F_確チリリプ」、「F_1確チリリプ」及び「F_リーチ目リプA」〜「F_リーチ目リプD」のいずれかが単独で内部当籤役として決定されると、フラグ変換抽籤を行う。そして、本実施形態では、このフラグ変換抽籤に当籤した場合、特別な特典(例えば、ARTゲーム数の上乗せやCT当籤)が付与される。   In the pachislot 1 of the present embodiment, during the RT4 gaming state, any of the internal winning combinations “F_Clip Clip”, “F_1 Clip Clip”, and one of “F_Reach Rip A” to “F_Reach Rip D” are solely used. , The flag conversion lottery is performed. In the present embodiment, when the flag conversion lottery is won, a special privilege (for example, an increase in the number of ART games or a CT win) is given.

例えば、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が決定された場合、図38Aに示すように、内部当籤役「F_確チリリプ」及び「F_1確チリリプ」は、それぞれサブフラグ「3連チリリプA(02)」及び「3連チリリプB(03)」に変換される。   For example, when the internal winning combination “F_Sure Chill Lip” or the “F_1 Sure Chill Lip” is determined, as shown in FIG. 38A, the internal winning combinations “F_Sure Chill Lip” and “F_1 Sure Chill Lip” are respectively set to the sub-flag “3 It is converted into "Chirilip A (02)" and "triple Chirilip B (03)".

次いで、サブフラグ「3連チリリプA(02)」及び「3連チリリプB(03)」は、フラグ変換抽籤に当籤すると、サブフラグEX「3連チリリプ(07)」又は「確定役(06)」に変換される。一方、フラグ変換抽籤に非当籤であった場合には、サブフラグ「3連チリリプA(02)」及び「3連チリリプB(03)」はともに、サブフラグEX「リプレイ(01)」に変換される。   Next, when the sub-flags “triple chili lip A (02)” and “triple chili lip B (03)” win the flag conversion lottery, they become the sub-flag EX “triple chili lip (07)” or “fixed hand (06)”. Is converted. On the other hand, if the flag conversion lottery is not won, both the sub-flag “triple chili lip A (02)” and “triple chili lip B (03)” are converted to the sub-flag EX “replay (01)”. .

なお、図24で説明したように、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が当籤した場合、押し順正解時には略称「3連チリリプ」に係る図柄組合せが表示され、押し順不正解時には略称「リプレイ」に係る図柄組合せが表示される。それゆえ、本実施形態では、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が決定され、かつ、フラグ変換抽籤に当籤した場合、内部当籤役「F_確チリリプ」及び「F_1確チリリプ」はいずれも、サブフラグEX「3連チリリプ(07)」又は「確定役(06)」の役として扱われる。   As described with reference to FIG. 24, when the internal winning combination “F_Sure Chill Lip” or “F_1 Sure Chill Lip” is won, a symbol combination related to the abbreviation “Triple Chill Lip” is displayed when the push order is correct, and the push order is incorrect. At the time of correct answer, the symbol combination related to the abbreviation "Replay" is displayed. Therefore, in the present embodiment, when the internal winning combination “F_Sure Chill Lip” or the “F_1 Sure Chill Lip” is determined and the flag conversion lottery is won, the internal winning combinations “F_Sure Chill Lip” and “F_1 Sure Chill Lip”. Are treated as the role of the sub-flag EX “triple chili lip (07)” or “determined role (06)”.

そして、このフラグ変換過程によって内部当籤役「F_確チリリプ」又は「F_1確チリリプ」がサブフラグEX「3連チリリプ(07)」又は「確定役(06)」に変換されると、略称「3連チリリプ」に係る図柄組合せを表示するための情報が報知される(例えば、遊技者に対して順押しでチリ図柄を狙わせる旨の情報が報知される)。一方、このフラグ変換過程において、フラグ変換抽籤が非当籤となり、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」がサブフラグEX「リプレイ(01)」に変換されると、略称「リプレイ」に係る図柄組合せを表示するための情報が報知される(例えば、順押し以外の押し順(変則押し)が報知される)。   Then, when the internal winning combination “F_Sure Chill Lip” or “F_1 Chill Chill Lip” is converted to the sub-flag EX “Three Chill Lip (07)” or “Fixed Charm (06)” by the flag conversion process, the abbreviation “3 Information for displaying the symbol combination related to "Chili lip" is notified (for example, information indicating that the player is aimed at the Chile symbol by pushing in order). On the other hand, in this flag conversion process, if the flag conversion lottery becomes non-winning and the internal winning combination “F_Surely Reliable Lip” or “F_1 Surely Reliable Lip” is converted to the sub flag EX “Replay (01)”, the abbreviation is changed to “Replay”. Information for displaying such a symbol combination is notified (for example, a pressing order other than the normal pressing (irregular pressing) is notified).

また、例えば、内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」のいずれかが決定された場合、図38Bに示すように、内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」は、それぞれサブフラグ「リーチ目リプ1(04)」〜「リーチ目リプ4(07)」に変換される。   Further, for example, when any of the internal winning combinations “F_reach-eye lip A” to “F_reach-eye lip D” is determined, as shown in FIG. The F_reach eye lip D is converted into sub-flags “reach eye lip 1 (04)” to “reach eye lip 4 (07)”, respectively.

次いで、サブフラグ「リーチ目リプ1(04)」〜「リーチ目リプ4(07)」は、フラグ変換抽籤に当籤すると、サブフラグEX「リーチ目リプ(08)」又は「確定役(06)」に変換される。一方、フラグ変換抽籤に非当籤であった場合には、サブフラグ「リーチ目リプ1(04)」〜「リーチ目リプ4(07)」は、サブフラグEX「リプレイ(01)」に変換される。   Next, when the sub flags “Reach eye lip 1 (04)” to “Reach eye lip 4 (07)” win the flag conversion lottery, they become the sub flag EX “Reach eye lip (08)” or “determined combination (06)”. Is converted. On the other hand, if the flag conversion lottery has not been won, the sub flags “Reach eye lip 1 (04)” to “Reach eye lip 4 (07)” are converted to the sub flag EX “Replay (01)”.

なお、図24で説明したように、内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」のいずれかが当籤した場合、押し順正解時には略称「リーチ目リプ」に係る図柄組合せが表示され、押し順不正解時には略称「リプレイ」に係る図柄組合せが表示される。それゆえ、本実施形態では、内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」のいずれかが決定され、かつ、フラグ変換抽籤に当籤した場合、内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」はいずれも、サブフラグEX「リーチ目リプ(08)」又は「確定役(06)」の役として扱われる。   As described with reference to FIG. 24, when any of the internal winning combinations “F_reach-eye lip A” to “F_reach-eye lip D” is won, the symbol combination related to the abbreviation “reach-eye lip” is obtained when the pressing order is correct. Is displayed, and a symbol combination related to the abbreviation "Replay" is displayed when the pressing order is incorrect. Therefore, in the present embodiment, if any of the internal winning combination “F_reach-eye lip A” to “F_reach-eye lip D” is determined and the flag conversion lottery is won, the internal winning combination “F_reach- All of “Lip A” to “F_reach eye lip D” are handled as the role of the sub-flag EX “reach eye lip (08)” or “fixed hand (06)”.

そして、このフラグ変換過程によって内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」が例えばサブフラグEX「リーチ目リプ(08)」又は「確定役(06)」に変換されると、略称「リーチ目リプ」に係る図柄組合せを表示するための情報が報知される(例えば、遊技者に対して順押しで図柄「白7」を狙わせる旨の情報が報知される)。一方、このフラグ変換過程において、フラグ変換抽籤が非当籤となり、内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」がサブフラグEX「リプレイ(01)」に変換されると、略称「リプレイ」に係る図柄組合せを表示するための情報が報知される(例えば、順押し以外の押し順(変則押し)が報知される)。   Then, when the internal winning combination “F_reach-eye lip A” to “F_reach-eye lip D” is converted into, for example, the sub-flag EX “reach-eye lip (08)” or “fixed combination (06)” by the flag conversion process. , Information for displaying the symbol combination related to the abbreviation “Reach eye lip” is notified (for example, information indicating that the player is sequentially pushed to aim at the symbol “white 7” is notified). On the other hand, in this flag conversion process, the flag conversion lottery becomes non-winning, and the internal winning combinations “F_reach-eye lip A” to “F_reach-eye lip D” are converted into the sub-flag EX “replay (01)”. Information for displaying a symbol combination related to “replay” is notified (for example, a pressing order (irregular pressing) other than the forward pressing is notified).

また、本実施形態では、図38A又は38Bに示すフラグ変換過程において、フラグ変換抽籤に当籤して報知に従い遊技者が停止操作を行うと、略称「3連チリリプ」又は「リーチ目リプ」に係る図柄組合せが有効ライン上に停止表示され、特別な特典が付与される。この付与処理は、実質的には処理上において、パチスロ1がフラグ変換抽籤に当籤したことに応じて特別な特典を遊技者に付与することになるが、遊技者に対しては、略称「3連チリリプ」に係る図柄組合せが表示されたことにより、特別な特典が付与されたと感じさせることができる。   Further, in the present embodiment, in the flag conversion process shown in FIG. 38A or 38B, if the player performs a stop operation in accordance with the notification after winning the flag conversion lottery, the abbreviation “triple lip” or “reach lip” is applied. The symbol combination is stopped and displayed on the activated line, and a special privilege is given. In this processing, a special privilege is given to the player in accordance with the fact that the pachislot 1 wins the flag conversion lottery in the processing. However, the abbreviation "3" is given to the player. The display of the symbol combination related to the “continuous chili lip” makes it possible to feel that a special privilege has been given.

パチスロの遊技性を高めるためには、特典が付与される図柄組合せの出現頻度が一定であるよりも、状態に応じて異なる方が好ましい場合がある。停止制御(表示される図柄組合せ)は、内部当籤役の種類によって異なるため、特典が付与される図柄組合せの出現頻度を状態に応じて異ならせる手法としては、内部当籤役の当籤確率を異ならせる手法も考えられる(パチスロ1では、内部当籤役の当籤確率は、ボーナスの作動の有無やRT状態に応じて異ならせることができるため、例えば、ART遊技状態に対応するRT状態として、RT4状態だけでなく、RT6状態やRT7状態などの他のRT状態を設けるという手法も考えられる)。しかしながら、内部当籤役の当籤確率を異ならせる契機(RT状態の移行契機)は限定されているため、遊技性(興趣)の向上という観点では、この手法は柔軟性に欠けている。   In order to enhance the pachislot playability, it may be preferable that the appearance frequency of the symbol combination to which the benefit is given is different depending on the state, rather than being constant. Since the stop control (displayed symbol combination) differs depending on the type of the internal winning combination, as a method of changing the appearance frequency of the symbol combination to which the privilege is given according to the state, the winning probability of the internal winning combination is changed. (In the pachislot 1, the winning probability of the internal winning combination can be made different depending on the presence or absence of the bonus and the RT state. For example, as the RT state corresponding to the ART gaming state, only the RT4 state is used. Alternatively, a method of providing another RT state such as the RT6 state or the RT7 state may be considered). However, since the timing for changing the winning probability of the internal winning combination (transition timing of the RT state) is limited, this method lacks flexibility from the viewpoint of improving the gaming performance (interest).

それに対して、本実施形態のパチスロ1では、内部当籤役の当籤確率を変えることなく、内部当籤役を決定するための内部抽籤に加え、フラグ変換抽籤及びその抽籤結果に基づく報知を行うことにより、特典が付与される図柄組合せの出現頻度を状態に応じて柔軟に異ならせることができる。すなわち、フラグ変換抽籤に当籤し易い状態では、特典が付与される図柄組合せの出現頻度を上げることができ、逆に、フラグ変換抽籤に当籤し難い状態では、特典が付与される図柄組合せの出現頻度を下げることができる。   On the other hand, in the pachislot 1 of the present embodiment, the flag conversion lottery and the notification based on the lottery result are performed in addition to the internal lottery for determining the internal winning combination without changing the winning probability of the internal winning combination. In addition, the appearance frequency of the symbol combination to which the privilege is given can be flexibly changed according to the state. That is, in a state where it is easy to win the flag conversion lottery, the appearance frequency of the symbol combination to which the benefit is given can be increased. On the contrary, in a state where it is difficult to win the flag conversion lottery, the appearance of the symbol combination to which the benefit is given appears Frequency can be reduced.

<一般遊技状態中の遊技性>
次に、図39A〜39Cを参照して、一般遊技状態中の遊技の流れについて説明する。本実施形態のパチスロ1では、一般遊技状態中において、遊技状態が通常遊技状態からCZに移行し、その後、遊技状態がCZからART遊技状態に移行することにより、一般遊技状態(非ART遊技状態)からART遊技状態への移行が行われる(図14A及び14B参照)。
<Playability during the general game state>
Next, with reference to FIGS. 39A to 39C, a flow of the game in the general game state will be described. In the pachislot 1 of the present embodiment, during the general gaming state, the gaming state shifts from the normal gaming state to CZ, and then the gaming state shifts from CZ to the ART gaming state, whereby the general gaming state (non-ART gaming state) ) To the ART gaming state (see FIGS. 14A and 14B).

図39Aは、一般遊技状態中において、遊技状態が通常遊技状態からCZに移行する際の遊技の流れを示す図である。通常遊技状態は、図39Aに示すように、CZの抽籤状態として低確率状態と高確率状態とを有する。この低確率状態及び高確率状態は、通常遊技状態中に行われるCZ抽籤に当籤する期待度が互いに異なる状態であり、低確率状態はCZ抽籤に当籤し難い状態であり、高確率状態はCZ抽籤に当籤し易い状態である。そして、通常遊技状態中の遊技において行われるCZ抽籤に当籤した場合には、遊技状態が通常遊技状態からCZに移行する。   FIG. 39A is a diagram showing a game flow when the game state shifts from the normal game state to CZ during the general game state. As shown in FIG. 39A, the normal game state has a low probability state and a high probability state as CZ lottery states. The low-probability state and the high-probability state are states in which the degrees of expectation of winning the CZ lottery performed during the normal game state are different from each other. The low-probability state is a state in which it is difficult to win the CZ lottery. This is a state where it is easy to win a lottery. Then, when the CZ lottery performed in the game in the normal game state is won, the game state shifts from the normal game state to CZ.

なお、本実施形態のパチスロ1では、CZ(チャンスゾーン)として、「CZ1」、「CZ2」及び「CZ3」の複数のチャンスゾーンを設ける。CZ1〜CZ3は、CZ中の遊技で行われるART抽籤に当籤する期待度が互いに異なるチャンスゾーンであり、CZ3は、ART抽籤に必ず当籤するチャンスゾーンであり、CZ1及びCZ2は、所定の確率でART抽籤に当籤するチャンスゾーンである。通常遊技状態中の遊技で行われるCZ抽籤では、CZの当籤/非当籤だけでなく、当籤時に移行するCZの種別(CZ1〜CZ3のいずれか)も決定される(後述の図41参照)。   In the pachislot 1 of the present embodiment, a plurality of chance zones “CZ1”, “CZ2” and “CZ3” are provided as CZs (chance zones). CZ1 to CZ3 are chance zones in which the expected degrees of winning in the ART lottery performed in the game in CZ are different from each other, CZ3 is a chance zone in which the ART lottery is always won, and CZ1 and CZ2 have a predetermined probability. This is a chance zone for winning the ART lottery. In the CZ lottery performed in the game in the normal gaming state, not only the winning / non-winning of the CZ, but also the type of the CZ (one of CZ1 to CZ3) to be shifted at the time of the winning is determined (see FIG. 41 described later).

図39Bは、遊技状態が一般遊技状態のCZ1及びCZ2からART遊技状態に移行する際の遊技の流れを示す図である。CZ1及びCZ2はともに、前半部と後半部とから構成される。前半部は、CZ中の遊技で行われるART抽籤に当籤する期待度のランクを昇格させる期間であり、後半部は、ランクに基づくART抽籤の抽籤結果を所定の演出(本実施形態では、キャラクタによるバトル演出)により報知する期間である。   FIG. 39B is a diagram showing a flow of the game when the game state shifts from the CZ1 and CZ2 in the normal game state to the ART game state. Both CZ1 and CZ2 are composed of a first half and a second half. The first half is a period during which the rank of the degree of expectation to win the ART lottery performed in the game in CZ is promoted, and the second half is a predetermined effect (in the present embodiment, the character lottery result of the ART lottery based on the rank). This is a period in which the notification is made.

CZ1中では、ランクとして6段階のモード(モード1〜6)が用意され、モードが上がるほど、ART抽籤に当籤する期待度が高くなる。CZ1の前半部では、第1の所定ゲーム数(例えば、最大で12ゲーム)の期間、継続して遊技が行われ、内部当籤役に基づいてモードの昇格抽籤が行われる。そして、CZ1の後半部の1ゲーム目では、前半部で昇格させたモード(前半部終了時点のモード)に基づいてART抽籤が行われる。   In CZ1, six levels of modes (modes 1 to 6) are prepared as ranks, and the higher the mode, the higher the degree of expectation of winning the ART lottery. In the first half of CZ1, a game is continuously performed for a first predetermined number of games (for example, a maximum of 12 games), and a promotion of a mode is performed based on an internal winning combination. Then, in the first game of the second half of CZ1, ART lottery is performed based on the mode promoted in the first half (the mode at the end of the first half).

また、CZ2中では、ランクとして10段階のポイントが用意され、ポイントが上がるほど、ART抽籤に当籤する期待度が高くなる。CZ2の前半部では、第2の所定ゲーム数(例えば、最大で15ゲーム)の期間、継続して遊技が行われ、内部当籤役に基づいてポイントの昇格抽籤が行われる。そして、CZ2の後半部の1ゲーム目では、前半部で昇格させたポイント(前半部終了時点のポイント)に基づいてART抽籤が行われる。   In CZ2, ten levels of points are prepared as ranks, and the higher the points, the higher the degree of expectation of winning the ART lottery. In the first half of CZ2, a game is continuously performed for a second predetermined number of games (for example, a maximum of 15 games), and a point lottery is performed based on an internal winning combination. Then, in the first game of the second half of CZ2, ART lottery is performed based on points promoted in the first half (points at the end of the first half).

CZ1の後半部では、味方キャラクタと敵キャラクタAとが対戦するバトル演出が行われ、CZ2の後半部では、味方キャラクタと敵キャラクタBとが対戦するバトル演出が行われる。このバトル演出は、第3の所定ゲーム数(例えば、最大で4ゲーム)の期間の遊技に渡って行われる。また、バトル演出の勝敗は、ART抽籤の結果に基づいて管理(決定)され、ART抽籤に当籤している場合には、バトル演出で味方キャラクタが勝利し、非当籤である場合には、バトル演出で敵キャラクタが勝利する。   In the latter half of CZ1, a battle effect in which the ally character and the enemy character A compete against each other is performed, and in the latter half of the CZ2, a battle effect in which the ally character and the enemy character B compete against each other is performed. This battle effect is performed over a game of a third predetermined number of games (for example, a maximum of four games). Further, the winning or losing of the battle effect is managed (determined) based on the result of the ART lottery. If the ART lottery is won, the ally character wins the battle effect, and if it is not won, the battle character wins. The enemy character wins in the production.

また、CZ1及びCZ2の各後半部(バトル演出中)では、毎ゲーム、内部当籤役に基づいてART抽籤が行われる。そして、このART抽籤に当籤すると、バトル演出の結果が書き換えられる。例えば、バトル演出中にいわゆる「レア」役が内部当籤役として決定されると、ART抽籤が行われ、その結果に基づいてバトル演出の結果が書き換えられる。   In each second half of CZ1 and CZ2 (during a battle effect), ART random determination is performed for each game based on the internal winning combination. Then, when this ART lottery is won, the result of the battle effect is rewritten. For example, if a so-called "rare" combination is determined as an internal winning combination during a battle effect, an ART lottery is performed, and the result of the battle effect is rewritten based on the result.

CZ1及びCZ2において、ARTに非当籤の場合には、後半部のバトル演出で敗北し、基本的には、その後、遊技状態が通常遊技状態に移行する。一方、CZ1及びCZ2において、ARTに当籤している場合には、後半部のバトル演出で勝利し、その後、遊技状態がCZからART準備状態を経由して通常ARTに移行する。なお、本実施形態では、CZ1及びCZ2の前半部の遊技において、フリーズが発生する場合があり、その場合には、遊技状態がCZからART準備状態を経由して、通常ARTではなくCT(上乗せチャンスゾーン)に移行する。   In CZ1 and CZ2, if the ART is not won, the game is defeated in the latter half of the battle effect, and the game state basically shifts to the normal game state thereafter. On the other hand, when the ART is won in CZ1 and CZ2, the battle is won in the latter half of the battle effect, and then the gaming state shifts from the CZ to the normal ART via the ART preparation state. In the present embodiment, a freeze may occur in the game in the first half of CZ1 and CZ2. In such a case, the game state is changed from CZ to the ART preparation state, and not the normal ART but the CT (additional). (Chance zone).

図39Cは、遊技状態が一般遊技状態のCZ3からART遊技状態に移行する際の遊技の流れを示す図である。CZ3は、第4の所定ゲーム数(例えば、最大で17ゲーム)の期間、継続して遊技が行われる。そして、CZ3では、毎ゲーム、内部当籤役に基づいてART抽籤が行われる。   FIG. 39C is a diagram illustrating a flow of a game when the game state shifts from the CZ3 in the normal game state to the ART game state. In the CZ3, a game is continuously performed for a fourth predetermined number of games (for example, 17 games at maximum). Then, in CZ3, ART random determination is performed for each game based on the internal winning combination.

CZ3は、ART抽籤に当籤した時点で終了し、その次のゲーム以降、遊技状態がCZ3からART準備状態を経由してCT(上乗せチャンスゾーン)に移行する。また、CZ3では、フリーズが発生する場合があり、その場合にも、次ゲーム以降、遊技状態がCZ3からART準備状態を経由してCT(上乗せチャンスゾーン)に移行する。一方、CZ3において、ART抽籤に当籤せずにCZ3の遊技期間(第4の所定ゲーム数)が経過した場合、遊技状態がCZ3からART準備状態を経由して通常ARTに移行する。すなわち、本実施形態では、CZ3は、ART遊技状態への移行が確定しているチャンスゾーンである。   The CZ3 ends when the ART lottery is won, and the game state shifts from the CZ3 to the CT (additional chance zone) via the ART preparation state after the next game. Further, in the CZ3, a freeze may occur. In such a case, the game state shifts from the CZ3 to the CT (additional chance zone) via the ART preparation state after the next game. On the other hand, if the game period (the fourth predetermined number of games) of CZ3 has elapsed without winning the ART lottery in CZ3, the game state shifts to normal ART from CZ3 via the ART preparation state. That is, in the present embodiment, CZ3 is a chance zone in which the transition to the ART gaming state is determined.

<一般遊技状態中に用いる各種データテーブル>
続いて、図40〜図45を参照して、一般遊技状態中に行われる遊技性に関する抽籤処理で用いられる各種データテーブルについて説明する。なお、以下に説明する各種データテーブルは、メインROM102に格納される。
<Various data tables used during the general game state>
Next, with reference to FIGS. 40 to 45, various data tables used in the lottery process regarding the gaming properties performed during the general gaming state will be described. The various data tables described below are stored in the main ROM 102.

また、以下に示す各種データテーブルでは、抽籤値の情報を概念的に示す。データテーブル中の「0」は、当籤確率「0%」に相当する抽籤値が規定されていることを意味し、「極々低」は、当籤確率「0%〜1%未満」に相当する抽籤値が規定されていることを意味し、「極低」は、当籤確率「1%〜10%未満」に相当する抽籤値が規定されていることを意味する。また、データテーブル中の「低」は、当籤確率「10%〜30%未満」に相当する抽籤値が規定されていることを意味し、「中」は、当籤確率「30%〜60%未満」に相当する抽籤値が規定されていることを意味し、「高」は、当籤確率「60%〜80%未満」に相当する抽籤値が規定されていることを意味する。さらに、データテーブル中の「極高」は、当籤確率「80%〜99%未満」に相当する抽籤値が規定されていることを意味し、「極々高」は、当籤確率「99%〜100%未満」に相当する抽籤値が規定されていることを意味し、「確定」は、当籤確率「100%」に相当する抽籤値が規定されていることを意味する。   Further, in the various data tables described below, information on the lottery values is conceptually shown. “0” in the data table means that a lottery value corresponding to the winning probability “0%” is defined, and “extremely low” means a lottery value corresponding to the winning probability “0% to less than 1%”. "Very low" means that a lottery value corresponding to the winning probability "1% to less than 10%" is defined. “Low” in the data table means that a lottery value corresponding to the winning probability “10% to less than 30%” is defined, and “medium” means the winning probability “30% to less than 60%”. Means that a lottery value corresponding to "" is defined, and "high" means that a lottery value corresponding to the winning probability "60% to less than 80%" is defined. Further, “extremely high” in the data table means that a lottery value corresponding to the winning probability “80% to less than 99%” is defined, and “extremely high” indicates that the winning probability is “99% to 100%”. "Less than%" means that a lottery value is defined, and "determined" means that a lottery value corresponding to a winning probability of "100%" is defined.

そして、以下に示す各種データテーブルでは、乱数回路110の乱数レジスタ1により、予め定められた数値の範囲(0〜65535)から抽出される抽籤用乱数値を、規定された抽籤値で順次減算し、減算の結果が負となったか否か(いわゆる「桁かり」が生じたか否か)の判定を行うことによって内部的な抽籤が行われる。なお、本実施形態では、一般遊技状態中に行われる遊技性に関する抽籤処理において抽籤用乱数値から抽籤値を減算して当籤/非当籤を判定する例を説明したが、本発明はこれに限定されず、抽出した抽籤用乱数値に抽籤値を加算し、加算結果が65536を超えたか否か(いわゆる「桁あふれ」が生じたか否か)を判定して、当籤/非当籤を決定してもよい。   In the various data tables described below, the random number register 1 of the random number circuit 110 sequentially subtracts a random number for lottery extracted from a predetermined numerical value range (0 to 65535) by a specified lottery value. The internal lottery is performed by determining whether or not the result of the subtraction is negative (whether or not a so-called "digit" has occurred). Note that, in the present embodiment, an example has been described in which the lottery value is subtracted from the random number for lottery in the lottery processing relating to the playability performed in the general gaming state, and the winning / non-winning is determined, but the present invention is not limited to this. Instead, the lottery value is added to the extracted random number for lottery, and it is determined whether or not the addition result exceeds 65536 (whether or not so-called “digit overflow” has occurred) to determine winning / non-winning. Is also good.

[通常中高確率抽籤テーブル]
まず、図40A及び40Bを参照して、CZの抽籤状態(低確率及び高確率)の移行抽籤で用いられる通常中高確率抽籤テーブルについて説明する。なお、本実施形態のパチスロ1では、毎ゲーム、内部当籤役に基づいてCZの抽籤状態の移行抽籤が行われるだけでなく、例えばボーナス終了時やCZ,ART終了時などの場合にもCZの抽籤状態の移行抽籤が行われる。図40Aは、通常遊技状態中に毎ゲーム参照される通常中高確率抽籤テーブルの構成図であり、図40Bは、例えば設定変更時、ボーナス終了時又はCZ,ART終了時等に参照される通常中高確率抽籤テーブルの構成図である。なお、図40Aに示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
[Normal middle and high probability lottery table]
First, with reference to FIGS. 40A and 40B, a description will be given of a normal medium-high probability lottery table used in the transition lottery of the CZ lottery state (low probability and high probability). In the pachislot 1 of the present embodiment, not only the shift lottery of the CZ lottery state is performed based on the internal winning combination in each game, but also in the case of, for example, the end of the bonus or the end of the CZ or ART, etc. Shifting to a lottery state is performed. FIG. 40A is a configuration diagram of a normal medium-high probability lottery table referred to in each game during the normal game state, and FIG. 40B is a normal medium-high value referred to, for example, at the time of setting change, at the end of a bonus, or at the end of CZ or ART. It is a lineblock diagram of a probability lottery table. Note that the name of the internal winning combination shown in FIG. 40A corresponds to the name of the sub flag described above.

図40Aに示す通常中高確率抽籤テーブルは、現在のCZの抽籤状態と内部当籤役との各組合せと、移行後のCZの抽籤状態の抽籤結果(低確率/高確率)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。   The normal medium-high probability lottery table shown in FIG. 40A includes, for each combination of the current CZ lottery state and the internal winning combination, the lottery result (low probability / high probability) of the CZ lottery state after transition, and each lottery result. The correspondence with the information of the associated lottery value is defined.

図40Aに示す通常中高確率抽籤テーブルから明らかなように、現在のCZの抽籤状態が低確率である場合には、内部当籤役がサブフラグ「弱チェリー」に対応する役であるときに、CZの抽籤状態が高確率に移行し易くなる。一方、現在のCZの抽籤状態が高確率である場合には、内部当籤役がサブフラグ「共通ベル」、「サボテン」、「弱チェリー」及び「強チェリー」のいずれかに対応する役であるときに、CZの抽籤状態が高確率に維持される。   As is clear from the normal medium-high probability lottery table shown in FIG. 40A, when the current CZ lottery state is low probability, when the internal winning combination is the combination corresponding to the sub-flag “weak cherry”, the CZ It becomes easy for the lottery state to shift to a high probability. On the other hand, when the current CZ lottery state has a high probability, when the internal winning combination is a combination corresponding to one of the sub flags “common bell”, “cactus”, “weak cherry”, and “strong cherry”. Then, the lottery state of CZ is maintained at a high probability.

図40Bに示す通常中高確率抽籤テーブルは、該テーブルを参照する際の各状況と、移行後のCZの抽籤状態の抽籤結果(低確率/高確率)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。図40Bに示す通常中高確率抽籤テーブルから明らかなように、ボーナス終了時にはCZの抽籤状態が必ず高確率に移行する。   The normal medium-high probability lottery table shown in FIG. 40B includes various situations when the table is referred to, lottery results (low-probability / high-probability) of the CZ lottery state after transition, and lottery associated with each lottery result. Defines the correspondence between value information. As is clear from the normal medium-high probability lottery table shown in FIG. 40B, the CZ lottery state always shifts to the high probability at the end of the bonus.

[CZ抽籤テーブル]
次に、図41A及び41Bを参照して、CZ抽籤で用いられるCZ抽籤テーブルについて説明する。図41Aは、通常遊技状態中に内部当籤役に基づいてCZ抽籤を行う際に用いられるCZ抽籤テーブルの構成図であり、図41Bは、例えばCZ失敗時やART終了時などにおいて、CZの引き戻しを行うか否かのCZ抽籤を行う際に用いられるCZ抽籤テーブルの構成図である。なお、図41Aに示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
[CZ lottery table]
Next, a CZ random determination table used in the CZ random determination will be described with reference to FIGS. 41A and 41B. FIG. 41A is a configuration diagram of a CZ lottery table used when performing the CZ lottery based on the internal winning combination during the normal gaming state, and FIG. 41B is a drawing back of the CZ when, for example, the CZ fails or the ART ends. FIG. 10 is a configuration diagram of a CZ lottery table used when performing the CZ lottery as to whether or not to perform. Note that the name of the internal winning combination shown in FIG. 41A corresponds to the name of the sub flag described above.

図41Aに示すCZ抽籤テーブルは、現在のCZの抽籤状態と内部当籤役との各組合せと、CZ1、CZ2,CZ3の当籤/非当籤(抽籤結果)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。図41Aに示すCZ抽籤テーブルから明らかなように、現在のCZの抽籤状態が高確率中である場合には、現在のCZの抽籤状態が低確率中である場合よりも、CZ抽籤に当籤する確率が高くなる。   The CZ lottery table shown in FIG. 41A includes each combination of the current CZ lottery state and the internal winning combination, CZ1, CZ2, CZ3 winning / non-winning (lottery result), and the lottery associated with each lottery result. Defines the correspondence between value information. As is clear from the CZ lottery table shown in FIG. 41A, when the current CZ lottery state is in high probability, the CZ lottery is won more than when the current CZ lottery state is in low probability. The probability increases.

図41Bに示すCZ抽籤テーブルは、CZ失敗時やART終了時における、CZ1、CZ2,CZ3の当籤/非当籤(抽籤結果)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。CZ失敗時(CZ1、CZ2中のART抽籤に非当籤時)やART遊技状態の終了時には、このCZ抽籤テーブルを用いてCZの引き戻し抽籤が行われる。   The CZ lottery table shown in FIG. 41B is a correspondence relationship between winning / non-winning (lottery result) of CZ1, CZ2, and CZ3 at the time of CZ failure or ending of ART and information of a lottery value associated with each lottery result. Is specified. When the CZ fails (when the ART lottery in CZ1 and CZ2 is not won) or when the ART gaming state ends, the CZ pull-back lottery is performed using this CZ lottery table.

[CZ1中モードアップ抽籤テーブル]
次に、図42を参照して、CZ1の前半部において行われるCZ1のモードアップ抽籤で用いられるCZ1中モードアップ抽籤テーブルについて説明する。図42は、CZ1中モードアップ抽籤テーブルの構成図である。なお、図42に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
[CZ1 Medium Mode Up Lottery Table]
Next, a CZ1 mode up lottery table used in the CZ1 mode up lottery performed in the first half of CZ1 will be described with reference to FIG. FIG. 42 is a configuration diagram of the CZ1 medium mode up lottery table. Note that the names of the internal winning combinations shown in FIG. 42 correspond to the names of the sub flags described above.

CZ1中モードアップ抽籤テーブルは、現在のモードと内部当籤役との各組合せと、モードアップ抽籤の結果(当籤/非当籤)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。後述の図44Aに示すように、CZ1では、モードが上がる(モードの値が高くなる)ほどART抽籤に当籤する確率が上がり、モードがモード6まで上がると、ART抽籤に必ず当籤する。   The CZ1 mode-up lottery table shows the correspondence between each combination of the current mode and the internal winning combination, the result of the mode-up lottery (win / non-win), and the information of the lottery value associated with each lottery result. Is specified. As shown in FIG. 44A described later, in CZ1, the probability of winning the ART lottery increases as the mode increases (the value of the mode increases), and when the mode rises to mode 6, the ART lottery is always won.

なお、図42中の抽籤結果「モード1UP」とは、CZ1のモードが1段階上がることを意味し、抽籤結果「モード2UP」とは、CZ1のモードが2段階上がることを意味する。それゆえ、例えば、現在のモードがモード2である状況において、抽籤結果「モード2UP」に当籤すると、CZ1のモードはモード2からモード4に上がる。また、例えば、抽籤結果「モード6UP_フリーズ発生」に当籤すると、フリーズが発生し、ART抽籤の当籤及びCTの付与が決定される。   In addition, the lottery result “mode 1 UP” in FIG. 42 means that the mode of CZ1 is raised by one step, and the lottery result “mode 2 UP” means that the mode of CZ1 is raised by two steps. Therefore, for example, when the lottery result “mode 2 UP” is won in the situation where the current mode is mode 2, the mode of CZ1 goes up from mode 2 to mode 4. Further, for example, when the lottery result "mode 6 UP_freeze occurrence" is won, a freeze occurs, and the winning of the ART lottery and the giving of the CT are determined.

[CZ2中ポイント抽籤テーブル]
次に、図43を参照して、CZ2の前半部において行われるCZ2のポイントアップ抽籤で用いられるCZ2中ポイント抽籤テーブルについて説明する。図43は、CZ2中ポイント抽籤テーブルの構成図である。なお、図43に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
[CZ2 Medium Point Lottery Table]
Next, a CZ2 medium point lottery table used in the CZ2 point-up lottery performed in the first half of the CZ2 will be described with reference to FIG. FIG. 43 is a configuration diagram of the CZ2 middle point lottery table. The name of the internal winning combination shown in FIG. 43 corresponds to the name of the sub flag described above.

CZ2中ポイント抽籤テーブルは、現在のポイントと内部当籤役との各組合せと、ポイントアップ抽籤の結果(当籤/非当籤)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。後述の図44Bに示すように、CZ2では、ポイントが上がるほどART抽籤に当籤する確率が上がり、ポイントが「ポイント10」まで上がると、ART抽籤に必ず当籤する。なお、図43中の抽籤結果「ポイント2UP」とは、現在のCZ2のポイントに「2」が加算されることを意味し、例えば、現在のポイントが「2」である状況において、抽籤結果「ポイント2UP」に当籤すると、CZ2のポイントは「2」から「4」に上がる。また、例えば、抽籤結果の「ポイント10UP_フリーズ発生」に当籤すると、フリーズが発生し、ART抽籤の当籤及びCTの付与が決定される。   The CZ2 medium point lottery table indicates the correspondence between each combination of the current point and the internal winning combination, the result of the point-up lottery (win / non-win), and the information of the lottery value associated with each lottery result. Stipulate. As shown in FIG. 44B to be described later, in CZ2, the probability of winning the ART lottery increases as the point increases, and when the point increases to “point 10,” the ART lottery is always won. Note that the lottery result “point 2 UP” in FIG. 43 means that “2” is added to the current CZ2 point. For example, in the situation where the current point is “2”, the lottery result “point 2 UP” When the point 2UP is won, the point of CZ2 increases from "2" to "4". Further, for example, when the lottery result is won at “point 10 UP_freeze occurrence”, a freeze occurs, and the winning of the ART lottery and the provision of the CT are determined.

[CZ中ART抽籤テーブル]
次に、図44A〜44C及び図45を参照して、CZ中に実行されるART抽籤で用いられるCZ中ART抽籤テーブルについて説明する。なお、図44Aは、CZ1の後半部の1ゲーム目で用いられるCZ中ART抽籤テーブル(CZ1用)の構成図であり、図44Bは、CZ2の後半部の1ゲーム目で用いられるCZ中ART抽籤テーブル(CZ2用)の構成図であり、図44Cは、CZ1,CZ2の後半部で用いられるCZ中ART抽籤テーブル(CZ1,CZ2共通 後半バトル中用)の構成図である。また、図45は、CZ3中に実行されるART抽籤で用いられるCZ中ART抽籤テーブル(CZ3用)の構成図である。なお、図44C及び図45に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
[CZ Art Lottery Table]
Next, with reference to FIGS. 44A to 44C and FIG. 45, an ART random determination table during CZ used in ART random determination performed during CZ will be described. FIG. 44A is a configuration diagram of the CZ ART random determination table (for CZ1) used in the first game of the second half of CZ1, and FIG. 44B is a CZ ART ART used in the first game of the second half of CZ2. FIG. 44C is a configuration diagram of a lottery table (for CZ2), and FIG. 44C is a configuration diagram of a CZ in-ART ART lottery table (common for CZ1 and CZ2, during second-half battle) used in the second half of CZ1 and CZ2. FIG. 45 is a configuration diagram of a CZ3 ART random determination table (for CZ3) used in the ART random determination performed during CZ3. Note that the names of the internal winning combinations shown in FIGS. 44C and 45 correspond to the names of the sub flags described above.

図44Aに示すCZ中ART抽籤テーブル(CZ1用)は、現在のモードと、ART抽籤の結果(当籤の有無)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。また、図44Bに示すCZ中ART抽籤テーブル(CZ2用)は、現在のポイントと、ART抽籤の結果(当籤の有無)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。   The CZ ART lottery table (for CZ1) shown in FIG. 44A defines the correspondence between the current mode, the ART lottery result (whether there is a winning), and information on the lottery value associated with each lottery result. . The ART random determination table during CZ (for CZ2) shown in FIG. 44B shows the correspondence between the current point, the result of the ART random determination (whether there is a winning), and the information of the random determination value associated with each random determination result. Stipulate.

CZ中ART抽籤テーブル(CZ1用)及びCZ中ART抽籤テーブル(CZ2用)から明らかなように、CZ1及びCZ2では前半部のランク(モード又はポイント)が上がるほど、ART抽籤に当籤し易くなる。   As is clear from the CZ ART lottery table (for CZ1) and the CZ ART lottery table (for CZ2), in CZ1 and CZ2, the higher the rank (mode or point) of the first half, the easier it is to win ART lottery.

図44Cに示すCZ中ART抽籤テーブル(CZ1,CZ2共通 後半バトル中用)は、内部当籤役と、ART抽籤の結果(当籤の有無)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。CZ中ART抽籤テーブル(CZ1,CZ2共通 後半バトル中用)から明らかなように、CZ1及びCZ2の後半部において、レア役(サブフラグ「弱チェリー」、「サボテン」又は「強チェリー」に対応する役)が内部当籤役として決定されると、所定の確率でART抽籤に当籤する。   The CZ ART lottery table during CZ (common for CZ1 and CZ2 during the latter half of the battle) shown in FIG. Define the correspondence between As is clear from the ART random determination table during CZ (common for CZ1 and CZ2 during the latter half of the battle), in the latter half of CZ1 and CZ2, the role corresponding to the rare role (sub-flag “weak cherry”, “cactus” or “strong cherry”) ) Is determined as the internal winning combination, the ART lottery is won with a predetermined probability.

図45に示すCZ中ART抽籤テーブル(CZ3用)は、CZ3の消化ゲーム数と内部当籤役との各組合せと、ART抽籤の結果(当籤の有無)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。CZ中ART抽籤テーブル(CZ3用)から明らかなように、本実施形態では、CZ3中においてART抽籤に当籤すると必ずCTにも当籤する。   The CZ3 ART lottery table (for CZ3) shown in FIG. 45 includes each combination of the number of digested games in CZ3 and the internal winning combination, the ART lottery result (whether there is a winning), and the lottery associated with each lottery result. Defines the correspondence between value information. As is apparent from the ART random determination table during CZ (for CZ3), in the present embodiment, whenever the ART random determination is performed in CZ3, the CT is also determined.

<通常ART中の遊技性>
次に、図46A及び46Bを参照して、遊技ART中の遊技の流れについて説明する。本実施形態のパチスロ1では、上述のように、ART遊技状態として、通常ARTとCTとが設けられ(図14A及び14B参照)、CT中を上乗せチャンスゾーンとしている。それゆえ、本実施形態では、遊技者は、通常ART中の遊技において、CTへの移行を目指して遊技を行うことになる。
<Playability during normal ART>
Next, with reference to FIGS. 46A and 46B, a flow of a game during the game ART will be described. In the pachislot 1 of the present embodiment, as described above, the ART game state is provided with the normal ART and the CT (see FIGS. 14A and 14B), and the inside of the CT is set as an additional chance zone. Therefore, in the present embodiment, in the game during the normal ART, the player plays the game with the aim of shifting to CT.

[通常ARTからCTへの移行態様]
図46Aは、通常ARTからCTへの遊技状態の移行態様を示す図である。本実施形態のパチスロ1では、図46Aに示すように、通常ART中に行われるCT抽籤に当籤した場合、遊技状態が通常ARTからCTに移行する。なお、本実施形態のパチスロ1は、図46Aに示すように、通常ART中に行われる様々な抽籤に影響を与えるパラメータとして、ARTレベル及びCT抽籤状態が設けられる。
[Transition from Normal ART to CT]
FIG. 46A is a diagram showing a mode of transition of the gaming state from normal ART to CT. In the pachislo 1 of the present embodiment, as shown in FIG. 46A, when the CT lottery performed during the normal ART is won, the gaming state shifts from the normal ART to the CT. In the pachislot 1 of the present embodiment, as shown in FIG. 46A, an ART level and a CT random determination state are provided as parameters affecting various random determinations performed during the normal ART.

ARTレベルとしては、レベル1〜レベル4の4段階のレベルが設けられ、このARTレベルは、主に通常ART中の継続(消化)ゲーム数に基づいて制御(決定)される。そして、ARTレベルは、CT抽籤状態の決定や後述する通常ART中のフラグ変換抽籤などに対して影響を与える。   As the ART level, four levels from level 1 to level 4 are provided, and this ART level is controlled (decided) mainly based on the number of continuous (exhaustion) games during normal ART. The ART level affects the determination of the CT lottery state and the later-described flag conversion lottery during the normal ART.

CT抽籤状態としては、低確率、通常、高確率及び超高確率の4段階の状態が設けられ、CT抽籤状態は、主に、ARTレベルや通常ART中の内部当籤役などに基づいて制御(決定)される。そして、CT抽籤状態は、通常ART中に行うCT抽籤や後述する通常ART中のフラグ変換抽籤などに対して影響を与える。   The CT lottery state includes four stages of low probability, normal, high probability, and super high probability. The CT lottery state is controlled mainly based on the ART level, the internal winning combination during the normal ART, and the like ( It is determined. The CT lottery state affects CT lottery performed during the normal ART, flag conversion lottery performed during the normal ART described later, and the like.

[通常ART中のフラグ変換]
上述のように、本実施形態のパチスロ1では、RT4状態中、すなわち、ART遊技状態中に、内部当籤役「F_確チリリプ」、「F_1確チリリプ」及び「F_リーチ目リプA」〜「F_リーチ目リプD」のいずれかが単独で内部当籤役として決定されると、フラグ変換抽籤を行い、その抽籤結果に応じて特別な特典(例えば、ARTゲーム数の上乗せやCT当籤)を付与する。図46Bは、通常ART中に行われるフラグ変換抽籤の手法の概要を示す図である。
[Flag conversion during normal ART]
As described above, in the pachislot 1 of the present embodiment, during the RT4 state, that is, during the ART gaming state, the internal winning combinations “F_Sure Chill Lip”, “F_1 Sure Chill Lip”, and “F_Reach Eye Lip A” to “F_F_L_C”. If any of the “reach eye lip D” is independently determined as the internal winning combination, a flag conversion lottery is performed, and a special privilege (for example, an increase in the number of ART games or a CT winning) is given according to the lottery result. . FIG. 46B is a diagram illustrating an outline of a technique of the flag conversion random determination performed during the normal ART.

本実施形態では、図46Bに示すように、通常ART中において、ARTレベル及びCT抽籤状態を参照して、フラグ変換抽籤が行われる。その結果、フラグ変換抽籤に当籤した場合には、特別な特典を付与するとともに、略称「3連チリリプ」に係る図柄組合せや略称「リーチ目リプ」に係る図柄組合せなどを有効ライン上に停止表示させるためのナビ(例えば、順押しで所定の図柄を狙わせる旨の情報の報知)が行われる。一方、フラグ変換抽籤に非当籤であった場合には、略称「リプレイ」に係る図柄組合せを有効ライン上に停止表示させるためのナビ(例えば、順押し以外の押し順の報知)が行われる。   In the present embodiment, as shown in FIG. 46B, during normal ART, flag conversion random determination is performed with reference to the ART level and the CT random determination state. As a result, when the flag conversion lottery is won, a special privilege is given, and a symbol combination related to the abbreviation "triple lip" or a symbol combination related to the abbreviation "reach eye lip" is stopped and displayed on the activated line. Navi (for example, notification of information indicating that a predetermined symbol is aimed at by sequentially pressing) is performed. On the other hand, if the flag conversion lottery has not been won, a navigation (for example, notification of the pressing order other than the forward pressing) for stopping and displaying the symbol combination related to the abbreviation “Replay” on the activated line is performed.

そして、遊技者がこの報知(ナビ)に従い停止操作を行うと、報知内容に応じた図柄組合せが有効ライン上に停止表示される。具体的には、フラグ変換抽籤に当籤した場合には略称「3連チリリプ」に係る図柄組合せや略称「リーチ目リプ」に係る図柄組合せなどが有効ライン上に停止表示され、フラグ変換抽籤に非当籤であった場合には略称「リプレイ」に係る図柄組合せが有効ライン上に停止表示される。   Then, when the player performs a stop operation according to the notification (navigation), a symbol combination corresponding to the notification content is stopped and displayed on the activated line. Specifically, when the flag conversion lottery is won, a symbol combination related to the abbreviation “triple lip” or a symbol combination related to the abbreviation “reach eye lip” is stopped and displayed on the activated line, and the flag combination lottery is disabled. If it is a winning, the symbol combination related to the abbreviation "Replay" is stopped and displayed on the payline.

<通常ART中に用いる各種データテーブル>
次に、図47〜図51を参照して、通常ART中の抽籤処理で用いられる各種データテーブルについて説明する。なお、以下に説明する各種データテーブルは、メインROM102に格納される。
<Various data tables used during normal ART>
Next, various data tables used in the lottery process during the normal ART will be described with reference to FIGS. The various data tables described below are stored in the main ROM 102.

[ART中フラグ変換抽籤テーブル]
図47A及び47Bは、通常ART中に行われるフラグ変換抽籤で用いられるART中フラグ変換抽籤テーブルの構成図である。
[ART flag conversion lottery table]
FIGS. 47A and 47B are configuration diagrams of an ART flag conversion random determination table used in flag conversion random determination performed during normal ART.

本実施形態に係るパチスロ1では、通常ART中のフラグ変換抽籤を2段階で行う。具体的には、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が当籤した場合、まず、1段階目のフラグ変換抽籤が行われ、この1段階目のフラグ変換抽籤に当籤すると、その後、2段階目のフラグ変換抽籤が行われる。そして、この2段階目のフラグ変換抽籤に当籤すると、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」がサブフラグEX「3連チリリプ」に変換される。一方、1段階目のフラグ変換抽籤又は2段階目のフラグ変換抽籤が非当籤であった場合には、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」はサブフラグEX「リプレイ」に変換される(通常のリプレイ役として扱う)。なお、内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」のいずれかが当籤した場合には、2段階目のフラグ変換抽籤のみが行われる。   In the pachislo 1 according to the present embodiment, flag conversion random determination during normal ART is performed in two stages. Specifically, when the internal winning combination “F_Sure Chill Lip” or “F_1 Sure Chill Lip” is won, first, the first-stage flag conversion lottery is performed. A second stage flag conversion lottery is performed. Then, when the second-stage flag conversion lottery is won, the internal winning combination “F_Surely Reliable” or “F_1 Surely Reliable” is converted to the sub-flag EX “Three consecutive chips”. On the other hand, if the first-stage flag conversion lottery or the second-stage flag conversion lottery is non-winning, the internal winning combination “F_Sure Chill Rep” or “F_1 Sure Chill Rep” is converted to the sub flag EX “Replay”. (Treated as a regular replay). When any of the internal winning combinations “F_reach-eye lip A” to “F_reach-eye lip D” is won, only the second-stage flag conversion lottery is performed.

図47Aは、1段階目のフラグ変換抽籤で用いられるART中フラグ変換抽籤テーブルの構成図であり、図47Bは、2段階目のフラグ変換抽籤で用いられるART中フラグ変換抽籤テーブルの構成図である。   FIG. 47A is a configuration diagram of an ART flag conversion lottery table used in the first-stage flag conversion lottery, and FIG. 47B is a configuration diagram of an ART flag conversion lottery table used in the second-stage flag conversion lottery. is there.

図47Aに示すART中フラグ変換抽籤テーブルは、内部当籤役(「F_確チリリプ」又は「F_1確チリリプ」)と、1段階目のフラグ変換抽籤の抽籤結果(変換無し/変換有り(仮))と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。   The ART in-flag conversion lottery table shown in FIG. 47A includes an internal winning combination (“F_Sure Chill Lip” or “F_1 Certain Chill Lip”) and a lottery result of the first-stage flag conversion lottery (without conversion / with conversion (temporary)) And the information on the lottery value associated with each lottery result.

図47Bに示すART中フラグ変換抽籤テーブルは、内部当籤役とARTレベルとCT抽籤状態との各組合せと、2段階目のフラグ変換抽籤の抽籤結果(変換無し/変換有り)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。なお、通常ARTにおいて1回、CTに当籤するまでの遊技では、図47B中の項目「ARTレベル」の「初回(一度CTに当籤するまで)」欄のテーブルが参照される。   The in-ART flag conversion lottery table shown in FIG. 47B includes each combination of an internal winning combination, an ART level, and a CT lottery state, a lottery result of the second-stage flag conversion lottery (without conversion / with conversion), and each lottery result. Is defined in correspondence with the information of the lottery value associated with. Note that in the game up to winning the CT once in the normal ART, the table in the "First time (until the CT is won once)" column of the item "ART level" in FIG. 47B is referred to.

本実施形態において、図47A及び47Bに示すように、ART中フラグ変換抽籤テーブルのそれぞれを用いた段階目及び2段階目のフラグ変換抽籤では、確率分母が「256」となる乱数値(0〜255)を用いて抽籤が行われる。それゆえ、本実施形態では、上述した2段階のフラグ変換抽籤は、確率分母が「65536」となる乱数値を用いて一回抽籤を行う場合と実質同一の抽籤であるとみなすことができる。   In the present embodiment, as shown in FIGS. 47A and 47B, in the stage and second stage flag conversion lotteries using each of the during-ART flag conversion lottery tables, a random number value (0 to 0) whose probability denominator is “256” is set. 255) is performed by lottery. Therefore, in the present embodiment, the above-described two-stage flag conversion lottery can be considered to be substantially the same as the case of performing a single lottery using a random number whose probability denominator is “65536”.

近年のパチスロでは、従来、副制御基板72側(以下、「サブ側」という)で行っていた出玉に関する抽籤(ART抽籤など)を主制御基板71側(以下、「メイン側」という)で行うことが求められている。しかしながら、メイン側の記憶手段(メインROM102)の容量が小容量に制限されているため、処理容量の増加を抑えつつ遊技性を損なうことのない抽籤を可能にする仕組みが求められている。   In recent pachislot machines, a lottery (eg, an ART lottery) relating to payout that has conventionally been performed on the sub control board 72 side (hereinafter, referred to as “sub side”) is performed on the main control board 71 side (hereinafter, referred to as “main side”). It is required to do. However, since the capacity of the main storage means (main ROM 102) is limited to a small capacity, there is a need for a mechanism that enables a lottery that does not impair the game performance while suppressing an increase in the processing capacity.

この点に関して、本実施形態のパチスロ1では、確率分母が「256」となる抽籤を2段階で行うことにより、確率分母が「65536」となる抽籤を行うことができるので、抽籤処理に係るメイン側の容量の増加を抑えることができる。また、2段階目の抽籤では、ARTレベルやCT抽籤状態などを参照するので、内部当籤役だけでなく現在の状態に応じたフラグ変換抽籤を行うことができ、その結果、多様な遊技性を持ったフラグ変換抽籤を行うことができる。   In this regard, in the pachislot 1 of the present embodiment, the lottery with the probability denominator being “65536” can be performed by performing the lottery with the probability denominator being “256” in two stages. It is possible to suppress an increase in the capacity on the side. In the second stage lottery, since the ART level, the CT lottery state, and the like are referred to, not only the internal winning combination but also the flag conversion lottery according to the current state can be performed. It is possible to carry out flag conversion random determination.

[ARTレベル決定テーブル]
図48A及び48Bは、ARTレベルを決定する際に用いられるARTレベル決定テーブルの構成図である。なお、ARTレベルの決定処理は、ART遊技状態への移行が決まったART当籤時、及び、通常ART中に行われる。図48Aは、ART当籤時に用いられるARTレベル決定テーブルの構成図であり、図48Bは、通常ART中に用いられるARTレベル決定テーブルの構成図である。
[ART level determination table]
FIGS. 48A and 48B are configuration diagrams of an ART level determination table used when determining the ART level. The processing for determining the ART level is performed at the time of the ART winning in which the transition to the ART gaming state is determined, and during the normal ART. FIG. 48A is a configuration diagram of an ART level determination table used during ART winning, and FIG. 48B is a configuration diagram of an ART level determination table used during normal ART.

図48Aに示すARTレベル決定テーブルは、ARTレベル1〜4(抽籤結果)と、各ARTレベルに対応付けられた抽籤値の情報との対応関係を規定する。なお、本実施形態では、ART当籤時にフリーズが発生している場合には、ARTレベルとしてARTレベル2が決定される。   The ART level determination table shown in FIG. 48A defines the correspondence between ART levels 1 to 4 (lottery results) and information on lottery values associated with each ART level. In the present embodiment, if a freeze occurs during the ART winning, the ART level 2 is determined as the ART level.

図48Bに示すARTレベル決定テーブルは、現在のARTレベルと通常ARTの経過(消化)ゲーム数との各組合せと、移行先の各種ARTレベルと、移行先の各ARTレベルに対応付けられた抽籤値の情報との対応関係を規定する。また、図48Bに示すARTレベル決定テーブルは、現在のARTレベルとCT突入時の通常ARTの経過ゲーム数との各組合せと、移行先の各種ARTレベルと、移行先の各ARTレベルに対応付けられた抽籤値の情報との対応関係を規定する。すなわち、通常ART中では、通常ARTの経過(消化)ゲーム数が所定ゲーム数に到達したタイミングでARTレベルが移行可能となるだけでなく、通常ART中においてCTに突入したタイミングにおいてもARTレベルが移行可能となる。   The ART level determination table shown in FIG. 48B includes a lottery associated with each combination of the current ART level and the number of elapsed (exhausted) games of the normal ART, various ART levels at the transition destination, and each ART level at the transition destination. Defines the correspondence between value information. The ART level determination table shown in FIG. 48B is associated with each combination of the current ART level and the number of elapsed games in the normal ART at the time of the CT entry, the various ART levels at the transition destination, and the respective ART levels at the transition destination. The corresponding relationship with the information of the obtained lottery value is defined. In other words, during the normal ART, the ART level can be shifted not only at the timing when the number of elapsed games (extinguishing) games of the normal ART reaches the predetermined number of games, but also at the timing when the CT enters the CT during the normal ART. It can be migrated.

[通常ART中高確率抽籤テーブル]
図49は、通常ART中においてCT抽籤状態を決定する際に用いられる通常ART中高確率抽籤テーブルの構成図である。
[Normal ART medium-high probability lottery table]
FIG. 49 is a configuration diagram of the normal ART medium-high probability lottery table used when determining the CT lottery state during the normal ART.

通常ART中高確率抽籤テーブルは、現在のCT抽籤状態と内部当籤役との各組合せと、移行先の各種CT抽籤状態と、各CT抽籤状態に対応付けられた抽籤値の情報との対応関係を規定する。なお、図49に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。   The normal ART medium-high probability lottery table shows a correspondence relationship between each combination of the current CT lottery state and the internal winning combination, various CT lottery states at the transition destination, and information on lottery values associated with each CT lottery state. Stipulate. Note that the name of the internal winning combination shown in FIG. 49 corresponds to the name of the sub flag described above.

通常ART中高確率抽籤テーブルから明らかなように、サブフラグ「3連チリリプ(3連チリリプA及び3連チリリプB)」やサブフラグ「リーチ目リプ(リーチ目リプ1〜4)」に対応する内部当籤役が当籤している場合、CT抽籤状態が「低確率」に移行(転落)し易くなる。ただし、後述の図50に示すように、サブフラグ「3連チリリプ」や「リーチ目リプ」に対応する内部当籤役が当籤している場合には、CT抽籤状態が転落してしても、CT抽籤に必ず当籤する構成になっている。   As is clear from the normal ART medium-high probability lottery table, an internal winning combination corresponding to the sub-flag “triple lip (triple lip A and triple lip B)” or the sub-flag “reach-eye lip (reach-eye lip 1 to 4)” , It is easy to shift (fall) the CT lottery state to “low probability”. However, as shown in FIG. 50 to be described later, when the internal winning combination corresponding to the sub-flag “triple lip” or “reach eye lip” is won, even if the CT lottery state falls, the CT wins. It is configured to always win a lottery.

[ART中CT抽籤テーブル]
図50は、通常ART中に行われるCT抽籤で用いられるART中CT抽籤テーブルの構成図である。
[CT random lottery table during ART]
FIG. 50 is a configuration diagram of a CT random determination table during ART used in CT random determination performed during normal ART.

ART中CT抽籤テーブルは、現在のCT抽籤状態と内部当籤役との各組合せと、CT抽籤の各種抽籤結果(非当籤/通常CT/高確率CT)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。なお、図50に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。   The ART during lottery table includes various combinations of the current CT lottery state and internal winning combinations, various lottery results of CT lottery (non-winning / normal CT / high-probability CT), and lotteries associated with each lottery result. Defines the correspondence between value information. Note that the name of the internal winning combination shown in FIG. 50 corresponds to the name of the sub flag described above.

本実施形態において、内部当籤役として、サブフラグ「サボテン」、「弱チェリー」、「強チェリー」、「3連チリリプ(3連チリリプA及び3連チリリプB)」、「リーチ目リプ(リーチ目リプ1〜4)」又は「BB」に対応する役が決定されている場合、ART中CT抽籤テーブルを用いたCT抽籤処理では、確率分母が「256」となる範囲の乱数値を用いたCT抽籤が行われる。また、内部当籤役としてこれらの役以外の内部当籤役(例えば、サブフラグ「リプレイ」、「共通ベル」、「押し順ベル」などに対応する役)が決定されている場合には、ART中CT抽籤テーブルを用いたCT抽籤処理において、確率分母が「65536」となる範囲の乱数値を用いたCT抽籤が行われる。   In the present embodiment, as internal winning combinations, sub flags “cactus”, “weak cherry”, “strong cherry”, “triple lip (triple lip A and triple lip B)”, “reach lip (reach lip) If the role corresponding to “1-4)” or “BB” is determined, in the CT lottery process using the ART during CT lottery table, the CT lottery using a random number in the range where the probability denominator is “256” Is performed. If an internal winning combination other than these combinations (for example, a combination corresponding to the sub-flag “replay”, “common bell”, “push order bell”, etc.) is determined as the internal winning combination, the CT during ART is determined. In the CT lottery process using the lottery table, the CT lottery is performed using random numbers in a range where the probability denominator is “65536”.

なお、本実施形態のパチスロ1では、CTとして「通常CT」及び「高確率CT」と称する2種類のCTを設ける。通常CTと高確率CTとでは、CT(上乗せチャンスゾーン)中に上乗せされるARTゲーム数の期待度が互いに異なり、高確率CTは、通常CTに比べて多くのARTゲーム数が上乗せされ易いCTである(後述の図55参照)。   In the pachislot 1 of the present embodiment, two types of CTs called “normal CT” and “high-probability CT” are provided as CTs. The normal CT and the high-probability CT have different expectations for the number of ART games added in a CT (additional chance zone), and the high-probability CT is a CT in which a larger number of ART games are easily added than the normal CT. (See FIG. 55 described later).

[通常ART中上乗せ抽籤テーブル]
図51は、通常ART中に行われるARTゲーム数の上乗せ抽籤で用いられる通常ART中上乗せ抽籤テーブルの構成図である。なお、図51に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
[Normal ART add-on lottery table]
FIG. 51 is a configuration diagram of a normal ART additional lottery table used in the additional lottery of the number of ART games performed during the normal ART. Note that the name of the internal winning combination shown in FIG. 51 corresponds to the name of the sub flag described above.

通常ART中上乗せ抽籤テーブルは、内部当籤役と、上乗せ抽籤の各種抽籤結果(非当籤/上乗せ10G〜300G)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。   The normal ART medium addition lottery table defines a correspondence relationship between an internal winning combination, various lottery results of the additional lottery (non-winning / additional 10G to 300G), and information of a lottery value associated with each lottery result.

<CT中の遊技性>
次に、図52A〜52Cを参照して、CT中の遊技の流れについて説明する。なお、図52A及び52Bは、主に、サブフラグEX「3連チリリプ」当籤時におけるCT中の遊技フローの概要を示す図であり、図52Cは、CT中に行われるフラグ変換処理の概要を示す図である。
<Playability during CT>
Next, the flow of a game during CT will be described with reference to FIGS. 52A to 52C. FIGS. 52A and 52B are diagrams mainly showing an outline of a game flow during CT when the sub-flag EX “Triple Chili Lip” is won, and FIG. 52C shows an outline of flag conversion processing performed during CT. FIG.

[CT中の遊技内容]
本実施形態のパチスロ1において、CTでは、1セット8回(8ゲーム)の遊技が行われる。CT期間中には、毎ゲーム、内部当籤役に基づいて、ARTゲーム数の上乗せ抽籤が行われる。そして、その上乗せ抽籤に当籤した場合には、CT遊技の単位遊技数(ゲーム数)の減算は行われず、一方、上乗せ抽籤が非当籤であった場合には、CT遊技の単位遊技数(ゲーム数)の減算が行われる。それゆえ、CT期間中において、ARTゲーム数が上乗せされた遊技では、CTが終了することはなく、同一のセット内でARTゲーム数が上乗せされない遊技が8回実施されると、CTが終了する。
[Game content during CT]
In the pachi-slot 1 of the present embodiment, a set of eight games (eight games) is performed in CT. During the CT period, an additional lottery is performed for each game based on the internal winning combination. When the additional lottery is won, the unit game number (game number) of the CT game is not subtracted. On the other hand, when the additional lottery is not won, the unit game number of the CT game (game) is not subtracted. Number) is subtracted. Therefore, in the game in which the number of ART games is added during the CT period, the CT does not end. If the game in which the number of ART games is not added is performed eight times in the same set, the CT ends. .

また、本実施形態では、図52A及び52Bに示すように、CT期間中にサブフラグEX「3連チリリプ」が当籤した場合、すなわち、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が当籤し、かつ、フラグ変換抽籤に当籤した場合、1セット8回のCT遊技が再セット(ストック)される。そして、この再セット(ストック)されたCT遊技のセットは、当該CT遊技のセットが終了した後に開始される。   Further, in the present embodiment, as shown in FIGS. 52A and 52B, when the sub-flag EX “triple chili lip” is won during the CT period, that is, the internal winning combination “F_probable chili lip” or “F_1 probable chili lip” is won. In addition, when the flag conversion lottery is won, one set of eight CT games is reset (stocked). Then, the reset (stock) CT game set is started after the CT game set ends.

例えば、同一セット内でARTゲーム数の上乗せ抽籤に非当籤である単位遊技が7回行われた後、ARTゲーム数が上乗せされないCT遊技が1回行われるとCTが終了するが、このゲームにおいてサブフラグEX「3連チリリプ」が当籤していると、CT遊技の再セットが行われる。その結果、CT遊技が再セットされた後、ARTゲーム数の上乗せ抽籤に非当籤である単位遊技が8回行われるまでCTが終了しないことになる。それゆえ、CTの遊技期間は、サブフラグEX「3連チリリプ」が当籤するほど長くなる。   For example, in the same set, after a unit game that is non-winning in the number of ART games is performed seven times and then a CT game in which the number of ART games is not performed is performed once, CT ends. If the sub-flag EX “triple chili lip” has been won, the CT game is reset. As a result, after the CT game is reset, the CT does not end until the unit game, which is a non-winning lottery in the number of ART games, is performed eight times. Therefore, the game period of CT becomes longer as the sub-flag EX “triple chili lip” is won.

[CT中のフラグ変換]
次に、図52Cを参照して、CT中に行われるフラグ変換抽籤の手法について説明する。上述のように、本実施形態では、CT期間中にサブフラグEX「3連チリリプ」が当籤すると(内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が当籤し、かつ、フラグ変換抽籤に当籤すると)、CTが再セット(ストック)される。また、後述の図54のCT中フラグ変換抽籤テーブルに示すように、CT中に内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が当籤すると、フラグ変換抽籤に必ず当籤する(サブフラグEX「3連チリリプ」に必ず変換される)。すなわち、本実施形態では、CT中において、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が当籤すると、CTが必ず再セットされる。
[Conversion of flag during CT]
Next, with reference to FIG. 52C, a method of flag conversion lottery performed during CT will be described. As described above, in the present embodiment, when the sub-flag EX “Triple Chililip” is won during the CT period (the internal winning combination “F_Surelilip” or “F_1 Positive Chililip” is won, and the flag conversion lottery is won). Then, the CT is reset (stocked). Further, as shown in a CT flag conversion lottery table in FIG. 54 described later, when the internal winning combination “F_Sure Cliplip” or “F_1 Cirilip” is won during CT, the flag conversion lottery is always won (the sub flag EX “ It is always converted to "triple chili lip"). That is, in the present embodiment, when the internal winning combination “F_Sure Chill Lip” or “F_1 Sure Chill Lip” is won during CT, CT is always reset.

また、内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」のいずれかが当籤した場合におけるフラグ変換抽籤では、3種類のフラグ変換テーブル(テーブル0〜2)に基づいて、フラグ変換抽籤の当籤確率が制御される。具体的には、図52Cに示すように、テーブル0はサブフラグEX「リーチ目リプ」に変換される確率が最も低いフラグ変換テーブルであり、テーブル1はサブフラグEX「リーチ目リプ」に変換される確率が次に低いフラグ変換テーブルであり、テーブル2はサブフラグEX「リーチ目リプ」に変換される確率が最も高いフラグ変換テーブルである。なお、CT中にサブフラグEX「リーチ目リプ」に当籤すると、後述の図56のCT中セット数上乗せ抽籤テーブルに示すように、CTが新たに付与される。   Further, in the flag conversion lottery when any of the internal winning combinations “F_reach-eye lip A” to “F_reach-eye lip D” is won, the flag is determined based on three types of flag conversion tables (tables 0 to 2). The winning probability of the conversion lottery is controlled. Specifically, as shown in FIG. 52C, Table 0 is a flag conversion table having the lowest probability of being converted to the sub-flag EX “Reach-Lip”, and Table 1 is converted to the sub-flag EX “Reach-Rip”. This is the flag conversion table with the next lowest probability, and Table 2 is the flag conversion table with the highest probability of being converted into the sub-flag EX “Reach-Lip”. Note that, when the sub flag EX “Reach eye lip” is won during CT, a CT is newly given as shown in a later-described lottery table in which the number of sets during CT is added in FIG.

また、本実施形態において、通常CTでは、図52Cに示すように、ARTレベルに基づいてフラグ変換テーブルが決定される。一方、高確率CTでは、ARTレベルに関係なく、フラグ変換テーブルとして、テーブル0が必ず決定される。   In the present embodiment, in the normal CT, the flag conversion table is determined based on the ART level, as shown in FIG. 52C. On the other hand, in the high probability CT, table 0 is always determined as the flag conversion table regardless of the ART level.

<CT中に用いる各種データテーブル>
次に、図53〜図56を参照して、CT中に行われる抽籤処理で用いられる各種データテーブルについて説明する。なお、以下に説明する各種データテーブルは、メインROM102に格納される。
<Various data tables used during CT>
Next, various data tables used in the lottery process performed during CT will be described with reference to FIGS. The various data tables described below are stored in the main ROM 102.

[CT中テーブル抽籤テーブル]
図53は、3段階のフラグ変換テーブル(テーブル0〜2)の中からフラグ変換抽籤に用いるテーブルを決定する際に用いられるCT中テーブル抽籤テーブルの構成図である。
[CT table lottery table]
FIG. 53 is a configuration diagram of a CT table lottery table used when determining a table used for flag conversion lottery from the three-stage flag conversion tables (tables 0 to 2).

CT中テーブル抽籤テーブルは、ARTレベルやこれから実行するCTの種別などの各状態と、フラグ変換テーブル(テーブル0〜2)の種別と、各種別に対応付けられた抽籤値の情報との対応関係を規定する。なお、CT中テーブル抽籤テーブルは、CT抽籤に当籤してCTに移行することが決定された時、又は、CTの開始時に参照される。   The during-CT table lottery table shows a correspondence relationship between each state such as the ART level and the type of CT to be executed from now on, the types of the flag conversion tables (tables 0 to 2), and the information of the lottery values associated with each type. Stipulate. It should be noted that the during-CT table lottery table is referred to when it is determined to win CT lottery and shift to CT, or at the start of CT.

[CT中フラグ変換抽籤テーブル]
図54は、CT中に行われるフラグ変換抽籤で用いられるCT中フラグ変換抽籤テーブルの構成図である。
[CT flag conversion lottery table]
FIG. 54 is a configuration diagram of the flag conversion random determination table during CT used in the flag conversion random determination performed during CT.

CT中フラグ変換抽籤テーブルは、内部当籤役(「F_確チリリプ」、「F_1確チリリプ」及び「F_リーチ目リプA」〜「F_リーチ目リプD」のいずれか)と、各フラグ変換テーブル(テーブル0〜2)におけるフラグ変換抽籤の抽籤結果(変換無し/変換有り)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。CT中フラグ変換抽籤テーブルから明らかなように、CT中に内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が当籤すると、フラグ変換抽籤に必ず当籤する(サブフラグEX「3連チリリプ」に必ず変換される)。   The flag conversion lottery table during CT includes an internal winning combination (any one of “F_reliable lip”, “F_1 reliable lip”, and “F_reach lip A” to “F_reach lip D”), and each flag conversion table ( The correspondence between the lottery results of the flag conversion lotteries (without conversion / with conversion) in Tables 0 to 2) and the information of the lottery values associated with the respective lottery results is defined. As is clear from the flag conversion lottery table during CT, when the internal winning combination “F_Currency Clip Rep” or “F_1 Probability Clip Rep” is won during CT, the flag conversion lottery is always won (the sub-flag EX “Triple Clip Rep” is always on). Will be converted).

[CT中上乗せ抽籤テーブル]
図55は、CT中に行われるARTゲーム数の上乗せ抽籤で用いられるCT中上乗せ抽籤テーブルの構成図である。
[Additional lottery table during CT]
FIG. 55 is a configuration diagram of a CT add-on lottery table used in the additional lottery for the number of ART games performed during CT.

CT中上乗せ抽籤テーブルは、現在のCT状態と内部当籤役との各組合せと、上乗せ抽籤の各種抽籤結果(非当籤/上乗せ10ゲーム/…/上乗せ300ゲーム)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。なお、図55に示す内部当籤役の名称は、上述したサブフラグの名称に対応し、図55に示す内部当籤役(サブフラグ)以外の役が内部当籤した場合には、CT中の上乗せ抽籤に当籤することはない。   The CT additional lottery table is associated with each combination of the current CT state and the internal winning combination, various lottery results of additional lottery (non-winning / additional 10 games /.../ additional 300 games), and each lottery result. The corresponding relationship with the information of the determined lottery value is defined. The name of the internal winning combination shown in FIG. 55 corresponds to the name of the above-described sub-flag, and when a role other than the internal winning combination (sub-flag) shown in FIG. 55 is internally won, the additional lottery during CT is won. I will not do it.

また、本実施形態の通常CT中における上乗せ抽籤では、サブフラグ「3連チリリプ」(内部当籤役「F_確チリリプ」又は「F_1確チリリプ」)の当籤回数に応じて上乗せゲーム数の付与形態が変化する。   In addition, in the additional lottery during the normal CT according to the present embodiment, the mode of providing the number of additional games changes according to the number of wins of the sub-flag “triple chili lip” (internal winning combination “F_positive chili lip” or “F_1 positive chili lip”). I do.

具体的には、同一のCTセット中におけるサブフラグ「3連チリリプ」の当籤回数が1〜8回である場合には、図55中に示す抽籤結果「上乗せ_10G」及び「上乗せ_20G」で付与される上乗せゲーム数はそれぞれ10ゲーム及び20ゲームとなる。それゆえ、この場合には、ARTの上乗せゲーム数として10ゲームが決定され易くなる。また、同一のCTセット中におけるサブフラグ「3連チリリプ」の当籤回数が9〜16回である場合には、図55中に示す抽籤結果「上乗せ_10G」及び「上乗せ_20G」で付与される上乗せゲーム数はともに20ゲームとなる。すなわち、図55中のサブフラグ「3連チリリプ」の抽籤値「極高」に対応する上乗せゲーム数(抽籤結果)が20ゲームに昇格する。それゆえ、この場合には、ARTの上乗せゲーム数として20ゲームが決定され易くなる。   Specifically, when the number of wins of the sub-flag “triple chili lip” in the same CT set is 1 to 8, the lottery results “addition — 10G” and “addition — 20G” shown in FIG. 55 are given. The number of additional games is 10 games and 20 games, respectively. Therefore, in this case, 10 games are easily determined as the number of additional games of the ART. When the number of wins of the sub-flag “triple chili lip” in the same CT set is 9 to 16, the additional game provided by the lottery results “additional_10G” and “additional_20G” shown in FIG. The number is both 20 games. That is, the number of additional games (lottery result) corresponding to the lottery value “extremely high” of the sub-flag “triple chili lip” in FIG. 55 is promoted to 20 games. Therefore, in this case, 20 games are easily determined as the number of additional games in the ART.

また、同一のCTセット中におけるサブフラグ「3連チリリプ」の当籤回数が17〜24回である場合には、図55中に示す抽籤結果「上乗せ_10G」及び「上乗せ_20G」で付与される上乗せゲーム数はともに30ゲームとなる。すなわち、図55中のサブフラグ「3連チリリプ」の抽籤値「極高」及び「極低」に対応する上乗せゲーム数(抽籤結果)が30ゲームに昇格する。それゆえ、この場合には、ARTの上乗せゲーム数として「30ゲーム」が決定され易くなる。さらに、同一のCTセット中におけるサブフラグ「3連チリリプ」の当籤回数が25回以上である場合には、図55中に示す抽籤結果「上乗せ_10G」及び「上乗せ_20G」で付与される上乗せゲーム数はともに50ゲームとなる。すなわち、図55中のサブフラグ「3連チリリプ」の抽籤値「極高」及び「極低」に対応する上乗せゲーム数(抽籤結果)が50ゲームに昇格する。それゆえ、この場合には、ARTの上乗せゲーム数として「50ゲーム」が決定され易くなる。   When the number of wins of the sub-flag “triple chili lip” in the same CT set is 17 to 24 times, the additional game given by the lottery results “additional_10G” and “additional_20G” shown in FIG. The number is both 30 games. That is, the number of additional games (lottery result) corresponding to the lottery values “extremely high” and “extremely low” of the sub-flag “triple lip” in FIG. 55 is promoted to 30 games. Therefore, in this case, “30 games” is likely to be determined as the number of additional games of ART. Further, when the number of wins of the sub-flag “3 consecutive chips” in the same CT set is 25 or more, the number of additional games given in the lottery results “additional_10G” and “additional_20G” shown in FIG. Are both 50 games. That is, the number of additional games (lottery result) corresponding to the lottery values “extremely high” and “extremely low” of the sub-flag “triple lip” in FIG. 55 is promoted to 50 games. Therefore, in this case, “50 games” is easily determined as the number of additional games of ART.

上述のように、本実施形態のパチスロ1では、CT中のサブフラグ「3連チリリプ」の当籤回数に応じて1回の上乗せ抽籤により上乗せできるARTゲーム数を増やすことが可能になる。また、上述のように、本実施形態では、ARTゲーム数の上乗せが行われている限り、CTは終了することなく、さらに、サブフラグEX「3連チリリプ」に当籤するとCTの再セット(ストック)が行われる。それゆえ、本実施形態では、遊技者に対して、CTが継続するほど、1ゲーム当りの上乗せ量の増加に対する期待を抱かせることができ、CT中の興趣を向上させることができる。また、1ゲーム当りの上乗せ量を増やす契機となるサブフラグ「3連チリリプ」の当籤回数は、CT1セット分の基本遊技回数(8回)よりも多い回数(9回以上)であるため、遊技者に対して過大な利益を与えてしまうことを防止でき、遊技者及び遊技店間において、利益のバランスをとることができる。   As described above, in the pachi-slot 1 of the present embodiment, it is possible to increase the number of ART games that can be added by one additional lottery in accordance with the number of winnings of the sub-flag “3 consecutive chips” during CT. In addition, as described above, in the present embodiment, as long as the number of ART games is added, the CT is not terminated, and if the sub-flag EX “Triple Chili Lip” is won, the CT is reset (stock). Is performed. Therefore, in the present embodiment, as the CT continues, the player can be expected to increase the additional amount per game, and the interest during the CT can be improved. In addition, the number of wins of the sub-flag “triple chili lip” which triggers an increase in the additional amount per game is a number of times (9 or more) larger than the number of basic games (8 times) for one CT set. Can be prevented from giving excessive profit to the player, and the profit can be balanced between the player and the game store.

なお、本実施形態では、上述したサブフラグ「3連チリリプ」(内部当籤役「F_確チリリプ」又は「F_1確チリリプ」)の当籤回数は、同一のCTセット中において計数された回数とするが、本発明はこれに限定されない。例えば、CT中に行われるセット数上乗せ抽籤に当籤した場合に付与される新たなCTも「同一のCTセット中」に含めるようにしてもよい。   In the present embodiment, the number of wins of the above-described sub-flag “triple chili lip” (internal winning combination “F_ sure chili lip” or “F_1 certain chili lip”) is the number of times counted in the same CT set. The present invention is not limited to this. For example, a new CT that is given when the lottery performed during the CT is added to the set number may be included in the “same CT set”.

[CT中セット数上乗せ抽籤テーブル]
図56は、CT中に行われるCTセットの上乗せ抽籤で用いられるCT中セット数上乗せ抽籤テーブルの構成図である。
[Additional lottery table during CT set]
FIG. 56 is a configuration diagram of a CT set additional lottery table used in CT set additional lottery performed during CT.

CT中セット数上乗せ抽籤テーブルは、現在のCT状態と内部当籤役(サブフラグ「リーチ目リプ(リーチ目リプ1〜4)」)との各組合せと、上乗せ抽籤の各種抽籤結果(非当籤/通常CT当籤/高確率CT当籤)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。   The number of sets during the CT addition lottery table includes each combination of the current CT state and the internal winning combination (sub-flag “reach-eye lip (reach-eye lip 1 to 4)”) and various lottery results of the additional lottery (non-winning / normal A relationship between CT winning / high-probability CT winning) and information on a lottery value associated with each lottery result is defined.

CT中セット数上乗せ抽籤テーブルから明らかなように、CT中に内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」のいずれかに当籤すると、CTセットの上乗せ抽籤に必ず当籤する(CTのセットが必ずストックされる)。なお、ストックされたCTのセットは、現在作動中のCTのセットが終了した後に開始される。   As is clear from the CT set number addition lottery table, when any of the internal winning combinations “F_reach-eye lip A” to “F_reach-eye lip D” is won during CT, the CT set is additionally won. (CT sets are always stocked). Note that the stocked CT set is started after the currently operating CT set is completed.

<ボーナス状態中の遊技性>
次に、図57A〜57Cを参照して、ボーナス状態中の遊技の流れについて説明する。図57Aは、一般遊技状態(ART非当籤)中に遊技状態がボーナス状態に移行した場合における遊技の流れを示す図であり、図57Bは、通常ART中に遊技状態がボーナス状態に移行した場合における遊技の流れを示す図であり、図57Cは、CT中に遊技状態がボーナス状態に移行した場合における遊技の流れを示す図である。
<Playability during bonus state>
Next, the flow of the game in the bonus state will be described with reference to FIGS. 57A to 57C. FIG. 57A is a diagram showing a game flow when the gaming state shifts to the bonus state during the normal gaming state (ART non-winning), and FIG. 57B shows a case where the gaming state shifts to the bonus state during the normal ART. FIG. 57C is a diagram showing a game flow when the gaming state shifts to the bonus state during CT.

なお、本実施形態のパチスロ1では、図57A〜57Cに示すように、遊技性の面において、ボーナスの種別として通常BBと特殊BBとを設け、ボーナス状態への移行時にこのボーナスの種別が決定される。この際、特殊BBが決定された場合には、ボーナス状態の終了後、遊技状態はART準備状態を経由してCTに移行する。一方、通常BBが決定された場合には、移行先の遊技状態は、ボーナス状態に移行する前の状態に応じて異なる。   In the pachislo 1 of the present embodiment, as shown in FIGS. 57A to 57C, a normal BB and a special BB are provided as bonus types in terms of amusement, and the type of the bonus is determined when shifting to the bonus state. Is done. At this time, if the special BB is determined, the game state shifts to the CT via the ART preparation state after the end of the bonus state. On the other hand, when the normal BB is determined, the transition destination gaming state differs depending on the state before transition to the bonus state.

遊技状態が一般遊技状態から通常BBに移行した場合、図57Aに示すように、通常BB中の遊技では、内部当籤役に基づいてART抽籤が行われる。そして、このART抽籤に当籤すると、ボーナス状態の終了後、遊技状態がART準備状態を経由して通常ARTに移行する。なお、この場合、ART抽籤に当籤した後のボーナス状態中の遊技では、ARTゲーム数の上乗せ抽籤が行われる。   When the game state shifts from the normal game state to the normal BB, as shown in FIG. 57A, in the game during the normal BB, ART lottery is performed based on the internal winning combination. Then, when this ART lottery is won, after the end of the bonus state, the gaming state shifts to the normal ART via the ART preparation state. In this case, in the game in the bonus state after winning the ART lottery, an additional lottery is performed on the number of ART games.

遊技状態が通常ARTから通常BBに移行した場合、図57Bに示すように、通常BBの終了時にCT抽籤が行われる。このCT抽籤の当籤確率は50%であり、当籤するとボーナス状態の終了後に、遊技状態はART準備状態を経由してCTに移行する。一方、CT抽籤に非当籤である場合には、ボーナス状態の終了後に、遊技状態はART準備状態を経由して通常ARTに移行する。なお、通常ARTから移行したボーナス状態中の遊技では、ARTゲーム数の上乗せ抽籤も行われる。   When the gaming state shifts from the normal ART to the normal BB, as shown in FIG. 57B, the CT lottery is performed at the end of the normal BB. The winning probability of this CT lottery is 50%, and when the winning is completed, the gaming state shifts to CT via the ART preparation state after the end of the bonus state. On the other hand, if the CT lottery is not won, after the bonus state ends, the gaming state shifts to the normal ART via the ART preparation state. In addition, in the game in the bonus state shifted from the normal ART, an additional lottery is also performed on the number of the ART games.

遊技状態がCTから通常BB又は特殊BBに移行した場合、図57Cに示すように、ボーナス状態の終了後に、遊技状態はART準備状態を経由してCTに移行する。なお、CTから移行したボーナス状態中の遊技では、ARTゲーム数の上乗せ抽籤も行われる。   When the gaming state shifts from CT to normal BB or special BB, as shown in FIG. 57C, after the bonus state ends, the gaming state shifts to CT via the ART preparation state. In the game in the bonus state shifted from CT, an additional lottery is also performed for the number of ART games.

<ボーナス状態中の遊技で用いる各種データテーブル>
続いて、図58〜図60を参照して、ボーナス状態中の遊技で行われる抽籤処理で用いられる各種データテーブルについて説明する。なお、以下に説明する各種データテーブルは、メインROM102に格納される。
<Various data tables used in games during the bonus state>
Next, various data tables used in the lottery processing performed in the game in the bonus state will be described with reference to FIGS. The various data tables described below are stored in the main ROM 102.

[ボーナス種別抽籤テーブル]
図58は、ボーナス種別(通常BB、特殊BB)を決定する際に用いられるボーナス種別抽籤テーブルの構成図である。
[Bonus type lottery table]
FIG. 58 is a configuration diagram of a bonus type lottery table used when determining a bonus type (normal BB, special BB).

ボーナス種別抽籤テーブルは、ボーナス状態に移行する前の各遊技状態(CT及びそれ以外)と、各種抽籤結果(ボーナス種別:通常BB/特殊BB)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。なお、ボーナス種別抽籤テーブルを参照したボーナス種別の決定処理は、ボーナス状態の開始時に行われる。   The bonus type lottery table includes a game state (CT and other) before shifting to the bonus state, various lottery results (bonus type: normal BB / special BB), and a lottery value associated with each lottery result. Define the correspondence with information. The process of determining the bonus type with reference to the bonus type lottery table is performed at the start of the bonus state.

[ボーナス中ARTゲーム数上乗せ抽籤テーブル]
図59は、ボーナス状態中の遊技で行われるART抽籤及びARTゲーム数の上乗せ抽籤で用いられるボーナス中ARTゲーム数上乗せ抽籤テーブルの構成図である。
[Additional lottery table for the number of ART games during bonus]
FIG. 59 is a configuration diagram of an ART lottery bonus in-game lottery table used in the ART lottery performed in the game in the bonus state and the additional lottery in the number of ART games.

ボーナス中ARTゲーム数上乗せ抽籤テーブルは、現在のボーナス種別と内部当籤役との各組合せと、上乗せ抽籤の各種抽籤結果(非当籤/5ゲーム/…/300ゲーム)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。   The number of lottery tables in the number of ART games during the bonus is associated with each combination of the current bonus type and the internal winning combination, various lottery results of the additional lottery (non-winning / 5 games /.../ 300 games), and each lottery result. The corresponding relationship with the information of the obtained lottery value is defined.

本実施形態では、ART非当籤の状態(一般遊技状態から移行した通常BBにおいて、ART抽籤に当籤するまでの状態)では、ボーナス中ARTゲーム数上乗せ抽籤テーブルは、ART抽籤に用いられる。具体的には、ART非当籤の状態において、ボーナス中ARTゲーム数上乗せ抽籤テーブルを用いた抽籤により1ゲーム以上(図59に示す例では50ゲーム以上)の上乗せゲーム数が決定されると、ART抽籤に当籤するとともに、対応するゲーム数がARTゲーム数として付与される。一方、ART当籤後の状態では、ボーナス中ARTゲーム数上乗せ抽籤テーブルは、ARTゲーム数の上乗せ抽籤のみに用いられる。   In the present embodiment, in the ART non-winning state (the state until the ART lottery is won in the normal BB shifted from the general game state), the ART game number addition lottery table during the bonus is used for the ART lottery. Specifically, in the ART non-winning state, when one or more additional games (50 or more games in the example shown in FIG. 59) are determined by lottery using the additional number of ART games during bonus, the ART is determined. The lottery is won and the corresponding game number is given as the ART game number. On the other hand, in the state after the ART winning, the ART game number additional lottery table during the bonus is used only for the ART game number additional lottery.

[ボーナス終了時CT抽籤テーブル]
図60は、ボーナス状態の終了時に行われるCT抽籤で用いられるボーナス終了時CT抽籤テーブルの構成図である。
[Bonus end CT lottery table]
FIG. 60 is a configuration diagram of a bonus end CT lottery table used in CT lottery performed at the end of the bonus state.

ボーナス終了時CT抽籤テーブルは、ボーナス種別(通常BB、特殊BB)とボーナス状態に移行する前の遊技状態(通常CT中、高確率CT中)との各組合せと、CT抽籤の各種抽籤結果(非当籤/通常CT当籤/高確率CT当籤)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。ボーナス終了時CT抽籤テーブルから明らかなように、例えば、通常ART中に通常BBが行われると、ボーナス状態の終了時に50%の確率でCTに当籤する。   The bonus lottery CT lottery table includes a combination of a bonus type (normal BB, special BB) and a gaming state (during normal CT, high probability CT) before shifting to the bonus state, and various lottery results of CT lottery ( The correspondence between non-winning / normal CT winning / high-probability CT winning) and information on a lottery value associated with each lottery result is defined. As is clear from the bonus end-time CT lottery table, for example, when the normal BB is performed during the normal ART, the CT is won with a probability of 50% at the end of the bonus state.

<一般遊技状態中の例外的な遊技性>
次に、図61を参照して、一般遊技状態中の例外的な遊技の流れについて説明する。
<Exceptional playability during general game state>
Next, with reference to FIG. 61, the flow of an exceptional game during the general game state will be described.

本実施形態のパチスロ1における基本的な遊技状態の流れでは、一般遊技状態中に遊技状態が通常遊技状態からCZに移行し、CZにおいてART抽籤に当籤することにより遊技状態がART遊技状態に移行する。そして、本実施形態では、RT4状態において報知を行うことによりART遊技状態を実現している。また、本実施形態では、図61に示すように、停止表示される図柄組合せに応じてRT状態の移行制御を行う。   In the flow of the basic gaming state in the pachislo 1 of the present embodiment, the gaming state shifts from the normal gaming state to the CZ during the general gaming state, and the gaming state shifts to the ART gaming state by winning the ART lottery in the CZ. I do. In the present embodiment, the ART gaming state is realized by performing notification in the RT4 state. In the present embodiment, as shown in FIG. 61, the transition control of the RT state is performed according to the symbol combination stopped and displayed.

なお、RT状態を移行させるための図柄組合せは、遊技者の停止操作の順序(押し順)に応じて停止表示されるもの(図24参照)であるので、報知が行われない場合であっても偶然、RT状態がRT4状態に移行することもある。また、RT4状態では、内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」のいずれかが決定される可能性があるので、一般遊技状態(非ART)中であっても、特別な特典が付与されるリーチ目(略称「リーチ目リプ」に係る図柄組合せ)を表示することができる。   It should be noted that the symbol combination for shifting the RT state is the one that is stopped and displayed in accordance with the order of the stop operation (push order) of the player (see FIG. 24). By chance, the RT state may shift to the RT4 state. Further, in the RT4 state, there is a possibility that any of the internal winning combinations “F_reach-eye lip A” to “F_reach-eye lip D” may be determined, and therefore, even in the general gaming state (non-ART), Reach eyes (a symbol combination related to “reach eye lip”) to which a special privilege is given can be displayed.

そこで、本実施形態のパチスロ1では、図61に示すように、一般遊技状態(非ART)中に偶然、RT状態がRT4状態に移行し、略称「リーチ目リプ」に係る図柄組合せが表示可能な状態になると、CZを経由することなく、遊技状態をART遊技状態(通常ART)に移行可能にする。   Therefore, in the pachislo 1 of the present embodiment, as shown in FIG. 61, the RT state accidentally shifts to the RT4 state during the general game state (non-ART), and the symbol combination related to the abbreviation “Reach eye lip” can be displayed. In this state, the game state can be shifted to the ART game state (normal ART) without passing through the CZ.

より具体的には、一般遊技状態で、かつ、RT4状態中に内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」のいずれかが決定されると、フラグ変換抽籤を行い、このフラグ変換抽籤に当籤すると、略称「リーチ目リプ」に係る図柄組合せを表示するための報知(ナビ)が行われるとともに、ARTの権利が付与される。一方、一般遊技状態で、かつ、RT4状態中に内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」のいずれかが決定された場合において、フラグ変換抽籤に非当籤となると、略称「リプレイ」に係る図柄組合せを表示するための報知が行われ、略称「リーチ目リプ」に係る図柄組合せが表示されないような制御が行われる。   More specifically, when any of the internal winning combinations “F_reach-eye lip A” to “F_reach-eye lip D” is determined in the general gaming state and in the RT4 state, a flag conversion lottery is performed. When this flag conversion lottery is won, a notification (navigation) for displaying a symbol combination related to the abbreviation “Reach eye lip” is performed, and an ART right is given. On the other hand, if any of the internal winning combinations “F_reach-eye lip A” to “F_reach-eye lip D” is determined in the general gaming state and in the RT4 state, if the flag conversion lottery is not won, A notification for displaying the symbol combination related to the abbreviation “Replay” is performed, and control is performed such that the symbol combination related to the abbreviation “Reach eye lip” is not displayed.

<一般遊技状態中の例外的な遊技制御で用いる各種データテーブル>
次に、図62を参照して、上述した一般遊技状態中の例外的な遊技制御で行われる抽籤処理で用いるデータテーブルについて説明する。なお、以下に説明するデータテーブルは、メインROM102に格納される。
<Various data tables used in exceptional game control during the general game state>
Next, with reference to FIG. 62, a data table used in the lottery process performed in the exceptional game control in the above-described general game state will be described. The data table described below is stored in the main ROM 102.

[非ART中フラグ変換抽籤テーブル]
図62は、一般遊技状態で、かつ、RT4状態中の遊技で行われるフラグ変換抽籤で用いられる非ART中フラグ変換抽籤テーブルの構成図である。
[Non-ART flag conversion lottery table]
FIG. 62 is a configuration diagram of the non-ART flag conversion random determination table used in the flag conversion random determination performed in the game in the normal gaming state and in the RT4 state.

非ART中フラグ変換抽籤テーブルは、内部当籤役(「F_リーチ目リプA」〜「F_リーチ目リプD」)と、フラグ変換抽籤の抽籤結果(変換無し/変換あり)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。   The non-ART flag conversion lottery table includes an internal winning combination (“F_reach lip A” to “F_reach lip D”), a lottery result of flag conversion lottery (without conversion / with conversion), and each lottery result. The correspondence with the information of the associated lottery value is defined.

<メイン側の制御による報知機能>
従来のパチスロでは、ART中にサブ(副制御基板72)側の制御により、リールの停止操作の情報(押し順など)の報知(ナビ)を行っていた。しかしながら、この報知の有無が遊技者の利益(いわゆる、出玉)に影響を与えるため、近年では、遊技者の利益を管理するメイン(主制御基板71)側で報知を行うことが求められている。そこで、本実施形態のパチスロ1では、上述のように、メイン側で制御される情報表示器6に停止操作の情報を報知するための指示モニタ(不図示)を設け、メイン側の制御により、リールの停止操作の情報を報知する機能が設けられている。
<Notification function by control on the main side>
In the conventional pachislot, information (navigation order, etc.) of reel stop operation (navigation order) is reported (navigated) by the sub (sub-control board 72) side control during ART. However, since the presence or absence of this notification affects the player's profit (so-called payout), in recent years, it is required that the main (main control board 71) that manages the player's profit perform notification. I have. Therefore, in the pachislo 1 of the present embodiment, as described above, the information display 6 controlled on the main side is provided with an instruction monitor (not shown) for notifying the information of the stop operation. A function of notifying information of a reel stop operation is provided.

ここで、図63A〜63Dに、本実施形態のパチスロ1において、メイン側で行う報知(ナビ)とサブ側で行う報知(ナビ)との対応関係を示す。なお、図63Aは、ART準備状態における、メイン側で行う報知(ナビ)とサブ側で行う報知(ナビ)との対応関係を示す図であり、図63Bは、ART(通常ART又はCT)中における、メイン側で行う報知(ナビ)とサブ側で行う報知(ナビ)との対応関係を示す図である。また、図63Cは、RT5状態中(BB1フラグ間)における、メイン側で行う報知(ナビ)とサブ側で行う報知(ナビ)との対応関係を示す図であり、図63Dは、RT5状態中(BB2フラグ間)における、メイン側で行う報知(ナビ)とサブ側で行う報知(ナビ)との対応関係を示す図である。   Here, FIGS. 63A to 63D show the correspondence between the notification (navi) performed on the main side and the notification (navi) performed on the sub side in the pachislo 1 of the present embodiment. FIG. 63A is a diagram showing the correspondence between the notification (navi) performed on the main side and the notification (navi) performed on the sub side in the ART preparation state, and FIG. 63B illustrates the state during the ART (normal ART or CT). FIG. 5 is a diagram showing a correspondence relationship between notification (navi) performed on the main side and notification (navi) performed on the sub side. FIG. 63C is a diagram showing the correspondence between the notification (navigating) performed on the main side and the notification (navigating) performed on the sub side during the RT5 state (between the BB1 flags). FIG. It is a figure which shows the correspondence of the notification (navigating) performed on the main side and the notification (navigating) performed on the sub side in (between BB2 flags).

本実施形態では、図63A〜63Dに示すように、メイン(主制御基板71)側では、指示モニタに「1」〜「11」の数値を表示することにより、リールの停止操作の情報を報知する。なお、指示モニタに表示されるこの「1」〜「11」の数値は、それぞれが報知する停止操作の内容に一義的に対応している。   In the present embodiment, as shown in FIGS. 63A to 63D, the main (main control board 71) side notifies the information of the reel stop operation by displaying numerical values of “1” to “11” on the instruction monitor. I do. The numerical values of “1” to “11” displayed on the instruction monitor uniquely correspond to the contents of the stop operation reported by each.

具体的には、数値「1」〜「3」はそれぞれ、第1停止操作を行うリールの種別を示しており、数値「1」は第1停止操作を左リール3Lに対して行うことを意味し、数値「2」は第1停止操作を中リール3Cに対して行うことを意味し、数値「3」は第1停止操作を右リール3Rに対して行うことを意味する。   Specifically, the numerical values “1” to “3” indicate the types of the reels performing the first stop operation, respectively, and the numerical value “1” indicates that the first stop operation is performed on the left reel 3L. The numerical value "2" means that the first stop operation is performed on the middle reel 3C, and the numerical value "3" means that the first stop operation is performed on the right reel 3R.

また、数値「4」〜「9」はそれぞれ、報知する押し順を示しており、数値「4」は押し順が「左、中、右」の順であることを意味し、数値「5」は押し順が「左、右、中」の順であることを意味し、数値「6」は押し順が「中、左、右」の順であることを意味し、数値「7」は押し順が「中、右、左」の順であることを意味し、数値「8」は押し順が「右、左、中」の順であることを意味し、数値「9」は押し順が「右、中、左」の順であることを意味する。   Numerical values “4” to “9” indicate the pressing order to be notified, respectively, and numerical value “4” means that the pressing order is “left, middle, right”, and numerical value “5”. Indicates that the pressing order is “left, right, middle”, the numerical value “6” indicates that the pressing order is “middle, left, right”, and the numerical value “7” indicates the pressing order. The order is “middle, right, left”, the numerical value “8” means that the pressing order is “right, left, middle”, and the numerical value “9” is the pressing order. It means “right, middle, left”.

また、数値「10」及び「11」はそれぞれ、ボーナス役を報知するものであり、数値「10」は、コンビネーション名称「C_BB1」に係る図柄組合せ(図柄「白7」−図柄「白7」−図柄「白7」)を意味し、数値「11」は、コンビネーション名称「C_BB2」に係る図柄組合せ(図柄「青7」−図柄「青7」−図柄「青7」)を意味する。   Numerical values "10" and "11" are for notifying the bonus combination, respectively, and the numerical value "10" is a symbol combination (symbol "white 7" -symbol "white 7") associated with the combination name "C_BB1". The symbol “white 7”), and the numerical value “11” means a symbol combination (symbol “blue 7” -symbol “blue 7” -symbol “blue 7”) associated with the combination name “C_BB2”.

なお、メイン側(指示モニタ)で報知する数値「1」〜「11」は、報知する停止操作の内容に一義的に対応しているものの、全ての遊技者が、その数値に基づいて、明確に報知内容を把握できるとは限らない。例えば、メイン側で指示モニタに数値「6」を表示しただけでは、遊技者によっては報知内容を把握できない可能性もある。   In addition, although the numerical values “1” to “11” notified on the main side (instruction monitor) uniquely correspond to the content of the stop operation to be notified, all the players clearly indicate based on the numerical values. It is not always possible to grasp the contents of the notification. For example, simply displaying the numerical value “6” on the instruction monitor on the main side may not be able to grasp the notification content depending on the player.

そこで、本実施形態のパチスロ1では、メイン側の報知と併せてサブ側でもストップボタンの停止操作に係る情報を報知する。具体的には、サブ側で制御される表示措置11(プロジェクタ機構211及び表示ユニット212)を用いて、サブ側の制御により停止操作に係る情報の報知を行う。   Therefore, in the pachislo 1 of the present embodiment, the information on the stop operation of the stop button is also notified on the sub side together with the notification on the main side. Specifically, using the display unit 11 (the projector mechanism 211 and the display unit 212) controlled by the sub-side, the sub-side controls to notify information relating to the stop operation.

例えば、第1停止操作を左リール3Lに対して行う押し順を報知する場合、メイン側で指示モニタに数値「1」を表示するとともに、サブ側では、表示装置11の表示画面内の左リール3Lの上方に数値「1」と表示し、左リール3Lが第1停止操作の対象であることを報知する。また、押し順「中、左、右」を報知する場合、メイン側で指示モニタに数値「6」を表示するとともに、サブ側では、表示装置11の表示画面内の中リール3Cの上方に数値「1」を表示し、左リール3Lの上方に数値「2」を表示し、右リール3Rの上方に数値「3」を表示し、この表示により押し順が「中、左、右」の順であることを報知する。また、内部当籤役「F_BB1」が決定されている場合、メイン側で指示モニタに数値「10」を表示するとともに、サブ側では、表示装置11の表示画面に「白7」−「白7」−「白7」の図柄組合せに関する情報を表示し、遊技者に対して狙うべき図柄を報知する。   For example, when notifying the pressing order in which the first stop operation is performed on the left reel 3L, the main side displays a numerical value “1” on the instruction monitor, and the sub side displays the left reel in the display screen of the display device 11 on the sub side. A numerical value "1" is displayed above 3L to notify that the left reel 3L is the target of the first stop operation. When notifying the pressing order “middle, left, right”, the main side displays the numerical value “6” on the instruction monitor, and the sub side displays the numerical value above the middle reel 3C in the display screen of the display device 11. "1" is displayed, a numerical value "2" is displayed above the left reel 3L, and a numerical value "3" is displayed above the right reel 3R. With this display, the pressing order is "middle, left, right". Notify that When the internal winning combination “F_BB1” is determined, the numerical value “10” is displayed on the instruction monitor on the main side, and “white 7” − “white 7” is displayed on the display screen of the display device 11 on the sub side. -Display information about the symbol combination of "white 7" and notify the player of the symbol to be aimed.

なお、メイン側で報知を行うタイミングは、少なくとも報知を行う一遊技の期間であれば任意のタイミングに設定することができる。例えば、遊技者の開始操作を検知した(受け付けた)タイミングでメイン側の報知を行ってもよいし、リールの回転開始時にメイン側の報知を行ってもよいし、第1停止操作〜第3停止操作のいずれかを検知したタイミングでメイン側の報知を行ってもよい。一方、サブ側で報知を行うタイミングは、少なくとも第1停止操作よりも前のタイミングであることが好ましい。それゆえ、本実施形態のパチスロ1では、開始操作を検知したタイミング、又は、リールの回転開始時のタイミングで、メイン側及びサブ側の双方において報知(ナビ)を行う。これにより、遊技者が停止操作を行う前に、メイン側の指示モニタ及びサブ側の表示装置11の双方において停止操作の情報が報知される。   Note that the timing of performing the notification on the main side can be set to an arbitrary timing as long as it is at least a period of one game in which the notification is performed. For example, the notification of the main side may be performed at the timing when the start operation of the player is detected (accepted), the notification of the main side may be performed at the start of the rotation of the reel, or the first to third stop operations. The main side may be notified at the timing when any of the stop operations is detected. On the other hand, it is preferable that the timing of the notification on the sub side be at least the timing before the first stop operation. Therefore, in the pachislo 1 of the present embodiment, the notification (navigation) is performed on both the main side and the sub side at the timing when the start operation is detected or at the timing when the rotation of the reel is started. Thereby, before the player performs the stop operation, the information of the stop operation is notified on both the instruction monitor on the main side and the display device 11 on the sub side.

ART準備状態では、図63Aに示すように、メイン側の制御により、「ベルナビ」、「維持リプナビ」、「RT3移行リプナビ」及び「RT4移行リプナビ」と称する報知(ナビ)が行われる。「ベルナビ」では、内部当籤役「F_3択ベル_1st」〜「F_3択ベル_3rd」が決定された際に、略称「ベル」に係る図柄組合せ(図29参照)を有効ライン上に停止表示させるための押し順が報知される。「維持リプナビ」では、内部当籤役「F_維持リプ_1st」〜「F_維持リプ_3rd」が決定された際に、略称「リプレイ」に係る図柄組合せ(図28参照)を有効ライン上に停止表示させるための押し順が報知される。「RT3移行リプナビ」では、内部当籤役「F_RT3移行リプ_1st」〜「F_RT3移行リプ_3rd」が決定された際に、略称「RT3移行リプ」に係る図柄組合せ(図28参照)を有効ライン上に停止表示させるための押し順が報知される。また、「RT4移行リプナビ」では、内部当籤役「F_RT4移行リプ_123」〜「F_RT4移行リプ_3rd」が決定された際に、略称「RT4移行リプ」に係る図柄組合せ(図28参照)を有効ライン上に停止表示させるための押し順が報知される。   In the ART preparation state, as shown in FIG. 63A, a notification (navigation) called “bell navigation”, “maintenance lip navigation”, “RT3 transition lip navigation” and “RT4 transition lip navigation” is performed by the control on the main side. In “Bell Navi”, when the internal winning combination “F_3 choice bell — 1st” to “F_3 choice bell — 3rd” is determined, the symbol combination (refer to FIG. 29) related to the abbreviation “bell” is stopped and displayed on the activated line. Is announced. In the “maintenance lip navi”, when the internal winning combination “F_maintenance lip_1st” to “F_maintenance lip_3rd” is determined, the symbol combination (refer to FIG. 28) related to the abbreviation “replay” is stopped and displayed on the activated line. The order of pressing is notified. In the “RT3 transition lip navigation”, when the internal winning combination “F_RT3 transition lip — 1st” to “F_RT3 transition lip — 3rd” is determined, the symbol combination (refer to FIG. 28) related to the abbreviation “RT3 transition lip” is displayed on the activated line. The pressing order for the stop display is notified. Also, in the “RT4 shift lip navigation”, when the internal winning combination “F_RT4 shift lip — 123” to “F_RT4 shift lip — 3rd” is determined, the symbol combination (refer to FIG. 28) related to the abbreviation “RT4 shift lip” is set as an active line. The pressing order for stopping display at the top is notified.

また、ART遊技状態(通常ART又はCT)中では、図63Bに示すように、メイン側の制御により、「ベルナビ」、「維持リプナビ」、「RT3移行リプナビ」及び「RT4移行リプナビ」と称する報知(ナビ)が行われる。なお、ART遊技状態(RT4状態)中の遊技は、フラグ変換抽籤が行われ、この抽籤結果に基づいて略称「3連チリリプ」、「リーチ目リプ」又は「リプレイ」に係る図柄組合せを表示させるための押し順が報知されるが、この報知は、サブ側のみで行われ、メイン側では行われない。   In addition, during the ART gaming state (normally ART or CT), as shown in FIG. 63B, by the control of the main side, notification called “bell navigation”, “maintenance lip navigation”, “RT3 transition lip navigation” and “RT4 transition lip navigation”. (Navi) is performed. In the game in the ART gaming state (RT4 state), a flag conversion lottery is performed, and based on the lottery result, a symbol combination related to the abbreviation “triple lip”, “reach eye lip” or “replay” is displayed. Is notified on the sub side only, and not on the main side.

上述のように、略称「3連チリリプ」又は「リーチ目リプ」に係る図柄組合せは、特別な特典の付与に関係しているため、報知の有無が遊技者の利益(出玉)に影響を与えるように見えるが、実際には、本実施形態のパチスロ1では、特別な特典は、フラグ変換抽籤の抽籤結果に基づいて付与されるものであるので、表示される図柄組合せは付与する特典に対して影響を与えない。それゆえ、例えば、フラグ変換抽籤に当籤している状態において、仮に、略称「リプレイ」に係る図柄組合せが停止表示されてしまっても、特別な特典が付与される。一方、フラグ変換抽籤に当籤していない状態において、仮に、略称「3連チリリプ」又は「リーチ目リプ」に係る図柄組合せを停止表示できたとしても、特別な特典は付与されない。本実施形態のパチスロ1では、このように表示される図柄組合せが遊技者の利益(出玉)に影響を与えない場合、メイン側の指示モニタでの報知を行わずに、サブ側で制御される表示装置11でのみ報知を行う。   As described above, the symbol combination related to the abbreviation "triple lip" or "reach eye lip" is related to the grant of a special privilege, so the presence or absence of the notification affects the profit (payout) of the player. Although it seems to give, in the pachislot 1 of the present embodiment, the special benefit is actually given based on the lottery result of the flag conversion lottery, so the displayed symbol combination is the given benefit. Has no effect. Therefore, for example, in the state where the flag conversion lottery is won, even if the symbol combination related to the abbreviation “Replay” is stopped and displayed, a special privilege is given. On the other hand, in a state where the flag conversion lottery has not been won, even if the symbol combination related to the abbreviation “triple lip” or “reach eye lip” can be stopped and displayed, no special privilege is given. In the pachislo 1 of the present embodiment, when the symbol combination displayed in this manner does not affect the profit (payout) of the player, the sub-side is controlled without performing notification on the main-side instruction monitor. The notification is performed only on the display device 11 that is operating.

また、RT5状態(フラグ間状態)中では、図63C及び63Dに示すように、内部当籤役として持ち越されているボーナス役に係る図柄組合せを遊技者に狙わせる旨の情報が報知される。例えば、内部当籤役「F_BB1」が持ち越されている場合には、図63Cに示すように、メイン側の制御により、「白7ナビ」と称する報知(ナビ)が行われ、内部当籤役「F_BB2」が持ち越されている場合には、図63Dに示すように、メイン側の制御により、「青7ナビ」と称する報知(ナビ)が行われる。   In the RT5 state (inter-flag state), as shown in FIGS. 63C and 63D, information indicating that the player is aimed at a symbol combination related to a bonus combination carried over as an internal winning combination is notified. For example, when the internal winning combination “F_BB1” is carried over, as shown in FIG. 63C, a notification (navigation) called “white 7 navigation” is performed by the control of the main side, and the internal winning combination “F_BB2” is performed. Is carried over, as shown in FIG. 63D, a notification (navigation) called “blue 7 navigation” is performed by the control of the main side.

「白7ナビ」では、内部当籤役「F_BB1」に対応する図柄組合せ、すなわち、コンビネーション名称「C_BB1」に係る図柄組合せ(「白7」−「白7」−「白7」:図28参照)を有効ライン上に停止表示させるための停止操作の情報が報知される。また、「青7ナビ」では、内部当籤役「F_BB2」に対応する図柄組合せ、すなわち、コンビネーション名称「C_BB2」に係る図柄組合せ(「青7」−「青7」−「青7」:図28参照)を有効ライン上に停止表示させるための停止操作の情報が報知される。   In “White 7 Navi”, a symbol combination corresponding to the internal winning combination “F_BB1”, that is, a symbol combination related to the combination name “C_BB1” (“White 7”-“White 7”-“White 7”: see FIG. 28) Of stop operation for stopping display on the active line is notified. Further, in the “blue 7 navigation”, a symbol combination corresponding to the internal winning combination “F_BB2”, that is, a symbol combination (“blue 7” − “blue 7” − “blue 7”: FIG. 28) corresponding to the combination name “C_BB2” ) On the activated line is notified of the information of the stop operation.

フラグ間状態において、ボーナス役と、内部当籤役「はずれ」、「F_特殊1」、「F_特殊2」及び「F_特殊3」のいずれかとが決定されている場合、図24で説明したように、ボーナス役(BB役)に係る図柄組合せを有効ライン上に停止表示することができる。しかしながら、内部当籤役「はずれ」、「F_特殊1」、「F_特殊2」及び「F_特殊3」以外の内部当籤役とボーナス役とが当籤している場合には、ボーナス役に係る図柄組合せを有効ライン上に停止表示することができない。それゆえ、本実施形態では、図63C及び63Dに示すように、持ち越されているボーナス役と、内部当籤役「はずれ」、「F_特殊役1」、「F_特殊役2」及び「F_特殊役3」のいずれかとが当籤としている場合に限り、メイン側の制御による「白7ナビ」又は「青7ナビ」と称する報知が行われる。それゆえ、本実施形態では、メイン側の制御による「白7ナビ」又は「青7ナビ」と称する報知(ナビ)を、ボーナス役を入賞させることのできる適切なタイミングで行うことができる。   In the inter-flag state, when the bonus combination and any one of the internal winning combinations “out”, “F_special 1”, “F_special 2”, and “F_special 3” are determined, as described with reference to FIG. The symbol combination relating to the bonus combination (BB combination) can be stopped and displayed on the activated line. However, when the internal winning combination other than the internal winning combination “outside”, “F_special 1”, “F_special 2” and “F_special 3” and the bonus combination have been won, the symbol combination related to the bonus combination Cannot be stopped and displayed on the activated line. Therefore, in the present embodiment, as shown in FIGS. 63C and 63D, the carried-over bonus combination and the internal winning combination “outside”, “F_special combination 1”, “F_special combination 2”, and “F_special combination” Only when any one of "3" is a winning, a notification called "white 7 navigation" or "blue 7 navigation" is performed by the control of the main side. Therefore, in the present embodiment, a notification (navi) called “white 7 navi” or “blue 7 navi” under the control of the main side can be performed at an appropriate timing at which the bonus combination can be won.

なお、本実施形態のパチスロ1には、例えば、ボーナス確定画面を表示することや、ボーナス確定ランプを点灯させることなどにより、ボーナス告知を行う機能も設けられている。そこで、メイン側では、ボーナス役が内部当籤役として決定されていることを告知(ボーナス告知)した後にのみ、「白7ナビ」又は「青7ナビ」と称するナビを行うようにしてもよい。   The pachislo 1 of the present embodiment is also provided with a function of notifying a bonus by, for example, displaying a bonus confirmation screen or turning on a bonus confirmation lamp. Therefore, the main side may perform a navigation called “white 7 navigation” or “blue 7 navigation” only after notifying that the bonus combination is determined as the internal winning combination (bonus notification).

ボーナス告知としては、例えば、複数回の遊技期間に渡って行われる演出(いわゆる連続演出)を行い、この連続演出の結果に応じてボーナス確定画面を表示するような演出が一般的に行われている。このような連続演出の最中にメイン側で「白7ナビ」などを行うと、連続演出の結果が途中で分かってしまうので、興趣を損ねてしまう可能性がある。そこで、本実施形態では、主制御基板71は、ボーナス告知が行われた後に、メイン側の制御による「白7ナビ」又は「青7ナビ」と称する報知(ナビ)が行われる。   As the bonus notification, for example, an effect is generally performed in which an effect performed over a plurality of game periods (so-called continuous effect) is performed, and a bonus confirmation screen is displayed according to the result of the continuous effect. I have. If "Main 7 Navi" or the like is performed on the main side during such a continuous production, the result of the continuous production will be known in the middle, which may detract from interest. Therefore, in the present embodiment, after the bonus notification is performed, the main control board 71 performs a notification (navi) called “white 7 navigation” or “blue 7 navigation” under the control of the main side.

なお、ボーナス告知が行われたタイミングをメイン側で把握可能にする手法は任意である。その一手法として、ボーナス役が内部当籤役として決定されると、主制御基板71がボーナス告知終了までに要するゲーム数を決定し、このゲーム数の遊技を消化した後に、「白7ナビ」又は「青7ナビ」と称する報知(ナビ)を行う手法が考えられる。より具体的には、主制御基板71は、ボーナス告知終了までに要するゲーム数を決定すると、このゲーム数を副制御基板72に通知する。副制御基板72は、このゲーム数に従い演出の制御を行い、該ゲーム数の遊技が消化されたタイミングでボーナス確定画面を表示することにより、メイン側においてボーナス告知が行われたタイミングを把握することができる。すなわち、主制御基板71は、ボーナス役が持ち越されていない状態でボーナス役を内部当籤役として決定してからの単位遊技の回数を計数し、その計数結果が所定回数に達した後、ボーナス役と、内部当籤役「はずれ」、「F_特殊役1」、「F_特殊役2」及び「F_特殊役3」のいずれかとが内部当籤役として決定された場合に、「白7ナビ」又は「青7ナビ」を行う。   Note that a method of enabling the main side to grasp the timing at which the bonus notification is performed is arbitrary. As one method, when the bonus combination is determined as the internal winning combination, the main control board 71 determines the number of games required until the end of the bonus notification, and after the game of this number of games is consumed, “white 7 navi” or A method of performing notification (navigation) called “blue 7 navigation” is conceivable. More specifically, after determining the number of games required until the end of the bonus notification, the main control board 71 notifies the sub control board 72 of the number of games. The sub-control board 72 controls the production according to the number of games, and displays the bonus confirmation screen at the timing when the games of the number of games have been consumed, so that the main side can grasp the timing at which the bonus is notified. Can be. That is, the main control board 71 counts the number of unit games after determining the bonus combination as the internal winning combination in a state where the bonus combination has not been carried over, and after the counting result reaches the predetermined number, the bonus combination is determined. And one of the internal winning combination “outside”, “F_special combination 1”, “F_special combination 2” and “F_special combination 3” is determined as the internal winning combination, “white 7 navi” or “ Blue 7 Navi ”.

また、他の手法としては、ボーナス告知をサブ側ではなくメイン側において制御する手法が考えられる。より具体的には、主制御基板71は、ボーナス役が持ち越されていない状態でボーナス役を内部当籤役として決定すると、表示装置11で実行する演出(少なくとも演出に要するゲーム数)を決定し、副制御基板72に通知する。副制御基板72が通知された演出を実行し、ボーナス確定画面を表示することにより、メイン側においてボーナス告知が行われたタイミングを把握することができる。   As another method, a method of controlling the bonus notification on the main side instead of the sub side can be considered. More specifically, when determining the bonus combination as the internal winning combination in a state where the bonus combination is not carried over, the main control board 71 determines an effect to be executed on the display device 11 (at least the number of games required for the effect), The sub-control board 72 is notified. The sub-control board 72 executes the notified effect and displays the bonus confirmation screen, so that it is possible to grasp the timing at which the bonus is notified on the main side.

なお上述した2つの手法以外の他の手法によりボーナス告知が行われたタイミングをメイン側で把握可能にする構成にしてもよい。この場合、主制御基板71は、副制御基板72などからの信号を受け付けることができないため、主制御基板71が受け付け可能な信号に基づいてボーナス告知が行われたタイミングを把握する必要がある。例えば、停止操作に伴う信号は、主制御基板71が受け付け可能であるため、ボーナス役が内部当籤役として決定されている状態で、所定の停止操作(例えば、順押し以外)が行われた場合に、ボーナス告知を行う手法も考えられる。具体的には、副制御基板72は、主制御基板71から内部当籤役に関する情報と停止操作に関する情報とを取得し、これらの情報の組合せが所定の組合せである場合にボーナス告知を行う。このようなボーナス告知の手法を採用することにより、ボーナス告知の契機を主制御基板71でも把握することができるため、メイン側においてボーナス告知が行われたタイミングを把握することができる。   It should be noted that a configuration may be adopted in which the timing at which the bonus notification is performed by a method other than the two methods described above can be grasped on the main side. In this case, since the main control board 71 cannot receive a signal from the sub control board 72 or the like, it is necessary to grasp the timing at which the bonus notification is performed based on a signal that the main control board 71 can receive. For example, since a signal accompanying a stop operation can be received by the main control board 71, when a predetermined stop operation (for example, other than the forward push) is performed in a state where the bonus combination is determined as the internal winning combination. In addition, a method of making a bonus announcement is also conceivable. Specifically, the sub-control board 72 obtains information on the internal winning combination and information on the stop operation from the main control board 71, and issues a bonus notification when the combination of these pieces of information is a predetermined combination. By adopting such a method of the bonus notification, the trigger of the bonus notification can also be grasped by the main control board 71, so that the timing at which the bonus notification is performed on the main side can be grasped.

<主制御回路の動作説明>
次に、図64〜図170を参照して、主制御回路90のメインCPU101が、プログラムを用いて実行する各種処理の内容について説明する。
<Description of operation of main control circuit>
Next, the contents of various processes executed by the main CPU 101 of the main control circuit 90 using a program will be described with reference to FIGS.

[電源投入(リセット割込)時処理]
まず、メインCPU101の制御により行われるパチスロ1の電源投入(リセット割込)時処理を、図64及び図65を参照して説明する。図64は、電源投入(リセット割込)時処理の手順を示すフローチャートであり、図65A〜65Cは、それぞれ、該フローチャート中のS2、S7及びS8、並びに、S13の処理を実行するためのソースプログラムの一例を示す図である。なお、図64に示す電源投入(リセット割込)時処理は、電源管理回路93が、マイクロプロセッサ91に電源電圧の供給が開始されたことを検知した際に、リセット信号をマイクロプロセッサ91の「XSRST」端子に出力し、それにより、マイクロプロセッサ91の割込みコントローラ112からメインCPU101に出力される割込要求信号に基づいて、実行される。
[Processing at power-on (reset interrupt)]
First, the processing at the time of turning on the power of the pachislot 1 (reset interrupt) performed under the control of the main CPU 101 will be described with reference to FIGS. FIG. 64 is a flowchart showing the procedure of processing at the time of power-on (reset interrupt). FIGS. 65A to 65C show the sources for executing the processing of S2, S7 and S8, and S13 in the flowchart, respectively. FIG. 6 is a diagram illustrating an example of a program. The power-on (reset interrupt) processing shown in FIG. 64 is based on the fact that when the power supply management circuit 93 detects that the supply of the power supply voltage to the microprocessor 91 has been started, a reset signal of the microprocessor 91 is output. XSRST "terminal, thereby executing based on an interrupt request signal output from the interrupt controller 112 of the microprocessor 91 to the main CPU 101.

まず、メインCPU101は、電源監視ポート(電源監視手段)がオン状態であるか否かを判別する(S1)。   First, the main CPU 101 determines whether or not a power supply monitoring port (power supply monitoring means) is in an ON state (S1).

S1において、メインCPU101が、電源監視ポートがオン状態であると判別したとき(S1がYES判定の場合)、メインCPU101は、S1の処理を繰り返す。なお、ここでいう、電源監視ポートがオン状態とは、メインCPU101に供給されている電源電圧(DC+5V)が安定していない状態のことである。   In S1, when the main CPU 101 determines that the power monitoring port is in the ON state (if S1 is YES), the main CPU 101 repeats the processing of S1. Here, the ON state of the power supply monitoring port means a state where the power supply voltage (DC + 5V) supplied to the main CPU 101 is not stable.

一方、S1において、メインCPU101が、電源監視ポートがオン状態でないと判別したとき(S1がNO判定の場合)、メインCPU101は、タイマー回路113(PTC)の初期化処理を行う(S2)。この処理では、メインCPU101は、タイマー回路113の初期設定を行う。具体的には、メインCPU101は、タイマー用プリスケーラレジスタ(不図示)に分周比をセットし、タイマー用制御レジスタ(不図示)に割り込み可等の設定を行い、タイマー用カウンタ(不図示)の初期カウント値を設定する。   On the other hand, in S1, when the main CPU 101 determines that the power supply monitoring port is not in the ON state (if S1 is NO), the main CPU 101 performs initialization processing of the timer circuit 113 (PTC) (S2). In this process, the main CPU 101 performs initialization of the timer circuit 113. More specifically, the main CPU 101 sets the frequency division ratio in a timer prescaler register (not shown), sets an interrupt enabled state in a timer control register (not shown), and sets a timer counter (not shown). Set the initial count value.

次いで、メインCPU101は、主制御回路90及び副制御回路200間用の第1シリアル通信回路114(SCU1)の初期化処理、及び、第2インターフェースボード用の第2シリアル通信回路115(SCU2)の初期化処理を行う(S3)。次いで、メインCPU101は、乱数回路110(RDG)の初期化処理を行う(S4)。次いで、メインCPU101は、メインRAM103の書き込みテストを行う(S5)。   Next, the main CPU 101 initializes the first serial communication circuit 114 (SCU1) between the main control circuit 90 and the sub control circuit 200, and initializes the second serial communication circuit 115 (SCU2) for the second interface board. Initialization processing is performed (S3). Next, the main CPU 101 performs an initialization process of the random number circuit 110 (RDG) (S4). Next, the main CPU 101 performs a write test on the main RAM 103 (S5).

次いで、メインCPU101は、書き込みテストの結果、メインRAM103への書き込みが正常に行われたか否かを判別する(S6)。   Next, as a result of the write test, the main CPU 101 determines whether or not writing to the main RAM 103 has been normally performed (S6).

S6において、メインCPU101が、メインRAM103への書き込みが正常に行われなかったと判別したとき(S6がNO判定の場合)、メインCPU101は、後述のS13の処理を行う。一方、S6において、メインCPU101が、メインRAM103への書き込みが正常に行われたと判別したとき(S6がYES判定の場合)、メインCPU101は、タイマー回路113のタイマー用制御レジスタ(不図示)の状態を取得する(S7)。   In S6, when the main CPU 101 determines that writing to the main RAM 103 has not been performed normally (NO in S6), the main CPU 101 performs the process of S13 described later. On the other hand, in S6, when the main CPU 101 determines that the writing to the main RAM 103 has been performed normally (YES in S6), the main CPU 101 sets the state of the timer control register (not shown) of the timer circuit 113. Is acquired (S7).

次いで、メインCPU101は、取得したタイマー用制御レジスタの状態に基づいて、現在の状態が割込処理の発生タイミングであるか否かを判別する(S8)。具体的には、メインCPU101は、取得したタイマー用制御レジスタの状態に基づいて、タイマーカウント開始後から1.1172ms経過したか否かを判別する。   Next, the main CPU 101 determines whether or not the current state is an interrupt processing occurrence timing based on the obtained state of the timer control register (S8). Specifically, the main CPU 101 determines whether 1.1172 ms has elapsed since the start of the timer count, based on the state of the obtained timer control register.

なお、本実施形態では、S2のタイマー回路113の初期化処理によりタイマー時間1.1172msがセットされると、CPU内蔵タイマーのカウント処理が開始される。その後、タイマー用制御レジスタ(不図示)の情報を読み込むことによりタイマー回路113のステータスを取得することができる。そして、本実施形態では、タイマー用制御レジスタに、現在の状態が割込処理の発生タイミングであるか否か(タイマー割込状態であるか否か)を判別(参照)可能なビット(判別ビット)が設けられる。   In the present embodiment, when the timer time of 1.1172 ms is set by the initialization processing of the timer circuit 113 in S2, the count processing of the CPU built-in timer is started. After that, the status of the timer circuit 113 can be obtained by reading information of a timer control register (not shown). In the present embodiment, a bit (discrimination bit) capable of discriminating (referencing) whether or not the current state is an interrupt processing occurrence timing (whether or not the timer is in an interrupt state) is set in the timer control register. ) Is provided.

それゆえ、上記S7の処理では、メインCPU101は、タイマー用制御レジスタ(不図示)の情報を読み込み、上記S8の処理では、メインCPU101は、タイマー用制御レジスタ内の判別ビットのオン/オフ状態(「1」/「0」)を参照することにより、現在の状態が割込処理の発生タイミングであるか否かを判別する。なお、タイマー回路113によるカウント開始から1.1172ms経過したとき(タイマー回路113のカウント値が0であれば)、該判別ビットはオン状態となる。   Therefore, in the process of S7, the main CPU 101 reads information of the timer control register (not shown), and in the process of S8, the main CPU 101 sets the ON / OFF state of the determination bit in the timer control register ( By referring to “1” / “0”), it is determined whether or not the current state is the timing at which the interrupt processing occurs. When 1.1172 ms has elapsed from the start of counting by the timer circuit 113 (if the count value of the timer circuit 113 is 0), the determination bit is turned on.

S8において、メインCPU101が、現在の状態が割込処理の発生タイミングでないと判別したとき(S8がNO判定の場合)、メインCPU101は、処理をS7の処理に戻し、S7以降の処理を繰り返す。   In S8, when the main CPU 101 determines that the current state is not the timing of the occurrence of the interrupt processing (if S8 is NO), the main CPU 101 returns the processing to S7 and repeats the processing from S7.

一方、S8において、メインCPU101が、現在の状態が割込処理の発生タイミングであると判別したとき(S8がYES判定の場合)、メインCPU101は、サムチェック処理(規定外)を行う(S9)。この処理では、メインCPU101は、メインRAM103のサムチェック処理を行うが、この処理の作業は、メインRAM103内の規定外作業領域(図12C参照)で行われる。また、このサムチェック処理で用いられるプログラムはメインROM102内の規定外エリアに格納されている(図12B参照)。なお、サムチェック処理の詳細については、後述の図79及び図80を参照しながら後で説明する。   On the other hand, in S8, when the main CPU 101 determines that the current state is the timing of the occurrence of the interrupt processing (if S8 is YES), the main CPU 101 performs the sum check processing (not specified) (S9). . In this process, the main CPU 101 performs a sum check process of the main RAM 103, and the work of this process is performed in a non-defined work area in the main RAM 103 (see FIG. 12C). The program used in the sum check process is stored in a non-defined area in the main ROM 102 (see FIG. 12B). The details of the sum check process will be described later with reference to FIGS. 79 and 80 described later.

また、S8において、メインCPU101が、現在の状態が割込処理の発生タイミングであると判別したとき(S8がYES判定の場合)には、メインCPU101は、S9の処理の前に、後述の割込処理(後述の図158参照)を実行する。そして、この割込処理により、主制御回路90(主制御基板71)から副制御回路200(副制御基板72)には、無操作コマンドが送信される。   Further, in S8, when the main CPU 101 determines that the current state is the timing of the occurrence of the interrupt processing (if S8 is YES), the main CPU 101 executes an interrupt processing described later before the processing of S9. (See FIG. 158 described later). Then, by this interrupt processing, a no-operation command is transmitted from the main control circuit 90 (main control board 71) to the sub-control circuit 200 (sub-control board 72).

S9の処理後、メインCPU101は、設定用鍵型スイッチ54がオン状態であるか否かを判別する(S10)。   After the processing in S9, the main CPU 101 determines whether or not the setting key type switch 54 is in the ON state (S10).

S10において、メインCPU101が、設定用鍵型スイッチ54がオン状態であると判別したとき(S10がYES判定の場合)、メインCPU101は、後述のS15の処理を行う。一方、S10において、メインCPU101が、設定用鍵型スイッチ54がオン状態でないと判別したとき(S10がNO判定の場合)、メインCPU101は、S9のサムチェック処理の結果に基づいて、サムチェック判定結果が正常であったか否かを判別する(S11)。   In S10, when the main CPU 101 determines that the setting key type switch 54 is in the ON state (if S10 is YES), the main CPU 101 performs the processing of S15 described later. On the other hand, in S10, when the main CPU 101 determines that the setting key type switch 54 is not in the ON state (NO in S10), the main CPU 101 determines the sum check based on the result of the sum check processing in S9. It is determined whether the result is normal (S11).

S11において、メインCPU101が、サムチェック判定結果が正常でないと判別したとき(S11がNO判定の場合)、メインCPU101は、後述のS13の処理を行う。一方、S11において、メインCPU101が、サムチェック判定結果が正常であると判別したとき(S11がYES判定の場合)、メインCPU101は、遊技復帰処理を行う(S12)。この処理では、メインCPU101は、遊技の状態を電断検知前の状態に戻す処理を行う。なお、遊技復帰処理の詳細については、後述の図66を参照しながら後で説明する。   In S11, when the main CPU 101 determines that the sum check determination result is not normal (NO in S11), the main CPU 101 performs the process of S13 described later. On the other hand, when the main CPU 101 determines in S11 that the sum check determination result is normal (YES in S11), the main CPU 101 performs a game return process (S12). In this process, the main CPU 101 performs a process of returning the state of the game to the state before the power interruption detection. The details of the game return process will be described later with reference to FIG. 66 described later.

S6又はS11がNO判定の場合、メインCPU101は、情報表示器6(7セグLED表示器)に、エラー発生を意味する文字列「rr」を表示する(S13)。その後、メインCPU101は、WDTのクリア処理を繰り返す(S14)。   If the determination in S6 or S11 is NO, the main CPU 101 displays a character string "rr" indicating that an error has occurred on the information display 6 (7-segment LED display) (S13). After that, the main CPU 101 repeats the WDT clear processing (S14).

ここで再度、S10の処理に戻って、S10がYES判定の場合、メインCPU101は、設定変更確認処理を行う(S15)。この処理では、メインCPU101は、主に、設定変更開始時における設定変更コマンドの生成格納処理を行う。なお、設定変更確認処理の詳細については、後述の図68を参照しながら後で説明する。   Here, returning to the process of S10 again, if the determination of S10 is YES, the main CPU 101 performs a setting change confirmation process (S15). In this process, the main CPU 101 mainly performs a process of generating and storing a setting change command at the start of the setting change. The details of the setting change confirmation processing will be described later with reference to FIG.

次いで、メインCPU101は、RAM初期化処理を行う(S16)。この処理では、メインCPU101は、図12Cに示すメインRAM103の遊技用RAM領域内の「RAM異常時又は設定変更開始時」のアドレスを、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用RAM領域の最終アドレスまでの情報を消去(クリア)する。そして、S16の処理後、メインCPU101は、後述のメイン処理(後述の図82参照)を開始する。   Next, the main CPU 101 performs a RAM initialization process (S16). In this process, the main CPU 101 sets the address of “at the time of RAM abnormality or at the start of setting change” in the gaming RAM area of the main RAM 103 shown in FIG. Information is erased (cleared) up to the last address of the use RAM area. Then, after the processing of S16, the main CPU 101 starts a main processing described later (see FIG. 82 described later).

本実施形態では、上述のようにして電源投入(リセット割込)時処理が行われる。そして、上述した電源投入(リセット割込)時処理中のS2の処理は、メインCPU101が、図65Aのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。   In the present embodiment, the process at the time of power-on (reset interrupt) is performed as described above. The processing of S2 during the above-described power-on (reset interrupt) processing is performed by the main CPU 101 sequentially executing each source code specified by the source program of FIG. 65A.

図65Aのソースプログラムでは、CPUクロックとして10MHz(供給クロックは20MHz)が設定され、プリスケーラレジスタ設定値として228が設定され、初期カウント値として49が設定される。この結果、割り込み処理のタイマー時間(実行周期)として、1.1172ms(=1/(10MHz/288)×49)が算出される。   In the source program of FIG. 65A, 10 MHz (supply clock is 20 MHz) is set as the CPU clock, 228 is set as the prescaler register setting value, and 49 is set as the initial count value. As a result, 1.1172 ms (= 1 / (10 MHz / 288) × 49) is calculated as the timer time (execution cycle) of the interrupt processing.

また、上述した電源投入(リセット割込)時処理中のS7及びS8の処理は、メインCPU101が、図65Bのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。具体的には、S7のタイマー用制御レジスタの状態の取得処理は、図65B中の「LD」命令により実行され、S8の判定処理は、図65B中の「JBIT」命令により実行される。そして、タイマー回路113によるカウント開始から1.1172ms経過するまで、図65B中の「LD」命令及び図65B中の「JBIT」命令が繰り返し行われ、タイマー回路113によるカウント開始から1.1172ms経過すると、タイマー回路113から割込みコントローラ112を介してメインCPU101に割込要求信号が出力される。メインCPU101は、この割込要求信号の入力を契機として、電源復帰後の最初の1.1172ms周期の割込処理を開始する。   The processing of S7 and S8 during the above-described power-on (reset interrupt) processing is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 65B. Specifically, the process of acquiring the state of the timer control register in S7 is executed by an “LD” instruction in FIG. 65B, and the determination process in S8 is executed by a “JBIT” instruction in FIG. 65B. The “LD” instruction in FIG. 65B and the “JBIT” instruction in FIG. 65B are repeatedly executed until 1.1172 ms elapses from the start of counting by the timer circuit 113. When 1.1172 ms elapses from the start of counting by the timer circuit 113, Then, an interrupt request signal is output from the timer circuit 113 to the main CPU 101 via the interrupt controller 112. The main CPU 101 starts the interrupt processing in the first 1.1172 ms cycle after the power is restored, triggered by the input of the interrupt request signal.

なお、この電源復帰直後(電源投入時の初期化後)の最初の1.1172ms周期の割込処理では、遊技動作に関するコマンドはセットされていないので、主制御回路90から副制御回路200には無操作コマンドが送信される。このように電源復帰直後に割込処理を許可することにより、電源復帰後、最短時間で無操作コマンドが送信され、主制御回路90及び副制御回路200間の通信接続を確立することができ、主制御回路90及び副制御回路200間の通信動作を安定化させることができる。   In the interrupt processing of the first 1.1172 ms period immediately after the return of the power supply (after initialization at the time of power-on), since the command related to the game operation is not set, the main control circuit 90 sends the sub-control circuit 200 A no-operation command is sent. By permitting the interrupt processing immediately after the return of the power, the no-operation command is transmitted in the shortest time after the return of the power, and the communication connection between the main control circuit 90 and the sub-control circuit 200 can be established. The communication operation between the main control circuit 90 and the sub control circuit 200 can be stabilized.

また、この通信動作で送信される無操作コマンドを構成する通信パラメータ1〜5には、電源復帰時に、それぞれLレジスタ、Hレジスタ、Eレジスタ、Dレジスタ及びCレジスタに格納されているデータがセットされる。それゆえ、本実施形態では、電源復帰後の最初の割込処理で送信される無操作コマンドの通信パラメータ1〜5にそれぞれセットされるデータを、電源復帰毎に異ならせる(不定にする)ことができる。すなわち、電源復帰直後(電源投入時の初期化後)の割込処理で送信される無操作コマンドのサム値(BCC)を、電源復帰毎に異ならせることができる。この場合、ゴト等の不正行為を抑制することができる。   The communication parameters 1 to 5 constituting the no-operation command transmitted in this communication operation are set to the data stored in the L register, the H register, the E register, the D register, and the C register when the power is restored. Is done. Therefore, in the present embodiment, the data set in the communication parameters 1 to 5 of the no-operation command transmitted in the first interrupt processing after the power return is made different (undefined) each time the power is returned. Can be. That is, the sum value (BCC) of the no-operation command transmitted in the interrupt processing immediately after the power is restored (after initialization at the time of turning on the power) can be made different every time the power is restored. In this case, illegal acts such as goto can be suppressed.

また、上述した電源投入(リセット割込)時処理中のS13の処理(割込み禁止処理)は、メインCPU101が、図65Cのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。そして、エラーコード「rr」を、情報表示器6内の2桁の7セグLEDに表示する際の制御は、図65Cに示すように、一つのソースコード「LDW HL,100H*cZCHRAR+cBX_PAYSEG」により実行され、2桁の7セグLEDへの7セグコモン出力データの出力動作と7セグカソード出力データの出力動作とが同時に行われる。   Further, the process of S13 (interrupt prohibition process) during the process of turning on the power (reset interrupt) described above is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 65C. . Then, control for displaying the error code “rr” on the 2-digit 7-segment LED in the information display 6 is executed by one source code “LDW HL, 100H * cZCHRAR + cBX_PAYSEG”, as shown in FIG. 65C. The output operation of the 7-segment common output data and the output operation of the 7-segment cathode output data to the 2-digit 7-segment LED are performed simultaneously.

すなわち、本実施形態のパチスロ1では、2桁の7セグLEDをダイナミック点灯制御する際に、7セグコモン出力データと、7セグカソード出力データとが同時に出力される。この場合、ソースプログラム上において、7セグLEDのダイナミック点灯制御に必要な命令コード数を減らすことができ、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。それゆえ、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   That is, in the pachislo 1 of the present embodiment, the 7-segment common output data and the 7-segment cathode output data are simultaneously output when the 2-digit 7-segment LED is dynamically turned on. In this case, the number of instruction codes required for the dynamic lighting control of the 7-segment LED on the source program can be reduced, and the capacity of the source program (used capacity of the main ROM 102) can be reduced. Therefore, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

なお、ここでいう、「7セグコモン出力データ」は、7セグLEDをダイナミック制御する際に、7セグLEDのコモン(共通)端子に出力されるLED駆動データであり、「7セグカソード出力データ」は、7セグLEDをダイナミック点灯制御する際に、7セグLEDの各カソード端子に出力されるLED駆動データである。   Here, the “7-segment common output data” is LED drive data output to the common (common) terminal of the 7-segment LED when dynamically controlling the 7-segment LED, and the “7-segment cathode output data” is , LED driving data output to each cathode terminal of the 7-segment LED when the 7-segment LED is dynamically turned on.

[遊技復帰処理]
次に、図66及び図67を参照して、電源投入(リセット割込)時処理(図64参照)中のS12で行う遊技復帰処理について説明する。なお、図66は、遊技復帰処理の手順を示すフローチャートであり、図67は、該フローチャート中のS25〜S32の処理を実行するためのソースプログラムの一例を示す図である。
[Game return processing]
Next, with reference to FIGS. 66 and 67, the game return process performed in S12 during the power-on (reset interrupt) process (see FIG. 64) will be described. FIG. 66 is a flowchart showing the procedure of the game return process, and FIG. 67 is a diagram showing an example of a source program for executing the processes of S25 to S32 in the flowchart.

まず、メインCPU101は、スタックポインタ(SP)に、電断時のスタックポインタをセットする(S21)。次いで、メインCPU101は、入力ポートの1割込処理前のオンエッジデータ、及び、現在セットされているオンエッジデータをクリア(オフ)する(S22)。次いで、メインCPU101は、出力ポートのバックアップデータを出力ポートにセットする(S23)。次いで、メインCPU101は、入力ポートのデータを読み込み、該データを、入力ポートの現在及び1割込処理前のデータ格納領域に保存する(S24)。   First, the main CPU 101 sets a stack pointer at the time of power failure in the stack pointer (SP) (S21). Next, the main CPU 101 clears (turns off) the on-edge data of the input port before the one-interrupt processing and the currently set on-edge data (S22). Next, the main CPU 101 sets the backup data of the output port to the output port (S23). Next, the main CPU 101 reads the data of the input port, and saves the data in the data storage area of the input port at present and before one interrupt processing (S24).

次いで、メインCPU101は、回胴制御データ格納領域のアドレスをセットする(S25)。次いで、メインCPU101は、チェックするリール数(本実施形態では「3」)をセットする(S26)。   Next, the main CPU 101 sets the address of the rotation control data storage area (S25). Next, the main CPU 101 sets the number of reels to be checked ("3" in the present embodiment) (S26).

次いで、メインCPU101は、セットされた回胴制御データ格納領域のアドレスに基づいて、所定のリールのリール制御管理情報(電断発生時の表示列の変動制御に関するデータ)を取得する(S27)。なお、リール制御管理情報(表示列の変動制御管理情報)は、各リールの制御状態(回転状況)に関する情報であり、電断時には、バックアップされて保存される。   Next, the main CPU 101 acquires reel control management information (data related to display column fluctuation control at the time of power interruption) based on the set address of the rotating drum control data storage area (S27). The reel control management information (variation control management information of the display column) is information relating to the control state (rotation state) of each reel, and is backed up and stored at the time of power failure.

次いで、メインCPU101は、リール制御管理情報がリールの加速中、定速待ち又は定速中の回転状況に対応する情報であるか否かを判別する(S28)。   Next, the main CPU 101 determines whether or not the reel control management information is information corresponding to the rotation status during the acceleration of the reel, the waiting at the constant speed, or the constant speed (S28).

S28において、メインCPU101が、S28の条件を満たさないと判別したとき(S28がNO判定の場合)、メインCPU101は、後述のS31の処理を行う。一方、S28において、メインCPU101が、S28の条件を満たすと判別したとき(S28がYES判定の場合)、メインCPU101は、回胴制御データ(リール制御管理情報)をクリアする(S29)。この処理により、遊技復帰後、リールの回転制御が加速処理から開始される。次いで、メインCPU101は、リールの作動タイミング値(回胴制御データの実行開始タイミング「1」)をセットする(S30)。なお、リールの作動タイミングに「1」がセットされると、リール制御処理(後述の図158中のS903参照)内で、励磁変更タイミングとなるため、メインCPU101は、リールの回転制御を加速処理から開始する。   In S28, when the main CPU 101 determines that the condition of S28 is not satisfied (NO in S28), the main CPU 101 performs the process of S31 described later. On the other hand, in S28, when the main CPU 101 determines that the condition of S28 is satisfied (when S28 is YES), the main CPU 101 clears the spinning control data (reel control management information) (S29). With this process, after the game returns, the reel rotation control is started from the acceleration process. Next, the main CPU 101 sets the operation timing value of the reel (the execution start timing “1” of the turning drum control data) (S30). If "1" is set to the reel operation timing, the excitation change timing is reached in the reel control processing (see S903 in FIG. 158 described later), and thus the main CPU 101 accelerates the reel rotation control. Start with.

S30の処理後又はS28がNO判定の場合、メインCPU101は、リール数の値を1減算する(S31)。次いで、メインCPU101は、減算後のリール数の値が「0」であるか否かを判別する(S32)。   After the processing of S30 or when the determination in S28 is NO, the main CPU 101 subtracts 1 from the value of the reel number (S31). Next, the main CPU 101 determines whether or not the value of the number of reels after the subtraction is “0” (S32).

S32において、メインCPU101が、減算後のリール数の値が「0」でないと判別したとき(S32がNO判定の場合)、メインCPU101は、チェック対象のリールを変えて、処理をS27の処理に戻し、S27以降の処理を繰り返す。   In S32, when the main CPU 101 determines that the value of the number of reels after the subtraction is not “0” (NO in S32), the main CPU 101 changes the reel to be checked and shifts the processing to the processing of S27. The process returns to step S27 and the process from step S27 is repeated.

一方、S32において、メインCPU101が、減算後のリール数の値が「0」であると判別したとき(S32がYES判定の場合)、メインCPU101は、RAM初期化処理を行う(S33)。この処理では、メインCPU101は、図12Cに示すメインRAM103の遊技用RAM領域内の「電源復帰時」のアドレスを、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用RAM領域の最終アドレスまでの情報を消去(クリア)する。   On the other hand, in S32, when the main CPU 101 determines that the value of the number of reels after the subtraction is “0” (if S32 is YES), the main CPU 101 performs a RAM initialization process (S33). In this process, the main CPU 101 sets the address at the time of "power recovery" in the game RAM area of the main RAM 103 shown in FIG. 12C as a start address of the initialization start, and sets the last address of the game RAM area from the start address. Delete (clear) the information up to the address.

次いで、メインCPU101は、電断検知時に退避させた全てのレジスタのデータを全てのレジスタに復帰させる(S34)。そして、S34の処理後、メインCPU101は、遊技復帰処理を終了し、処理を電断検知時の処理に戻す。   Next, the main CPU 101 restores the data of all the registers evacuated at the time of detecting the power interruption to all the registers (S34). Then, after the processing of S34, the main CPU 101 ends the game return processing, and returns the processing to the processing at the time of detecting the power failure.

本実施形態では、上述のようにして遊技復帰処理が行われる。本実施形態の遊技復帰処理では、上述のように、電断発生時の各ポートの入出力状態を電源復帰時に担保するとともに、電断時にリール回転中の場合には、電源復帰時にリール制御管理情報を取得してリールの再回転開始に必要な処理も行う(S25〜S32の処理参照)。それゆえ、本実施形態では、回胴回転中の電断から復帰したときであっても、安定して、リールの再回転制御を行うことができ、遊技者に不快感を与えることが無くなる。   In the present embodiment, the game return processing is performed as described above. In the game return processing of the present embodiment, as described above, the input / output state of each port at the time of power failure occurs is secured at the time of power return, and when the reels are rotating at the time of power failure, the reel control management is performed at the time of power return. Information is acquired and processing necessary for starting reel re-spin is also performed (see the processing of S25 to S32). Therefore, in the present embodiment, even when the power is restored from the power interruption during the rotation of the rotating drum, the reel re-rotation control can be stably performed, and the player does not feel uncomfortable.

また、上述した遊技復帰処理中のS25〜S32の処理は、メインCPU101が、図67のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。なお、上述のように、本実施形態のパチスロ1で用いられている遊技機用セキュリティ機能付きのマイクロプロセッサ91では、メインCPU101専用の各種命令コードが設けられている。例えば、図67中の「LDQ」命令(所定の読み出し命令)は、メインCPU101専用命令コードの一つである。   The processing of S25 to S32 during the above-described game return processing is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 67. As described above, in the microprocessor 91 with the security function for the gaming machine used in the pachislo 1 of the present embodiment, various instruction codes dedicated to the main CPU 101 are provided. For example, the “LDQ” command (predetermined read command) in FIG. 67 is one of the main CPU 101 dedicated command codes.

ソースプログラム上において、例えば、ソースコード「LDQ HL,k」が実行されると、Qレジスタの内容(格納データ)と、1バイトの整数k(直値)とで指定されたアドレスが、HLレジスタにロードされる。この際、Qレジスタの内容が指定先アドレスの上位側のアドレス値となり、整数k(直値)が指定先アドレスの下位側のアドレス値となる。それゆえ、図67中のソースコード「LDQ HL,.LOW.wR1_CTRL」が実行されると、Qレジスタの内容(回胴制御データ格納領域のアドレスの上位側のアドレス値)と、整数値「.LOW.wR1_CTRL」(回胴制御データ格納領域のアドレスの下位側のアドレス値)とで指定されるアドレス(回胴制御データ格納領域のアドレス)が、HLレジスタにロードされる。なお、「.LOW.」は、実際の命令ではなく、擬似命令と呼ばれるものである。この疑似命令の機能では、「.LOW.」に続いて規定される格納領域のアドレスの下位側アドレスのみが有効にされる。また、疑似命令は、実際のROMに格納される命令ではなく、ソースファイルをROMに格納するための形式に変換する際に、変換プログラム(アセンブラ)が参照するための命令である。   For example, when the source code “LDQ HL, k” is executed on the source program, the address specified by the contents (storage data) of the Q register and the 1-byte integer k (direct value) is stored in the HL register. Is loaded. At this time, the content of the Q register becomes the upper address value of the designated address, and the integer k (direct value) becomes the lower address value of the designated address. Therefore, when the source code “LDQ HL, .LOW.wR1_CTRL” in FIG. 67 is executed, the contents of the Q register (the upper address value of the address of the trunk control data storage area) and the integer value “. LOW.wR1_CTRL "(the lower address value of the address of the spine control data storage area) (the address of the spine control data storage area) is loaded into the HL register. Note that “.LOW.” Is not an actual instruction but a pseudo instruction. In the function of this pseudo instruction, only the lower address of the address of the storage area defined after “.LOW.” Is validated. The pseudo instruction is not an instruction stored in an actual ROM, but an instruction that a conversion program (assembler) refers to when converting a source file into a format for storing in a ROM.

上述のように、本実施形態では、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行うメインCPU101専用命令コードを使用することにより、直値により、メインROM102、メインRAM103やメモリーマップI/Oにアクセスすることができる。この場合、ソースプログラム上において、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   As described above, in the present embodiment, the main ROM 101, the main RAM 103, and the memory map I / O are stored in immediate values by using the instruction code dedicated to the main CPU 101 for specifying the address using the Q register (extended register). Can be accessed. In this case, the instruction code relating to the address setting can be omitted from the source program, and the capacity of the source program (the used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[設定変更確認処理]
次に、図68及び図69を参照して、電源投入(リセット割込)時処理(図64参照)中のS15で行う設定変更確認処理について説明する。なお、図68は、設定変更確認処理の手順を示すフローチャートであり、図69Aは、該フローチャート中のS44〜S47の処理を実行するためのソースプログラムの一例を示す図であり、図69Bは、該フローチャート中のS57の処理を実行するためのソースプログラムの一例を示す図である。
[Setting change confirmation process]
Next, with reference to FIGS. 68 and 69, a description will be given of the setting change confirmation processing performed in S15 during the power-on (reset interrupt) processing (see FIG. 64). FIG. 68 is a flowchart showing the procedure of the setting change confirmation process, FIG. 69A is a diagram showing an example of a source program for executing the processes of S44 to S47 in the flowchart, and FIG. FIG. 11 is a diagram illustrating an example of a source program for executing the process of S57 in the flowchart.

まず、メインCPU101は、メインRAM103内の規定外RAM領域の初期化処理を行う(S41)。次いで、メインCPU101は、1割り込み待ち処理を行う(S42)。この処理では、メインCPU101は、割込処理による無操作コマンドの副制御回路200への送信処理が終了するまで待機する。   First, the main CPU 101 performs an initialization process for a non-defined RAM area in the main RAM 103 (S41). Next, the main CPU 101 performs one interrupt wait process (S42). In this process, the main CPU 101 waits until the process of transmitting the no-operation command to the sub-control circuit 200 by the interrupt process ends.

次いで、メインCPU101は、RAM初期化処理を行う(S43)。この処理では、メインCPU101は、図12Cに示すメインRAM103の遊技用RAM領域内の「RAM異常時又は設定変更開始時」のアドレスを、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用RAM領域の最終アドレスまでの情報を消去(クリア)する。   Next, the main CPU 101 performs a RAM initialization process (S43). In this process, the main CPU 101 sets the address of “at the time of RAM abnormality or at the start of setting change” in the gaming RAM area of the main RAM 103 shown in FIG. Information is erased (cleared) up to the last address of the use RAM area.

次いで、メインCPU101は、設定用鍵型スイッチ54がオン状態であるか否かを判別する(S44)。なお、設定用鍵型スイッチ54に差し込まれる設定キー(不図示)は、パチスロ1の設定(設定1〜6)を操作するための操作キーであり、設定キーがオンされていると、設定用鍵型スイッチ54がオン状態となる。   Next, the main CPU 101 determines whether or not the setting key type switch 54 is on (S44). The setting key (not shown) inserted into the setting key type switch 54 is an operation key for operating the setting (settings 1 to 6) of the pachislot 1. When the setting key is turned on, the setting key (not shown) is used. The key switch 54 is turned on.

S44において、メインCPU101が、設定用鍵型スイッチ54がオン状態でないと判別したとき(S44がNO判定の場合)、メインCPU101は、設定変更確認処理を終了し、処理を電源投入(リセット割込)時処理(図64参照)のS16の処理に移す。一方、S44において、メインCPU101が、設定用鍵型スイッチ54がオン状態であると判別したとき(S44がYES判定の場合)、メインCPU101は、メダル受付禁止の処理を行う(S45)。この処理により、セレクタ66(図7参照)のソレノイドの駆動が行われず、投入されたメダルがメダル払出口24(図2参照)から排出される。   In S44, when the main CPU 101 determines that the setting key type switch 54 is not in the ON state (when S44 is NO), the main CPU 101 ends the setting change confirmation processing, and turns on the processing (reset interruption). The process proceeds to S16 of the time process (see FIG. 64). On the other hand, in S44, when the main CPU 101 determines that the setting key-shaped switch 54 is in the ON state (if S44 is YES), the main CPU 101 performs a medal acceptance prohibition process (S45). By this processing, the solenoid of the selector 66 (see FIG. 7) is not driven, and the inserted medals are discharged from the medal payout opening 24 (see FIG. 2).

次いで、メインCPU101は、Lレジスタに設定変更開始又は設定確認開始の情報(005H:第1の値)をセットし、設定変更コマンド(設定変更/設定確認開始)の生成格納処理を行う(S46)。この処理では、メインCPU101は、設定変更処理又は設定確認処理の開始時に主制御回路90から副制御回路200に送信される設定変更コマンドデータ(第1のコマンドデータ)を生成し、該コマンドデータをメインRAM103に設けられた通信データ格納領域に保存する。なお、設定変更コマンド生成格納処理の詳細については、後述の図70を参照しながら後で説明する。また、通信データ格納領域に保存された設定変更コマンド(設定変更/設定確認開始)は、後述の図158で説明する割込処理内の通信データ送信処理により、主制御回路90から副制御回路200に送信される。   Next, the main CPU 101 sets the setting change start or setting confirmation start information (005H: first value) in the L register, and performs a generation and storage process of a setting change command (setting change / setting check start) (S46). . In this processing, the main CPU 101 generates setting change command data (first command data) transmitted from the main control circuit 90 to the sub control circuit 200 at the start of the setting change processing or the setting confirmation processing, and converts the command data. The data is stored in a communication data storage area provided in the main RAM 103. The details of the setting change command generation and storage processing will be described later with reference to FIG. 70 described later. The setting change command (setting change / setting confirmation start) stored in the communication data storage area is transmitted from the main control circuit 90 to the sub control circuit 200 by a communication data transmission process in an interrupt process described later with reference to FIG. Sent to.

次いで、メインCPU101は、エラーカウントリレーをオン状態にセットする(S47)。次いで、メインCPU101は、設定変更及び設定確認のいずれが行われたかを判別する(S48)。   Next, the main CPU 101 sets the error count relay to the ON state (S47). Next, the main CPU 101 determines whether setting change or setting confirmation has been performed (S48).

S48において、メインCPU101が、設定変更が行われていない(設定確認が行われた)と判別したとき(S48がNO判定の場合)、メインCPU101は、後述のS55の処理を行う。   In S48, when the main CPU 101 determines that the setting has not been changed (the setting has been confirmed) (if S48 is NO), the main CPU 101 performs the processing of S55 described later.

一方、S48において、メインCPU101が、設定変更が行われた(設定確認が行われていない)と判別したとき(S48がYES判定の場合)、メインCPU101は、設定値の更新処理を行う(S49)。次いで、メインCPU101は、設定値の7セグ表示設定処理を行う(S50)。この処理により、更新後の設定値が情報表示器6内の7セグLEDで表示可能になる。   On the other hand, in S48, when the main CPU 101 determines that the setting has been changed (the setting confirmation has not been performed) (if S48 is YES), the main CPU 101 performs a setting value update process (S49). ). Next, the main CPU 101 performs a 7-segment display setting process of the set value (S50). With this process, the updated set value can be displayed on the 7-segment LED in the information display 6.

次いで、メインCPU101は、リセットスイッチ76がオン状態であるか否かを判別する(S51)。   Next, the main CPU 101 determines whether or not the reset switch 76 is on (S51).

S51において、メインCPU101が、リセットスイッチ76がオン状態であると判別したとき(S51がYES判定の場合)、メインCPU101は、処理をS49の処理に戻し、S49以降の処理を繰り返す。一方、S51において、メインCPU101が、リセットスイッチ76がオン状態でないと判別したとき(S51がNO判定の場合)、メインCPU101は、スタートスイッチ79がオン状態であるか否かを判別する(S52)。   In S51, when the main CPU 101 determines that the reset switch 76 is in the ON state (if S51 is YES), the main CPU 101 returns the process to S49, and repeats the processes from S49. On the other hand, in S51, when the main CPU 101 determines that the reset switch 76 is not in the ON state (when S51 is NO), the main CPU 101 determines whether the start switch 79 is in the ON state (S52). .

S52において、メインCPU101が、スタートスイッチ79がオン状態でないと判別したとき(S52がNO判定の場合)、メインCPU101は、処理をS51の処理に戻し、S51以降の処理を繰り返す。一方、S52において、メインCPU101が、スタートスイッチ79がオン状態であると判別したとき(S52がYES判定の場合)、メインCPU101は、メインRAM103に設けられた設定値格納領域(不図示)に設定値を格納する(S53)。   In S52, when the main CPU 101 determines that the start switch 79 is not in the ON state (if S52 is NO), the main CPU 101 returns the processing to S51 and repeats the processing from S51. On the other hand, in S52, when the main CPU 101 determines that the start switch 79 is on (in the case of YES determination in S52), the main CPU 101 sets the start value in the set value storage area (not shown) provided in the main RAM 103. The value is stored (S53).

次いで、メインCPU101は、設定用鍵型スイッチ54がオフ状態であるか否かを判別する(S54)。   Next, the main CPU 101 determines whether or not the setting key type switch 54 is off (S54).

S54において、メインCPU101が、設定用鍵型スイッチ54がオフ状態でないと判別したとき(S54がNO判定の場合)、メインCPU101は、S54の処理を繰り返す。一方、S54において、メインCPU101が、設定用鍵型スイッチ54がオフ状態であると判別したとき(S54がYES判定の場合)、メインCPU101は、後述のS55の処理を行う。   In S54, when the main CPU 101 determines that the setting key type switch 54 is not in the OFF state (NO in S54), the main CPU 101 repeats the processing of S54. On the other hand, in S54, when the main CPU 101 determines that the setting key type switch 54 is in the OFF state (if S54 is YES), the main CPU 101 performs the processing of S55 described later.

S48がNO判定の場合又はS54がYES判定の場合、メインCPU101は、設定変更及び設定確認のいずれが行われたか否かを判別する(S55)。   When S48 is NO or S54 is YES, the main CPU 101 determines whether setting change or setting confirmation has been performed (S55).

S55において、メインCPU101が、設定変更が行われていない(設定確認が行われた)と判別したとき(S55がNO判定の場合)、メインCPU101は、後述のS57の処理を行う。一方、S55において、メインCPU101が、設定変更が行われた(設定確認が行われていない)と判別したとき(S55がYES判定の場合)、メインCPU101は、RAM初期化処理を行う(S56)。この処理では、メインCPU101は、図12Cに示すメインRAM103の遊技用RAM領域内の図示しない「設定変更終了時」のアドレス(設定値格納領域の次のアドレス)を、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用RAM領域の最終アドレスまでの情報を消去(クリア)する。   In S55, when the main CPU 101 determines that the setting has not been changed (the setting has been confirmed) (if S55 is NO), the main CPU 101 performs the process of S57 described later. On the other hand, in S55, when the main CPU 101 determines that the setting has been changed (the setting confirmation has not been performed) (if S55 is YES), the main CPU 101 performs a RAM initialization process (S56). . In this process, the main CPU 101 sets an address (the next address of the setting value storage area) (not shown) in the game RAM area of the main RAM 103 shown in FIG. Then, the information from the start address to the end address of the game RAM area is erased (cleared).

S56の処理後又はS55がNO判定の場合、メインCPU101は、Lレジスタに設定変更終了又は設定確認終了の情報(004H:第2の値)をセットし、設定変更コマンド(設定変更/設定確認終了)の生成格納処理を行う(S57)。この処理では、メインCPU101は、設定変更処理又は設定確認処理の終了時に主制御回路90から副制御回路200に送信される設定変更コマンドデータ(第2のコマンドデータ)を生成し、該コマンドデータをメインRAM103に設けられた通信データ格納領域に保存する。なお、設定変更コマンド生成格納処理の詳細については、後述の図70を参照しながら後で説明する。また、通信データ格納領域に保存された設定変更コマンド(設定変更/設定確認終了)は、後述の図158で説明する割込処理内の通信データ送信処理により、主制御回路90から副制御回路200に送信される。そして、S57の処理後、メインCPU101は、設定変更確認処理を終了し、処理を電源投入(リセット割込)時処理(図64参照)のS16の処理に移す。   After the processing of S56 or when the determination of S55 is NO, the main CPU 101 sets the information (004H: second value) of the end of the setting change or the end of the setting check in the L register, and sets the setting change command (the end of the setting change / setting check). ) Is performed (S57). In this processing, the main CPU 101 generates setting change command data (second command data) transmitted from the main control circuit 90 to the sub control circuit 200 at the end of the setting change processing or the setting confirmation processing, and generates the command data. The data is stored in a communication data storage area provided in the main RAM 103. The details of the setting change command generation and storage processing will be described later with reference to FIG. 70 described later. The setting change command (setting change / setting confirmation end) stored in the communication data storage area is transmitted from the main control circuit 90 to the sub control circuit 200 by a communication data transmission process in an interrupt process described later with reference to FIG. Sent to. Then, after the processing in S57, the main CPU 101 ends the setting change confirmation processing, and shifts the processing to the processing in S16 of the processing at power-on (reset interrupt) (see FIG. 64).

本実施形態では、上述のようにして、設定変更確認処理が行われる。上述した設定変更確認処理中のS44〜S47の処理は、メインCPU101が、図69Aのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、例えば、S44の設定キーの状態判定処理は、図69A中のソースコード「BITQ 7,(.LOW.(wIBUF+4))」により実行され、S47のエラーカウントリレーをオン状態にセットする処理は、図69A中のソースコード「SETQ 1,(.LOW.wECRREQ)」により実行される。   In the present embodiment, the setting change confirmation processing is performed as described above. The processing of S44 to S47 during the above-described setting change confirmation processing is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 69A. Among them, for example, the state determination processing of the setting key in S44 is executed by the source code “BITQ 7, (.LOW. (WIBUF + 4))” in FIG. 69A, and the error count relay in S47 is set to the ON state. The processing is executed by the source code “SETQ 1, (.LOW.wECRREQ)” in FIG. 69A.

「BITQ」命令及び「SETQ」命令はともに、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行うメインCPU101専用命令コードである。   The “BITQ” instruction and the “SETQ” instruction are both instruction codes dedicated to the main CPU 101 for specifying an address using a Q register (extension register).

ソースプログラム上において、例えば、ソースコード「BITQ b,(k)」が実行されると、Qレジスタの格納データ(上位側アドレス値)と、1バイトの整数値k(直値:下位側アドレス値)とで指定されるアドレスのメモリのビットbがチェックされ、該ビットbに「1」が格納されていれば、フラグ・レジスタFのゼロフラグ(ビット6:図11参照)に「0」がセットされ、該ビットbに「0」が格納されていれば、フラグ・レジスタFのゼロフラグ(所定のビット領域)に「1」がセットされる。それゆえ、図69A中のソースコード「BITQ 7,(.LOW.(wIBUF+4)」が実行されると、Qレジスタの格納データと、整数値「.LOW.(wIBUF+4)」とで指定されるアドレスのメモリのビット7がチェックされ、該ビット7に「1」が格納されていれば、フラグ・レジスタFのゼロフラグに「0」がセットされ、該ビット7に「0」が格納されていれば、フラグ・レジスタFのゼロフラグに「1」がセットされる。   For example, when the source code “BITQ b, (k)” is executed on the source program, the data stored in the Q register (upper address value) and the 1-byte integer value k (direct value: lower address value) ) Is checked, and if "1" is stored in the bit b, "0" is set to the zero flag (bit 6: see FIG. 11) of the flag register F. If "0" is stored in the bit b, "1" is set in the zero flag (predetermined bit area) of the flag register F. Therefore, when the source code “BITQ 7, (.LOW. (WIBUF + 4)” in FIG. 69A is executed, the address specified by the data stored in the Q register and the integer value “.LOW. (WIBUF + 4)” Is checked, and if "1" is stored in the bit 7, "0" is set in the zero flag of the flag register F. If "0" is stored in the bit 7, , "1" is set to the zero flag of the flag register F.

また、ソースプログラム上において、例えば、ソースコード「SETQ b,(k)」が実行されると、Qレジスタの格納データ(上位側アドレス値)と、1バイトの整数値k(直値:下位側アドレス値)とで指定されるアドレスのメモリのビットbに「1」がセットされる。それゆえ、図69A中のソースコード「SETQ 1,(.LOW.wECRREQ)」が実行されると、Qレジスタの格納データと、整数値「.LOW.wECRREQ」とで指定されるアドレスのメモリのビット1に「1」がセットされる。   When the source code “SETQ b, (k)” is executed on the source program, for example, the data stored in the Q register (upper address value) and the 1-byte integer value k (direct value: lower "1" is set to bit b of the memory at the address specified by (address value). Therefore, when the source code “SETQ 1, (.LOW.wECRREQ)” in FIG. 69A is executed, the data stored in the Q register and the memory at the address specified by the integer value “.LOW.wECRREQ” are read. Bit 1 is set to "1".

すなわち、本実施形態の設定変更確認処理では、上述のようなQレジスタ(拡張レジスタ)を用いた各種メインCPU101専用命令コードが使用されており、これらのメインCPU101専用命令コードの使用により、直値で、メインROM102、メインRAM103やメモリーマップI/Oにアクセスすることができる。この場合、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102の空き容量を増やすことが可能となるとともに、処理の高速化も図ることができる。   That is, in the setting change confirmation processing of the present embodiment, various instruction codes dedicated to the main CPU 101 using the Q register (extended register) as described above are used. Thus, the user can access the main ROM 102, the main RAM 103, and the memory map I / O. In this case, the instruction code related to the address setting can be omitted, and the capacity of the source program (the used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, the free space of the main ROM 102 can be increased, and the processing speed can be increased.

また、上述した設定変更確認処理中のS46の設定変更/設定確認開始時に行う設定変更コマンド(初期化コマンド)の生成格納処理は、メインCPU101が図69A中の「CALLF」命令を実行することにより行われ、上述したS57の設定変更/設定確認終了時に行う設定変更コマンド(初期化コマンド)の生成格納処理は、メインCPU101が図69B中の「CALLF」命令を実行することにより行われる。なお、「CALLF」命令もまた、メインCPU101専用命令コードである。   The generation and storage processing of the setting change command (initialization command) performed at the start of the setting change / setting check in S46 during the setting change check processing described above is performed by the main CPU 101 executing the “CALLF” instruction in FIG. 69A. The generation and storage processing of the setting change command (initialization command) performed at the end of the setting change / setting confirmation in S57 described above is performed by the main CPU 101 executing the “CALLF” instruction in FIG. 69B. The “CALLF” instruction is also an instruction code dedicated to the main CPU 101.

ソースプログラム上において、例えば、ソースコード「CALLF mn」が実行されると、現在のPCレジスタ(プログラム・カウンタPC:図11参照)の値(格納データ)がスタックポインタ(SP)で指定されているメモリに保存され、スタックポインタが−2更新され、「mn」がPCレジスタに格納されて、「mn」で指定されているアドレスに処理がジャンプする。ただし、「CALLF」命令は、2バイト命令であり、ジャンプできるアドレス範囲は、0000H〜11FFHの範囲となる。それゆえ、例えば、図69A中のソースコード「CALLF SB_PCINIT_00」が実行されると、現在のPCレジスタの値がスタックポインタ(SP)で指定されているメモリに保存され、スタックポインタが−2更新され、「SB_PCINIT_00」のアドレスがPCレジスタに格納されて、「SB_PCINIT_00」で指定されているアドレスに処理がジャンプする。   For example, when the source code “CALLF mn” is executed on the source program, the current value (storage data) of the PC register (program counter PC: see FIG. 11) is designated by the stack pointer (SP). It is stored in the memory, the stack pointer is updated by -2, "mn" is stored in the PC register, and the processing jumps to the address specified by "mn". However, the “CALLF” instruction is a two-byte instruction, and the address range in which the jump can be performed is 0000H to 11FFH. Therefore, for example, when the source code “CALLF SB_PCINIT_00” in FIG. 69A is executed, the current value of the PC register is stored in the memory specified by the stack pointer (SP), and the stack pointer is updated by −2. , “SB_PCINIT_00” is stored in the PC register, and the process jumps to the address specified by “SB_PCINIT_00”.

なお、本実施形態では、「CALLF」命令と同種の命令コードとして、「CALL」命令と呼ばれる命令コードも用意されている。そして、ソースプログラム上において、例えば、ソースコード「CALL mn」が実行されると、「CALLF」命令と同様に、現在のPCレジスタ(プログラム・カウンタPC:図11参照)の値(格納データ)がスタックポインタ(SP)で指定されているメモリに保存され、スタックポインタが−2更新され、「mn」がPCレジスタに格納されて、「mn」で指定されているアドレスに処理がジャンプする。ただし、「CALL」命令は、3バイト命令であり、ジャンプできるアドレス範囲が、「CALLF」命令のそれと異なり、ジャンプできるアドレス範囲は、0000H〜FFFFHの範囲である。なお、「CALLF」命令は、「CALL」命令に比べてバイト数の少ない命令コードであるので、ソースプログラムの容量(メインROM102の使用容量)を低減することができるとともに、処理の効率化も図ることができる。   In the present embodiment, an instruction code called a “CALL” instruction is also prepared as an instruction code of the same type as the “CALLF” instruction. Then, when, for example, the source code “CALL mn” is executed on the source program, the value (stored data) of the current PC register (program counter PC: see FIG. 11) is stored in the same manner as the “CALLF” instruction. The data is stored in the memory specified by the stack pointer (SP), the stack pointer is updated by −2, “mn” is stored in the PC register, and the processing jumps to the address specified by “mn”. However, the “CALL” instruction is a three-byte instruction, and the jumpable address range is different from that of the “CALLF” instruction, and the jumpable address range is from 0000H to FFFFH. Since the “CALLF” instruction is an instruction code having a smaller number of bytes than the “CALL” instruction, the capacity of the source program (the used capacity of the main ROM 102) can be reduced and the processing efficiency can be improved. be able to.

また、本実施形態の設定変更確認処理では、図69A及び69Bに示すように、S46の「CALLF」命令で指定するジャンプ先のアドレス「SB_PCINIT_00」は、S57の「CALLF」命令で指定するジャンプ先のアドレスと同じである。すなわち、本実施形態では、設定変更時(遊技機起動時)、設定確認開始時(通常動作中)及び設定確認終了時に副制御回路200に送信する設定変更コマンド(初期化コマンド)の生成格納処理を実行するためのソースプログラムが、互いに同じであり、S46及びS57の両処理において用いられる、設定変更コマンド生成格納処理のソースプログラムが共有化(モジュール化)されている。   In the setting change confirmation process of the present embodiment, as shown in FIGS. 69A and 69B, the jump destination address “SB_PCINIT_00” specified by the “CALLF” instruction in S46 is changed to the jump destination address specified by the “CALLF” instruction in S57. Address. That is, in the present embodiment, the generation and storage processing of the setting change command (initialization command) transmitted to the sub control circuit 200 at the time of setting change (at the time of starting the gaming machine), at the start of setting check (during normal operation), and at the end of setting check Are the same as each other, and the source program of the setting change command generation and storage process used in both the processes of S46 and S57 is shared (moduleed).

この場合、S46及びS57の両処理において、それぞれ別個に設定変更コマンド生成格納処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   In this case, since it is not necessary to separately provide a source program for the setting change command generation and storage process in both the processes S46 and S57, the capacity of the source program (the used capacity of the main ROM 102) can be reduced accordingly. . As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[設定変更コマンド生成格納処理]
次に、図70及び図71を参照して、設定変更確認処理(図68参照)中のS46及びS57で行う設定変更コマンド生成格納処理について説明する。なお、図70は、設定変更コマンド生成格納処理の手順を示すフローチャートであり、図71は、設定変更コマンド生成格納処理を実行するためのソースプログラムの一例を示す図である。
[Setting change command generation and storage processing]
Next, with reference to FIG. 70 and FIG. 71, the setting change command generation and storage processing performed in S46 and S57 during the setting change confirmation processing (see FIG. 68) will be described. FIG. 70 is a flowchart showing the procedure of the setting change command generation and storage processing, and FIG. 71 is a diagram showing an example of a source program for executing the setting change command generation and storage processing.

まず、メインCPU101は、設定値(1〜6)の情報をEレジスタにセットする(S61)。次いで、メインCPU101は、RT状態の情報をCレジスタにセットする(S62)。次いで、メインCPU101は、設定変更コマンドのコマンド種別情報(02H)をAレジスタにセットする(S63)。   First, the main CPU 101 sets information of the set values (1 to 6) in the E register (S61). Next, the main CPU 101 sets the information of the RT state in the C register (S62). Next, the main CPU 101 sets the command type information (02H) of the setting change command in the A register (S63).

次いで、メインCPU101は、通信データ格納処理を行う(S64)。この処理では、メインCPU101は、S61〜S63で各レジスタにセットされた情報と、S46又はS57(図68参照)でDレジスタにセットされた情報(設定ステータスである設定変更開始/設定変更終了/設定確認開始/設定確認終了)とを用いて、設定変更コマンドデータを生成し、該生成されたコマンドデータを通信データ格納領域に保存する。なお、通信データ格納処理の詳細については、後述の図72を参照しながら後で説明する。   Next, the main CPU 101 performs a communication data storage process (S64). In this process, the main CPU 101 sets the information set in each register in S61 to S63 and the information set in the D register in S46 or S57 (see FIG. 68) (setting change start / setting change end / setting change (Setting confirmation start / setting confirmation end) to generate setting change command data, and save the generated command data in the communication data storage area. The details of the communication data storage processing will be described later with reference to FIG. 72 described later.

S64の処理後、メインCPU101は、設定変更コマンド生成格納処理を終了する。なお、設定変更確認処理(図68参照)中のS46で行う設定変更コマンド生成格納処理を終了する際には、メインCPU101は、S64の処理後、処理を設定変更確認処理(図68参照)のS47の処理に移す。また、設定変更確認処理(図68参照)中のS57で行う設定変更コマンド生成格納処理を終了する際には、メインCPU101は、S64の処理後、設定変更コマンド生成格納処理を終了するとともに、設定変更確認処理(図68参照)も終了する。   After the processing of S64, the main CPU 101 ends the setting change command generation and storage processing. When ending the setting change command generation and storage processing performed in S46 during the setting change confirmation processing (see FIG. 68), the main CPU 101 switches the processing to the setting change confirmation processing (see FIG. 68) after the processing in S64. The process moves to S47. When ending the setting change command generation / storage processing performed in S57 during the setting change confirmation processing (see FIG. 68), the main CPU 101 ends the setting change command generation / storage processing after the processing in S64, and sets The change confirmation processing (see FIG. 68) also ends.

本実施形態では、上述のようにして設定変更コマンド生成格納処理が行われる。なお、上述した設定変更コマンド生成格納処理は、メインCPU101が、図71のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。   In the present embodiment, the setting change command generation and storage processing is performed as described above. Note that the above-described setting change command generation and storage processing is performed by the main CPU 101 sequentially executing each source code defined in the source program of FIG. 71.

上述のように、設定変更コマンド生成格納処理では、設定変更コマンド生成格納処理が実行される直前に設定ステータスが通信パラメータ4としてDレジスタに格納され、設定変更コマンド生成格納処理の実行中に設定値が通信パラメータ3としてEレジスタに格納され、RT情報が通信パラメータ5としてCレジスタに格納される。すなわち、設定変更コマンド(初期化コマンド)を構成する通信パラメータ1〜5のうち、通信パラメータ3〜5は副制御回路200側で使用(解析)される通信パラメータ(使用パラメータ)であり、これらの通信パラメータには新たな情報がセットされる。一方、設定変更コマンド(初期化コマンド)を構成するその他の通信パラメータ1及び2は、副制御回路200側で使用(解析)されない通信パラメータ(未使用パラメータ)であり、通信パラメータ1及び2に対しては、現時点でLレジスタ及びHレジスタにそれぞれ格納されている値がセットされる。それゆえ、設定変更コマンド(初期化コマンド)送信時における通信パラメータ1及び2の値は不定値となる。この場合、設定変更コマンドのサム値(BCC)を送信毎に不定値にすることができ、ゴト等の不正行為を抑制することができる。   As described above, in the setting change command generation / storage processing, the setting status is stored in the D register as the communication parameter 4 immediately before the execution of the setting change command generation / storage processing, and the setting value is set during the execution of the setting change command generation / storage processing. Is stored in the E register as the communication parameter 3, and the RT information is stored in the C register as the communication parameter 5. That is, among the communication parameters 1 to 5 constituting the setting change command (initialization command), the communication parameters 3 to 5 are communication parameters (use parameters) used (analyzed) on the sub-control circuit 200 side. New information is set in the communication parameter. On the other hand, the other communication parameters 1 and 2 that constitute the setting change command (initialization command) are communication parameters (unused parameters) that are not used (analyzed) on the sub-control circuit 200 side. In this case, the values currently stored in the L register and the H register at the present time are set. Therefore, the values of the communication parameters 1 and 2 at the time of transmitting the setting change command (initialization command) are undefined. In this case, the sum value (BCC) of the setting change command can be set to an indefinite value for each transmission, and fraudulent acts such as goto can be suppressed.

[通信データ格納処理]
次に、図72及び図73を参照して、例えば、設定変更コマンド生成格納処理(図70参照)中のS64で行う通信データ格納処理について説明する。なお、通信データ格納処理は、設定変更コマンド生成時だけでなく、他のコマンド生成時にも実行される。図72は、通信データ格納処理の手順を示すフローチャートであり、図73は、通信データ格納処理中のS71〜S76の処理を実行するためのソースプログラムの一例を示す図である。
[Communication data storage processing]
Next, with reference to FIGS. 72 and 73, for example, a description will be given of the communication data storage processing performed in S64 during the setting change command generation storage processing (see FIG. 70). The communication data storage process is executed not only when a setting change command is generated but also when another command is generated. FIG. 72 is a flowchart showing the procedure of the communication data storage process, and FIG. 73 is a diagram showing an example of a source program for executing the processes of S71 to S76 during the communication data storage process.

まず、メインCPU101は、Aレジスタにセットされているデータを通信コマンド種別のデータとして、メインRAM103内の通信データ一時格納領域(不図示)に格納する(S71)。次いで、メインCPU101は、Hレジスタ及びLレジスタにセットされているデータを、それぞれ通信コマンドのパラメータ1及び2として、メインRAM103内の通信データ一時格納領域(所定の格納領域)に格納する(S72)。   First, the main CPU 101 stores the data set in the A register as communication command type data in a communication data temporary storage area (not shown) in the main RAM 103 (S71). Next, the main CPU 101 stores the data set in the H register and the L register as the communication command parameters 1 and 2 in the communication data temporary storage area (predetermined storage area) in the main RAM 103 (S72). .

次いで、メインCPU101は、Dレジスタ及びEレジスタにセットされているデータを、それぞれ通信コマンドのパラメータ3及び4として、メインRAM103内の通信データ一時格納領域に格納する(S73)。次いで、メインCPU101は、Bレジスタ及びCレジスタにセットされているデータを、それぞれ通信コマンドのパラメータ5及びRT状態のデータとして、メインRAM103内の通信データ一時格納領域に格納する(S74)。   Next, the main CPU 101 stores the data set in the D register and the E register as communication command parameters 3 and 4 in the communication data temporary storage area in the main RAM 103 (S73). Next, the main CPU 101 stores the data set in the B register and the C register in the communication data temporary storage area in the main RAM 103 as the communication command parameter 5 and the RT state data, respectively (S74).

次いで、メインCPU101は、Aレジスタ〜Lレジスタにセットされているデータ値から通信コマンドのBCCデータ(サム値)を生成する(S75)。次いで、メインCPU101は、生成したBCCデータをメインRAM103内の通信データ一時格納領域に格納する(S76)。   Next, the main CPU 101 generates BCC data (sum value) of the communication command from the data values set in the A register to the L register (S75). Next, the main CPU 101 stores the generated BCC data in the communication data temporary storage area in the main RAM 103 (S76).

S76の処理後、メインCPU101は、メインRAM103内の通信データ格納領域に空きがあるか否かを判別する(S77)。なお、本実施形態では、通信データ格納領域に最大9個のコマンドデータが格納可能である(後述の図75B参照)。   After the processing of S76, the main CPU 101 determines whether there is a free space in the communication data storage area in the main RAM 103 (S77). In the present embodiment, a maximum of nine pieces of command data can be stored in the communication data storage area (see FIG. 75B described later).

S77において、メインCPU101が、通信データ格納領域に空きがないと判別したとき(S77がNO判定の場合)、メインCPU101は、通信データ格納処理を終了するとともに、例えば、設定変更コマンド生成格納処理(図70参照)も終了する。   In S77, when the main CPU 101 determines that there is no free space in the communication data storage area (when S77 is NO), the main CPU 101 ends the communication data storage processing and, for example, performs a setting change command generation storage processing ( 70 is also ended.

一方、S77において、メインCPU101が、通信データ格納領域に空きがあると判別したとき(S77がYES判定の場合)、メインCPU101は、上述したS71〜S76の処理により通信データ一時格納領域に格納された通信データを通信コマンドデータとして、通信データ格納領域に格納する(S78)。   On the other hand, in S77, when the main CPU 101 determines that there is a free space in the communication data storage area (in the case of YES determination in S77), the main CPU 101 stores the communication data in the temporary communication data storage area by the processing of S71 to S76 described above. The stored communication data is stored in the communication data storage area as communication command data (S78).

次いで、メインCPU101は、通信データポインタ更新処理を行う(S79)。この処理では、メインCPU101は、主に、通信データ格納領域内における通信データの格納アドレスを示す通信データポインタの更新処理を行う。なお、通信データポインタ更新処理の詳細については、後述の図74を参照しながら後で説明する。   Next, the main CPU 101 performs a communication data pointer update process (S79). In this process, the main CPU 101 mainly performs a process of updating the communication data pointer indicating the storage address of the communication data in the communication data storage area. The details of the communication data pointer updating process will be described later with reference to FIG. 74 described later.

そして、S79の処理後、メインCPU101は、通信データ格納処理を終了するとともに、例えば、設定変更コマンド生成格納処理(図70参照)も終了する。   Then, after the process of S79, the main CPU 101 ends the communication data storage process and also ends, for example, the setting change command generation storage process (see FIG. 70).

本実施形態では、上述のようにして通信データ格納処理が行われる。なお、上述した通信データ格納処理中のS71〜S76の処理は、メインCPU101が、図73のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。そして、この一連の処理において、コマンドデータに含まれる、通信コマンドの種別データ、各種通信パラメータ、遊技状態フラグデータ及びBCCデータの格納処理は、図73に示すように、ソースプログラム上では、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行うメインCPU101専用命令コードである、「LDQ」命令を用いて実行される。   In the present embodiment, the communication data storage processing is performed as described above. Note that the processing of S71 to S76 during the above-described communication data storage processing is performed by the main CPU 101 sequentially executing each source code defined in the source program of FIG. 73. In this series of processing, as shown in FIG. 73, the storage processing of the communication command type data, various communication parameters, game state flag data, and BCC data included in the command data is performed by the Q register in the source program. This is executed using an “LDQ” instruction, which is an instruction code dedicated to the main CPU 101 for specifying an address using an (extension register).

具体的には、ソースコード「LDQ (.LOW.(wPDT_TMP+0)),A」の実行により、Aレジスタに格納された通信コマンドの種別データが、Qレジスタの格納データ(上位側アドレス値)と1バイトの整数値「.LOW.(wPDT_TMP+0)」(下位側アドレス値)とで指定されたアドレスの通信データ一時格納領域に格納される。また、ソースコード「LDQ (.LOW.(wPDT_TMP+1)),HL」の実行により、Lレジスタに格納された通信パラメータ1が、Qレジスタの格納データと1バイトの整数値「.LOW.(wPDT_TMP+1)」とで指定されたアドレスの通信データ一時格納領域に格納され、Hレジスタに格納された通信パラメータ2が、その次のアドレスの通信データ一時格納領域に格納される。また、ソースコード「LDQ (.LOW.(wPDT_TMP+3)),DE」の実行により、Eレジスタに格納された通信パラメータ3が、Qレジスタの格納データと1バイトの整数値「.LOW.(wPDT_TMP+3)」とで指定されたアドレスの通信データ一時格納領域に格納され、Dレジスタに格納された通信パラメータ4が、その次のアドレスの通信データ一時格納領域に格納される。そして、ソースコード「LDQ (.LOW.(wPDT_TMP+5)),BC」の実行により、Cレジスタに格納された通信パラメータ5が、Qレジスタの格納データと1バイトの整数値「.LOW.(wPDT_TMP+5)」とで指定されたアドレスの通信データ一時格納領域に格納され、Bレジスタに格納された遊技状態フラグデータが、その次のアドレスの通信データ一時格納領域に格納される。   Specifically, by executing the source code “LDQ (.LOW. (WPDT_TMP + 0)), A”, the type data of the communication command stored in the A register is changed to the stored data (upper address value) of the Q register by 1 It is stored in the communication data temporary storage area at the address specified by the byte integer value “.LOW. (WPDT_TMP + 0)” (lower address value). Also, by executing the source code “LDQ (.LOW. (WPDT_TMP + 1)), HL”, the communication parameter 1 stored in the L register becomes the data stored in the Q register and the 1-byte integer value “.LOW. (WPDT_TMP + 1)”. The communication parameter 2 stored in the communication data temporary storage area of the address designated by "." And stored in the H register is stored in the communication data temporary storage area of the next address. Also, by executing the source code “LDQ (.LOW. (WPDT_TMP + 3)), DE”, the communication parameter 3 stored in the E register changes the data stored in the Q register and the 1-byte integer value “.LOW. (WPDT_TMP + 3)”. The communication parameter 4 stored in the communication data temporary storage area of the address designated by "." And stored in the D register is stored in the communication data temporary storage area of the next address. By executing the source code “LDQ (.LOW. (WPDT_TMP + 5)), BC”, the communication parameter 5 stored in the C register is changed to the data stored in the Q register and the 1-byte integer value “.LOW. (WPDT_TMP + 5). The game state flag data stored in the communication data temporary storage area at the address designated by "." And stored in the B register is stored in the communication data temporary storage area at the next address.

さらに、通信データ格納処理でセットされたコマンドデータのサム値となるBCCデータは、一連のソースコード「ADD(加算命令コード) A,H」〜「ADD A,B」の実行により算出され、Aレジスタに格納される。そして、ソースコード「LDQ (.LOW.(wPDT_TMP+7)),A」の実行により、Aレジスタに格納されたBCCデータが、Qレジスタの格納データと1バイトの整数値「.LOW.(wPDT_TMP+7)」とで指定されたアドレスの通信データ一時格納領域に格納される。   Further, BCC data, which is the sum value of the command data set in the communication data storing process, is calculated by executing a series of source codes “ADD (addition instruction code) A, H” to “ADD A, B”. Stored in a register. By executing the source code “LDQ (.LOW. (WPDT_TMP + 7)), A”, the BCC data stored in the A register is changed from the data stored in the Q register to the 1-byte integer value “.LOW. (WPDT_TMP + 7)”. Are stored in the communication data temporary storage area at the address specified by.

上述のように、本実施形態では、1パケット(8バイト)の通信データ(コマンドデータ)を作成する際に、各種パラメータをレジスタから転送して通信データ一時格納領域(通信バッファ)に格納する。このようなコマンドデータの作成手法では、コマンド生成時に各レジスタに格納されているデータがそのままコマンドデータの各種パラメータとして通信データ一時格納領域に格納される。それゆえ、未使用パラメータを含むコマンドデータを作成した時には、作成時毎に、未使用パラメータの値が不定値となる。この場合、同じ種別のコマンドデータあり、かつ、使用パラメータの値が同一であっても、コマンド作成毎に、コマンドデータのサム値(BCCデータ)が可変可能となる。また、本実施形態では、誤り符号の一つであるサム値の計算をADD(加算命令コード)により算出したが、加算命令コードに換えて、SUB(減算命令コード)、XOR(排他的論理和命令コード)により誤り符号を算出しても同様の効果が得られる。さらに、メインCPU101専用命令である、MUL(乗算命令コード)又はDIV(除算命令コード)を使用して誤り符号を算出しても同様の効果が得られる。   As described above, in this embodiment, when one packet (8 bytes) of communication data (command data) is created, various parameters are transferred from the register and stored in the communication data temporary storage area (communication buffer). In such a method of creating command data, the data stored in each register when the command is generated is stored as it is in the communication data temporary storage area as various parameters of the command data. Therefore, when command data including an unused parameter is created, the value of the unused parameter becomes an undefined value at each creation. In this case, the sum value (BCC data) of the command data can be changed every time a command is created, even if there is command data of the same type and the values of the parameters used are the same. Further, in the present embodiment, the calculation of the sum value, which is one of the error codes, is calculated by ADD (addition instruction code), but instead of the addition instruction code, SUB (subtraction instruction code) and XOR (exclusive OR) are used. The same effect can be obtained even if an error code is calculated based on the instruction code. Further, the same effect can be obtained by calculating an error code using MUL (multiplication instruction code) or DIV (division instruction code), which are instructions dedicated to the main CPU 101.

それゆえ、本実施形態では、未使用パラメータを不定値とすることにより、通信データの解析を困難にしてゴト等の不正行為を抑止することができるとともに、不必要なゴト対策処理を加える必要がないため、ゴト対策処理の追加による、主制御回路90のプログラム容量の圧迫を抑制することができる。   Therefore, in the present embodiment, it is necessary to make the analysis of the communication data difficult and suppress the fraudulent acts such as goto by setting the unused parameters to indefinite values, and it is necessary to add unnecessary goto countermeasure processing. Therefore, the compression of the program capacity of the main control circuit 90 due to the addition of the goto countermeasure processing can be suppressed.

[通信データポインタ更新処理]
次に、図74及び図75を参照して、通信データ格納処理(図72参照)中のS79で行う通信データポインタ更新処理について説明する。なお、図74は、通信データポインタ更新処理の手順を示すフローチャートであり、図75Aは、通信データポインタ更新処理を実行するためのソースプログラムの一例を示す図であり、図75Bは、通信データポインタ更新処理のソースプログラム上で実際にセットされる通信データ格納領域の構成を示す図である。
[Communication data pointer update processing]
Next, the communication data pointer update processing performed in S79 during the communication data storage processing (see FIG. 72) will be described with reference to FIGS. 74 and 75. FIG. 74 is a flowchart showing the procedure of the communication data pointer update process, FIG. 75A is a diagram showing an example of a source program for executing the communication data pointer update process, and FIG. FIG. 14 is a diagram illustrating a configuration of a communication data storage area actually set on a source program of an update process.

まず、メインCPU101は、現在、セットされている通信データポインタの値を取得する(S81)。   First, the main CPU 101 acquires the value of the currently set communication data pointer (S81).

次いで、メインCPU101は、通信データポインタの値を1パケット分(8バイト)加算更新する(S82)。なお、この処理において、更新後の通信データポインタの値が、通信データ格納領域(図75B参照)の上限サイズ以上となる場合には、メインCPU101は、更新後の通信データポインタの値を「0」にセットし、これにより、通信データ格納領域に格納されているコマンドデータを全て無効にする(破棄した状態と同様の状態にする)。   Next, the main CPU 101 adds and updates the value of the communication data pointer for one packet (8 bytes) (S82). In this process, if the updated communication data pointer value is equal to or larger than the upper limit size of the communication data storage area (see FIG. 75B), the main CPU 101 sets the updated communication data pointer value to “0”. , Thereby invalidating all the command data stored in the communication data storage area (making the same state as the discarded state).

本実施形態では、1回の送信動作で送信されるデータ量(1パケット)は8バイトである。すなわち、本実施形態では、一つの送信動作で一つのコマンドデータを送信することができる。また、本実施形態では、通信データ格納領域に最大9個のコマンドデータを格納可能であるので(図75B参照)、通信データ格納領域の上限サイズは、72バイト(=8バイト×9)となる。それゆえ、本実施形態では、通信データポインタの範囲を「0」〜「71」とし、S82の処理において、更新後(通信データポインタを+8更新した場合)の通信データポインタの値が「71(上限値)」を超えるような値となる場合には、更新後の通信データポインタの値を「0」にセットして(通信データの格納先のアドレスを先頭アドレスに戻して)、通信データ格納領域に格納されているコマンドデータを全て無効にする(破棄した状態と同様の状態にする)。なお、通信データポインタの値を「0」にセットすると、次にコマンドデータを通信データ格納領域に格納する場合には、通信データ格納領域の先頭アドレスから格納されるので、その前に格納されていたコマンドデータは新たなコマンドデータで上書きされることになる。それゆえ、本実施形態では、通信データポインタの値が「71(上限値)」を超えた場合に、通信データ格納領域を初期化(クリア)する必要はない。   In this embodiment, the amount of data (one packet) transmitted in one transmission operation is 8 bytes. That is, in the present embodiment, one command data can be transmitted by one transmission operation. Further, in the present embodiment, since a maximum of nine command data can be stored in the communication data storage area (see FIG. 75B), the upper limit size of the communication data storage area is 72 bytes (= 8 bytes × 9). . Therefore, in the present embodiment, the range of the communication data pointer is set to “0” to “71”, and the value of the communication data pointer after updating (when the communication data pointer is updated by +8) is “71 ( In this case, the value of the updated communication data pointer is set to “0” (the communication data storage destination address is returned to the first address), and the communication data storage is performed. Invalidate all command data stored in the area (make the same state as the discarded state). If the value of the communication data pointer is set to "0", the next time command data is stored in the communication data storage area, the command data is stored from the start address of the communication data storage area. The new command data overwrites the new command data. Therefore, in this embodiment, it is not necessary to initialize (clear) the communication data storage area when the value of the communication data pointer exceeds “71 (upper limit)”.

そして、S82の処理後、メインCPU101は、通信データポインタ更新処理を終了するとともに、通信データ格納処理(図72参照)も終了する。   Then, after the process of S82, the main CPU 101 ends the communication data pointer update process and also ends the communication data storage process (see FIG. 72).

本実施形態では、上述のようにして通信データポインタ更新処理が行われる。そして、上述した通信データポインタ更新処理は、メインCPU101が、図75Aのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、S82の通信データポインタの更新処理は、図75A中の「ADD」命令及び「ICPLD」命令(所定の更新命令)により実行されるが、この「ICPLD」命令もまた、メインCPU101専用命令コードである。   In the present embodiment, the communication data pointer updating process is performed as described above. The above-described communication data pointer updating process is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 75A. Among them, the update processing of the communication data pointer in S82 is executed by the “ADD” instruction and the “ICPLD” instruction (predetermined update instruction) in FIG. 75A, and this “ICPLD” instruction is also dedicated to the main CPU 101. Instruction code.

ソースプログラム上において、例えば、ソースコード「ICPLD A,n」が実行されると、Aレジスタの内容(格納データ)と整数nとが比較され、Aレジスタの内容が整数n未満である場合には、Aレジスタの内容に「1」が加算され、Aレジスタの内容が整数n以上である場合には、Aレジスタに「0」がセットされる。   For example, when the source code “ICPLD A, n” is executed on the source program, the content (stored data) of the A register is compared with the integer n, and when the content of the A register is smaller than the integer n, , A register is added with “1”, and if the content of the A register is an integer n or more, “0” is set in the A register.

それゆえ、S82の通信データポインタの更新処理を実行する場合、図75Aのソースプログラム上では、まず、ソースコード「ADD A,7」が実行され、Aレジスタの内容(更新前の通信データポインタの値)に「7」が加算され、該加算結果がAレジスタに格納される。次いで、ソースコード「ICPLD A,71」が実行され、Aレジスタの内容(7加算後の通信データポインタの値)と整数「71」とを比較し、Aレジスタの内容が整数「71」未満である場合には、Aレジスタの内容に「1」を加算し、Aレジスタの内容が整数「71」以上である場合には、Aレジスタに「0」をセットする。すなわち、S82の処理において、通信データポインタの値を+7更新したときに、更新後の通信データポインタの値が上限値「71」を超えるような場合には、通信データポインタをゼロクリアする処理(通信データの格納アドレスを通信データ格納領域の先頭アドレスに戻す処理)が行われる。一方、更新後の通信データポインタの値が上限値「71」を超えない場合には、「ICPLD」命令でさらに通信データポインタに「1」を加算することにより、トータルで通信データポインタの値を+8更新する。   Therefore, when executing the communication data pointer update process of S82, the source code “ADD A, 7” is first executed on the source program of FIG. 75A, and the contents of the A register (the contents of the communication data pointer before update) are read. Value) is added to the value, and the result of the addition is stored in the A register. Next, the source code “ICPLD A, 71” is executed, and the contents of the A register (the value of the communication data pointer after adding 7) are compared with the integer “71”. In some cases, "1" is added to the contents of the A register, and when the contents of the A register are an integer "71" or more, "0" is set in the A register. That is, in the process of S82, when the value of the communication data pointer is updated by +7 and the updated communication data pointer value exceeds the upper limit value “71”, the communication data pointer is cleared to zero (communication). The process of returning the data storage address to the head address of the communication data storage area is performed. On the other hand, if the updated value of the communication data pointer does not exceed the upper limit value “71”, “1” is further added to the communication data pointer by the “ICPLD” instruction, so that the value of the communication data pointer is totally reduced. +8 is updated.

上述のように、本実施形態では、通信データポインタ更新処理において、一つの「ICPLD」命令コード(送信バッファの上限判定命令と、判断分岐命令とが一体になっている命令コード)により、通信データポインタの更新(1加算)処理、更新後の通信データポインタの判定チェック処理及び通信データポインタのクリア処理をまとめて実行することができる。この場合、各処理を別個に実行するための命令コードを設ける必要がなくなる。例えば、更新後の通信データポインタの値がその上限値「71」を超えるか否かの判断分岐命令コードを省略することができる。   As described above, in the present embodiment, in the communication data pointer update processing, one “ICPLD” instruction code (an instruction code in which a transmission buffer upper limit determination instruction and a determination branch instruction are integrated) is used to communicate data. The pointer update (addition of 1) process, the communication data pointer determination check process after the update, and the communication data pointer clear process can be executed together. In this case, there is no need to provide an instruction code for executing each process separately. For example, the branch instruction code for determining whether the value of the updated communication data pointer exceeds the upper limit value “71” can be omitted.

それゆえ、通信データポインタ更新処理等において、メインCPU101専用の「ICPLD」命令コードを用いることにより、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   Therefore, by using the “ICPLD” instruction code dedicated to the main CPU 101 in the communication data pointer update processing and the like, the capacity of the source program (the used capacity of the main ROM 102) can be reduced. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[電断時(外部)処理]
次に、メインCPU101の制御により行われるパチスロ1の電断時(外部)処理を、図76を参照して説明する。図76は、電断時(外部)処理の手順を示すフローチャートである。なお、図76に示す電断時(外部)処理は、電源管理回路93が、マイクロプロセッサ91に供給される電源電圧の低下(電断)を検知した際に、電断検知信号をマイクロプロセッサ91の「XINT」端子に出力し、これにより、マイクロプロセッサ91の割込みコントローラ112からメインCPU101に出力される割込要求信号に基づいて、実行される。
[Power-off (external) processing]
Next, a process performed when the pachislot 1 is turned off (external) under the control of the main CPU 101 will be described with reference to FIG. FIG. 76 is a flowchart showing the procedure of the process at the time of power interruption (external). Note that the power interruption (external) processing shown in FIG. 76 is performed when the power management circuit 93 detects a decrease (power interruption) in the power supply voltage supplied to the microprocessor 91 and outputs a power interruption detection signal to the microprocessor 91. Is executed on the basis of an interrupt request signal output from the interrupt controller 112 of the microprocessor 91 to the main CPU 101.

まず、メインCPU101は、全てのレジスタにセットされているデータを退避させる(S91)。次いで、メインCPU101は、電断検知ポートにセットされているデータを読み込む(S92)。   First, the main CPU 101 saves data set in all registers (S91). Next, the main CPU 101 reads the data set in the power interruption detection port (S92).

次いで、メインCPU101は、電断検知ポートがオン状態であるか否かを判別する(S93)。   Next, the main CPU 101 determines whether or not the power interruption detection port is on (S93).

S93において、メインCPU101が、電断検知ポートがオン状態でないと判別したとき(S93がNO判定の場合)、メインCPU101は、割込処理許可をセットする(S94)。そして、S94の処理後、メインCPU101は、電断時(外部)処理を終了する。なお、S93がNO判定である場合に行われるこれらの処理は、電源管理回路93が瞬間的に電断を検知した場合等に発生する瞬停対策の処理に対応する。   In S93, when the main CPU 101 determines that the power interruption detection port is not in the ON state (if S93 is NO), the main CPU 101 sets the interruption processing permission (S94). Then, after the processing of S94, the main CPU 101 ends the processing at the time of power failure (external). Note that these processes performed when S93 is a NO determination correspond to the process of countermeasures against momentary power failure that occurs when the power management circuit 93 instantaneously detects a power interruption.

一方、S93において、メインCPU101が、電断検知ポートがオン状態であると判別したとき(S93がYES判定の場合)、メインCPU101は、メダル投入不可を設定し、ホッパー装置51の停止を設定する(S95)。   On the other hand, in S93, when the main CPU 101 determines that the power interruption detection port is in the ON state (if S93 is YES), the main CPU 101 sets medal insertion impossible and sets the hopper device 51 to stop. (S95).

次いで、メインCPU101は、現在セットされているスタックポインタ(SP)の値をメインRAM103内の遊技用RAM領域のスタックエリアに保存する(S96)。   Next, the main CPU 101 stores the value of the currently set stack pointer (SP) in the stack area of the game RAM area in the main RAM 103 (S96).

次いで、メインCPU101は、メインRAM103のチェックサム生成処理を行う(S97)。なお、この処理は、メインRAM103内の規定外作業領域(図12C参照)で行われる。また、このチェックサム生成処理で用いられるプログラムはメインROM102内の規定外エリアに格納されている(図12B参照)。なお、チェックサム生成処理の詳細については、後述の図77を参照しながら後で説明する。   Next, the main CPU 101 performs a checksum generation process of the main RAM 103 (S97). This processing is performed in a non-defined work area in the main RAM 103 (see FIG. 12C). The program used in the checksum generation processing is stored in a non-defined area in the main ROM 102 (see FIG. 12B). The details of the checksum generation processing will be described later with reference to FIG. 77 described later.

次いで、メインCPU101は、メインRAM103へのアクセス禁止を設定する(S98)。そして、S98の処理後、電源が停止するまで(電源電圧が、メインCPU101が動作できない電圧に達するまで)無限ループ処理が行われる。   Next, the main CPU 101 sets prohibition of access to the main RAM 103 (S98). Then, after the process of S98, an infinite loop process is performed until the power supply stops (until the power supply voltage reaches a voltage at which the main CPU 101 cannot operate).

[チェックサム生成処理(規定外)]
次に、図77及び図78を参照して、電断時(外部)処理(図76参照)中のS97で行うチェックサム生成処理について説明する。なお、図77は、チェックサム生成処理の手順を示すフローチャートであり、図78Aは、チェックサム生成処理を実行するためのソースプログラムの一例を示す図であり、図78Bは、チェックサム生成処理で実行されるスタックポインタの更新動作及びメインRAM103からレジスタへのデータの読み出し動作の様子を示す図である。
[Checksum generation processing (unspecified)]
Next, the checksum generation processing performed in S97 during the power interruption (external) processing (see FIG. 76) will be described with reference to FIGS. FIG. 77 is a flowchart showing the procedure of the checksum generation process. FIG. 78A is a diagram showing an example of a source program for executing the checksum generation process. FIG. 78B is a flowchart showing the checksum generation process. FIG. 4 is a diagram illustrating a state of an update operation of a stack pointer and an operation of reading data from a main RAM 103 to a register to be executed.

まず、メインCPU101は、現在のスタックポインタ(SP)の値(遊技用RAM領域のスタックエリアの使用中アドレス)をメインRAM103の規定外RAM領域の規定外スタックエリアに保存する(S101)。次いで、メインCPU101は、スタックポインタに規定外スタックエリアのアドレスをセットする(S102)。次いで、メインCPU101は、RAMアドレス(規定外スタックエリアのアドレス)の上位側のアドレス値(F0H)をQレジスタにセットする(S103)。次いで、メインCPU101は、電断発生フラグを設定する(S104)。   First, the main CPU 101 stores the current value of the stack pointer (SP) (in-use address of the stack area of the game RAM area) in the non-defined stack area of the non-defined RAM area of the main RAM 103 (S101). Next, the main CPU 101 sets the address of the non-defined stack area in the stack pointer (S102). Next, the main CPU 101 sets the upper address value (F0H) of the RAM address (address of the non-defined stack area) in the Q register (S103). Next, the main CPU 101 sets a power failure occurrence flag (S104).

次いで、メインCPU101は、スタックポインタに、遊技用RAM領域内のサム値の計算開始アドレスをセットし、サム算出カウンタに、サム値の算出対象格納領域のバイト数を「2」で除算した値をセットする(S105)。なお、サム算出カウンタは、サム値算出の終了契機を判定するためのカウンタであり、メインRAM103に設けられる。そして、S105で設定されたサム算出カウンタが「0」になれば、メインRAM103の遊技用RAM領域のサム値算出処理を終了する。   Next, the main CPU 101 sets the calculation start address of the sum value in the game RAM area to the stack pointer, and sets the value obtained by dividing the number of bytes of the sum value calculation target storage area by “2” to the sum calculation counter. It is set (S105). Note that the sum calculation counter is a counter for determining an end timing of the sum value calculation, and is provided in the main RAM 103. Then, when the sum calculation counter set in S105 becomes “0”, the sum value calculation processing of the game RAM area of the main RAM 103 ends.

次いで、メインCPU101は、HLレジスタを0クリア(値「0」をセット)する(S106)。この処理により、サム値の初期値「0」がセットされる。   Next, the main CPU 101 clears the HL register to 0 (sets the value “0”) (S106). By this processing, the initial value “0” of the sum value is set.

次いで、メインCPU101は、「POP命令」(特定の命令)と呼ばれる命令コード(図78A中に記載のソースコード「POP DE」)を実行し、スタックポインタ(SP)にセットされたメインRAM103の格納領域のアドレスから2バイト分の領域のデータ(保存値)をDEレジスタに読み出す(S107)。   Next, the main CPU 101 executes an instruction code (source code “POP DE” described in FIG. 78A) called “POP instruction” (specific instruction), and stores the main RAM 103 set in the stack pointer (SP). The data (stored value) of the 2-byte area is read from the area address to the DE register (S107).

なお、「POP」命令が実行されると、スタックポインタで指定されたアドレスの1バイト領域に保存されているデータ(メモリ内容)が、ペアレジスタの下位側のレジスタにロードされ、スタックポインタで指定されたアドレスを1更新したアドレスの1バイト領域に保存されているデータ(メモリ内容)が、ペアレジスタの上位側のレジスタにロードされる。また、「POP」命令が実行されると、スタックポインタ(SP)にセットされたアドレスに対して2バイト分のアドレス更新処理(アドレスを「2」加算する処理)が行われる。   When the “POP” instruction is executed, the data (memory contents) stored in the 1-byte area at the address specified by the stack pointer is loaded into the lower register of the pair register and specified by the stack pointer. The data (memory contents) stored in the 1-byte area of the address obtained by updating the input address by one is loaded into the upper register of the pair register. Further, when the “POP” instruction is executed, an address update process (addition of “2” to the address) of 2 bytes is performed on the address set in the stack pointer (SP).

それゆえ、S107の処理では、スタックポインタで指定されたアドレスに保存されているデータ(メモリ内容)がEレジスタにロードされ、スタックポインタで指定されたアドレスに「1」を加算したアドレスに保存されているデータ(メモリ内容)がDレジスタにロードされる。   Therefore, in the process of S107, the data (memory contents) stored at the address specified by the stack pointer is loaded into the E register, and stored at the address obtained by adding “1” to the address specified by the stack pointer. The loaded data (memory contents) is loaded into the D register.

図78Bには、「POP」命令実行時における、DEレジスタへのデータの読み込み動作、及び、スタックポインタにセットされるアドレスの更新動作の様子を示す。サム値の算出開始時に、スタックポインタ(SP)にセットされているアドレスが「F010h」である場合には、アドレス「F010h」に保存されているデータ(メモリ内容)がEレジスタにロードされ、アドレス「F011h」に保存されているデータ(メモリ内容)がDレジスタにロードされる。また、この際、スタックポインタ(SP)にセットされているアドレスに2加算する更新処理が行われ、スタックポインタ(SP)にセットされているアドレスが「F010h」から「F012h」に変更される。次いで、再度、「POP」命令が実行されると、アドレス「F012h」に保存されているデータ(メモリ内容)がEレジスタにロードされ、アドレス「F013h」に保存されているデータ(メモリ内容)がDレジスタにロードされる。また、この際、スタックポインタ(SP)にセットされているアドレスの更新処理が行われ、スタックポインタ(SP)にセットされているアドレスが「F012h」から「F014h」に変更される。その後、「POP」命令が実行される度に上述した、DEレジスタへのデータの読み込み動作及びスタックポンタにセットされるアドレスの更新動作が繰り返される。   FIG. 78B shows how the operation of reading data into the DE register and the operation of updating the address set in the stack pointer when the “POP” instruction is executed. If the address set in the stack pointer (SP) is “F010h” at the start of the calculation of the sum value, the data (memory contents) stored in the address “F010h” is loaded into the E register, and The data (memory contents) stored in “F011h” is loaded into the D register. At this time, an update process of adding 2 to the address set in the stack pointer (SP) is performed, and the address set in the stack pointer (SP) is changed from “F010h” to “F012h”. Next, when the “POP” instruction is executed again, the data (memory content) stored at the address “F012h” is loaded into the E register, and the data (memory content) stored at the address “F013h” is loaded. Loaded into D register. At this time, the address set in the stack pointer (SP) is updated, and the address set in the stack pointer (SP) is changed from “F012h” to “F014h”. Thereafter, each time the “POP” instruction is executed, the above-described operation of reading data into the DE register and the operation of updating the address set in the stack pointer are repeated.

S107の処理後、メインCPU101は、サム値の算出処理を行う(S108)。具体的には、メインCPU101は、HLレジスタに格納されている値にDEレジスタに格納されている値を加算し、該加算された値をサム値としてHLレジスタに格納する。   After the process in S107, the main CPU 101 performs a sum value calculation process (S108). Specifically, the main CPU 101 adds the value stored in the DE register to the value stored in the HL register, and stores the added value as a sum value in the HL register.

次いで、メインCPU101は、サム算出カウンタの値を1減算する(S109)。次いで、メインCPU101は、更新後のサム算出カウンタの値が「0」であるか否かを判別する(S110)。   Next, the main CPU 101 subtracts 1 from the value of the sum calculation counter (S109). Next, the main CPU 101 determines whether or not the value of the updated sum calculation counter is “0” (S110).

S110において、メインCPU101が、サム算出カウンタの値が「0」でないと判別したとき(S110がNO判定の場合)、メインCPU101は、処理をS107の処理に戻し、S107以降の処理を繰り返す。すなわち、メインRAM103の遊技用RAM領域のサム値算出処理が終了するまで、S107〜S110の処理が繰り返される。   In S110, when the main CPU 101 determines that the value of the sum calculation counter is not “0” (NO in S110), the main CPU 101 returns the processing to S107 and repeats the processing from S107. That is, the processing of S107 to S110 is repeated until the sum value calculation processing of the game RAM area of the main RAM 103 ends.

一方、S110において、メインCPU101が、サム算出カウンタの値が「0」であると判別したとき(S110がYES判定の場合)、メインCPU101は、DEレジスタに、メインRAM103内の規定外RAM領域のサム値の計算開始アドレスをセットし、サム算出カウンタに、規定外用サムカウント値をセットする(S111)。なお、規定外用サムカウント値は、規定外用格納領域のバイト数となる。それゆえ、S111で設定されたサム算出カウンタが「0」になれば、メインRAM103の規定外RAM領域のサム値算出処理、すなわち、メインRAM103全体のサム値算出処理が終了する。   On the other hand, in S110, when the main CPU 101 determines that the value of the sum calculation counter is “0” (if S110 is YES), the main CPU 101 stores the value of the non-defined RAM area in the main RAM 103 in the DE register. The calculation start address of the sum value is set, and the non-specified sum count value is set in the sum calculation counter (S111). The non-standardized sum count value is the number of bytes in the non-standardized storage area. Therefore, when the sum calculation counter set in S111 becomes “0”, the sum value calculation process for the non-defined RAM area of the main RAM 103, that is, the sum value calculation process for the entire main RAM 103 ends.

次いで、メインCPU101は、DEレジスタにセットされた規定外RAM領域のアドレスから1バイト分の領域のデータ(保存値)をAレジスタに読み出す(S112)。   Next, the main CPU 101 reads out the data (stored value) of the 1-byte area from the address of the non-defined RAM area set in the DE register into the A register (S112).

次いで、メインCPU101は、サム値の算出処理を行う(S113)。具体的には、メインCPU101は、HLレジスタに格納されている値にAレジスタに格納されている値を加算し、該加算された値をサム値としてHLレジスタに格納する。   Next, the main CPU 101 performs a sum value calculation process (S113). Specifically, the main CPU 101 adds the value stored in the A register to the value stored in the HL register, and stores the added value as a sum value in the HL register.

次いで、メインCPU101は、DEレジスタに格納されているアドレスを1加算し、サム算出カウンタの値を1減算する(S114)。次いで、メインCPU101は、更新後のサム算出カウンタの値が「0」であるか否かを判別する(S115)。   Next, the main CPU 101 adds 1 to the address stored in the DE register and subtracts 1 from the value of the sum calculation counter (S114). Next, the main CPU 101 determines whether or not the updated value of the sum calculation counter is “0” (S115).

S115において、メインCPU101が、サム算出カウンタの値が「0」でないと判別したとき(S115がNO判定の場合)、メインCPU101は、処理をS112の処理に戻し、S112以降の処理を繰り返す。すなわち、メインRAM103の規定外RAM領域のサム値を遊技用RAM領域のサム値に加算する処理が終了するまで、S112〜S115の処理が繰り返される。   In S115, when the main CPU 101 determines that the value of the sum calculation counter is not “0” (if S115 is NO), the main CPU 101 returns the processing to S112, and repeats the processing from S112. That is, the processing of S112 to S115 is repeated until the processing of adding the sum value of the non-defined RAM area of the main RAM 103 to the sum value of the gaming RAM area is completed.

一方、S115において、メインCPU101が、サム算出カウンタの値が「0」であると判別したとき(S115がYES判定の場合)、メインCPU101は、HLレジスタに格納されている値を電断発生時のサム値として、メインRAM103内のサム値格納領域(不図示)に保存する(S116)。次いで、メインCPU101は、S101で規定外スタックエリアに保存されたスタックポインタ(SP)の値をスタックポインタにセットする(S117)。そして、S117の処理後、メインCPU101は、チェックサム生成処理を終了し、処理を電断時(外部)処理(図76参照)のS98の処理に移す。   On the other hand, in S115, when the main CPU 101 determines that the value of the sum calculation counter is “0” (if S115 is YES), the main CPU 101 determines the value stored in the HL register when the power failure occurs. Is stored in a sum value storage area (not shown) in the main RAM 103 (S116). Next, the main CPU 101 sets the value of the stack pointer (SP) stored in the non-defined stack area in S101 to the stack pointer (S117). Then, after the processing in S117, the main CPU 101 ends the checksum generation processing, and shifts the processing to the processing in S98 at the time of power interruption (external) (see FIG. 76).

本実施形態では、上述のようにしてチェックサム生成処理が行われる。そして、上述したチェックサム生成処理は、メインCPU101が、図78Aのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。上述のように、本実施形態では、電断発生時のメインRAM103のチェックサムは、加算式で算出される。この際、遊技用RAM領域のサム値算出では、2バイト単位で加算処理(図78A中のソースコード「ADD HL,DE」参照)が行われ、規定外RAM領域では、1バイト単位で加算処理(図78A中のソースコード「ADDWB HL,A」参照)が行われる。   In the present embodiment, the checksum generation processing is performed as described above. The above-described checksum generation processing is performed by the main CPU 101 sequentially executing each source code defined in the source program of FIG. 78A. As described above, in the present embodiment, the checksum of the main RAM 103 at the time of occurrence of a power interruption is calculated by an addition formula. At this time, in the calculation of the sum value in the game RAM area, addition processing is performed in units of 2 bytes (see source code “ADD HL, DE” in FIG. 78A), and in the non-defined RAM area, addition processing is performed in units of 1 byte. (Refer to the source code “ADDWB HL, A” in FIG. 78A).

[サムチェック処理(規定外)]
次に、図79〜図81を参照して、電源投入時処理(図64参照)中のS9で行うサムチェック処理について説明する。なお、図79及び図80は、サムチェック処理の手順を示すフローチャートであり、図81は、サムチェック処理中のS122〜S132の処理を実行するためのソースプログラムの一例を示す図である。
[Sum check processing (unspecified)]
Next, the sum check process performed in S9 during the power-on process (see FIG. 64) will be described with reference to FIGS. FIGS. 79 and 80 are flowcharts showing the procedure of the sum check process, and FIG. 81 is a diagram showing an example of a source program for executing the processes of S122 to S132 during the sum check process.

まず、メインCPU101は、現在のスタックポインタ(SP)の値を規定外スタックエリアに保存する(S121)。次いで、メインCPU101は、スタックポインタにサム値格納領域のアドレスをセットし、サム算出カウンタに、サム値の算出対象格納領域のバイト数を「2」で除算した値をセットする(S122)。なお、ここでセットされるサム算出カウンタは、サム値算出(サム値の減算処理)の終了契機を判定するためのカウンタであり、メインRAM103に設けられる。次いで、メインCPU101は、サム値格納領域からサム値(チェックサム)を取得する(S123)。この処理により、電断発生時に生成されたチェックサム(減算前の初期値)がHLレジスタに格納される。   First, the main CPU 101 stores the current value of the stack pointer (SP) in the non-defined stack area (S121). Next, the main CPU 101 sets the address of the sum value storage area in the stack pointer, and sets a value obtained by dividing the number of bytes of the sum value calculation target storage area by “2” in the sum calculation counter (S122). The sum calculation counter set here is a counter for judging the end timing of the sum value calculation (sum value subtraction processing), and is provided in the main RAM 103. Next, the main CPU 101 acquires a sum value (check sum) from the sum value storage area (S123). By this processing, the checksum (initial value before subtraction) generated at the time of power failure occurrence is stored in the HL register.

次いで、メインCPU101は、「POP」命令を実行し、スタックポインタ(SP)にセットされたメインRAM103の格納領域のアドレスから2バイト分の領域のデータ(保存値)をDEレジスタに読み出す(S124)。なお、この際、「POP」命令の実行により、スタックポインタで指定されたアドレスの1バイト領域に保存されているデータ(メモリ内容)が、Eレジスタにロードされ、スタックポインタで指定されたアドレスを1更新したアドレスの1バイト領域に保存されているデータ(メモリ内容)が、Dレジスタにロードされる(図78B参照)。また、「POP」命令が実行されると、スタックポインタ(SP)にセットされたアドレスに対して2バイト分のアドレス更新処理(アドレスを2加算する処理)が行われる。   Next, the main CPU 101 executes a “POP” instruction, and reads out data (stored value) of a 2-byte area from the address of the storage area of the main RAM 103 set in the stack pointer (SP) into the DE register (S124). . At this time, by executing the “POP” instruction, the data (memory contents) stored in the 1-byte area at the address specified by the stack pointer is loaded into the E register, and the address specified by the stack pointer is stored in the E register. The data (memory contents) stored in the 1-byte area at the updated address is loaded into the D register (see FIG. 78B). Further, when the “POP” instruction is executed, an address update process for 2 bytes (a process of adding the address by 2) is performed on the address set in the stack pointer (SP).

次いで、メインCPU101は、サム値の算出(減算)処理を行う(S125)。具体的には、メインCPU101は、HLレジスタに格納されている値(サム値の初期値又は前回の減算処理後のサム値)からDEレジスタに格納されている値を減算し、該減算された値をサム値としてHLレジスタに格納する。   Next, the main CPU 101 performs a sum value calculation (subtraction) process (S125). Specifically, the main CPU 101 subtracts the value stored in the DE register from the value stored in the HL register (the initial value of the sum value or the sum value after the previous subtraction process), and The value is stored in the HL register as a sum value.

次いで、メインCPU101は、サム算出カウンタの値を1減算する(S126)。次いで、メインCPU101は、更新後のサム算出カウンタの値が「0」であるか否かを判別する(S127)。   Next, the main CPU 101 subtracts 1 from the value of the sum calculation counter (S126). Next, the main CPU 101 determines whether or not the value of the updated sum calculation counter is “0” (S127).

S127において、メインCPU101が、サム算出カウンタの値が「0」でないと判別したとき(S127がNO判定の場合)、メインCPU101は、処理をS124の処理に戻し、S124以降の処理を繰り返す。すなわち、メインRAM103の遊技用RAM領域の全域に渡ってサム値の減算処理が終了するまで、S124〜S127の処理が繰り返される。   In S127, when the main CPU 101 determines that the value of the sum calculation counter is not “0” (if S127 is NO), the main CPU 101 returns the process to the process of S124, and repeats the processes from S124. That is, the processing of S124 to S127 is repeated until the sum value subtraction processing is completed over the entire area of the gaming RAM area of the main RAM 103.

一方、S127において、メインCPU101が、サム算出カウンタの値が「0」であると判別したとき(S127がYES判定の場合)、メインCPU101は、DEレジスタに、メインRAM103内の規定外RAM領域のサム値の計算開始アドレスをセットし、サム算出カウンタに、規定外用サムカウント値をセットする(S128)。なお、規定外用サムカウント値は、規定外RAM領域のバイト数となる。   On the other hand, in S127, when the main CPU 101 determines that the value of the sum calculation counter is “0” (if S127 is YES), the main CPU 101 stores the value of the non-defined RAM area in the main RAM 103 in the DE register. The calculation start address of the sum value is set, and the non-specified sum count value is set in the sum calculation counter (S128). The non-specified sum count value is the number of bytes in the non-specified RAM area.

次いで、メインCPU101は、DEレジスタにセットされた規定外RAM領域のアドレスから1バイト分の領域のデータ(保存値)をAレジスタに読み出す(S129)。   Next, the main CPU 101 reads out the data (stored value) of the 1-byte area from the address of the non-defined RAM area set in the DE register into the A register (S129).

次いで、メインCPU101は、サム値の算出(減算)処理を行う(S130)。具体的には、メインCPU101は、HLレジスタに格納されている値からAレジスタに格納されている値を減算し、該減算された値をサム値としてHLレジスタに格納する。   Next, the main CPU 101 performs a sum value calculation (subtraction) process (S130). Specifically, the main CPU 101 subtracts the value stored in the A register from the value stored in the HL register, and stores the subtracted value as a sum value in the HL register.

次いで、メインCPU101は、DEレジスタに格納されているアドレスを1加算し、サム算出カウンタの値を1減算する(S131)。次いで、メインCPU101は、更新後のサム算出カウンタの値が「0」であるか否かを判別する(S132)。   Next, the main CPU 101 adds 1 to the address stored in the DE register and subtracts 1 from the value of the sum calculation counter (S131). Next, the main CPU 101 determines whether or not the value of the updated sum calculation counter is “0” (S132).

S132において、メインCPU101が、サム算出カウンタの値が「0」でないと判別したとき(S132がNO判定の場合)、メインCPU101は、処理をS129の処理に戻し、S129以降の処理を繰り返す。すなわち、メインRAM103の規定外RAM領域の全域に渡ってサム値の減算処理が終了するまで、S129〜S132の処理が繰り返される。   In S132, when the main CPU 101 determines that the value of the sum calculation counter is not “0” (if S132 is NO), the main CPU 101 returns the processing to the processing of S129, and repeats the processing from S129. That is, the processing of S129 to S132 is repeated until the subtraction processing of the sum value is completed over the entire non-defined RAM area of the main RAM 103.

一方、S132において、メインCPU101が、サム算出カウンタの値が「0」であると判別したとき(S132がYES判定の場合)、メインCPU101は、サムチェック処理の判定結果に「サム異常」をセットする(S133)。次いで、メインCPU101は、算出されたサム値が「0」であるか否かを判別する(S134)。   On the other hand, in S132, when the main CPU 101 determines that the value of the sum calculation counter is “0” (if S132 is YES), the main CPU 101 sets “Sum abnormal” in the determination result of the sum check processing. (S133). Next, the main CPU 101 determines whether or not the calculated sum value is “0” (S134).

なお、この処理では、メインCPU101は、フラグ・レジスタFのゼロフラグ(ビット6)の状態(1/0)を参照して、サム値が「0」であるか否かを判別する。本実施形態では、S128でセットされたサム算出カウンタの値が「0」になった時点、すなわち、メインRAM103の全域に渡ってサム値の減算処理が終了した時点において、サム値が「0」である場合には、フラグ・レジスタFのゼロフラグには「1」がセットされ、サム値が「0」でない場合には、フラグ・レジスタFのゼロフラグには「0」がセットされている。それゆえ、S134の処理の時点において、フラグ・レジスタFのゼロフラグに「1(オン状態)」がセットされていれば、メインCPU101はサム値が「0」であると判定する。   In this process, the main CPU 101 refers to the state (1/0) of the zero flag (bit 6) of the flag register F to determine whether or not the sum value is “0”. In the present embodiment, when the value of the sum calculation counter set in S128 becomes “0”, that is, when the sum value subtraction processing is completed over the entire area of the main RAM 103, the sum value becomes “0”. , The zero flag of the flag register F is set to “1”, and if the sum value is not “0”, the zero flag of the flag register F is set to “0”. Therefore, if “1 (on state)” is set in the zero flag of the flag register F at the time of the processing of S134, the main CPU 101 determines that the sum value is “0”.

S134において、メインCPU101が、算出されたサム値が「0」でないと判別したとき(S134がNO判定の場合)、メインCPU101は、後述のS139の処理を行う。一方、S134において、メインCPU101が、算出されたサム値が「0」であると判別したとき(S134がYES判定の場合)、メインCPU101は、判定結果に「電断異常」をセットする(S135)。   In S134, when the main CPU 101 determines that the calculated sum value is not “0” (NO in S134), the main CPU 101 performs the processing of S139 described later. On the other hand, when the main CPU 101 determines in S134 that the calculated sum value is “0” (YES in S134), the main CPU 101 sets “power interruption abnormal” in the determination result (S135). ).

次いで、メインCPU101は、電断発生フラグを取得する(S136)。次いで、メインCPU101は、電断発生フラグが電断なしの状態(オフ状態)であるか否かを判別する(S137)。   Next, the main CPU 101 acquires a power interruption occurrence flag (S136). Next, the main CPU 101 determines whether or not the power failure occurrence flag is in a state without power failure (OFF state) (S137).

S137において、メインCPU101が、電断発生フラグが電断なしの状態であると判別したとき(S137がYES判定の場合)、メインCPU101は、後述のS139の処理を行う。一方、S137において、メインCPU101が、電断発生フラグが電断なしの状態でないと判別したとき(S137がNO判定の場合)、メインCPU101は、判定結果に「正常」をセットする(S138)。   In S137, when the main CPU 101 determines that the power failure occurrence flag is in the state without power failure (when S137 is YES), the main CPU 101 performs the processing of S139 described later. On the other hand, in S137, when the main CPU 101 determines that the power failure occurrence flag is not in the state of no power failure (NO in S137), the main CPU 101 sets “normal” in the determination result (S138).

S138の処理後、S134がNO判定の場合、又は、S137がYES判定の場合、メインCPU101は、サムチェック判定結果に判定結果を保存し、電断発生フラグをクリア(オフ)する(S139)。次いで、メインCPU101は、S121で規定外スタックエリアに保存されたスタックポインタ(SP)の値をスタックポインタにセットする(S140)。そして、S140の処理後、メインCPU101は、サムチェック処理を終了し、処理を電源投入時処理(図64参照)のS10の処理に移す。   After the process of S138, if S134 is NO or S137 is YES, the main CPU 101 stores the determination result in the sum check determination result and clears (turns off) the power interruption occurrence flag (S139). Next, the main CPU 101 sets the value of the stack pointer (SP) stored in the non-defined stack area in S121 to the stack pointer (S140). Then, after the processing in S140, the main CPU 101 ends the sum check processing, and shifts the processing to the processing in S10 of the power-on processing (see FIG. 64).

本実施形態では、上述のようにしてサムチェック処理が行われる。そして、上述したサムチェック処理中のS122〜S132の処理は、メインCPU101が、図81のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。   In the present embodiment, the sum check process is performed as described above. Then, the processing of S122 to S132 in the above-described sum check processing is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG.

上述のように、本実施形態における、メインRAM103のサムチョックの判定処理では、まず、電断発生時に生成されたチェックサムの値を、電源復帰時のメインRAM103に格納されたデータで順次減算する。この際、遊技用RAM領域では、2バイト単位で減算処理(図81中のソースコード「SUB HL,DE」参照)が行われ、規定外RAM領域では、1バイト単位で減算処理(図81中のソースコード「SUBWB HL,A」参照)が行われる。次いで、最終的な減算結果が「0」であるか否か(ゼロフラグがオン状態であるか否か)に基づいて、異常の発生の有無を判定する。そして、減算結果が「0」である場合(ゼロフラグがオン状態である場合)には、正常と判定され、減算結果が「0」でない場合(ゼロフラグがオフ状態である場合)には、異常と判定される。   As described above, in the determination processing of the sum chock of the main RAM 103 in the present embodiment, first, the value of the checksum generated at the time of the occurrence of the power interruption is sequentially subtracted from the data stored in the main RAM 103 when the power is restored. At this time, in the game RAM area, subtraction processing is performed in units of 2 bytes (see the source code “SUBHL, DE” in FIG. 81), and in the non-defined RAM area, subtraction processing is performed in units of 1 byte (see FIG. 81). (See SUBWB HL, A). Next, whether or not an abnormality has occurred is determined based on whether or not the final subtraction result is “0” (ie, whether or not the zero flag is in the ON state). When the subtraction result is “0” (when the zero flag is on), it is determined to be normal. When the subtraction result is not “0” (when the zero flag is off), it is determined to be abnormal. Is determined.

すなわち、本実施形態では、電断発生時のチェックサムの生成処理は加算方式で行われ、電源復帰時のチェックサムの判定処理は減算方式で行われる。そして、チェックサムの最終的な減算結果に基づいて、正常/異常の判定が行われる。このようなチェックサムの生成処理及び判定処理を行った場合、電源復帰時に再度チェックサムを生成して、該チェックサムを電断発生時のチェックサムと照合する処理が不要となる。この場合、ソースプログラム上において、照合命令コードを省略することができ、ソースプログラムの容量を低減することができる。この結果、本実施形態では、メインROM102において、照合命令コードの省略分に対応する空き容量を確保することができ、増えた空き容量を活用して、遊技性を高めることが可能になる。なお、上述の電断発生時のチェックサムの生成処理、及び、電源復帰時のチェックサムの判定処理で実行される「POP」命令は、スタックポインタ(SP)操作専用命令であり、ソースコード「POP DE」以外にもソースコード「POP HL」、「POP AF」等が存在する。   That is, in the present embodiment, the process of generating the checksum when a power failure occurs is performed by the addition method, and the process of determining the checksum when the power is restored is performed by the subtraction method. Then, a normal / abnormal judgment is made based on the final subtraction result of the checksum. When such a checksum generation process and a determination process are performed, it is not necessary to generate a checksum again when the power is restored, and to collate the checksum with the checksum at the time of the occurrence of power interruption. In this case, the collation instruction code can be omitted from the source program, and the capacity of the source program can be reduced. As a result, in the present embodiment, it is possible to secure a free space corresponding to the omission of the collation instruction code in the main ROM 102, and it is possible to utilize the increased free space to enhance the gaming ability. Note that the “POP” instruction executed in the above-described checksum generation processing when a power failure occurs and the checksum determination processing when the power is restored is an instruction dedicated to stack pointer (SP) operation, and the source code “ In addition to “POP DE”, there are source codes “POP HL”, “POP AF”, and the like.

[メインCPUの制御によるパチスロのメイン処理]
次に、図82を参照して、メインCPU101の制御により実行されるパチスロ1のメイン処理(主要動作処理)について説明する。なお、図82は、メイン処理の手順を示すフローチャート(以下、メインフローという)である。
[Main processing of pachislot under control of main CPU]
Next, the main processing (main operation processing) of the pachislot 1 executed under the control of the main CPU 101 will be described with reference to FIG. FIG. 82 is a flowchart (hereinafter referred to as a main flow) showing the procedure of the main processing.

まず、メインCPU101は、RAM初期化処理を行う(S201)。この処理では、メインCPU101は、図12Cに示すメインRAM103の遊技用RAM領域内の「一遊技終了時」のアドレスを、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用RAM領域の最終アドレスまでの情報を消去(クリア)する。なお、この範囲の格納領域は、例えば、内部当籤役格納領域や表示役格納領域などの1回の単位遊技(ゲーム)ごとにデータの消去が必要な格納領域である。   First, the main CPU 101 performs a RAM initialization process (S201). In this process, the main CPU 101 sets the address of “at the end of one game” in the game RAM area of the main RAM 103 shown in FIG. 12C as a start address of the initialization start, and sets the address of the game RAM area from the start address. Erase (clear) information up to the last address. The storage area in this range is a storage area in which data must be deleted for each unit game (game) such as an internal winning combination storage area and a display combination storage area.

次いで、メインCPU101は、メダル受付・スタートチェック処理を行う(S202)。この処理では、メインCPU101は、メダルセンサ(不図示)やスタートスイッチ79などの入力チェック処理等を行う。なお、メダル受付・スタートチェック処理の詳細については、後述の図83を参照しながら後で説明する。   Next, the main CPU 101 performs a medal acceptance / start check process (S202). In this process, the main CPU 101 performs an input check process for a medal sensor (not shown), a start switch 79, and the like. The details of the medal acceptance / start check process will be described later with reference to FIG. 83 described later.

次いで、メインCPU101は、乱数取得処理を行う(S203)。この処理では、メインCPU101は、内部当籤役抽籤用の乱数値(0〜65535:ハードラッチ乱数となる乱数回路110の乱数レジスタ0の値)やART関連の各種抽籤で用いられる演出用乱数値(0〜65535:ソフトラッチ乱数となる乱数回路110の乱数レジスタ1〜3の各値、0〜255:ソフトラッチ乱数となる乱数回路110の乱数レジスタ4〜7の各値)などを抽出し、該抽出した各種乱数値をメインRAM103に設けられた乱数値格納領域(不図示)に格納する。なお、乱数取得処理の詳細については、後述の図91を参照しながら後で説明する。   Next, the main CPU 101 performs a random number acquisition process (S203). In this process, the main CPU 101 determines the random number value for internal winning combination lottery (0 to 65535: the value of the random number register 0 of the random number circuit 110 to be a hard latched random number) or the random number value for effect used in various ART-related lotteries. 0 to 65535: each value of the random number registers 1 to 3 of the random number circuit 110 that becomes a soft latch random number, and 0 to 255: each value of the random number registers 4 to 7 of the random number circuit 110 that becomes a soft latch random number). The extracted various random numbers are stored in a random value storage area (not shown) provided in the main RAM 103. The details of the random number acquisition process will be described later with reference to FIG.

次いで、メインCPU101は、内部抽籤処理を行う(S204)。この処理では、メインCPU101は、S203で抽出した乱数値(ハードラッチ乱数)に基づいた抽籤により内部当籤役の決定処理を行う。なお、内部抽籤処理の詳細については、後述の図92を参照しながら後で説明する。   Next, the main CPU 101 performs an internal lottery process (S204). In this process, the main CPU 101 performs an internal winning combination determination process by lottery based on the random number value (hard latch random number) extracted in S203. The details of the internal lottery process will be described later with reference to FIG.

次いで、メインCPU101は、図柄設定処理を行う(S205)。この処理では、メインCPU101は、例えば、当り要求フラグステータス(フラグステータス情報)から内部当籤役を生成する処理、当り要求フラグデータの展開処理、当り要求フラグデータを当り要求フラグ格納領域を格納する処理等を行う。なお、図柄設定処理の詳細については、後述の図97を参照しながら後で説明する。   Next, the main CPU 101 performs a symbol setting process (S205). In this process, for example, the main CPU 101 generates an internal winning combination from the hit request flag status (flag status information), expands the hit request flag data, and stores the hit request flag data in the hit request flag storage area. And so on. The details of the symbol setting process will be described later with reference to FIG. 97 described later.

次いで、メインCPU101は、スタートコマンド生成格納処理を行う(S206)。この処理では、メインCPU101は、副制御回路200に送信するスタートコマンドのデータを生成し、該コマンドデータをメインRAM103に設けられた通信データ格納領域(図75B参照)に保存する。通信データ格納領域に保存されたスタートコマンドは、後述の図158で説明する割込処理内の通信データ送信処理により、主制御回路90から副制御回路200に送信される。なお、スタートコマンドは、内部当籤役等を特定するパラメータ(サブフラグ等)を含んで構成される。   Next, the main CPU 101 performs a start command generation and storage process (S206). In this process, the main CPU 101 generates start command data to be transmitted to the sub control circuit 200, and stores the command data in a communication data storage area (see FIG. 75B) provided in the main RAM 103. The start command stored in the communication data storage area is transmitted from the main control circuit 90 to the sub-control circuit 200 by a communication data transmission process in an interrupt process described later with reference to FIG. The start command includes a parameter (such as a sub flag) for specifying an internal winning combination or the like.

次いで、メインCPU101は、第2インターフェースボード制御処理を行う(S207)。なお、第2インターフェースボード制御処理は、メインRAM103の規定外用作業領域で実行される。第2インターフェースボード制御処理の詳細については、後述の図102を参照しながら後で説明する。   Next, the main CPU 101 performs a second interface board control process (S207). The second interface board control process is executed in the non-standard work area of the main RAM 103. Details of the second interface board control processing will be described later with reference to FIG.

次いで、メインCPU101は、状態別制御処理を行う(S208)。この処理では、メインCPU101は、主に、遊技状態に応じた遊技開始時処理(スタート処理)を行う。なお、状態別制御処理の詳細については、後述の図104を参照しながら後で説明する。   Next, the main CPU 101 performs a state-specific control process (S208). In this process, the main CPU 101 mainly performs a game start process (start process) according to the game state. The details of the state-specific control processing will be described later with reference to FIG. 104 described later.

次いで、メインCPU101は、リール停止初期設定処理を行う(S209)。この処理では、メインCPU101は、リール停止初期設定テーブル(図26参照)を参照し、内部当籤役及び遊技状態に基づいて、引込優先順位テーブル選択テーブル番号、引込優先順位テーブル番号、停止テーブル番号を取得する処理や、ストップボタン未作動カウンタに「3」を格納する処理などを行う。   Next, the main CPU 101 performs a reel stop initial setting process (S209). In this process, the main CPU 101 refers to the reel stop initialization table (see FIG. 26), and based on the internal winning combination and the game state, sets the drawing priority table selection table number, the drawing priority table number, and the stop table number. For example, a process of acquiring the value and a process of storing “3” in the stop button inactivity counter are performed.

次いで、メインCPU101は、リール回転開始処理を行う(S210)。この処理では、メインCPU101は、全リールの回転開始を要求する。そして、全リールの回転開始が要求されると、一定の周期(1.1172msec)で実行される後述の割込処理(後述の図158参照)により、3つのステッピングモータ(不不図示)の駆動が制御され、左リール3L、中リール3C及び右リール3Rの回転が開始される。次いで、各リールは、その回転速度が定速度に達するまで加速制御され、その後、該定速度が維持されるように制御される。   Next, the main CPU 101 performs a reel rotation start process (S210). In this process, the main CPU 101 requests the start of rotation of all reels. When the start of rotation of all reels is requested, the drive of three stepping motors (not shown) is performed by an interrupt process (see FIG. 158 described below) executed at a constant cycle (1.1172 msec). Is controlled, and rotation of the left reel 3L, the middle reel 3C, and the right reel 3R is started. Next, each reel is controlled to accelerate until its rotation speed reaches a constant speed, and thereafter, is controlled so as to maintain the constant speed.

次いで、メインCPU101は、リール回転開始コマンド生成格納処理を行う(S211)。この処理では、メインCPU101は、副制御回路200に送信するリール回転開始コマンドのデータを生成し、該コマンドデータをメインRAM103に設けられた通信データ格納領域(図75B参照)に保存する。通信データ格納領域に保存されたリール回転開始コマンドは、後述の図158で説明する割込処理内の通信データ送信処理により、主制御回路90から副制御回路200に送信される。なお、リール回転開始コマンドは、リールの回転開始動作開始されたことを示すパラメータを含んで構成される。   Next, the main CPU 101 performs a reel rotation start command generation and storage process (S211). In this process, the main CPU 101 generates data of a reel rotation start command to be transmitted to the sub control circuit 200, and stores the command data in a communication data storage area (see FIG. 75B) provided in the main RAM 103. The reel rotation start command stored in the communication data storage area is transmitted from the main control circuit 90 to the sub-control circuit 200 by a communication data transmission process in an interrupt process described later with reference to FIG. The reel rotation start command includes a parameter indicating that the rotation start operation of the reel has started.

次いで、メインCPU101は、引込優先順位格納処理を行う(S212)。この処理では、メインCPU101は、引込優先順位データを取得して、引込優先順位データ格納領域に格納する。なお、引込優先順位格納処理の詳細については、後述の図126を参照しながら後で説明する。   Next, the main CPU 101 performs a pull-in priority storing process (S212). In this processing, the main CPU 101 acquires the attraction priority data and stores it in the attraction priority data storage area. Details of the pull-in priority storage process will be described later with reference to FIG. 126 described later.

次いで、メインCPU101は、リール停止制御処理を行う(S213)。この処理では、メインCPU101は、左ストップボタン17L、中ストップボタン17C及び右ストップボタン17Rがそれぞれ押されたタイミングと内部当籤役とに基づいて該当するリールの回転の停止制御を行う。なお、リール停止制御処理の詳細については、後述の図138を参照しながら後で説明する。   Next, the main CPU 101 performs a reel stop control process (S213). In this process, the main CPU 101 controls the rotation of the corresponding reel based on the timing at which the left stop button 17L, the middle stop button 17C, and the right stop button 17R are pressed, and the internal winning combination. The details of the reel stop control process will be described later with reference to FIG. 138 described later.

次いで、メインCPU101は、入賞検索処理を行う(S214)。この処理では、メインCPU101は、図柄コード格納領域(図35参照)のデータを入賞作動フラグ格納領域(図28〜図30参照)に格納する。また、この処理では、メインCPU101は、有効ラインに表示役が表示されたか否かを判定し、その判定結果に基づいて、メダルの払出枚数をセットする。なお、入賞検索処理の詳細については、後述の図145を参照しながら後で説明する。   Next, the main CPU 101 performs a winning search process (S214). In this process, the main CPU 101 stores the data in the symbol code storage area (see FIG. 35) in the winning operation flag storage area (see FIGS. 28 to 30). In this process, the main CPU 101 determines whether or not the display combination is displayed on the activated line, and sets the number of payout medals based on the determination result. The details of the winning search process will be described later with reference to FIG. 145 described later.

次いで、メインCPU101は、イリーガルヒットチェック処理を行う(S215)。この処理では、メインCPU101は、当り要求フラグ(内部当籤役)と入賞作動フラグ(表示役)とを合成し、その合成結果に基づいてイリーガルヒットエラーの有無を判定する。なお、イリーガルヒットチェック処理の詳細については、後述の図148を参照しながら後で説明する。   Next, the main CPU 101 performs an illegal hit check process (S215). In this process, the main CPU 101 combines the hit request flag (internal winning combination) with the winning operation flag (display combination), and determines whether or not there is an illegal hit error based on the combination result. The details of the illegal hit check process will be described later with reference to FIG. 148 described later.

次いで、メインCPU101は、入賞チェック・メダル払出処理を行う(S216)。この処理では、メインCPU101は、入賞作動コマンドの生成処理を行う。また、この処理では、メインCPU101は、S214において決定された表示役の払出枚数に基づいて、ホッパー装置51の駆動やクレジット枚数の更新を行い、メダルの払い出し処理を行う。なお、入賞チェック・メダル払出処理の詳細については、後述の図150を参照しながら後で説明する。   Next, the main CPU 101 performs a winning check / medal payout process (S216). In this process, the main CPU 101 performs a process of generating a winning operation command. In this process, the main CPU 101 drives the hopper device 51 and updates the number of credits based on the number of payouts of the display combination determined in S214, and performs a medal payout process. The details of the winning check / medal payout process will be described later with reference to FIG. 150 described later.

次いで、メインCPU101は、BBチェック処理を行う(S217)。この処理では、メインCPU101は、ボーナス状態の作動及び終了を制御する。なお、BBチェック処理の詳細については、後述の図154を参照しながら後で説明する。   Next, the main CPU 101 performs a BB check process (S217). In this process, the main CPU 101 controls the operation and termination of the bonus state. The details of the BB check process will be described later with reference to FIG.

次いで、メインCPU101は、RTチェック処理を行う(S218)。この処理では、メインCPU101は、有効ライン上に停止表示された図柄組合せに基づいてRT状態の移行制御を行う。なお、RTチェック処理の詳細については、後述の図155及び図156を参照しながら後で説明する。   Next, the main CPU 101 performs an RT check process (S218). In this process, the main CPU 101 performs transition control of the RT state based on the symbol combination stopped and displayed on the activated line. The details of the RT check process will be described later with reference to FIGS. 155 and 156 described later.

次いで、メインCPU101は、CZ・ART終了時処理を行う(S219)。この処理では、メインCPU101は、主に、CZの引き戻し抽籤処理を行う。なお、CZ・ART終了時処理の詳細については、後述の図157を参照しながら後で説明する。そして、S219の処理後(一遊技終了後)、メインCPU101は、処理をS201の処理に戻す。   Next, the main CPU 101 performs a process at the end of CZ • ART (S219). In this process, the main CPU 101 mainly performs a CZ pull-back lottery process. The details of the processing at the end of the CZ • ART will be described later with reference to FIG. 157 described later. Then, after the processing of S219 (after the end of one game), the main CPU 101 returns the processing to the processing of S201.

[メダル受付・スタートチェック処理]
次に、図83及び図84を参照して、メインフロー(図82参照)中のS202で行うメダル受付・スタートチェック処理について説明する。なお、図83は、メダル受付・スタートチェック処理の手順を示すフローチャートであり、図84は、メダル受付・スタートチェック処理中のS231〜S233の処理を実行するためのソースプログラムの一例を示す図である。
[Medal acceptance / start check processing]
Next, the medal acceptance / start check processing performed in S202 in the main flow (see FIG. 82) will be described with reference to FIGS. FIG. 83 is a flowchart showing the procedure of the medal acceptance / start check process. FIG. 84 is a diagram showing an example of a source program for executing the processes of S231 to S233 during the medal acceptance / start check process. is there.

まず、メインCPU101は、自動投入メダルカウンタの値が「0」であるか否か(自動投入要求はあるか否か)を判別する(S221)。なお、この処理において、自動投入メダルカウンタが「1」以上であるときは、メインCPU101は、自動投入要求があると判別する。また、自動投入メダルカウンタは、前回の単位遊技において再遊技(リプレイ)に係る表示役が成立したか否かを識別するためのデータである。再遊技に係る表示役が成立したときには、前回の単位遊技において投入された枚数分のメダルが自動投入メダルカウンタに自動的に投入される。   First, the main CPU 101 determines whether or not the value of the automatic insertion medal counter is “0” (whether or not there is an automatic insertion request) (S221). In this process, when the automatic insertion medal counter is equal to or more than “1”, the main CPU 101 determines that there is an automatic insertion request. The automatic insertion medal counter is data for identifying whether or not a display combination related to a replay (replay) has been established in the previous unit game. When the display combination relating to the replay is established, medals of the number inserted in the previous unit game are automatically inserted into the automatic insertion medal counter.

S221において、メインCPU101が、自動投入メダルカウンタの値が「0」であると判別したとき(S221がYES判定の場合)、メインCPU101は、後述のS225の処理を行う。   In S221, when the main CPU 101 determines that the value of the automatically inserted medal counter is “0” (if S221 is YES), the main CPU 101 performs the process of S225 described later.

一方、S221において、メインCPU101が、自動投入メダルカウンタの値が「0」でないと判別したとき(S221がNO判定の場合)、メインCPU101は、メダル投入処理を行う(S222)。この処理では、メインCPU101は、メダル投入コマンドの生成格納処理やメダル投入枚数のLED点灯制御処理などを行う。なお、メダル投入処理の詳細については、後述の図85を参照しながら後で説明する。   On the other hand, in S221, when the main CPU 101 determines that the value of the automatic insertion medal counter is not “0” (if S221 is NO), the main CPU 101 performs a medal insertion process (S222). In this process, the main CPU 101 performs a medal insertion command generation / storage process, a medal insertion number LED lighting control process, and the like. The details of the medal insertion processing will be described later with reference to FIG. 85 described later.

次いで、メインCPU101は、自動投入メダルカウンタの値を1減算する(S223)。次いで、減算後の自動投入メダルカウンタの値が「0」であるか否かを判別する(S224)。   Next, the main CPU 101 subtracts 1 from the value of the automatically inserted medal counter (S223). Next, it is determined whether or not the value of the automatically inserted medal counter after the subtraction is “0” (S224).

S224において、メインCPU101が、自動投入メダルカウンタの値が「0」でないと判別したとき(S224がNO判定の場合)、メインCPU101は、処理をS222の処理に戻し、S222以降の処理を繰り返す。   In S224, when the main CPU 101 determines that the value of the automatically inserted medal counter is not “0” (NO in S224), the main CPU 101 returns the process to the process of S222, and repeats the processes from S222.

一方、S224において、メインCPU101が、自動投入メダルカウンタの値が「0」であると判別したとき(S224がYES判定の場合)、又は、S221がYES判定の場合、メインCPU101は、メダル補助収納庫スイッチチェック処理を行う(S225)。この処理では、メインCPU101は、メダル補助収納庫スイッチ75のオン/オフ状態に基づいて、メダル補助収納庫52がメダルで満杯になっているか否かを検出する。   On the other hand, in S224, when the main CPU 101 determines that the value of the automatically inserted medal counter is “0” (if S224 is YES), or if S221 is YES, the main CPU 101 starts the medal auxiliary storage. A warehouse switch check process is performed (S225). In this process, the main CPU 101 detects whether or not the medal auxiliary storage 52 is full of medals based on the on / off state of the medal auxiliary storage switch 75.

次いで、メインCPU101は、メダル投入状態チェック処理を行う(S226)。次いで、メインCPU101は、メダル投入状態チェック処理の結果に基づいて、メダル投入可能な状態であるか否かを判別する(S227)。   Next, the main CPU 101 performs a medal insertion state check process (S226). Next, the main CPU 101 determines whether or not a medal can be inserted based on the result of the medal insertion state check processing (S227).

S227において、メインCPU101が、メダル投入可能な状態でないと判別したとき(S227がNO判定の場合)、メインCPU101は、後述のS231の処理を行う。   In S227, when the main CPU 101 determines that the medal insertion is not possible (when S227 is NO), the main CPU 101 performs the process of S231 described later.

一方、S227において、メインCPU101が、メダル投入可能な状態であると判別したとき(S227がYES判定の場合)、メインCPU101は、メダル投入チェック処理を行う(S228)。この処理では、メインCPU101は、例えば、メダルセンサ入力状態に基づいて、メダルが正常に通過したか否かの判定処理や、規定数を超えてメダル投入が行われた場合に該メダルをクレジットする処理などをを行う。なお、メダル投入チェック処理の詳細については、後述の図87を参照しながら後で説明する。   On the other hand, in S227, when the main CPU 101 determines that the medal can be inserted (in the case of YES determination in S227), the main CPU 101 performs a medal insertion check process (S228). In this process, the main CPU 101 determines, for example, whether or not the medal has passed normally, based on the medal sensor input state, or credits the medal when the medal insertion exceeds a specified number. Perform processing, etc. Details of the medal insertion check processing will be described later with reference to FIG. 87 described later.

次いで、メインCPU101は、メダル投入チェック処理の結果に基づいて、メダル投入又はクレジット可能な状態であるか否かを判別する(S229)。   Next, the main CPU 101 determines whether or not a medal insertion or credit is possible based on a result of the medal insertion check processing (S229).

S229において、メインCPU101が、メダル投入又はクレジット可能な状態であると判別したとき(S229がYES判定の場合)、メインCPU101は、後述のS231の処理を行う。一方、S229において、メインCPU101が、メダル投入又はクレジット可能な状態でないと判別したとき(S229がNO判定の場合)、メインCPU101は、メダル受付禁止の処理を行う(S230)。この処理により、セレクタ66(図4参照)のソレノイドの駆動が行われず、投入されたメダルがメダル払出口24から排出される。   In S229, when the main CPU 101 determines that a medal insertion or credit is possible (if S229 is YES), the main CPU 101 performs the process of S231 described later. On the other hand, in S229, when the main CPU 101 determines that it is not in a state where medals can be inserted or credited (if S229 is NO), the main CPU 101 performs a medal acceptance prohibition process (S230). With this processing, the solenoid of the selector 66 (see FIG. 4) is not driven, and the inserted medals are discharged from the medal payout opening 24.

S230の処理後、S227がNO判定の場合、又は、S229がYES判定の場合、メインCPU101は、現在のメダルの投入枚数が遊技可能開始枚数であるか否かを判別する(S231)。なお、本実施形態では、遊技開始可能枚数は3枚である(図28〜図30参照)。   After the processing in S230, if S227 is NO or if S229 is YES, the main CPU 101 determines whether or not the current number of inserted medals is the game start number (S231). In the present embodiment, the number of playable games is three (see FIGS. 28 to 30).

S231において、メインCPU101が、現在のメダルの投入枚数が遊技可能開始枚数であると判別したとき(S231がYES判定の場合)、メインCPU101は、後述のS234の処理を行う。一方、S231において、メインCPU101が、現在のメダルの投入枚数が遊技可能開始枚数でないと判別したとき(S231がNO判定の場合)、メインCPU101は、メダル投入があるか否かを判別する(S232)。   In S231, when the main CPU 101 determines that the current number of inserted medals is the game start number (if S231 is YES), the main CPU 101 performs the process of S234 described later. On the other hand, in S231, when the main CPU 101 determines that the current number of inserted medals is not the game start number (in the case of NO determination in S231), the main CPU 101 determines whether or not there is a medal inserted (S232). ).

S232において、メインCPU101が、メダル投入があると判別したとき(S232がYES判定の場合)、メインCPU101は、処理をS226に戻し、S226以降の処理を繰り返す。一方、S232において、メインCPU101が、メダル投入がないと判別したとき(S232がNO判定の場合)、メインCPU101は、図68で説明した設定変更確認処理を行う(S233)。この処理では、メインCPU101は、設定確認開始時の設定変更コマンドの生成格納処理などを行う。   In S232, when the main CPU 101 determines that there is a medal insertion (YES in S232), the main CPU 101 returns the processing to S226 and repeats the processing from S226. On the other hand, in S232, when the main CPU 101 determines that there is no medal insertion (NO in S232), the main CPU 101 performs the setting change confirmation processing described in FIG. 68 (S233). In this processing, the main CPU 101 performs processing for generating and storing a setting change command at the start of setting confirmation.

S233の処理後又はS231がYES判定の場合、メインCPU51は、スタートスイッチ79がオン状態であるか否かを判別する(S234)。   After the process of S233 or when the determination of S231 is YES, the main CPU 51 determines whether or not the start switch 79 is on (S234).

S234において、メインCPU101が、スタートスイッチ79がオン状態でないと判別したとき(S234がNO判定の場合)、メインCPU101は、処理をS226に戻し、S226以降の処理を繰り返す。   In S234, when the main CPU 101 determines that the start switch 79 is not in the ON state (if S234 is NO), the main CPU 101 returns the process to S226, and repeats the process from S226.

一方、S234において、メインCPU101が、スタートスイッチ79がオン状態であると判別したとき(S234がYES判定の場合)、メインCPU101は、メダル受付禁止の処理を行う(S235)。この処理により、セレクタ66(図4参照)のソレノイドの駆動が行われず、投入されたメダルがメダル払出口24から排出される。そして、S235の処理後、メインCPU101は、メダル受付・スタートチェック処理を終了し、処理をメインフロー(図82参照)のS203に移す。   On the other hand, in S234, when the main CPU 101 determines that the start switch 79 is on (in the case of YES determination in S234), the main CPU 101 performs a medal acceptance prohibition process (S235). With this processing, the solenoid of the selector 66 (see FIG. 4) is not driven, and the inserted medals are discharged from the medal payout opening 24. After the processing of S235, the main CPU 101 ends the medal acceptance / start check processing, and moves the processing to S203 of the main flow (see FIG. 82).

本実施形態では、上述のようにしてメダル受付・スタートチェック処理が行われる。そして、上述したメダル受付・スタートチェック処理中のS231〜S233の処理は、メインCPU101が、図84のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中でも、S233の処理では、メインCPU101専用命令コードである「CALLF」命令により、処理を設定変更確認処理の実行プログラムのアドレス「SB_WVSC_00」にジャンプさせ、図68及び図69で説明した設定変更確認処理を行う。   In the present embodiment, the medal acceptance / start check process is performed as described above. The processing of S231 to S233 during the medal acceptance / start check processing described above is performed by the main CPU 101 sequentially executing each source code defined by the source program in FIG. 84. Among them, in the processing of S233, the processing is jumped to the address “SB_WVSC_00” of the execution program of the setting change confirmation processing by the “CALLF” instruction which is the instruction code dedicated to the main CPU 101, and the setting change confirmation described in FIGS. 68 and 69 is performed. Perform processing.

そして、上述したメダル受付・スタートチェック処理中のS233の処理、すなわち、設定変更確認処理は、遊技状態に関係なく実行される。それゆえ、本実施形態では、遊技状態に関係なく、すなわち、遊技状態がボーナス状態(特賞作動状態)であっても、設定値及びホールメニュー(各種履歴データ(エラー、電断履歴等))を確認することができ、ゴト等の不正行為を抑制することができる。   Then, the processing of S233 during the above-described medal reception / start check processing, that is, the setting change confirmation processing is executed regardless of the gaming state. Therefore, in this embodiment, regardless of the gaming state, that is, even if the gaming state is the bonus state (prize operation state), the set value and the hole menu (various history data (error, power cut history, etc.)) are displayed. It is possible to confirm, and it is possible to suppress fraudulent acts such as goto.

[メダル投入処理]
次に、図85及び図86を参照して、メダル受付・スタートチェック処理(図83参照)中のS222で行うメダル投入処理について説明する。なお、図85は、メダル投入処理の手順を示すフローチャートであり、図86は、メダル投入処理を実行するためのソースプログラムの一例を示す図である。
[Medal insertion processing]
Next, the medal insertion processing performed in S222 during the medal acceptance / start check processing (see FIG. 83) will be described with reference to FIGS. 85 and 86. FIG. 85 is a flowchart showing the procedure of the medal insertion processing, and FIG. 86 is a diagram showing an example of a source program for executing the medal insertion processing.

まず、メインCPU101は、メダルカウンタの値に「1」を加算する(S241)。なお、メダルカウンタは、メダルの投入枚数をカウント(計数)するためのカウンタであり、メインRAM103に設けられる。   First, the main CPU 101 adds “1” to the value of the medal counter (S241). The medal counter is a counter for counting (counting) the number of inserted medals, and is provided in the main RAM 103.

次いで、メインCPU101は、メダル投入コマンド生成格納処理を行う(S242)。この処理では、メインCPU101は、副制御回路200に送信するメダル投入コマンドのデータを生成し、該コマンドデータをメインRAM103に設けられた通信データ格納領域(図75B参照)に保存する。通信データ格納領域に保存されたメダル投入コマンドは、後述の図158で説明する割込処理内の通信データ送信処理により、主制御回路90から副制御回路200に送信される。すなわち、メダル投入コマンドは、メダルが1枚投入される度に、主制御回路90から副制御回路200に送信される。なお、メダル投入コマンドは、投入枚数等を特定するためのパラメータを含んで構成される。   Next, the main CPU 101 performs a medal shooting command generation and storage process (S242). In this process, the main CPU 101 generates data of a medal insertion command to be transmitted to the sub control circuit 200, and stores the command data in a communication data storage area (see FIG. 75B) provided in the main RAM 103. The medal insertion command stored in the communication data storage area is transmitted from the main control circuit 90 to the sub-control circuit 200 by a communication data transmission process in an interrupt process described later with reference to FIG. That is, the medal insertion command is transmitted from the main control circuit 90 to the sub control circuit 200 every time one medal is inserted. Note that the medal insertion command includes parameters for specifying the number of inserted medals and the like.

次いで、メインCPU101は、LED82(図7参照)に含まれるメダル投入枚数表示用の第1〜第3LEDを消灯させる(S243)。次いで、メインCPU101は、メダル投入枚数(メダルカウンタの値)に基づいて、該メダル投入枚数に対応するLED点灯データ(点灯制御データ)を算出する(S244)。この処理において、例えば、メダル投入枚数が1枚である場合には、メダル投入枚数表示用の第1LEDのみを点灯させるLED点灯データが算出され、また、例えば、メダル投入枚数が3枚である場合には、メダル投入枚数表示用の第1〜第3LEDの全てを点灯させるLED点灯データが算出される。なお、このLED点灯データの算出手法については、後で詳述する。   Next, the main CPU 101 turns off the first to third LEDs for displaying the number of inserted medals included in the LEDs 82 (see FIG. 7) (S243). Next, the main CPU 101 calculates LED lighting data (lighting control data) corresponding to the medal insertion number based on the medal insertion number (medal counter value) (S244). In this processing, for example, when the number of inserted medals is one, LED lighting data for lighting only the first LED for displaying the number of inserted medals is calculated. For example, when the number of inserted medals is three , LED lighting data for lighting all of the first to third LEDs for displaying the number of inserted medals is calculated. The method of calculating the LED lighting data will be described later in detail.

次いで、メインCPU101は、算出されたLED点灯データを用いて、対応するメダル投入枚数表示用のLEDを点灯させる(S245)。そして、S245の処理後、メインCPU101は、メダル投入処理を終了し、処理をメダル受付・スタートチェック処理(図83参照)のS223に移す。   Next, using the calculated LED lighting data, the main CPU 101 turns on the corresponding LED for displaying the number of inserted medals (S245). Then, after the processing of S245, the main CPU 101 ends the medal insertion processing, and moves the processing to S223 of the medal acceptance / start check processing (see FIG. 83).

本実施形態では、上述のようにしてメダル投入処理が行われる。なお、上述したメダル投入処理は、メインCPU101が、図86のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中でS244の処理では、メダル投入枚数表示用のLED点灯データがテーブルを参照したループ処理でなく、演算処理により生成される。この演算処理は、メインCPU101が図86に示すソースプログラム中のソースコード「LD A,L」〜「OR L」を順次実行することにより行われる。   In the present embodiment, the medal insertion processing is performed as described above. The above-described medal insertion processing is performed by the main CPU 101 sequentially executing each source code defined by the source program in FIG. In the process of S244, the LED lighting data for displaying the number of inserted medals is generated not by the loop process referring to the table but by the arithmetic process. This arithmetic processing is performed by the main CPU 101 sequentially executing the source codes "LD A, L" to "OR L" in the source program shown in FIG.

この演算処理では、まず、ソースコード「LD A,L」の実行により、Lレジスタに格納されたメダル投入枚数のデータがAレジスタに格納される。例えば、メダル投入枚数が3枚である場合には、「00000011B」(10進数で「3」)がAレジスタに格納される。なお、本実施形態において、1バイトデータを「********B」と記すが、最後の文字「B」は、文字「B」の前に示された「0」又は「1」がビットデータであることを意味する。   In this calculation process, data of the number of inserted medals stored in the L register is stored in the A register by executing the source code “LD A, L”. For example, when the number of inserted medals is three, “00000011B” (decimal “3”) is stored in the A register. In the present embodiment, one-byte data is described as “******** B”, and the last character “B” is “0” or “1” indicated before the character “B”. "Means bit data.

次いで、ソースコード「ADD A,A」の実行により、Aレジスタに格納されたデータにAレジスタに格納されたデータが加算され、該加算結果がAレジスタに格納される。例えば、この「ADD」命令の実行前の時点でAレジスタに格納されているデータが「00000011B」である場合(メダル投入枚数が3枚である場合)、この「ADD」命令により、加算結果となる「00000110B」がAレジスタに格納される。   Next, by executing the source code “ADD A, A”, the data stored in the A register is added to the data stored in the A register, and the addition result is stored in the A register. For example, when the data stored in the A register is “00000011B” before the execution of the “ADD” instruction (when the number of inserted medals is three), the addition result is obtained by the “ADD” instruction. "00000110B" is stored in the A register.

次いで、ソースコード「DEC A」の実行により、Aレジスタに格納されているデータが1減算され、該減算結果がAレジスタに格納される。例えば、この「DEC」命令の実行前の時点でAレジスタに格納されているデータが「00000110B」である場合、この「DEC」命令により、減算結果となる「00000101B」がAレジスタに格納される。   Next, by executing the source code “DEC A”, the data stored in the A register is subtracted by 1, and the result of the subtraction is stored in the A register. For example, if the data stored in the A register before execution of the “DEC” instruction is “00000110B”, “00000101B” as a subtraction result is stored in the A register by the “DEC” instruction. .

次いで、ソースコード「OR L」の実行により、Lレジスタに格納されているデータ(メダル投入枚数)とAレジスタに格納されているデータとの論理和演算が行われ、該演算結果がAレジスタに格納される。例えば、この「OR」命令の実行前の時点でAレジスタに格納されているデータが「00000101B」であり、Lレジスタに格納されているデータが「00000011B」である場合(メダル投入枚数が3枚である場合)、この「OR」命令により、両データの論理和演算の結果となる「00000111B」がAレジスタに格納される。そして、「OR」命令の実行によりAレジスタに格納されたデータが、メダル投入枚数表示用のLED点灯データ(メダル投入LEDの点灯状態を示すデータ)となる。   Next, by executing the source code “OR L”, a logical sum operation of the data (the number of inserted medals) stored in the L register and the data stored in the A register is performed, and the calculation result is stored in the A register. Is stored. For example, when the data stored in the A register is “00000101B” and the data stored in the L register is “00000011B” before the execution of the “OR” instruction (the number of tokens inserted is three). ), The "OR" instruction causes "00000111B", which is the result of the logical sum operation of both data, to be stored in the A register. Then, the data stored in the A register by the execution of the “OR” instruction becomes the LED lighting data for displaying the number of inserted medals (data indicating the lighting state of the medal insertion LED).

例えば、メダル投入枚数が3枚である場合には、上述のように、S244のメダル投入枚数表示用のLED点灯データの算出処理により、最終的な算出結果「00000111B」がメダル投入枚数表示用のLED点灯データとなる。そして、本実施形態では、最終的に算出されたLED点灯データのビット0の「1/0」が1枚目のメダル投入枚数表示用のLED(第1LED)への出力ポートの「オン/オフ」状態に対応し、ビット1の「1/0」が2枚目のメダル投入枚数表示用のLED(第2LED)への出力ポートの「オン/オフ」状態に対応し、ビット2の「1/0」が3枚目のメダル投入枚数表示用のLED(第3LED)への出力ポートの「オン/オフ」状態に対応する。それゆえ、メダル投入枚数が3枚である場合には、上述のように、LED点灯データとして「00000111B」が生成されるので、メダル投入枚数表示用の第1〜第3LEDの全ての出力ポートがオン状態にセットされ、メダル投入枚数表示用の第1〜第3LEDが全て点灯状態となる。   For example, when the number of inserted medals is three, as described above, the final calculation result “00000111B” is calculated by the process of calculating the LED lighting data for displaying the number of inserted medals in S244 as described above. It becomes LED lighting data. In the present embodiment, “1/0” of bit 0 of the finally calculated LED lighting data indicates “ON / OFF” of the output port to the LED (first LED) for displaying the first medal insertion number. "1/0" of bit 1 corresponds to the "on / off" state of the output port to the LED for displaying the number of inserted medals (second LED), and bit 1 of "1" / 0 "corresponds to the" on / off "state of the output port to the third medal insertion number LED (third LED). Therefore, when the number of inserted medals is three, “00000111B” is generated as the LED lighting data as described above, so that all the output ports of the first to third LEDs for displaying the number of inserted medals are set. It is set to the ON state, and the first to third LEDs for displaying the number of inserted medals are all turned on.

上述のようにしてメダル投入枚数表示用のLED点灯データを演算処理により生成した場合、メダル投入枚数表示用のLED点灯データを生成する際に参照するテーブルデータが不要となるのでメインROM102のテーブル領域の空き容量を増やすことができるとともに、プログラムの容量増を最小限に抑えることができる。すなわち、本実施形態の上述したメダル投入処理では、メダル投入LED表示の処理を効率化することができるとともに、メインROM102の空き容量を確保し(増やし)、該増えた空き領域を活用して、遊技性を高めることが可能になる。   When the LED lighting data for displaying the number of inserted medals is generated by the arithmetic processing as described above, the table data to be referred to when generating the LED lighting data for displaying the number of inserted medals is not required, so the table area of the main ROM 102 is not required. Free space can be increased, and an increase in program capacity can be minimized. That is, in the above-described medal insertion processing of the present embodiment, the processing of displaying the medal insertion LED can be made more efficient, the free space of the main ROM 102 is secured (increased), and the increased free area is utilized. It is possible to enhance the playability.

[メダル投入チェック処理]
次に、図87及び図88を参照して、メダル受付・スタートチェック処理(図83参照)中のS228で行うメダル投入チェック処理について説明する。なお、図87は、メダル投入チェック処理の手順を示すフローチャートであり、図88は、メダル投入チェック処理中のS255〜S258の処理を実行するためのソースプログラムの一例を示す図である。
[Medal insertion check processing]
Next, the medal insertion check processing performed in S228 during the medal acceptance / start check processing (see FIG. 83) will be described with reference to FIGS. 87 and 88. FIG. 87 is a flowchart showing the procedure of the medal insertion check processing, and FIG. 88 is a diagram showing an example of a source program for executing the processing of S255 to S258 during the medal insertion check processing.

まず、メインCPU101は、再遊技中であるか否かを判別する(S251)。   First, the main CPU 101 determines whether or not a replay is being performed (S251).

S251において、メインCPU101が、再遊技中であると判別したとき(S251がYES判定の場合)、メインCPU101は、メダル投入チェック処理を終了し、処理をメダル受付・スタートチェック処理(図83参照)のS229に移す。   In S251, when the main CPU 101 determines that the game is being replayed (YES in S251), the main CPU 101 ends the medal insertion check processing, and executes the medal acceptance / start check processing (see FIG. 83). S229.

一方、S251において、メインCPU101が、再遊技中でないと判別したとき(S251がNO判定の場合)、メインCPU101は、メダル受付許可を行う(S252)。この処理では、セレクタ66(図4参照)のソレノイドの駆動が行われ、メダル投入口24から投入されたメダルが受け入れられる。受け入れられたメダルは計数されてからホッパー装置51へ案内される。   On the other hand, when the main CPU 101 determines in S251 that the game is not being replayed (NO in S251), the main CPU 101 permits medal acceptance (S252). In this process, the solenoid of the selector 66 (see FIG. 4) is driven, and medals inserted from the medal insertion slot 24 are accepted. The received medals are counted and then guided to the hopper device 51.

次いで、メインCPU101は、ベットボタンチェック処理を行う(S253)。この処理では、メインCPU101は、BETスイッチ77のオン/オフ状態に基づいて、ベットボタン(MAXベットボタン15a又は1ベットボタン15b)の操作が行われたか否かを判別する。次いで、メインCPU101は、S253のベットボタンチェック処理の結果に基づいて、ベット動作が完了したか否かを判別する(S254)。   Next, the main CPU 101 performs a bet button check process (S253). In this process, the main CPU 101 determines whether or not the bet button (the MAX bet button 15a or the 1-bet button 15b) has been operated based on the ON / OFF state of the BET switch 77. Next, the main CPU 101 determines whether or not the betting operation has been completed based on the result of the bet button check processing in S253 (S254).

S254において、メインCPU101が、ベット動作が完了したと判別したとき(S254がYES判定の場合)、メインCPU101は、メダル投入チェック処理を終了し、処理をメダル受付・スタートチェック処理(図83参照)のS229に移す。   In S254, when the main CPU 101 determines that the betting operation has been completed (if S254 is YES), the main CPU 101 ends the medal insertion check processing, and executes the medal acceptance / start check processing (see FIG. 83). S229.

一方、S254において、メインCPU101が、ベット動作が完了していないと判別したとき(S254がNO判定の場合)、メインCPU101は、現処理時のメダルセンサ入力状態(遊技媒体の受付状態)と、前回処理時のメダルセンサ入力状態とを取得する(S255)。なお、メダルセンサ入力状態は、メダル投入口24に受け入れられたメダルのセレクタ66内の通過状況を示す情報であり、セレクタ66に入口及び出口に設けられた各メダルセンサ(不図示)の検知結果により生成される。   On the other hand, in S254, when the main CPU 101 determines that the betting operation has not been completed (NO in S254), the main CPU 101 sets the medal sensor input state (the receiving state of the game medium) in the current processing, The medal sensor input state at the time of the previous processing is acquired (S255). The input state of the medal sensor is information indicating the passing status of the medal accepted by the medal slot 24 in the selector 66, and the detection result of each medal sensor (not shown) provided at the entrance and the exit of the selector 66. Generated by

本実施形態では、メダルセンサ入力状態は、1バイト(8ビット)のデータで表され、セレクタ66の出口にメダルの通過方向に並んで設けられた上流側の第1メダルセンサ(不図示)の検知結果がビット0の情報(「0」又は「1」)に対応し、下流側の第2メダルセンサ(不図示)の検知結果がビット1の情報(「0」又は「1」)に対応する。第1メダルセンサによりメダルの通過が検知された場合には、ビット0に「1」がセットされ、第2メダルセンサによりメダルの通過が検知された場合には、ビット1に「1」がセットされる。それゆえ、メダルセンサ入力状態「00000000B」は、メダル通過前又は通過後(通過時)の状態を示し、メダルセンサ入力状態「00000001B」は、メダル通過開始時の状態を示し、メダルセンサ入力状態「00000011B」は、メダル通過中の状態を示し、メダルセンサ入力状態「00000010B」は、メダル通過完了直前の状態を示す。   In the present embodiment, the input state of the medal sensor is represented by 1-byte (8-bit) data, and the input state of the upstream first medal sensor (not shown) provided at the exit of the selector 66 in the direction in which the medal passes. The detection result corresponds to bit 0 information (“0” or “1”), and the detection result of the second medal sensor (not shown) on the downstream side corresponds to bit 1 information (“0” or “1”). I do. Bit 1 is set to “1” when the passing of a medal is detected by the first medal sensor, and “1” is set to bit 1 when the passing of the medal is detected by the second medal sensor. Is done. Therefore, the medal sensor input state “00000000B” indicates the state before or after the medal has passed (at the time of passing), the medal sensor input state “00000001B” indicates the state at the start of the medal passing, and the medal sensor input state “ "00000011B" indicates a state during the medal passing, and a medal sensor input state "00000010B" indicates a state immediately before the completion of the medal passing.

次いで、メインCPU101は、現処理時のメダルセンサ入力状態が前回処理時のメダルセンサ入力状態から変化したか否かを判別する(S256)。   Next, the main CPU 101 determines whether or not the medal sensor input state during the current process has changed from the medal sensor input state during the previous process (S256).

S256において、メインCPU101が、現処理時のメダルセンサ入力状態が前回処理時のメダルセンサ入力状態から変化していないと判別したとき(S256がNO判定の場合)、メインCPU101は、後述のS261の処理を行う。   In S256, when the main CPU 101 determines that the medal sensor input state at the time of the current processing has not changed from the medal sensor input state at the time of the previous processing (NO at S256), the main CPU 101 proceeds to S261 described later. Perform processing.

一方、S256において、メインCPU101が、現処理時のメダルセンサ入力状態が前回処理時のメダルセンサ入力状態から変化したと判別したとき(S256がYES判定の場合)、メインCPU101は、前回処理時のメダルセンサ入力状態に基づいて、演算処理により、現処理時で得られるメダルセンサ入力状態の正常値(正常変化値)を生成する(S257)。   On the other hand, in S256, when the main CPU 101 determines that the medal sensor input state during the current process has changed from the medal sensor input state during the previous process (when S256 is YES), the main CPU 101 determines that the medal sensor input state during the previous process has not been changed. Based on the medal sensor input state, a normal value (normal change value) of the medal sensor input state obtained in the current processing is generated by arithmetic processing (S257).

なお、この処理において、前回処理時のメダルセンサ入力状態が「00000000B」である場合(第1及び第2メダルセンサがともにメダル未検知である場合)には、メダルセンサ入力状態の正常変化値として「00000001B」(第1メダルセンサがメダル検知であり、第2メダルセンサがメダル未検知である場合)が生成され、前回処理時のメダルセンサ入力状態が「00000001B」である場合には、メダルセンサ入力状態の正常変化値として「00000011B」(第1及び第2メダルセンサがともにメダル検知である場合)が生成される。また、この処理において、前回処理時のメダルセンサ入力状態が「00000011B」である場合には、メダルセンサ入力状態の正常変化値として「00000010B」(第1メダルセンサがメダル未検知であり、第2メダルセンサがメダル検知である場合)が生成され、前回処理時のメダルセンサ入力状態が「00000010B」である場合には、メダルセンサ入力状態の正常変化値として「00000000B」(第1及び第2メダルセンサがともにメダル未検知である場合)が生成される。なお、メダルセンサ入力状態の正常変化値の生成(算出)手法については後で詳述する。   In this process, when the medal sensor input state at the time of the previous process is “00000000B” (when both the first and second medal sensors have not detected a medal), the medal sensor input state is regarded as a normal change value. “00000001B” (when the first medal sensor detects the medal and the second medal sensor does not detect the medal) is generated, and when the medal sensor input state in the previous processing is “00000001B”, the medal sensor is detected. “00000011B” (when both the first and second medal sensors detect medals) is generated as a normal change value of the input state. In this process, if the medal sensor input state in the previous process is “00000011B”, the normal change value of the medal sensor input state is “00000010B” (the medal sensor is not detected in the first medal sensor, When the medal sensor detects the medal), and when the medal sensor input state at the previous processing is “00000010B”, the normal change value of the medal sensor input state is “00000000B” (first and second medals). (When both sensors have not detected a medal). The method of generating (calculating) the normal change value of the medal sensor input state will be described later in detail.

次いで、メインCPU101は、現処理時のメダルセンサ入力状態がS257で生成された正常変化値と同じであるか否かを判別する(S258)。なお、この判定処理では、メダル逆行エラーの発生の有無が判定され、S258の判定条件が満たされない場合には、メインCPU101は、メダル逆行エラーが発生したと判定する。   Next, the main CPU 101 determines whether or not the medal sensor input state at the time of the current process is the same as the normal change value generated in S257 (S258). In this determination processing, it is determined whether or not a medal backward error has occurred. If the determination condition of S258 is not satisfied, the main CPU 101 determines that a medal backward error has occurred.

S258において、メインCPU101が、現処理時のメダルセンサ入力状態がS257で生成された正常変化値と同じでないと判別したとき(S258がNO判定の場合)、メインCPU101は、後述のS262の処理を行う。   In S258, when the main CPU 101 determines that the medal sensor input state at the time of the current process is not the same as the normal change value generated in S257 (if S258 is NO), the main CPU 101 executes the process of S262 described later. Do.

一方、S258において、メインCPU101が、現処理時のメダルセンサ入力状態がS257で生成された正常変化値と同じであると判別したとき(S258がYES判定の場合)、メインCPU101は、現処理時のメダルセンサ入力状態がメダル通過時の状態(「00000000B」)であるか否かを判別する(S259)。S259において、メインCPU101が、現処理時のメダルセンサ入力状態がメダル通過時の状態であると判別したとき(S259がYES判定の場合)、メインCPU101は、後述のS263の処理を行う。   On the other hand, in S258, when the main CPU 101 determines that the medal sensor input state at the time of the current process is the same as the normal change value generated at S257 (if S258 is YES), the main CPU 101 proceeds to the current process. It is determined whether or not the input state of the medal sensor is the state at the time of passing the medal ("00000000B") (S259). In S259, when the main CPU 101 determines that the medal sensor input state at the time of the current process is a state at the time of passing the medal (if S259 is YES), the main CPU 101 performs the process of S263 described later.

S259において、メインCPU101が、現処理時のメダルセンサ入力状態がメダル通過時の状態でないと判別したとき(S259がNO判定の場合)、メインCPU101は、メダル通過チェックタイマーをセットする(S260)。この処理でメダル通過チェックタイマーにセットされる時間は、メダルがセレクタ66を通過したか否かを判別可能な時間であれば、任意の時間に設定することができる。また、この処理でセットされるタイマー値は、例えば、現処理時のメダルセンサ入力状態に応じて変化させてもよい。   In S259, when the main CPU 101 determines that the medal sensor input state at the time of the current process is not a medal passing state (if S259 is NO), the main CPU 101 sets a medal passing check timer (S260). The time set in the medal passing check timer in this process can be set to any time as long as it is possible to determine whether or not the medal has passed the selector 66. Further, the timer value set in this processing may be changed according to, for example, the medal sensor input state at the time of the current processing.

S260の処理後又はS256がNO判定の場合、メインCPU101は、現処理時のメダルセンサ入力状態がメダル通過中の状態(「00000011B」)であり、かつ、メダル通過チェックタイマーが停止しているか否かを判別する(S261)。この判定処理では、メダル通過エラー(投入メダル通過時間エラー)の発生の有無が判定され、S261の判定条件が満たされた場合、メインCPU101は、メダル通過エラーが発生したと判定する。   After the process of S260 or when the determination of S256 is NO, the main CPU 101 determines whether the medal sensor input state at the time of the current process is a medal passing state (“00000011B”) and the medal passing check timer is stopped. Is determined (S261). In this determination processing, it is determined whether or not a medal passing error (inserted medal passing time error) has occurred. If the determination condition of S261 is satisfied, the main CPU 101 determines that a medal passing error has occurred.

S261において、メインCPU101が、S261の判定条件が満たされないと判別したとき(S261がNO判定の場合)、メインCPU101は、処理をS253の処理に戻し、S253以降の処理を繰り返す。   In S261, when the main CPU 101 determines that the determination condition of S261 is not satisfied (if S261 is NO), the main CPU 101 returns the process to the process of S253, and repeats the processes from S253.

一方、S261において、メインCPU101が、S261の判定条件が満たされると判別したとき(S261がYES判定の場合)、又は、S258がNO判定の場合、すなわち、メダル通過エラー又はメダル逆行エラーが発生したと判定された場合、メインCPU101は、エラー処理を行う(S262)。この処理では、メインCPU101は、例えば、エラーコマンド生成格納処理等のエラー発生時の各種処理を行う。なお、エラー処理の詳細については、後述の図89を参照しながら後で説明する。そして、S262の処理後、メインCPU101は、処理をS253の処理に戻し、S253以降の処理を繰り返す。   On the other hand, in S261, when the main CPU 101 determines that the determination condition of S261 is satisfied (when S261 is YES), or when S258 is NO, that is, a medal passing error or a medal backward error has occurred. Is determined, the main CPU 101 performs an error process (S262). In this process, the main CPU 101 performs various processes when an error occurs, such as an error command generation and storage process. The details of the error processing will be described later with reference to FIG. 89 described later. Then, after the processing of S262, the main CPU 101 returns the processing to the processing of S253, and repeats the processing of S253 and thereafter.

ここで再度、S259の処理に戻って、S259がYES判定の場合、メインCPU101は、規定数(本実施形態では3枚)のメダルが投入済みの状態であるか否かを判別する(S263)。   Here, returning to the process of S259 again, if the determination of S259 is YES, the main CPU 101 determines whether or not the specified number (three in the present embodiment) of medals has been inserted (S263). .

S263において、メインCPU101が、規定数のメダルが投入済みの状態でないと判別したとき(S263がNO判定の場合)、メインCPU101は、図85で説明したメダル投入処理を行う(S264)。そして、S264の処理後、メインCPU101は、処理をS253の処理に戻し、S253以降の処理を繰り返す。   In S263, when the main CPU 101 determines that the specified number of medals has not been inserted (NO in S263), the main CPU 101 performs the medal insertion processing described in FIG. 85 (S264). Then, after the processing of S264, the main CPU 101 returns the processing to the processing of S253, and repeats the processing from S253.

一方、S263において、メインCPU101が、規定数のメダルが投入済みの状態であると判別したとき(S263がYES判定の場合)、メインCPU101は、クレジットカウンタの値に「1」を加算する(S265)。次いで、メインCPU101は、メダル投入コマンド生成格納処理を行う(S266)。この処理では、メインCPU101は、副制御回路200に送信するメダル投入コマンドのデータを生成し、該コマンドデータをメインRAM103に設けられた通信データ格納領域(図75B参照)に保存する。通信データ格納領域に保存されたメダル投入コマンドは、後述の図158で説明する割込処理内の通信データ送信処理により、主制御回路90から副制御回路200に送信される。   On the other hand, in S263, when the main CPU 101 determines that the specified number of medals have been inserted (if S263 is YES), the main CPU 101 adds “1” to the value of the credit counter (S265). ). Next, the main CPU 101 performs a medal insertion command generation and storage process (S266). In this process, the main CPU 101 generates data of a medal insertion command to be transmitted to the sub control circuit 200, and stores the command data in a communication data storage area (see FIG. 75B) provided in the main RAM 103. The medal insertion command stored in the communication data storage area is transmitted from the main control circuit 90 to the sub-control circuit 200 by a communication data transmission process in an interrupt process described later with reference to FIG.

次いで、メインCPU101は、クレジットカウンタの値に基づいて、メダルのクレジット枚数が上限値(本実施形態では50枚)であるか否かを判別する(S267)。   Next, the main CPU 101 determines whether or not the number of medals is equal to the upper limit (50 in the present embodiment) based on the value of the credit counter (S267).

S267において、メインCPU101が、メダルのクレジット枚数が上限値でないと判別したとき(S267がNO判定の場合)、メインCPU101は、処理をS253の処理に戻し、S253以降の処理を繰り返す。一方、S267において、メインCPU101が、メダルのクレジット枚数が上限値であると判別したとき(S267がYES判定の場合)、メインCPU101は、メダル投入チェック処理を終了し、処理をメダル受付・スタートチェック処理(図83参照)のS229に移す。   In S267, when the main CPU 101 determines that the number of credits of medals is not the upper limit value (if S267 is NO), the main CPU 101 returns the process to the process of S253, and repeats the processes from S253. On the other hand, in S267, when the main CPU 101 determines that the number of credits of medals is the upper limit value (if S267 is YES), the main CPU 101 ends the medal insertion check processing, and executes the medal acceptance / start check. The process moves to S229 of the process (see FIG. 83).

本実施形態では、上述のようにしてメダル投入チェック処理が行われる。そして、上述したメダル投入チェック処理中のS255〜S258の処理は、メインCPU101が、図88のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、S257のメダルセンサ入力状態の正常変化値の生成処理は、テーブルを参照して取得する処理ではなく、演算処理により行われる。具体的には、正常変化値の生成処理は、メインCPU101が図88に示すソースプログラム中のソースコード「RLA」及び「AND cBX_MDINSW」をこの順で実行することにより行われる。   In the present embodiment, the medal insertion check processing is performed as described above. The processing of S255 to S258 during the above-described medal insertion check processing is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. Among them, the process of generating the normal change value of the medal sensor input state in S257 is not performed by referring to the table but is performed by an arithmetic process. Specifically, the process of generating the normal change value is performed by the main CPU 101 executing the source codes “RLA” and “AND cBX_MDINSW” in the source program shown in FIG. 88 in this order.

「RLA」命令は、Aレジスタに格納された1バイトのデータを、左(ビット0からビット7に向かう方向)に1回(1ビット分)シフトさせる命令コードである。図88に示す例では、「RLA」命令より前に実行されるソースコード「LD A,B」によりAレジスタに格納された前回のメダルセンサ入力状態を示す1バイトのデータが、「RLA」命令により、左に1回シフトされる。この際、ビット0に新たに格納されるビットデータは、「RLA」命令より前に実行されるソースコード「CP cBX_MDISW2」の実行結果に基づいて決定される。   The “RLA” instruction is an instruction code that shifts one byte of data stored in the A register one time (one bit) to the left (in a direction from bit 0 to bit 7). In the example shown in FIG. 88, the 1-byte data indicating the previous medal sensor input state stored in the A register by the source code “LD A, B” executed before the “RLA” instruction is replaced with the “RLA” instruction. Shifts once to the left. At this time, the bit data newly stored in the bit 0 is determined based on the execution result of the source code “CP cBX_MDISW2” executed before the “RLA” instruction.

「CP」命令は比較動作を実行する命令コードである。また、「cBX_MDISW2」は、1バイトのデータであり、本実施形態では「00000010B」である。ソースコード「CP cBX_MDISW2」が実行されると、Aレジスタに格納された前回のメダルセンサ入力状態を示す1バイトのデータが、「cBX_MDISW2(00000010B)」と比較される。   The “CP” instruction is an instruction code for executing a comparison operation. “CBX_MDISW2” is 1-byte data, and is “00000010B” in the present embodiment. When the source code “CP cBX_MDISW2” is executed, 1-byte data indicating the previous medal sensor input state stored in the A register is compared with “cBX_MDISW2 (00000010B)”.

そして、ソースコード「CP cBX_MDISW2」を実行した結果、前回のメダルセンサ入力状態を示す1バイトのデータが「cBX_MDISW2(00000010B)」未満であるという結果が得られた場合にはフラグレジスタFのキャリーフラグ(図11参照)に「1」がセットされ、「RLA」命令の実行時に、Aレジスタのビット0にフラグレジスタFのキャリーフラグの「1」が格納される。一方、ソースコード「CP cBX_MDISW2」を実行した結果、前回のメダルセンサ入力状態を示す1バイトのデータが「cBX_MDISW2(00000010B)」以上であるという結果が得られた場合にはフラグレジスタFのキャリーフラグ(図11参照)に「0」がセットされ、「RLA」命令の実行時により、Aレジスタのビット0にフラグレジスタFのキャリーフラグの「0」が格納される。   If the result of executing the source code “CP cBX_MDISW2” indicates that the 1-byte data indicating the previous medal sensor input state is less than “cBX_MDISW2 (00000010B)”, the carry flag of the flag register F is obtained. (See FIG. 11) is set to "1", and when the "RLA" instruction is executed, "1" of the carry flag of the flag register F is stored in bit 0 of the A register. On the other hand, if the result of executing the source code “CP cBX_MDISW2” indicates that the 1-byte data indicating the previous medal sensor input state is “cBX_MDISW2 (00000010B)” or more, the carry flag in the flag register F is obtained. “0” is set in (see FIG. 11), and “0” of the carry flag of the flag register F is stored in bit 0 of the A register by execution of the “RLA” instruction.

それゆえ、例えば、前回のメダルセンサ入力状態を示す1バイトのデータが「00000000B(メダル通過前又は通過後(通過時)の状態)」(<「cBX_MDISW2」)であれば、「RLA」命令の実行により、「00000001B」が生成され、前回のメダルセンサ入力状態を示す1バイトのデータが「00000001B(メダル通過開始時の状態)」(<「cBX_MDISW2」)であれば、「RLA」命令の実行により、「00000011B」が生成される。一方、例えば、前回のメダルセンサ入力状態を示す1バイトのデータが「00000011B(メダル通過中の状態)」(>「cBX_MDISW2」)であれば、「RLA」命令の実行により、「00000110B」が生成され、前回のメダルセンサ入力状態を示す1バイトのデータが「00000010B(メダル通過完了直前の状態)」(=「cBX_MDISW2」)であれば、「RLA」命令の実行により、「00000100B」が生成される。   Therefore, for example, if the one-byte data indicating the previous medal sensor input state is “00000000B (state before or after (passing) medal passing)” (<“cBX_MDISW2”), the “RLA” instruction is executed. By the execution, “00000001B” is generated. If the one-byte data indicating the previous medal sensor input state is “00000001B (state at the start of medal passing)” (<“cBX_MDISW2”), the “RLA” instruction is executed. Generates “00000011B”. On the other hand, for example, if the one-byte data indicating the previous medal sensor input state is “00000011B (medal passing state)” (> “cBX_MDISW2”), “00000110B” is generated by executing the “RLA” instruction. If the one-byte data indicating the previous medal sensor input state is “00000010B (state immediately before medal passing is completed)” (= “cBX_MDISW2”), “00000100B” is generated by executing the “RLA” instruction. You.

次いで、ソースコード「AND cBX_MDINSW」が実行されると、「RLA」命令の実行により生成された1バイトデータ(Aレジスタの格納データ)が、1バイトのデータ「cBX_MDINSW」と論理積され、メダルセンサ入力状態の正常変化値が算出される。なお、1バイトのデータ「cBX_MDISW」は、本実施形態では「00000011B」である。それゆえ、ソースコード「AND cBX_MDINSW」が実行されれば、Aレジスタの格納データ中のビット0及びビット1のデータだけがマスクされ、その他のビットデータが「0」になる。   Next, when the source code “AND cBX_MDINSW” is executed, 1-byte data (stored data in the A register) generated by execution of the “RLA” instruction is logically ANDed with 1-byte data “cBX_MDINSW”, and the medal sensor is executed. A normal change value of the input state is calculated. The one-byte data “cBX_MDISW” is “00000011B” in the present embodiment. Therefore, if the source code “AND cBX_MDINSW” is executed, only the data of bit 0 and bit 1 in the data stored in the A register are masked, and the other bit data becomes “0”.

その結果、例えば、前回のメダルセンサ入力状態を示す1バイトのデータが「00000000B(メダル通過前の状態)」であれば、メダルセンサ入力状態の正常変化値として「00000001B(メダル通過開始時の状態)」が生成され、前回のメダルセンサ入力状態を示す1バイトのデータが「00000001B(メダル通過開始時の状態)」であれば、メダルセンサ入力状態の正常変化値として「00000011B(メダル通過中の状態)」が生成される。一方、例えば、前回のメダルセンサ入力状態を示す1バイトのデータが「00000011B(メダル通過中の状態)」であれば、メダルセンサ入力状態の正常変化値として「00000010B(メダル通過完了直前の状態)」が生成され、前回のメダルセンサ入力状態を示す1バイトのデータが「00000010B」(メダル通過完了直前の状態)であれば、メダルセンサ入力状態の正常変化値として「00000000B(メダル通過後(通過時)の状態)」が生成される。   As a result, for example, if the one-byte data indicating the previous medal sensor input state is “00000000B (state before medal passing)”, the normal change value of the medal sensor input state is “00000001B (state at the start of medal passing). )) Is generated, and if the one-byte data indicating the previous medal sensor input state is “00000001B (state at the start of medal passing)”, the normal change value of the medal sensor input state is “00000011B (medal passing state). State) is generated. On the other hand, for example, if the one-byte data indicating the previous medal sensor input state is “00000011B (medal passing state)”, the normal change value of the medal sensor input state is “00000010B (state immediately before medal passing completion). Is generated, and if the one-byte data indicating the previous medal sensor input state is “00000010B” (the state immediately before the completion of the medal passing), “00000000B (after the medal passing (passing) State)) is generated.

上述のようにして、メダルセンサ入力状態の変化態様の検知処理をテーブル参照処理から演算処理に変更することにより、メインROM102のテーブル格納領域の空き容量を増やすことができるとともに、プログラムの容量増を最小限に抑えることができる。それゆえ、上述した手法を採用することにより、メダル投入センサ状態の検知処理を効率化することができるとともに、メインROM102において増えた空き容量を活用して、遊技性を高めることが可能となる。   As described above, by changing the process of detecting the change state of the medal sensor input state from the table reference process to the calculation process, the free space of the table storage area of the main ROM 102 can be increased, and the program capacity can be increased. Can be minimized. Therefore, by employing the above-described method, the efficiency of the process of detecting the state of the medal insertion sensor can be improved, and the increased vacant space in the main ROM 102 can be used to enhance the playability.

[エラー処理]
次に、図89及び図90を参照して、例えば、メダル投入チェック処理(図87参照)中のS262で行うエラー処理について説明する。図89は、エラー処理の手順を示すフローチャートであり、図90は、エラー処理のソースプログラム上で、実際に参照されるエラーテーブルの構成の一例を示す図である。
[Error processing]
Next, with reference to FIGS. 89 and 90, for example, an error process performed in S262 during the medal insertion check process (see FIG. 87) will be described. FIG. 89 is a flowchart showing the procedure of error processing, and FIG. 90 is a diagram showing an example of the configuration of an error table that is actually referred to on a source program for error processing.

なお、図90に示すエラーテーブルでは、エラー要因の種別を示すポートのオン/オフ状態を表す1バイトデータ(図90中の例えばアドレス「dERR_HE」に格納されている1バイトデータ等)毎に、エラー表示データ(図90中の例えばアドレス「dERR_HE+1」及び「dERR_HE+2」に格納されている1バイトデータ等)が規定される。このエラー表示データは、情報表示器6に含まれる2桁の7セグLED(払出枚数表示用及びエラー表示用兼用)に出力される。   In the error table shown in FIG. 90, for each 1-byte data indicating the on / off state of the port indicating the type of the error factor (for example, 1-byte data stored in the address “dERR_HE” in FIG. 90), Error display data (for example, 1-byte data stored at addresses “dERR_HE + 1” and “dERR_HE + 2” in FIG. 90) is defined. The error display data is output to a 2-digit 7-segment LED (for both payout number display and error display) included in the information display 6.

まず、メインCPU101は、メダルソレノイドのオフ処理を行う(S271)。具体的には、メインCPU101は、セレクタ66(図7参照)のソレノイドの駆動を停止する。次いで、メインCPU101は、メダルの払出枚数表示データの退避処理を行う(S272)。   First, the main CPU 101 performs a process of turning off the medal solenoid (S271). Specifically, the main CPU 101 stops driving the solenoid of the selector 66 (see FIG. 7). Next, the main CPU 101 performs evacuation processing of the medal payout number display data (S272).

次いで、メインCPU101は、エラーテーブルのセット処理を行う(S273)。この処理により、図90に示すエラーテーブルの先頭アドレスがソースプログラム上にセットされる。   Next, the main CPU 101 performs an error table setting process (S273). By this processing, the head address of the error table shown in FIG. 90 is set on the source program.

次いで、メインCPU101は、エラー要因を取得する(S274)。なお、この処理で取得されるエラー要因は、現在処理中のエラー処理を読み出した処理に応じて変化する。なお、本実施形態で対象とするエラー要因としては、図90に示すように、「ホッパーエンプティエラー」、「ホッパージャムエラー」、「投入メダル通過カウントエラー」、「投入メダル通過チェックエラー」、「投入メダル通過チェックエラー」、「投入メダル通過時間エラー」、「投入メダル逆行エラー」、「投入メダル補助収納庫満杯エラー」、「イリーガルヒットエラー」が規定される。例えば、メダル投入チェック処理中のS258の処理後にエラー処理が読み出された場合には、この処理において、エラー要因として図90中の「投入メダル逆行エラー(Cr)」が取得される。また、例えば、メダル投入チェック処理中のS261の処理後にエラー処理が読み出された場合には、この処理において、エラー要因として図90中の「投入メダル通過時間エラー(CE)」が取得される。   Next, the main CPU 101 acquires an error factor (S274). Note that the error factor obtained in this process changes according to the process of reading the error process currently being processed. As shown in FIG. 90, the error factors targeted in this embodiment are “hopper empty error”, “hopper jam error”, “inserted medal passing count error”, “inserted medal passing check error”, “ An inserted medal passing check error, an inserted medal passing time error, an inserted medal reverse error, an inserted medal auxiliary storage full error, and an illegal hit error are defined. For example, if the error processing is read out after the processing of S258 during the medal insertion check processing, in this processing, “inserted medal backward error (Cr)” in FIG. 90 is acquired as an error factor. Further, for example, when the error processing is read out after the processing of S261 during the medal insertion check processing, in this processing, “inserted medal passing time error (CE)” in FIG. 90 is acquired as an error factor. .

次いで、メインCPU101は、エラーテーブルとエラー要因とから、エラー表示データを取得する(S275)。例えば、エラー要因が「投入メダル逆行エラー(Cr)」である場合、この処理において、2桁の7セグLEDのうち、上位桁の7セグLEDに出力するエラー表示データとして、図90に示すエラーテーブル中のアドレス「dERR_CR+1」に格納されている1バイトデータ「01001110B」が取得され、下位桁の7セグLEDに出力するエラー表示データとして、アドレス「dERR_CR+2」に格納されている1バイトデータ「00001001B」が取得される。この場合、2桁の7セグLEDには、「Cr」の2文字がエラー情報として表示される。   Next, the main CPU 101 acquires error display data from the error table and the error cause (S275). For example, when the error factor is “insertion medal backward error (Cr)”, in this processing, the error display data shown in FIG. 90 is output as error display data to be output to the upper 7-segment LED of the 2-digit 7-segment LED. The 1-byte data “001001110B” stored at the address “dERR_CR + 1” in the table is acquired, and the 1-byte data “0000001001B” stored at the address “dERR_CR + 2” is displayed as error display data to be output to the lower 7-segment LED. Is obtained. In this case, two characters “Cr” are displayed as error information on the 2-digit 7-segment LED.

次いで、メインCPU101は、エラーコマンド(発生)生成格納処理を行う(S276)。この処理では、メインCPU101は、副制御回路200に送信する、エラー発生時のエラーコマンドのデータを生成し、該コマンドデータをメインRAM103に設けられた通信データ格納領域(図75B参照)に保存する。通信データ格納領域に保存されたエラー発生時のエラーコマンドは、後述の図158で説明する割込処理内の通信データ送信処理により、主制御回路90から副制御回路200に送信される。なお、エラー発生時のエラーコマンドには、エラー発生を示すパラメータを含んで構成される。   Next, the main CPU 101 performs an error command (occurrence) generation and storage process (S276). In this process, the main CPU 101 generates error command data to be transmitted to the sub control circuit 200 when an error occurs, and stores the command data in a communication data storage area (see FIG. 75B) provided in the main RAM 103. . The error command stored in the communication data storage area when an error occurs is transmitted from the main control circuit 90 to the sub control circuit 200 by a communication data transmission process in an interrupt process described later with reference to FIG. The error command at the time of occurrence of an error includes a parameter indicating the occurrence of the error.

次いで、メインCPU101は、1割込時間(1.1172ms)の待機処理を行う(S277)。次いで、メインCPU101は、エラーが解除されたか否かを判別する(S278)。   Next, the main CPU 101 performs a standby process for one interruption time (1.1172 ms) (S277). Next, the main CPU 101 determines whether or not the error has been cleared (S278).

S278において、メインCPU101が、エラーが解除されていないと判別したとき(S278がNO判定の場合)、メインCPU101は、処理をS277の処理に戻し、S277以降の処理を繰り返す。   In S278, when the main CPU 101 determines that the error has not been cleared (NO in S278), the main CPU 101 returns the processing to S277, and repeats the processing from S277.

一方、S278において、メインCPU101が、エラーが解除されたと判別したとき(S278がYES判定の場合)、メインCPU101は、エラー要因のクリア処理を行う(S279)。なお、この処理は、メインRAM103の規定外作業領域で行われる。次いで、メインCPU101は、S272で退避させたメダルの払出枚数表示データの復帰処理を行う(S280)。   On the other hand, in S278, when the main CPU 101 determines that the error has been cleared (if S278 is YES), the main CPU 101 performs an error factor clearing process (S279). This process is performed in a non-defined work area of the main RAM 103. Next, the main CPU 101 performs a process of restoring the payout number display data of the medals saved in S272 (S280).

次いで、メインCPU101は、エラーコマンド(解除)生成格納処理を行う(S281)。この処理では、メインCPU101は、副制御回路200に送信する、エラー解除時のエラーコマンドのデータを生成し、該コマンドデータをメインRAM103に設けられた通信データ格納領域(図75B参照)に保存する。通信データ格納領域に保存されたエラー解除時のエラーコマンドは、後述の図158で説明する割込処理内の通信データ送信処理により、主制御回路90から副制御回路200に送信される。なお、エラー解除時のエラーコマンドには、エラー解除を示すパラメータを含んで構成される。そして、S281の処理後、メインCPU101は、エラー処理を終了し、処理を例えばメダル投入チェック処理(図87参照)中のS253に移す。なお、エラー解除では、発生したエラー要因が解除され、リセットスイッチ76が押下されることにより、エラー状態が解除される。   Next, the main CPU 101 performs an error command (release) generation and storage process (S281). In this processing, the main CPU 101 generates data of an error command at the time of error cancellation to be transmitted to the sub control circuit 200, and stores the command data in a communication data storage area (see FIG. 75B) provided in the main RAM 103. . The error command at the time of error cancellation stored in the communication data storage area is transmitted from the main control circuit 90 to the sub control circuit 200 by a communication data transmission process in an interrupt process described later with reference to FIG. The error command at the time of error cancellation includes a parameter indicating error cancellation. Then, after the processing of S281, the main CPU 101 ends the error processing, and moves the processing to, for example, S253 in the medal insertion check processing (see FIG. 87). In the error release, the error factor that has occurred is released, and the error state is released by pressing the reset switch 76.

[乱数取得処理]
次に、図91を参照して、メインフロー(図82参照)中のS203で行う乱数取得処理について説明する。なお、図91は、乱数取得処理の手順を示すフローチャートである。
[Random number acquisition processing]
Next, the random number acquisition process performed in S203 in the main flow (see FIG. 82) will be described with reference to FIG. FIG. 91 is a flowchart illustrating the procedure of the random number acquisition process.

まず、メインCPU101は、乱数回路の乱数レジスタ0のハードラッチ乱数(0〜65535)を取得し、取得した乱数値を内部当籤役抽籤用の乱数値として、メインRAM103内の乱数値格納領域(不図示)に保存する(S291)。   First, the main CPU 101 acquires a hard latch random number (0 to 65535) in the random number register 0 of the random number circuit, and uses the acquired random number value as a random number value for internal winning combination lottery in the random number value storage area (non- (S291).

次いで、メインCPU101は、乱数回路の乱数レジスタ1〜7のソフトラッチ乱数(0〜65535:ART関連の抽籤処理で用いられる演出用乱数値、0〜255:1バイト抽籤処理で乱数値)を生成するためのソフトラッチ乱数取得レジスタのセット処理を行う(S292)。次いで、メインCPU101は、ソフトラッチ乱数の取得個数(例えば、7)をセットする(S293)。   Next, the main CPU 101 generates soft latch random numbers (0 to 65535: random number value for effect used in ART-related lottery processing, 0 to 255: random number value in 1-byte lottery processing) of the random number registers 1 to 7 of the random number circuit. A soft latch random number acquisition register is set to perform the setting (S292). Next, the main CPU 101 sets the number of acquired soft latch random numbers (for example, 7) (S293).

次いで、メインCPU101は、取得個数分のソフトラッチ乱数を一括で取得し、取得個数分のソフトラッチ乱数を乱数値格納領域に保存する(S294)。なお、この際、乱数回路110の乱数レジスタ1から取得されるソフトラッチ乱数(演出用乱数値、2バイト乱数値)は、乱数値格納領域内において、乱数回路の乱数レジスタ0から取得されるハードラッチ乱数(内部当籤役抽籤用の乱数値)が格納された領域とは異なる領域に保存される。そして、S294の処理後、メインCPU101は、乱数取得処理を終了し、処理をメインフロー(図82参照)のS204に移す。なお、本実施形態では、4つの2バイト乱数と、4つの1バイト乱数を格納するために、メインRAM103に12バイトの格納領域が乱数格納領域として割り当てられている。   Next, the main CPU 101 collectively acquires the acquired number of soft latch random numbers and stores the acquired number of soft latch random numbers in the random number value storage area (S294). At this time, the soft latch random number (production random number value, 2-byte random number value) obtained from the random number register 1 of the random number circuit 110 is stored in the random number value storage area in the hardware random number register 0 of the random number circuit. The latch random number (the random number value for internal winning combination lottery) is stored in an area different from the area where the random number is stored. Then, after the process of S294, the main CPU 101 ends the random number acquisition process, and moves the process to S204 of the main flow (see FIG. 82). In the present embodiment, a 12-byte storage area is allocated to the main RAM 103 as a random number storage area in order to store four 2-byte random numbers and four 1-byte random numbers.

[内部抽籤処理]
次に、図92〜図96を参照して、メインフロー(図82参照)中のS204で行う内部抽籤処理について説明する。なお、図92は、内部抽籤処理の手順を示すフローチャートであり、図93Aは、内部抽籤処理中のS302〜S305の処理を実行するためのソースプログラムの一例を示す図であり、図93Bは、内部抽籤処理中のS308〜S309の処理を実行するためのソースプログラムの一例を示す図である。
[Internal lottery processing]
Next, an internal lottery process performed in S204 in the main flow (see FIG. 82) will be described with reference to FIGS. FIG. 92 is a flowchart showing the procedure of the internal lottery process. FIG. 93A is a diagram showing an example of a source program for executing the processes of S302 to S305 during the internal lottery process. It is a figure showing an example of a source program for performing processing of S308-S309 during internal lottery processing.

また、図94は、内部抽籤処理のソースプログラム上で、実際に参照される内部抽籤テーブル(一般遊技中用)の構成の一例を示す図であり、図95は、内部抽籤処理のソースプログラム上で、実際に参照されるRT状態別抽籤値選択テーブルの構成の一例を示す図である。さらに、図96は、内部抽籤処理のソースプログラム上で、実際に参照される、内部抽籤値テーブル選択テーブル、1バイト内部抽籤値テーブル、2バイト内部抽籤値テーブル、1バイト設定別内部抽籤値テーブル及び2バイト設定別内部抽籤値テーブルの構成の一例を示す図である。なお、本実施形態では、RB(BB)中用の内部抽籤テーブルも設けられているが、ここでは、内部抽籤処理のソースプログラム上で参照されるRB中用の内部抽籤テーブルの構成の図示は省略する。   FIG. 94 is a diagram illustrating an example of the configuration of an internal lottery table (for a general game) that is actually referred to on the source program of the internal lottery process. FIG. 9 is a diagram showing an example of the configuration of a RT state-based lottery value selection table that is actually referred to. Further, FIG. 96 shows an internal lottery value table selection table, a 1-byte internal lottery value table, a 2-byte internal lottery value table, and an internal lottery value table for each 1-byte setting, which are actually referred to on the source program of the internal lottery processing. FIG. 14 is a diagram showing an example of the configuration of an internal lottery value table for each of two-byte settings. In this embodiment, an internal lottery table for RB (BB) is also provided. However, here, the configuration of the internal lottery table for RB referred to on the source program of the internal lottery process is illustrated. Omitted.

まず、メインCPU101は、設定値・メダル投入枚数チェック処理を行う(S301)。この処理では、メインCPU101は、現遊技の設定値(1〜6のいずれか)及びメダル投入枚数(本実施形態では3枚)のチェック処理を行う。   First, the main CPU 101 performs a setting value / medal insertion number check process (S301). In this process, the main CPU 101 performs a process of checking the set value of the current game (any one of 1 to 6) and the number of inserted medals (three in the present embodiment).

次いで、メインCPU101は、一般遊技中用の内部抽籤テーブル及び抽籤回数(本実施形態では53回)をセットする(S302)。この処理では、図94に示す内部抽籤テーブル(一般遊技中用)中の「特賞当籤番号+小役当籤番号」の値(当り要求フラグステータス)がCレジスタにセットされ、「抽籤値選択テーブルor抽籤係数テーブル」の値(判定データ:アドレスに関するデータ)がAレジスタにセットされる。なお、当り要求フラグステータスは、図94に示すように、特賞当籤番号(「00H(はずれ)」、「01H(BB1)」、「02H(BB2)」:10進数で0、1、2)に「25H(16進数:10進数では37(後述の特賞番号))が乗算された値に、小役当籤番号(「00H」〜「24H」:10進数で0〜36)を加算した値である。   Next, the main CPU 101 sets an internal lottery table for a general game and the number of lotteries (53 in this embodiment) (S302). In this processing, the value (winning request flag status) of “special prize winning number + small win winning number” in the internal lottery table (for general gaming) shown in FIG. 94 is set in the C register, and the “lottery value selection table or The value of the lottery coefficient table (judgment data: data relating to the address) is set in the A register. As shown in FIG. 94, the winning request flag status is a special prize winning number ("00H (out)", "01H (BB1)", "02H (BB2)": decimal number 0, 1, 2). “25H (hexadecimal: decimal number 37 (special prize number described later)) is multiplied by the small winning combination number (“ 00H ”to“ 24H ”: decimal number 0 to 36). .

次いで、メインCPU101は、RB作動中であるか否かを判別する(S303)。S303において、メインCPU101が、RB作動中でないと判別したとき(S303がNO判定の場合)、メインCPU101は、後述のS305の処理を行う。   Next, the main CPU 101 determines whether or not the RB operation is being performed (S303). In S303, when the main CPU 101 determines that the RB operation is not being performed (NO in S303), the main CPU 101 performs the processing of S305 described later.

一方、S303において、メインCPU101が、RB作動中であると判別したとき(S303がYES判定の場合)、メインCPU101は、RB中用の内部抽籤テーブル及び抽籤回数(本実施形態では5回)をセットする(S304)。この処理では、S302でセットされた一般遊技中用の内部抽籤テーブル及び抽籤回数をRB中用の内部抽籤テーブル及び抽籤回数で上書きする。   On the other hand, in S303, when the main CPU 101 determines that the RB is in operation (if the determination in S303 is YES), the main CPU 101 determines the internal lottery table for the RB and the number of lotteries (five times in the present embodiment). It is set (S304). In this process, the internal lottery table and the number of times of lottery set in S302 are overwritten with the internal lottery table and the number of times of lottery set during RB.

S304の処理後又はS303がNO判定の場合、メインCPU101は、セットされている内部抽籤テーブルから抽籤対象役の判定データ(アドレスに関するデータ)を取得し、抽籤テーブルアドレスを更新する(S305)。   After the processing of S304 or when the determination of S303 is NO, the main CPU 101 acquires the determination data (data relating to the address) of the lottery target combination from the set internal lottery table, and updates the lottery table address (S305).

次いで、メインCPU101は、判定データがRT状態別データであるか否かを判別する(S306)。この処理では、メインCPU101は、現在取得されている抽籤対象役がRT状態に応じて抽籤値が変化する内部当籤役であるか否かを判別する。具体的には、メインCPU101は、現在取得されている抽籤対象役の判定データに規定されているアドレスが、図95に示すRT状態別抽籤値選択テーブル内のアドレスであるか否かを判別する。   Next, the main CPU 101 determines whether or not the determination data is RT state-specific data (S306). In this process, the main CPU 101 determines whether or not the currently acquired lottery target combination is an internal winning combination whose lottery value changes according to the RT state. Specifically, the main CPU 101 determines whether or not the address specified in the determination data of the currently acquired lottery target combination is an address in the RT state-based lottery value selection table shown in FIG. 95. .

例えば、図94の内部抽籤テーブルにおいて内部当籤役「F_チリリプ」に対応付けられている判定データ「(dRPPTR01−dRTRB_SEL)*2+001H」では、図95に示すRT状態別抽籤値選択テーブル内の内部当籤役「F_チリリプ」のアドレス「dRPPTR01」が規定されているので、内部当籤役「F_チリリプ」に対応付けられている判定データは、RT状態別データに対応する。それゆえ、現在取得されている抽籤対象役が内部当籤役「F_チリリプ」である場合には、S306の処理において、メインCPU101は、判定データがRT状態別データであると判定する。   For example, in the determination data “(dRPPTR01−dRTRB_SEL) * 2 + 001H” associated with the internal winning combination “F_Chililip” in the internal lottery table of FIG. 94, the internal winning in the RT state-based lottery value selection table shown in FIG. 95 is determined. Since the address “dRPPTR01” of the combination “F_Chililip” is defined, the determination data associated with the internal winning combination “F_Chililip” corresponds to the RT state-specific data. Therefore, when the currently acquired lottery target combination is the internal winning combination “F_Chililip”, in the process of S306, the main CPU 101 determines that the determination data is the RT state-specific data.

S306において、メインCPU101が、判定データがRT状態別データでないと判別したとき(S306がNO判定の場合)、メインCPU101は、後述のS308の処理を行う。一方、S306において、メインCPU101が、判定データがRT状態別データであると判別したとき(S306がYES判定の場合)、メインCPU101は、判定データに基づいて、図95に示すRT状態抽籤値選択テーブルから選択データを取得し、該取得した選択データを判定データにセットする(S307)。   In S306, when the main CPU 101 determines that the determination data is not RT state-specific data (NO in S306), the main CPU 101 performs the processing of S308 described later. On the other hand, in S306, when the main CPU 101 determines that the determination data is RT state-specific data (if S306 is YES), the main CPU 101 selects the RT state lottery value shown in FIG. 95 based on the determination data. The selection data is obtained from the table, and the obtained selection data is set as the determination data (S307).

S307の処理後又はS306がNO判定の場合、メインCPU101は、抽籤対象役の判定データが設定別データであるか否かを判別する(S308)。この処理では、メインCPU101は、現在取得されている抽籤対象役が、設定値に応じて抽籤値が変化する内部当籤役であるか否かを判別する。具体的には、メインCPU101は、現在取得されている抽籤対象役の判定データに規定されているアドレスが、図96に示す1バイト設定別内部抽籤値テーブル又は2バイト設定別内部抽籤値テーブル内のアドレスであるか否かを判別する。   After the processing of S307 or when the determination of S306 is NO, the main CPU 101 determines whether or not the determination data of the lottery target combination is the data according to the setting (S308). In this process, the main CPU 101 determines whether or not the currently acquired lottery target combination is an internal winning combination whose lottery value changes according to the set value. Specifically, the main CPU 101 determines that the address specified in the determination data of the currently acquired lottery target combination is within the 1-byte setting internal lottery value table or the 2-byte setting internal lottery value table shown in FIG. Is determined.

例えば、図94の内部抽籤テーブルにおいて内部当籤役「F_強チリ1」に対応付けられている判定データ「((dNMLB00F289−dPRB_DB_WV)/06H)*2+080H」では、図96に示す1バイト設定別内部抽籤値テーブル内の内部当籤役「F_強チリ1」のアドレス「dNMLB00F289」が規定されているので、内部当籤役「F_強チリ1」に対応付けられている判定データは、設定別データに対応する。それゆえ、現在取得されている抽籤対象役が内部当籤役「F_強チリ1」である場合には、S308の処理において、メインCPU101は、判定データが設定別データであると判定する。   For example, in the internal lottery table of FIG. 94, the determination data “((dNMLB00F289−dPRB_DB_WV) / 06H) * 2 + 080H” associated with the internal winning combination “F_Strong Chile 1” in the internal lottery table of FIG. Since the address “dNMLB00F289” of the internal winning combination “F_Strong Chile 1” in the lottery value table is defined, the determination data associated with the internal winning combination “F_Strong Chile 1” corresponds to the setting-specific data. I do. Therefore, when the currently obtained lottery target combination is the internal winning combination “F_strong dust 1”, in the process of S308, the main CPU 101 determines that the determination data is the setting-specific data.

S308において、メインCPU101が、判定データが設定別データでないと判別したとき(S308がNO判定の場合)、メインCPU101は、後述のS310の処理を行う。一方、S308において、メインCPU101が、判定データが設定別データであると判別したとき(S308がYES判定の場合)、メインCPU101は、判定データに設定値データ(0〜5にいずれか)を加算し、該加算した値を判定データにセットする(S309)。なお、この処理で判定データに加算される設定値データは、設定値に対応付けられたデータであるが、設定値そのものの値ではなく、設定値データ「0」〜「5」は、それぞれ「設定1」〜「設定6」に対応するデータである。   In S308, when the main CPU 101 determines that the determination data is not the setting-specific data (NO in S308), the main CPU 101 performs the process of S310 described later. On the other hand, when the main CPU 101 determines in S308 that the determination data is the setting-specific data (YES in S308), the main CPU 101 adds the set value data (any of 0 to 5) to the determination data. Then, the added value is set in the determination data (S309). The set value data added to the determination data in this process is data associated with the set value, but is not the value of the set value itself, and the set value data “0” to “5” are “ This is data corresponding to “Setting 1” to “Setting 6”.

S309の処理後又はS308がNO判定の場合、メインCPU101は、セットされている判定データ(アドレスデータ)に基づいて、抽籤対象役の抽籤値が格納された領域のアドレスを算出し、該アドレスに格納された抽籤値を取得する(S310)。   After the processing of S309 or when the determination of S308 is NO, the main CPU 101 calculates the address of the area in which the lottery value of the lottery target combination is stored based on the set determination data (address data), and The stored lottery value is obtained (S310).

S310の処理において、例えば、抽籤対象役が、その抽籤値がRT状態及び設定値の両方に依存しない内部当籤役「F_サボ2」である場合には、図96に示す1バイト内部抽籤値テーブルからアドレス「dNM_B00F26」に格納された抽籤値「128」が取得される。また、例えば、抽籤対象役が、その抽籤値がRT状態により変化する内部当籤役「F_RT3リプ_1st」であり、RT状態がRT2状態である場合には、図96に示す2バイト内部抽籤値テーブルからアドレス「dRT2B00F13456」に格納された抽籤値「1800」が取得される。   In the process of S310, for example, when the lottery target combination is the internal winning combination “F_SABO2” whose lottery value does not depend on both the RT state and the set value, the 1-byte internal lottery value table shown in FIG. , The lottery value “128” stored at the address “dNM_B00F26” is obtained. Also, for example, when the lottery target combination is an internal winning combination “F_RT3 lip_1st” whose lottery value changes according to the RT state and the RT state is the RT2 state, a 2-byte internal lottery value table shown in FIG. , The lottery value “1800” stored at the address “dRT2B00F13456” is obtained.

また、S310の処理において、例えば、抽籤対象役が、その抽籤値が設定値により変化する内部当籤役「F_強チリ1」である場合には、図96に示す1バイト設定別内部抽籤値テーブルに規定されている6種類の抽籤値「150(設定1),150(設定2),150(設定3),150(設定4),160(設定5),170(設定6)」の中から設定値に対応する抽籤値が取得される。この際、設定値に対応する抽籤値の取得は、判定データに設定値データを加算(S309の処理)して求められたアドレスを指定することにより取得される。それゆえ、例えば、抽籤対象役が「F_強チリ1」であり、設定値が「6」(設定値データが「5」)である場合には、アドレス「dNMLB00F289+5」に格納された抽籤値「170」が取得される。   In the process of S310, for example, if the lottery target combination is the internal lottery combination “F_Strong Chile 1” whose lottery value changes according to the set value, the internal lottery value table for each 1-byte setting shown in FIG. Out of the six types of lottery values “150 (setting 1), 150 (setting 2), 150 (setting 3), 150 (setting 4), 160 (setting 5), and 170 (setting 6)” defined in A lottery value corresponding to the set value is obtained. At this time, the lottery value corresponding to the setting value is obtained by adding the setting value data to the determination data (processing of S309) and specifying the address obtained. Therefore, for example, when the lottery target combination is “F_strong dust 1” and the set value is “6” (set value data is “5”), the lottery value “dNMLB00F289 + 5” stored in the address “dNMLB00F289 + 5” 170 "is obtained.

なお、本実施形態では、例えば内部当籤役「F_維持リプA」のように、その抽籤値がRT状態及び設定値の両方に依存する役の場合には、内部抽籤値テーブル及び設定別内部抽籤値テーブルの両方を参照して、抽籤値が取得される。   In the present embodiment, when the lottery value is a combination that depends on both the RT state and the set value, for example, as in the internal winning combination “F_maintenance lip A”, the internal lottery value table and the internal lottery for each setting are set. The lottery value is obtained by referring to both of the value tables.

次いで、メインCPU101は、乱数格納領域に格納された内部当籤役抽籤用の乱数値(0〜65535のいずれか)を取得する(S311)。   Next, the main CPU 101 acquires the random number value (any of 0 to 65535) for internal winning combination lottery stored in the random number storage area (S311).

次いで、メインCPU101は、抽籤実行処理を行う(S312)。この処理では、メインCPU101は、S310で取得された抽籤値に、S311で取得された乱数値を加算し、その加算結果を抽籤結果(抽籤対象役の当籤/非当籤)とする。なお、この抽籤実行処理において、抽籤値と乱数値との和が65535を超えた場合(オーバーフローした場合)、抽籤対象役が当籤した(抽籤対象役が内部当籤役として決定された)と判定される。   Next, the main CPU 101 performs a lottery execution process (S312). In this process, the main CPU 101 adds the random number value acquired in S311 to the lottery value acquired in S310, and sets the addition result as a lottery result (winning / non-winning of the lottery target combination). In the lottery execution process, when the sum of the lottery value and the random number value exceeds 65535 (in the case of overflow), it is determined that the lottery target combination has been won (the lottery target combination has been determined as an internal winning combination). You.

次いで、メインCPU101は、乱数値に抽籤値を加算した値(抽籤実行後の乱数値)を新たな乱数値として、乱数格納領域に保存する(S313)。次いで、メインCPU101は、抽籤実行処理で当籤したか否か(オーバーフローが発生したか否か)を判別する(S314)。   Next, the main CPU 101 stores the value obtained by adding the random number value to the random number value (the random number value after the execution of the random determination) as a new random number value in the random number storage area (S313). Next, the main CPU 101 determines whether or not the lottery has been won in the lottery execution process (whether or not an overflow has occurred) (S314).

S314において、メインCPU101が、抽籤実行処理で当籤したと判別したとき(S314がYES判定の場合)、メインCPU101は、内部抽籤テーブルを参照して当籤した内部当籤役に対応する当り要求フラグステータス(「特賞当籤番号+小役当籤番号」の値)を取得する(S315)。例えば、一般遊技中において、抽籤対象役が「F_確チリリプ」であるときの抽籤実行処理で当籤した場合、S315の処理では、当り要求フラグステータス「(00H*25H)+02H」(特賞当籤番号=0、小役当籤番号=2)が取得される。そして、S315の処理後、メインCPU101は、内部抽籤処理を終了し、処理をメインフロー(図82参照)のS205に移す。   In S314, when the main CPU 101 determines that the lottery execution process has been won (if S314 is YES), the main CPU 101 refers to the internal lottery table to determine the winning request flag status (corresponding to the internal winning combination that has been won) (step S314). The value of “special prize winning number + small winning combination number” is acquired (S315). For example, during a general game, if the lottery target combination is “F_Surely Lip” and the lottery execution process is won, in the process of S315, the hit request flag status “(00H * 25H) + 02H” (special prize winning number = 0, small win number = 2) is obtained. Then, after the processing of S315, the main CPU 101 ends the internal lottery processing, and moves the processing to S205 of the main flow (see FIG. 82).

一方、S314において、メインCPU101が、抽籤実行処理で当籤していないと判別したとき(S314がNO判定の場合)、メインCPU101は、内部抽籤テーブルにおいて抽籤対象役を次の役に更新し、抽籤回数を1減算する(S316)。次いで、メインCPU101は、減算後の抽籤回数が「0」であるか否かを判別する(S317)。   On the other hand, in S314, when the main CPU 101 determines that the lottery has not been won in the lottery execution process (if S314 is NO), the main CPU 101 updates the lottery target role to the next role in the internal lottery table, and performs the lottery. The number of times is subtracted by 1 (S316). Next, the main CPU 101 determines whether or not the number of lotteries after the subtraction is “0” (S317).

S317において、メインCPU101が、減算後の抽籤回数が「0」でないと判別したとき(S317がNO判定の場合)、メインCPU101は、処理をS305の処理に戻し、S305以降の処理を繰り返す。   In S317, when the main CPU 101 determines that the number of lotteries after the subtraction is not “0” (if S317 is NO), the main CPU 101 returns the processing to the processing of S305, and repeats the processing from S305.

一方、S317において、メインCPU101が、減算後の抽籤回数が「0」であると判別したとき(S317がYES判定の場合)、すなわち、内部当籤役が「はずれ」である場合、メインCPU101は、ハズレステータスをセットする(S318)。なお、「ハズレステータス」は、特賞当籤番号及び小役当籤番号のいずれもが「0」となる当り要求フラグステータスに対応する。そして、S318の処理後、メインCPU101は、内部抽籤処理を終了し、処理をメインフロー(図82参照)のS205に移す。   On the other hand, in S317, when the main CPU 101 determines that the number of lotteries after the subtraction is “0” (if S317 is YES), that is, when the internal winning combination is “out”, the main CPU 101 The losing status is set (S318). The “losing status” corresponds to a hit request flag status in which both the special winning number and the small winning number are “0”. Then, after the processing of S318, the main CPU 101 ends the internal lottery processing, and moves the processing to S205 of the main flow (see FIG. 82).

本実施形態では、上述のようにして内部抽籤処理が行われる。なお、上述した内部抽籤処理中のS302〜S305の処理は、メインCPU101が、図93Aのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中でも、S305の判定データの取得処理は、図93A中のソースコード「LDIN AC,(HL)」により実行される。   In the present embodiment, the internal lottery process is performed as described above. Note that the processing of S302 to S305 during the internal lottery processing described above is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 93A. Among them, the acquisition processing of the determination data in S305 is executed by the source code “LDIN AC, (HL)” in FIG. 93A.

ソースプログラム上において、例えば、ソースコード「LDIN ss,(HL)」が実行されると、HLレジスタ(ペアレジスタ)にセットされたアドレス及び該アドレスに「1」を加算したアドレスで指定されるメモリの内容(データ)が、ss(BC、DE、AC、AE又はBD)ペアレジスタにロードされるとともに、HLレジスタにセットされているアドレスが+2更新(2加算)される。それゆえ、図93A中のソースコード「LDIN AC,(HL)」が実行されると、HLレジスタ(ペアレジスタ)にセットされたアドレス及び該アドレスに1加算したアドレスで指定されるメモリの内容(データ)が、ACレジスタにロードされるとともに、HLレジスタにセットされているアドレスが+2更新(2加算)される。なお、S305の判定データの取得処理では、上述のように、この「LDIN」命令(所定の読み出し命令)により、Aレジスタに、判定データ(「抽籤値選択テーブルor抽籤係数テーブル」の値)が格納され、Cレジスタに当り要求フラグステータス(「特賞当籤番号+小役当籤番号」の値)が格納される。   For example, when the source code “LDIN ss, (HL)” is executed on the source program, the memory specified by the address set in the HL register (pair register) and the address obtained by adding “1” to the address Is loaded into the ss (BC, DE, AC, AE, or BD) pair register, and the address set in the HL register is updated by +2 (addition of 2). Therefore, when the source code “LDIN AC, (HL)” in FIG. 93A is executed, the contents of the memory specified by the address set in the HL register (pair register) and the address obtained by adding 1 to the address ( ) Is loaded into the AC register, and the address set in the HL register is updated by +2 (addition of 2). In the determination data acquisition process in S305, as described above, the determination data (the value of the "lottery value selection table or the random determination coefficient table") is stored in the A register by the "LDIN" instruction (the predetermined read instruction). The hit request flag status (the value of “special prize winning number + small win winning number”) is stored in the C register.

上述のように、内部抽籤処理中のS305の判定データの取得処理では、一つの命令コード(「LDIN」命令)により、データのロード処理及びアドレスの更新処理の両方を行うことができる。この場合、ソースプログラム上において、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   As described above, in the acquisition processing of the determination data in S305 during the internal lottery processing, both the data loading processing and the address updating processing can be performed by one instruction code (“LDIN” instruction). In this case, the instruction code relating to the address setting can be omitted from the source program, and the capacity of the source program (the used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

また、上述した内部抽籤処理中のS308及びS309の処理は、メインCPU101が、図93Bのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、S309の設定値データ(0〜5のいずれか)の加算処理は、メインCPU101が図93B中のソースコード「MUL A,6」及び「ADDQ A,(.LOW.wWAVENUM)」をこの順で実行することにより行われる。なお、「MUL」命令及び「ADDQ」命令はともに、メインCPU101専用命令コードであり、「ADDQ」命令は、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行うメインCPU101専用命令コードである。   Further, the processing of S308 and S309 during the above-described internal lottery processing is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 93B. Among them, in the addition processing of the set value data (any of 0 to 5) in S309, the main CPU 101 executes the source code “MUL A, 6” and “ADDQ A, (.LOW.wWAVENUM)” in FIG. 93B. It is performed by executing in this order. Note that both the “MUL” instruction and the “ADDQ” instruction are instruction codes dedicated to the main CPU 101, and the “ADDQ” instruction is an instruction code dedicated to the main CPU 101 for specifying an address using a Q register (extended register).

ソースプログラム上において、例えば、ソースコード「MUL A,n」が実行されると、Aレジスタの格納データと、1バイトの整数nとを乗算し、その乗算結果をAレジスタに格納する。それゆえ、図93B中のソースコード「MUL A,6」では、Aレジスタの内容(格納データ)に、1バイトの整数6が乗算され、その乗算結果がAレジスタに格納される。なお、この乗算処理は、マイクロプロセッサ91に含まれる演算回路107(図9参照)により実行される。すなわち、本実施形態のパチスロ1では、ソースプログラム上における乗算処理及び除算処理を実行するための演算専用回路(演算回路107)が設けられているので、乗算処理及び除算処理の効率化を図ることができる。   For example, when the source code “MUL A, n” is executed on the source program, the data stored in the A register is multiplied by a 1-byte integer n, and the multiplication result is stored in the A register. Therefore, in the source code “MUL A, 6” in FIG. 93B, the contents (storage data) of the A register are multiplied by the 1-byte integer 6, and the multiplication result is stored in the A register. This multiplication process is executed by the arithmetic circuit 107 (see FIG. 9) included in the microprocessor 91. That is, the pachislo 1 of the present embodiment is provided with a dedicated operation circuit (arithmetic circuit 107) for executing the multiplication processing and the division processing on the source program, so that the efficiency of the multiplication processing and the division processing is improved. Can be.

また、ソースプログラム上において、例えば、ソースコード「ADDQ r,(k)」が実行されると、Qレジスタの格納データ(上位側アドレス値)及び1バイトの整数k(直値:下位側アドレス値)で指定されたアドレスのメモリの内容(格納データ)に、rレジスタ(A、B、C、D、E、H又はLレジスタ)の格納データが加算され、該加算結果がrレジスタに格納される。それゆえ、図93B中のソースコード「ADDQ A,(.LOW.wWAVENUM)」が実行されると、Qレジスタの格納データ及び1バイトの整数値「.LOW.wWAVENUM」で指定されたアドレスのメモリの内容(設定値データ)にAレジスタの内容(格納データ)が加算され、該加算結果がAレジスタに格納される。   Further, for example, when the source code “ADDQ r, (k)” is executed on the source program, the data stored in the Q register (upper address value) and the 1-byte integer k (direct value: lower address value) ) Is added to the contents (stored data) of the memory at the address specified by the register (A, B, C, D, E, H or L register), and the result of the addition is stored in the r register. You. Therefore, when the source code "ADDQ A, (.LOW.wWAVENUM)" in FIG. 93B is executed, the data stored in the Q register and the memory at the address specified by the 1-byte integer value ".LOW.wWAVENUM" Is added to the content (set value data) of the A register, and the result of the addition is stored in the A register.

すなわち、図93Bに示す例では、S309の設定値の加算処理において、抽籤テーブル選択用相対値に係数「6」を乗算して、その乗算値に設定値データを加算することにより、抽籤対象役の抽籤値が格納された抽籤テーブルのアドレスを算出している。   That is, in the example shown in FIG. 93B, in the addition processing of the set value in S309, the lottery table selection relative value is multiplied by the coefficient “6”, and the multiplied value is added to the set value data, thereby obtaining the lottery target combination. The address of the lottery table storing the lottery value is calculated.

上述のように、本実施形態では、内部抽籤処理において、Qレジスタ(拡張レジスタ)を用いたメインCPU101専用命令コード(「ADDQ」命令)が用いられており、この命令コードを用いれば、直値により、メインROM102、メインRAM103やメモリーマップI/Oにアクセスすることができる。それゆえ、内部抽籤処理のソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   As described above, in the present embodiment, in the internal lottery processing, the instruction code (“ADDQ” instruction) dedicated to the main CPU 101 using the Q register (extended register) is used. Thereby, the main ROM 102, the main RAM 103, and the memory map I / O can be accessed. Therefore, in the source program of the internal lottery process, the instruction related to the address setting can be omitted, and the capacity of the source program (the used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[図柄設定処理]
次に、図97〜図100を参照して、メインフロー(図82参照)中のS205で行う図柄設定処理について説明する。
[Symbol setting processing]
Next, the symbol setting process performed in S205 in the main flow (see FIG. 82) will be described with reference to FIGS.

図97は、図柄設定処理の手順を示すフローチャートである。図98は、特賞(ボーナス)当籤番号及び小役当籤番号と、内部当籤役との対応表である。なお、図98では、「はずれ(00)」に対応する特賞当籤番号及び小役当籤番号の図示は省略している。また、図99は、図柄設定処理中のS324〜S330の処理を実行するためのソースプログラムの一例を示す図であり、図100は、図柄設定処理のソースプログラム上で、実際に参照される当り要求フラグテーブル(フラグデータテーブル、当籤フラグテーブルデータ)の構成の一例を示す図である。   FIG. 97 is a flowchart showing the procedure of the symbol setting process. FIG. 98 is a correspondence table of a special prize (bonus) winning number and a small winning combination number and an internal winning combination. In FIG. 98, the illustration of the special prize winning number and the small winning combination number corresponding to “losing (00)” is omitted. FIG. 99 is a diagram showing an example of a source program for executing the processing of S324 to S330 during the symbol setting process. FIG. It is a figure showing an example of composition of a request flag table (flag data table, winning flag table data).

まず、メインCPU101は、内部抽籤処理で取得された当り要求フラグステータスに基づいて、特賞当籤番号及び小役当籤番号を抽出し、該抽出された特賞当籤番号及び小役当籤番号をメインRAM103内の当籤番号格納領域(不図示)に保存する(S321)。   First, the main CPU 101 extracts a special prize winning number and a small winning combination number based on the hit request flag status acquired in the internal lottery process, and stores the extracted special prize winning number and small combining winning number in the main RAM 103. It is stored in a winning number storage area (not shown) (S321).

本実施形態では、図98に示すように、特賞(ボーナス)当籤番号「1」及び「2」には、それぞれ、内部当籤役「F_BB1」及び「F_BB2」が対応付けられている。また、小役当籤番号「1」〜「36」には、それぞれ、内部当籤役「F_チリリプ」〜「F_RB役4」が対応付けられている。そして、図94で説明したように、当り要求フラグステータスの値は、特賞当籤番号に特賞番号(本実施形態では「37(16進数では25H)」)を乗算した値に、小役当籤番号を加算した値である。それゆえ、S321の処理において、当り要求フラグステータスの値から特賞当籤番号及び小役当籤番号を抽出するため、本実施形態では、メインCPU101は、当り要求フラグステータスの値を特賞番号(「37」)で除算する。その結果、除算処理により生成された、商の値が特賞当籤番号(10進数で0〜2のいずれか)となり、余りの値が小役当籤番号(10進数で0〜36のいずれか)となる。   In this embodiment, as shown in FIG. 98, the internal winning combinations “F_BB1” and “F_BB2” are associated with the special prize (bonus) winning numbers “1” and “2”, respectively. Further, the internal winning combinations “F_Chililip” to “F_RB combination 4” are respectively associated with the small winning combinations “1” to “36”. As described with reference to FIG. 94, the value of the hit request flag status is obtained by multiplying a special prize winning number by a special prize number (“37 (25H in hexadecimal)” in this embodiment) and a small combination winning number. This is the value added. Therefore, in the process of S321, in order to extract the special prize winning number and the small winning combination number from the value of the hit request flag status, in the present embodiment, the main CPU 101 sets the value of the hit request flag status to the special prize number (“37”). ). As a result, the value of the quotient generated by the division process becomes the special prize winning number (any of 0 to 2 in decimal), and the remaining value is the small winning number (any of 0 to 36 in decimal). Become.

次いで、メインCPU101は、抽出された小役当籤番号に基づいて、小役が当籤したか否かを判別する(S322)。この処理において、小役当籤番号が1〜36のいずれかである場合には、メインCPU101は、小役が当籤したと判定し、小役当籤番号が0である場合には、メインCPU101は、小役が当籤しなかったと判定する。   Next, the main CPU 101 determines whether or not the small combination has been won based on the extracted small combination winning number (S322). In this process, if the small combination winning number is one of 1 to 36, the main CPU 101 determines that the small combination has been won, and if the small combination winning number is 0, the main CPU 101 It is determined that the small combination has not been won.

S322において、メインCPU101が、小役が当籤していないと判別したとき(S322がNO判定の場合)、メインCPU101は、後述のS331の処理を行う。一方、S322において、メインCPU101が、小役が当籤したと判別したとき(S322がYES判定の場合)、メインCPU101は、小役当籤番号を減算結果の初期値としてセットする(S323)。   In S322, when the main CPU 101 determines that the small combination has not been won (if S322 is NO), the main CPU 101 performs the processing of S331 described later. On the other hand, in S322, when the main CPU 101 determines that the small win has been won (if S322 is YES), the main CPU 101 sets the small win win number as an initial value of the subtraction result (S323).

次いで、メインCPU101は、当り要求フラグテーブル(図100参照)をセットする(S324)。次いで、メインCPU101は、減算結果を1減算し、該減算結果を更新する(S325)。次いで、メインCPU101は、減算結果が「0」未満であるか否かを判別する(S326)。   Next, the main CPU 101 sets a hit request flag table (see FIG. 100) (S324). Next, the main CPU 101 subtracts 1 from the subtraction result and updates the subtraction result (S325). Next, the main CPU 101 determines whether or not the subtraction result is less than “0” (S326).

S326において、メインCPU101が、減算結果が「0」未満でないと判別したとき(S326がNO判定の場合)、メインCPU101は、ビット数算出処理を行う(S327)。なお、S327のビット数算出処理では、当り要求フラグテーブルに規定されている、小役当籤番号に対応する当り要求フラグデータの格納領域のブロック数を取得する。   In S326, when the main CPU 101 determines that the subtraction result is not less than “0” (if S326 is NO), the main CPU 101 performs a bit number calculation process (S327). In the bit number calculation processing in S327, the number of blocks in the storage area of the hit request flag data corresponding to the small winning combination number specified in the hit request flag table is obtained.

なお、本実施形態では、当り要求フラグ格納領域(内部当籤役格納領域)において、当り要求格納領域0〜7のブロックと、当り要求格納領域8〜11のブロックとが設けられている。それゆえ、S327のビット数算出処理で取得される当り要求フラグデータの格納領域のブロック数の最大値は「2」となる。例えば、内部当籤役が「F_確チリリプ」である場合には、当り要求フラグテーブル(図100参照)に示すように、当り要求格納領域0〜7のブロックに含まれる格納領域7と、当り要求格納領域8〜11のブロックに含まれる格納領域9にそれぞれ当り要求フラグデータが規定されているので、S327のビット数算出処理で取得される当り要求フラグデータの格納領域のブロック数は「2」となる。   In this embodiment, in the hit request flag storage area (internal winning combination storage area), blocks of hit request storage areas 0 to 7 and blocks of hit request storage areas 8 to 11 are provided. Therefore, the maximum value of the number of blocks in the storage area of the hit request flag data acquired in the bit number calculation processing of S327 is “2”. For example, when the internal winning combination is “F_Surely Lip”, as shown in the hit request flag table (see FIG. 100), the storage area 7 included in the blocks of the hit request storage areas 0 to 7 and the hit request Since the hit request flag data is defined in each of the storage areas 9 included in the blocks of the storage areas 8 to 11, the number of blocks of the hit request flag data storage area acquired in the bit number calculation process in S327 is “2”. Becomes

次いで、メインCPU101は、ビット数算出処理を行う(S328)。なお、S328のビット数算出処理では、当り要求フラグテーブル(図100参照)において規定されるブロック単位の当り要求フラグデータのバイト数を算出する。例えば、内部当籤役が「F_確チリリプ」である場合には、当り要求フラグテーブル(図100参照)に示すように格納領域7及び格納領域9ではともに1バイトの当り要求フラグデータが格納されるので、S328のビット数算出処理で取得されるブロック単位の当り要求フラグデータのバイト数は1バイトとなる。なお、図100に記載のテーブルにおいて、格納領域7に格納される当り要求フラグデータには「10000000B |01000000B」と記載されているが、これは、格納領域7に格納される当り要求フラグデータが「10000000B」又は(「|」は論理和の記号)「01000000B」であることを意味する。   Next, the main CPU 101 performs a bit number calculation process (S328). In the bit number calculation process of S328, the number of bytes of the hit request flag data per block specified in the hit request flag table (see FIG. 100) is calculated. For example, when the internal winning combination is “F_Surely Lip”, both the storage area 7 and the storage area 9 store 1-byte hit request flag data as shown in the hit request flag table (see FIG. 100). Therefore, the number of bytes of the request flag data per block obtained in the bit number calculation process in S328 is 1 byte. In the table shown in FIG. 100, the hit request flag data stored in the storage area 7 is described as “10000000B | 01000000B”. “10000000B” or (“|” is a logical sum symbol) means “0100000B”.

なお、上述したS325〜S328の処理は、小役当籤番号の回数だけ繰り返される。例えば、内部当籤役が「F_確チリリプ」(小役当籤番号が「2」)である場合には、上述したS325〜S328の処理は、2回繰り返される。また、S325〜S328の処理が複数回繰り返される場合には、S327及びS328のビット数算出処理でそれぞれ取得されるブロック数及びブロック単位の当り要求フラグデータのバイト数は、別の格納領域に保存される。また、上述したS325〜S328の処理により得られたブロック数及びブロック単位の当り要求フラグデータのバイト数は、当り要求フラグデータの格納先を指定する情報(オンビット情報)となる。   Note that the processing of S325 to S328 described above is repeated by the number of small combination winning numbers. For example, when the internal winning combination is "F_Surely Chill Lip" (the small winning combination number is "2"), the processing of S325 to S328 described above is repeated twice. When the processing of S325 to S328 is repeated a plurality of times, the number of blocks and the number of bytes of the hit request flag data per block obtained in the bit number calculation processing of S327 and S328 are stored in separate storage areas. Is done. Further, the number of blocks and the number of bytes of the hit request flag data per block obtained by the above-described processing of S325 to S328 serve as information (on-bit information) for specifying the storage location of the hit request flag data.

ここで再度、S326の処理に戻って、S326において、メインCPU101が、減算結果が「0」未満であると判別したとき(S326がYES判定の場合)、メインCPU101は、当り要求フラグ格納領域(内部当籤役格納領域)のセット処理を行う(S329)。この際、メインCPU101は、上述したS325〜S328の処理により得られたブロック数及びブロック単位の当り要求フラグデータのバイト数(オンビット情報)に基づいて、チェック(更新)対象となる当り要求フラグ格納領域のみをセットする。具体的には、チェック(更新)対象となる当り要求フラグ格納領域のアドレスをDEレジスタに格納する(図99参照)。   Here, returning to the process of S326 again, in S326, when the main CPU 101 determines that the subtraction result is less than “0” (if S326 is YES), the main CPU 101 returns to the hit request flag storage area ( The internal winning combination storage area is set (S329). At this time, the main CPU 101 determines the hit request flag to be checked (updated) based on the number of blocks obtained by the above-described processing of S325 to S328 and the number of bytes (on-bit information) of the hit request flag data in block units. Set only the storage area. Specifically, the address of the hit request flag storage area to be checked (updated) is stored in the DE register (see FIG. 99).

次いで、メインCPU101は、圧縮データ格納処理を行う(S330)。この処理では、メインCPU101は、主に、当り要求フラグデータをチェック(更新)対象となる当り要求フラグ格納領域内の所定の格納領域に転送(展開)する処理を行う。圧縮データ格納処理の詳細については、後述の図101を参照しながら後で説明する。   Next, the main CPU 101 performs a compressed data storage process (S330). In this process, the main CPU 101 mainly performs a process of transferring (developing) the hit request flag data to a predetermined storage area in the hit request flag storage area to be checked (updated). Details of the compressed data storage processing will be described later with reference to FIG.

S330の処理後又はS322がNO判定の場合、メインCPU101は、持越役格納領域(図31参照)を参照して、持越役があるか否かを判別する(S331)。S331において、メインCPU101が、持越役があると判別したとき(S331がYES判定の場合)、メインCPU101は、後述のS334の処理を行う。   After the process of S330 or when the determination of S322 is NO, the main CPU 101 refers to the carryover combination storage area (see FIG. 31) to determine whether there is a carryover combination (S331). In S331, when the main CPU 101 determines that there is a carryover combination (if S331 is YES), the main CPU 101 performs the process of S334 described later.

一方、S331において、メインCPU101が、持越役がないと判別したとき(S331がNO判定の場合)、メインCPU101は、S321の処理で抽出された特賞当籤番号に基づいて、ボーナス役(BB1又はBB2)が当籤したか否かを判別する(S332)。   On the other hand, in S331, when the main CPU 101 determines that there is no carryover combination (if S331 is NO), the main CPU 101 determines the bonus combination (BB1 or BB2) based on the special prize winning number extracted in the process of S321. ) Is determined (S332).

S332において、メインCPU101が、ボーナス役が当籤していないと判別したとき(S332がNO判定の場合)、メインCPU101は、図柄判定処理を終了し、処理をメインフロー(図82参照)のS206に移す。   In S332, when the main CPU 101 determines that the bonus combination has not been won (NO in S332), the main CPU 101 ends the symbol determination process, and proceeds to S206 of the main flow (see FIG. 82). Move.

一方、S332において、メインCPU101が、ボーナス役が当籤したと判別したとき(S332がYES判定の場合)、メインCPU101は、当籤した特賞当籤番号を持越役格納領域に格納する(S333)。   On the other hand, in S332, when the main CPU 101 determines that the bonus combination has been won (if YES in S332), the main CPU 101 stores the won special prize winning number in the carryover combination storage area (S333).

S333の処理後又はS331がNO判定の場合、メインCPU101は、特賞当籤番号を当籤番号格納領域(不図示)にセットし、当り要求フラグ格納領域に当り要求フラグデータをセットし、RT状態をRT5状態にセットし、RT遊技数(RT1状態の消化ゲーム数)をクリア(「0」)する(S334)。そして、S334の処理後、メインCPU101は、図柄設定処理を終了し、処理をメインフロー(図82参照)のS206に移す。   After the processing of S333 or when the determination of S331 is NO, the main CPU 101 sets the special prize winning number in the winning number storage area (not shown), sets the hit request flag data in the hit request flag storage area, and sets the RT state to RT5. The state is set, and the number of RT games (the number of digested games in the RT1 state) is cleared ("0") (S334). Then, after the processing of S334, the main CPU 101 ends the symbol setting processing, and moves the processing to S206 of the main flow (see FIG. 82).

本実施形態では、上述のようにして図柄設定処理が行われる。上述した図柄設定処理中のS324〜S330の処理(入賞に係るデータの圧縮・展開処理)は、メインCPU101が、図99のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、S330の圧縮データ格納処理は、メインCPU101が図99中のソースコード「CALLF SB_BTEP_00」を実行することにより行われる。   In the present embodiment, the symbol setting process is performed as described above. The processing of S324 to S330 in the above-described symbol setting processing (compression / expansion processing of winning data) is performed by the main CPU 101 sequentially executing each source code defined in the source program of FIG. . Among them, the compressed data storage processing of S330 is performed by the main CPU 101 executing the source code “CALLF SB_BTEP_00” in FIG.

「CALLF」命令は、上述のようにメインCPU101専用の2バイト命令コードであり、図99中のソースコード「CALLF SB_BTEP_00」が実行されると、「SB_BTEP_00」で指定されているアドレスに、処理をジャンプさせ、圧縮データ格納処理が開始される。なお、S330の圧縮データ格納処理では、上述のように、当り要求フラグテーブルに格納された当り要求フラグデータ(圧縮データ)が、対応する当り要求フラグ格納領域に展開(コピー)される。   The “CALLF” instruction is a two-byte instruction code dedicated to the main CPU 101 as described above. When the source code “CALLF SB_BTEP_00” in FIG. 99 is executed, the process is executed at the address specified by “SB_BTEP_00”. A jump is made to start the compressed data storage processing. In the compressed data storage process of S330, as described above, the hit request flag data (compressed data) stored in the hit request flag table is expanded (copied) to the corresponding hit request flag storage area.

また、上述した図柄設定処理中のS329の当り要求フラグ格納領域のアドレスのセット処理は、メインCPU101が図99中のソースコード「LDQ DE,.LOW.wWAVEBIT」を実行することにより行われる。すなわち、図柄設定処理中のS329の処理は、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行うメインCPU101専用の「LDQ」命令により行われる。この場合、図柄設定処理のソースプログラム上において、アドレス設定に係る命令コードを省略することができ、その分、図柄設定処理のソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   Further, the address setting process of the hit request flag storage area in S329 during the above-described symbol setting process is performed by the main CPU 101 executing the source code “LDQ DE, .LOW. WWAVEBIT” in FIG. That is, the process of S329 during the symbol setting process is performed by an “LDQ” instruction dedicated to the main CPU 101 for specifying an address using a Q register (extension register). In this case, the instruction code relating to the address setting can be omitted in the source program of the symbol setting process, and the capacity of the source program of the symbol setting process (the used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

さらに、本実施形態では、上述した図柄設定処理中のS324〜S330で説明した処理手順で入賞に係るデータの圧縮・展開処理を行い、かつ、その処理の中で上述したメインCPU101専用命令コードを用いることにより、入賞に係るデータの圧縮・展開処理の効率化を図ることができるとともに、限られたメインRAM103の容量を有効活用することができる。   Further, in the present embodiment, the compression / decompression processing of the winning data is performed in the processing procedure described in S324 to S330 in the above-described symbol setting processing, and the main CPU 101 exclusive instruction code is executed in the processing. By using this, it is possible to increase the efficiency of the compression / decompression processing of the data related to the winning, and to effectively utilize the limited capacity of the main RAM 103.

[圧縮データ格納処理]
次に、図101を参照して、例えば、図柄判定処理(図97参照)中のS330で行う圧縮データ処理について説明する。図101は、圧縮データ格納処理の手順を示すフローチャートである。
[Compressed data storage processing]
Next, the compressed data processing performed in S330 during the symbol determination processing (see FIG. 97) will be described with reference to FIG. FIG. 101 is a flowchart illustrating the procedure of the compressed data storage process.

なお、図101に示す圧縮データ格納処理は、図柄判定処理(図97参照)中のS330だけでなく、後述の図柄コード取得処理(後述の図128参照)中のS649においても実行される。図柄判定処理(図97参照)中のS330で実行される圧縮データ格納処理では、処理対象となるフラグデータは当り要求フラグデータ(当籤役に係るフラグデータ)となるが、後述の図柄コード取得処理(後述の図128参照)中のS649で実行される圧縮データ格納処理では、処理対象となるフラグデータは入賞作動フラグデータ(入賞役に係るフラグデータ)である。そして、処理対象となるフラグデータの種別が異なること以外は、両者の処理は同じ処理になる。   The compressed data storage process shown in FIG. 101 is executed not only in S330 in the symbol determination process (see FIG. 97), but also in S649 in the symbol code acquisition process described later (see FIG. 128 described later). In the compressed data storage process executed in S330 during the symbol determination process (see FIG. 97), the flag data to be processed is the hit request flag data (the flag data relating to the winning combination), but the symbol code acquisition process described later. In the compressed data storage processing executed in S649 in (see FIG. 128 described later), the flag data to be processed is winning operation flag data (flag data relating to a winning combination). The two processes are the same except that the types of flag data to be processed are different.

それゆえ、図101のフローチャートでは、処理対象とするフラグデータを「処理対象フラグデータ」と記し、処理対象となるフラグテーブルを「処理対象フラグテーブル」と記す。また、この記載に合わせて、以下の圧縮データ格納処理の説明においても、当り要求フラグデータ又は入賞作動フラグデータを「処理対象フラグデータ」と称し、当り要求フラグテーブル(図100参照)又は後述の図柄対応入賞作動テーブル(例えば、後述の図130A等参照)を「処理対象フラグテーブル」と称す。   Therefore, in the flowchart of FIG. 101, the flag data to be processed is described as “processing flag data”, and the flag table to be processed is described as “processing flag table”. In accordance with this description, also in the following description of the compressed data storage processing, the hit request flag data or the winning operation flag data will be referred to as “processing target flag data”, and a hit request flag table (see FIG. 100) or a later-described hit request flag table. The symbol corresponding winning operation table (for example, see FIG. 130A described later) is referred to as a “processing target flag table”.

まず、メインCPU101は、格納先チェックビットをセットする(S341)。この処理では、格納先チェックビットはAレジスタ以外のレジスタに格納される。   First, the main CPU 101 sets a storage destination check bit (S341). In this process, the storage destination check bit is stored in a register other than the A register.

格納先チェックビットは、処理対象フラグデータの格納先(転送先)となるブロックを指定するための1バイトのデータである。本実施形態では、当り要求フラグ格納領域及び入賞作動フラグ格納領域はともに、2つのブロック(格納領域0〜7のブロック及び格納領域8〜11のブロック)で構成される。そして、例えば、内部当籤役「F_確チリリプ」が決定された場合には、図100の当り要求フラグテーブルに示すように格納領域7及び格納領域9のそれぞれに当り要求フラグデータが格納されるので(格納先のブロック数が「2」になるので)、S341の処理では、格納先チェックビットとして、「00000011B」がセットされる。なお、この1バイトのデータのビット0の値(1/0)が格納領域0〜7のブロック内の格納先の有無に対応し、ビット1の値(1/0)が格納領域8〜11のブロック内の格納先の有無に対応する。   The storage destination check bit is 1-byte data for specifying a block to be a storage destination (transfer destination) of the processing target flag data. In the present embodiment, each of the hit request flag storage area and the winning operation flag storage area is composed of two blocks (blocks of storage areas 0 to 7 and blocks of storage areas 8 to 11). Then, for example, when the internal winning combination “F_Sure Chill Lip” is determined, the hit request flag data is stored in each of the storage areas 7 and 9 as shown in the hit request flag table of FIG. 100. (Because the number of storage destination blocks is "2"), in the process of S341, "00000011B" is set as the storage destination check bit. The value of bit 0 (1/0) of the 1-byte data corresponds to the presence or absence of a storage destination in the block of storage areas 0 to 7, and the value of bit 1 (1/0) corresponds to storage areas 8 to 11. Corresponds to the presence or absence of the storage destination in the block.

次いで、メインCPU101は、バイト単位の転送カウンタの値を「8」にセットする(S342)。本実施形態では、各ブロックのバイト数が「8」であるので、転送カウンタの初期値には「8」がセットされる。   Next, the main CPU 101 sets the value of the transfer counter in byte units to “8” (S342). In this embodiment, since the number of bytes in each block is “8”, “8” is set as the initial value of the transfer counter.

次いで、格納先チェックビットから転送指示ビットの値を抽出する(S343)。なお、転送指示ビットは、格納先チェックビット内のビット0のデータに対応し、S343の処理では、1バイトのレジスタに格納されている格納先チェックビットを1回(1ビット分)右シフトすることにより、転送指示ビットが抽出される。具体的には、格納先チェックビットが格納された1バイトのレジスタ(Aレジスタ以外のレジスタ)を1回右シフトすると、ビット7〜ビット1に格納されているデータがそれぞれビット6〜ビット0に移動するとともに、シフト前のビット0のデータが出力される。そして、このシフト処理により出力されたデータが転送指示ビットの値となる。   Next, the value of the transfer instruction bit is extracted from the storage destination check bit (S343). Note that the transfer instruction bit corresponds to the data of bit 0 in the storage destination check bit, and in the process of S343, the storage destination check bit stored in the 1-byte register is right-shifted once (one bit). Thereby, the transfer instruction bit is extracted. Specifically, when the 1-byte register (the register other than the A register) in which the storage destination check bit is stored is right-shifted once, the data stored in bit 7 to bit 1 is changed to bit 6 to bit 0, respectively. At the same time, the data of bit 0 before the shift is output. Then, the data output by this shift processing becomes the value of the transfer instruction bit.

次いで、メインCPU101は、抽出された転送指示ビットの値に基づいて、転送指示があるか否かを判別する(S344)。この処理では、メインCPU101は、抽出された転送指示ビットの値が「1」である場合に転送指示があると判定する。例えば、格納先チェックビットとして、「00000011B」がセットされた場合、1回目(格納領域の1ブロック目に対応)及び2回目(格納領域の2ブロック目に対応)のS344の判定処理では、転送指示ありの判定となるが、3回目以降のS344の判定処理では、転送指示なしの判定となる。   Next, the main CPU 101 determines whether or not there is a transfer instruction based on the value of the extracted transfer instruction bit (S344). In this process, the main CPU 101 determines that there is a transfer instruction when the value of the extracted transfer instruction bit is “1”. For example, if “00000011B” is set as the storage destination check bit, the transfer is performed in the first (corresponding to the first block of the storage area) and the second (corresponding to the second block of the storage area) S344. Although it is determined that there is an instruction, in the third and subsequent determination processing in S344, it is determined that there is no transfer instruction.

S344において、メインCPU101が、転送指示がないと判別したとき(S344がNO判定の場合)、メインCPU101は、後述のS354の処理を行う。   In S344, when the main CPU 101 determines that there is no transfer instruction (when S344 is NO), the main CPU 101 performs the processing of S354 described later.

一方、S344において、メインCPU101が、転送指示があると判別したとき(S344がYES判定の場合)、メインCPU101は、処理対象フラグテーブルからバイト単位格納先指定情報を取得する(S345)。この処理では、バイト単位格納先指定情報として、処理対象フラグテーブル内の処理対象役(当籤役又は入賞役)のフラグデータが格納された領域の先頭アドレスに格納されている、転送先を示す1バイトのデータが取得される。例えば、内部当籤役が「F_確チリリプ」である場合には、図100に示す当り要求フラグテーブル内の「F_確チリリプ」のフラグデータが格納された領域の先頭アドレスに格納されている、格納領域7を転送先として指定する1バイトデータ「10000000B」がバイト単位格納先指定情報として取得される。   On the other hand, in S344, when the main CPU 101 determines that there is a transfer instruction (YES in S344), the main CPU 101 acquires the byte unit storage location designation information from the processing target flag table (S345). In this process, as the byte-unit storage destination designation information, 1 indicating the transfer destination stored in the head address of the area where the flag data of the processing target combination (winning combination or winning combination) in the processing target flag table is stored. Byte data is obtained. For example, when the internal winning combination is “F_Surely Reliable”, the storage request stored in the head address of the area in which the flag data of “F_Surely Reliable” in the hit request flag table shown in FIG. 100 is stored. One-byte data “10000000B” that specifies the area 7 as a transfer destination is obtained as byte-unit storage destination specification information.

次いで、メインCPU101は、処理対象フラグテーブル内で参照するアドレスの更新処理(アドレスを1加算する処理)を行う(S346)。また、この処理では、メインCPU101は、処理対象フラグデータの格納(転送)先となるブロックの先頭格納領域を指定するアドレスを初期アドレスとしてセットする。例えば、1ブロック目の処理では、S346の処理において、初期アドレスとして格納領域0のアドレスがセットされ、2ブロック目の処理では、S346の処理において、初期アドレスとして格納領域8のアドレスがセットされる。   Next, the main CPU 101 performs an update process of the address referred to in the process target flag table (a process of adding 1 to the address) (S346). In this process, the main CPU 101 sets, as an initial address, an address designating a head storage area of a block in which the processing target flag data is stored (transferred). For example, in the processing of the first block, the address of the storage area 0 is set as the initial address in the processing of S346, and in the processing of the second block, the address of the storage area 8 is set as the initial address in the processing of S346. .

次いで、メインCPU101は、バイト単位格納先指定情報から転送指示ビットの値を抽出する(S347)。なお、ここでいう転送指示ビットは、バイト単位格納先指定情報のビット0に対応し、S347の処理では、1バイトのレジスタに格納されているバイト単位格納先指定情報を1回右シフトすることにより、転送指示ビットの値を抽出する(ビット0のデータを出力する)。   Next, the main CPU 101 extracts the value of the transfer instruction bit from the byte unit storage location designation information (S347). Here, the transfer instruction bit corresponds to bit 0 of the byte-unit storage destination designation information. In the process of S347, the byte-unit storage destination designation information stored in the 1-byte register is right-shifted once. Extracts the value of the transfer instruction bit (outputs the data of bit 0).

次いで、メインCPU101は、S347の処理で抽出された転送指示ビットの値に基づいて、転送指示があるか否かを判別する(S348)。この処理では、メインCPU101は、抽出された転送指示ビットの値が「1」である場合、転送指示があると判定する。例えば、バイト単位格納先指定情報として、「00000010B」がセットされた場合、2回目(1ブロック目の格納領域1又は2ブロック目の格納領域9)のS347の処理でビット1のデータ「1」が転送指示ビットの値として出力され転送指示ありの判定となるが、1回目及び3〜8回目のS347の処理では、転送指示なしの判定となる。   Next, the main CPU 101 determines whether or not there is a transfer instruction based on the value of the transfer instruction bit extracted in the process of S347 (S348). In this processing, when the value of the extracted transfer instruction bit is “1”, the main CPU 101 determines that there is a transfer instruction. For example, when “00000010B” is set as the byte-unit storage destination designation information, the data of bit 1 “1” in the processing of S347 for the second time (storage area 1 of the first block or storage area 9 of the second block) Is output as the value of the transfer instruction bit to determine that there is a transfer instruction. However, in the first and third to eighth S347 processes, it is determined that there is no transfer instruction.

S348において、メインCPU101が、転送指示がないと判別したとき(S348がNO判定の場合)、メインCPU101は、後述のS351の処理を行う。   In S348, when the main CPU 101 determines that there is no transfer instruction (NO in S348), the main CPU 101 performs the process of S351 described later.

一方、S348において、メインCPU101が、転送指示があると判別したとき(S348がYES判定の場合)、メインCPU101は、現在セットされている処理対象フラグテーブル内のアドレスに格納されている処理対象フラグデータ(当り要求フラグデータ又は入賞作動フラグデータ)を、指定された格納領域に転送(コピー)する(S349)。   On the other hand, in S348, when the main CPU 101 determines that there is a transfer instruction (if S348 is YES), the main CPU 101 sets the processing target flag stored at the address in the currently set processing target flag table. The data (win request flag data or winning operation flag data) is transferred (copied) to the designated storage area (S349).

例えば、内部当籤役が「F_確チリリプ」であり、現在の処理が1ブロック目の格納領域(格納領域0〜7)に対して行われている場合には、バイト単位格納先指定情報が「10000000B」(格納領域7を格納先として指定するデータ)となるので、8回目のS347の処理で転送指示があると判定され、その後のS349の処理で、当り要求フラグデータ「10000000B」、「01000000B」、「00100000B」及び「00010000B」のいずれかが、当り要求フラグ格納領域の格納領域7に転送(コピー)される。   For example, if the internal winning combination is “F_SureClip” and the current processing is performed on the storage area of the first block (storage areas 0 to 7), the byte-unit storage destination designation information is “ 10000000B ”(data designating the storage area 7 as a storage destination), it is determined that there is a transfer instruction in the processing of the eighth S347, and in the subsequent processing of S349, the hit request flag data“ 10000000B ”,“ 01000000B ” , "00100000B" or "00010000B" is transferred (copied) to the storage area 7 of the hit request flag storage area.

次いで、メインCPU101は、処理対象フラグテーブル内で参照するアドレスの更新処理(アドレスを1加算する処理)を行う(S350)。   Next, the main CPU 101 performs a process of updating an address referred to in the process target flag table (a process of adding one to the address) (S350).

S350の処理後又はS348がNO判定の場合、メインCPU101は、処理対象フラグデータの格納先となる格納領域を指定するアドレスの更新処理(アドレスを1加算する処理)を行う(S351)。次いで、メインCPU101は、転送カウンタの値を1減算する(S352)。   After the processing of S350 or when the determination of S348 is NO, the main CPU 101 performs an update processing (processing of adding one address) of an address specifying a storage area to be a storage destination of the processing target flag data (S351). Next, the main CPU 101 decrements the value of the transfer counter by one (S352).

次いで、メインCPU101は、転送カウンタの値が「0」であるか否かを判別する(S353)。S353において、メインCPU101が、転送カウンタの値が「0」でないと判別したとき(S353がNO判定の場合)、メインCPU101は、処理をS347の処理に戻し、S347以降の処理を繰り返す。   Next, the main CPU 101 determines whether or not the value of the transfer counter is “0” (S353). In S353, when the main CPU 101 determines that the value of the transfer counter is not “0” (if S353 is NO), the main CPU 101 returns the process to S347, and repeats the process from S347.

一方、S353において、メインCPU101が、転送カウンタの値が「0」であると判別したとき(S353がYES判定の場合)、メインCPU101は、現在の格納先チェックビットに転送指示対象が残っているか否かを判別する(S354)。この処理では、メインCPU101は、現処理時点において、格納先チェックビット内に「1」が格納されているビットが残っているか否かを判別する。そして、メインCPU101は、格納先チェックビット内に「1」が格納されているビットが残っている場合、すなわち、処理対象となるブロックが存在する場合には、現在の格納先チェックビットに転送指示対象が残っていると判定する。   On the other hand, in S353, when the main CPU 101 determines that the value of the transfer counter is “0” (if S353 is YES), the main CPU 101 determines whether the transfer instruction target remains in the current storage destination check bit. It is determined whether or not it is (S354). In this process, the main CPU 101 determines whether or not a bit storing “1” remains in the storage destination check bit at the time of the current process. Then, when the bit storing “1” remains in the storage destination check bit, that is, when there is a block to be processed, the main CPU 101 issues a transfer instruction to the current storage destination check bit. It is determined that the target remains.

S354において、メインCPU101が、現在の格納先チェックビットに転送指示対象が残っていると判別したとき(S354がYES判定の場合)、メインCPU101は、処理をS342の処理に戻し、S342以降の処理を繰り返す。一方、S354において、メインCPU101が、現在の格納先チェックビットに転送指示対象が残っていないと判別したとき(S354がNO判定の場合)、メインCPU101は、圧縮データ格納処理を終了し、処理を例えば図柄判定処理(図97参照)中のS331に移す。   In S354, when the main CPU 101 determines that the transfer instruction target remains in the current storage destination check bit (YES in S354), the main CPU 101 returns the processing to the processing in S342, and performs the processing in S342 and thereafter. repeat. On the other hand, in S354, when the main CPU 101 determines that the transfer instruction target does not remain in the current storage destination check bit (NO in S354), the main CPU 101 ends the compressed data storage processing, and ends the processing. For example, the process proceeds to S331 in the symbol determination process (see FIG. 97).

[第2インターフェースボード制御処理(規定外)]
次に、図102を参照して、メインフロー(図82参照)中のS207で行う第2インターフェースボード制御処理について説明する。図102は、第2インターフェースボード制御処理の手順を示すフローチャートである。なお、この処理は、メインRAM103内の規定外作業領域(図12C参照)で行われる。また、この第2インターフェースボード制御処理で用いられるプログラムはメインROM102内の規定外エリアに格納されている(図12B参照)。
[Second interface board control processing (not specified)]
Next, the second interface board control processing performed in S207 in the main flow (see FIG. 82) will be described with reference to FIG. FIG. 102 is a flowchart illustrating the procedure of the second interface board control process. This processing is performed in a non-defined work area in the main RAM 103 (see FIG. 12C). The program used in the second interface board control process is stored in a non-defined area in the main ROM 102 (see FIG. 12B).

まず、メインCPU101は、スタックポインタ(SP)にセットされているメインRAM103内のスタックエリアのアドレスデータを退避させる(S361)。次いで、メインCPU101は、メインRAM103内の規定外スタックエリアのアドレスデータをスタックポインタ(SP)にセットする(S362)。   First, the main CPU 101 saves the address data of the stack area in the main RAM 103 set in the stack pointer (SP) (S361). Next, the main CPU 101 sets the address data of the non-defined stack area in the main RAM 103 to the stack pointer (SP) (S362).

次いで、メインCPU101は、ナビデータを取得する(S363)。次いで、メインCPU101は、ナビ変換テーブルをメインRAM103内の規定外作業領域にセットする(S364)。   Next, the main CPU 101 acquires navigation data (S363). Next, the main CPU 101 sets the navigation conversion table in a non-defined work area in the main RAM 103 (S364).

次いで、メインCPU101は、ナビ変換テーブルを参照して第2インターフェース用押し順番号を取得する(S365)。次いで、メインCPU101は、取得した第2インターフェース用押し順番号を、規定外作業領域に設けられた規定外押し順番号格納領域(不図示)に格納する(S366)。次いで、メインCPU101は、規定外作業領域に設けられた押下位置テーブル選択カウンタの値に「0」をセットする(S367)。   Next, the main CPU 101 refers to the navigation conversion table to obtain the second interface pressing order number (S365). Next, the main CPU 101 stores the obtained second interface pressing order number in the non-standard pressing order number storage area (not shown) provided in the non-standard working area (S366). Next, the main CPU 101 sets “0” to the value of the pressed position table selection counter provided in the non-defined work area (S367).

次いで、メインCPU101は、取得したナビデータが押し順ナビ(押し順小役用のナビデータ)であるか否かを判別する(S368)。S368において、メインCPU101が、取得したナビデータが押し順ナビであると判別したとき(S368がYES判定の場合)、メインCPU101は、後述のS372の処理を行う。   Next, the main CPU 101 determines whether or not the acquired navigation data is a pressing order navigation (navigation data for a pressing order small combination) (S368). In S368, when the main CPU 101 determines that the acquired navigation data is the push order navigation (if S368 is YES), the main CPU 101 performs the process of S372 described later.

一方、S368において、メインCPU101が、取得したナビデータが押し順ナビでないと判別したとき(S368がNO判定の場合)、メインCPU101は、取得したナビデータがBB1停止操作用のナビデータ(10)であるか否かを判別する(S369)。   On the other hand, in S368, when the main CPU 101 determines that the acquired navigation data is not the push order navigation (if S368 is NO), the main CPU 101 determines that the acquired navigation data is the navigation data (10) for the BB1 stop operation. Is determined (S369).

S369において、メインCPU101が、取得したナビデータがBB1停止操作用のナビデータであると判別したとき(S369がYES判定の場合)、メインCPU101は、後述のS371の処理を行う。一方、S369において、メインCPU101が、取得したナビデータがBB1停止操作用のナビデータでないと判別したとき(S369がNO判定の場合)、メインCPU101は、押下位置テーブル選択カウンタの値に「1」を加算する(S370)。S370において、押下位置テーブル選択カウンタの値に「1」を加算する処理は、押下位置テーブル(不図示)からBB2の押下位置を取得するために行われる処理である。   In S369, when the main CPU 101 determines that the acquired navigation data is the navigation data for the BB1 stop operation (if S369 is YES), the main CPU 101 performs the process of S371 described later. On the other hand, in S369, when the main CPU 101 determines that the acquired navigation data is not the navigation data for the BB1 stop operation (NO in S369), the main CPU 101 sets the value of the pressed position table selection counter to “1”. Is added (S370). In S370, the process of adding “1” to the value of the pressed position table selection counter is a process performed to acquire the pressed position of BB2 from the pressed position table (not shown).

S370の処理後又はS369がYES判定の場合、メインCPU101は、押下位置テーブル選択カウンタの値に「1」を加算する(S371)。S371において、押下位置テーブル選択カウンタの値に「1」を加算する処理は、押下位置テーブル(不図示)からBB1又はBB2の押下位置を取得するために行われる処理である。   After the processing of S370 or when the determination of S369 is YES, the main CPU 101 adds “1” to the value of the pressed position table selection counter (S371). In S371, the process of adding “1” to the value of the pressed position table selection counter is a process performed to acquire the pressed position of BB1 or BB2 from the pressed position table (not shown).

S371の処理後又はS368がYES判定の場合、メインCPU101は、押下位置テーブル選択カウンタの値に基づいて、押下位置テーブル(不図示)を選択する(S372)。次いで、メインCPU101は、選択した押下位置テーブルを参照して、3リール分(左リール3L、中リール3C及び右リール3R)の押下位置データを取得する(S373)。次いで、メインCPU101は、取得した押下位置データを規定外作業領域に設けられた規定外押下位置格納領域(不図示)に格納する(S374)。S367〜S371の処理により、ナビデータが押し順ナビであれば、押下位置テーブル選択カウンタの値は「0」となり、ナビデータがBB1停止操作用のナビデータであれば、押下位置テーブル選択カウンタの値は「1」となり、ナビデータがBB2停止操作用のナビデータであれば、押下位置テーブル選択カウンタの値は「2」となる。すなわち、ナビデータに基づいて、押下位置データが取得される。   After the process of S371 or when the determination of S368 is YES, the main CPU 101 selects a pressed position table (not shown) based on the value of the pressed position table selection counter (S372). Next, the main CPU 101 acquires the pressed position data for three reels (the left reel 3L, the middle reel 3C, and the right reel 3R) with reference to the selected pressed position table (S373). Next, the main CPU 101 stores the acquired pressed position data in an undefined pressing position storage area (not shown) provided in the undefined working area (S374). By the processing of S367 to S371, the value of the pressed position table selection counter becomes “0” if the navigation data is the pressing order navigation, and if the navigation data is the navigation data for the BB1 stop operation, the value of the pressed position table selection counter is changed. The value is “1”, and if the navigation data is the navigation data for the BB2 stop operation, the value of the pressed position table selection counter is “2”. That is, the pressed position data is obtained based on the navigation data.

次いで、メインCPU101は、第2インターフェースボード出力処理を行う(S375)。なお、第2インターフェースボード出力処理の詳細については、後述の図103を参照しながら後で説明する。   Next, the main CPU 101 performs a second interface board output process (S375). The details of the second interface board output process will be described later with reference to FIG.

次いで、メインCPU101は、全レジスタの復帰処理を行う(S376)。次いで、メインCPU101は、S361で退避させたスタックエリアのアドレスデータをスタックポインタ(SP)にセットする(S377)。そして、S377の処理後、メインCPU101は、第2インターフェースボード制御処理を終了し、処理をメインフロー(図82参照)のS208に移す。   Next, the main CPU 101 performs a restoration process for all registers (S376). Next, the main CPU 101 sets the address data of the stack area saved in S361 in the stack pointer (SP) (S377). After the process of S377, the main CPU 101 ends the second interface board control process, and moves the process to S208 of the main flow (see FIG. 82).

[第2インターフェースボード出力処理]
次に、図103を参照して、第2インターフェースボード制御処理(図102参照)中のS375で行う第2インターフェースボード出力処理について説明する。図103は、第2インターフェースボード出力処理の手順を示すフローチャートである。なお、この第2インターフェースボード出力処理は、メインRAM103の規定外作業領域で行われる。
[2nd interface board output processing]
Next, the second interface board output processing performed in S375 in the second interface board control processing (see FIG. 102) will be described with reference to FIG. FIG. 103 is a flowchart showing the procedure of the second interface board output process. This second interface board output process is performed in a non-defined work area of the main RAM 103.

まず、メインCPU101は、第2インターフェース用シリアル回線(第2シリアル通信回路115:SCU2)を介して送信動作が行われているか否かを判別する(S381)。S381において、メインCPU101が、第2インターフェース用シリアル回線を介して送信動作が行われていると判別したとき(S381がYES判定の場合)、メインCPU101は、第2インターフェースボード出力処理を終了し、処理を第2インターフェースボード制御処理(図102参照)のS376に移す。   First, the main CPU 101 determines whether or not a transmission operation is being performed via the second interface serial line (second serial communication circuit 115: SCU2) (S381). In S381, when the main CPU 101 determines that the transmission operation is being performed via the second interface serial line (if S381 is YES), the main CPU 101 ends the second interface board output processing, The processing moves to S376 of the second interface board control processing (see FIG. 102).

一方、S381において、メインCPU101が、第2インターフェース用シリアル回線を介して送信動作が行われていないと判別したとき(S381がNO判定の場合)、メインCPU101は、規定外作業領域に設けられたループカウンタの値に「3」(リールの個数)をセットし、シリアル通信用サム値に初期値「1」をセットする(S382)。次いで、メインCPU101は、第2インターフェース用シリアル回線(第2シリアル通信回路115:SCU2)を介して、送信開始データを送信する(S383)。   On the other hand, in S381, when the main CPU 101 determines that the transmission operation is not performed via the second interface serial line (if S381 is NO), the main CPU 101 is provided in the non-specified work area. The value of the loop counter is set to "3" (the number of reels), and the initial value "1" is set to the serial communication sum value (S382). Next, the main CPU 101 transmits transmission start data via the second interface serial line (second serial communication circuit 115: SCU2) (S383).

次いで、メインCPU101は、所定のリール(回胴)の規定外押下位置格納領域を参照し、所定のリールの押下位置データを取得する(S384)。次いで、メインCPU101は、参照する規定外押下位置格納領域を次の対象リール(回胴)のそれに更新する(S385)。   Next, the main CPU 101 refers to the non-defined pressing position storage area of the predetermined reel (turning drum) and acquires the pressing position data of the predetermined reel (S384). Next, the main CPU 101 updates the non-defined pressing position storage area to be referred to to that of the next target reel (turn drum) (S385).

次いで、メインCPU101は、パルス変換データ(不図示)及び取得した押下位置データに基づいて、押下位置データ(図柄位置)に対応するパルス数データを取得する(S386)。なお、押下位置データ(図柄位置)とパルス数データとの対応関係の詳細については省略するが、例えば、取得した押下位置データ(図柄位置)が「3」(左リール3Lでは図柄「白7」)である場合には、パルス数データとして「38」が取得され、押下位置データ(図柄位置)が「10」(左リール3Lでは図柄「リプレイ」)である場合には、パルス数データとして「155」が取得される。また、例えば、取得した押下位置データ(図柄位置)が「12」(左リール3Lでは図柄「青7」)である場合には、パルス数データとして「189」が取得され、押下位置データ(図柄位置)が「15」(左リール3Lでは図柄「リプレイ」)である場合には、パルス数データとして「239」が取得される。   Next, the main CPU 101 acquires pulse number data corresponding to the pressed position data (symbol position) based on the pulse conversion data (not shown) and the obtained pressed position data (S386). Although details of the correspondence between the pressed position data (symbol position) and the pulse number data are omitted, for example, the acquired pressed position data (symbol position) is "3" (the symbol "white 7" on the left reel 3L). ), “38” is acquired as pulse number data, and if the pressed position data (symbol position) is “10” (symbol “replay” on the left reel 3L), “38” is acquired as pulse number data. 155 "is obtained. Also, for example, when the acquired pressed position data (symbol position) is “12” (symbol “blue 7” on the left reel 3L), “189” is acquired as pulse number data, and the pressed position data (symbol is indicated). When the position is "15" (the symbol "Replay" in the left reel 3L), "239" is acquired as the pulse number data.

次いで、メインCPU101は、取得したパルス数データを第2インターフェース用シリアル回線(第2シリアル通信回路115:SCU2)を介して送信する(S387)。次いで、メインCPU101は、シリアル通信用サム値にパルス数データを加算する(S388)。次いで、メインCPU101は、ループカウンタの値を1減算する(S389)。   Next, the main CPU 101 transmits the acquired pulse number data via the second interface serial line (second serial communication circuit 115: SCU2) (S387). Next, the main CPU 101 adds the pulse number data to the serial communication sum value (S388). Next, the main CPU 101 subtracts 1 from the value of the loop counter (S389).

次いで、メインCPU101は、ループカウンタの値が「0」であるか否かを判別する(S390)。S390において、メインCPU101が、ループカウンタの値が「0」でないと判別したとき(S390がNO判定の場合)、メインCPU101は、対象リールを次のリールに変更するとともに、処理をS384に戻し、S384以降の処理を繰り返す。   Next, the main CPU 101 determines whether or not the value of the loop counter is “0” (S390). In S390, when the main CPU 101 determines that the value of the loop counter is not “0” (if S390 is NO), the main CPU 101 changes the target reel to the next reel and returns the processing to S384. The processing after S384 is repeated.

一方、S390において、メインCPU101が、ループカウンタの値が「0」であると判別したとき(S390がYES判定の場合)、メインCPU101は、シリアル通信用サム値を第2インターフェース用シリアル回線(第2シリアル通信回路115:SCU2)を介して送信する(S391)。そして、S391の処理後、メインCPU101は、第2インターフェースボード出力処理を終了し、処理を第2インターフェースボード制御処理(図102参照)のS376に移す。   On the other hand, in S390, when the main CPU 101 determines that the value of the loop counter is “0” (if S390 is YES), the main CPU 101 sets the serial communication sum value to the second interface serial line (the second line). 2 is transmitted via the serial communication circuit 115: SCU2) (S391). Then, after the process of S391, the main CPU 101 ends the second interface board output process, and moves the process to S376 of the second interface board control process (see FIG. 102).

[状態別制御処理]
次に、図104を参照して、メインフロー(図82参照)中のS208で行う状態別制御処理について説明する。図104は、状態別制御処理の手順を示すフローチャートである。
[Control processing by state]
Next, the state-specific control processing performed in S208 in the main flow (see FIG. 82) will be described with reference to FIG. FIG. 104 is a flowchart illustrating the procedure of the state-specific control processing.

まず、メインCPU101は、サブフラグ変換処理を行う(S401)。この処理では、メインCPU101は、内部当籤役をサブフラグ(図36及び図37参照)に変換する処理を行う。なお、サブフラグ変換処理の詳細については、後述の図105を参照しながら後で説明する。   First, the main CPU 101 performs a sub flag conversion process (S401). In this process, the main CPU 101 performs a process of converting an internal winning combination into a sub flag (see FIGS. 36 and 37). The details of the sub flag conversion process will be described later with reference to FIG. 105 described later.

次いで、メインCPU101は、ナビセット処理を行う(S402)。この処理では、メインCPU101は、RT状態、遊技状態及び小役当籤番号に基づいてナビデータを取得する。なお、ナビセット処理の詳細については、後述の図108を参照しながら後で説明する。   Next, the main CPU 101 performs a navigation set process (S402). In this process, the main CPU 101 acquires navigation data based on the RT state, the gaming state, and the small winning combination number. The details of the navigation set process will be described later with reference to FIG.

次いで、メインCPU101は、現在のRT状態がRT4状態であるか否かを判別する(S403)。S403において、メインCPU101が、現在のRT状態がRT4状態でないと判別したとき(S403がNO判定の場合)、メインCPU101は、後述のS406の処理を行う。   Next, the main CPU 101 determines whether or not the current RT state is the RT4 state (S403). In S403, when the main CPU 101 determines that the current RT state is not the RT4 state (if S403 is NO), the main CPU 101 performs the processing of S406 described later.

一方、S403において、メインCPU101が、現在のRT状態がRT4状態であると判別したとき(S403がYES判定の場合)、メインCPU101は、フラグ変換処理を行う(S404)。この処理では、メインCPU101は、サブフラグをサブフラグEX(図36参照)に変換するためのフラグ変換抽籤処理(サブフラグデータの圧縮処理)を行う。このフラグ変換処理により、19種類(ハズレも含む)のサブフラグが、9種類(ハズレも含む)のサブフラグEXに変換(圧縮)される。なお、フラグ変換処理の詳細については、後述の図111を参照しながら後で説明する。   On the other hand, in S403, when the main CPU 101 determines that the current RT state is the RT4 state (if S403 is YES), the main CPU 101 performs a flag conversion process (S404). In this process, the main CPU 101 performs a flag conversion lottery process (compression process of the sub flag data) for converting the sub flag into the sub flag EX (see FIG. 36). By this flag conversion processing, 19 types (including loss) of sub flags are converted (compressed) into 9 types (including loss) of sub flags EX. The details of the flag conversion process will be described later with reference to FIG.

次いで、メインCPU101は、サブフラグ圧縮処理を行う(S405)。この処理では、メインCPU101は、サブフラグEXをサブフラグD(図36参照)に変換し、サブフラグデータのさらなる圧縮処理を行う。このサブフラグ圧縮処理により、9種類(ハズレも含む)のサブフラグEXが、7種類(ハズレも含む)のサブフラグDに変換(圧縮)される。   Next, the main CPU 101 performs a sub flag compression process (S405). In this process, the main CPU 101 converts the sub-flag EX into the sub-flag D (see FIG. 36), and performs further sub-flag data compression processing. By this sub-flag compression processing, nine types (including loss) of the sub-flag EX are converted (compressed) into seven types (including loss) of the sub-flag D.

S405の処理後又はS403がNO判定の場合、メインCPU101は、現在の遊技状態が通常遊技状態であるか否かを判別する(S406)。   After the processing of S405 or when the determination of S403 is NO, the main CPU 101 determines whether or not the current gaming state is the normal gaming state (S406).

S406において、メインCPU101が、現在の遊技状態が通常遊技状態であると判別したとき(S406がYES判定の場合)、メインCPU101は、通常中スタート時処理を行う(S407)。なお、通常中スタート時処理の詳細については、後述の図112を参照しながら後で説明する。そして、S407の処理後、メインCPU101は、状態別制御処理を終了し、処理をメインフロー(図82参照)のS209に移す。   In S406, when the main CPU 101 determines that the current gaming state is the normal gaming state (if S406 is determined to be YES), the main CPU 101 performs a normal start process (S407). The details of the normal start process will be described later with reference to FIG. Then, after the processing of S407, the main CPU 101 ends the state-specific control processing, and moves the processing to S209 of the main flow (see FIG. 82).

一方、S406において、メインCPU101が、現在の遊技状態が通常遊技状態でないと判別したとき(S406がNO判定の場合)、メインCPU101は、現在の遊技状態がCZであるか否かを判別する(S408)。   On the other hand, when the main CPU 101 determines in S406 that the current gaming state is not the normal gaming state (NO in S406), the main CPU 101 determines whether or not the current gaming state is CZ (S406). S408).

S408において、メインCPU101が、現在の遊技状態がCZであると判別したとき(S408がYES判定の場合)、メインCPU101は、CZ中スタート時処理を行う(S409)。なお、CZ中スタート時処理の詳細については、後述の図113を参照しながら後で説明する。そして、S409の処理後、メインCPU101は、状態別制御処理を終了し、処理をメインフロー(図82参照)のS209に移す。   In S408, when the main CPU 101 determines that the current gaming state is CZ (if S408 is YES), the main CPU 101 performs a start-time process during CZ (S409). The details of the start-time processing during CZ will be described later with reference to FIG. 113 described later. Then, after the processing of S409, the main CPU 101 ends the state-specific control processing, and moves the processing to S209 of the main flow (see FIG. 82).

一方、S408において、メインCPU101が、現在の遊技状態がCZでないと判別したとき(S408がNO判定の場合)、メインCPU101は、現在の遊技状態が通常ARTであるか否かを判別する(S410)。   On the other hand, in S408, when the main CPU 101 determines that the current gaming state is not CZ (if S408 is NO), the main CPU 101 determines whether the current gaming state is normal ART (S410). ).

S410において、メインCPU101が、現在の遊技状態が通常ARTであると判別したとき(S410がYES判定の場合)、メインCPU101は、通常ART中スタート時処理を行う(S411)。なお、通常ART中スタート時処理の詳細については、後述の図117を参照しながら後で説明する。そして、S411の処理後、メインCPU101は、状態別制御処理を終了し、処理をメインフロー(図82参照)のS209に移す。   In S410, when the main CPU 101 determines that the current gaming state is the normal ART (when the determination in S410 is YES), the main CPU 101 performs the normal ART start time process (S411). The details of the process during the normal ART start will be described later with reference to FIG. 117 described later. Then, after the process of S411, the main CPU 101 ends the state-specific control process, and moves the process to S209 of the main flow (see FIG. 82).

一方、S410において、メインCPU101が、現在の遊技状態が通常ARTでないと判別したとき(S410がNO判定の場合)、メインCPU101は、現在の遊技状態がCTであるか否かを判別する(S412)。   On the other hand, in S410, when the main CPU 101 determines that the current gaming state is not the normal ART (NO in S410), the main CPU 101 determines whether the current gaming state is CT (S412). ).

S412において、メインCPU101が、現在の遊技状態がCTであると判別したとき(S412がYES判定の場合)、メインCPU101は、CT中スタート時処理を行う(S413)。なお、CT中スタート時処理の詳細については、後述の図118を参照しながら後で説明する。そして、S413の処理後、メインCPU101は、状態別制御処理を終了し、処理をメインフロー(図82参照)のS209に移す。   In S412, when the main CPU 101 determines that the current gaming state is CT (if S412 is YES), the main CPU 101 performs a process during start during CT (S413). The details of the processing during the start during CT will be described later with reference to FIG. 118 described later. Then, after the processing of S413, the main CPU 101 ends the state-specific control processing, and moves the processing to S209 of the main flow (see FIG. 82).

一方、S412において、メインCPU101が、現在の遊技状態がCTでないと判別したとき(S412がNO判定の場合)、メインCPU101は、現在の遊技状態がボーナス状態であるか否かを判別する(S414)。   On the other hand, in S412, when the main CPU 101 determines that the current gaming state is not CT (NO in S412), the main CPU 101 determines whether the current gaming state is a bonus state (S414). ).

S414において、メインCPU101が、現在の遊技状態がボーナス状態であると判別したとき(S414がYES判定の場合)、メインCPU101は、BB中スタート時処理を行う(S415)。なお、BB中スタート時処理の詳細については、後述の図125を参照しながら後で説明する。そして、S415の処理後、メインCPU101は、状態別制御処理を終了し、処理をメインフロー(図82参照)のS209に移す。   In S414, when the main CPU 101 determines that the current gaming state is the bonus state (if S414 is YES), the main CPU 101 performs a process during start during BB (S415). It should be noted that the details of the processing during the start during BB will be described later with reference to FIG. 125 described later. Then, after the processing of S415, the main CPU 101 ends the state-specific control processing, and moves the processing to S209 of the main flow (see FIG. 82).

一方、S414において、メインCPU101が、現在の遊技状態がボーナス状態でないと判別したとき(S414がNO判定の場合)、メインCPU101は、その他処理を行う(S416)。この処理では、メインCPU101は、上記各種判定処理で対象となった遊技状態以外の遊技状態に応じた処理を行う。例えば、現在の遊技状態がART準備状態である場合には、ART準備状態に対応した処理を行う。そして、S416の処理後、メインCPU101は、状態別制御処理を終了し、処理をメインフロー(図82参照)のS209に移す。   On the other hand, in S414, when the main CPU 101 determines that the current gaming state is not the bonus state (if S414 is NO), the main CPU 101 performs other processing (S416). In this process, the main CPU 101 performs a process according to a game state other than the game state targeted in the various determination processes. For example, when the current gaming state is the ART preparation state, processing corresponding to the ART preparation state is performed. Then, after the processing of S416, the main CPU 101 ends the state-specific control processing, and moves the processing to S209 of the main flow (see FIG. 82).

[サブフラグ変換処理]
次に、図105〜図107を参照して、状態別制御処理(図104参照)中のS401で行うサブフラグ変換処理について説明する。図105は、サブフラグ変更処理の手順を示すフローチャートである。また、図106は、サブフラグ変更処理を実行するためのソースプログラムの一例を示す図であり、図107は、サブフラグ変換処理のソースプログラム上で、実際に参照されるサブフラグ変換テーブル(変換テーブル)の構成の一例を示す図である。
[Sub flag conversion processing]
Next, the sub-flag conversion processing performed in S401 in the state-specific control processing (see FIG. 104) will be described with reference to FIGS. FIG. 105 is a flowchart showing the procedure of the sub-flag changing process. FIG. 106 is a diagram illustrating an example of a source program for executing the sub-flag changing process. FIG. 107 is a diagram illustrating a sub-flag conversion table (conversion table) actually referred to in the source program for the sub-flag converting process. It is a figure showing an example of composition.

まず、メインCPU101は、小役当籤番号(0〜36)を取得する(S421)。次いで、メインCPU101は、現在、ボーナス作動中であるか否かを判別する(S422)。   First, the main CPU 101 acquires a small winning combination number (0 to 36) (S421). Next, the main CPU 101 determines whether or not the bonus operation is currently being performed (S422).

S422において、メインCPU101が、現在、ボーナス作動中であると判別したとき(S422がYES判定の場合)、メインCPU101は、小役当籤番号をボーナス作動中のサブフラグに変換して保存する(S423)。この小役当籤番号をボーナス作動中のサブフラグに変換する処理は、メインCPU101が図106中のソースコード「SUB(減算命令) cNHT_RBST−c7HT1_FLA」を実行することにより行われる。そして、本実施形態では、この「SUB」命令の実行により、一律、小役当籤番号をサブフラグ「サボテン(14)」に変換する。そして、S423の処理後、メインCPU101は、サブフラグ変換処理を終了し、処理を状態別制御処理(図104参照)のS402に移す。   When the main CPU 101 determines in S422 that the bonus operation is currently being performed (YES in S422), the main CPU 101 converts the small winning combination number into a sub flag during the bonus operation and stores it (S423). . The process of converting the small combination winning number into the sub flag during the bonus operation is performed by the main CPU 101 executing the source code “SUB (subtraction command) cNHT_RBST-c7HT1_FLA” in FIG. In the present embodiment, by executing the “SUB” command, the small winning combination number is uniformly converted into the sub-flag “cactus (14)”. After the processing of S423, the main CPU 101 ends the sub-flag conversion processing, and moves the processing to S402 of the state-specific control processing (see FIG. 104).

一方、S422において、メインCPU101が、現在、ボーナス作動中でないと判別したとき(S422がNO判定の場合)、メインCPU101は、図107に示すサブフラグ変換テーブルをセットする(S424)。この処理では、判定対象とするサブフラグの初期値を「ハズレ(00)」にセットするとともの参照対象とする図107に示すサブフラグ変換テーブル内のブロックの初期アドレスとして、サブフラグ「ハズレ(00)」が格納されているアドレス(「dSBCVTB+1」)をセットする。   On the other hand, in S422, when the main CPU 101 determines that the bonus operation is not currently being performed (NO in S422), the main CPU 101 sets the sub-flag conversion table shown in FIG. 107 (S424). In this process, the initial value of the sub-flag to be determined is set to “losing (00)” and the sub-flag “losing (00)” is set as the initial address of the block in the sub-flag conversion table shown in FIG. Is set ("dSBCVTB + 1") in which is stored.

次いで、メインCPU101は、現在、参照対象となっているサブフラグ変換テーブル内のブロックに規定されている小役当籤番号のデータが、現ゲームで取得された小役当籤番号に対応するデータであるか否かを判別する(S425)。   Next, the main CPU 101 determines whether the data of the small winning combination number specified in the block in the sub-flag conversion table currently being referred to is the data corresponding to the small winning combination number acquired in the current game. It is determined whether or not it is (S425).

S425において、メインCPU101が、参照対象となっているサブフラグ変換テーブル内のブロックに規定されている小役当籤番号のデータが、現ゲームで取得された小役当籤番号に対応するデータでないと判別したとき(S425がNO判定の場合)、メインCPU101は、参照対象とするサブフラグ変換テーブル内のブロックを次のアドレスのブロックに更新する(S426)。次いで、メインCPU101は、サブフラグの値に「1」を加算する(S427)。そして、S427の処理後、メインCPU101は、処理をS425の処理に戻し、S425以降の処理を繰り返す。   In S425, the main CPU 101 determines that the data of the small combination winning number specified in the block in the sub flag conversion table to be referred to is not the data corresponding to the small combination winning number acquired in the current game. At this time (if S425 is NO), the main CPU 101 updates the block in the sub-flag conversion table to be referred to to the block of the next address (S426). Next, the main CPU 101 adds “1” to the value of the sub flag (S427). Then, after the process of S427, the main CPU 101 returns the process to the process of S425, and repeats the processes from S425.

一方、S425において、メインCPU101が、参照対象となっているサブフラグ変換テーブル内のブロックに規定されている小役当籤番号のデータが、現ゲームで取得された小役当籤番号に対応するデータであると判別したとき(S425がYES判定の場合)、メインCPU101は、図107に示すサブフラグ変換テーブルを参照して、小役当籤番号に対応付けられたサブフラグ変換制御データ(小役当籤番号のアドレスの次のアドレスに格納された1バイトデータ)を取得し、該サブフラグ変換制御データをメインRAM103に設けられたサブフラグ変換制御データ格納領域(不図示)に格納する(S428)。この処理において、例えば、現ゲームで取得された小役当籤番号が「03」(内部当籤役「F_3連チリリプ」)である場合には、図107に示すサブフラグ変換テーブルを参照して、サブフラグ変換制御データ「00000011B」が取得される。そして、S428の処理後、メインCPU101は、サブフラグ変換処理を終了し、処理を状態別制御処理(図104参照)のS402に移す。   On the other hand, in S425, the main CPU 101 determines that the data of the small combination winning number specified in the block in the sub-flag conversion table to be referred to is the data corresponding to the small combination winning number acquired in the current game. Is determined (YES in S425), the main CPU 101 refers to the sub-flag conversion table shown in FIG. 107, and refers to the sub-flag conversion control data (address of the address of the The 1-byte data stored at the next address is acquired, and the sub-flag conversion control data is stored in a sub-flag conversion control data storage area (not shown) provided in the main RAM 103 (S428). In this process, for example, if the small winning combination number acquired in the current game is “03” (internal winning combination “F_3 consecutive lip slips”), the sub-flag conversion table shown in FIG. The control data “0000011B” is obtained. Then, after the processing of S428, the main CPU 101 ends the sub-flag conversion processing, and moves the processing to S402 of the state-specific control processing (see FIG. 104).

本実施形態では、上述のようにしてサブフラグ変換処理が行われる。なお、上述したサブフラグ変換処理は、メインCPU101が、図106のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。また、サブフラグ変換処理のソースプログラム上で実際に参照される、図107に示すサブフラグ変換テーブルでは、各サブフラグに対してサブフラグ変換制御データ(制御ステータス)が対応付けられている。この際、同種のサブフラグに対しては、同じサブフラグ変換制御データ(制御ステータス)が対応付けられている。   In the present embodiment, the sub-flag conversion processing is performed as described above. The above-described sub-flag conversion processing is performed by the main CPU 101 sequentially executing each source code defined by the source program in FIG. In the sub-flag conversion table shown in FIG. 107, which is actually referred to on the source program of the sub-flag conversion process, sub-flag conversion control data (control status) is associated with each sub-flag. At this time, the same subflag conversion control data (control status) is associated with the same type of subflag.

例えば、サブフラグ「3連チリリプA」及び「3連チリリプB」に対しては、サブフラグ変換制御データ(制御ステータス)「00000011B」が共通して割り付けられている。また、例えば、サブフラグ「リーチ目リプ1」〜「リーチ目リプ4」に対しては、サブフラグ変換制御データ(制御ステータス)「00000001B」が共通して割り付けられている。そして、上述した内部当籤役(サブフラグ)をサブフラグEXに変換する際のフラグ変換抽籤処理では、サブフラグ変換制御データ格納領域に格納されたサブフラグ変換制御データ(制御ステータス)に基づいて、抽籤が行われる。   For example, the sub-flag conversion control data (control status) “00000011B” is commonly assigned to the sub-flag “triple chip A” and “triple chip B”. Further, for example, sub-flag conversion control data (control status) “00000001B” is commonly assigned to the sub-flags “reach eye lip 1” to “reach eye lip 4”. In the flag conversion lottery process for converting the internal winning combination (sub flag) into the sub flag EX described above, the lottery is performed based on the sub flag conversion control data (control status) stored in the sub flag conversion control data storage area. .

メイン側で管理するフラグ(内部当籤役)をサブ側で管理可能なフラグに変換するためのサブフラグ変換テーブルにおいて、同種の内部当籤役(サブフラグ)に対して共通のサブフラグ変換制御データを設けることにより、該変換テーブルの汎用性が高くなり、機種変更に伴う変換プログラムの変更も軽微な変更で対応可能となるので、開発コストの増大を抑制することができる。   By providing common sub-flag conversion control data for the same type of internal winning combination (sub-flag) in a sub-flag conversion table for converting a flag (internal winning combination) managed on the main side into a flag manageable on the sub-side. Therefore, the versatility of the conversion table is improved, and a change in the conversion program accompanying a model change can be dealt with by a small change, so that an increase in development cost can be suppressed.

[ナビセット処理]
次に、図108〜図110を参照して、状態別制御処理(図104参照)中のS402で行うナビセット処理について説明する。図108は、ナビセット処理の手順を示すフローチャートである。また、図109は、ナビセット処理中の後述のS434〜S436の処理を実行するためのソースプログラムの一例を示す図であり、図110は、ナビセット処理のソースプログラム上で、実際に参照されるナビデータテーブルの構成の一例を示す図である。
[Navi set processing]
Next, with reference to FIGS. 108 to 110, the navigation set processing performed in S402 in the state-specific control processing (see FIG. 104) will be described. FIG. 108 is a flowchart showing the procedure of the navigation set process. FIG. 109 is a diagram showing an example of a source program for executing the processing of S434 to S436 described later during the navigation set processing. FIG. 110 is actually referred to in the source program of the navigation set processing. FIG. 3 is a diagram showing an example of a configuration of a navigation data table.

まず、メインCPU101は、サブフラグ変換制御データ格納領域(不図示)にナビセットフラグがセットされているか否かを判別する(S431)。具体的には、メインCPU101は、サブフラグ変換制御データ格納領域を参照し、セットされているサブフラグ変換制御データが、押し順ナビを発生させる小役当籤番号(10〜23)に対応するデータであるか否かを判別する。S431において、メインCPU101が、サブフラグ変換制御データ格納領域にナビセットフラグがセットされていないと判別したとき(S431がNO判定の場合)、メインCPU101は、ナビセット処理を終了し、処理を状態別制御処理(図104参照)のS403に移す。   First, the main CPU 101 determines whether or not a navigation set flag is set in a sub-flag conversion control data storage area (not shown) (S431). Specifically, the main CPU 101 refers to the sub-flag conversion control data storage area, and the set sub-flag conversion control data is data corresponding to the small winning combination numbers (10 to 23) for generating the pressing order navigation. It is determined whether or not. In S431, when the main CPU 101 determines that the navigation set flag is not set in the sub-flag conversion control data storage area (in the case of NO determination in S431), the main CPU 101 ends the navigation set processing and determines the processing according to the state. The process moves to S403 of the control process (see FIG. 104).

一方、S431において、メインCPU101が、サブフラグ変換制御データ格納領域にナビセットフラグがセットされていると判別したとき(S431がYES判定の場合)、メインCPU101は、RT状態がRT0又はRT1状態であるか否かを判別する(S432)。S432において、メインCPU101が、RT状態がRT0又はRT1状態でないと判別したとき(S432がNO判定の場合)、メインCPU101は、ナビセット処理を終了し、処理を状態別制御処理(図104参照)のS403に移す。   On the other hand, in S431, when the main CPU 101 determines that the navigation set flag is set in the sub-flag conversion control data storage area (if S431 is YES), the main CPU 101 is in the RT0 or RT1 RT state. It is determined whether or not it is (S432). In S432, when the main CPU 101 determines that the RT state is not the RT0 or RT1 state (if S432 is NO), the main CPU 101 ends the navigation set processing, and executes the state-specific control processing (see FIG. 104). Move to S403.

一方、S432において、メインCPU101が、RT状態がRT0又はRT1状態であると判別したとき(S432がYES判定の場合)、メインCPU101は、遊技状態が一般遊技状態であるか否かを判別する(S433)。S433において、メインCPU101が、遊技状態が一般遊技状態であると判別したとき(S433がYES判定の場合)、メインCPU101は、ナビセット処理を終了し、処理を状態別制御処理(図104参照)のS403に移す。   On the other hand, in S432, when the main CPU 101 determines that the RT state is the RT0 or RT1 state (if S432 is YES), the main CPU 101 determines whether the gaming state is the general gaming state (S432). S433). In S433, when the main CPU 101 determines that the game state is the general game state (if S433 is YES), the main CPU 101 ends the navigation set processing, and performs the state-specific control processing (see FIG. 104). Move to S403.

一方、S433において、メインCPU101が、遊技状態が一般遊技状態でないと判別したとき(S433がNO判定の場合)、メインCPU101は、小役当籤番号を取得する(S434)。次いで、メインCPU101は、図110に示すナビデータテーブルを参照し、小役当籤番号に基づいて、ナビデータ(1〜9のいずれか)を取得する(S435)。   On the other hand, in S433, when the main CPU 101 determines that the gaming state is not the general gaming state (if S433 is NO), the main CPU 101 obtains a small combination winning number (S434). Next, the main CPU 101 refers to the navigation data table shown in FIG. 110, and acquires navigation data (any of 1 to 9) based on the small winning combination number (S435).

次いで、メインCPU101は、取得したナビデータ(複数の表示列の変動表示の停止操作に関する情報)をメインRAM103内の図示しないナビデータ格納領域(停止操作指示情報格納領域)に格納する(S436)。そして、S436の処理後、メインCPU101は、ナビセット処理を終了し、処理を状態別制御処理(図104参照)のS403に移す。   Next, the main CPU 101 stores the acquired navigation data (information on the stop operation of the variable display of the plurality of display columns) in a navigation data storage area (stop operation instruction information storage area) (not shown) in the main RAM 103 (S436). Then, after the processing of S436, the main CPU 101 ends the navigation set processing, and moves the processing to S403 of the state-specific control processing (see FIG. 104).

本実施形態では、上述のようにしてナビセット処理が行われる。なお、上述したナビセット処理中のS434〜S436の処理は、メインCPU101が、図109のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。この一連の処理では、図109に示すように、ソースプログラム上において、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行うメインCPU101専用の「LDQ」命令が用いられる。   In the present embodiment, the navigation set processing is performed as described above. Note that the processing of S434 to S436 during the navigation set processing described above is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 109. In this series of processing, as shown in FIG. 109, an "LDQ" instruction dedicated to the main CPU 101 for specifying an address using a Q register (extension register) is used on a source program.

ソースプログラム上において、例えば、ソースコード「LDQ A,(k)」が実行されると、Qレジスタの格納データ(上位側アドレス値)と、1バイトの整数k(直値:下位側アドレス値)とで指定されたアドレスのメモリの内容(格納データ)がAレジスタにロードされる。それゆえ、例えば、図109中のソースコード「LDQ A,(wHITFRT)」が実行されると、Qレジスタの格納データと、整数値「wHITFRT」とで指定されるアドレスのメモリの内容がAレジスタにロードされる。   For example, when the source code “LDQ A, (k)” is executed on the source program, the data stored in the Q register (upper address value) and the 1-byte integer k (direct value: lower address value) Is loaded into the A register. Therefore, for example, when the source code “LDQ A, (wHITFRT)” in FIG. 109 is executed, the contents of the memory at the address specified by the data stored in the Q register and the integer value “wHITFRT” are stored in the A register. Is loaded.

また、ソースプログラム上において、例えば、ソースコード「LDQ (k),A」が実行されると、Aレジスタの格納データが、Qレジスタの格納データ(上位側アドレス値)と、1バイトの整数k(直値:下位側アドレス値)とで指定されたアドレスのメモリにロードされる。それゆえ、例えば、図109中のソースコード「LDQ (wNAVIPTN),A」の実行により、Aレジスタに格納されたデータ(ナビデータ)が、Qレジスタの格納データ(上位側アドレス値)と1バイトの整数値「wNAVIPTN」(下位側アドレス値)とで指定されたアドレスのナビデータ格納領域に格納される。   Further, for example, when the source code “LDQ (k), A” is executed on the source program, the data stored in the A register is changed to the data stored in the Q register (upper address value) and an integer k (Direct value: lower-order address value). Therefore, for example, by executing the source code “LDQ (wNAVIPTN), A” in FIG. 109, the data (navigation data) stored in the A register becomes one byte of the data stored in the Q register (upper address value). Is stored in the navigation data storage area at the address specified by the integer value “wNAVIPTN” (lower address value).

上述のように、本実施形態では、ナビセット処理において、Qレジスタ(拡張レジスタ)を用いたメインCPU101専用命令コードが用いられ、直値により、メインROM102、メインRAM103やメモリーマップI/Oにアクセスすることができる。この場合、ナビセット処理のソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   As described above, in the present embodiment, in the navigation set processing, the instruction code dedicated to the main CPU 101 using the Q register (extended register) is used, and the main ROM 102, the main RAM 103, and the memory map I / O are accessed by the direct value. can do. In this case, the instruction related to the address setting can be omitted from the source program for the navigation set processing, and the capacity of the source program (the used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[フラグ変換処理]
次に、図111を参照して、状態別制御処理(図104参照)中のS404で行うフラグ変換処理について説明する。なお、図111は、フラグ変換処理の手順を示すフローチャートである。
[Flag conversion processing]
Next, the flag conversion process performed in S404 in the state-specific control process (see FIG. 104) will be described with reference to FIG. FIG. 111 is a flowchart illustrating the procedure of the flag conversion process.

まず、メインCPU101は、CT開始時であるか否かを判別する(S441)。   First, the main CPU 101 determines whether or not it is time to start CT (S441).

S441において、メインCPU101が、CT開始時でないと判別したとき(S441がNO判定の場合)、メインCPU101は、後述のS443の処理を行う。一方、S441において、メインCPU101が、CT開始時であると判別したとき(S441がYES判定の場合)、メインCPU101は、CT中のフラグ変換抽籤に用いるフラグ変換抽籤テーブルのテーブル番号を抽籤で決定し、セットする(S442)。   In S441, when the main CPU 101 determines that it is not the time to start CT (NO in S441), the main CPU 101 performs the process of S443 described later. On the other hand, in S441, when the main CPU 101 determines that CT is to be started (if S441 is YES), the main CPU 101 determines the table number of the flag conversion random determination table used for the flag conversion random determination during CT by lottery. And set (S442).

S442の処理後又はS441がNO判定の場合、メインCPU101は、現在の状態に応じたフラグ変換抽籤テーブルをセットする(S443)。例えば、現在の状態が非ART中のRT4状態である場合には、非ART中フラグ変換抽籤テーブル(図62参照)がセットされ、現在の状態が通常ART中のRT4状態である場合には、ART中フラグ変換抽籤テーブル(図47A及び47B参照)がセットされ、現在の状態がCT中のRT4状態である場合には、CT中フラグ変換抽籤テーブル(図54参照)がセットされる。   After the process of S442 or when the determination of S441 is NO, the main CPU 101 sets a flag conversion lottery table according to the current state (S443). For example, if the current state is the non-ART RT4 state, the non-ART flag conversion lottery table (see FIG. 62) is set. If the current state is the normal ART RT4 state, The during-ART flag conversion lottery table (see FIGS. 47A and 47B) is set, and if the current state is the RT4 state during CT, the during-CT flag conversion lottery table (see FIG. 54) is set.

次いで、メインCPU101は、セットされたフラグ変換抽籤テーブルを参照し、内部当籤役に基づいてフラグ変換抽籤処理を行う(S444)。なお、実際、この処理では、メインCPU101は、内部当籤役に対応するサブフラグに基づいて、図107に示すサブフラグ変換テーブルから取得されるサブフラグ変換制御データを用いてフラグ変換抽籤処理を行う。   Next, the main CPU 101 refers to the set flag conversion lottery table and performs a flag conversion lottery process based on the internal winning combination (S444). In fact, in this process, the main CPU 101 performs the flag conversion lottery process using the sub-flag conversion control data obtained from the sub-flag conversion table shown in FIG. 107 based on the sub-flag corresponding to the internal winning combination.

次いで、メインCPU101は、S444のフラグ変換抽籤に当籤したか否かを判別する(S445)。   Next, the main CPU 101 determines whether or not the flag conversion lottery in S444 has been won (S445).

S445において、メインCPU101が、フラグ変換抽籤に当籤したと判別したとき(S445がYES判定の場合)、メインCPU101は、サブフラグ変換処理を行う(S446)。この処理において、例えば、内部当籤役が「F_1確チリリプ」である場合、すなわち、サブフラグが「3連チリリプB(03)」である場合、フラグ変換抽籤処理に当籤すると、S446のサブフラグ変換処理により、サブフラグ「3連チリリプB(03)」が、サブフラグEX「確定役(06)」又はサブフラグEX「3連チリリプ(07)」に変換される(図36参照)。   In S445, when the main CPU 101 determines that the flag conversion lottery has been won (YES in S445), the main CPU 101 performs a sub-flag conversion process (S446). In this process, for example, when the internal winning combination is “F_1 probable chip lip”, that is, when the sub flag is “triple chip lip B (03)”, when the flag conversion lottery process is won, the sub flag conversion process of S446 is executed. , The sub-flag “triple lip B (03)” is converted into the sub-flag EX “fixed hand (06)” or the sub-flag EX “triple lip (07)” (see FIG. 36).

S446の処理後、メインCPU101は、現在の遊技状態が非ART状態であるか否かを判別する(S447)。S447において、メインCPU101が、現在の遊技状態が非ART状態でないと判別したとき(S447がNO判定の場合)、メインCPU101は、フラグ変換処理を終了し、処理を状態別制御処理(図104参照)のS405に移す。   After the process of S446, the main CPU 101 determines whether or not the current gaming state is the non-ART state (S447). In S447, when the main CPU 101 determines that the current gaming state is not the non-ART state (NO in S447), the main CPU 101 ends the flag conversion processing, and executes the state-specific control processing (see FIG. 104). Move to S405).

一方、S447において、メインCPU101が、現在の遊技状態が非ART状態であると判別したとき(S447がYES判定の場合)、メインCPU101は、ARTセット数に「1」を加算する(S448)。次いで、メインCPU101は、次遊技の遊技状態にART準備状態をセットする(S449)。そして、S449の処理後、メインCPU101は、フラグ変換処理を終了し、処理を状態別制御処理(図104参照)のS405に移す。   On the other hand, in S447, when the main CPU 101 determines that the current gaming state is the non-ART state (YES in S447), the main CPU 101 adds “1” to the ART set number (S448). Next, the main CPU 101 sets the ART preparation state to the game state of the next game (S449). Then, after the processing of S449, the main CPU 101 ends the flag conversion processing, and moves the processing to S405 of the state-specific control processing (see FIG. 104).

ここで再度、S445の処理に戻って、S445において、メインCPU101が、フラグ変換抽籤に当籤しなかったと判別したとき(S445がNO判定の場合)、メインCPU101は、サブフラグ維持処理を行う(S450)。この処理において、例えば、内部当籤役が「F_1確チリリプ」である場合、すなわち、サブフラグが「3連チリリプB(03)」である場合、フラグ変換抽籤に非当籤であると、S450のサブフラグ維持処理により、サブフラグ「3連チリリプB(03)」が、サブフラグEX「リプレイ(01)」に変換(維持)される。そして、S450の処理後、メインCPU101は、フラグ変換処理を終了し、処理を状態別制御処理(図104参照)のS405に移す。   Here, returning to the process of S445 again, when the main CPU 101 determines in S445 that the flag conversion lottery has not been won (NO in S445), the main CPU 101 performs a sub-flag maintaining process (S450). . In this process, for example, when the internal winning combination is “F_1 certain lip”, that is, when the sub flag is “triple lip B (03)”, it is determined that the flag conversion lottery is not won, and the sub flag of S450 is maintained. By the processing, the sub-flag “triple chili lip B (03)” is converted (maintained) into the sub-flag EX “replay (01)”. Then, after the processing of S450, the main CPU 101 ends the flag conversion processing, and moves the processing to S405 of the state-specific control processing (see FIG. 104).

[通常中スタート時処理]
次に、図112を参照して、状態別制御処理(図104参照)中のS407で行う通常中スタート時処理について説明する。なお、図112は、通常中スタート時処理の手順を示すフローチャートである。
[Processing during normal start]
Next, with reference to FIG. 112, the normal start process performed in S407 in the state-specific control process (see FIG. 104) will be described. FIG. 112 is a flowchart showing the procedure of the normal start process.

まず、メインCPU101は、CZ抽籤テーブル(図41A参照)を参照し、現在のCZの抽籤状態及び内部当籤役(サブフラグ)に基づいてCZ抽籤処理を行う(S461)。次いで、メインCPU101は、S461のCZ抽籤に当籤したか否かを判別する(S462)。   First, the main CPU 101 refers to the CZ lottery table (see FIG. 41A) and performs CZ lottery processing based on the current CZ lottery state and the internal winning combination (sub flag) (S461). Next, the main CPU 101 determines whether or not the CZ lottery in S461 has been won (S462).

S462において、メインCPU101が、CZ抽籤に当籤しなかったと判別したとき(S462がNO判定の場合)、メインCPU101は、後述のS465の処理を行う。   In S462, when the main CPU 101 determines that the CZ lottery has not been won (if S462 is NO), the main CPU 101 performs the processing of S465 described later.

一方、S462において、メインCPU101が、CZ抽籤に当籤したと判別したとき(S462がYES判定の場合)、メインCPU101は、次遊技の遊技状態に当籤した種別のCZをセットする(S463)。次いで、メインCPU101は、当籤した種別のCZゲーム数をCZゲーム数カウンタにセットする(S464)。なお、CZゲーム数カウンタは、CZの継続期間を計数するカウンタであり、メインRAM103に設けられる。S464の処理において、例えば、CZ1が当籤している場合には、CZゲーム数カウンタ(前半部)に第1の所定ゲーム数(例えば、「12」)がセットされ、CZ2が当籤している場合には、CZゲーム数カウンタ(前半部)に第2の所定ゲーム数(例えば、「15」)がセットされ、CZ3が当籤している場合には、CZゲーム数カウンタに第4の所定ゲーム数(例えば、「17」)がセットされる。   On the other hand, in S462, when the main CPU 101 determines that the CZ lottery has been won (if S462 is YES), the main CPU 101 sets the CZ of the type won in the game state of the next game (S463). Next, the main CPU 101 sets the number of CZ games of the winning type in a CZ game number counter (S464). The CZ game number counter is a counter for counting the duration of the CZ, and is provided in the main RAM 103. In the process of S464, for example, when CZ1 has been won, a first predetermined game number (for example, “12”) is set in the CZ game number counter (first half), and when CZ2 has been won. In the CZ game number counter (first half), the second predetermined game number (for example, “15”) is set, and when CZ3 is won, the CZ game number counter is set to the fourth predetermined game number. (For example, “17”) is set.

S464の処理後又はS462がNO判定の場合、メインCPU101は、通常中高確率抽籤テーブル(図40A参照)を参照し、内部当籤役(サブフラグ)に基づいてCZの抽籤状態の移行抽籤を行う(S465)。次いで、メインCPU101は、移行抽籤の結果に基づいて、CZの抽籤状態を更新する(S466)。そして、S466の処理後、メインCPU101は、通常中スタート時処理を終了するとともに、状態別制御処理(図104参照)も終了する。   After the processing in S464 or in the case of NO determination in S462, the main CPU 101 refers to the normal medium-high probability lottery table (see FIG. 40A), and performs the CZ lottery state transition lottery based on the internal winning combination (sub flag) (S465) ). Next, the main CPU 101 updates the CZ lottery state based on the result of the shift lottery (S466). After the process of S466, the main CPU 101 ends the normal start process and also ends the state-specific control process (see FIG. 104).

[CZ中スタート時処理]
次に、図113を参照して、状態別制御処理(図104参照)中のS409で行うCZ中スタート時処理について説明する。なお、図113は、CZ中スタート時処理の手順を示すフローチャートである。
[Start processing during CZ]
Next, with reference to FIG. 113, a description will be given of the start-time processing during CZ performed in S409 in the state-specific control processing (see FIG. 104). FIG. 113 is a flowchart showing the procedure of the processing at the start during CZ.

まず、メインCPU101は、現在の遊技状態がCZ1であるか否かを判別する(S471)。   First, the main CPU 101 determines whether or not the current gaming state is CZ1 (S471).

S471において、メインCPU101が、現在の遊技状態がCZ1であると判別したとき(S471がYES判定の場合)、メインCPU101は、CZ1(CZ2)中処理を行う(S472)。なお、CZ1(CZ2)中処理の詳細については、後述の図114及び図115を参照しながら後で説明する。そして、S472の処理後、メインCPU101は、CZ中スタート時処理を終了するとともに、状態別制御処理(図104参照)も終了する。   In S471, when the main CPU 101 determines that the current gaming state is CZ1 (if S471 is YES), the main CPU 101 performs processing during CZ1 (CZ2) (S472). The details of the processing during CZ1 (CZ2) will be described later with reference to FIGS. 114 and 115 described later. Then, after the processing of S472, the main CPU 101 ends the processing at the time of starting during CZ, and also ends the state-specific control processing (see FIG. 104).

一方、S471において、メインCPU101が、現在の遊技状態がCZ1でないと判別したとき(S471がNO判定の場合)、メインCPU101は、現在の遊技状態がCZ2であるか否かを判別する(S473)。   On the other hand, in S471, when the main CPU 101 determines that the current gaming state is not CZ1 (if S471 is NO), the main CPU 101 determines whether the current gaming state is CZ2 (S473). .

S473において、メインCPU101が、現在の遊技状態がCZ2であると判別したとき(S473がYES判定の場合)、メインCPU101は、CZ1(CZ2)中処理を行う(S474)。CZ1(CZ2)中処理の詳細については、後述の図114及び図115を参照しながら後で説明する。そして、S474の処理後、メインCPU101は、CZ中スタート時処理を終了するとともに、状態別制御処理(図104参照)も終了する。なお、本実施形態では、CZ1中処理とCZ2中処理との間ではART抽籤に当籤する期待度を示すランク(モード又はポイント)が異なるだけであり、基本的な処理内容は同じである。そこで、本実施形態では、CZ1中処理及びCZ2中処理をCZ1(CZ2)中処理として一つの処理で説明する。   In S473, when the main CPU 101 determines that the current gaming state is CZ2 (if S473 is YES), the main CPU 101 performs a process during CZ1 (CZ2) (S474). Details of the processing during CZ1 (CZ2) will be described later with reference to FIGS. 114 and 115 described later. Then, after the process of S474, the main CPU 101 ends the process at the time of start during CZ, and also ends the state-specific control process (see FIG. 104). In the present embodiment, the rank (mode or point) indicating the degree of expectation to win the ART lottery is different between the CZ1 middle processing and the CZ2 middle processing, and the basic processing contents are the same. Therefore, in this embodiment, the processing during CZ1 and the processing during CZ2 will be described as one processing during CZ1 (CZ2).

一方、S473において、メインCPU101が、現在の遊技状態がCZ2でないと判別したとき(S473がNO判定の場合)、メインCPU101は、CZ3中処理を行う(S475)。なお、CZ3中処理の詳細については、後述の図116を参照しながら後で説明する。そして、S475の処理後、メインCPU101は、CZ中スタート時処理を終了するとともに、状態別制御処理(図104参照)も終了する。   On the other hand, in S473, when the main CPU 101 determines that the current gaming state is not CZ2 (if S473 is NO), the main CPU 101 performs CZ3 middle processing (S475). The details of the CZ3 mid-process will be described later with reference to FIG. Then, after the processing of S475, the main CPU 101 ends the processing at the start during CZ, and also ends the state-specific control processing (see FIG. 104).

[CZ1(CZ2)中処理]
次に、図114及び図115を参照して、CZ中スタート時処理(図113参照)中のS472又はS474で行うCZ1(CZ2)中処理について説明する。なお、図114及び図115は、CZ1(CZ2)中処理の手順を示すフローチャートである。
[CZ1 (CZ2) middle processing]
Next, the processing during CZ1 (CZ2) performed in S472 or S474 during the processing during start during CZ (see FIG. 113) will be described with reference to FIGS. 114 and 115. FIGS. 114 and 115 are flowcharts showing the procedure of the processing during CZ1 (CZ2).

まず、メインCPU101は、現遊技がCZ1(又はCZ2)の前半部の遊技であるか否かを判別する(S481)。S481において、メインCPU101が、現遊技がCZ1(又はCZ2)の前半部の遊技でないと判別したとき(S481がNO判定の場合)、メインCPU101は、後述のS490の処理を行う。   First, the main CPU 101 determines whether or not the current game is a game in the first half of CZ1 (or CZ2) (S481). In S481, when the main CPU 101 determines that the current game is not the game of the first half of CZ1 (or CZ2) (if S481 is NO), the main CPU 101 performs the process of S490 described later.

一方、S481において、メインCPU101が、現遊技がCZ1の前半部の遊技であると判別したとき(S481がYES判定の場合)、メインCPU101は、CZ1中モードアップ抽籤テーブル(図42参照)を参照し、内部当籤役(サブフラグ)に基づいてモードアップ抽籤処理を行う(S482)。また、S481において、メインCPU101が、現遊技がCZ2の前半部の遊技であると判別したとき(S481がYES判定の場合)、メインCPU101は、CZ2中ポイント抽籤テーブル(図43参照)を参照し、内部当籤役(サブフラグ)に基づいてポイントアップ抽籤を行う(S482)。   On the other hand, in S481, when the main CPU 101 determines that the current game is a game in the first half of CZ1 (if S481 is YES), the main CPU 101 refers to the CZ1 mode up lottery table (see FIG. 42). Then, a mode up lottery process is performed based on the internal winning combination (sub flag) (S482). Also, in S481, when the main CPU 101 determines that the current game is a game in the first half of CZ2 (if S481 is YES), the main CPU 101 refers to the CZ2 midpoint lottery table (see FIG. 43). Then, a point-up lottery is performed based on the internal winning combination (sub flag) (S482).

次いで、メインCPU101は、S482の抽籤結果に基づいて、ランク(モード又はポイント)を更新する(S483)。次いで、メインCPU101は、S482の抽籤においてフリーズに当籤したか否かを判別する(S484)。   Next, the main CPU 101 updates the rank (mode or point) based on the lottery result of S482 (S483). Next, the main CPU 101 determines whether or not a freeze has been won in the lottery in S482 (S484).

S484において、メインCPU101が、フリーズに当籤したと判別したとき(S484がYES判定の場合)、メインCPU101は、遊技の進行を一時的に停止するフリーズ処理を行うとともに、ARTセット数及びCTセット数に「1」を加算する(S485)。また、この処理では、メインCPU101は、ARTレベル決定テーブル(図48A参照)を参照してARTレベルを決定し、セットする。なお、フリーズ発生時には、ARTレベルとして「ARTレベル2」が決定される。   When the main CPU 101 determines in S484 that the freeze has been won (YES in S484), the main CPU 101 performs a freeze process for temporarily stopping the progress of the game, and sets the number of ART sets and the number of CT sets. Is added to "1" (S485). In this process, the main CPU 101 determines and sets the ART level with reference to the ART level determination table (see FIG. 48A). When a freeze occurs, "ART level 2" is determined as the ART level.

次いで、メインCPU101は、次遊技の遊技状態にART準備状態をセットする(S486)。そして、S486の処理後、メインCPU101は、CZ1(CZ2)中処理を終了するとともに、CZ中スタート時処理(図113参照)も終了する。   Next, the main CPU 101 sets the ART preparation state to the game state of the next game (S486). Then, after the processing of S486, the main CPU 101 ends the processing during CZ1 (CZ2), and also ends the processing during start during CZ (see FIG. 113).

ここで再度、S484の処理に戻って、S484において、メインCPU101が、フリーズに当籤しなかったと判別したとき(S484がNO判定の場合)、メインCPU101は、CZゲーム数カウンタ(前半部)の値を1減算する(S487)。次いで、メインCPU101は、CZゲーム数カウンタ(前半部)の値が「0」であるか否かを判別する(S488)。   Here, returning to the process of S484 again, when the main CPU 101 determines in S484 that the freeze has not been won (if S484 is NO), the main CPU 101 sets the value of the CZ game number counter (first half). Is subtracted by 1 (S487). Next, the main CPU 101 determines whether or not the value of the CZ game number counter (first half) is “0” (S488).

S488において、メインCPU101が、CZゲーム数カウンタ(前半部)の値が「0」でないと判別したとき(S488がNO判定の場合)、メインCPU101は、CZ1(CZ2)中処理を終了するとともに、CZ中スタート時処理(図113参照)も終了する。   In S488, when the main CPU 101 determines that the value of the CZ game number counter (first half) is not “0” (if S488 is NO), the main CPU 101 ends the CZ1 (CZ2) processing, The processing at the time of start during CZ (see FIG. 113) also ends.

一方、S488において、メインCPU101が、CZゲーム数カウンタ(前半部)の値が「0」であると判別したとき(S488がYES判定の場合)、メインCPU101は、次遊技の遊技状態にCZ1又はCZ2の後半部をセットする(S489)。そして、S489の処理後、メインCPU101は、CZ1(CZ2)中処理を終了するとともに、CZ中スタート時処理(図113参照)も終了する。   On the other hand, in S488, when the main CPU 101 determines that the value of the CZ game number counter (the first half) is “0” (if S488 is YES), the main CPU 101 sets the CZ1 or the next game state to the next game state. The second half of CZ2 is set (S489). Then, after the process of S489, the main CPU 101 ends the process during CZ1 (CZ2), and also ends the process at the time of start during CZ (see FIG. 113).

ここで再度、S481の処理に戻って、S481がNO判定の場合、メインCPU101は、現ゲームがCZ1又はCZ2の後半部の1ゲーム目であるか否かを判別する(S490)。S490において、メインCPU101が、現ゲームがCZ1又はCZ2の後半部の1ゲーム目でないと判別したとき(S490がNO判定の場合)、メインCPU101は、後述のS495の処理を行う。   Here, returning to the processing of S481 again, if the determination of S481 is NO, the main CPU 101 determines whether or not the current game is the first game in the latter half of CZ1 or CZ2 (S490). In S490, when the main CPU 101 determines that the current game is not the first game in the latter half of CZ1 or CZ2 (if S490 is NO), the main CPU 101 performs the process of S495 described later.

一方、S490において、メインCPU101が、現ゲームがCZ1又はCZ2の後半部の1ゲーム目であると判別したとき(S490がYES判定の場合)、メインCPU101は、CZ中ART抽籤テーブル(図44A及び44B参照)を参照し、前半部のランク(モード又はポイント)に基づいてART抽籤処理を行う(S491)。   On the other hand, in S490, when the main CPU 101 determines that the current game is the first game in the second half of CZ1 or CZ2 (if S490 is YES), the main CPU 101 executes the CZ ART random determination table (FIG. Referring to FIG. 44B), an ART lottery process is performed based on the rank (mode or point) of the first half (S491).

次いで、メインCPU101は、ART抽籤に当籤したか否かを判別する(S492)。S492において、メインCPU101が、ART抽籤に当籤しなかったと判別したとき(S492がNO判定の場合)、メインCPU101は、後述のS494の処理を行う。   Next, the main CPU 101 determines whether or not the ART lottery has been won (S492). In S492, when the main CPU 101 determines that the ART lottery has not been won (NO in S492), the main CPU 101 performs the processing of S494 described later.

一方、S492において、メインCPU101が、ART抽籤に当籤したと判別したとき(S492がYES判定の場合)、メインCPU101は、ARTセット数に「1」を加算し、ARTレベル決定テーブル(図48A参照)を参照してARTレベルの抽籤を行い、その抽籤結果をセットする(S493)。   On the other hand, in S492, when the main CPU 101 determines that the ART lottery has been won (YES in S492), the main CPU 101 adds “1” to the number of ART sets, and sets an ART level determination table (see FIG. 48A). ), An ART level lottery is performed, and the lottery result is set (S493).

S493の処理後又はS492がNO判定の場合、メインCPU101は、CZゲーム数カウンタ(後半部)に所定値をセットする(S494)。なお、S494の処理において、例えば、ART抽籤に当籤している場合には、CZゲーム数カウンタ(後半部)に「4」がセットされ、ART抽籤に非当籤である場合には、CZゲーム数カウンタ(後半部)に「3」がセットされる。   After the process of S493 or when the determination of S492 is NO, the main CPU 101 sets a predetermined value to a CZ game number counter (second half) (S494). In the process of S494, for example, if the ART lottery has been won, “4” is set in the CZ game number counter (the latter half), and if the ART lottery has not been won, the CZ game number “3” is set in the counter (the latter half).

S494の処理後又はS490がNO判定の場合、メインCPU101は、CZ中ART抽籤テーブル(図44C参照)を参照して、内部当籤役(サブフラグ)に基づいてART抽籤処理を行う(S495)。   After the process of S494 or when the determination of S490 is NO, the main CPU 101 refers to the ART random determination table during CZ (see FIG. 44C) and performs the ART random determination process based on the internal winning combination (sub flag) (S495).

次いで、メインCPU101は、ART抽籤に当籤したか否かを判別する(S496)。S496において、メインCPU101が、ART抽籤に当籤しなかったと判別したとき(S496がNO判定の場合)、メインCPU101は、後述のS498の処理を行う。   Next, the main CPU 101 determines whether or not the ART lottery has been won (S496). In S496, when the main CPU 101 determines that the ART lottery has not been won (if S496 is NO), the main CPU 101 performs the processing of S498 described later.

一方、S496において、メインCPU101が、ART抽籤に当籤したと判別したとき(S496がYES判定の場合)、メインCPU101は、ARTセット数に「1」を加算し、ARTレベル決定テーブル(図48A参照)を参照してARTレベルの抽籤を行い、その抽籤結果をセットする(S497)。   On the other hand, in S496, when the main CPU 101 determines that the ART lottery has been won (YES in S496), the main CPU 101 adds “1” to the number of ART sets, and sets the ART level determination table (see FIG. 48A). ), The ART level lottery is performed, and the lottery result is set (S497).

S497の処理後又はS496がNO判定の場合、メインCPU101は、CZゲーム数カウンタ(後半部)の値を1減算する(S498)。次いで、メインCPU101は、CZゲーム数カウンタ(後半部)の値が「0」であるか否かを判別する(S499)。   After the process of S497 or when the determination of S496 is NO, the main CPU 101 decrements the value of the CZ game number counter (the latter half) by one (S498). Next, the main CPU 101 determines whether or not the value of the CZ game number counter (second half) is “0” (S499).

S499において、メインCPU101が、CZゲーム数カウンタ(後半部)の値が「0」でないと判別したとき(S499がNO判定の場合)、メインCPU101は、CZ1(CZ2)中処理を終了するとともに、CZ中スタート時処理(図113参照)も終了する。   In S499, when the main CPU 101 determines that the value of the CZ game number counter (the latter half) is not “0” (if S499 is NO), the main CPU 101 ends the processing during CZ1 (CZ2), The processing at the time of start during CZ (see FIG. 113) also ends.

一方、S499において、メインCPU101が、CZゲーム数カウンタ(後半部)の値が「0」であると判別したとき(S499がYES判定の場合)、メインCPU101は、ARTセット数が「1」以上であるか否かを判別する(S500)。   On the other hand, in S499, when the main CPU 101 determines that the value of the CZ game number counter (second half) is “0” (if S499 is YES), the main CPU 101 determines that the number of ART sets is “1” or more. Is determined (S500).

S500において、メインCPU101が、ARTセット数が「1」以上であると判別したとき(S500がYES判定の場合)、メインCPU101は、次遊技の遊技状態にART準備状態をセットする(S501)。そして、S501の処理後、メインCPU101は、CZ1(CZ2)中処理を終了するとともに、CZ中スタート時処理(図113参照)も終了する。   In S500, when the main CPU 101 determines that the number of ART sets is “1” or more (if S500 is YES), the main CPU 101 sets the ART preparation state to the game state of the next game (S501). Then, after the processing of S501, the main CPU 101 ends the processing during CZ1 (CZ2) and also ends the processing during start in CZ (see FIG. 113).

一方、S500において、メインCPU101が、ARTセット数が「1」以上でないと判別したとき(S500がNO判定の場合)、メインCPU101は、次遊技の遊技状態にCZ失敗時の状態をセットする(S502)。そして、S502の処理後、メインCPU101は、CZ1(CZ2)中処理を終了するとともに、CZ中スタート時処理(図113参照)も終了する。   On the other hand, in S500, when the main CPU 101 determines that the number of ART sets is not equal to or more than “1” (NO in S500), the main CPU 101 sets the state of CZ failure to the next game state ( S502). Then, after the processing of S502, the main CPU 101 ends the processing during CZ1 (CZ2) and also ends the processing during start during CZ (see FIG. 113).

[CZ3中処理]
次に、図116を参照して、CZ中スタート時処理(図113参照)中のS475で行うCZ3中処理について説明する。なお、図116は、CZ3中処理の手順を示すフローチャートである。
[CZ3 middle processing]
Next, with reference to FIG. 116, the CZ3 middle process performed in S475 during the CZ start process (see FIG. 113) will be described. FIG. 116 is a flowchart showing the procedure of the CZ3 middle processing.

まず、メインCPU101は、CZ中ART抽籤テーブル(図45参照)を参照し、内部当籤役(サブフラグ)に基づいてART抽籤処理を行う(S511)。   First, the main CPU 101 refers to the ART random determination table during CZ (see FIG. 45) and performs the ART random determination process based on the internal winning combination (sub flag) (S511).

次いで、メインCPU101は、ART抽籤に当籤したか否かを判別する(S512)。S512において、メインCPU101が、ART抽籤に当籤しなかったと判別したとき(S512がNO判定の場合)、メインCPU101は、後述のS518の処理を行う。   Next, the main CPU 101 determines whether or not the ART lottery has been won (S512). In S512, when the main CPU 101 determines that the ART lottery has not been won (if S512 is NO), the main CPU 101 performs the processing of S518 described later.

一方、S512において、メインCPU101が、ART抽籤に当籤したと判別したとき(S512がYES判定の場合)、メインCPU101は、ARTセット数に「1」を加算し、CTセット数に「1」を加算する(S513)。次いで、メインCPU101は、S512のART抽籤においてフリーズに当籤したか否かを判別する(S514)。   On the other hand, in S512, when the main CPU 101 determines that the ART lottery has been won (YES in S512), the main CPU 101 adds “1” to the number of ART sets and sets “1” to the number of CT sets. It is added (S513). Next, the main CPU 101 determines whether or not a freeze has been won in the ART lottery in S512 (S514).

S514において、メインCPU101が、フリーズに当籤しなかったと判別したとき(S514がNO判定の場合)、メインCPU101は、後述のS516の処理を行う。一方、S514において、メインCPU101が、フリーズに当籤したと判別したとき(S514がYES判定の場合)、メインCPU101は、遊技の進行を一時的に停止するフリーズ処理を行う(S515)。   In S514, when the main CPU 101 determines that the freeze has not been won (NO in S514), the main CPU 101 performs the processing of S516 described later. On the other hand, when the main CPU 101 determines in S514 that the freeze has been won (if S514 is YES), the main CPU 101 performs a freeze process for temporarily stopping the progress of the game (S515).

S515の処理後又はS514がNO判定の場合、メインCPU101は、ARTレベル決定テーブル(図48A参照)を参照してARTレベルの抽籤処理を行い、その抽籤結果(ARTレベル)をセットする(S516)。次いで、メインCPU101は、次遊技の遊技状態にART準備状態をセットする(S517)。そして、S517の処理後、メインCPU101は、CZ3中処理を終了するとともに、CZ中スタート時処理(図113参照)も終了する。   After the processing of S515 or when the determination of S514 is NO, the main CPU 101 refers to the ART level determination table (see FIG. 48A), performs the ART level lottery processing, and sets the lottery result (ART level) (S516). . Next, the main CPU 101 sets the ART preparation state to the game state of the next game (S517). Then, after the processing of S517, the main CPU 101 ends the processing during CZ3 and also ends the processing at the time of start during CZ (see FIG. 113).

ここで再度、S512の処理に戻って、S512がNO判定の場合、メインCPU101は、CZゲーム数カウンタの値を1減算する(S518)。次いで、メインCPU101は、CZゲーム数カウンタの値が「0」であるか否かを判別する(S519)。   Here, returning to the process of S512 again, if the determination of S512 is NO, the main CPU 101 decrements the value of the CZ game number counter by 1 (S518). Next, the main CPU 101 determines whether or not the value of the CZ game number counter is “0” (S519).

S519において、メインCPU101が、CZゲーム数カウンタの値が「0」でないと判別したとき(S519がNO判定の場合)、メインCPU101は、CZ3中処理を終了するとともに、CZ中スタート時処理(図113参照)も終了する。   In S519, when the main CPU 101 determines that the value of the CZ game number counter is not “0” (if S519 is NO), the main CPU 101 ends the processing during CZ3 and performs the processing during start during CZ (FIG. 113) also ends.

一方、S519において、メインCPU101が、CZゲーム数カウンタの値が「0」であると判別したとき(S519がYES判定の場合)、メインCPU101は、ARTセット数に「1」を加算し、ARTレベル決定テーブル(図48A参照)を参照してARTレベルの抽籤を行い、その抽籤結果をセットする(S520)。次いで、メインCPU101は、次遊技の遊技状態にART準備状態をセットする(S521)。そして、S521の処理後、メインCPU101は、CZ3中処理を終了するとともに、CZ中スタート時処理(図113参照)も終了する。   On the other hand, in S519, when the main CPU 101 determines that the value of the CZ game number counter is “0” (if S519 is YES), the main CPU 101 adds “1” to the number of ART sets, and ART An ART level lottery is performed with reference to the level determination table (see FIG. 48A), and the lottery result is set (S520). Next, the main CPU 101 sets the ART preparation state to the game state of the next game (S521). Then, after the processing of S521, the main CPU 101 ends the processing during CZ3, and also ends the processing at the time of starting during CZ (see FIG. 113).

[通常ART中スタート時処理]
次に、図117を参照して、状態別制御処理(図104参照)中のS411で行う通常ART中スタート時処理について説明する。なお、図117は、通常ART中スタート時処理の手順を示すフローチャートである。
[Processing during normal ART start]
Next, with reference to FIG. 117, a description will be given of the normal ART start-time process performed in S411 in the state-specific control process (see FIG. 104). FIG. 117 is a flowchart showing the procedure of the process at the time of the start during the normal ART.

まず、メインCPU101は、ART継続ゲーム数カウンタの値に「1」を加算する(S531)。なお、ART継続ゲーム数カウンタは、通常ARTが継続したゲーム数(消化ゲーム数)を計数するカウンタである。また、本実施形態では、ART継続ゲーム数カウンタの他に、通常ARTが継続可能なゲーム数を計数するART終了ゲーム数カウンタも設ける。そして、本実施形態のパチスロ1では、ART継続ゲーム数カウンタの値とART終了ゲーム数カウンタの値とを比較し、ART継続ゲーム数カウンタの値がART終了ゲーム数カウンタの値に到達すると、ART遊技状態が終了する。   First, the main CPU 101 adds “1” to the value of the ART continued game counter (S531). The ART continuous game number counter is a counter that counts the number of games (the number of digested games) for which the normal ART has been continued. In this embodiment, in addition to the ART continued game number counter, an ART finished game number counter for counting the number of games for which the normal ART can be continued is also provided. In the pachislo 1 of the present embodiment, the value of the ART continuation game number counter is compared with the value of the ART ending game number counter, and when the value of the ART continuation game number counter reaches the value of the ART ending game number counter, the ART is terminated. The gaming state ends.

次いで、メインCPU101は、ART中CT抽籤テーブル(図50参照)を参照し、現在のCT抽籤状態及び内部当籤役(サブフラグ)に基づいてCT抽籤処理を行う(S532)。次いで、メインCPU101は、CT抽籤に当籤したか否かを判別する(S533)。S533において、メインCPU101が、CT抽籤に当籤しなかったと判別したとき(S533がNO判定の場合)、メインCPU101は、後述のS536の処理を行う。   Next, the main CPU 101 performs a CT lottery process based on the current CT lottery state and the internal winning combination (sub-flag) with reference to the ART during lottery table (see FIG. 50) (S532). Next, the main CPU 101 determines whether or not the CT lottery has been won (S533). In S533, when the main CPU 101 determines that the CT lottery has not been won (NO in S533), the main CPU 101 performs the processing of S536 described later.

一方、S533において、メインCPU101が、CT抽籤に当籤したと判別したとき(S533がYES判定の場合)、メインCPU101は、CTセット数に「1」を加算し、CTゲーム数カウンタの値に「8」をセットする(S534)。次いで、メインCPU101は、次遊技の遊技状態に当籤した種別のCTをセットする(S535)。   On the other hand, in S533, when the main CPU 101 determines that the CT lottery has been won (if S533 is YES), the main CPU 101 adds “1” to the number of CT sets and sets the value of the CT game number counter to “1”. "8" is set (S534). Next, the main CPU 101 sets the CT of the type that has won the game state of the next game (S535).

S535の処理後又はS533がNO判定の場合、メインCPU101は、ARTレベル決定テーブル(図48B参照)を参照し、ART継続ゲーム数カウンタの値に基づいてARTレベルを抽籤し、その抽籤結果をセットする(S536)。次いで、メインCPU101は、通常ART中高確率抽籤テーブル(図49参照)を参照し、現在のCT抽籤状態及び内部当籤役(サブフラグ)に基づいて、移行先のCT抽籤状態を抽籤し、その抽籤結果をセットする(S537)。   After the processing in S535 or in the case of NO in S533, the main CPU 101 refers to the ART level determination table (see FIG. 48B), randomly determines the ART level based on the value of the ART continuous game number counter, and sets the result of the random determination. (S536). Next, the main CPU 101 refers to the normal ART medium-high-probability lottery table (see FIG. 49), lotteries the transition destination CT lottery state based on the current CT lottery state and the internal winning combination (sub-flag), and the lottery result. Is set (S537).

次いで、メインCPU101は、通常ART中上乗せ抽籤テーブル(図51参照)を参照し、内部当籤役(サブフラグ)に基づいてARTゲーム数の上乗せ抽籤処理を行う(S538)。次いで、メインCPU101は、上乗せ抽籤に当籤したか否かを判別する(S539)。   Next, the main CPU 101 refers to the normal ART additional lottery table (see FIG. 51) and performs an additional lottery process of the ART game number based on the internal winning combination (sub flag) (S538). Next, the main CPU 101 determines whether or not an additional lottery has been won (S539).

S539において、メインCPU101が、上乗せ抽籤に当籤しなかったと判別したとき(S539がNO判定の場合)、メインCPU101は、後述のS541の処理を行う。一方、S539において、メインCPU101が、上乗せ抽籤に当籤したと判別したとき(S539がYES判定の場合)、メインCPU101は、当籤結果をART終了ゲーム数カウンタに加算する(S540)。   In S539, when the main CPU 101 determines that the additional lottery has not been won (if S539 is NO), the main CPU 101 performs the processing of S541 described later. On the other hand, in S539, when the main CPU 101 determines that the additional lottery has been won (if S539 is YES), the main CPU 101 adds the winning result to the ART end game number counter (S540).

S540の処理後又はS539がNO判定の場合、メインCPU101は、ART継続ゲーム数カウンタの値が、ART終了ゲーム数カウンタの値に達したか否かを判定する(S541)。S541において、メインCPU101が、ART継続ゲーム数カウンタの値が、ART終了ゲーム数カウンタの値に達していないと判別したとき(S541がNO判定の場合)、メインCPU101は、通常ART中スタート時処理を終了するとともに、状態別制御処理(図104参照)も終了する。   After the processing of S540 or in the case of NO determination in S539, the main CPU 101 determines whether or not the value of the ART continued game number counter has reached the value of the ART end game number counter (S541). In S541, when the main CPU 101 determines that the value of the ART continuation game number counter has not reached the value of the ART end game number counter (if NO in S541), the main CPU 101 performs the normal ART start processing. Is ended, and the state-specific control processing (see FIG. 104) is also ended.

一方、S541において、メインCPU101が、ART継続ゲーム数カウンタの値が、ART終了ゲーム数カウンタの値に達したと判別したとき(S541がYES判定の場合)、メインCPU101は、ARTセット数を1減算する(S542)。次いで、メインCPU101は、ART終了時の状態をセットする(S543)。そして、S543の処理後、メインCPU101は、通常ART中スタート時処理を終了するとともに、状態別制御処理(図104参照)も終了する。   On the other hand, in S541, when the main CPU 101 determines that the value of the ART continuation game number counter has reached the value of the ART end game number counter (if S541 is YES), the main CPU 101 sets the ART set number to one. Subtraction is performed (S542). Next, the main CPU 101 sets the state at the time of termination of the ART (S543). Then, after the processing of S543, the main CPU 101 ends the processing during the normal ART start and ends the state-specific control processing (see FIG. 104).

[CT中スタート時処理]
次に、図118を参照して、状態別制御処理(図104参照)中のS413で行うCT中スタート時処理について説明する。なお、図118は、CT中スタート時処理の手順を示すフローチャートである。
[Start processing during CT]
Next, with reference to FIG. 118, a description will be given of the during-CT start process performed in S413 in the state-specific control process (see FIG. 104). FIG. 118 is a flowchart showing the procedure of the process during start during CT.

まず、メインCPU101は、CT中上乗せ抽籤テーブル(図55参照)を参照し、内部当籤役(サブフラグ)に基づいてARTゲーム数の上乗せ抽籤を行う(S551)。次いで、メインCPU101は、上乗せ抽籤に当籤したか否かを判別する(S552)。   First, the main CPU 101 refers to the CT extra lottery table (see FIG. 55) and performs an extra lottery based on the internal winning combination (sub flag) (S551). Next, the main CPU 101 determines whether or not an additional lottery has been won (S552).

S552において、メインCPU101が、上乗せ抽籤に当籤しなかったと判別したとき(S552がNO判定の場合)、メインCPU101は、後述のS556の処理を行う。一方、S552において、メインCPU101が、上乗せ抽籤に当籤したと判別したとき(S552がYES判定の場合)、メインCPU101は、当籤結果をART終了ゲーム数カウンタに加算する(S553)。なお、上述したように、本実施形態のパチスロ1では、同一のCT中にサブフラグ「3連チリリプ(3連チリリプA又は3連チリリプB)」に当籤した回数が増えるほど、1回の抽籤当りの上乗せ量が増える。   When the main CPU 101 determines in S552 that the additional lottery has not been won (NO in S552), the main CPU 101 performs the processing of S556 described later. On the other hand, if the main CPU 101 determines in S552 that the additional lottery has been won (if S552 is YES), the main CPU 101 adds the winning result to the ART end game number counter (S553). As described above, in the pachislot 1 of the present embodiment, as the number of wins for the sub-flag “triple lip (triple A or triple lip B)” increases during the same CT, one lottery Increases the amount of addition.

S553の処理後、メインCPU101は、内部当籤役がサブフラグEX「3連チリリプ」(又は「確定役」)に対応する役であるか否か、すなわち、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」であり、かつ、図111中のS444のフラグ変換抽籤処理に当籤したか否かを判別する(S554)。   After the processing in S553, the main CPU 101 determines whether or not the internal winning combination is a combination corresponding to the sub-flag EX “triple lip” (or “fixed combination”), that is, the internal winning combination “F_Sure Chill Lip” or “F_1”. Then, it is determined whether or not the flag is “Surely Reliable” and the flag conversion lottery process of S444 in FIG. 111 has been won (S554).

S554において、メインCPU101が、内部当籤役がサブフラグEX「3連チリリプ」に対応する役でないと判別したとき(S554がNO判定の場合)、メインCPU101は、CT中スタート時処理を終了するとともに、状態別制御処理(図104参照)も終了する。   In S554, when the main CPU 101 determines that the internal winning combination is not the combination corresponding to the sub-flag EX “triple lip” (NO in S554), the main CPU 101 ends the CT start process and The state-specific control processing (see FIG. 104) also ends.

一方、S554において、メインCPU101が、内部当籤役がサブフラグEX「3連チリリプ」に対応する役であると判別したとき(S554がYES判定の場合)、メインCPU101は、CTゲーム数カウンタの値に「1」を加算する(S555)。そして、S555の処理後、メインCPU101は、CT中スタート時処理を終了するとともに、状態別制御処理(図104参照)も終了する。   On the other hand, in S554, when the main CPU 101 determines that the internal winning combination is a combination corresponding to the sub-flag EX “Three consecutive chips” (YES in S554), the main CPU 101 sets the value of the CT game number counter to “0”. "1" is added (S555). Then, after the processing of S555, the main CPU 101 ends the processing during the start during CT, and also ends the state-specific control processing (see FIG. 104).

ここで再度、S552の処理に戻って、S552がNO判定の場合、メインCPU101は、CT中CT抽籤処理を行う(S556)。この処理では、メインCPU101は、主に、CTセット数の上乗せ抽籤を行う。なお、CT中CT抽籤処理の詳細については、後述の図119を参照しながら後で説明する。   Here, returning to the process of S552 again, if the determination of S552 is NO, the main CPU 101 performs CT random determination process during CT (S556). In this process, the main CPU 101 mainly performs a lottery with the CT set number added. The details of the CT random determination process during CT will be described later with reference to FIG. 119 described later.

次いで、メインCPU101は、CTゲーム数カウンタの値を1減算する(S557)。次いで、メインCPU101は、CTゲーム数カウンタの値が「0」であるか否かを判別する(S558)。   Next, the main CPU 101 subtracts 1 from the value of the CT game number counter (S557). Next, the main CPU 101 determines whether or not the value of the CT game number counter is “0” (S558).

S558において、メインCPU101が、CTゲーム数カウンタの値が「0」でないと判別したとき(S558がNO判定の場合)、メインCPU101は、CT中スタート時処理を終了するとともに、状態別制御処理(図104参照)も終了する。一方、S558において、メインCPU101が、CTゲーム数カウンタの値が「0」であると判別したとき(S558がYES判定の場合)、メインCPU101は、CTセット数が「1」以上であるか否かを判別する(S559)。   In S558, when the main CPU 101 determines that the value of the CT game number counter is not “0” (NO in S558), the main CPU 101 terminates the CT start-time process and performs the state-specific control process ( 104 is also ended. On the other hand, in S558, when the main CPU 101 determines that the value of the CT game number counter is “0” (if S558 is YES), the main CPU 101 determines whether the number of CT sets is “1” or more. Is determined (S559).

S559において、メインCPU101が、CTセット数が「1」以上であると判別したとき(S559がYES判定の場合)、メインCPU101は、CTセット数を1減算する(S560)。次いで、メインCPU101は、CTゲーム数カウンタの値に「8」をセットする(S561)。そして、S561の処理後、メインCPU101は、CT中スタート時処理を終了するとともに、状態別制御処理(図104参照)も終了する。   In S559, when the main CPU 101 determines that the number of CT sets is “1” or more (if S559 is YES), the main CPU 101 subtracts one from the number of CT sets (S560). Next, the main CPU 101 sets “8” to the value of the CT game number counter (S561). Then, after the processing of S561, the main CPU 101 ends the processing during the start during CT and also ends the state-specific control processing (see FIG. 104).

一方、S559において、メインCPU101が、CTセット数が「1」以上でないと判別したとき(S559がNO判定の場合)、メインCPU101は、次遊技の遊技状態に通常ARTをセットする(S562)。そして、S562の処理後、メインCPU101は、CT中スタート時処理を終了するとともに、状態別制御処理(図104参照)も終了する。   On the other hand, when the main CPU 101 determines in S559 that the number of CT sets is not equal to or more than “1” (NO in S559), the main CPU 101 sets the normal ART to the game state of the next game (S562). Then, after the processing of S562, the main CPU 101 ends the processing during the start during CT, and also ends the state-specific control processing (see FIG. 104).

[CT中CT抽籤処理]
次に、図119を参照して、CT中スタート時処理(図118参照)中のS556で行うCT中CT抽籤処理について説明する。なお、図119は、CT中CT抽籤処理の手順を示すフローチャートである。
[CT random determination process during CT]
Next, with reference to FIG. 119, the CT random determination process during CT performed in S556 during the process during start during CT (see FIG. 118) will be described. FIG. 119 is a flowchart showing the procedure of the CT random determination process during CT.

まず、メインCPU101は、CT中CT抽籤テーブルをセットする(S571)。なお、ここで、セットされるCT中CT抽籤テーブルは、上記図56で説明したCT中セット数上乗せ抽籤テーブルであるが、ソースプログラム上で実際にセットされるCT中CT抽籤テーブル(CT中セット数上乗せ抽籤テーブル)の構成については、後述の図122を参照しながら後で説明する。   First, the main CPU 101 sets a CT random determination table during CT (S571). The CT random determination table during CT set here is a lottery table in which the number of sets during CT described above with reference to FIG. 56 is added, but the CT random determination table during CT that is actually set on the source program (the CT random determination table). The configuration of the number addition lottery table) will be described later with reference to FIG.

次いで、メインCPU101は、テーブルデータ取得処理を行う(S572)。この処理では、メインCPU101は、CT中CT抽籤処理で参照する抽籤テーブルのアドレスを取得する。なお、テーブルデータ取得処理の詳細については、後述の図120を参照しながら後で説明する。   Next, the main CPU 101 performs a table data acquisition process (S572). In this process, the main CPU 101 acquires the address of the lottery table referred to in the CT random determination process during CT. The details of the table data acquisition processing will be described later with reference to FIG.

次いで、メインCPU101は、1バイト抽籤処理を行う(S573)。この処理では、メインCPU101は、CTセットの上乗せ抽籤を行う。なお、1バイト抽籤処理の詳細については、後述の図123を参照しながら後で説明する。   Next, the main CPU 101 performs a 1-byte lottery process (S573). In this process, the main CPU 101 performs an additional lottery in the CT set. The details of the one-byte lottery process will be described later with reference to FIG.

次いで、メインCPU101は、1バイト抽籤処理に当籤したか否かを判別する(S574)。S574において、メインCPU101が、1バイト抽籤処理に当籤しなかったと判別したとき(S574がNO判定の場合)、メインCPU101は、CT中CT抽籤処理を終了し、処理をCT中スタート時処理(図118参照)のS557に移す。   Next, the main CPU 101 determines whether or not the one-byte lottery process has been won (S574). In S574, when the main CPU 101 determines that the one-byte lottery process has not been won (if S574 is NO), the main CPU 101 ends the CT lottery process during CT and starts the process during CT (FIG. The process proceeds to S557 of FIG. 118).

一方、S574において、メインCPU101が、1バイト抽籤処理に当籤したと判別したとき(S574がYES判定の場合)、メインCPU101は、CTセット数に「1」を加算する(S575)。そして、S575の処理後、メインCPU101は、CT中CT抽籤処理を終了し、処理をCT中スタート時処理(図118参照)のS557に移す。   On the other hand, in S574, when the main CPU 101 determines that the 1-byte lottery process has been won (if S574 is YES), the main CPU 101 adds “1” to the number of CT sets (S575). Then, after the process of S575, the main CPU 101 ends the CT random determination process during CT, and shifts the process to S557 of the start process during CT (see FIG. 118).

[テーブルデータ取得処理]
次に、図120〜図122を参照して、CT中CT抽籤処理(図119参照)中のS572で行うテーブルデータ取得処理について説明する。図120は、テーブルデータ取得処理の手順を示すフローチャートである。また、図121は、テーブルデータ取得処理を実行するためのソースプログラムの一例を示す図であり、図122は、CT中CT抽籤処理及びテーブルデータ取得処理のソースプログラム上で、実際に参照されるCT中CT抽籤テーブル(図56で説明したCT中セット数上乗せ抽籤テーブルに対応)の構成の一例を示す図である。なお、図122に示すCT中CT抽籤テーブルに格納されている具体的な各種抽籤値は一例である。
[Table data acquisition processing]
Next, the table data acquisition processing performed in S572 during the CT random determination processing during CT (see FIG. 119) will be described with reference to FIGS. FIG. 120 is a flowchart illustrating the procedure of the table data acquisition process. FIG. 121 is a diagram showing an example of a source program for executing the table data acquisition processing. FIG. 122 is actually referred to in the source program for the CT random determination processing during CT and the table data acquisition processing. FIG. 57 is a diagram illustrating an example of a configuration of a CT random determination table during CT (corresponding to the number of sets during CT added in FIG. 56). Specific various lottery values stored in the CT during CT lottery table shown in FIG. 122 are examples.

なお、本実施形態において、CT中CT抽籤処理で参照する抽籤値を取得する際、2段階のアドレス算出処理(1段階目及び2段階目のテーブルデータ取得処理)を経て、抽籤値が格納されているアドレスを算出する。まず、1段階目のテーブルデータ取得処理(後述のS582及びS583の処理)では、内部当籤役(実際にはサブフラグD)に対応付けられた「選択値(1バイト)」が取得される。なお、選択値には、内部当籤役の種別毎に設けられ、内部当籤役が抽籤対象であるか否かが判別可能であり且つ内部当籤役に対応付けられた抽籤テーブルの配置先を指定可能な値(相対値)が規定される。また、本実施形態では、CT中CT抽籤処理の抽籤結果が非当籤となる内部当籤役(実際にはサブフラグD)に対して予め選択値「0」を規定し、それらの内部当籤役を1段階目のテーブルデータ取得処理の時点で「ハズレ」として扱う。そして、2段階目のテーブルデータ取得処理(後述のS585〜S587の処理)では、「0」以外の選択値が規定された内部当籤役の抽籤値が格納されたアドレスが算出される(抽籤テーブルの基準アドレス(2バイト)から相対値(選択値)を加算したアドレスが算出される)。   In the present embodiment, when acquiring the lottery value to be referred to in the CT random determination process during CT, the lottery value is stored through a two-stage address calculation process (first and second stage table data acquisition processes). Is calculated. First, in the first-stage table data acquisition processing (the processing of S582 and S583 to be described later), the “selection value (1 byte)” associated with the internal winning combination (actually, the sub flag D) is acquired. The selection value is provided for each type of internal winning combination, and it is possible to determine whether or not the internal winning combination is a lottery target, and to designate an arrangement destination of a lottery table associated with the internal winning combination. Values (relative values) are defined. In the present embodiment, a selection value “0” is defined in advance for an internal winning combination (actually, the sub-flag D) in which the lottery result of the CT random determination process during CT is non-winning, and the internal winning combination is set to 1 Treat as "losing" at the time of the table data acquisition processing at the stage. In the second stage of table data acquisition processing (the processing of S585 to S587 to be described later), the address at which the random determination value of the internal winning combination in which the selection value other than “0” is defined is calculated (the random determination table). An address obtained by adding a relative value (selection value) to the reference address (2 bytes) is calculated.)

まず、メインCPU101は、CT中CT抽籤選択テーブル(不図示)を参照して、CT中CT抽籤テーブルのアドレスを算出するための1段階目及び2段階目の加算選択データのアドレス、並びに、CT抽籤の抽籤回数(本実施形態では、2回)を取得する(S581)。次いで、メインCPU101は、1段階目の加算選択データのアドレスをCT中CT抽籤テーブルのアドレスに加算して、1段階目の選択アドレスを算出する(S582)。   First, the main CPU 101 refers to the CT random determination selection table during CT (not shown), and calculates the address of the first- and second-stage addition selection data for calculating the address of the CT random determination table during CT, and the CT. The number of lotteries (two in the present embodiment) is obtained (S581). Next, the main CPU 101 calculates the first-stage selection address by adding the address of the first-stage addition selection data to the address of the CT random determination table during CT (S582).

次いで、メインCPU101は、算出した1段階目の選択アドレスに格納されている選択値を取得する(S583)。次いで、メインCPU101は、選択値が「0」であるか否かを判別する(S584)。   Next, the main CPU 101 acquires the selection value stored at the calculated first-stage selection address (S583). Next, the main CPU 101 determines whether or not the selected value is “0” (S584).

S584において、メインCPU101が、選択値が「0」であると判別したとき(S584がYES判定の場合)、メインCPU101は、テーブルデータ取得処理を終了し、処理をCT中CT抽籤処理(図119参照)のS573に移す。   In S584, when the main CPU 101 determines that the selection value is “0” (YES in S584), the main CPU 101 ends the table data acquisition processing, and performs the CT lottery processing during CT (FIG. 119). Move to S573).

一方、S584において、メインCPU101が、選択値が「0」でないと判別したとき(S584がNO判定の場合)、メインCPU101は、選択アドレスに選択値を加算して、2段階目の選択アドレスを算出する(S585)。次いで、メインCPU101は、2段階目の選択アドレスに2段階目の加算選択データのアドレスを加算して、選択アドレスを算出する(S586)。   On the other hand, in S584, when the main CPU 101 determines that the selected value is not “0” (NO in S584), the main CPU 101 adds the selected value to the selected address and sets the selected address in the second stage. It is calculated (S585). Next, the main CPU 101 calculates the selected address by adding the address of the second-stage added selection data to the second-stage selected address (S586).

次いで、メインCPU101は、S586で算出した選択アドレスに格納されている選択値を取得し、該選択値を選択アドレスに加算して、CT中CT抽籤テーブル内において参照するアドレスを算出する(S587)。そして、S587の処理後、メインCPU101は、テーブルデータ取得処理を終了し、処理をCT中CT抽籤処理(図119参照)のS573に移す。   Next, the main CPU 101 obtains the selection value stored at the selection address calculated in S586, adds the selection value to the selection address, and calculates an address to be referred in the CT random determination table during CT (S587). . Then, after the processing of S587, the main CPU 101 ends the table data acquisition processing, and moves the processing to S573 of the CT during CT lottery processing (see FIG. 119).

本実施形態では、上述のようにしてテーブルデータ取得処理が行われる。そして、上述したテーブルデータ取得処理は、メインCPU101が、図121のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。   In the present embodiment, the table data acquisition processing is performed as described above. The above-described table data acquisition processing is performed by the main CPU 101 sequentially executing each source code defined by the source program in FIG. 121.

その中で、1段階目のテーブルデータ取得処理(S581〜S584の処理)では、図122に示すCT中CT当籤抽籤テーブル中のアドレス「dCTCTSTTB」〜「dCTCTS_RER−1」までの領域に格納されたテーブル(当籤役別テーブル選択相対テーブル)が参照される。また、当籤役別テーブル選択相対テーブル(抽籤テーブル選択テーブル)内において、CT当籤がハズレとなる各役(サブフラグD「ハズレ」、「サボテン」、「弱チェリー」、「強チェリー」、「確定役」、「3連チリリプ」)の選択テーブルのアドレスには、上述した選択値(相対値)として「0」が格納される。そして、1段階目のテーブルデータ取得処理(アドレス算出処理)では、選択値が「0」である場合には、抽籤結果を「ハズレ」にする(上記S584の判定処理参照)。   Among them, in the first stage of the table data acquisition processing (the processing of S581 to S584), the data is stored in the area from the address “dCTCTSTTB” to “dCTCTS_RR-1” in the CT in-CT winning lottery table shown in FIG. A table (a winning combination table selection relative table) is referred to. Further, in the winning combination-specific table selection relative table (lottery table selection table), each combination (sub-flag D “losing”, “cactus”, “weak cherry”, “strong cherry”, “fixing combination”) in which CT winning is lost , "Triple lip", "0" is stored as the selection value (relative value) described above. In the first stage of the table data acquisition process (address calculation process), if the selection value is "0", the lottery result is set to "losing" (see the determination process in S584).

上記構成のCT中CT当籤抽籤テーブルでは、1段階目のテーブルデータ取得処理で参照する当籤役別テーブル選択相対テーブルにおいて、役の種別だけで「ハズレ」を設定することができるので、抽籤テーブルに「ハズレ」役の抽籤値を規定する必要がなくなる。それゆえ、本実施形態では、CT中CT当籤抽籤テーブルにおいて、「ハズレ」役の抽籤値データ(「0」)を格納する必要が無くなり、メインROM102のテーブル領域の容量を節約することができる。   In the CT random determination lottery table during CT configured as described above, in the winning combination table selection relative table referred to in the first stage table data acquisition process, “losing” can be set only by the type of combination. There is no need to define a lottery value for the "losing" role. Therefore, in the present embodiment, it is not necessary to store the lottery value data (“0”) of “losing” in the CT winning lottery table during CT, and the capacity of the table area of the main ROM 102 can be saved.

また、2段階目(サブフラグD「リーチ目リプ」取得時)のテーブルデータ取得処理(S585〜S587の処理)中のS587の処理では、算出された抽籤テーブルアドレスに基づいて、図122に示すCT中CT当籤抽籤テーブル(図56のCT中セット数上乗せ抽籤テーブルに対応)内から、通常CT状態時に用いる抽籤テーブル(先頭アドレス「dNMCTCTS_RER」)又は高確率CT状態の抽籤テーブル(先頭アドレス「dSPCTCTS_RER」)の一方が選択される。   In the process of S587 in the table data acquisition process (the process of S585 to S587) of the second stage (when the sub-flag D “reach eye lip” is acquired), based on the calculated lottery table address, the CT shown in FIG. From the middle CT winning lottery table (corresponding to the CT set number adding lottery table in FIG. 56), a lottery table used at the time of the normal CT state (head address “dNMCTCT_SR”) or a lottery table in the high-probability CT state (head address “dSPCTCTS_RR”) ) Is selected.

高確率CT状態時に用いる抽籤テーブルでは、図122に示すように、先頭アドレス「dSPCTCTS_RER」の次のアドレス領域に1バイトデータからなる「判定ビット」(判定データ)が格納される。判定ビットには、抽籤対象の抽籤値が格納されたアドレスの範囲を示すデータが格納される。図122に示す例のように、高確率CT状態の抽籤テーブルの「判定ビット」の格納領域の次のアドレスにのみ抽籤対象(高確CT)の抽籤値が格納されている場合には、判定ビットの格納領域には、ビット0にのみ「1」が格納された1バイトデータ「00000001B」が判定ビットとして格納される。一方、通常CT状態時に用いる抽籤テーブルのように、判定ビットの格納領域の次のアドレス及び次々アドレスに抽籤対象(高確CT及び通常CT)の抽籤値が格納されている場合には、図122に示すように、判定ビットの格納領域には、ビット0及び1にのみ「1」が格納された1バイトデータ「00000011B」が判定ビットとして格納される。このような判定ビットを設けた場合、抽籤テーブルにおいて、判定ビットにおいてビットデータが「0」となるアドレスの領域に抽籤対象外の抽籤値データを格納する必要が無くなる。   In the lottery table used in the high-probability CT state, as shown in FIG. 122, a “judgment bit” (judgment data) composed of 1-byte data is stored in the address area next to the head address “dSPCTCTS_RER”. The determination bit stores data indicating an address range in which a lottery value to be randomly selected is stored. As in the example shown in FIG. 122, when the lottery value of the lottery target (high-accuracy CT) is stored only in the next address of the storage area of the “determination bit” in the lottery table in the high probability CT state, the determination is made. In the bit storage area, 1-byte data “00000001B” in which “1” is stored only in bit 0 is stored as a determination bit. On the other hand, as in the lottery table used in the normal CT state, when the lottery value of the lottery target (high-accuracy CT and normal CT) is stored at the next address and the next address of the storage area of the determination bit, FIG. As shown in (1), 1-byte data "00000011B" in which "1" is stored only in bits 0 and 1 is stored as a determination bit in the determination bit storage area. When such a determination bit is provided, it becomes unnecessary to store lottery value data that is not a target of lottery in an area of an address where the bit data in the determination bit is “0” in the lottery table.

さらに、高確率CT状態時に用いる抽籤テーブルでは、図122に示すように、「判定ビット」の次のアドレス「dSPCTCTS_RER+2」に高確率CT当籤の抽籤値が格納され、高確率CT当籤の抽籤値としてアドレス「cABS_HIT」に規定されたデータが格納される。本実施形態では、このアドレス「cABS_HIT」に規定されているデータは、当籤確定(100%当籤)を示すデータ(以下、「確定データ」という)である。また、本実施形態では、CT中CT当籤抽籤テーブルにおいてハズレ用の抽籤値データ(「0」)を設ける必要がないので、図122に示すように、アドレス「cABS_HIT」に規定されている確定データに「0」を規定することができる。すなわち、上記構成のCT中CT当籤抽籤テーブルでは、抽籤値「0」を確定データとして使用することができる。   Further, in the lottery table used in the high-probability CT state, as shown in FIG. 122, the lottery value of the high-probability CT win is stored in the address “dSPCTCTS_RR + 2” next to the “judgment bit”, and as the lottery value of the high-probability CT win Data specified in the address “cABS_HIT” is stored. In the present embodiment, the data specified at the address “cABS_HIT” is data indicating winning determination (100% winning) (hereinafter, referred to as “determined data”). Further, in the present embodiment, there is no need to provide the lottery value data (“0”) for the loss in the CT winning lottery lottery table during the CT. Therefore, as shown in FIG. Can be defined as "0". That is, in the CT winning lottery table during CT having the above configuration, the lottery value “0” can be used as the determination data.

なお、図56のCT中セット数上乗せ抽籤テーブルに説明したように、本実施形態では、高確率CT状態時のCT中セット数上乗せ抽籤では、必ず、「高確率CT当籤」が決定される。それゆえ、本実施形態では、ソースプログラム上では、図122に示すCT中CT当籤抽籤テーブルにおいて、高確率CT当籤の抽籤値として確定データを格納することができる。   As described in the CT set number addition lottery table in FIG. 56, in the present embodiment, the “high probability CT winning” is always determined in the CT set number addition lottery in the high probability CT state. Therefore, in the present embodiment, in the source program, the confirmed data can be stored as the lottery value of the high-probability CT win in the CT win win lottery table shown in FIG.

上述した2段階目(サブフラグD「リーチ目リプ」取得時)の抽籤テーブルのように、判定ビットを構成する各ビットデータの値により、CT抽籤の抽籤対象役及び抽籤対象外の役(サブフラグD)を判別することにより、抽籤対象外の役の抽籤値データ(ハズレデータ)をテーブルに格納する必要が無くなる。また、抽籤対象役の当籤確率が100%である確定データとしては、抽籤値「0」を用いることができる。これらのことから、本実施形態では、CT中CT当籤抽籤テーブル(CT中セット数上乗せ抽籤テーブル)の容量を圧縮することができ、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。また、本実施形態では、この技術をCT中CT当籤処理で使用する例を説明したが、本発明はこれに限定されず、ART抽籤(図115参照)、ARTゲーム数上乗せ抽籤(図117参照)、後述のCT抽籤(後述の図154参照)及び後述のCZの引き戻し抽籤(後述の図157参照)等で使用してもよい。   Like the lottery table at the second stage (when the sub-flag D “reach-eye lip” is acquired), the lottery target role of CT lottery and the role not subject to the lottery (sub-flag D) ), It is not necessary to store the lottery value data (loss data) of the winning combination that is out of the lottery target in the table. In addition, a lottery value “0” can be used as the determination data in which the winning probability of the lottery target combination is 100%. From these facts, in the present embodiment, it is possible to compress the capacity of the CT winning lottery lottery table during CT (CT number set lottery table) and secure (increase) the free capacity in the main ROM 102. By utilizing the increased free space, it is possible to enhance the gaming ability. Further, in the present embodiment, an example in which this technique is used in the CT winning process during CT has been described. However, the present invention is not limited to this. ART lottery (see FIG. 115), ART game number added lottery (see FIG. 117) ), CT lottery described later (see FIG. 154 described later), and CZ pull-back lottery described later (see FIG. 157 described later).

[1バイト抽籤処理]
次に、図123及び図124を参照して、CT中CT抽籤処理(図119参照)中のS573で行う1バイト抽籤処理について説明する。図123は、1バイト抽籤処理の手順を示すフローチャートである。また、図124は、1バイト抽籤処理を実行するためのソースプログラムの一例を示す図である。
[1 byte lottery processing]
Next, the 1-byte random determination process performed in S573 during the CT random determination process during CT (see FIG. 119) will be described with reference to FIGS. 123 and 124. FIG. 123 is a flowchart showing the procedure of the 1-byte lottery process. FIG. 124 is a diagram showing an example of a source program for executing the one-byte lottery process.

まず、メインCPU101は、メインRAM103内の乱数格納領域(不図示)に格納されているCT中CT抽籤用の1バイト乱数値(0〜255:乱数回路110の乱数レジスタ4のソフトラッチ乱数)をセットする(S591)。次いで、メインCPU101は、テーブルデータ取得処理中のS587で算出したアドレスに基づいて、CT中CT抽籤テーブルから抽籤判定データ(図122の2段階目に規定されている抽籤テーブル中の判定ビット)を取得する(S592)。また、この処理では、メインCPU101は、抽籤回数の初期値として、判定ビットのビット数「8」をセットする。   First, the main CPU 101 stores the 1-byte random number value for CT lottery during CT (0 to 255: soft latch random number of the random number register 4 of the random number circuit 110) stored in a random number storage area (not shown) in the main RAM 103. It is set (S591). Next, the main CPU 101 converts the lottery determination data (determination bits in the lottery table specified in the second stage in FIG. 122) from the CT random determination table during CT based on the address calculated in S587 during the table data acquisition processing. It is acquired (S592). In this process, the main CPU 101 sets the number of determination bits “8” as an initial value of the number of lotteries.

次いで、メインCPU101は、抽籤判定データが抽籤対象であるか否かを判別する(S593)。この判定処理では、メインCPU101は、現在の抽籤回数に対応付けられた判定ビット内のビットデータを参照し、該ビットデータが「1」であれば、抽籤対象であると判定する。なお、本実施形態では、判定ビット内のビット0〜ビット7が、抽籤回数「8」〜「1」にそれぞれ対応付けられている。   Next, the main CPU 101 determines whether or not the lottery determination data is a lottery target (S593). In this determination process, the main CPU 101 refers to the bit data in the determination bits associated with the current number of lotteries, and if the bit data is “1”, determines that the lottery is to be performed. In the present embodiment, bits 0 to 7 in the determination bits are associated with the lottery counts “8” to “1”, respectively.

S593において、メインCPU101が、抽籤判定データが抽籤対象でないと判別したとき(S593がNO判定の場合)、メインCPU101は、後述のS599の処理を行う。一方、S593において、メインCPU101が、抽籤判定データが抽籤対象であると判別したとき(S593がYES判定の場合)、メインCPU101は、CT中CT抽籤テーブルから抽籤値を取得する(S594)。   In S593, when the main CPU 101 determines that the lottery determination data is not a lottery target (if S593 is NO), the main CPU 101 performs the processing of S599 described later. On the other hand, in S593, when the main CPU 101 determines that the lottery determination data is a lottery target (if S593 is YES), the main CPU 101 acquires a lottery value from the CT during CT lottery table (S594).

次いで、メインCPU101は、抽籤値が「0」(当籤確定データ)であるか否かを判別する(S595)。   Next, the main CPU 101 determines whether or not the lottery value is “0” (winning confirmation data) (S595).

S595において、メインCPU101が、抽籤値が「0」であると判別したとき(S595がYES判定の場合)、メインCPU101は、1バイト抽籤処理を終了し、処理をCT中CT抽籤処理(図119参照)のS574に移す。一方、S595において、メインCPU101が、抽籤値が「0」でないと判別したとき(S595がNO判定の場合)、メインCPU101は、CT抽籤(CTセット数の上乗せ抽籤)処理を行う(S596)。具体的には、メインCPU101は、乱数値(1バイト乱数値)から抽籤値を減算し、その減算結果を乱数値とする。   In S595, when the main CPU 101 determines that the lottery value is “0” (YES in S595), the main CPU 101 ends the 1-byte lottery process, and executes the CT lottery process during CT (FIG. 119). Move to S574). On the other hand, in S595, when the main CPU 101 determines that the lottery value is not “0” (NO in S595), the main CPU 101 performs CT lottery (additional lottery of the number of CT sets) (S596). Specifically, the main CPU 101 subtracts the lottery value from the random number value (1-byte random number value) and sets the subtraction result as a random number value.

次いで、メインCPU101は、S596のCT抽籤に当籤したか否かを判別する(S597)。なお、S596のCT抽籤では、メインCPU101は、S596の減算結果が「0」以下となった場合(いわゆる「桁かり」が生じた場合)に、当籤したと判定する。   Next, the main CPU 101 determines whether or not the CT lottery in S596 has been won (S597). In the CT lottery of S596, the main CPU 101 determines that the winning has been achieved when the subtraction result of S596 is equal to or less than “0” (when a so-called “digit” occurs).

S597において、メインCPU101が、CT抽籤に当籤したと判別したとき(S597がYES判定の場合)、メインCPU101は、1バイト抽籤処理を終了し、処理をCT中CT抽籤処理(図119参照)のS574に移す。一方、S597において、メインCPU101が、CT抽籤に当籤しなかったと判別したとき(S597がNO判定の場合)、メインCPU101は、CT中CT抽籤テーブル内において参照する抽籤値の格納アドレス(抽籤アドレス)を次の抽籤アドレスに更新する(S598)。   In S597, when the main CPU 101 determines that the CT lottery has been won (S597: YES), the main CPU 101 ends the 1-byte lottery process and proceeds to the CT lottery process during CT (see FIG. 119). Move to S574. On the other hand, in S597, when the main CPU 101 determines that the CT lottery has not been won (NO in S597), the main CPU 101 stores a lottery value storage address (lottery address) referred to in the CT during CT lottery table. Is updated to the next lottery address (S598).

S598の処理後又はS593がNO判定の場合、メインCPU101は、抽籤回数を1減算する(S599)。次いで、メインCPU101は、抽籤回数が「0」であるか否かを判別する(S600)。   After the processing of S598 or when the determination of S593 is NO, the main CPU 101 subtracts one from the number of lotteries (S599). Next, the main CPU 101 determines whether or not the number of lotteries is “0” (S600).

S600において、メインCPU101が、抽籤回数が「0」でないと判別したとき(S600がNO判定の場合)、メインCPU101は、処理をS593に戻し、S593以降の処理を繰り返す。一方、S600において、メインCPU101が、抽籤回数が「0」であると判別したとき(S600がYES判定の場合)、メインCPU101は、1バイト抽籤処理を終了し、処理をCT中CT抽籤処理(図119参照)のS574に移す。   In S600, when the main CPU 101 determines that the number of lotteries is not “0” (NO in S600), the main CPU 101 returns the processing to S593, and repeats the processing from S593. On the other hand, in S600, when the main CPU 101 determines that the number of lotteries is “0” (if S600 is YES), the main CPU 101 ends the 1-byte lottery process and proceeds to the CT lottery process during CT. It moves to S574 of FIG. 119).

本実施形態では、上述のようにして1バイト抽籤処理が行われる。なお、上述した1バイト抽籤処理は、メインCPU101が、図124のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。   In the present embodiment, the one-byte lottery process is performed as described above. The one-byte lottery process described above is performed by the main CPU 101 sequentially executing each source code defined by the source program in FIG.

1バイト抽籤処理中のS591の乱数取得処理では、図124に示すように、ソースプログラム上において、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行うメインCPU101専用命令コードである「LDQ」命令が用いられる。それゆえ、本実施形態では、1バイト抽籤処理においても、Qレジスタ(拡張レジスタ)を用いた命令コードが用いることにより、直値により、メインROM102、メインRAM103やメモリーマップI/Oにアクセスすることができるので、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   In the random number acquisition process in S591 during the 1-byte lottery process, as shown in FIG. 124, on the source program, an “LDQ” instruction, which is an instruction code dedicated to the main CPU 101 for specifying an address using a Q register (extension register), is issued. Used. Therefore, in the present embodiment, even in the 1-byte lottery process, the main ROM 102, the main RAM 103, and the memory map I / O can be accessed by the direct value by using the instruction code using the Q register (extended register). Therefore, the instruction code related to the address setting can be omitted, and the capacity of the source program (the used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[BB中スタート時処理]
次に、図125を参照して、状態別制御処理(図104参照)中のS415で行うBB中スタート時処理について説明する。なお、図125は、BB中スタート時処理の手順を示すフローチャートである。
[Start processing during BB]
Next, with reference to FIG. 125, a description will be given of the BB start-time processing performed in S415 in the state-specific control processing (see FIG. 104). FIG. 125 is a flowchart showing the procedure of the process at the start during BB.

まず、メインCPU101は、ボーナス中ARTゲーム数上乗せ抽籤テーブル(図59参照)を参照し、内部当籤役に基づいてARTゲーム数の上乗せ抽籤処理を行う(S611)。次いで、メインCPU101は、上乗せ抽籤に当籤したか否かを判別する(S612)。   First, the main CPU 101 performs an additional lottery process for the number of ART games based on the internal winning combination with reference to the additional number of ART games during bonus (see FIG. 59) (S611). Next, the main CPU 101 determines whether or not an additional lottery has been won (S612).

S612において、メインCPU101が、上乗せ抽籤に当籤しなかったと判別したとき(S612がNO判定の場合)、メインCPU101は、BB中スタート時処理を終了するとともに、状態別制御処理(図104参照)も終了する。一方、S612において、メインCPU101が、上乗せ抽籤に当籤したと判別したとき(S612がYES判定の場合)、メインCPU101は、当籤結果(上乗せゲーム数)をART終了ゲーム数カウンタに加算する(S613)。   In S612, when the main CPU 101 determines that the additional lottery has not been won (if S612 is NO), the main CPU 101 ends the BB start-time process and also performs the state-specific control process (see FIG. 104). finish. On the other hand, if the main CPU 101 determines in S612 that the additional lottery has been won (if S612 is YES), the main CPU 101 adds the winning result (the number of additional games) to the ART end game number counter (S613). .

次いで、メインCPU101は、ARTセット数が「0」であるか否かを判別する(S614)。S614において、メインCPU101が、ARTセット数が「0」でないと判別したとき(S614がNO判定の場合)、メインCPU101は、BB中スタート時処理を終了するとともに、状態別制御処理(図104参照)も終了する。   Next, the main CPU 101 determines whether or not the number of ART sets is “0” (S614). In S614, when the main CPU 101 determines that the number of ART sets is not “0” (NO in S614), the main CPU 101 ends the BB start-time process and performs the state-specific control process (see FIG. 104). ) Also ends.

一方、S614において、メインCPU101が、ARTセット数が「0」であると判別したとき(S614がYES判定の場合)、メインCPU101は、ARTセット数に「1」を加算する(S615)。そして、S615の処理後、メインCPU101は、BB中スタート時処理を終了するとともに、状態別制御処理(図104参照)も終了する。   On the other hand, in S614, when the main CPU 101 determines that the number of ART sets is “0” (if S614 is YES), the main CPU 101 adds “1” to the number of ART sets (S615). Then, after the process of S615, the main CPU 101 ends the BB start process and the state-specific control process (see FIG. 104).

[引込優先順位格納処理]
次に、図126及び図127を参照して、メインフロー(図82参照)中のS212で行う引込優先順位格納処理について説明する。図126は、引込優先順位格納処理の手順を示すフローチャートである。また、図127は、引込優先順位格納処理中の後述のS625及びS626の処理を実行するためのソースプログラムの一例を示す図である。
[Purchase priority storage processing]
Next, with reference to FIGS. 126 and 127, a description will be given of the pull-in priority storage processing performed in S212 in the main flow (see FIG. 82). FIG. 126 is a flowchart showing the procedure of the pull-in priority storing process. FIG. 127 is a diagram illustrating an example of a source program for executing processes of S625 and S626 described later during the attraction priority order storage process.

まず、メインCPU101は、検索リール数に「3」をセットする(S621)。次いで、メインCPU101は、引込優先順位テーブル選択処理を行う(S622)。この処理では、内部当籤役及び作動ストップボタンに基づいて、引込優先順位テーブル(図27参照)が選択される。   First, the main CPU 101 sets “3” as the number of search reels (S621). Next, the main CPU 101 performs a pull-in priority table selection process (S622). In this process, the pull-in priority table (see FIG. 27) is selected based on the internal winning combination and the operation stop button.

次いで、メインCPU101は、引込優先順位格納領域選択処理を行う(S623)。この処理では、検索対象のリールの引込優先順位データ格納領域が選択される。次いで、メインCPU101は、図柄チェック数(回数)として「20」をセットする(S624)。   Next, the main CPU 101 performs a pull-in priority order storage area selection process (S623). In this process, the pull-in priority data storage area of the reel to be searched is selected. Next, the main CPU 101 sets “20” as the number of symbol checks (number of times) (S624).

次いで、メインCPU101は、図柄コード取得処理を行う(S625)。この処理では、図柄チェック数に対応した入賞作動フラグ格納領域及び図柄コード格納領域を参照して、図柄コードを取得する。なお、図柄コード取得処理の詳細については、後述の図128を参照しながら後で説明する。   Next, the main CPU 101 performs a symbol code acquisition process (S625). In this process, a symbol code is acquired with reference to a winning operation flag storage area and a symbol code storage area corresponding to the number of symbol checks. The details of the symbol code acquisition process will be described later with reference to FIG. 128 described later.

次いで、メインCPU101は、論理積演算処理を行う(S626)。この処理では、メインCPU101は、入賞作動フラグデータの生成処理を行う。論理積演算処理の詳細については、後述の図133を参照しながら後で説明する。   Next, the main CPU 101 performs a logical product operation process (S626). In this process, the main CPU 101 performs a process of generating winning operation flag data. Details of the logical product operation processing will be described later with reference to FIG. 133 described later.

次いで、メインCPU101は、引込優先順位取得処理を行う(S627)。この処理では、メインCPU101は、入賞作動フラグ(入賞役)格納領域(図28〜図30参照)内においてビットが「1」にセットされており、かつ、当り要求フラグ格納領域でビットが「1」にされている役について、引込優先順位テーブル(図27参照)を参照して、引込優先順位データを取得する。なお、引込優先順位取得処理の詳細については、後述の図134及び図135を参照しながら後で説明する。   Next, the main CPU 101 performs a pull-in priority acquisition process (S627). In this process, the main CPU 101 sets the bit to “1” in the winning operation flag (winning combination) storage area (see FIGS. 28 to 30) and sets the bit to “1” in the hit request flag storage area. With reference to the pull-in priority order table (see FIG. 27), the draw-in priority data is acquired for the combination indicated as "". Details of the pull-in priority acquisition processing will be described later with reference to FIGS. 134 and 135 described later.

次いで、メインCPU101は、取得した引込優先順位データをメインRAM103内の引込優先順位データ格納領域(不図示)に格納する(S628)。この際、引込優先順位データは、各優先順位の値と、格納領域のビットとが対応するように引込優先順位データ格納領域に格納される。   Next, the main CPU 101 stores the acquired pull-in priority data in a pull-in priority data storage area (not shown) in the main RAM 103 (S628). At this time, the attraction priority data is stored in the attraction priority data storage area such that the value of each priority corresponds to the bit of the storage area.

なお、引込優先順位データ格納領域には、メインリールの種類毎に優先順位データの格納領域が設けられる。各引込優先順位データ格納領域には、対応するメインリールの各図柄位置「0」〜「19」に応じて決定された引込優先順位データが格納される。本実施形態では、この引込優先順位データ格納領域を参照することにより、停止テーブルに基づいて決定された滑り駒数の他に、より適切な滑り駒数が存在するか否かを検索する。   It should be noted that the pull-in priority data storage area is provided with a priority data storage area for each type of main reel. In each pull-in priority data storage area, pull-in priority data determined according to each symbol position “0” to “19” of the corresponding main reel is stored. In the present embodiment, by referring to the pull-in priority data storage area, a search is made as to whether or not there is a more appropriate number of sliding pieces in addition to the number of sliding pieces determined based on the stop table.

引込優先順位データ格納領域に格納される優先順位引込データの内容は、引込優先順位データを決定する際に参照された引込優先順位テーブル内の引込優先順位テーブル番号の種類によって異なる。また、引込優先順位データは、その値が大きいほど優先順位が高いことを表す。引込優先順位データを参照することにより、メインリールの周面に配された各図柄間における優先順位の相対的な評価が可能となる。すなわち、引込優先順位データとして最も大きい値が決定されている図柄が最も優先順位の高い図柄となる。したがって、引込優先順位データは、メインリールの周面に配された各図柄間の順位を示すものともいえる。なお、引込優先順位データの値が等しい図柄が複数存在する場合には、優先順序テーブルが規定する優先順序に従って1つの図柄が決定される。   The contents of priority attraction data stored in the attraction priority data storage area differ depending on the type of attraction priority table number in the attraction priority table referred to when determining the attraction priority data. The attraction priority data indicates that the higher the value, the higher the priority. By referring to the pull-in priority data, it is possible to relatively evaluate the priority among the symbols arranged on the peripheral surface of the main reel. That is, the symbol for which the largest value is determined as the pull-in priority data is the symbol with the highest priority. Therefore, it can be said that the pull-in priority data indicates the order between the symbols arranged on the peripheral surface of the main reel. When there are a plurality of symbols having the same value of the pull-in priority data, one symbol is determined according to the priority order defined by the priority order table.

次いで、メインCPU101は、引込優先順位格納領域の更新処理を行う(S629)。この処理では、メインCPU101は、次のチェック図柄の引込優先順位データ格納領域をセットする。次いで、メインCPU101は、図柄チェック数を1減算する(S630)。次いで、メインCPU101は、図柄チェック数が「0」であるか否かを判別する(S631)。   Next, the main CPU 101 performs an update process of the attraction priority storage area (S629). In this process, the main CPU 101 sets the drawing priority data storage area of the next check symbol. Next, the main CPU 101 subtracts one from the symbol check number (S630). Next, the main CPU 101 determines whether or not the number of symbol checks is “0” (S631).

S631において、メインCPU101が、図柄チェック数が「0」でないと判別したとき(S631がNO判定の場合)、メインCPU101は、処理をS625の処理に戻し、S625以降の処理を繰り返す。一方、S631において、メインCPU101が、図柄チェック数が「0」であると判別したとき(S631がYES判定の場合)、メインCPU101は、検索対象リールの変更処理を行う(S632)。   In S631, when the main CPU 101 determines that the number of symbol checks is not “0” (if S631 is NO), the main CPU 101 returns the processing to S625, and repeats the processing from S625. On the other hand, in S631, when the main CPU 101 determines that the number of symbol checks is “0” (if S631 is YES), the main CPU 101 performs a search target reel changing process (S632).

次いで、メインCPU101は、検索リール数を1減算する(S633)。次いで、メインCPU101は、検索リール数が「0」であるか否か、すなわち、全てのメインリールに対して上述した一連の処理が行われたか否かを判別する(S634)。   Next, the main CPU 101 subtracts 1 from the number of search reels (S633). Next, the main CPU 101 determines whether or not the number of searched reels is “0”, that is, whether or not the above-described series of processing has been performed on all the main reels (S634).

S634において、メインCPU101が、検索リール数が「0」でないと判別したとき(S634がNO判定の場合)、メインCPU101は、処理をS622の処理に戻し、S622以降の処理を繰り返す。一方、S634において、メインCPU101が、検索リール数が「0」であると判別したとき(S634がYES判定の場合)、メインCPU101は、引込優先順位格納処理を終了し、処理をメインフロー(図82参照)のS213に移す。   In S634, when the main CPU 101 determines that the number of searched reels is not “0” (if S634 is NO), the main CPU 101 returns the processing to the processing of S622, and repeats the processing from S622. On the other hand, in S634, when the main CPU 101 determines that the number of searched reels is “0” (YES in S634), the main CPU 101 terminates the pull-in priority order storage process and proceeds to the main flow (FIG. 82)).

本実施形態では、上述のようにして引込優先順位格納処理が行われる。上述した引込優先順位格納処理中のS625及びS626の処理は、メインCPU101が、図127のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。   In the present embodiment, the attraction priority storage processing is performed as described above. The processing of S625 and S626 during the above-described pull-in priority storage processing is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 127.

その中で、S626の論理積演算処理は、メインCPU101が図127中のソースコード「CALLF SB_DAND_00」を実行することにより行われる。「CALLF」命令は、上述のようにメインCPU101専用の2バイト命令コードであり、図127中のソースコード「CALLF SB_DAND_00」が実行されると、「SB_DAND_00」で指定されているアドレスに、処理をジャンプさせ、論理積演算処理が開始される。   Among them, the logical product operation processing in S626 is performed by the main CPU 101 executing the source code “CALLF SB_DAND_00” in FIG. 127. The “CALLF” instruction is a 2-byte instruction code dedicated to the main CPU 101 as described above. When the source code “CALLF SB_DAND_00” in FIG. 127 is executed, the process is executed at the address specified by “SB_DAND_00”. Jump is performed, and the logical product operation process is started.

[図柄コード取得処理]
次に、図128〜図132を参照して、引込優先順位格納処理(図126参照)中のS625で行う図柄コード取得処理について説明する。図128は、図柄コード取得処理の手順を示すフローチャートであり、図129は、図柄コード取得処理を実行するためのソースプログラムの一例を示す図である。図130Aは、図柄コード取得処理のソースプログラム上で、実際に参照される第1リール(左リール)図柄配置テーブルの構成の一例を示す図であり、図130Bは、第1リール図柄配置テーブルセット時に参照される図柄対応入賞作動テーブルの構成の一例を示す図である。図131Aは、図柄コード取得処理のソースプログラム上で、実際に参照される第2リール(中リール)図柄配置テーブルの構成の一例を示す図であり、図131Bは、第2リール図柄配置テーブルセット時に参照される図柄対応入賞作動テーブルの構成の一例を示す図である。また、図132Aは、図柄コード取得処理のソースプログラム上で、実際に参照される第3リール(右リール)図柄配置テーブルの構成の一例を示す図であり、図132Bは、第3リール図柄配置テーブルセット時に参照される図柄対応入賞作動テーブルの構成の一例を示す図である。
[Symbol code acquisition processing]
Next, with reference to FIGS. 128 to 132, a description will be given of the symbol code acquisition process performed in S625 during the attraction priority order storage process (see FIG. 126). FIG. 128 is a flowchart showing the procedure of the symbol code acquisition process. FIG. 129 is a diagram showing an example of a source program for executing the symbol code acquisition process. FIG. 130A is a diagram showing an example of the configuration of a first reel (left reel) symbol arrangement table actually referred to on the source program of the symbol code acquisition process, and FIG. 130B is a first reel symbol arrangement table set. It is a figure showing an example of the composition of the symbol corresponding winning operation table which is sometimes referred to. FIG. 131A is a diagram showing an example of the configuration of a second reel (middle reel) symbol arrangement table actually referred to on the source program of the symbol code acquisition process, and FIG. 131B is a second reel symbol arrangement table set. It is a figure showing an example of the composition of the symbol corresponding winning operation table which is sometimes referred to. FIG. 132A is a diagram showing an example of the configuration of a third reel (right reel) symbol arrangement table actually referred to on the source program of the symbol code acquisition process, and FIG. 132B is a diagram showing the third reel symbol arrangement. It is a figure showing an example of composition of a symbol corresponding winning operation table referred at the time of table setting.

まず、メインCPU101は、入賞作動フラグ格納領域のクリア処理を行う(S641)。この処理では、メインCPU101は、入賞作動フラグ格納領域(図28〜図30参照)内の全ての格納領域に「0」をセットする。次いで、メインCPU101は、第1リール図柄配置テーブル(図130A参照)をセットする(S642)。   First, the main CPU 101 performs a process of clearing the winning operation flag storage area (S641). In this process, the main CPU 101 sets “0” to all storage areas in the winning operation flag storage area (see FIGS. 28 to 30). Next, the main CPU 101 sets a first reel symbol arrangement table (see FIG. 130A) (S642).

次いで、メインCPU101は、第1リール(左リール3L)の停止時であるか否かを判別する(S643)。   Next, the main CPU 101 determines whether or not the first reel (the left reel 3L) is stopped (S643).

S643において、メインCPU101が、第1リール(左リール3L)の停止時であると判別したとき(S643がYES判定の場合)、メインCPU101は、後述のS647の処理を行う。一方、S643において、メインCPU101が、第1リール(左リール3L)の停止時でないと判別したとき(S643がNO判定の場合)、メインCPU101は、第2リール図柄配置テーブル(図131A参照)をセットする(S644)。この処理では、S642の処理でセットされた第1リール図柄配置テーブルが、第2リール図柄配置テーブルで上書きされる。   In S643, when the main CPU 101 determines that the first reel (the left reel 3L) is stopped (if S643 is YES), the main CPU 101 performs the process of S647 described later. On the other hand, in S643, when the main CPU 101 determines that the first reel (the left reel 3L) is not stopped (NO in S643), the main CPU 101 reads the second reel symbol arrangement table (see FIG. 131A). It is set (S644). In this process, the first reel symbol arrangement table set in the process of S642 is overwritten with the second reel symbol arrangement table.

次いで、メインCPU101は、第2リール(中リール3C)の停止時であるか否かを判別する(S645)。   Next, the main CPU 101 determines whether or not the second reel (the middle reel 3C) is stopped (S645).

S645において、メインCPU101が、第2リール(中リール3C)の停止時であると判別したとき(S645がYES判定の場合)、メインCPU101は、後述のS647の処理を行う。一方、S645において、メインCPU101が、第2リール(中リール3C)の停止時でないと判別したとき(S645がNO判定の場合)、メインCPU101は、第3リール図柄配置テーブル(図132A参照)をセットする(S646)。この処理では、S644の処理でセットされた第2リール図柄配置テーブルが、第3リール図柄配置テーブルで上書きされる。   In S645, when the main CPU 101 determines that the second reel (the middle reel 3C) is stopped (if S645 is YES), the main CPU 101 performs the process of S647 described later. On the other hand, in S645, when the main CPU 101 determines that the second reel (the middle reel 3C) is not stopped (NO in S645), the main CPU 101 reads the third reel symbol arrangement table (see FIG. 132A). It is set (S646). In this process, the second reel symbol arrangement table set in the process of S644 is overwritten with the third reel symbol arrangement table.

S646の処理後、又は、S643或いはS645がYES判定の場合、メインCPU101は、停止制御対象のリールに対する停止操作実行時の図柄チェック処理を行い、図柄チェック処理により取得された図柄に対応する図柄対応入賞作動テーブルを取得する(S647)。例えば、第1リール(左リール3L)停止時であり、停止操作時に有効ライン上に位置する図柄が「白7」である場合、メインCPU101は、図130B中のアドレス「dR1_SVN1」〜アドレス「dR1_SVN2−1」の範囲のブロックに規定された図柄対応入賞作動テーブルの先頭アドレスを取得する。   After the processing of S646, or when the determination of S643 or S645 is YES, the main CPU 101 performs a symbol check process at the time of executing the stop operation on the reel to be stopped and controls the symbol corresponding to the symbol acquired by the symbol check process. A winning operation table is acquired (S647). For example, when the first reel (the left reel 3L) is stopped and the symbol located on the activated line at the time of the stop operation is “white 7”, the main CPU 101 proceeds from the address “dR1_SVN1” to the address “dR1_SVN2” in FIG. The start address of the symbol corresponding winning operation table defined for the block in the range of "-1" is acquired.

次いで、メインCPU101は、入賞作動フラグ格納領域をセットする(S648)。次いで、メインCPU81は、図101で説明した圧縮データ格納処理を行う(S649)。この処理では、メインCPU101は、主に、図柄対応入賞作動テーブルに格納された入賞可能な入賞作動フラグデータを、入賞作動フラグ格納領域内の対応する格納領域に転送(展開)する処理を行う。   Next, the main CPU 101 sets a winning operation flag storage area (S648). Next, the main CPU 81 performs the compressed data storage process described with reference to FIG. 101 (S649). In this process, the main CPU 101 mainly performs a process of transferring (developing) winning winning operation flag data stored in the symbol corresponding winning operation table to a corresponding storage area in the winning operation flag storage area.

例えば、第1リール(左リール3L)停止時であり、停止操作時に有効ライン上に位置する図柄が「白7」である場合には、入賞可能な図柄組合せ(コンビネーション)は、図28〜図30に示すように、第2格納領域に規定されるコンビネーション名称「C_2nd_A_01」、「C_2nd_A_01」及び「C_SP1_01」、第3格納領域に規定されるコンビネーション名称「C_9枚C_01」〜「C_9枚C_03」、「C_9枚C_07」〜「C_9枚C_09」及び「C_9枚E_01」、第4格納領域に規定されるコンビネーション名称「C_RB役A_01」、「C_RB役A_02」、「C_RB役B_01」〜「C_RB役B_04」、「C_RB役C_01」及び「C_RB役C_02」、第6格納領域に規定されるコンビネーション名称「C_リーチ目リプC_01」〜「C_リーチ目リプC_03」、「C_リーチ目リプD_01」、「C_リーチ目リプD_02」及び「C_リーチ目リプE_01」、並びに、第10格納領域に規定されるコンビネーション名称「C_BB1」である。   For example, when the first reel (the left reel 3L) is stopped, and the symbol located on the activated line at the time of the stop operation is “white 7”, the winning symbol combinations (combinations) are shown in FIGS. As shown in FIG. 30, combination names “C_2nd_A_01”, “C_2nd_A_01” and “C_SP1_01” defined in the second storage area, combination names “C_9 sheets C_01” to “C_9 sheets C_03” defined in the third storage area, “C_9 sheets C_07” to “C_9 sheets C_09” and “C_9 sheets E_01”, combination names “C_RB combination A_01”, “C_RB combination A_02”, “C_RB combination B_01” to “C_RB combination B_04” defined in the fourth storage area "," C_RB role C_01 "and" C_RB role C_02 ", and are specified in the sixth storage area. Combination names “C_reach-eye lip C_01” to “C_reach-eye lip C_03”, “C_reach-eye lip D_01”, “C_reach-eye lip D_02”, and “C_reach-eye lip E_01”, and the tenth storage area Is a combination name “C_BB1” defined in the above.

この場合、図柄対応入賞作動テーブルに格納された入賞可能な入賞作動フラグデータの第1ブロック(第0〜第7格納領域)の格納先は、図130Bに示すテーブル内のアドレス「dR1_SVN1+1」に格納されている1バイトの指定データ「01011100B」により指定される(図130B中のコメント「格納領域 +2, +3, +4, +6」欄参照)。また、図柄対応入賞作動テーブルに格納された入賞可能な入賞作動フラグデータの第2ブロック(第8〜第11格納領域)の格納先は、図130Bに示すテーブル内のアドレス「dR1_SVN1+6」に格納されている1バイトの指定データ「10000000B」により指定される(図130B中のコメント「格納領域 +10」欄参照)。   In this case, the storage destination of the first block (the 0th to seventh storage areas) of the winning operation flag data that can be won stored in the symbol corresponding winning operation table is stored at the address “dR1_SVN1 + 1” in the table shown in FIG. 130B. This is designated by the specified 1-byte designated data “01011100B” (see the column “comment area +2, +3, +4, +6” in FIG. 130B). The storage destination of the second block (the eighth to eleventh storage areas) of the winning operation flag data that can be won stored in the symbol corresponding winning operation table is stored at the address “dR1_SVN1 + 6” in the table shown in FIG. 130B. (Refer to the comment “storage area + 10” in FIG. 130B).

なお、本実施形態では、第1ブロックの指定データのビット0〜ビット7が、格納先として、それぞれ第1ブロックの第0〜第7格納領域を指定するビットであり、第2ブロックの指定データのビット0〜ビット3が、格納先として、それぞれ第2ブロックの第8〜第11格納領域を指定するビットである。そして、各ブロックの1バイトの指定データでは、入賞作動フラグデータの格納先となる入賞作動フラグ格納領域内の格納領域に対応するビットに「1」が格納される。   In the present embodiment, bits 0 to 7 of the designated data of the first block are bits that designate the 0th to seventh storage areas of the first block as storage destinations, respectively, and the designated data of the second block are Bits 0 to 3 are bits for specifying the eighth to eleventh storage areas of the second block as storage destinations, respectively. In the 1-byte designated data of each block, “1” is stored in a bit corresponding to a storage area in the winning operation flag storage area where the winning operation flag data is stored.

それゆえ、例えば、第1リール(左リール3L)停止時であり、停止操作時に有効ライン上に位置する図柄が「白7」である場合、S649の処理において、図130Bに示すテーブル内のアドレス「dR1_SVN1+2」に格納されている入賞作動フラグデータ「00010000B」又は「00000100B」が、図柄対応入賞作動テーブルから入賞作動フラグ格納領域内の第2格納領域に転送され、アドレス「dR1_SVN1+3」に格納されている入賞作動フラグデータ「00100000B」又は「00000100B」が、図柄対応入賞作動テーブルから入賞作動フラグ格納領域内の第3格納領域に転送される。また、この場合、S649の処理において、図130Bに示すテーブル内のアドレス「dR1_SVN1+4」に格納されている入賞作動フラグデータ「10000000B」、「01000000B」又は「00100000B」が、図柄対応入賞作動テーブルから入賞作動フラグ格納領域内の第4格納領域に転送され、アドレス「dR1_SVN1+5」に格納されている入賞作動フラグデータ「00100000B」、「00010000B」又は「00001000B」が、図柄対応入賞作動テーブルから入賞作動フラグ格納領域内の第6格納領域に転送される。さらに、この場合、S649の処理において、図130Bに示すテーブル内のアドレス「dR1_SVN1+8」に格納されている入賞作動フラグデータ「10000000B」が、図柄対応入賞作動テーブルから入賞作動フラグ格納領域内の第10格納領域に転送される。   Therefore, for example, when the first reel (the left reel 3L) is stopped and the symbol located on the activated line at the time of the stop operation is “white 7”, the address in the table shown in FIG. The winning operation flag data “00010000B” or “00000100B” stored in “dR1_SVN1 + 2” is transferred from the symbol corresponding winning operation table to the second storage area in the winning operation flag storage area, and stored in the address “dR1_SVN1 + 3”. The winning operation flag data “00100000B” or “00000100B” is transferred from the symbol corresponding winning operation table to the third storage area in the winning operation flag storage area. In this case, in the process of S649, the winning operation flag data “10000000B”, “01000000B” or “00100000B” stored at the address “dR1_SVN1 + 4” in the table shown in FIG. 130B is obtained from the symbol corresponding winning operation table. The winning operation flag data “00100000B”, “00010000B”, or “00001000B” transferred to the fourth storage area in the operation flag storage area and stored at the address “dR1_SVN1 + 5” is stored from the symbol corresponding winning operation table. The data is transferred to the sixth storage area in the area. In this case, in the process of S649, the winning operation flag data “10000000B” stored at the address “dR1_SVN1 + 8” in the table shown in FIG. Transferred to storage area.

S649の処理後、メインCPU101は、圧縮データ格納処理により更新された入賞作動フラグ格納領域をセットし、図柄コード格納領域をセットし、入賞作動フラグ格納領域のデータ長(本実施形態では12バイト)をセットする(S650)。そして、S650の処理後、メインCPU101は、図柄コード取得処理を終了し、処理を引込優先順位格納処理(図126参照)のS626に移す。   After the processing of S649, the main CPU 101 sets the winning operation flag storage area updated by the compressed data storage processing, sets the symbol code storage area, and sets the data length of the winning operation flag storage area (12 bytes in the present embodiment). Is set (S650). Then, after the processing of S650, the main CPU 101 ends the symbol code acquisition processing, and moves the processing to S626 of the attraction priority storage processing (see FIG. 126).

本実施形態では、上述のようにして図柄コード取得処理が行われる。なお、上述した図柄コード取得処理は、メインCPU101が、図129のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中でも、S649の圧縮データ格納処理は、メインCPU101が図129中のソースコード「CALLF SB_BTEP_00」を実行することにより行われる。   In the present embodiment, the symbol code acquisition process is performed as described above. The above-described symbol code acquisition process is performed by the main CPU 101 sequentially executing each source code defined by the source program in FIG. Among them, the compressed data storage processing of S649 is performed by the main CPU 101 executing the source code “CALLF SB_BTEP_00” in FIG.

「CALLF」命令は、上述のようにメインCPU101専用の2バイト命令コードであり、図129中のソースコード「CALLF SB_BTEP_00」が実行されると、「SB_BTEP_00」で指定されているアドレスに、処理をジャンプさせ、圧縮データ格納処理が開始される。そして、この圧縮データ格納処理では、上述のように、各リールの図柄対応入賞作動フラグテーブルに格納された入賞作動フラグデータ(圧縮データ)が、入賞作動フラグ格納領域に展開(コピー)される。   The “CALLF” instruction is a two-byte instruction code dedicated to the main CPU 101 as described above. When the source code “CALLF SB_BTEP_00” in FIG. 129 is executed, the process is executed at the address specified by “SB_BTEP_00”. A jump is made to start the compressed data storage processing. In the compressed data storing process, as described above, the winning operation flag data (compressed data) stored in the symbol corresponding winning operation flag table of each reel is developed (copied) in the winning operation flag storage area.

なお、本実施形態では、上述した図柄コード取得処理中のS647〜S649で説明した処理手順で入賞に係るデータの圧縮・展開処理を行い、かつ、その処理の中で上述したメインCPU101専用命令コードを用いることにより、入賞に係るデータの圧縮・展開処理の効率化を図ることができるとともに、限られたメインRAM103の容量を有効活用することができる。   In the present embodiment, the compression / decompression processing of the winning data is performed in the processing procedure described in S647 to S649 during the above-described symbol code acquisition processing. By using, the compression and decompression processing of the data relating to the winning can be made more efficient, and the limited capacity of the main RAM 103 can be effectively used.

また、本実施形態では、図柄コード取得処理中のS649の圧縮データ格納処理において、「CALLF」命令で指定するジャンプ先のアドレス「SB_BTEP_00」は、図97で説明した図柄設定処理中のS330の圧縮データ格納処理において、「CALLF」命令で指定するジャンプ先のアドレスと同じである。すなわち、本実施形態では、図柄コード取得処理で行う圧縮データ格納処理を実行するためのソースプログラムが、図柄設定処理で行う圧縮データ格納処理を実行するためのソースプログラムと同じであり、S649及びS330の両処理において、圧縮データ格納処理のソースプログラムが共有化(モジュール化)されている。この場合、S649及びS330の両処理において、それぞれ別個に圧縮データ格納処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   In the present embodiment, in the compressed data storage processing in S649 during the symbol code acquisition processing, the jump destination address “SB_BTEP_00” specified by the “CALLF” instruction is used in the compression in S330 in the symbol setting processing described with reference to FIG. In the data storage processing, this is the same as the jump destination address specified by the “CALLF” instruction. That is, in the present embodiment, the source program for executing the compressed data storage process performed in the symbol code acquisition process is the same as the source program for executing the compressed data storage process performed in the symbol setting process. In both processes, the source program of the compressed data storage process is shared (moduleed). In this case, since it is not necessary to separately provide a source program for the compressed data storage process in both the processes of S649 and S330, the capacity of the source program (the used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[論理積演算処理]
次に、図133を参照して、例えば、引込優先順位格納処理(図126参照)中のS626で行う論理積演算処理について説明する。図133は、論理積演算処理の手順を示すフローチャートである。なお、図133に示す論理積演算処理は、引込優先順位格納処理(図126参照)中のS626だけでなく、後述の引込優先順位取得処理(後述の図134及び図135参照)中のS687においても実行される。
[AND operation]
Next, with reference to FIG. 133, for example, the logical product operation process performed in S626 in the attraction priority order storage process (see FIG. 126) will be described. FIG. 133 is a flowchart illustrating the procedure of the logical product operation process. The logical product calculation processing shown in FIG. 133 is performed not only in S626 in the pull-in priority storage processing (see FIG. 126) but also in S687 in the pull-in priority acquisition processing (see FIGS. 134 and 135 described later). Is also executed.

引込優先順位格納処理(図126参照)中のS626で実行される論理積演算処理において、論理積演算される2つのデータは、上述した図柄コード取得処理中のS650でセットされた入賞作動フラグ格納領域のデータ、及び、図柄コード格納領域のデータである。そして、前者のデータが後述の「論理積先データ」に対応し、後者のデータが後述の「論理積元データ」に対応する。また、この場合、上述した図柄コード取得処理中のS650でセットされたデータ長(12バイト)のバイト数「12」が後述の「論理積回数」に対応する。   In the AND operation process executed in S626 during the pull-in priority order storage process (see FIG. 126), the two data to be ANDed are stored in the winning operation flag set in S650 during the above-described symbol code acquisition process. The area data and the symbol code storage area data. The former data corresponds to “logical product data” described later, and the latter data corresponds to “logical product data” described later. In this case, the number of bytes “12” of the data length (12 bytes) set in S650 during the above-described symbol code acquisition processing corresponds to the “number of logical products” described later.

一方、後述の引込優先順位取得処理(後述の図134及び図135参照)中のS687で実行される論理積演算処理において、論理積演算される2つのデータは、当り(引込)要求フラグ格納領域のデータ、及び、入賞作動フラグ格納領域のデータである。そして、前者のデータが後述の「論理積先データ」に対応し、後者のデータが後述の「論理積元データ」に対応する。また、この場合、後述の図136B中に記載のRT作動組み合わせ表示フラグのデータ長(1バイト)のバイト数「1」が後述の「論理積回数」に対応する。   On the other hand, in the logical product operation process executed in S687 in the pull-in priority acquisition process described later (see FIGS. 134 and 135 described later), the two data to be logical-and-operated are a hit (pull-in) request flag storage area. And the data of the winning operation flag storage area. The former data corresponds to “logical product data” described later, and the latter data corresponds to “logical product data” described later. In this case, the number of bytes “1” of the data length (1 byte) of the RT operation combination display flag described in FIG. 136B described later corresponds to the “number of logical products” described later.

まず、メインCPU101は、論理積元データ(例えば、図柄コード格納領域のデータ)を取得する(S661)。次いで、メインCPU101は、論理積元データと論理積先データ(例えば、入賞作動フラグ格納領域のデータ)との論理積演算を行い、その演算結果を論理積先データとして保存する(S662)。   First, the main CPU 101 acquires logical product source data (for example, data of a symbol code storage area) (S661). Next, the main CPU 101 performs a logical product operation of the logical product source data and the logical product destination data (for example, the data in the winning operation flag storage area), and stores the calculation result as logical product data (S662).

次いで、メインCPU101は、取得する論理積元データのアドレスを1加算する(S663)。次いで、メインCPU101は、参照する論理積先データのアドレスを1加算する(S664)。   Next, the main CPU 101 adds 1 to the address of the logical product source data to be obtained (S663). Next, the main CPU 101 adds 1 to the address of the logical product data to be referred to (S664).

次いで、メインCPU101は、論理積回数を1減算する(S665)。次いで、メインCPU101は、論理積回数が「0」であるか否かを判別する(S666)。   Next, the main CPU 101 subtracts 1 from the number of logical products (S665). Next, the main CPU 101 determines whether or not the logical product number is “0” (S666).

S666において、メインCPU101が、論理積回数が「0」でないと判別したとき(S666がNO判定の場合)、メインCPU101は、処理をS661の処理に戻し、S661以降の処理を繰り返す。一方、S666において、メインCPU101が、論理積回数が「0」であると判別したとき(S666がYES判定の場合)、メインCPU101は、論理積演算処理を終了し、処理を例えば引込優先順位格納処理(図126参照)のS627に移す。   In S666, when the main CPU 101 determines that the logical product number is not “0” (NO in S666), the main CPU 101 returns the processing to the processing in S661, and repeats the processing from S661. On the other hand, in S666, when the main CPU 101 determines that the number of logical products is “0” (if S666 is YES), the main CPU 101 ends the logical product calculation process, and executes the process, for example, by storing the priority order. The process moves to S627 of the process (see FIG. 126).

[引込優先順位取得処理]
次に、図134〜図137を参照して、引込優先順位格納処理(図126参照)中のS627で行う引込優先順位取得処理について説明する。なお、図134及び図135は、引込優先順位取得処理の手順を示すフローチャートである。図136Aは、引込優先順位取得処理中の後述のS680〜S683の処理を実行するためのソースプログラムの一例を示す図であり、図136Bは、引込優先順位取得処理中の後述のS686の処理を実行するためのソースプログラムの一例を示す図であり、図136Cは、引込優先順位取得処理中の後述のS687の処理を実行するためのソースプログラムの一例を示す図である。また、図137は、引込優先順位取得処理のソースプログラム上で、実際に参照される引込優先順位テーブルの構成の一例を示す図である。
[Purchase priority acquisition processing]
Next, with reference to FIGS. 134 to 137, a description will be given of the pull-in priority acquisition processing performed in S627 during the pull-in priority storage processing (see FIG. 126). FIG. 134 and FIG. 135 are flowcharts showing the procedure of the pull-in priority acquisition process. FIG. 136A is a diagram illustrating an example of a source program for executing processes of S680 to S683 described later during the attraction priority acquisition process, and FIG. 136B illustrates a process of S686 described later during the attraction priority acquisition process. FIG. 136C is a diagram illustrating an example of a source program for executing a process of S687 described later during the pull-in priority acquisition process. FIG. 137 is a diagram illustrating an example of the configuration of a pull-in priority table that is actually referred to on the source program of the pull-in priority acquisition process.

まず、メインCPU101は、右リール3R(特定の表示列)のチェック時であるか否かを判別する(S671)。   First, the main CPU 101 determines whether or not the right reel 3R (specific display column) is being checked (S671).

S671において、メインCPU101が、右リール3Rのチェック時でないと判別したとき(S671がNO判定の場合)、メインCPU101は、後述のS674の処理を行う。一方、S671において、メインCPU101が、右リール3Rのチェック時であると判別したとき(S671がYES判定の場合)、メインCPU101は、内部当籤役に係る図柄組合せ(入賞役)に「ANY役」(所定の図柄の組合せ)が含まれるか否かを判別する(S672)。なお、ここでいう「ANY役」とは、少なくとも右リール3Rの停止図柄に関係なく入賞が確定する役(少なくとも右リール3Rの停止図柄が任意の図柄である入賞役)のことをいう。   In S671, when the main CPU 101 determines that the right reel 3R has not been checked (NO in S671), the main CPU 101 performs the process of S674 described later. On the other hand, in S671, when the main CPU 101 determines that the right reel 3R is to be checked (if S671 is YES), the main CPU 101 sets the symbol combination (winning combination) relating to the internal winning combination to “ANY combination”. It is determined whether or not (a predetermined combination of symbols) is included (S672). Note that the “ANY role” here means a role in which a winning is determined irrespective of at least the stopped symbol of the right reel 3R (a winning symbol in which the stopped symbol of the right reel 3R is an arbitrary symbol).

S672において、メインCPU101が、内部当籤役に係る図柄組合せに「ANY役」が含まれないと判別したとき(S672がNO判定の場合)、メインCPU101は、後述のS674の処理を行う。一方、S672において、メインCPU101が、内部当籤役に係る図柄組合せに「ANY役」が含まれると判別したとき(S672がYES判定の場合)、メインCPU101は、入賞作動フラグ格納領域内の「ANY役」に対応する格納領域をマスクする(S673)。具体的には、メインCPU101は、入賞作動フラグ格納領域内の「ANY役」に対応するビットに「1」をセットする。   In S672, when the main CPU 101 determines that the symbol combination relating to the internal winning combination does not include the “ANY combination” (in the case of NO determination in S672), the main CPU 101 performs the process of S674 described later. On the other hand, in S672, when the main CPU 101 determines that the symbol combination relating to the internal winning combination includes the “ANY combination” (in the case of YES determination in S672), the main CPU 101 sets “ANY” in the winning operation flag storage area. The storage area corresponding to the role is masked (S673). Specifically, the main CPU 101 sets “1” to the bit corresponding to “ANY combination” in the winning operation flag storage area.

S673の処理後、又は、S671或いはS672がNO判定の場合、メインCPU101は、入賞作動フラグ格納領域(図28〜図30参照)のアドレスとして、その最後尾の格納領域のアドレスに「1」を加算したアドレスをセットし、停止禁止データをセットし、入賞作動フラグデータ長(入賞作動フラグ格納領域のデータ長:本実施形態では、12バイト)をセットする(S674)。次いで、メインCPU101は、ストックボタン作動カウンタの値、及び、ストップボタン作動状態を取得する(S675)。なお、ストップボタン作動カウンタは、停止操作が検出されているストップボタンの数を管理するためのカウンタである。また、ストップボタン作動状態は、作動ストップボタン格納領域(図33参照)を参照することにより取得される。   After the process of S673, or when S671 or S672 is NO, the main CPU 101 sets “1” as the address of the winning operation flag storage area (see FIGS. 28 to 30) as the address of the last storage area. The added address is set, stop prohibition data is set, and the winning operation flag data length (the data length of the winning operation flag storage area: 12 bytes in the present embodiment) is set (S674). Next, the main CPU 101 acquires the value of the stock button operation counter and the stop button operation state (S675). The stop button operation counter is a counter for managing the number of stop buttons for which a stop operation has been detected. The stop button operation state is acquired by referring to the operation stop button storage area (see FIG. 33).

次いで、メインCPU101は、セットされている入賞作動フラグ格納領域のアドレスを1減算(−1更新)する(S676)。次いで、メインCPU101は、セットされている入賞作動フラグ格納領域とそれに対応する当り要求フラグ格納領域(図28〜図30参照)とから当り要求フラグデータを生成し、該生成された当り要求フラグデータに基づいて禁止入賞作動位置を生成する(S677)。   Next, the main CPU 101 decrements the address of the set winning operation flag storage area by 1 (-1 update) (S676). Next, the main CPU 101 generates hit request flag data from the set winning operation flag storage area and the corresponding hit request flag storage area (see FIGS. 28 to 30), and generates the generated hit request flag data. A prohibited prize operation position is generated based on (S677).

次いで、メインCPU101は、停止操作位置が禁止入賞作動位置であるか否かを判別する(S678)。   Next, the main CPU 101 determines whether or not the stop operation position is the prohibited winning operation position (S678).

S678において、メインCPU101が、停止操作位置が禁止入賞作動位置でないと判別したとき(S678がNO判定の場合)、メインCPU101は、後述のS684の処理を行う。一方、S678において、メインCPU101が、停止操作位置が禁止入賞作動位置であると判別したとき(S678がYES判定の場合)、メインCPU101は、ストップボタン作動カウンタの値が第3停止の値であるか否かを判別する(S679)。   In S678, when the main CPU 101 determines that the stop operation position is not the prohibited winning operation position (if S678 is NO), the main CPU 101 performs the processing of S684 described later. On the other hand, in S678, when the main CPU 101 determines that the stop operation position is the prohibited winning operation position (if S678 is YES), the main CPU 101 determines that the value of the stop button operation counter is the third stop value. It is determined whether or not it is (S679).

S679において、メインCPU101が、ストップボタン作動カウンタの値が第3停止の値であると判別したとき(S679がYES判定の場合)、メインCPU101は、後述のS705の処理を行う。一方、S679において、メインCPU101が、ストップボタン作動カウンタの値が第3停止の値でないと判別したとき(S679がNO判定の場合)、メインCPU101は、ストップボタン作動カウンタの値が第2停止の値であるか否かを判別する(S680)。   In S679, when the main CPU 101 determines that the value of the stop button operation counter is the third stop value (if S679 is YES), the main CPU 101 performs the processing of S705 described later. On the other hand, in S679, when the main CPU 101 determines that the value of the stop button operation counter is not the third stop value (if S679 is NO), the main CPU 101 determines that the value of the stop button operation counter is the second stop value. It is determined whether the value is a value (S680).

S680において、メインCPU101が、ストップボタン作動カウンタの値が第2停止の値でないと判別したとき(S680がNO判定の場合)、メインCPU101は、後述のS684の処理を行う。一方、S680において、メインCPU101が、ストップボタン作動カウンタの値が第2停止の値であると判別したとき(S680がYES判定の場合)、メインCPU101は、右リール3Rの停止後であるか否かを判別する(S681)。   In S680, when the main CPU 101 determines that the value of the stop button operation counter is not the value of the second stop (when S680 is NO), the main CPU 101 performs the processing of S684 described later. On the other hand, in S680, when the main CPU 101 determines that the value of the stop button operation counter is the value of the second stop (if S680 is YES), the main CPU 101 determines whether or not the right reel 3R has been stopped. Is determined (S681).

S681において、メインCPU101が、右リール3Rの停止後であると判別したとき(S681がYES判定の場合)、メインCPU101は、後述のS684の処理を行う。一方、S681において、メインCPU101が、右リール3Rの停止後でないと判別したとき(S681がNO判定の場合)、メインCPU101は、当り要求フラグが「ANY役」の干渉を受ける可能性があるフラグでないか否か(内部当籤役に係る図柄組合せ(入賞役)に「ANY役」が含まれないか否か)を判別する(S682)。   In S681, when the main CPU 101 determines that the right reel 3R has been stopped (if S681 is YES), the main CPU 101 performs the processing of S684 described later. On the other hand, in S681, when the main CPU 101 determines that the right reel 3R is not stopped (if the determination in S681 is NO), the main CPU 101 sets a flag indicating that the hit request flag may be subject to interference of “ANY role”. (S682) is determined whether the symbol combination (winning combination) related to the internal winning combination does not include “ANY combination”.

S682において、メインCPU101が、当り要求フラグが「ANY役」の干渉を受ける可能性があるフラグでないと判別したとき(S682がYES判定の場合)、メインCPU101は、後述のS684の処理を行う。一方、S682において、メインCPU101が、当り要求フラグが「ANY役」の干渉を受ける可能性があるフラグであると判別したとき(S682がNO判定の場合)、メインCPU101は、現チェックが「ANY役」を含む当り要求フラグのチェック時であるか否かを判別する(S683)。   In S682, when the main CPU 101 determines that the hit request flag is not a flag that may cause interference of “ANY role” (if S682 is YES), the main CPU 101 performs the process of S684 described later. On the other hand, in S682, when the main CPU 101 determines that the hit request flag is a flag that may cause interference of “ANY combination” (in the case of NO determination in S682), the main CPU 101 determines that the current check is “ANY”. It is determined whether or not it is time to check the hit request flag including "role" (S683).

S683において、メインCPU101が、現チェックが「ANY役」を含む当り要求フラグのチェック時であると判別したとき(S683がYES判定の場合)、メインCPU101は、後述のS705の処理を行う。   In S683, when the main CPU 101 determines that the current check is the check of the hit request flag including “ANY role” (if S683 is YES), the main CPU 101 performs the processing of S705 described later.

一方、S683において、メインCPU101が、現チェックが「ANY役」を含む当り要求フラグのチェック時でないと判別したとき(S683がNO判定の場合)、S678或いはS680がNO判定の場合、又は、S681或いはS682がYES判定の場合、メインCPU101は、入賞作動フラグデータ長を1減算する(S684)。次いで、メインCPU101は、入賞作動フラグデータ長が「0」であるか否かを判別する(S685)。   On the other hand, in S683, when the main CPU 101 determines that the current check is not the check of the hit request flag including “ANY role” (if S683 is NO), if S678 or S680 is NO, or S681. Alternatively, if the determination in S682 is YES, the main CPU 101 subtracts one from the winning operation flag data length (S684). Next, the main CPU 101 determines whether or not the winning operation flag data length is “0” (S685).

S685において、メインCPU101が、入賞作動フラグデータ長が「0」でないと判別したとき(S685がNO判定の場合)、メインCPU101は、処理をS676の処理に戻し、S676以降の処理を繰り返す。   In S685, when the main CPU 101 determines that the winning operation flag data length is not “0” (if S685 is NO), the main CPU 101 returns the process to S676, and repeats the processes from S676.

一方、S685において、メインCPU101が、入賞作動フラグデータ長が「0」であると判別したとき(S685がYES判定の場合)、メインCPU101は、停止制御用引込要求フラグ設定処理を行う(S686)。この処理は、メインCPU101により、図136Bのソースプログラムで規定されている各処理が順次実行されることにより行われる。それゆえ、この処理の中では、図133で説明した論理積演算処理が行われる。なお、S686の処理内で実行される論理積演算処理では、上述のように、当り(引込)要求フラグ格納領域のデータが「論理積先データ」にセットされ、入賞作動フラグ格納領域のデータが「論理積元データ」にセットされ、「論理積回数」には、RT作動組み合わせ表示フラグのデータ長(1バイト)のバイト数「1」がセットされる。RT作動組み合わせ表示フラグは、入賞作動フラグ格納領域において、RT移行に係る図柄組合せが規定された格納領域のことであり、本実施形態では、図28〜図30に示すように格納領域11のみとなる。   On the other hand, in S685, when the main CPU 101 determines that the winning operation flag data length is “0” (if S685 is YES), the main CPU 101 performs a stop control pull-in request flag setting process (S686). . This process is performed by the main CPU 101 sequentially executing each process defined in the source program of FIG. 136B. Therefore, during this processing, the logical product operation processing described with reference to FIG. 133 is performed. In the logical product operation process executed in the process of S686, as described above, the data of the hit (pull-in) request flag storage area is set to “logical product data” and the data of the winning operation flag storage area is set. The “logical product source data” is set, and the “logical product count” is set to the number of bytes “1” of the data length (1 byte) of the RT operation combination display flag. The RT operation combination display flag is a storage area in which a symbol combination relating to the RT transition is defined in the winning operation flag storage area. In the present embodiment, only the storage area 11 is provided as shown in FIGS. Become.

次いで、メインCPU101は、引込優先順位テーブルアドレス格納領域を参照して、引込優先順位テーブルを取得する(S687)。この処理は、メインCPU101により、図136Cのソースプログラムで規定されている各処理が順次実行されることにより行われる。それゆえ、この処理では、現在セットされているアドレスに、引込優先順位データの初期値「1(001H)」が設定されるとともに、図137に示す、先頭アドレスが「dPLVLTB00」〜「dPLVLTB05」のいずれかとなるブロックに格納された引込優先順位テーブルが取得される。なお、図137に示す、先頭アドレスが「dPLVLTB00」〜「dPLVLTB05」となるブロックに格納された引込優先順位テーブルは、それぞれ、図27に記載の引込優先順位テーブル番号「00」〜「05」の引込優先順位テーブルに対応する。   Next, the main CPU 101 refers to the pull-in priority table address storage area and acquires a pull-in priority table (S687). This process is performed by the main CPU 101 sequentially executing each process defined in the source program of FIG. 136C. Therefore, in this processing, the initial value “1 (001H)” of the pull-in priority data is set to the currently set address, and the start address is “dPLVLTB00” to “dPLVLTB05” shown in FIG. A pull-in priority table stored in one of the blocks is acquired. The attraction priority tables stored in the blocks whose head addresses are “dPLVLTB00” to “dPLVLTB05” shown in FIG. 137 have the attraction priority table numbers “00” to “05” shown in FIG. 27, respectively. Corresponds to the pull-in priority table.

次いで、メインCPU101は、現在セットされているアドレスに格納されている引込優先順位テーブルのデータが、エンドコード(000H)であるか否かを判別する(S688)。   Next, the main CPU 101 determines whether or not the data of the pull-in priority table stored at the currently set address is an end code (000H) (S688).

S688において、メインCPU101が、現在セットされているアドレスに格納されている引込優先順位テーブルのデータが、エンドコードであると判別したとき(S688がYES判定の場合)、メインCPU101は、後述のS705の処理を行う。一方、S688において、メインCPU101が、現在セットされているアドレスに格納されている引込優先順位テーブルのデータが、エンドコードでないと判別したとき(S688がNO判定の場合)、メインCPU101は、入賞作動フラグ格納領域をセットする(S689)。   In S688, when the main CPU 101 determines that the data of the pull-in priority table stored at the currently set address is an end code (if S688 is YES), the main CPU 101 proceeds to S705 described later. Is performed. On the other hand, in S688, when the main CPU 101 determines that the data of the pull-in priority table stored at the currently set address is not the end code (if S688 is NO), the main CPU 101 performs the winning operation. The flag storage area is set (S689).

次いで、メインCPU101は、現在セットされているアドレスに基づいて、引込優先順位テーブルから引込優先順位データを取得する(S690)。次いで、メインCPU101は、引込優先順位テーブルのブロックカウンタをセットする(S691)。本実施形態では、この処理において、メインCPU101は、引込優先順位テーブルのブロックカウンタの値に「2」をセットする。   Next, the main CPU 101 acquires the attraction priority data from the attraction priority table based on the currently set address (S690). Next, the main CPU 101 sets a block counter of the pull-in priority order table (S691). In the present embodiment, in this processing, the main CPU 101 sets “2” to the value of the block counter of the pull-in priority table.

次いで、メインCPU101は、引込優先順位テーブルのチェック回数をセットし、参照する引込優先順位テーブルのアドレスを1加算(+1更新)する(S692)。本実施形態では、この処理において、メインCPU101は、引込優先順位テーブルのチェック回数に「8」(図137に示す引込優先順位テーブルに規定されているチェックデータのビット数)をセットする。   Next, the main CPU 101 sets the number of checks in the pull-in priority table, and adds 1 (+1 updates) to the address of the pull-in priority table to be referred to (S692). In the present embodiment, in this process, the main CPU 101 sets “8” (the number of bits of the check data specified in the pull-in priority table shown in FIG. 137) as the number of checks in the pull-in priority table.

次いで、メインCPU101は、更新された引込優先順位テーブルのアドレスに基づいて、チェックデータ(図137参照)を取得し、チェックデータからチェックビットを抽出する(S693)。なお、本実施形態では、ここで抽出するチェックビットは、チェックデータのビット0に対応する。例えば、S690の処理において、先頭アドレスが「dPLVLTB00」であるブロックに規定された引込優先順位テーブルから引込優先順位データ「03EH」が取得された場合、S693の処理では、チェックデータとして「10001000B」が取得され、チェックビットの値として「0」が抽出される。   Next, the main CPU 101 acquires check data (see FIG. 137) based on the updated address of the pull-in priority table, and extracts check bits from the check data (S693). In this embodiment, the check bits extracted here correspond to bit 0 of the check data. For example, in the process of S690, if the withdrawal priority data “03EH” is acquired from the withdrawal priority table specified for the block whose head address is “dPLVLTB00”, “10001000B” is set as the check data in the process of S693. Then, “0” is extracted as the value of the check bit.

次いで、メインCPU101は、抽出されたチェックビットの値が「1」であるか否かを判別する(S694)。   Next, the main CPU 101 determines whether or not the value of the extracted check bit is “1” (S694).

S694において、メインCPU101が、抽出されたチェックビットの値が「1」でないと判別したとき(S694がNO判定の場合)、メインCPU101は、後述のS699の処理を行う。一方、S694において、メインCPU101が、抽出されたチェックビットの値が「1」であると判別したとき(S694がYES判定の場合)、メインCPU101は、参照する引込優先順位テーブルのアドレスを1加算(+1更新)し、更新後のアドレスに基づいて、引込優先順位テーブルから判定データ(図137中の「フラグ判定データ」)を取得する(S695)。   In S694, when the main CPU 101 determines that the value of the extracted check bit is not “1” (if S694 is NO), the main CPU 101 performs the processing of S699 described below. On the other hand, in S694, when the main CPU 101 determines that the value of the extracted check bit is “1” (YES in S694), the main CPU 101 adds 1 to the address of the drawing priority order table to be referred to. (+1 update), and based on the updated address, obtain determination data (“flag determination data” in FIG. 137) from the pull-in priority table (S695).

次いで、メインCPU101は、S695で取得した判定データに基づいて、現在取得されている入賞作動フラグデータが判定対象であるか否かを判別する(S696)。この処理では、メインCPU101は、現在取得されている入賞作動フラグデータと、判定データとを比較し、前者が後者に対応するものである否かを判定し、前者が後者に対応するものである場合には、現在取得されている入賞作動フラグデータが判定対象であると判定する。   Next, the main CPU 101 determines whether or not the currently acquired winning operation flag data is a determination target based on the determination data acquired in S695 (S696). In this process, the main CPU 101 compares the currently acquired winning operation flag data with the determination data, determines whether or not the former corresponds to the latter, and the former corresponds to the latter. In this case, it is determined that the currently obtained winning operation flag data is a determination target.

S696において、メインCPU101が、入賞作動フラグデータが判定対象でないと判別したとき(S696がNO判定の場合)、メインCPU101は、後述のS699の処理を行う。一方、S696において、メインCPU101が、入賞作動フラグデータが判定対象であると判別したとき(S696がYES判定の場合)、メインCPU101は、引込優先順位データの更新処理を行う(S697)。この処理では、メインCPU101は、S697で取得した判定データに対応付けられた引込優先順位データで、現在セットされている引込優先順位データを更新(上書き)する。   In S696, when the main CPU 101 determines that the winning operation flag data is not a determination target (when S696 is NO), the main CPU 101 performs a process of S699 described later. On the other hand, in S696, when the main CPU 101 determines that the winning operation flag data is the determination target (if S696 is YES), the main CPU 101 performs a process of updating the pull-in priority data (S697). In this process, the main CPU 101 updates (overwrites) the currently set pull-in priority data with the pull-in priority data associated with the determination data acquired in S697.

次いで、メインCPU101は、チェックデータの更新処理を行う(S698)。この処理では、メインCPU101は、チェックデータを1ビットだけ右方向(ビット7からビット0に向かう方向)にシフトする。なお、この処理において、シフト後のチェックデータのビット7には、「0」がセットされる。   Next, the main CPU 101 performs a check data update process (S698). In this process, the main CPU 101 shifts the check data one bit to the right (the direction from bit 7 to bit 0). In this process, "0" is set to bit 7 of the shifted check data.

S698の処理後、又は、S694或いはS696がNO判定の場合、メインCPU101は、チェックデータにチェック対象のビット(「1」がセットされているビット)があるか否かを判別する(S699)。   After the processing of S698, or when S694 or S696 is NO, the main CPU 101 determines whether or not the check data includes a bit to be checked (a bit in which “1” is set) (S699).

S699において、メインCPU101が、チェックデータにチェック対象のビットがないと判別したとき(S699がNO判定の場合)、メインCPU101は、後述のS702の処理を行う。一方、S699において、メインCPU101が、チェックデータにチェック対象のビットがあると判別したとき(S699がYES判定の場合)、メインCPU101は、チェックする入賞作動フラグ格納領域のアドレスを1加算(+1更新)し、チェック回数を1減算する(S700)。   In S699, when the main CPU 101 determines that there is no bit to be checked in the check data (if S699 is NO), the main CPU 101 performs the process of S702 described later. On the other hand, in S699, when the main CPU 101 determines that there is a bit to be checked in the check data (if S699 is YES), the main CPU 101 adds 1 to the address of the winning operation flag storage area to be checked (+1 update). ), And subtract 1 from the number of checks (S700).

次いで、メインCPU101は、チェック回数が「0」であるか否かを判別する(S701)。S701において、メインCPU101が、チェック回数が「0」でないと判別したとき(S701がNO判定の場合)、メインCPU101は、処理をS698の処理に戻し、S698以降の処理を繰り返す。   Next, the main CPU 101 determines whether or not the number of checks is “0” (S701). In S701, when the main CPU 101 determines that the number of checks is not “0” (NO in S701), the main CPU 101 returns the processing to S698, and repeats the processing from S698.

一方、S701において、メインCPU101が、チェック回数が「0」であると判別したとき(S701がYES判定の場合)、メインCPU101は、現在参照している入賞作動フラグ格納領域のアドレスにチェック回数の初期値「8」を加算して入賞作動フラグ格納領域のアドレスを更新し、ブロックカウンタの値を1減算する(S702)。次いで、メインCPU101は、ブロックカウンタの値が「0」であるか否かを判別する(S703)。   On the other hand, in S701, when the main CPU 101 determines that the number of checks is “0” (if S701 is YES), the main CPU 101 stores the number of checks in the address of the winning operation flag storage area currently being referred to. The address of the winning operation flag storage area is updated by adding the initial value “8”, and the value of the block counter is decremented by 1 (S702). Next, the main CPU 101 determines whether or not the value of the block counter is “0” (S703).

S703において、メインCPU101が、ブロックカウンタの値が「0」でないと判別したとき(S703がNO判定の場合)、メインCPU101は、処理をS692の処理に戻し、S692以降の処理を繰り返す。   In S703, when the main CPU 101 determines that the value of the block counter is not “0” (NO in S703), the main CPU 101 returns the processing to S692 and repeats the processing from S692.

一方、S703において、メインCPU101が、ブロックカウンタの値が「0」であると判別したとき(S703がYES判定の場合)、メインCPU101は、参照する引込優先順位テーブルのアドレスを1加算(+1更新)する(S704)。例えば、現在参照している引込優先順位テーブルが、先頭アドレスが「dPLVLTB00」であるブロックに規定された引込優先順位テーブルである場合、この処理により、参照する引込優先順位テーブルが、先頭アドレスが「dPLVLTB01」であるブロックに規定された引込優先順位テーブルに変更される。そして、S704の処理後、メインCPU101は、処理をS688の処理に戻し、S688以降の処理を繰り返す。   On the other hand, in S703, when the main CPU 101 determines that the value of the block counter is “0” (if S703 is YES), the main CPU 101 adds 1 to the address of the reference priority table to be referred to (+1 update). ) (S704). For example, if the currently referred pull-in priority table is a pull-in priority table defined for a block whose head address is “dPLVLTB00”, the pull-in priority table to be referred to by this processing is changed to “dPLVLTB00”. dPLVLTB01 "is changed to the pull-in priority table defined for the block. Then, after the processing of S704, the main CPU 101 returns the processing to the processing of S688, and repeats the processing of S688 and thereafter.

ここで再度、S679、S683又はS688の処理に戻って、S679、S683又はS688がYES判定の場合、メインCPU101は、この時点でセットされている引込順位データを、最終的な引込優先順位データとしてセットする(S705)。なお、S679又はS683がYES判定の場合、メインCPU101は、最終的な引込優先順位データとして「0(00H)」をセットする。この場合、引込優先順位データ「0(00H)」にはエンドコードが割り付けられているので、引込データ無し(停止禁止)がセットされる。そして、S705の処理後、メインCPU101は、引込優先順位取得処理を終了し、処理を引込優先順位格納処理(図126参照)のS628に移す。   Here, returning to the processing of S679, S683, or S688 again, if the determination of S679, S683, or S688 is YES, the main CPU 101 sets the attraction ranking data set at this time as the final attraction priority data. It is set (S705). If the determination in S679 or S683 is YES, the main CPU 101 sets “0 (00H)” as the final pull-in priority data. In this case, since the end code is assigned to the pull-in priority data “0 (00H)”, no pull-in data (stop prohibition) is set. Then, after the processing of S705, the main CPU 101 ends the attraction priority acquisition processing, and moves the processing to S628 of the attraction priority storage processing (see FIG. 126).

本実施形態では、上述のようにして引込優先順位取得処理が行われる。なお、上述した引込優先順位取得処理中のS680〜S683の「ANY役」の引込優先対応処理は、メインCPU101が、図136Aのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、例えば、S683の判定処理は、ソースプログラム上において、「JCP」命令(所定の判定命令)により実行される。なお、「JCP」命令は、比較命令相当の動作を実行する命令であり、メインCPU101専用命令コードである。   In the present embodiment, the pull-in priority order acquisition processing is performed as described above. Note that the above-described pull-in priority handling process of “ANY role” in S680 to S683 in the pull-in priority acquisition process is performed by the main CPU 101 sequentially executing each source code defined in the source program of FIG. 136A. Will be Among them, for example, the determination processing of S683 is executed by a “JCP” instruction (a predetermined determination instruction) on the source program. The “JCP” instruction is an instruction for executing an operation equivalent to a comparison instruction, and is an instruction code dedicated to the main CPU 101.

ソースプログラム上において、例えば、ソースコード「JCP cc,A,n,e」が実行されると、Aレジスタの内容(格納データ)と、整数nとを比較し、その比較結果が、ccの条件となれば、処理をeで指定されるアドレスにジャンプさせる。なお、「JCP」命令の「ccの条件」には、フラグ・レジスタF内のキャリーフラグの状態及びゼロフラグの状態の一方が指定される(図11参照)。例えば、ccに「C」が指定されていれば、ccの条件はキャリーフラグが「1」(オン状態)であることを意味し、ccに「NC」が指定されていれば、ccの条件はキャリーフラグが「0」(オフ状態)であることを意味する。また、例えば、ccに「Z」が指定されていれば、ccの条件はゼロフラグが「1」(オン状態)であることを意味し、ccに「NZ」が指定されていれば、ccの条件はゼロフラグが「0」(オフ状態)であることを意味する。   For example, when the source code “JCP cc, A, n, e” is executed on the source program, the content (stored data) of the A register is compared with the integer n, and the comparison result is determined by the condition of cc. Then, the process jumps to the address specified by e. As the "cc condition" of the "JCP" instruction, one of the state of the carry flag and the state of the zero flag in the flag register F is specified (see FIG. 11). For example, if “C” is specified for cc, the condition of cc means that the carry flag is “1” (on state), and if “NC” is specified for cc, the condition of cc is Means that the carry flag is "0" (off state). For example, if “Z” is specified for cc, the condition of cc means that the zero flag is “1” (on state), and if “NZ” is specified for cc, the condition of cc is The condition means that the zero flag is “0” (off state).

「ANY役」の引込優先対応処理のソースプログラム上において、図136Aに示すように、「JCP」命令を用いた場合、アドレス設定に係る命令を省略することができる(アドレス設定に係る命令を別途設ける必要がなくなる)ので、「ANY役」の引込優先対応処理の処理効率を高めることができるとともに、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。   As shown in FIG. 136A, when the “JCP” instruction is used on the source program of the pull-in priority handling process of “ANY role”, the instruction related to the address setting can be omitted (the instruction related to the address setting is separately provided). This eliminates the need to provide), so that the processing efficiency of the pull-in priority handling process of the “ANY role” can be increased, and the capacity of the source program (the used capacity of the main ROM 102) can be reduced.

また、上述した引込優先順位取得処理中のS686の停止制御用引込要求フラグ設定処理は、メインCPU101が、図136Bのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。S686の停止制御用引込要求フラグ設定処理では、図136Bに示すように、メインCPU101専用命令コードである、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行う「LDQ」命令、及び、「CALLF」命令が利用される。   The stop control pull-in request flag setting process in S686 during the pull-in priority acquisition process described above is performed by the main CPU 101 sequentially executing each source code defined in the source program of FIG. 136B. In the stop request pull-in request flag setting process in S686, as shown in FIG. 136B, an "LDQ" instruction for specifying an address using a Q register (extended register), which is an instruction code dedicated to the main CPU 101, and a "CALLF" Instructions are used.

それゆえ、S686の停止制御用引込要求フラグ設定処理において、Qレジスタ(拡張レジスタ)を用いた「LDQ」命令を用いることにより、直値により、メインROM102、メインRAM103やメモリーマップI/Oにアクセスすることができる。この場合、ソースプログラム上において、アドレス設定に係る命令を省略することができ、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。また、「CALLF」命令は、上述のように、2バイトの命令コードである。それゆえ、停止制御用引込要求フラグ設定処理において、これらのメインCPU101専用命令コードを使用することにより、処理の効率化を図ることができ、限られたメインRAM103の容量を有効活用することができる。   Therefore, in the stop control pull-in request flag setting process in S686, the main ROM 102, the main RAM 103, and the memory map I / O are accessed with the immediate value by using the “LDQ” instruction using the Q register (extension register). can do. In this case, an instruction related to address setting can be omitted from the source program, and the capacity of the source program (used capacity of the main ROM 102) can be reduced. The “CALLF” instruction is a 2-byte instruction code as described above. Therefore, in the stop control pull-in request flag setting process, by using these instruction codes dedicated to the main CPU 101, the efficiency of the process can be improved, and the limited capacity of the main RAM 103 can be effectively utilized. .

さらに、本実施形態では、優先引込順位取得処理中のS686の停止制御用引込要求フラグ設定処理において、「CALLF」命令で指定するジャンプ先の論理積演算処理のアドレス「SB_DAND_00」は、上記図126で説明した引込優先順位格納処理中のS626の論理積演算処理において「CALLF」命令で指定するジャンプ先のアドレスと同じである(図127参照)。すなわち、本実施形態では、優先引込順位取得処理中のS686の停止制御用引込要求フラグ設定処理で行う論理積演算処理を実行するためのソースプログラムが、引込優先順位格納処理中のS626で行う論理積演算処理を実行するためのソースプログラムと同じであり、S686及びS626の両処理において、論理積演算処理のソースプログラムが共有化(モジュール化)されている。この場合、S686及びS626の両処理において、それぞれ別個に論理積演算処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   Further, in the present embodiment, in the stop control pull-in request flag setting process in S686 during the priority pull-in order obtaining process, the address “SB_DAND_00” of the logical product operation process of the jump destination designated by the “CALLF” instruction is the same as that in FIG. This is the same as the jump destination address specified by the "CALLF" instruction in the logical product operation process of S626 during the pull-in priority storage process described in (1) (see FIG. 127). That is, in the present embodiment, the source program for executing the logical AND operation performed in the stop control pull-in request flag setting process in S686 during the priority pull-in order obtaining process is executed by the logic executed in S626 during the pull-in priority storing process. This is the same as the source program for executing the product operation process, and the source program of the logical product operation process is shared (moduleed) in both the processes of S686 and S626. In this case, since it is not necessary to separately provide a source program for the logical product operation in both the processes S686 and S626, the capacity of the source program (the used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

また、上述した引込優先順位取得処理中のS687の引込優先順位テーブル(図137参照)の取得処理は、メインCPU101が、図136Cのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。そして、S687の引込優先順位テーブルの取得処理では、図136Cに示すように、メインCPU101専用命令コードである、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行う「LDQ」命令が利用される。   The acquisition process of the withdrawal priority table (see FIG. 137) in S687 during the above-described withdrawal priority acquisition process is performed by the main CPU 101 sequentially executing each source code defined in the source program of FIG. 136C. Done. In the process of acquiring the pull-in priority table in S687, as shown in FIG. 136C, an “LDQ” instruction for specifying an address using a Q register (extended register), which is an instruction code dedicated to the main CPU 101, is used.

それゆえ、S687の引込優先順位テーブルの取得処理においても、「LDQ」命令の使用により、ソースプログラム上において、アドレス設定に係る命令を省略することができる。その結果、引込優先順位テーブルの取得処理の効率化を図ることができるとともに、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。   Therefore, in the acquisition process of the pull-in priority table in S687, the use of the “LDQ” instruction can omit the instruction related to the address setting on the source program. As a result, it is possible to improve the efficiency of the process of acquiring the pull-in priority table and reduce the capacity of the source program (the capacity used by the main ROM 102).

上述のように、本実施形態の優先引込順位取得処理中の上記各種処理では、上述したメインCPU101専用の各種命令コードが適宜用いられ、対応する処理の効率化及びソースプログラムの容量の削減を実現している。その結果、本実施形態では、主制御回路90のプログラム処理速度の効率化と容量の削減とを図ることができ、削減した容量に対応する空き領域を活用して、遊技性を高めることが可能となる。   As described above, in the above-described various processes during the priority attraction-in order acquisition process of the present embodiment, the above-described various instruction codes dedicated to the main CPU 101 are appropriately used, thereby realizing the efficiency of the corresponding processes and the reduction of the capacity of the source program. are doing. As a result, in the present embodiment, it is possible to improve the efficiency of the program processing speed of the main control circuit 90 and reduce the capacity, and it is possible to utilize the free space corresponding to the reduced capacity and to enhance the gaming ability. Becomes

[リール停止制御処理]
次に、図138〜図140を参照して、メインフロー(図82参照)中のS213で行うリール停止制御処理について説明する。なお、図138は、リール停止制御処理の手順を示すフローチャートである。図139は、リール停止制御処理中の後述のS711〜S716の処理を実行するためのソースプログラムの一例を示す図であり、図140は、リール停止制御処理中の後述のS726の処理を実行するためのソースプログラムの一例を示す図である。
[Reel stop control processing]
Next, the reel stop control process performed in S213 in the main flow (see FIG. 82) will be described with reference to FIGS. FIG. 138 is a flowchart showing the procedure of the reel stop control process. FIG. 139 is a diagram illustrating an example of a source program for executing the processing of S711 to S716 described later during the reel stop control processing. FIG. 140 executes the processing of S726 described later during the reel stop control processing. FIG. 6 is a diagram showing an example of a source program for the above.

まず、メインCPU101は、リール停止可能信号OFF処理を行う(S711)。この処理では、メインCPU101は、主に、リール停止可能信号OFFデータのポート出力処理を行う。また、この処理は、メインRAM103の規定外作業領域を使用して行われる。なお、リール停止可能信号OFF処理の詳細については、後述の図141を参照しながら後で説明する。   First, the main CPU 101 performs a reel stop enable signal OFF process (S711). In this process, the main CPU 101 mainly performs a port output process of the reel stop enable signal OFF data. This process is performed using a non-defined work area of the main RAM 103. The details of the reel stop enable signal OFF processing will be described later with reference to FIG. 141 described later.

次いで、メインCPU101は、全リールの回転速度が所定の一定速度に到達したか否か(「定速」になったか否か)を判別する(S712)。S712において、メインCPU101が、全リールの回転速度が「定速」になっていないと判別したとき(S712がNO判定の場合)、メインCPU101は、S712の処理を繰り返す。   Next, the main CPU 101 determines whether or not the rotation speeds of all the reels have reached a predetermined constant speed (whether or not the rotation speed has become “constant speed”) (S712). In S712, when the main CPU 101 determines that the rotation speeds of all the reels are not "constant speed" (if S712 is NO), the main CPU 101 repeats the process of S712.

一方、S712において、メインCPU101が、全リールの回転速度が「定速」になったと判別したとき(S712がYES判定の場合)、メインCPU101は、リール停止可能信号ON処理を行う(S713)。この処理では、メインCPU101は、主に、リール停止可能信号ONデータのポート出力処理を行う。また、この処理は、メインRAM103の規定外作業領域を使用して行われる。なお、リール停止可能信号ON処理の詳細については、後述の図142を参照しながら後で説明する。   On the other hand, in S712, when the main CPU 101 determines that the rotation speeds of all the reels have become “constant speed” (YES in S712), the main CPU 101 performs a reel stop enable signal ON process (S713). In this process, the main CPU 101 mainly performs port output processing of reel stop enable signal ON data. This process is performed using a non-defined work area of the main RAM 103. The details of the reel stop enable signal ON process will be described later with reference to FIG. 142 described later.

次いで、メインCPU101は、有効なストップボタンが押されたか否かを判別する(S714)。   Next, the main CPU 101 determines whether a valid stop button has been pressed (S714).

S714において、メインCPU101が、有効なストップボタンが押されていないと判別したとき(S714がNO判定の場合)、メインCPU101は、処理をS713の処理に戻し、S713以降の処理を繰り返す。一方、S714において、メインCPU101が、有効なストップボタンが押されたと判別したとき(S714がYES判定の場合)、メインCPU101は、作動ストップボタン格納領域(図33参照)を更新し、ストップボタン未作動カウンタの値を1減算する(S715)。   In S714, when the main CPU 101 determines that the effective stop button has not been pressed (NO in S714), the main CPU 101 returns the processing to S713 and repeats the processing from S713. On the other hand, in S714, when the main CPU 101 determines that the valid stop button has been pressed (YES in S714), the main CPU 101 updates the operation stop button storage area (see FIG. 33), The value of the operation counter is decremented by 1 (S715).

次いで、メインCPU101は、作動ストップボタンから検索対象リールを決定する(S716)。また、この処理では、検索対象リールのリール制御管理情報が格納される回胴制御データ格納領域のアドレス(先頭アドレス)セット処理も行われる(図139中のソースコード「LDQ IX,wR1_CTRL−(wR2_CTRL−wR1_CTRL)」参照)。   Next, the main CPU 101 determines a reel to be searched from the operation stop button (S716). In this process, an address (head address) setting process of the rotation control data storage area in which the reel control management information of the search target reel is stored is also performed (source code “LDQ IX, wR1_CTRL- (wR2_CTRL) in FIG. 139). -WR1_CTRL) ").

次いで、メインCPU101は、リール停止可能信号OFF処理を行う(S717)。この処理は、上記S711と同様に、メインRAM103の規定外作業領域を使用して行われる。なお、リール停止可能信号OFF処理の詳細については、後述の図141を参照しながら後で説明する。次いで、メインCPU101は、図柄カウンタの値に基づいて停止開始位置をメインRAM103に格納する(S718)。   Next, the main CPU 101 performs a reel stop enable signal OFF process (S717). This processing is performed using a non-defined work area of the main RAM 103, as in the case of S711. The details of the reel stop enable signal OFF processing will be described later with reference to FIG. 141 described later. Next, the main CPU 101 stores the stop start position in the main RAM 103 based on the value of the symbol counter (S718).

次いで、メインCPU101は、リール停止選択処理を行う(S719)。詳細な説明は省略するが、この処理では、メインCPU101は、滑り駒数の選択処理を行う。   Next, the main CPU 101 performs a reel stop selection process (S719). Although a detailed description is omitted, in this process, the main CPU 101 performs a process of selecting the number of sliding frames.

次いで、メインCPU101は、停止開始位置と、S719で決定された滑り駒数とに基づいて停止予定位置を決定し、該決定した停止予定位置をメインRAM103に格納する(S720)。この処理では、メインCPU101は、停止開始位置に滑り駒数を加算し、その加算結果を停止予定位置とする。   Next, the main CPU 101 determines the expected stop position based on the stop start position and the number of sliding pieces determined in S719, and stores the determined expected stop position in the main RAM 103 (S720). In this process, the main CPU 101 adds the number of sliding symbols to the stop start position, and sets the addition result as the expected stop position.

次いで、メインCPU101は、図柄コード格納処理を実行する(S721)。この処理では、停止予定位置に対応する図柄コードが図柄コード格納領域に格納される。次いで、メインCPU101は、制御対象のリールが最終停止(第3停止)のリールであるか否かを判別する(S722)。この処理では、メインCPU101は、ストップボタン未作動カウンタの値に基づいて、制御対象のリールが最終停止(第3停止)のリールであるか否かを判別し、ストップボタン未作動カウンタの値が「0」であるときには、制御対象のリールが最終停止のリールであるとを判定する。   Next, the main CPU 101 executes a symbol code storage process (S721). In this process, the symbol code corresponding to the expected stop position is stored in the symbol code storage area. Next, the main CPU 101 determines whether or not the reel to be controlled is the last stopped (third stopped) reel (S722). In this process, the main CPU 101 determines whether or not the reel to be controlled is the last stopped (third stop) reel based on the value of the stop button non-operation counter, and the value of the stop button non-operation counter is determined. When the value is "0", it is determined that the reel to be controlled is the last stopped reel.

S722において、メインCPU101が、制御対象のリールが最終停止のリールでないと判別したとき(S722がNO判定の場合)、メインCPU101は、制御変更処理を行う(S723)。この処理では、特定の停止位置にあった場合に、リールの停止に用いる停止情報群が更新される。次いで、メインCPU101は、図126で説明した引込優先順位格納処理を行う(S724)。   In S722, when the main CPU 101 determines that the reel to be controlled is not the last stopped reel (NO in S722), the main CPU 101 performs a control change process (S723). In this process, when the vehicle is at a specific stop position, the stop information group used for stopping the reels is updated. Next, the main CPU 101 performs the attraction priority storage processing described with reference to FIG. 126 (S724).

次いで、メインCPU101は、停止間隔残時間待機処理を行う(S725)。この処理では、メインCPU101は、予め設定された所定のリール停止間隔時間が経過するまで、待機処理を行う。そして、S725の処理後、メインCPU101は、処理をS711の処理に戻し、S711以降の処理を繰り返す。   Next, the main CPU 101 performs a stop interval remaining time standby process (S725). In this process, the main CPU 101 performs a standby process until a preset reel stop interval time has elapsed. Then, after the processing of S725, the main CPU 101 returns the processing to the processing of S711, and repeats the processing from S711.

ここで再度、S722の処理に戻って、S722において、メインCPU101が、制御対象のリールが最終停止のリールであると判別したとき(S722がYES判定の場合)、メインCPU101は、全リールの励磁が停止状態であるか否かを判別する(S726)。S726において、メインCPU101が、全リールの励磁が停止状態でないと判別したとき(S726がNO判定の場合)、メインCPU101は、S726の処理を繰り返す。   Here, returning to the process of S722 again, when the main CPU 101 determines in S722 that the reel to be controlled is the last stopped reel (YES in S722), the main CPU 101 excites all the reels. It is determined whether or not is stopped (S726). In S726, when the main CPU 101 determines that the excitation of all the reels is not in the stopped state (when S726 is NO), the main CPU 101 repeats the process of S726.

一方、S726において、メインCPU101が、全リールの励磁が停止状態であると判別したとき(S726がYES判定の場合)、メインCPU101は、第3停止操作されたストップボタンがオン状態のままである(ストップボタンが放されていない)か否かを判別する(S727)。S727において、メインCPU101が、第3停止操作されたストップボタンがオン状態のままであると判別したとき(S727がYES判定の場合)、メインCPU101は、S727の処理を繰り返す。一方、S727において、メインCPU101が、第3停止操作されたストップボタンがオン状態のままでないと判別したとき(S727がNO判定の場合)、メインCPU101は、リール停止制御処理を終了し、処理をメインフロー(図82参照)のS214に移す。   On the other hand, in S726, when the main CPU 101 determines that the excitation of all reels is in the stopped state (when S726 is YES), the main CPU 101 keeps the stop button subjected to the third stop operation in the ON state. It is determined whether or not (stop button is not released) (S727). In S727, when the main CPU 101 determines that the stop button subjected to the third stop operation is still in the ON state (if S727 is YES), the main CPU 101 repeats the process of S727. On the other hand, in S727, when the main CPU 101 determines that the stop button for which the third stop operation has been performed is not kept in the ON state (if S727 is NO), the main CPU 101 ends the reel stop control processing and executes the processing. The process moves to S214 of the main flow (see FIG. 82).

本実施形態では、上述のようにしてリール停止制御処理が行われる。なお、上述したリール停止制御処理中のS711〜S716の処理は、メインCPU101が、図139のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。図139に示すように、本実施形態のリール停止制御処理のソースプログラムでは、メインCPU101専用命令コードである、例えば、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行う「LDQ」命令や、「CALLF」命令が用いられる。   In the present embodiment, the reel stop control processing is performed as described above. The processing of S711 to S716 in the above-described reel stop control processing is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 139. As shown in FIG. 139, in the source program of the reel stop control processing of the present embodiment, for example, an instruction code dedicated to the main CPU 101, for example, an “LDQ” instruction for specifying an address using a Q register (extension register), or a “LDQ” instruction The "CALLF" instruction is used.

それゆえ、リール停止制御処理において、このようなメインCPU101専用命令コードを用いることにより、リール制御処理のソースプログラムの容量を削減することができるともに、リール停止制御処理の処理効率を向上させることができる。すなわち、本実施形態では、主制御回路90におけるプログラム処理速度の効率化と容量の削減とを行うことが可能となり、削減した容量に応じて増加したメインROM102の空き領域を活用して、遊技性を高めることが可能となる。   Therefore, by using such an instruction code dedicated to the main CPU 101 in the reel stop control processing, the capacity of the source program of the reel control processing can be reduced, and the processing efficiency of the reel stop control processing can be improved. it can. That is, in the present embodiment, it is possible to increase the efficiency of the program processing speed in the main control circuit 90 and to reduce the capacity, and to utilize the free space of the main ROM 102 increased in accordance with the reduced capacity to improve the playability. Can be increased.

また、上述したリール停止制御処理中のS726の判定処理は、メインCPU101が、図140のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。この処理は、図140に示すように、ソースコード上では、「LDQ」命令、「ORQ」命令(所定の論理和演算命令)を用いて実行される。   The determination process of S726 during the above-described reel stop control process is performed by the main CPU 101 sequentially executing each source code defined in the source program of FIG. 140. As shown in FIG. 140, this processing is executed using an “LDQ” instruction and an “ORQ” instruction (a predetermined OR operation instruction) on the source code.

なお、「ORQ」命令は、論理和演算を行う命令コードであり、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行うメインCPU101専用命令コードである。そして、ソースプログラム上において、例えば、ソースコード「ORQ (k)」が実行されると、Qレジスタの格納データ(上位側アドレス値)及び1バイトの整数k(直値:下位側アドレス値)で指定されたアドレスのメモリの内容(格納データ)と、Aレジスタの内容(格納データ)との論理和演算が行われ、その演算結果がAレジスタに記憶される。   The "ORQ" instruction is an instruction code for performing a logical sum operation, and is an instruction code dedicated to the main CPU 101 for specifying an address using a Q register (extension register). Then, for example, when the source code “ORQ (k)” is executed on the source program, the data stored in the Q register (upper address value) and the 1-byte integer k (direct value: lower address value) are obtained. An OR operation is performed on the contents (stored data) of the memory at the designated address and the contents (stored data) of the A register, and the result of the OR operation is stored in the A register.

それゆえ、リール停止制御処理中のS726の判定処理において、まず、図140中のソースコード「LDQ A,(.LOW.wR1_TIM)」が実行されると、Qレジスタの格納データと、整数値「.LOW.wR1_TIM」とで指定されるアドレスのメモリの内容(第1リールの励磁タイマー値)がAレジスタにロードされる。なお、本実施形態では、メインRAM103内における第1リールの励磁タイマー値が格納された領域のアドレスは、「F032h」である。そして、上述したS726の判定処理では、LDQ命令実行時に予めQレジスタに、アドレス「wR1_TIM(F032h)」の上位側アドレス値「F0h」がセットされ、kの値(直値)には、下位側アドレス値(「.LOW.wR2_TIM」=32h)が代入される。   Therefore, in the determination processing of S726 during the reel stop control processing, first, when the source code “LDQ A, (.LOW.wR1_TIM)” in FIG. 140 is executed, the data stored in the Q register and the integer value “ .LOW.wR1_TIM "is loaded into the A register at the address of the memory (the excitation timer value of the first reel). In the present embodiment, the address of the area in the main RAM 103 where the excitation timer value of the first reel is stored is “F032h”. In the above-described determination processing of S726, the upper address value “F0h” of the address “wR1_TIM (F032h)” is set in the Q register in advance when the LDQ instruction is executed, and the lower k value (direct value) is set to the value of k (the immediate value). The address value (“.LOW.wR2_TIM” = 32h) is substituted.

次いで、図140中のソースコード「ORQ (.LOW.wR2_TIM)」が実行されると、Qレジスタの格納データ(F0h)と、第2リールの励磁タイマー値が格納された領域のアドレス「wR2_TIM(F03Dh)」の下位側アドレス値(3Dh)で指定されたアドレスのメモリの内容(第2リールの励磁タイマー値)と、Aレジスタの内容(第1リールの励磁タイマー値)との論理和演算が行われ、その演算結果(第1リールの励磁タイマー値と第2リールの励磁タイマー値との合成結果)がAレジスタに記憶される。次いで、図140中のソースコード「ORQ (.LOW.wR3_TIM)」が実行されると、Qレジスタの格納データ(F0h)と、第3リールの励磁タイマー値が格納された領域のアドレス「wR3_TIM(F048h)」の下位側アドレス値(48h)で指定されたアドレスのメモリの内容(第3リールの励磁タイマー値)と、Aレジスタの内容(第1リールの励磁タイマー値と第2リールの励磁タイマー値との合成結果)との論理和演算が行われ、その演算結果(第1〜第3リールの励磁タイマー値の合成結果)がAレジスタに記憶される。   Next, when the source code “ORQ (.LOW.wR2_TIM)” in FIG. 140 is executed, the stored data (F0h) of the Q register and the address “wR2_TIM () of the area where the excitation timer value of the second reel is stored. F03Dh) ”, the contents of the memory at the address specified by the lower address value (3Dh) (the excitation timer value of the second reel) and the contents of the A register (the excitation timer value of the first reel) are calculated. The calculation result (combined result of the excitation timer value of the first reel and the excitation timer value of the second reel) is stored in the A register. Next, when the source code “ORQ (.LOW.wR3_TIM)” in FIG. 140 is executed, the data “F0h” stored in the Q register and the address “wR3_TIM () of the area where the excitation timer value of the third reel is stored are stored. F048h) ”, the contents of the memory at the address specified by the lower address value (48h) (the excitation timer value of the third reel) and the contents of the A register (the excitation timer value of the first reel and the excitation timer of the second reel). The result of the OR operation with the value (combined result of the excitation timer values of the first to third reels) is stored in the A register.

上述のように、本実施形態では、リール(回胴)の停止状態のチェック処理において、Qレジスタ(拡張レジスタ)を用いた各種メインCPU101専用命令コードが用いられる。それゆえ、これらのメインCPU101専用命令コードを用いることにより、直値により、メインROM102、メインRAM103やメモリーマップI/Oにアクセスすることができ、ソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   As described above, in the present embodiment, in the process of checking the stopped state of the reel (turning drum), various instruction codes dedicated to the main CPU 101 using the Q register (extension register) are used. Therefore, by using these instruction codes dedicated to the main CPU 101, it is possible to access the main ROM 102, the main RAM 103, and the memory map I / O with a direct value, and omit the instruction related to the address setting on the source program. Accordingly, the capacity of the source program (used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

上述のように、本実施形態のリール停止制御処理中の上記各種処理では、上述したメインCPU101専用の各種命令コードが適宜用いられ、対応する処理の効率化及びソースプログラムの容量の削減を実現している。その結果、本実施形態では、主制御回路90のプログラム処理速度の効率化と容量の削減とを図ることができ、削減した容量に対応する空き領域を活用して、遊技性を高めることが可能となる。   As described above, in the various processes during the reel stop control process of the present embodiment, various instruction codes dedicated to the main CPU 101 described above are appropriately used, and the efficiency of the corresponding processes and the reduction of the capacity of the source program are realized. ing. As a result, in the present embodiment, it is possible to improve the efficiency of the program processing speed of the main control circuit 90 and reduce the capacity, and it is possible to utilize the free space corresponding to the reduced capacity and to enhance the gaming ability. Becomes

[リール停止可能信号OFF処理]
次に、図141を参照して、リール停止制御処理(図138参照)中のS711又はS717で行うリール停止可能信号OFF処理について説明する。なお、図141は、リール停止可能信号OFF処理の手順を示すフローチャートである。
[Reel stop enable signal OFF processing]
Next, the reel stop enable signal OFF process performed in S711 or S717 during the reel stop control process (see FIG. 138) will be described with reference to FIG. FIG. 141 is a flowchart showing the procedure of the reel stop enable signal OFF process.

まず、メインCPU101は、スタックポインタ(SP)にセットされているメインRAM103のスタックエリア(図12C参照)のアドレスを退避させる(S731)。次いで、メインCPU101は、スタックポインタ(SP)に規定外スタックエリアのアドレスをセットする(S732)。   First, the main CPU 101 saves the address of the stack area (see FIG. 12C) of the main RAM 103 set in the stack pointer (SP) (S731). Next, the main CPU 101 sets the address of the non-defined stack area in the stack pointer (SP) (S732).

次いで、メインCPU101は、全てのレジスタにセットされているデータを退避させる(S733)。次いで、メインCPU101は、リール停止可能信号OFFデータのセット処理を行う(S734)。   Next, the main CPU 101 saves the data set in all the registers (S733). Next, the main CPU 101 performs a set process of the reel stop enable signal OFF data (S734).

次いで、メインCPU101は、規定外ポート出力処理を行う(S735)。この処理では、メインCPU101は、リール停止可能信号OFFデータに基づいて、後述のOFF出力データ(出力オフモードデータ)の生成及び出力処理を行う。なお、この処理は、メインRAM103の規定外作業領域を使用して行われる。規定外ポート出力処理の詳細については、後述の図143を参照しながら後で説明する。   Next, the main CPU 101 performs an undefined port output process (S735). In this process, the main CPU 101 generates and outputs OFF output data (output off mode data) to be described later based on the reel stop enable signal OFF data. This process is performed using a non-defined work area of the main RAM 103. Details of the undefined port output processing will be described later with reference to FIG. 143 described later.

次いで、メインCPU101は、S733で退避させた全レジスタのデータを復帰させる(S736)。次いで、メインCPU101は、S731で退避させたスタックエリアのアドレスをスタックポインタ(SP)にセットする(S737)。   Next, the main CPU 101 restores the data of all the registers saved in S733 (S736). Next, the main CPU 101 sets the address of the stack area saved in S731 in the stack pointer (SP) (S737).

そして、S737の処理後、メインCPU101は、リール停止可能信号OFF処理を終了する。この際、実行したリール停止可能信号OFF処理がリール停止制御処理(図138参照)中のS711の処理である場合には、メインCPU101は、処理をリール停止制御処理中のS712の処理に移す。一方、実行したリール停止可能信号OFF処理がリール停止制御処理(図138参照)中のS717の処理である場合には、メインCPU101は、処理をリール停止制御処理中のS718の処理に移す。   After the processing of S737, the main CPU 101 ends the reel stop enable signal OFF processing. At this time, if the executed reel stop enable signal OFF processing is the processing of S711 in the reel stop control processing (see FIG. 138), the main CPU 101 shifts the processing to the processing of S712 in the reel stop control processing. On the other hand, when the executed reel stop enable signal OFF processing is the processing of S717 in the reel stop control processing (see FIG. 138), the main CPU 101 shifts the processing to the processing of S718 in the reel stop control processing.

[リール停止可能信号ON処理]
次に、図142を参照して、リール停止制御処理(図138参照)中のS713で行うリール停止可能信号ON処理について説明する。なお、図142は、リール停止可能信号ON処理の手順を示すフローチャートである。
[Reel stop enable signal ON processing]
Next, the reel stop enable signal ON process performed in S713 during the reel stop control process (see FIG. 138) will be described with reference to FIG. FIG. 142 is a flowchart showing the procedure of the reel stop enable signal ON process.

まず、メインCPU101は、スタックポインタ(SP)にセットされているメインRAM103のスタックエリア(図12C参照)のアドレスを退避させる(S741)。次いで、メインCPU101は、スタックポインタ(SP)に規定外スタックエリアのアドレスをセットする(S742)。   First, the main CPU 101 saves the address of the stack area (see FIG. 12C) of the main RAM 103 set in the stack pointer (SP) (S741). Next, the main CPU 101 sets the address of the non-standard stack area in the stack pointer (SP) (S742).

次いで、メインCPU101は、全てのレジスタにセットされているデータを退避させる(S743)。次いで、メインCPU101は、作動ストップボタン格納領域(図33参照)を参照し、ストップボタン状態を取得する(S744)。次いで、メインCPU101は、リール停止可能信号ONデータのセット処理を行う(S745)。   Next, the main CPU 101 saves the data set in all the registers (S743). Next, the main CPU 101 refers to the operation stop button storage area (see FIG. 33) and acquires the stop button state (S744). Next, the main CPU 101 performs a set process of the reel stop enable signal ON data (S745).

次いで、メインCPU101は、規定外ポート出力処理を行う(S746)。この処理では、メインCPU101は、リール停止可能信号ONデータに基づいて、後述のON出力データ(出力オンモードデータ)の生成及び出力処理を行う。なお、この処理は、メインRAM103の規定外作業領域を使用して行われる。規定外ポート出力処理の詳細については、後述の図143を参照しながら後で説明する。   Next, the main CPU 101 performs a non-defined port output process (S746). In this process, the main CPU 101 generates and outputs ON output data (output ON mode data) to be described later based on the reel stop enable signal ON data. This process is performed using a non-defined work area of the main RAM 103. Details of the undefined port output processing will be described later with reference to FIG. 143 described later.

次いで、メインCPU101は、S743で退避させた全レジスタのデータを復帰させる(S747)。次いで、メインCPU101は、S741で退避させたスタックエリアのアドレスをスタックポインタ(SP)にセットする(S748)。そして、S748の処理後、メインCPU101は、リール停止可能信号ON処理を終了し、処理をリール停止制御処理(図138参照)中のS714の処理に移す。   Next, the main CPU 101 restores the data of all the registers saved in S743 (S747). Next, the main CPU 101 sets the address of the stack area saved in S741 in the stack pointer (SP) (S748). After the process of S748, the main CPU 101 ends the reel stop enable signal ON process, and shifts the process to the process of S714 in the reel stop control process (see FIG. 138).

[規定外ポート出力処理]
次に、図143及び図144を参照して、リール停止可能信号OFF処理(図141参照)中のS735及びリール停止可能信号ON処理(図142参照)中のS746で行う規定外ポート出力処理について説明する。なお、図143は、規定外ポート出力処理の手順を示すフローチャートである。また、図144は、規定外ポート出力処理を実行するためのソースプログラムの一例を示す図である。
[Non-standard port output processing]
Next, with reference to FIGS. 143 and 144, the non-standard port output process performed in S735 during the reel stop enable signal OFF process (see FIG. 141) and S746 during the reel stop enable signal ON process (see FIG. 142). explain. FIG. 143 is a flowchart illustrating the procedure of the undefined port output process. FIG. 144 is a diagram illustrating an example of a source program for executing the undefined port output process.

まず、メインCPU101は、ポート出力設定がON出力モードであるか否かを判別する(S751)。この処理において、メインCPU101は、リール停止可能信号ONデータがセットされている場合には、ポート出力設定がON出力モードであると判定し、リール停止可能信号OFFデータがセットされている場合には、ポート出力設定がON出力モードでないと判定する。   First, the main CPU 101 determines whether or not the port output setting is the ON output mode (S751). In this processing, the main CPU 101 determines that the port output setting is the ON output mode when the reel stop enable signal ON data is set, and determines that the reel stop enable signal OFF data is set when the reel stop enable signal OFF data is set. It is determined that the port output setting is not the ON output mode.

S751において、メインCPU101が、ポート出力設定がON出力モードであると判別したとき(S751がYES判定の場合)、メインCPU101は、後述のS753の処理を行う。一方、S751において、メインCPU101が、ポート出力設定がON出力モードでないと判別したとき(S751がNO判定の場合)、メインCPU101は、OFF出力データ(出力オフモードデータ)の生成処理を行う(S752)。この処理では、現在、出力オン状態となっているポート(ビット)のうち、オフ状態にしたいポート(ビット)をオフ状態にするとともに、現在、出力オフ状態となっているポート(ビット)をオフ状態に維持するためのOFF出力データが生成される。   In S751, when the main CPU 101 determines that the port output setting is the ON output mode (if S751 is YES), the main CPU 101 performs the process of S753 described later. On the other hand, in S751, when the main CPU 101 determines that the port output setting is not the ON output mode (if S751 is NO), the main CPU 101 performs a process of generating OFF output data (output off mode data) (S752). ). In this process, among the ports (bits) that are currently in the output on state, the ports (bits) that are to be turned off are turned off, and the ports (bits) that are currently in the output off state are turned off. OFF output data for maintaining the state is generated.

S752の処理後又はS751がNO判定の場合、メインCPU101は、ON出力データ(出力オンモードデータ)の生成処理を行う(S753)。この処理では、現在、出力オフ状態となっているポート(ビット)のうち、オン状態にしたいポート(ビット)をオン状態にするとともに、現在、出力オン状態となっているポート(ビット)をオン状態に維持するためのON出力データが生成される。次いで、メインCPU101は、生成された出力データを指定ポートから出力する(S754)。   After the processing of S752 or when the determination of S751 is NO, the main CPU 101 performs a process of generating ON output data (output ON mode data) (S753). In this process, among the ports (bits) that are currently in the output off state, the ports (bits) that are to be turned on are turned on, and the ports (bits) that are currently in the output on state are turned on. ON output data for maintaining the state is generated. Next, the main CPU 101 outputs the generated output data from the designated port (S754).

そして、S754の処理後、メインCPU101は、規定外ポート出力処理を終了する。この際、実行した規定外ポート出力処理がリール停止可能信号OFF処理(図141参照)中のS735の処理である場合には、メインCPU101は、処理をリール停止可能信号OFF処理中のS736の処理に移す。一方、実行した規定外ポート出力処理がリール停止可能信号ON処理(図142参照)中のS746の処理である場合には、メインCPU101は、処理をリール停止可能信号ON処理中のS747の処理に移す。   Then, after the processing of S754, the main CPU 101 ends the non-defined port output processing. At this time, if the out-of-spec port output process that has been performed is the process of S735 during the reel stop enable signal OFF process (see FIG. 141), the main CPU 101 executes the process of S736 during the reel stop enable signal OFF process. Transfer to On the other hand, if the executed out-of-spec port output process is the process of S746 during the reel stop enable signal ON process (see FIG. 142), the main CPU 101 shifts the process to the process of S747 during the reel stop enable signal ON process. Move.

本実施形態では、上述のようにして規定外ポート出力処理が行われる。そして、上述した規定外ポート出力処理は、メインCPU101が、図144のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。   In the present embodiment, the out-of-specification port output processing is performed as described above. The above-described non-defined port output processing is performed by the main CPU 101 sequentially executing each source code defined by the source program in FIG. 144.

その中で、上述した規定外ポート出力処理中のS752のOFF出力データの生成処理は、図144中のソースコード「XOR (HL)」及び「AND (HL)」をこの順で実行することに行われる。また、上述した規定外ポート出力処理中のS753のON出力データの生成処理は、図144中のソースコード「OR (HL)」を実行することに行われる。   Among them, in the generation processing of the OFF output data in S752 during the above-described non-standard port output processing, the source codes “XOR (HL)” and “AND (HL)” in FIG. 144 are executed in this order. Done. Further, the generation processing of the ON output data in S753 during the above-described non-defined port output processing is performed by executing the source code “OR (HL)” in FIG. 144.

ソースプログラム上において、このような各出力データの生成処理を行うことにより、S752のOFF出力データの生成処理後に、S753のON出力データの生成処理が行われてもS752で生成されたOFF出力データは変化しない。   By performing such generation processing of each output data on the source program, even if the generation processing of the ON output data in S753 is performed after the generation processing of the OFF output data in S752, the OFF output data generated in S752 is generated. Does not change.

例えば、ポート出力設定がOFF出力モードであり、今回の処理でオフ状態にしたい規定外ポートを示す出力データが「00010111」(「1」がオフ状態にしたいビット)であり、現在、規定外ポートに出力されている出力データ(バックアップデータ)が「01010011」(「1」が現在、オン状態のビット)である場合、バックアップデータのビット0、ビット1及びビット5のデータを「1」から「0」にするためのOFF出力データが生成される。この場合、まず、図144中のソースコード「XOR (HL)」が実行されると、出力データ「00010111」と、バックアップデータ「01010011」との排他的論理和演算が行われ、演算結果として「01000100」が得られる。次いで、図144中のソースコード「AND (HL)」が実行されると、演算結果「01000100」とバックアップデータ「01010011」との論理積演算が行われ、演算結果「01000000」がOFF出力データとして生成される。   For example, the port output setting is the OFF output mode, the output data indicating the non-specified port to be turned off in this process is “00010111” (“1” is the bit to be set to the off state), and the non-specified port is currently set. Is "01010011" ("1" is a currently ON bit), the data of bit 0, bit 1 and bit 5 of the backup data is changed from "1" to "1". OFF output data for setting to “0” is generated. In this case, first, when the source code “XOR (HL)” in FIG. 144 is executed, an exclusive OR operation of the output data “00010111” and the backup data “01010111” is performed, and the operation result is “ 01000100 "is obtained. Next, when the source code “AND (HL)” in FIG. 144 is executed, a logical product operation of the operation result “01000100” and the backup data “01010011” is performed, and the operation result “01000000” is used as OFF output data. Generated.

その後、S753のON出力データの生成処理が(図144中のソースコード「OR (HL)」)が実行されると、演算結果「01000000」(OFF出力データ)と、今回の処理でオン状態にしたい規定外ポートを示す出力データ「00000000」(ポート出力設定がOFF出力モードであるので、出力データの各ビットには「0」がセットされる)との論理和演算が行われ、演算結果として「01000000」が得られ、OFF出力データは変化しない。定性的には、ポート出力設定がOFF出力モードである場合、S753のON出力データの生成処理では、OFF出力データにおいて出力オン状態となっているポート(ビット)をオン状態に維持するための出力データが生成されるので、S752のOFF出力データの生成処理後に、S753のON出力データの生成処理が行われてもS752で生成されたOFF出力データは変化しない。   Thereafter, when the ON output data generation processing in S753 is performed (source code “OR (HL)” in FIG. 144), the operation result “01000000” (OFF output data) is set to the ON state in this processing. A logical OR operation is performed with output data “00000000” (port output setting is OFF output mode, so each bit of the output data is set to “0”) indicating a non-defined port to be specified. “01000000” is obtained, and the OFF output data does not change. Qualitatively, when the port output setting is the OFF output mode, in the generation processing of the ON output data in S753, the output for maintaining the port (bit) that is in the output ON state in the OFF output data in the ON state. Since the data is generated, the OFF output data generated in S752 does not change even if the generation processing of ON output data in S753 is performed after the generation processing of OFF output data in S752.

[入賞検索処理]
次に、図145〜図147を参照して、メインフロー(図82参照)中のS214で行う入賞検索処理について説明する。なお、図145は、入賞検索処理の手順を示すフローチャートである。図146は、入賞検索処理を実行するためのソースプログラムの一例を示す図である。また、図147は、入賞検索処理のソースプログラム上で、実際に参照される払出枚数データテーブルの構成の一例を示す図である。
[Winning search process]
Next, the winning search processing performed in S214 in the main flow (see FIG. 82) will be described with reference to FIGS. FIG. 145 is a flowchart showing the procedure of the winning search process. FIG. 146 is a diagram showing an example of a source program for executing a winning search process. FIG. 147 is a diagram showing an example of the structure of the payout number data table which is actually referred to on the source program of the winning search process.

まず、メインCPU101は、図柄コード格納領域(図35参照)に格納された各格納領域のデータを、入賞作動フラグ格納領域(図28〜図30参照)の対応する格納領域に転送して保存する(S761)。そして、この処理終了時点では、DEレジスタに入賞作動フラグ格納領域の最後尾のアドレスがセットされる。   First, the main CPU 101 transfers the data of each storage area stored in the symbol code storage area (see FIG. 35) to the corresponding storage area of the winning operation flag storage area (see FIGS. 28 to 30) and stores the data. (S761). At the end of this process, the last address of the winning operation flag storage area is set in the DE register.

次いで、メインCPU101は、払出枚数データテーブルのアドレス(図147に示す払出枚数データテーブルの先頭アドレス「dPAYNUMTB」)をHLレジスタにセットする(S762)。次いで、メインCPU101は、払出枚数テーブル数(本実施形態では「5」)を入賞検索カウンタの初期値とし、該初期値をBレジスタにセットする(S763)。   Next, the main CPU 101 sets the address of the payout number data table (the leading address “dPAYNUMTB” of the payout number data table shown in FIG. 147) in the HL register (S762). Next, the main CPU 101 sets the payout number table number ("5" in the present embodiment) as the initial value of the winning search counter, and sets the initial value in the B register (S763).

次いで、メインCPU101は、HLレジスタにセットされたアドレスに基づいて、メダルの払出枚数(本実施形態では、1枚、2枚、3枚及び9枚のいずれか)のデータをCレジスタにセットし、判定対象データをAレジスタにセットし、HLレジスタにセットされているアドレスに「2」を加算(+2更新)する(S764)。なお、図147に示す払出枚数データテーブルにおいて、メダルの払出枚数のデータは、「払出枚数(1,2,3又は9)*2+0」であり、判定対象データは、払出枚数のデータの次のアドレスに格納されている1バイトのデータ(例えば「11111000B」等)である。また、以下では、Cレジスタにセットされたメダルの払出枚数のデータ「払出枚数(1,2,3又は9)*2+0」内のデータ「0」を「判定ビット」という。この判定ビットは入賞検索の判定対象ブロックであるか否かを示す情報である。   Next, the main CPU 101 sets data of the number of paid out medals (one of one, two, three and nine in the present embodiment) in the C register based on the address set in the HL register. Then, the determination target data is set in the A register, and “2” is added (+2 updated) to the address set in the HL register (S764). In the payout number data table shown in FIG. 147, the data of the payout number of medals is “payout number (1, 2, 3, or 9) * 2 + 0”, and the determination target data is the next to the payout number data. This is one-byte data (for example, “11111000B”) stored in the address. Hereinafter, the data “0” in the data “payout number (1, 2, 3, or 9) * 2 + 0” of the payout number of medals set in the C register is referred to as a “judgment bit”. This determination bit is information indicating whether or not the block is a determination target block for a winning search.

次いで、メインCPU101は、Cレジスタにセットされたメダルの払出枚数のデータから判定ビットの値を抽出する(S765)。次いで、メインCPU101は、抽出した判定ビットの値に基づいて、判定対象ブロックであるか否かを判別する(S766)。この処理において、メインCPU101は、抽出した判定ビットの値が「1」である場合に、判定対象ブロックであると判定する。なお、本実施形態では、図147に示すように、メダルの払出枚数に関係なく、判定ビットの値は、常に「0」であるので、S766の処理は必ずNO判定となる。   Next, the main CPU 101 extracts the value of the determination bit from the data of the number of payout medals set in the C register (S765). Next, the main CPU 101 determines whether or not the block is a determination target based on the value of the extracted determination bit (S766). In this process, when the value of the extracted determination bit is “1”, the main CPU 101 determines that the block is a determination target block. In the present embodiment, as shown in FIG. 147, the value of the determination bit is always “0” regardless of the number of payout medals, so the process of S766 is always a NO determination.

S766において、メインCPU101が、判定対象ブロックでないと判別したとき(S766がNO判定の場合)、メインCPU101は、後述のS768の処理を行う。一方、S766において、メインCPU101が、判定対象ブロックであると判別したとき(S766がYES判定の場合)、メインCPU101は、DEレジスタにセットされている入賞作動フラグ格納領域のアドレスを1減算(−1更新)する(S767)。   In S766, when the main CPU 101 determines that the block is not the determination target block (if S766 is NO), the main CPU 101 performs the process of S768 described later. On the other hand, when the main CPU 101 determines in S766 that the block is a determination target block (YES in S766), the main CPU 101 decrements the address of the winning operation flag storage area set in the DE register by 1 (− (1 update) (S767).

S767の処理後又はS766がNO判定の場合、メインCPU101は、DEレジスタにセットされた入賞作動フラグ格納領域のアドレスで指定される格納領域のデータを判定データとして抽出する(S768)。   After the process of S767 or when the determination of S766 is NO, the main CPU 101 extracts the data of the storage area specified by the address of the winning operation flag storage area set in the DE register as the determination data (S768).

次いで、メインCPU101は、S764でAレジスタにセットされた判定対象データと、S768で抽出した判定データとに基づいて、判定の結果が入賞であるか否かを判別する(S769)。この処理において、メインCPU101は、S764でAレジスタにセットされた判定対象データが、S768で抽出した判定データと同じであれば、判定の結果が入賞であると判定する。   Next, the main CPU 101 determines whether or not the result of the determination is a winning based on the determination target data set in the A register in S764 and the determination data extracted in S768 (S769). In this process, if the determination target data set in the A register in S764 is the same as the determination data extracted in S768, the main CPU 101 determines that the determination result is a winning.

S769において、メインCPU101が、判定の結果が入賞でないと判別したとき(S769がNO判定の場合)、メインCPU101は、後述のS776の処理を行う。一方、S769において、メインCPU101が、判定の結果が入賞であると判別したとき(S769がYES判定の場合)、メインCPU101は、現遊技が3枚遊技(メダルのベット枚数が3枚である遊技)であるか否かを判別する(S770)。   In S769, when the main CPU 101 determines that the result of the determination is not a winning (when S769 is NO), the main CPU 101 performs the process of S776 described later. On the other hand, when the main CPU 101 determines in S769 that the result of the determination is a winning (when the determination in S769 is YES), the main CPU 101 determines that the current game is a three-game game (a game in which the number of medals is three). ) Is determined (S770).

S770において、メインCPU101が、現遊技が3枚遊技であると判別したとき(S770がYES判定の場合)、メインCPU101は、後述のS772の処理を行う。一方、S770において、メインCPU101が、現遊技が3枚遊技でないと判別したとき(S770がNO判定の場合)、メインCPU101は、2枚遊技(メダルのベット枚数が2枚である遊技)の払出枚数(2枚)をCレジスタにセットする(S771)。   In S770, when the main CPU 101 determines that the current game is a three-game game (if S770 is YES), the main CPU 101 performs the processing of S772 described later. On the other hand, when the main CPU 101 determines in S770 that the current game is not a three-game game (NO in S770), the main CPU 101 pays out a two-game game (a game in which the number of medals is two). The number (two) is set in the C register (S771).

S771の処理後又はS770がYES判定の場合、メインCPU101は、払出枚数の更新処理を行う(S772)。具体的には、メインCPU101は、現在の入賞枚数カウンタの値に、Cレジスタにセットされたメダルの払出枚数を加算し、加算後の値を払出枚数にセットする。   After the process of S771 or in the case of YES determination in S770, the main CPU 101 performs a process of updating the number of payouts (S772). Specifically, the main CPU 101 adds the payout number of medals set in the C register to the current value of the winning number counter, and sets the value after the addition as the payout number.

次いで、メインCPU101は、払出枚数の値が最大払出枚数「10」未満であるか否かを判別する(S773)。   Next, the main CPU 101 determines whether or not the value of the payout number is less than the maximum payout number “10” (S773).

S773において、メインCPU101が、払出枚数の値が最大払出枚数「10」未満であると判別したとき(S773がYES判定の場合)、メインCPU101は、後述のS775の処理を行う。一方、S773において、メインCPU101が、払出枚数の値が最大払出枚数「10」未満でないと判別したとき(S773がNO判定の場合)、メインCPU101は、払出枚数に最大払出枚数「10」をセットする(S774)。   In S773, when the main CPU 101 determines that the value of the payout number is less than the maximum payout number “10” (if S773 is YES), the main CPU 101 performs the processing of S775 described later. On the other hand, in S773, when the main CPU 101 determines that the value of the payout number is not less than the maximum payout number “10” (if S773 is NO), the main CPU 101 sets the payout number to the maximum payout number “10”. (S774).

S774の処理後又はS773がYES判定の場合、メインCPU101は、払出枚数を入賞枚数カウンタに保存する(S775)。   After the process of S774 or in the case of YES determination in S773, the main CPU 101 stores the payout number in the winning number counter (S775).

S775の処理後又はS769がNO判定の場合、メインCPU101は、他の入賞があるか否かを判別する(S776)。S776において、メインCPU101が、他の入賞があると判別したとき(S776がYES判定の場合)、メインCPU101は、処理をS769の処理に戻し、S769以降の処理を繰り返す。   After the processing of S775 or when the determination of S769 is NO, the main CPU 101 determines whether or not there is another winning (S776). In S776, when the main CPU 101 determines that there is another winning (S776: YES), the main CPU 101 returns the process to S769, and repeats the processes from S769.

一方、S776において、メインCPU101が、他の入賞がないと判別したとき(S776がNO判定の場合)、メインCPU101は、入賞検索カウンタの値を1減算(−1更新)する(S777)。なお、本実施形態のように、有効ラインが1本である場合には、複数の小役が重複して入賞することがないので、S776の判定処理は必ずNO判定となる。   On the other hand, when the main CPU 101 determines in S776 that there is no other winning (S776: NO), the main CPU 101 decrements the value of the winning search counter by 1 (-1 update) (S777). When the number of active lines is one, as in the present embodiment, a plurality of small wins do not win at the same time, so the determination process of S776 is always a NO determination.

次いで、メインCPU101は、入賞検索カウンタの値が「0」であるか否かを判別する(S778)。   Next, the main CPU 101 determines whether or not the value of the winning search counter is “0” (S778).

S778において、メインCPU101が、入賞検索カウンタの値が「0」でないと判別したとき(S778がNO判定の場合)、メインCPU101は、処理をS764の処理に戻し、S764以降の処理を繰り返す。一方、S778において、メインCPU101が、入賞検索カウンタの値が「0」であると判別したとき(S778がYES判定の場合)、メインCPU101は、入賞検索処理を終了し、処理をメインフロー(図82参照)中のS215の処理に移す。   In S778, when the main CPU 101 determines that the value of the winning search counter is not “0” (if S778 is NO), the main CPU 101 returns the processing to S764 and repeats the processing from S764. On the other hand, in S778, when the main CPU 101 determines that the value of the winning search counter is “0” (if S778 is YES), the main CPU 101 ends the winning search process and proceeds to the main flow (FIG. 82)).

本実施形態では、上述のようにして入賞検索処理が行われる。そして、上述した入賞検索処理は、メインCPU101が、図146のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中でも、S764の払出枚数及び判定対象データのセット処理は、メインCPU101がソースコード「LDIN AC,(HL)」を実行することにより行われる。   In the present embodiment, the winning search process is performed as described above. The above-mentioned winning search process is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 146. Among them, the processing of setting the payout number and the determination target data in S764 is performed by the main CPU 101 executing the source code “LDIN AC, (HL)”.

ソースプログラム上において、例えば、ソースコード「LDIN ss,(HL)」が実行されると、HLレジスタ(ペアレジスタ)にセットされたアドレス及び該アドレスに1加算したアドレスで指定されるメモリの内容(データ)がss(BC、DE、AC、AE又はBD)ペアレジスタにロードされるとともに、HLレジスタにセットされているアドレスが+2更新(2加算)される。それゆえ、図146中のソースコード「LDIN AC,(HL)」が実行されると、HLレジスタ(ペアレジスタ)にセットされたアドレス及び該アドレスに1加算したアドレスで指定されるメモリの内容(払出枚数及び判定対象データ)が、ACレジスタにロードされるとともに、HLレジスタにセットされているアドレスが+2更新(2加算)される。なお、S764の処理では、この「LDIN」命令により、Aレジスタに払出枚数のデータが格納され、Cレジスタに判定対象データが格納され、HLレジスタにセットされているアドレスが+2更新される。   For example, when the source code “LDIN ss, (HL)” is executed on the source program, the contents of the memory specified by the address set in the HL register (pair register) and the address obtained by adding one to the address ( The data) is loaded into the ss (BC, DE, AC, AE or BD) pair register, and the address set in the HL register is updated by +2 (addition of 2). Therefore, when the source code “LDIN AC, (HL)” in FIG. 146 is executed, the contents of the memory designated by the address set in the HL register (pair register) and the address obtained by adding 1 to the address ( The payout number and the data to be determined) are loaded into the AC register, and the address set in the HL register is updated by +2 (addition of 2). In the process of S764, the "LDIN" instruction causes the data of the number of payouts to be stored in the A register, the determination target data to be stored in the C register, and the address set in the HL register to be updated by +2.

上述のように、本実施形態の入賞検索処理では、一つの「LDIN」命令により、データのロード処理及びアドレスの更新処理の両方を行うことができる。この場合、ソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   As described above, in the winning search process of the present embodiment, both the data loading process and the address updating process can be performed by one “LDIN” instruction. In this case, an instruction related to address setting can be omitted in the source program, and the capacity of the source program (the used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

また、上述した入賞検索処理中のS770の判定処理で参照するメダルカウンタの値の取得処理、S772の処理で参照する入賞枚数カウンタの値の取得処理、及び、S775の処理で行う入賞枚数カウンタの保存(更新)処理はいずれも、図146に示すように、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行う「LDQ」命令(メインCPU101専用命令コード)により実行される。それゆえ、本実施形態の入賞検索処理では、「LDQ」命令を用いることにより、直値により、メインROM102、メインRAM103やメモリーマップI/Oにアクセスすることができるので、ソースプログラム上において、アドレス設定に係る命令を省略することができ(アドレス設定に係る命令を別途設ける必要がなくなる)、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   In addition, the medal counter value acquisition processing referred to in the determination processing of S770 during the above-described winning search processing, the acquisition number counter value acquisition processing referred to in the S772 processing, and the winning number counter performed in the S775 processing are performed. As shown in FIG. 146, all the save (update) processes are executed by an “LDQ” instruction (instruction code dedicated to the main CPU 101) for specifying an address using a Q register (extension register). Therefore, in the winning search processing of the present embodiment, the main ROM 102, the main RAM 103, and the memory map I / O can be accessed by the direct value by using the “LDQ” instruction. It is possible to omit a command for setting (there is no need to separately provide a command for address setting), and accordingly, it is possible to reduce the capacity of the source program (the used capacity of the main ROM 102). As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

また、上述した入賞検索処理中のS769の判定処理は、図146に示すように、ソースプログラム上において、「JSLAA」命令(所定の判定命令)により実行される。なお、「JSLAA」命令は、左シフト(SLA)命令相当の動作を実行する命令である。   The determination process in S769 during the winning search process described above is executed by a “JSLAA” command (a predetermined determination command) on the source program, as shown in FIG. The “JSLAA” instruction is an instruction for executing an operation equivalent to a left shift (SLA) instruction.

ソースプログラム上において、例えば、ソースコード「JSLAA cc,e」が実行されると、ccの条件が成立すれば、処理をeで指定されるアドレスにジャンプさせる。なお、「JSLAA」命令で規定される「ccの条件」には、フラグ・レジスタF内のキャリーフラグの状態が指定される。例えば、ccに「C」が指定されていれば、ccの条件はキャリーフラグが「1」(オン状態)であることを意味し、ccに「NC」が指定されていれば、ccの条件はキャリーフラグが「0」(オフ状態)であることを意味する。それゆえ、図146中のソースコード「JSLAA NC,MN_CKLN_06」では、キャリーフラグが「0」(オフ状態)であれば、「MN_CKLN_06」で指定されるアドレスに処理がジャンプする。   For example, when the source code “JSLAA cc, e” is executed on the source program, if the condition of cc is satisfied, the processing jumps to the address specified by e. The “cc condition” defined by the “JSLAA” instruction specifies the state of the carry flag in the flag register F. For example, if “C” is specified for cc, the condition of cc means that the carry flag is “1” (on state), and if “NC” is specified for cc, the condition of cc is Means that the carry flag is "0" (off state). Therefore, in the source code “JSLAA NC, MN_CKLN_06” in FIG. 146, if the carry flag is “0” (off state), the processing jumps to the address specified by “MN_CKLN_06”.

また、上述した入賞検索処理中のS770及びS773の判定処理は、図146に示すように、ソースプログラム上において、「JCP」命令により実行される。なお、「JCP」命令は、上述のように、比較命令相当の動作を実行する命令であり、メインCPU101専用命令コードである。   The determination processing in S770 and S773 during the above-described winning search processing is executed by a “JCP” instruction on the source program, as shown in FIG. As described above, the “JCP” instruction is an instruction for executing an operation corresponding to a comparison instruction, and is an instruction code dedicated to the main CPU 101.

それゆえ、入賞検索処理のソースプログラム上において、上述した「JSLAA」命令及び「JCP」命令を用いた場合、アドレス設定に係る命令を省略することができ(アドレス設定に係る命令を別途設ける必要がなくなる)、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   Therefore, when the above-described “JSLAA” instruction and “JCP” instruction are used in the source program of the winning search processing, the instruction relating to the address setting can be omitted (it is necessary to separately provide the instruction relating to the address setting). The capacity of the source program (used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[イリーガルヒットチェック処理]
次に、図148及び図149を参照して、メインフロー(図82参照)中のS215で行うイリーガルヒットチェック処理について説明する。なお、図148は、イリーガルヒットチェック処理の手順を示すフローチャートである。また、図149は、イリーガルヒットチェック処理を実行するためのソースプログラムの一例を示す図である。なお、イリーガルヒットとは、内部抽籤処理(図92参照)で抽籤され、図柄設定処理(図97参照)で当籤番号格納領域に格納されたBB当籤番号及び小役当籤番号(内部当籤役)に基づいて、左リール3L、中リール3C及び右リール3Rが、成立しえない図柄の組合せで有効ライン上に停止(図柄組合せ不成立)したことを示す用語である。
[Illegal hit check processing]
Next, the illegal hit check processing performed in S215 in the main flow (see FIG. 82) will be described with reference to FIGS. 148 and 149. FIG. 148 is a flowchart showing the procedure of the illegal hit check process. FIG. 149 is a diagram illustrating an example of a source program for executing the illegal hit check process. In addition, the illegal hit is a lottery in the internal lottery process (see FIG. 92), and a BB winning number and a small role winning number (internal winning combination) stored in the winning number storage area in the symbol setting process (see FIG. 97). This is a term indicating that the left reel 3L, the middle reel 3C, and the right reel 3R have stopped on the activated line based on a symbol combination that cannot be established (a symbol combination has not been established).

まず、メインCPU101は、入賞作動フラグ格納領域(図28〜図30参照)のアドレスをセットする(S781)。次いで、メインCPU101は、入賞作動フラグ格納領域のサイズ(バイト数、本実施形態では「12」)を、チェックカウンタの値にセットする(S782)。   First, the main CPU 101 sets the address of the winning operation flag storage area (see FIGS. 28 to 30) (S781). Next, the main CPU 101 sets the size (the number of bytes, "12" in the present embodiment) of the winning operation flag storage area to the value of the check counter (S782).

次いで、メインCPU101は、現在セットされている入賞作動フラグ格納領域のアドレスに基づいて、該アドレスに対応する当り要求フラグ格納領域(内部当籤役格納領域)内の格納領域に格納された内部当籤役のデータ(当り要求フラグデータ)を取得する(S783)。次いで、メインCPU101は、現在セットされている入賞作動フラグ格納領域のアドレスに格納された入賞役のデータ(入賞作動フラグデータ)と、内部当籤役のデータ(当り要求フラグデータ)とを合成する(S784)。   Next, based on the address of the currently set winning operation flag storage area, the main CPU 101 sets the internal winning combination stored in the storage area in the hit request flag storage area (internal winning combination storage area) corresponding to the address. (S783) is obtained (S783). Next, the main CPU 101 combines the winning combination data (winning operation flag data) stored at the address of the currently set winning operation flag storage area with the internal winning combination data (hit request flag data) ( S784).

なお、この合成処理では、まず、メインCPU101は、入賞役のデータ(入賞作動フラグデータ)と内部当籤役のデータ(当り要求フラグデータ)との排他的論理和を求める(図149に示すソースプログラム中のソースコード「XOR (HL)」)。次いで、メインCPU101は、求められた排他的論理和の算出結果と入賞役のデータ(入賞作動フラグデータ)との論理積を求め(図149に示すソースプログラム中のソースコード「AND (HL)」)、論理積の算出結果を合成結果とする。なお、イリーガルヒットエラーが発生していない場合、この合成結果の値は「0」となる。   In the synthesizing process, first, the main CPU 101 obtains an exclusive OR of the data of the winning combination (winning operation flag data) and the data of the internal winning combination (winning request flag data) (the source program shown in FIG. 149). Source code "XOR (HL)" in the middle. Next, the main CPU 101 obtains the logical product of the calculated result of the exclusive OR and the winning combination data (winning operation flag data) (the source code “AND (HL)” in the source program shown in FIG. 149). ), And the calculation result of the logical product is taken as the synthesis result. If no illegal hit error has occurred, the value of the synthesis result is “0”.

次いで、メインCPU101は、S784の合成処理の結果に基づいて、イリーガルヒットエラーが発生しているか否かを判別する(S785)。   Next, the main CPU 101 determines whether or not an illegal hit error has occurred based on the result of the combining process in S784 (S785).

S785において、メインCPU101が、イリーガルヒットエラーが発生していないと判別したとき(S785がNO判定の場合)、メインCPU101は、参照する入賞作動フラグ格納領域のアドレスを+1更新する(S786)。次いで、メインCPU101は、チェックカウンタの値を1減算する(S787)。次いで、メインCPU101は、チェックカウンタの値が「0」であるか否かを判別する(S788)。   In S785, when the main CPU 101 determines that no illegal hit error has occurred (NO in S785), the main CPU 101 updates the address of the winning operation flag storage area to be referenced by +1 (S786). Next, the main CPU 101 subtracts 1 from the value of the check counter (S787). Next, the main CPU 101 determines whether or not the value of the check counter is “0” (S788).

S788において、メインCPU101が、チェックカウンタの値が「0」でないと判別したとき(S788がNO判定の場合)、メインCPU101は、処理をS783の処理に戻し、S783以降の処理を繰り返す。一方、S788において、メインCPU101が、チェックカウンタの値が「0」であると判別したとき(S788がYES判定の場合)、メインCPU101は、イリーガルヒットチェック処理を終了し、処理をメインフロー(図82参照)中のS216の処理に移す。   In S788, when the main CPU 101 determines that the value of the check counter is not “0” (if S788 is NO), the main CPU 101 returns the process to S783, and repeats the processes from S783. On the other hand, in S788, when the main CPU 101 determines that the value of the check counter is “0” (if S788 is YES), the main CPU 101 ends the illegal hit check process, and proceeds to the main flow (FIG. 82)).

ここで再度、S785の処理に戻って、S785において、メインCPU101が、イリーガルヒットエラーが発生していると判別したとき(S785がYES判定の場合)、メインCPU101は、図89で説明したエラー処理を行う(S789)。この処理により、情報表示器6に含まれる2桁の7セグLED(払出枚数表示用及びエラー表示用兼用)に、イリーガルヒットエラーの発生を示す2文字「EE」をエラー情報として表示するためのエラー表示データが出力される。なお、イリーガルヒットエラーの発生状態(エラー状態)は、リセットスイッチ76(図7参照)を押下することにより解除される。   Here, returning to the processing of S785 again, when the main CPU 101 determines in S785 that an illegal hit error has occurred (if S785 is YES), the main CPU 101 executes the error processing described in FIG. Is performed (S789). By this processing, two characters “EE” indicating the occurrence of an illegal hit error are displayed as error information on a 2-digit 7-segment LED (for both payout number display and error display) included in the information display 6. Error display data is output. The state of occurrence of the illegal hit error (error state) is released by pressing the reset switch 76 (see FIG. 7).

次いで、メインCPU101は、入賞枚数カウンタの値及び当り要求フラグ格納領域のデータをクリアする(S790)。そして、S790の処理後、メインCPU101は、イリーガルヒットチェック処理を終了し、処理をメインフロー(図82参照)中のS216の処理に移す。   Next, the main CPU 101 clears the value of the winning number counter and the data in the hit request flag storage area (S790). Then, after the processing of S790, the main CPU 101 ends the illegal hit check processing, and shifts the processing to the processing of S216 in the main flow (see FIG. 82).

本実施形態では、上述のようにしてイリーガルヒットチェック処理が行われる。そして、上述したイリーガルヒットチェック処理は、メインCPU101が、図149のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。   In the present embodiment, the illegal hit check process is performed as described above. The above-described illegal hit check processing is performed by the main CPU 101 sequentially executing each source code defined by the source program in FIG. 149.

なお、本実施形態では、図28〜図30に示すように、入賞作動フラグ格納領域(表示役格納領域)の構成が当り要求フラグ格納領域(内部当籤役格納領域)のそれと同じであるので、入賞作動フラグ格納領域の役と内部当籤役との合成処理時にメインRAM103に配置される当り要求フラグ格納領域と入賞作動フラグ格納領域とを同一構成にすることができる。それゆえ、本実施形態のイリーガルヒットチェック処理におけるS784の演算結果(入賞役のデータと内部当籤役のデータとを合成結果)は、上述のように、ソースプログラム上において、入賞役のデータと内部当籤役のデータとを単純に論理積(「AND」命令で実行する)することにより求められる。その結果、本実施形態では、イリーガルヒットチェック処理を効率化及び簡略化することができ、主制御プログラムの空き容量を確保する(増やす)ことができ、増えた空き容量を使用して遊技性を高めることが可能になる。   In the present embodiment, as shown in FIGS. 28 to 30, the configuration of the winning operation flag storage area (display combination storage area) is the same as that of the hit request flag storage area (internal winning combination storage area). The winning request flag storage area and the winning operation flag storage area arranged in the main RAM 103 at the time of the combination processing of the winning operation flag storage area combination and the internal winning combination can have the same configuration. Therefore, as described above, the calculation result of S784 (the result of combining the winning combination data and the internal winning combination data) in the illegal hit check processing of the present embodiment is the same as that of the winning combination data and the internal winning combination in the source program. It is obtained by simply performing a logical AND (executing with an “AND” instruction) with the winning combination data. As a result, in the present embodiment, the illegal hit check processing can be made more efficient and simplified, the free space of the main control program can be secured (increased), and the increased free space can be used to improve the playability. It is possible to increase.

[入賞チェック・メダル払出処理]
次に、図150及び図151を参照して、メインフロー(図82参照)中のS216で行う入賞チェック・メダル払出処理について説明する。なお、図150は、入賞チェック・メダル払出処理の手順を示すフローチャートである。また、図151は、入賞チェック・メダル払出処理中の後述のS804〜S808の処理を実行するためのソースプログラムの一例を示す図である。
[Winning check / medal payout process]
Next, the winning check / medal payout process performed in S216 in the main flow (see FIG. 82) will be described with reference to FIGS. FIG. 150 is a flowchart showing the procedure of the winning check / medal payout process. FIG. 151 is a diagram showing an example of a source program for executing processes of S804 to S808 described later during the winning check / medal payout process.

まず、メインCPU101は、入賞作動コマンド生成処理を行う(S801)。この処理では、メインCPU101は、副制御回路200に送信する入賞作動コマンドに含まれる、種別データおよび各種通信パラメータを生成する。なお、入賞作動コマンドは、入賞作動フラグ(表示役)等を特定するパラメータを含んで構成される。   First, the main CPU 101 performs a winning operation command generation process (S801). In this process, the main CPU 101 generates type data and various communication parameters included in the winning operation command transmitted to the sub control circuit 200. The winning operation command includes a parameter for specifying a winning operation flag (display combination) and the like.

次いで、メインCPU101は、図72で説明した通信データ格納処理を行う(S802)。この処理により、入賞作動コマンドデータがメインRAM103に設けられた通信データ格納領域(図75B参照)に保存される。なお、入賞作動コマンドは、後述の図158で説明する割込処理内の通信データ送信処理により、主制御回路90から副制御回路200に送信される。   Next, the main CPU 101 performs the communication data storage processing described with reference to FIG. 72 (S802). Through this processing, the winning operation command data is stored in the communication data storage area (see FIG. 75B) provided in the main RAM 103. The winning operation command is transmitted from the main control circuit 90 to the sub-control circuit 200 by a communication data transmission process in an interruption process described later with reference to FIG.

次いで、メインCPU101は、入賞枚数カウンタの値が「0」であるか否かを判別する(S803)。S803において、メインCPU101が、入賞枚数カウンタの値が「0」であると判別したとき(S803がYES判定の場合)、メインCPU101は、入賞チェック・メダル払出処理を終了し、処理をメインフロー(図82参照)中のS217の処理に移す。   Next, the main CPU 101 determines whether or not the value of the winning number counter is “0” (S803). In S803, when the main CPU 101 determines that the value of the winning number counter is “0” (if S803 is YES), the main CPU 101 ends the winning check / medal payout process, and proceeds to the main flow ( The process proceeds to S217 in FIG. 82).

一方、S803において、メインCPU101が、入賞枚数カウンタの値が「0」でないと判別したとき(S803がNO判定の場合)、メインCPU101は、メダルのクレジット枚数(貯留枚数)がその上限枚数(本実施形態では50枚)以上であるか否かを判別する(S804)。   On the other hand, in S803, when the main CPU 101 determines that the value of the winning number counter is not “0” (in the case of NO determination in S803), the main CPU 101 determines that the number of credits (stored number) of medals is equal to the upper limit number (number of coins). It is determined whether or not the number is equal to or more than 50 sheets in the embodiment (S804).

S804において、メインCPU101が、メダルのクレジット枚数がその上限枚数以上でないと判別したとき(S804がNO判定の場合)、メインCPU101は、クレジットカウンタの値に「1」を加算(+1更新)する(S805)。加算されたクレジットカウンタの値は、情報表示器6に含まれる貯留枚数表示用の2桁の7セグLED(不図示)により表示される。次いで、メインCPU101は、メダル払出枚数チェック処理を行う(S806)。なお、メダル払出枚数チェック処理の詳細については、後述の図152を参照しながら後で説明する。   In S804, when the main CPU 101 determines that the number of credits of medals is not equal to or more than the upper limit number (NO in S804), the main CPU 101 adds (+1 updates) the value of the credit counter (+1 update). S805). The value of the added credit counter is displayed by a 2-digit 7-segment LED (not shown) for displaying the number of stored sheets included in the information display 6. Next, the main CPU 101 performs a medal payout number check process (S806). The details of the medal payout number check process will be described later with reference to FIG. 152 described later.

次いで、メインCPU101は、メダルの払い出しが終了したか否かを判別する(S807)。S807において、メインCPU101が、メダルの払い出しが終了したと判別したとき(S807がYES判定の場合)、メインCPU101は、入賞チェック・メダル払出処理を終了し、処理をメインフロー(図82参照)中のS217の処理に移す。   Next, the main CPU 101 determines whether or not the payout of medals has been completed (S807). When the main CPU 101 determines in S807 that the payout of medals has been completed (YES in S807), the main CPU 101 ends the prize check / medal payout process, and proceeds to the main flow (see FIG. 82). The process proceeds to S217.

一方、S807において、メインCPU101が、メダルの払い出しが終了していないと判別したとき(S807がNO判定の場合)、メインCPU101は、払出間隔待機処理を行う(S808)。この処理では、メインCPU101は、予め設定されたメダル払出間隔時間(本実施形態では60.33msec:後述の図158で説明する割込処理(1.1172msec周期)の54周期分)が経過するまでウェイトする。そして、S808の処理後、メインCPU101は、処理をS803の処理に戻し、S803以降の処理を繰り返す。   On the other hand, when the main CPU 101 determines in S807 that the payout of medals has not been completed (NO in S807), the main CPU 101 performs a payout interval standby process (S808). In this process, the main CPU 101 determines that a predetermined medal payout interval time (60.33 msec in this embodiment: 54 cycles of an interrupt process (1.1172 msec cycle) described later with reference to FIG. 158) has elapsed. Weight. After the processing in S808, the main CPU 101 returns the processing to the processing in S803, and repeats the processing in S803 and thereafter.

ここで再度、S804の処理に戻って、S804において、メインCPU101が、メダルのクレジット枚数がその上限枚数(50枚)以上であると判別したとき(S804がYES判定の場合)、メインCPU101は、メダルの払出処理を行う(S809)。この処理により、メダルが1枚、払い出される。そして、S809の処理後、メインCPU101は、入賞チェック・メダル払出処理を終了し、処理をメインフロー(図82参照)中のS217の処理に移す。   Here, returning to the process of S804 again, when the main CPU 101 determines in S804 that the number of credits of medals is equal to or more than the upper limit number (50) (if S804 is YES), the main CPU 101 proceeds to S804. A medal payout process is performed (S809). By this process, one medal is paid out. Then, after the processing of S809, the main CPU 101 ends the winning check / medal payout processing, and moves the processing to the processing of S217 in the main flow (see FIG. 82).

本実施形態では、上述のようにして入賞チェック・メダル払出処理が行われる。なお、上述した入賞チェック・メダル払出処理中のS804〜S808の処理は、メインCPU101が、図151のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。   In the present embodiment, the winning check / medal payout process is performed as described above. The processing of S804 to S808 during the above-described winning check / medal payout processing is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 151.

なお、本実施形態では、クレジットカウンタの更新(+1)後、払出動作を継続する場合、メインCPU101は、S808の処理で60.33ms間のウェイト(払出間隔待ち)処理を行うが、この処理は、ソースプログラム上では、メインCPU101がソースコード「LD BC,cTM_PAYC」及び「RST SB_W1BC_00」をこの順で実行することにより実現されている。このように、入賞チェック・メダル払出処理において、クレジットカウンタの更新(+1)後、払出動作を継続するときに60.33ms間のウェイト(払出間隔待ち)を行った場合、無駄な待ち時間を減らすことができ、遊技者の精神的負担を軽減することができる。   In the present embodiment, when the payout operation is continued after the credit counter is updated (+1), the main CPU 101 performs a wait (payout interval waiting) process for 60.33 ms in the process of S808. On the source program, this is realized by the main CPU 101 executing the source codes “LD BC, cTM_PAYC” and “RST SB_W1BC_00” in this order. As described above, in the prize check / medal payout process, if the wait (payout interval wait) for 60.33 ms is performed when the payout operation is continued after the credit counter is updated (+1), useless waiting time is reduced. This can reduce the mental burden on the player.

[メダル払出枚数チェック処理]
次に、図152及び図153を参照して、入賞チェック・メダル払出処理(図150参照)中のS806で行うメダル払出枚数チェック処理について説明する。なお、図152は、メダル払出枚数チェック処理の手順を示すフローチャートである。また、図153Aは、メダル払出枚数チェック処理中の後述のS811〜S814の処理を実行するためのソースプログラムの一例を示す図であり、図153Bは、メダル払出枚数チェック処理中の後述のS816及びS817の処理を実行するためのソースプログラムの一例を示す図である。
[Medal payout number check process]
Next, with reference to FIG. 152 and FIG. 153, the medal payout number check processing performed in S806 during the winning check / medal payout processing (see FIG. 150) will be described. FIG. 152 is a flowchart showing the procedure of the medal payout number check process. FIG. 153A is a diagram showing an example of a source program for executing processes of S811 to S814 described later during the medal payout number check process, and FIG. 153B is a diagram showing S816 and FIG. FIG. 14 is a diagram illustrating an example of a source program for executing the process of S817.

まず、メインCPU101は、メダルOUTカウンタの値に「1」を加算(+1更新)する(S811)。なお、メダルOUTカウンタは、メダルの払出回数を計数するためのカウンタである。次いで、メインCPU101は、払出枚数カウンタの値に「1」を加算(+1更新)する(S812)。なお、払出枚数カウンタは、メダルの払出枚数を計数するためのカウンタである。   First, the main CPU 101 adds (1) to the value of the medal OUT counter (+1 update) (S811). Note that the medal OUT counter is a counter for counting the number of payouts of medals. Next, the main CPU 101 adds (1) to the value of the number-of-payouts counter (+1 update) (S812). The payout number counter is a counter for counting the number of payout medals.

次いで、メインCPU101は、払出枚数7SEG表示処理を行う(S813)。この処理では、メインCPU101は、払出枚数カウンタの値を、情報表示器6に含まれる払出枚数表示用の2桁の7セグLED(不図示)により表示させる制御処理を行う。   Next, the main CPU 101 performs a payout number 7SEG display process (S813). In this process, the main CPU 101 performs a control process of displaying the value of the number-of-payouts counter using a 2-digit 7-segment LED (not shown) for displaying the number-of-payouts included in the information display 6.

次いで、メインCPU101は、役連終了枚数カウンタの更新処理を行う(S814)。なお、役連終了枚数カウンタは、入賞役に対応するメダルの払出枚数の残り枚数を計数するためのカウンタである。この処理では、メインCPU101は、役連終了枚数カウンタの値とその下限値「0」とを比較し、役連終了枚数カウンタの値が下限値「0」より大きい場合には、役連終了枚数カウンタの値を1減算(−1更新)し、役連終了枚数カウンタの値が下限値「0」以下である場合には、役連終了枚数カウンタの値を「0」に保持する。   Next, the main CPU 101 performs an update process of the winning combination end number counter (S814). Note that the winning combination end number counter is a counter for counting the remaining number of payout numbers of medals corresponding to the winning combination. In this processing, the main CPU 101 compares the value of the winning combination end number counter with its lower limit value “0”, and when the value of the winning end number counter is larger than the lower limit value “0”, the main CPU 101 The value of the counter is decremented by one (-1 update), and if the value of the number-of-combination-end-number counter is equal to or smaller than the lower limit value “0”, the value of the combination-of-combination-end number counter is held at “0”.

次いで、メインCPU101は、入賞枚数カウンタの値を1減算(−1更新)する(S815)。   Next, the main CPU 101 decrements the value of the winning number counter by one (-1 update) (S815).

次いで、メインCPU101は、クレジット情報コマンド生成処理を行う(S816)。この処理では、メインCPU101は、副制御回路200に送信するクレジット情報コマンドに含まれる、種別データ及び各種通信パラメータを生成する。なお、クレジット情報コマンドは、メダルのクレジット枚数を特定するパラメータを含んで構成される。   Next, the main CPU 101 performs a credit information command generation process (S816). In this process, the main CPU 101 generates type data and various communication parameters included in the credit information command transmitted to the sub control circuit 200. Note that the credit information command is configured to include a parameter for specifying the number of credits of medals.

次いで、メインCPU101は、図72で説明した通信データ格納処理を行う(S817)。この処理により、クレジット情報コマンドデータがメインRAM103に設けられた通信データ格納領域(図75B参照)に保存される。なお、クレジット情報コマンドは、後述の図158で説明する割込処理内の通信データ送信処理により、主制御回路90から副制御回路200に送信される。そして、S817の処理後、メインCPU101は、メダル払出枚数チェック処理を終了し、処理を入賞チェック・メダル払出処理(図150参照)中のS807の処理に移す。   Next, the main CPU 101 performs the communication data storage processing described with reference to FIG. 72 (S817). By this processing, the credit information command data is stored in the communication data storage area (see FIG. 75B) provided in the main RAM 103. The credit information command is transmitted from the main control circuit 90 to the sub-control circuit 200 by a communication data transmission process in an interruption process described later with reference to FIG. Then, after the processing of S817, the main CPU 101 ends the medal payout number check processing, and shifts the processing to the processing of S807 in the winning check / medal payout processing (see FIG. 150).

本実施形態では、上述のようにしてメダル払出枚数チェック処理が行われる。なお、上述したメダル払出枚数チェック処理中のS811〜S814の処理は、メインCPU101が、図153Aのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、S814の役連終了枚数カウンタの更新処理は、図153A中の「DCPLD」命令(所定の更新命令)により実行される。なお、「DCPLD」命令は、メインCPU101専用命令コードである。   In the present embodiment, the medal payout number check process is performed as described above. Note that the processing of S811 to S814 during the medal payout number check processing described above is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 153A. Among them, the update processing of the winning combination end number counter of S814 is executed by the “DCPLD” instruction (predetermined update instruction) in FIG. 153A. The “DCPLD” instruction is an instruction code dedicated to the main CPU 101.

ソースプログラム上において、例えば、ソースコード「DCPLD (HL),n」が実行されると、HLレジスタで指定されたアドレスのメモリの内容(格納データ)と整数nとが比較され、メモリの内容が整数nより大きい場合には、メモリの内容が1減算され、メモリの内容が整数n以下である場合には、HLレジスタで指定されたアドレスのメモリに整数nが格納される。それゆえ、図153A中のソースコード「DCPLD (HL),0」が実行されると、HLレジスタで指定されたアドレスのメモリの内容(役連終了枚数カウンタの値)と整数0(下限値)とが比較され、メモリの内容(役連終了枚数カウンタの値)が整数0より大きい場合には、メモリの内容が1減算され、メモリの内容が整数0以下である場合には、メモリの内容(役連終了枚数カウンタの値)に「0」がセットされる。すなわち、現時点の役連終了枚数カウンタの値が「0」より大きい場合には、役連終了枚数カウンタの更新処理が行われ、現時点の役連終了枚数カウンタの値が「0」以下であれば、役連終了枚数カウンタの値を「0」に保持する処理が行われる。   For example, when the source code “DCPLD (HL), n” is executed on the source program, the contents of the memory (stored data) at the address specified by the HL register are compared with the integer n, and the contents of the memory are compared. If the content of the memory is larger than the integer n, 1 is subtracted. If the content of the memory is smaller than the integer n, the integer n is stored in the memory at the address specified by the HL register. Therefore, when the source code “DCPLD (HL), 0” in FIG. 153A is executed, the contents of the memory at the address specified by the HL register (the value of the number-of-copies-end counter) and the integer 0 (lower limit) Are compared with each other. If the content of the memory (the value of the number-of-completion-completion counter) is greater than the integer 0, the content of the memory is decremented by 1. If the content of the memory is less than the integer 0, the content of the memory is “0” is set to (the value of the number-of-combination-end number counter). In other words, if the value of the current number-of-combination end number counter is greater than "0", the update processing of the number-of-completion-end number counter is performed, and if the current value of the combination end number counter is "0" or less. Then, a process of holding the value of the winning combination end number counter at “0” is performed.

上述のように、メダル払出枚数チェック処理中のS814の処理では、一つの「DCPLD」命令(枚数管理カウンタの下限判定命令と、判断分岐命令が一体になっている命令)により、役連終了枚数カウンタの更新(減算)処理及び連終了枚数カウンタの値を「0」に保持する処理の両方を実行することができる。この場合、両処理を別個に実行するための命令コードを設ける必要がなくなる。例えば、連終了枚数カウンタの値が「0」であるか否かを判別するための判断分岐命令コードを省略することができる。それゆえ、本実施形態のメダル払出枚数チェック処理では、ソースプログラムの容量(メインROM102の使用容量)を低減することができ、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   As described above, in the processing of S814 during the medal payout number check processing, one “DCPLD” instruction (an instruction in which the lower limit determination instruction of the number management counter and the determination branch instruction are integrated) is used to finish the number of winning combinations. Both the process of updating (subtracting) the counter and the process of holding the value of the consecutive end number counter at “0” can be executed. In this case, there is no need to provide instruction codes for executing both processes separately. For example, the determination branch instruction code for determining whether the value of the consecutive end number counter is “0” can be omitted. Therefore, in the medal payout number check processing of the present embodiment, the capacity of the source program (the used capacity of the main ROM 102) can be reduced, and the free space in the main ROM 102 can be secured (increased), and the number of Utilizing the unused space, it is possible to enhance the gaming ability.

また、上述したメダル払出枚数チェック処理中のS816及びS817の処理は、メインCPU101が、図153Bのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。   Further, the processing of S816 and S817 during the medal payout number check processing described above is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 153B.

その中で、S816の処理では、図153Bに示すように、クレジット情報コマンドの通信パラメータ1にはLレジスタを介して払出枚数カウンタの値がセットされ、通信パラメータ5にはCレジスタを介してクレジットカウンタの値がセットされる。しかしながら、クレジット情報コマンドを構成するその他の通信パラメータ2〜4には、現時点においてHレジスタ、Eレジスタ及びDレジスタにそれぞれ格納されている値(不定値)がセットされる。それゆえ、クレジット情報コマンド送信時における通信パラメータ2〜4の値は不定値となる。その結果、本実施形態では、クレジット情報コマンドのサム値(BCC)を送信毎に不定値にすることができ、ゴト等の不正行為を抑制することができる。   Among them, in the processing of S816, as shown in FIG. 153B, the value of the number-of-payout counter is set to the communication parameter 1 of the credit information command via the L register, and the credit is set to the communication parameter 5 via the C register. The value of the counter is set. However, the values (undefined values) stored in the H register, the E register, and the D register at the present time are set in the other communication parameters 2 to 4 constituting the credit information command. Therefore, the values of the communication parameters 2 to 4 at the time of transmitting the credit information command are undefined values. As a result, in the present embodiment, the sum value (BCC) of the credit information command can be set to an indefinite value for each transmission, and fraudulent acts such as goto can be suppressed.

[BBチェック処理]
次に、図154を参照して、メインフロー(図82参照)中のS217で行うBBチェック処理について説明する。なお、図154は、BBチェック処理の手順を示すフローチャートである。
[BB check processing]
Next, the BB check process performed in S217 in the main flow (see FIG. 82) will be described with reference to FIG. FIG. 154 is a flowchart illustrating the procedure of the BB check process.

まず、メインCPU101は、現在の遊技状態がボーナス状態であるか否かを判別する(S821)。S821において、メインCPU101が、現在の遊技状態がボーナス状態でないと判別したとき(S821がNO判定の場合)、メインCPU101は、後述のS832の処理を行う。   First, the main CPU 101 determines whether or not the current gaming state is a bonus state (S821). In S821, when the main CPU 101 determines that the current gaming state is not the bonus state (if S821 is NO), the main CPU 101 performs the processing of S832 described later.

一方、S821において、メインCPU101が、現在の遊技状態がボーナス状態であると判別したとき(S821がYES判定の場合)、メインCPU101は、ボーナス状態中に払い出し可能なメダルの枚数を計数するためのBB中払出枚数カウンタの値から、入賞チェック・メダル払出処理において払い出されたメダルの払出枚数を減算する(S822)。   On the other hand, in S821, when the main CPU 101 determines that the current game state is the bonus state (if S821 is YES), the main CPU 101 counts the number of medals that can be paid out during the bonus state. The number of medals paid out in the winning check / medal payout process is subtracted from the value of the BB medium payout number counter (S822).

次いで、メインCPU101は、BB中払出枚数カウンタの値が「0」未満であるか否かを判別する(S823)。S823において、メインCPU101が、BB中払出枚数カウンタの値が「0」未満でないと判別したとき(S823がNO判定の場合)、メインCPU101は、BBチェック処理を終了し、処理をメインフロー(図82参照)中のS218の処理に移す。   Next, the main CPU 101 determines whether or not the value of the BB payout number counter is less than “0” (S823). In S823, when the main CPU 101 determines that the value of the number-of-payout counter during BB is not less than “0” (NO in S823), the main CPU 101 ends the BB check process and proceeds to the main flow (FIG. 82)).

一方、S823において、メインCPU101が、BB中払出枚数カウンタの値が「0」未満であると判別したとき(S823がYES判定の場合)、メインCPU101は、ボーナス終了時処理を行う(S824)。この処理では、メインCPU101は、ボーナス状態中の各種情報をクリアするとともに、RT1状態フラグをオン状態にセットする。   On the other hand, in S823, when the main CPU 101 determines that the value of the number-of-payout counter during BB is smaller than “0” (if S823 is YES), the main CPU 101 performs bonus end processing (S824). In this process, the main CPU 101 clears various information in the bonus state and sets the RT1 state flag to the ON state.

次いで、メインCPU101は、ボーナス終了時CT抽籤テーブル(図60参照)を参照して、ボーナス終了時のCT抽籤を行う(S825)。次いで、メインCPう91は、ボーナス終了時のCT抽籤に当籤したか否かを判別する(S826)。   Next, the main CPU 101 refers to the bonus end CT lottery table (see FIG. 60) to perform the CT random determination at the end of the bonus (S825). Next, the main CPU 91 determines whether or not the CT lottery at the end of the bonus has been won (S826).

S826において、メインCPU101が、CT抽籤に当籤しなかったと判別したとき(S826がNO判定の場合)、メインCPU101は、後述のS828の処理を行う。一方、S826において、メインCPU101が、CT抽籤に当籤したと判別したとき(S826がYES判定の場合)、メインCPU101は、CTセット数に「1」を加算する(S827)。なお、ARTセット数が「0」であるときにCT抽籤に当籤した場合には、S827の処理において、CTセット数に「1」を加算するとともに、ARTセット数にも「1」を加算する。   In S826, when the main CPU 101 determines that the CT lottery has not been won (if S826 is NO), the main CPU 101 performs the process of S828 described later. On the other hand, in S826, when the main CPU 101 determines that the CT lottery has been won (if S826 is YES), the main CPU 101 adds “1” to the number of CT sets (S827). If the number of ART sets is "0" and the CT lottery is won, in the process of S827, "1" is added to the number of CT sets and "1" is also added to the number of ART sets. .

S827の処理後又はS826がNO判定の場合、メインCPU101は、ARTセット数又はCTセット数が「1」以上であるか否かを判別する(S828)。   After the processing of S827 or when S826 is NO, the main CPU 101 determines whether the number of ART sets or the number of CT sets is “1” or more (S828).

S828おいて、メインCPU101が、ARTセット数又はCTセット数が「1」以上であると判別したとき(S828がYES判定の場合)、メインCPU101は、次遊技の遊技状態にART準備状態をセットする(S829)。そして、S829の処理後メインCPU101は、BBチェック処理を終了し、処理をメインフロー(図82参照)中のS218の処理に移す。   In S828, when the main CPU 101 determines that the number of ART sets or the number of CT sets is “1” or more (if S828 is YES), the main CPU 101 sets the ART preparation state to the game state of the next game. (S829). Then, after the processing of S829, the main CPU 101 ends the BB check processing, and shifts the processing to the processing of S218 in the main flow (see FIG. 82).

一方、S828において、メインCPU101が、ARTセット数又はCTセット数が「1」以上でないと判別したとき(S828がNO判定の場合)、メインCPU101は、次遊技の遊技状態に通常遊技状態をセットする(S830)。次いで、メインCPU101は、通常中高確率抽籤テーブル(図40B参照)を参照して、CZの抽籤状態を抽籤し、抽籤結果をセットする(S831)。そして、S831の処理後、メインCPU101は、BBチェック処理を終了し、処理をメインフロー(図82参照)中のS218の処理に移す。   On the other hand, in S828, when the main CPU 101 determines that the number of ART sets or the number of CT sets is not “1” or more (NO in S828), the main CPU 101 sets the normal game state to the next game state. (S830). Next, the main CPU 101 refers to the normal medium-high probability lottery table (see FIG. 40B), randomly selects the CZ random determination state, and sets the random determination result (S831). Then, after the processing of S831, the main CPU 101 ends the BB check processing, and shifts the processing to the processing of S218 in the main flow (see FIG. 82).

ここで再度、S821の処理に戻って、S821がNO判定の場合、メインCPU101は、BB役に係る図柄組合せ(コンビネーション「C_BB1」又は「C_BB2」の図柄組合せ)が表示されたか否かを判定する(S832)。S832において、メインCPU101が、BB役に係る図柄組合せが表示されなかったと判別したとき(S832がNO判定の場合)、メインCPU101は、BBチェック処理を終了し、処理をメインフロー(図82参照)中のS218の処理に移す。   Here, returning to the process of S821 again, if the determination of S821 is NO, the main CPU 101 determines whether or not the symbol combination relating to the BB combination (the symbol combination of the combination “C_BB1” or “C_BB2”) is displayed. (S832). In S832, when the main CPU 101 determines that the symbol combination relating to the BB combination has not been displayed (NO in S832), the main CPU 101 ends the BB check process and proceeds to the main flow (see FIG. 82). The process proceeds to S218.

一方、S832において、メインCPU101が、BB役に係る図柄組合せが表示されたと判別したとき(S832がYES判定の場合)、メインCPU101は、ボーナス種別抽籤テーブル(図58参照)を参照して、ボーナス種別を抽籤し、抽籤結果をセットする(S833)。次いで、メインCPU101は、BB中払出枚数カウンタの値に所定値(ボーナス終了契機となる払出枚数:本実施形態では、「216」)をセットする(S834)。   On the other hand, in S832, when the main CPU 101 determines that the symbol combination relating to the BB combination has been displayed (YES in S832), the main CPU 101 refers to the bonus type lottery table (see FIG. 58) to determine the bonus combination. The type is determined by lottery, and the result of the lottery is set (S833). Next, the main CPU 101 sets a predetermined value (the number of payouts to be a bonus end trigger: “216” in the present embodiment) to the value of the number-of-payout counter during BB (S834).

次いで、メインCPU101は、ボーナス開始時処理を行う(S835)。この処理では、メインCPU101は、例えば、次遊技の遊技状態にボーナス状態をセットするなどのボーナスの作動開始に必要な各種処理を行う。そして、S835の処理後、メインCPU101は、BBチェック処理を終了し、処理をメインフロー(図82参照)中のS218の処理に移す。   Next, the main CPU 101 performs a bonus start process (S835). In this process, the main CPU 101 performs various processes necessary for starting the operation of the bonus, such as setting the bonus state to the game state of the next game. Then, after the processing of S835, the main CPU 101 ends the BB check processing, and shifts the processing to the processing of S218 in the main flow (see FIG. 82).

[RTチェック処理]
次に、図155及び図156を参照して、メインフロー(図82参照)中のS218で行うRTチェック処理について説明する。なお、図155及び図156は、RTチェック処理の手順を示すフローチャートである。
[RT check processing]
Next, the RT check process performed in S218 in the main flow (see FIG. 82) will be described with reference to FIGS. 155 and 156. 155 and 156 are flowcharts showing the procedure of the RT check process.

まず、メインCPU101は、RT状態がRT5状態であるか否かを判別する(S841)。S841において、メインCPU101が、RT状態がRT5状態であると判別したとき(S841がYES判定の場合)、メインCPU101は、RTチェック処理を終了し、処理をメインフロー(図82参照)中のS219の処理に移す。   First, the main CPU 101 determines whether or not the RT state is the RT5 state (S841). In S841, when the main CPU 101 determines that the RT state is the RT5 state (if S841 is YES), the main CPU 101 ends the RT check processing, and proceeds to S219 in the main flow (see FIG. 82). Move on to

一方、S841において、メインCPU101が、RT状態がRT5状態でないと判別したとき(S841がNO判定の場合)、メインCPU101は、RT状態がRT0状態であるか否かを判別する(S842)。S842において、メインCPU101が、RT状態がRT0状態でないと判別したとき(S842がNO判定の場合)、メインCPU101は、後述のS845の処理を行う。   On the other hand, in S841, when the main CPU 101 determines that the RT state is not the RT5 state (if S841 is NO), the main CPU 101 determines whether the RT state is the RT0 state (S842). In S842, when the main CPU 101 determines that the RT state is not the RT0 state (if S842 is NO), the main CPU 101 performs the processing of S845 described later.

一方、S842において、メインCPU101が、RT状態がRT0状態であると判別したとき(S842がYES判定の場合)、メインCPU101は、略称「ベルこぼし目」の図柄組合せ(図28参照)が表示されたか否かを判別する(S843)。S843において、メインCPU101が、略称「ベルこぼし目」の図柄組合せが表示されなかったと判別したとき(S843がNO判定の場合)、メインCPU101は、RTチェック処理を終了し、処理をメインフロー(図82参照)中のS219の処理に移す。   On the other hand, in S842, when the main CPU 101 determines that the RT state is the RT0 state (if S842 is YES), the main CPU 101 displays the symbol combination of the abbreviation “bell spilled eyes” (see FIG. 28). It is determined whether or not it has been (S843). In S843, when the main CPU 101 determines that the symbol combination of the abbreviation "bell spilled eyes" has not been displayed (NO in S843), the main CPU 101 ends the RT check process, and proceeds to the main flow (FIG. 82)).

一方、S843において、メインCPU101が、略称「ベルこぼし目」の図柄組合せが表示されたと判別したとき(S843がYES判定の場合)、メインCPU101は、RT2状態フラグをオン状態にセットする(S844)。この処理により、RT状態がRT0状態からRT2状態に移行する。そして、S844の処理後、メインCPU101は、RTチェック処理を終了し、処理をメインフロー(図82参照)中のS219の処理に移す。   On the other hand, in S843, when the main CPU 101 determines that the symbol combination of the abbreviation "bell spilled eyes" is displayed (if S843 is YES), the main CPU 101 sets the RT2 state flag to the ON state (S844). . By this processing, the RT state shifts from the RT0 state to the RT2 state. Then, after the processing of S844, the main CPU 101 ends the RT check processing, and moves the processing to the processing of S219 in the main flow (see FIG. 82).

ここで再度、S842の処理に戻って、S842がNO判定の場合、メインCPU101は、RT状態がRT1状態であるか否かを判別する(S845)。S845において、メインCPU101が、RT状態がRT1状態でないと判別したとき(S845がNO判定の場合)、メインCPU101は、後述のS850の処理を行う。   Here, returning to the process of S842 again, if the determination of S842 is NO, the main CPU 101 determines whether or not the RT state is the RT1 state (S845). In S845, when the main CPU 101 determines that the RT state is not the RT1 state (if S845 is NO), the main CPU 101 performs the processing of S850 described later.

一方、S845において、メインCPU101が、RT状態がRT1状態であると判別したとき(S845がYES判定の場合)、メインCPU101は、略称「ベルこぼし目」の図柄組合せが表示されたか否かを判別する(S846)。   On the other hand, in S845, when the main CPU 101 determines that the RT state is the RT1 state (if S845 is YES), the main CPU 101 determines whether or not the symbol combination of the abbreviation "bell spilled eyes" is displayed. (S846).

S846において、メインCPU101が、略称「ベルこぼし目」の図柄組合せが表示されたと判別したとき(S846がYES判定の場合)、メインCPU101は、RT1状態フラグをオフ状態にセットするとともに、RT2状態フラグをオン状態にセットする(S847)。この処理により、RT状態がRT1状態からRT2状態に移行する。そして、S847の処理後、メインCPU101は、RTチェック処理を終了し、処理をメインフロー(図82参照)中のS219の処理に移す。   In S846, when the main CPU 101 determines that the symbol combination of the abbreviation "bell spilled eyes" is displayed (if S846 is YES), the main CPU 101 sets the RT1 state flag to the OFF state and sets the RT2 state flag. Is set to the ON state (S847). By this processing, the RT state shifts from the RT1 state to the RT2 state. Then, after the processing of S847, the main CPU 101 ends the RT check processing, and shifts the processing to the processing of S219 in the main flow (see FIG. 82).

一方、S846において、メインCPU101が、略称「ベルこぼし目」の図柄組合せが表示されなかったと判別したとき(S846がNO判定の場合)、メインCPU101は、RT1状態の遊技が20ゲーム経過したか否かを判別する(S848)。   On the other hand, in S846, when the main CPU 101 determines that the symbol combination of the abbreviation “bell spilled eyes” has not been displayed (NO in S846), the main CPU 101 determines whether or not 20 games have passed in the RT1 state. Is determined (S848).

S848において、メインCPU101が、RT1状態の遊技が20ゲーム経過していないと判別したとき(S848がNO判定の場合)、メインCPU101は、RTチェック処理を終了し、処理をメインフロー(図82参照)中のS219の処理に移す。一方、S848において、メインCPU101が、RT1状態の遊技が20ゲーム経過したと判別したとき(S848がYES判定の場合)、メインCPU101は、RT1状態フラグをオフ状態にセットする(S849)。この処理により、RT状態がRT1状態からRT0状態に移行する。そして、S849の処理後、メインCPU101は、RTチェック処理を終了し、処理をメインフロー(図82参照)中のS219の処理に移す。   In S848, when the main CPU 101 determines that the game in the RT1 state has not passed 20 games (if S848 is NO), the main CPU 101 ends the RT check process and proceeds to the main flow (see FIG. 82). The processing moves to the processing of S219 in). On the other hand, in S848, when the main CPU 101 determines that the game in the RT1 state has elapsed 20 games (if S848 is YES), the main CPU 101 sets the RT1 state flag to an off state (S849). With this processing, the RT state shifts from the RT1 state to the RT0 state. Then, after the processing of S849, the main CPU 101 ends the RT check processing, and shifts the processing to the processing of S219 in the main flow (see FIG. 82).

ここで再度、S845の処理に戻って、S845がNO判定の場合、メインCPU101は、RT状態がRT2状態であるか否かを判別する(S850)。S850において、メインCPU101が、RT状態がRT2状態でないと判別したとき(S850がNO判定の場合)、メインCPU101は、後述のS853の処理を行う。   Here, returning to the process of S845 again, if the determination of S845 is NO, the main CPU 101 determines whether or not the RT state is the RT2 state (S850). In S850, when the main CPU 101 determines that the RT state is not the RT2 state (if S850 is NO), the main CPU 101 performs the processing of S853 described later.

一方、S850において、メインCPU101が、RT状態がRT2状態であると判別したとき(S850がYES判定の場合)、メインCPU101は、略称「RT3移行リプ」の図柄組合せ(図28参照)が表示されたか否かを判別する(S851)。S851において、メインCPU101が、略称「RT3移行リプ」の図柄組合せが表示されなかったと判別したとき(S851がNO判定の場合)、メインCPU101は、RTチェック処理を終了し、処理をメインフロー(図82参照)中のS219の処理に移す。   On the other hand, in S850, when the main CPU 101 determines that the RT state is the RT2 state (if S850 is YES), the main CPU 101 displays the symbol combination of the abbreviation “RT3 shift lip” (see FIG. 28). It is determined whether or not it has been (S851). In S851, when the main CPU 101 determines that the symbol combination of the abbreviation “RT3 shift lip” has not been displayed (NO in S851), the main CPU 101 ends the RT check processing and proceeds to the main flow (FIG. 82)).

一方、S851において、メインCPU101が、略称「RT3移行リプ」の図柄組合せが表示されたと判別したとき(S851がYES判定の場合)、メインCPU101は、RT2状態フラグをオフ状態にセットするとともに、RT3状態フラグをオン状態にセットする(S852)。この処理により、RT状態がRT2状態からRT3状態に移行する。そして、S852の処理後、メインCPU101は、RTチェック処理を終了し、処理をメインフロー(図82参照)中のS219の処理に移す。   On the other hand, in S851, when the main CPU 101 determines that the symbol combination of the abbreviation “RT3 shift lip” has been displayed (if S851 is YES), the main CPU 101 sets the RT2 state flag to the OFF state and sets the RT3 state flag to OFF. The state flag is set to the ON state (S852). By this processing, the RT state shifts from the RT2 state to the RT3 state. Then, after the processing of S852, the main CPU 101 ends the RT check processing, and shifts the processing to the processing of S219 in the main flow (see FIG. 82).

ここで再度、S850の処理に戻って、S850がNO判定の場合、メインCPU101は、RT状態がRT3状態であるか否かを判別する(S853)。S853において、メインCPU101が、RT状態がRT3状態でないと判別したとき(S853がNO判定の場合)、メインCPU101は、後述のS862の処理を行う。   Here, returning to the process of S850 again, if S850 is NO, the main CPU 101 determines whether or not the RT state is the RT3 state (S853). In S853, when the main CPU 101 determines that the RT state is not the RT3 state (if S853 is NO), the main CPU 101 performs the processing of S862 described later.

一方、S853において、メインCPU101が、RT状態がRT3状態であると判別したとき(S853がYES判定の場合)、メインCPU101は、略称「ベルこぼし目」又は「RT2移行リプ」の図柄組合せが表示されたか否かを判別する(S854)。   On the other hand, in S853, when the main CPU 101 determines that the RT state is the RT3 state (if S853 is YES), the main CPU 101 displays the symbol combination of the abbreviation “bell spilled eyes” or “RT2 shift lip”. It is determined whether or not it has been performed (S854).

S854において、メインCPU101が、略称「ベルこぼし目」又は「RT2移行リプ」の図柄組合せが表示されたと判別したとき(S854がYES判定の場合)、メインCPU101は、RT3状態フラグをオフ状態にセットするとともに、RT2状態フラグをオン状態にセットする(S855)。この処理により、RT状態がRT3状態からRT2状態に移行する。そして、S855の処理後、メインCPU101は、RTチェック処理を終了し、処理をメインフロー(図82参照)中のS219の処理に移す。   In S854, when the main CPU 101 determines that the symbol combination of the abbreviation "bell spilled eyes" or "RT2 shift lip" is displayed (if S854 is YES), the main CPU 101 sets the RT3 state flag to the OFF state. At the same time, the RT2 state flag is set to the ON state (S855). With this processing, the RT state shifts from the RT3 state to the RT2 state. Then, after the processing of S855, the main CPU 101 ends the RT check processing, and shifts the processing to the processing of S219 in the main flow (see FIG. 82).

一方、S854において、メインCPU101が、略称「ベルこぼし目」又は「RT2移行リプ」の図柄組合せが表示されていないと判別したとき(S854がNO判定の場合)、メインCPU101は、略称「RT4移行リプ」の図柄組合せ(図28参照)が表示されたか否かを判別する(S856)。   On the other hand, in S854, when the main CPU 101 determines that the symbol combination of the abbreviation "bell spilled eyes" or "RT2 transition lip" is not displayed (if S854 is NO), the main CPU 101 executes the abbreviation "RT4 transition". It is determined whether or not the symbol combination of “Rip” (see FIG. 28) is displayed (S856).

S856において、メインCPU101が、略称「RT4移行リプ」の図柄組合せが表示されていないと判別したとき(S856がNO判定の場合)、メインCPU101は、RTチェック処理を終了し、処理をメインフロー(図82参照)中のS219の処理に移す。一方、S856において、メインCPU101が、略称「RT4移行リプ」の図柄組合せが表示されたと判別したとき(S856がYES判定の場合)、メインCPU101は、RT3状態フラグをオフ状態にセットするとともに、RT4状態フラグをオン状態にセットする(S857)。この処理により、RT状態がRT3状態からRT4状態に移行する。   In S856, when the main CPU 101 determines that the symbol combination of the abbreviation "RT4 shift lip" is not displayed (if S856 is NO), the main CPU 101 ends the RT check process and proceeds to the main flow ( The process proceeds to S219 in FIG. 82). On the other hand, in S856, when the main CPU 101 determines that the symbol combination of the abbreviation “RT4 shift lip” is displayed (if S856 is YES), the main CPU 101 sets the RT3 state flag to the OFF state and sets the RT4 The state flag is set to the ON state (S857). By this processing, the RT state shifts from the RT3 state to the RT4 state.

S857の処理後、メインCPU101は、遊技状態がART準備状態であるか否かを判別する(S858)。S858において、メインCPU101が、遊技状態がART準備状態でないと判別したとき(S858がNO判定の場合)、メインCPU101は、RTチェック処理を終了し、処理をメインフロー(図82参照)中のS219の処理に移す。   After the process of S857, the main CPU 101 determines whether or not the gaming state is the ART preparation state (S858). In S858, when the main CPU 101 determines that the gaming state is not the ART preparation state (NO in S858), the main CPU 101 ends the RT check processing, and proceeds to S219 in the main flow (see FIG. 82). Move on to

一方、S858において、メインCPU101が、遊技状態がART準備状態であると判別したとき(S858がYES判定の場合)、メインCPU101は、CTセット数が「1」以上であるか否かを判別する(S859)。   On the other hand, in S858, when the main CPU 101 determines that the gaming state is the ART preparation state (if S858 is YES), the main CPU 101 determines whether the number of CT sets is “1” or more. (S859).

S859において、メインCPU101が、CTセット数が「1」以上であると判別したとき(S859がYES判定の場合)、メインCPU101は、次遊技の遊技状態にCTをセットし、CTゲーム数カウンタに「8」をセットする(S860)。そして、S860の処理後、メインCPU101は、RTチェック処理を終了し、処理をメインフロー(図82参照)中のS219の処理に移す。   In S859, when the main CPU 101 determines that the number of CT sets is “1” or more (if S859 is determined to be YES), the main CPU 101 sets the CT to the game state of the next game, and sets the CT state in the CT game number counter. "8" is set (S860). Then, after the processing of S860, the main CPU 101 ends the RT check processing, and shifts the processing to the processing of S219 in the main flow (see FIG. 82).

一方、S859において、メインCPU101が、CTセット数が「1」以上でないと判別したとき(S859がNO判定の場合)、メインCPU101は、次遊技の遊技状態に通常ARTをセットし、ART終了ゲーム数カウンタに所定値をセットする(S861)。そして、S861の処理後、メインCPU101は、RTチェック処理を終了し、処理をメインフロー(図82参照)中のS219の処理に移す。   On the other hand, when the main CPU 101 determines in S859 that the number of CT sets is not equal to or more than “1” (NO in S859), the main CPU 101 sets the normal ART to the game state of the next game and sets the ART end game. A predetermined value is set in the number counter (S861). Then, after the process of S861, the main CPU 101 ends the RT check process, and shifts the process to the process of S219 in the main flow (see FIG. 82).

ここで再度、S853の処理に戻って、S853がNO判定の場合、メインCPU101は、略称「ベルこぼし目」又は「RT2移行リプ」の図柄組合せが表示されたか否かを判別する(S862)。S862において、メインCPU101が、略称「ベルこぼし目」又は「RT2移行リプ」の図柄組合せが表示されていないと判別したとき(S862がNO判定の場合)、メインCPU101は、RTチェック処理を終了し、処理をメインフロー(図82参照)中のS219の処理に移す。   Here, returning to the process of S853 again, if the determination of S853 is NO, the main CPU 101 determines whether or not the symbol combination of the abbreviation "bell spilled eyes" or "RT2 shift lip" is displayed (S862). In S862, when the main CPU 101 determines that the symbol combination of the abbreviation "bell spilled eyes" or "RT2 shift lip" is not displayed (if S862 is NO), the main CPU 101 ends the RT check processing. , To the processing of S219 in the main flow (see FIG. 82).

一方、S862において、メインCPU101が、略称「ベルこぼし目」又は「RT2移行リプ」の図柄組合せが表示されたと判別したとき(S862がYES判定の場合)、メインCPU101は、RT4状態フラグをオフ状態にセットするとともに、RT2状態フラグをオン状態にセットする(S863)。この処理により、RT状態がRT4状態からRT2状態に移行する。そして、S863の処理後、メインCPU101は、RTチェック処理を終了し、処理をメインフロー(図82参照)中のS219の処理に移す。   On the other hand, in S862, when the main CPU 101 determines that the symbol combination of the abbreviation “bell spilled eyes” or “RT2 shift lip” is displayed (if S862 is YES), the main CPU 101 turns off the RT4 state flag. And the RT2 state flag is set to the ON state (S863). By this processing, the RT state shifts from the RT4 state to the RT2 state. Then, after the processing of S863, the main CPU 101 ends the RT check processing, and shifts the processing to the processing of S219 in the main flow (see FIG. 82).

[CZ・ART終了時処理]
次に、図157を参照して、メインフロー(図82参照)中のS219で行うCZ・ART終了時処理について説明する。なお、図157は、CZ・ART終了時処理の手順を示すフローチャートである。
[Process at the end of CZ / ART]
Next, with reference to FIG. 157, the process at the end of the CZ • ART performed in S219 in the main flow (see FIG. 82) will be described. FIG. 157 is a flowchart showing the procedure of the process at the end of CZ / ART.

まず、メインCPU101は、現在の遊技状態がCZ失敗時及びART終了時のいずれかであるか否かを判別する(S871)。S871において、メインCPU101が、現在の遊技状態がCZ失敗時及びART終了時のいずれかでないと判別したとき(S871がNO判定の場合)、メインCPU101は、CZ・ART終了時処理を終了し、処理をメインフロー(図82参照)中のS201の処理に移す。   First, the main CPU 101 determines whether or not the current gaming state is either when the CZ fails or when the ART ends (S871). In S871, when the main CPU 101 determines that the current gaming state is not either CZ failure or ART termination (if S871 is NO), the main CPU 101 ends the CZ ART termination processing, The processing moves to the processing of S201 in the main flow (see FIG. 82).

一方、S871において、メインCPU101が、現在の遊技状態がCZ失敗時及びART終了時のいずれかであると判別したとき(S871がYES判定の場合)、メインCPU101は、CZ抽籤テーブル(図41B参照)を参照して、CZの引き戻し抽籤を行う(S872)。次いで、メインCPU101は、CZの引き戻し抽籤に当籤したか否かを判別す(S873)。   On the other hand, in S871, when the main CPU 101 determines that the current gaming state is either CZ failure or ART termination (if S871 is YES), the main CPU 101 determines whether the current game state is the CZ lottery table (see FIG. 41B). ), The CZ pull-back lottery is performed (S872). Next, the main CPU 101 determines whether or not the CZ pull-back lottery has been won (S873).

S873において、メインCPU101が、CZの引き戻し抽籤に当籤したと判別したとき(S873がYES判定の場合)、メインCPU101は、次遊技の遊技状態に当籤した種別のCZをセットする(S874)。次いで、メインCPU101は、当籤した種別のCZに応じた値をCZゲーム数カウンタにセットする(S875)。そして、S875の処理後、メインCPU101は、CZ・ART終了時処理を終了し、処理をメインフロー(図82参照)中のS201の処理に移す。   In S873, when the main CPU 101 determines that the CZ pull-back lottery has been won (if S873 is YES), the main CPU 101 sets the type of CZ that has been won in the game state of the next game (S874). Next, the main CPU 101 sets a value corresponding to the winning type of CZ in the CZ game number counter (S875). Then, after the processing of S875, the main CPU 101 ends the CZ / ART termination processing, and shifts the processing to the processing of S201 in the main flow (see FIG. 82).

一方、S873において、メインCPU101が、CZの引き戻し抽籤に当籤しなかったと判別したとき(S873がNO判定の場合)、メインCPU101は、次遊技の遊技状態に通常遊技状態をセットする(S876)。次いで、メインCPU101は、通常中高確率抽籤テーブル(図40B参照)を参照して、CZの抽籤状態を抽籤し、抽籤結果をセットする(S877)。そして、S877の処理後、メインCPU101は、CZ・ART終了時処理を終了し、処理をメインフロー(図82参照)中のS201の処理に移す。   On the other hand, when the main CPU 101 determines in S873 that the CZ pull-back lottery has not been won (NO in S873), the main CPU 101 sets the normal gaming state to the next gaming state (S876). Next, the main CPU 101 refers to the normal medium / high-probability lottery table (see FIG. 40B), randomly selects the CZ lottery state, and sets the lottery result (S877). Then, after the process of S877, the main CPU 101 ends the CZ / ART termination process, and shifts the process to the process of S201 in the main flow (see FIG. 82).

[メインCPUの制御による割込処理(1.1172msec)]
次に、図158を参照して、1.1172msec周期で、メインCPU101が行う割込処理について説明する。なお、図158は、割込処理の手順を示すフローチャートである。1.1172msec周期で繰り返し実行される割込処理は、タイマー回路113(PTC)の初期化処理(図64中のS2参照)で設定されたタイマー回路113のタイムアウト信号の出力タイミングに基づいて発生する割込みコントローラ112からの割込要求信号がメインCPU101に入力された際に実行される処理である。
[Interrupt processing under control of main CPU (1.1172 msec)]
Next, with reference to FIG. 158, an interruption process performed by the main CPU 101 in a period of 1.1172 msec will be described. FIG. 158 is a flowchart showing the procedure of the interrupt processing. The interrupt process repeatedly executed at a period of 1.1172 msec is generated based on the output timing of the timeout signal of the timer circuit 113 set in the initialization process of the timer circuit 113 (PTC) (see S2 in FIG. 64). This is a process executed when an interrupt request signal from the interrupt controller 112 is input to the main CPU 101.

まず、メインCPU101は、レジスタの退避処理を行う(S901)。次いで、メインCPU101は、入力ポートチェック処理を行う(S902)。この処理では、ストップスイッチ等の各種スイッチから入力される信号がチェックされる。   First, the main CPU 101 performs a register save process (S901). Next, the main CPU 101 performs an input port check process (S902). In this process, signals input from various switches such as a stop switch are checked.

次いで、メインCPU101は、リール制御処理を行う(S903)。この処理では、メインCPU101は、全リールの回転開始が要求されたときに、左リール3L、中リール3C及び右リール3Rの回転を開始し、その後、各リールが一定速度で回転するように、3つのステッピングモータを駆動制御する。また、滑り駒数が決定されたときは、メインCPU101は、該当するリールの図柄カウンタを滑り駒数分だけ更新する。そして、メインCPU101は、更新された図柄カウンタが停止予定位置に対応する値に一致する(停止予定位置の図柄が表示窓の有効ライン上の領域に到達する)のを待って、該当するリールの回転の減速及び停止が行われるように、対応するステッピングモータを駆動制御する。   Next, the main CPU 101 performs a reel control process (S903). In this process, the main CPU 101 starts the rotation of the left reel 3L, the middle reel 3C, and the right reel 3R when the start of rotation of all the reels is requested, and then rotates the respective reels at a constant speed. Drive control of three stepping motors. When the number of sliding pieces is determined, the main CPU 101 updates the symbol counter of the corresponding reel by the number of sliding pieces. Then, the main CPU 101 waits until the updated symbol counter matches the value corresponding to the expected stop position (the symbol at the expected stop position reaches an area on the active line of the display window), and then waits for the corresponding reel. The driving of the corresponding stepping motor is controlled so that the rotation is decelerated and stopped.

次いで、メインCPU101は、通信データ送信処理を行う(S904)。この処理では、主に、通信データ格納領域に格納された各種コマンドを主制御回路90の第1シリアル通信回路114(図9参照)を介して副制御回路200に送信する。メインCPU101は、副制御回路200にコマンドを送信した後、通信データポインタを1パケット分減算更新し(不図示)、通信データ格納領域の送信済みのコマンドデータをクリアする。なお、通信データ格納領域に複数のコマンドデータが格納されている場合には、格納された古い順で、コマンドデータを副制御回路200に送信する。また、通信データ格納領域にコマンドデータが格納されていない場合、すなわち、通信データポインタの値が「0」である場合には、無操作コマンドを生成して副制御回路200に送信する。次いで、メインCPU101は、投入メダル通過チェック処理を行う(S905)。この処理では、メインCPU101は、メダルセンサ(不図示)の検出結果(メダルセンサ入力状態)に基づいて、投入メダルがセレクタ66を通過したか否かのチェック処理を行う。次いで、メインCPU101は、WDTのリスタート処理を行う(S906)。   Next, the main CPU 101 performs a communication data transmission process (S904). In this process, various commands stored in the communication data storage area are mainly transmitted to the sub-control circuit 200 via the first serial communication circuit 114 of the main control circuit 90 (see FIG. 9). After transmitting the command to the sub control circuit 200, the main CPU 101 decrements and updates the communication data pointer by one packet (not shown), and clears the transmitted command data in the communication data storage area. When a plurality of command data are stored in the communication data storage area, the command data is transmitted to the sub-control circuit 200 in the order of the stored command data. If no command data is stored in the communication data storage area, that is, if the value of the communication data pointer is “0”, a no-operation command is generated and transmitted to the sub-control circuit 200. Next, the main CPU 101 performs an inserted medal passing check process (S905). In this process, the main CPU 101 checks whether or not the inserted medal has passed the selector 66 based on the detection result (medal sensor input state) of the medal sensor (not shown). Next, the main CPU 101 performs a WDT restart process (S906).

次いで、メインCPU101は、7セグLED駆動処理を行う(S907)。この処理では、メインCPU101は、情報表示器6に含まれる各種7セグLEDを駆動制御して、例えば、メダルの払出枚数やクレジット枚数、ストップボタンの押し順データなどを表示する。なお、7セグLED駆動処理の詳細については、後述の図159を参照しながら後で説明する。   Next, the main CPU 101 performs a 7-segment LED driving process (S907). In this process, the main CPU 101 drives and controls various 7-segment LEDs included in the information display 6 to display, for example, the number of paid-out medals, the number of credits, and the pressing order data of the stop button. The details of the 7-segment LED driving process will be described later with reference to FIG. 159 described later.

次いで、メインCPU101は、タイマー更新処理を行う(S908)。この処理では、メインCPU101は、セットされた各種タイマーのカウント(減算)処理を行う。なお、タイマー更新処理の詳細については、後述の図164を参照しながら後で説明する。   Next, the main CPU 101 performs a timer update process (S908). In this process, the main CPU 101 performs a count (subtraction) process of the set various timers. The details of the timer update process will be described later with reference to FIG. 164 described later.

次いで、メインCPU101は、エラー検知処理を行う(S909)。次いで、メインCPU101は、ドア開閉チェック処理を行う(S910)。ドア開閉チェック処理では、メインCPU101は、ドア開閉監視スイッチ67のオン(ドア閉)/オフ(ドア開)状態をチェックすることにより、フロントドア2b(図2参照)の開閉状態をチェックする。   Next, the main CPU 101 performs an error detection process (S909). Next, the main CPU 101 performs a door open / close check process (S910). In the door open / close check process, the main CPU 101 checks the open / close state of the front door 2b (see FIG. 2) by checking the ON (door closed) / OFF (door open) state of the door open / close monitoring switch 67.

次いで、メインCPU101は、試射試験信号制御処理を行う(S911)。この処理では、第2インターフェースボート等を介して試験機に各種試験信号の出力する際の制御処理が行われる。また、この処理は、メインRAM103の規定外作業領域(図12C参照)を用いて実行される。なお、本実施形態では、この処理は、試射試験時以外のとき(パチスロ1が遊技店に設置された後)にも行われるが、この時には、主制御基板71が第2インターフェースボート等を介して試験機に接続されていないので、各種試験信号は生成されても出力はされない。試射試験信号制御処理の詳細については、後述の図166を参照しながら後で説明する。   Next, the main CPU 101 performs a trial test signal control process (S911). In this process, a control process for outputting various test signals to the tester via the second interface boat or the like is performed. This process is performed using a non-defined work area of the main RAM 103 (see FIG. 12C). In the present embodiment, this processing is also performed at a time other than the time of the test firing test (after the pachislot 1 is installed in the game store), but at this time, the main control board 71 is connected via the second interface boat or the like. Since it is not connected to a tester, various test signals are generated but not output. Details of the test shooting test signal control processing will be described later with reference to FIG. 166 described later.

次いで、メインCPU101は、レジスタの復帰処理を行う(S912)。そして、S912の処理後、メインCPU101は、割込処理を終了する。   Next, the main CPU 101 performs a register restoration process (S912). Then, after the processing of S912, the main CPU 101 ends the interrupt processing.

[7セグLED駆動処理]
次に、図159及び図160を参照して、割込処理(図158参照)中のS907で行う7セグLED駆動処理について説明する。なお、図159は、7セグLED駆動処理の手順を示すフローチャートである。また、図160Aは、7セグLED駆動処理中の後述のS923〜S925の処理を実行するためのソースプログラムの一例を示す図であり、図160Bは、7セグLED駆動処理中の後述のS931〜S936の処理を実行するためのソースプログラムの一例を示す図である。
[7-segment LED drive processing]
Next, with reference to FIG. 159 and FIG. 160, the 7-segment LED driving process performed in S907 during the interrupt process (see FIG. 158) will be described. FIG. 159 is a flowchart showing the procedure of the 7-segment LED driving process. FIG. 160A is a diagram illustrating an example of a source program for executing processes of S923 to S925 described later during the 7-segment LED driving process, and FIG. 160B is a diagram illustrating an example of a source program described later during the 7-segment LED driving process. FIG. 14 is a diagram illustrating an example of a source program for executing the process of S936.

まず、メインCPU101は、割込カウンタの値に「1」を加算(+1更新)する(S921)。次いで、メインCPU101は、割込カウンタの値が奇数であるか否かを判別する(S922)。   First, the main CPU 101 adds (1) to the value of the interrupt counter (+1 update) (S921). Next, the main CPU 101 determines whether or not the value of the interrupt counter is an odd number (S922).

S922において、メインCPU101が、割込カウンタの値が奇数でないと判別したとき(S922がNO判定の場合)、メインCPU101は、7セグLED駆動処理を終了し、処理を割込処理(図158参照)中のS908の処理に移す。すなわち、本実施形態では、2回の割込周期毎に、7セグLED駆動処理が行われる。なお、本実施形態では、7セグLED駆動処理を割込みカウンタの値が偶数の場合に実行する例を説明したが、本発明はこれに限定されず、割込みカウンタの値が奇数の場合に7セグLED駆動処理を実行してもよいし、また、任意の整数で割込みカウンタの値を除算したときの商又は余りを用いて、7セグLED駆動処理の実行タイミングを決定してもよい。   In S922, when the main CPU 101 determines that the value of the interrupt counter is not an odd number (if S922 is NO), the main CPU 101 ends the 7-segment LED driving process and proceeds to the interrupt process (see FIG. 158). The processing moves to the processing of S908 in the step ()). That is, in the present embodiment, the 7-segment LED driving process is performed every two interrupt cycles. In the present embodiment, an example has been described in which the 7-segment LED driving process is executed when the value of the interrupt counter is an even number. However, the present invention is not limited to this. The LED drive processing may be executed, or the execution timing of the 7-segment LED drive processing may be determined using a quotient or remainder obtained by dividing the value of the interrupt counter by an arbitrary integer.

一方、S922において、メインCPU101が、割込カウンタの値が奇数であると判別したとき(S922がYES判定の場合)、メインCPU101は、ナビデータ格納領域からナビデータを取得する(S923)。次いで、メインCPU101は、7セグLEDの各カソードに出力される押し順表示データを格納するための押し順表示データ格納領域のアドレスをセットする(S924)。   On the other hand, in S922, when the main CPU 101 determines that the value of the interrupt counter is an odd number (if S922 is YES), the main CPU 101 acquires navigation data from the navigation data storage area (S923). Next, the main CPU 101 sets the address of the push order display data storage area for storing the push order display data output to each cathode of the 7-segment LED (S924).

次いで、メインCPU101は、7セグ表示データ生成処理を行う(S925)。この処理では、メインCPU101は、ナビデータに基づいて、押し順表示データ(7セグ表示データ)を作成し、生成された押し順表示データを押し順表示データ格納領域に格納する。なお、7セグ表示データ生成処理の詳細については、後述の図161を参照しながら後で説明する。   Next, the main CPU 101 performs a 7-segment display data generation process (S925). In this process, the main CPU 101 creates push order display data (7-segment display data) based on the navigation data, and stores the generated push order display data in the push order display data storage area. The details of the 7-segment display data generation processing will be described later with reference to FIG. 161 described later.

次いで、メインCPU101は、クレジットカウンタの値を取得する(S926)。次いで、メインCPU101は、7セグLEDの各カソードに出力されるクレジット表示データを格納するためのクレジット表示データ格納領域のアドレスをセットする(S927)。   Next, the main CPU 101 acquires the value of the credit counter (S926). Next, the main CPU 101 sets an address of a credit display data storage area for storing credit display data output to each cathode of the 7-segment LED (S927).

次いで、メインCPU101は、7セグ表示データ生成処理を行う(S928)。この処理では、メインCPU101は、クレジットカウンタの値に基づいて、クレジット表示データ(7セグ表示データ)を生成し、生成されたクレジット表示データをクレジット表示データ格納領域に格納する。なお、7セグ表示データ生成処理の詳細については、後述の図161を参照しながら後で説明する。   Next, the main CPU 101 performs a 7-segment display data generation process (S928). In this process, the main CPU 101 generates credit display data (7-segment display data) based on the value of the credit counter, and stores the generated credit display data in the credit display data storage area. The details of the 7-segment display data generation processing will be described later with reference to FIG. 161 described later.

次いで、メインCPU101は、後述の7セグコモンカウンタの値を格納するための7セグコモンカウンタ格納領域のアドレスをセットする(S929)。次いで、メインCPU101は、7セグコモンカウンタの値に「1」を加算(+1更新)する(S930)。なお、この処理において、更新後の7セグコモンカウンタの値が「8」となった場合には、メインCPU101は、7セグコモンカウンタの値に「0」をセットする。本実施形態では、7セグLEDをダイナミック制御するため、8回周期で7セグコモンカウンタの値が更新される。   Next, the main CPU 101 sets an address of a 7-segment common counter storage area for storing a value of a 7-segment common counter described later (S929). Next, the main CPU 101 adds (1) to the value of the 7-segment common counter (+1 update) (S930). In this process, when the updated value of the 7-segment common counter becomes “8”, the main CPU 101 sets the value of the 7-segment common counter to “0”. In the present embodiment, in order to dynamically control the 7-segment LED, the value of the 7-segment common counter is updated every eight times.

次いで、メインCPU101は、7セグコモンカウンタの値に基づいて、コモン選択データを作成し、対象のカソードデータ格納領域(押し順表示データ格納領域又はクレジット表示データ格納領域内の対象格納領域)のアドレスをセットする(S931)。次いで、メインCPU101は、7セグLEDのカソードにクリアデータを出力する(S932)。この処理は、7セグLEDを一旦消灯して、残像の影響を無くすために行われる。   Next, the main CPU 101 creates common selection data based on the value of the 7-segment common counter, and addresses the target cathode data storage area (the target storage area in the push order display data storage area or the credit display data storage area). Is set (S931). Next, the main CPU 101 outputs the clear data to the cathode of the 7-segment LED (S932). This process is performed to turn off the 7-segment LED once and eliminate the influence of the afterimage.

次いで、メインCPU101は、対象のカソードデータ格納領域から7セグカソード出力データを取得してセットする(S933)。次いで、メインCPU101は、7セグコモンバックアップデータとコモン選択データとから、7セグコモン出力データを生成する(S934)。   Next, the main CPU 101 acquires and sets 7-segment cathode output data from the target cathode data storage area (S933). Next, the main CPU 101 generates 7-segment common output data from the 7-segment common backup data and the common selection data (S934).

次いで、メインCPU101は、7セグコモンバックアップデータ及び7セグカソードバックアップデータにそれぞれ7セグコモン出力データ及び7セグカソード出力データを保存する(S935)。次いで、メインCPU101は、7セグカソード出力データ及び7セグコモン出力データを出力する(S936)。そして、S936の処理後、メインCPU101は、7セグLED駆動処理を終了し、処理を割込処理(図158参照)中のS908の処理に移す。   Next, the main CPU 101 stores the 7-segment common output data and the 7-segment cathode output data in the 7-segment common backup data and the 7-segment cathode backup data, respectively (S935). Next, the main CPU 101 outputs 7-segment cathode output data and 7-segment common output data (S936). Then, after the processing of S936, the main CPU 101 ends the 7-segment LED driving processing, and shifts the processing to the processing of S908 in the interrupt processing (see FIG. 158).

本実施形態では、上述のようにして7セグLED駆動処理が行われる。なお、上述した7セグLED駆動処理中のS923〜S925の処理は、メインCPU101が、図160Aのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。また、上述した7セグLED駆動処理中のS931〜S936の処理は、メインCPU101が、図160Bのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。   In the present embodiment, the 7-segment LED driving process is performed as described above. The processing of S923 to S925 during the above-described 7-segment LED driving processing is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 160A. Further, the processing of S931 to S936 in the above-described 7-segment LED driving processing is performed by the main CPU 101 sequentially executing each source code defined by the source program of FIG. 160B.

その中で、S936の各7セグ出力データの出力処理は、図160Bに示すように、一つのソースコード「LD (cPA_SEGCOM),BC」により実行される。それゆえ、本実施形態の7セグLED駆動処理では、2桁の7セグLEDをダイナミック点灯制御する際に、7セグコモン出力(選択)データと、7セグカソード出力データとが同時に出力される。すなわち、指示モニタで押し順ナビを実施する際の7セグLEDをダイナミック点灯制御、及び、2桁の7セグLEDでクレジット情報を表示する際の7セグLEDをダイナミック点灯制御では、7セグコモン出力(選択)データと、7セグカソード出力データとが同時に出力される。   Among them, the output process of each 7-segment output data in S936 is executed by one source code “LD (cPA_SEGCOM), BC” as shown in FIG. 160B. Therefore, in the 7-segment LED driving process of the present embodiment, 7-segment common output (selection) data and 7-segment cathode output data are output simultaneously when performing dynamic lighting control of the 2-digit 7-segment LED. In other words, in the 7-segment LED dynamic lighting control when performing the push order navigation on the instruction monitor and the 7-segment LED dynamic lighting control when displaying the credit information with the 2-digit 7-segment LED, the 7-segment common output ( Selection) data and 7-segment cathode output data are output simultaneously.

この場合、ソースプログラム上において、7セグLEDのダイナミック点灯制御に必要な命令コード数を減らすことができる。それゆえ、本実施形態では、ソースプログラムの容量(メインROM102の使用容量)を低減することができ、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。また、本実施形態では、7セグLED駆動処理を行う7セグ駆動回路(不図示)をカソードコモン回路で構成し、カソードで制御する例を説明したが、本発明はこれに限定されず、7セグ駆動回路をアノードコモン回路で構成し、アノードで7セグLEDの制御を行ってもよい。   In this case, the number of instruction codes required for the dynamic lighting control of the 7-segment LED on the source program can be reduced. Therefore, in the present embodiment, the capacity of the source program (the used capacity of the main ROM 102) can be reduced, the free space in the main ROM 102 can be secured (increased), and the increased free space is utilized. As a result, it is possible to enhance the playability. Further, in the present embodiment, an example in which the 7-segment driving circuit (not shown) for performing the 7-segment LED driving process is configured by the cathode common circuit and controlled by the cathode has been described, but the present invention is not limited to this. The seg drive circuit may be configured by an anode common circuit, and the 7-segment LED may be controlled by the anode.

また、上述した7セグLED駆動処理中のS923のナビデータの取得処理及びS924の押し表示データ格納領域のアドレスセット処理はいずれも、図160Aに示すように、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行う「LDQ」命令(メインCPU101専用命令コード)により実行される。それゆえ、本実施形態の7セグLED駆動処理では、「LDQ」命令を用いることにより、直値により、メインROM102、メインRAM103やメモリーマップI/Oにアクセスすることができるので、ソースプログラム上において、アドレス設定に係る命令を省略することができ(アドレス設定に係る命令を別途設ける必要がなくなる)、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   As shown in FIG. 160A, both the navigation data acquisition process in S923 and the address setting process in the push display data storage area in S924 during the 7-segment LED driving process described above use the Q register (extension register). This is executed by an “LDQ” command (command code dedicated to the main CPU 101) for specifying an address. Therefore, in the 7-segment LED driving process of the present embodiment, the main ROM 102, the main RAM 103, and the memory map I / O can be accessed by a direct value by using the “LDQ” instruction. In addition, it is possible to omit the command related to the address setting (there is no need to separately provide the command related to the address setting), and accordingly, the capacity of the source program (the used capacity of the main ROM 102) can be reduced. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[7セグ表示データ生成処理]
次に、図161〜図163を参照して、7セグLED駆動処理(図159参照)中のS925及びS928で行う7セグ表示データ生成処理について説明する。なお、図161は、7セグ表示データ生成処理の手順を示すフローチャートである。図162は、7セグ表示データ生成処理を実行するためのソースプログラムの一例を示す図である。また、図163は、7セグ表示データ生成処理のソースプログラム上で、実際に参照される7セグカソードテーブルの構成の一例を示す図である。
[7-segment display data generation processing]
Next, the 7-segment display data generation processing performed in S925 and S928 during the 7-segment LED drive processing (see FIG. 159) will be described with reference to FIGS. FIG. 161 is a flowchart illustrating the procedure of the 7-segment display data generation process. FIG. 162 is a diagram illustrating an example of a source program for executing the 7-segment display data generation process. FIG. 163 is a diagram illustrating an example of the configuration of a 7-segment cathode table that is actually referred to on a source program for 7-segment display data generation processing.

なお、7セグLED駆動処理(図159参照)中のS925で行われる7セグ表示データ生成処理で生成される後述の「表示データ」は押し順表示データに対応し、7セグLED駆動処理(図159参照)中のS928で行われる7セグ表示データ生成処理で生成される後述の「表示データ」はクレジット表示データに対応する。   Note that “display data” described later generated in the 7-segment display data generation processing performed in S925 during the 7-segment LED drive processing (see FIG. 159) corresponds to the pressing order display data, and the 7-segment LED drive processing (see FIG. 159) during the 7-segment display data generation process performed in S928 corresponds to the credit display data.

まず、メインCPU101は、カソードデータ格納領域にセットされた表示データを「10」で除算し、その除算結果の商の値を、2桁の7セグLEDの上位桁の表示データとして取得し、除算結果の余の値を下位桁の表示データとして取得する(S941)。次いで、メインCPU101は、取得した上位桁の表示データに基づいて、上位桁表示を行うか否かを判別する(S942)。   First, the main CPU 101 divides the display data set in the cathode data storage area by “10”, obtains the quotient value of the division result as the display data of the upper digit of the 2-digit 7-segment LED, and divides it. The remaining value of the result is acquired as the lower digit display data (S941). Next, the main CPU 101 determines whether or not to perform upper digit display based on the acquired upper digit display data (S942).

S942において、メインCPU101が、上位桁表示を行うと判別したとき(S942がYES判定の場合)、メインCPU101は、後述のS944の処理を行う。一方、S942において、メインCPU101が、上位桁表示を行わないと判別したとき(S942がNO判定の場合)、メインCPU101は、上位桁の表示無しをセットする(S943)。   In S942, when the main CPU 101 determines that the upper digit display is to be performed (YES in S942), the main CPU 101 performs the process of S944 described later. On the other hand, in S942, when the main CPU 101 determines that upper digit display is not to be performed (NO in S942), the main CPU 101 sets no display of upper digit (S943).

S943の処理後又はS942がYES判定の場合、メインCPU101は、7セグカソードテーブル(図163参照)を参照して、上位桁の表示データを取得する(S944)。次いで、メインCPU101は、上位桁の表示データ格納領域(不図示)に取得した上位桁の表示データを保存する(S945)。   After the process of S943 or when the determination of S942 is YES, the main CPU 101 refers to the 7-segment cathode table (refer to FIG. 163) and acquires the display data of the upper digit (S944). Next, the main CPU 101 stores the acquired upper digit display data in the upper digit display data storage area (not shown) (S945).

次いで、メインCPU101は、7セグカソードテーブル(図163参照)を参照して、下位桁の表示データを取得する(S946)。次いで、メインCPU101は、下位桁の表示データ格納領域(不図示)に取得した下位桁の表示データを保存する(S947)。   Next, the main CPU 101 refers to the 7-segment cathode table (refer to FIG. 163) and acquires the display data of the lower digit (S946). Next, the main CPU 101 stores the acquired lower digit display data in a lower digit display data storage area (not shown) (S947).

そして、S947の処理後、メインCPU101は、7セグ表示データ生成処理を終了する。この際、実行した7セグ表示データ生成処理が7セグLED駆動処理(図158参照)中のS925の処理である場合には、メインCPU101は、処理を7セグLED駆動処理中のS926の処理に移す。一方、実行した7セグ表示データ生成処理が7セグLED駆動処理(図158参照)中のS928の処理である場合には、メインCPU101は、処理を7セグLED駆動処理中のS929の処理に移す。   Then, after the processing of S947, the main CPU 101 ends the 7-segment display data generation processing. At this time, if the executed 7-segment display data generation processing is the processing of S925 in the 7-segment LED driving processing (see FIG. 158), the main CPU 101 replaces the processing with the processing of S926 in the 7-segment LED driving processing. Move. On the other hand, if the executed 7-segment display data generation process is the process of S928 in the 7-segment LED driving process (see FIG. 158), the main CPU 101 shifts the process to the process of S929 in the 7-segment LED driving process. .

本実施形態では、上述のようにして7セグ表示データ生成処理が行われる。なお、上述した7セグ表示データ生成処理は、メインCPU101が、図162のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。   In the present embodiment, the 7-segment display data generation processing is performed as described above. The above-described 7-segment display data generation processing is performed by the main CPU 101 sequentially executing each source code defined by the source program in FIG.

[タイマー更新処理]
次に、図164及び図165を参照して、割込処理(図158参照)中のS908で行うタイマー更新処理について説明する。なお、図164は、タイマー更新処理の手順を示すフローチャートである。また、図165は、タイマー更新処理中の後述のS951〜S954の処理を実行するためのソースプログラムの一例を示す図である。
[Timer update process]
Next, with reference to FIGS. 164 and 165, a description will be given of the timer update process performed in S908 during the interrupt process (see FIG. 158). FIG. 164 is a flowchart illustrating the procedure of the timer update process. FIG. 165 is a diagram illustrating an example of a source program for executing processes of S951 to S954 described later during the timer update process.

まず、メインCPU101は、HLレジスタに2バイトタイマー格納領域(不図示)の更新開始アドレスをセットし、Bレジスタに2バイトタイマー数をセットする(S951)。   First, the main CPU 101 sets the update start address of the 2-byte timer storage area (not shown) in the HL register, and sets the 2-byte timer number in the B register (S951).

次いで、メインCPU101は、2バイトタイマー数とその下限値「0」とを比較し、2バイトタイマー数が下限値「0」より大きい場合には、2バイトタイマー数を1減算(−1更新)し、2バイトタイマー数が下限値「0」以下である場合には、2バイトタイマー数を「0」に保持する(S952)。さらに、S952の処理では、メインCPU101は、HLレジスタにセットされている2バイトタイマー格納領域の更新開始アドレスを2減算(−2更新)する。   Next, the main CPU 101 compares the number of 2-byte timers with its lower limit “0”, and if the number of 2-byte timers is larger than the lower limit “0”, subtracts 1 from the number of 2-byte timers (-1 update). If the number of 2-byte timers is equal to or smaller than the lower limit “0”, the number of 2-byte timers is held at “0” (S952). Further, in the process of S952, the main CPU 101 subtracts 2 (-2 updates) from the update start address of the 2-byte timer storage area set in the HL register.

次いで、メインCPU101は、Bレジスタにセットされた2バイトタイマー数を1減算(−1更新)する(S953)。次いで、メインCPU101は、Bレジスタにセットされた2バイトタイマー数が「0」であるか否かを判別する(S954)。   Next, the main CPU 101 subtracts 1 (-1 update) from the 2-byte timer number set in the B register (S953). Next, the main CPU 101 determines whether or not the 2-byte timer number set in the B register is “0” (S954).

S954において、メインCPU101が、Bレジスタにセットされた2バイトタイマー数が「0」でないと判別したとき(S954がNO判定の場合)、メインCPU101は、処理をS952の処理に戻し、S952以降の処理を繰り返す。   In S954, when the main CPU 101 determines that the number of 2-byte timers set in the B register is not “0” (NO in S954), the main CPU 101 returns the process to S952, and returns to S952 and subsequent steps. Repeat the process.

一方、S954において、メインCPU101が、Bレジスタにセットされた2バイトタイマー数が「0」であると判別したとき(S954がYES判定の場合)、メインCPU101は、HLレジスタに1バイトタイマー格納領域の更新開始アドレスをセットし、Bレジスタに1バイトタイマー数をセットする(S955)。   On the other hand, in S954, when the main CPU 101 determines that the number of 2-byte timers set in the B register is “0” (if S954 is YES), the main CPU 101 stores the 1-byte timer storage area in the HL register. Is set, and the number of 1-byte timers is set in the B register (S955).

次いで、メインCPU101は、1バイトタイマー数とその下限値「0」とを比較し、1バイトタイマー数が下限値「0」より大きい場合には、1バイトタイマー数を1減算(−1更新)し、1バイトタイマー数が下限値「0」以下である場合には、1バイトタイマー数を「0」に保持する(S956)。さらに、S956の処理では、メインCPU101は、HLレジスタにセットされている1バイトタイマー格納領域の更新開始アドレスを1減算(−1更新)する。   Next, the main CPU 101 compares the number of 1-byte timers with its lower limit "0", and if the number of 1-byte timers is larger than the lower limit "0", subtracts 1 from the number of 1-byte timers (-1 update). If the one-byte timer number is equal to or smaller than the lower limit value “0”, the one-byte timer number is held at “0” (S956). Further, in the processing of S956, the main CPU 101 subtracts 1 (-1 update) from the update start address of the 1-byte timer storage area set in the HL register.

次いで、メインCPU101は、Bレジスタにセットされた1バイトタイマー数を1減算(−1更新)する(S957)。次いで、メインCPU101は、Bレジスタにセットされた1バイトタイマー数が「0」であるか否かを判別する(S958)。   Next, the main CPU 101 subtracts 1 (updates -1) from the 1-byte timer number set in the B register (S957). Next, the main CPU 101 determines whether or not the one-byte timer number set in the B register is “0” (S958).

S958において、メインCPU101が、Bレジスタにセットされた1バイトタイマー数が「0」でないと判別したとき(S958がNO判定の場合)、メインCPU101は、処理をS956の処理に戻し、S956以降の処理を繰り返す。   In S958, when the main CPU 101 determines that the number of 1-byte timers set in the B register is not “0” (if S958 is NO), the main CPU 101 returns the process to the process of S956, and returns to S956. Repeat the process.

一方、S958において、メインCPU101が、Bレジスタにセットされた1バイトタイマー数が「0」であると判別したとき(S958がYES判定の場合)、メインCPU101は、電磁カウンタ制御処理を行う(S959)。この処理では、メダルのIN/OUTを示す信号を外部集中端子板47に出力する際の出力制御処理が行われる。そして、S959の処理後、メインCPU101は、タイマー更新処理を終了し、処理を割込処理(図158参照)中のS909の処理に移す。   On the other hand, in S958, when the main CPU 101 determines that the number of 1-byte timers set in the B register is “0” (if S958 is YES), the main CPU 101 performs an electromagnetic counter control process (S959). ). In this process, an output control process for outputting a signal indicating IN / OUT of medals to the external centralized terminal board 47 is performed. Then, after the processing of S959, the main CPU 101 ends the timer update processing, and shifts the processing to the processing of S909 in the interrupt processing (see FIG. 158).

本実施形態では、上述のようにしてタイマー更新処理が行われる。なお、上述したタイマー更新処理中のS951〜S954の処理(2バイトタイマーの更新処理)は、メインCPU101が、図165のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。   In the present embodiment, the timer update processing is performed as described above. The processing of S951 to S954 during the timer update processing (update processing of the 2-byte timer) is performed by the main CPU 101 sequentially executing each source code defined in the source program of FIG. 165.

その中で、S952の処理(2バイトタイマーの更新処理)は、図165中の「DCPWLD」命令(所定の更新命令)により実行される。なお、「DCPWLD」命令は、メインCPU101専用命令コードである。   Among them, the process of S952 (update process of the 2-byte timer) is executed by the “DCPWLD” command (predetermined update command) in FIG. The “DCPWLD” instruction is an instruction code dedicated to the main CPU 101.

ソースプログラム上において、例えば、ソースコード「DCPWLD (HL),n」が実行されると、HLレジスタで指定されたアドレスから2バイト分のメモリの内容(格納データ)と整数nとが比較され、2バイト分のメモリの内容が整数nより大きい場合には、2バイト分のメモリの内容が1減算され、2バイト分のメモリの内容が整数n以下である場合には、HLレジスタで指定されたアドレスから2バイト分のメモリに整数nが格納される。   When, for example, the source code “DCPWLD (HL), n” is executed on the source program, the contents of the memory (storage data) of 2 bytes from the address specified by the HL register and the integer n are compared, If the contents of the 2-byte memory are larger than the integer n, the content of the 2-byte memory is decremented by 1. If the contents of the 2-byte memory are smaller than the integer n, they are designated by the HL register. The integer n is stored in a 2-byte memory from the address.

それゆえ、図165中のソースコード「DCPWLD (HL),0」では、HLレジスタで指定されたアドレスから2バイト分のメモリの内容(2バイトタイマー数)と整数「0」(下限値)とが比較され、2バイト分のメモリの内容が整数「0」より大きい場合には、2バイト分のメモリの内容が1減算され、2バイト分のメモリの内容が整数「0」以下である場合には、2バイト分のメモリの内容に「0」がセットされる。すなわち、現時点の2バイトタイマー数が「0」より大きい場合には、2バイトタイマーの更新処理が行われ、現時点の2バイトタイマー数が「0」以下であれば、2バイトタイマー数が「0」に保持される。   Therefore, in the source code “DCPWLD (HL), 0” in FIG. 165, the contents of the memory of 2 bytes (the number of 2-byte timers) and the integer “0” (lower limit) from the address specified by the HL register are obtained. Is compared, if the contents of the 2-byte memory is greater than the integer "0", the content of the 2-byte memory is subtracted by 1, and if the contents of the 2-byte memory are less than or equal to the integer "0" Is set to "0" in the contents of the memory for 2 bytes. That is, if the current number of 2-byte timers is larger than “0”, the update processing of the 2-byte timer is performed. If the current number of 2-byte timers is “0” or less, the 2-byte timer number is set to “0”. Is held.

上述のように、本実施形態のタイマー更新処理では、メインCPU101専用命令コードである「DCPWLD」命令により、タイマー数の更新(減算)処理及びタイマー数を「0」に保持する処理の両方を実行することができる。この場合、両処理を別個に実行するための命令コードを設ける必要がなくなる。また、タイマー数が「0」であるか否かを判別するための判断分岐命令コードも省略することができる。それゆえ、本実施形態では、ソースプログラムの容量(メインROM102の使用容量)を低減することができ、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。なお、本実施形態では、2バイトタイマーの更新処理においてのみ「DCPWLD」命令を使用する例を説明したが、本発明はこれに限定されず、1バイトタイマーの更新処理においても「DCPWLD」命令を使用してもよい。   As described above, in the timer update processing of the present embodiment, both the update (subtraction) of the number of timers and the processing of holding the number of timers at “0” are executed by the “DCPWLD” instruction which is an instruction code dedicated to the main CPU 101. can do. In this case, there is no need to provide instruction codes for executing both processes separately. Further, a judgment branch instruction code for judging whether or not the number of timers is “0” can be omitted. Therefore, in the present embodiment, the capacity of the source program (the used capacity of the main ROM 102) can be reduced, the free space in the main ROM 102 can be secured (increased), and the increased free space is utilized. As a result, it is possible to enhance the playability. In the present embodiment, an example has been described in which the “DCPWLD” instruction is used only in the update processing of the 2-byte timer. However, the present invention is not limited to this, and the “DCPWLD” instruction is also used in the update processing of the 1-byte timer. May be used.

[試射試験信号制御処理(規定外)]
次に、図166を参照して、割込処理(図158参照)中のS911で行う試射試験信号制御処理について説明する。なお、図166は、試射試験信号制御処理の手順を示すフローチャートである。
[Testing test signal control processing (unspecified)]
Next, with reference to FIG. 166, a description will be given of the test-shot test signal control process performed in S911 during the interrupt process (see FIG. 158). FIG. 166 is a flowchart showing the procedure of the test shooting test signal control process.

まず、メインCPU101は、メインRAM103のスタックエリアのアドレスを退避させる(S961)。次いで、メインCPU101は、スタックポインタ(SP)に規定外スタックエリアのアドレスをセットする(S962)。次いで、メインCPU101は、全レジスタのデータを退避させる(S963)。   First, the main CPU 101 saves the address of the stack area of the main RAM 103 (S961). Next, the main CPU 101 sets the address of the non-defined stack area in the stack pointer (SP) (S962). Next, the main CPU 101 saves the data of all the registers (S963).

次いで、メインCPU101は、回胴制動信号生成処理を行う(S964)。この処理では、メインCPU101は、第2インターフェースボート等を介して試験機に出力される、各リールの回転制御信号(駆動信号)の生成及び出力処理を行う。なお、回胴制動信号生成処理の詳細については、後述の図167を参照しながら後で説明する。   Next, the main CPU 101 performs a torso braking signal generation process (S964). In this process, the main CPU 101 generates and outputs a rotation control signal (drive signal) for each reel, which is output to the tester via the second interface boat or the like. The details of the torso braking signal generation processing will be described later with reference to FIG. 167 described later.

次いで、メインCPU101は、特賞信号制御処理を行う(S965)。この処理では、メインCPU101は、試験機に出力される、ボーナス(特賞)のON/OFF信号(試験信号)の出力処理を行う。なお、特賞信号制御処理の詳細については、後述の図168を参照しながら後で説明する。   Next, the main CPU 101 performs a special prize signal control process (S965). In this process, the main CPU 101 performs a process of outputting a bonus (special award) ON / OFF signal (test signal) output to the tester. The details of the special prize signal control processing will be described later with reference to FIG. 168 described later.

次いで、メインCPU101は、条件装置信号制御処理を行う(S966)。この処理では、メインCPU101は、条件装置信号制御フラグの状態に対応する制御信号の出力処理を行う。なお、条件装置信号制御処理の詳細については、後述の図169及び図170を参照しながら後で説明する。   Next, the main CPU 101 performs a condition device signal control process (S966). In this process, the main CPU 101 performs a process of outputting a control signal corresponding to the state of the condition device signal control flag. The details of the condition device signal control process will be described later with reference to FIGS. 169 and 170 described later.

次いで、メインCPU101は、S963の処理で退避させた全レジスタのデータの復帰処理を行う(S967)。次いで、メインCPU101は、S961の処理で退避させたスタックエリアのアドレスをスタックポインタ(SP)にセットする(S968)。そして、S968の処理後、メインCPU101は、試射試験信号制御処理を終了し、処理を割込処理(図158参照)中のS912の処理に移す。   Next, the main CPU 101 performs a process of restoring the data of all registers saved in the process of S963 (S967). Next, the main CPU 101 sets the address of the stack area saved in the process of S961 in the stack pointer (SP) (S968). Then, after the processing of S968, the main CPU 101 ends the test shooting test signal control processing, and shifts the processing to the processing of S912 in the interrupt processing (see FIG. 158).

[回胴制動信号生成処理]
次に、図167を参照して、試射試験信号制御処理(図166参照)中のS964で行う回胴制動信号生成処理について説明する。なお、図167は、回胴制動信号生成処理の手順を示すフローチャートである。
[Circuit braking signal generation processing]
Next, with reference to FIG. 167, a description will be given of the turning drum braking signal generation processing performed in S964 in the trial shooting test signal control processing (see FIG. 166). FIG. 167 is a flowchart illustrating the procedure of the turning drum braking signal generation processing.

まず、メインCPU101は、規定外作業領域に回胴制御データ格納領域(不図示)をセットする(S971)。次いで、メインCPU101は、リール数に「3」をセットし、回胴制御信号及びその生成状態(1バイトデータ)をクリアする(S972)。   First, the main CPU 101 sets a rotation control data storage area (not shown) in the non-defined work area (S971). Next, the main CPU 101 sets the number of reels to “3”, and clears the spinneret control signal and its generation state (1 byte data) (S972).

次いで、メインCPU101は、回胴制御データが「停止中未満」のデータであるか否かを判別する(S973)。なお、ここでいう「停止中未満」の回胴制御データとは、リールを停止するための回胴制御データ以外の回胴制御データ、すなわち、リールを回転駆動するための回胴制御データ(加速準備、加速中、定速待ち、定速中及び停止開始位置待ちのいずれかの状態)のことである。   Next, the main CPU 101 determines whether or not the rotation control data is data of “less than stopped” (S973). Here, the rotation control data of “less than stop” is the rotation control data other than the rotation control data for stopping the reel, that is, the rotation control data (rotation control data for rotating the reel). Preparation, accelerating, waiting at constant speed, waiting at constant speed, and waiting for stop start position).

S973において、メインCPU101が、回胴制御データが「停止中未満」のデータであると判別したとき(S973がYES判定の場合)、メインCPU101は、後述のS975の処理を行う。一方、S973において、メインCPU101が、回胴制御データが「停止中未満」のデータでないと判別したとき(S973がNO判定の場合)、メインCPU101は、回胴制御データが「静定ホールド制御終了」のデータであるか否かを判別する(S974)。なお、ここでいう「静定ホールド制御終了」の回胴制御データとは、リールの全相全停止状態を示す回胴制御データのことである。   In S973, when the main CPU 101 determines that the spine control data is data of “less than stopped” (if S973 is YES), the main CPU 101 performs the process of S975 described later. On the other hand, in S973, when the main CPU 101 determines that the turning body control data is not data of “less than stopped” (NO in S973), the main CPU 101 determines that the turning body control data is “Static hold control end”. Is determined (S974). Here, the turning control data of “end of static set hold control” is turning control data indicating a state in which all phases of the reel are completely stopped.

S974において、メインCPU101が、回胴制御データが「静定ホールド制御終了」のデータであると判別したとき(S974がYES判定の場合)、メインCPU101は、後述のS976の処理を行う。一方、S974において、メインCPU101が、回胴制御データが「静定ホールド制御終了」のデータでないと判別したとき(S974がNO判定の場合)、又は、S973がYES判定の場合、メインCPU101は、回胴制御信号の生成状態(1バイトデータ)のビット3をオン状態(「1」)にする(S975)。   In S974, when the main CPU 101 determines that the torso control data is the data of "end of static set hold control" (if S974 is YES), the main CPU 101 performs the process of S976 described later. On the other hand, in S974, when the main CPU 101 determines that the turning body control data is not the data of “end of static set hold control” (if S974 is NO), or if S973 is YES, the main CPU 101 The bit 3 of the generation state (1 byte data) of the turning body control signal is turned on ("1") (S975).

S975の処理後又はS974がNO判定の場合、メインCPU101は、生成状態の各ビットのデータを1ビット分、右(ビット7からビット0に向かう方向)にシフトする(S976)。次いで、メインCPU101は、回胴制御データ格納領域のアドレスを次の制御対象のリールのアドレスに更新する(S977)。   After the process in S975 or in the case of NO in S974, the main CPU 101 shifts the data of each bit in the generated state by one bit to the right (in the direction from bit 7 to bit 0) (S976). Next, the main CPU 101 updates the address of the rotation control data storage area to the address of the next reel to be controlled (S977).

次いで、メインCPU101は、リール数を1減算する(S978)。次いで、メインCPU101は、リール数が「0」であるか否かを判別する(S979)。   Next, the main CPU 101 subtracts one from the number of reels (S978). Next, the main CPU 101 determines whether or not the number of reels is “0” (S979).

S979において、メインCPU101が、リール数が「0」でないと判別したとき(S979がNO判定の場合)、メインCPU101は、処理をS973の処理に戻し、S973以降の処理を繰り返す。   In S979, when the main CPU 101 determines that the number of reels is not “0” (NO in S979), the main CPU 101 returns the process to the process of S973, and repeats the processes from S973.

一方、S979において、メインCPU101が、リール数が「0」であると判別したとき(S979がYES判定の場合)、メインCPU101は、生成状態のデータを回胴制動信号出力ポートを介して試験機用第1インターフェースボード301(図7参照)へ出力する(S980)。そして、S980の処理後、メインCPU101は、回胴制動信号生成処理を終了し、処理を試射試験信号制御処理(図166参照)中のS965の処理に移す。   On the other hand, in S979, when the main CPU 101 determines that the number of reels is “0” (if S979 is YES), the main CPU 101 transmits the data in the generated state to the testing machine via the spine brake signal output port. To the first interface board 301 for use (see FIG. 7) (S980). Then, after the processing of S980, the main CPU 101 ends the torso braking signal generation processing, and shifts the processing to the processing of S965 in the test shot test signal control processing (see FIG. 166).

[特賞信号制御処理]
次に、図168を参照して、試射試験信号制御処理(図166参照)中のS965で行う特賞信号制御処理について説明する。なお、図168は、特賞信号制御処理の手順を示すフローチャートである。
[Grand prize signal control processing]
Next, with reference to FIG. 168, a description will be given of the special prize signal control processing performed in S965 in the trial test signal control processing (see FIG. 166). FIG. 168 is a flowchart showing the procedure of the special prize signal control process.

まず、メインCPU101は、遊技状態フラグ格納領域(図32参照)を参照して、遊技状態フラグを取得する(S991)。次いで、メインCPU101は、遊技状態がRB遊技状態であるか否かを判別する(S992)。   First, the main CPU 101 acquires a game state flag with reference to the game state flag storage area (see FIG. 32) (S991). Next, the main CPU 101 determines whether or not the gaming state is the RB gaming state (S992).

S992において、メインCPU101が、遊技状態がRB遊技状態であると判別したとき(S992がYES判定の場合)、メインCPU101は、試験信号用のRB中信号ポートからON信号を試験機用第1インターフェースボード301(図7参照)へ出力する(S993)。一方、S992において、メインCPU101が、遊技状態がRB遊技状態でないと判別したとき(S992がNO判定の場合)、メインCPU101は、試験信号用のRB中信号ポートからOFF信号を試験機用第1インターフェースボード301(図7参照)へ出力する(S994)。   In S992, when the main CPU 101 determines that the gaming state is the RB gaming state (if S992 is YES), the main CPU 101 sends the ON signal from the RB signal port for the test signal to the first interface for the tester. The data is output to the board 301 (see FIG. 7) (S993). On the other hand, in S992, when the main CPU 101 determines that the gaming state is not the RB gaming state (if S992 is NO), the main CPU 101 outputs the OFF signal from the RB signal port for the test signal to the first tester. The data is output to the interface board 301 (see FIG. 7) (S994).

S993又はS994の処理後、メインCPU101は、遊技状態フラグ格納領域(図32参照)を参照して、遊技状態がBB遊技状態であるか否かを判別する(S995)。   After the processing in S993 or S994, the main CPU 101 determines whether the gaming state is the BB gaming state with reference to the gaming state flag storage area (see FIG. 32) (S995).

S995において、メインCPU101が、遊技状態がBB遊技状態であると判別したとき(S995がYES判定の場合)、メインCPU101は、試験信号用のBB中信号ポートからON信号を試験機用第1インターフェースボード301(図7参照)へ出力する(S996)。一方、S995において、メインCPU101が、遊技状態がBB遊技状態でないと判別したとき(S995がNO判定の場合)、メインCPU101は、試験信号用のBB中信号ポートからOFF信号を試験機用第1インターフェースボード301(図7参照)へ出力する(S997)。   In S995, when the main CPU 101 determines that the gaming state is the BB gaming state (if S995 is YES), the main CPU 101 sends the ON signal from the BB signal port for the test signal to the first interface for the tester. The data is output to the board 301 (see FIG. 7) (S996). On the other hand, in S995, when the main CPU 101 determines that the gaming state is not the BB gaming state (if S995 is NO), the main CPU 101 outputs an OFF signal from the BB signal port for the test signal to the first testing machine. The data is output to the interface board 301 (see FIG. 7) (S997).

そして、S996又はS997の処理後、メインCPU101は、特賞信号制御処理を終了し、処理を試射試験信号制御処理(図166参照)中のS966の処理に移す。   Then, after the processing of S996 or S997, the main CPU 101 ends the special prize signal control processing, and shifts the processing to the processing of S966 in the trial test signal control processing (see FIG. 166).

[条件装置信号制御処理]
次に、図169及び図170を参照して、試射試験信号制御処理(図166参照)中のS966で行う条件装置信号制御処理について説明する。なお、図169及び図170は、条件装置信号制御処理の手順を示すフローチャートである。
[Conditioner signal control processing]
Next, with reference to FIG. 169 and FIG. 170, the condition device signal control processing performed in S966 in the test firing test signal control processing (see FIG. 166) will be described. 169 and 170 are flowcharts illustrating the procedure of the condition device signal control process.

まず、メインCPU101は、条件装置信号制御フラグが初期状態であるか否かを判別する(S1001)。S1001において、メインCPU101が、条件装置信号制御フラグが初期状態であると判別したとき(S1001がYES判定の場合)、メインCPU101は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理(図166参照)中のS967の処理に移す。   First, the main CPU 101 determines whether or not the condition device signal control flag is in an initial state (S1001). In S1001, when the main CPU 101 determines that the condition device signal control flag is in the initial state (if S1001 is YES), the main CPU 101 ends the condition device signal control process, and executes the test test signal control process. The process proceeds to S967 in (see FIG. 166).

一方、S1001において、メインCPU101が、条件装置信号制御フラグが初期状態でないと判別したとき(S1001がNO判定の場合)、メインCPU101は、条件装置信号制御フラグが再遊技状態識別信号のオン状態を示すものであるか否かを判別する(S1002)。   On the other hand, when the main CPU 101 determines in S1001 that the condition device signal control flag is not in the initial state (if S1001 is NO), the main CPU 101 sets the condition device signal control flag to the ON state of the re-game state identification signal. It is determined whether or not the information is indicated (S1002).

S1002において、メインCPU101が、条件装置信号制御フラグが再遊技状態識別信号のオン状態を示すものであると判別したとき(S1002がYES判定の場合)、メインCPU101は、条件装置信号制御状態に役物条件装置信号のオン状態をセットする(S1003)。次いで、メインCPU101は、条件装置1〜6信号ポートからRT状態の情報を試験機用第1インターフェースボード301(図7参照)へ出力する(S1004)。そして、S1004の処理後、メインCPU101は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理(図166参照)中のS967の処理に移す。   In S1002, when the main CPU 101 determines that the condition device signal control flag indicates the ON state of the replaying state identification signal (when S1002 is YES), the main CPU 101 plays a role in the condition device signal control state. The ON state of the object condition device signal is set (S1003). Next, the main CPU 101 outputs the information of the RT state from the condition device 1 to 6 signal ports to the first interface board 301 for test machine (see FIG. 7) (S1004). Then, after the processing of S1004, the main CPU 101 ends the condition device signal control processing, and shifts the processing to the processing of S967 in the trial test signal control processing (see FIG. 166).

一方、S1002において、メインCPU101が、条件装置信号制御フラグが再遊技状態識別信号のオン状態を示すものでないと判別したとき(S1002がNO判定の場合)、メインCPU101は、条件装置信号制御フラグが再遊技状態識別信号のオフ状態を示すものであるか否かを判別する(S1005)。   On the other hand, in S1002, when the main CPU 101 determines that the condition device signal control flag does not indicate the ON state of the replaying state identification signal (NO in S1002), the main CPU 101 determines that the condition device signal control flag is not ON. It is determined whether or not the signal indicates the off state of the re-game state identification signal (S1005).

S1005において、メインCPU101が、条件装置信号制御フラグが再遊技状態識別信号のオフ状態を示すものであると判別したとき(S1005がYES判定の場合)、メインCPU101は、条件装置1〜8信号ポートからOFF信号を試験機用第1インターフェースボード301(図7参照)へ出力する(S1006)。そして、S1006の処理後、メインCPU101は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理(図166参照)中のS967の処理に移す。   In S1005, when the main CPU 101 determines that the condition device signal control flag indicates the off state of the replaying state identification signal (if S1005 is YES), the main CPU 101 sets the condition device 1 to 8 signal ports. Output an OFF signal to the first interface board for a tester 301 (see FIG. 7) (S1006). Then, after the processing of S1006, the main CPU 101 ends the condition device signal control processing, and shifts the processing to the processing of S967 in the test shot test signal control processing (see FIG. 166).

一方、S1005において、メインCPU101が、条件装置信号制御フラグが再遊技状態識別信号のオフ状態を示すものでないと判別したとき(S1005がNO判定の場合)、メインCPU101は、条件装置信号制御状態が役物条件装置信号のオン状態であるか否かを判別する(S1007)。   On the other hand, in S1005, when the main CPU 101 determines that the condition device signal control flag does not indicate the off state of the replaying state identification signal (NO in S1005), the main CPU 101 sets the condition device signal control state to “OFF”. It is determined whether or not the accessory condition device signal is on (S1007).

S1007において、メインCPU101が、条件装置信号制御状態が役物条件装置信号のオン状態であると判別したとき(S1007がYES判定の場合)、メインCPU101は、条件装置1〜8信号ポートから特賞当籤番号の情報を試験機用第1インターフェースボード301(図7参照)へ出力し、この際、条件装置8信号ポートからON信号を試験機用第1インターフェースボード301(図7参照)へ出力する(S1008)。次いで、メインCPU101は、条件装置信号出力待ちタイマーに所定の待ち時間(本実施形態では、24.58ms)をセットする(S1009)。次いで、メインCPU101は、条件装置信号制御状態に条件装置信号出力待ちの状態をセットする(S1010)。そして、S1010の処理後、メインCPU101は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理(図166参照)中のS967の処理に移す。   In S1007, when the main CPU 101 determines that the condition device signal control state is the ON state of the accessory condition device signal (YES in S1007), the main CPU 101 receives a special prize from the condition device 1 to 8 signal ports. The number information is output to the first interface board 301 for test equipment (see FIG. 7), and at this time, an ON signal is output from the signal port of the conditioner 8 to the first interface board 301 for test equipment (see FIG. 7) ( S1008). Next, the main CPU 101 sets a predetermined waiting time (24.58 ms in the present embodiment) in a condition device signal output waiting timer (S1009). Next, the main CPU 101 sets a condition device signal output wait state to the condition device signal control state (S1010). Then, after the processing in S1010, the main CPU 101 ends the condition device signal control processing, and shifts the processing to the processing in S967 in the trial test signal control processing (see FIG. 166).

一方、S1007において、メインCPU101が、条件装置信号制御状態が役物条件装置信号のオン状態でないと判別したとき(S1007がNO判定の場合)、メインCPU101は、条件装置信号制御状態が条件装置信号出力待ちの状態であるか否かを判別する(S1011)。   On the other hand, in S1007, when the main CPU 101 determines that the condition device signal control state is not the ON state of the accessory condition device signal (NO in S1007), the main CPU 101 sets the condition device signal control state to the condition device signal. It is determined whether it is in the output waiting state (S1011).

S1011において、メインCPU101が、条件装置信号制御状態が条件装置信号出力待ちの状態であると判別したとき(S1011がYES判定の場合)、メインCPU101は、条件装置信号出力待ちタイマーの値が「0」であるか否かを判別する(S1012)。   In S1011, when the main CPU 101 determines that the condition device signal control state is the condition device signal output waiting state (if S1011 is YES), the main CPU 101 sets the value of the condition device signal output wait timer to “0”. Is determined (S1012).

S1012において、メインCPU101が、条件装置信号出力待ちタイマーの値が「0」でないと判別したとき(S1012がNO判定の場合)、メインCPU101は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理(図166参照)中のS967の処理に移す。一方、S1012において、メインCPU101が、条件装置信号出力待ちタイマーの値が「0」であると判別したとき(S1012がYES判定の場合)、メインCPU101は、条件装置信号制御状態に小役条件装置信号のオン状態又は条件装置信号のオフ状態をセットする(S1013)。そして、S1013の処理後、メインCPU101は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理(図166参照)中のS967の処理に移す。   In S1012, when the main CPU 101 determines that the value of the condition device signal output waiting timer is not “0” (if S1012 is NO), the main CPU 101 ends the condition device signal control process, and executes the test shot test. The process proceeds to S967 in the signal control process (see FIG. 166). On the other hand, in S1012, when the main CPU 101 determines that the value of the condition device signal output waiting timer is “0” (if S1012 is YES), the main CPU 101 sets the condition device signal control state to the small combination condition device. The on state of the signal or the off state of the condition device signal is set (S1013). Then, after the processing in S1013, the main CPU 101 ends the condition device signal control processing, and shifts the processing to the processing in S967 in the trial test signal control processing (see FIG. 166).

ここで再度、S1011の処理に戻って、S1011において、メインCPU101が、条件装置信号制御状態が条件装置信号出力待ちの状態でないと判別したとき(S1011がNO判定の場合)、メインCPU101は、条件装置信号制御状態が小役条件装置信号のオン状態であるか否かを判別する(S1014)。   Here, returning to the process of S1011 again, when the main CPU 101 determines in S1011 that the condition device signal control state is not the condition device signal output waiting state (in the case of NO determination in S1011), the main CPU 101 It is determined whether the device signal control state is the ON state of the small combination condition device signal (S1014).

S1014において、メインCPU101が、条件装置信号制御状態が小役条件装置信号のオン状態であると判別したとき(S1014がYES判定の場合)、メインCPU101は、条件装置1〜8信号ポートから小役当籤番号の情報を試験機用第1インターフェースボード301(図7参照)へ出力し、この際、条件装置7信号ポートからON信号を試験機用第1インターフェースボード301(図7参照)へ出力する(S1015)。次いで、条件装置信号出力待ちタイマーに所定の待ち時間(本実施形態では、24.58ms)をセットする(S1016)。次いで、メインCPU101は、条件装置信号制御状態に条件装置信号出力待ちの状態をセットする(S1017)。そして、S1017の処理後、メインCPU101は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理(図166参照)中のS967の処理に移す。   In S1014, when the main CPU 101 determines that the condition device signal control state is the ON state of the small combination condition device signal (YES in S1014), the main CPU 101 transmits the small combination signal from the condition device 1 to 8 signal ports. The information of the winning number is output to the first interface board 301 for the testing machine (see FIG. 7), and at this time, an ON signal is output from the signal port of the conditioner 7 to the first interface board 301 for the testing machine (see FIG. 7). (S1015). Next, a predetermined waiting time (24.58 ms in this embodiment) is set in the condition device signal output waiting timer (S1016). Next, the main CPU 101 sets a condition device signal output wait state to the condition device signal control state (S1017). Then, after the processing of S1017, the main CPU 101 ends the condition device signal control processing, and shifts the processing to the processing of S967 in the test shot test signal control processing (see FIG. 166).

一方、S1014において、メインCPU101が、条件装置信号制御状態が小役条件装置信号のオン状態でないと判別したとき(S1014がNO判定の場合)、メインCPU101は、条件装置1〜8信号ポートからOFF信号を試験機用第1インターフェースボード301(図7参照)へ出力する(S1018)。そして、S1018の処理後、メインCPU101は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理(図166参照)中のS967の処理に移す。   On the other hand, in S1014, when the main CPU 101 determines that the condition device signal control state is not the ON state of the small combination condition device signal (NO in S1014), the main CPU 101 turns OFF the condition device 1 to 8 signal ports. The signal is output to the tester first interface board 301 (see FIG. 7) (S1018). Then, after the processing of S1018, the main CPU 101 ends the condition device signal control processing, and shifts the processing to the processing of S967 in the test shot test signal control processing (see FIG. 166).

<副制御回路の動作説明>
次に、図171〜図173を参照して、副制御回路200のサブCPU201が、プログラムを用いて実行する各種処理の内容について説明する。
<Description of operation of sub-control circuit>
Next, the contents of various processes executed by the sub CPU 201 of the sub control circuit 200 using a program will be described with reference to FIGS.

[サブ側ナビ制御処理]
最初に、図171を参照して、サブ側ナビ制御処理について説明する。なお、図171は、サブ側ナビ制御処理の手順を示すフローチャートである。
[Sub side navigation control processing]
First, the sub navigation control process will be described with reference to FIG. FIG. 171 is a flowchart illustrating the procedure of the sub navigation control process.

まず、サブCPU201は、ナビデータを取得したか否かを判定する(S1101)。サブCPU201は、主制御基板71から受信したスタートコマンドデータの中から主制御基板71で決定されたナビデータを取得する。それゆえ、S1101の処理では、サブCPU201は、受信したスタートコマンドデータの中にナビデータが含まれていたか否かを判定する。   First, the sub CPU 201 determines whether or not navigation data has been acquired (S1101). The sub CPU 201 acquires the navigation data determined by the main control board 71 from the start command data received from the main control board 71. Therefore, in the process of S1101, the sub CPU 201 determines whether or not the received start command data includes navigation data.

S1101において、サブCPU201が、ナビデータを取得したと判別したとき(S1101がYES判定の場合)、サブCPU201は、ナビデータに応じたサブ側ナビデータをセットする(S1102)。例えば、サブCPU201がナビデータ「4」を取得した場合、図63に示すように、サブ側ナビデータとして押し順「左、中、右」を報知するためのナビデータが、この処理でセットされる。この結果、メイン側及びサブ側の双方において停止操作の内容を報知することができる。そして、S1102の処理後、サブCPU201は、サブ側ナビ制御処理を終了する。   In S1101, when the sub CPU 201 determines that the navigation data has been acquired (YES in S1101), the sub CPU 201 sets the sub navigation data according to the navigation data (S1102). For example, when the sub CPU 201 acquires the navigation data “4”, as shown in FIG. 63, the navigation data for notifying the pressing order “left, middle, right” as the sub navigation data is set in this processing. You. As a result, the content of the stop operation can be notified on both the main side and the sub side. After the processing in S1102, the sub CPU 201 ends the sub navigation control processing.

一方、S1101において、サブCPU201が、ナビデータを取得していないと判別したとき(S1101がNO判定の場合)、サブCPU201は、ナビ(停止操作の報知)の必要があるか否かを判定する(S1103)。本実施形態では、サブCPU201は、例えば、主制御基板71においてフラグ変換抽籤が行われた場合や、主制御基板71において所定の役が内部当籤役として決定された場合に、ナビの必要があると判定する。なお、フラグ変換抽籤の結果や、内部当籤役の種別は、スタートコマンドデータに含まれている。それゆえ、S1103の処理では、サブCPU201は、スタートコマンドデータに含まれるこれらの各種情報に基づいて、ナビの必要があるか否かを判定する。   On the other hand, in S1101, when the sub CPU 201 determines that the navigation data has not been acquired (NO in S1101), the sub CPU 201 determines whether or not the navigation (notification of the stop operation) is necessary. (S1103). In the present embodiment, the sub CPU 201 needs to navigate, for example, when a flag conversion lottery is performed on the main control board 71 or when a predetermined combination is determined as an internal winning combination on the main control board 71. Is determined. The result of the flag conversion lottery and the type of the internal winning combination are included in the start command data. Therefore, in the processing of S1103, the sub CPU 201 determines whether or not the navigation is necessary based on these various information included in the start command data.

S1103において、サブCPU201が、ナビの必要がないと判別したとき(S1103がNO判定の場合)、サブCPU201は、サブ側ナビ制御処理を終了する。   In step S1103, when the sub CPU 201 determines that the navigation is not necessary (NO in step S1103), the sub CPU 201 ends the sub navigation control process.

一方、S1103において、サブCPU201が、ナビの必要があると判別したとき(S1103がYES判定の場合)、サブCPU201は、各種抽籤結果に応じたサブ側ナビデータをセットする(S1104)。例えば、内部当籤役「F_確チリリプ」が決定され、かつ、フラグ変換抽籤に当籤している場合、サブCPU201は、この処理において、略称「3連チリリプ」に係る図柄組合せを表示するためのナビデータ(例えば、順押しでチリ図柄を狙わせるナビデータ)をセットする。また、例えば、内部当籤役「F_確チリリプ」が決定され、かつ、フラグ変換抽籤に非当籤であった場合、サブCPU201は、この処理において、略称「リプレイ」に係る図柄組合せを表示するためのナビデータ(例えば、順押し以外の押し順を示すナビデータ)をセットする。これらの処理により、メイン側で停止操作の内容を報知しない場合であっても、サブ側単独で停止操作の内容を報知することができる。そして、S1104の処理後、サブCPU201は、サブ側ナビ制御処理を終了する。   On the other hand, in S1103, when the sub CPU 201 determines that the navigation is necessary (YES in S1103), the sub CPU 201 sets the sub side navigation data according to various lottery results (S1104). For example, when the internal winning combination “F_Sure Chill Lip” has been determined and the flag conversion lottery has been won, the sub CPU 201 in this process uses the navigation for displaying the symbol combination related to the abbreviation “Triple Chill Lip”. Set data (for example, navigation data for aiming at Chilean symbols by pushing in order). In addition, for example, when the internal winning combination “F_Circumstances” is determined and the flag conversion lottery is not won, the sub CPU 201 in this processing displays the symbol combination related to the abbreviation “Replay”. The navigation data (for example, navigation data indicating a pressing order other than the forward pressing) is set. By these processes, even when the main side does not report the details of the stop operation, the sub side can report the details of the stop operation alone. Then, after the processing of S1104, the sub CPU 201 ends the sub navigation control processing.

[遊技者登録処理]
次に、図172を参照して、遊技者登録処理について説明する。なお、図172は、遊技者登録処理の手順を示すフローチャートである。
[Player registration process]
Next, the player registration processing will be described with reference to FIG. FIG. 172 is a flowchart showing the procedure of the player registration process.

まず、サブCPU201は、登録操作を受け付けたか否かを判別する(S1111)。例えば、サブ表示装置18のメニュー画面222(図5B参照)において登録ボタン222bの操作を受け付け、その場合に表示される登録画面(不図示)において所定の操作を受け付けると、サブCPU201は、登録操作を受け付けたと判定する。   First, the sub CPU 201 determines whether a registration operation has been received (S1111). For example, when an operation of the registration button 222b is received on the menu screen 222 (see FIG. 5B) of the sub display device 18 and a predetermined operation is received on a registration screen (not shown) displayed in that case, the sub CPU 201 starts the registration operation. Is determined to be accepted.

S1111において、サブCPU201が、登録操作を受け付けたと判別したとき(S1111がYES判定の場合)、サブCPU201は、遊技者登録状態をセットする(S1112)。なお、遊技者登録状態がセットされている状況では、サブCPU201は、サブ表示装置18に遊技情報画面223,224,225(図5C〜5E参照)が表示可能となるようにサブ表示装置18の表示画面を制御する。そして、S1112の処理後、サブCPU201は、遊技者登録処理を終了する。   When the sub CPU 201 determines in S1111 that the registration operation has been received (YES in S1111), the sub CPU 201 sets a player registration state (S1112). In the situation where the player registration state is set, the sub CPU 201 controls the sub display device 18 so that the game information screens 223, 224, and 225 (see FIGS. 5C to 5E) can be displayed on the sub display device 18. Control the display screen. Then, after the processing of S1112, the sub CPU 201 ends the player registration processing.

一方、S1111において、サブCPU201が、登録操作を受け付けていないと判別したとき(S1111がNO判定の場合)、サブCPU201は、登録削除操作を受け付けたか否かを判別する(S1113)。例えば、サブ表示装置18の登録画面において特定の操作を受け付けると、サブCPU201は、登録削除操作を受け付けたと判定する。   On the other hand, when the sub CPU 201 determines in S1111 that the registration operation has not been received (NO in S1111), the sub CPU 201 determines whether or not the registration deletion operation has been received (S1113). For example, when a specific operation is received on the registration screen of the sub display device 18, the sub CPU 201 determines that a registration deletion operation has been received.

S1113において、サブCPU201が、登録削除操作を受け付けていないと判別したとき(S1113がNO判定の場合)、サブCPU201は、遊技者登録処理を終了する。   In S1113, when the sub CPU 201 determines that the registration deletion operation has not been received (NO in S1113), the sub CPU 201 ends the player registration process.

一方、S1113において、サブCPU201が、登録削除操作を受け付けたと判別したとき(S1113がYES判定の場合)、サブCPU201は、遊技者登録状態をクリアする(S1114)。なお、遊技者登録状態がクリアされている状況では、サブCPU201は、サブ表示装置18に遊技情報画面223,224,225(図5C〜5E参照)が表示不可能となるようにサブ表示装置18の表示画面を制御する。そして、S1114の処理後、サブCPU201は、遊技者登録処理を終了する。   On the other hand, in S1113, when the sub CPU 201 determines that the registration deletion operation has been received (YES in S1113), the sub CPU 201 clears the player registration state (S1114). In the situation where the player registration state is cleared, the sub CPU 201 sets the sub display device 18 so that the game information screens 223, 224, and 225 (see FIGS. 5C to 5E) cannot be displayed on the sub display device 18. To control the display screen. Then, after the processing of S1114, the sub CPU 201 ends the player registration processing.

[履歴管理処理]
次に、図173を参照して、履歴管理処理について説明する。なお、図173は、履歴管理処理の手順を示すフローチャートである。
[History management processing]
Next, the history management process will be described with reference to FIG. FIG. 173 is a flowchart illustrating the procedure of the history management process.

まず、サブCPU201は、主制御基板71から受信した各種コマンドデータから遊技結果を取得する(S1121)。例えば、サブCPU201は、この処理において、スタートコマンドデータから内部当籤役として決定された役の種類を把握することができる。また、例えば、サブCPU201は、この処理において、入賞作動コマンドデータから表示された図柄組合せ(すなわち、内部当籤役として決定された役の入賞の有無)を把握することができる。さらに、例えば、サブCPU201は、この処理において、スタートコマンドデータなどから現在の遊技状態や遊技状態の移行状況を把握することができる。   First, the sub CPU 201 acquires a game result from various command data received from the main control board 71 (S1121). For example, in this processing, the sub CPU 201 can grasp the type of the combination determined as the internal winning combination from the start command data. Also, for example, in this process, the sub CPU 201 can grasp the symbol combination displayed from the winning operation command data (that is, whether or not the winning combination determined as the internal winning combination has won). Further, for example, in this process, the sub CPU 201 can grasp the current gaming state and the transition state of the gaming state from the start command data and the like.

次いで、サブCPU201は、取得した遊技結果に基づいて、遊技履歴の更新処理を行う(S1122)。この処理により、サブCPU201は、各種コマンドデータから取得した遊技結果に基づいて、例えば、ボーナス回数、ART回数、ゲーム数(遊技回数)、CZ回数、CZ成功回数、それぞれの役の当籤回数及び当籤確率などの様々な遊技履歴を管理することができる。そして、S1122の処理後、サブCPU201は、履歴管理処理を終了する。   Next, the sub CPU 201 performs a game history update process based on the acquired game result (S1122). By this processing, the sub CPU 201, for example, based on the game results acquired from the various command data, for example, the number of bonuses, the number of ARTs, the number of games (the number of games), the number of CZs, the number of CZ successes, the number of winning combinations, and the number of winnings Various game histories such as probabilities can be managed. Then, after the processing of S1122, the sub CPU 201 ends the history management processing.

<各種効果>
本実施形態のパチスロ1では、その遊技性において、次のような各種効果が得られる。
<Various effects>
In the pachislo 1 of the present embodiment, the following various effects can be obtained in the gaming property.

[CT中の継続期間の管理]
本実施形態のパチスロ1では、通常ARTの継続期間を延長可能な上乗せチャンスゾーンとしてCTを設け、このCT中の内部当籤役(サブフラグ)に基づいてARTゲーム数の上乗せを行う。なお、CTでは、1セット8回の遊技が行われるが、CT中にARTゲーム数の上乗せを行うことができた場合には遊技回数の減算を行わずに、上乗せできない場合に限り遊技回数を減算する。それゆえ、遊技者にとってみれば、CTがいつまで続くか分からず、また、上乗せが行われている限りCTが終了することがないため、CT中の遊技の興趣を高めることができる。
[Management of duration during CT]
In the pachislot 1 of the present embodiment, a CT is provided as an additional chance zone in which the duration of the normal ART can be extended, and the number of ART games is increased based on the internal winning combination (sub-flag) during the CT. In the CT, eight games are played per set. However, if the number of ART games can be increased during the CT, the number of games is not reduced. Subtract. Therefore, from the viewpoint of the player, it is not known how long the CT will last, and the CT will not be terminated as long as the addition is performed, so that the interest in the game during the CT can be enhanced.

また、本実施形態において、CT中にサブフラグEX「3連チリリプ」に当籤(サブフラグ変換抽籤に当籤)して上乗せが行われた場合には、1セット8回のCT遊技も再セット(ストック)される。この場合、例えば、CTの遊技期間が終了直前になっても、サブフラグEX「3連チリリプ」当籤時には、上乗せが行われ、CTが初めから再開されることになるので、CT中の遊技に対して強い関心を抱くことになり、退屈することなく遊技を継続できるとともに、CT中の遊技の興趣を高めることができる。   Further, in the present embodiment, when the sub flag EX “triple lip lip” is won during CT (sub-flag conversion lottery) and added, the CT game of one set eight times is also reset (stock). Is done. In this case, for example, even if the game period of CT is just before the end, when the sub-flag EX “triple chili lip” is won, an addition is performed and the CT is restarted from the beginning. It is possible to continue the game without getting bored and to enhance the interest of the game during CT.

また、サブフラグEX「3連チリリプ」当籤時の上乗せは、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が内部当籤役として決定され、かつ、フラグ変換抽籤に当籤した場合に限り行われる。それゆえ、遊技者に対して過大な利益を与えてしまうことを防止することができ、遊技者と遊技店との間の利益のバランスをとることができる。なお、上記実施形態では、CT中に、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が決定された際にはフラグ変換抽籤に必ず当籤する例(図54参照)を説明したが、本発明はこれに限定されず、フラグ変換抽籤の当籤確率は、遊技者及び遊技店間の利益のバランスに応じて適宜設定することができる。   In addition, the addition at the time of winning the sub-flag EX “Three consecutive Chili lip” is performed only when the internal winning combination “F_Sure Chili lip” or “F_1 positive Chili lip” is determined as the internal winning combination and the flag conversion lottery is won. . Therefore, it is possible to prevent the player from giving excessive profit, and to balance the profit between the player and the game store. In the above-described embodiment, an example has been described in which the flag conversion lottery is always won when the internal winning combination “F_Probable Chililip” or “F_1 Probable Chililip” is determined during CT (see FIG. 54). The present invention is not limited to this, and the winning probability of the flag conversion lottery can be set as appropriate according to the balance of the profit between the player and the game store.

[CT中の「3連チリリプ」当籤時の上乗せゲーム数]
上記実施形態のパチスロ1では、CT中にサブフラグ「3連チリリプ」に当籤し、該サブフラグ「3連チリリプ」に基づく上乗せが行われた回数が所定回数を超えると、1回の上乗せ抽籤あたりに当籤するARTの上乗せゲーム数が増加する(図55参照)。また、上述のように、ARTゲーム数の上乗せが行われている限り、CTは終了することなく、また、サブフラグEX「3連チリリプ」に当籤するとCTの再セットが行われる。それゆえ、遊技者からすると、CTが継続するほど1回(1ゲーム)当りの上乗せ量が増えることについての期待を持つことができ、CT中の興趣が向上する。さらに、1回(1ゲーム)当りの上乗せ量を増やす契機となる回数は、CTの1セット分の基本遊技回数(8回)よりも多い回数(9回以上)であるため、遊技者に対して過大な利益を与えてしまうことを防止でき、遊技者及び遊技店間の利益のバランスをとる(良好に保つ)ことができる。
[Number of additional games at the time of winning "triple chili lip" during CT]
In the pachislot 1 of the above-described embodiment, the sub-flag “Triple Chili Lip” is won during the CT, and if the number of additional times based on the sub-flag “Triple Chili Lip” exceeds a predetermined number, one additional lottery is performed. The number of additional games to be won is increased (see FIG. 55). Further, as described above, as long as the number of ART games is added, the CT is not terminated, and the CT is reset when the sub-flag EX “Three consecutive chips” is won. Therefore, the player can expect that the additional amount per game (one game) increases as the CT continues, and the interest during the CT improves. Further, since the number of times that the additional amount per game (one game) is increased is more than the number of basic games (8 times) for one set of CT (9 or more times), It is possible to prevent giving excessive profits, and to balance (maintain good) profits between the player and the game store.

[メイン側で行うボーナス報知]
上記実施形態のパチスロ1では、情報表示器6の指示モニタ(不図示)に、ボーナス役(BB役)に係る図柄組合せを表示させるための停止操作の情報に一義的に対応付けた数値「10」(又は「11」)を表示することにより、メイン側でボーナス報知を行う(図63参照)。しかしながら、通常、パチスロでは、有効ライン上に引き込む(停止表示する)図柄の優先順位が定められており、ボーナス役とその他の役とが重複して内部当籤役として決定されている場合、優先順位により、ボーナス役に係る図柄組合せを引き込めることもあれば、引き込めないこともある。
[Bonus notification performed on the main side]
In the pachislo 1 of the above embodiment, the numerical value “10” uniquely associated with the information of the stop operation for displaying the symbol combination related to the bonus combination (BB combination) on the instruction monitor (not shown) of the information display 6. (Or "11"), the bonus is notified on the main side (see FIG. 63). However, usually, in the pachislot, the priority of the symbol drawn (stopped) on the activated line is determined, and when the bonus combination and other combinations are determined as an internal winning combination, the priority is set. Therefore, the symbol combination related to the bonus combination may be withdrawn, or may not be withdrawn.

例えば、本実施形態のパチスロ1において、ボーナス役と、内部当籤役「はずれ」、「F_特殊役1」、「F_特殊役2」及び「F_特殊役3」のいずれかとが重複して決定されている場合には、ボーナス役に係る図柄組合せを引き込むことができるが、ボーナス役と、内部当籤役「はずれ」、「F_特殊役1」、「F_特殊役2」及び「F_特殊役3」以外の役とが重複して決定されている場合には、ボーナス役に係る図柄組合せを引き込むことができない。それゆえ、本実施形態において、ボーナス役と、内部当籤役「はずれ」、「F_特殊役1」、「F_特殊役2」及び「F_特殊役3」のいずれかとが重複して決定されている場合に限り、指示モニタに数値「10」(又は「11」)を表示する。この場合、メイン側のナビ(ボーナス報知)を、ボーナス役を入賞させることのできる適切なタイミングで行うことができる。   For example, in the pachislot 1 of the present embodiment, the bonus combination and any one of the internal winning combination “outside”, “F_special combination 1”, “F_special combination 2” and “F_special combination 3” are determined. In this case, the symbol combination relating to the bonus combination can be drawn in. However, the bonus combination and the internal winning combination “outside”, “F_special combination 1”, “F_special combination 2”, and “F_special combination 3” If a combination other than the winning combination is determined, the symbol combination related to the bonus combination cannot be drawn. Therefore, in the present embodiment, the bonus combination and any one of the internal winning combination “outside”, “F_special combination 1”, “F_special combination 2”, and “F_special combination 3” are determined. Only in this case, a numerical value “10” (or “11”) is displayed on the instruction monitor. In this case, navigation on the main side (bonus notification) can be performed at an appropriate timing at which a bonus combination can be won.

また、本実施形態のパチスロ1において、ボーナス役と、内部当籤役「はずれ」、「F_特殊役1」、「F_特殊役2」及び「F_特殊役3」のいずれかとが重複して決定されたとしても、ボーナス役が最初に当籤してから所定回数の遊技が経過するまでは、指示モニタに数値「10」(又は「11」)を表示せず(ナビをせず)、所定回数の遊技が経過したことを条件に、指示モニタに数値「10」(又は「11」)を表示する。   Further, in the pachislot 1 of the present embodiment, the bonus combination and any one of the internal winning combination “outside”, “F_special combination 1”, “F_special combination 2” and “F_special combination 3” are determined. Even if a predetermined number of games have elapsed since the first winning of the bonus combination, the numerical value “10” (or “11”) is not displayed on the instruction monitor (without navigating), and On the condition that the game has elapsed, a numerical value “10” (or “11”) is displayed on the instruction monitor.

なお、例えば、ボーナス役に当籤したことを契機として複数回の遊技にわたり行われる演出(いわゆる連続演出)が行われた場合、この連続演出の最中に、指示モニタに数値「10」(又は「11」)を表示すると、連続演出の意味が薄れてしまい、興趣を損ねてしまう可能性がある。それゆえ、本実施形態のパチスロ1では、所定回数の遊技が経過するまでは、指示モニタによる表示を行わず、所定回数の遊技が経過した後に、指示モニタによる表示を行う。その結果、演出効果を損ねることなく、メイン側でのボーナス報知を行うことができる。   For example, when an effect (so-called continuous effect) that is performed over a plurality of games triggered by the winning of the bonus combination is performed, the numeric value “10” (or “ When 11)) is displayed, the meaning of the continuous production is lost, and there is a possibility that interest may be spoiled. Therefore, in the pachislo 1 of the present embodiment, the display by the instruction monitor is not performed until the predetermined number of games has elapsed, and the display by the instruction monitor is performed after the predetermined number of games has elapsed. As a result, it is possible to notify the bonus on the main side without impairing the effect of the effect.

[メイン側及びサブ側の両方で行う報知とサブ側単独で行う報知]
本実施形態のパチスロ1では、停止操作の態様(押し順)に応じて表示される図柄組合せが異なる役を複数種類設けるとともに(図24参照)、これら複数種類の役には、表示される図柄組合せによって異なる特典が付与される役と、表示される図柄組合せが異なったとしても同一の特典が付与される役とが含まれる。
[Notification performed on both the main and sub sides and notification performed on the sub side alone]
In the pachislo 1 of the present embodiment, a plurality of combinations with different symbol combinations displayed according to the mode of the stop operation (push order) are provided (see FIG. 24). Roles in which different benefits are provided depending on the combination and roles in which the same benefit is provided even when the displayed symbol combinations are different are included.

例えば、略称「ベル」に係る図柄組合せが表示された場合と略称「ベルこぼし目」に係る図柄組合せが表示された場合とでは払い出されるメダルの枚数が異なり、これらの役は、表示される図柄組合せによって異なる特典が付与される役である。また、略称「リプレイ」に係る図柄組合せが表示された場合と略称「RT2移行リプ」に係る図柄組合せが表示された場合とでは再遊技の作動に加えてRT状態の移行が行われるか否かが異なるため、内部当籤役「F_3択ベル_1st」や「F_維持リプ_1st」もまた、表示される図柄組合せによって異なる特典が付与される役である。   For example, the number of medals to be paid out differs between the case where the symbol combination related to the abbreviation "bell" is displayed and the case where the symbol combination related to the abbreviation "bell spilled eyes" is displayed. It is a role in which different benefits are given depending on the combination. In addition, when the symbol combination according to the abbreviation “Replay” is displayed and when the symbol combination according to the abbreviation “RT2 transition lip” is displayed, whether or not the RT state transition is performed in addition to the operation of the replay. Are different, the internal winning combination “F_3 selection bell_1st” and “F_maintenance lip_1st” are also combinations where different privileges are given depending on the displayed symbol combination.

一方、略称「3連チリリプ」に係る図柄組合せが表示された場合と略称「リプレイ」に係る図柄組合せが表示された場合とでは、両者ともに再遊技の作動が行われるだけである。それゆえ、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」は、表示される図柄組合せが異なったとしても同一の特典が付与される役である。なお、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」は、上述のように、フラグ変換抽籤の結果に応じて付与する特典が異なる役であるが、表示される図柄組合せが付与する特典に影響を与える役ではない。   On the other hand, when the symbol combination according to the abbreviation "Triple Chili Lip" is displayed and when the symbol combination according to the abbreviation "Replay" is displayed, only the replay operation is performed. Therefore, the internal winning combination “F_Surely Chilllip” or “F_1Surely Chilllip” is a role to which the same privilege is given even if the displayed symbol combination is different. As described above, the internal winning combination "F_Sure Chill Lip" or "F_1 Chill Chill Lip" is a combination in which the privilege to be given is different depending on the result of the flag conversion lottery, but the privilege to be given by the displayed symbol combination. It is not the role that influences.

本実施形態のパチスロ1では、表示される図柄組合せによって異なる特典が付与される役に対して、メイン側及びサブ側の両方で報知を行うが、表示される図柄組合せが異なったとしても同一の特典が付与される役に対しては、メイン側の指示モニタでは報知を行わずに、サブ側の表示装置11のみで報知を行う。このような報知機能を設けることにより、特典に影響する報知は、特典を管理するメイン側の指示モニタで適切に行いつつ、特典に影響しない報知は、サブ側の表示装置11で多様性のあるナビで行うことができる。   In the pachi-slot 1 of the present embodiment, a combination in which a different privilege is given depending on a displayed symbol combination is notified on both the main side and the sub side, but the same symbol combination is displayed even if the displayed symbol combination is different. The role to which the privilege is given is not notified on the instruction monitor on the main side, but is notified only on the display device 11 on the sub side. By providing such a notification function, the notification affecting the privilege is appropriately performed on the instruction monitor on the main side which manages the privilege, and the notification not affecting the privilege has a variety on the display device 11 on the sub side. It can be done by navigation.

[遊技履歴の表示機能]
本実施形態のパチスロ1では、表示装置11(プロジェクタ機構211及び表示ユニット212)とは別にサブ表示装置18を設け、このサブ表示装置18により遊技者に役立つ様々な情報を表示する。例えば、図5A〜5Eに示すように、概要遊技履歴を表すトップ画面221、パチスロ1に対する様々な操作が可能なメニュー画面222、詳細遊技履歴を表す遊技情報画面223,224,225をサブ表示装置18に表示することができる。
[Game history display function]
In the pachislo 1 of the present embodiment, a sub-display device 18 is provided separately from the display device 11 (the projector mechanism 211 and the display unit 212), and the sub-display device 18 displays various information useful for a player. For example, as shown in FIGS. 5A to 5E, a sub-display device includes a top screen 221 showing an overview game history, a menu screen 222 on which various operations can be performed on the pachislot 1, and game information screens 223, 224 and 225 showing a detailed game history. 18 can be displayed.

また、本実施形態のパチスロ1は、サブ表示装置18を介して、遊技を行う遊技者を登録可能にする機能、及び、登録された遊技者に対して固有のサービスを提供する機能を備える。例えば、本実施形態では、遊技者の登録を受け付けていない場合には、詳細遊技履歴を表す遊技情報画面223,224,225をサブ表示装置18に表示不可能にするが、遊技者の登録を受け付けている場合には、詳細遊技履歴を表す遊技情報画面223,224,225をサブ表示装置201に表示可能にする。より詳細な遊技履歴を確認できるようにすることは、遊技者の利便性の向上につながるので、本実施形態では、遊技者の登録を受け付けている場合に、利便性を向上させることができる。   Further, the pachislo 1 of the present embodiment has a function of enabling registration of a player playing a game via the sub-display device 18 and a function of providing a unique service to the registered player. For example, in the present embodiment, when the registration of the player is not received, the game information screens 223, 224, and 225 indicating the detailed game history are disabled from being displayed on the sub display device 18, but the registration of the player is not performed. If the game has been accepted, the game information screens 223, 224, and 225 representing the detailed game history can be displayed on the sub display device 201. Since it is possible to check the more detailed game history, it is possible to improve the convenience of the player. Therefore, in the present embodiment, when the registration of the player is received, the convenience can be improved.

また、本実施形態のパチスロ1では、サブ表示装置18は、演出を行う表示装置11とは別体に設けられる。サブ表示装置18は、液晶中継基板87を介して副制御基板72(サブCPU201)により制御される。また、表示装置11を構成する表示ユニット212は、役物中継基板(不図示せ)を介して副制御基板72(サブCPU201)により制御される。それゆえ、本実施形態では、サブ表示装置18を、表示装置11とは別個に制御することができる。具体的には、遊技中(すなわち、表示装置11による演出の実行中)であっても、サブ表示装置18の表示画面を切り替えることができる。それゆえ、遊技中であっても、表示装置11により実行されている演出を邪魔することなく、サブ表示装置18の表示を切り替えることにより、遊技者は様々な情報を取得することができる。   Further, in the pachislo 1 of the present embodiment, the sub-display device 18 is provided separately from the display device 11 that performs an effect. The sub display device 18 is controlled by the sub control board 72 (sub CPU 201) via the liquid crystal relay board 87. The display unit 212 included in the display device 11 is controlled by the sub-control board 72 (sub-CPU 201) via the accessory relay board (not shown). Therefore, in the present embodiment, the sub display device 18 can be controlled separately from the display device 11. Specifically, the display screen of the sub display device 18 can be switched even during the game (that is, during the performance of the effect by the display device 11). Therefore, even during a game, the player can obtain various information by switching the display on the sub-display device 18 without disturbing the effect performed by the display device 11.

また、本実施形態のパチスロ1の表示装置11では、プロジェクタ機構211からの照射光の照射により映像を出現させる複数のスクリーン機構(表示ユニット212)を切り替えることにより、平面状の映像表示を用いた演出、奥行き感(立体感)のある映像表示を用いた演出、及び、湾曲した映像表示を用いた演出を実行する場合、演出効果を著しく高めることができる。しかしながら、このような情報の表示形態は、演出中に遊技履歴などの演出とは関係ない情報を表示することには適さない。それゆえ、本実施形態のパチスロ1では、表示装置11とは別個に設けられたサブ表示装置18に演出とは関係ない情報を表示することができるので、演出効果を損なうことなく、かつ、遊技履歴などの各種情報を適切に表示することができる。   Further, in the display device 11 of the pachislot 1 of the present embodiment, a plurality of screen mechanisms (display units 212) for displaying an image by irradiating the irradiation light from the projector mechanism 211 are used to use a planar image display. When performing an effect using an image display having a sense of depth (three-dimensional effect) and an effect using a curved image display, the effect of the effect can be significantly enhanced. However, such a display mode of information is not suitable for displaying information unrelated to the effect such as a game history during the effect. Therefore, in the pachi-slot 1 of the present embodiment, information irrelevant to the effect can be displayed on the sub-display device 18 provided separately from the display device 11, so that the effect of the effect can be achieved without deteriorating the effect of the game. Various information such as a history can be appropriately displayed.

ところで、一般的なパチスロでは、遊技者側から見て、台座部13の右側にメダル投入口14が設けられ、台座部13の左側にベットボタン15a,15bやスタートレバー16が設けられる。それゆえ、通常、遊技を進行させる際、遊技者は台座部13の右側又は左側(側方)の操作部を操作することになる。   By the way, in a general pachislot, a medal insertion slot 14 is provided on the right side of the pedestal portion 13 when viewed from the player side, and bet buttons 15a and 15b and a start lever 16 are provided on the left side of the pedestal portion 13. Therefore, normally, when the player proceeds with the game, the player operates the operation unit on the right side or the left side (side) of the base 13.

それに対して、本実施形態のパチスロ1では、台座部13から略垂直に立設する面の側方(左側)にサブ表示装置18を設け、このサブ表示装置18の画面上にサブ表示装置18の表示画面を切り替えるためのタッチセンサ19が設けられる。それゆえ、本実施形態では、遊技中に遊技者の手が位置する場所にサブ表示装置18やその表示を制御する入力装置(タッチセンサ19)が設けられることになるので、遊技者の操作性を向上させることができる。特に、本実施形態のように、タッチセンサ19付きのサブ表示装置18を、台座部13の水平面から立設する面に設けた場合には、遊技者は、台座部13に自身の手を置きながら、サブ表示装置18を操作することができる。この場合、遊技者の操作性が向上するだけでなく、操作に伴う遊技者の疲労も軽減することができ、この結果、稼働率の向上も期待することができる。   On the other hand, in the pachislo 1 of the present embodiment, the sub-display device 18 is provided on the side (left side) of the surface that stands substantially perpendicularly from the pedestal portion 13, and the sub-display device 18 A touch sensor 19 for switching the display screen is provided. Therefore, in the present embodiment, the sub display device 18 and the input device (the touch sensor 19) for controlling the display thereof are provided at the place where the player's hand is located during the game, so that the operability of the player is improved. Can be improved. In particular, when the sub-display device 18 with the touch sensor 19 is provided on the surface of the pedestal portion 13 standing from the horizontal plane as in the present embodiment, the player places his or her hand on the pedestal portion 13. The user can operate the sub-display device 18. In this case, not only the operability of the player is improved, but also the fatigue of the player due to the operation can be reduced, and as a result, the operation rate can be expected to be improved.

[規定外ROM領域及び規定外RAM領域]
本実施形態のパチスロ1では、図12Bに示すように、遊技者により実施される遊技の遊技性に直接関与しない各種処理(遊技性に影響を与えない各種処理)に使用される各種プログラム及び各種データ(テーブル)を、メインROM102内において、遊技用ROM領域とは異なるアドレスに配置された規定外ROM領域に格納する。
[Non-defined ROM area and Non-defined RAM area]
In the pachislo 1 of the present embodiment, as shown in FIG. 12B, various programs and various programs used for various processes not directly related to the playability of the game performed by the player (various processes that do not affect the playability) are performed. The data (table) is stored in a non-defined ROM area located at an address different from the gaming ROM area in the main ROM 102.

このようなメインROM102の構成では、従来の規則上では、プログラム等の配置不可とされていたROM領域(規定外ROM領域)に、遊技者が実際に行う遊技そのものに不要なプログラム及びデータを配置することができる。それゆえ、本実施形態では、主制御基板71のメインROM102内において、遊技用ROM領域の容量の圧迫を回避することができるとともに、メインROM102内におけるプログラム及びテーブルの拡張性を高めることができる。   In such a configuration of the main ROM 102, programs and data that are unnecessary for the game itself that the player actually plays are stored in a ROM area (non-defined ROM area) where it is impossible to arrange programs and the like according to conventional rules. can do. Therefore, in the present embodiment, it is possible to avoid the compression of the capacity of the game ROM area in the main ROM 102 of the main control board 71, and to enhance the expandability of the programs and tables in the main ROM 102.

[電源投入(リセット割込)時処理により得られる効果]
本実施形態のパチスロ1の電源投入(リセット割込)時処理では、図64に示すように、電源復帰直後(サムチェック前)に最初の1.1172ms周期の割込処理を行い(S7及びS8)、主制御回路90から副制御回路200に無操作コマンドが送信される。このように電源復帰直後に割込処理を許可することにより、電源復帰後、最短時間で無操作コマンドが送信され、主制御回路90及び副制御回路200間の通信接続を確立することができ、主制御回路90及び副制御回路200間の通信動作を安定化させることができる。
[Effect obtained by processing at power-on (reset interrupt)]
In the power-on (reset interrupt) processing of the pachislot 1 of this embodiment, as shown in FIG. 64, the first 1.1172 ms-period interrupt processing is performed immediately after the power is restored (before the sum check) (S7 and S8). ), A no-operation command is transmitted from the main control circuit 90 to the sub-control circuit 200. By permitting the interrupt processing immediately after the return of the power, the no-operation command is transmitted in the shortest time after the return of the power, and the communication connection between the main control circuit 90 and the sub-control circuit 200 can be established. The communication operation between the main control circuit 90 and the sub control circuit 200 can be stabilized.

また、電源復帰直後に送信される無操作コマンドを構成する通信パラメータ1〜5には、電源復帰時に、それぞれLレジスタ、Hレジスタ、Eレジスタ、Dレジスタ及びCレジスタに格納されているデータがセットされる。それゆえ、本実施形態では、電源復帰直後の割込処理で送信される無操作コマンドのサム値(BCC)を、電源復帰毎に異ならせることができ、ゴト等の不正行為を抑制することができる。   Also, the communication parameters 1 to 5, which constitute the no-operation command transmitted immediately after the power is restored, include the data stored in the L register, the H register, the E register, the D register, and the C register when the power is restored. Is done. Therefore, in the present embodiment, the sum value (BCC) of the no-operation command transmitted in the interrupt processing immediately after the return of the power supply can be made different every time the power supply returns, thereby suppressing illegal acts such as goto. it can.

さらに、電源投入(リセット割込)時処理中のS13の処理において行われる、エラーコード「rr」を情報表示器6内の2桁の7セグLEDに表示する際の制御は、一つの「LDW」命令(所定の読み出し命令)により実行され、2桁の7セグLEDへの7セグコモン出力(選択)データの出力動作と7セグカソード出力データの出力動作とが同時に行われる(図65C参照)。すなわち、本実施形態のパチスロ1では、電源投入(リセット割込)時処理において、2桁の7セグLEDをダイナミック点灯制御する際に、7セグコモン出力(選択)データと、7セグカソード出力データとが同時に出力される。   Further, the control for displaying the error code “rr” on the 2-digit 7-segment LED in the information display unit 6 performed in the process of S13 during the power-on (reset interrupt) process is performed by one “LDW”. Command (predetermined read command), the operation of outputting 7-segment common output (selection) data to the 2-digit 7-segment LED and the operation of outputting 7-segment cathode output data are performed simultaneously (see FIG. 65C). That is, in the pachislo 1 of the present embodiment, in the process of turning on the power (reset interrupt), when the 2-digit 7-segment LED is dynamically turned on, the 7-segment common output (selection) data and the 7-segment cathode output data are converted. Output at the same time.

この場合、ソースプログラム上において、7セグLEDのダイナミック点灯制御に必要な命令コード数を減らすことができる。それゆえ、本実施形態では、ソースプログラムの容量(メインROM102の使用容量)を低減することができ、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   In this case, the number of instruction codes required for the dynamic lighting control of the 7-segment LED on the source program can be reduced. Therefore, in the present embodiment, the capacity of the source program (the used capacity of the main ROM 102) can be reduced, the free space in the main ROM 102 can be secured (increased), and the increased free space is utilized. Therefore, it is possible to enhance the playability.

[遊技復帰処理で得られる効果]
本実施形態のパチスロ1の遊技復帰処理では、図66に示すように、電断発生時の各ポートの入出力状態を電源復帰時に担保するとともに、電断時に回胴回転中の場合には、電源復帰時にリール制御管理情報を取得してリールの再回転開始に必要な処理も行う(S25〜S32参照)。それゆえ、本実施形態では、リール回転中の電断から復帰したときであっても、安定して、リールの再回転制御を行うことが可能となり、遊技者に不快感を与えることが無くなる。
[Effect obtained by game return processing]
In the game return process of the pachi-slot 1 of the present embodiment, as shown in FIG. 66, the input / output state of each port at the time of power failure occurs is secured at the time of power return, and when the turning drum is rotating at the time of power failure, When the power is restored, the reel control management information is acquired, and processing necessary for starting reel re-rotation is also performed (see S25 to S32). Therefore, in the present embodiment, it is possible to stably perform the re-rotation control of the reel even when returning from the power interruption during the rotation of the reel, and the player does not feel uncomfortable.

また、本実施形態のパチスロ1は、上述のように、遊技機用のセキュリティ機能付きマイクロプロセッサ91を備える。そして、このマイクロプロセッサ91には、ソースプログラム上において規定可能な該マイクロプロセッサ91に特有の命令コード(メインCPU101専用命令コード)が各種設けられており、このメインCPU101専用命令コードを各種処理において用いることにより、処理の効率化やプログラム容量の削減などを可能にしている。   As described above, the pachislo 1 of the present embodiment includes the microprocessor 91 with a security function for gaming machines. The microprocessor 91 is provided with various instruction codes (instruction codes dedicated to the main CPU 101) specific to the microprocessor 91, which can be defined on a source program, and uses the instruction codes dedicated to the main CPU 101 in various processes. This makes it possible to increase processing efficiency and reduce program capacity.

例えば、遊技復帰処理では、図67に示すように、ソースプログラム上において、メインCPU101専用命令コードの一つである「LDQ」命令が用いられる。「LDQ」命令は、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行う命令コードであり、上述のように、直値でメインROM102、メインRAM103やメモリーマップI/Oにアクセスすることができる。この場合、アドレス設定に係る命令コードを省略することができ、その分、遊技復帰処理のソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   For example, in the game return process, as shown in FIG. 67, an “LDQ” instruction, which is one of the instruction codes dedicated to the main CPU 101, is used in the source program. The “LDQ” instruction is an instruction code for specifying an address using a Q register (extension register), and as described above, can directly access the main ROM 102, the main RAM 103, and the memory map I / O. In this case, the instruction code related to the address setting can be omitted, and accordingly, the capacity of the source program for the game return processing (the used capacity of the main ROM 102) can be reduced. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[設定変更確認処理で得られる効果]
本実施形態のパチスロ1の設定変更確認処理では、図69Aに示すように、ソースプログラム上において、メインCPU101専用命令コードである、「BITQ」命令及び「SETQ」命令(所定の命令)が用いられる。「BITQ」命令及び「SETQ」命令はいずれも、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行う命令コードであり、これらの命令コードを使用した場合、上述のように、直値でメインRAM103やメモリーマップI/Oにアクセスすることができる。この場合、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102の空き容量を増やすことが可能となるとともに、処理の高速化も図ることができる。
[Effects obtained by setting change confirmation processing]
In the setting change confirmation processing of the pachislot 1 of the present embodiment, as shown in FIG. 69A, a “BITQ” instruction and a “SETQ” instruction (predetermined instructions), which are instruction codes dedicated to the main CPU 101, are used on the source program. . The “BITQ” instruction and the “SETQ” instruction are both instruction codes for specifying an address using a Q register (extension register). When these instruction codes are used, as described above, the main RAM 103 And memory mapped I / O. In this case, the instruction code related to the address setting can be omitted, and accordingly, the capacity of the source program (the used capacity of the main ROM 102) can be reduced. As a result, in the present embodiment, the free space of the main ROM 102 can be increased, and the processing speed can be increased.

また、設定変更確認処理中のS46の設定変更/設定確認開始時及びS57の設定変更/設定確認終了時で行う設定変更コマンド(初期化コマンド)の生成格納処理は、図69A及び69Bに示すように、ソースプログラム上において、メインCPU101専用命令コードである「CALLF」命令により実行される。そして、S46の「CALLF」命令で指定するジャンプ先のアドレスは、S57の「CALLF」命令で指定するジャンプ先のアドレスと同じである。すなわち、本実施形態では、設定変更時(遊技機起動時)、設定確認開始時(通常動作中)及び設定確認終了時に副制御回路200に送信する設定変更コマンド(初期化コマンド)の生成格納処理を実行するためのソースプログラムが、互いに同じであり、S46及びS57の両処理において、そのソースプログラムが共有化(モジュール化)されている。   69A and 69B show a process of generating and storing a setting change command (initialization command) performed at the start of setting change / setting check in S46 and at the end of setting change / setting check in S57 during the setting change checking process. In the source program, the instruction is executed by a “CALLF” instruction which is an instruction code dedicated to the main CPU 101. The jump destination address specified by the “CALLF” instruction in S46 is the same as the jump destination address specified by the “CALLF” instruction in S57. That is, in the present embodiment, the generation and storage processing of the setting change command (initialization command) transmitted to the sub control circuit 200 at the time of setting change (at the time of starting the gaming machine), at the start of setting check (during normal operation), and at the end of setting check Are the same as each other, and the source program is shared (moduleed) in both processes of S46 and S57.

この場合、S46及びS57の両処理において、それぞれ別個に設定変更コマンドの生成格納処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   In this case, it is not necessary to separately provide a source program for generating and storing the setting change command in each of the processes S46 and S57, so that the capacity of the source program (the used capacity of the main ROM 102) can be reduced accordingly. it can. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[設定変更コマンド生成格納処理で得られる効果]
本実施形態のパチスロ1の設定変更コマンド生成格納処理では、図70に示すように、設定値が通信パラメータ3としてEレジスタに格納され、RT情報が通信パラメータ5としてCレジスタに格納される。すなわち、設定変更コマンド(初期化コマンド)を構成する通信パラメータ1〜5のうち、通信パラメータ3及び5は副制御回路200側で使用(解析)される通信パラメータ(使用パラメータ)であり、これらの通信パラメータには新たな情報がセットされる。一方、設定変更コマンド(初期化コマンド)を構成するその他の通信パラメータ1,2及び4は、副制御回路200側で使用(解析)されない通信パラメータ(未使用パラメータ)であり、通信パラメータ1,2及び4に対しては、現時点でLレジスタ、Hレジスタ及びDレジスタにそれぞれ格納されている値がセットされる。それゆえ、設定変更コマンド(初期化コマンド)送信時における通信パラメータ1,2及び4の値は不定値となる。この場合、設定変更コマンドのサム値(BCC)を送信毎に不定値にすることができ、ゴト等の不正行為を抑制することができる。
[Effect obtained by the setting change command generation and storage processing]
In the setting change command generation and storage processing of the pachislot 1 of the present embodiment, as shown in FIG. 70, the set value is stored in the E register as the communication parameter 3 and the RT information is stored in the C register as the communication parameter 5. That is, among the communication parameters 1 to 5 constituting the setting change command (initialization command), the communication parameters 3 and 5 are communication parameters (use parameters) used (analyzed) on the sub-control circuit 200 side. New information is set in the communication parameter. On the other hand, other communication parameters 1, 2, and 4 constituting the setting change command (initialization command) are communication parameters (unused parameters) that are not used (analyzed) on the sub-control circuit 200 side, and are communication parameters 1, 2, and 3. The values currently stored in the L register, the H register, and the D register at the present time are set for and. Therefore, the values of the communication parameters 1, 2, and 4 at the time of transmitting the setting change command (initialization command) are undefined values. In this case, the sum value (BCC) of the setting change command can be set to an indefinite value for each transmission, and fraudulent acts such as goto can be suppressed.

[通信データ格納処理で得られる効果]
本実施形態のパチスロ1の通信データ格納処理では、図72に示すように、Aレジスタに格納されたデータが通信コマンドの種別データとしてセットされ、Lレジスタ、Hレジスタ、Eレジスタ、Dレジスタ及びCレジスタに格納されたデータがそれぞれ通信コマンドの通信パラメータ1〜5としてセットされ、Bレジスタに格納されたデータが通信コマンドの遊技状態フラグデータとしてセットされる。すなわち、本実施形態では、1パケット(8バイト)の通信データ(コマンドデータ)を作成する際に、各種パラメータをレジスタから転送して通信データ一時格納領域(通信バッファ)に格納する。
[Effect obtained by communication data storage processing]
In the communication data storing process of the pachislot 1 of this embodiment, as shown in FIG. 72, the data stored in the A register is set as the type data of the communication command, and the L register, the H register, the E register, the D register, and the C register are set. The data stored in the register is set as communication parameters 1 to 5 of the communication command, and the data stored in the B register is set as game state flag data of the communication command. That is, in the present embodiment, when creating one packet (8 bytes) of communication data (command data), various parameters are transferred from the register and stored in the communication data temporary storage area (communication buffer).

この場合、未使用パラメータを含むコマンドデータを作成した時には、作成時毎に、未使用パラメータの値が不定値となる。すなわち、未使用パラメータを含むコマンドデータでは、同じ種別のコマンドデータあり、かつ、使用パラメータの値が同一であっても、コマンド作成毎に、コマンドデータのサム値(BCCデータ)が可変可能となる。それゆえ、本実施形態では、未使用パラメータを不定値とすることにより、通信データの解析を困難にしてゴト等の不正行為を抑止することができるとともに、不必要なゴト対策処理を加える必要がないため、ゴト対策処理の追加による、主制御回路90のプログラム容量の圧迫を抑制することができる。   In this case, when command data including an unused parameter is created, the value of the unused parameter becomes an indefinite value each time it is created. That is, in the command data including the unused parameter, even if there is the same type of command data and the value of the used parameter is the same, the sum value (BCC data) of the command data can be changed every time the command is created. . Therefore, in the present embodiment, it is necessary to make the analysis of the communication data difficult and suppress the fraudulent acts such as goto by setting the unused parameters to indefinite values, and it is necessary to add unnecessary goto countermeasure processing. Therefore, the compression of the program capacity of the main control circuit 90 due to the addition of the goto countermeasure processing can be suppressed.

[通信データポインタ更新処理で得られる効果]
本実施形態のパチスロ1の通信データポインタ更新処理では、図75Aに示すように、ソースプログラム上において、メインCPU101専用命令コードである、「ICPLD」命令が用いられる。
[Effect obtained by communication data pointer update processing]
In the communication data pointer updating process of the pachislot 1 of the present embodiment, as shown in FIG. 75A, an “ICPLD” instruction, which is an instruction code dedicated to the main CPU 101, is used in a source program.

通信データポインタ更新処理において、「ICPLD」命令は、送信バッファの上限判定命令と、判断分岐命令とが一体になっている命令コードであるので、各命令処理を別個に実行するための命令コードを設ける必要がなくなる。それゆえ、「ICPLD」命令を用いることにより、通信データポインタ更新処理のソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   In the communication data pointer update processing, the “ICPLD” instruction is an instruction code in which the upper limit determination instruction of the transmission buffer and the determination branch instruction are integrated, so that an instruction code for executing each instruction processing separately is used. There is no need to provide them. Therefore, by using the “ICPLD” instruction, it is possible to reduce the capacity of the source program for the communication data pointer update processing (the used capacity of the main ROM 102). As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[チェックサム生成処理及びサムチェック処理で得られる効果]
本実施形態のパチスロ1において、電断時に行われるチェックサム生成処理(規定外)では、図77に示すように、メインRAM103のデータを順次加算することにより、チェックサムが算出される。一方、電源投入時(電源復帰時)に行われるサムチェック処理(規定外)では、図79に示すように、電断発生時に生成されたチェックサムの値を、電源復帰時のメインRAM103に格納されたデータで順次減算し、最終的な減算結果が「0」であるか否かに基づいて、異常の発生の有無を判定する。すなわち、本実施形態では、電断発生時のチェックサムの生成処理は加算方式で行われ、電源復帰時のチェックサムの判定処理は減算方式で行われる。
[Effect obtained by checksum generation processing and checksum processing]
In the checksum generation process (not specified) performed at the time of power interruption in the pachislot 1 of the present embodiment, as shown in FIG. 77, the checksum is calculated by sequentially adding the data of the main RAM 103. On the other hand, in a sum check process (not specified) performed when the power is turned on (when the power is restored), as shown in FIG. 79, the value of the checksum generated when the power failure occurs is stored in the main RAM 103 when the power is restored. The subtraction is sequentially performed using the obtained data, and whether or not an abnormality has occurred is determined based on whether or not the final subtraction result is “0”. That is, in the present embodiment, the process of generating a checksum when a power failure occurs is performed by an addition method, and the process of determining the checksum when the power is restored is performed by a subtraction method.

このようなチェックサムの生成処理及び判定処理を採用した場合、電源復帰時に再度チェックサムを生成して、該チェックサムを電断発生時のチェックサムと照合する処理が不要となる。この場合、ソースプログラム上において、照合命令コードを省略することができ、ソースプログラムの容量を低減することができる。この結果、本実施形態では、メインROM102において、照合命令コードの省略分に対応する空き容量を確保する(増やす)ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。   When such a checksum generation process and a determination process are adopted, there is no need to generate a checksum again when the power is restored and to collate the checksum with the checksum at the time of power failure. In this case, the collation instruction code can be omitted from the source program, and the capacity of the source program can be reduced. As a result, in the present embodiment, it is possible to secure (increase) the free space corresponding to the omission of the collation instruction code in the main ROM 102, and it is possible to use the increased free space to enhance the playability. Become.

[メダル受付・スタートチェック処理で得られる効果]
本実施形態のパチスロ1のメダル受付・スタートチェック処理では、図83に示すように、設定変更確認処理(S233の処理)が行われるが、この処理は、遊技状態に関係なく実行される。それゆえ、本実施形態では、遊技状態がボーナス状態(特賞作動状態)であっても、設定値及びホールメニュー(各種履歴データ(エラー、電断履歴等))を確認することができ、ゴト等の不正行為を抑制することができる。
[Effects obtained by medal reception / start check processing]
In the medal acceptance / start check process of the pachislot 1 of the present embodiment, as shown in FIG. 83, a setting change confirmation process (the process of S233) is performed, but this process is executed regardless of the gaming state. Therefore, in this embodiment, even if the gaming state is the bonus state (the special prize operation state), the set value and the hole menu (various history data (error, power cut history, etc.)) can be confirmed, Can be suppressed.

[メダル投入処理で得られる効果]
本実施形態のパチスロ1のメダル投入処理では、図85に示すように、S244の処理において、メダル投入枚数表示用のLED点灯データが、テーブルを参照したループ処理でなく、演算処理により生成される。具体的には、図86に示すソースプログラム中の一連のソースコード「LD A,L」〜「OR L」が順次実行されるにより、メダル投入枚数表示用のLED点灯データが生成される。
[Effect obtained by medal insertion processing]
In the medal insertion processing of the pachislot 1 of the present embodiment, as shown in FIG. 85, in the processing of S244, the LED lighting data for displaying the number of inserted medals is generated not by the loop processing referring to the table but by the arithmetic processing. . Specifically, by sequentially executing a series of source codes “LD A, L” to “OR L” in the source program shown in FIG. 86, LED lighting data for displaying the number of inserted medals is generated.

メダル投入枚数表示用のLED点灯データを演算処理により生成した場合、メインROM102のテーブル領域の空き容量を増やすことができるとともに、プログラムの容量増を最小限に抑えることができる。すなわち、本実施形態のメダル投入処理では、メダル投入LED表示の処理を効率化することができるとともに、メインROM102の空き容量を確保し(増やし)、増えた空き領域を活用して、遊技性を高めることができる。   When the LED lighting data for displaying the number of inserted medals is generated by arithmetic processing, the free space in the table area of the main ROM 102 can be increased and the increase in the capacity of the program can be minimized. That is, in the medal insertion processing of the present embodiment, the processing of displaying the medal insertion LED can be made more efficient, the free space of the main ROM 102 is secured (increased), and the increased vacant area is utilized to improve the game performance. Can be enhanced.

[メダル投入チェック処理で得られる効果]
本実施形態のパチスロ1のメダル投入チェック処理(図87参照)において、S257のメダルセンサ入力状態の正常変化値の生成処理は、テーブルを参照して取得する処理ではなく、演算処理により行われる。具体的には、図88に示すソースプログラム中のソースコード「RLA」及び「AND cBX_MDINSW」が順次実行されることにより、メダルセンサ入力状態正常変化値が算出される。
[Effect obtained by medal insertion check processing]
In the medal insertion check process of the pachislot 1 of the present embodiment (see FIG. 87), the process of generating the normal change value of the medal sensor input state in S257 is performed not by a process of referring to a table but by an arithmetic process. Specifically, the medal sensor input state normal change value is calculated by sequentially executing the source code “RLA” and “AND cBX_MDINSW” in the source program shown in FIG.

メダルセンサ入力状態の変化態様の検知処理をテーブル参照処理から演算処理に変更することにより、メインROM102のテーブル格納領域の空き容量を増やすことができるとともに、プログラムの容量増を最小限に抑えることができる。それゆえ、上述した処理手法を採用することにより、メダル投入センサ状態の変化態様の検知処理を効率化することができるとともに、メインROM102において増えた空き容量を活用して、遊技性を高めることができる。   By changing the detection process of the change state of the medal sensor input state from the table reference process to the calculation process, it is possible to increase the free space in the table storage area of the main ROM 102 and minimize the increase in the program capacity. it can. Therefore, by adopting the processing method described above, it is possible to improve the efficiency of the process of detecting the change state of the medal insertion sensor state, and to enhance the game performance by utilizing the increased free space in the main ROM 102. it can.

[内部抽籤処理で得られる効果]
本実施形態のパチスロ1の内部抽籤処理(図92参照)において、S305の判定データの取得処理は、図93A中のソースコード「LDIN AC,(HL)」により実行される。この「LDIN」命令の実行により、S305の処理では、Aレジスタに、判定データ(「抽籤値選択テーブルor抽籤計数テーブル」の値)が格納され、Cレジスタに当り要求フラグステータス(「特賞当籤番号+小役当籤番号」の値)が格納される。また、「LDIN」命令の実行により、HLレジスタにセットされているアドレスが+2更新(2加算)される。
[Effect obtained by internal lottery process]
In the internal lottery process of the pachislot 1 of this embodiment (see FIG. 92), the acquisition process of the determination data in S305 is executed by the source code “LDIN AC, (HL)” in FIG. 93A. By executing the “LDIN” instruction, in the process of S305, the determination data (the value of the “lottery value selection table or the lottery counting table”) is stored in the A register, and the request flag status (“special prize winning number”) is hit in the C register. + Small Winning Number ”) is stored. Further, by executing the “LDIN” instruction, the address set in the HL register is updated by +2 (addition of 2).

すなわち、内部抽籤処理中のS305の判定データの取得処理では、一つの命令コード(「LDIN」命令)により、データのロード処理及びアドレスの更新処理の両方を行うことができる。この場合、ソースプログラム上において、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   That is, in the acquisition processing of the determination data in S305 during the internal lottery processing, both the data loading processing and the address updating processing can be performed by one instruction code (“LDIN” instruction). In this case, the instruction code relating to the address setting can be omitted from the source program, and the capacity of the source program (the used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

また、内部抽籤処理のS309の設定値データ(0〜5のいずれか)の加算処理は、メインCPU101が図93B中のソースコード「MUL A,6」及びを「ADDQ A,(.LOW.wWAVENUM)」をこの順で実行することにより行われる。   In addition, in the addition processing of the set value data (any of 0 to 5) in S309 of the internal lottery processing, the main CPU 101 converts the source codes “MUL A, 6” and “ADDQ A, (.LOW.wWAVENUM)” in FIG. 93B. )) In this order.

「MUL」命令は、メインCPU101専用の乗算処理の命令コードであり、この命令の実行は、マイクロプロセッサ91に含まれる演算回路107(図9参照)により実行される。すなわち、本実施形態のパチスロ1では、ソースプログラム上における乗算処理及び除算処理を実行するための演算専用回路(演算回路107)が設けられているので、乗算処理及び除算処理の効率化を図ることができる。   The “MUL” instruction is an instruction code of a multiplication process dedicated to the main CPU 101, and the execution of this instruction is executed by the arithmetic circuit 107 (see FIG. 9) included in the microprocessor 91. That is, the pachislo 1 of the present embodiment is provided with a dedicated operation circuit (arithmetic circuit 107) for executing the multiplication processing and the division processing on the source program, so that the efficiency of the multiplication processing and the division processing is improved. Can be.

また、「ADDQ」命令(所定の加算命令)は、メインCPU101専用命令コードであり、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行う命令コードである。そして、この「ADDQ」命令を用いれば、直値により、メインROM102、メインRAM103やメモリーマップI/Oにアクセスすることができる。それゆえ、「ADDQ」命令の使用により、内部抽籤処理のソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   The “ADDQ” instruction (predetermined addition instruction) is an instruction code dedicated to the main CPU 101, and is an instruction code for specifying an address using a Q register (extension register). Then, if this "ADDQ" instruction is used, the main ROM 102, the main RAM 103, and the memory map I / O can be accessed by a direct value. Therefore, by using the “ADDQ” instruction, it is possible to omit the instruction related to the address setting on the source program of the internal lottery process, and to reduce the capacity of the source program (the used capacity of the main ROM 102) accordingly. Can be. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[図柄設定処理で得られる効果]
本実施形態のパチスロ1の図柄設定処理(図97参照)において、S330の圧縮データ格納処理は、メインCPU101が図99中のソースコード「CALLF SB_BTEP_00」を実行することにより行われる。「CALLF」命令は、上述のようにメインCPU101専用の2バイト命令コードであり、図99中のソースコード「CALLF SB_BTEP_00」が実行されると、「SB_BTEP_00」で指定されているアドレスに、処理をジャンプさせ、圧縮データ格納処理が開始される。
[Effect obtained by the pattern setting process]
In the symbol setting process of the pachi-slot 1 of this embodiment (see FIG. 97), the compressed data storing process of S330 is performed by the main CPU 101 executing the source code “CALLF SB_BTEP_00” in FIG. The “CALLF” instruction is a two-byte instruction code dedicated to the main CPU 101 as described above. When the source code “CALLF SB_BTEP_00” in FIG. 99 is executed, the process is executed at the address specified by “SB_BTEP_00”. A jump is made to start the compressed data storage processing.

また、図柄設定処理中のS329の当り要求フラグ格納領域のアドレスのセット処理は、メインCPU101が図99中のソースコード「LDQ DE,.LOW.wWAVEBIT」を実行することにより行われる。すなわち、S329の処理は、Qレジスタ(拡張レジスタ)を用いたメインCPU101専用の「LDQ」命令により行われる。この場合、図柄設定処理のソースプログラム上において、アドレス設定に係る命令コードを省略することができ、その分、図柄設定処理のソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   Further, the address setting process of the hit request flag storage area in S329 during the symbol setting process is performed by the main CPU 101 executing the source code "LDQ DE, .LOW.wWAVEBIT" in FIG. That is, the process of S329 is performed by an “LDQ” instruction dedicated to the main CPU 101 using a Q register (extension register). In this case, the instruction code relating to the address setting can be omitted in the source program of the symbol setting process, and the capacity of the source program of the symbol setting process (the used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

また、本実施形態では、上述した図柄設定処理中のS324〜S330で説明した処理手順で入賞に係るデータの圧縮・展開処理を行い、かつ、その処理の中で上述したメインCPU101専用命令コードを用いることにより、入賞に係るデータの圧縮・展開処理の効率化を図ることができるとともに、限られたメインRAM103の容量を有効活用することができる。   Further, in the present embodiment, the compression / decompression processing of the data related to winning is performed in the processing procedure described in S324 to S330 in the above-mentioned symbol setting processing, and the main CPU 101 dedicated instruction code is executed in the processing. By using this, it is possible to increase the efficiency of the compression / decompression processing of the data related to the winning, and to effectively utilize the limited capacity of the main RAM 103.

[サブフラグ変換処理で得られる効果]
本実施形態のパチスロ1において、サブフラグ変換処理のソースプログラム上で実際に参照される、図107に示すサブフラグ変換テーブルでは、各サブフラグに対してサブフラグ変換制御データ(制御ステータス)が対応付けられている。この際、同種のサブフラグに対しては、同じサブフラグ変換制御データ(制御ステータス)が対応付けられている。
[Effect obtained by sub-flag conversion processing]
In the pachi-slot 1 of the present embodiment, in the sub-flag conversion table shown in FIG. 107, which is actually referred to on the source program of the sub-flag conversion processing, sub-flag conversion control data (control status) is associated with each sub-flag. . At this time, the same subflag conversion control data (control status) is associated with the same type of subflag.

例えば、サブフラグ「3連チリリプA」及び「3連チリリプB」に対しては、サブフラグ変換制御データ(制御ステータス)「00000011B」が共通して割り付けられている。そして、内部当籤役(サブフラグ)をサブフラグEXに変換する際のフラグ変換抽籤処理では、サブフラグに対応付けられたサブフラグ変換制御データ(制御ステータス)に基づいて、抽籤が行われる。   For example, the sub-flag conversion control data (control status) “00000011B” is commonly assigned to the sub-flag “triple chip A” and “triple chip B”. In the flag conversion lottery process for converting the internal winning combination (sub flag) into the sub flag EX, the lottery is performed based on the sub flag conversion control data (control status) associated with the sub flag.

このように、メイン側で管理するサブフラグ変換テーブルにおいて、同種の内部当籤役(サブフラグ)に対して共通のサブフラグ変換制御データを設けることにより、該変換テーブルの汎用性が高くなり、機種変更に伴う変換プログラムの変更も軽微な変更で対応可能となるので、開発コストの増大を抑制することができる。   As described above, by providing common sub-flag conversion control data for the same type of internal winning combination (sub-flag) in the sub-flag conversion table managed on the main side, the versatility of the conversion table is improved, and the type of the conversion table is changed. Changes in the conversion program can be dealt with by minor changes, so that an increase in development costs can be suppressed.

[ナビセット処理で得られる効果]
本実施形態のパチスロ1のナビセット処理では、図109に示すように、ソースプログラム上において、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行う「LDQ」命令(メインCPU101専用命令コード)が用いられる。
[Effects obtained by navigation set processing]
In the navigation setting process of the pachislot 1 according to the present embodiment, as shown in FIG. 109, an “LDQ” instruction (instruction code dedicated to the main CPU 101) for specifying an address using a Q register (extension register) is used on the source program. Can be

それゆえ、本実施形態のナビセット処理では、ソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   Therefore, in the navigation set processing according to the present embodiment, it is possible to omit the instruction related to the address setting on the source program, and accordingly, it is possible to reduce the capacity of the source program (the used capacity of the main ROM 102). As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[テーブルデータ取得処理で得られる効果]
本実施形態のパチスロ1のテーブルデータ取得処理(図120参照)において、S581〜S584の1段階目のテーブルデータ取得処理では、CT中CT当籤抽籤テーブル(図122参照)中の当籤役別テーブル選択相対テーブルが参照される。そして、この1段階目のテーブルデータ取得処理で参照する当籤役別テーブル選択相対テーブルでは、内部当籤役(サブフラグD)の種別毎に設けられた選択値によりCT抽籤の「ハズレ」が設定されているので、抽籤テーブルに「ハズレ」役の抽籤値を規定する必要がなくなる。それゆえ、本実施形態では、CT中CT当籤抽籤テーブルにおいて、「ハズレ」役の抽籤値データを格納する必要が無くなり、メインROM102のテーブル領域の容量を節約することができる。
[Effect obtained by table data acquisition processing]
In the table data acquisition processing of the pachislot 1 of the present embodiment (see FIG. 120), in the first stage table data acquisition processing of S581 to S584, a winning combination table selection in the CT during CT winning lottery table (see FIG. 122) is performed. A relative table is referenced. Then, in the winning combination-specific table selection relative table referred to in the first stage table data acquisition processing, “losing” of CT lottery is set by a selection value provided for each type of internal winning combination (sub flag D). Therefore, it is not necessary to define the lottery value of the “losing” role in the lottery table. Therefore, in the present embodiment, it is not necessary to store the lottery value data of the “losing” combination in the CT winning lottery table during CT, and the capacity of the table area of the main ROM 102 can be saved.

また、CT中CT当籤抽籤テーブル内の2段階目(サブフラグD「リーチ目リプ」取得時)の抽籤テーブルでは、判定ビットを構成する各ビットの値により抽籤対象役又は抽籤対象外の役を判別することことができ、抽籤対象外の役に対して抽籤値データ(ハズレデータ)をテーブルに格納する必要が無くなる。さらに、CT中CT当籤抽籤テーブル内では、抽籤対象役の当籤確率が100%である確定データとしては、抽籤値「0」を用いることができる。これらのことから、本実施形態では、CT中CT当籤抽籤テーブル(CT中セット数上乗せ抽籤テーブル)の容量を圧縮することができ、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   Further, in the second-stage lottery table (when acquiring the sub-flag D “reach-eye lip”) in the CT-winning CT lottery lottery table, a lottery target role or a non-lottery target role is determined based on the value of each bit constituting a determination bit. Therefore, it is not necessary to store the lottery value data (loss data) in the table for the combinations that are not subjected to the lottery. Further, in the CT winning lottery table during CT, a lottery value “0” can be used as the determination data in which the winning probability of the lottery target combination is 100%. From these facts, in the present embodiment, it is possible to compress the capacity of the CT winning lottery lottery table during CT (CT number set lottery table) and secure (increase) the free capacity in the main ROM 102. By using the increased free space, it is possible to enhance the gaming ability.

[図柄コード取得処理で得られる効果]
本実施形態のパチスロ1の図柄コード取得処理(図128参照)では、S647〜S649で説明した処理手順で入賞に係るデータの圧縮・展開処理を行い、かつ、その処理の中のメインCPU101専用命令コード(「CALLF」命令等)を用いることにより、入賞に係るデータの圧縮・展開処理の効率化を図ることができるとともに、限られたメインRAM103の容量を有効活用することができる。
[Effect obtained by symbol code acquisition processing]
In the symbol code acquisition process (see FIG. 128) of the pachislot 1 according to the present embodiment, the data related to winning is compressed and decompressed according to the processing procedure described in S647 to S649, and the instruction dedicated to the main CPU 101 in the process is performed. By using a code (such as a “CALLF” instruction), it is possible to increase the efficiency of the data compression / decompression processing related to winning, and to effectively utilize the limited capacity of the main RAM 103.

また、本実施形態では、図柄コード取得処理中のS649の圧縮データ格納処理において、「CALLF」命令で指定するジャンプ先のアドレスは、図柄設定処理(図97参照)中のS330の圧縮データ格納処理において、「CALLF」命令で指定するジャンプ先のアドレスと同じである。すなわち、本実施形態では、図柄コード取得処理及び図柄設定処理の両処理において、圧縮データ格納処理を実行するためのソースプログラムが共有化(モジュール化)されている。この場合、各処理において、それぞれ別個に圧縮データ格納処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   In the present embodiment, in the compressed data storage processing of S649 during the symbol code acquisition processing, the jump destination address specified by the “CALLF” instruction is the compressed data storage processing of S330 in the symbol setting processing (see FIG. 97). Is the same as the jump destination address specified by the "CALLF" instruction. That is, in this embodiment, in both the symbol code acquisition process and the symbol setting process, the source program for executing the compressed data storage process is shared (moduleed). In this case, since it is not necessary to separately provide a source program for the compressed data storing process in each process, the capacity of the source program (the used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[引込優先順位取得処理で得られる効果]
本実施形態のパチスロ1の引込優先順位取得処理(図134及び図135参照)において、「ANY役」の引込優先対応処理中のS683の判定処理は、ソースプログラム上において、メインCPU101専用命令コードである「JCP」命令(比較命令)により実行される(図136A参照)。
[Effects obtained by the pull-in priority acquisition process]
In the pull-in priority order acquisition process of the pachislot 1 of this embodiment (see FIGS. 134 and 135), the determination process of S683 in the pull-in priority handling process of “ANY role” is performed by the main CPU 101 dedicated instruction code on the source program. It is executed by a certain “JCP” instruction (comparison instruction) (see FIG. 136A).

「ANY役」の引込優先対応処理のソースプログラム上において、「JCP」命令を用いた場合、上述のように、アドレス設定に係る命令を省略することができので、「ANY役」の引込優先対応処理の処理効率を高めることができるとともに、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。   When the “JCP” instruction is used in the source program for the “ANY role” pull-in priority processing, as described above, the instruction related to the address setting can be omitted. The processing efficiency of the processing can be increased, and the capacity of the source program (used capacity of the main ROM 102) can be reduced.

また、引込優先順位取得処理中のS686の停止制御用引込要求フラグ設定処理では、ソースプログラム上において、図136Bに示すように、メインCPU101専用命令コードである、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行う「LDQ」命令、及び、「CALLF」命令が利用される。   In addition, in the stop request pull-in request flag setting process in S686 during the pull-in priority acquisition process, as shown in FIG. 136B, a Q register (extended register), which is an instruction code dedicated to the main CPU 101, is used in the source program. An “LDQ” instruction for specifying an address and a “CALLF” instruction are used.

それゆえ、S686の停止制御用引込要求フラグ設定処理では、「LDQ」命令を用いることにより、ソースプログラム上において、アドレス設定に係る命令を省略することができ、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。また、「CALLF」命令は、上述のように、2バイトの命令コードである。それゆえ、停止制御用引込要求フラグ設定処理において、これらのメインCPU101専用命令コードを使用することにより、処理の効率化を図ることができ、限られたメインRAM103の容量を有効活用することができる。   Therefore, in the stop control pull-in request flag setting process in S686, by using the “LDQ” instruction, the instruction related to the address setting can be omitted in the source program, and the capacity of the source program (use of the main ROM 102 Capacity) can be reduced. The “CALLF” instruction is a 2-byte instruction code as described above. Therefore, in the stop control pull-in request flag setting process, by using these instruction codes dedicated to the main CPU 101, the efficiency of the process can be improved, and the limited capacity of the main RAM 103 can be effectively utilized. .

さらに、本実施形態では、優先引込順位取得処理中のS686の停止制御用引込要求フラグ設定処理において、「CALLF」命令で指定するジャンプ先の論理積演算処理のアドレスは、引込優先順位格納処理(図126参照)中のS626の論理積演算処理において「CALLF」命令で指定するジャンプ先のアドレスと同じである(図127参照)。すなわち、本実施形態では、優先引込順位取得処理及び引込優先順位格納処理の両処理において、論理積演算処理を実行するためのソースプログラムが共有化(モジュール化)されている。   Further, in the present embodiment, in the stop control pull-in request flag setting process of S686 during the priority pull-in order obtaining process, the address of the logical product operation process of the jump destination specified by the “CALLF” instruction is set in the pull-in priority storing process ( This is the same as the jump destination address specified by the “CALLF” instruction in the logical product operation processing of S626 in FIG. 126 (see FIG. 127). That is, in the present embodiment, the source program for executing the logical product operation process is shared (moduleed) in both the priority attraction order acquisition process and the attraction priority order storage process.

この場合、優先引込順位取得処理及び引込優先順位格納処理の両処理において、それぞれ別個に論理積演算処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   In this case, it is not necessary to separately provide a source program for the logical product operation process in both the priority attraction order acquisition process and the attraction priority order storage process, and accordingly, the capacity of the source program (the used capacity of the main ROM 102) Can be reduced. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

また、引込優先順位取得処理中のS687の引込優先順位テーブル(図137参照)の取得処理では、図136Cに示すように、「LDQ」命令(メインCPU101専用命令コード)が利用される。それゆえ、S687の引込優先順位テーブルの取得処理においても、ソースプログラム上において、アドレス設定に係る命令を省略することができる。その結果、引込優先順位テーブルの取得処理の効率化を図ることができるとともに、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。   In the process of acquiring the withdrawal priority table (see FIG. 137) in S687 during the withdrawal priority acquisition process, as shown in FIG. 136C, an “LDQ” instruction (a dedicated instruction code for the main CPU 101) is used. Therefore, in the acquisition process of the pull-in priority order table in S687, the instruction related to the address setting can be omitted on the source program. As a result, it is possible to improve the efficiency of the process of acquiring the pull-in priority table and reduce the capacity of the source program (the capacity used by the main ROM 102).

[リール停止制御処理で得られる効果]
本実施形態のパチスロ1のリール停止制御処理(図138参照)において、S711〜S715の処理では、図139に示すように、ソースプログラム上において、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行う「LDQ」命令、及び、「CALLF」命令が利用される。
[Effect obtained by reel stop control processing]
In the reel stop control process (see FIG. 138) of the pachi-slot 1 of this embodiment, in the processes of S711 to S715, as shown in FIG. An “LDQ” command and a “CALLF” command are used.

それゆえ、本実施形態では、これらのメインCPU101専用命令コードを用いることにより、リール制御処理のソースプログラムの容量を削減することができるともに、リール停止制御処理の処理効率を向上させることができる。すなわち、本実施形態では、主制御回路90におけるプログラム処理速度の効率化と容量の削減を行うことが可能となり、削減した容量に応じて増加したメインROM102の空き領域を活用して、遊技性を高めることができる。   Therefore, in this embodiment, by using these instruction codes dedicated to the main CPU 101, the capacity of the source program for the reel control processing can be reduced, and the processing efficiency of the reel stop control processing can be improved. That is, in the present embodiment, it is possible to increase the efficiency of the program processing speed in the main control circuit 90 and reduce the capacity, and to utilize the increased free space of the main ROM 102 in accordance with the reduced capacity to improve the game performance. Can be enhanced.

また、リール停止制御処理中のS726の判定処理(リール(回胴)の停止状態のチェック処理)では、図140に示すように、ソースプログラム上において、「LDQ」命令及び「ORQ」命令(Qレジスタ(拡張レジスタ)を用いてアドレス指定を行うメインCPU101専用命令コード)が用いられる。   As shown in FIG. 140, in the determination process of S726 during the reel stop control process (the process of checking the stopped state of the reel (turning drum)), the “LDQ” command and the “ORQ” command (Q An instruction code dedicated to the main CPU 101 for specifying an address using a register (extension register) is used.

それゆえ、本実施形態では、リール停止制御処理のソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   Therefore, in the present embodiment, the instruction related to the address setting can be omitted in the source program of the reel stop control process, and the capacity of the source program (the used capacity of the main ROM 102) can be reduced accordingly. . As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[入賞検索処理で得られる効果]
本実施形態のパチスロ1の入賞検索処理(図145参照)において、S764の払出枚数及び判定対象データのセット処理では、図146に示すように、ソースプログラム上において、「LDIN」命令が用いられる。
[Effects obtained by winning search processing]
In the winning search process (see FIG. 145) of the pachi-slot 1 of the present embodiment, as shown in FIG. 146, the “LDIN” command is used in the source program in the process of setting the number of payouts and the data to be determined in S764.

それゆえ、本実施形態の入賞検索処理では、一つの「LDIN」命令により、データのロード処理及びアドレスの更新処理の両方を行うことができる。この場合、入賞検索処理のソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   Therefore, in the winning search processing of the present embodiment, both the data loading processing and the address updating processing can be performed by one “LDIN” instruction. In this case, it is possible to omit the instruction related to the address setting in the source program of the winning search process, and accordingly, it is possible to reduce the capacity of the source program (the used capacity of the main ROM 102). As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

また、入賞検索処理中のS770の判定処理で参照するメダルカウンタの値の取得処理、S772の処理で参照する入賞枚数カウンタの値の取得処理、及び、S775の処理で行う入賞枚数カウンタの保存(更新)処理では、いずれも、図146に示すように、Qレジスタ(拡張レジスタ)を用いてアドレス指定を行う「LDQ」命令が用いられる。それゆえ、本実施形態の入賞検索処理では、ソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   In addition, a medal counter value acquisition process referred to in the determination process of S770 during the winning search process, a winning coin counter value acquired process referred to in the S772 process, and a winning coin counter saved in the S775 process ( In the update) process, as shown in FIG. 146, an “LDQ” instruction for specifying an address using a Q register (extension register) is used. Therefore, in the winning search process according to the present embodiment, it is possible to omit the instruction related to the address setting in the source program, and to reduce the capacity of the source program (the used capacity of the main ROM 102). As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

さらに、入賞検索処理中のS769の判定処理では、図146に示すように、ソースプログラム上において、「JSLAA」命令が用いられ、S770及びS773の判定処理では、「JCP」命令が用いられる。入賞検索処理のソースプログラム上において、「JSLAA」命令及び「JCP」命令を用いた場合、上述のように、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量(メインROM102の使用容量)を低減することができる。この結果、本実施形態では、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   Further, in the determination processing in S769 during the winning search processing, as shown in FIG. 146, a “JSLAA” instruction is used in the source program, and in the determination processing in S770 and S773, a “JCP” instruction is used. When the “JSLAA” command and the “JCP” command are used on the source program of the winning search processing, the command related to the address setting can be omitted as described above, and the capacity of the source program (main ROM 102 Used capacity) can be reduced. As a result, in the present embodiment, the free space can be secured (increased) in the main ROM 102, and the increased free space can be utilized to enhance the gaming ability.

[イリーガルヒットチェック処理で得られる効果]
本実施形態では、図28〜図30に示すように、入賞作動フラグ格納領域(表示役格納領域)の構成が当り要求フラグ格納領域(内部当籤役格納領域)のそれと同じである。それゆえ、本実施形態のイリーガルヒットチェック処理におけるS784の演算処理では、ソースプログラム(図149参照)上において、入賞役のデータと内部当籤役のデータとを単純に論理積(「AND」命令で実行する)するだけで、入賞役のデータと内部当籤役のデータとの合成結果を得ることができる。
[Effects obtained by illegal hit check processing]
In the present embodiment, as shown in FIGS. 28 to 30, the configuration of the winning operation flag storage area (display combination storage area) is the same as that of the hit request flag storage area (internal winning combination storage area). Therefore, in the arithmetic processing of S784 in the illegal hit check processing of the present embodiment, the data of the winning combination and the data of the internal winning combination are simply logically ANDed by the “AND” instruction on the source program (see FIG. 149). By simply executing the data, a combination result of the winning combination data and the internal winning combination data can be obtained.

それゆえ、本実施形態では、イリーガルヒットチェック処理を効率化及び簡略化することができ、その結果、主制御プログラムの空き容量を確保することができ、該空き容量を使用して遊技性を高めることができる。   Therefore, in the present embodiment, the efficiency of the illegal hit check process can be improved and simplified, and as a result, the free space of the main control program can be secured, and the playability is improved by using the free space. be able to.

[入賞チェック・メダル払出処理で得られる効果]
本実施形態のパチスロ1の入賞チェック・メダル払出処理(図150参照)では、クレジットカウンタの更新(+1)後、払出動作を継続する場合、S808の処理において、60.33ms間のウェイト(払出間隔待ち)処理が行われる。この場合、無駄な待ち時間を減らすことができ、遊技者の精神的負担を軽減することができる。
[Effects obtained by winning check / medal payout processing]
In the prize check / medal payout process (see FIG. 150) of the pachislot 1 according to the present embodiment, when the payout operation is continued after the credit counter is updated (+1), in the process of S808, a wait (payout interval) of 60.33 ms is performed. Waiting) processing is performed. In this case, useless waiting time can be reduced, and the mental burden on the player can be reduced.

[メダル払出枚数チェック処理で得られる効果]
本実施形態のパチスロ1のメダル払出枚数チェック処理(図152参照)中のS814の役連終了枚数カウンタの更新処理では、図153Aに示すように、ソースプログラム上において、メインCPU101専用命令コードである「DCPLD」命令が用いられる。
[Effect obtained by medal payout number check processing]
As shown in FIG. 153A, in the update process of the number-of-combinations-completion counter in S814 during the medal payout number check process (see FIG. 152) of the pachislot 1 according to the present embodiment, an instruction code dedicated to the main CPU 101 is included in the source program. The “DCPLD” instruction is used.

S814の処理において、「DCPLD」命令は、枚数管理カウンタの下限判定命令と、判断分岐命令とが一体になった命令コードでなるので、役連終了枚数カウンタの更新(減算)処理及び連終了枚数カウンタの値を「0」に保持する処理の両方を実行することができる。この場合、両処理を別個に実行するための命令コードを設ける必要がなくなる。それゆえ、本実施形態のメダル払出枚数チェック処理では、ソースプログラムの容量(メインROM102の使用容量)を低減することができ、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   In the processing of S814, the “DCPLD” instruction is an instruction code in which the lower limit determination instruction of the number management counter and the determination branch instruction are integrated, so that the update (subtraction) processing of the combination end number counter and the serial end number Both processes for holding the value of the counter at “0” can be executed. In this case, there is no need to provide instruction codes for executing both processes separately. Therefore, in the medal payout number check processing of the present embodiment, the capacity of the source program (the used capacity of the main ROM 102) can be reduced, and the free space in the main ROM 102 can be secured (increased), and the number of Utilizing the free space that has been used can enhance the gaming ability.

また、メダル払出枚数チェック処理中のS816の処理では、図153Bに示すように、クレジット情報コマンドの通信パラメータ1には払出枚数カウンタの値がセットされ、通信パラメータ5にはクレジットカウンタの値がセットされる。しかしながら、クレジット情報コマンドを構成するその他の通信パラメータ2〜4(未使用パラメータ)には、現時点においてHレジスタ、Eレジスタ及びDレジスタにそれぞれ格納されている値がセットされる。それゆえ、クレジット情報コマンド送信時における通信パラメータ2〜4の値は不定値となる。その結果、本実施形態では、クレジット情報コマンドのサム値(BCC)を送信毎に不定値にすることができ、ゴト等の不正行為を抑制することができる。   In the process of S816 during the medal payout number check processing, as shown in FIG. 153B, the value of the payout number counter is set in the communication parameter 1 of the credit information command, and the value of the credit counter is set in the communication parameter 5. Is done. However, the values stored in the H register, the E register, and the D register at the present time are set in the other communication parameters 2 to 4 (unused parameters) constituting the credit information command. Therefore, the values of the communication parameters 2 to 4 at the time of transmitting the credit information command are undefined values. As a result, in the present embodiment, the sum value (BCC) of the credit information command can be set to an indefinite value for each transmission, and fraudulent acts such as goto can be suppressed.

[7セグLED駆動処理で得られる効果]
本実施形態のパチスロ1の7セグLED駆動処理(図159参照)中のS936で行われる7セグコモン出力(選択)データ及び7セグカソード出力データの出力処理は、図160Bに示すように、一つのソースコード「LD (cPA_SEGCOM),BC」により実行される。すなわち、本実施形態では、7セグLED駆動処理において、2桁の7セグLEDをダイナミック点灯制御する際に、7セグコモン出力データと、7セグカソード出力データとが同時に出力される。この出力制御は、情報表示器6内の指示モニタに押し順表示データを表示する際にも行われる。
[Effect obtained by 7-segment LED drive processing]
The output process of the 7-segment common output (selection) data and the 7-segment cathode output data performed in S936 during the 7-segment LED driving process (see FIG. 159) of the pachislot 1 according to the present embodiment includes one source as shown in FIG. 160B. This is executed by the code “LD (cPA_SEGCOM), BC”. That is, in the present embodiment, in the 7-segment LED driving process, when the 2-digit 7-segment LED is dynamically turned on, the 7-segment common output data and the 7-segment cathode output data are output simultaneously. This output control is also performed when the pressing order display data is displayed on the instruction monitor in the information display 6.

この場合、7セグLED駆動処理のソースプログラム上において、7セグLEDのダイナミック点灯制御に必要な命令コード数を減らすことができる。それゆえ、本実施形態では、ソースプログラムの容量(メインROM102の使用容量)を低減することができ、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   In this case, the number of instruction codes required for the dynamic lighting control of the 7-segment LED can be reduced on the source program of the 7-segment LED driving process. Therefore, in the present embodiment, the capacity of the source program (the used capacity of the main ROM 102) can be reduced, the free space in the main ROM 102 can be secured (increased), and the increased free space is utilized. Therefore, it is possible to enhance the playability.

[タイマー更新処理で得られる効果]
本実施形態のパチスロ1のタイマー更新処理(図164参照)中のS952の処理(2バイトタイマーの更新処理)では、図165に示すように、ソースプログラム上において、メインCPU101専用命令コードである「DCPWLD」命令が用いられる。
[Effect obtained by timer update processing]
In the processing of S952 (update processing of the 2-byte timer) in the timer update processing of the pachi-slot 1 (see FIG. 164) of the present embodiment, as shown in FIG. The "DCPWLD" instruction is used.

タイマー更新処理において、「DCPWLD」命令を実行した場合、上述のように、タイマー数(2バイトタイマー数)の更新(減算)処理及びタイマー数を「0」に保持する処理の両方を実行することができる。この場合、両処理を別個に実行するための命令コードを設ける必要がなくなる。それゆえ、本実施形態では、ソースプログラムの容量(メインROM102の使用容量)を低減することができ、メインROM102において、空き容量を確保する(増大させる)ことができ、増えた空き容量を活用して、遊技性を高めることができる。   When the “DCPWLD” instruction is executed in the timer update process, as described above, both the update (subtraction) process of the timer number (the 2-byte timer number) and the process of holding the timer number at “0” are executed. Can be. In this case, there is no need to provide instruction codes for executing both processes separately. Therefore, in the present embodiment, the capacity of the source program (the used capacity of the main ROM 102) can be reduced, the free space in the main ROM 102 can be secured (increased), and the increased free space is utilized. Therefore, it is possible to enhance the playability.

<各種変形例>
以上、本発明に係る遊技機の構成及び動作について、その作用効果も含めて説明した。しかしながら、本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限り、その他の種々の実施形態及び変形例が含まれる。
<Various modifications>
As above, the configuration and operation of the gaming machine according to the present invention have been described, including the effects thereof. However, the present invention is not limited to the above-described embodiment, and includes various other embodiments and modifications without departing from the spirit of the present invention described in the claims.

[変形例1:通常ART中のCT前兆遊技と報知抽籤]
上記実施形態のパチスロ1では、理解を容易にするために、遊技者にとって有利な状態(例えば、CT)に当籤した場合に、遊技状態を次遊技(次ゲーム)から有利な状態に移行させる例を説明したが、本発明はこれに限定されない。例えば、遊技者に対して有利な状態の遊技制御を行う場合に、いわゆる「前兆遊技」などと呼ばれている、所定回数の遊技を行った後に当該有利な状態の遊技制御を行ってもよい。
[Modified Example 1: CT Prediction Game During Normal ART and Notification Lottery]
In the pachislo 1 of the above embodiment, in order to facilitate understanding, when the player wins a favorable state (for example, CT), the gaming state is shifted from the next game (next game) to a favorable state. However, the present invention is not limited to this. For example, when performing a game control in an advantageous state for a player, the game control in the advantageous state may be performed after performing a predetermined number of games, which is called a so-called “precursor game”. .

ここでは、図174A及び174Bを参照して、その一例として、遊技状態が、通常ARTから所定回数の前兆遊技を介してCTに移行する例を説明する。なお、図174Aは、変形例1におけるCT抽籤当籤時の遊技フローを示す図であり、図174Bは、前兆遊技中に行われるフラグ変換抽籤で用いられるフラグ変換抽籤テーブルの構成図である。   Here, with reference to FIGS. 174A and 174B, an example will be described in which the gaming state shifts from the normal ART to the CT through a predetermined number of predictive games. FIG. 174A is a diagram showing a game flow at the time of CT random determination in Modification Example 1, and FIG. 174B is a configuration diagram of a flag conversion random determination table used in flag conversion random determination performed during a precursor game.

この例の通常ART中の遊技では、まず、図174Aに示すように、上記実施形態と同様に、ART中CT抽籤テーブル(図50参照)を用い、内部当籤役(サブフラグ)に基づいてCT抽籤を行う。このCT抽籤に当籤すると、遊技状態が、CT(上乗せチャンスゾーン)という遊技者にとって有利な状態に移行することが決定されるので、CTに当籤するまでの期間において、CT抽籤のための各種抽籤は、メイン側(主制御基板71)で行われる。例えば、主制御基板71(メインCPU101)は、内部当籤役を決めるための内部抽籤を行うとともに、内部当籤役として内部当籤役「F_確チリリプ」、「F_1確チリリプ」及び「F_リーチ目リプA」〜「F_リーチ目リプD」のいずれかが決定された場合には、ART中フラグ変換抽籤テーブル(図47A及び47B参照)を用いてフラグ変換抽籤を行う。   In the game during the normal ART of this example, first, as shown in FIG. 174A, the CT random determination based on the internal winning combination (sub-flag) using the CT random determination table during the ART (see FIG. 50), as in the above embodiment. I do. When this CT lottery is won, it is determined that the gaming state shifts to a state of CT (additional chance zone) which is advantageous for the player. Therefore, during the period until the CT is won, various lotteries for the CT lottery are made. Is performed on the main side (main control board 71). For example, the main control board 71 (main CPU 101) performs an internal lottery for determining an internal winning combination, and as an internal winning combination, an internal winning combination “F_Currency Clip”, “F_1 Circular Rep”, and “F_Reach Rep A”. When any one of "..________________________________________________ is determined, the flag conversion lottery is performed using the ART flag conversion lottery table (see FIGS. 47A and 47B).

次いで、通常ART中の遊技においてCT抽籤に当籤すると、この例では、CT移行前に所定期間の前兆遊技(CT前兆遊技)が行われる。なお、この例では、CT前兆遊技において、例えば、フラグ変換抽籤により決定されたサブフラグEX(「3連チリリプ」、「リーチ目リプ」、「リプレイ」等)に基づくCT抽籤などの遊技者にとって特典を付与するような抽籤を行わないこととする。しかしながら、この例では、CT前兆遊技において、例えば、図174Bに示すフラグ変換抽籤テーブルを用いたフラグ変換抽籤をサブ側(副制御基板72側)で行い、このサブ側で行ったフラグ変換抽籤の結果に基づいて、サブ側で行う報知内容が制御(決定)される。例えば、サブ側で行ったフラグ変換抽籤に当籤した場合には、略称「リーチ目リプ」に係る図柄組合せを表示するための情報を表示装置11(プロジェクタ機構211及び表示ユニット212)で報知し、フラグ変換抽籤に非当籤であった場合には、略称「リプレイ」に係る図柄組合せを表示するための情報を表示装置11で報知する。   Next, when the CT lottery is won in the game during the normal ART, in this example, the sign game (CT sign game) for a predetermined period is performed before the transition to the CT. In this example, in the CT precursor game, for example, a bonus for a player such as a CT lottery based on a sub-flag EX (“triple lip”, “reach eye lip”, “replay”, etc.) determined by the flag conversion lottery is provided. Is not performed. However, in this example, in the CT precursor game, for example, the flag conversion lottery using the flag conversion lottery table shown in FIG. 174B is performed on the sub side (the sub control board 72 side), and the flag conversion lottery performed on the sub side is performed. Based on the result, the content of the notification performed on the sub side is controlled (determined). For example, when the flag conversion lottery performed on the sub side is won, the display device 11 (the projector mechanism 211 and the display unit 212) notifies information for displaying the symbol combination related to the abbreviation “Reach eye lip”, When the flag conversion lottery is not won, the display device 11 notifies information for displaying the symbol combination related to the abbreviation “Replay”.

上述のように近年のパチスロでは、遊技者の利益(出玉)に影響を与える抽籤をメイン側で行うことが求められているが、この例のパチスロ1では、フラグ変換抽籤の抽籤結果が遊技者の利益に何ら影響を与えない期間(CT前兆遊技の期間)を設け、この期間に限り、サブ側でフラグ変換抽籤を行う。それゆえ、この例では、例えば、CT前兆中という特典の付与が決まっている状況において、例えば、略称「リーチ目リプ」に係る図柄組合せ等の特別な図柄組合せを表示する機会を増やすことができるとともに、図柄組合せの見せ方のバリエーションも増加させることができる。その結果、この例の構成によれば、遊技性をより向上させることが可能になる。   As described above, in recent pachislot, the main side is required to perform a lottery that affects the profit (payout) of the player, but in the pachislot 1 of this example, the lottery result of the flag conversion lottery is A period that does not affect the profit of the player at all (a period of the CT precursor game) is provided, and only during this period, the flag conversion random determination is performed on the sub side. Therefore, in this example, for example, in a situation in which the award of the privilege during the CT precursor is determined, it is possible to increase opportunities to display a special symbol combination such as the symbol combination related to the abbreviation “Reach eye lip”, for example. At the same time, it is possible to increase the variation of how the symbol combination is shown. As a result, according to the configuration of this example, it is possible to further improve the playability.

なお、図174Bに示す抽籤テーブルは、サブ側で行うフラグ変換抽籤に用いられるCT前兆中のフラグ変換抽籤テーブルであり、ロムカートリッジ基板86に記憶されている。CT前兆中のフラグ変換抽籤テーブルは、内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」と、サブ側で行うフラグ変換抽籤の抽籤結果(非当籤/当籤)と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。   The lottery table shown in FIG. 174B is a flag conversion lottery table during the CT precursor used for the flag conversion lottery performed on the sub side, and is stored in the ROM cartridge substrate 86. The flag conversion lottery table during the CT precursor includes an internal winning combination “F_reach-eye lip A” to “F_reach-eye lip D”, a lottery result of flag conversion lottery performed on the sub side (non-winning / winning), and each lottery. The correspondence with the information of the lottery value associated with the result is defined.

図174Bに示すフラグ変換抽籤テーブルから明らかなように、この例では、CT前兆遊技において、内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」が非常に高い確率でサブフラグEX「リーチ目リプ」に変換される(フラグ変換抽籤に当籤する)。すなわち、CT前兆遊技において、内部当籤役「F_リーチ目リプA」〜「F_リーチ目リプD」のいずれかが決定されると、高い確率で略称「リーチ目リプ」の図柄組合せが停止表示されることになり、遊技者に対して、現在の遊技がCT前兆遊技中であることを示唆することができる。この際、上述のように、CT前兆遊技においてサブ側で行うフラグ変換抽籤に当籤した場合、略称「リーチ目リプ」に係る図柄組合せを表示するための報知は行われるものの、特典を付与することはない。   As is apparent from the flag conversion lottery table shown in FIG. 174B, in this example, in the CT precursor game, the internal flag combination “F_reach-eye lip A” to “F_reach-eye lip D” has a very high probability of the sub-flag EX “ (The flag conversion lottery is won). That is, when any of the internal winning combinations “F_reach-eye lip A” to “F_reach-eye lip D” is determined in the CT precursor game, the symbol combination of the abbreviation “reach-eye lip” is stopped and displayed with a high probability. This means that the player can be informed that the current game is a CT precursor game. At this time, as described above, when the flag conversion lottery performed on the sub side in the CT precursor game is won, the notification for displaying the symbol combination related to the abbreviation “Reach eye lip” is performed, but the privilege is provided. There is no.

なお、この例において、CT前兆遊技中のフラグ変換抽籤をメイン側で行ってもよい。しかしながら、図174A及び174Bで説明した例のように、遊技者の利益に何ら影響を与えない期間における抽籤をサブ側で行うことにより、メイン側のデータ容量や処理負荷を軽減することができる。   In this example, the flag conversion lottery during the CT precursor game may be performed on the main side. However, as in the example described with reference to FIGS. 174A and 174B, by performing the lottery on the sub side in a period in which the profit of the player is not affected at all, the data capacity and the processing load on the main side can be reduced.

[変形例2:3連チリリプ表示用の押し順の別例]
上記実施形態のパチスロ1では、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が決定された場合、ストップボタンの押し順が正解であると、略称「3連チリリプ」に係る図柄組合せが表示され、押し順が不正解であると、略称「リプレイ」に係る図柄組合せが表示される例を説明した(図24参照)。また、上記実施形態では、内部当籤役「F_確チリリプ」及び「F_1確チリリプ」に対応付けられた正解の押し順が「順押し」である例を説明した。しかしながら、本発明はこれに限定されない。
[Modification Example 2: Another example of the pressing order for displaying triple lip]
In the pachislot 1 of the above embodiment, when the internal winning combination “F_Sure Chill Lip” or “F_1 Sure Chill Lip” is determined, if the stop button is pressed in the correct order, the symbol combination related to the abbreviation “Triple Chill Lip” is changed. The example has been described in which the symbol combination related to the abbreviation "Replay" is displayed when the displayed order is incorrect and the pressing order is incorrect (see FIG. 24). Further, in the above-described embodiment, the example in which the push order of the correct answer associated with the internal winning combination “F_Sure Chill Lip” and “F_1 Sure Chill Lip” is “forward push” has been described. However, the present invention is not limited to this.

例えば、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が決定された場合における、押し順が不正解である場合に表示される図柄組合せの種類を増やすとともに、内部当籤役「F_確チリリプ」が決定された際の正解の押し順を、内部当籤役「F_1確チリリプ」が決定された場合のそれと異ならせてもよい。その一例(変形例2)を、図175A及び175Bを参照して説明する。なお、図175Aは、変形例2における、内部当籤役と停止表示される図柄組合せ(停止図柄(略称))との対応関係を示す図であり、図175Bは、変形例2における、通常ART中のフラグ変換抽籤の結果とサブ側で行われるナビ種別との対応関係を示す図である。   For example, in the case where the internal winning combination “F_Probable Chililip” or “F_1 Probable Chililip” is determined, the types of symbol combinations displayed when the pressing order is incorrect are increased, and the internal winning combination “F_Probable Chililip” is increased. May be made different from the order in which the internal winning combination "F_1 probable flip" is determined. One example (Modification 2) will be described with reference to FIGS. 175A and 175B. Note that FIG. 175A is a diagram showing a correspondence relationship between an internal winning combination and a symbol combination (stop symbol (abbreviation)) to be stopped and displayed in Modification Example 2, and FIG. FIG. 14 is a diagram showing a correspondence relationship between the result of the flag conversion lottery and the navigation type performed on the sub side.

この例では、図175Aに示すように、内部当籤役「F_確チリリプ」が決定された場合における、正解の押し順は「順押し(左リール3Lを第1停止)」とし、不正解の押し順は「中リール3Cを第1停止(以下「中押し」という)又は右リール3Rを第1停止(以下、「逆押し」という)」、すなわち、「変則押し」とする。そして、この例では、内部当籤役「F_確チリリプ」が決定された場合に、順押しされると、略称「3連チリリプ」に係る図柄組合せが表示され、中押しされると、略称「リプレイ」に係る図柄組合せが表示され、逆押しされると、略称「2連チリリプ」に係る図柄組合せが表示される。   In this example, as shown in FIG. 175A, when the internal winning combination “F_Sure Chill Lip” is determined, the push order of the correct answer is “forward push (first stop of the left reel 3L)”, and the push of the incorrect answer is performed. The order is “first stop of the middle reel 3C (hereinafter referred to as“ middle push ”) or first stop of the right reel 3R (hereinafter referred to as“ reverse push ”), that is,“ irregular push ”. Then, in this example, when the internal winning combination “F_Sure Chill Lip” is determined, when the key is pressed in order, a symbol combination related to the abbreviation “Triple Chill Lip” is displayed. Is displayed, and when it is pushed backward, a symbol combination according to the abbreviation "Dual Chill Lip" is displayed.

また、この例では、内部当籤役「F_1確チリリプ」が決定された場合における、正解の押し順は逆押しとし、不正解の押し順は順押し及び中押しとする。そして、この例では、内部当籤役「F_1確チリリプ」が決定された場合に、逆押しされると、略称「3連チリリプ」に係る図柄組合せが表示され、中押しされると、略称「リプレイ」に係る図柄組合せが表示され、順押しされると、略称「2連チリリプ」に係る図柄組合せが表示される。   Further, in this example, when the internal winning combination "F_1 certainty lip" is determined, the pressing order of the correct answer is reverse pressing, and the pressing order of the incorrect answer is forward pressing and middle pressing. In this example, when the internal winning combination “F_1 probable chili lip” is determined, when the key is pressed backward, a symbol combination related to the abbreviation “triple chili lip” is displayed. Is displayed, and when pressed sequentially, a symbol combination according to the abbreviation "Dual Chill Lip" is displayed.

この例のパチスロ1では、内部当籤役「F_確チリリプ」及び「F_1確チリリプ」のいずれかが決定された場合、順押しすると、内部当籤役の種類に応じて、略称「3連チリリプ」又は「2連チリリプ」に係る図柄組合せが表示される。また、内部当籤役「F_確チリリプ」及び「F_1確チリリプ」のいずれかが決定された場合に、逆押しすると、内部当籤役の種類に応じて、略称「3連チリリプ」又は「2連チリリプ」に係る図柄組合せが表示される。さらに、この例では、内部当籤役「F_確チリリプ」及び「F_1確チリリプ」のいずれかが決定された場合に、中押しすると、内部当籤役の種類に関係なく、略称「リプレイ」に係る図柄組合せが表示される。   In the pachislot 1 of this example, if one of the internal winning combination “F_Surely Chilllip” and “F_1 Certainly Chilllip” is determined, when the buttons are sequentially pushed, the abbreviation “3 consecutive Chilllip” or A symbol combination related to “two-piece chili lip” is displayed. In addition, when one of the internal winning combination “F_Surely Chilllip” and “F_1 Certainly Chilllip” is determined, when the button is pressed in reverse, the abbreviation “Three Chilllip” or “Dual Chilllip” depending on the type of the internal winning combination. Are displayed. Further, in this example, when one of the internal winning combination “F_Sure Chill Lip” and “F_1 Certain Chill Lip” is determined, when the middle press is performed, the symbol combination related to the abbreviation “Replay” is performed regardless of the type of the internal winning combination. Is displayed.

内部当籤役と停止表示される図柄組合せ(停止図柄(略称))との対応関係を図175Aに示す関係に設定すると、例えば、内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が決定された場合に、遊技者にチリ図柄を狙わせるための様々なナビ(報知)を実施することが可能になる。   When the correspondence between the internal winning combination and the symbol combination (stop symbol (abbreviation)) to be stopped and displayed is set to the relationship shown in FIG. 175A, for example, the internal winning combination “F_Sure Chill Lip” or “F_1 Sure Chill Lip” is determined. In this case, it is possible to perform various navigations (notifications) for causing the player to aim at the Chile symbol.

例えば、「順押しでチリ図柄を狙わせるナビ」と「逆押しでチリ図柄を狙わせるナビ」との双方を行うことができる。なお、内部当籤役「F_確チリリプ」が決定されている場合には、「順押しでチリ図柄を狙わせるナビ」は略称「3連チリリプ」に係る図柄組合せを表示させるためのナビとなり、「逆押しでチリ図柄を狙わせるナビ」は略称「3連チリリプ」に係る図柄組合せを表示させないためのナビ(略称「2連チリリプ」に係る図柄組合せが表示されるナビ)となる。一方、内部当籤役「F_1確チリリプ」が決定されている場合には、「順押しでチリ図柄を狙わせるナビ」は略称「3連チリリプ」に係る図柄組合せを表示させないためのナビ(略称「2連チリリプ」に係る図柄組合せが表示されるナビ)となり、「逆押しでチリ図柄を狙わせるナビ」は略称「3連チリリプ」に係る図柄組合せを表示させるためのナビとなる。   For example, it is possible to perform both "navigating a Chile symbol by aiming forward" and "navigating a Chile symbol by pushing backward". When the internal winning combination "F_Sure Chili Lip" is determined, "Navi for aiming for Chile symbol by pushing forward" is a navigation for displaying a symbol combination related to abbreviation "Triple Chili Lip". "Navi for aiming for a Chile symbol by reverse pressing" is a navigation for not displaying a symbol combination for the abbreviation "Triple Chililip" (a navigation for displaying a symbol combination for the abbreviation "Dual Chililip"). On the other hand, when the internal winning combination “F_1 certain Chili Lip” is determined, “Navi for aiming for Chile symbol by pushing forward” is a navigation (abbreviation “ "Navi for displaying a symbol combination related to" two consecutive chili lip "), and" navi for aiming a chile symbol by reverse pressing "is a navigation for displaying a symbol combination relating to the abbreviation" three consecutive chili lip ".

この例において、上述したナビを行うか否かの決定は、メイン側で行うフラグ変換抽籤により管理され、このメイン側のフラグ変換抽籤の結果に基づいて、サブ側の制御によりナビが実行される。この際、通常ART中にメイン側で行われるフラグ変換抽籤の抽籤結果と、サブ側で制御されるナビ種別との対応関係は、図175Bに示す対応関係となる。   In this example, the determination as to whether or not to perform the above-described navigation is managed by the flag conversion random determination performed on the main side, and the navigation is executed under the control of the sub side based on the result of the flag conversion random determination on the main side. . At this time, the correspondence between the lottery result of the flag conversion lottery performed on the main side during the normal ART and the navigation type controlled on the sub side is the correspondence shown in FIG. 175B.

この例においても、通常ART中の遊技において内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が決定されると、主制御基板71(メインCPU101)は、2段階のフラグ変換抽籤を行う(図47参照)。一方、サブ側では、この2段階のフラグ変換抽籤の結果を、スタートコマンドデータから取得し、2段階のフラグ変換抽籤の結果に基づいて、表示装置11で行うナビを決定する。   Also in this example, when the internal winning combination “F_Sure Chill Lip” or “F_1 Sure Chill Lip” is determined in the game during the normal ART, the main control board 71 (main CPU 101) performs a two-stage flag conversion lottery ( See FIG. 47). On the other hand, the sub side acquires the result of the two-stage flag conversion lottery from the start command data, and determines the navigation to be performed by the display device 11 based on the result of the two-stage flag conversion lottery.

そこで、この例において、1段階目のフラグ変換抽籤の時点で抽籤結果が非当籤であった場合には、副制御基板72(サブCPU201)は、図175Bに示すように、「リプレイナビ」と称するナビを行う。なお、「リプレイナビ」では、遊技者に対して中押しするように指示する情報が報知される。この例では、図174Aに示すように、内部当籤役が「F_確チリリプ」及び「F_1確チリリプ」のいずれであっても、中押し時には略称「リプレイ」に係る図柄組合せが表示されることになる。   Therefore, in this example, if the lottery result is non-winning at the time of the first-stage flag conversion lottery, the sub-control board 72 (sub CPU 201) sets “Replay Navi” as shown in FIG. 175B. Perform a so-called navigation. In the “replay navigation”, information for instructing the player to press the middle is notified. In this example, as shown in FIG. 174A, the symbol combination related to the abbreviation “Replay” will be displayed when the middle press is performed, regardless of whether the internal winning combination is “F_Surely Chilllip” or “F_1 Surely Chilllip”. .

また、この例において、1段階目のフラグ変換抽籤に当籤し、かつ、2段階目のフラグ変換抽籤の抽籤結果が非当籤である場合には、副制御基板72(サブCPU201)は、図175Bに示すように、「チリリプ煽りナビ」と称するナビを行う。なお、「チリリプ煽りナビ」では、内部当籤役「F_確チリリプ」が決定されている場合、遊技者に対して逆押しでチリ図柄を狙わせるような指示情報が報知される。一方、「チリリプ煽りナビ」では、内部当籤役「F_1確チリリプ」が決定されている場合、遊技者に対して順押しでチリ図柄を狙わせるような指示情報が報知される。そして、このような「チリリプ煽りナビ」では、図174Aに示すように、内部当籤が「F_確チリリプ」である場合には、逆押し時に略称「2連チリリプ」に係る図柄組合せが表示され、内部当籤役が「F_1確チリリプ」である場合には、順押し時に略称「2連チリリプ」に係る図柄組合せが表示されることになる。   In this example, when the first-stage flag conversion lottery is won and the lottery result of the second-stage flag conversion lottery is non-winning, the sub-control board 72 (sub CPU 201) executes the process shown in FIG. As shown in (2), a navigation called "Chili lip fan navigation" is performed. In the case of the “Chili lip fanning navi”, when the internal winning combination “F_Sure Chili lip” is determined, the player is notified of instruction information such that the player pushes backward to aim at the Chile symbol. On the other hand, when the internal winning combination "F_1 probable chili lip" is determined in the "Chili lip fanning navigator", instruction information is displayed to instruct the player to aim at the Chile symbol by pushing forward. Then, in such a “Chili lip fan navigation”, as shown in FIG. 174A, when the internal winning is “F_Sure Chili lip”, a symbol combination related to the abbreviated name “Two consecutive Chili lip” is displayed at the time of reverse pressing, When the internal winning combination is "F_1 probable chili lip", the symbol combination related to the abbreviated name "two consecutive chili lip" is displayed at the time of forward pushing.

また、この例において、1段階目及び2段階目のフラグ変換抽籤の両方に当籤した場合には、副制御基板72(サブCPU201)は、図175Bに示すように、「チリリプ揃いナビ」と称するナビを行う。なお、「チリリプ揃いナビ」では、内部当籤役「F_確チリリプ」が決定されている場合、遊技者に対して順押しでチリ図柄を狙わせるような指示情報が報知される。一方、「チリリプ揃いナビ」では、内部当籤役「F_1確チリリプ」が決定されている場合、遊技者に対して逆押しでチリ図柄を狙わせるような指示情報が報知される。そして、このような「チリリプ揃いナビ」では、図174Aに示すように、内部当籤が「F_確チリリプ」である場合には、順押し時に略称「3連チリリプ」に係る図柄組合せが表示され、内部当籤役が「F_1確チリリプ」である場合には、逆押し時に略称「3連チリリプ」に係る図柄組合せが表示されることになる。   In addition, in this example, when both the first-stage and second-stage flag conversion lotteries are won, the sub-control board 72 (sub-CPU 201), as shown in FIG. Perform navigation. In the case of the "Chili lip matching navigator", when the internal winning combination "F_Sure Chili lip" is determined, the player is notified of instruction information such that the player can push the player to aim at the Chilean symbol. On the other hand, when the internal winning combination "F_1 Clilip" is determined in the "Chili lip matching navigator", the player is notified of instruction information that causes the player to push in the reverse direction to aim at the Chile symbol. 174A, when the internal winning is "F_Surely Chililip", the symbol combination related to the abbreviation "3 consecutive Chililip" is displayed when the internal winning is "F_Surely Chililip", as shown in FIG. 174A. When the internal winning combination is “F_1 probable chili lip”, the symbol combination related to the abbreviation “triple chili lip” is displayed at the time of reverse pressing.

この例における、上述したフラグ変換抽籤の抽籤結果に基づく報知は、利益に影響を与えるものではない(フラグ変換抽籤自体は利益に影響を与えるものの、結果として表示される図柄組合せは利益に影響を与えない)ので、この例の上記報知動作は、メイン側(指示モニタ)では行わず、サブ側(表示装置11)でのみ行う。また、この例では、上述のように、「チリリプ揃いナビ」だけでなく、「チリリプ煽りナビ」も併せて行うことで、利益に影響しないナビを多様な態様でサブ側により制御することができる。その結果、遊技の興趣を向上させることができる。   In this example, the notification based on the lottery result of the flag conversion lottery described above does not affect the profit (the flag conversion lottery itself affects the profit, but the symbol combination displayed as a result does not affect the profit). Therefore, the above-described notification operation in this example is not performed on the main side (instruction monitor), but is performed only on the sub-side (display device 11). Further, in this example, as described above, by performing not only “Navigating in Chilelip” but also “Navigating in Chilelip”, navigation that does not affect profit can be controlled by the sub side in various modes. . As a result, the interest in the game can be improved.

[変形例3:フラグ間中及び非フラグ間中のベルナビ態様の別例]
上記実施形態のパチスロ1では、上述のように、リールの停止操作の情報と一義的に対応する数値を、指示モニタ(不図示)に表示することにより、メイン側での報知を行う。この際、図63A〜63Dで説明したナビデータの対応関係が参照される。そして、上記実施形態では、BBフラグ間状態(RT5状態)中に「白7ナビ」や「青7ナビ」を行うが、「ベルナビ」などを行わない例を説明したが、本発明はこれに限定されない。BBフラグ間状態(RT5)中に、「白7ナビ」や「青7ナビ」以外に「ベルナビ」などを行う構成にしてもよい。
[Modification 3: Another Example of Bell Navigation Mode Between Between Flags and Between Non-Flags]
In the pachislo 1 of the embodiment, as described above, the numerical value uniquely corresponding to the information of the reel stop operation is displayed on the instruction monitor (not shown), so that the notification is made on the main side. At this time, the correspondence of the navigation data described with reference to FIGS. 63A to 63D is referred to. In the above-described embodiment, an example in which “white 7 navi” or “blue 7 navi” is performed during the state between the BB flags (RT5 state), but “bell navi” is not performed has been described. Not limited. During the state between the BB flags (RT5), "bell navigation" may be performed in addition to "white 7 navigation" and "blue 7 navigation".

この場合、指示モニタに表示する数値は、BBフラグ間状態中と非BBフラグ間状態中とで互いに異ならせることとしてもよい。ここで、図176A及び176Bに、変形例3における、BBフラグ間状態中にメイン側で行う報知(ナビ)とサブ側で行う報知(ナビ)との対応関係を示す。なお、図176Aは、RT5状態中(BB1フラグ間)における、メイン側で行う報知(ナビ)とサブ側で行う報知(ナビ)との対応関係を示す図であり、図176Bは、RT5状態中(BB2フラグ間)における、メイン側で行う報知(ナビ)とサブ側で行う報知(ナビ)との対応関係を示す図である。   In this case, the numerical values displayed on the instruction monitor may be different between the state between the BB flags and the state between the non-BB flags. Here, FIGS. 176A and 176B show the correspondence between the notification (navi) performed on the main side and the notification (navi) performed on the sub side during the state between the BB flags in the third modification. FIG. 176A is a diagram showing the correspondence between the notification (navi) performed on the main side and the notification (navi) performed on the sub side during the RT5 state (between the BB1 flags), and FIG. It is a figure which shows the correspondence of the notification (navigating) performed on the main side and the notification (navigating) performed on the sub side in (between BB2 flags).

また、この例において、非BBフラグ間状態中にメイン側で行う報知(ナビ)とサブ側で行う報知(ナビ)との対応関係は、上記実施形態と同様である(図63A及び63B参照)。それゆえ、非BBフラグ間状態において「ベルナビ」が行われる場合、指示モニタには「1」〜「3」の数値(押し順役第2指示情報)が表示される。   In this example, the correspondence between the notification (navi) performed on the main side and the notification (navi) performed on the sub side during the non-BB flag state is the same as in the above embodiment (see FIGS. 63A and 63B). . Therefore, when "bell navigation" is performed in the state between the non-BB flags, numerical values of "1" to "3" (press instruction second instruction information) are displayed on the instruction monitor.

この例では、図176A及び176Bに示すように、BBフラグ間状態において「ベルナビ」が行われる場合、指示モニタに「12」〜「14」の数値(押し順役第1指示情報)が表示される。なお、本発明はこれに限定されず、BBフラグ間状態において「ベルナビ」が行われる場合に、指示モニタに表示される数値は適宜変更することができる。なお、この例において、表示装置11を用いて行うサブ側のナビは、BBフラグ間状態及び非BBフラグ間状態の両方において共通のものが設けられていてもよい。   In this example, as shown in FIGS. 176A and 176B, when “Bell Navi” is performed in the state between the BB flags, numerical values of “12” to “14” (first push instruction first instruction information) are displayed on the instruction monitor. You. Note that the present invention is not limited to this, and when "bell navigation" is performed in the state between the BB flags, the numerical value displayed on the instruction monitor can be appropriately changed. In this example, the navigation on the sub side performed by using the display device 11 may be common to both the state between the BB flags and the state between the non-BB flags.

[変形例4:特典付与の別例]
上記実施形態のパチスロ1では、メイン側で行われるフラグ変換抽籤の結果に基づいて報知内容が制御されるので、報知に従い停止操作を行った場合には表示される図柄組合せが異なる。すなわち、上記実施形態では、メイン側で行われるフラグ変換抽籤の結果に基づいて特典を付与するか否かが決定される例を説明したが、本発明はこれに限定されない。例えば、メイン側(主制御基板71)において、実際に表示された図柄組合せに基づいて特典を付与する構成にしてもよい。
[Variation 4: Another example of granting privilege]
In the pachislot 1 of the above embodiment, the content of the notification is controlled based on the result of the flag conversion lottery performed on the main side, so that when the stop operation is performed according to the notification, the displayed symbol combination is different. That is, in the above-described embodiment, an example has been described in which whether or not to grant a privilege is determined based on the result of the flag conversion lottery performed on the main side, but the present invention is not limited to this. For example, on the main side (main control board 71), a configuration may be such that a privilege is provided based on a symbol combination actually displayed.

この場合、主制御基板71(メインCPU101)は、フラグ変換抽籤の結果に応じて行われる報知に従って所定の図柄組合せが表示された場合には、特典を付与し、報知に従わなかった場合には、所定の図柄組合せが表示されても特典を付与しない構成にしてもよい。上記実施形態のパチスロ1では、押し順に応じて表示される図柄組合せが異なるが、遊技者が報知を無視して停止操作を行ってしまった場合にも、略称「3連チリリプ」に係る図柄組合せ等の特別な図柄組合せが表示されてしまう可能性がある。それゆえ、この例では、報知を無視して特別な図柄組合せが表示されたとしても、特典を付与することなく、報知に従って特別な図柄組合せが表示された場合に限り、特典を付与するようにしてもよい。   In this case, the main control board 71 (main CPU 101) gives a privilege when a predetermined symbol combination is displayed according to the notification performed in accordance with the result of the flag conversion lottery, and Alternatively, the configuration may be such that no privilege is given even when a predetermined symbol combination is displayed. In the pachislot 1 of the above embodiment, the symbol combination displayed according to the pressing order is different. However, even when the player ignores the notification and performs the stop operation, the symbol combination according to the abbreviation "triple chili lip" is used. Etc. may be displayed. Therefore, in this example, even if the special symbol combination is displayed ignoring the notification, the privilege is provided without providing the privilege only when the special symbol combination is displayed according to the notification. You may.

[変形例5:利益(特典)に影響を与えない報知制御の別例]
上記変形例1(図174A及び174B参照)のパチスロ1では、利益に影響を与える報知を行うか否かは、メイン側での報知抽籤(フラグ変換抽籤)により決定され、利益に影響を与えない報知を行うか否かは、サブ側での報知抽籤で決定される例を説明した。そして、この利益に影響を与えない報知の一例として、前兆遊技中に略称「リーチ目リプ」に係る図柄組合せを表示するための報知を行う例を説明したが、利益に影響を与えない報知は、この例に限定されるものではない。
[Modification 5: Another example of notification control that does not affect profits (privileges)]
In the pachislot 1 of the first modification (see FIGS. 174A and 174B), whether or not to perform the notification that affects the profit is determined by the notification lottery (flag conversion lottery) on the main side and does not affect the profit. The example in which whether or not to perform the notification is determined by the notification lottery on the sub side has been described. And as an example of the notification that does not affect the profit, the example of performing the notification for displaying the symbol combination related to the abbreviation “Reach eye lip” during the precursor game has been described. However, the present invention is not limited to this example.

近年のパチスロでは、停止操作の順序に応じて遊技ロックを行い易い(難い)状態に遷移させることがある。例えば、「左、中、右」の押し順である場合に遊技ロックを行い易い状態に遷移し、「右、中、左」の押し順である場合に遊技ロックを行い難い状態に遷移することがある。このようなパチスロでは、押し順を報知することで、遊技ロックを行い易い(難い)状態に遷移させることができる。しかしながら、遊技ロックを行うか否かが利益に対して影響を与える場合には、この報知をメイン側で制御する必要がある。なお、遊技ロックを行うか否かが利益に対して影響を与えない場合には、この報知をサブ側で制御してもよい。   In recent pachislots, a transition may be made to a state in which it is easy (difficult) to lock the game in accordance with the order of the stop operation. For example, when the order of pressing “left, middle, right” is changed to a state where the game lock is easily performed, and when the order of pressing “right, middle, left” is changed, the state is changed to a state where it is difficult to perform the game lock. There is. In such a pachislot, it is possible to make a transition to a state in which the game lock can be easily performed (difficult) by notifying the pressing order. However, when whether or not to perform the game lock affects the profit, it is necessary to control this notification on the main side. In addition, when whether or not the game lock is performed does not affect the profit, the notification may be controlled on the sub side.

また、遊技ロックを行うか否かが利益に対して影響を与える場合としては、例えば、遊技ロックが行われることで、ART抽籤に当籤するといった場合が考えられる。一方、遊技ロックを行うか否かが利益に対して影響を与えない場合は、遊技ロックを演出として行う場合である。例えば、利益(特典)を付与することが決まっている前兆遊技中に遊技ロックを頻繁に行うようにすることにより、この後の遊技において利益が付与されることを演出で示すことが可能になる。   In addition, as a case where whether or not the game lock is performed has an effect on the profit, for example, a case where the game lock is performed and the ART lottery is won can be considered. On the other hand, the case where whether or not the game lock is performed does not affect the profit is a case where the game lock is performed as an effect. For example, by performing a game lock frequently during a precursor game in which it is determined that a profit (privilege) is to be provided, it is possible to show in a production that a profit will be provided in a subsequent game. .

ここで、図177A及び117Bを参照して、変形例5における、押し順とロック状態とを対応付ける構成例を説明する。なお、図177Aは、押し順とロック状態との対応関係を示す図であり、図177Bは、遊技ロックによる利益への影響の有無と、報知態様との関係を示す図である。   Here, with reference to FIGS. 177A and 117B, a description will be given of a configuration example in which the pressing order and the locked state are associated with each other in Modification Example 5. FIG. Note that FIG. 177A is a diagram illustrating the correspondence between the pressing order and the locked state, and FIG. 177B is a diagram illustrating the relationship between the presence / absence of the game lock on the profit and the notification mode.

図177Aに示す例では、内部当籤役「F_維持リプA」が決定された時に「左、中、右」の押し順で停止操作が行われると、ロック状態が「0」(ロックし難い状態)から「1」(ロックし易い状態)に遷移し、「左、右、中」、「中、左、右」又は「中、右、左」の押し順で停止操作が行われると、現在のロック状態が維持され、「右、左、中」又は「右、中、左」の押し順で停止操作が行われると、ロック状態が「1」から「0」に遷移する。また、内部当籤役「F_維持リプB」が決定された時には、「中、左、右」の押し順で停止操作が行われると、ロック状態が「0」(ロックし難い状態)から「1」(ロックし易い状態)に遷移し、それ以外の押し順で停止操作が行われると、現在のロック状態が維持される。   In the example shown in FIG. 177A, if the stop operation is performed in the pressing order of “left, middle, right” when the internal winning combination “F_maintenance lip A” is determined, the lock state becomes “0” (the state where it is difficult to lock). ) To “1” (a state that is easy to lock), and if a stop operation is performed in the pressing order of “left, right, middle”, “middle, left, right” or “middle, right, left”, the current Is maintained, and when the stop operation is performed in the pressing order of “right, left, middle” or “right, middle, left”, the lock state transits from “1” to “0”. Further, when the internal winning combination “F_Maintain Lip B” is determined, if the stop operation is performed in the pressing order of “middle, left, right”, the lock state changes from “0” (a state that is difficult to lock) to “1”. (In a state where locking is easy), and the stop operation is performed in the other pressing order, the current locked state is maintained.

なお、図117Aに示す例では、説明を単純にするために、ロック状態を「0(ロックし難い状態)」及び「1(ロックし易い状態)」の2段階にする例を説明するが、本発明はこれに限定されない。例えば、3段階以上のロック状態を設けてもよい。また、この場合には、ロック状態が1段階ずつ遷移するのではなく、多段階を1回で遷移する構成にしてもよい。   In the example shown in FIG. 117A, for simplicity of explanation, an example will be described in which the lock state is set to two stages of “0 (a state that is difficult to lock)” and “1 (a state that is easy to lock)”. The present invention is not limited to this. For example, three or more lock states may be provided. Further, in this case, the lock state may not be changed one step at a time, but may be changed in multiple steps at one time.

そして、この例では、図117Bに示すように、遊技ロックが利益に影響を与える場合には、報知を行うか否かの報知抽籤をメイン(主制御基板71)側で行うとともに、その抽籤結果に基づいてメイン側及びサブ側の両方で所定の押し順を報知する。一方、遊技ロックが利益に影響を与えない場合には、報知を行うか否かの報知抽籤をサブ(副制御基板72)側で行うとともに、その抽籤結果に基づいてサブ側で所定の押し順を報知する。   In this example, as shown in FIG. 117B, when the game lock affects the profit, the main (main control board 71) performs the notification lottery as to whether or not to perform the notification, and the lottery result. , A predetermined pressing order is notified on both the main side and the sub side. On the other hand, if the game lock does not affect the profit, the sub (sub-control board 72) performs the notification lottery as to whether or not to perform the notification, and based on the lottery result, the sub side determines the predetermined pressing order. Notify.

なお、パチスロとしては、遊技の全期間にわたり遊技ロックが利益に影響を与えるパチスロもあれば、遊技の全期間にわたり遊技ロックが利益に影響を与えないパチスロもある。また、パチスロとしては、遊技の所定期間では遊技ロックが利益に影響を与えるが、遊技の特定期間では遊技ロックが利益に影響を与えないパチスロもある。それゆえ、遊技ロックが利益に影響を与える期間では、報知を行うか否かの報知抽籤をメイン側で行い、その抽籤結果に基づいてメイン側及びサブ側の両方で所定の押し順を報知し、一方、遊技ロックが利益に影響を与えない期間では、報知を行うか否かの報知抽籤をサブ側で行い、その抽籤結果に基づいてサブ側で所定の押し順を報知するようにしてもよい。   As the pachislot, there is a pachislot where the game lock affects the profit over the entire period of the game, and a pachislot where the game lock does not affect the profit over the entire period of the game. Further, as a pachislot, there is a pachislot in which a game lock affects a profit during a predetermined period of a game, but does not affect a profit during a specific period of the game. Therefore, during the period in which the game lock affects the profit, the main side performs the information lottery on whether or not to perform the notification, and notifies the predetermined pressing order on both the main side and the sub side based on the lottery result. On the other hand, during the period in which the game lock does not affect the profit, the sub-side performs the notification lottery as to whether or not to perform the notification, and the sub-side notifies the predetermined pressing order based on the lottery result. Good.

なお、遊技ロックの制御は、通常、メイン側(主制御基板71)で行われるので、図117Aに示す押し順に応じてロック状態を遷移する機能は、主制御基板71に設けられる。すなわち、主制御基板71は、検出した停止操作の順序に基づいてロック状態を設定するロック状態設定手段、ロック状態設定手段が設定したロック状態に応じた確率で遊技ロックを行うか否かを抽籤により決定する遊技ロック判定手段、及び、遊技ロック判定手段が遊技ロックを行うと判定すると、遊技の進行を一時的に停止するロック実行手段、としても機能する。また、主制御基板71及び/又は副制御基板72は、遊技ロックし易い(し難い)ロック状態をロック状態設定手段が設定する際に、押し順を報知するか否かの報知抽籤を行う報知抽籤手段、及び、報知抽籤手段の抽籤結果に基づいて所定の押し順を報知する報知手段としても機能する。   Since the control of the game lock is usually performed on the main side (main control board 71), the function of shifting the lock state according to the pressing order shown in FIG. 117A is provided on the main control board 71. That is, the main control board 71 randomly determines whether or not to perform the game lock at a probability according to the lock state set by the lock state setting means, which sets the lock state based on the detected order of the stop operation. When the game lock determination means determines that the game lock is to be performed, the game lock determination means also functions as a lock execution means for temporarily stopping the progress of the game. Further, the main control board 71 and / or the sub control board 72 perform a notification lottery to determine whether or not to notify the pressing order when the lock state setting means sets a lock state in which the game lock is easy (difficult). It also functions as a lottery means and a notifying means for notifying a predetermined pressing order based on the lottery result of the notification lottery means.

[変形例6:通常ARTやCTの終了条件の別例]
通常ARTやCTの終了条件は、上記実施形態で説明した例に限定されず、任意の終了条件を採用することができる。例えば、通常ART中やCT中に付与されたメダルの枚数、通常ART中やCT中の単位遊技の消化回数、通常ART中やCT中に行われた遊技者にとって有利な情報の報知の回数、所定ゲーム数(例えば50ゲーム)を1セットとする場合のセット数、1セット終了時の継続率等の終了条件を採用することができる。
[Modification 6: Another example of termination condition of normal ART or CT]
The termination condition of the normal ART or CT is not limited to the example described in the above embodiment, and any termination condition can be adopted. For example, the number of medals awarded during the normal ART or CT, the number of times the unit game is consumed during the normal ART or CT, the number of times of notification of information advantageous to the player performed during the normal ART or CT, When the predetermined number of games (for example, 50 games) is one set, an end condition such as the number of sets, the continuation rate at the end of one set, or the like can be adopted.

また、通常ART中やCT中に付与されたメダルの枚数の計数手法としては、例えば、単位遊技において払い出されたメダルの枚数を計数する手法を採用してもよいし、単位遊技において払い出されたメダルの枚数から当該単位遊技に用いられたメダルのベット(掛け)枚数を減算した差枚数(純増枚数)を計数する手法を採用してもよい。また、通常ART中やCT中に付与されたメダルの枚数の計数手法としては、実際に増加したメダルに基づき算出する手法(実値による算出)を採用してもよいし、実際に増加したか否かに関わらず、報知に従った場合に増加する予定のメダルの枚数に基づき算出する手法(理想値による算出)を採用してもよい。   Further, as a method of counting the number of medals awarded during the normal ART or CT, for example, a method of counting the number of medals paid out in the unit game may be adopted, or the number of medals paid out in the unit game may be used. A method of counting the difference number (net increase number) obtained by subtracting the bet (multiplied) number of medals used in the unit game from the obtained number of medals may be adopted. Also, as a method of counting the number of medals given during the normal ART or CT, a method of calculating based on the actually increased medals (calculation based on actual values) may be employed. Regardless of whether or not the notification is made, a method of calculating based on the number of medals to be increased when following the notification (calculation using an ideal value) may be adopted.

また、内部当籤役の種別によって、付与されたメダルの枚数を増加しない構成、すなわち、付与されたメダルの枚数の終了条件となるメダルの枚数又は差枚数にはカウントしない構成を採用してもよい。例えば、内部当籤役として決定される確率が低い一部の役(レア役)や、停止操作のタイミングに応じて図柄組合せの表示/非表示が切り替わる役などが内部当籤役として決定されたとしても、付与されたメダルの枚数の増減(カウント)を行わないようにしてもよい。   Further, a configuration in which the number of awarded medals is not increased according to the type of the internal winning combination, that is, a configuration in which the number of awarded medals is not counted as the number of medals or the difference number which is a termination condition of the number of awarded medals may be adopted. . For example, even if some combinations (rare combinations) with a low probability of being determined as an internal winning combination, or a combination whose display / non-display is switched according to the timing of the stop operation, are determined as the internal winning combination. Alternatively, the number of awarded medals may not be increased or decreased (counted).

[変形例7:その他]
通常ART中やCT中に行われる報知の内容は上述した例に限定されず、任意である。例えば、遊技者にとって有利な状態となる特別な図柄組合せが表示される停止操作の順序(押し順)を報知してもよいし、当該図柄組合せが表示されるために必要な停止操作のタイミング(狙うべき図柄)を報知するようにしてもよい。
[Modification 7: Others]
The content of the notification usually performed during the ART or the CT is not limited to the above-described example, and is arbitrary. For example, the order (push order) of the stop operation in which a special symbol combination that is advantageous to the player may be displayed, or the timing of the stop operation necessary for displaying the symbol combination ( The design to be aimed at) may be notified.

遊技者にとって有利な状態としては、再遊技に係る内部当籤役の当籤確率は変化しない(又は遊技性に影響を与えない程度の範囲で変化する)が、遊技者にとって有利な停止操作の態様を報知する機能、すなわち、AT機能が作動する遊技状態であってもよい。また、遊技者にとって有利な状態としては、再遊技に係る内部当籤役の当籤確率が高くなる再遊技高確率状態(リプレイタイム)が作動するとともに、遊技者にとって有利な停止操作の態様を報知する機能が作動する、すなわち、ART機能が作動する遊技状態であってもよい。   As a state advantageous to the player, the winning probability of the internal winning combination related to the replay does not change (or changes within a range that does not affect the playability). A function of notifying, that is, a game state in which the AT function operates may be used. Further, as a state advantageous to the player, a replay high probability state (replay time) in which the winning probability of the internal winning combination related to the replay is increased is activated, and a mode of a stop operation advantageous to the player is reported. The function state may be activated, that is, a gaming state in which the ART function is activated.

また、上記実施形態のパチスロ1では、遊技者側から見て、リール表示窓4の左側に設けたサブ表示装置18において各種表示画面を表示する例を説明したが、本発明はこれに限定されない。例えば、遊技者側から見て、リール表示窓4の右側にも別のサブ表示装置を設け、このサブ表示装置においても各種表示画面を表示する構成にしてもよい。この場合、リール表示窓4の右側に設けられたサブ表示装置の表示面上にタッチセンサを設け、このタッチセンサから出力されるタッチ入力情報に基づいて、当該サブ表示装置の表示画面を切り替える構成にしてもよい。   Further, in the pachislo 1 of the above embodiment, an example has been described in which various display screens are displayed on the sub-display device 18 provided on the left side of the reel display window 4 when viewed from the player side, but the present invention is not limited to this. . For example, another sub-display device may be provided on the right side of the reel display window 4 when viewed from the player side, and this sub-display device may be configured to display various display screens. In this case, a touch sensor is provided on the display surface of the sub display device provided on the right side of the reel display window 4, and the display screen of the sub display device is switched based on touch input information output from the touch sensor. It may be.

また、上記実施形態及び各種変形例では、遊技機としてパチスロを例に挙げて説明したが、本発明はこれに限定されない。本発明のリール制御に係る特徴や設定変更及び確認に係る特徴などのパチスロ1に特有の特徴以外の特徴は、「パチンコ」と呼ばれる遊技機にも適用可能であり、同様の効果が得られる。例えば、チェックサムの生成及び判定処理、メインCPU101専用命令コードを使用した各種処理(Qレジスタを用いたアドレスの指定処理、ソフトタイマーの更新処理、7セグLED駆動処理、通信データの生成格納処理等)、規定外ROM領域及び規定外RAM領域を使用した各種処理などの特徴は、「パチンコ」にも適用可能である。   Further, in the above-described embodiment and various modified examples, the pachislot has been described as an example of the gaming machine, but the present invention is not limited to this. Features other than the features specific to the pachi-slot 1, such as the features relating to the reel control and the features relating to the setting change and confirmation, can also be applied to a gaming machine called "pachinko", and the same effects can be obtained. For example, checksum generation and determination processing, various processing using an instruction code dedicated to the main CPU 101 (address specification processing using a Q register, soft timer update processing, 7-segment LED driving processing, communication data generation and storage processing, etc.) Features such as various processes using the non-standard ROM area and the non-standard RAM area can also be applied to “pachinko”.

<主制御基板及び副制御基板が有する各種機能>
以上、本発明に係るパチスロ1の実施形態及び各種変形例について説明した。ここで、本発明に係るパチスロ1の主制御基板71(主制御回路90,メインCPU101)及び副制御基板72(副制御回路200,サブCPU201)が有する各種機能をまとめて説明する。
<Various functions of main control board and sub control board>
The embodiments and various modifications of the pachislot 1 according to the present invention have been described above. Here, various functions of the main control board 71 (main control circuit 90, main CPU 101) and the sub control board 72 (sub control circuit 200, sub CPU 201) of the pachislo 1 according to the present invention will be described.

主制御基板71は、スタートスイッチ79やストップスイッチ基板80と接続され、図1に示す遊技の進行を制御する。それゆえ、主制御基板72は、開始操作検出手段、図柄変動手段、内部当籤役決定手段、停止操作検出手段、リール停止制御手段(停止制御手段)及び入賞判定手段として機能する。   The main control board 71 is connected to the start switch 79 and the stop switch board 80, and controls the progress of the game shown in FIG. Therefore, the main control board 72 functions as start operation detection means, symbol variation means, internal winning combination determination means, stop operation detection means, reel stop control means (stop control means), and winning determination means.

また、主制御基板71は、通常ART中に内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が決定されると、フラグ変換抽籤を行い、このフラグ変換抽籤の結果やその他の内部当籤役に基づくCT抽籤に当籤すると、通常ARTの継続期間を延長するCTを開始する。それゆえ、主制御基板71は、変換抽籤手段及び上乗せ遊技開始手段としても機能する。   In addition, when the internal winning combination “F_Probable Chilllip” or “F_1 Probable Chilllip” is determined during the normal ART, the main control board 71 performs the flag conversion lottery, the result of the flag conversion lottery and other internal winning combinations. When the CT lottery based on is won, the CT for extending the duration of the normal ART is started. Therefore, the main control board 71 also functions as conversion lottery means and additional game start means.

また、主制御基板71は、CT中に内部当籤役に応じて通常ARTの継続期間を示すARTゲーム数を上乗せ(延長)する。具体的には、主制御基板71は、サブフラグ「サボテン」、「弱チェリー」又は「強チェリー」に対応する内部当籤役が決定された場合に、通常ARTのARTゲーム数を所定量上乗せし、サブフラグ「3連チリリプ(3連チリリプA又は3連チリリプB)」に対応する内部当籤役が決定された場合に、通常ARTのARTゲーム数を特定量上乗せする。さらに、主制御基板71は、サブフラグ「3連チリリプ」に基づくARTゲーム数の上乗せが行われた回数が、CTの1セットの基本ゲーム数である8回を超える9回以上になると、上乗せ1回あたりの上乗せ量を増加する。それゆえ、主制御基板71は、上乗せ制御手段としても機能する。   In addition, the main control board 71 adds (extends) the number of ART games indicating the duration of the normal ART according to the internal winning combination during CT. Specifically, when the internal winning combination corresponding to the sub-flag “cactus”, “weak cherry” or “strong cherry” is determined, the main control board 71 adds the ART game number of the normal ART by a predetermined amount, When the internal winning combination corresponding to the sub-flag “triple chip lip (triple chip lip A or triple chip lip B)” is determined, the ART game number of the normal ART is added by a specific amount. Further, the main control board 71 determines that if the number of additions of the ART game based on the sub-flag “3 consecutive chips” is 9 or more, which is more than 8 which is the basic number of games in one set of CT, the addition 1 Increase the amount added per time. Therefore, the main control board 71 also functions as an additional control unit.

また、主制御基板71は、CT中にARTゲーム数が上乗せされない遊技の回数をCTゲーム数カウンタを用いて計数し、CTゲーム数カウンタが「8」を計数すると、CTを終了する。このとき、サブフラグEX「3連チリリプ」が当籤(すなわち、フラグ変換抽籤に当籤)すると、主制御基板71は、1セット8回(8ゲーム)のCT遊技を再セットする(CTゲーム数カウンタの値を初期値に戻す)。それゆえ、主制御基板71は、計数手段及び上乗せ遊技終了手段としても機能する。   Further, the main control board 71 counts the number of games in which the number of ART games is not added during the CT using the CT game number counter, and terminates the CT when the CT game number counter counts “8”. At this time, if the sub-flag EX “Triple Chile Lip” is won (ie, the flag conversion lottery is won), the main control board 71 resets the CT game of eight sets (eight games) in one set (the number of CT games counter). Reset the value to the initial value). Therefore, the main control board 71 also functions as counting means and additional game ending means.

また、主制御基板71は、ボーナス役(内部当籤役「F_BB1」,「F_BB2」)が内部当籤役として決定されると、遊技状態をBBフラグ間状態(RT5状態)に移行させるとともに、BBフラグ間状態ではボーナスが作動するまで(ボーナス役が入賞するまで)ボーナス役を内部当籤役として持ち越す。それゆえ、主制御基板71は、ボーナス持越手段としても機能する。また、主制御基板71は、BBフラグ間状態においてボーナス役が入賞すると、ボーナスを作動させ、遊技状態をボーナス状態に移行させる。それゆえ、主制御基板71は、ボーナス開始手段及び有利遊技手段としても機能する。   Further, when the bonus combination (internal winning combination “F_BB1”, “F_BB2”) is determined as the internal winning combination, the main control board 71 shifts the gaming state to the state between the BB flags (RT5 state) and sets the BB flag. In the interim state, the bonus combination is carried over as the internal winning combination until the bonus is activated (until the bonus combination is won). Therefore, the main control board 71 also functions as bonus carryover means. Further, when the bonus combination is won in the state between the BB flags, the main control board 71 activates the bonus and shifts the gaming state to the bonus state. Therefore, the main control board 71 also functions as bonus start means and advantageous game means.

また、主制御基板71は、図25に示すように、BBフラグ間状態において、ボーナス役と所定の内部当籤定役(「はずれ」、「F_特殊1」〜「F_特殊3」)とが重複して決定されている場合には、ボーナス役に係る図柄組合せ(「C_BB1」,「C_BB2」)を表示可能となるように停止制御を行い、ボーナス役と所定の内部当籤役以外の内部当籤役とが重複して決定されている場合には、ボーナス役に係る図柄組合せを表示不可能となるように停止制御を行う。そして、BBフラグ間状態中にボーナス役に係る図柄組合せが表示可能な場合には、主制御基板71は、情報表示器6の指示モニタ(不図示)を制御して、ボーナス役を入賞させるための停止操作の態様を一義的に示す数値「10」又は「11」の表示してボーナス指示情報を報知する。一方、BBフラグ間状態中にボーナス役に係る図柄組合せが表示不可能な場合には、主制御基板71は、指示モニタに数値「10」及び「11」を表示(報知)しない。それゆえ、主制御基板71及び情報表示器6の指示モニタは、指示情報報知手段として機能する。   In addition, as shown in FIG. 25, in the state between the BB flags, the main control board 71 overlaps the bonus combination with a predetermined internal winning combination combination (“losing”, “F_special 1” to “F_special 3”). If it is determined that the symbol combination (“C_BB1”, “C_BB2”) relating to the bonus combination can be displayed, an internal winning combination other than the bonus combination and the predetermined internal winning combination is performed. Is determined in an overlapping manner, stop control is performed so that the symbol combination relating to the bonus combination cannot be displayed. When the symbol combination relating to the bonus combination can be displayed during the state between the BB flags, the main control board 71 controls the instruction monitor (not shown) of the information display 6 to win the bonus combination. Is displayed with a numerical value "10" or "11" that uniquely indicates the mode of the stop operation of the bonus stop instruction information. On the other hand, when the symbol combination relating to the bonus combination cannot be displayed during the state between the BB flags, the main control board 71 does not display (notify) the numerical values “10” and “11” on the instruction monitor. Therefore, the instruction monitor of the main control board 71 and the information display 6 functions as instruction information notification means.

また、この際、主制御基板71は、ボーナス告知をした後に限り指示モニタを介して数値「10」又は「11」を報知する。具体的には、主制御基板71は、ボーナス役を持ち越していない状態でボーナス役を内部当籤役として決定すると、その後の遊技の回数を計数して、当該計数結果が所定回数になった後にボーナス役と所定の内部当籤役(「はずれ」、「F_特殊1」〜「F_特殊3」)とが重複して決定されると、指示モニタを介して数値「10」又は「11」を報知する。それゆえ、主制御基板71は、ボーナス役を内部当籤役として決定してからの単位遊技の回数を計数する計数手段としても機能する。   At this time, the main control board 71 notifies the numerical value “10” or “11” via the instruction monitor only after the bonus notification. Specifically, when the main control board 71 determines the bonus combination as the internal winning combination in a state where the bonus combination has not been carried over, the main control board 71 counts the number of subsequent games, and after the counting result reaches the predetermined number, the bonus combination is determined. When the winning combination and the predetermined internal winning combination (“outside”, “F_special 1” to “F_special 3”) are determined in an overlapping manner, a numerical value “10” or “11” is notified via the instruction monitor. . Therefore, the main control board 71 also functions as a counting means for counting the number of unit games after determining the bonus combination as the internal winning combination.

副制御基板72は、主制御基板71から受信した各種コマンドデータに基づいて遊技履歴を管理するとともに、遊技者からの登録操作を受け付けると、遊技を行う遊技者の登録を受け付ける。それゆえ、副制御基板72は、履歴管理手段及び登録受付手段として機能する。   The sub-control board 72 manages the game history based on the various command data received from the main control board 71 and, when receiving a registration operation from the player, receives registration of a player who performs the game. Therefore, the sub-control board 72 functions as a history management unit and a registration receiving unit.

また、本発明に係るパチスロ1は、遊技の進行に応じた演出を行う表示装置11と、表示装置11とは別個に設けられ、トップ画面221や遊技情報画面223,224,225などを含む複数の表示画面を表示するサブ表示装置18と、サブ表示装置18の表示部上に設けられたタッチセンサ19とを有し、副制御基板72は、表示装置11及びサブ表示装置18の動作を制御する。具体的には、副制御基板72は、遊技者の登録を受け付けている場合には、サブ表示装置18に遊技情報画面223,224,225を表示可能となるようにサブ表示装置18を制御し、遊技者の登録を受け付けていない場合には、サブ表示装置18に遊技情報画面223,224,225を表示不可能とするよう制御する。それゆえ、副制御基板72は、制御手段としても機能する。   Further, the pachislot 1 according to the present invention is provided with a display device 11 for performing effects in accordance with the progress of a game, and a plurality of display devices including a top screen 221 and game information screens 223, 224, and 225 provided separately from the display device 11. And a touch sensor 19 provided on a display unit of the sub-display device 18. The sub-control board 72 controls the operations of the display device 11 and the sub-display device 18. I do. Specifically, when the registration of the player is received, the sub control board 72 controls the sub display device 18 so that the game information screens 223, 224, and 225 can be displayed on the sub display device 18. If the registration of the player has not been received, control is performed so that the game information screens 223, 224, and 225 cannot be displayed on the sub display device 18. Therefore, the sub-control board 72 also functions as a control unit.

また、主制御基板71は、遊技の結果に応じて様々な特典を付与するため、特典付与手段としても機能する。具体的には、主制御基板71は、有効ラインに沿って表示された図柄組合せに応じて特典を付与する。   In addition, the main control board 71 also functions as a privilege granting unit in order to grant various privileges according to the result of the game. Specifically, the main control board 71 gives a privilege according to the symbol combination displayed along the activated line.

例えば、内部当籤役「F_3択ベル_1st」が決定された遊技において、略称「ベル」に係る図柄組合せが有効ライン上に表示されると、主制御基板71は、9枚のメダルを付与し、略称「ベルこぼし目」に係る図柄組合せが有効ライン上に表示されると、主制御基板71は、0枚のメダルを付与する。また、例えば、内部当籤役「F_確チリリプ」が決定された遊技において、略称「3連チリリプ」又は略称「リプレイ」に係る図柄組合せが有効ライン上に表示されると、主制御基板71は、再遊技の作動という同一の特典を付与する。また、主制御基板71は、有効ラインに沿って表示された図柄組合せではなく、フラグ変換抽籤の結果に基づいても特典を付与する。例えば、主制御基板71は、内部当籤役「F_確チリリプ」が決定されるとフラグ変換抽籤を行い、フラグ変換抽籤に当籤すると、CT抽籤に当籤するなどの特典を付与する。   For example, in the game in which the internal winning combination “F_3 choice bell_1st” is determined, when the symbol combination related to the abbreviation “Bell” is displayed on the activated line, the main control board 71 gives nine medals, When the symbol combination related to the abbreviation “bell spilled eyes” is displayed on the activated line, the main control board 71 gives 0 medals. Further, for example, in the game in which the internal winning combination “F_Sure Chill Lip” is determined, when the symbol combination related to the abbreviation “3 consecutive Chill Lip” or the abbreviation “Replay” is displayed on the activated line, the main control board 71 The same privilege as the replay is activated. Further, the main control board 71 gives the privilege based on the result of the flag conversion lottery instead of the symbol combination displayed along the activated line. For example, the main control board 71 performs a flag conversion lottery when the internal winning combination “F_Sure Clip” is determined, and gives a benefit such as a CT lottery when the flag conversion lottery is won.

また、副制御基板72は、表示装置11を介して停止操作の態様に応じた演出を実行する。それゆえ、副制御基板72及び表示装置11は、演出実行手段としても機能する。この際、有効ラインに沿って表示された図柄組合せによって付与する特典が異なる場合には、主制御基板71は、指示モニタを介して遊技者にとって有利な停止操作の態様を一義的に示す情報を報知し、有効ラインに沿って表示された図柄組合せによって付与する特典が同一である場合には、遊技者にとって有利な停止操作の態様を報知しない。これに対して、副制御基板72は、表示された図柄組合せによって付与する特典が同一/異なるかに関係なく、停止操作の順序を示す演出を実行する。   Further, the sub-control board 72 performs an effect according to the mode of the stop operation via the display device 11. Therefore, the sub control board 72 and the display device 11 also function as an effect executing unit. At this time, when the privilege to be given is different depending on the symbol combination displayed along the activated line, the main control board 71 supplies information uniquely indicating the mode of the stop operation advantageous to the player via the instruction monitor. In the case where the notification and the award given by the symbol combination displayed along the activated line are the same, the mode of the stop operation advantageous to the player is not notified. On the other hand, the sub-control board 72 executes an effect indicating the order of the stop operation, regardless of whether the privilege to be given according to the displayed symbol combination is the same or different.

また、主制御基板71は、CTを開始するか否かのCT抽籤を行い、CT抽籤に当籤した場合には、当籤してから例えば所定回数の前兆遊技が行われた後にCTを開始する。それゆえ、主制御基板71は、有利状態抽籤手段及び有利状態開始手段としても機能する。さらに、この際、CT前兆遊技中に内部当籤役「F_確チリリプ」又は「F_1確チリリプ」が決定されると、副制御基板72は、サブ側でのフラグ変換抽籤を行う。それゆえ、副制御基板72は、報知抽籤手段としても機能する。   In addition, the main control board 71 performs a CT lottery to determine whether or not to start the CT. When the CT lottery is won, the main control board 71 starts the CT after a predetermined number of foreplay games are performed after the winning. Therefore, the main control board 71 also functions as an advantageous state lottery means and an advantageous state start means. Further, at this time, if the internal winning combination “F_Sure Chill Lip” or “F_1 Sure Chill Lip” is determined during the CT precursor game, the sub control board 72 performs the flag conversion lottery on the sub side. Therefore, the sub control board 72 also functions as a notification lottery unit.

また、本発明に係るパチスロ1では、フラグ変換抽籤の結果に基づいて、主制御基板71は特典を付与するとともに、主制御基板71及び副制御基板72は、指示モニタ及び表示装置11を介して押し順を報知する。それゆえ、主制御基板71は、特典付与手段としても機能する。また、主制御基板71、副制御基板72、指示モニタ及び表示装置11は、報知手段としても機能する。   Further, in the pachislo 1 according to the present invention, the main control board 71 gives a privilege based on the result of the flag conversion lottery, and the main control board 71 and the sub-control board 72 are connected via the instruction monitor and display device 11. Notify the pressing order. Therefore, the main control board 71 also functions as a privilege giving unit. In addition, the main control board 71, the sub control board 72, the instruction monitor and the display device 11 also function as notification means.

さらに、本発明に係るパチスロ1では、主制御基板71(主制御回路90、メインCPU101)は、遊技動作全般に渡って、各種制御処理を行う。それゆえ、主制御基板71は演算制御手段としても機能する。また、本発明に係るパチスロ1では、主制御基板71(主制御回路90、メインCPU101)は、以下に示す各種処理の実行手段としても機能する。   Furthermore, in the pachislo 1 according to the present invention, the main control board 71 (main control circuit 90, main CPU 101) performs various control processes over the entire game operation. Therefore, the main control board 71 also functions as arithmetic control means. Further, in the pachislo 1 according to the present invention, the main control board 71 (main control circuit 90, main CPU 101) also functions as an execution unit of various processes described below.

主制御基板71(主制御回路90、メインCPU101)は、電断発生時のチェックサム生成処理(図77参照)及び電源復帰時のサムチェック処理(図79及び図80参照)を行う。それゆえ、主制御基板71はサム値算出手段、サム値減算手段及びサム値判定手段としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs a checksum generation process at the time of power failure (see FIG. 77) and a checksum process at the time of power restoration (see FIGS. 79 and 80). Therefore, the main control board 71 also functions as a sum value calculating unit, a sum value subtracting unit, and a sum value determining unit.

主制御基板71(主制御回路90、メインCPU101)は、入賞検索処理(図145参照)を行う。それゆえ、主制御基板71は、特典付与判定手段及び入賞役決定手段としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs a winning search process (see FIG. 145). Therefore, the main control board 71 also functions as a privilege grant determination unit and a winning combination determination unit.

主制御基板71(主制御回路90、メインCPU101)は、通信データ送信処理(図158の割込処理中のS904)を行う。それゆえ、主制御基板71は、データ送信手段としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs communication data transmission processing (S904 during the interruption processing in FIG. 158). Therefore, the main control board 71 also functions as a data transmission unit.

主制御基板71(主制御回路90、メインCPU101)は、設定変更確認処理(図68参照)を行う。それゆえ、主制御基板71は設定変更確認手段、開始時コマンド生成手段及び終了時コマンド生成手段としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs a setting change confirmation process (see FIG. 68). Therefore, the main control board 71 also functions as a setting change confirmation unit, a start command generation unit, and an end command generation unit.

主制御基板71(主制御回路90、メインCPU101)は、通信データ格納処理(図72参照)及び通信データポインタ更新処理(図74参照)を行う。それゆえ、主制御基板71は、通信データ生成手段及び通信データ生成格納手段としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs communication data storage processing (see FIG. 72) and communication data pointer update processing (see FIG. 74). Therefore, the main control board 71 also functions as communication data generation means and communication data generation storage means.

主制御基板71(主制御回路90、メインCPU101)は、7セグLED駆動処理(図159参照)を行う。それゆえ、主制御基板71は、7セグLED駆動手段、LED駆動制御手段としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs a 7-segment LED driving process (see FIG. 159). Therefore, the main control board 71 also functions as a 7-segment LED drive unit and an LED drive control unit.

主制御基板71(主制御回路90、メインCPU101)は、遊技復帰処理(図68参照)を行う。それゆえ、主制御基板71は、遊技復帰手段としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs a game return process (see FIG. 68). Therefore, the main control board 71 also functions as a game return unit.

主制御基板71(主制御回路90、メインCPU101)は、メダル受付・スタートチェック処理(図83参照)を行う。それゆえ、主制御基板71は、遊技開始判定手段及び設定確認手段(S233)としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs a medal acceptance / start check process (see FIG. 83). Therefore, the main control board 71 also functions as a game start determination unit and a setting confirmation unit (S233).

主制御基板71(主制御回路90、メインCPU101)は、メダル投入チェック処理(図87参照)を行う。それゆえ、主制御基板71は、遊技媒体受付状態判別手段(S255〜S258)としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs a medal insertion check process (see FIG. 87). Therefore, the main control board 71 also functions as a game medium reception state determination unit (S255 to S258).

主制御基板71(主制御回路90、メインCPU101)は、1.1172msec周期で割込処理(図158参照)を繰り返し実行する。それゆえ、主制御基板71は、割込処理実行手段、定周期処理手段としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) repeatedly executes the interrupt process (see FIG. 158) at a period of 1.1172 msec. Therefore, the main control board 71 also functions as an interrupt processing execution unit and a periodic processing unit.

主制御基板71(主制御回路90、メインCPU101)は、電源投入時処理(図64参照)を行う。それゆえ、主制御基板71は、電源復帰処理実行手段としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs power-on processing (see FIG. 64). Therefore, the main control board 71 also functions as a power return process execution unit.

主制御基板71(主制御回路90、メインCPU101)は、内部抽籤処理(図92参照)を行う。それゆえ、主制御基板71は、内部抽籤手段としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs an internal lottery process (see FIG. 92). Therefore, the main control board 71 also functions as internal lottery means.

主制御基板71(主制御回路90、メインCPU101)は、図柄設定処理(図97参照)を行う。それゆえ、主制御基板71は、内部当籤役生成手段(S321)、フラグテーブル展開手段,当籤フラグテーブル展開手段(S324)、フラグ格納領域指定手段,当籤フラグ格納領域指定手段(S329)及びフラグデータ格納手段,当籤フラグデータ格納手段(S330)としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs a symbol setting process (see FIG. 97). Therefore, the main control board 71 includes an internal winning combination generating unit (S321), a flag table expanding unit, a winning flag table expanding unit (S324), a flag storage area designating unit, a winning flag storage area designating unit (S329), and flag data. It also functions as a storage unit and a winning flag data storage unit (S330).

主制御基板71(主制御回路90、メインCPU101)は、図柄コード取得処理(図28参照)を行う。それゆえ、主制御基板71は、入賞フラグ格納領域指定手段(S648)及び図柄コード格納領域設定手段(S650)としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs a symbol code acquisition process (see FIG. 28). Therefore, the main control board 71 also functions as a winning flag storage area designating means (S648) and a symbol code storage area setting means (S650).

主制御基板71(主制御回路90、メインCPU101)は、リール停止制御処理(図139参照)を行う。それゆえ、主制御基板71は、停止操作検出結果取得手段(S714)及び停止制御データ格納領域設定手段(図139中のソースコード「LDQ IX,wR1_CTRL−(wR2_CTRL−wR1_CTRL)」)としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs a reel stop control process (see FIG. 139). Therefore, the main control board 71 also functions as a stop operation detection result acquisition unit (S714) and a stop control data storage area setting unit (source code “LDQ IX, wR1_CTRL- (wR2_CTRL-wR1_CTRL)” in FIG. 139). .

主制御基板71(主制御回路90、メインCPU101)は、引込優先順位取得処理(図134及び図135参照)を行う。それゆえ、主制御基板71は、優先停止図柄決定手段、任意役対応処理手段(S680〜S683)、当籤フラグ格納領域指定手段(S686)、入賞フラグ格納領域指定手段(S686)、論理積演算手段(S686)及び優先順位データテーブル取得手段(S687)としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs a pull-in priority acquisition process (see FIGS. 134 and 135). Therefore, the main control board 71 includes priority stop symbol determining means, optional combination processing means (S680 to S683), winning flag storage area specifying means (S686), winning flag storage area specifying means (S686), and logical product operation means (S686) and also functions as a priority data table acquisition unit (S687).

主制御基板71(主制御回路90、メインCPU101)は、イリーガルヒットチェック処理(図148参照)を行う。それゆえ、主制御基板71は、エラー検出手段、エラー処理手段、入賞フラグ格納領域指定手段(S781)、論理積演算手段(S784)及びエラー判定手段(S785)としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs an illegal hit check process (see FIG. 148). Therefore, the main control board 71 also functions as an error detection unit, an error processing unit, a winning flag storage area designation unit (S781), a logical product operation unit (S784), and an error determination unit (S785).

主制御基板71(主制御回路90、メインCPU101)は、入賞チェック・メダル払出処理(図150参照)を行う。それゆえ、主制御基板71は、遊技媒体払出手段、遊技媒体加算手段(S805)、払出終了判定手段(S807)及びウェイト発生手段(S808)としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs a winning check / medal payout process (see FIG. 150). Therefore, the main control board 71 also functions as a game medium payout unit, a game medium addition unit (S805), a payout end determination unit (S807), and a weight generation unit (S808).

主制御基板71(主制御回路90、メインCPU101)は、CT中CT抽籤処理(図119参照)を行う。それゆえ、主制御基板71は、特典付与決定手段としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs CT random determination processing during CT (see FIG. 119). Therefore, the main control board 71 also functions as a privilege provision determining unit.

主制御基板71(主制御回路90、メインCPU101)は、サブフラグ変換処理(図105参照)を行う。それゆえ、主制御基板71は、第1サブフラグ変換手段としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs a sub flag conversion process (see FIG. 105). Therefore, the main control board 71 also functions as a first sub-flag conversion unit.

また、主制御基板71(主制御回路90、メインCPU101)は、フラグ変換処理(図111参照)を行う。それゆえ、主制御基板71は、第2サブフラグ変換手段としても機能する。   The main control board 71 (main control circuit 90, main CPU 101) performs a flag conversion process (see FIG. 111). Therefore, the main control board 71 also functions as a second sub-flag conversion unit.

<付記(本発明のまとめ)>
[第1の遊技機]
従来、上述した構成の遊技機において、電断時にRAMに記憶されているデータのチェックサムを求め、電源復帰時に、電断時に求めたチェックサムの判定処理を行う遊技機が知られている(例えば、特開2009−011375号公報参照)。特開2009−011375号公報の遊技機では、電源復帰時のチェックサムの判定処理において、電源復帰時に求めたチェックサムが電断時に求めたチェックサムが一致しない場合にエラー報知が行われる。
<Supplementary note (Summary of the present invention)>
[First gaming machine]
2. Description of the Related Art Conventionally, there has been known a gaming machine having the above-described configuration in which a checksum of data stored in a RAM is obtained at the time of a power failure, and a determination process of the checksum obtained at the time of the power failure is performed at the time of power recovery. For example, see JP-A-2009-011375). In the gaming machine disclosed in Japanese Patent Application Laid-Open No. 2009-011375, an error is notified in the checksum determination process at the time of power recovery when the checksum obtained at the time of power recovery does not match the checksum obtained at the time of power failure.

ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のROMの容量が圧迫されており、主制御回路で管理する遊技性以外の処理プログラムやテーブルなどの容量削減が求められている。   By the way, conventionally, as a limitation peculiar to the above-described gaming machine, the program capacity of the main control circuit is limited to a small capacity according to rules. Further, in recent years, the capacity of the ROM of the main control circuit has been squeezed due to the complexity of the playability, and a reduction in the capacity of processing programs and tables other than the playability managed by the main control circuit has been demanded.

本発明は、上記第1の課題を解決するためになされたものであり、本発明の第1の目的は、主制御回路で管理する遊技性以外の処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。   SUMMARY OF THE INVENTION The present invention has been made to solve the first problem, and a first object of the present invention is to reduce the capacity of a processing program or a table other than the game property managed by the main control circuit. It is an object of the present invention to provide a gaming machine capable of increasing the free space of a ROM of a main control circuit and using the free space of the ROM for the increased capacity to enhance the gaming ability.

上記第1の課題を解決するために、本発明では、以下のような構成の第1の遊技機を提供する。   In order to solve the first problem, the present invention provides a first gaming machine having the following configuration.

遊技動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、
電源電圧を供給する電源供給手段(例えば、電源基板53b及びスイッチングレギュレータ94)と、
前記電源電圧が予め定められた起動電圧値(例えば、10V)を上回った場合に、前記演算処理手段に起動信号を出力する起動手段(例えば、電源管理回路93のリセット信号の出力処理)と、
前記電源電圧が予め定められた停電電圧値(例えば、10.5V)を下回った場合に、前記演算処理手段に停電信号を出力する停電手段(例えば、電源管理回路93の電断検知信号の出力処理)と、を備え、
前記演算処理手段は、
演算処理の結果に対応するデータを格納するフラグレジスタ(例えば、フラグ・レジスタF)と、
前記停電手段が前記停電信号を出力したことを契機として、前記第2記憶手段内の所定格納領域(例えば、遊技用RAM領域)に記憶された全ての情報を累積加算してサム値を算出するサム値算出手段(例えば、チェックサム生成処理)と、
前記起動手段が前記起動信号を出力したことを契機として、直近の電断発生時に前記サム値算出手段により生成された前記サム値から、前記所定格納領域に記憶された情報を順次減算するサム値減算手段(例えば、サムチェック処理中のS122〜S131)と、
前記所定格納領域に記憶された全ての情報に対して、前記サム値減算手段による減算処理が終了したときに、前記フラグレジスタ内の所定のビット領域(例えば、ゼロフラグ)にセットされた減算結果に対応するデータに基づいて、異常の発生の有無を判定するサム値判定手段(例えば、サムチェック処理中のS134)と、を有する
ことを特徴とする遊技機。
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the game operation;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored;
Power supply means for supplying a power supply voltage (for example, a power supply board 53b and a switching regulator 94);
Activating means (for example, output processing of a reset signal of the power management circuit 93) for outputting a activating signal to the arithmetic processing means when the power supply voltage exceeds a predetermined activating voltage value (for example, 10V);
A power failure means for outputting a power failure signal to the arithmetic processing means when the power supply voltage falls below a predetermined power failure voltage value (for example, 10.5 V); Processing), and
The arithmetic processing means,
A flag register (eg, a flag register F) for storing data corresponding to a result of the arithmetic processing;
When the power failure means outputs the power failure signal, a sum value is calculated by cumulatively adding all information stored in a predetermined storage area (for example, a game RAM area) in the second storage means. Sum value calculation means (for example, checksum generation processing);
A sum value for sequentially subtracting information stored in the predetermined storage area from the sum value generated by the sum value calculation unit at the time of the most recent power failure, triggered by the activation unit outputting the activation signal. Subtraction means (for example, S122 to S131 during the sum check process);
When the subtraction processing by the sum value subtraction means is completed for all the information stored in the predetermined storage area, the subtraction result set in a predetermined bit area (for example, a zero flag) in the flag register is added to the subtraction result. A gaming machine comprising: a sum value determination unit (for example, S134 during a sum check process) that determines whether an abnormality has occurred based on corresponding data.

また、前記本発明の第1の遊技機では、前記サム値算出手段は、前記所定格納領域に記憶された情報を加算するときに、特定の命令(例えば、POP命令)を実行することにより、連続して記憶された2バイト分の情報を取得して加算するとともに、前記情報の読み出し開始アドレスの情報を2バイト分更新し、
前記サム値減算手段は、電断発生時に生成された前記サム値から前記所定格納領域に記憶された情報を減算するときに、前記特定の命令を実行することにより、連続して記憶された2バイト分の情報を取得して減算するとともに、前記情報の読み出し開始アドレスの情報を2バイト分更新するようにしてもよい。
Also, in the first gaming machine of the present invention, the sum value calculating means executes a specific command (for example, a POP command) when adding the information stored in the predetermined storage area, Acquiring and adding the information of 2 bytes continuously stored and updating the information of the read start address of the information by 2 bytes,
The sum value subtracting means executes the specific instruction when subtracting the information stored in the predetermined storage area from the sum value generated at the time of the occurrence of the power interruption, so that the two consecutively stored two values are stored. The information of the read start address of the information may be updated by 2 bytes while obtaining and subtracting the information of the byte.

さらに、前記本発明の第1の遊技機では、前記演算処理手段は、前記第2記憶手段の前記所定格納領域のアドレスを設定可能なスタックポインタを有し、
前記サム値算出手段が前記所定格納領域に記憶された情報を加算するときに実行する前記特定の命令は、前記スタックポインタを操作するための専用命令(例えば、POP命令)であるようにしてもよい。
Further, in the first gaming machine of the present invention, the arithmetic processing means has a stack pointer capable of setting an address of the predetermined storage area of the second storage means,
The specific instruction executed when the sum value calculating means adds the information stored in the predetermined storage area may be a dedicated instruction (for example, a POP instruction) for operating the stack pointer. Good.

上記構成の本発明の第1の遊技機によれば、遊技性以外の処理プログラムやテーブルなどの容量を削減して主制御回路のROM(第1記憶手段)の空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることができる。   According to the first gaming machine of the present invention having the above-described configuration, the capacity of the processing program and tables other than the gaming property is reduced, and the free space of the ROM (first storage means) of the main control circuit is increased. The gaming ability can be enhanced by using the free space of the ROM for the capacity.

[第2〜第5の遊技機]
従来、上述した構成の遊技機において、スタックポインタを操作命令で使用して、数値データを処理する主制御装置が搭載された遊技機が提案されている(例えば、特開2005−237737号公報参照)。
[Second to fifth gaming machines]
Conventionally, in the gaming machine having the above-described configuration, there has been proposed a gaming machine equipped with a main controller that processes numerical data by using a stack pointer in an operation instruction (for example, see Japanese Patent Application Laid-Open No. 2005-237737). ).

ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のROMの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。   By the way, conventionally, as a limitation peculiar to the above-described gaming machine, the program capacity of the main control circuit is limited to a small capacity according to rules. Furthermore, in recent years, the capacity of the ROM of the main control circuit has been squeezed due to the complexity of playability, and there has been a demand for a reduction in the capacity of processing programs and tables managed by the main control circuit.

本発明は、上記第2の課題を解決するためになされたものであり、本発明の第2の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。   The present invention has been made to solve the second problem, and a second object of the present invention is to reduce the capacity of a main control circuit by reducing the capacity of a processing program and a table managed by the main control circuit. It is an object of the present invention to provide a gaming machine capable of increasing the free space in a ROM and using the free space in the ROM for the increased capacity to enhance the gaming ability.

上記第2の課題を解決するために、本発明では、以下のような構成の第2の遊技機を提供する。   In order to solve the second problem, the present invention provides a second gaming machine having the following configuration.

遊技動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納される専用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第1記憶手段又は前記第2記憶手段内のアドレスの一部を指定可能な拡張レジスタ(例えば、Qレジスタ)と、を有し、
前記演算処理手段は、前記拡張レジスタを用いて前記第2記憶手段内のアドレス指定を行うことができる所定の命令(例えば、「BITQ」命令、「SETQ」命令、「LDQ」命令等)を実行可能である
ことを特徴とする遊技機。
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the game operation;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
A general-purpose register in which data is stored when the arithmetic processing is performed by the arithmetic processing means;
A dedicated register in which data is stored when the arithmetic processing is performed by the arithmetic processing means;
An extension register (for example, a Q register) that stores data when the arithmetic processing is performed by the arithmetic processing means and that can specify a part of an address in the first storage means or the second storage means by the stored data. ) And
The arithmetic processing unit executes a predetermined instruction (for example, a “BITQ” instruction, a “SETQ” instruction, an “LDQ” instruction, etc.) capable of specifying an address in the second storage unit using the extension register. A gaming machine characterized in that it is possible.

また、前記本発明の第2の遊技機では、前記拡張レジスタで指定可能な前記アドレスの一部が、前記アドレスを構成する上位側のアドレス値であるようにしてもよい。   Further, in the second gaming machine of the present invention, a part of the address that can be specified by the extension register may be an upper address value constituting the address.

また、上記第2の課題を解決するために、本発明では、以下のような構成の第3の遊技機を提供する。   Further, in order to solve the second problem, the present invention provides a third gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
前記停止制御手段による前記表示列の停止動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納される専用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第1記憶手段又は前記第2記憶手段内のアドレスの一部を指定可能な拡張レジスタ(例えば、Qレジスタ)と、を有し、
前記演算処理手段は、
前記表示列の停止状態をチェックする処理において、
前記拡張レジスタを用いて前記第2記憶手段内のアドレス指定を行うことができる所定の読み出し命令(例えば、「LDQ」命令)を実行して、前記第2記憶手段に記憶されている所定の前記表示列の変動表示の状態を示す情報を読み出し、
次いで、前記拡張レジスタを用いて前記第2記憶手段内のアドレス指定を行うことができる所定の論理和演算命令(例えば、「ORQ」命令)を実行して、前記第2記憶手段に記憶されている他の一つの表示列の変動表示の状態を示す情報を読み出すとともに、当該情報と、前記所定の前記表示列の変動表示の状態を示す情報との論理和演算を行い、
その後、前記所定の論理和演算命令の実行を繰り返して、論理和演算の結果と、残りの各表示列の変動表示の状態を示す情報との論理和演算を繰り返し、全ての表示列に対する論理和演算が終了した際に得られる演算和演算の結果に基づいて、全ての表示列が停止状態にあるか否かを判定する
ことを特徴とする遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the stop operation of the display column by the stop control means;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
A general-purpose register in which data is stored when the arithmetic processing is performed by the arithmetic processing means;
A dedicated register in which data is stored when the arithmetic processing is performed by the arithmetic processing means;
An extension register (for example, a Q register) that stores data when the arithmetic processing is performed by the arithmetic processing means and that can specify a part of an address in the first storage means or the second storage means by the stored data. ) And
The arithmetic processing means,
In the process of checking the stop state of the display column,
A predetermined read command (for example, an “LDQ” command) capable of specifying an address in the second storage means is executed by using the extension register, and a predetermined read command stored in the second storage means is executed. Read information indicating the state of the variable display of the display column,
Next, a predetermined OR operation instruction (for example, an “ORQ” instruction) capable of specifying an address in the second storage means is executed by using the extension register, and is stored in the second storage means. While reading the information indicating the state of the variable display of the other one display column, and performing a logical OR operation of the information and the information indicating the state of the variable display of the predetermined display column,
Thereafter, the execution of the predetermined OR operation instruction is repeated, and the OR operation of the result of the OR operation and the information indicating the state of the variable display of each of the remaining display columns is repeated. A gaming machine, comprising: determining whether or not all display columns are in a stopped state, based on a result of a calculation sum calculation obtained when a calculation is completed.

また、前記本発明の第3の遊技機では、前記拡張レジスタで指定可能な前記アドレスの一部が、前記アドレスを構成する上位側のアドレス値であるようにしてもよい。   Further, in the third gaming machine of the present invention, a part of the address that can be specified by the extension register may be an upper address value constituting the address.

また、上記第2の課題を解決するために、本発明では、以下のような構成の第4の遊技機を提供する。   Further, in order to solve the second problem, the present invention provides a fourth gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
前記内部当籤役決定手段による前記内部当籤役の決定動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納される専用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第1記憶手段又は前記第2記憶手段内のアドレスの一部を指定可能な拡張レジスタ(例えば、Qレジスタ)と、を有し、
前記内部当籤役決定手段により決定される前記内部当籤役には、特典付与に係る内部当籤役が決定される期待値を調整するための設定値に応じて当籤確率が変化する設定別内部当籤役が設けられ、
前記演算処理手段は、
前記内部当籤役を決定する処理において、
前記拡張レジスタを用いて前記第2記憶手段内のアドレス指定を行うことができる所定の加算命令(例えば、「ADDQ」命令)を実行することにより、抽籤対象となる前記設定別内部当籤役の設定値毎の抽籤値が格納された領域の先頭アドレスに現在の設定値を加算して、現在の設定値に対応付けられた前記設定別内部当籤役の抽籤値が格納されたアドレスを指定し、当該抽籤値を取得する
ことを特徴とする遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the operation of determining the internal winning combination by the internal winning combination determining means;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
A general-purpose register in which data is stored when the arithmetic processing is performed by the arithmetic processing means;
A dedicated register in which data is stored when the arithmetic processing is performed by the arithmetic processing means;
An extension register (for example, a Q register) that stores data when the arithmetic processing is performed by the arithmetic processing means and that can specify a part of an address in the first storage means or the second storage means by the stored data. ) And
The internal winning combination determined by the internal winning combination determining means includes a setting-dependent internal winning combination in which a winning probability changes according to a set value for adjusting an expected value at which an internal winning combination related to awarding is determined. Is provided,
The arithmetic processing means,
In the process of determining the internal winning combination,
By executing a predetermined addition instruction (for example, an “ADDQ” instruction) that can specify an address in the second storage unit using the extension register, the setting of the internal winning combination according to the setting as a lottery target is performed. The current setting value is added to the start address of the area where the lottery value for each value is stored, and the address at which the lottery value of the internal winning combination by setting corresponding to the current setting value is stored is specified. A gaming machine characterized by acquiring the lottery value.

また、前記本発明の第4の遊技機では、前記拡張レジスタで指定可能な前記アドレスの一部が、前記アドレスを構成する上位側のアドレス値であるようにしてもよい。   In the fourth gaming machine of the present invention, a part of the address that can be specified by the extension register may be an upper address value constituting the address.

また、上記第2の課題を解決するために、本発明では、以下のような構成の第5の遊技機を提供する。   In order to solve the second problem, the present invention provides a fifth gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
前記停止制御手段により前記複数の表示列の変動表示が停止された場合に、前記複数の表示列に跨って設定された判定ライン上に、前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが停止表示されたか否かを判定する特典付与判定手段(例えば、入賞検索処理)と、
前記特典付与判定手段による判定動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタを有し、
前記演算処理手段は、
前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが前記判定ライン上に停止表示されたか否かを判定する処理において、
所定の読み出し命令(例えば、「LDIN」命令)を実行して、前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが前記判定ライン上に停止表示された場合に付与され得る前記遊技媒体の払出数のデータと、該払出数のデータに対応付けられた、前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せの種別を示す判定データとを同時に取得する
ことを特徴とする遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
When the variable display of the plurality of display columns is stopped by the stop control means, a symbol corresponding to an internal winning combination related to the payout of the game medium on a determination line set across the plurality of display columns. A privilege grant determination unit (for example, a prize search process) for determining whether or not the combination has been stopped and displayed;
An arithmetic processing unit (for example, the main CPU 101) for performing an arithmetic process for controlling a determination operation by the privilege provision determining unit;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
A general-purpose register in which data is stored when the arithmetic processing is performed by the arithmetic processing means;
The arithmetic processing means,
In the process of determining whether or not the combination of symbols corresponding to the internal winning combination related to the payout of the game medium has been stopped and displayed on the determination line,
By executing a predetermined read command (for example, an “LDIN” command), the game which can be given when the symbol combination corresponding to the internal winning combination related to the payout of the game medium is stopped and displayed on the determination line. The data of the number of payouts of the medium and the determination data indicating the type of combination of symbols corresponding to the internal winning combination related to the payout of the game medium, which are associated with the data of the number of payouts, are simultaneously obtained. Gaming machine.

また、前記本発明の第5の遊技機では、前記演算処理手段は、
前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが前記判定ライン上に停止表示されたか否かを判定する処理において、
判定命令、処理のジャンプ先アドレスの指定命令及び処理のジャンプ動作命令を一つの命令で実行可能な所定の判定命令(例えば、「JSLAA」命令)を実行して、前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが停止表示されたか否かを判定するようにしてもよい。
Further, in the fifth gaming machine of the present invention, the arithmetic processing means includes:
In the process of determining whether or not the combination of symbols corresponding to the internal winning combination related to the payout of the game medium has been stopped and displayed on the determination line,
A predetermined instruction (e.g., a "JSLAA" instruction) that can execute a determination instruction, a specification instruction of a jump destination address of a process, and a jump operation instruction of a process by one instruction is executed, and an internal device related to payout of the game medium is executed. It may be determined whether or not the symbol combination corresponding to the winning combination has been stopped and displayed.

上記構成の本発明の第2〜第5の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROM(第1記憶手段)の空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることができる。   According to the second to fifth gaming machines of the present invention having the above-described structure, the capacity of the processing program and tables managed by the main control circuit is reduced, and the free space of the ROM (first storage means) of the main control circuit is reduced. It is possible to increase the playability by utilizing the ROM free space corresponding to the increased capacity.

[第6及び第7の遊技機]
従来、上述した構成の遊技機において、メイン制御部のRAMに記憶されているデータに異常が生じた場合に、RAM異常エラー状態に制御され、ゲームの進行が不能化されるとともに、設定変更モードに移行し、設定変更操作に基づいて設定値が新たに選択・設定されたときには、ゲームの進行の不能化状態を解除し、ゲームの進行が可能な状態にする遊技機が提案されている(例えば、特開2007−209810号公報参照)。
[Sixth and seventh gaming machines]
Conventionally, in a gaming machine having the above-described configuration, when an abnormality occurs in data stored in the RAM of the main control unit, the RAM is controlled to a RAM abnormality error state, the progress of the game is disabled, and the setting change mode is set. When a setting value is newly selected and set based on a setting change operation, a gaming machine that cancels the disabled state of the progress of the game and sets the game to a ready state has been proposed ( For example, see JP-A-2007-209810).

ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のROMの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。   By the way, conventionally, as a limitation peculiar to the above-described gaming machine, the program capacity of the main control circuit is limited to a small capacity according to rules. Furthermore, in recent years, the capacity of the ROM of the main control circuit has been squeezed due to the complexity of playability, and there has been a demand for a reduction in the capacity of processing programs and tables managed by the main control circuit.

本発明は、上記第3の課題を解決するためになされたものであり、本発明の第3の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。   The present invention has been made to solve the third problem, and a third object of the present invention is to reduce the capacity of a processing program or a table managed by the main control circuit and reduce the capacity of the main control circuit. It is an object of the present invention to provide a gaming machine capable of increasing the free space in a ROM and using the free space in the ROM for the increased capacity to enhance the gaming ability.

上記第3の課題を解決するために、本発明では、以下のような構成の第6の遊技機を提供する。   In order to solve the third problem, the present invention provides a sixth gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
前記遊技動作に関するコマンドデータを送信するデータ送信手段(例えば、割込処理中のS904(通信データ送信処理))と、
特典付与に係る内部当籤役が決定される期待値を調整するための設定値の変更処理及び設定値の確認処理を実行可能な設定変更確認手段(例えば、設定変更確認処理)と、
前記設定変更確認手段による設定値の変更動作又は確認動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
前記設定値の変更処理又は設定値の確認処理の開始時において、第1のコマンドデータを生成する開始時コマンド生成手段(例えば、設定変更確認処理中のS43)と、
前記設定値の変更処理又は設定値の確認処理の終了時において、第2のコマンドデータを生成する終了時コマンド生成手段(例えば、設定変更確認処理中のS57)と、を有し、
前記開始時コマンド生成手段により実行される前記第1のコマンドデータの生成処理と、前記終了時コマンド生成手段により実行される前記第2のコマンドデータの生成処理とは、共有化されている
ことを特徴とする遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
Data transmission means for transmitting command data relating to the game operation (for example, S904 (communication data transmission processing) during interrupt processing);
A setting change confirming means (for example, a setting change confirming process) capable of executing a setting value changing process and a setting value confirming process for adjusting an expected value at which an internal winning combination related to awarding is determined;
An arithmetic processing unit (for example, main CPU 101) for performing an arithmetic process for controlling a setting value changing operation or a checking operation by the setting change checking unit;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
At the start of the setting value change processing or the setting value confirmation processing, start command generation means for generating first command data (for example, S43 during the setting change confirmation processing);
At the end of the setting value change processing or the setting value confirmation processing, an end-time command generating means (for example, S57 during the setting change confirmation processing) for generating second command data,
The first command data generation process executed by the start command generation unit and the second command data generation process executed by the end command generation unit are shared. A gaming machine characterized by:

また、前記本発明の第6の遊技機では、前記演算処理手段は、前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタを有し、
前記演算処理手段は、
前記第1のコマンドデータを生成する場合には、前記汎用レジスタの所定のレジスタ(例えば、Lレジスタ)に第1の値(例えば、「005H」)を設定して、前記生成処理を実行し、
前記第2のコマンドデータを生成する場合には、前記汎用レジスタの所定のレジスタに第2の値(例えば、「004H」)を設定して、前記生成処理を実行するようにしてもよい。
In the sixth gaming machine of the present invention, the arithmetic processing means has a general-purpose register in which data is stored when the arithmetic processing is performed by the arithmetic processing means,
The arithmetic processing means,
When generating the first command data, a first value (for example, “005H”) is set in a predetermined register (for example, L register) of the general-purpose register, and the generation process is executed.
When generating the second command data, a second value (for example, “004H”) may be set in a predetermined register of the general-purpose register, and the generation processing may be executed.

また、上記第3の課題を解決するために、本発明では、以下のような構成の第7の遊技機を提供する。   In order to solve the third problem, the present invention provides a seventh gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
前記遊技動作に関するコマンドデータを送信するデータ送信手段(例えば、割込処理中のS904(通信データ送信処理))と、
前記コマンドデータを作成する通信データ生成手段(例えば、設定変更コマンド生成格納処理及び通信データ格納処理)と、
特典付与に係る内部当籤役が決定される期待値を調整するための設定値の変更処理及び設定値の確認処理を実行可能な設定変更確認手段(例えば、設定変更確認処理)と、
前記通信データ生成手段によるコマンドデータの生成動作、及び、前記設定変更確認手段による設定値の変更動作又は確認動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
前記設定値の変更処理又は設定値の確認処理の開始時において、開始時コマンドデータを生成する開始時コマンド生成手段(例えば、設定変更確認処理中のS43)と、
前記設定値の変更処理又は設定値の確認処理の終了時において、終了時コマンドデータを生成する終了時コマンド生成手段(例えば、設定変更確認処理中のS57)と、を有し、
前記開始時コマンド生成手段により実行される前記開始時コマンドデータの生成処理と、前記終了時コマンド生成手段により実行される前記終了時コマンドデータの生成処理とは、共有化されており、
前記演算処理手段は、前記演算処理手段による前記演算処理の実行時に複数種のデータがそれぞれ格納される複数の汎用レジスタを有し、
前記演算処理手段は、
前記コマンドデータの生成処理において、
前記コマンドデータを構成する複数種の通信パラメータのうち、使用される通信パラメータを、前記複数の汎用レジスタのうちの対応する汎用レジスタにセットし、
前記汎用レジスタにセットされた使用される通信パラメータを、前記第2記憶手段内の所定の格納領域(例えば、通信データ一時格納領域)に格納し、
前記複数種の通信パラメータのうち、使用されない通信パラメータがある場合には、前記コマンドデータの生成時に当該未使用の通信パラメータに対応付けられた汎用レジスタに格納されているデータを通信パラメータとして前記所定の格納領域に格納し、
通信パラメータに対応付けられた前記汎用レジスタに格納されたデータに基づいて、前記コマンドデータのサム値を生成する
ことを特徴とする遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
Data transmission means for transmitting command data relating to the game operation (for example, S904 (communication data transmission processing) during interrupt processing);
Communication data generation means for generating the command data (for example, setting change command generation storage processing and communication data storage processing);
A setting change confirming means (for example, a setting change confirming process) capable of executing a setting value changing process and a setting value confirming process for adjusting an expected value at which an internal winning combination related to awarding is determined;
An arithmetic processing unit (for example, a main CPU 101) for performing an operation for controlling the operation of generating the command data by the communication data generating unit and the operation of changing or confirming the set value by the setting change checking unit
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
At the start of the setting value change processing or the setting value confirmation processing, start command generation means (for example, S43 during the setting change confirmation processing) for generating start command data;
At the end of the setting value change process or the set value confirmation process, an end command generation means (for example, S57 during the setting change confirmation process) for generating an end command data,
The start-time command data generation process executed by the start-time command generation unit and the end-time command data generation process executed by the end-time command generation unit are shared.
The arithmetic processing means has a plurality of general-purpose registers in which a plurality of types of data are stored when the arithmetic processing is performed by the arithmetic processing means,
The arithmetic processing means,
In the command data generation process,
Among a plurality of types of communication parameters constituting the command data, a communication parameter to be used is set in a corresponding general-purpose register among the plurality of general-purpose registers,
Storing a communication parameter used in the general-purpose register in a predetermined storage area (for example, a communication data temporary storage area) in the second storage means;
If there is an unused communication parameter among the plurality of types of communication parameters, the data stored in the general-purpose register associated with the unused communication parameter when the command data is generated is used as the communication parameter. In the storage area of
A gaming machine, wherein a sum value of the command data is generated based on data stored in the general-purpose register associated with a communication parameter.

また、前記本発明の第7の遊技機において、前記コマンドデータの生成処理では、前記汎用レジスタのアキュームレータに格納された値に、通信パラメータに対応付けられた前記汎用レジスタに格納された値を加算することにより、前記コマンドデータのサム値を生成し、該生成したサム値を前記所定の格納領域に格納するようにしてもよい。   In the seventh game machine of the present invention, in the command data generation processing, a value stored in the general-purpose register associated with a communication parameter is added to a value stored in an accumulator of the general-purpose register. Then, a sum value of the command data may be generated, and the generated sum value may be stored in the predetermined storage area.

上記構成の本発明の第6及び第7の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることができる。   According to the sixth and seventh gaming machines of the present invention having the above configuration, the capacity of the ROM and the like in the main control circuit is increased by reducing the capacity of the processing programs and tables managed by the main control circuit. The gaming ability can be enhanced by utilizing the free space of the ROM.

[第8及び第9の遊技機]
従来、上述した構成の遊技機において、遊技制御基板(主制御回路)から演出制御基板(副制御回路)にコマンドを送信する遊技機が知られている(例えば、特開2002−360766号公報参照)。
[Eighth and Ninth Game Machines]
Conventionally, in the gaming machine having the above-described configuration, a gaming machine that transmits a command from a game control board (main control circuit) to an effect control board (sub-control circuit) is known (for example, see Japanese Patent Application Laid-Open No. 2002-360766). ).

ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のROMの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。   By the way, conventionally, as a limitation peculiar to the above-described gaming machine, the program capacity of the main control circuit is limited to a small capacity according to rules. Furthermore, in recent years, the capacity of the ROM of the main control circuit has been squeezed due to the complexity of playability, and there has been a demand for a reduction in the capacity of processing programs and tables managed by the main control circuit.

本発明は、上記第4の課題を解決するためになされたものであり、本発明の第4の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。   The present invention has been made to solve the fourth problem, and a fourth object of the present invention is to reduce the capacity of a processing program and a table managed by the main control circuit to reduce the capacity of the main control circuit. It is an object of the present invention to provide a gaming machine capable of increasing the free space in a ROM and using the free space in the ROM for the increased capacity to enhance the gaming ability.

上記第4の課題を解決するために、本発明では、以下のような構成の第8の遊技機を提供する。   In order to solve the fourth problem, the present invention provides an eighth gaming machine having the following configuration.

遊技動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、
遊技動作に関する通信データを送信するデータ送信手段(例えば、割込処理中のS904(通信データ送信処理))と、
前記通信データを作成して、該生成した通信データを前記第2記憶手段内の所定のアドレス範囲に設けられた通信データ格納領域に格納する通信データ生成格納手段(例えば、通信データ格納処理及び通信データポインタ更新処理)と、を備え、
前記通信データ生成格納手段は、
前記所定のアドレス範囲の先頭アドレスの格納領域から最後尾アドレスの格納領域に向かって順次、前記通信データを前記通信データ格納領域に格納する際に、更新命令、上限判定命令及び判断分岐命令を一つの命令で実行可能な所定の更新命令(例えば、「ICPLD」命令)を実行することにより、前記通信データ格納領域内のアドレス指定に関するパラメータである通信データポインタの現在の値と、前記最後尾アドレスに対応する前記通信データポインタの上限値とを比較するとともに、現在の前記通信データポインタが前記上限値未満であれば、前記通信データポインタを加算更新し、現在の前記通信データポインタが前記上限値以上であれば、前記通信データポインタを前記先頭アドレスに対応する前記通信データポインタの下限値に変更する
ことを特徴とする遊技機。
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the game operation;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored;
Data transmission means for transmitting communication data relating to the game operation (for example, S904 (communication data transmission processing) during interrupt processing);
Communication data generation storage means for creating the communication data and storing the generated communication data in a communication data storage area provided in a predetermined address range in the second storage means (for example, communication data storage processing and communication Data pointer update processing), and
The communication data generation and storage means,
When storing the communication data in the communication data storage area sequentially from the storage area of the first address to the storage area of the last address in the predetermined address range, an update instruction, an upper limit determination instruction, and a determination branch instruction are sequentially stored. By executing a predetermined update instruction (for example, an “ICPLD” instruction) that can be executed by one instruction, a current value of a communication data pointer, which is a parameter related to addressing in the communication data storage area, and the last address Is compared with the upper limit value of the communication data pointer corresponding to, and if the current communication data pointer is less than the upper limit value, the communication data pointer is added and updated, and the current communication data pointer becomes the upper limit value. If so, the communication data pointer is located below the communication data pointer corresponding to the head address. Gaming machine and changing the value.

また、前記本発明の第8の遊技機では、前記通信データ生成格納手段は、前記通信データポインタを前記先頭アドレスに対応する前記通信データポインタの下限値に変更した場合に、前記通信データ格納領域に格納された前記通信データを無効にするようにしてもよい。   Further, in the eighth gaming machine of the present invention, the communication data generation and storage means, when changing the communication data pointer to a lower limit value of the communication data pointer corresponding to the start address, the communication data storage area May be invalidated.

また、上記第4の課題を解決するために、本発明では、以下のような構成の第9の遊技機を提供する。   In order to solve the fourth problem, the present invention provides a ninth gaming machine having the following configuration.

遊技動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
遊技動作の進行に関連する所定のデータの値の計数処理(例えば、メダル払出枚数チェック処理)において、
前記所定のデータの値を更新する際に、更新命令、下限判定命令及び判断分岐命令を一つの命令で実行可能な所定の更新命令(例えば、「DCPLD」命令)を実行することにより、現在の前記所定のデータの値と前記所定のデータの値の下限値とを比較するとともに、現在の前記所定のデータの値が前記所定のデータの値の下限値より大きければ、前記所定のデータの値を減算更新し、現在の前記所定のデータの値が前記所定のデータの値の下限値以下であれば、前記所定のデータの値を前記下限値に保持する
ことを特徴とする遊技機。
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the game operation;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
In a process of counting predetermined data values related to the progress of the game operation (for example, a medal payout number check process),
When the value of the predetermined data is updated, a predetermined update instruction (for example, a “DCPLD” instruction) that can execute the update instruction, the lower limit determination instruction, and the determination branch instruction with one instruction is executed, thereby updating the current value. Comparing the value of the predetermined data with the lower limit of the value of the predetermined data, and if the current value of the predetermined data is larger than the lower limit of the value of the predetermined data, the value of the predetermined data Subtracting and updating, and if the current value of the predetermined data is equal to or less than the lower limit of the value of the predetermined data, the value of the predetermined data is held at the lower limit.

また、前記本発明の第9の遊技機では、前記所定のデータが、前記遊技媒体の払出数であるようにしてもよい。   Further, in the ninth gaming machine of the present invention, the predetermined data may be a payout number of the gaming medium.

上記構成の本発明の第8及び第9の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROM(第1記憶手段)の空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることができる。   According to the eighth and ninth gaming machines of the present invention having the above configuration, the capacity of the processing programs and tables managed by the main control circuit is reduced to reduce the free space of the ROM (first storage means) of the main control circuit. It is possible to increase the playability by utilizing the ROM free space corresponding to the increased capacity.

[第10の遊技機]
従来、上述した構成の遊技機において、ソフトウエアによるタイマー減算処理で制御される遊技機が知られている(例えば、特開2004−041261号公報参照)。
[10th gaming machine]
Conventionally, there has been known a gaming machine having the above-described configuration, which is controlled by timer subtraction processing by software (for example, see Japanese Patent Application Laid-Open No. 2004-041261).

ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のROMの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。   By the way, conventionally, as a limitation peculiar to the above-described gaming machine, the program capacity of the main control circuit is limited to a small capacity according to rules. Furthermore, in recent years, the capacity of the ROM of the main control circuit has been squeezed due to the complexity of playability, and there has been a demand for a reduction in the capacity of processing programs and tables managed by the main control circuit.

本発明は、上記第5の課題を解決するためになされたものであり、本発明の第5の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。   The present invention has been made to solve the fifth problem, and a fifth object of the present invention is to reduce the capacity of a processing program and a table managed by the main control circuit to reduce the capacity of the main control circuit. It is an object of the present invention to provide a gaming machine capable of increasing the free space in a ROM and using the free space in the ROM for the increased capacity to enhance the gaming ability.

上記第5の課題を解決するために、本発明では、以下のような構成の第10の遊技機を提供する。   In order to solve the fifth problem, the present invention provides a tenth gaming machine having the following configuration.

遊技動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
ソフトタイマーのタイマー数の計数処理(例えば、タイマー更新処理)において、
更新命令、下限判定命令及び判断分岐命令を一つの命令で実行可能な所定の更新命令(例えば、「DCPWLD」命令)を実行することにより、現在の前記ソフトタイマーのタイマー数と前記タイマー数の下限値とを比較するとともに、現在の前記ソフトタイマーのタイマー数が前記下限値より大きければ、前記ソフトタイマーのタイマー数を減算更新し、現在の前記ソフトタイマーのタイマー数が前記下限値以下であれば、前記ソフトタイマーのタイマー数を前記下限値に保持する
ことを特徴とする遊技機。
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the game operation;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
In the counting process of the number of timers of the soft timer (for example, the timer updating process),
By executing a predetermined update instruction (for example, a “DCPWLD” instruction) that can execute an update instruction, a lower limit determination instruction, and a decision branch instruction with one instruction, the current timer number of the soft timer and the lower limit of the timer number While comparing the value, if the current timer number of the soft timer is larger than the lower limit, the timer number of the soft timer is subtracted and updated, and if the current timer number of the soft timer is equal to or less than the lower limit value. A gaming machine, wherein the number of timers of the soft timer is held at the lower limit.

前記本発明の第10の遊技機では、前記ソフトタイマーが、2バイトのソフトタイマーであるようにしてもよい。   In the tenth gaming machine of the present invention, the soft timer may be a 2-byte soft timer.

また、前記本発明の第10の遊技機では、前記演算処理手段は、一定の周期で処理を行う定周期処理手段(例えば、1.1172msec周期で繰り返し実行される割込処理)を有し、
前記ソフトタイマーによる前記タイマー数の計数処理は、前記定周期処理手段により実され、
前記定周期処理手段が処理を行う周期と前記タイマー数とに基づいて、前記ソフトタイマーの経過時間が決定されるようにしてもよい。
Further, in the tenth gaming machine of the present invention, the arithmetic processing means includes a fixed cycle processing means (for example, an interrupt processing repeatedly executed at a period of 1.1172 msec) which performs a process at a fixed cycle,
The counting process of the number of timers by the soft timer is performed by the fixed period processing means,
The elapsed time of the soft timer may be determined based on a cycle at which the fixed cycle processing unit performs processing and the number of timers.

さらに、前記本発明の第10の遊技機では、前記定周期処理手段による処理は、前記演算処理手段に内蔵されたタイマー機能(例えば、タイマー回路113)が発生する割込信号に基づいて実行されるようにしてもよい。   Further, in the tenth gaming machine of the present invention, the processing by the fixed-period processing means is executed based on an interrupt signal generated by a timer function (for example, the timer circuit 113) built in the arithmetic processing means. You may make it.

上記構成の本発明の第10の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROM(第1記憶手段)の空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることが可能な遊技機を提供することができる。   According to the tenth gaming machine of the present invention having the above configuration, the capacity of the processing program and tables managed by the main control circuit is reduced to increase the free capacity of the ROM (first storage means) of the main control circuit. It is possible to provide a gaming machine capable of improving the gaming performance by using the ROM free space corresponding to the increased capacity.

[第11及び第12の遊技機]
従来、上述した構成の遊技機において、主制御回路の制御により内部抽籤結果を7セグメントLEDで表示する遊技機が知られている(例えば、特開2008−237337号公報参照)。
[Eleventh and twelfth gaming machines]
2. Description of the Related Art Conventionally, in a gaming machine having the above-described configuration, a gaming machine that displays an internal lottery result by a 7-segment LED under the control of a main control circuit is known (for example, see Japanese Patent Application Laid-Open No. 2008-237337).

ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のROMの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。   By the way, conventionally, as a limitation peculiar to the above-described gaming machine, the program capacity of the main control circuit is limited to a small capacity according to rules. Furthermore, in recent years, the capacity of the ROM of the main control circuit has been squeezed due to the complexity of playability, and there has been a demand for a reduction in the capacity of processing programs and tables managed by the main control circuit.

本発明は、上記第6の課題を解決するためになされたものであり、本発明の第6の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。   The present invention has been made to solve the sixth problem, and a sixth object of the present invention is to reduce the capacity of a main control circuit by reducing the capacity of a processing program and a table managed by the main control circuit. It is an object of the present invention to provide a gaming machine capable of increasing the free space in a ROM and using the free space in the ROM for the increased capacity to enhance the gaming ability.

上記第6の課題を解決するために、本発明では、以下のような構成の第11の遊技機を提供する。   In order to solve the sixth problem, the present invention provides an eleventh gaming machine having the following configuration.

遊技動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
遊技に関する特定の情報を報知する複数の7セグLEDと、
前記複数の7セグLEDを駆動する7セグLED駆動手段(例えば、7セグLED駆動処理)と、
前記7セグLED駆動手段による前記複数の7セグLEDの駆動動作の制御を行うLED駆動制御手段と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記LED駆動制御手段は、
前記複数の7セグLEDに対してダイナミック駆動制御を行い、所定の読み出し命令(例えば、「LDW」命令)を実行して、前記複数の7セグLEDに対してコモン選択データ及びカソードデータを同時に出力する
ことを特徴とする遊技機。
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the game operation;
A plurality of 7-segment LEDs for notifying specific information on the game,
7-segment LED driving means (for example, 7-segment LED driving processing) for driving the plurality of 7-segment LEDs;
LED drive control means for controlling the drive operation of the plurality of 7-segment LEDs by the 7-segment LED drive means,
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The LED drive control means includes:
Dynamic drive control is performed on the plurality of 7-segment LEDs, a predetermined read command (for example, an “LDW” command) is executed, and common selection data and cathode data are simultaneously output to the plurality of 7-segment LEDs. A gaming machine characterized by:

また、前記本発明の第11の遊技機では、前記演算処理手段は、一定の周期で処理を行う定周期処理手段(例えば、1.1172msec周期で繰り返し実行される割込処理)を有し、
前記定周期処理手段は、前記定周期処理手段による処理の実行回数をカウントし、
前記カウントされた値が偶数である場合に、前記LED駆動制御手段による制御処理が実行されるようにしてもよい。
Further, in the eleventh gaming machine of the present invention, the arithmetic processing means has a fixed cycle processing means (for example, an interrupt processing repeatedly executed at a period of 1.1172 msec) which performs a process at a fixed cycle,
The fixed-period processing means counts the number of executions of the processing by the fixed-period processing means,
When the counted value is an even number, control processing by the LED drive control means may be executed.

また、上記第6の課題を解決するために、本発明では、以下のような構成の第12の遊技機を提供する。   In order to solve the sixth problem, the present invention provides a twelfth gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
前記複数の表示列の変動表示の停止操作に関する情報を報知する複数の7セグLEDを含む指示表示器(例えば、指示モニタ)と、
前記複数の7セグLEDを駆動する7セグLED駆動手段(例えば、7セグLED駆動処理)と、
前記7セグLED駆動手段による前記複数の7セグLEDの駆動動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
前記複数の7セグLEDに対してダイナミック駆動制御を行い、所定の読み出し命令(例えば、「LDW」命令)を実行して、前記複数の7セグLEDに対してコモン選択データ及びカソードデータを同時に出力する
ことを特徴とする遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
An instruction display (for example, an instruction monitor) including a plurality of 7-segment LEDs for notifying information on a stop operation of the variable display of the plurality of display columns;
7-segment LED driving means (for example, 7-segment LED driving processing) for driving the plurality of 7-segment LEDs;
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the driving operation of the plurality of 7-segment LEDs by the 7-segment LED driving means;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
Dynamic drive control is performed on the plurality of 7-segment LEDs, a predetermined read command (for example, an “LDW” command) is executed, and common selection data and cathode data are simultaneously output to the plurality of 7-segment LEDs. A gaming machine characterized by:

また、前記本発明の第12の遊技機では、前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第2記憶手段内のアドレスの一部を指定可能な拡張レジスタ(例えば、Qレジスタ)と、有し、
前記演算処理手段は、前記拡張レジスタを用いて前記第2記憶手段内のアドレス指定を行うことができる所定の読み出し命令(例えば、「LDQ」命令)を実行することにより、前記第2記憶手段内に配置され且つ前記複数の表示列の変動表示の停止操作に関する情報を格納する停止操作指示情報格納領域(例えば、ナビデータ格納領域)のアドレスを指定するとともに、前記複数の表示列の変動表示の停止操作に関する情報を前記停止操作指示情報格納領域に格納するようにしてもよい。
Further, in the twelfth gaming machine of the present invention, the arithmetic processing means includes:
A general-purpose register in which data is stored when the arithmetic processing is performed by the arithmetic processing means;
An extension register (for example, a Q register) that stores data when the arithmetic processing is performed by the arithmetic processing means and that can specify a part of an address in the second storage means by the stored data;
The arithmetic processing unit executes a predetermined read command (for example, an “LDQ” instruction) capable of specifying an address in the second storage unit by using the extension register, so that the second storage unit can execute the read operation. And an address of a stop operation instruction information storage area (for example, a navigation data storage area) for storing information relating to a stop operation of the variable display of the plurality of display columns, and a display of the variable display of the plurality of display columns. Information regarding a stop operation may be stored in the stop operation instruction information storage area.

上記構成の本発明の第11及び第12の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROM(第1記憶手段)の空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることができる。   According to the eleventh and twelfth gaming machines of the present invention having the above structure, the capacity of the processing program and tables managed by the main control circuit is reduced to reduce the free space of the ROM (first storage means) of the main control circuit. It is possible to increase the playability by utilizing the ROM free space corresponding to the increased capacity.

[第13の遊技機]
従来、上述した構成の遊技機において、遊技制御基板(主制御基板)が、リールユニットを制御する遊技機が知られている(例えば、特開2012−034914号公報参照)。
[13th gaming machine]
Conventionally, in a gaming machine having the above-described configuration, a gaming machine in which a game control board (main control board) controls a reel unit is known (for example, see JP-A-2012-034914).

ところで、リール(回胴)の回転制御において、リールの回転動作の安定感の欠如は、遊技者(特に熟練者)にとって不快感を与えることとなり、不快感から遊技の興趣が削がれる可能性がある。この場合、遊技店の不利益となるとともに、遊技機自体の販売にも影響を及ぼす恐れがある。   By the way, in the rotation control of the reel (rotating body), the lack of a sense of stability in the rotation operation of the reel gives a player (especially a skilled person) a discomfort, and the interest of the game may be reduced from the discomfort. There is. In this case, the game store is disadvantaged, and the sale of the game machine itself may be affected.

本発明は、上記第7の課題を解決するためになされたものであり、本発明の第7の目的は、リールの回転動作の安定感の欠如を抑制し、遊技者に不快感を与えないようにすることが可能な遊技機を提供することである。   The present invention has been made in order to solve the seventh problem, and a seventh object of the present invention is to suppress the lack of stability in the rotation operation of the reel and not to give a player uncomfortable feeling. It is an object of the present invention to provide a gaming machine capable of doing so.

上記第7の課題を解決するために、本発明では、以下のような構成の第13の遊技機を提供する。   In order to solve the seventh problem, the present invention provides a thirteenth gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
遊技動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、
前記第2記憶手段の所定の領域を初期化するための設定スイッチ(例えば、設定用鍵型スイッチ54)と、を備え、
前記演算処理手段は、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
電源復帰時に電断発生時の入力ポートの入力状態及び出力ポートの出力状態をセットするとともに、電断発生時に前記表示列が変動中であった場合には、前記第2記憶手段に格納された電断発生時の前記表示列の変動制御管理情報(例えば、リール制御管理情報)をクリアするとともに、前記表示列の変動制御管理情報に前記表示列の変動開始を指示する情報をセットする遊技復帰手段(例えば、遊技復帰処理)と、を有する
ことを特徴とする遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the game operation;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored;
A setting switch (for example, a setting key type switch 54) for initializing a predetermined area of the second storage means,
The arithmetic processing means,
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
When the power is restored, the input state of the input port and the output state of the output port when the power failure occurs are set, and when the display column is changing at the time of the power failure, the display state is stored in the second storage means. Clearing the fluctuation control management information (for example, reel control management information) of the display column at the time of power interruption, and setting the information instructing the start of fluctuation of the display column in the fluctuation control management information of the display column. (For example, a game return process).

また、前記本発明の第13の遊技機では、前記演算処理手段は、
前記設定スイッチがオフ状態である場合には、前記遊技復帰手段による処理を実行し、
前記設定スイッチがオン状態である場合には、前記遊技復帰手段による処理を実行することなく、前記第2記憶手段の所定の領域を初期化するようにしてもよい。
Further, in the thirteenth gaming machine of the present invention, the arithmetic processing means includes:
When the setting switch is in the off state, the processing by the game return means is executed,
When the setting switch is on, the predetermined area of the second storage means may be initialized without executing the processing by the game return means.

上記構成の本発明の第13の遊技機によれば、リールの回転動作(表示列の変動表示動作)の安定感の欠如を抑制し、遊技者に不快感を与えないようにすることができる。   According to the thirteenth gaming machine of the present invention having the above-described configuration, it is possible to suppress the lack of stability in the rotation operation of the reel (variable display operation of the display column) and prevent the player from feeling uncomfortable. .

[第14の遊技機]
従来、上述した構成の遊技機において、設定変更スイッチを操作することにより、設定値(1〜6)を表示可能な遊技機が知られている(例えば、特開2008−245704号公報及び特開2013−042870号公報参照)。
[14th gaming machine]
Conventionally, in a gaming machine having the above-described configuration, a gaming machine capable of displaying a set value (1 to 6) by operating a setting change switch is known (for example, JP 2008-245704 A and JP 2008-245704 A). 2013-042870).

ところで、従来、例えばボーナス遊技中、ART遊技中等の、遊技者に有利な遊技状態で遊技が行われている最中では、設定値の確認が行えない遊技機が主流である。このような遊技機では、「ゴト」と呼ばれる不正行為直後にボーナス遊技やART遊技が開始された場合、その不正行為を確認することができず、遊技店に不利益を与えてしまう可能性がある。   By the way, conventionally, a gaming machine in which a set value cannot be confirmed while a game is being played in a gaming state advantageous to the player, for example, during a bonus game, during an ART game, or the like, is mainly used. In such a gaming machine, if a bonus game or an ART game is started immediately after a fraudulent act called “goto”, the fraudulent act cannot be confirmed, and there is a possibility that the game store will be disadvantaged. is there.

本発明は、上記第8の課題を解決するためになされたものであり、本発明の第8の目的は、遊技者に有利な遊技状態で遊技が行われている最中であっても、設定値等の情報を確認することができ、ゴト等の不正行為を抑止することが可能な遊技機を提供することである。   The present invention has been made in order to solve the eighth problem, and an eighth object of the present invention is to provide a game apparatus in which a game is performed in a game state advantageous to a player. It is an object of the present invention to provide a gaming machine capable of confirming information such as a set value and suppressing illegal acts such as goto.

上記第8の課題を解決するために、本発明では、以下のような構成の第14の遊技機を提供する。   In order to solve the eighth problem, the present invention provides a fourteenth gaming machine having the following configuration.

遊技機本体内部の所定の位置に配置された設定スイッチと、
遊技動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、
遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
前記内部当籤役決定手段により決定された内部当籤役に基づいて、遊技者にとって有利な遊技状態を実行する有利遊技手段(例えば、後述のボーナスゲーム)と、
前記設定スイッチの操作に応じて、内部当籤役が決定される確率に係る設定値を変更又は確認可能な設定変更確認手段(例えば、メダル受付・スタートチェック処理中のS233)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
遊技が開始可能であるか否かを判定する遊技開始判定手段(例えば、メダル受付・スタートチェック処理)と、を備え、
前記設定変更確認手段は、電源投入時に前記設定スイッチの操作に応じて、内部当籤役が決定される確率に係る設定値を変更可能であり、
前記遊技開始判定手段により遊技が開始可能であると判定され且つ前記設定スイッチを操作された場合には、遊技状態に関係なく、内部当籤役が決定される確率に係る設定値を前記設定変更確認手段による処理により確認可能にする
ことを特徴とする遊技機。
A setting switch arranged at a predetermined position inside the gaming machine body,
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the game operation;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored;
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
Advantageous gaming means (for example, a bonus game described later) for executing a gaming state advantageous to the player based on the internal winning combination determined by the internal winning combination determining means;
A setting change confirming means (for example, S233 during medal acceptance / start check processing) capable of changing or confirming a setting value relating to a probability that an internal winning combination is determined according to an operation of the setting switch;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
Game start determination means (for example, medal reception / start check processing) for determining whether or not the game can be started,
The setting change confirmation unit can change a setting value related to a probability that an internal winning combination is determined according to an operation of the setting switch when power is turned on,
If the game start determination means determines that the game can be started and the setting switch is operated, the setting value relating to the probability of the internal winning combination being determined is confirmed by the setting change regardless of the game state. A gaming machine characterized in that it can be confirmed by processing by means.

また、前記本発明の第14の遊技機では、前記設定変更確認手段は、前記設定スイッチが操作された状態で遊技機に電源投入された場合には、前記第2記憶手段の所定の記憶領域を初期化するとともに、前記設定値を変更し、該変更した前記設定値を前記第2記憶手段に格納するようにしてもよい。   Further, in the fourteenth gaming machine of the present invention, when the gaming machine is powered on in a state where the setting switch is operated, the setting change confirmation means may be a predetermined storage area of the second storage means. May be initialized, the set value may be changed, and the changed set value may be stored in the second storage means.

上記構成の本発明の第14の遊技機によれば、例えばボーナス遊技中、ART遊技中等の、遊技者に有利な遊技状態で遊技が行われている最中であっても、設定値等の情報を確認することができ、ゴト等の不正行為を抑止することができる。   According to the fourteenth gaming machine of the present invention having the above configuration, for example, during a bonus game, during an ART game, or the like, even during a game being played in a game state advantageous to the player, the set value and the like can be changed. Information can be confirmed, and illegal acts such as goto can be suppressed.

[第15及び第16の遊技機]
従来、上述した構成の遊技機において、メダルの投入枚数を表示するための表示装置を備えた遊技機が知られている(例えば、特開1999−178983号公報参照)。
[15th and 16th gaming machines]
2. Description of the Related Art Conventionally, among gaming machines having the above-described configuration, there has been known a gaming machine including a display device for displaying the number of inserted medals (for example, see Japanese Patent Application Laid-Open No. 1999-178983).

ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のROMの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。   By the way, conventionally, as a limitation peculiar to the above-described gaming machine, the program capacity of the main control circuit is limited to a small capacity according to rules. Furthermore, in recent years, the capacity of the ROM of the main control circuit has been squeezed due to the complexity of playability, and there has been a demand for a reduction in the capacity of processing programs and tables managed by the main control circuit.

本発明は、上記第9の課題を解決するためになされたものであり、本発明の第9の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。   The present invention has been made to solve the ninth problem, and a ninth object of the present invention is to reduce the capacity of a processing program or a table managed by the main control circuit to reduce the capacity of the main control circuit. It is an object of the present invention to provide a gaming machine capable of increasing the free space in a ROM and using the free space in the ROM for the increased capacity to enhance the gaming ability.

上記第9の課題を解決するために、本発明では、以下のような構成の第15の遊技機を提供する。   In order to solve the ninth problem, the present invention provides a fifteenth gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
前記遊技媒体の受付状態(例えば、メダルセンサ入力状態)を検出する遊技媒体検出手段(例えば、メダルセンサ)と、
前記遊技媒体検出手段により検出されている現在の前記遊技媒体の受付状態の変化態様が正常であるか否かを、前回処理で検出された前記遊技媒体の受付状態に基づいて、演算処理により判別する遊技媒体受付状態判別手段(例えば、メダル投入チェック処理中のS255〜S258)と、を備える
遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
Game medium detection means (for example, a medal sensor) for detecting a reception state of the game medium (for example, a medal sensor input state);
Whether or not the current change state of the game medium reception state detected by the game medium detection means is normal is determined by arithmetic processing based on the game medium reception state detected in the previous processing. (For example, S255 to S258 during a medal insertion check process).

前記本発明の第15の遊技機では、前記遊技媒体受付状態判別手段は、前回処理で検出された前記遊技媒体の受付状態に基づいて今回処理で検出され得る前記遊技媒体の受付状態の正常値を論理演算で算出し、前記正常値と、現在の前記遊技媒体の受付状態とを比較して、前記遊技媒体の受付状態の変化態様が正常であるか否かを判別するようにしてもよい。   In the fifteenth gaming machine according to the present invention, the game medium receiving state determining means determines a normal value of the game medium receiving state that can be detected in a current process based on the game medium receiving state detected in a previous process. May be calculated by a logical operation, and the normal value may be compared with the current reception state of the game medium to determine whether or not the change state of the reception state of the game medium is normal. .

また、前記本発明の第15の遊技機では、前記遊技媒体受付状態判別手段は、1バイトの情報内の2ビットにより、前記遊技媒体の受付状態の変化態様が正常である否かを判別するようにしてもよい。   Further, in the fifteenth gaming machine of the present invention, the game medium reception state determining means determines whether or not the change state of the reception state of the game medium is normal based on two bits in the 1-byte information. You may do so.

上記第9の課題を解決するために、本発明では、以下のような構成の第16の遊技機を提供する。   In order to solve the ninth problem, the present invention provides a sixteenth gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
前記遊技媒体の投入数を示す情報を、前記遊技媒体の投入数に対応する表示態様で報知する表示手段(例えば、第1LED〜第3LED)と、
前記表示手段による報知動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101、メダル投入処理)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
前記遊技媒体の投入数を示す情報を前記遊技媒体の投入数に対応する表示態様で報知するための点灯制御データを、前記遊技媒体の投入数に基づいて論理演算処理により生成する
ことを特徴とする遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
A display unit (for example, a first LED to a third LED) that notifies information indicating the number of game media inserted in a display mode corresponding to the number of game media inserted;
Arithmetic processing means (for example, main CPU 101, medal insertion processing) for performing arithmetic processing for controlling the notification operation by the display means;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
Lighting control data for notifying information indicating the number of game media inserted in a display mode corresponding to the number of game media inserted is generated by a logical operation process based on the number of game media inserted. Gaming machine.

また、前記本発明の第16の遊技機において、前記論理演算処理では、前記遊技媒体の点灯制御データは、1バイト内の情報の3ビットのデータから生成されるようにしてもよい。   Further, in the sixteenth gaming machine of the present invention, in the logical operation processing, the lighting control data of the gaming medium may be generated from 3-bit data of information in one byte.

上記構成の本発明の第15及び第16の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることができる。   According to the fifteenth and sixteenth gaming machines of the present invention having the above structure, the capacity of the processing programs and tables managed by the main control circuit is reduced to increase the free space of the ROM of the main control circuit, and the increased capacity The gaming ability can be enhanced by utilizing the free space of the ROM.

[第17及び第18の遊技機]
従来、上述した構成の遊技機において、メイン基板(主制御基板)とサブ基板(副制御基板)とが通信により接続され、メイン基板からサブ基板へコマンドが送信される遊技機が知られている(例えば、特許第5725590号公報参照)。
[17th and 18th gaming machines]
Conventionally, in a gaming machine having the above-described configuration, a gaming machine in which a main board (main control board) and a sub board (sub control board) are connected by communication and a command is transmitted from the main board to the sub board is known. (See, for example, Japanese Patent No. 5725590).

ところで、従来、遊技に係る制御を行う主制御基板と演出に係る制御を行う副制御基板との間における通信は、主制御基板から副制御基板への一方向通信であり、また、電源投入時における主制御基板の起動時間と副制御基板のそれとの間には大きな隔たりがある。それゆえ、電源投入時における主制御基板及び副制御基板間の通信接続が不安定になる恐れがある。   By the way, conventionally, communication between the main control board that controls the game and the sub control board that controls the performance is one-way communication from the main control board to the sub control board. There is a large gap between the startup time of the main control board and that of the sub control board. Therefore, there is a possibility that communication connection between the main control board and the sub-control board when the power is turned on becomes unstable.

本発明は、上記第10の課題を解決するためになされたものであり、本発明の第10の目的は、電源投入時における主制御基板(主制御手段)及び副制御基板(副制御手段)間の通信を安定動作させることが可能な遊技機を提供することである。   The present invention has been made to solve the above-described tenth problem, and a tenth object of the present invention is to provide a main control board (main control means) and a sub-control board (sub-control means) at power-on. It is an object of the present invention to provide a gaming machine capable of stably performing communication between the gaming machines.

上記第10の課題を解決するために、本発明では、以下のような構成の第17の遊技機を提供する。   In order to solve the tenth problem, the present invention provides a seventeenth gaming machine having the following configuration.

遊技動作に関する通信データを送信する主制御手段(例えば、主制御回路90)を備え、
前記主制御手段は、
前記主制御手段による制御処理中に、所定周期で割込処理を実行し、割込処理実行時に、遊技動作に関する通信データが無い場合には、無操作コマンドを送信する割込処理実行手段(例えば、割込処理)と、
電源復帰時に所定の電源復帰処理を実行する電源復帰処理実行手段(例えば、電源投入時処理)と、を有し、
前記電源復帰処理実行手段は、前記電源復帰処理開始後、前記割込処理実行手段による前記割込処理の実行が可能になるまで待機する処理(例えば、電源投入時処理中のS7及びS8)を行い、
前記割込処理実行手段は、前記電源復帰処理実行手段による前記待機の終了時に、前記割込処理を実行して前記無操作コマンドを前記副制御手段に送信する
ことを特徴とする遊技機。
A main control unit (for example, a main control circuit 90) for transmitting communication data relating to the game operation;
The main control means includes:
During the control process by the main control unit, an interrupt process is executed at a predetermined cycle, and when there is no communication data related to the game operation at the time of the execution of the interrupt process, an interrupt process executing unit for transmitting a no-operation command (for example, , Interrupt processing),
Power recovery processing execution means (for example, power-on processing) for performing a predetermined power recovery processing at the time of power recovery,
The power-return processing execution means waits until the power-return processing starts and the interrupt processing can be executed by the interrupt processing execution means (for example, S7 and S8 during power-on processing). Do
The gaming machine, wherein the interruption processing execution means executes the interruption processing and transmits the no-operation command to the sub-control means when the standby by the power return processing execution means ends.

また、前記本発明の第17の遊技機では、前記主制御手段は、
前記所定周期を計測するタイマー回路(例えば、タイマー回路113)と、
前記タイマー回路のタイムアウト信号に基づいて前記割込処理を実行させるための割込信号を発生させる割込回路(例えば、割込みコントローラ112)と、を有し、
前記電源復帰処理実行手段は、
前記所定周期で前記タイムアウト信号を発生させるための初期設定を前記タイマー回路に設定した後、前記割込処理実行手段による前記割込処理の実行が可能になるまで待機する処理を行い、
前記待機の終了を、前記タイマー回路の前記タイムアウト信号の発生の有無に基づいて判断するようにしてもよい。
Further, in the seventeenth gaming machine of the present invention, the main control means:
A timer circuit (for example, timer circuit 113) for measuring the predetermined period;
An interrupt circuit (for example, an interrupt controller 112) for generating an interrupt signal for executing the interrupt processing based on a timeout signal of the timer circuit;
The power return processing execution means,
After setting an initial setting for generating the time-out signal in the predetermined cycle in the timer circuit, perform a process of waiting until the interrupt process can be executed by the interrupt process executing means,
The end of the standby may be determined based on the occurrence of the timeout signal of the timer circuit.

また、上記第10の課題を解決するために、本発明では、以下のような構成の第18の遊技機を提供する。   In order to solve the tenth problem, the present invention provides an eighteenth gaming machine having the following configuration.

遊技動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
遊技動作に関するコマンドデータを作成する通信データ生成手段(例えば、設定変更コマンド生成格納処理及び通信データ格納処理)と、
前記演算処理手段による制御処理中に、所定周期で割込処理を実行し、割込処理実行時に、遊技動作に関するコマンドデータが無い場合には、無操作コマンドを送信する割込処理実行手段(例えば、割込処理)と、
電源復帰時に所定の電源復帰処理を実行する電源復帰処理実行手段(例えば、電源投入時処理)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記電源復帰処理実行手段は、前記電源復帰処理開始後、前記割込処理実行手段による前記割込処理の実行が可能になるまで待機する処理(例えば、電源投入時処理中のS7及びS8)を行い、
前記割込処理実行手段は、前記電源復帰処理実行手段による前記待機の終了時に、前記割込処理を実行して前記無操作コマンドを送信し、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時に複数種のデータがそれぞれ格納される複数の汎用レジスタを有し、
前記コマンドデータは、コマンド種別と複数の通信パラメータとサム値とにより構成され、
複数の前記通信パラメータは、それぞれ複数の前記汎用レジスタに割り当てられ、
前記通信データ生成手段は、
前記コマンドデータの前記コマンド種別に応じて、前記通信パラメータに割り当てられた前記汎用レジスタに通信パラメータをセットした後、前記汎用レジスタにセットされた通信パラメータを、前記第2記憶手段内の所定の格納領域(例えば、通信データ一時格納領域)に格納し、
前記複数の通信パラメータのうち、前記コマンドデータの前記コマンド種別に基づいて使用されない通信パラメータがある場合にも、当該未使用の通信パラメータに対応付けられた汎用レジスタに格納されているデータを通信パラメータとして前記所定の格納領域に格納し、
前記コマンド種別と、通信パラメータに割り当てられた前記汎用レジスタに格納されているデータとに基づいて、前記コマンドデータのサム値を生成する
ことを特徴とする遊技機。
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the game operation;
Communication data generation means (for example, setting change command generation storage processing and communication data storage processing) for generating command data related to a game operation;
Interrupt processing is executed at a predetermined cycle during the control processing by the arithmetic processing means, and when there is no command data related to the game operation at the time of executing the interrupt processing, interrupt processing executing means for transmitting a no-operation command (for example, , Interrupt processing),
Power-return processing execution means (for example, power-on processing) for executing a predetermined power-return processing when the power is returned;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The power-return processing execution means waits until the power-return processing starts and the interrupt processing can be executed by the interrupt processing execution means (for example, S7 and S8 during power-on processing). Do
The interrupt processing execution means, at the end of the standby by the power return processing execution means, executes the interrupt processing and transmits the no-operation command,
The arithmetic processing means,
A plurality of general-purpose registers each storing a plurality of types of data when the arithmetic processing is performed by the arithmetic processing unit,
The command data includes a command type, a plurality of communication parameters, and a sum value,
The plurality of communication parameters are respectively assigned to the plurality of general-purpose registers,
The communication data generating means,
After setting a communication parameter in the general-purpose register assigned to the communication parameter according to the command type of the command data, the communication parameter set in the general-purpose register is stored in a predetermined storage in the second storage means. Area (for example, a temporary storage area for communication data),
Even when there is a communication parameter that is not used based on the command type of the command data among the plurality of communication parameters, the data stored in the general-purpose register associated with the unused communication parameter is used as the communication parameter. Stored in the predetermined storage area as
A gaming machine, wherein a sum value of the command data is generated based on the command type and data stored in the general-purpose register assigned to a communication parameter.

また、前記本発明の第18の遊技機では、電源電圧の状態を監視する電源監視手段(例えば、電源監視ポート)を備え、
前記演算処理手段は、
前記電源電圧の状態が安定していない場合には、前記電源電圧の状態が安定するまで待機し、
前記電源電圧の状態が安定していることを条件に、前記演算処理手段のタイマー回路、シリアル通信回路及び乱数回路を初期化した後、前記第2記憶手段の所定の領域を使用して前記第2記憶手段が正常であるか否かを確認し、
前記第2記憶手段が正常であることを条件に、前記無操作コマンドを送信するようにしてもよい。
Further, the eighteenth gaming machine of the present invention includes a power supply monitoring means (for example, a power supply monitoring port) for monitoring a power supply voltage state,
The arithmetic processing means,
If the state of the power supply voltage is not stable, wait until the state of the power supply voltage is stabilized,
Under the condition that the state of the power supply voltage is stable, the timer circuit, the serial communication circuit, and the random number circuit of the arithmetic processing unit are initialized, and then the second memory unit is initialized using a predetermined area. 2 Check whether the storage means is normal,
The no-operation command may be transmitted on condition that the second storage unit is normal.

上記構成の本発明の第17及び第18の遊技機によれば、電源投入時における主制御基板及び副制御基板間の通信を安定動作させることができる。   According to the seventeenth and eighteenth gaming machines of the present invention having the above configuration, communication between the main control board and the sub control board at the time of turning on the power can be stably performed.

[第19及び第20の遊技機]
従来、上述した構成の遊技機において、抽籤結果に基づいて、例えば、リールの入賞図柄の引き込み制御と呼ばれる制御や、リールの入賞図柄の蹴飛ばし制御と呼ばれる制御を実行する遊技機が知られている(例えば、特開2002−219213号公報参照)。
[19th and 20th gaming machines]
Conventionally, in the gaming machine having the above-described configuration, for example, a gaming machine that executes control called pull-in control of a winning symbol on a reel or control called kick-off control of a winning symbol on a reel based on a lottery result is known. (See, for example, JP-A-2002-219213).

ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性が複雑になるとともに、成立役(入賞役)の図柄組合せパターンが増大したため、主制御回路のRAM容量が圧迫されており、主制御回路で実行する処理の効率化を図り、主制御回路の限られたRAM容量を有効活用可能な技術の開発が求められている。   By the way, conventionally, as a limitation peculiar to the above-described gaming machine, the program capacity of the main control circuit is limited to a small capacity according to rules. Furthermore, in recent years, as the playability has become complicated and the symbol combination patterns of winning combinations (winning combinations) have increased, the RAM capacity of the main control circuit has been reduced, and the efficiency of the processing executed by the main control circuit has been improved. There is a need to develop a technology that can effectively utilize the limited RAM capacity of the main control circuit.

本発明は、上記第11の課題を解決するためになされたものであり、本発明の第11の目的は、主制御回路で実行する処理の効率化を図り、主制御回路のRAM容量を有効活用することが可能な遊技機を提供することである。   The present invention has been made to solve the above-described eleventh problem, and an eleventh object of the present invention is to improve the efficiency of processing executed by the main control circuit and to make the RAM capacity of the main control circuit effective. It is to provide a gaming machine that can be utilized.

上記第11の課題を解決するために、本発明では、以下のような構成の第19の遊技機を提供する。   In order to solve the eleventh problem, the present invention provides a nineteenth gaming machine having the following configuration.

遊技動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
予め定められた確率で、内部当籤役に関するフラグステータス情報(例えば、当り要求フラグステータス)を決定する内部抽籤手段(例えば、内部抽籤処理)と、
前記内部抽籤手段により取得された前記フラグステータス情報から内部当籤役を生成する内部当籤役生成手段(例えば、図柄設定処理中のS321)と、
前記内部当籤役と、それに対応するフラグデータと、前記第2記憶手段内の前記フラグデータの格納先を指定する格納先データとの対応関係を規定し且つ前記第1記憶手段に記憶されたフラグデータテーブル(例えば、当り要求フラグテーブル)を前記第2記憶手段内に展開するフラグテーブル展開手段(例えば、図柄設定処理中のS324)と、
前記第2記憶手段内に配置され且つ前記フラグデータを格納するフラグデータ格納領域(例えば、当り要求フラグ格納領域)のアドレスを指定するフラグ格納領域指定手段(例えば、図柄設定処理中のS329)と、
前記内部当籤役生成手段により生成された前記内部当籤役に対応する前記フラグデータを、対応する前記格納先データに基づいて、前記フラグテーブルから前記フラグデータ格納領域内に転送して格納するフラグデータ格納手段(例えば、図柄設定処理中のS330)と、を有する
ことを特徴とする遊技機。
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the game operation;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
An internal lottery means (for example, an internal lottery process) for determining flag status information (for example, a hit request flag status) relating to an internal winning combination with a predetermined probability;
An internal winning combination generating unit (for example, S321 during a symbol setting process) for generating an internal winning combination from the flag status information acquired by the internal lottery unit;
The internal winning combination, the flag data corresponding to the internal winning combination, and the storage relationship data specifying the storage location of the flag data in the second storage device are defined, and the flag stored in the first storage device is defined. A flag table developing means (for example, S324 during a symbol setting process) for developing a data table (for example, a hit request flag table) in the second storage means;
A flag storage area designating means (for example, S329 during symbol setting processing) which is arranged in the second storage means and designates an address of a flag data storage area (for example, a hit request flag storage area) for storing the flag data; ,
Flag data for transferring and storing the flag data corresponding to the internal winning combination generated by the internal winning combination generating means from the flag table to the flag data storage area based on the corresponding storage destination data Storage means (for example, S330 during the symbol setting process).

また、前記本発明の第19の遊技機では、前記演算処理手段は、前記フラグデータテーブルの前記格納先データを示すオンビット情報を算出して、転送対象となる前記オンビット情報に設定されている前記フラグデータを前記フラグデータ格納領域に転送するようにしてもよい。   In the nineteenth gaming machine of the present invention, the arithmetic processing means calculates on-bit information indicating the storage destination data of the flag data table, and sets the on-bit information as the transfer target on-bit information. The flag data may be transferred to the flag data storage area.

また、上記第11の課題を解決するために、本発明では、以下のような構成の第20の遊技機を提供する。   In order to solve the eleventh problem, the present invention provides a twentieth gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
遊技動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第1記憶手段又は前記第2記憶手段内のアドレスの一部を指定可能な拡張レジスタ(例えば、Qレジスタ)と、
予め定められた確率で、内部当籤役に関するフラグステータス情報(例えば、当り要求フラグステータス)を決定する内部抽籤手段(例えば、内部抽籤処理)と、
前記内部抽籤手段により取得された前記フラグステータス情報から内部当籤役を生成する内部当籤役生成手段(例えば、図柄設定処理中のS321)と、
前記内部当籤役と、それに対応する当籤フラグデータと、前記第2記憶手段内の前記当籤フラグデータの格納先を指定する格納先データとの対応関係を規定した当籤フラグデータテーブル(例えば、当り要求フラグテーブル)を前記第2記憶手段内に展開する当籤フラグテーブル展開手段(例えば、図柄設定処理中のS324)と、
前記拡張レジスタを用いて前記第2記憶手段内のアドレス指定を行うことができる所定の読み出し命令(例えば、「LDQ」命令)を実行することにより、前記第2記憶手段内に配置され且つ前記当籤フラグデータを格納する当籤フラグデータ格納領域(例えば、当り要求フラグ格納領域)のアドレスを指定する当籤フラグ格納領域指定手段(例えば、図柄設定処理中のS329)と、
前記内部当籤役生成手段により生成された前記内部当籤役に対応する前記当籤フラグデータを、対応する前記格納先データに基づいて、前記当籤フラグテーブルから前記当籤フラグデータ格納領域内に転送して格納する当籤フラグデータ格納手段(例えば、図柄設定処理中のS330)と、
前記内部抽籤手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
前記停止制御手段により前記複数の表示列の変動表示が停止された場合に、前記複数の表示列に跨って設定された判定ライン上に、前記内部当籤役に対応する図柄の組合せが停止表示されたか否かを判定する入賞役決定手段(例えば、入賞検索処理)と、
前記所定の読み出し命令を実行することにより、前記第2記憶手段内に配置され且つ前記判定ライン上に停止表示された図柄の組合せに対応する入賞フラグデータを格納する入賞フラグデータ格納領域(例えば、入賞作動フラグ格納領域)のアドレスを指定する入賞フラグ格納領域指定手段(例えば、図柄コード取得処理中のS648)と、
前記所定の読み出し命令を実行することにより、前記第2記憶手段内に配置され且つ前記判定ライン上に停止表示された図柄の組合せに対応する図柄コードデータを格納する図柄コード格納領域のアドレスを指定する図柄コード格納領域設定手段(例えば、図柄コード取得処理中のS650)と、を有する
ことを特徴とする遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the game operation;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
A general-purpose register in which data is stored when the arithmetic processing is performed by the arithmetic processing means;
An expansion register (for example, a Q register) that stores data when the arithmetic processing is performed by the arithmetic processing means and that can specify a part of an address in the first storage means or the second storage means by the stored data. )When,
An internal lottery means (for example, an internal lottery process) for determining flag status information (for example, a hit request flag status) relating to an internal winning combination with a predetermined probability;
An internal winning combination generating unit (for example, S321 during a symbol setting process) for generating an internal winning combination from the flag status information acquired by the internal lottery unit;
A winning flag data table (e.g., a hit request request) that defines the correspondence between the internal winning combination, the corresponding winning flag data, and the storage location data that specifies the storage location of the winning flag data in the second storage means. A winning flag table developing means (for example, S324 during a symbol setting process) for developing a flag table) in the second storage means;
By executing a predetermined read command (for example, an “LDQ” command) capable of specifying an address in the second storage means using the extension register, the predetermined arrangement is performed in the second storage means and the winning is performed. Winning flag storage area designating means (for example, S329 during symbol setting processing) for designating an address of a winning flag data storage area (for example, a hit request flag storage area) for storing flag data;
The winning flag data corresponding to the internal winning combination generated by the internal winning combination generating means is transferred from the winning flag table to the winning flag data storage area based on the corresponding storage location data and stored. Winning flag data storage means (for example, S330 during the symbol setting process),
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal lottery unit and detection of a stop operation by the stop operation detection unit;
When the variable display of the plurality of display columns is stopped by the stop control means, a combination of symbols corresponding to the internal winning combination is stopped and displayed on a determination line set across the plurality of display columns. Winning combination determination means (for example, a winning search process) for determining whether or not
By executing the predetermined read command, a prize flag data storage area (e.g., a prize flag data storage area for storing prize flag data corresponding to the combination of the symbols stopped and displayed on the determination line and arranged in the second storage means) Winning flag storage area designating means (for example, S648 during a symbol code acquisition process) for designating an address of a winning operation flag storage area;
By executing the predetermined read command, an address of a symbol code storage area for storing symbol code data corresponding to a symbol combination arranged in the second storage means and stopped and displayed on the determination line is designated. And a symbol code storage area setting means (for example, S650 during symbol code acquisition processing).

また、前記本発明の第20の遊技機では、前記拡張レジスタで指定可能な前記アドレスの一部が、前記アドレスを構成する上位側のアドレス値であるようにしてもよい。   Further, in the twentieth gaming machine of the present invention, a part of the address that can be specified by the extension register may be an upper address value constituting the address.

上記構成の本発明の第19及び第20の遊技機によれば、主制御回路で実行する処理の効率化を図り、主制御回路のRAM(第2記憶手段)容量を有効活用することができる。   According to the nineteenth and twentieth gaming machines of the present invention having the above configuration, the efficiency of the processing executed by the main control circuit can be increased, and the RAM (second storage means) capacity of the main control circuit can be effectively utilized. .

[第21及び第22の遊技機]
従来、上述した構成の遊技機において、内部当籤役と遊技者の停止操作とに基づきリール図柄の可変表示の停止制御を行い、図柄の組合せにより入賞判定を行い、入賞判定の結果に基づいてホッパー(メダル払出装置)を制御して、メダルの払出制御を行う遊技機が知られている(例えば、特開2008−119498号公報参照)。
[21st and 22nd gaming machines]
Conventionally, in a gaming machine having the above-described configuration, stop control of variable display of reel symbols is performed based on an internal winning combination and a player's stop operation, a winning determination is performed based on a combination of symbols, and a hopper is determined based on a result of the winning determination. A gaming machine that controls a (medal payout device) to control the payout of medals is known (for example, see Japanese Patent Application Laid-Open No. 2008-119498).

ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のROMの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。   By the way, conventionally, as a limitation peculiar to the above-described gaming machine, the program capacity of the main control circuit is limited to a small capacity according to rules. Furthermore, in recent years, the capacity of the ROM of the main control circuit has been squeezed due to the complexity of playability, and there has been a demand for a reduction in the capacity of processing programs and tables managed by the main control circuit.

本発明は、上記第12の課題を解決するためになされたものであり、本発明の第12の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。   The present invention has been made to solve the twelfth problem, and a twelfth object of the present invention is to reduce the capacity of a processing program and a table managed by the main control circuit to reduce the capacity of the main control circuit. It is an object of the present invention to provide a gaming machine capable of increasing the free space in a ROM and using the free space in the ROM for the increased capacity to enhance the gaming ability.

上記第12の課題を解決するために、本発明では、以下のような構成の第21の遊技機を提供する。   In order to solve the twelfth problem, the present invention provides a twenty-first gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
前記停止制御手段による前記表示列の停止動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第2記憶手段内のアドレスの一部を指定可能な拡張レジスタ(例えば、Qレジスタ)と、
前記拡張レジスタを用いて前記第2記憶手段内のアドレス指定を行うことができる所定の読み出し命令(例えば、「LDQ」命令)を実行することにより、前記停止操作検出手段による停止操作の検出結果を取得する停止操作検出結果取得手段(例えば、リール停止制御処理中のS714)と、
前記停止操作検出手段により所定の表示列に対する遊技者の停止操作が検出された場合に、前記所定の読み出し命令を実行することにより、前記第2記憶手段内に配置され且つ前記所定の表示列の変動表示の停止制御データを格納する停止制御データ格納領域のアドレスを指定する停止制御データ格納領域設定手段(例えば、図139中のソースコード「LDQ IX,wR1_CTRL−(wR2_CTRL−wR1_CTRL)」)と、を有する
ことを特徴とする遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the stop operation of the display column by the stop control means;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
A general-purpose register in which data is stored when the arithmetic processing is performed by the arithmetic processing means;
An extension register (for example, a Q register) which stores data when the arithmetic processing is performed by the arithmetic processing means and which can designate a part of an address in the second storage means by the stored data;
By executing a predetermined read command (for example, an “LDQ” command) capable of specifying an address in the second storage unit using the extension register, the detection result of the stop operation by the stop operation detecting unit is obtained. Stopping operation detection result obtaining means (for example, S714 during reel stop control processing) to be obtained;
When the stop operation detecting means detects a player's stop operation with respect to a predetermined display row, the predetermined read command is executed, whereby the predetermined read row is arranged and stored in the second storage means. A stop control data storage area setting means (for example, a source code “LDQ IX, wR1_CTRL- (wR2_CTRL-wR1_CTRL)” in FIG. 139) that specifies an address of a stop control data storage area for storing stop control data for variable display. A gaming machine comprising:

また、前記本発明の第21の遊技機では、前記拡張レジスタで指定可能な前記アドレスの一部が、前記アドレスを構成する上位側のアドレス値であるようにしてもよい。   In the twenty-first gaming machine of the present invention, a part of the address that can be specified by the extension register may be an upper address value constituting the address.

また、上記第12の課題を解決するために、本発明では、以下のような構成の第22の遊技機を提供する。   In order to solve the twelfth problem, the present invention provides a twenty-second gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
前記内部当籤役決定手段により複数種の内部当籤役が決定された場合に、前記複数種の内部当籤役にそれぞれ対応する複数種の図柄の組合せの中なら、前記複数の表示列に跨って設定された判定ライン上に、優先して停止表示させる図柄の組合せを決定する優先停止図柄決定手段(例えば、引込優先順位取得処理)と、
前記停止制御手段による前記表示列の停止動作、及び、前記優先停止図柄決定手段による停止表示させる図柄の組合せの決定動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第2記憶手段内のアドレスの一部を指定可能な拡張レジスタ(例えば、Qレジスタ)と、
前記拡張レジスタを用いて前記第2記憶手段内のアドレス指定を行うことができる所定の読み出し命令(例えば、「LDQ」命令)を実行することにより、前記停止操作検出手段による停止操作の検出結果を取得する停止操作検出結果取得手段(例えば、リール停止制御処理中のS714)と、
前記停止操作検出手段により所定の表示列に対する遊技者の停止操作が検出された場合に、前記所定の読み出し命令を実行することにより、前記第2記憶手段内に配置され且前記所定の表示列の変動表示の停止制御データを格納する停止制御データ格納領域のアドレスを指定する停止制御データ格納領域設定手段(例えば、図139中のソースコード「LDQ IX,wR1_CTRL−(wR2_CTRL−wR1_CTRL)」)と、
前記優先停止図柄決定手段により、優先して、前記判定ライン上に停止表示させる図柄の組合せを決定する処理において、比較判定命令、処理のジャンプ先アドレスの指定命令及び処理のジャンプ動作命令を一つの命令で実行可能な所定の判定命令(例えば、「JCP」命令)を実行することにより、判定対象となる前記内部当籤役に対応する図柄の組合せに、現在判定対象中の特定の表示列(例えば、右リール3R)における前記判定ライン上の停止図柄が任意となる所定の図柄の組合せ(例えば、「ANY」役)が含まれるか否かを判定するとともに、判定対象となる前記内部当籤役に対応する図柄の組合せに前記所定の図柄の組合せが含まれると判定された場合に、判定対象となる前記内部当籤役に対応する図柄の組合せの停止表示を禁止する任意役対応処理手段(例えば、引込優先順位取得処理中のS683)と、を有する
ことを特徴とする遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
When a plurality of types of internal winning combinations are determined by the internal winning combination determining means, if a plurality of types of symbols corresponding to the plurality of types of internal winning combinations are respectively set, the setting is performed across the plurality of display columns. Priority stop symbol determining means (for example, a pull-in priority acquisition process) for determining a combination of symbols to be stopped and displayed with priority on the determined determination line;
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the operation of stopping the display column by the stop control means and the operation of determining the combination of symbols to be stopped and displayed by the priority stop symbol determining means;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
A general-purpose register in which data is stored when the arithmetic processing is performed by the arithmetic processing means;
An extension register (for example, a Q register) which stores data when the arithmetic processing is performed by the arithmetic processing means and which can designate a part of an address in the second storage means by the stored data;
By executing a predetermined read command (for example, an “LDQ” command) capable of specifying an address in the second storage unit using the extension register, the detection result of the stop operation by the stop operation detecting unit is obtained. Stopping operation detection result obtaining means (for example, S714 during reel stop control processing) to be obtained;
When the stop operation detecting means detects a player's stop operation on a predetermined display row, the predetermined read command is executed, whereby the predetermined read row is arranged in the second storage means and the predetermined display row is displayed. A stop control data storage area setting means (for example, a source code “LDQ IX, wR1_CTRL- (wR2_CTRL-wR1_CTRL)” in FIG. 139) that specifies an address of a stop control data storage area for storing stop control data for variable display.
In the process of determining a combination of symbols to be stopped and displayed on the determination line by the priority stop symbol determination means, a comparison determination instruction, a designation instruction of a jump destination address of the process, and a jump operation instruction of the process are one. By executing a predetermined determination instruction (for example, a “JCP” instruction) that can be executed by the instruction, a specific combination of symbols corresponding to the internal winning combination to be determined is displayed in a specific display column (for example, It is determined whether the stop symbol on the determination line on the right reel 3R) includes an arbitrary predetermined symbol combination (for example, an “ANY” symbol), and the internal symbol combination to be determined is determined. When it is determined that the predetermined symbol combination is included in the corresponding symbol combination, a stop display of the symbol combination corresponding to the internal winning combination to be determined is displayed. Gaming machine, characterized in that it comprises any combination corresponding processing means for locking (e.g., S683 in attraction priority acquisition processing), the.

また、前記本発明の第22の遊技機では、前記拡張レジスタで指定可能な前記アドレスの一部が、前記アドレスを構成する上位側のアドレス値であるようにしてもよい。   Also, in the twenty-second gaming machine of the present invention, a part of the address that can be specified by the extension register may be an upper address value constituting the address.

上記構成の本発明の第21及び第22の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることができる。   According to the twenty-first and twenty-second gaming machines of the present invention having the above structure, the capacity of the ROM and the like in the main control circuit is increased by reducing the capacity of the processing programs and tables managed by the main control circuit. The gaming ability can be enhanced by utilizing the free space of the ROM.

[第23〜第25の遊技機]
従来、上述した構成の遊技機において、図柄の停止制御時に引込優先順位テーブルを使用して図柄の停止制御を行う遊技機が知られている(例えば、特開2007−175450号公報参照)。
[23rd to 25th gaming machines]
2. Description of the Related Art Conventionally, in a gaming machine having the above-described configuration, there has been known a gaming machine that performs a symbol stop control using a pull-in priority table at the time of symbol stop control (for example, see Japanese Patent Application Laid-Open No. 2007-175450).

ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のROMの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。   By the way, conventionally, as a limitation peculiar to the above-described gaming machine, the program capacity of the main control circuit is limited to a small capacity according to rules. Furthermore, in recent years, the capacity of the ROM of the main control circuit has been squeezed due to the complexity of playability, and there has been a demand for a reduction in the capacity of processing programs and tables managed by the main control circuit.

本発明は、上記第13の課題を解決するためになされたものであり、本発明の第13の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。   The present invention has been made in order to solve the thirteenth problem, and a thirteenth object of the present invention is to reduce the capacity of a processing program and a table managed by the main control circuit to reduce the capacity of the main control circuit. It is an object of the present invention to provide a gaming machine capable of increasing the free space in a ROM and using the free space in the ROM for the increased capacity to enhance the gaming ability.

上記第13の課題を解決するために、本発明では、以下のような構成の第23の遊技機を提供する。   In order to solve the thirteenth problem, the present invention provides a twenty-third gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
前記内部当籤役決定手段により複数種の内部当籤役が決定された場合に、前記複数種の内部当籤役にそれぞれ対応する複数種の図柄の組合せの中なら、前記複数の表示列に跨って設定された判定ライン上に、優先して停止表示させる図柄の組合せを決定する優先停止図柄決定手段(例えば、引込優先順位取得処理)と、
前記優先停止図柄決定手段による優先して停止表示させる図柄の組合せの決定動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第2記憶手段内のアドレスの一部を指定可能な拡張レジスタ(例えば、Qレジスタ)と、を有し、
前記優先停止図柄決定手段により、優先して停止表示させる図柄の組合せを決定する処理において、
前記演算処理手段は、
前記拡張レジスタを用いて前記第2記憶手段内のアドレス指定を行うことができる所定の読み出し命令(例えば、「LDQ」命令)を実行することにより、前記第2記憶手段内に配置され且つ前記内部当籤役に対応する当籤フラグデータを格納する当籤フラグデータ格納領域(例えば、当り要求フラグ格納領域)のアドレスを指定する当籤フラグ格納領域指定手段(例えば、引込優先順位取得処理中のS686)と、
前記所定の読み出し命令を実行することにより、前記第2記憶手段内に配置され且つ前記判定ライン上に停止表示された図柄の組合せに対応する入賞フラグデータを格納する入賞フラグデータ格納領域(例えば、入賞作動フラグ格納領域)のアドレスを指定する入賞フラグ格納領域指定手段(例えば、引込優先順位取得処理中のS686)と、
前記当籤フラグデータとそれに対応する前記入賞フラグデータとの論理積演算を行う論理積演算手段(例えば、引込優先順位取得処理中のS686)と、を有する
ことを特徴とする遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
When a plurality of types of internal winning combinations are determined by the internal winning combination determining means, if a plurality of types of symbols corresponding to the plurality of types of internal winning combinations are respectively set, the setting is performed across the plurality of display columns. Priority stop symbol determining means (for example, a pull-in priority acquisition process) for determining a combination of symbols to be stopped and displayed with priority on the determined determination line;
An arithmetic processing unit (for example, the main CPU 101) for performing an arithmetic process for controlling an operation of determining a symbol combination to be preferentially stopped and displayed by the priority stop symbol determining unit;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
A general-purpose register in which data is stored when the arithmetic processing is performed by the arithmetic processing means;
An extension register (for example, a Q register) that stores data when the arithmetic processing is performed by the arithmetic processing means and that can specify a part of an address in the second storage means by the stored data. ,
In the process of determining a combination of symbols to be preferentially stopped and displayed by the priority stop symbol determination means,
The arithmetic processing means,
By executing a predetermined read instruction (for example, an “LDQ” instruction) capable of specifying an address in the second storage means using the extension register, the read instruction is arranged in the second storage means and Winning flag storage area designating means (for example, S686 during a pull-in priority acquisition process) for designating an address of a winning flag data storage area (for example, a hit request flag storage area) for storing winning flag data corresponding to a winning combination;
By executing the predetermined read command, a prize flag data storage area (e.g., a prize flag data storage area for storing prize flag data corresponding to the combination of the symbols stopped and displayed on the determination line and arranged in the second storage means) A winning flag storage area designating means (for example, S686 during a pull-in priority acquisition process) for designating an address of a winning operation flag storage area;
A gaming machine comprising: a logical product calculating means (for example, S686 during a pull-in priority acquisition process) for performing a logical product operation of the winning flag data and the corresponding winning flag data.

また、前記本発明の第23の遊技機では、前記優先停止図柄決定手段により、優先して停止表示させる図柄の組合せを決定する処理において、判定対象となる前記内部当籤役に対応する図柄の組合せに、現在判定対象中の特定の表示列(例えば、右リール3R)における前記判定ライン上の停止図柄が任意となる所定の図柄の組合せ(例えば、「ANY」役)が含まれる場合には、
前記演算処理手段は、前記当籤フラグ格納領域指定手段による前記当籤フラグデータ格納領域のアドレス指定処理、前記入賞フラグ格納領域指定手段による前記入賞フラグデータ格納領域のアドレス指定処理、及び、前記論理積演算手段による論理積演算処理が実行されないようにしてもよい。
In the twenty-third gaming machine of the present invention, in the process of determining a symbol combination to be preferentially stopped and displayed by the priority stop symbol determining means, a symbol combination corresponding to the internal winning combination to be determined is determined. When a predetermined symbol combination (for example, the role of “ANY”) in which the stop symbol on the determination line in the specific display column (for example, the right reel 3R) currently being determined is arbitrary is included,
The arithmetic processing means includes an address specifying process of the winning flag data storing area by the winning flag storing area specifying means, an address specifying process of the winning flag data storing area by the winning flag storing area specifying means, and the logical product operation. The logical product operation processing by the means may not be executed.

また、上記第13の課題を解決するために、本発明では、以下のような構成の第24の遊技機を提供する。   In order to solve the thirteenth problem, the present invention provides a twenty-fourth gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
前記内部当籤役決定手段により複数種の内部当籤役が決定された場合に、前記複数種の内部当籤役にそれぞれ対応する複数種の図柄の組合せの中なら、前記複数の表示列に跨って設定された判定ライン上に、優先して停止表示させる図柄の組合せを決定する優先停止図柄決定手段(例えば、引込優先順位取得処理)と、
前記優先停止図柄決定手段による優先して停止表示させる図柄の組合せの決定動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第1記憶手段又は前記第2記憶手段内のアドレスの一部を指定可能な拡張レジスタ(例えば、Qレジスタ)と、を有し、
前記優先停止図柄決定手段により、優先して停止表示させる図柄の組合せを決定する処理において、
前記演算処理手段は、
前記拡張レジスタを用いて前記第2記憶手段内のアドレス指定を行うことができる所定の読み出し命令(例えば、「LDQ」命令)を実行することにより、前記第2記憶手段内に配置され且つ前記内部当籤役に対応する当籤フラグデータを格納する当籤フラグデータ格納領域(例えば、当り要求フラグ格納領域)のアドレスを指定する当籤フラグ格納領域指定手段(例えば、引込優先順位取得処理中のS686)と、
前記所定の読み出し命令を実行することにより、前記第2記憶手段内に配置され且つ前記判定ライン上に停止表示された図柄の組合せに対応する入賞フラグデータを格納する入賞フラグデータ格納領域(例えば、入賞作動フラグ格納領域)のアドレスを指定する入賞フラグ格納領域指定手段(例えば、引込優先順位取得処理中のS686)と、
前記当籤フラグデータとそれに対応する前記入賞フラグデータとの論理積演算を行う論理積演算手段(例えば、引込優先順位取得処理中のS686)と、
前記所定の読み出し命令を実行することにより、前記複数種の図柄の組合せ間における、停止表示させる図柄の組合せの優先順位を規定したデータテーブルを取得する優先順位データテーブル取得手段(例えば、引込優先順位取得処理中のS687)と、を有する
ことを特徴とする遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
When a plurality of types of internal winning combinations are determined by the internal winning combination determining means, if a plurality of types of symbols corresponding to the plurality of types of internal winning combinations are respectively set, the setting is performed across the plurality of display columns. Priority stop symbol determining means (for example, a pull-in priority acquisition process) for determining a combination of symbols to be stopped and displayed with priority on the determined determination line;
An arithmetic processing unit (for example, the main CPU 101) for performing an arithmetic process for controlling an operation of determining a symbol combination to be preferentially stopped and displayed by the priority stop symbol determining unit;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
A general-purpose register in which data is stored when the arithmetic processing is performed by the arithmetic processing means;
An extension register (for example, a Q register) that stores data when the arithmetic processing is performed by the arithmetic processing means and that can specify a part of an address in the first storage means or the second storage means by the stored data. ) And
In the process of determining a combination of symbols to be preferentially stopped and displayed by the priority stop symbol determination means,
The arithmetic processing means,
By executing a predetermined read instruction (for example, an “LDQ” instruction) capable of specifying an address in the second storage means using the extension register, the read instruction is arranged in the second storage means and Winning flag storage area designating means (for example, S686 during a pull-in priority acquisition process) for designating an address of a winning flag data storage area (for example, a hit request flag storage area) for storing winning flag data corresponding to a winning combination;
By executing the predetermined read command, a prize flag data storage area (e.g., a prize flag data storage area for storing prize flag data corresponding to the combination of the symbols stopped and displayed on the determination line and arranged in the second storage means) A winning flag storage area designating means (for example, S686 during a pull-in priority acquisition process) for designating an address of a winning operation flag storage area;
AND operation means for performing an AND operation of the winning flag data and the corresponding winning flag data (for example, S686 during a pull-in priority acquisition process);
By executing the predetermined read command, a priority data table obtaining means (for example, a pull-in priority) that obtains a data table defining the priority of the symbol combination to be stopped and displayed among the plurality of types of symbol combinations (S687 during acquisition processing).

また、前記本発明の第24の遊技機では、前記優先停止図柄決定手段により、優先して停止表示させる図柄の組合せを決定する処理において、判定対象となる前記内部当籤役に対応する図柄の組合せに、現在判定対象中の特定の表示列(例えば、右リール3R)における前記判定ライン上の停止図柄が任意となる所定の図柄の組合せ(例えば、「ANY」役)が含まれる場合には、
前記演算処理手段は、前記当籤フラグ格納領域指定手段による前記当籤フラグデータ格納領域のアドレス指定処理、前記入賞フラグ格納領域指定手段による前記入賞フラグデータ格納領域のアドレス指定処理、及び、前記論理積演算手段による論理積演算処理が実行されないようにしてもよい。
Further, in the twenty-fourth gaming machine of the present invention, in the process of determining a symbol combination to be preferentially stopped and displayed by the priority stop symbol determining means, a symbol combination corresponding to the internal winning combination to be determined is determined. When a predetermined symbol combination (for example, the role of “ANY”) in which the stop symbol on the determination line in the specific display column (for example, the right reel 3R) currently being determined is arbitrary is included,
The arithmetic processing means includes an address specifying process of the winning flag data storing area by the winning flag storing area specifying means, an address specifying process of the winning flag data storing area by the winning flag storing area specifying means, and the logical product operation. The logical product operation processing by the means may not be executed.

また、上記第13の課題を解決するために、本発明では、以下のような構成の第25の遊技機を提供する。   In order to solve the thirteenth problem, the present invention provides a twenty-fifth gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
イリーガルヒットエラーの発生の有無を判定するエラー検出手段(例えば、イリーガルヒットチェック処理)と、
前記エラー検出手段による判定動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第2記憶手段内のアドレスの一部を指定可能な拡張レジスタ(例えば、Qレジスタ)と、を有し、
前記エラー検出手段により、イリーガルヒットエラーの発生の有無を判定処理において、
前記演算処理手段は、
前記拡張レジスタを用いて前記第2記憶手段内のアドレス指定を行うことができる所定の読み出し命令(例えば、「LDQ」命令)を実行することにより、前記第2記憶手段内に配置され且つ前記複数の表示列に跨って設定された判定ライン上に停止表示された図柄の組合せに対応する入賞フラグデータを格納する入賞フラグデータ格納領域(例えば、入賞作動フラグ格納領域)のアドレスを指定する入賞フラグ格納領域指定手段(例えば、イリーガルヒットチェック処理中のS781)と、
前記入賞フラグデータ格納領域に格納された前記入賞フラグデータと、それに対応する前記内部当籤役を示す当籤フラグデータとの論理積演算を行う論理積演算手段(例えば、イリーガルヒットチェック処理中のS784)と、
前記論理積演算手段による演算結果に基づいて、イリーガルヒットエラーの発生の有無を判定するエラー判定手段(例えば、イリーガルヒットチェック処理中のS785)と、を有し、
前記当籤フラグデータが格納される当籤フラグデータ格納領域(例えば、当り要求フラグ格納領域)の構成が、前記入賞フラグデータ格納領域の構成と同一である
ことを特徴とする遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
Error detecting means (for example, illegal hit check processing) for determining whether or not an illegal hit error has occurred;
An arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the determination operation by the error detection means;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
A general-purpose register in which data is stored when the arithmetic processing is performed by the arithmetic processing means;
An extension register (for example, a Q register) that stores data when the arithmetic processing is performed by the arithmetic processing means and that can specify a part of an address in the second storage means by the stored data. ,
In the processing for determining whether or not an illegal hit error has occurred,
The arithmetic processing means,
By executing a predetermined read command (for example, an “LDQ” command) capable of specifying an address in the second storage means using the extension register, the plurality of read instructions are stored in the second storage means and A prize flag for specifying an address of a prize flag data storage area (for example, a prize operation flag storage area) for storing prize flag data corresponding to a combination of symbols stopped and displayed on the determination line set across the display column of Storage area designating means (for example, S781 during illegal hit check processing);
AND operation means for performing an AND operation of the winning flag data stored in the winning flag data storage area and the corresponding winning flag data indicating the internal winning combination (for example, S784 during illegal hit check processing) When,
Error determining means for determining whether or not an illegal hit error has occurred based on the operation result of the logical AND operation means (for example, S785 during the illegal hit check process),
A gaming machine wherein a configuration of a winning flag data storage area (for example, a hit request flag storage area) in which the winning flag data is stored is the same as a configuration of the winning flag data storage area.

また、前記本発明の第25の遊技機では、前記拡張レジスタで指定可能な前記アドレスの一部が、前記アドレスを構成する上位側のアドレス値であるようにしてもよい。   In the twenty-fifth gaming machine of the present invention, a part of the address that can be specified by the extension register may be an upper address value constituting the address.

さらに、前記本発明の第25の遊技機では、前記演算処理手段は、前記エラー検出手段により、イリーガルヒットエラーが有ると判定された場合には、エラー処理を行うエラー処理手段を有し、
前記エラー処理手段は、前記イリーガルヒットエラーを視認可能に報知するとともに、前記イリーガルヒットエラーが解除されるまで、遊技を停止するようにしてもよい。
Further, in the twenty-fifth gaming machine of the present invention, the arithmetic processing means has an error processing means for performing error processing when it is determined by the error detection means that there is an illegal hit error,
The error processing means may visually notify the illegal hit error and stop the game until the illegal hit error is released.

上記構成の本発明の第23〜第25の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のROMの空き容量を増やし、該増えた容量分のROMの空き領域を利用して遊技性を高めることができる。   According to the twenty-third to twenty-fifth gaming machines of the present invention having the above-described configuration, the capacity of the ROM and the like in the main control circuit is increased by reducing the capacity of the processing programs and tables managed by the main control circuit. The gaming ability can be enhanced by utilizing the free space of the ROM.

[第26の遊技機]
従来、上述した構成の遊技機において、遊技制御基板(主制御基板)から演出制御基板(副制御基板)にコマンドデータを送信する遊技機が知られている(例えば、特開2013−027655号公報及び特開2014−033751号公報参照)。
[26th gaming machine]
Conventionally, in a gaming machine having the above-described configuration, a gaming machine that transmits command data from a game control board (main control board) to an effect control board (sub-control board) is known (for example, Japanese Patent Application Laid-Open No. 2013-027655). And JP-A-2014-033751).

ところで、近年、遊技性の多様化に伴い、副制御回路による演出制御において遊技性に係る処理が増える傾向がある。そのため、主制御回路から副制御回路に送信される通信データを改ざんする、「ゴト」と呼ばれる不正行為が発生しており、遊技店に損害を与えている。それに対して、従来、例えば上記特開2014−033751号公報等で提案されているように、主制御回路において送信データにゴト防止処理を施す対策も実施されている。しかしながら、このようなゴト防止処理の追加により、主制御回路のプログラム容量が圧迫されるという課題が発生している。   By the way, in recent years, with the diversification of playability, there is a tendency that processing related to playability in the effect control by the sub-control circuit increases. As a result, fraudulent acts called "goto", which falsify communication data transmitted from the main control circuit to the sub-control circuit, have occurred, and have caused damage to game shops. On the other hand, conventionally, as proposed in, for example, JP-A-2014-033751 or the like, a countermeasure for performing goto prevention processing on transmission data in a main control circuit is also implemented. However, the problem that the program capacity of the main control circuit is squeezed due to the addition of the goto prevention processing occurs.

本発明は、上記第14の課題を解決するためになされたものであり、本発明の第14の目的は、送信データに不正(ゴト)防止処理を施すことなく、不正行為を抑止するとともに、不正防止処理による主制御回路のプログラム容量の圧迫を無くすことが可能な遊技機を提供することである。   The present invention has been made in order to solve the fourteenth problem, and a fourteenth object of the present invention is to provide a transmission data without performing a fraud (goto) prevention process and suppress fraudulent acts. An object of the present invention is to provide a gaming machine capable of eliminating pressure on a program capacity of a main control circuit due to fraud prevention processing.

上記第14の課題を解決するために、本発明では、以下のような構成の第26の遊技機を提供する。   In order to solve the fourteenth problem, the present invention provides a twenty-sixth gaming machine having the following configuration.

前記遊技動作に関する通信データを送信するデータ送信手段(例えば、主制御回路90)と、
前記通信データを作成する通信データ生成手段(例えば、通信データ格納処理)と、
前記通信データ生成手段による通信データの生成動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時に複数種のデータがそれぞれ格納される複数の汎用レジスタを有し、
前記演算処理手段は、
前記通信データ生成手段による通信データの生成処理において、
前記通信データを構成する複数種の通信パラメータをそれぞれ前記複数の汎用レジスタに割り当て、
前記通信データを構成する複数種の通信パラメータのうち、前記通信データの種別に基づいて通信パラメータを、前記複数の汎用レジスタのうちの対応する汎用レジスタにセットし、
前記汎用レジスタにセットされた通信パラメータを、前記第2記憶手段内の所定の格納領域(通信データ一時格納領域)に格納し、
前記複数種の通信パラメータのうち、通信データの生成時に未使用の通信パラメータに対応付けられた汎用レジスタに格納されているデータを通信パラメータとして前記所定の格納領域に格納し、
前記複数種の通信パラメータに応じて前記複数の汎用レジスタにセットされたデータに基づいて、前記通信データのサム値を生成する
ことを特徴とする遊技機。
A data transmitting unit (for example, a main control circuit 90) for transmitting communication data relating to the gaming operation;
Communication data generation means (for example, communication data storage processing) for creating the communication data;
An arithmetic processing unit (for example, main CPU 101) for performing an arithmetic process for controlling an operation of generating communication data by the communication data generating unit;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The arithmetic processing means,
A plurality of general-purpose registers each storing a plurality of types of data when the arithmetic processing is performed by the arithmetic processing unit,
The arithmetic processing means,
In the communication data generation processing by the communication data generation means,
Allocating a plurality of types of communication parameters constituting the communication data to the plurality of general-purpose registers,
Among a plurality of types of communication parameters constituting the communication data, a communication parameter based on a type of the communication data is set in a corresponding general-purpose register among the plurality of general-purpose registers,
Storing the communication parameters set in the general-purpose register in a predetermined storage area (temporary communication data storage area) in the second storage means;
Of the plurality of types of communication parameters, data stored in a general-purpose register associated with an unused communication parameter at the time of generation of communication data is stored in the predetermined storage area as a communication parameter,
A gaming machine, wherein a sum value of the communication data is generated based on data set in the plurality of general-purpose registers according to the plurality of types of communication parameters.

また、前記本発明の第26の遊技機では、前記通信データ生成手段は、前記第2記憶手段内の所定の格納領域に空きが無い場合には、前記複数の汎用レジスタにセットされた前記通信パラメータを前記第2記憶手段内の所定の格納領域に格納することなく通信データの生成処理を終了するようにしてもよい。   Further, in the twenty-sixth gaming machine of the present invention, the communication data generation means, when there is no free space in a predetermined storage area in the second storage means, sets the communication data set in the plurality of general-purpose registers. The communication data generation process may be terminated without storing the parameters in a predetermined storage area in the second storage means.

上記構成の本発明の第26の遊技機によれば、送信データ(通信データ)に不正防止処理を施すことなく、不正行為を抑止することができるとともに、不正防止処理による主制御回路のプログラム容量の圧迫も無くすことができる。   According to the twenty-sixth gaming machine of the present invention having the above-described structure, it is possible to suppress improper acts without performing improper prevention processing on transmission data (communication data), and to reduce the program capacity of the main control circuit by the improper prevention processing. Pressure can be eliminated.

[第27の遊技機]
従来、上述した構成の遊技機において、主制御回路の制御により払い出されたメダルの枚数に応じて、クレジット数を更新する機能を備えた遊技機が知られている(例えば、特開2009−077977号公報参照)。
[27th gaming machine]
Conventionally, in a gaming machine having the above-described configuration, a gaming machine having a function of updating the number of credits according to the number of medals paid out under the control of a main control circuit has been known (for example, JP-A-2009-2009). 077977).

ところで、従来、ART中やボーナス中の遊技では、メダルの払い出しが発生する頻度が高くなるが、この際、メダル1枚単位の払出間隔は一律(一定)で制御されることが多い。この場合、メダル払出期間において無駄な待ち時間が発生する。それゆえ、例えば、ARTのように長時間の遊技では、遊技期間が無駄に長くなり、遊技者にとって精神的負担となる可能性がある。   By the way, conventionally, in a game during an ART or a bonus, the frequency of payout of medals increases, but at this time, the payout interval of one medal unit is often controlled uniformly (constantly). In this case, useless waiting time occurs in the medal payout period. Therefore, for example, in a long game such as ART, the game period becomes uselessly long, which may be a mental burden for the player.

本発明は、上記第15の課題を解決するためになされたものであり、本発明の第15の目的は、メダル払出期間において、無駄な待ち時間を減らし、遊技者の精神的負担を軽減することが可能な遊技機を提供することである。   The present invention has been made to solve the fifteenth problem, and a fifteenth object of the present invention is to reduce unnecessary waiting time and reduce a mental burden on a player during a medal payout period. It is to provide a gaming machine capable of.

上記第15の課題を解決するために、本発明では、以下のような構成の第27の遊技機を提供する。   In order to solve the fifteenth problem, the present invention provides a twenty-seventh gaming machine having the following configuration.

遊技媒体の投入操作を検出する投入操作検出手段(例えば、BETスイッチ77)と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段(例えば、3つのリール3L,3C,3R)と、
遊技者による停止操作の検出を行う停止操作検出手段(例えば、ストップスイッチ基板80)と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段(例えば、リール停止制御処理)と、
前記停止制御手段により前記複数の表示列の変動表示が停止された場合に、前記複数の表示列に跨って設定された判定ライン上に、前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが停止表示されたか否かを判定する特典付与判定手段(例えば、入賞検索処理)と、
前記特典付与判定手段により前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが前記判定ライン上に停止表示されたと判定された場合に、前記遊技媒体を払い出す遊技媒体払出手段(例えば、入賞チェック・メダル払出処理)と、
前記遊技媒体を貯留する遊技媒体貯留手段(例えば、クレジット機能)と、
前記遊技媒体払出手段による前記遊技媒体の払出動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、を備え、
前記演算処理手段は、
前記特典付与判定手段により前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが前記判定ライン上に停止表示されたと判定され、且つ、前記遊技媒体貯留手段に貯留されている前記遊技媒体の貯留数がその上限値未満である場合には、前記遊技媒体の貯留数に1を加算する遊技媒体加算手段(例えば、入賞チェック・メダル払出処理中のS805)と、
前記遊技媒体加算手段により前記遊技媒体の貯留数に前記遊技媒体が1加算された後、前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが停止表示された際に付与される前記遊技媒体の全払出数の払い出しが終了したか否かを判定する払出終了判定手段(例えば、入賞チェック・メダル払出処理中のS807)と、
前記払出終了判定手段により前記遊技媒体の全払出数の払い出しが終了していないと判定された場合に、所定期間、遊技に関する操作が無効になるウェイトを発生させるウェイト発生手段(例えば、入賞チェック・メダル払出処理中のS808)と、を有する
ことを特徴とする遊技機。
A loading operation detecting means (for example, a BET switch 77) for detecting a loading operation of a game medium;
A start operation detecting means (for example, a start switch 79) for detecting a start operation by a player after the input operation is detected by the input operation detecting means;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
A variable display unit (for example, three reels 3L, 3C, 3R) that includes a plurality of display columns and that variably displays symbols provided in each display column based on detection of a start operation by the start operation detection unit;
A stop operation detecting means (for example, a stop switch board 80) for detecting a stop operation by the player,
A stop control unit (for example, a reel stop control process) for stopping the fluctuation display of the symbol based on a determination result of the internal winning combination determination unit and detection of a stop operation by the stop operation detection unit;
When the variable display of the plurality of display columns is stopped by the stop control means, a symbol corresponding to an internal winning combination related to the payout of the game medium on a determination line set across the plurality of display columns. A privilege grant determination unit (for example, a prize search process) for determining whether or not the combination has been stopped and displayed;
A game medium payout unit that pays out the game medium when it is determined that the combination of symbols corresponding to the internal winning combination related to the payout of the game medium is stopped and displayed on the determination line by the privilege provision determination unit (for example, , Winning check and medal payout processing),
A game medium storage means (for example, a credit function) for storing the game medium,
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the payout operation of the game medium by the game medium payout means,
The arithmetic processing means,
The bonus media determination means determines that the combination of symbols corresponding to the internal winning combination related to the payout of the game medium is stopped and displayed on the determination line, and the game medium stored in the game medium storage means. If the stored number of the game media is less than the upper limit value, a game medium adding means (for example, S805 during a prize check / medal payout process) for adding 1 to the stored number of the game media,
After the game medium is added to the storage number of the game medium by 1 by the game medium adding means, the game medium is added when the symbol combination corresponding to the internal winning combination related to the payout of the game medium is stopped and displayed. Payout completion determination means (for example, S807 during a prize check / medal payout process) for determining whether or not the payout of all the payout numbers of the game media has been completed;
When the payout completion determining means determines that the payout of the total payout number of the game medium has not been completed, a weight generating means (for example, a prize check / S808) during a medal payout process.

また、前記本発明の第27の遊技機では、前記演算処理手段は、所定周期で割込処理を実行する割込処理実行手段を有し、
前記ウェイト発生手段による遊技に関する操作が無効となる前記ウェイトでは、前記割込処理実行手段による割込処理が予め定められた回数実行されるようにしてもよい。
Further, in the twenty-seventh gaming machine of the present invention, the arithmetic processing means has an interrupt processing executing means for executing an interrupt processing at a predetermined cycle,
At the weight where the operation related to the game by the weight generating means becomes invalid, the interrupt processing by the interrupt processing executing means may be executed a predetermined number of times.

上記構成の本発明の第27の遊技機によれば、メダル(遊技媒体)払出期間において、無駄な待ち時間を減らし、遊技者の精神的負担を軽減することができる。   According to the twenty-seventh gaming machine of the present invention having the above-described configuration, in the medal (game medium) payout period, useless waiting time can be reduced, and the mental burden on the player can be reduced.

[第28及び第29の遊技機]
従来、上述した構成の遊技機において、内部当籤役やAT遊技を決定するための抽籤テーブルがROMに記憶された遊技機が知られている(例えば、特開2009−125459号公報参照)。
[28th and 29th gaming machines]
Conventionally, in a gaming machine having the above-described configuration, a gaming machine in which a lottery table for determining an internal winning combination and an AT game is stored in a ROM is known (for example, see Japanese Patent Application Laid-Open No. 2009-125559).

ところで、上記特開2009−125459号公報に記載の遊技機では、AT遊技の抽籤テーブルや抽籤処理プログラムは、記憶容量に余裕のある、副制御基板に設けられたROMに保存されている。しかしながら、近年の遊技機業界に特有の理由から、AT遊技の抽籤に係るテーブル及びプログラムも主制御基板に設けられたROMに記憶する必要がある。このため、小容量に制限されている主制御基板のROM容量が圧迫されることになる。   By the way, in the gaming machine described in JP-A-2009-125559, the lottery table and the lottery processing program of the AT game are stored in the ROM provided on the sub-control board having a sufficient storage capacity. However, for the reasons specific to the gaming machine industry in recent years, it is necessary to store a table and a program relating to the lottery of the AT game in the ROM provided on the main control board. For this reason, the ROM capacity of the main control board, which is limited to a small capacity, is squeezed.

本発明は、上記第16の課題を解決するためになされたものであり、本発明の第16の目的は、主制御回路の処理で用いるデータの容量を削減し、主制御回路のROMの空き容量を増やすことが可能な遊技機を提供することである。   The present invention has been made to solve the sixteenth problem, and a sixteenth object of the present invention is to reduce the amount of data used in the processing of the main control circuit and to reduce the free space in the ROM of the main control circuit. An object of the present invention is to provide a gaming machine capable of increasing the capacity.

上記第16の課題を解決するために、本発明では、以下のような構成の第28の遊技機を提供する。   In order to solve the sixteenth problem, the present invention provides a twenty-eighth gaming machine having the following configuration.

遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
前記内部当籤役決定手段により決定された内部当籤役に基づいて、遊技者にとって有利な遊技状態を特典として付与するか否かを抽籤により決定する特典付与決定手段(例えば、CT中CT抽籤処理)と、
前記特典付与決定手段により参照される抽籤テーブル(例えば、CT中CT当籤抽籤テーブル)と、を備え、
前記抽籤テーブルでは、
抽籤対象となる前記内部当籤役の種別を指定する判定データ(例えば、判定ビット)と、前記判定データで指定される抽籤対象の前記内部当籤役の抽籤値とが規定され、
抽籤対象外となる前記内部当籤役の抽籤値は規定されず、
当籤確率が100%未満である抽籤対象の前記内部当籤役の抽籤値には0以外の値が規定され、当籤確率が100%である抽籤対象の前記内部当籤役の抽籤値には0が規定されている
ことを特徴とする遊技機。
Start operation detecting means (for example, start switch 79) for detecting a start operation by the player;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
Privilege grant determining means (for example, CT during CT lottery processing) that determines, by lottery, whether or not to grant a gaming state advantageous to the player as a privilege based on the internal winning combination determined by the internal winning combination determining means. When,
A lottery table (for example, a CT winning lottery table during CT) referred to by the privilege provision determining means,
In the lottery table,
Determination data (for example, a determination bit) for specifying a type of the internal winning combination to be a lottery target, and a lottery value of the internal winning combination to be determined by the determination data are specified;
The lottery value of the internal winning combination which is out of the lottery target is not defined,
A value other than 0 is defined as a lottery value of the internal winning combination of the lottery target having a winning probability of less than 100%, and 0 is specified as a lottery value of the internal winning combination of the lottery target having a winning probability of 100%. A gaming machine characterized by being performed.

また、前記本発明の第28の遊技機では、前記特典付与決定手段は、
ソフトラッチ乱数から1バイトの乱数値を取得し、
取得した前記乱数値と前記抽籤値とを用いて抽籤することにより、前記遊技者にとって有利な遊技状態を特典として付与するか否かを決定するようにしてもよい。
Further, in the twenty-eighth gaming machine of the present invention, the privilege provision determining means may include:
Get 1 byte random value from soft latch random number,
A lottery using the obtained random number value and the lottery value may be performed to determine whether or not to provide a gaming state advantageous to the player as a privilege.

上記第16の課題を解決するために、本発明では、以下のような構成の第29の遊技機を提供する。   In order to solve the sixteenth problem, the present invention provides a twenty-ninth gaming machine having the following configuration.

遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
前記内部当籤役決定手段により決定された内部当籤役に基づいて、遊技者にとって有利な遊技状態を特典として付与するか否かを抽籤により決定する特典付与決定手段(例えば、CT中CT抽籤処理)と、
前記特典付与決定手段により参照され、前記内部当籤役の種別毎に設けられた抽籤テーブル(例えば、CT中CT当籤抽籤テーブル)と、
現在決定されている内部当籤役に対応付けられた前記抽籤テーブルを選択するための抽籤テーブル選択テーブル(例えば、当籤役別テーブル選択相対テーブル)と、を備え、
前記抽籤テーブル選択テーブルでは、
前記内部当籤役の種別毎に、該種別の内部当籤役が抽籤対象であるか否かを判別可能であり且つ該種別の内部当籤役に対応付けられた前記抽籤テーブルの配置先を指定可能な選択値が規定され、
抽籤対象外となる前記内部当籤役の前記選択値には、前記特典付与決定手段による抽籤結果をハズレ扱いとする0が規定され、
抽籤対象となる前記内部当籤役の前記選択値には、0以外のデータが規定されている
ことを特徴とする遊技機。
Start operation detecting means (for example, start switch 79) for detecting a start operation by the player;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
Privilege grant determining means (for example, CT during CT lottery processing) that determines, by lottery, whether or not to grant a gaming state advantageous to the player as a privilege based on the internal winning combination determined by the internal winning combination determining means. When,
A lottery table (for example, a CT winning CT lottery table) which is referred to by the privilege granting determination means and provided for each type of the internal winning combination;
A lottery table selection table (for example, a winning combination table selection relative table) for selecting the lottery table associated with the currently determined internal winning combination,
In the lottery table selection table,
For each type of the internal winning combination, it is possible to determine whether or not the internal winning combination of the type is a lottery target, and to designate an arrangement destination of the lottery table associated with the internal winning combination of the type. The selection value is specified,
The selection value of the internal winning combination that is not to be subjected to the lottery is defined as 0 in which the lottery result by the privilege provision determining means is treated as a loss,
A game machine characterized in that data other than 0 is defined in the selection value of the internal winning combination to be a lottery target.

また、前記本発明の第29の遊技機では、前記抽籤テーブル選択テーブルの前記選択値は、選択する前記抽籤テーブルまでの相対値であり、該相対値が1バイトの値であるようにしてもよい。   In the twenty-ninth gaming machine of the present invention, the selection value in the lottery table selection table may be a relative value up to the selected lottery table, and the relative value may be a one-byte value. Good.

上記構成の本発明の第28及び第29の遊技機によれば、主制御回路の処理で用いるデータの容量を削減し、主制御回路のROMの空き容量を増やすことができる。   According to the twenty-eighth and twenty-ninth gaming machines of the present invention having the above-described configuration, the amount of data used in the processing of the main control circuit can be reduced, and the free space of the ROM of the main control circuit can be increased.

[第30の遊技機]
従来、上述した構成の遊技機では、主制御基板に搭載されたROM内の決まった領域にプログラム及びテーブルがそれぞれ配置されている(例えば、特開2012−110635号公報参照)。
[30th gaming machine]
Conventionally, in a gaming machine having the above-described configuration, a program and a table are respectively arranged in fixed areas in a ROM mounted on a main control board (see, for example, JP-A-2012-110635).

ところで、上記特開2012−110635号公報に記載の遊技機のように、主制御基板のROMに配置可能なプログラム及びテーブルは、遊技機業界の規則上、制限されており、主制御基板のROM内におけるプログラム及びテーブルの拡張性は著しく乏しい。   By the way, as in the gaming machine described in JP-A-2012-110635, programs and tables that can be arranged in the ROM of the main control board are restricted by rules of the gaming machine industry, and the ROM of the main control board is limited. The extensibility of programs and tables within the system is significantly poor.

本発明は、上記第17の課題を解決するためになされたものであり、本発明の第17の目的は、主制御基板のROM内におけるプログラム及びテーブルの拡張性を高めることが可能な遊技機を提供することである。   The present invention has been made to solve the seventeenth problem, and a seventeenth object of the present invention is to provide a gaming machine capable of enhancing the expandability of programs and tables in a ROM of a main control board. It is to provide.

上記第17の課題を解決するために、本発明では、以下のような構成の第30の遊技機を提供する。   In order to solve the seventeenth problem, the present invention provides a thirtieth gaming machine having the following configuration.

遊技動作を制御するための演算処理を行う演算処理手段(例えば、メインCPU101)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第1記憶手段(例えば、メインROM102)と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第2記憶手段(例えば、メインRAM103)と、を備え、
前記第1記憶手段には、遊技者により実施される遊技の遊技性に関与する処理の実行に必要な情報が記憶された遊技用記憶領域(例えば、遊技用ROM領域)と、前記遊技用記憶領域とは異なる領域に配置され且つ遊技者により実施される遊技の遊技性に関与しない処理の実行に必要な情報が記憶された規定外記憶領域(例えば、規定外ROM領域)とが設けられている
ことを特徴とする遊技機。
Arithmetic processing means (for example, main CPU 101) for performing arithmetic processing for controlling the game operation;
First storage means (for example, main ROM 102) in which information necessary for execution of the arithmetic processing by the arithmetic processing means is stored;
A second storage unit (for example, a main RAM 103) in which information necessary for execution of the arithmetic processing by the arithmetic processing unit is stored.
The first storage means includes a game storage area (for example, a game ROM area) in which information necessary for executing a process related to the playability of a game performed by a player is stored; A non-standard storage area (for example, a non-standard ROM area) which is arranged in an area different from the area and stores information necessary for executing processing not related to the playability of the game performed by the player; A gaming machine characterized by the following.

また、前記本発明の第30の遊技機では、前記第2記憶手段には、遊技者により実施される遊技の遊技性に関与する処理の実行に必要な情報が一時的に記憶される遊技用作業領域及び遊技用スタック領域を含む遊技用一時記憶領域(例えば、遊技用RAM領域)と、前記遊技用一時記憶領域とは異なる領域に配置され、且つ、遊技者により実施される遊技の遊技性に関与しない処理の実行に必要な情報が一時的に記憶される規定外作業領域及び規定外スタック領域を含む規定外一時記憶領域(例えば、規定外RAM領域)とが設けられているようにしてもよい。   In the thirtieth gaming machine of the present invention, the second storage means temporarily stores information necessary for executing a process related to the playability of a game performed by a player. A game temporary storage area (for example, a game RAM area) including a work area and a game stack area, and a playability of a game which is arranged in an area different from the game temporary storage area and executed by a player. And a non-standard temporary storage area (eg, a non-standard RAM area) including a non-standard work area and a non-standard stack area for temporarily storing information necessary for execution of processing not related to Is also good.

さらに、前記本発明の第30の遊技機では、前記演算処理手段は、専用レジスタとしてスタックポインタを有し、
前記演算処理手段は、
前記第1記憶手段の前記規定外記憶領域に記憶されたプログラムを実行する場合には、前記スタックポインタに前記第2記憶手段の規定外スタック領域のアドレスを設定し、
前記第1記憶手段の前記規定外記憶領域に記憶されたプログアムを終了する場合には、前記規定外記憶領域に記憶されたプログラムを実行するときに退避させた前記第2記憶手段の前記遊技用スタック領域のアドレスを前記スタックポインタに設定して、前記第1記憶領域の前記遊技用記憶領域に記憶されたプログラムに戻すようにしてもよい。
Further, in the thirtieth gaming machine of the present invention, the arithmetic processing means has a stack pointer as a dedicated register,
The arithmetic processing means,
When executing a program stored in the non-defined storage area of the first storage means, an address of a non-defined stack area of the second storage means is set in the stack pointer;
When ending the program stored in the non-defined storage area of the first storage means, the game storage of the second storage means saved when executing the program stored in the non-defined storage area is executed. An address of a stack area may be set in the stack pointer to return to a program stored in the game storage area of the first storage area.

上記構成の本発明の第30の遊技機によれば、主制御基板のROM内におけるプログラム及びテーブルの拡張性を高めることができる。   According to the thirtieth gaming machine of the present invention having the above configuration, the expandability of the programs and tables in the ROM of the main control board can be improved.

[第31の遊技機]
従来、上述した構成の遊技機において、主制御回路で決定された内部当籤役の情報を副制御回路の演出制御で用いるために、内部当籤役を、その種別をグループ単位でまとめるサブフラグに変換する機能を備えた遊技機が知られている(例えば、特開2010−051471号公報参照)。
[The 31st gaming machine]
Conventionally, in the gaming machine having the above-described configuration, in order to use the information of the internal winning combination determined by the main control circuit in the effect control of the sub-control circuit, the internal winning combination is converted into a sub-flag that categorizes the type in a group unit. A gaming machine having a function is known (for example, see Japanese Patent Application Laid-Open No. 2010-051471).

上記特開2010−051471号公報に記載の遊技機では、内部当籤役をサブフラグに変換するための変換テーブルや変換処理プログラムは、記憶容量に余裕のある、副制御基板に設けられたROMに保存されている。しかしながら、近年の遊技機業界に特有の理由から、主制御回路で決定された内部当籤役の情報を副制御回路に送信できなくなり、サブフラグに係る変換テーブルや変換処理プログラムも主制御基板に設けられたROMに記憶する必要がある。この場合、これらのテーブルやプログラムにより、小容量に制限されている主制御基板のROM容量が圧迫されることになる。そこで、サブフラグに係る変換テーブルや変換処理プログラムによる主制御基板のROM容量への圧迫を抑制するとともに、遊技機の機種、企画、仕様等の変更への対応を効率良く行える技術の開発が求められている。   In the gaming machine described in JP-A-2010-051471, the conversion table and the conversion processing program for converting the internal winning combination into the sub-flag are stored in the ROM provided on the sub-control board having a sufficient storage capacity. Have been. However, for the reasons specific to the gaming machine industry in recent years, information on the internal winning combination determined by the main control circuit cannot be transmitted to the sub control circuit, and a conversion table and a conversion processing program related to the sub flag are also provided on the main control board. Must be stored in the ROM. In this case, the ROM capacity of the main control board, which is limited to a small capacity, is pressed down by these tables and programs. Therefore, there is a need for the development of a technology capable of suppressing the pressure on the ROM capacity of the main control board by the conversion table and the conversion processing program related to the sub-flag and efficiently responding to changes in the model, plan, specifications, etc. of the gaming machine. ing.

本発明は、上記第18の課題を解決するためになされたものであり、本発明の第18の目的は、主制御基板のROM容量の圧迫を抑制するとともに、遊技機の機種、企画、仕様等の変更への対応を効率良く行えることが可能な遊技機を提供することである。   The present invention has been made in order to solve the eighteenth problem, and an eighteenth object of the present invention is to suppress the pressure on the ROM capacity of the main control board, and to reduce the model, plan, and specifications of the gaming machine. It is an object of the present invention to provide a gaming machine capable of efficiently responding to changes such as the above.

上記第18の課題を解決するために、本発明では、以下のような構成の第31の遊技機を提供する。   In order to solve the eighteenth problem, the present invention provides a thirty-first gaming machine having the following configuration.

遊技者による開始操作を検出する開始操作検出手段(例えば、スタートスイッチ79)と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段(例えば、内部抽籤処理)と、
前記内部当籤役決定手段により決定された内部当籤役を、変換テーブルを参照して、第1のサブフラグ(例えば、サブフラグ)に変換する第1サブフラグ変換手段(例えば、サブフラグ変換処理)と、
前記第1サブフラグ変換手段による変換処理で得られた前記第1のサブフラグを、抽籤テーブル(例えば、各種フラグ変換抽籤テーブル)を参照して、抽籤により第2のサブフラグ(例えば、サブフラグEX)に変換する第2サブフラグ変換手段(例えば、フラグ変換処理)と、を備え、
前記変換テーブルでは、前記内部当籤役と、前記内部当籤役に対応付けられた制御ステータスデータと、前記第1のサブフラグとの対応関係が規定され、同じ種別の前記第1のサブフラグに対して、同じ値の前記制御ステータスデータが割り付けられ、
前記第2サブフラグ変換手段による抽籤は、前記制御ステータスデータに基づいて行われる
ことを特徴とする遊技機。
Start operation detecting means (for example, start switch 79) for detecting a start operation by the player;
An internal winning combination determining unit (for example, an internal lottery process) for determining an internal winning combination with a predetermined probability based on the detection of the start operation by the start operation detecting unit;
First sub-flag conversion means (for example, sub-flag conversion processing) for converting the internal winning combination determined by the internal winning combination determination means into a first sub-flag (for example, sub-flag) with reference to a conversion table;
The first sub-flag obtained by the conversion process by the first sub-flag conversion unit is converted to a second sub-flag (for example, sub-flag EX) by lottery with reference to a lottery table (for example, various flag conversion lottery tables). A second sub-flag conversion unit (for example, a flag conversion process).
In the conversion table, a correspondence relationship between the internal winning combination, control status data associated with the internal winning combination, and the first sub-flag is defined, and for the first sub-flag of the same type, The control status data of the same value is allocated,
A gaming machine, wherein the random determination by the second sub-flag conversion means is performed based on the control status data.

また、前記本発明の遊技機では、前記遊技動作に関するコマンドデータを送信するデータ送信手段を備え、
前記データ送信手段は、前記開始操作検出手段が開始操作を検出したことを契機として、前記第1のサブフラグをコマンドデータの通信パラメータとして送信するようにしてもよい。
In the gaming machine of the present invention, the game machine further includes a data transmitting unit that transmits command data relating to the gaming operation,
The data transmission means may transmit the first sub-flag as a communication parameter of command data when the start operation detection means detects a start operation.

上記構成の本発明の第31の遊技機によれば、主制御基板のROM容量の圧迫を抑制するとともに、遊技機の機種、企画、仕様等の変更への対応を効率良く行えることができる。   According to the thirty-first game machine of the present invention having the above-described structure, it is possible to suppress pressure on the ROM capacity of the main control board and efficiently respond to changes in the model, plan, specifications, and the like of the game machine.

1…パチスロ、3L,3C,3R…リール、4…リール表示窓、6…情報表示器、11…表示装置、17L,17C,17R…ストップボタン、18…サブ表示装置、71…主制御基板、72…副制御基板、90…主制御回路、91…マイクロプロセッサ、101…メインCPU、102…メインROM、103…メインRAM、107…演算回路、114…第1シリアル通信回路、115…第2シリアル通信回路、200…副制御回路、201…サブCPU201、301…第1インターフェースボード、302…第2インターフェースボード   DESCRIPTION OF SYMBOLS 1 ... Pachislot, 3L, 3C, 3R ... Reel, 4 ... Reel display window, 6 ... Information display, 11 ... Display device, 17L, 17C, 17R ... Stop button, 18 ... Sub display device, 71 ... Main control board, 72: sub-control board, 90: main control circuit, 91: microprocessor, 101: main CPU, 102: main ROM, 103: main RAM, 107: arithmetic circuit, 114: first serial communication circuit, 115: second serial Communication circuit, 200: sub-control circuit, 201: sub CPU 201, 301: first interface board, 302: second interface board

Claims (2)

遊技媒体の投入及びベット操作による投入数を示すベット状態を表示するベット状態表示手段と、
前記ベット状態表示手段による表示動作を制御するための演算処理を行う演算処理手段と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される記憶手段と、を備え、
前記記憶手段は、前記遊技媒体の投入数を格納する投入数格納領域を有し、
前記演算処理手段は、
メインレジスタ複数の汎用レジスタ及び拡張レジスタと、
前記投入数格納領域に格納された投入数を更新する投入数更新手段と、
前記投入数格納領域に格納された投入数から前記ベット状態表示手段に表示する表示データを生成する表示データ生成手段と、
前記ベット状態表示手段に表示されている前記ベット状態の表示を消灯するベット状態表示消灯手段と、を有し、
前記投入数更新手段は、インクリメント命令を実行することで、前記投入数格納領域に格納された投入数を1加算し、
前記表示データ生成手段は、単位遊技の開始条件の成立をチェックする処理において、再遊技役入賞時と、前記遊技媒体の投入時とでは、異なる条件で実行される共通サブルーチンであり、
前記表示データ生成手段は、前記ベット状態表示消灯手段によりベット状態が消灯された後、投入数を前記メインレジスタにセットし、前記メインレジスタと前記メインレジスタとを加算することで投入数の2倍のデータを算出し、デクリメント命令を実行することで当該2倍のデータから1減算し、当該減算結果と前記汎用レジスタに格納されている投入数との論理和演算を実行することで前記ベット状態表示手段に表示する表示データを生成する
ことを特徴とする遊技機。
Bet state display means for displaying a bet state indicating the number of game media inserted and inserted by a bet operation;
Arithmetic processing means for performing arithmetic processing for controlling a display operation by the bet state display means;
Storage means for storing information necessary for execution of the arithmetic processing by the arithmetic processing means,
The storage means has an insertion number storage area for storing the insertion number of the game medium,
The arithmetic processing means,
A main register , a plurality of general-purpose registers and an extension register ;
An input number updating unit that updates the input number stored in the input number storage area,
Display data generation means for generating display data to be displayed on the bet state display means from the insertion number stored in the insertion number storage area;
Bet state display light-off means for turning off the display of the bet state displayed on the bet state display means,
The input number updating means executes the increment instruction to add 1 to the input number stored in the input number storage area,
The display data generating means is a common subroutine that is executed under different conditions between a time when a re-gaming combination is won and a time when the game medium is inserted, in a process of checking whether a unit game start condition is satisfied,
The display data generating means sets the inserted number in the main register after the bet state is turned off by the bet state display and light-off means, and doubles the inserted number by adding the main register and the main register. Is calculated, and the decrement instruction is executed to subtract 1 from the doubled data, and a logical sum operation of the subtraction result and the number of insertions stored in the general-purpose register is performed to thereby calculate the bet state. A game machine for generating display data to be displayed on a display means.
前記演算処理手段は、更新後の投入数をパラメータとして含むコマンドデータを生成するコマンド生成手段をさらに有する
ことを特徴とする請求項1に記載の遊技機。
The gaming machine according to claim 1, wherein the arithmetic processing unit further includes a command generation unit that generates command data including the updated insertion number as a parameter .
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