JP6621389B2 - Analog semiconductor integrated circuit - Google Patents
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Description
本発明の実施形態は、アナログ半導体集積回路に関する。 Embodiments described herein relate generally to an analog semiconductor integrated circuit.
アナログ半導体集積回路は、電源電圧変動やチップ温度の変化に対して変化の少ない平坦化された特性が要求される。このため、電源電圧変動を抑制するための回路構成や、チップ間、ウエハ間、ロット間等でのプロセス変動を抑制する素子（アクティブ素子、パッシブ素子等の形状や材質を含む）が多用される。アナログ半導体集積回路に搭載されるアナログ回路（例えば、基準電圧発生回路や基準電流発生回路等）では、温度依存性が非常に少ない特性を実現するためにトリミング技術が適用される。 An analog semiconductor integrated circuit is required to have a flattened characteristic with little change with respect to power supply voltage fluctuation or chip temperature change. For this reason, circuit configurations for suppressing power supply voltage fluctuations and elements for suppressing process fluctuations between chips, wafers, lots, etc. (including shapes and materials of active elements, passive elements, etc.) are frequently used. . In an analog circuit (for example, a reference voltage generation circuit or a reference current generation circuit) mounted on an analog semiconductor integrated circuit, a trimming technique is applied in order to realize characteristics with very little temperature dependence.
トリミング技術に用いられるトリミングデータは、例えば、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍ）に書き込まれる。ＯＴＰは、通常１回しか書き込めない。例えば、ＯＴＰに書き込まれた“１”のデータを“０”のデータに変更することはできない。 Trimming data used for the trimming technique is written in, for example, an OTP (One Time Program). OTP can usually be written only once. For example, “1” data written in the OTP cannot be changed to “0” data.
温度特性の合わせ込みが要求されるアナログ半導体集積回路は、複数種類以上の温度条件で、トリミングデータ等の設定条件を変更しながらテストを実行する。算出された各温度条件のデータは、アナログ半導体集積回路に搭載される複数のＯＴＰにそれぞれ書き込まれる。複数のＯＴＰに保存された各温度条件のデータに基づいて最適な補正値が算出され、温度特性が平坦化できるトリミングデータとして補正値がトリミング用ＯＴＰに書き込まれる。 An analog semiconductor integrated circuit that requires adjustment of temperature characteristics executes a test while changing setting conditions such as trimming data under a plurality of types of temperature conditions. The calculated data of each temperature condition is written in each of a plurality of OTPs mounted on the analog semiconductor integrated circuit. An optimum correction value is calculated based on the data of each temperature condition stored in a plurality of OTPs, and the correction value is written in the trimming OTP as trimming data that can flatten the temperature characteristics.
このため、アナログ半導体集積回路に搭載するＯＴＰの数が増大するという問題点がある。 For this reason, there is a problem that the number of OTPs mounted on the analog semiconductor integrated circuit increases.
本発明は、データを２回に分けて書き込みすることができるＯＴＰを提供することにある。 An object of the present invention is to provide an OTP capable of writing data in two steps.
一つの実施形態によれば、アナログ半導体集積回路は、フラグビット、データビット列、及びパリティビットから構成され、1回目に前記データビット列にデータが書き込まれ、２回目に前記フラグビット、前記データビット列及び前記パリティビットにデータが書き込まれるＯＴＰを有する。 According to one embodiment, the analog semiconductor integrated circuit includes a flag bit, a data bit string, and a parity bit, and data is written to the data bit string for the first time, and the flag bit, the data bit string, and the second time. It has an OTP in which data is written to the parity bits.
以下本発明の実施形態について図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
（本実施形態）
まず、本発明の本実施形態に係るアナログ半導体集積回路について、図面を参照して説明する。図１はアナログ半導体集積回路を示す回路図である。図２はデータ処理回路と基準電圧発生回路の内部構成を示す回路図である。図３は、ＯＴＰの内部構成を示す図である。本実施形態では、データを２回に分けて書き込みすることができるＯＴＰをアナログ半導体集積回路に搭載している。
(This embodiment)
First, an analog semiconductor integrated circuit according to this embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing an analog semiconductor integrated circuit. FIG. 2 is a circuit diagram showing the internal configuration of the data processing circuit and the reference voltage generation circuit. FIG. 3 is a diagram illustrating an internal configuration of the OTP. In this embodiment, an OTP capable of writing data in two steps is mounted on an analog semiconductor integrated circuit.
図１に示すように、アナログ半導体集積回路１００は、データ処理回路１、基準電圧発生回路２、アナログコア３、コントローラ４、入出力部５を含む。アナログ半導体集積回路１００は、民生用機器、産業用機器等に適用される。 As shown in FIG. 1, the analog semiconductor integrated circuit 100 includes a data processing circuit 1, a reference voltage generation circuit 2, an analog core 3, a controller 4, and an input / output unit 5. The analog semiconductor integrated circuit 100 is applied to consumer equipment, industrial equipment, and the like.
データ処理回路１は、入出力部５を介してアナログ半導体集積回路１００の内部回路や外部との情報のやり取りを行う。データ処理回路１は、基準電圧発生回路２の出力特性を平坦化するために使用されるトリミングデータを補正値（温度特性平坦化用）として基準電圧発生回路２に出力する。基準電圧発生回路２は、バンドギャップリファレンス回路とも呼称される。基準電圧発生回路２は、基準電圧Ｖｒｅｆを生成してアナログコア３及び入出力部５に出力する。アナログコア３は、基準電圧Ｖｒｅｆが入力され、アナログ信号処理を実行して出力信号Ｓｏｕｔを入出力部５に出力する。 The data processing circuit 1 exchanges information with the internal circuit of the analog semiconductor integrated circuit 100 and the outside via the input / output unit 5. The data processing circuit 1 outputs trimming data used for flattening the output characteristics of the reference voltage generation circuit 2 to the reference voltage generation circuit 2 as a correction value (for temperature characteristic flattening). The reference voltage generation circuit 2 is also referred to as a band gap reference circuit. The reference voltage generation circuit 2 generates a reference voltage Vref and outputs it to the analog core 3 and the input / output unit 5. The analog core 3 receives the reference voltage Vref, executes analog signal processing, and outputs an output signal Sout to the input / output unit 5.
コントローラ４は、入出力部５を介してデータ処理回路１、基準電圧発生回路２、及びアナログコア３を含めアナログ半導体集積回路１００全体を統括制御する。コントローラ４は、外部に設けられる測定器５０と入出力部５を介して情報のやり取りを行う。例えば、テスト工程時、測定器５０から指令が入力された場合、その指令に基づいてアナログ半導体集積回路１００内部を統括制御する。 The controller 4 controls the entire analog semiconductor integrated circuit 100 including the data processing circuit 1, the reference voltage generation circuit 2, and the analog core 3 through the input / output unit 5. The controller 4 exchanges information with an external measuring instrument 50 and the input / output unit 5. For example, when a command is input from the measuring instrument 50 during the test process, the inside of the analog semiconductor integrated circuit 100 is comprehensively controlled based on the command.
アナログ半導体集積回路１００は、温度特性の合わせ込みを含むテスト工程時、外部に設けられる測定回路５０と信号及び情報のやり取りを行う。測定回路５０は、テスト工程時、入出力部５を介して基準電圧発生回路２から出力される基準電圧Ｖｒｅｆ、アナログコア３から出力される出力信号Ｓｏｕｔなどのテスト情報を取得する。 The analog semiconductor integrated circuit 100 exchanges signals and information with the measurement circuit 50 provided outside during a test process including adjustment of temperature characteristics. The measurement circuit 50 acquires test information such as the reference voltage Vref output from the reference voltage generation circuit 2 and the output signal Sout output from the analog core 3 via the input / output unit 5 during the test process.
図２に示すように、データ処理回路１は、ＯＴＰ１１、データ処理部１２、セレクタ１３、及びテストレジスタ１４を含む。 As shown in FIG. 2, the data processing circuit 1 includes an OTP 11, a data processing unit 12, a selector 13, and a test register 14.
ＯＴＰ１１は、入出力部５を介してアナログ半導体集積回路１００の内部回路と情報のやり取りを行う。ＯＴＰ１１は、図３に示すように、フラグビット（１ｂｉｔ）、データビット列（ｋｂｉｔ）、パリティビット（３ｂｉｔ）が含まれ２ｎビットから構成される。ＯＴＰ１１のデータビット列に２ｋビットのトリミングデータを書き込むことができる。ここで、ｋは２以上の数であり、２Ｋ＝ｍ種類のトリミングデータを書き込むことができる。例えばｋが４の場合、ｍ＝１６種類のトリミングデータを書き込むことができる。ここで、ｎとｋの関係は、ｎ＝ｋ＋４である。 The OTP 11 exchanges information with the internal circuit of the analog semiconductor integrated circuit 100 via the input / output unit 5. As shown in FIG. 3, the OTP 11 includes a flag bit (1 bit), a data bit string (kbit), and a parity bit (3 bits) and is composed of 2 n bits. 2 k- bit trimming data can be written in the data bit string of the OTP 11. Here, k is a number of 2 or more, and 2 K = m types of trimming data can be written. For example, when k is 4, m = 16 types of trimming data can be written. Here, the relationship between n and k is n = k + 4.
データビット列は、１回目の書き込みと２回目の書き込みのときにデータが書き込まれる。フラグビットとパリティビットは、２回目の書き込みの時にデータが書き込まれる。１回目のデータビット列のデータと２回目のデータビット列のデータが異なるとき、パリティビットのデータに基づいてデータビット列のデータがエラー訂正される。フラグビットにデータが書き込まれたとき、フラグビットにデータに基づいて、データビット列とパリティビットのデータが符号反転される。ＯＴＰ１１のデータビット列に書き込まれるトリミングデータは、基準電圧発生回路２で使用される。 Data is written in the data bit string at the first writing and the second writing. The flag bit and the parity bit are written with data at the second writing. When the data of the first data bit string is different from the data of the second data bit string, the data of the data bit string is error-corrected based on the parity bit data. When data is written to the flag bit, the data of the data bit string and the parity bit is inverted based on the data of the flag bit. Trimming data written in the data bit string of the OTP 11 is used in the reference voltage generation circuit 2.
データ処理部１２は、入出力部５とセレクタ１３にトリミングデータを出力する。データ処理部１２は、エラー訂正回路１５、符号反転回路１６、及び復号回路１７を含む。 The data processing unit 12 outputs the trimming data to the input / output unit 5 and the selector 13. The data processing unit 12 includes an error correction circuit 15, a sign inversion circuit 16, and a decoding circuit 17.
エラー訂正回路１５は、パリティビットのデータに基づいてデータビット列のデータをエラー訂正する。符号反転回路１６は、フラグビットのデータに基づいて、データビット列とパリティビットのデータを符号反転する。復号回路１７は、データビット列のデータを読み出す。復号回路１７は、エラー訂正が発生した場合、エラー訂正回路１５でエラー訂正された２回目のデータビット列のデータを読み出してトリミング信号Ｓｔｒｉｍとしてセレクタ１３に出力する。復号回路１７は、エラー訂正及び符号反転が発生した場合、符号反転回路１６での符号反転とエラー訂正回路１５でのエラー訂正とが実行された２回目のデータビット列のデータを読み出してトリミング信号Ｓｔｒｉｍとしてセレクタ１３に出力する。 The error correction circuit 15 performs error correction on the data bit string data based on the parity bit data. The sign inversion circuit 16 inverts the data bit string and the parity bit data based on the flag bit data. The decoding circuit 17 reads data bit string data. When error correction occurs, the decoding circuit 17 reads the data of the second data bit string that has been error-corrected by the error correction circuit 15 and outputs the data to the selector 13 as a trimming signal Strim. When the error correction and the sign inversion occur, the decoding circuit 17 reads the data of the second data bit string in which the sign inversion in the code inversion circuit 16 and the error correction in the error correction circuit 15 are executed, and the trimming signal Stream To the selector 13.
テストレジスタ１４は、入出力部５を介してアナログ半導体集積回路１００の内部回路や外部との情報のやり取りを行う。テストレジスタ１４は、入出力部５を介してアナログ半導体集積回路１００のテスト工程で必要となる情報を測定器５０から入手して格納する。テストレジスタ１４は、アナログ半導体集積回路１００のテスト工程時、基準電圧発生回路２の温度特性評価に必要な２ｋ種類のトリミングデータをセレクタ１３に送信する。テストレジスタ１４は、基準電圧発生回路２を含むアナログ半導体集積回路１００のテスト結果を格納する。 The test register 14 exchanges information with the internal circuit of the analog semiconductor integrated circuit 100 and the outside via the input / output unit 5. The test register 14 obtains information necessary for the test process of the analog semiconductor integrated circuit 100 from the measuring device 50 through the input / output unit 5 and stores it. The test register 14 transmits 2 k types of trimming data necessary for evaluating the temperature characteristics of the reference voltage generation circuit 2 to the selector 13 during the test process of the analog semiconductor integrated circuit 100. The test register 14 stores a test result of the analog semiconductor integrated circuit 100 including the reference voltage generation circuit 2.
テストレジスタ１４は、テスト結果に基づいて、基準電圧発生回路２の測定データ（基準電圧Ｖｒｅｆの測定値）に関係する複数種類の測定データテーブル等を作成し、補正値として最適なＯＴＰコード（トリミングデータ）を検索する。 The test register 14 creates a plurality of types of measurement data tables and the like related to the measurement data of the reference voltage generation circuit 2 (measurement value of the reference voltage Vref) based on the test result, and an optimum OTP code (trimming) as a correction value Data).
セレクタ１３は、コントローラ４から出力される制御信号Ｓｓｇ１、トリミング信号Ｓｔｒｉｍ、及びテストトリミング信号Ｓｔｔｒを入力する。セレクタ１３は、制御信号Ｓｓｇ１に基づいて、テスト時にはテストトリミング信号Ｓｔｔｒを基準電圧発生回路２に出力し、基準電圧発生回路２の温度特性平坦化のためのトリミング補正時にはトリミング信号Ｓｔｒｉｍを基準電圧発生回路２に出力する。 The selector 13 receives the control signal Ssg1, the trimming signal Strim, and the test trimming signal Sttr output from the controller 4. Based on the control signal Ssg1, the selector 13 outputs the test trimming signal Sttr to the reference voltage generation circuit 2 at the time of testing, and generates the trimming signal Strim at the time of trimming correction for flattening the temperature characteristics of the reference voltage generation circuit 2. Output to circuit 2.
基準電圧発生回路２は、増幅回路ＡＭＰ１、増幅回路ＡＭＰ２、トランジスタＭＴ１、トランジスタＭＴ２、トランジスタＢＴ１、トランジスタＢＴ２、抵抗Ｒ１、抵抗Ｒ２、可変抵抗ＶＲ１、可変抵抗ＶＲ２を含む。基準電圧発生回路２は、トリミング信号Ｓｔｒｉｍがセレクタ１３を介して可変抵抗ＶＲ１及び可変抵抗ＶＲ２に入力され、データ信号回路１で信号処理されたトリミングコードにより、可変抵抗ＶＲ１及び可変抵抗ＶＲ２の最適な抵抗値が選択され、温度特性が平坦化された基準電圧発生回路となる。 The reference voltage generation circuit 2 includes an amplifier circuit AMP1, an amplifier circuit AMP2, a transistor MT1, a transistor MT2, a transistor BT1, a transistor BT2, a resistor R1, a resistor R2, a variable resistor VR1, and a variable resistor VR2. In the reference voltage generation circuit 2, the trimming signal Strim is input to the variable resistance VR1 and the variable resistance VR2 via the selector 13, and the optimum resistance of the variable resistance VR1 and the variable resistance VR2 is obtained by the trimming code processed by the data signal circuit 1. A reference voltage generation circuit having a resistance value selected and a flat temperature characteristic is obtained.
トランジスタＭＴ１は、Ｐｃｈ ＭＯＳトランジスタである。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とも呼称される。トランジスタＭＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがＮ３に接続され、ドレインがノードＮ１に接続される。抵抗Ｒ１は、トランジスタＭＴ１とトランジスタＢＴ１の間に設けられ、一端がノードＮ１に接続される。トランジスタＢＴ１は、ＮＰＮトランジスタである。トランジスタＢＴ１は、コレクタが抵抗Ｒ１の他端及びベースに接続され、エミッタが低電位側電源（接地電位）Ｖｓｓに接続される。トランジスタＢＴ１は、ベース接地のダイオードである。 The transistor MT1 is a Pch MOS transistor. The MOS transistor is also referred to as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor). The transistor MT1 has a source connected to the high potential side power supply Vdd, a gate connected to N3, and a drain connected to the node N1. The resistor R1 is provided between the transistor MT1 and the transistor BT1, and one end is connected to the node N1. The transistor BT1 is an NPN transistor. The transistor BT1 has a collector connected to the other end and the base of the resistor R1, and an emitter connected to the low potential side power supply (ground potential) Vss. The transistor BT1 is a base-grounded diode.
トランジスタＭＴ２は、Ｐｃｈ ＭＯＳトランジスタである。トランジスタＭＴ２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがノードＮ３に接続され、ドレインがノードＮ２に接続される。可変抵抗ＶＲ１は、トランジスタＭＴ２とトランジスタＢＴ２の間に設けられ、一端がノードＮ２に接続される。可変抵抗ＶＲ１は、セレクタ１３から出力されるトリミングコードにより２ｋ種類の抵抗値のいずれか１つを電気的に設定可能な可変抵抗である。トランジスタＢＴ２は、ＮＰＮトランジスタである。トランジスタＢＴ２は、コレクタが可変抵抗ＶＲ１の他端及びベースに接続され、エミッタが低電位側電源（接地電位）Ｖｓｓに接続される。トランジスタＢＴ２は、ベース接地のダイオードである。 The transistor MT2 is a Pch MOS transistor. The transistor MT2 has a source connected to the high potential side power supply Vdd, a gate connected to the node N3, and a drain connected to the node N2. The variable resistor VR1 is provided between the transistor MT2 and the transistor BT2, and one end thereof is connected to the node N2. Variable resistor VR1 is electrically settable variable resistor one of 2 k kinds of resistance by trimming code output from the selector 13. The transistor BT2 is an NPN transistor. The transistor BT2 has a collector connected to the other end and the base of the variable resistor VR1, and an emitter connected to the low potential side power supply (ground potential) Vss. The transistor BT2 is a base-grounded diode.
増幅回路ＡＭＰ１は、ノードＮ１及びＮ２と、ノードＮ３（トランジスタＭＴ１のゲート及びトランジスタＭＴ２のゲート）の間に設けられる。増幅回路ＡＭＰ１は、差動増幅した信号をノードＮ３に出力する。増幅回路ＡＭＰ１から出力される信号は、トランジスタＭＴ１のゲートとトランジスタＭＴ２のゲートに帰還入力される。 The amplifier circuit AMP1 is provided between the nodes N1 and N2 and the node N3 (the gate of the transistor MT1 and the gate of the transistor MT2). The amplifier circuit AMP1 outputs the differentially amplified signal to the node N3. The signal output from the amplifier circuit AMP1 is fed back to the gate of the transistor MT1 and the gate of the transistor MT2.
可変抵抗ＶＲ２は、増幅回路ＡＭＰ２の入力側と低電位側電源（接地電位）Ｖｓｓの間に設けられ、一端がノードＮ４に接続される。可変抵抗ＶＲ２は、セレクタ１３から出力されるトリミングコードにより２ｋ種類の抵抗値のいずれか１つを電気的に設定可能な可変抵抗である。抵抗Ｒ３は、一端がノードＮ４に接続され、他端がノードＮ５（増幅回路ＡＭＰ２の出力側）に接続される。 The variable resistor VR2 is provided between the input side of the amplifier circuit AMP2 and the low potential side power supply (ground potential) Vss, and one end is connected to the node N4. Variable resistor VR2 is electrically settable variable resistor one of 2 k kinds of resistance by trimming code output from the selector 13. The resistor R3 has one end connected to the node N4 and the other end connected to the node N5 (the output side of the amplifier circuit AMP2).
増幅回路ＡＭＰ２は、ノードＮ３及びＮ４と、ノードＮ５（抵抗Ｒ３の他端）の間に設けられる。増幅回路ＡＭＰ２は、差動増幅した信号をノードＮ５に出力し、基準電圧Ｖｒｅｆとしてアナログコア３及び入出力部５に出力する。増幅回路ＡＭＰ２から出力される信号は、抵抗Ｒ３を介して増幅回路ＡＭＰ２の入力側（ノードＮ４）に帰還入力される。 The amplifier circuit AMP2 is provided between the nodes N3 and N4 and the node N5 (the other end of the resistor R3). The amplifier circuit AMP2 outputs the differentially amplified signal to the node N5, and outputs it to the analog core 3 and the input / output unit 5 as the reference voltage Vref. The signal output from the amplifier circuit AMP2 is fed back to the input side (node N4) of the amplifier circuit AMP2 via the resistor R3.
次に、比較例のアナログ半導体集積回路について図４及び図５を参照して説明する。図４は、比較例のアナログ半導体集積回路を示す回路図である。図５は、比較例のＯＴＰの内部構成を示す図である。なお、本実施形態のアナログ半導体集積回路と同様な構成部分の説明は省略し、異なる部分のみ説明する。 Next, an analog semiconductor integrated circuit of a comparative example will be described with reference to FIGS. FIG. 4 is a circuit diagram showing an analog semiconductor integrated circuit of a comparative example. FIG. 5 is a diagram illustrating an internal configuration of the OTP of the comparative example. Note that the description of the same components as those of the analog semiconductor integrated circuit of the present embodiment is omitted, and only different portions are described.
図４に示すように、比較例のアナログ半導体集積回路２００は、基準電圧発生回路２、入出力部５、セレクタ１３、テストレジスタ１５、及びＯＴＰ２１乃至２４を含む。 As shown in FIG. 4, the analog semiconductor integrated circuit 200 of the comparative example includes a reference voltage generation circuit 2, an input / output unit 5, a selector 13, a test register 15, and OTPs 21 to 24.
ＯＴＰ２１は、入出力部５を介してアナログ半導体集積回路２００の内部回路と情報のやり取りを行う。ＯＴＰ２１は、例えば、テスト工程で第１のトリミングデータを用いて測定された温度に対する出力値である基準電圧Ｖｒｅｆの測定データが書き込まれる。 The OTP 21 exchanges information with the internal circuit of the analog semiconductor integrated circuit 200 via the input / output unit 5. In the OTP 21, for example, measurement data of the reference voltage Vref, which is an output value with respect to the temperature measured using the first trimming data in the test process, is written.
ＯＴＰ２２は、入出力部５を介してアナログ半導体集積回路２００の内部回路と情報のやり取りを行う。ＯＴＰ２２は、例えば、テスト工程で第２のトリミングデータを用いて測定された温度に対する出力値である基準電圧Ｖｒｅｆの測定データが書き込まれる。 The OTP 22 exchanges information with the internal circuit of the analog semiconductor integrated circuit 200 via the input / output unit 5. In the OTP 22, for example, measurement data of the reference voltage Vref, which is an output value with respect to the temperature measured using the second trimming data in the test process, is written.
ＯＴＰ２３は、入出力部５を介してアナログ半導体集積回路２００の内部回路と情報のやり取りを行う。ＯＴＰ２３は、例えば、テスト工程で第３のトリミングデータを用いて測定された温度に対する出力値である基準電圧Ｖｒｅｆの測定データが書き込まれる。 The OTP 23 exchanges information with the internal circuit of the analog semiconductor integrated circuit 200 via the input / output unit 5. In the OTP 23, for example, measurement data of the reference voltage Vref which is an output value with respect to the temperature measured using the third trimming data in the test process is written.
ＯＴＰ２４は、入出力部５を介してアナログ半導体集積回路２００の内部回路と情報のやり取りを行う。ＯＴＰ２４は、図５に示すように、データビット列（ｋｂｉｔ）から構成される。ＯＴＰ２４のデータビット列に２ｋビットのトリミングデータを書き込むことができる。ＯＴＰ２４は、トリミング信号Ｓｔｒｉｍをセレクタ１３に出力する。 The OTP 24 exchanges information with the internal circuit of the analog semiconductor integrated circuit 200 via the input / output unit 5. As shown in FIG. 5, the OTP 24 is composed of a data bit string (kbit). Trimming data of 2 k bits can be written in the data bit string of the OTP 24. The OTP 24 outputs the trimming signal Strim to the selector 13.
比較例のアナログ半導体集積回路２００では、４つのＯＴＰ（ＯＴＰ２１〜２４）を設けているが、他の構成例でもよい。例えば、各トリミングデータでの直線近似式を算出し、各直線近似式のデータを第１のＯＴＰに書き込み、補正用のトリミングデータを第２のＯＴＰに書き込んでもよい。いずれの場合でも、比較例のアナログ半導体集積回路では、２つ以上のＯＴＰが搭載される。 In the analog semiconductor integrated circuit 200 of the comparative example, four OTPs (OTP 21 to 24) are provided, but other configuration examples may be used. For example, a linear approximation formula for each trimming data may be calculated, the data of each linear approximation formula may be written into the first OTP, and the trimming data for correction may be written into the second OTP. In any case, two or more OTPs are mounted in the analog semiconductor integrated circuit of the comparative example.
次に、テスト工程において温度とトリミングデータを可変して測定された基準電圧発生回路の出力電圧（基準電圧）について説明する。図６は、各トリミングデータでの温度と基準電圧の関係を示す特性図である。この特性図は、例えば、テストレジスタ１４で作成された複数種類の測定データテーブル等をもとにして作成される。ここでは、複数種類の測定データテーブルをテストレジスタ１４で作成しているが、アナログ半導体集積回路１００の他の回路や外部で作成してもよい。 Next, the output voltage (reference voltage) of the reference voltage generation circuit measured by changing the temperature and trimming data in the test process will be described. FIG. 6 is a characteristic diagram showing the relationship between the temperature and the reference voltage in each trimming data. This characteristic diagram is created based on, for example, a plurality of types of measurement data tables created by the test register 14. Here, a plurality of types of measurement data tables are created by the test register 14, but may be created by another circuit of the analog semiconductor integrated circuit 100 or externally.
図６に示すように、選択したトリミングデータ（選択された可変抵抗の抵抗値）での温度に対する出力値である基準電圧Ｖｒｅｆの関係は、一次直線に近似して以下のように表すことができる。 As shown in FIG. 6, the relationship of the reference voltage Vref, which is an output value with respect to temperature, in the selected trimming data (the resistance value of the selected variable resistor) can be expressed as follows, approximating a linear line. .
ｙ＝ａ×＋ｂ・・・・・式（１）
なお、ａは傾き、×は温度、ｙは出力値である基準電圧Ｖｒｅｆ、ＴＬは最低保障温度、ＴＨは最高保障温度、ＴＭは中間温度である。最低保障温度と最高保障温度は、アナログ半導体集積回路のチップが動作しているときの温度のことである。例えば、最低保障温度ＴＬは-４０℃、最高保障温度ＴＨは１２０℃に設定される。中間温度ＴＭは室温２０℃である。
y = a × + b Expression (1)
Note that a is the slope, x is the temperature, y is the reference voltage Vref which is the output value, TL is the lowest guaranteed temperature, TH is the highest guaranteed temperature, and TM is the intermediate temperature. The minimum guaranteed temperature and the maximum guaranteed temperature are temperatures when the chip of the analog semiconductor integrated circuit is operating. For example, the minimum guaranteed temperature TL is set to −40 ° C., and the maximum guaranteed temperature TH is set to 120 ° C. The intermediate temperature TM is room temperature 20 ° C.
ここでは、トリミングデータＴＤ０の場合、傾きａはマイナスの値を有する。トリミングデータＴＤｍの場合、傾きａはプラスの値を有する。２Ｋ＝ｍ種類のトリミングデータから傾きａが一定或いは略一定となるトリミングデータを探索し、例えばトリミングデータＴＤｊを選択する。このトリミングデータＴＤｊは、基準電圧発生回路２のトリミングデータとして使用される。 Here, in the case of the trimming data TD0, the slope a has a negative value. In the case of the trimming data TDm, the slope a has a positive value. 2. Search trimming data with a slope a constant or substantially constant from 2 K = m types of trimming data, and select, for example, trimming data TDj. The trimming data TDj is used as trimming data for the reference voltage generation circuit 2.
次に、データビット列が４ビットの場合でのデータ処理回路の具体的な動作について図７及び図８を参照して説明する。図７は、第１のデータ処理例を示す図である。図８は、第２のデータ処理例を示す図である。 Next, a specific operation of the data processing circuit when the data bit string is 4 bits will be described with reference to FIGS. FIG. 7 is a diagram illustrating a first data processing example. FIG. 8 is a diagram illustrating a second data processing example.
１回目の書き込みのときに、例えば、ＯＴＰ１１のデータビット列に最低保障温度ＴＬでのテストで使用された複数のトリミングデータの１つであるデータ“００１０”が書き込まれる。第１のデータ処理例では、温度特性平坦化に用いる補正値としてのトリミングデータが“１１００”と算出される。第２のデータ処理例では、温度特性平坦化に用いる補正値としてのトリミングデータが“１０１０”と算出される。 At the time of the first writing, for example, data “0010”, which is one of a plurality of trimming data used in the test at the minimum guaranteed temperature TL, is written in the data bit string of the OTP 11. In the first data processing example, trimming data as a correction value used for temperature characteristic flattening is calculated as “1100”. In the second data processing example, trimming data as a correction value used for temperature characteristic flattening is calculated as “1010”.
図７に示すように、第１のデータ処理例では、１回目の書き込みのときに、ＯＴＰ１１のデータビット列に最低保障温度ＴＬでのテストで算出されたデータ“００１０”が書き込まれる。温度特性平坦化に用いる補正値としてのトリミングデータが“１１００”と算出されている。２回目書き込みのとき、データビットＤ［３］に“１”のデータを書き込み、データビットＤ［２］に“１”のデータを書き込む。１回目の書き込みのときにデータビットＤ［１］にデータ“１”が既に書き込まれているので、データ“１”を変更してデータ“０”にすることができない。このため、パリティビットＰ［１］にデータ“１”を書き込む。 As shown in FIG. 7, in the first data processing example, the data “0010” calculated by the test at the minimum guaranteed temperature TL is written to the data bit string of the OTP 11 at the first writing. Trimming data as a correction value used for temperature characteristic flattening is calculated as “1100”. In the second writing, data “1” is written to the data bit D [3], and data “1” is written to the data bit D [2]. Since data “1” has already been written to data bit D [1] at the time of the first writing, data “1” cannot be changed to data “0”. For this reason, data “1” is written to the parity bit P [1].
２回目の書き込みのときに、トリミングデータ “１１００”を書き込むことができないので、パリティデータ（“０１０”）に基づいてエラー訂正回路１５がエラー訂正を実行する。具体的には、データビットＤ［１］のデータ“１”を“０”にエラー訂正する。エラー訂正されたデータビット列のデータは、復号回路１７でトリミングデータ“１１００”として読み出される。 Since the trimming data “1100” cannot be written at the second writing, the error correction circuit 15 performs error correction based on the parity data (“010”). Specifically, the data “1” of the data bit D [1] is error-corrected to “0”. The error-corrected data bit string data is read by the decoding circuit 17 as trimming data “1100”.
図８に示すように、第２のデータ処理例では、１回目の書き込みのときに、ＯＴＰ１１のデータビット列に最低保障温度ＴＬでのテストで算出されたデータ“００１０”が書き込まれる。温度特性平坦化に用いる補正値としてのトリミングデータが“１０１０”と算出されている。２回目書き込みのとき、フラグビットＦＬＧにデータ“１”を書き込み、データビットＤ［２］に“１”のデータを書き込み、データビットＤ［０］に“１”のデータを書き込む。１回目の書き込みのときにデータビットＤ［１］にデータ“１”が既に書き込まれているので、データ“１”を変更してデータ“０”にすることができない。パリティビットＰ［１］にデータ“１”を書き込み、パリティビットＰ［０］にデータ“１”を書き込む。 As shown in FIG. 8, in the second data processing example, the data “0010” calculated by the test at the minimum guaranteed temperature TL is written to the data bit string of the OTP 11 at the first writing. Trimming data as a correction value used for temperature characteristic flattening is calculated as “1010”. In the second write, data “1” is written to the flag bit FLG, “1” data is written to the data bit D [2], and “1” data is written to the data bit D [0]. Since data “1” has already been written to data bit D [1] at the time of the first writing, data “1” cannot be changed to data “0”. Data “1” is written to the parity bit P [1], and data “1” is written to the parity bit P [0].
フラグビットＦＬＧのデータ“１”に基づいて、符号反転回路１６がデータビット列及びパリティビットのデータを符号反転して“１０００１００”とする。パリティデータ（“１００”）に基づいてエラー訂正回路１５がエラー訂正を実行する。具体的には、データビットＤ［１］のデータ“１”を“０”にエラー訂正する。符号反転及びエラー訂正されたデータビット列のデータは、復号回路１７でトリミングデータ“１０１０”として読み出される。 Based on the data “1” of the flag bit FLG, the sign inversion circuit 16 inverts the data of the data bit string and the parity bit to “1000100”. Based on the parity data (“100”), the error correction circuit 15 performs error correction. Specifically, the data “1” of the data bit D [1] is error-corrected to “0”. The data bit string data subjected to sign inversion and error correction is read out as trimming data “1010” by the decoding circuit 17.
本実施形態では、アナログ半導体集積回路１００に搭載される基準電圧発生回路２のトリミング補正（データ処理回路１による温度特性平坦化）に適用しているが必ずしもこれに限定されるものではない。例えば、基準電流発生回路のトリミング補正などにも適用することができる。 In the present embodiment, the present invention is applied to trimming correction (temperature characteristic flattening by the data processing circuit 1) of the reference voltage generation circuit 2 mounted on the analog semiconductor integrated circuit 100, but is not necessarily limited thereto. For example, the present invention can be applied to trimming correction of a reference current generation circuit.
上述したように、本実施形態のアナログ半導体集積回路１００では、データ処理回路１、基準電圧発生回路２、アナログコア３、コントローラ４、及び入出力部５が設けられる。データ処理回路１は、ＯＴＰ１１、データ処理部１２、セレクタ１３、及びテストレジスタ１４が設けられる。ＯＴＰ１１は、フラグビット、データビット列、及びパリティビットから構成される。データビット列は、１回目の書き込みと２回目の書き込みのときにデータが書き込まれる。フラグビットとパリティビットは、２回目の書き込みの時にデータが書き込まれる。エラー訂正回路１５はデータビット列のデータをエラー訂正する。符号反転回路１６は、データビット列及びパリティビットのデータを符号反転する。 As described above, in the analog semiconductor integrated circuit 100 of the present embodiment, the data processing circuit 1, the reference voltage generation circuit 2, the analog core 3, the controller 4, and the input / output unit 5 are provided. The data processing circuit 1 includes an OTP 11, a data processing unit 12, a selector 13, and a test register 14. The OTP 11 includes a flag bit, a data bit string, and a parity bit. Data is written in the data bit string at the first writing and the second writing. The flag bit and the parity bit are written with data at the second writing. The error correction circuit 15 corrects the error of the data bit string data. The sign inversion circuit 16 inverts the data bit string and parity bit data.
このため、温度特性平坦化に用いる補正値としてのトリミングデータをデータ処理回路１から基準電圧発生回路２に出力することができる。しかも、アナログ半導体集積回路１００に設けるＯＴＰが１つだけである。したがって、アナログ半導体集積回路１００のチップサイズを従来よりも縮小化でき、アナログ半導体集積回路１００のコストダウンを達成することができる。 Therefore, trimming data as a correction value used for temperature characteristic flattening can be output from the data processing circuit 1 to the reference voltage generation circuit 2. In addition, only one OTP is provided in the analog semiconductor integrated circuit 100. Therefore, the chip size of the analog semiconductor integrated circuit 100 can be reduced as compared with the conventional one, and the cost of the analog semiconductor integrated circuit 100 can be reduced.
本発明のいくつかの実施形態を説明したが、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 While several embodiments of the present invention have been described, they have been presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
１ データ処理回路
２ 基準電圧発生回路（バンドギャップリファレンス回路）
３ アナログコア
４ コントローラ
５ 入出力部
１１、２１〜２４ ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍ）
１２ データ処理部
１３ セレクタ
１４ テストレジスタ
１５ エラー訂正回路
１６ 符号反転回路
１７ 復号回路
５０ 測定器
１００、２００ アナログ半導体集積回路
ＡＭＰ１、ＡＭＰ２ 増幅回路
ＢＴ１、ＢＴ２、ＭＴ１、ＭＴ２ トランジスタ
Ｎ１〜Ｎ５ ノード
Ｒ１〜Ｒ３ 抵抗
Ｓｏｕｔ 出力信号
Ｓｓｇ１ 制御信号
Ｓｔｒｉｍ トリミング信号
Ｓｔｔｒ テストトリミング信号
ＴＤ０、ＴＤｉ、ＴＤｍ−１ トリミングデータ
ＴＨ 最高保障温度
ＴＬ 最低保証温度
ＴＭ 中間温度
Ｖｄｄ 高電位側電源
ＶＲ１、ＶＲ２ 可変抵抗
Ｖｒｅｆ 基準電圧
Ｖｓｓ 低電位側電源（接地電位）
1 Data processing circuit 2 Reference voltage generation circuit (band gap reference circuit)
3 Analog Core 4 Controller 5 Input / Output Units 11, 21-24 OTP (One Time Program)
12 Data processing unit 13 Selector 14 Test register 15 Error correction circuit 16 Sign inversion circuit 17 Decoding circuit 50 Measuring instrument 100, 200 Analog semiconductor integrated circuit AMP1, AMP2 Amplifier circuit BT1, BT2, MT1, MT2 Transistors N1-N5 Nodes R1-R3 Resistor Sout Output signal Ssg1 Control signal Strim Trimming signal Sttr Trimming signal TD0, TDi, TDm-1 Trimming data TH Maximum guaranteed temperature TL Minimum guaranteed temperature TM Intermediate temperature Vdd High potential side power supply VR1, VR2 Variable resistance Vref Reference voltage Vss Low potential Side power supply (ground potential)
Claims (5)
前記コントローラにより統括制御されるデータ処理回路を有し、
前記データ処理回路は、
フラグビット、データビット列、及びパリティビットから構成され、データが書き込まれるワンタイムプログラム部と、
前記パリティビットのデータに基づいて、前記データビット列のデータをエラー訂正するエラー訂正回路と、
前記フラグビットのデータに基づいて、前記データビット列とパリティビットのデータを符号反転する符号反転回路と、
前記エラー訂正回路及び前記符号反転回路からの訂正されたデータ又は符号反転されたデータを含む前記データビット列のデータを読み出す復号回路を含み、
前記ワンタイムプログラム部の前記データビット列に１回目のデータとして第１のデータが書き込まれた後に、前記データビット列に第２のデータのもとになる２回目のデータを書き込む際に、
前記第１のデータと前記第２のデータの異なる部分について書き込み可能な状態の場合は前記第２のデータの一部を書き込み、
書き込みできない状態の場合は前記パリティビットに訂正するためのデータを書き込み、符号反転が必要な場合は前記フラグビットにデータを書き込み、
前記第２のデータの一部として書き込んだデータと、前記パリティビットに基づいて前記エラー訂正回路で訂正したデータと、前記フラグビットに基づいて必要であれば符号反転回路で符号反転したデータをもとに前記データビット列に書き込まれた前記２回目のデータから前記第２のデータを復号回路から読み出す
ことを特徴とするアナログ半導体集積回路。 A controller,
It has a data processing circuit that is comprehensively controlled by the controller ,
The data processing circuit includes:
A one-time program unit composed of a flag bit, a data bit string, and a parity bit, in which data is written,
An error correction circuit for correcting an error in the data bit string based on the parity bit data;
A sign inversion circuit for sign inverting the data bit string and the parity bit data based on the flag bit data;
A decoding circuit that reads out the data of the data bit string including the corrected data or the code-inverted data from the error correction circuit and the sign inversion circuit;
After the first data is written as the first data in the data bit string of the one-time program unit, the second data that is the basis of the second data is written in the data bit string.
When it is in a writable state about different parts of the first data and the second data, a part of the second data is written,
Write data for correction to the parity bit if it is not writable, write data to the flag bit if sign inversion is required,
The data written as a part of the second data, the data corrected by the error correction circuit based on the parity bit, and the data whose sign is inverted by the sign inverting circuit if necessary based on the flag bit are also included. And reading out the second data from the second data written in the data bit string from the decoding circuit.
ことを特徴とする請求項１に記載のアナログ半導体集積回路。 2. The analog semiconductor integrated circuit according to claim 1, wherein the decoding circuit outputs trimming data for flattening a temperature characteristic of the analog circuit.
ことを特徴とする請求項２に記載のアナログ半導体集積回路。 3. The analog semiconductor integrated circuit according to claim 2, wherein the analog circuit is a reference voltage generation circuit or a reference current generation circuit.
ことを特徴とする請求項１に記載のアナログ半導体集積回路。 2. The analog semiconductor integrated circuit according to claim 1, wherein the first data writing and the second data writing to the one-time program unit are executed in a test process of the analog semiconductor integrated circuit.
ことを特徴とする請求項３に記載のアナログ半導体集積回路。 4. The analog semiconductor integrated circuit according to claim 3, further comprising an analog core that inputs a reference voltage output from the reference voltage generation circuit and executes analog processing based on the reference voltage.
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