JP6603077B2 - Differential amplifier - Google Patents
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Description
本発明は、差動増幅器に関する。 The present invention relates to a differential amplifier.
従来、完全差動入力型の差動増幅器において、コモンモードフィードバック（ＣＭＦＢ：Ｃｏｍｍｏｎ−Ｍｏｄｅ Ｆｅｅｄ ｂａｃｋ）回路の機構を用いてＣＭＲＲ特性を改善する技術が知られている（例えば、特許文献１参照）。
特許文献１ 特開２００５−１８４２２１号公報
2. Description of the Related Art Conventionally, a technique for improving CMRR characteristics using a common mode feedback (CMFB) circuit mechanism in a fully differential input type differential amplifier is known (see, for example, Patent Document 1). .
Japanese Patent Application Laid-Open No. 2005-184221
しかしながら、従来の差動増幅器は、製造プロセスのばらつき等に起因した抵抗ミスマッチを有する。そのため、従来の差動増幅器では、抵抗ミスマッチによるＣＭＲＲ特性の劣化を十分に抑制できない。 However, the conventional differential amplifier has a resistance mismatch due to variations in manufacturing processes. Therefore, the conventional differential amplifier cannot sufficiently suppress the degradation of CMRR characteristics due to resistance mismatch.
本発明の第１の態様においては、第１入力信号及び第２入力信号を、第１出力信号及び第２出力信号に差動増幅する差動増幅器であって、第１入力信号及び第２入力信号の同相信号、又は第１出力信号及び第２出力信号の同相信号を検出する同相信号検出部と、同相信号の基準となる基準電圧を生成する基準電圧生成部と、同相信号を基準として、第１入力信号を第１出力信号に増幅する第１増幅部と、同相信号を基準として、第２入力信号を第２出力信号に増幅する第２増幅部とを備え、同相信号検出部は、第１増幅部と第２増幅部との間に接続された第１分圧素子及び第２分圧素子と、一端が第１分圧素子と第２分圧素子との間の接続ノードに接続され、他端が基準電圧生成部に接続される第１出力抵抗とを有する差動増幅器を提供する。 In a first aspect of the present invention, a differential amplifier that differentially amplifies a first input signal and a second input signal into a first output signal and a second output signal, the first input signal and the second input An in-phase signal detection unit that detects an in-phase signal of the signal, or an in-phase signal of the first output signal and the second output signal, and a reference voltage generation unit that generates a reference voltage serving as a reference of the in-phase signal; A first amplification unit that amplifies the first input signal to the first output signal on the basis of the signal, and a second amplification unit that amplifies the second input signal to the second output signal on the basis of the in-phase signal, The common-mode signal detection unit includes a first voltage divider and a second voltage divider connected between the first amplifier and the second amplifier, and one end of the first voltage divider and the second voltage divider. A differential amplifier having a first output resistor connected to a connection node between the first output resistor and the other end connected to a reference voltage generator
本発明の第２の態様においては、第１入力信号及び第２入力信号を、第１出力信号及び第２出力信号に差動増幅する差動増幅器であって、第１入力信号及び第２入力信号の同相信号、又は第１出力信号及び第２出力信号の同相信号を検出する同相信号検出部と、同相信号の基準となる基準電圧を生成する基準電圧生成部と、同相信号を基準として、第１入力信号を第１出力信号に増幅する第１増幅部と、同相信号を基準として、第２入力信号を第２出力信号に増幅する第２増幅部とを備え、同相信号検出部は、第１増幅部と第２増幅部との間に接続された第１分圧素子及び第２分圧素子と、一端が第１増幅部と第１分圧素子との間の接続ノードに接続され、他端が基準電圧生成部に接続される第１出力抵抗と、一端が第２増幅部と第２分圧素子との間の接続ノードに接続され、他端が基準電圧生成部に接続される第２出力抵抗とを有する差動増幅器を提供する。 In a second aspect of the present invention, a differential amplifier that differentially amplifies a first input signal and a second input signal into a first output signal and a second output signal, the first input signal and the second input An in-phase signal detection unit that detects an in-phase signal of the signal, or an in-phase signal of the first output signal and the second output signal, a reference voltage generation unit that generates a reference voltage serving as a reference of the in-phase signal, A first amplification unit that amplifies the first input signal to the first output signal on the basis of the signal, and a second amplification unit that amplifies the second input signal to the second output signal on the basis of the in-phase signal, The common-mode signal detection unit includes a first voltage divider and a second voltage divider connected between the first amplifier and the second amplifier, and one end of the first voltage divider and the first voltage divider. A first output resistor connected to a connection node between the first output resistor and the other end connected to the reference voltage generator, and one end connected to the second amplifier and the second voltage divider Is connected to a connection node between the, to provide a differential amplifier and a second output resistor and the other end is connected to the reference voltage generator.
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 The summary of the invention does not enumerate all the features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.
［実施例１］
図１は、実施例１に係る差動増幅器１００の動作を表すブロック図を示す。差動増幅器１００の動作は、ブロック１〜６で表される。
[Example 1]
FIG. 1 is a block diagram illustrating the operation of the
差動増幅器１００は、差動型の入力信号に対して差動型の出力信号を出力する完全差動増幅器である。本例の差動増幅器１００は、入力された信号１及び信号２を差動増幅して信号７及び信号８を出力する。
The
ブロック１は、入力された信号のＤＣ成分をカットするＤＣ成分カット部を示す。本例のブロック１は、信号１のＤＣ成分を除去し、信号３を生成する。ブロック１は、生成した信号３をブロック３及びブロック５に出力する。信号１は、差動増幅器１００に入力された入力信号である。信号３は、信号１からＤＣ成分がカットされた出力信号である。
ブロック２は、入力された信号のＤＣ成分をカットするＤＣ成分カット部を示す。本例のブロック２は、信号２のＤＣ成分を除去し、信号４を生成する。ブロック２は、生成した信号４をブロック４及びブロック５に出力する。信号２は、差動増幅器１００に入力される入力信号である。信号２は、信号１と同じ振幅及び同じ周波数を有し、位相が信号１と逆相である。信号４は、信号２からＤＣ成分がカットされた出力信号である。
ブロック６は、予め定められた基準電圧を生成する基準電圧生成部を示す。本例のブロック６は、基準電圧として信号６を生成する。例えば、信号６は、差動増幅器１００の電源電圧に基づいて設定された基準電圧である。ブロック６は、生成した信号６をブロック５に出力する。
Block 6 represents a reference voltage generator that generates a predetermined reference voltage. The block 6 in this example generates a signal 6 as a reference voltage. For example, the signal 6 is a reference voltage set based on the power supply voltage of the
ブロック５は、入力された差動信号の同相信号を検出する同相信号検出部を示す。本例のブロック５は、信号３と信号４の同相信号を検出し、信号６を基準とした信号５を生成する。ブロック５は、生成した信号５をブロック３及びブロック４に出力する。
ブロック３は、入力された信号を反転増幅する反転増幅器を示す。本例のブロック３は、ブロック５から入力された同相信号を基準として、ブロック１から入力された信号３を信号７に増幅する。つまり、信号７は、信号５を基準信号とし、信号３と信号５の差分を反転増幅した信号である。
ブロック４は、入力された信号を反転増幅する反転増幅器を示す。本例のブロック４は、ブロック５から入力された同相信号を基準として、ブロック２から入力された信号４を信号８に増幅する。つまり、信号８は、信号５を基準信号とし、信号４と信号５の差分を反転増幅した信号である。なお、信号９は、信号７と信号８との差分を表す信号である。
Block 4 represents an inverting amplifier that inverts and amplifies the input signal. The block 4 of this example amplifies the signal 4 input from the
図２は、実施例１に係る差動増幅器１００の回路構成の一例を示す。本例では、ブロック１〜６のより具体的な回路構成を示す。図２の括弧内には、各信号の電圧を示す。
FIG. 2 illustrates an example of a circuit configuration of the
ブロック１は、ＤＣカットコンデンサＣ１を有する。ＤＣカットコンデンサＣ１は、信号１（Ｖｉ１）のＤＣ成分のみをカットする。
ブロック２は、ＤＣカットコンデンサＣ２を有する。ＤＣカットコンデンサＣ２は、信号２（Ｖｉ２）のＤＣ成分のみをカットする。信号１及び信号２は、同じ周波数、同じ振幅の信号で位相のみ１８０度異なる差動入力信号である。
ブロック３は、入力抵抗Ｒ１、帰還抵抗Ｒ２及びオペアンプＡＭＰ１を備える。オペアンプＡＭＰ１の反転入力端子には、入力抵抗Ｒ１を介して信号３（Ｖｉ３）が入力される。また、オペアンプＡＭＰ１の正転入力端子には、コモン信号である信号５（ＡＶＣ）が入力される。これにより、オペアンプＡＭＰ１は、信号３と信号５の差分を増幅した信号７（Ｖｏ７）を出力端子から出力する。なお、信号３のコモンは、オペアンプの仮想接地により、信号５と実質同等の値になる。
ブロック４は、入力抵抗Ｒ３、帰還抵抗Ｒ４及びオペアンプＡＭＰ２を備える。オペアンプＡＭＰ２の反転入力端子には、入力抵抗Ｒ３を介して信号４（Ｖｉ４）が入力される。また、オペアンプＡＭＰ２の正転入力端子には、コモン信号である信号５（ＡＶＣ）が入力される。これにより、オペアンプＡＭＰ２は、信号４と信号５の差分を増幅した信号８（Ｖｏ８）を出力端子から出力する。なお、信号４のコモンは、オペアンプの仮想接地により、信号５と実質同等の値になる。
The block 4 includes an input resistor R 3 , a feedback resistor R 4, and an
ブロック６は、予め定められたコモン電圧に設定した信号６（ＶＣＯＭ）を生成する。本例では、コモン電圧ＶＣＯＭを電源電圧ＶＤＤの１／２に設定する。ブロック６は、信号６をブロック５に出力する。 Block 6 generates a signal 6 (VCOM) set to a predetermined common voltage. In this example, the common voltage VCOM is set to ½ of the power supply voltage VDD. Block 6 outputs signal 6 to block 5.
ブロック５は、抵抗Ｒ５，Ｒ６，Ｒ７及びバッファ回路ＢＵＦを有する。これにより、ブロック５は、信号３と信号４の同相信号を検出し、信号６を基準とした信号５を生成する。
The
抵抗Ｒ５，Ｒ６は、ブロック１及びブロック３で構成される第１増幅部と、ブロック２及びブロック４で構成される第２増幅部との間に接続される。本例の抵抗Ｒ５，Ｒ６は、ブロック１とブロック３との間の接続ノードと、ブロック２とブロック４との間の接続ノードとの間に直列に接続される。また、本例の抵抗Ｒ５，Ｒ６は、同一の抵抗値を有する。これにより、抵抗Ｒ５及び抵抗Ｒ６の接続ノードが信号３の電圧Ｖｉ３と信号４の電圧Ｖｉ４との中点電圧に設定される。
The resistors R 5 and R 6 are connected between the first amplifying unit configured by the
抵抗Ｒ７は、一端が抵抗Ｒ５と抵抗Ｒ６との間の接続ノードに接続され、他端がバッファ回路ＢＵＦの出力端子に接続される。抵抗Ｒ７の抵抗値は、後述の通り、抵抗Ｒ５の抵抗値及び抵抗Ｒ６の抵抗値よりも大きいことが好ましい。 The resistor R 7 has one end connected to a connection node between the resistors R 5 and R 6 and the other end connected to the output terminal of the buffer circuit BUF. As will be described later, the resistance value of the resistor R 7 is preferably larger than the resistance value of the resistor R 5 and the resistance value of the resistor R 6 .
バッファ回路ＢＵＦは、抵抗Ｒ７の一端と、ブロック６との間に接続される。これにより、バッファ回路ＢＵＦは、ブロック６から入力された信号６を抵抗Ｒ７に伝搬する。即ち、バッファ回路ＢＵＦは、抵抗Ｒ７の一端の電圧をコモン電圧ＶＣＯＭに設定する。 The buffer circuit BUF is connected between one end of the resistor R 7 and the block 6. Accordingly, the buffer circuit BUF propagates a signal 6 input from block 6 to the resistor R 7. That is, the buffer circuit BUF sets the end voltage of the resistor R 7 to the common voltage VCOM.
ここで、実施例１に係る差動増幅器１００の同相信号除去比（ＣＭＲＲ：Ｃｏｍｍｏｎ Ｍｏｄｅ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）を計算する。ＣＭＲＲとは、２つの入力回路を有する差動増幅器において、共通する入力信号を除去する能力を指す。より具体的には、ＣＭＲＲは、同相信号が入力された場合の出力Ｖｏ９＝Ｖｏ９（Ｃ）に対する、逆相信号が入力された場合のＶｏ９＝Ｖｏ９（Ｄ）の比で表される。
Here, the common-mode signal rejection ratio (CMRR) of the
例えば、信号３の電圧をＶｉ３、信号４の電圧をＶｉ４とすると、信号５（ＡＶＣ）には信号６（ＶＣＯＭ）を基準とした信号３と信号４との平均の電圧が伝わる。即ち、ＡＶＣノードについての電流保存則から、次式が成り立つ。
逆相信号が入力される場合、信号３の電圧をＶｉ３＝ｖｉ＋ＶＣＯＭ、信号４の電圧をＶｉ４＝−ｖｉ＋ＶＣＯＭで表す。これらの式を数（１−１）式に代入すると、次式が成り立つ。
同相信号が入力される場合、信号３の電圧をＶｉ３＝ｖｎ＋ＶＣＯＭ、信号４の電圧をＶｉ４＝ｖｎ＋ＶＣＯＭで表す。ｖｎは、ブロック５が検出する同相信号を示す。また、抵抗Ｒ５及び抵抗Ｒ６は、互いに等しい（Ｒ５＝Ｒ６）とする。この時の電圧ＡＶＣは、以下の式で表される。
入力抵抗Ｒ１，Ｒ３の両端にかかる電圧は式ｖｎ＋ＶＣＯＭ−ＡＶＣで表され、次式が成り立つ。
従って、入力抵抗Ｒ１，Ｒ３の両端にかかる電圧は、抵抗Ｒ５，Ｒ７で決まる係数で抑制される。逆相信号が入力された場合のＶｏ９＝Ｖｏ９（Ｄ）と同相信号が入力された場合のＶｏ９＝Ｖｏ９（Ｃ）は、アンプのゲインが十分高く、帯域が広い場合、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を用いて以下の式で表される。
なお、実際に使用する抵抗は、０．数％〜数％程度の誤差を持つ。誤差を低減しようとすると部品価格が上がってしまい、システムとしてのコスト増につながる。抵抗Ｒ１と抵抗Ｒ２の相対ミスマッチ抵抗値及び抵抗Ｒ３と抵抗Ｒ４の相対ミスマッチ抵抗値はそれぞれ以下の式で表される。
抵抗Ｒ１と抵抗Ｒ２の相対ミスマッチ抵抗値及び抵抗Ｒ３と抵抗Ｒ４の相対ミスマッチ抵抗値は、同じ確率分布を持つ相対ミスマッチ抵抗値ΔＲで表される。また、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値がすべて独立であり、全体としてのＣＭＲＲは抵抗Ｒ１と抵抗Ｒ２とのミスマッチによって決まる量と、抵抗Ｒ３と抵抗Ｒ４とのミスマッチによって決まる量との足し合わせとして考えられる。抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４で生じる抵抗ミスマッチを抵抗Ｒ２のみで生じていると仮定すると、抵抗ミスマッチを考慮した抵抗値は、次式で表すことができる。
ここで、ＣＭＲＲは、Ｖｏ９（Ｄ）とＶｏ９（Ｃ）との比で定義されることから、次式が成り立つ。
数（１−１１）式に数（１−１０）式を代入すると次式となる。
数（１−１２）に数（１−４）式を代入して、数（１−１０）式を用いると、
また、ΔＲを抵抗のミスマッチとし、ΔＲ＜＜Ｒとすると、次式が成り立つ。
本例のＣＭＲＲは、抵抗Ｒ５とＲ７とで決まる係数と、後述の比較例１のＣＭＲＲとの積になる。数（１−１４）式より、Ｒ５＜＜Ｒ７とすることで、抵抗ミスマッチにより決定されるＣＭＲＲを簡単に向上できる。 The CMRR of this example is the product of the coefficient determined by the resistors R 5 and R 7 and the CMRR of Comparative Example 1 described later. From the formula (1-14), by setting R 5 << R 7 , CMRR determined by resistance mismatch can be easily improved.
以上の通り、本例の差動増幅器１００は、従来の差動増幅器に対して３つの抵抗素子を追加することにより、単純な回路のみでＣＭＲＲ特性の入力抵抗ミスマッチの影響を軽減できる。また、差動増幅器１００は、抵抗Ｒ５，Ｒ６，Ｒ７の抵抗値比を調節することにより、ＣＭＲＲ特性の軽減量を調整できる。例えば、抵抗Ｒ７の抵抗値の大きさは、抵抗Ｒ５と抵抗Ｒ６の並列抵抗値よりも大きい抵抗値に設定する。また、抵抗Ｒ７の抵抗値の大きさは、抵抗Ｒ５又は抵抗Ｒ６の抵抗値の大きさの０．５倍以上、３倍以上、５倍以上、１０倍以上、１５倍以上又は２０倍以上であってもよい。
As described above, the
［比較例１］
図３は、比較例１に係る差動増幅器５００の回路構成の一例を示す。本例の差動増幅器５００は、完全差動型の差動増幅器である。比較例１に係る差動増幅器５００は、ブロック５を除き、実施例１に係る差動増幅器１００と基本的に同一の回路構成を有する。
[Comparative Example 1]
FIG. 3 shows an example of a circuit configuration of the
差動増幅器５００は、実施例１に係るブロック５を有さない。本例のブロック６は、生成した信号６を、オペアンプＡＭＰ１，ＡＭＰ２の正転入力端子に直接入力する。
The
信号７（Ｖｏ７）及び信号８（Ｖｏ８）は、オペアンプＡＭＰ１，ＡＭＰ２が理想的であり、十分ゲインが高く、帯域が広いとすると、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４により、以下の式で示される。
信号９（Ｖｏ９）は、信号７と信号８との差分信号として次式で表される。
同相信号が入力される場合、信号３の電圧をＶｉ３＝ｖｎ＋ＶＣＯＭ、信号４の電圧をＶｉ４＝ｖｎ＋ＶＣＯＭで表す。同相信号が入力された場合、入力抵抗Ｒ１，Ｒ３の両端にかかる電圧は次式で表される。
逆相信号が入力される場合、信号３の電圧をＶｉ３＝ｖｎ＋ＶＣＯＭ、信号４の電圧をＶｉ４＝−ｖｎ＋ＶＣＯＭとする。逆相信号入力の場合のＶｏ９＝Ｖｏ９（Ｄ）と同相信号入力の場合のＶｏ９＝Ｖｏ９（Ｃ）とは、アンプのゲインが十分高く、帯域が広い場合、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を用いて次式で表される。
ＣＭＲＲは、逆相信号入力の場合のＶｏ９＝Ｖｏ９（Ｄ）と同相信号入力の場合のＶｏ９＝Ｖｏ９（Ｃ）との比であり、次式で表される。
数（１−１９）式、数（１−１０）式より、ＣＭＲＲは次式で表される。
また、ΔＲ＜＜Ｒとすると、ＣＭＲＲは次式で表される。
［比較例２］
図４は、比較例２に係る差動増幅器５００の回路構成の一例を示す。比較例２に係る差動増幅器５００は、ブロック５を除き、実施例１に係る差動増幅器１００と基本的に同一の回路構成を有する。
[Comparative Example 2]
FIG. 4 illustrates an example of a circuit configuration of the
差動増幅器５００は、ＣＭＦＢの機構を有する完全差動型の差動増幅器である。本例の差動増幅器５００は、ＣＭＦＢを有することにより、オペアンプ自体のＣＭＲＲ特性を改善できる。しかしながら、本例の差動増幅器５００は、比較例１に係る差動増幅器５００と同様に、抵抗ミスマッチによるＣＭＲＲの劣化を抑制できない。
The
本例のブロック５は、ブロック３及びブロック４の出力端子側に配置される。ブロック５は、抵抗Ｒ５，Ｒ６及びオペアンプＡＭＰ３を備える。抵抗Ｒ５及び抵抗Ｒ６は、同一の抵抗値を有する。よって、出力信号である信号７（Ｖｏ７）と信号８（Ｖｏ８）との中点電圧が、信号６（ＶＣＯＭ）と比較される。そして、オペアンプＡＭＰ３は、入力される信号が同電位となるようにコモン信号である信号５（ＡＶＣ）を生成する。
The
ここで、オペアンプＡＭＰ１，ＡＭＰ２が理想的であり、十分ゲインが高く、帯域が広い場合、次式が成り立つ。
上述の通り、ミスマッチを考慮した抵抗値は、数（１−１０）式で表すことができる。従って、同相信号ｖｎの入力時、Ｖｉ３＝Ｖｉ４＝ｖｎ＋ＶＣＯＭとなり、数（１−２２）式から、Ｖｏ７，Ｖｏ８，Ｖｏ９は次式で表される。
数（１−２４）式を数（１−２３）式に代入すると、以下の式が成り立つ。
数（１−２５）式に数（１−１０）式を代入すると、以下の式が成り立つ。
以上より、抵抗Ｒ１の両端にかかる電圧Ｖｉ３−ＡＶＣと、入力抵抗Ｒ３の両端にかかる電圧Ｖｉ４−ＡＶＣは、次式のように表される。
ここで、簡略化のため、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を次式で表すことができる。
数（１−２７）式と数（１−２８）式より、以下の式が成り立つ。
従って、入力抵抗Ｒ１、Ｒ３の両端にかかる電圧は、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４で決まる係数で抑制される。ブロック３及びブロック４の反転増幅器のゲインが１倍の場合、出力も抵抗ミスマッチによるゲイン誤差が１／２に抑えられた電圧となる。上記より、オペアンプＡＭＰ１，ＡＭＰ２の差動出力間に発生する同相信号は減少し、ｖｎにかかる係数で、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４のミスマッチのＣＭＲＲへの影響が抑えられる。
Therefore, the voltage applied to both ends of the input resistors R 1 and R 3 is suppressed by a coefficient determined by the resistors R 1 , R 2 , R 3 and R 4 . When the gains of the inverting amplifiers in the
ここで、逆相信号入力の場合のＶｏ９＝Ｖｏ９（Ｄ）と同相信号入力の場合のＶｏ９＝Ｖｏ９（Ｃ）とは、アンプのゲインが十分高く、帯域が広い場合、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を用いて次式で表される。
また、ミスマッチを考慮した抵抗値は、数（１−１０）式で表すことができる。ＣＭＲＲは、Ｖｏ９（Ｄ）とＶｏ９（Ｃ）との比で定義されるので、以下の式が成り立つ。
数（１−３１）式に数（１−１０）式と数（１−２６）式を代入すると、ＣＭＲＲは、次式で表される。
Ｒ＞＞ΔＲとすると、次式が成り立つ。
数（１−２９）式より、ＣＭＦＢを用いた比較例２に係る差動増幅器５００では、ＣＭＦＢを用いない比較例１に係る差動増幅器５００と比較して、ＣＭＲＲの入力抵抗ミスマッチの影響を１／２に減少できる。即ち、本例の差動増幅器５００は、比較例１よりも、ＣＭＲＲ特性を約６ｄＢ向上できる。従って、ΔＲ／Ｒ＝０．５％とすると、数（１−３３）式より、ＣＭＲＲ＝４９ｄＢとなる。
From the equation (1-29), the
以上より、比較例１及び比較例２に係る差動増幅器５００においては、抵抗ミスマッチに基づいてＣＭＲＲが劣化する。よって、差動増幅器５００は、差動入力信号のコモンノイズが比較的大きいシステムにおいて、出力特性が劣化してしまう。
As described above, in the
一方、実施例１に係る差動増幅器１００は、抵抗Ｒ５，Ｒ６，Ｒ７の抵抗値比を調節することにより、ＣＭＲＲ特性の軽減量を調整できる。例えば、実施例１に係る差動増幅器１００において、Ｒ５：Ｒ７＝１：１０、ΔＲ／Ｒ＝０．５％とする。この場合、実施例１に係る差動増幅器１００のＣＭＲＲは、比較例１のＣＭＲＲ＝４３ｄＢから（２×Ｒ７＋Ｒ５）／Ｒ５倍向上し、ＣＭＲＲ＝６９ｄＢとなる。
On the other hand, the
比較例１の反転アンプ構成では、入力抵抗Ｒ１，Ｒ２の両端にかかる電位差はｖｎ、比較例２の全差動アンプ＋ＣＭＦＢ構成ではｖｎ／２、実施例１の差動増幅器１００ではｖｎ×Ｒ５／（２×Ｒ７＋Ｒ５）となる。ここで、実施例１に係る差動増幅器１００において、Ｒ５：Ｒ７＝１：１０とすれば、ＣＭＲＲの入力抵抗ミスマッチの影響を１／２１に抑制できる。即ち、上記抵抗比を設定した差動増幅器１００は、比較例１よりも約２６ｄＢだけＣＭＲＲ特性を向上できる。
The inverting amplifier configuration of the comparative example 1, the potential difference across the
なお、ブロック３及びブロック４を構成しているオペアンプの入力換算オフセットをそれぞれΔＶ３，ΔＶ４とすると、（Ｒ２／（Ｒ１＋Ｒ５））×ΔＶ３−（Ｒ４／（Ｒ３＋Ｒ６））×ΔＶ４が、差動出力間オフセットとして発生する。即ち、差動増幅器１００は、抵抗Ｒ５，Ｒ６を十分大きくすることにより、差動出力間のオフセットを抑制できる。
If the input conversion offsets of the operational amplifiers constituting the
［実施例２］
図５は、実施例２に係る差動増幅器１００の回路構成の一例を示す。実施例２に係る差動増幅器１００は、ブロック５を除き、実施例１に係る差動増幅器１００と同一の回路構成を有する。
[Example 2]
FIG. 5 illustrates an example of a circuit configuration of the
本例のブロック５は、ブロック３及びブロック４の入力端子側に配置される。即ち、ブロック５は、信号３及び信号４の同相信号を検出する。ブロック５は、抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８及び基準電圧を渡すためのオペアンプＡＭＰ３を備える。
The
抵抗Ｒ５及び抵抗Ｒ６は、実施例１に係る差動増幅器１００の場合と同様に、信号３及び信号４の同相信号を検出するように接続される。抵抗Ｒ７は、一端がブロック６に接続され、他端が抵抗Ｒ８に接続される。抵抗Ｒ８は、抵抗Ｒ７とオペアンプＡＭＰ３の出力端子との間に接続される。
The resistor R 5 and the resistor R 6 are connected so as to detect the in-phase signal of the
オペアンプＡＭＰ３は、抵抗Ｒ５と抵抗Ｒ６との間の接続ノードに接続された正転入力端子と、正転入力端子に仮想短絡され、出力端子と接続された反転入力端子を有する。オペアンプＡＭＰ３の出力端子は抵抗Ｒ８の一端と接続する。本例の抵抗Ｒ５及び抵抗Ｒ６が同一の抵抗値を有するので、オペアンプＡＭＰ３の正転入力端子は、信号３（Ｖｉ３）と信号４（Ｖｉ４）との中点電圧に設定される。なお、計算を簡略化するため、抵抗Ｒ１，Ｒ３，Ｒ５，Ｒ６，Ｒ７，Ｒ８について、Ｒ１＝Ｒ３＜＜Ｒ５＝Ｒ６、Ｒ８＜＜Ｒ７とする。 Operational amplifier AMP3 has a noninverting input terminal connected to a connection node between the resistor R 5 resistors R 6, are virtual short to the non-inverting input terminal, an inverting input terminal connected to the output terminal. The output terminal of the operational amplifier AMP3 is connected to one end of resistor R 8. Since the resistor R 5 and the resistor R 6 in this example have the same resistance value, the normal input terminal of the operational amplifier AMP 3 is set to the midpoint voltage between the signal 3 (Vi 3 ) and the signal 4 (Vi 4 ). . In order to simplify the calculation, R 1 = R 3 << R 5 = R 6 , R 8 << R 7 for the resistors R 1 , R 3 , R 5 , R 6 , R 7 and R 8. .
同相信号が入力される場合、信号３及び信号４の電圧をＶｉ３＝Ｖｉ４＝ｖｎ＋ＶＣＯＭとすると、抵抗Ｒ５と抵抗Ｒ６との接続ノードの電圧ＡＶＣ０及び信号５の電圧ＡＶＣに関し、以下の式が成り立つ。
従って、入力抵抗Ｒ１，Ｒ３の両端にかかる電圧は、抵抗Ｒ７と抵抗Ｒ８とで決まる係数で抑制され、オペアンプＡＭＰ１，ＡＭＰ２の出力も抵抗ミスマッチによるゲイン誤差の少ない電圧となる。このことから、オペアンプＡＭＰ１，ＡＭＰ２の差動出力間に発生する同相信号は減少する。
Therefore, the voltage applied to both ends of the input resistors R 1 and R 3 is suppressed by a coefficient determined by the resistors R 7 and R 8, and the outputs of the
逆相信号が入力される場合のＶｏ９＝Ｖｏ９（Ｄ）と同相信号が入力される場合のＶｏ９＝Ｖｏ９（Ｃ）は、オペアンプＡＭＰ１，ＡＭＰ２のゲインが十分高く、帯域が広い場合、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を用いて次式で表される。
ＣＭＲＲは、Ｖｏ９（Ｄ）とＶｏ９（Ｃ）との比で定義されるので、以下の式が成り立つ。
また、ミスマッチを考慮した抵抗値は、数（１−１０）式で表される。数（２−５）式に数（１−１０）式と数（２−２）式を代入すると、ＣＭＲＲが次式で表される。
本例のＣＭＲＲは、抵抗Ｒ７と抵抗Ｒ８とで決まる係数と、比較例１に係るＣＭＲＲとの積になる。例えば、Ｒ７：Ｒ８＝２０：１、ΔＲ／Ｒ＝０．５％とすると、ＣＭＲＲ＝６９ｄＢとなる。 The CMRR of this example is the product of the coefficient determined by the resistors R 7 and R 8 and the CMRR according to the first comparative example. For example, when R 7 : R 8 = 20: 1 and ΔR / R = 0.5%, CMRR = 69 dB.
従って、実施例１の基本構成と同様、比較例２に係る差動増幅器５００と比べて、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗ミスマッチの影響を２６ｄＢ向上できる。本例の差動増幅器１００は、実施例１に係る差動増幅器１００と比べると、オペアンプＡＭＰ３が１個と抵抗素子Ｒ８が１個、追加されている。これにより、本例の差動増幅器１００は、オペアンプＡＭＰ１，ＡＭＰ２に入力される電圧ＡＶＣを抵抗Ｒ７と抵抗Ｒ８との比のみで調節でき、抵抗Ｒ５には依存しない。よって、本例の差動増幅器１００は、同じＣＭＲＲ特性を実現する場合において、実施例１に係る差動増幅器１００と比較して、使用する抵抗素子の設計の自由度をさらに向上させることができる。
Therefore, similarly to the basic configuration of the first embodiment, the effect of the resistance mismatch of the resistors R 1 , R 2 , R 3 , and R 4 can be improved by 26 dB compared to the
［実施例３］
図６は、実施例３に係る差動増幅器１００の動作を表すブロック図を示す。本例の差動増幅器１００は、実施例１に係る差動増幅器１００と基本的に同一の動作ブロック構成を備える。但し、本例の差動増幅器１００は、ブロック３及びブロック４が正転増幅器を有する点で、実施例１に係る差動増幅器１００と異なる。
[Example 3]
FIG. 6 is a block diagram illustrating the operation of the
ブロック５は、入力された差動信号の同相信号を検出する同相信号検出部を示す。本例のブロック５は、信号３と信号４の同相信号を検出し、信号６を基準として信号５を出力する。信号５は、信号３及び信号４の同相信号を検出した信号であり、ブロック３の正転増幅器及びブロック４の正転増幅器の基準電圧となる信号である。即ち、信号５は、信号３及び信号４のコモンとなる。
ブロック３は、入力された信号を正転増幅する正転増幅器を示す。本例のブロック３は、ブロック１から入力された信号３に基づいて、信号７を出力する。信号７は、信号５を基準信号とし、信号３と信号５の差分を正転増幅した信号である。
ブロック４は、入力された信号を正転増幅する正転増幅器を示す。本例のブロック４は、ブロック２から入力された信号４に基づいて、信号８を出力する。信号８は、信号５を基準信号とし、信号４と信号５の差分を正転増幅した信号である。なお、信号９は、信号７と信号８の差分を表す信号である。
Block 4 represents a forward amplifier that forward-amplifies the input signal. The block 4 of this example outputs a
図７は、実施例３に係る差動増幅器１００の回路構成の一例を示す。実施例３に係る差動増幅器１００は、ブロック３，４，５を除き、実施例１に係る差動増幅器１００と同一の回路構成を有する。
FIG. 7 illustrates an example of a circuit configuration of the
ブロック３は、入力抵抗Ｒ１、帰還抵抗Ｒ２及びオペアンプＡＭＰ１を備える。入力抵抗Ｒ１は、一端がオペアンプＡＭＰ１の正転入力端子に接続され、他端がバッファ回路ＢＵＦ２の出力端子に接続される。オペアンプＡＭＰ１の正転入力端子には、信号３が入力される。また、オペアンプＡＭＰ１の反転入力端子には、入力抵抗Ｒ１を介して信号５が入力される。これにより、オペアンプＡＭＰ１は、信号３と信号５の差分を正転増幅した信号７を出力端子から出力する。
ブロック４は、入力抵抗Ｒ３、帰還抵抗Ｒ４及びオペアンプＡＭＰ２を備える。入力抵抗Ｒ３は、一端がオペアンプＡＭＰ２の正転入力端子に接続され、他端がバッファ回路ＢＵＦ２の出力端子に接続される。オペアンプＡＭＰ２の正転入力端子には、信号４が入力される。また、オペアンプＡＭＰ２の反転入力端子には、入力抵抗Ｒ３を介して信号５が入力される。これにより、オペアンプＡＭＰ２は、信号４と信号５の差分を増幅した信号８を出力端子から出力する。
The block 4 includes an input resistor R 3 , a feedback resistor R 4, and an
ブロック５は、信号３と信号４の同相信号を検出し、信号６を基準として信号５を出力する。ブロック５は、ブロック３及びブロック４の入力端子側に配置される。ブロック５は、抵抗Ｒ５，Ｒ６，Ｒ７及び２つのバッファ回路ＢＵＦ１，ＢＵＦ２を備える。抵抗Ｒ５及び抵抗Ｒ６は、同一の抵抗値を有する。
The
バッファ回路ＢＵＦ１は、抵抗Ｒ７とブロック６との間に接続される。バッファ回路ＢＵＦ１は、入力された信号６を抵抗Ｒ７に出力する。即ち、バッファ回路ＢＵＦ１は、抵抗Ｒ７の一端の電圧をコモン電圧ＶＣＯＭに設定する。 The buffer circuit BUF1 is connected between the resistor R 7 and the block 6. The buffer circuit BUF1 outputs the signal 6 input to the resistor R 7. That is, the buffer circuit BUF1 sets the end voltage of the resistor R 7 to the common voltage VCOM.
バッファ回路ＢＵＦ２は、抵抗Ｒ５と抵抗Ｒ６との間の接続ノードと、オペアンプＡＭＰ１，ＡＭＰ２の反転入力端子との間に接続される。バッファ回路ＢＵＦ２は、検出した同相信号をオペアンプＡＭＰ１，ＡＭＰ２の反転入力端子に入力する。より具体的には、バッファ回路ＢＵＦ２は、オペアンプＡＭＰ１，ＡＭＰ２の反転入力端子と接続する入力抵抗Ｒ１及びＲ３の一端の電圧を、入力信号である信号３（Ｖｉ３）と信号４（Ｖｉ４）との中点電圧に設定する。
The buffer circuit BUF2 includes a connection node between the resistor R 5 and the resistor R 6, is connected between the inverting input terminal of the operational amplifier AMP1, AMP2. The buffer circuit BUF2 inputs the detected in-phase signal to the inverting input terminals of the operational amplifiers AMP1 and AMP2. More specifically, the buffer circuit BUF2 includes an operational amplifier AMP1, the input resistance R 1 and the voltage at one end of R 3 to be connected to the inverting input terminal of the AMP2, the
本例の差動増幅器１００と実施例１に係る差動増幅器１００とは、反転増幅回路と正転増幅回路の違いはあるが、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗ミスマッチのＣＭＲＲ特性への影響度合いは同じである。従って、実施例１に係る差動増幅器１００と同じ効果が、正転アンプ構成の場合でも得られる。なお、正転増幅回路に適用する場合は、後述の実施例５に示すように、同相信号検出部の基準電圧を、信号３と信号４との中点に対してとるのではなく、信号３と信号４とそれぞれに対してとることも可能である。
The
［実施例４］
図８は、実施例４に係る差動増幅器１００の動作を表すブロック図を示す。本例のブロック５は、ブロック３及びブロック４の出力端子側に配置される点で、実施例１に係る差動増幅器１００と異なる。
[Example 4]
FIG. 8 is a block diagram illustrating the operation of the
ブロック５は、出力された差動信号の同相信号を検出する同相信号検出部を示す。本例のブロック５は、信号７と信号８の同相信号を検出し、信号６を基準とした信号５を生成する。ブロック５は、生成した信号５をブロック３及びブロック４に出力する。信号５は、信号３及び信号４の同相信号を抽出した信号であり、ブロック３の反転増幅器及びブロック４の反転増幅器の基準電圧となる信号である。即ち、信号５は、信号３及び信号４のコモンとなる。
ブロック３は、入力された信号を反転増幅する反転増幅器を示す。本例のブロック３は、ブロック１から入力された信号３に基づいて、信号７を出力する。信号７は、信号５を基準信号とし、信号３と信号５の差分を反転増幅した信号である。
ブロック４は、入力された信号を反転増幅する反転増幅器を示す。本例のブロック４は、ブロック２から入力された信号４に基づいて、信号８を出力する。信号８は、信号５を基準信号とし、信号４と信号５の差分を反転増幅した信号である。なお、信号９は、信号７と信号８の差分を表す信号である。
Block 4 represents an inverting amplifier that inverts and amplifies the input signal. The block 4 of this example outputs a
図９は、実施例４に係る差動増幅器１００の回路構成の一例を示す。実施例４に係る差動増幅器１００は、ブロック５における同相信号の検出位置を除き、実施例１に係る差動増幅器１００と同一の回路構成を有する。
FIG. 9 illustrates an example of a circuit configuration of the
ブロック５は、抵抗Ｒ５，Ｒ６，Ｒ７及びバッファ回路ＢＵＦを有する。これにより、ブロック５は、信号７と信号８の同相信号を検出し、信号６を基準とした信号５を生成する。
The
抵抗Ｒ５，Ｒ６は、ブロック３の出力ノードと、ブロック４の出力ノードとの間に直列に接続される。また、本例の抵抗Ｒ５，Ｒ６は、同一の抵抗値を有する。これにより、抵抗Ｒ５及び抵抗Ｒ６の接続ノードが信号７の電圧Ｖｏ７と信号８の電圧Ｖｏ８との中点電圧に設定される。
The resistors R 5 and R 6 are connected in series between the output node of the
信号３の電圧をＶｉ３、信号４の電圧をＶｉ４とすると、信号５（ＡＶＣ）には信号６（ＶＣＯＭ）を基準とした信号３と信号４との平均の電圧が伝わる。即ち、ＡＶＣノードについての電流保存則から、次式が成り立つ。
ここで、信号７（Ｖｏ７），信号８（Ｖｏ８）は入力信号３（Ｖｉ３），入力信号４（Ｖｉ４）と抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を用いて、次式で表される。
数（４−１）式に対して、抵抗Ｒ５と抵抗Ｒ６とが互いに等しい（Ｒ５＝Ｒ６）とすると、信号５（ＡＶＣ）の電圧は、次式で表される。
同相信号の入力として、信号３の電圧Ｖｉ３＝ｖｎ＋ＶＣＯＭ、信号４の電圧Ｖｉ４＝ｖｎ＋ＶＣＯＭを数（４−４）式に与えると、以下の式が成り立つ。
また、抵抗Ｒ３と抵抗Ｒ４とが互いに等しい（Ｒ３＝Ｒ４）とすると、ＡＶＣが以下の式で表される。
ここで、
入力抵抗Ｒ１，Ｒ３の両端にかかる電圧はｖｎ＋ＶＣＯＭ−ＡＶＣで表されるので、数（４−６）から以下の式が成り立つ。
ここで、
従って、Ｒ５，Ｒ７の抵抗値比で決まるｖｎにかかる係数で、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４のミスマッチのＣＭＲＲへの影響を抑制できる。
Thus, a factor related to v n which is determined by the resistance ratio of
逆相信号入力の場合のＶｏ９＝Ｖｏ９（Ｄ）と同相信号入力の場合のＶｏ９＝Ｖｏ９（Ｃ）とは、アンプのゲインが十分高く、帯域が広い場合、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を用いて次式で表される。
ＣＭＲＲは、Ｖｏ９（Ｄ）とＶｏ９（Ｃ）の比で表されるので、次式が成立する。
ミスマッチを考慮した抵抗値は、数（１−１０）式で表すことができる。数（４−８）式と数（１−１０）式とを数（４−１２）式に代入すると、以下の式が成り立つ。
Ｒ＞＞ΔＲとすると、ＣＭＲＲが次式で表される。
従って、本例の差動増幅器１００は、出力から同相信号を検出する場合であっても、抵抗Ｒ５と抵抗Ｒ７の比でのＣＭＲＲ特性を調整できる。本例の差動増幅器１００は、実施例１に係る差動増幅器１００と同様に、Ｒ５：Ｒ７＝１：１０とすれば、ＣＭＲＲの入力抵抗ミスマッチの影響を１／１９に減少できる。つまり、ＣＭＲＲ特性が約２６ｄＢ向上する。
Therefore, the
［実施例５］
図１０は、実施例５に係る差動増幅器１００の回路構成の一例を示す。本例の差動増幅器１００は、ブロック５を除き、実施例３に係る差動増幅器１００と同一の回路構成を有する。
[Example 5]
FIG. 10 illustrates an example of a circuit configuration of the
本例のブロック５は、ブロック３及びブロック４の入力端子側に配置される。即ち、ブロック５は、信号３及び信号４の同相信号を検出する。ブロック５は、抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８及びバッファ回路ＢＵＦ１，ＢＵＦ２を備える。
The
抵抗Ｒ７は、ブロック１とブロック３との間の接続ノードと、ブロック６との間に接続される。また、抵抗Ｒ８は、ブロック２とブロック４との間の接続ノードと、ブロック６との間に接続される。
The resistor R 7 is connected between the connection node between the
バッファ回路ＢＵＦ１は、抵抗Ｒ７の他端及び抵抗Ｒ８の他端とブロック６との間に接続される。バッファ回路ＢＵＦ１は、抵抗Ｒ７の他端及び抵抗Ｒ８の他端の電圧をコモン電圧ＶＣＯＭに設定する。
The
バッファ回路ＢＵＦ２は、抵抗Ｒ５と抵抗Ｒ６との間の接続ノードに接続される。バッファ回路ＢＵＦ２の出力端子は、オペアンプＡＭＰ１，ＡＭＰ２の反転入力端子と接続する入力抵抗Ｒ１及びＲ３の一端と接続し、その一端の電圧を同相信号の電圧に設定する。 The buffer circuit BUF2 is connected to a connection node between the resistor R 5 and the resistor R 6. An output terminal of the buffer circuit BUF2 is connected to one end of the input resistor R 1 and R 3 to be connected to the inverting input terminal of the operational amplifier AMP1, AMP2, it sets a voltage of one end to the voltage of the phase signal.
本例の差動増幅器１００は、ブロック５に４つの抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８を追加することにより、単純な回路のみでＣＭＲＲ特性の入力抵抗ミスマッチの影響を軽減できる。また、差動増幅器１００は、抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８の抵抗値比を調節することにより、ＣＭＲＲ特性の軽減量を調整できる。
In the
本例の抵抗Ｒ７，Ｒ８は、検出した同相信号を分圧する作用を持たない。そのため、抵抗Ｒ５と抵抗Ｒ７の比、及び抵抗Ｒ６と抵抗Ｒ８の比は、実施例５に係る差動増幅器１００のＣＭＲＲ特性に影響しない。つまり、抵抗Ｒ７，Ｒ８の抵抗値によらず、抵抗Ｒ５と抵抗Ｒ６のみで分圧された同相入力を検出した同相信号が出力される。
The resistors R 7 and R 8 in this example do not have an action of dividing the detected in-phase signal. Therefore, the ratio of the resistors R 5 and R 7 and the ratio of the resistors R 6 and R 8 do not affect the CMRR characteristics of the
以上の通り、本明細書に開示した差動増幅器１００は、ブロック５に複数の抵抗を設けることにより、単純な回路のみでＣＭＲＲ特性の入力抵抗ミスマッチの影響を軽減できる。また、差動増幅器１００は、ブロック５における抵抗の抵抗値比を調節することにより、ＣＭＲＲ特性の軽減量を調整できる。本明細書に開示した実施例１〜５に係る差動増幅器１００は、差動増幅器１００の発明の一例である。即ち、差動増幅器１００は、正転増幅器又は反転増幅器のいずれのブロック３，４を有してもよい。また、差動増幅器１００は、ブロック５をブロック３，４の入力端子側又は出力端子側のいずれに配置してもよい。
As described above, the
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be made to the above embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of each process such as operations, procedures, steps, and stages in the apparatus, system, program, and method shown in the claims, the description, and the drawings is particularly “before” or “prior to”. It should be noted that the output can be realized in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the description, and the drawings, even if it is described using “first”, “next”, etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.
１００・・・差動増幅器、５００・・・差動増幅器 100 ... differential amplifier, 500 ... differential amplifier
Claims (15)
前記第１入力信号及び前記第２入力信号の同相信号、又は前記第１出力信号及び前記第２出力信号の同相信号を検出する同相信号検出部と、
前記同相信号の基準となる基準電圧を生成する基準電圧生成部と、
前記同相信号を基準として、前記第１入力信号を前記第１出力信号に増幅する第１増幅部と、
前記同相信号を基準として、前記第２入力信号を前記第２出力信号に増幅する第２増幅部と
を備え、
前記同相信号検出部は、
前記第１増幅部と前記第２増幅部との間に接続された第１分圧素子及び第２分圧素子と、
一端が前記第１分圧素子と前記第２分圧素子との間の接続ノードに接続され、他端が前記基準電圧生成部に接続される第１出力抵抗と
を有し、
前記第１増幅部は、前記第１入力信号が入力される第１入力端子と、前記同相信号が入力される第２入力端子と、前記第１出力信号を出力する第１出力端子とを含む第１増幅回路を有し、
前記第２増幅部は、前記第２入力信号が入力される第３入力端子と、前記同相信号が入力される第４入力端子と、前記第２出力信号を出力する第２出力端子とを含む第２増幅回路を有し、
前記同相信号検出部は、前記第１出力抵抗の前記他端と前記基準電圧生成部との間に接続され、前記第１出力抵抗の前記他端の電圧を前記基準電圧に設定する第１バッファ回路を更に有し、
前記第１出力抵抗の前記一端が、前記第２入力端子及び前記第４入力端子に接続される
差動増幅器。 A differential amplifier that differentially amplifies a first input signal and a second input signal into a first output signal and a second output signal,
An in-phase signal detector that detects an in-phase signal of the first input signal and the second input signal, or an in-phase signal of the first output signal and the second output signal;
A reference voltage generation unit that generates a reference voltage serving as a reference for the common-mode signal;
A first amplification unit that amplifies the first input signal to the first output signal with respect to the in-phase signal;
A second amplification unit that amplifies the second input signal to the second output signal on the basis of the in-phase signal,
The common-mode signal detector
A first voltage dividing element and a second voltage dividing element connected between the first amplifying unit and the second amplifying unit;
One end connected to a connection node between the first minute圧素Ko and the second minute圧素Ko, the other end have a first output resistor connected to the reference voltage generator,
The first amplification unit includes a first input terminal to which the first input signal is input, a second input terminal to which the in-phase signal is input, and a first output terminal that outputs the first output signal. A first amplifier circuit including
The second amplifying unit includes a third input terminal to which the second input signal is input, a fourth input terminal to which the in-phase signal is input, and a second output terminal that outputs the second output signal. A second amplifier circuit including
The common-mode signal detecting unit is connected between the other end of the first output resistor and the reference voltage generating unit, and sets a voltage at the other end of the first output resistor to the reference voltage. A buffer circuit;
A differential amplifier in which the one end of the first output resistor is connected to the second input terminal and the fourth input terminal .
請求項１又は２に記載の差動増幅器。 The differential amplifier according to claim 1 or 2, wherein a resistance value of the first output resistor is 0.5 times or more a resistance value of the first voltage dividing element.
請求項１から３のいずれか一項に記載の差動増幅器。 The differential amplifier according to any one of claims 1 to 3, wherein a resistance value of the first output resistor is three times or more a resistance value of the first voltage dividing element.
前記第１入力信号及び前記第２入力信号の同相信号、又は前記第１出力信号及び前記第２出力信号の同相信号を検出する同相信号検出部と、
前記同相信号の基準となる基準電圧を生成する基準電圧生成部と、
前記同相信号を基準として、前記第１入力信号を前記第１出力信号に増幅する第１増幅部と、
前記同相信号を基準として、前記第２入力信号を前記第２出力信号に増幅する第２増幅部と
を備え、
前記同相信号検出部は、
前記第１増幅部と前記第２増幅部との間に接続された第１分圧素子及び第２分圧素子と、
一端が前記第１分圧素子と前記第２分圧素子との間の接続ノードに接続され、他端が前記基準電圧生成部に接続される第１出力抵抗と
を有し、
前記第１増幅部は、前記第１入力信号が入力される第１入力端子と、前記同相信号が入力される第２入力端子と、前記第１出力信号を出力する第１出力端子とを含む第１増幅回路を有し、
前記第２増幅部は、前記第２入力信号が入力される第３入力端子と、前記同相信号が入力される第４入力端子と、前記第２出力信号を出力する第２出力端子とを含む第２増幅回路を有し、
前記同相信号検出部は、
前記第１分圧素子と前記第２分圧素子との間の前記接続ノードに接続された第５入力端子と、前記第５入力端子に仮想短絡された第６入力端子と、前記第６入力端子に接続された第３出力端子とを有する第３増幅回路と、
一端が前記第３出力端子に接続され、他端が前記第１出力抵抗の前記一端に接続される第２出力抵抗と
を更に備え、
前記第１出力抵抗と前記第２出力抵抗との間の接続ノードが、前記第２入力端子及び前記第４入力端子に接続される
差動増幅器。 A differential amplifier that differentially amplifies a first input signal and a second input signal into a first output signal and a second output signal,
An in-phase signal detector for detecting an in-phase signal of the first input signal and the second input signal, or an in-phase signal of the first output signal and the second output signal;
A reference voltage generation unit that generates a reference voltage serving as a reference for the common-mode signal;
A first amplifier for amplifying the first input signal to the first output signal with reference to the in-phase signal;
A second amplifying unit for amplifying the second input signal to the second output signal on the basis of the in-phase signal;
With
The common-mode signal detector
A first voltage divider and a second voltage divider connected between the first amplifier and the second amplifier;
A first output resistor having one end connected to a connection node between the first voltage dividing element and the second voltage dividing element and the other end connected to the reference voltage generation unit;
Have
The first amplifying unit includes a first input terminal to which the first input signal is input, a second input terminal to which the in-phase signal is input, and a first output terminal that outputs the first output signal. A first amplifier circuit including
The second amplifying unit includes a third input terminal to which the second input signal is input, a fourth input terminal to which the in-phase signal is input, and a second output terminal that outputs the second output signal. a second amplifier circuit comprising possess,
The common-mode signal detector
A fifth input terminal connected to the connection node between the first voltage dividing element and the second voltage dividing element; a sixth input terminal virtually short-circuited to the fifth input terminal; and the sixth input. A third amplifier circuit having a third output terminal connected to the terminal;
A second output resistor having one end connected to the third output terminal and the other end connected to the one end of the first output resistor;
A differential amplifier in which a connection node between the first output resistor and the second output resistor is connected to the second input terminal and the fourth input terminal.
請求項５に記載の差動増幅器。 The differential amplifier according to claim 5, wherein the first amplifier circuit and the second amplifier circuit are inverting amplifiers.
前記第１分圧素子と前記第２分圧素子との間の前記接続ノードに接続された入力端子と、前記第２入力端子及び前記第４入力端子に接続された出力端子とを含む第２バッファ回路と
を有する
請求項５に記載の差動増幅器。 The common-mode signal detecting unit is connected between the other end of the first output resistor and the reference voltage generating unit, and sets a voltage at the other end of the first output resistor to the reference voltage. A buffer circuit;
A second terminal including an input terminal connected to the connection node between the first voltage dividing element and the second voltage dividing element; and an output terminal connected to the second input terminal and the fourth input terminal. The differential amplifier according to claim 5, further comprising: a buffer circuit.
前記第２増幅回路は、前記第４入力端子が前記第２バッファ回路の出力端子に接続された正転増幅器である
請求項７に記載の差動増幅器。 The first amplifier circuit is a non-inverting amplifier in which the second input terminal is connected to the output terminal of the second buffer circuit;
The differential amplifier according to claim 7 , wherein the second amplifier circuit is a non-inverting amplifier in which the fourth input terminal is connected to an output terminal of the second buffer circuit.
前記同相信号検出部は、前記第１分圧素子と前記第２分圧素子との間の前記接続ノードの電圧を、前記第１入力信号と前記第２入力信号の中点電圧、又は、前記第１出力信号と前記第２出力信号の中点電圧に設定する
請求項１から８のいずれか一項に記載の差動増幅器。 The first voltage dividing element and the second voltage dividing element have the same resistance value,
The common-mode signal detection unit is configured to determine a voltage of the connection node between the first voltage dividing element and the second voltage dividing element, a midpoint voltage of the first input signal and the second input signal, or The differential amplifier according to any one of claims 1 to 8 , wherein the differential amplifier is set to a midpoint voltage of the first output signal and the second output signal.
前記第１入力信号及び前記第２入力信号の同相信号を検出する同相信号検出部と、
前記同相信号の基準となる基準電圧を生成する基準電圧生成部と、
前記同相信号を基準として、前記第１入力信号を前記第１出力信号に増幅する第１増幅部と、
前記同相信号を基準として、前記第２入力信号を前記第２出力信号に増幅する第２増幅部と
を備え、
前記同相信号検出部は、
前記第１増幅部と前記第２増幅部との間に接続された第１分圧素子及び第２分圧素子と、
一端が前記第１増幅部と前記第１分圧素子との間の接続ノードに接続され、他端が前記基準電圧生成部に接続される第１出力抵抗と、
一端が前記第２増幅部と前記第２分圧素子との間の接続ノードに接続され、他端が前記基準電圧生成部に接続される第２出力抵抗と
を有する
差動増幅器。 A differential amplifier that differentially amplifies a first input signal and a second input signal into a first output signal and a second output signal,
An in-phase signal detector for detecting an in-phase signal of the first input signal and the second input signal;
A reference voltage generation unit that generates a reference voltage serving as a reference for the common-mode signal;
A first amplification unit that amplifies the first input signal to the first output signal with respect to the in-phase signal;
A second amplification unit that amplifies the second input signal to the second output signal on the basis of the in-phase signal,
The common-mode signal detector
A first voltage dividing element and a second voltage dividing element connected between the first amplifying unit and the second amplifying unit;
A first output resistor having one end connected to a connection node between the first amplifying unit and the first voltage dividing element and the other end connected to the reference voltage generating unit;
A differential amplifier having one end connected to a connection node between the second amplifying unit and the second voltage dividing element, and a second output resistor connected to the reference voltage generating unit at the other end.
前記第１増幅回路は、前記第１入力信号が入力される第１入力端子と、前記同相信号が入力される第２入力端子と、前記第１出力信号を出力する第１出力端子とを有し、
前記第２増幅回路は、前記第２入力信号が入力される第３入力端子と、前記同相信号が入力される第４入力端子と、前記第２出力信号を出力する第２出力端子とを有する
請求項１０に記載の差動増幅器。 The first amplifying unit and the second amplifying unit each have a first amplifying circuit and a second amplifying circuit for amplification,
The first amplifier circuit includes a first input terminal to which the first input signal is input, a second input terminal to which the in-phase signal is input, and a first output terminal that outputs the first output signal. Have
The second amplifier circuit includes a third input terminal to which the second input signal is input, a fourth input terminal to which the in-phase signal is input, and a second output terminal that outputs the second output signal. differential amplifier according to claim 1 0 having.
前記第１分圧素子と前記第２分圧素子との間の接続ノードに接続された入力端子と、前記第２入力端子及び前記第４入力端子に接続された出力端子とを含む第２バッファ回路と
を有する
請求項１１に記載の差動増幅器。 The common-mode signal detector is connected between the other end of the first output resistor and the other end of the second output resistor and the reference voltage generator, and the other end of the first output resistor and A first buffer circuit for setting the voltage at the other end of the second output resistor to the reference voltage;
A second buffer including an input terminal connected to a connection node between the first voltage dividing element and the second voltage dividing element; and an output terminal connected to the second input terminal and the fourth input terminal. differential amplifier according to claim 1 1 and a circuit.
前記第２増幅回路は、前記第４入力端子が前記第２バッファ回路の出力端子に接続された正転増幅器である
請求項１２に記載の差動増幅器。 The first amplifier circuit is a non-inverting amplifier in which the second input terminal is connected to the output terminal of the second buffer circuit;
The second amplifying circuit, said fourth input terminal is connected to forward amplifier to an output terminal of the second buffer circuit according to claim 1 second differential amplifier according to.
前記第２増幅部は、第２入力信号のＤＣ成分をカットする第２コンデンサを有する
請求項１から１３のいずれか一項に記載の差動増幅器。 The first amplifying unit includes a first capacitor that cuts a DC component of the first input signal,
The second amplifier includes a differential amplifier according to any one of claims 1 1 3 having a second capacitor for cutting the DC component of the second input signal.
前記第２出力信号は、前記第１出力信号と逆相の信号である
請求項１から１４のいずれか一項に記載の差動増幅器。 The second input signal is a signal having a phase opposite to that of the first input signal,
Said second output signal, said first output signal and a signal of opposite phase claims 1 to 1 4 of any differential amplifier according to an item.
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