JP6598949B2

JP6598949B2 - Semiconductor device

Info

Publication number: JP6598949B2
Application number: JP2018161319A
Authority: JP
Inventors: 健岡垣
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2018-08-30
Filing date: 2018-08-30
Publication date: 2019-10-30
Anticipated expiration: 2035-03-23
Also published as: JP2018186309A

Description

本開示は半導体装置に関し、例えばＦｉｎＦＥＴの遅延用インバータ回路に適用可能である。 The present disclosure relates to a semiconductor device, and is applicable to, for example, a FinFET delay inverter circuit.

微細化に伴い発生する短チャネル効果抑制等を目的として、基板平面から上方に突出した突起半導体層を有し、この突起半導体層の少なくとも基板平面にほぼ垂直な両平面（両側面）にチャネル領域を形成する電界効果トランジスタ（以下、フィン型電界効果トランジスタといい、ＦｉｎＦＥＴと略する。）が提案されている（例えば、国際公開２００６／１３２１７２号）。ＦｉｎＦＥＴは、２次元の基板上に３次元の構造を立ち上げた形になっており、基板面積が同じであればプレーナ型トランジスタよりもゲート体積が大きくなる。ゲートがチャネルを「包み込む」構造になっているため、ゲートのチャネル制御性が高く、デバイスがオフ状態の時のリーク電流が大幅に削減される。このため、しきい値電圧を低く設定でき、最適なスイッチング速度と消費電力が得られる。 For the purpose of suppressing the short channel effect that occurs with miniaturization, etc., it has a protruding semiconductor layer protruding upward from the substrate plane, and the channel region is formed on both planes (both side surfaces) of the protruding semiconductor layer at least substantially perpendicular to the substrate plane. Field effect transistors (hereinafter referred to as fin-type field effect transistors, abbreviated as FinFET) have been proposed (for example, International Publication No. 2006/132172). The FinFET has a shape in which a three-dimensional structure is formed on a two-dimensional substrate, and has a larger gate volume than a planar transistor if the substrate area is the same. Since the gate has a structure that “wraps around” the channel, the channel controllability of the gate is high, and the leakage current when the device is in the off state is greatly reduced. For this reason, a threshold voltage can be set low and optimal switching speed and power consumption can be obtained.

国際公開２００６／１３２１７２号明細書International Publication No. 2006/132172 Specification

本開示の課題はＦｉｎＦＥＴに適した遅延回路を提供することにある。 An object of the present disclosure is to provide a delay circuit suitable for a FinFET.

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は第１のインバータとそれと直列に接続される第２のインバータとを備える。第１および第２のインバータはそれぞれｐチャネル型トランジスタとｎチャネル型トランジスタとを備える。第２のインバータのｐチャネル型トランジスタとｎチャネル型トランジスタの活性領域を構成する突起半導体層の本数は、それぞれ第１のインバータのｐチャネル型トランジスタとｎチャネル型トランジスタの活性領域を構成する突起半導体層の本数よりも少ない。 An outline of typical ones of the present disclosure will be briefly described as follows.
That is, the semiconductor device includes a first inverter and a second inverter connected in series with the first inverter. Each of the first and second inverters includes a p-channel transistor and an n-channel transistor. The number of protruding semiconductor layers constituting the active regions of the p-channel transistor and the n-channel transistor of the second inverter is the same as the protruding semiconductor constituting the active region of the p-channel transistor and the n-channel transistor of the first inverter. Less than the number of layers.

上記半導体装置によれば、適切な遅延回路を構成することができる。 According to the semiconductor device, an appropriate delay circuit can be configured.

実施例１に係る半導体装置を説明するための平面図である。FIG. 3 is a plan view for explaining the semiconductor device according to the first embodiment. 実施例１に係る半導体装置を説明するための回路図である。1 is a circuit diagram for explaining a semiconductor device according to Example 1. FIG. 実施例２に係る半導体装置を説明するための平面図である。6 is a plan view for explaining a semiconductor device according to a second embodiment; FIG. 実施例３に係る半導体装置を説明するための平面図である。7 is a plan view for explaining a semiconductor device according to a third embodiment; FIG. 実施例３に係る半導体装置を説明するための回路図である。6 is a circuit diagram for explaining a semiconductor device according to a third embodiment; FIG. 実施例４に係る半導体装置を説明するための平面図である。7 is a plan view for explaining a semiconductor device according to a fourth embodiment; FIG. 図４Ａの一部を拡大した平面図である。It is the top view which expanded a part of Drawing 4A. 図４ＢのＡ’−Ａ”線における断面図である。FIG. 4B is a sectional view taken along line A′-A ″ in FIG. 4B. 図４ＢのＢ’−Ｂ”線における断面図である。It is sectional drawing in the B'-B "line | wire of FIG. 4B. 図４ＢのＣ’−Ｃ”線における断面図である。It is sectional drawing in the C'-C "line | wire of FIG. 4B. 図４ＢのＤ’−Ｄ”線における断面図である。FIG. 4D is a cross-sectional view taken along line D′-D ″ in FIG. 4B. 図４ＢのＥ’−Ｅ”線における断面図である。It is sectional drawing in the E'-E "line of FIG. 4B. 図４ＢのＦ’−Ｆ”線における断面図である。FIG. 4B is a cross-sectional view taken along line F′-F ″ in FIG. 4B. 実施例５に係る半導体装置を説明するための平面図である。FIG. 9 is a plan view for explaining a semiconductor device according to Example 5; 図６Ａの一部を拡大した平面図である。It is the top view which expanded a part of Drawing 6A. 実施例６に係る半導体装置を説明するための平面図である。FIG. 10 is a plan view for explaining a semiconductor device according to Example 6; 図７Ａの一部を拡大した平面図である。It is the top view which expanded a part of Drawing 7A. 図７ＢのＧ’−Ｇ”線における断面図である。It is sectional drawing in the G'-G "line | wire of FIG. 7B. 実施例７に係る半導体装置を説明するための平面図である。FIG. 10 is a plan view for explaining the semiconductor device according to the seventh embodiment. 図９Ａの一部を拡大した平面図である。It is the top view which expanded a part of FIG. 9A. 図９ＢのＨ’−Ｈ”線における断面図である。It is sectional drawing in the H'-H "line | wire of FIG. 9B. 図９ＢのＩ’−Ｉ”線における断面図である。It is sectional drawing in the I'-I "line of FIG. 9B. 図９ＢのＪ’−Ｊ”線における断面図である。It is sectional drawing in the J'-J "line | wire of FIG. 9B. 実施例８に係る半導体装置を説明するための平面図である。FIG. 10 is a plan view for explaining a semiconductor device according to an eighth embodiment. 図１１Ａの一部を拡大した平面図である。It is the top view which expanded a part of FIG. 11A. 図１１ＢのＫ’−Ｋ”線における断面図である。It is sectional drawing in the K'-K "line | wire of FIG. 11B. 図１１ＢのＬ’−Ｌ”線における断面図である。It is sectional drawing in the L'-L "line | wire of FIG. 11B. 図１１ＢのＭ’−Ｍ”線における断面図である。It is sectional drawing in the M'-M "line of FIG. 11B. 実施形態に係る半導体装置を説明するための平面図である。It is a top view for demonstrating the semiconductor device which concerns on embodiment.

以下、実施形態および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。 Hereinafter, embodiments and examples will be described with reference to the drawings. However, in the following description, the same components may be denoted by the same reference numerals and repeated description may be omitted. In order to clarify the description, the drawings may be schematically represented with respect to the width, thickness, shape, etc. of each part as compared to the actual embodiment, but are merely examples, and the interpretation of the present invention is not limited to them. It is not limited.

＜実施形態＞
まず、実施形態に係る半導体装置について図１３を用いて説明する。図１３は実施形態に係る半導体装置を示す平面図である。
実施形態に係る半導体装置１００は第１のインバータ１１０と第１のインバータ１１０と直列接続される第２のインバータ１２０とを備える。
第１のインバータ１１０は第１のｐチャネル型トランジスタ１１１ｐと第１のｎチャネル型トランジスタ１１１ｎとを備える。第２のインバータ１２０は第２のｐチャネル型トランジスタ１２１ｐと第２のｎチャネル型トランジスタ１２１ｎとを備える。
第１のｐチャネル型トランジスタ１１１ｐは第１の活性領域１２ｐと第１のゲート電極１３と第１の局所接続配線１４ｓｐと第２の局所接続配線１４ｄｐとを備える。第１の活性領域１２ｐは突起半導体層で構成され、第１の方向（Ｘ方向）に沿って伸びる。第１のゲート電極１３は第２の方向（Ｙ方向）に沿って伸びる。第２の局所接続配線１４ｓｎは第２の方向に沿って伸び、第１の活性領域のドレイン側と接続される。
第１のｎチャネル型トランジスタ１１１ｎは第２の活性領域１２ｎと第１のゲート電極１３と第３の局所接続配線１４ｓｎと第４の局所接続配線１４ｄｎとを備える。第２の活性領域１２ｎは突起半導体層で構成され、第１の方向に沿って伸びる。第３の局所接続配線１４ｓｎは第２の方向に沿って伸び、第２の活性領域１２ｎのソース側と接続される。第４の局所接続配線１４ｄｎは第２の方向に沿って伸び、第２の活性領域１２ｎのドレイン側と接続される。
第２のｐチャネル型トランジスタ１２１ｐは第３の活性領域４２ｐと第２のゲート電極４３と第５の局所接続配線４４ｓｐと第６の局所接続配線４４ｄｐとを備える。突起半導体層で構成され、第１の方向に沿って伸びる第３の活性領域４２ｐ第２のゲート電極４３は第２の方向に沿って伸びる。第５の局所接続配線４４ｓｐは第２の方向に沿って伸び、第３の活性領域４２ｐのソース側と接続される。第６の局所接続配線４４ｄｐは第２の方向に沿って伸び、第３の活性領域４２ｐのドレイン側と接続される。
第２のｎチャネル型トランジスタ１２１ｎは第４の活性領域４２ｎと第２のゲート電極４３と第７の局所接続配線４４ｓｎと第８の局所接続配線４４ｄｎとを備える。第４の活性領域４２ｎは突起半導体層で構成され、第１の方向に沿って伸びる。第７の局所接続配線４４ｓｎは第４の活性領域４２ｎのソース側と接続される。第８の局所接続配線４４ｄｎは第２の方向に沿って伸び、第４の活性領域４２ｎのドレイン側と接続される。
第３の活性領域４２ｐの数は第１の活性領域１２ｐの数よりも少なく、第４の活性領域４２ｎの数は第２の活性領域１２ｎの数よりも少ない。
実施形態によれば、第１のインバータと第２のインバータとで遅延回路を構成することができる。 <Embodiment>
First, the semiconductor device according to the embodiment will be described with reference to FIG. FIG. 13 is a plan view showing the semiconductor device according to the embodiment.
The semiconductor device 100 according to the embodiment includes a first inverter 110 and a second inverter 120 connected in series with the first inverter 110.
The first inverter 110 includes a first p-channel transistor 111p and a first n-channel transistor 111n. The second inverter 120 includes a second p-channel transistor 121p and a second n-channel transistor 121n.
The first p-channel transistor 111p includes a first active region 12p, a first gate electrode 13, a first local connection wiring 14sp, and a second local connection wiring 14dp. The first active region 12p is composed of a protruding semiconductor layer and extends along the first direction (X direction). The first gate electrode 13 extends along the second direction (Y direction). The second local connection wiring 14sn extends along the second direction and is connected to the drain side of the first active region.
The first n-channel transistor 111n includes a second active region 12n, a first gate electrode 13, a third local connection wiring 14sn, and a fourth local connection wiring 14dn. The second active region 12n is composed of a protruding semiconductor layer and extends along the first direction. The third local connection wiring 14sn extends along the second direction and is connected to the source side of the second active region 12n. The fourth local connection wiring 14dn extends along the second direction and is connected to the drain side of the second active region 12n.
The second p-channel transistor 121p includes a third active region 42p, a second gate electrode 43, a fifth local connection wiring 44sp, and a sixth local connection wiring 44dp. The third active region 42p and the second gate electrode 43, which are formed of the protruding semiconductor layer and extend along the first direction, extend along the second direction. The fifth local connection wiring 44sp extends in the second direction and is connected to the source side of the third active region 42p. The sixth local connection wiring 44dp extends along the second direction and is connected to the drain side of the third active region 42p.
The second n-channel transistor 121n includes a fourth active region 42n, a second gate electrode 43, a seventh local connection wiring 44sn, and an eighth local connection wiring 44dn. The fourth active region 42n is composed of a protruding semiconductor layer and extends along the first direction. The seventh local connection wiring 44sn is connected to the source side of the fourth active region 42n. The eighth local connection wiring 44dn extends along the second direction and is connected to the drain side of the fourth active region 42n.
The number of third active regions 42p is less than the number of first active regions 12p, and the number of fourth active regions 42n is less than the number of second active regions 12n.
According to the embodiment, a delay circuit can be configured by the first inverter and the second inverter.

実施例１に係る半導体装置について図１Ａおよび図１Ｂを用いて説明する。図１Ａは実施例１に係る半導体装置の構成を示す平面図である。図１Ｂは実施例１に係る半導体装置の回路図である。
実施例１に係る半導体装置１００ＡはＦｉｎＦＥＴのインバータ回路で構成する遅延回路（バッファ）である。半導体装置１００Ａはシリコン（Ｓｉ）等の一つの半導体基板上に形成され、例えば、１６ｎｍ以降のプロセスで製造される。 A semiconductor device according to Example 1 will be described with reference to FIGS. 1A and 1B. FIG. 1A is a plan view illustrating the configuration of the semiconductor device according to the first embodiment. FIG. 1B is a circuit diagram of the semiconductor device according to the first embodiment.
The semiconductor device 100A according to the first embodiment is a delay circuit (buffer) configured by a FinFET inverter circuit. The semiconductor device 100A is formed on one semiconductor substrate such as silicon (Si), and is manufactured by a process of 16 nm or later, for example.

図１Ｂに示すように、半導体装置１００Ａはインバータを２段直列接続して構成される。後段（出力側）のインバータ（第１のインバータ）１０のｐチャネル型トランジスタ（第１のｐチャネル型トランジスタ）１１ｐは、４つの活性領域（第１の活性領域）１２ｐと、それらと交差するゲート電極（第１のゲート電極）１３と、を備える。また、ｐチャネル型トランジスタ１１ｐは、ソース側の４つの活性領域を接続し第１の電源用金属配線１６ｖｄと接続するローカルインタコネクタ（ＬＩＣまたは局所接続配線という。）１４ｓｐと、ドレイン側の４つの活性領域を接続するＬＩＣ（第２の局所接続配線）１４ｄｐと、を備える。活性領域１２ｐはＦｉｎ構造の半導体層（突起半導体層）で構成される。突起半導体層の平面視の幅が狭いので、上層の金属配線と接続するためのビアを設けることができないため、ＬＩＣを設けている。４つの活性領域１２ｐはそれぞれ平面視において短冊状でＸ方向に沿って伸びている。ゲート電極１３、ＬＩＣ（第１の局所接続配線）１４ｓｐ、ＬＩＣ１４ｄｐはそれぞれ平面視において短冊状でＹ方向に沿って伸びている。短冊状とは、基本的には細長い長方形であるが、長辺および短辺は必ずしも直線状ではなく、四隅も必ずしも直角ではなく丸みを帯びることもある。インバータ１０のｎチャネル型トランジスタ（第１のｎチャネル型トランジスタ）１１ｎは、４つの活性領域（第２の活性領域）１２ｎと、それらと交差するゲート電極１３と、を備える。また、ｎチャネル型トランジスタ１１ｎは、ソース側の４つの活性領域を接続し第２の電源用金属配線１６ｖｓと接続するＬＩＣ（第３の局所接続配線）１４ｓｎと、ドレイン側の４つの活性領域を接続するＬＩＣ（第４の局所接続配線）１４ｄｎと、を備える。活性領域１２ｎは突起半導体層で構成される。４つの活性領域１２ｎはそれぞれ平面視において短冊状でＸ方向に沿って伸びている。ゲート電極１３と入力用金属配線１６ｉとはビア１５ｇで接続され、ＬＩＣ１４ｄｐと出力用金属配線１６ｏとはビア１５ｄｐで接続され、ＬＩＣ１４ｄｎと出力用金属配線１６ｏとはビア１５ｄｎで接続され、ｐチャネル型トランジスタ１１ｐとｎチャネル型トランジスタ１１ｎとが接続される。活性領域１２ｐの数は４つに限定されるものではなく、活性領域２２ｐの数よりも多ければよい。また、活性領域１２ｎの数も４つに限定されるものではなく、活性領域２２ｎの数よりも多ければよい。活性領域２２ｐの数は１つに限定されるものではなく、活性領域１２ｐの数よりも少なければよい。活性領域２２ｎの数は１つに限定されるものではなく、活性領域１２の数よりも少なければよい。 As shown in FIG. 1B, the semiconductor device 100A is configured by connecting inverters in two stages in series. A p-channel transistor (first p-channel transistor) 11p of the inverter (first inverter) 10 at the rear stage (output side) 10 includes four active regions (first active regions) 12p and gates crossing them. An electrode (first gate electrode) 13. The p-channel transistor 11p includes a local interconnector (LIC or local connection wiring) 14sp that connects four active regions on the source side and connects to the first power supply metal wiring 16vd, and four drain-side transistors. LIC (second local connection wiring) 14dp for connecting the active regions. The active region 12p is composed of a Fin structure semiconductor layer (projection semiconductor layer). Since the projecting semiconductor layer has a narrow width in plan view, a via for connecting to the upper metal wiring cannot be provided, and thus the LIC is provided. Each of the four active regions 12p has a strip shape in plan view and extends along the X direction. The gate electrode 13, the LIC (first local connection wiring) 14sp, and the LIC 14dp each have a strip shape in plan view and extend along the Y direction. The strip shape is basically an elongated rectangle, but the long side and the short side are not necessarily linear, and the four corners are not necessarily right angles and may be rounded. The n-channel transistor (first n-channel transistor) 11n of the inverter 10 includes four active regions (second active regions) 12n and a gate electrode 13 intersecting with them. In addition, the n-channel transistor 11n includes a LIC (third local connection wiring) 14sn that connects four active regions on the source side and is connected to the second power supply metal wiring 16vs, and four active regions on the drain side. LIC (fourth local connection wiring) 14dn to be connected. The active region 12n is composed of a protruding semiconductor layer. Each of the four active regions 12n has a strip shape in plan view and extends along the X direction. The gate electrode 13 and the input metal wiring 16i are connected by a via 15g. The LIC 14dp and the output metal wiring 16o are connected by a via 15dp. The LIC 14dn and the output metal wiring 16o are connected by a via 15dn. Transistor 11p and n-channel transistor 11n are connected. The number of active regions 12p is not limited to four as long as it is larger than the number of active regions 22p. Further, the number of active regions 12n is not limited to four as long as it is larger than the number of active regions 22n. The number of active regions 22p is not limited to one, but may be smaller than the number of active regions 12p. The number of active regions 22n is not limited to one, but may be smaller than the number of active regions 12.

前段（入力側）のインバータ（第２のインバータ）２０のｐチャネル型トランジスタ（第２のｐチャネル型トランジスタ）２１ｐは、突起半導体層で構成される活性領域（第３の活性領域）２２ｐと、それと交差するゲート電極（第２のゲート電極）２３と、を備える。また、ｐチャネル型トランジスタ２１ｐは、活性領域２２ｐのソース側と第１の電源用金属配線１６ｖｄと接続するＬＩＣ（第５の局所接続配線）２４ｓｐと、活性領域２２ｐのドレイン側と出力用金属配線２６ｏとを接続するＬＩＣ（第６の局所接続配線）２４ｄｐと、を備える。活性領域２２ｐは平面視において短冊状でＸ方向に沿って伸びている。ゲート電極２３、ＬＩＣ２４ｓｐ、ＬＩＣ２４ｄｐはそれぞれ平面視において短冊状でＹ方向に沿って伸びている。インバータ２０のｎチャネル型トランジスタ（第２のｎチャネル型トランジスタ）２１ｎは、突起半導体層で構成される活性領域（第４の活性領域）２２ｎと、それと交差するゲート電極２３と、を備える。また、ｎチャネル型トランジスタ２１ｎは、活性領域２２ｎのソース側と第２の電源用金属配線１６ｖｓとを接続するＬＩＣ（第７の局所接続配線）２４ｓｎと、活性領域２２ｎのドレイン側と出力用金属配線層２６ｏとを接続するＬＩＣ（第８の局所接続配線）２４ｄｎと、を備える。活性領域２２ｎは平面視において短冊状でＸ方向に沿って伸びている。ゲート電極２３と入力用金属配線２６ｉとはビア２５ｇで接続され、ＬＩＣ２４ｄｐと出力用金属配線２６ｏとはビア２５ｄｐで接続され、ＬＩＣ２４ｄｎと出力用金属配線２６ｏとはビア２５ｄｎで接続され、ｐチャネル型トランジスタ２１ｐとｎチャネル型トランジスタ２１ｎとが接続される。出力用金属配線２６ｏと入力用金属配線１６ｉとを接続用金属配線１６ｉｏで接続され、インバータ２０とインバータ１０とが接続される。出力用金属配線２６ｏは平面視において短冊状でＹ方向にそって伸びている。なお、半導体装置１００Ａにはゲート電極１３と同一サイズで同層のダミーゲート電極１３ｄを備える。ダミーゲート電極１３ｄはゲート電極層の密度の均一化のために設けられている。第１の電源用金属配線１６ｖｄには第２の電源用金属配線１６ｖｓよりも高い電位が与えられる。 A p-channel transistor (second p-channel transistor) 21p of the inverter (second inverter) 20 at the previous stage (input side) includes an active region (third active region) 22p formed of a protruding semiconductor layer, And a gate electrode (second gate electrode) 23 intersecting therewith. The p-channel transistor 21p includes a LIC (fifth local connection wiring) 24sp connected to the source side of the active region 22p and the first power supply metal wiring 16vd, a drain side of the active region 22p, and an output metal wiring. LIC (sixth local connection wiring) 24dp for connecting to 26o. The active region 22p has a strip shape in plan view and extends along the X direction. Each of the gate electrode 23, the LIC 24sp, and the LIC 24dp has a strip shape in plan view and extends along the Y direction. The n-channel transistor (second n-channel transistor) 21n of the inverter 20 includes an active region (fourth active region) 22n formed of a protruding semiconductor layer and a gate electrode 23 intersecting with the active region. The n-channel transistor 21n includes a LIC (seventh local connection wiring) 24sn that connects the source side of the active region 22n and the second power supply metal wiring 16vs, a drain side of the active region 22n, and an output metal. LIC (eight local connection wiring) 24dn that connects the wiring layer 26o. The active region 22n has a strip shape in plan view and extends along the X direction. The gate electrode 23 and the input metal wiring 26i are connected by a via 25g. The LIC 24dp and the output metal wiring 26o are connected by a via 25dp. The LIC 24dn and the output metal wiring 26o are connected by a via 25dn. Transistor 21p and n-channel transistor 21n are connected. The output metal wiring 26o and the input metal wiring 16i are connected by the connection metal wiring 16io, and the inverter 20 and the inverter 10 are connected. The output metal wiring 26o is strip-shaped in plan view and extends along the Y direction. The semiconductor device 100A includes a dummy gate electrode 13d of the same size and the same size as the gate electrode 13. The dummy gate electrode 13d is provided to make the density of the gate electrode layer uniform. The first power supply metal wiring 16vd is given a higher potential than the second power supply metal wiring 16vs.

ｐチャネル型トランジスタ２１ｐおよびｎチャネル型トランジスタ２１ｎはそれぞれ１つの拡散領域を有し、ｐチャネル型トランジスタ１１ｐおよびｎチャネル型トランジスタ１１ｎはそれぞれ４つの活性領域を有する。ここで、活性領域を形成する突起半導体層の高さ（フィン高さ）をＨ_ＦＩＮ、突起半導体層の幅（フィン幅）をＷ_ＦＩＮ、ｐチャネル型トランジスタ２１ｐおよびｎチャネル型トランジスタ２１ｎのゲート幅をＷｇ２、ｐチャネル型トランジスタ１１ｐおよびｎチャネル型トランジスタ１１ｎのゲート幅をＷｇ１とすると、
Ｗｇ２＝２×Ｈ_ＦＩＮ＋Ｗ_ＦＩＮ・・・（１）
である。また、
Ｗｇ１＝４×（２×Ｈ_ＦＩＮ＋Ｗ_ＦＩＮ）＝４×Ｗｇ２・・・（２）
である。 Each of p-channel transistor 21p and n-channel transistor 21n has one diffusion region, and each of p-channel transistor 11p and n-channel transistor 11n has four active regions. Here, the height (fin height) of the protruding semiconductor layer forming the active region is H _FIN , the width (fin width) of the protruding semiconductor layer is W _FIN , and the gate widths of the p-channel transistor 21p and the n-channel transistor 21n. Is Wg2, and the gate width of the p-channel transistor 11p and the n-channel transistor 11n is Wg1,
Wg2 = 2 × H _FIN + W _FIN (1)
It is. Also,
Wg1 = 4 × (2 × H _FIN + W _FIN ) = 4 × Wg2 (2)
It is.

ｐチャネル型トランジスタ２１ｐおよびｎチャネル型トランジスタ２１ｎのゲート長（ゲート電極２３の幅）をＬｇ２、ｐチャネル型トランジスタ１１ｐおよびｎチャネル型トランジスタ１１ｎのゲート幅（ゲート電極１３の幅）をＬｇ１とすると、
Ｗｇ１／Ｌｇ１＝４×Ｗｇ２／Ｌｇ１
＝４×Ｗｇ２／Ｌｇ２
＞Ｗｇ２／Ｌｇ２・・・（３）
となる。ここで、Ｌｇ１＝Ｌｇ２である。すなわち、ｐチャネル型トランジスタ２１ｐおよびｎチャネル型トランジスタ２１ｎのゲート幅とゲート長の比（Ｗｇ２／Ｌｇ２）はｐチャネル型トランジスタ１１ｐおよびｎチャネル型トランジスタ１１ｎのゲート幅とゲート長との比（Ｗｇ１／Ｌｇ１）よりも小さくなる。 When the gate length (width of the gate electrode 23) of the p-channel transistor 21p and the n-channel transistor 21n is Lg2, and the gate width of the p-channel transistor 11p and the n-channel transistor 11n (width of the gate electrode 13) is Lg1,
Wg1 / Lg1 = 4 × Wg2 / Lg1
= 4 x Wg2 / Lg2
> Wg2 / Lg2 (3)
It becomes. Here, Lg1 = Lg2. That is, the ratio between the gate width and the gate length of the p-channel transistor 21p and the n-channel transistor 21n (Wg2 / Lg2) is the ratio between the gate width and the gate length of the p-channel transistor 11p and the n-channel transistor 11n (Wg1 / Lg1).

活性領域１２ｐの平面視の幅（Ｗ_ＦＩＮ）をｄ１と、隣接する活性領域１２ｐ間の平面視の距離をｄ２とする。ｎチャネル型トランジスタ１１ｎに最も近い側の活性領域１２ｐの端部とＬＩＣ１４ｄｐのｎチャネル型トランジスタ１１ｎ側の端部との間の平面視の距離をｄ３と、第１の電源用金属配線１６ｖｄに最も近い側の活性領域１２ｐの端部とＬＩＣ１４ｄｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ４とする。ｎチャネル型トランジスタ１１ｎに最も近い側の活性領域１２ｐの端部とＬＩＣ１４ｓｐのｎチャネル型トランジスタ１１ｎ側の端部との間の平面視の距離をｄ３と、第１の電源用金属配線１６ｖｄに最も近い側の活性領域１２ｐの端部とＬＩＣ１４ｓｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ５とする。 The width (W _FIN ) in plan view of the active region 12p is d1, and the distance in plan view between adjacent active regions 12p is d2. The distance in plan view between the end of the active region 12p closest to the n-channel transistor 11n and the end of the LIC 14dp on the n-channel transistor 11n side is d3, which is the closest to the first power supply metal wiring 16vd. The distance in plan view between the end of the active region 12p on the near side and the end of the LIC 14dp on the first power supply metal wiring 16vd side is d4. The distance in plan view between the end of the active region 12p closest to the n-channel transistor 11n and the end of the LIC 14sp on the n-channel transistor 11n side is d3, and the distance from the first power supply metal line 16vd The distance in plan view between the end of the active region 12p on the near side and the end of the LIC 14sp on the first power supply metal wiring 16vd side is d5.

活性領域１２ｎの平面視の幅をｄ１と、隣接する活性領域１２ｎ間の平面視の距離をｄ２とする。ｐチャネル型トランジスタ１１ｐに最も近い側の活性領域１２ｎの端部とＬＩＣ１４ｄｎのｐチャネル型トランジスタ１１ｐ側の端部の間の平面視の距離をｄ３と、第２の電源用金属配線１６ｖｓに最も近い側の活性領域１２ｎの端部とＬＩＣ１４ｄｎの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ４とする。ｐチャネル型トランジスタ１１ｐに最も近い側の活性領域１２ｎの端部とＬＩＣ１４ｓｎのｐチャネル型トランジスタ１１ｐ側の端部との間の平面視の距離をｄ３と、第２の電源用金属配線１６ｖｓに最も近い側の活性領域１２ｎの端部とＬＩＣ１４ｓｎの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ５とする。 The width of the active region 12n in plan view is d1, and the distance in plan view between adjacent active regions 12n is d2. The distance in plan view between the end of the active region 12n closest to the p-channel transistor 11p and the end of the LIC 14dn on the p-channel transistor 11p side is d3 and is closest to the second power supply metal wiring 16vs. The distance in plan view between the end of the active region 12n on the side and the end of the LIC 14dn on the second power supply metal wiring 16vs side is d4. The distance in plan view between the end of the active region 12n closest to the p-channel transistor 11p and the end of the LIC 14sn on the p-channel transistor 11p side is d3, which is the closest to the second power supply metal wiring 16vs. A distance in plan view between the end of the active region 12n on the near side and the end of the LIC 14sn on the second power supply metal wiring 16vs side is d5.

活性領域２２ｐの平面視の幅をｄ１と、活性領域２２ｐの端部とＬＩＣ２４ｄｐのｎチャネル型トランジスタ１１ｎ側の端部との間の平面視の距離をｄ６と、活性領域４２ｐの端部とＬＩＣ４４ｄｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ７とする。活性領域２２ｐの端部とＬＩＣ２４ｓｐのｎチャネル型トランジスタ２１ｎ側の端部との間の平面視の距離をｄ８と、活性領域２２ｐの端部とＬＩＣ２４ｓｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ９とする。 The width in plan view of the active region 22p is d1, the distance in plan view between the end of the active region 22p and the end of the LIC 24dp on the n-channel transistor 11n side is d6, and the end of the active region 42p and LIC 44dp The distance in plan view between the first power supply metal wiring 16vd side end portion is d7. The distance in plan view between the end of the active region 22p and the end of the LIC 24sp on the n-channel transistor 21n side is d8, and the end of the active region 22p and the end of the LIC 24sp on the first power supply metal wiring 16vd side The distance in plan view with the part is d9.

活性領域２２ｎの平面視の幅をｄ１と、活性領域２２ｎの端部とＬＩＣ２４ｄｎのｐチャネル型トランジスタ１１ｐ側の端部との間の平面視の距離をｄ６と、活性領域２２ｎの端部とＬＩＣ２４ｄｎの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ７とする。活性領域２２ｎの端部とＬＩＣ２４ｓｎのｐチャネル型トランジスタ２１ｐ側の端部との間の平面視の距離をｄ８と、活性領域２２ｎの端部とＬＩＣ２４ｓｐの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ９とする。 The width in plan view of the active region 22n is d1, the distance in plan view between the end of the active region 22n and the end of the LIC 24dn on the p-channel transistor 11p side is d6, and the end of the active region 22n and LIC 24dn. The distance in plan view between the second power supply metal wiring 16 vs side end portion is d7. The distance in plan view between the end of the active region 22n and the end of the LIC 24sn on the p-channel transistor 21p side is d8, and the end of the active region 22n and the end of the LIC 24sp on the second power supply metal wiring 16vs side The distance in plan view with the part is d9.

ＬＩＣ１４ｄｐの端部とＬＩＣ１４ｄｎの端部との間隔をｄ１０、ＬＩＣ１４ｓｐの端部とＬＩＣ１４ｓｎの端部との間隔をｄ１０とする。 The distance between the end of LIC 14dp and the end of LIC 14dn is d10, and the distance between the end of LIC 14sp and the end of LIC 14sn is d10.

活性領域２２ｐは第１の電源用金属配線１６ｖｄに最も近い側の活性領域１２ｐとＸ方向に沿う同一線上に配置され、活性領域２２ｎは第２の電源用金属配線１６ｖｓに最も近い側の活性領域１２ｎとＸ方向に沿う同一線上に配置され、以下の関係にある。
ＬＩＣ２４ｄｐの長さ＝ｄ７＋ｄ１＋ｄ６・・・（４）
ＬＩＣ１４ｄｐの長さ＝ｄ４＋ｄ１＋(Ｎ−１)(ｄ１＋ｄ２)＋ｄ３・・・（５）
ＬＩＣ２４ｓｐの長さ＝ｄ９＋ｄ１＋ｄ８・・・（６）
ＬＩＣ１４ｓｐの長さ＝ｄ５＋ｄ１＋(Ｎ−１)(ｄ１＋ｄ２)＋ｄ３・・・（７）
ｄ３＝（ｄ１＋ｄ２）／４・・・（８）
ここで、Ｎはｐチャネル型トランジスタ１１ｐ、ｎチャネル型トランジスタ１１ｎの活性領域の数であり、半導体装置１００ＡではＮ＝４である。また、半導体装置１００Ａでは、
ｄ６＝ｄ３、ｄ７＝ｄ４、ｄ８＝ｄ３、ｄ９＝ｄ４
である。なお、例えば、ｄ１は１０ｎｍ、ｄ２は４０ｎｍ程度の大きさである。 The active region 22p is arranged on the same line along the X direction as the active region 12p closest to the first power supply metal wiring 16vd, and the active region 22n is the active region closest to the second power supply metal wiring 16vs. 12n is arranged on the same line along the X direction and has the following relationship.
LIC24dp length = d7 + d1 + d6 (4)
LIC 14dp length = d4 + d1 + (N−1) (d1 + d2) + d3 (5)
LIC24sp length = d9 + d1 + d8 (6)
LIC14sp length = d5 + d1 + (N−1) (d1 + d2) + d3 (7)
d3 = (d1 + d2) / 4 (8)
Here, N is the number of active regions of the p-channel transistor 11p and the n-channel transistor 11n, and N = 4 in the semiconductor device 100A. In the semiconductor device 100A,
d6 = d3, d7 = d4, d8 = d3, d9 = d4
It is. For example, d1 is about 10 nm and d2 is about 40 nm.

ゲートピッチ（ゲート電極間距離＋ゲート長）をｄ１１とすると、以下の関係にある。
ここで、例えば、ｄ１１は９０ｎｍ程度の大きさである。
Ｌｓ１＝２×ｄ１１・・・（９）
Ｌｇ１≦Ｗ_ＬＩＣ≦ｄ１１／２・・・（１０）
半導体装置１００Ａはインバータを２段直列に接続した遅延回路（バッファ）の例である。より遅延時間を作るために、前段のインバータの活性領域（突起半導体層の本数）を最小としている例である。前段のインバータと後段のインバータとの突起半導体層の本数は、本数差が大きい方が後段のインバータの充放電に時間がかかるため、より遅延時間を増加させられる。また、後段のインバータの突起半導体の本数は配置可能な最大数を使うのが好ましい。これにより、遅延回路の出力信号を安定させることができる。遅延時間を小さくする場合は、前段のインバータの活性領域（突起半導体層の本数）を増加させればよい。 If the gate pitch (distance between gate electrodes + gate length) is d11, the following relationship is established.
Here, for example, d11 has a size of about 90 nm.
Ls1 = 2 × d11 (9)
Lg1 ≦ W _LIC ≦ d11 / 2 (10)
The semiconductor device 100A is an example of a delay circuit (buffer) in which two stages of inverters are connected in series. This is an example in which the active region (the number of protruding semiconductor layers) of the previous inverter is minimized in order to make a delay time. As for the number of protruding semiconductor layers of the front-stage inverter and the rear-stage inverter, the delay time can be further increased because charging / discharging of the rear-stage inverter takes time when the number difference is larger. In addition, it is preferable to use the maximum number of projecting semiconductors in the subsequent inverter. Thereby, the output signal of the delay circuit can be stabilized. In order to reduce the delay time, the active region (the number of protruding semiconductor layers) of the previous inverter may be increased.

次に、半導体装置１００Ａよりも遅延時間を増加させる実施例２に係る半導体装置について図２を用いて説明する。図２は実施例２に係る半導体装置の構成を示す平面図である。
図１Ｂに示す実施例１に係る半導体装置１００Ａと同様に、実施例２に係る半導体装置１００Ｂはインバータを２段直列接続して構成される。半導体装置１Ｂの後段（出力側）のインバータ１０は半導体装置１００Ａの出力側のインバータと同様な構成であり、半導体装置１００Ｂの前段（入力側）のインバータ３０は半導体装置１００Ａのインバータ２０とは異なる構成である。なお、図２では、第１の電源用金属配線１６ｖｄ、それに接続されるビア１５ｓｐ、２４ｓｐ、第２の電源用金属配線１６ｖｓ、それに接続されるビア１５ｓｎ、２５ｓｎが省略されている。 Next, a semiconductor device according to a second embodiment in which the delay time is increased as compared with the semiconductor device 100A will be described with reference to FIG. FIG. 2 is a plan view illustrating the configuration of the semiconductor device according to the second embodiment.
Similar to the semiconductor device 100A according to the first embodiment illustrated in FIG. 1B, the semiconductor device 100B according to the second embodiment includes two inverters connected in series. The inverter 10 at the rear stage (output side) of the semiconductor device 1B has the same configuration as the inverter at the output side of the semiconductor device 100A, and the inverter 30 at the front stage (input side) of the semiconductor device 100B is different from the inverter 20 of the semiconductor device 100A. It is a configuration. In FIG. 2, the first power supply metal wiring 16vd, vias 15sp and 24sp connected thereto, the second power supply metal wiring 16vs and vias 15sn and 25sn connected thereto are omitted.

ｐチャネル型トランジスタ３１ｐおよびｎチャネル型トランジスタ３１ｎのゲート幅（Ｗｇ２）は実施例１のｐチャネル型トランジスタ２１ｐおよびｎチャネル型トランジスタ２１ｎのゲート幅（Ｗｇ２）とそれぞれ同じであるが、ゲート電極３３のゲート長（Ｌｇ２）をＬｇ１よりも大きくして遅延時間を増大させるようにする。 The gate widths (Wg2) of the p-channel transistor 31p and the n-channel transistor 31n are the same as the gate widths (Wg2) of the p-channel transistor 21p and the n-channel transistor 21n of the first embodiment. The gate length (Lg2) is made larger than Lg1 to increase the delay time.

面積効率よく遅延時間を増やすため、ゲート長を最小加工ルールに対して太くレイアウトするが、Ｘ方向セルサイズが太くした分だけ大きくなる。インバータ１０のＸ方向のセルサイズをＬｓ１とし、インバータ３０のＸ方向のセルサイズをＬｓ２とすると、Ｌｓ２＞Ｌｓ１となる。また、ゲート長の異なるトランジスタを同一セル内で使用する場合、それぞれのトランジスタが異なる特性となる可能性もあり、遅延時間のばらつきが発生する可能性がある。 In order to increase the delay time in an area-efficient manner, the gate length is laid out thicker than the minimum processing rule. However, the gate length increases as the X-direction cell size is increased. When the cell size in the X direction of the inverter 10 is Ls1, and the cell size in the X direction of the inverter 30 is Ls2, Ls2> Ls1. In addition, when transistors having different gate lengths are used in the same cell, each transistor may have different characteristics, and variation in delay time may occur.

次に、実施例２の問題点の解決法として同一ゲート長のトランジスタを用いる実施例３に係る半導体装置について図３Ａおよび図３Ｂを用いて説明する。図３Ａは実施例２に係る半導体装置の構成を示す平面図である。図３Ｂは比較例２に係る半導体装置の回路図である。
図３Ｂに示すように、実施例３に係る半導体装置１００Ｃはインバータを４段縦続接続して構成される。出力側のインバータ１０は半導体装置１００Ａと同様である。入力側の３段のインバータ２０は半導体装置１００Ａと同様である。インバータ１０，２０のＸ方向のセルサイズはそれぞれＬｓ１であるので、半導体装置１００Ｃのセルサイズは４×Ｌｓ１である。なお、図３Ａでは、第１の電源用金属配線１６ｖｄ、それに接続されるビア１５ｓｐ、２５ｓｐ、第２の電源用金属配線１６ｖｓ、それに接続されるビア１５ｓｎ、２５ｓｎが省略されている。半導体装置１００Ｃでは、遅延時間を増やすためには多数のトランジスタが必要となり、Ｘ方向のセルサイズが増大する。 Next, as a solution to the problem of the second embodiment, a semiconductor device according to the third embodiment using transistors having the same gate length will be described with reference to FIGS. 3A and 3B. FIG. 3A is a plan view illustrating the configuration of the semiconductor device according to the second embodiment. FIG. 3B is a circuit diagram of a semiconductor device according to Comparative Example 2.
As illustrated in FIG. 3B, the semiconductor device 100C according to the third embodiment is configured by connecting inverters in four stages in cascade. The output-side inverter 10 is the same as the semiconductor device 100A. The three-stage inverter 20 on the input side is the same as the semiconductor device 100A. Since the cell sizes in the X direction of the inverters 10 and 20 are each Ls1, the cell size of the semiconductor device 100C is 4 × Ls1. In FIG. 3A, the first power supply metal wiring 16vd, the vias 15sp and 25sp connected thereto, the second power supply metal wiring 16vs and the vias 15sn and 25sn connected thereto are omitted. In the semiconductor device 100C, a large number of transistors are required to increase the delay time, and the cell size in the X direction increases.

次に、実施例２、３の問題点の解決法として長いＬＩＣを用いる実施例４に係る半導体装置について図４Ａ、図４Ｂ、図５Ａから図５Ｆを用いて説明する。図４Ａは実施例４に係る半導体装置の構成を示す平面図である。図４Ｂは図４Ａの一部を拡大した平面図である。図５Ａは図４ＢのＡ’−Ａ”線における断面図である。図５Ｂは図４ＢのＢ’−Ｂ”線における断面図である。図５Ｃは図４ＢのＣ’−Ｃ”線における断面図である。図５Ｄは図４ＢのＤ’−Ｄ”線における断面図である。図５Ｅは図４ＢのＥ’−Ｅ”線における断面図である。図５Ｆは図４ＢのＦ’−Ｆ”線における断面図である。 Next, a semiconductor device according to a fourth embodiment that uses a long LIC as a solution to the problems of the second and third embodiments will be described with reference to FIGS. 4A, 4B, and 5A to 5F. FIG. 4A is a plan view illustrating the configuration of the semiconductor device according to the fourth embodiment. 4B is an enlarged plan view of a part of FIG. 4A. 5A is a cross-sectional view taken along line A′-A ″ in FIG. 4B. FIG. 5B is a cross-sectional view taken along line B′-B ″ in FIG. 4B. 5C is a cross-sectional view taken along line C′-C ″ of FIG. 4B. FIG. 5D is a cross-sectional view taken along line D′-D ″ of FIG. 4B. 5E is a cross-sectional view taken along line E′-E ″ of FIG. 4B. FIG. 5F is a cross-sectional view taken along line F′-F ″ of FIG. 4B.

図１Ｂに示す実施例１に係る半導体装置１００Ａと同様に、実施例４に係る半導体装置１００Ｄはインバータを２段直列接続して構成される。半導体装置１００Ｄの後段（出力側）のインバータ１０は半導体装置１００Ａのインバータと同様な構成であり、半導体装置１００Ｄの前段（入力側）のインバータ（第２のインバータ）４０は半導体装置１００Ａのインバータ２０とはＬＩＣ４４ｄｐ、４４ｄｎの長さと出力用金属配線４６ｏの長さとビア４５ｄｐ、４５ｄｎの位置が異なる以外は基本的に同様な構成である。 Similar to the semiconductor device 100A according to the first embodiment illustrated in FIG. 1B, the semiconductor device 100D according to the fourth embodiment includes two inverters connected in series. The inverter 10 at the rear stage (output side) of the semiconductor device 100D has the same configuration as the inverter of the semiconductor device 100A, and the inverter (second inverter) 40 at the front stage (input side) of the semiconductor device 100D is the inverter 20 of the semiconductor device 100A. Is basically the same configuration except that the lengths of the LICs 44dp and 44dn, the length of the output metal wiring 46o, and the positions of the vias 45dp and 45dn are different.

活性領域４２ｐの平面視の幅をｄ１と、活性領域４２ｐの端部とＬＩＣ４４ｄｐのｎチャネル型トランジスタ（第２のｎチャネル型トランジスタ）４１ｎ側の端部との間の平面視の距離をｄ６と、活性領域４２ｐの端部とＬＩＣ４４ｄｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ７とする。活性領域４２ｐの端部とＬＩＣ４４ｓｐのｎチャネル型トランジスタ４１ｎ側の端部との間の平面視の距離をｄ８と、活性領域４２ｐの端部とＬＩＣ４４ｓｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ９とする。 The width of the active region 42p in plan view is d1, and the distance in plan view between the end of the active region 42p and the end of the LIC 44dp on the n-channel transistor (second n-channel transistor) 41n side is d6. The distance in plan view between the end of the active region 42p and the end of the LIC 44dp on the first power supply metal wiring 16vd side is d7. The distance in plan view between the end of the active region 42p and the end of the LIC 44sp on the n-channel transistor 41n side is d8, and the end of the active region 42p and the end of the LIC 44sp on the first power supply metal wiring 16vd side The distance in plan view with the part is d9.

活性領域４２ｎの平面視の幅をｄ１と、活性領域４２ｎの端部とＬＩＣ４４ｄｎのｐチャネル型トランジスタ４１ｐ側の端部との間の平面視の距離をｄ６と、活性領域４２ｎの端部とＬＩＣ４４ｄｎの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ７とする。活性領域４２ｎの端部とＬＩＣ４４ｓｎのｐチャネル型トランジスタ（第２のｐチャネル型トランジスタ）４１ｐ側の端部との間の平面視の距離をｄ８と、活性領域４２ｎの端部とＬＩＣ４４ｓｐの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ９とする。 The width in plan view of the active region 42n is d1, the distance in plan view between the end of the active region 42n and the end of the LIC 44dn on the p-channel transistor 41p side is d6, and the end of the active region 42n and LIC 44dn. The distance in plan view between the second power supply metal wiring 16 vs side end portion is d7. The distance in plan view between the end of the active region 42n and the end of the LIC 44sn on the p-channel transistor (second p-channel transistor) 41p side is d8, and the end of the active region 42n and the second of the LIC 44sp The distance in plan view between the power source metal wiring 16vs and the end of the power source metal wiring 16v is d9.

活性領域４２ｐは第１の電源用金属配線１６ｖｄに最も近い側の活性領域１２ｐとＸ方向に沿う同一線上に配置され、活性領域４２ｎは第２の電源用金属配線１６ｖｓに最も近い側の活性領域１２ｎとＸ方向に沿う同一線上に配置され、式（４）〜（１０）の関係にある。ここで、半導体装置１００Ｄでは、ｄ７＝ｄ４、ｄ９＝ｄ５であり、ＬＩＣ１４ｄｐの長さとＬＩＣ２４ｄｐの長さを同じに、ＬＩＣ１４ｓｐの長さとＬＩＣ２４ｓｐの長さを同じに、ＬＩＣ１４ｄｎの長さとＬＩＣ２４ｄｎの長さを同じに、ＬＩＣ１４ｓｎの長さとＬＩＣ２４ｓｎの長さを同じにしているので下記の関係がある。
ｄ６＝(Ｎ−１)(ｄ１＋ｄ２)＋ｄ３・・・（１１）
ｄ８＝(Ｎ−１)(ｄ１＋ｄ２)＋ｄ３・・・（１２）
すなわち、半導体装置１００ＤではＮ＝４であるので、ｄ６はｄ３よりも長くなり、ｄ８はｄ３よりも長くなり、半導体装置１００Ａの相当部分の長さより長くなる。
なお、活性領域１２ｐの数は４つに限定されるものではなく、活性領域４２ｐの数よりも多ければよい。また、活性領域１２ｎの数も４つに限定されるものではなく、活性領域４２ｎの数よりも多ければよい。活性領域４２ｐの数は１つに限定されるものではなく、活性領域１２ｐの数よりも少なければよい。活性領域４２ｎの数は１つに限定されるものではなく、活性領域１２の数よりも少なければよい。 The active region 42p is disposed on the same line along the X direction as the active region 12p closest to the first power supply metal wiring 16vd, and the active region 42n is the active region closest to the second power supply metal wiring 16vs. It is arrange | positioned on 12n and the same line which follows a X direction, and has the relationship of Formula (4)-(10). Here, in the semiconductor device 100D, d7 = d4 and d9 = d5, the LIC 14dp and the LIC 24dp have the same length, the LIC 14sp and the LIC 24sp have the same length, the LIC 14dn and the LIC 24dn have the same length. Since the length of LIC14sn is the same as the length of LIC24sn, there is the following relationship.
d6 = (N−1) (d1 + d2) + d3 (11)
d8 = (N−1) (d1 + d2) + d3 (12)
That is, since N = 4 in the semiconductor device 100D, d6 is longer than d3, d8 is longer than d3, and is longer than the corresponding portion of the semiconductor device 100A.
Note that the number of active regions 12p is not limited to four, but may be larger than the number of active regions 42p. Further, the number of active regions 12n is not limited to four as long as it is larger than the number of active regions 42n. The number of active regions 42p is not limited to one, but may be smaller than the number of active regions 12p. The number of active regions 42n is not limited to one, but may be smaller than the number of active regions 12.

図４Ｂは半導体装置１００Ｄの入力側のインバータ４０のｎチャネル型トランジスタ４１ｎ部分の平面図であるが、その部分の構造をについて図５Ａ−５Ｆを用いて説明する。なお、入力側のインバータ４０のｐチャネル型トランジスタ４１ｐ、出力側のインバータ１０のｎチャネル型トランジスタ１１ｎ、ｐチャネル型トランジスタ１１ｐも同様な構造であるので、説明は省略する。 FIG. 4B is a plan view of the n-channel transistor 41n portion of the inverter 40 on the input side of the semiconductor device 100D. The structure of this portion will be described with reference to FIGS. 5A to 5F. Since the p-channel transistor 41p of the input-side inverter 40 and the n-channel transistor 11n and the p-channel transistor 11p of the output-side inverter 10 have the same structure, description thereof is omitted.

図５Ａ、５Ｄ、５Ｅ、５Ｆに示すように、半導体層である活性領域２２ｎは半導体基板１からその一部が絶縁膜２を突き抜けて、絶縁膜２上に突出することにより形成されている。言い換えると、活性領域２２ｎの周りの半導体基板１上に素子分離領域を形成する絶縁膜２が形成されている。図５Ｄに示すように、活性領域２２ｎの両側面および上面に接してゲート絶縁膜３が形成されている。ゲート絶縁膜３が接している活性領域２２ｎの高さをＨ_ＦＩＮ、幅をＷ_ＦＩＮとすると、Ｈ_ＦＩＮ＞Ｗ_ＦＩＮである。例えば、Ｈ_ＦＩＮは３０ｎｍ、Ｗ_ＦＩＮは１０ｎｍ程度の大きさである。図５Ａ、５Ｄに示すように、ゲート絶縁膜３の上面および側面に接してゲート電極４３、１３が形成され、また、図５Ｂ、５Ｃに示すように、絶縁膜２の上にもゲート電極４３が形成されている。図５Ａ−５Ｃに示すように、ゲート電極４３が伸びる方向の両側面に絶縁膜で構成されるサイドウォール４が形成されている。図５Ａ−５Ｆに示すように、活性領域２２ｎ、絶縁膜２、ゲート電極４３、サイドウォール４の上に層間絶縁膜５が形成されている。 As shown in FIGS. 5A, 5D, 5E, and 5F, the active region 22n that is a semiconductor layer is formed by protruding partly from the semiconductor substrate 1 through the insulating film 2 and protruding onto the insulating film 2. In other words, the insulating film 2 for forming the element isolation region is formed on the semiconductor substrate 1 around the active region 22n. As shown in FIG. 5D, the gate insulating film 3 is formed in contact with both side surfaces and the upper surface of the active region 22n. When the height of the active region 22n in contact with the gate insulating film 3 is H _FIN and the width is W _FIN , H _FIN > W _FIN . For example, H _FIN is 30 nm and W _FIN is about 10 nm. As shown in FIGS. 5A and 5D, gate electrodes 43 and 13 are formed in contact with the top and side surfaces of the gate insulating film 3, and the gate electrode 43 is also formed on the insulating film 2 as shown in FIGS. 5B and 5C. Is formed. As shown in FIGS. 5A-5C, sidewalls 4 made of an insulating film are formed on both side surfaces in the direction in which the gate electrode 43 extends. As shown in FIGS. 5A to 5F, an interlayer insulating film 5 is formed on the active region 22n, the insulating film 2, the gate electrode 43, and the sidewalls 4.

図５Ａ、５Ｂ、５Ｃ、５Ｆに示すように、ソースおよびドレイン側の活性領域２２ｎの上面および側面、絶縁膜２の上に第１の金属膜で構成されるＬＩＣ４４ｓｎ、４４ｄｎが形成されている。これにより、ＬＩＣ４４ｓｎはソース側の活性領域２２ｎと接続され、ＬＩＣ４４ｄｎはドレイン側の活性領域２２ｎと接続される。第１の金属膜は、例えば、タングステン（Ｗ）である。 As shown in FIGS. 5A, 5B, 5C, and 5F, LICs 44sn and 44dn made of a first metal film are formed on the upper and side surfaces of the active region 22n on the source and drain sides and on the insulating film 2. Thereby, the LIC 44sn is connected to the active region 22n on the source side, and the LIC 44dn is connected to the active region 22n on the drain side. The first metal film is, for example, tungsten (W).

図５Ａ−５Ｆに示すように、層間絶縁膜５、ＬＩＣ４４ｓｎ、４４ｄｎの上に層間絶縁膜６が形成されている。図５Ｃ、５Ｆに示すように、ＬＩＣ４４ｄｎの上に第２の金属膜で構成されるビア４５ｄｎが形成されている。これにより、ＬＩＣ４４ｄｎとビア４５ｄｎが接続され、ＬＩＣ４４ｓｎとビア４５ｄｎが接続される。 As shown in FIGS. 5A-5F, an interlayer insulating film 6 is formed on the interlayer insulating film 5 and the LICs 44sn and 44dn. As shown in FIGS. 5C and 5F, a via 45dn formed of a second metal film is formed on the LIC 44dn. Thereby, the LIC 44dn and the via 45dn are connected, and the LIC 44sn and the via 45dn are connected.

図５Ａ−５Ｆに示すように、層間絶縁膜６、ビア４５ｄｎの上に層間絶縁膜７が形成されている。図５Ｃ−５Ｆに示すように、ビア４５ｄｎ、層間絶縁膜６の上に第３の金属膜で構成される出力用金属配線４６ｏ、第２の電源用金属配線１６ｖｓが形成されている。これにより、ビア４５ｄｎと出力用金属配線４６ｏとが接続され、ビア４５ｓｎと第２の電源用金属配線１６ｖｓが接続される。第３の金属膜は、例えば、銅（Ｃｕ）である。 As shown in FIGS. 5A to 5F, an interlayer insulating film 7 is formed on the interlayer insulating film 6 and the via 45dn. As shown in FIGS. 5C-5F, the output metal wiring 46o and the second power supply metal wiring 16vs formed of the third metal film are formed on the via 45dn and the interlayer insulating film 6. As a result, the via 45dn and the output metal wiring 46o are connected, and the via 45sn and the second power supply metal wiring 16vs are connected. The third metal film is, for example, copper (Cu).

半導体装置１００Ｄはインバータを２段直列に接続したバッファの例である。より遅延時間を作るために、前段インバータの活性領域（突起半導体層の本数）を最小としている例である。入力側のインバータのＬＩＣは、ゲート電極との並走箇所を突起半導体層の上のみならず、突起半導体層の無い箇所まで伸ばしている。ゲート電極とＬＩＣの並走箇所には寄生容量Ｃｐｅが存在するため、並走距離を延ばせば寄生容量を増やすことができ、実施例２のようにゲート長を変えるまたは実施例３のようにインバータ接続数を増やすことなく、同一セル面積で遅延時間を増加させることができる。入力側のインバータの容量は、ＬＩＣが突起半導体層の上のみにある場合と比べて、２倍となる。そのため、入力側のインバータの遅延時間は、ＬＩＣが突起半導体層の上のみにある場合をＴａとすると、２×Ｔａになる。よって、インバータ２段での遅延時間は、出力側のインバータの遅延時間をＴｂとすると、２×Ｔａ＋Ｔｂとなり、同一面積でＴａ分の遅延時間を作ることができる。入力側のインバータはＦｉｎ本数が少ないため、Ｔａ＞Ｔｂであり、実施例４のレイアウトを用いることでＴａ分の遅延時間は１．５倍以上の増加となる。 The semiconductor device 100D is an example of a buffer in which two stages of inverters are connected in series. This is an example in which the active region (the number of protruding semiconductor layers) of the preceding inverter is minimized in order to make a delay time. The LIC of the inverter on the input side extends not only on the protruding semiconductor layer but also on the protruding semiconductor layer in parallel with the gate electrode. Since the parasitic capacitance Cpe exists at the parallel location of the gate electrode and the LIC, the parasitic capacitance can be increased by extending the parallel distance, and the gate length is changed as in the second embodiment or the inverter as in the third embodiment. The delay time can be increased with the same cell area without increasing the number of connections. The capacity of the inverter on the input side is twice that of the case where the LIC is only on the protruding semiconductor layer. Therefore, the delay time of the inverter on the input side is 2 × Ta, where Ta is the case where the LIC is only on the protruding semiconductor layer. Therefore, the delay time in the two inverter stages is 2 × Ta + Tb, where Tb is the delay time of the inverter on the output side, and a delay time corresponding to Ta can be made with the same area. Since the number of Fins on the input side is small, Ta> Tb, and by using the layout of the fourth embodiment, the delay time for Ta increases by 1.5 times or more.

同時に、実施例３に比べてトランジスタ数は少ないため、リーク電流は少なく、同一遅延時間で比べた場合の消費電力を削減することができる。 At the same time, since the number of transistors is smaller than in the third embodiment, the leakage current is small, and the power consumption when compared with the same delay time can be reduced.

次に、実施例４と同等の遅延時間を有する実施例５に係る半導体装置について図６Ａ、図６Ｂを用いて説明する。図６Ａは実施例５に係る遅延回路の構成を示す平面図である。図６Ｂは図６Ａの一部を拡大した平面図である。
実施例５に係る半導体装置１００Ｅは、入力側のインバータ（第２のインバータ）５０の活性領域の配置位置が異なる以外は実施例４に係る半導体装置と同様である。図６ＢのＡ−Ａ線における断面図は図５Ａの断面図と、図６ＢのＢ−Ｂ線における断面図は図５Ｂの断面図と、図６ＢのＣ−Ｃ線における断面図は図５Ｃの断面図と、同様である。 Next, a semiconductor device according to Example 5 having a delay time equivalent to that of Example 4 will be described with reference to FIGS. 6A and 6B. FIG. 6A is a plan view illustrating a configuration of a delay circuit according to the fifth embodiment. FIG. 6B is an enlarged plan view of a part of FIG. 6A.
The semiconductor device 100E according to the fifth embodiment is the same as the semiconductor device according to the fourth embodiment, except that the arrangement position of the active region of the input-side inverter (second inverter) 50 is different. 6B is a cross-sectional view of FIG. 5A, a cross-sectional view of FIG. 6B is a cross-sectional view of FIG. 6B, and a cross-sectional view of FIG. 6B is a cross-sectional view of FIG. This is the same as the sectional view.

活性領域５２ｐの平面視の幅をｄ１と、活性領域５２ｐの端部とＬＩＣ４４ｄｐのｎチャネル型トランジスタ５１ｎ側の端部との間の平面視の距離をｄ６と、活性領域５２ｐの端部とＬＩＣ４４ｄｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ７とする。活性領域５２ｐの端部とＬＩＣ４４ｓｐのｎチャネル型トランジスタ（第２のｎチャネル型トランジスタ）５１ｎ側の端部との間の平面視の距離をｄ８と、活性領域５２ｐの端部とＬＩＣ４４ｓｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ９とする。 The width in plan view of the active region 52p is d1, the distance in plan view between the end of the active region 52p and the end of the LIC 44dp on the n-channel transistor 51n side is d6, and the end of the active region 52p and LIC 44dp The distance in plan view between the first power supply metal wiring 16vd side end portion is d7. The distance in plan view between the end of the active region 52p and the end of the LIC 44sp on the n-channel transistor (second n-channel transistor) 51n side is d8, and the end of the active region 52p and the first of the LIC 44sp The distance in plan view between the power source metal wiring 16vd and the end on the side is d9.

活性領域５２ｎの平面視の幅をｄ１と、活性領域５２ｎの端部とＬＩＣ４４ｄｎのｐチャネル型トランジスタ５１ｐ側の端部との間の平面視の距離をｄ６と、活性領域５２ｎの端部とＬＩＣ４４ｄｎの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ７とする。活性領域５２ｎの端部とＬＩＣ４４ｓｎのｐチャネル型トランジスタ（第２のｐチャネル型トランジスタ）５１ｐ側の端部との間の平面視の距離をｄ８と、活性領域５２ｎの端部とＬＩＣ４４ｓｐの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ９とする。 The width in plan view of the active region 52n is d1, the distance in plan view between the end of the active region 52n and the end of the LIC 44dn on the p-channel transistor 51p side is d6, and the end of the active region 52n and LIC 44dn. The distance in plan view between the second power supply metal wiring 16 vs side end portion is d7. The distance in plan view between the end of the active region 52n and the end of the LIC 44sn on the p-channel transistor (second p-channel transistor) 51p side is d8, and the end of the active region 52n and the second of the LIC 44sp The distance in plan view between the power source metal wiring 16vs and the end of the power source metal wiring 16v is d9.

活性領域５２ｐは第１の電源用金属配線１６ｖｄから最も遠い側の活性領域１２ｐとＸ方向に沿う同一線上に配置され、活性領域５２ｎは第２の電源用金属配線１６ｖｓから最も遠い側の活性領域１２ｎとＸ方向に沿う同一線上に配置され、式（４）〜（１０）の関係にある。ここで、半導体装置１００Ｅでは、ｄ６＝ｄ３、ｄ８＝ｄ３であり、ＬＩＣ１４ｄｐの長さとＬＩＣ２４ｄｐの長さを同じに、ＬＩＣ１４ｓｐの長さとＬＩＣ２４ｓｐの長さを同じに、ＬＩＣ１４ｄｎの長さとＬＩＣ２４ｄｎの長さを同じに、ＬＩＣ１４ｓｎの長さとＬＩＣ２４ｓｎの長さを同じにしているので下記の関係がある
ｄ７＝(Ｎ−１)(ｄ１＋ｄ２)＋ｄ４・・・（１３）
ｄ９＝(Ｎ−１)(ｄ１＋ｄ２)＋ｄ５・・・（１４）
すなわち、半導体装置１００ＥではＮ＝４であるので、ｄ７はｄ４よりも長くなり、ｄ９はｄ５よりも長くなり、半導体装置１００Ａの相当部分の長さよりも長くなる。
活性領域１２ｐの数は４つに限定されるものではなく、活性領域５２ｐの数よりも多ければよい。また、活性領域１２ｎの数も４つに限定されるものではなく、活性領域５２ｎの数よりも多ければよい。活性領域５２ｐの数は１つに限定されるものではなく、活性領域１２ｐの数よりも少なければよい。活性領域５２ｎの数は１つに限定されるものではなく、活性領域１２の数よりも少なければよい。 The active region 52p is arranged on the same line along the X direction as the active region 12p farthest from the first power supply metal wiring 16vd, and the active region 52n is the active region farthest from the second power supply metal wiring 16vs. It is arrange | positioned on 12n and the same line which follows a X direction, and has the relationship of Formula (4)-(10). Here, in the semiconductor device 100E, d6 = d3, d8 = d3, the length of the LIC 14dp and the length of the LIC 24dp are the same, the length of the LIC 14sp and the length of the LIC 24sp are the same, and the length of the LIC 14dn and the length of the LIC 24dn Since the length of LIC14sn is the same as the length of LIC24sn, there is the following relationship: d7 = (N-1) (d1 + d2) + d4 (13)
d9 = (N−1) (d1 + d2) + d5 (14)
That is, since N = 4 in the semiconductor device 100E, d7 is longer than d4, d9 is longer than d5, and is longer than the length of the corresponding portion of the semiconductor device 100A.
The number of active regions 12p is not limited to four as long as it is larger than the number of active regions 52p. Further, the number of active regions 12n is not limited to four as long as it is larger than the number of active regions 52n. The number of active regions 52p is not limited to one, but may be smaller than the number of active regions 12p. The number of active regions 52n is not limited to one, but may be smaller than the number of active regions 12.

入力側のインバータの活性領域の位置が変わっても、実施例４と同様の寄生容量増加による遅延時間増加は得られる。 Even when the position of the active region of the inverter on the input side is changed, the delay time increase due to the increase of the parasitic capacitance similar to the fourth embodiment can be obtained.

活性領域５２ｐは第１の電源用金属配線１６ｖｄから最も遠い側の活性領域１２ｐとＸ方向に沿う同一線上に配置される必要はなく、第１の電源用金属配線１６ｖｄから最も遠い側の活性領域１２ｐと最も近い側の活性領域１２ｐとの間に配置されてもよい。活性領域５２ｎは第２の電源用金属配線１６ｖｓから最も遠い側の活性領域１２ｎとＸ方向に沿う同一線上に配置される必要はなく、第２の電源用金属配線１６ｖｓから最も遠い側の活性領域１２ｎと最も近い側の活性領域１２ｎとの間に配置されてもよい。 The active region 52p does not need to be disposed on the same line along the X direction as the active region 12p farthest from the first power supply metal wiring 16vd, and the active region farthest from the first power supply metal wiring 16vd. It may be arranged between 12p and the closest active region 12p. The active region 52n does not have to be arranged on the same line along the X direction as the active region 12n farthest from the second power supply metal wiring 16vs, and the active region farthest from the second power supply metal wiring 16vs. It may be arranged between 12n and the closest active region 12n.

次に、実施例４、５よりも遅延時間が小さい実施例６に係る半導体装置について図７Ａ、図７Ｂ、図８を用いて説明する。図７Ａは実施例６に係る半導体装置の構成を示す平面図である。図７Ｂは図７Ａの一部を拡大した平面図である。図８は図７ＢのＧ’−Ｇ”線における断面図である。
実施例６に係る半導体装置１００Ｆは、入力側のインバータ（第２のインバータ）６０の活性領域のドレイン側に接続するＬＩＣの長さが異なる以外は実施例１に係る半導体装置と基本的に同様である。ＬＩＣの長さの変更に伴ってビアの位置図７ＢのＡ−Ａ線における断面図は図５Ａの断面図と、図７ＢのＣ−Ｃ線における断面図は図５Ｃの断面図と同様である。 Next, a semiconductor device according to a sixth embodiment having a delay time shorter than that of the fourth and fifth embodiments will be described with reference to FIGS. 7A, 7B, and 8. FIG. FIG. 7A is a plan view illustrating the configuration of the semiconductor device according to the sixth embodiment. FIG. 7B is an enlarged plan view of a part of FIG. 7A. FIG. 8 is a cross-sectional view taken along line G′-G ″ in FIG. 7B.
The semiconductor device 100F according to the sixth embodiment is basically the same as the semiconductor device according to the first embodiment except that the length of the LIC connected to the drain side of the active region of the input-side inverter (second inverter) 60 is different. It is. The position of the via in accordance with the change in the length of the LIC The cross-sectional view taken along the line AA in FIG. 7B is the same as the cross-sectional view taken along the line C-C in FIG. .

活性領域４２ｐの平面視の幅をｄ１と、活性領域４２ｐの端部とＬＩＣ６４ｄｐのｎチャネル型トランジスタ６１ｎ側の端部との間の平面視の距離をｄ６と、活性領域４２ｐの端部とＬＩＣ４４ｄｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ７とする。活性領域４２ｐの端部とＬＩＣ４４ｓｐのｎチャネル型トランジスタ（第２のｎチャネル型トランジスタ）６１ｎ側の端部との間の平面視の距離をｄ８と、活性領域４２ｐの端部とＬＩＣ４４ｓｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ９とする。 The width in plan view of the active region 42p is d1, the distance in plan view between the end of the active region 42p and the end of the LIC 64dp on the n-channel transistor 61n side is d6, and the end of the active region 42p and LIC 44dp The distance in plan view between the first power supply metal wiring 16vd side end portion is d7. The distance in plan view between the end of the active region 42p and the end of the LIC 44sp on the n-channel transistor (second n-channel transistor) 61n side is d8, and the end of the active region 42p and the first of the LIC 44sp The distance in plan view between the power source metal wiring 16vd and the end on the side is d9.

活性領域４２ｎの平面視の幅をｄ１と、活性領域４２ｎの端部とＬＩＣ６４ｄｎのｐチャネル型トランジスタ４１ｐ側の端部との間の平面視の距離をｄ６と、活性領域４２ｎの端部とＬＩＣ４４ｄｎの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ７とする。活性領域４２ｎの端部とＬＩＣ４４ｓｎのｐチャネル型トランジスタ（第２のｐチャネル型トランジスタ）６１ｐ側の端部との間の平面視の距離をｄ８と、活性領域４２ｎの端部とＬＩＣ４４ｓｐの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ９とする。 The width in plan view of the active region 42n is d1, the distance in plan view between the end of the active region 42n and the end of the LIC 64dn on the p-channel transistor 41p side is d6, and the end of the active region 42n and LIC 44dn. The distance in plan view between the second power supply metal wiring 16 vs side end portion is d7. The distance in plan view between the end of the active region 42n and the end of the LIC 44sn on the p-channel transistor (second p-channel transistor) 61p side is d8, and the end of the active region 42n and the second of the LIC 44sp The distance in plan view between the power source metal wiring 16vs and the end of the power source metal wiring 16v is d9.

活性領域４２ｐは第１の電源用金属配線１６ｖｄに最も近い側の活性領域１２ｐとＸ方向に沿う同一線上に配置され、活性領域４２ｎは第２の電源用金属配線１６ｖｓに最も近い側の活性領域１２ｎとＸ方向に沿う同一線上に配置され、式（４）〜（１０）の関係にある。ここで、半導体装置１００Ｆでは、ｄ６＝ｄ３、ｄ７＝ｄ４、ｄ９＝ｄ５とし、ＬＩＣ１４ｓｐの長さとＬＩＣ２４ｓｐの長さを同じに、ＬＩＣ１４ｓｎの長さとＬＩＣ２４ｓｎの長さを同じにしているので下記の関係がある。
ｄ８＝(Ｎ−１)(ｄ１＋ｄ２)＋ｄ３・・・（１２）
すなわち、半導体装置１００ＤではＮ＝４であるので、ｄ８はｄ３よりも長くなり、半導体装置１００Ａの相当部分の長さよりも長くなる。
活性領域１２ｐの数は４つに限定されるものではなく、活性領域４２ｐの数よりも多ければよい。また、活性領域１２ｎの数も４つに限定されるものではなく、活性領域４２ｎの数よりも多ければよい。活性領域４２ｐの数は１つに限定されるものではなく、活性領域１２ｐの数よりも少なければよい。活性領域４２ｎの数は１つに限定されるものではなく、活性領域１２の数よりも少なければよい。 The active region 42p is disposed on the same line along the X direction as the active region 12p closest to the first power supply metal wiring 16vd, and the active region 42n is the active region closest to the second power supply metal wiring 16vs. It is arrange | positioned on 12n and the same line which follows a X direction, and has the relationship of Formula (4)-(10). Here, in the semiconductor device 100F, d6 = d3, d7 = d4, d9 = d5, the length of the LIC 14sp and the length of the LIC 24sp are the same, and the length of the LIC 14sn and the length of the LIC 24sn are the same. There is.
d8 = (N−1) (d1 + d2) + d3 (12)
That is, since N = 4 in the semiconductor device 100D, d8 is longer than d3 and longer than the length of the corresponding portion of the semiconductor device 100A.
The number of active regions 12p is not limited to four as long as it is larger than the number of active regions 42p. Further, the number of active regions 12n is not limited to four as long as it is larger than the number of active regions 42n. The number of active regions 42p is not limited to one, but may be smaller than the number of active regions 12p. The number of active regions 42n is not limited to one, but may be smaller than the number of active regions 12.

その結果、図７Ｂ、図８に示すように、ゲート電極４３の片側の多くの部分において並行するＬＩＣがないので、ゲート電極−ＬＩＣ間の寄生容量（ＣＰｅ）が小さくなる。入力側のＣＭＯＳインバータ６０の遅延時間はＴａ＋Ｔａ／２で、Ｔａ／２の増加となる。実施例４に比べて入力側のインバータの遅延時間はＴａ／２減少となる。 As a result, as shown in FIG. 7B and FIG. 8, since there is no parallel LIC in many portions on one side of the gate electrode 43, the parasitic capacitance (CPe) between the gate electrode and the LIC is reduced. The delay time of the CMOS inverter 60 on the input side is Ta + Ta / 2, which is an increase of Ta / 2. Compared to the fourth embodiment, the delay time of the inverter on the input side is reduced by Ta / 2.

なお、実施例１、４、６より、ｄ６、ｄ８は以下の範囲とすることができる。
ｄ３≦ｄ６≦（Ｎ−１）（ｄ１＋ｄ２）＋ｄ３・・・（１５）
ｄ３≦ｄ８≦（Ｎ−１）（ｄ１＋ｄ２）＋ｄ３・・・（１６）
ここで、実施例１では、
ｄ６＝ｄ８＝ｄ３
であり、実施例４は、
ｄ６＝ｄ８＝（Ｎ−１）（ｄ１＋ｄ２）＋ｄ３
である。 From Examples 1, 4, and 6, d6 and d8 can be in the following ranges.
d3 ≦ d6 ≦ (N−1) (d1 + d2) + d3 (15)
d3 ≦ d8 ≦ (N−1) (d1 + d2) + d3 (16)
Here, in Example 1,
d6 = d8 = d3
Example 4 is
d6 = d8 = (N−1) (d1 + d2) + d3
It is.

活性領域のドレイン側のＬＩＣの長さを調整することにより、入力側のインバータの遅延時間は（１．５〜２）Ｔａの範囲で調整可能である。また、活性領域のソース側に接続されるＬＩＣの長さ（ｄ８）も短くしてもよい。活性領域のソース側のＬＩＣの長さを調整することにより、入力側のインバータの遅延時間は（１〜１．５）Ｔａの範囲で調整可能である。活性領域のドレイン側のＬＩＣの長さおよび活性領域のソース側のＬＩＣの長さを調整することにより、入力側のインバータの遅延時間は（１〜２）Ｔａの範囲で調整可能である。これにより、ＬＩＣの長さの変更により、インバータを同一面積にしたたままで遅延時間の調整が可能となる。 By adjusting the length of the LIC on the drain side of the active region, the delay time of the inverter on the input side can be adjusted in the range of (1.5-2) Ta. Further, the length (d8) of the LIC connected to the source side of the active region may be shortened. By adjusting the length of the LIC on the source side of the active region, the delay time of the inverter on the input side can be adjusted in the range of (1 to 1.5) Ta. By adjusting the length of the LIC on the drain side of the active region and the length of the LIC on the source side of the active region, the delay time of the inverter on the input side can be adjusted in the range of (1-2) Ta. Thereby, by changing the length of the LIC, the delay time can be adjusted while keeping the inverter in the same area.

実施例７に係る半導体装置について図９Ａ、図９Ｂ、図１０Ａから図１０Ｃを用いて説明する。図９Ａは実施例７に係る半導体装置の構成を示す平面図である。図９Ｂは図９Ａの一部を拡大した平面図である。図１０Ａは図９ＢのＨ’−Ｈ”線における断面図である。図１０Ｂは図９ＢのＩ’−Ｉ”線における断面図である。図１０Ｃは図９ＢのＪ’−Ｊ”線における断面図である。
実施例７に係る半導体装置１００Ｇは、入力側のインバータ（第２のインバータ）７０のＬＩＣの上層の金属配線およびビアの配置以外は実施例４に係る半導体装置１００Ｄと基本的に同様である。すなわち、半導体装置１００Ｇのｄ１〜ｄ１１は半導体装置１００Ｄと同じである。 A semiconductor device according to Example 7 will be described with reference to FIGS. 9A, 9B, and 10A to 10C. FIG. 9A is a plan view illustrating the configuration of the semiconductor device according to the seventh embodiment. FIG. 9B is an enlarged plan view of a part of FIG. 9A. 10A is a cross-sectional view taken along line H′-H ″ in FIG. 9B. FIG. 10B is a cross-sectional view taken along line I′-I ″ in FIG. 9B. FIG. 10C is a cross-sectional view taken along line J′-J ″ in FIG. 9B.
The semiconductor device 100G according to the seventh embodiment is basically the same as the semiconductor device 100D according to the fourth embodiment except for the arrangement of the metal wiring and vias in the upper layer of the LIC of the inverter (second inverter) 70 on the input side. That is, d1 to d11 of the semiconductor device 100G are the same as those of the semiconductor device 100D.

ＬＩＣ４４ｄｐおよびＬＩＣ４４ｄｎの上に重なるように出力用金属配線７６ｏを配置する。ＬＩＣ４４ｄｐと出力用金属配線７６ｏとを複数（図では３つ）のビア４５ｄｐで接続する。ＬＩＣ４４ｄｎと出力用金属配線７６ｏとを複数（図では３つ）のビア４５ｄｎで接続する。また、ＬＩＣ４４ｓｐの上に重なるように第１の電源用金属配線１６ｖｄに接続される金属配線７６ｓｐを配置し、ＬＩＣ４４ｓｎの上に重なるように第２の電源用金属配線１６ｖｓに接続される金属配線７６ｓｎを配置する。ＬＩＣ４４ｓｐと金属配線７６ｓｐとを複数（図では４つ）のビア４５ｓｐで接続し、ＬＩＣ４４ｓｎと金属配線７６ｓｎとを複数（図では４つ）のビア４５ｄｎで接続する。 An output metal wiring 76o is arranged so as to overlap with LIC 44dp and LIC 44dn. The LIC 44dp and the output metal wiring 76o are connected by a plurality (three in the figure) of vias 45dp. The LIC 44dn and the output metal wiring 76o are connected by a plurality (three in the figure) of vias 45dn. Further, a metal wiring 76sp connected to the first power supply metal wiring 16vd is disposed so as to overlap with the LIC 44sp, and a metal wiring 76sn connected to the second power supply metal wiring 16vs so as to overlap with the LIC 44sn. Place. The LIC 44sp and the metal wiring 76sp are connected by a plurality (four in the figure) vias 45sp, and the LIC 44sn and the metal wiring 76sn are connected by a plurality (four in the figure) vias 45dn.

図１０Ａ、１０Ｂ、１０Ｃに示すように、金属配線とゲート電極との寄生容量、ビアとゲート電極との寄生容量、金属配線と金属配線との寄生容量等が新たにできるため、実施例４に比べて寄生容量が大きくなり、遅延時間の増加が得られる。また、ビア数を増やすことでビア容量（ビアとゲート電極の容量、ビアとビアとの容量、ビアと金属配線との容量等）の寄生容量も増えるため、より遅延時間を増やすことが可能となる。 As shown in FIGS. 10A, 10B, and 10C, the parasitic capacitance between the metal wiring and the gate electrode, the parasitic capacitance between the via and the gate electrode, the parasitic capacitance between the metal wiring and the metal wiring, and the like can be newly added. In comparison, the parasitic capacitance increases and an increase in delay time can be obtained. Also, by increasing the number of vias, the parasitic capacitance of via capacitance (via and gate electrode capacitance, via and via capacitance, via and metal wiring capacitance, etc.) also increases, so the delay time can be increased. Become.

本実施例では、実施例４に対して金属配線とビアを追加して寄生容量を増加させたが、実施例１、５，６、８にも適用することができる。 In the present embodiment, the parasitic capacitance is increased by adding metal wirings and vias to the fourth embodiment, but the present invention can also be applied to the first, fifth, sixth, and eighth embodiments.

実施例８に係る半導体装置について図１１Ａ、図１１Ｂ、図１２Ａから図１２Ｃを用いて説明する。図１１Ａは実施例８に係る半導体装置の構成を示す平面図である。図１１Ｂは図１１Ａの一部を拡大した平面図である。図１２Ａは図１１ＢのＫ’−Ｋ”線における断面図である。図１２Ｂは図１１ＢのＬ’−Ｌ”線における断面図である。図１２Ｃは図１１ＢのＭ’−Ｍ”線における断面図である。
図１Ｂに示す実施例１に係る半導体装置１００Ａと同様に、実施例８に係る半導体装置１００Ｈはインバータを２段直列接続して構成される。半導体装置１００Ｈの出力側のインバータ１０は半導体装置１００Ａの出力側のインバータと同様な構成であり、半導体装置１Ｈの入力側のインバータ（第２のインバータ）８０は出力側のインバータのソース側のＬＩＣと共通に用いられて構成される。 A semiconductor device according to Example 8 will be described with reference to FIGS. 11A, 11B, and 12A to 12C. FIG. 11A is a plan view illustrating the configuration of the semiconductor device according to the eighth embodiment. FIG. 11B is an enlarged plan view of a part of FIG. 11A. 12A is a cross-sectional view taken along the line K′-K ″ of FIG. 11B. FIG. 12B is a cross-sectional view taken along the line L′-L ″ of FIG. 11B. 12C is a cross-sectional view taken along line M′-M ″ of FIG. 11B.
Similar to the semiconductor device 100A according to the first embodiment illustrated in FIG. 1B, the semiconductor device 100H according to the eighth embodiment includes two inverters connected in series. The output-side inverter 10 of the semiconductor device 100H has the same configuration as the output-side inverter of the semiconductor device 100A, and the input-side inverter (second inverter) 80 of the semiconductor device 1H is the source-side LIC of the output-side inverter. And used in common.

出力側のインバータ１０のｐチャネル型トランジスタ１１ｐは、３つのＦｉｎ構造の半導体層で構成される活性領域１２ｐと、１つのＦｉｎ構造の半導体層で構成される活性領域（第１の活性領域）８２ｐと、それらと交差するゲート電極１３と、を備える。また、ｐチャネル型トランジスタ１１ｐは、ソース側の４つの活性領域を接続し第１の電源用金属配線１６ｖｄと接続するＬＩＣ１４ｓｐと、ドレイン側の４つの活性領域を接続するＬＩＣ１４ｄｐと、を備える。出力側のインバータ１０のｎチャネル型トランジスタ１１ｎは、３つのＦｉｎ構造の活性領域１２ｎと、それらと交差するゲート電極１３と、を備える。また、ｎチャネル型トランジスタ１１ｎは、ソース側の４つの活性領域を接続し第２の電源用金属配線１６ｖｓと接続するＬＩＣ１４ｓｎと、１つのＦｉｎ構造の半導体層で構成される活性領域（第２の活性領域）８２ｎと、ドレイン側の４つの活性領域を接続するＬＩＣ１４ｄｎと、を備える。活性領域８２ｐの数は１つに限定されるものではなく、ｐチャネル型トランジスタ１１ｐの活性領域の数よりも少なければよく、例えば２つであってもよい。ｐチャネル型トランジスタ１１ｐの活性領域の数が４つで、活性領域８２ｐの数が２つの場合は、活性領域１２ｐの数は２つになる。活性領域８２ｎの数は１つに限定されるものではなく、ｎチャネル型トランジスタ１１ｎの活性領域の数よりも少なければよく、例えば２つであってもよい。ｎチャネル型トランジスタ１１ｎの活性領域の数が４つで、活性領域８２ｎの数が２つの場合は、活性領域１２ｎの数は２つになる。 The p-channel transistor 11p of the output-side inverter 10 includes an active region 12p composed of three Fin structure semiconductor layers and an active region (first active region) 82p composed of one Fin structure semiconductor layer. And a gate electrode 13 intersecting with them. The p-channel transistor 11p includes an LIC 14sp that connects four active regions on the source side and connects to the first power supply metal wiring 16vd, and an LIC 14dp that connects the four active regions on the drain side. The n-channel transistor 11n of the output-side inverter 10 includes three active regions 12n having a Fin structure and a gate electrode 13 intersecting with them. Further, the n-channel transistor 11n includes an active region (second region) composed of a LIC 14sn that connects four active regions on the source side and is connected to the second power supply metal wiring 16vs, and one Fin-structure semiconductor layer. Active region) 82n and LIC 14dn connecting the four active regions on the drain side. The number of active regions 82p is not limited to one, but may be less than the number of active regions of the p-channel transistor 11p, for example, two. When the number of active regions of the p-channel transistor 11p is four and the number of active regions 82p is two, the number of active regions 12p is two. The number of active regions 82n is not limited to one, but may be less than the number of active regions of the n-channel transistor 11n, for example, two. When the number of active regions of the n-channel transistor 11n is four and the number of active regions 82n is two, the number of active regions 12n is two.

入力側のインバータ８０のｐチャネル型トランジスタ（第２のｐチャネル型トランジスタ）８１ｐは、活性領域（第３の活性領域）８２ｐと、それと交差するゲート電極８３と、を備える。また、ｐチャネル型トランジスタ８１ｐは、活性領域８２ｐのソース側と第１の電源用金属配線１６ｖｄと接続するＬＩＣ８４ｓｐと、活性領域８２ｐのドレイン側と出力用金属配線８６ｏとを接続するＬＩＣ８４ｄｐと、を備える。ｐチャネル型トランジスタ８１ｐの活性領域はｐチャネル型トランジスタ１１ｐの活性領域の一つと接続されている。なお、活性領域８２ｐが２つの場合は、ｐチャネル型トランジスタ８１ｐの２つの活性領域はそれぞれｐチャネル型トランジスタ１１ｐの活性領域と接続される。 The p-channel transistor (second p-channel transistor) 81p of the inverter 80 on the input side includes an active region (third active region) 82p and a gate electrode 83 intersecting therewith. The p-channel transistor 81p includes an LIC 84sp that connects the source side of the active region 82p and the first power supply metal wiring 16vd, and an LIC 84dp that connects the drain side of the active region 82p and the output metal wiring 86o. Prepare. The active region of the p-channel transistor 81p is connected to one of the active regions of the p-channel transistor 11p. When there are two active regions 82p, the two active regions of the p-channel transistor 81p are connected to the active region of the p-channel transistor 11p, respectively.

入力側のインバータ８０のｎチャネル型トランジスタ（第２のｎチャネル型トランジスタ）８１ｎは、活性領域（第４の活性領域）８２ｎと、それと交差するゲート電極８３と、を備える。また、ｎチャネル型トランジスタ８１ｎは、活性領域８２ｎのソース側と第２の電源用金属配線１６ｖｓとを接続するＬＩＣ８４ｓｎと、活性領域８２ｎのドレイン側と出力用金属配線層８６ｏとを接続するＬＩＣ８４ｄｎと、を備える。ｎチャネル型トランジスタ８１ｎの活性領域はｎチャネル型トランジスタ１１ｎの活性領域の一つと接続されている。なお、活性領域８２ｎが２つの場合は、ｎチャネル型トランジスタ８１ｎの２つの活性領域はそれぞれｎチャネル型トランジスタ１１ｎの活性領域と接続される。 An n-channel transistor (second n-channel transistor) 81n of the inverter 80 on the input side includes an active region (fourth active region) 82n and a gate electrode 83 intersecting therewith. The n-channel transistor 81n includes a LIC 84sn that connects the source side of the active region 82n and the second power supply metal wiring 16vs, and a LIC 84dn that connects the drain side of the active region 82n and the output metal wiring layer 86o. . The active region of the n-channel transistor 81n is connected to one of the active regions of the n-channel transistor 11n. When there are two active regions 82n, the two active regions of the n-channel transistor 81n are connected to the active region of the n-channel transistor 11n, respectively.

ゲート電極８３と入力用金属配線８６ｉとはビア８５ｇで接続され、ＬＩＣ８４ｄｐと出力用金属配線８６ｏとはビア８５ｄｐで接続され、ＬＩＣ８４ｄｎと出力用金属配線８６ｏとはビア８５ｄｎで接続され、ｐチャネル型トランジスタ８１ｐとｎチャネル型トランジスタ８１ｎとが接続される。出力用金属配線８６ｏと入力用金属配線１６ｉとを接続用金属配線１６ｉｏで接続され、入力側のインバータ８０と出力側のインバータ１０とが接続される。なお、半導体装置１００Ｈにはどこにも接続されないゲート電極と同一サイズで同層のダミーゲート電極１３ｄを備えるが、他の実施例よりも１本少ない。第１の電源用金属配線１６ｖｄには第２の電源用金属配線１６ｖｓよりも高い電位が与えられる。 The gate electrode 83 and the input metal wiring 86i are connected by a via 85g, the LIC 84dp and the output metal wiring 86o are connected by a via 85dp, the LIC 84dn and the output metal wiring 86o are connected by a via 85dn, and a p-channel type. Transistor 81p and n-channel transistor 81n are connected. The output metal wiring 86o and the input metal wiring 16i are connected by the connection metal wiring 16io, and the input-side inverter 80 and the output-side inverter 10 are connected. The semiconductor device 100H includes a dummy gate electrode 13d of the same size and the same size as a gate electrode that is not connected anywhere, but one less than the other embodiments. The first power supply metal wiring 16vd is given a higher potential than the second power supply metal wiring 16vs.

半導体装置１００Ｈのｄ１〜ｄ７、ｄ１０、ｄ１１は半導体装置１００Ｄと同じであるなお、ソース側のＬＩＣがインバータ１０とインバータ８０とで共用している関係で、８、ｄ９はない。 D1 to d7, d10, and d11 of the semiconductor device 100H are the same as those of the semiconductor device 100D, and there is no 8, d9 because the LIC on the source side is shared by the inverter 10 and the inverter 80.

図１２Ａ〜１２Ｃに示すように、ゲート電極１３とＬＩＣ１４ｄｎとの寄生容量、ゲート電極１３とＬＩＣ１４ｓｎとの寄生容量、ゲート電極１３とビア１５ｄｎとの寄生容量、ゲート電極１３と出力用金属配線１６ｏとの寄生容量と同様に、ゲート電極８３とＬＩＣ８４ｄｎとの寄生容量、ゲート電極８３とＬＩＣ１４ｓｎとの寄生容量、ゲート電極８３とビア８５ｄｎとの寄生容量、ゲート電極８３と出力用金属配線８６ｏとの寄生容量が付くので、インバータ８０は実施例４等と同様の遅延時間を有する。 12A to 12C, the parasitic capacitance between the gate electrode 13 and the LIC 14dn, the parasitic capacitance between the gate electrode 13 and the LIC 14sn, the parasitic capacitance between the gate electrode 13 and the via 15dn, the gate electrode 13 and the output metal wiring 16o The parasitic capacitance between the gate electrode 83 and the LIC 84dn, the parasitic capacitance between the gate electrode 83 and the LIC 14sn, the parasitic capacitance between the gate electrode 83 and the via 85dn, and the parasitic capacitance between the gate electrode 83 and the output metal wiring 86o. Since the capacity is added, the inverter 80 has a delay time similar to that of the fourth embodiment.

活性領域８２ｐは第１の電源用金属配線１６ｖｄから最も近い側に配置される必要はなく、第１の電源用金属配線１６ｖｄから最も遠い側の活性領域１２ｐと最も近い側の活性領域１２ｐとの間に配置されてもよい。活性領域８２ｎは第２の電源用金属配線１６ｖｓから最も近い側に配置される必要はなく、第２の電源用金属配線１６ｖｓから最も遠い側の活性領域１２ｎと最も近い側の活性領域１２ｎとの間に配置されてもよい。ビア８５ｄｐ、８５ｄｎは１個ではなく、実施例７のように複数個設けてもよい。 The active region 82p does not need to be disposed on the side closest to the first power supply metal wiring 16vd, and the active region 12p farthest from the first power supply metal wiring 16vd and the active region 12p on the closest side You may arrange | position between. The active region 82n does not need to be disposed on the side closest to the second power supply metal wiring 16vs, and the active region 12n farthest from the second power supply metal wiring 16vs and the active region 12n closest to the second power supply metal wiring 16vs. You may arrange | position between. The number of vias 85dp and 85dn is not one, but a plurality of vias may be provided as in the seventh embodiment.

半導体装置１００Ｈは、インバータ１０とインバータ８０との第１の電源に接続されるＬＩＣおよび第２の電源に接続されるＬＩＣを共通化したものである。これにより、Ｘ方向距離の短縮が可能となり、セル面積縮小することができる。 In the semiconductor device 100H, the LIC connected to the first power supply of the inverter 10 and the inverter 80 and the LIC connected to the second power supply are shared. Thereby, the distance in the X direction can be shortened, and the cell area can be reduced.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、種々変更可能であることはいうまでもない。 As mentioned above, although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited to the above embodiments and can be variously changed.

１００・・・半導体装置
１１０・・・第１のインバータ
１１１ｐ・・・第１のｐチャネル型トランジスタ
１１１ｎ・・・第１のｎチャネル型トランジスタ
１２ｐ・・・第１の活性領域
１２ｎ・・・第２の活性領域
１３・・・第１のゲート電極
１３ｄ・・・ダミーゲート電極
１４ｄｐ・・・第２の局所接続配線
１４ｄｎ・・・第４の局所接続配線
１４ｓｐ・・・第１の局所接続配線
１４ｓｎ・・・第３の局所接続配線
１５ｇ，１５ｄｐ，１５ｓｎ，１５ｓｐ，１５ｓｎ・・・ビア
１６ｉ・・・入力用金属配線
１６ｉｏ・・・接続用金属配線
１６ｏ・・・出力用金属配線
１６ｖｄ・・・第１の電源用金属配線
１６ｖｓ・・・第２の電源用金属配線
１２０・・・第２のインバータ
１２１ｐ・・・第２のｐチャネル型トランジスタ
１２１ｎ・・・第２のｎチャネル型トランジスタ
４２ｐ・・・第３の活性領域
４２ｎ・・・第４の活性領域
４３・・・第２のゲート電極
４４ｄｐ・・・第６の局所接続配線
４４ｄｎ・・・第８の局所接続配線
４４ｓｐ・・・第５の局所接続配線
４４ｓｎ・・・第７の局所接続配線
４５ｇ，４５ｄｐ，４５ｓｎ，４５ｓｐ，４５ｓｎ・・・ビア
４６ｉ・・・入力用金属配線
４６ｏ・・・出力用金属配線 DESCRIPTION OF SYMBOLS 100 ... Semiconductor device 110 ... 1st inverter 111p ... 1st p channel type transistor 111n ... 1st n channel type transistor 12p ... 1st active region 12n ... 1st 2 active regions 13... 1st gate electrode 13d... Dummy gate electrode 14dp... 2nd local connection wiring 14dn... 4th local connection wiring 14sp. 14 sn... Third local connection wiring 15 g, 15 dp, 15 sn, 15 sp, 15 sn... Via 16i... Input metal wiring 16io... Connection metal wiring 16o. First power metal wiring 16 vs. second power metal wiring 120 second inverter 121p second p-channel transistor 121n second n-channel transistor 42p, third active region 42n, fourth active region 43, second gate electrode 44dp, sixth local connection wiring 44dn, eighth local connection Wiring 44sp ... fifth local connection wiring 44sn ... seventh local connection wiring 45g, 45dp, 45sn, 45sp, 45sn ... via 46i ... input metal wiring 46o ... output metal wiring

Claims

A first inverter;
A second inverter connected in series with the first inverter;
With
The first inverter is
A first p-channel transistor;
A first n-channel transistor;
Including
The second inverter is
A second p-channel transistor;
A second n-channel transistor;
Including
The first p-channel transistor is
A plurality of first sources each extending in a first direction and formed in each of a plurality of first protruding semiconductor layers each constituting an active region;
A plurality of first drains respectively formed in the plurality of first protruding semiconductor layers;
A plurality of first gates extending in a second direction orthogonal to the first direction and comprising a first gate wiring formed so as to cover each of the plurality of first protruding semiconductor layers;
Have
Each of the plurality of first sources is electrically connected to a first local connection wiring extending in the second direction,
Each of the plurality of first drains extends in the second direction and is electrically connected to a second local connection wiring separated from the first local connection wiring;
The first gate wiring is disposed between the first local connection wiring and the second local connection wiring in a plan view;
The first n-channel transistor is
A plurality of second sources respectively extending in the first direction and formed in a plurality of second protruding semiconductor layers that respectively constitute active regions;
A plurality of second drains respectively formed on the plurality of second protruding semiconductor layers;
A plurality of second gates made of the first gate wiring formed so as to cover each of the plurality of second protruding semiconductor layers;
Have
Each of the plurality of second sources is electrically connected to a third local connection wiring extending in the second direction,
Each of the plurality of second drains extends in the second direction and is electrically connected to a fourth local connection wiring separated from the third local connection wiring.
The first gate wiring is further disposed between the third local connection wiring and the fourth local connection wiring in plan view,
The second p-channel transistor is
A third source extending in the first direction and formed in a third protruding semiconductor layer constituting the active region;
A third drain formed in the third protruding semiconductor layer;
A third gate formed of a second gate wiring extending in the second direction and covering the third protruding semiconductor layer;
Have
The first local connection wiring is also electrically connected to the third source,
The third drain extends in the second direction and is electrically connected to a fifth local connection wiring separated from the first local connection wiring;
The second gate wiring is arranged between the first local connection wiring and the fifth local connection wiring in a plan view;
The second n-channel transistor is
A fourth source extending in the first direction and formed in a fourth protruding semiconductor layer constituting an active region;
A fourth drain formed in the fourth protruding semiconductor layer;
A fourth gate comprising the second gate wiring formed so as to cover the fourth protruding semiconductor layer;
Have
The third local connection wiring is also electrically connected to the fourth source;
The fourth drain extends in the second direction and is electrically connected to a sixth local connection wiring separated from the third local connection wiring;
The second gate wiring is further disposed between the third local connection wiring and the sixth local connection wiring in plan view,
Each of the fifth local connection wiring and the sixth local connection wiring is electrically connected to the first gate wiring via the output metal wiring of the second inverter and the input metal wiring of the first inverter. Connected to
The second local connection wiring is electrically connected to the fourth local connection wiring via the output metal wiring of the first inverter,
The first gate wiring, the second gate wiring, the first local connection wiring, the second local connection wiring, the third local connection wiring, the fourth local connection wiring, the fifth local connection wiring, and the sixth Local connection wiring is provided in the same layer,
The number of the third protruding semiconductor layers constituting the second p-channel transistor is less than the number of the plurality of first protruding semiconductor layers constituting the first p-channel transistor,
The semiconductor device, wherein the number of the fourth protruding semiconductor layers constituting the second n-channel transistor is smaller than the number of the plurality of second protruding semiconductor layers constituting the first n-channel transistor.

further,
A first power supply metal wiring electrically connected to the first local connection wiring and positioned on the first local connection wiring;
A third power supply metal wiring electrically connected to the third local connection wiring and positioned on the third local connection wiring;
The semiconductor device according to claim 1, comprising:

The fifth local connection wiring is electrically connected to the sixth local connection wiring via wirings located on the fifth local connection wiring and the sixth local connection wiring. The semiconductor device described.

further,
A first dummy gate wiring disposed adjacent to the second local connection wiring and the fourth local connection wiring in a plan view;
The semiconductor device according to claim 1, wherein the first dummy gate wiring is electrically insulated.

further,
A second dummy gate wiring disposed adjacent to the fifth local connection wiring and the sixth local connection wiring in a plan view;
The semiconductor device according to claim 4, wherein the second dummy gate wiring is electrically insulated.

The third protruding semiconductor layer is a part of one of the plurality of first protruding semiconductor layers,
The semiconductor device according to claim 4, wherein the fourth protruding semiconductor layer is a part of one of the plurality of second protruding semiconductor layers.

Of the plurality of first projecting semiconductor layers, the first projecting semiconductor layer not including the third projecting semiconductor layer, and among the plurality of second projecting semiconductor layers, the second projecting semiconductor not including the fourth projecting semiconductor layer. The semiconductor device according to claim 6, wherein the layer is in contact with the second gate wiring.