JP6597286B2 - Information processing apparatus, information processing system, and information processing apparatus control method - Google Patents

Information processing apparatus, information processing system, and information processing apparatus control method Download PDF

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Description

本発明は、情報処理装置、情報処理システム及び情報処理装置の制御方法に関する。   The present invention relates to an information processing apparatus, an information processing system, and a control method for the information processing apparatus.

複数のソフトウェアが連係して処理を実行する際に、各ソフトウェアが用いるデータを送受信するプロセス間通信（ＩＰＣ：Inter Process Communication）の技術が知られている。   2. Description of the Related Art Interprocess communication (IPC) technology for transmitting and receiving data used by each software when a plurality of software cooperates to execute processing is known.

また、情報処理システムは、それぞれ個別のＣＰＵ（Central Processing Unit）を備えた複数のノードを有するものが多い。そして、そのような情報処理システムは、各ＣＰＵがそれぞれ異なるプロセスを実行するマルチノードシステムの技術が用いられることが一般的である。このようなマルチノードシステムの技術の一例として、データをキャッシュする機能を有するＣＰＵを複数有し、各ＣＰＵがそれぞれ異なるプロセスを同時に実行する技術が知られている。また、各ＣＰＵがそれぞれ独立したＯＳ（Operating System）を実行し、ＣＰＵ間で一部のメモリ領域を共有する、共有メモリシステムの技術が知られている。この様な構成とする事で、情報処理システム全体の処理能力をより向上させる事ができ、さらに各ノードでＯＳが個別に動作する事で、エラーの波及を防止でき、システムの可用性を向上させる事ができる。   Further, many information processing systems have a plurality of nodes each having an individual CPU (Central Processing Unit). Such an information processing system generally uses a technology of a multi-node system in which each CPU executes a different process. As an example of such a multi-node system technique, a technique is known in which a plurality of CPUs having a data caching function are provided, and each CPU executes different processes simultaneously. Also, a shared memory system technique is known in which each CPU executes an independent OS (Operating System) and shares a part of a memory area between the CPUs. With such a configuration, it is possible to further improve the processing capability of the entire information processing system, and further, by operating the OS individually on each node, it is possible to prevent the spread of errors and improve the system availability. I can do things.

マルチノードシステムにおいて、例えば、各ノードは、ローカルメモリ、ＨＰＶ（Hypervisor）ソフト、ＯＳ、デバイスドライバを有し、それぞれ異なるユーザプロセスを同時に実行する。なお、ＨＰＶソフトとは、各ノードが稼働させる仮想マシンの管理を行うソフトウェアである。このような情報処理システムでは、各ノードが共有する共有メモリにライトポインタとリードポインタとを格納することでキューを実現し、各ノードの間でユーザプロセス間のプロセス間通信を行う。各ノードの間でのプロセス間通信は、ノード間メッセージ通信と呼ばれる場合がある。   In a multi-node system, for example, each node has a local memory, HPV (Hypervisor) software, an OS, and a device driver, and executes different user processes simultaneously. The HPV software is software that manages virtual machines that are operated by each node. In such an information processing system, a queue is realized by storing a write pointer and a read pointer in a shared memory shared by each node, and inter-process communication between user processes is performed between the nodes. Interprocess communication between nodes may be referred to as internode message communication.

ここで、メッセージを送信するノードを送信側ノードとし、メッセージを受信するノードを受信側ノードとしてノード間メッセージ通信について簡単に説明する。送信側ノードには、ＣＰＵ毎に送信メッセージレジスタが設けられる。そして、ＣＰＵにより実行されるアプリケーションソフトウェアが送信メッセージレジスタにメッセージを書き込むことで、メッセージが送信される。送信されるメッセージは、宛先ＣＰＵＩＤ（Identifier）やレジスタセットＩＤを含む。   Here, the inter-node message communication will be briefly described with a node that transmits a message as a transmission side node and a node that receives a message as a reception side node. In the transmission side node, a transmission message register is provided for each CPU. Then, the application software executed by the CPU writes the message in the transmission message register, so that the message is transmitted. The message to be transmitted includes a destination CPUID (Identifier) and a register set ID.

受信側ノードは、アドレスレジスタ、リードポインタ、ライトポインタなどを有するレジスタセットを複数有する。そして、受信側ノードは、送信側ノードから指定されたレジスタセットＩＤによって指定されたレジスタを選択する。そして、受信側ノードは、選択したレジスタによって示される記憶領域にメッセージを書き込む。その後、受信側ノードにおけるユーザプロセスが、記憶領域に格納されたメッセージを読み出すことでメッセージの受信が完了する。   The receiving side node has a plurality of register sets each having an address register, a read pointer, a write pointer, and the like. Then, the receiving side node selects the register specified by the register set ID specified from the transmitting side node. Then, the receiving node writes a message in the storage area indicated by the selected register. Thereafter, the user process in the receiving side node reads the message stored in the storage area, thereby completing the reception of the message.

受信側ノードのユーザプロセスがメッセージ受信を検知する方法にメッセージ受信割込がある。そこで、メッセージ受信割込時の動作について説明する。メッセージ受信割込が発生する場合、受信側のユーザプロセスはスリープ状態にある。ＣＰＵは、メッセージを受信したタイミングなどの予め決められたタイミングで、割込リクエストをスリープ状態のユーザプロセスに送信する。ユーザプロセスは、ＣＰＵからの割込リクエストを受けてコンテキストスイッチを行い、メッセージの読み出しを開始する。   There is a message reception interrupt as a method for detecting a message reception by the user process of the receiving node. Therefore, the operation at the time of message reception interruption will be described. When a message reception interrupt occurs, the receiving user process is in the sleep state. The CPU transmits an interrupt request to the user process in the sleep state at a predetermined timing such as the timing of receiving the message. The user process receives an interrupt request from the CPU, performs a context switch, and starts reading a message.

また、メッセージを記憶領域に格納した受信側ノードは、返送先情報を含むメッセージ応答を送信側ノードへ返送する。送信側ノードは、メッセージ応答を受信して、自装置が有するステータスレジスタに受信ステータスを登録し、メッセージの送信を完了する。   In addition, the receiving node that stores the message in the storage area returns a message response including the return destination information to the transmitting node. The transmission side node receives the message response, registers the reception status in the status register of its own device, and completes the transmission of the message.

また、ノード間における通信技術として、異なる物理サーバ間での仮想ＬＡＮアダプタを介したデータ転送を実現する従来技術がある。また、異なる物理サーバ間のパケット転送を仮想スイッチ経由で実現する従来技術がある。   As a communication technique between nodes, there is a conventional technique for realizing data transfer between different physical servers via a virtual LAN adapter. In addition, there is a conventional technique for realizing packet transfer between different physical servers via a virtual switch.

特開２０１１−１４１６３５号公報JP 2011-141635 A 特開２０１４−１９５１７８号公報JP 2014-195178 A

しかしながら、近年、仮想化技術などを用いることでノード内の１つのＣＰＵ上に複数のドメイン及びパーティションなどが存在し、各々が独立したＯＳを動作させることが多い。ここで、ドメインやパーティションとは、異なるサービスを提供するサービス提供単位であり、以下では、まとめて「ドメイン」という。これに対して、上述したようなノード間メッセージ通信は、メッセージの送信先への配送には、他のノードへの配送を前提としたルータが用いられる。すなわち、従来のノード間メッセージ通信は、ノード間のデータの受け渡しが前提とされている。そのため、従来のノード間メッセージ通信では、同一ＣＰＵ上のドメイン間でメッセージ通信を行うことは困難である。   However, in recent years, using a virtualization technique or the like, there are a plurality of domains, partitions, and the like on one CPU in a node, and each often operates an independent OS. Here, a domain or a partition is a service providing unit that provides different services, and is hereinafter collectively referred to as a “domain”. On the other hand, in the inter-node message communication as described above, a router premised on delivery to another node is used for delivery of a message to a destination. That is, conventional inter-node message communication is premised on data transfer between nodes. Therefore, in conventional inter-node message communication, it is difficult to perform message communication between domains on the same CPU.

また、異なる物理サーバ間での仮想ＬＡＮアダプタを用いたデータ転送の従来技術においても、同一ＣＰＵ上におけるメッセージ通信は考慮されておらず、同一ノード内のドメイン間でメッセージ通信を行うことは困難である。また、異なる物理サーバ間のパケット転送を仮想スイッチ経由で行う従来技術においても、同一ＣＰＵ上におけるメッセージ通信は考慮されておらず、同一ノード内のドメイン間でメッセージ通信を行うことは困難である。   In addition, even in the conventional technology for data transfer using a virtual LAN adapter between different physical servers, message communication on the same CPU is not considered, and it is difficult to perform message communication between domains in the same node. is there. Further, even in the prior art in which packet transfer between different physical servers is performed via a virtual switch, message communication on the same CPU is not considered, and it is difficult to perform message communication between domains in the same node.

開示の技術は、上記に鑑みてなされたものであって、同一ノード内のドメイン間でメッセージ通信を行う情報処理装置、情報処理システム及び情報処理装置の制御方法を提供することを目的とする。   The disclosed technique has been made in view of the above, and an object thereof is to provide an information processing apparatus, an information processing system, and a control method for the information processing apparatus that perform message communication between domains in the same node.

本願の開示する情報処理装置、情報処理システム及び情報処理装置の制御方法の一つの態様において、プロセッサは、第１コア及び第２コアを有する。送信制御部は、前記第１コアから送出された送信情報の宛先が前記第２コア宛て又は他の情報処理装置宛てであることを表す宛先情報を前記送信情報に付加して出力する。送信部は、前記送信情報の入力を受け、前記宛先情報又は前記送信情報の入力元の情報を基に送信先を決定し、取得した前記送信情報を前記送信先へ向けて送信する。書込部は、前記送信部から前記送信情報の入力を受け、前記送信情報を記憶部に書き込み、入力された前記送信情報に付加された前記宛先情報を前記送信情報に対する応答に付加した宛先情報付加応答を発行する。応答処理部は、前記宛先情報付加応答を含む応答通知又は他の情報処理装置からの応答通知の入力を受け、前記応答通知に付加された前記宛先情報又は前記応答通知の入力元の情報を基に、前記応答通知を他の情報処理装置へ送信又は受信結果格納部に格納させる。 In one aspect of the information processing apparatus, the information processing system, and the control method for the information processing apparatus disclosed in the present application, the processor includes a first core and a second core. The transmission control unit adds destination information indicating that the destination of the transmission information transmitted from the first core is addressed to the second core or another information processing apparatus, and outputs the transmission information. The transmission unit receives the transmission information, determines a transmission destination based on the destination information or the input source information of the transmission information, and transmits the acquired transmission information to the transmission destination. The writing unit receives the transmission information from the transmission unit, writes the transmission information to the storage unit, and adds the destination information added to the input transmission information to the response to the transmission information. Issue additional response. The response processing unit receives an input of a response notification including the destination information addition response or a response notification from another information processing apparatus, and based on the destination information added to the response notification or information on an input source of the response notification. The response notification is transmitted to another information processing apparatus or stored in the reception result storage unit.

本願の開示する情報処理装置、情報処理システム及び情報処理装置の制御方法の一つの態様によれば、同一ノード内のドメイン間でメッセージ通信を行うことができるという効果を奏する。   According to one aspect of the information processing apparatus, the information processing system, and the control method for the information processing apparatus disclosed in the present application, there is an effect that message communication can be performed between domains in the same node.

図１は、ノード間メッセージ通信を行う情報処理システムのシステム構成図である。FIG. 1 is a system configuration diagram of an information processing system that performs inter-node message communication. 図２は、他の情報処理装置宛のメッセージ送信について説明するための図である。FIG. 2 is a diagram for explaining message transmission addressed to another information processing apparatus. 図３は、自装置宛のメッセージ送信について説明するための図である。FIG. 3 is a diagram for explaining message transmission addressed to the own apparatus. 図４は、送信側ＣＰＵのブロック図である。FIG. 4 is a block diagram of the transmitting CPU. 図５は、受信側ＣＰＵのブロック図である。FIG. 5 is a block diagram of the receiving CPU. 図６は、メッセージ送信制御部の機能を実現する回路の一例を表す図である。FIG. 6 is a diagram illustrating an example of a circuit that implements the function of the message transmission control unit. 図７は、リクエスト調停用回路の一例を表す図である。FIG. 7 is a diagram illustrating an example of a request arbitration circuit. 図８は、リクエスト調停制御部の動作を示す図である。FIG. 8 is a diagram illustrating the operation of the request arbitration control unit. 図９は、応答調停用回路の一例を表す図である。FIG. 9 is a diagram illustrating an example of a response arbitration circuit. 図１０は、応答調停制御部の動作を示す図である。FIG. 10 is a diagram illustrating the operation of the response arbitration control unit. 図１１は、実施例に係るメッセージ通信における処理のフローチャートである。FIG. 11 is a flowchart of processing in message communication according to the embodiment.

以下に、本願の開示する情報処理装置、情報処理システム及び情報処理装置の制御方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する情報処理装置、情報処理システム及び情報処理装置の制御方法が限定されるものではない。   Embodiments of an information processing apparatus, an information processing system, and a control method for the information processing apparatus disclosed in the present application will be described below in detail with reference to the drawings. Note that the following embodiments do not limit the information processing apparatus, the information processing system, and the control method for the information processing apparatus disclosed in the present application.

図１を参照して、情報処理システム１の一例を説明する。図１は、ノード間メッセージ通信を行う情報処理システムのシステム構成図である。図１に示す例では、情報処理システム１は、ノード１１及び１２を含む複数のノード、並びに、グローバルＸＢ（crossbar）２を有する。ここでは、ノード１１及び１２についてのみ説明するが、図１に記載する他のノードもノード１１及び１２と同様の構成を有する。   An example of the information processing system 1 will be described with reference to FIG. FIG. 1 is a system configuration diagram of an information processing system that performs inter-node message communication. In the example illustrated in FIG. 1, the information processing system 1 includes a plurality of nodes including nodes 11 and 12 and a global XB (crossbar) 2. Here, only the nodes 11 and 12 will be described, but the other nodes illustrated in FIG. 1 have the same configuration as the nodes 11 and 12.

ノード１１及び１２は、それぞれ１つの独立したＯＳが走行する単位であり、ＯＳが走行するための最低限の装置を含む。ノード１１及び１２は、グローバルＸＢ２と接続され、インターコネクトを介して相互に接続される。   Each of the nodes 11 and 12 is a unit in which one independent OS runs, and includes a minimum apparatus for running the OS. The nodes 11 and 12 are connected to the global XB 2 and are connected to each other via an interconnect.

ノード１１は、ＣＰＵ１０１、メモリ１０２及びローカルＸＢ１０３を有する。また、ノード１２は、ＣＰＵ２０１、メモリ２０２及びローカルＸＢ２０３を有する。また、ノード１１のＣＰＵ１０１は、コア１０４Ａ及び１０４Ｂを有する。図１では、１つのＣＰＵ１０１にのみコア１０４Ａ及び１０４Ｂを記載したが、他のコア１０１及びノード１２のＣＰＵ２０１も複数のコアを有してもよい。このノード１１及び１２が「情報処理装置」の一例にあたる。   The node 11 includes a CPU 101, a memory 102, and a local XB 103. The node 12 includes a CPU 201, a memory 202, and a local XB 203. The CPU 101 of the node 11 includes cores 104A and 104B. In FIG. 1, the cores 104 </ b> A and 104 </ b> B are described in only one CPU 101, but the other cores 101 and the CPU 201 of the node 12 may have a plurality of cores. The nodes 11 and 12 correspond to an example of “information processing apparatus”.

ノード１１及び１２は、それぞれ独立してＯＳを実行する。さらに、コア１０４Ａ及び１０４Ｂは、それぞれ独立してＯＳを実行する。ただし、ＣＰＵ１０１及び２０１の中には、コア１０４Ａ及び１０４Ｂが同じＯＳを実行するものが存在してもよい。ノード１１とノード１２は同様の構成を有するので、ここでは、ノード１１を例に説明する。   The nodes 11 and 12 execute the OS independently of each other. Further, the cores 104A and 104B each independently execute the OS. However, some of the CPUs 101 and 201 may execute the same OS by the cores 104A and 104B. Since the node 11 and the node 12 have the same configuration, the node 11 will be described as an example here.

ＣＰＵ１０１は、メモリ１０２及びローカルＸＢ１０３とバスで接続される。ＣＰＵ１０１は、ローカルＸＢ１０３を介してグローバルＸＢ２に接続する。   The CPU 101 is connected to the memory 102 and the local XB 103 via a bus. The CPU 101 connects to the global XB 2 via the local XB 103.

コア１０４Ａは、メッセージの発行要求を出力する。メッセージの送信には、コア１０４Ｂに対するメッセージの送信、すなわちＣＰＵ１０１宛のメッセージ送信と、他のノードであるノード１２のＣＰＵ２０１宛てのメッセージの送信とがある。このメッセージが、「送信情報」の一例にあたる。そして、ＣＰＵ１０１宛てはノード１１宛てともいえ、また、ＣＰＵ２０１宛てはノード１２宛ともいえる。すなわち、ＣＰＵ１０１宛てが「自装置宛て」の一例にあたり、また、ＣＰＵ２０１宛てが、「他の情報処理装置宛て」の一例にあたる。   The core 104A outputs a message issuance request. The message transmission includes a message transmission to the core 104B, that is, a message transmission to the CPU 101 and a message transmission to the CPU 201 of the node 12, which is another node. This message is an example of “transmission information”. The CPU 101 can be said to be the node 11, and the CPU 201 can be said to be the node 12. That is, the address to the CPU 101 is an example of “addressed to the own apparatus”, and the address to the CPU 201 is an example of “addressed to another information processing apparatus”.

ＣＰＵ１０１におけるノード１２のＣＰＵ２０１宛てのメッセージの発行要求の場合の処理について図２を参照して動作の概略を説明する。図２は、他の情報処理装置宛のメッセージ送信について説明するための図である。   An outline of the operation in the case of a request for issuing a message addressed to the CPU 201 of the node 12 in the CPU 101 will be described with reference to FIG. FIG. 2 is a diagram for explaining message transmission addressed to another information processing apparatus.

ＣＰＵ１０１は、ローカルＸＢ１０３、グローバルＸＢ２及びローカルＸＢ２０３を介してノード１２にメッセージを送信する（ステップＳ１１〜Ｓ１３）。ＣＰＵ２０１は、ＣＰＵ１０１から受信したメッセージをメモリ２０２に格納する（ステップＳ１４）。その後、ＣＰＵ１０１は、ローカルＸＢ２０３、グローバルＸＢ２及びローカルＸＢ１０３を介してメッセージの受信完了を通知するメッセージ応答をＣＰＵ２０１から受信する（ステップＳ１５〜Ｓ１７）。これらの処理により、ノード１１のＣＰＵ１０１からノード１２にＣＰＵ２０１へのメッセージ通信が完了する。   The CPU 101 transmits a message to the node 12 via the local XB 103, the global XB2, and the local XB 203 (steps S11 to S13). The CPU 201 stores the message received from the CPU 101 in the memory 202 (step S14). Thereafter, the CPU 101 receives a message response notifying the completion of message reception from the CPU 201 via the local XB 203, the global XB2, and the local XB 103 (steps S15 to S17). With these processes, the message communication from the CPU 101 of the node 11 to the node 201 is completed.

次に、同じＣＰＵ１０１に存在するコア１０４Ａからコア１０４Ｂ宛のメッセージの発行要求、すなわち自装置宛のメッセージの発行要求の場合の処理について図３を参照して動作の概略を説明する。図３は、自装置宛のメッセージ送信について説明するための図である。   Next, an outline of the operation in the case of a request for issuing a message addressed to the core 104B from the core 104A existing in the same CPU 101, that is, a request for issuing a message addressed to the own apparatus will be described with reference to FIG. FIG. 3 is a diagram for explaining message transmission addressed to the own apparatus.

コア１０４Ａは、コア１０４Ｂにメッセージを送信する（ステップＳ２１）。コア１０４Ｂは、コア１０４Ａから受信したメッセージをメモリ１０２に格納する（ステップＳ２２）。その後、コア１０４Ａは、メッセージの受信完了を通知するメッセージ応答をコア１０４Ｂから受信する（ステップＳ２３）。これらの処理により、コア１０４Ａからコア１０４Ｂへのメッセージ通信、すなわち自装置宛のメッセージ送信が完了する。   The core 104A transmits a message to the core 104B (step S21). The core 104B stores the message received from the core 104A in the memory 102 (step S22). Thereafter, the core 104A receives a message response notifying completion of message reception from the core 104B (step S23). Through these processes, message communication from the core 104A to the core 104B, that is, message transmission addressed to the own apparatus is completed.

ＣＰＵ１０１は、このように他の情報処理装置宛及び自装置宛のメッセージ送信を行う。そこで、このＣＰＵ１０１のメッセージ送信を実行する機能の詳細について次に説明する。以下では、ＣＰＵ１０１がＣＰＵ２０１又は自装置に宛ててメッセージを送信する場合で説明する。すなわち、ＣＰＵ１０１は、送信側ＣＰＵであり、且つ自装置宛のメッセージの場合、受信側ＣＰＵとなる。また、ＣＰＵ２０１は、ＣＰＵ１０１がＣＰＵ２０１宛てのメッセージを送信した場合、受信側ＣＰＵとなる。   In this way, the CPU 101 transmits messages addressed to other information processing apparatuses and the own apparatus. The details of the function of the CPU 101 for transmitting messages will be described next. Hereinafter, a case where the CPU 101 transmits a message addressed to the CPU 201 or its own device will be described. That is, the CPU 101 is a sending CPU, and in the case of a message addressed to its own device, it is a receiving CPU. Further, the CPU 201 becomes a receiving CPU when the CPU 101 transmits a message addressed to the CPU 201.

図４は、送信側ＣＰＵのブロック図である。ただし、図４に示す送信側ＣＰＵであるＰＣＵ１０１は、自装置宛のメッセージを送信する場合、受信側ＣＰＵにもなる。また、説明の都合上、図４では、ＣＰＵ１０１とＣＰＵ２０１との間に配置されるローカルＸＢ１０３、グローバルＸＢ２及びローカルＸＢ２０３を省略した。   FIG. 4 is a block diagram of the transmitting CPU. However, the PCU 101 which is the transmission side CPU shown in FIG. 4 also becomes a reception side CPU when transmitting a message addressed to itself. For convenience of explanation, the local XB 103, the global XB2, and the local XB 203 arranged between the CPU 101 and the CPU 201 are omitted in FIG.

ＣＰＵ１０１は、演算処理部１１１、メッセージ送信制御部１１２、リクエスト調停制御部１１３、メッセージ受信制御部１１４、応答調停制御部１１５及びルータ１１６を有する。   The CPU 101 includes an arithmetic processing unit 111, a message transmission control unit 112, a request arbitration control unit 113, a message reception control unit 114, a response arbitration control unit 115, and a router 116.

演算処理部１１１は、図１で例示したコア１０４により実現される。演算処理部１１１は、宛先ＣＰＵＩＤを含むメッセージの発行要求を生成する。そして、演算処理部１１１は、生成したメッセージ発行要求をメッセージ送信制御部１１２へ出力する。また、演算処理部１１１は、レジスタからの読み出し命令や書き込み命令といった他の命令をリクエスト調停制御部１１３へ出力する。   The arithmetic processing unit 111 is realized by the core 104 illustrated in FIG. The arithmetic processing unit 111 generates a message issuance request including the destination CPUID. Then, the arithmetic processing unit 111 outputs the generated message issue request to the message transmission control unit 112. In addition, the arithmetic processing unit 111 outputs other instructions such as a read instruction and a write instruction from the register to the request arbitration control unit 113.

メッセージ送信制御部１１２は、ステータスレジスタ１２０を有する。ステータスレジスタ１２０は、メッセージの送信に対する応答であるメッセージ応答に含まれる受信ステータスなどの各種ステータスを格納する記憶装置である。   The message transmission control unit 112 has a status register 120. The status register 120 is a storage device that stores various statuses such as a reception status included in a message response that is a response to message transmission.

メッセージ送信制御部１１２は、メッセージの発行要求の入力を演算処理部１１１から受ける。そして、メッセージ送信制御部１１２は、宛先ＣＰＵＩＤから宛先となるＣＰＵを判定する。ここでは、宛先は、自装置であるノード１１のＣＰＵ１０１又は他の情報処理装置であるノード１２のＣＰＵ２０１の何れかとする。   The message transmission control unit 112 receives an input of a message issuance request from the arithmetic processing unit 111. Then, the message transmission control unit 112 determines a destination CPU from the destination CPU ID. Here, the destination is either the CPU 101 of the node 11 that is the own apparatus or the CPU 201 of the node 12 that is another information processing apparatus.

宛先がＣＰＵ１０１、すなわち自装置である場合、メッセージ送信制御部１１２は、メッセージの発行要求に宛先フラグとして自装置宛であることを表すフラグを付加する。本実施例では、メッセージ送信制御部１１２は、宛先を表すビットである「ｏｗｎ ｂｉｔ」をメッセージの発行要求に付加する。このｏｗｎ ｂｉｔの付加の方法は、例えば、メッセージの発行要求信号の空きビットに組み込んでもよいし、ｏｗｎ ｂｉｔを表す専用線を各部の間に張ってそれに信号を流してもよい。本実施例では、ｏｗｎ ｂｉｔの値が「１」の場合に、宛先フラグは、ＣＰＵ１０１宛て、すなわち自装置宛であることを示すフラグとなる。   When the destination is the CPU 101, that is, the own apparatus, the message transmission control unit 112 adds a flag indicating that the destination is the own apparatus as a destination flag to the message issuance request. In the present embodiment, the message transmission control unit 112 adds “own bit”, which is a bit representing a destination, to a message issuance request. As a method for adding the down bit, for example, it may be incorporated in a vacant bit of a message issuance request signal, or a dedicated line representing the down bit may be extended between the respective parts to cause the signal to flow. In the present embodiment, when the value of the down bit is “1”, the destination flag is a flag indicating that the address is addressed to the CPU 101, that is, addressed to the own apparatus.

これに対して、宛先がＣＰＵ１０１、すなわち自装置である場合、メッセージ送信制御部１１２は、メッセージの発行要求に宛先情報として他のノード宛であることを表す情報を付加する。本実施例では、メッセージ送信制御部１１２は、宛先を表すビットであるｏｗｎ ｂｉｔの値を「０」として、メッセージの発行要求に付加する。本実施例では、ｏｗｎ ｂｉｔの値が「０」の場合に、宛先情報は、ＣＰＵ１０１宛て、すなわち自装置宛であることを示す情報となる。以下では、宛先情報としてｏｗｎ ｂｉｔを用いる場合を例に説明する。   On the other hand, when the destination is the CPU 101, that is, its own device, the message transmission control unit 112 adds information indicating that it is addressed to another node as destination information to the message issuance request. In this embodiment, the message transmission control unit 112 sets the value of the down bit, which is a bit representing the destination, to “0” and adds it to the message issuance request. In the present embodiment, when the value of the down bit is “0”, the destination information is information indicating that it is addressed to the CPU 101, that is, addressed to the own apparatus. Hereinafter, a case where the down bit is used as the destination information will be described as an example.

次に、メッセージ送信制御部１１２は、ｏｗｎ ｂｉｔが付加されたメッセージの発行要求をリクエスト調停制御部１１３へ出力する。その後、メッセージ送信制御部１１２は、メッセージの発行許可をリクエスト調停制御部１１３から受信する。そして、メッセージ送信制御部１１２は、メッセージをリクエスト調停制御部１１３へ出力する。ここで、本実施例では、メッセージ送信制御部１１２は、メッセージの発行要求に宛先情報を付加するとしたが、メッセージはメッセージの発行要求と対となって発行されるものであり、メッセージに宛先情報を付加するとしてもよい。   Next, the message transmission control unit 112 outputs a message issuance request with the down bit added to the request arbitration control unit 113. Thereafter, the message transmission control unit 112 receives a message issuance permission from the request arbitration control unit 113. Then, the message transmission control unit 112 outputs the message to the request arbitration control unit 113. Here, in this embodiment, the message transmission control unit 112 adds the destination information to the message issuance request. However, the message is issued in a pair with the message issuance request, and the destination information is included in the message. May be added.

また、メッセージ送信制御部１１２は、メッセージ応答の入力を応答調停制御部１１５から受ける。そして、メッセージ送信制御部１１２は、入力されたメッセージ応答に含まれる受信ステータスをステータスレジスタ１２０へ格納する。このメッセージ送信制御部１１２が、「送信制御部」の一例にあたる。   Further, the message transmission control unit 112 receives an input of a message response from the response arbitration control unit 115. Then, the message transmission control unit 112 stores the reception status included in the input message response in the status register 120. The message transmission control unit 112 is an example of a “transmission control unit”.

リクエスト調停制御部１１３は、メッセージ送信制御部１１２からｏｗｎ ｂｉｔが付加されたメッセージの発行要求の入力を受ける。また、リクエスト調停制御部１１３は、演算処理部１１１から、レジスタからの読み出しやレジスタへの書き込みといった他の要求の入力を受ける。そして、リクエスト調停制御部１１３は、入力された要求の調停を行い実行する要求を選択する。   The request arbitration control unit 113 receives from the message transmission control unit 112 an input of a message issuance request added with the down bit. In addition, the request arbitration control unit 113 receives other requests from the arithmetic processing unit 111 such as reading from the register and writing to the register. Then, the request arbitration control unit 113 arbitrates the input request and selects a request to be executed.

リクエスト調停制御部１１３は、調停により選択された要求がメッセージの発行要求の場合、付加されたｏｗｎ ｂｉｔが「１」であれば、メッセージの宛先をＣＰＵ１０１と決定する。また、付加されたｏｗｎ ｂｉｔが「０」であれば、リクエスト調停制御部１１３は、メッセージの宛先をＣＰＵ２０１と決定する。   When the request selected by the arbitration is a message issuance request, the request arbitration control unit 113 determines the destination of the message as the CPU 101 if the added down bit is “1”. If the added down bit is “0”, the request arbitration control unit 113 determines the destination of the message as the CPU 201.

メッセージの宛先がＣＰＵ１０１の場合、リクエスト調停制御部１１３は、ｏｗｎ ｂｉｔが付加されたメッセージをメッセージ受信制御部１１４へ出力する。これに対して、メッセージの宛先がＣＰＵ２０１の場合、リクエスト調停制御部１１３は、ｏｗｎ ｂｉｔが付加されたメッセージをルータ１１６へ出力する。   When the destination of the message is the CPU 101, the request arbitration control unit 113 outputs a message with the down bit added to the message reception control unit 114. On the other hand, when the destination of the message is the CPU 201, the request arbitration control unit 113 outputs a message with the down bit added to the router 116.

メッセージ受信制御部１１４は、ｏｗｎ ｂｉｔが付加されたメッセージの入力をリクエスト調停制御部１１３から受ける。そして、メッセージ受信制御部１１４は、受信したメッセージをメッセージ格納部３０１へ格納する。メッセージ格納部３０１は、図１に例示したメモリ１０２で実現される。このメッセージ格納部３０１が、「記憶部」の一例にあたる。   The message reception control unit 114 receives from the request arbitration control unit 113 an input of a message to which the down bit is added. Then, the message reception control unit 114 stores the received message in the message storage unit 301. The message storage unit 301 is realized by the memory 102 illustrated in FIG. This message storage unit 301 corresponds to an example of a “storage unit”.

次に、メッセージ受信制御部１１４は、メッセージの受信完了を表すメッセージ応答を作成する。さらに、メッセージ受信制御部１１４は、メッセージに付加されたｏｗｎ ｂｉｔをメッセージ応答に付加する。ここでは、メッセージ受信制御部１１４は、ＣＰＵ１０１宛てのメッセージを取得したので、ｏｗｎ ｂｉｔの値を「１」とする。そして、メッセージ受信制御部１１４は、ｏｗｎ ｂｉｔが付加されたメッセージ応答を応答調停制御部１１５へ出力する。このメッセージ受信制御部１１４により作成されたｏｗｎ ｂｉｔが付加されたメッセージ応答が、「宛先情報付加応答」の一例にあたる。   Next, the message reception control unit 114 creates a message response indicating completion of message reception. Further, the message reception control unit 114 adds the down bit added to the message to the message response. Here, since the message reception control unit 114 has acquired the message addressed to the CPU 101, the value of the down bit is set to “1”. Then, the message reception control unit 114 outputs the message response to which the down bit is added to the response arbitration control unit 115. The message response to which the down bit created by the message reception control unit 114 is added corresponds to an example of “destination information addition response”.

応答調停制御部１１５は、ＣＰＵ１０１宛てのメッセージに対するメッセージ応答の入力をメッセージ受信制御部１１４から受ける。また、応答調停制御部１１５は、ＣＰＵ２０１から送信されたＣＰＵ２０１宛てのメッセージに対するメッセージ応答の入力をルータ１１６から受ける。そして、応答調停制御部１１５は、受信したメッセージ応答の調停を行う。その後、応答調停制御部１１５は、調停により選択されたメッセージ応答をメッセージ送信制御部１１２へ出力する。この応答調停制御部１１５に対してメッセージ受信制御部１１４から入力されたメッセージ応答及びルータ１１６から入力されたメッセージ応答が、「応答通知」の一例にあたる。   The response arbitration control unit 115 receives an input of a message response to the message addressed to the CPU 101 from the message reception control unit 114. In addition, the response arbitration control unit 115 receives an input of a message response to the message addressed to the CPU 201 transmitted from the CPU 201 from the router 116. Then, the response arbitration control unit 115 arbitrates the received message response. Thereafter, the response arbitration control unit 115 outputs the message response selected by the arbitration to the message transmission control unit 112. The message response input from the message reception control unit 114 and the message response input from the router 116 to the response arbitration control unit 115 correspond to an example of “response notification”.

ルータ１１６は、ＣＰＵ２０１宛てのメッセージの入力をリクエスト調停制御部１１３から受ける。そして、ルータ１１６は、入力されたメッセージをＣＰＵ２０１へ送信する。   The router 116 receives an input of a message addressed to the CPU 201 from the request arbitration control unit 113. Then, the router 116 transmits the input message to the CPU 201.

また、ルータ１１６は、ＣＰＵ２０１宛てのメッセージに対するメッセージ応答をＣＰＵ２０１から受信する。そして、ルータ１１６は、受信したメッセージ応答を応答調停制御部１１５へ出力する。   Further, the router 116 receives a message response to the message addressed to the CPU 201 from the CPU 201. Then, the router 116 outputs the received message response to the response arbitration control unit 115.

次に、図５を参照して、受信側ＣＰＵであるＣＰＵ２０１について説明する。図５は、受信側ＣＰＵのブロック図である。ここで、説明の都合上、図５では、ＣＰＵ１０１とＣＰＵ２０１との間に配置されるローカルＸＢ１０３、グローバルＸＢ２及びローカルＸＢ２０３を省略した。   Next, the CPU 201 that is the receiving CPU will be described with reference to FIG. FIG. 5 is a block diagram of the receiving CPU. Here, for convenience of explanation, the local XB 103, the global XB2, and the local XB 203 arranged between the CPU 101 and the CPU 201 are omitted in FIG.

ＣＰＵ２０１は、ＣＰＵ１０１と同様に、演算処理部２１１、メッセージ送信制御部２１２、リクエスト調停制御部２１３、メッセージ受信制御部２１４、応答調停制御部２１５、ルータ２１６及びステータスレジスタ２２０を有する。また、図５に示すメッセージ格納部３０２は、図１に例示したメモリ２０２によって実現される。   Similar to the CPU 101, the CPU 201 includes an arithmetic processing unit 211, a message transmission control unit 212, a request arbitration control unit 213, a message reception control unit 214, a response arbitration control unit 215, a router 216, and a status register 220. The message storage unit 302 illustrated in FIG. 5 is realized by the memory 202 illustrated in FIG.

ここで、ＣＰＵ２０１は、送信側ＣＰＵとしても動作するため、演算処理部１１１、メッセージ送信制御部１１２及びステータスレジスタ２２０を有するが、以下の説明では、受信側ＣＰＵとしての機能についてのみ説明する。そこで、演算処理部１１１、メッセージ送信制御部１１２及びステータスレジスタ２２０についての説明は省略する。すなわち、本実施例では、送信側ＣＰＵと受信側ＣＰＵとでは、メッセージの配送方法が異なり回路は同様の回路を有する。   Here, since the CPU 201 also operates as a transmission side CPU, the CPU 201 includes an arithmetic processing unit 111, a message transmission control unit 112, and a status register 220. However, in the following description, only a function as a reception side CPU will be described. Therefore, descriptions of the arithmetic processing unit 111, the message transmission control unit 112, and the status register 220 are omitted. That is, in this embodiment, the sending CPU and the receiving CPU have different message delivery methods and the same circuit.

リクエスト調停制御部２１３は、ＣＰＵ１０１から送信されたＣＰＵ２０１宛てのメッセージの処理要求の入力をルータ２１６から受ける。このメッセージ処理要求には、宛先を表すフラグであるｏｗｎ ｂｉｔが付加されている。この場合、ｏｗｎ ｂｉｔの値は０である。また、リクエスト調停制御部２１３は、コア（不図示）などから他の要求の入力も受ける。そして、リクエスト調停制御部２１３は、取得した要求の調停を行い、要求を選択する。   The request arbitration control unit 213 receives an input of a processing request for a message addressed to the CPU 201 transmitted from the CPU 101 from the router 216. In this message processing request, an down bit that is a flag indicating a destination is added. In this case, the value of the down bit is 0. The request arbitration control unit 213 also receives other requests from a core (not shown) or the like. Then, the request arbitration control unit 213 arbitrates the acquired request and selects the request.

調停により選択された要求がＣＰＵ１０１から送信されたメッセージの処理要求の場合、リクエスト調停制御部２１３は、付加されているｏｗｎ ｂｉｔとともにメッセージをメッセージ受信制御部２１４へ出力する。   When the request selected by the arbitration is a message processing request transmitted from the CPU 101, the request arbitration control unit 213 outputs the message to the message reception control unit 214 together with the added down bit.

メッセージ受信制御部２１４は、ｏｗｎ ｂｉｔが付加されたメッセージの入力をリクエスト調停制御部２１３から受ける。そして、メッセージ受信制御部２１４は、受信したメッセージをメッセージ格納部３０２へ格納する。このメッセージ格納部３０２が、「記憶部」の一例にあたる。   The message reception control unit 214 receives from the request arbitration control unit 213 an input of a message to which the down bit is added. Then, the message reception control unit 214 stores the received message in the message storage unit 302. The message storage unit 302 is an example of a “storage unit”.

次に、メッセージ受信制御部２１４は、メッセージの受信完了を表すメッセージ応答を作成する。さらに、メッセージ受信制御部２１４は、メッセージに付加されたｏｗｎ ｂｉｔをメッセージ応答に付加する。ここでは、メッセージ受信制御部２１４は、ＣＰＵ１０１が送信したＣＰＵ２０１宛てのメッセージを取得したので、ｏｗｎ ｂｉｔの値を「０」とする。そして、メッセージ受信制御部２１４は、ｏｗｎ ｂｉｔが付加されたメッセージ応答を応答調停制御部２１５へ出力する。   Next, the message reception control unit 214 creates a message response indicating completion of message reception. Further, the message reception control unit 214 adds the down bit added to the message to the message response. Here, since the message reception control unit 214 has acquired the message addressed to the CPU 201 transmitted by the CPU 101, the value of the down bit is set to “0”. Then, the message reception control unit 214 outputs the message response to which the down bit is added to the response arbitration control unit 215.

応答調停制御部２１５は、０の値を有するｏｗｎ ｂｉｔが付加されたメッセージ応答の入力をメッセージ受信制御部２１４から受ける。応答調停制御部２１５は、他の応答の入力も受ける。そして、応答調停制御部２１５は、入力された応答の調停を行い応答を選択する。   The response arbitration control unit 215 receives from the message reception control unit 214 an input of a message response to which an down bit having a value of 0 is added. The response arbitration control unit 215 also receives other response inputs. Then, the response arbitration control unit 215 arbitrates the input response and selects a response.

調停により選択された応答が０の値を有するｏｗｎ ｂｉｔが付加されたメッセージ応答の場合、応答調停制御部２１５は、メッセージ応答をルータ２１６へ出力する。   When the response selected by arbitration is a message response to which an down bit having a value of 0 is added, the response arbitration control unit 215 outputs the message response to the router 216.

ルータ２１６は、ＣＰＵ２０１宛てのメッセージの受信要求をＣＰＵ１０１から受信する。そして、ルータ２１６は、受信したメッセーの受信要求をリクエスト調停制御部２１３へ出力する。   The router 216 receives a request for receiving a message addressed to the CPU 201 from the CPU 101. Then, the router 216 outputs the received message reception request to the request arbitration control unit 213.

また、ルータ２１６は、ＣＰＵ１０１宛てのメッセージ応答の入力を応答調停制御部２１５から受ける。そして、ルータ２１６は、入力されたＣＰＵ１０１宛てのメッセージ応答をＣＰＵ１０１へ送信する。   Further, the router 216 receives an input of a message response addressed to the CPU 101 from the response arbitration control unit 215. Then, the router 216 transmits the input message response addressed to the CPU 101 to the CPU 101.

ここで、以上の説明では、送信側ＣＰＵ及び受信側ＣＰＵのそれぞれの機能を別々に説明した。ただし、ＣＰＵ１０１及び２０１は、送信側ＣＰＵ及び受信側ＣＰＵの何れにもなりうる。そのため、実際には、ＣＰＵ１０１及び２０１は、送信側ＣＰＵ及び受信側ＣＰＵの何れの機能も有する。   Here, in the above description, each function of the transmission side CPU and the reception side CPU has been described separately. However, the CPUs 101 and 201 can be either a transmission side CPU or a reception side CPU. Therefore, actually, the CPUs 101 and 201 have both functions of a transmission side CPU and a reception side CPU.

そこで、以下に、送信側ＣＰＵ及び受信側ＣＰＵの何れの機能も有する場合の各部の具体的な構成について説明する。   Therefore, a specific configuration of each unit when both functions of the transmission side CPU and the reception side CPU are provided will be described below.

図６は、メッセージ送信制御部の機能を実現する回路の一例を表す図である。受信側ＣＰＵでは、メッセージ送信制御部の機能は用いないため、図６に示した回路は、メッセージ送信制御部１１２に関する回路を表す。   FIG. 6 is a diagram illustrating an example of a circuit that implements the function of the message transmission control unit. Since the receiving CPU does not use the function of the message transmission control unit, the circuit shown in FIG. 6 represents a circuit related to the message transmission control unit 112.

図６に示すように、メッセージ送信制御部１１２は、比較器１２１及び１２２、並びに、ＡＮＤ回路１２３及び１２４を有する。さらに、メッセージ送信制御部１１２は、ｏｗｎ ｂｉｔ送信用の専用線１２５、宛先ＣＰＵＩＤの入力経路１２６、ＣＰＵ１０１のＩＤの入力経路１２７、有効ＣＰＵのＩＤの入力経路１２８及びメッセージの発行要求タイミングの信号の入力経路１２９を有する。   As shown in FIG. 6, the message transmission control unit 112 includes comparators 121 and 122 and AND circuits 123 and 124. Further, the message transmission control unit 112 transmits a dedicated line 125 for down bit transmission, an input path 126 for the destination CPU ID, an input path 127 for the ID of the CPU 101, an input path 128 for the ID of the valid CPU, and a signal for requesting timing for issuing the message. An input path 129 is provided.

メッセージ送信制御部１１２は、メッセージの発行要求に付加された宛先ＣＰＵＩＤを入力経路１２６に入力する。また、メッセージ送信制御部１１２は、ＣＰＵ１０１のＩＤを入力経路１２７へ入力する。また、メッセージ送信制御部１１２は、予め記憶する有効ＣＰＵのＩＤを入力経路１２８へ入力する。また、メッセージ送信制御部１１２は、自己が有する発振器などから生成されたメッセージ発行要求タイミングの信号を入力経路１２９へ入力する。メッセージ送信制御部１１２は、メッセージ発行要求タイミングであればメッセージ発行要求タイミングの信号として「１」を入力し、メッセージの発行要求タイミングでなければメッセージ発行要求タイミングの信号として「０」を入力する。   The message transmission control unit 112 inputs the destination CPU ID added to the message issuance request to the input path 126. In addition, the message transmission control unit 112 inputs the ID of the CPU 101 to the input path 127. Further, the message transmission control unit 112 inputs an effective CPU ID stored in advance into the input path 128. In addition, the message transmission control unit 112 inputs a message issuance request timing signal generated from its own oscillator or the like to the input path 129. The message transmission control unit 112 inputs “1” as a message issue request timing signal if it is a message issue request timing, and inputs “0” as a message issue request timing signal if it is not a message issue request timing.

比較器１２１は、宛先ＣＰＵＩＤの入力を入力経路１２６から受ける。また、比較器１２１は、ＣＰＵ１０１のＩＤの入力を入力経路１２７から受ける。そして、比較器１２１は、宛先ＣＰＵＩＤとＣＰＵ１０１のＩＤとを比較する。比較結果が等しい場合、比較器１２１は、値として１を有する信号を専用線１２５を介してリクエスト調停制御部１１３へ出力する。これにより、メッセージ送信制御部１１２は、１の値を有するｏｗｎ ｂｉｔをメッセージの発行要求に付加する。これに対して、比較結果が異なる場合、比較器１２１は、値として０を有する信号を専用線１２５を介してリクエスト調停制御部１１３へ出力する。これにより、メッセージ送信制御部１１２は、０の値を有するｏｗｎ ｂｉｔをメッセージの発行要求に付加する。   The comparator 121 receives an input of the destination CPUID from the input path 126. Further, the comparator 121 receives the input of the ID of the CPU 101 from the input path 127. Then, the comparator 121 compares the destination CPU ID with the ID of the CPU 101. When the comparison results are equal, the comparator 121 outputs a signal having a value of 1 to the request arbitration control unit 113 via the dedicated line 125. As a result, the message transmission control unit 112 adds an down bit having a value of 1 to the message issuance request. On the other hand, when the comparison results are different, the comparator 121 outputs a signal having a value of 0 to the request arbitration control unit 113 via the dedicated line 125. As a result, the message transmission control unit 112 adds a down bit having a value of 0 to the message issuance request.

また、図６では、専用線を用いてｏｗｎ ｂｉｔを付加する場合で説明したが、ｏｗｎ ｂｉｔをメッセージの発行要求と同じタイミングでリクエスト調停制御部１１３に発行するパケットが有る場合、そのパケットの空きにｏｗｎ ｂｉｔを組み込んで発行してもよい。   Further, in FIG. 6, the case where the down bit is added using the dedicated line has been described. However, when there is a packet that issues the down bit to the request arbitration control unit 113 at the same timing as the message issuance request, the packet is free. May also be issued with an incorporated down bit.

比較器１２２は、宛先ＣＰＵＩＤの入力を入力経路１２６から受ける。また、比較器１２２は、有効ＣＰＵのＩＤの入力を入力経路１２８から受ける。そして、比較器１２２は、宛先ＣＰＵＩＤと有効ＣＰＵのＩＤを比較する。有効ＣＰＵのＩＤの中に宛先ＣＰＵＩＤが含まれていた場合、比較器１２２は、１を出力する。これに対して、有効ＣＰＵのＩＤの中に宛先ＣＰＵＩＤが無い場合、比較器１２２は、０を出力する。   The comparator 122 receives the destination CPUID input from the input path 126. The comparator 122 also receives an input of an effective CPU ID from the input path 128. Then, the comparator 122 compares the destination CPU ID and the effective CPU ID. If the destination CPU ID is included in the valid CPU ID, the comparator 122 outputs 1. On the other hand, when there is no destination CPUID in the ID of the effective CPU, the comparator 122 outputs 0.

ＡＮＤ回路１２３は、比較器１２２から出力された信号の入力を受ける。また、ＡＮＤ回路１２３は、メッセージ発行要求タイミングの信号の入力を入力経路１２９から受ける。そして、ＡＮＤ回路１２３は、入力された信号の論理積を出力する。すなわち、ＡＮＤ回路１２３は、宛先ＣＰＵが有効ＣＰＵである場合に、メッセージ発行要求タイミングが到来すると、メッセージの発行要求を表す信号として「１」をリクエスト調停制御部１１３へ出力する。   The AND circuit 123 receives the signal output from the comparator 122. The AND circuit 123 receives an input of a message issuance request timing signal from the input path 129. The AND circuit 123 outputs a logical product of the input signals. That is, when the destination CPU is a valid CPU, the AND circuit 123 outputs “1” to the request arbitration control unit 113 as a signal indicating a message issuance request timing when the message issuance request timing comes.

ＡＮＤ回路１２３は、比較器１２２から出力された信号を反転させた信号の入力を受ける。また、ＡＮＤ回路１２３は、メッセージ発行要求タイミングの信号の入力を入力経路１２９から受ける。そして、ＡＮＤ回路１２３は、入力された信号の論理積を出力する。すなわち、ＡＮＤ回路１２３は、宛先ＣＰＵが有効ＣＰＵである場合に、メッセージ発行要求タイミングが到来すると、値が１の信号をステータスレジスタ１２０へ出力し、ステータスレジスタ１２０に無効ステータスを登録する。   The AND circuit 123 receives a signal obtained by inverting the signal output from the comparator 122. The AND circuit 123 receives an input of a message issuance request timing signal from the input path 129. The AND circuit 123 outputs a logical product of the input signals. That is, when the destination CPU is a valid CPU and the message issuance request timing comes, the AND circuit 123 outputs a signal having a value of 1 to the status register 120 and registers the invalid status in the status register 120.

このように、メッセージ送信制御１１２は、専用線１２５を用いてｏｗｎ ｂｉｔの値をリクエスト調停制御部１１３へ出力し、且つ、ＡＮＤ回路１２３からの信号をリクエスト調停制御部１１３へ出力する。これにより、リクエスト調停制御部１１３は、メッセージの発行要求に同期して発行されたｏｗｎ ｂｉｔの値によりメッセージの宛先がＣＰＵ１０１宛かＣＰＵ２０１宛かを決定できる。   As described above, the message transmission control 112 outputs the value of the down bit to the request arbitration control unit 113 using the dedicated line 125, and outputs the signal from the AND circuit 123 to the request arbitration control unit 113. Thus, the request arbitration control unit 113 can determine whether the message is addressed to the CPU 101 or the CPU 201 based on the value of the down bit issued in synchronization with the message issuance request.

図７は、リクエスト調停用回路の一例を表す図である。図７に示すリクエスト調停用回路１３０は、リクエスト調停制御部１１３及び２１１の各機能をまとめて実現するための回路である。実際には、リクエスト調停制御部１１３及び２１１ともに同様の回路を有するので、ここでは、リクエスト調停制御部１１３を例に説明する。   FIG. 7 is a diagram illustrating an example of a request arbitration circuit. The request arbitration circuit 130 shown in FIG. 7 is a circuit for realizing the functions of the request arbitration control units 113 and 211 together. Actually, both the request arbitration control units 113 and 211 have the same circuit, and therefore the request arbitration control unit 113 will be described as an example here.

リクエスト調停制御部１１３は、リクエスト調停用回路１３０を有する。リクエスト調停用回路１３０は、選択回路１３１、並びに、調停回路１３２及び１３３を有する。   The request arbitration control unit 113 includes a request arbitration circuit 130. The request arbitration circuit 130 includes a selection circuit 131 and arbitration circuits 132 and 133.

選択回路１３１は、ｏｗｎ ｂｉｔが付加されたメッセージの送信要求の入力をメッセージ送信制御部１１２から受ける。そして、選択回路１３１は、ｏｗｎ ｂｉｔが０であれば、メッセージの発行要求を調停回路１３２へ出力する。これに対して、ｏｗｎ ｂｉｔが１であれば、選択回路１３１は、メッセージの発行要求を調停回路１３３へ出力する。   The selection circuit 131 receives from the message transmission control unit 112 an input of a message transmission request to which the down bit is added. If the down bit is 0, the selection circuit 131 outputs a message issue request to the arbitration circuit 132. On the other hand, if the down bit is 1, the selection circuit 131 outputs a message issuance request to the arbitration circuit 133.

調停回路１３２は、ｏｗｎ ｂｉｔが０のメッセージの発行要求の入力を選択回路１３１から受ける。また、調停回路１３２は、ＣＰＵ２０１を含む他のＣＰＵに対する要求の入力を演算処理部１１１から受ける。そして、調停回路１３２は、入力された要求の調停を行い、要求を選択する。その後、調停回路１３２は、調停により選択した要求の出力をルータ１１６へ送信する。   The arbitration circuit 132 receives from the selection circuit 131 an input of a request for issuing a message whose own bit is 0. In addition, the arbitration circuit 132 receives an input of a request for other CPUs including the CPU 201 from the arithmetic processing unit 111. The arbitration circuit 132 arbitrates the input request and selects the request. Thereafter, the arbitration circuit 132 transmits the output of the request selected by the arbitration to the router 116.

調停回路１３３は、ｏｗｎ ｂｉｔが１のメッセージの発行要求の入力を選択回路１３１から受ける。また、調停回路１３３は、ＣＰＵ２０１から送信されたメッセージの発行要求の入力をルータ１１６から受ける。また、調停回路１３３は、レジスタに対する読み出し書き込みなどのＣＰＵ１０１に対する要求の入力を演算処理部１１１から受ける。そして、調停回路１３３は、入力された要求の調停を行い、要求を選択する。その後、調停回路１３３は、調停により選択した要求の出力をメッセージ受信制御部１１４へ送信する。   The arbitration circuit 133 receives an input of a request for issuing a message whose own bit is 1 from the selection circuit 131. Further, the arbitration circuit 133 receives an input of a message issuance request transmitted from the CPU 201 from the router 116. In addition, the arbitration circuit 133 receives an input of a request to the CPU 101 such as read / write to the register from the arithmetic processing unit 111. Then, the arbitration circuit 133 arbitrates the input request and selects the request. Thereafter, the arbitration circuit 133 transmits the output of the request selected by the arbitration to the message reception control unit 114.

このように、リクエスト調停用回路１３０は、メッセージの発行要求のｏｗｎ ｂｉｔの値及びメッセージの発行要求の入力元によって、メッセージの発行要求の出力であるメッセージの送信先を変更する。具体的には、リクエスト調停制御部１１３は、図８のテーブル５０１に示すようにメッセージの送信先を決定する。図８は、リクエスト調停制御部の動作を示す図である。   In this manner, the request arbitration circuit 130 changes the transmission destination of the message that is the output of the message issuance request depending on the value of the down bit of the message issuance request and the input source of the message issuance request. Specifically, the request arbitration control unit 113 determines a message transmission destination as shown in the table 501 of FIG. FIG. 8 is a diagram illustrating the operation of the request arbitration control unit.

すなわち、リクエスト調停制御部１１３は、メッセージの発行要求の入力元がメッセージ送信制御部１１２の場合、ｏｗｎ ｂｉｔが０であればルータ１１６へメッセージを送信する。また、ｏｗｎ ｂｉｔが１であれば、リクエスト調停制御部１１３は、メッセージ受信制御部１１４へメッセージを送信する。また、メッセージの発行要求の入力元がルータ１１６の場合、リクエスト調停制御部１１３は、ｏｗｎ ｂｉｔの値に関わらず、メッセージ受信制御部１１４へメッセージを送信する。このように、ｏｗｎ ｂｉｔ又は入力元を基に送信先を決定することが、「宛先情報又は送信情報の入力元の情報を基に送信先を決定」することの一例にあたる。   That is, when the source of the message issue request is the message transmission control unit 112, the request arbitration control unit 113 transmits a message to the router 116 if the down bit is 0. If the down bit is 1, the request arbitration control unit 113 transmits a message to the message reception control unit 114. When the message issue request input source is the router 116, the request arbitration control unit 113 transmits the message to the message reception control unit 114 regardless of the value of the down bit. As described above, determining the transmission destination based on the down bit or the input source corresponds to an example of “determining the transmission destination based on the destination information or the input source information of the transmission information”.

図９は、応答調停用回路の一例を表す図である。図９に示す応答調停用回路１５０は、応答調停制御部１１５及び２１３の各機能をまとめて実現するための回路である。実際には、応答調停制御部１１５及び２１３ともに同様の回路を有するので、ここでは、応答調停制御部１１５を例に説明する。   FIG. 9 is a diagram illustrating an example of a response arbitration circuit. The response arbitration circuit 150 shown in FIG. 9 is a circuit for realizing the functions of the response arbitration control units 115 and 213 together. Actually, the response arbitration control units 115 and 213 both have the same circuit, and therefore the response arbitration control unit 115 will be described as an example here.

応答調停制御部１１５は、応答調停用回路１５０を有する。応答調停回路１５０は、選択回路１５１、並びに、調停回路１５２及び１５３を有する。   The response arbitration control unit 115 includes a response arbitration circuit 150. The response arbitration circuit 150 includes a selection circuit 151 and arbitration circuits 152 and 153.

選択回路１５１は、ｏｗｎ ｂｉｔが付加されたメッセージ応答の入力をメッセージ送信制御部１１２から受ける。そして、選択回路１３１は、ｏｗｎ ｂｉｔが０であれば、メッセージ応答を調停回路１５２へ出力する。これに対して、ｏｗｎ ｂｉｔが１であれば、選択回路１５１は、メッセージ応答を調停回路１５３へ出力する。   The selection circuit 151 receives from the message transmission control unit 112 an input of a message response to which the down bit is added. Then, if the down bit is 0, the selection circuit 131 outputs a message response to the arbitration circuit 152. On the other hand, if the down bit is 1, the selection circuit 151 outputs a message response to the arbitration circuit 153.

調停回路１５２は、ｏｗｎ ｂｉｔが０のメッセージ応答の入力を選択回路１５１から受ける。また、調停回路１５２は、ＣＰＵ２０１を含む他のＣＰＵに対する要求の入力を演算処理部１１１から受ける。そして、調停回路１５２は、入力された要求の調停を行い、要求を選択する。その後、調停回路１５２は、調停により選択した要求の出力をルータ１１６へ送信する。   The arbitration circuit 152 receives from the selection circuit 151 an input of a message response whose own bit is 0. Further, the arbitration circuit 152 receives an input of a request for other CPUs including the CPU 201 from the arithmetic processing unit 111. The arbitration circuit 152 arbitrates the input request and selects the request. Thereafter, the arbitration circuit 152 transmits the output of the request selected by the arbitration to the router 116.

調停回路１５３は、ｏｗｎ ｂｉｔが１のメッセージの発行要求の入力を選択回路１５１から受ける。また、調停回路１５３は、ＣＰＵ２０１から送信されたメッセージ応答の入力をルータ１１６から受ける。また、調停回路１５３は、レジスタに対する読み出し書き込みなどのＣＰＵ１０１に対する要求の入力を演算処理部１１１から受ける。そして、調停回路１５３は、入力された要求の調停を行い、要求を選択する。その後、調停回路１５３は、調停により選択した要求の出力をメッセージ受信制御部１１４へ送信する。   The arbitration circuit 153 receives from the selection circuit 151 an input of a request for issuing a message whose own bit is 1. The arbitration circuit 153 receives the message response input from the CPU 201 from the router 116. In addition, the arbitration circuit 153 receives an input of a request to the CPU 101 such as reading and writing to the register from the arithmetic processing unit 111. Then, the arbitration circuit 153 arbitrates the input request and selects the request. Thereafter, the arbitration circuit 153 transmits the output of the request selected by the arbitration to the message reception control unit 114.

このように、応答調停用回路１５０は、メッセージ応答のｏｗｎ ｂｉｔの値及びメッセージ応答の入力元によって、メッセージ応答の送信先を変更する。具体的には、応答調停制御部１１５は、図１０のテーブル５０２に示すようにメッセージ応答の送信先を決定する。図１０は、応答調停制御部の動作を示す図である。   Thus, the response arbitration circuit 150 changes the transmission destination of the message response according to the value of the down bit of the message response and the input source of the message response. Specifically, the response arbitration control unit 115 determines a message response transmission destination as shown in the table 502 of FIG. FIG. 10 is a diagram illustrating the operation of the response arbitration control unit.

すなわち、応答調停制御部１１５は、メッセージ応答の入力元がメッセージ受信制御部１１４の場合、ｏｗｎ ｂｉｔが０であればルータ１１６へメッセージ応答を送信する。また、ｏｗｎ ｂｉｔが１であれば、応答調停制御部１１５は、メッセージ送信制御部１１２へメッセージ応答を送信する。また、メッセージ応答求の入力元がルータ１１６の場合、応答調停制御部１１５は、ｏｗｎ ｂｉｔの値に関わらず、メッセージ送信制御部１１２へメッセージ応答を送信する。このように、応答調停制御部１１５がｏｗｎ ｂｉｔ又は入力元を基に処理を決定することが、「応答通知に付加された宛先情報又は応答通知の入力元の情報を基に、応答通知を他の情報処理装置へ送信又は受信結果格納部に格納させる」ことの一例にあたる。   That is, when the source of the message response is the message reception control unit 114, the response arbitration control unit 115 transmits the message response to the router 116 if the down bit is 0. If the down bit is 1, the response arbitration control unit 115 transmits a message response to the message transmission control unit 112. When the message response request input source is the router 116, the response arbitration control unit 115 transmits a message response to the message transmission control unit 112 regardless of the value of the down bit. In this way, the response arbitration control unit 115 determines the processing based on the down bit or the input source. “The response notification is sent based on the destination information added to the response notification or the input source information of the response notification. The information is transmitted to the information processing apparatus or stored in the reception result storage unit ”.

次に、図１１を参照して、本実施例に係るメッセージ通信における処理の流れについて説明する。図１１は、実施例に係るメッセージ通信における処理のフローチャートである。ここでは、ＣＰＵ１０１がメッセージを送信する場合で説明する。   Next, the flow of processing in message communication according to the present embodiment will be described with reference to FIG. FIG. 11 is a flowchart of processing in message communication according to the embodiment. Here, a case where the CPU 101 transmits a message will be described.

演算処理部１１１は、メッセージの発行要求をメッセージ送信制御部１１２へ出力する（ステップＳ１０１）。   The arithmetic processing unit 111 outputs a message issuance request to the message transmission control unit 112 (step S101).

メッセージ送信制御部１１２は、メッセージの発行要求に含まれる宛先ＣＰＵＩＤを用いてメッセージの宛先をチェックする（ステップＳ１０２）。   The message transmission control unit 112 checks the destination of the message using the destination CPUID included in the message issuance request (step S102).

そして、メッセージ送信制御部１１２は、メッセージの宛先が自ＣＰＵ、すなわちＣＰＵ１０１であるか否かを判定する（ステップＳ１０３）。宛先が自ＣＰＵの場合（ステップＳ１０３：肯定）、メッセージ送信制御部１１２は、自ＣＰＵ宛フラグとして値が１のｏｗｎ ｂｉｔを付加してメッセージの発行要求をリクエスト調停制御部１１３へ出力する（ステップＳ１０４）。   Then, the message transmission control unit 112 determines whether or not the message destination is the own CPU, that is, the CPU 101 (step S103). When the destination is the own CPU (step S103: affirmative), the message transmission control unit 112 adds a down bit having a value of 1 as the own CPU address flag and outputs a message issuance request to the request arbitration control unit 113 (step) S104).

一方、宛先が他ＣＰＵであるＣＰＵ２０１の場合（ステップＳ１０３：否定）、メッセージ送信制御部１１２は、他ＣＰＵ宛フラグとして値が０のｏｗｎ ｂｉｔを付加してメッセージの発行要求をリクエスト調停制御部１１３へ出力する（ステップＳ１０５）。   On the other hand, when the destination is the CPU 201 that is the other CPU (No at Step S103), the message transmission control unit 112 adds a down bit with a value of 0 as the other CPU addressed flag, and issues a message issuance request to the request arbitration control unit 113. (Step S105).

リクエスト調停制御部１１３は、メッセージの発行要求の入力をメッセージ送信制御部１１２から受ける。そして、リクエスト調停制御部１１３は、要求の調停を行いメッセージの発行要求を選択した場合、メッセージ発行許可をメッセージ送信制御部１１２へ送信する（ステップＳ１０６）。   The request arbitration control unit 113 receives a message issuance request input from the message transmission control unit 112. Then, when request arbitration is performed and a message issuance request is selected, the request arbitration control unit 113 transmits a message issuance permission to the message transmission control unit 112 (step S106).

メッセージ送信制御部１１２は、メッセージ発行許可を受信すると、メッセージをリクエスト調停制御部１１３へ発行する（ステップＳ１０７）。   Upon receiving the message issue permission, the message transmission control unit 112 issues a message to the request arbitration control unit 113 (step S107).

リクエスト調停制御部１１３は、メッセージの入力をメッセージ送信制御部１１２から受ける。そして、リクエスト調停制御部１１３は、メッセージに付加されたｏｗｎ ｂｉｔの値が１（ｏｗｎ ｂｉｔ＝１）か否かを判定する（ステップＳ１０８）。   The request arbitration control unit 113 receives a message input from the message transmission control unit 112. Then, the request arbitration control unit 113 determines whether or not the value of the down bit added to the message is 1 (own bit = 1) (step S108).

ｏｗｎ ｂｉｔの値が１の場合（ステップＳ１０８：肯定）、リクエスト調停制御部１１３は、メッセージをメッセージ受信制御部１１４へ出力する。すなわち、リクエスト調停制御部１１３は、自ＣＰＵへメッセージを送信する（ステップＳ１０９）。   When the value of the down bit is 1 (step S108: affirmative), the request arbitration control unit 113 outputs a message to the message reception control unit 114. That is, the request arbitration control unit 113 transmits a message to its own CPU (step S109).

メッセージ受信制御部１１４は、メッセージの入力をリクエスト調停制御部１１３から受ける。そして、メッセージ受信制御部１１４は、取得したメッセージをメッセージ格納部３０１に格納する（ステップＳ１１０）。   The message reception control unit 114 receives a message input from the request arbitration control unit 113. Then, the message reception control unit 114 stores the acquired message in the message storage unit 301 (step S110).

その後、メッセージ受信制御部１１４は、自ＣＰＵ宛てフラグである値が１のｏｗｎ ｂｉｔを付加したメッセージ応答を発行する（ステップＳ１１１）。   Thereafter, the message reception control unit 114 issues a message response to which a down bit having a value of 1 as a flag addressed to the CPU is added (step S111).

応答調停制御部１１５は、メッセージ応答の入力をメッセージ受信制御部１１４から受ける。そして、応答調停制御部１１５は、取得したメッセージ応答に付加されたｏｗｎ ｂｉｔの値が１であることを確認する（ステップＳ１１２）。   The response arbitration control unit 115 receives a message response input from the message reception control unit 114. Then, the response arbitration control unit 115 confirms that the value of the down bit added to the acquired message response is 1 (step S112).

一方、メッセージのｏｗｎ ｂｉｔの値が０の場合（ステップＳ１０８：否定）、リクエスト調停制御部１１３は、メッセージをルータ１１６へ出力し、他ＣＰＵであるＣＰＵ２０１へ送信する（ステップＳ１１３）。   On the other hand, when the value of the down bit of the message is 0 (No at Step S108), the request arbitration control unit 113 outputs the message to the router 116 and transmits it to the CPU 201 which is another CPU (Step S113).

リクエスト調停制御部２１３は、ＣＰＵ１０１から送信されたメッセージの処理要求を受信する。そして、リクエスト調停制御部２１３は、各要求の調停を行いメッセージの処理要求を選択した場合、メッセージをメッセージ受信制御部２１４へ出力する（ステップＳ１１４）。   The request arbitration control unit 213 receives a message processing request transmitted from the CPU 101. When the request arbitration control unit 213 arbitrates each request and selects a message processing request, the request arbitration control unit 213 outputs the message to the message reception control unit 214 (step S114).

メッセージ受信制御部２１４は、メッセージの入力をリクエスト調停制御部２１３から受ける。そして、メッセージ受信制御部２１４は、取得したメッセージをメッセージ格納部３０２に格納する（ステップＳ１１５）。   The message reception control unit 214 receives a message input from the request arbitration control unit 213. Then, the message reception control unit 214 stores the acquired message in the message storage unit 302 (step S115).

その後、メッセージ受信制御部２１４は、他ＣＰＵ宛てフラグである値が０のｏｗｎ ｂｉｔを付加したメッセージ応答を発行する（ステップＳ１１６）。   After that, the message reception control unit 214 issues a message response with an added down bit having a value of 0 as a flag addressed to another CPU (step S116).

応答調停制御部２１５は、メッセージ応答の入力をメッセージ受信制御部２１４から受ける。そして、応答調停制御部２１５は、ｏｗｎ ｂｉｔの値が０であることを確認し、ルータ２１６へメッセージ応答を送信する（ステップＳ１１７）。   The response arbitration control unit 215 receives a message response input from the message reception control unit 214. Then, the response arbitration control unit 215 confirms that the value of the down bit is 0, and transmits a message response to the router 216 (step S117).

応答調停制御部１１５は、応答調停制御部２１５から送出されたメッセージ応答の入力をルータ１１６から受ける。そして、応答調停制御部１１５は、入力元がルータ１１６であることを確認する（ステップＳ１１８）。   The response arbitration control unit 115 receives the input of the message response sent from the response arbitration control unit 215 from the router 116. Then, the response arbitration control unit 115 confirms that the input source is the router 116 (step S118).

応答調停制御部１１５は、ステップＳ１１１でｏｗｎ ｂｉｔの値が１であることを確認した場合又はステップＳ１１７で入力元がルータ１１６であることを確認した場合、メッセージ応答をメッセージ送信制御部１１２へ出力する（ステップＳ１１９）。   The response arbitration control unit 115 outputs a message response to the message transmission control unit 112 when confirming that the value of the down bit is 1 in step S111 or confirming that the input source is the router 116 in step S117. (Step S119).

メッセージ送信制御部１１２は、メッセージ応答の入力を応答調停制御部１１５から受ける。そして、メッセージ送信制御部１１２は、メッセージ応答に含まれる受信ステータスをステータスレジスタ１２０へ登録する（ステップＳ１２０）。   The message transmission control unit 112 receives a message response input from the response arbitration control unit 115. Then, the message transmission control unit 112 registers the reception status included in the message response in the status register 120 (step S120).

以上に説明したように、本実施例に係る本実施例に係る情報処理装置は、自装置宛であるか他の情報処理装置宛であるかを表す情報を付加してメッセージを発行する。これにより、自装置宛である場合、メッセージを自装置内で回すことができ、他の情報処理装置宛である場合、宛先の他の情報処理装置へメッセージを送信することができる。したがって、ノード内の１つのＣＰＵ上で複数設定されたドメイン間において、メッセージ通信を行うことが可能になり、メッセージ通信を行うにあたり、ドメイン構成の柔軟性を維持することができる。   As described above, the information processing apparatus according to the present embodiment according to the present embodiment issues a message with information indicating whether the information processing apparatus is addressed to the own apparatus or another information processing apparatus. As a result, when the message is addressed to the own device, the message can be rotated within the own device. When the message is addressed to another information processing device, the message can be transmitted to the other information processing device. Therefore, it is possible to perform message communication between a plurality of domains set on one CPU in the node, and the domain configuration flexibility can be maintained when performing message communication.

ここで、以上の説明では、自装置内のメッセージ通信として、仮想ドメイン間、すなわち同一ＣＰＵ内のコア間でのメッセージ通信を例に説明したが、これに限らず、例えば、同一ノード内の異なるＣＰＵ間の通信であってもよい。   Here, in the above description, message communication between virtual domains, that is, message communication between cores within the same CPU has been described as an example of message communication within the own device. Communication between CPUs may be used.

１ 情報処理システム
２ グローバルＸＢ
１１，１２ ノード
１０１，２０１ ＣＰＵ
１０２，２０２ メモリ
１０３，２０３ ローカルＸＢ
１０４Ａ，１０４Ｂ コア
１１１ 演算処理部
１１２ メッセージ送信制御部
１１３ リクエスト調停制御部
１１４ メッセージ受信制御部
１１５ 応答調停制御部
１１６ ルータ
１２０ ステータスレジスタ
１２１，１２２ 比較器
１２５ 専用線
１２６ 宛先ＣＰＵＩＤの入力経路
１２７ ＣＰＵ１０１のＩＤの入力経路
１２８ 有効ＣＰＵのＩＤの入力経路
１２９ メッセージの発行要求タイミングの信号の入力経路
２１１ 演算処理部
２１２ メッセージ送信制御部
２１３ リクエスト調停制御部
２１４ メッセージ受信制御部
２１５ 応答調停制御部
２１６ ルータ
２２０ ステータスレジスタ
３０１ メッセージ格納部
３０２ メッセージ格納部 1 Information processing system 2 Global XB
11, 12 nodes 101, 201 CPU
102, 202 Memory 103, 203 Local XB
104A, 104B Core 111 Operation processing unit 112 Message transmission control unit 113 Request arbitration control unit 114 Message reception control unit 115 Response arbitration control unit 116 Router 120 Status register 121, 122 Comparator 125 Dedicated line 126 Destination CPUID input path 127 CPU101 ID input path 128 Valid CPU ID input path 129 Message issuance request timing signal input path 211 Arithmetic processing section 212 Message transmission control section 213 Request arbitration control section 214 Message reception control section 215 Response arbitration control section 216 Router 220 Status register 301 Message storage unit 302 Message storage unit

Claims (5)

第１コア及び第２コアを有するプロセッサと、
前記第１コアから送出された送信情報の宛先が前記第２コア宛て又は他の情報処理装置宛てであることを表す宛先情報を前記送信情報に付加して出力する送信制御部と、
前記送信情報の入力を受け、前記宛先情報又は前記送信情報の入力元の情報を基に送信先を決定し、取得した前記送信情報を前記送信先へ向けて送信する送信部と、
前記送信部から前記送信情報の入力を受け、前記送信情報を記憶部に書き込み、入力された前記送信情報に付加された前記宛先情報を前記送信情報に対する応答に付加した宛先情報付加応答を発行する書込部と、
前記宛先情報付加応答を含む応答通知又は他の情報処理装置からの応答通知の入力を受け、前記応答通知に付加された前記宛先情報又は前記応答通知の入力元の情報を基に、前記応答通知を他の情報処理装置へ送信又は受信結果格納部に格納させる応答処理部と
を備えたことを特徴とする情報処理装置。 A processor having a first core and a second core;
A transmission control unit that adds destination information indicating that a destination of transmission information sent from the first core is addressed to the second core or another information processing apparatus and outputs the transmission information;
A transmission unit that receives input of the transmission information, determines a transmission destination based on the destination information or information of an input source of the transmission information, and transmits the acquired transmission information to the transmission destination;
Receives input of the transmission information from the transmission unit, writes the transmission information to a storage unit, and issues a destination information addition response in which the destination information added to the input transmission information is added to a response to the transmission information A writing unit;
The response notification is received based on the destination information added to the response notification or the information of the input source of the response notification in response to an input of a response notification including the destination information addition response or a response notification from another information processing apparatus. An information processing apparatus comprising: a response processing unit that transmits data to another information processing apparatus or stores the result in a reception result storage unit. 前記送信部は、前記送信制御部から前記送信情報の入力を受けた場合、前記宛先情報が前記第２コア宛てであれば、前記送信先を前記書込部とし、前記宛先情報が前記他の情報処理装置宛てであれば、前記送信先を前記他の情報処理装置とし、前記他の情報処理装置から前記送信情報の入力を受けた場合、前記送信先を前記書込部とすることを特徴とする請求項１に記載の情報処理装置。   When the transmission unit receives the transmission information from the transmission control unit and the destination information is addressed to the second core, the transmission unit is the writing unit, and the destination information is the other information. If it is addressed to an information processing device, the transmission destination is the other information processing device, and when the transmission information is input from the other information processing device, the transmission destination is the writing unit. The information processing apparatus according to claim 1. 前記応答処理部は、前記応答通知として前記書込部から前記宛先情報付加応答の入力を受けた場合、前記宛先情報が前記他の情報処理装置宛てであれば、前記応答通知を前記他の情報処理装置へ送信し、前記宛先情報が前記第２コア宛てであれば、前記応答通知を前記受信結果格納部に格納させ、前記他の情報処理装置からの前記応答通知の入力を受けた場合、前記応答通知を受信結果格納部に格納させることを特徴とする請求項１又は２に記載の情報処理装置。 When the response processing unit receives the destination information addition response from the writing unit as the response notification, and the destination information is addressed to the other information processing apparatus, the response processing unit sends the response notification to the other information. If the destination information is addressed to the second core, the response notification is stored in the reception result storage unit, and the response notification is received from the other information processing device. The information processing apparatus according to claim 1, wherein the response notification is stored in a reception result storage unit. 第１情報処理装置及び第２情報処理装置を有する情報処理システムであって、
前記第１情報処理装置は、
第１記憶部と、
第１受信結果格納部と、
第１コア及び第２コアを有するプロセッサと、
前記第１コアから送出された送信情報の宛先が前記第２コア宛て又は前記第２情報処理装置宛てであることを表す宛先情報を前記送信情報に付加して出力する第１送信制御部と、
前記送信情報の入力を受け、前記宛先情報又は前記送信情報の入力元の情報を基に送信先を決定し、取得した前記送信情報を前記送信先へ向けて送信する第１送信部と、
前記第１送信部から前記送信情報の入力を受け、前記送信情報を前記第１記憶部に書き込み、入力された前記送信情報に付加された前記宛先情報を前記送信情報に対する応答に付加した宛先情報付加応答を発行する第１書込部と、
前記第１書込部又は前記第２情報処理装置から前記宛先情報付加応答を含む応答通知の入力を受け、前記応答通知に付加された前記宛先情報又は前記応答通知の入力元の情報を基に、前記応答通知を前記第２情報処理装置へ送信又は前記第１受信結果格納部に格納させる第１応答処理部とを備え、
前記第２情報処理装置は、
第２記憶部と、
前記第１送信制御部から前記送信情報の入力を受け、前記送信情報を前記第２記憶部に書込み、前記送信情報に付加された前記宛先情報を前記送信情報に対する応答に付加した前記宛先情報付加応答を発行する第２書込部と、
前記第２書込部により発行された前記宛先情報付加応答を前記第１情報処理装置へ送信する第２応答処理部とを備えた
ことを特徴とする情報処理システム。 An information processing system having a first information processing apparatus and a second information processing apparatus,
The first information processing apparatus
A first storage unit;
A first reception result storage unit;
A processor having a first core and a second core;
A first transmission control unit that adds destination information indicating that a destination of transmission information sent from the first core is destined for the second core or the second information processing apparatus and outputs the destination information;
A first transmission unit that receives input of the transmission information, determines a transmission destination based on the destination information or information of an input source of the transmission information, and transmits the acquired transmission information to the transmission destination;
Destination information that receives the transmission information from the first transmission unit, writes the transmission information to the first storage unit, and adds the destination information added to the input transmission information to a response to the transmission information A first writing unit for issuing an additional response;
Based on the destination information added to the response notification or the information of the input source of the response notification based on the input of the response notification including the destination information addition response from the first writing unit or the second information processing device A first response processing unit that transmits the response notification to the second information processing apparatus or stores the response notification in the first reception result storage unit,
The second information processing apparatus
A second storage unit;
Receiving the input of the transmission information from the first transmission control unit, writing the transmission information in the second storage unit, and adding the destination information added to the response to the transmission information with the destination information added to the transmission information A second writing unit for issuing a response;
An information processing system comprising: a second response processing unit that transmits the destination information addition response issued by the second writing unit to the first information processing device. 情報処理装置が、
所定のプロセッサが有する第１コアから送出された送信情報の宛先が前記所定のプロセッサが有する第２コア宛て又は他の情報処理装置宛てであることを表す宛先情報を前記送信情報に付加して出力し、
前記出力された前記送信情報の入力を受け、前記宛先情報又は入力経路を基に送信先を決定し、取得した前記送信情報を前記送信先へ向けて送信し、
前記送信された前記送信情報の入力を受け、前記送信情報を記憶装置に書き込み、入力された前記送信情報に付加された前記宛先情報を前記送信情報に対する応答に付加した宛先情報付加応答を発行し、
前記宛先情報付加応答を含む応答通知の入力を受け、前記応答通知に付加された前記宛先情報又は入力経路を基に、前記応答通知を他の情報処理装置へ送信又はレジスタに格納する
ことを特徴とする情報処理装置の制御方法。 Information processing device
Destination information indicating that the destination of the transmission information transmitted from the first core of the predetermined processor is addressed to the second core of the predetermined processor or to another information processing apparatus is added to the transmission information and output. And
Receiving the output of the output transmission information, determining a transmission destination based on the destination information or input path, and transmitting the acquired transmission information to the transmission destination;
Receiving the input of the transmitted transmission information, writing the transmission information in a storage device, and issuing a destination information addition response in which the destination information added to the input transmission information is added to a response to the transmission information ,
Receiving a response notification including the destination information addition response, and transmitting the response notification to another information processing apparatus or storing it in a register based on the destination information or input path added to the response notification. A method for controlling the information processing apparatus.
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