JP6590565B2 - データ処理システム - Google Patents

Description

本発明は、データ処理システムに関し、特にそれぞれに設定された設定データに基づいてデータの並列処理を行なう複数のデータ処理装置を備えるデータ処理システムに好適に利用できるものである。

データの並列処理を行なうデータ処理システムに対するニーズは、年々高まってきている。例えば、動画像符号を扱うシステムでは、４Ｋ、８Ｋといった大画面化が進行している。これらの信号を扱う画像符号化装置や画像復号装置には高い処理性能が求められており、画像符号化復号装置の処理性能を向上させる一つの有効な手段として、画像処理装置を複数配置して並列処理を行うという手法が採用される。

一方、特許文献１には、画像符号化復号装置に好適なデータ処理装置が開示されている。この画像符号化復号装置は、複数の画像処理モジュールを備えており、それぞれの画像処理モジュールを適切に初期設定した後に起動することにより、全体としての画像処理を実行することができるように構成されている。複数の画像処理モジュールに対する初期設定を行うには、外部のＣＰＵ（Central Processing Unit）を動作させるが、同文献には、初期設定を行う際のＣＰＵの処理負担を軽減する技術が開示されている。これにより、頻繁に且つ大量のデータを初期設定する画像符号化復号装置のようなデータ処理装置において、外部のＣＰＵの処理負担を軽減することができる。特に、符号化・復号などの画像処理では、フレーム毎に符号化と復号処理を切り替えて使用する場合や、フレーム毎にコーデックの種類（アルゴリズムの種類）を切り替えて使用する場合などがある。そのような場合にはフレーム単位でレジスタ設定やプログラムファイルの入れ替えを行わなければならないという特有の事情があるので、初期設定を行う際のＣＰＵの処理負担を軽減することは特に重要である。

特開２００９−２３７８８８号公報

特許文献１について本発明者が検討した結果、以下のような新たな課題があることがわかった。

特許文献１では上述のように、符号化・復号などの画像処理では、フレーム単位でレジスタ設定やプログラムファイルの入れ替えを行わなければならないという特有の事情があるので、特に、初期設定を行う際のＣＰＵの処理負担を軽減することが重要であることが指摘された。このような課題は、同文献に記載される発明によって解決される。本発明者は、今後さらに上述のような画像の大画面化に対応するなどの新たな要求に応えるためには、データの並列処理が好適であると考え、その場合に発生する新たな課題について検討した。

画像処理におけるデータの並列処理は、画像符号化復号装置に搭載する画像処理モジュールの数を何倍かに増やして並列化し、或いは、画像符号化復号装置全体を複数台搭載して並列化することによって実現されると考えられる。このとき、初期設定を行うＣＰＵも合わせて並列化するのではなく、そのまま１個若しくは並列化とは無関係にその装置で必要とされる個数のまま、並列化（ｎ倍化；ただしｎは整数）された複数の画像処理モジュールや複数の画像符号化復号装置に対する初期値設定を行おうとすると、初期値設定のためのＣＰＵの処理負荷がｎ倍化されることになる。特許文献１に記載される技術を使えば、１個の画像処理モジュールや１個の画像符号化復号装置に対する初期値設定のためのＣＰＵの処理負荷は軽減されるが、並列化によってｎ倍化されることには変わりがない。

このように、画像処理モジュールや画像符号化復号装置等のデータ処理装置がｎ倍に並列化される一方その初期値設定を行うＣＰＵは並列化されないときに、当該初期設定のためのＣＰＵの処理負荷の増加をｎ倍よりも小さく抑えることが重要である。

このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、下記の通りである。

すなわち、複数のレジスタを有し当該レジスタに設定される初期設定データに基づくデータ処理を並列的に実行可能な複数のデータ処理装置を備えるデータ処理システムであって、以下のように構成する。

複数のデータ処理装置はそれぞれ固有の識別子を有し、複数のレジスタにはそれぞれにアドレスが割り付けられ、初期設定データが格納される。それぞれのデータ処理装置は、初期設定データを含む複数のパケットを受信して前記複数のレジスタに転送する転送回路を備える。ここで、パケットは、ペイロードと、共有化情報と、宛先識別子と、宛先アドレスとを含み、初期設定データをペイロードとして含む。

転送回路は、パケットを受信したときに以下の動作を行う。

当該パケットに含まれる共有化情報が、当該パケットに含まれるペイロードが前記複数のデータ処理装置のうち自身を含む少なくとも一部の複数のデータ処理装置に共通に設定されるべき設定データであることを示すときには、当該ペイロードを宛先アドレスに対応するレジスタに設定する。

当該パケットに含まれる前記共有化情報が、当該パケットに含まれるペイロードが前記複数のデータ処理装置に共通に設定されるべき設定データではないことを示すときには、宛先識別子と自身の識別子との一致を条件として、当該ペイロードを宛先アドレスに対応するレジスタに設定する。

前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、データ処理装置がｎ倍に並列化される一方その初期設定を行うＣＰＵは並列化されないときに、当該初期設定のためのＣＰＵの処理負荷の増加をｎ倍よりも小さく抑えることができる。

図１は、実施形態１に係るデータ処理システムの構成例を示すブロック図である。 図２は、転送回路の別の構成例を示すブロック図である。 図３は、実施形態２に係るデータ処理システムの構成例を示すブロック図である。 図４は、実施形態２に係るデータ処理システムにおけるパケットの構成例を示す説明図である。 図５は、記憶装置へのパケットの格納状態の一例を示す説明図である。 図６は、全ての画像符号化復号装置に共通の設定であることを示す情報を利用しない場合の記憶装置へのパケットの格納状態の一例を示す説明図である。 図７は、実施形態３に係るデータ処理システムの構成例を示すブロック図である。 図８は、実施形態３に係るデータ処理システムにおけるパケットの構成例を示す説明図である。 図９は、実施形態４に係るデータ処理システムの構成例を示すブロック図である。 図１０は、実施形態４に係るデータ処理システムにおけるパケットの構成例を示す説明図である。 図１１は、実施形態５に係るデータ処理システムの構成例を示すブロック図である。 図１２は、実施形態５に係るデータ処理システムにおけるパケットの構成例を示す説明図である。 図１３は、実施形態６に係るデータ処理システムにおける、内部バスのアドレスの構成例を示す説明図である。 図１４は、実施形態６に係るデータ処理システムにおけるパケットの構成例を示す説明図である。 図１５は、実施形態６に係るデータ処理システムの構成例を示すブロック図である。 図１６は、ＣＩＤ部と内部モジュールＩＤ部のアドレスマスク判定部の構成例を模式的に示す、ブロック図である。 図１７は、内部バスのアドレスの構成例を示す説明図である。 図１８は、実施形態７に係るデータ処理システムの構成例を示すブロック図である。 図１９は、実施形態８に係るデータ処理システムの構成例を示すブロック図である。 図２０は、実施形態９に係るデータ処理システムの構成例を示すブロック図である。

実施の形態について詳述する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。

〔実施形態１〕
図１は、実施形態１に係るデータ処理システム１００の構成例を示すブロック図である。データ処理システム１００は、複数の設定レジスタを有し当該設定レジスタに設定される初期設定データに基づくデータ処理を並列的に実行可能な複数のデータ処理装置１＿１〜１＿ｎを備える。ここで、ｎは２以上の整数である。図中の配線は、それぞれ任意の本数の信号線で実装されるが、図では１本か複数本かの区別はせず、所謂ベクトル表記は省略されている。このことは、本願における他の図面についても同様である。

複数のデータ処理装置１＿１〜１＿ｎは、特に制限されないが、例えば、ＣＰＵ２０と記憶装置３０とともに共通のバス１０に接続され、単一の半導体基板上に集積回路として形成されている。記憶装置３０がインターフェースを介して当該半導体基板の外部に接続されてもよい。データ処理装置１＿１〜１＿ｎに設定される設定データは、記憶装置３０に格納されており、ＣＰＵ２０による制御の下で、記憶装置３０から読み出されて、パケットとしてデータ処理装置１＿１〜１＿ｎに供給され設定される。ＣＰＵ２０は、予め設定データを記憶装置３０に書き込んでおき、そのアドレス情報をデータ処理装置１＿１〜１＿ｎに与えることによって、それぞれのデータ処理装置１＿１〜１＿ｎに自律的に記憶装置３０にアクセスさせて、それぞれのデータ処理装置１＿１〜１＿ｎ自身に必要な設定データを読み出させることができる。これにより、ＣＰＵ２０の処理負荷は極めて軽く抑えることができる。一方、それぞれのデータ処理装置１＿１〜１＿ｎに自律的に記憶装置３０にアクセスさせる代わりに、ダイレクトメモリアクセス制御回路（ＤＭＡＣ：Direct Memory Access Controller）をバス１０上に接続して設定データを記憶装置３０から各データ処理装置１＿１〜１＿ｎに転送させてもよい。ただし、この場合のＣＰＵ２０はダイレクトメモリアクセス制御回路を制御する必要があるので、上述のデータ処理装置１＿１〜１＿ｎに自律的に記憶装置３０にアクセスさせる方式よりも、ＣＰＵ２０の処理負荷は重い。また、ＣＰＵ２０が記憶装置３０にアクセスして設定データを読み出し、各データ処理装置１＿１〜１＿ｎに転送してもよい。ただし、この場合のＣＰＵ２０の処理負荷はさらに重くなるので、ＣＰＵ２０にはより高い処理性能が求められる。なお、バス１０を他の接続方法に変更してもよい。

複数のデータ処理装置１＿１〜１＿ｎは、転送回路２＿１〜２＿ｎと、設定レジスタ３＿１〜３＿ｎと、データ処理回路（ＰＥ：Processing Element）４＿１〜４＿ｎとをそれぞれ備える。設定レジスタ３＿１〜３＿ｎは、それぞれが複数のレジスタ５＿１〜５＿ｎ（５＿１のみ図示）で構成されてもよく、データ処理回路４＿１〜４＿ｎに対してその機能やパラメータなどを与える。設定レジスタ３＿１が複数のレジスタ５＿１で構成されるときには、例えば、アドレスデコーダ６＿１と書き込みバッファ７＿１を備えて構成されても良い。他のデータ処理装置１＿２〜１＿ｎにおける設定レジスタ３＿２〜３＿ｎの内部は図示が省略されているが、設定レジスタ３＿１と同様に構成しても良いし、異なる構成であってもよい。また、データ処理回路４＿１〜４＿ｎと設定レジスタ３＿１〜３＿ｎとは、図１に例示されるように１ヵ所にまとめられている必要はなく、データ処理回路４＿１〜４＿ｎがさらに複数のデータ処理モジュールを含み、設定レジスタ３＿１〜３＿ｎを構成する複数のレジスタがそれらに分散して接続されても良い。複数のデータ処理装置１＿１〜１＿ｎは、それぞれ固有の識別子（ＩＤ）を有し、設定データは、それぞれにアドレスが割り付けられた複数の設定レジスタ３＿１〜３＿ｎに分散して格納される。転送回路２＿１〜２＿ｎは、それぞれのデータ処理装置１＿１〜１＿ｎに設けられ、設定データを含む複数のパケットを受信して、対応する設定レジスタ３＿１〜３＿ｎに転送する。

記憶装置３０から読み出されるパケットは、設定データであるペイロードと、共有化情報と、宛先識別子と、宛先アドレスとを含む。宛先識別子は、当該パケットのペイロードに含まれる設定データが設定されるべきデータ処理装置の識別子（ＩＤ）であり、宛先アドレスは、設定データが設定されるべき、レジスタのアドレスである。共有化情報は、当該パケットのペイロードに含まれる設定データが設定されるべき対象のデータ処理装置が複数である場合に、宛先識別子とともに対象のデータ処理装置を特定するための情報である。最も単純には、共有化情報は１ビットで構成されるフラグであり、当該パケットのペイロードに含まれる設定データが、全てのデータ処理装置１＿１〜１＿ｎに共通に設定されることを示す。他の実施の形態では、共有化情報は宛先識別子と同じビット数で構成されるマスクであり、宛先識別子のうちの一部のビットをデータ処理装置の固有の識別子（ＩＤ）との比較の対象から除外することによって、複数のデータ処理装置が対象のデータ処理装置であることを示すことができる。共有化情報の与え方は、対象のデータ処理装置を指定する際の自由度に応じて、適宜変更することができる。なお、複数のデータ処理装置に含まれる複数のレジスタのうち、共通に設定される対象となるレジスタには、上記宛先アドレスに共通に指定することができるように、少なくとも一部のアドレスビットに同じ値が割り付けられている。

各転送回路２＿１〜２＿ｎは、パケットを受信したとき、受信したパケットを解析して、当該パケットのペイロードを指定された設定レジスタ３＿１〜３＿ｎに転送して書き込むことによって、設定データを適切な設定レジスタに設定する。受信したパケットに含まれる共有化情報が、当該パケットに含まれるペイロードが複数のデータ処理装置１＿１〜１＿ｎのうち自身を含む少なくとも一部の複数のデータ処理装置に共通に設定されるべき設定データであることを示すときには、宛先識別子が自身の識別子（ＩＤ）と一致しているか不一致かに関わらず、当該ペイロードを宛先アドレスに対応する設定レジスタに設定する。受信したパケットに含まれる共有化情報が、当該パケットに含まれるペイロードが複数のデータ処理装置１＿１〜１＿ｎに共通に設定されるべき設定データではないことを示すときには、宛先識別子と自身の識別子（ＩＤ）との一致を条件として、当該ペイロードを宛先アドレスに対応する設定レジスタに設定する。不一致の場合には、そのパケットは無視または破棄される。

転送回路は、例えば転送回路２＿１に例示されるように、比較回路８＿１と書込みイネーブル生成回路９＿１によって構成される。受信したパケットに含まれる宛先識別子は、そのデータ処理装置１＿１に固有の識別子（ＩＤ）と比較回路８＿１によって比較され、一致または不一致の比較結果が出力される。比較結果は、書込みイネーブル生成回路９＿１に入力され、受信したパケットに含まれる共有化情報に基づいて変更されて、設定レジスタ３＿１の書込みイネーブル信号ＷＥとして出力される。図示されるのは、共有化情報が、当該パケットのペイロードに含まれる設定データが、全てのデータ処理装置１＿１〜１＿ｎに共通に設定されることを示す、１ビットのフラグである例である。共有化情報が設定されているときには、比較回路８＿１の比較結果に関わらず、複数のレジスタ５＿１のうち、宛先アドレスで指定されるレジスタに、ペイロードに含まれる設定データが書き込まれる。ここで、このような構成を有効に機能させるためには、全てのデータ処理装置１＿１〜１＿ｎについて、データ処理回路４＿１〜４＿ｎと設定レジスタ３＿１〜３＿ｎおよびそれぞれを構成する複数のレジスタ５＿１〜５＿ｎのアドレス割り付けが、同じであること好ましい。少なくとも、共通に設定されるデータ処理装置において、共通に設定されるレジスタには同じアドレスを割り付けるのが好ましい。

図２は、転送回路の別の構成例を示すブロック図である。転送回路２＿１の別の構成例として示す。共有化情報が宛先識別子と同じビット数で構成されるマスクである例である。共有化情報、宛先識別子及びデータ処理装置の固有の識別子（ＩＤ）がそれぞれ２ビットである例が示される。宛先識別子と装置固有の識別子（ＩＤ）は、マスクである共有化情報との間でビット毎にＡＮＤされ、２ビットの比較回路８＿１に入力される。比較結果が一致の場合は、設定レジスタ３＿１の書込みイネーブル信号ＷＥとして出力される。マスクである共有化情報の上位側ビット[1]に０をセットすることによって、宛先識別子と装置固有の識別子（ＩＤ）とは、下位側ビット[0]のみが比較される。宛先識別子が奇数の場合には奇数の識別子（ＩＤ）を持つデータ処理装置１＿１と１＿３に共通に設定データが書き込まれ、宛先識別子が偶数の場合には偶数の識別子（ＩＤ）を持つデータ処理装置１＿２と１＿４に共通に設定データが書き込まれることとなる。ここで、ビット数を２としたのは一例であって、任意のビット数に変更することができる。また、マスクをＡＮＤ演算に代えてＯＲ演算としてもよい。正論理とするか負論理とするかは任意である。このように、宛先識別子のうちの一部のビットをデータ処理装置の固有の識別子（ＩＤ）との比較の対象から除外することによって、複数のデータ処理装置が共通の初期設定データの設定対象であることを示すことができる。共有化情報の与え方は、対象のデータ処理装置を指定する際の自由度に応じて、適宜変更することができる。

これにより、データ処理装置１＿１〜１＿ｎがｎ倍に並列化される一方その初期設定を行うＣＰＵ２０は並列化されないときに、当該初期設定のためのＣＰＵ２０の処理負荷の増加をｎ倍よりも小さく抑えることができる。また、記憶装置３０においてパケットを格納する記憶領域の大きさの増加も、ｎ倍よりも小さく抑えることができる。

以下、より詳細な実施の形態について説明する。データ処理が画像の符号化復号であり、データ処理装置へのレジスタ設定が、ピクチャ（フレーム、フィールド等）単位での画像符号化復号装置／モジュールに対する初期設定である例を採用する。ただし、これは一例であって、以下に説明する各実施の形態は、一般のデータ処理とその制御のためのレジスタ設定に広く適用できる。

〔実施形態２〕
図３は実施形態２に係るデータ処理システム１００の構成例を示すブロック図である。

５０１＿１〜５０１＿ｎは画像符号化復号装置である。上述の実施形態１におけるデータ処理装置１＿１〜１＿ｎの一例であり、画像符号化復号処理の機能を有し、並列に動作することができる。また、画像符号化復号装置５０１＿１〜５０１＿ｎには、それぞれ固有のＩＤ（識別子）が付されている。ＩＤはレジスタなどに設定可能とされていてもよく、論理回路内の論理値として作り込まれていても良い。本実施形態２では、画像符号化復号装置がｎ個（ｎは２以上の整数）の場合について説明するが、画像符号化復号装置の数はデータ処理システム１００に要求される性能に応じて任意に設定することができる。２０はＣＰＵ、１０はバス、３０は記憶装置である。画像符号化復号装置５０１＿１〜５０１＿ｎは、バス１０を介してＣＰＵ２０と記憶装置３０に接続されている。図示は省略されているが、画像入力装置、画像出力装置、バス１０のバス調停回路、ダイレクトメモリアクセス制御回路、割り込み制御回路、記憶装置３０以外のメモリ、その他の周辺回路モジュールなどが、さらに接続されてもよい。また、バス１０は階層化され、或いはバスブリッジ等によっていくつかに分離されていても良い。さらには、それらはバス以外の通信路によって相互に接続されても良い。画像符号化復号装置５０１＿１〜５０１＿ｎの機能・動作を規定する初期設定データは、ＣＰＵ２０によって記憶装置３０に一旦書き込まれて記憶され、各画像符号化復号装置５０１＿１〜５０１＿ｎに転送されて書き込まれる。バス１０からこの機能の実現が可能な他の通信路に変更することは任意である。また、記憶装置３０は、画像処理に必要な画像データ、例えば、撮像された画像データ、ローカル参照画像、符号化されたストリームなどを格納することができる。データ処理システム１００は、特に制限されないが、例えば、公知のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor field effect transistor）ＬＳＩ（Large Scale Integrated circuit）の製造技術を用いて、シリコンなどの単一半導体基板上に形成される。このとき、記憶装置３０は同一チップ上に形成されてもよいが、インターフェースと外部端子を介して外付けされてもよい。

画像符号化復号装置５０１＿１〜５０１＿ｎの構成例について説明する。各画像符号化復号装置５０１＿１〜５０１＿ｎは同じ構成を採っても良いし、異なる構成を採用しても良いが、ここでは１つの画像符号化復号装置５０１＿１を例に採ってその構成例を説明する。

画像符号化復号装置５０１＿１は、内部バス５０４を介して互いに接続された、信号処理装置５００、制御装置５０２及び複数の画像処理モジュール５０３＿１〜５０３＿ｍを備える。５０２は制御装置であり、画像符号化復号装置５０１＿１の制御を行うモジュールである。５００は、記憶装置３０にアクセスを行い、格納された初期設定データを読み込むための信号処理装置である。

５０３＿１〜５０３＿ｍは、画像符号化復号装置５０１＿１で実行する画像符号化復号処理を構成する部分的な単位の画像データ処理を行なう機能モジュールである。図示は省略されているが、実行すべきデータ処理の内容やパラメータなどが初期設定される、レジスタが設けられている。レジスタは各画像処理モジュール５０３＿１〜５０３＿ｍに分散して設けられていても良いし、共通に１個の独立したモジュールとして実装されても良い。各画像処理モジュール５０３＿１〜５０３＿ｍは、レジスタに設定される初期設定データに基づいて、例えば、直交変換、直交逆変換、量子化、逆量子化、動きベクトル検出などの画像データ処理を実行することができる。レジスタ及び各画像処理モジュール５０３＿１〜５０３＿ｍは、上述の実施形態１におけるデータ処理回路４＿１及び設定レジスタ３＿１の実装例である。必ずしも複数の画像処理モジュール５０３＿１〜５０３＿ｍによって実現される必要はなく、例えば１個の高性能の画像処理プロセッサによって実現されてもよい。複数の画像処理モジュールによって実現されることにより、同じ処理を並列に実行させて性能を上げる、或いは、それぞれ異なる処理をパイプライン的に実行させることによってスループットを向上するなど、自由度が高められる。画像処理モジュール５０３＿１〜５０３＿ｍは、レジスタによって機能が切替えられる論理回路またはプロセッサなどによって実現される。

制御装置５０２の構成について説明する。５０５は外部バスとのインターフェースである。５０６は内部バス５０４とのインターフェースである。５０７は外部バス１０から設定される設定値を受け取って格納するためのレジスタである。５０８は信号処理装置５００から転送される初期設定データの転送が終了したことを示す終了コードを受け取るための終了コード受け取りモジュールである。５０９は画像処理モジュール１〜ｎ（５０３）や信号処理装置５００の制御を行う制御モジュールである。制御モジュール５０９は、終了コード受け取りモジュール５０８が受け取る終了コードに基づいて、各画像処理モジュール５０３＿１〜５０３＿ｍに対して起動信号ＳＴ＿１〜ＳＴ＿ｍを送出する。

信号処理装置５００の構成について説明する。信号処理装置５００は、外部バスインターフェース（Ｉ／Ｆ）５１０を通してバス１０に接続される。また、内部バスインターフェース（Ｉ／Ｆ）５１１を通して内部バス５０４に接続される。５１２は、初期設定データを読み込むために記憶装置３０にアクセスするために必要な情報を格納するレジスタである。このレジスタ５１２には、初期設定データのデータ量を示すパケット長、記憶装置５１２上の初期設定データの起点を示す初期設定起点アドレス、初期設定データのエンディアンを示すエンディアンモード、初期設定データ転送を起動するための起動制御情報（起動ビット）などが設定される。５１３はレジスタ５１２に設定された設定値を元に、バス１０へのリクエストを生成するリクエスト生成装置である。５１４はバス１０からのレスポンスの処理を行うレスポンス処理装置である。レスポンス処理装置５１４は、バス１０からのレスポンスデータのエンディアン変換を行うためのエンディアン変換装置５１５、初期設定データ転送終了情報を生成し、制御装置５０２への送付を行う終了情報生成部５１６、後述するＣＢＣ、ＣＩＤを判定するＣＢＣ／ＣＩＤ判定部５１７及び内部バスパケット生成部５１８から構成される。レスポンス処理装置５１４には、上述の実施形態１における転送回路２＿１の機能が実装されている。

画像符号化復号装置５０１＿１、画像処理モジュール５０３＿１〜５０３＿ｍで用いるデータのエンディアンと、ＣＰＵ２０、記憶装置３０及びバス１０で用いるエンディアンが一致していることが保証されている場合には、レジスタ５１２へのエンディアンモードの設定とエンディアン変換装置５１５は不要である。一方、これらを搭載することにより、データ処理装置（画像符号化復号装置）が備える設定レジスタに設定すべき設定データのエンディアンが、記憶装置（３０）に格納されるパケットと異なる場合であっても、その相違を吸収することができるので、データ処理装置（画像符号化復号装置）とバス及びＣＰＵの組合せの自由度を高めることができる。例えば、データ処理装置の一つである画像符号化復号装置をＩＰ（Intellectual Property）とし、種々のデータ処理システムに流用する場合に、設計資産の汎用性を高めることができる。

図４は、データ処理システム１００におけるパケットの構成例を示す説明図である。図４には、記憶装置３０のアドレスと記憶されるデータの一例が模式的に示される。記憶装置３０は３２ビットを１ワードとされ、８ビット毎にアドレスが割り付けられている。１パケットは４ワード、１２８ビットで構成される。記憶装置５１２のアドレスとビットの構成、及び、１パケットを何ビットで構成するかは任意である。記憶装置３０には、４アドレス刻みに３２ビット毎のデータが格納されている。初期設定起点アドレスであるＡ＿ｉｎｉｔからＡ＿ｉｎｉｔ＋Ｈ’０００Ｃに格納される３２ビットまでの１２８ビットが１番目のパケットであり、次のＡ＿ｉｎｉｔ＋Ｈ’００１０からＡ＿ｉｎｉｔ＋Ｈ’００１Ｃに格納される３２ビットまでの１２８ビットが２番目のパケットである。ここで、「Ｈ’」は１６進数であることを表す。

１パケットの最初の３２ビットには、本実施形態の特徴である、ＣＢＣとＣＩＤが格納される。ＣＩＤは、画像符号化復号装置５０１＿１〜５０１＿ｎのうちのパケットの宛先である画像符号化復号装置のＩＤである。ＣＢＣは、全ての画像符号化復号装置５０１＿１〜５０１＿ｎに共通に設定されるパケットであることを示すビットである。図４ではＣＩＤを２ビットで表しているが、ＣＩＤは画像符号化復号装置の数に合わせてビット数を変えることができる。次の３２ビットは、内部モジュールＩＤと内部モジュール内アドレスを格納するビットとして使用する。内部モジュールＩＤは、画像処理モジュール５０３＿１〜５０３＿ｍのうちのパケットの宛先である画像処理モジュールのＩＤであり、内部モジュール内アドレスは、それに対応する設定レジスタのアドレスである。図４では内部モジュールＩＤを８ビット、内部モジュール内アドレスを２４ビットで表しているが、これらのビット数は、画像処理モジュールの数及び設定レジスタの数に応じて任意に設定することができる。以降の６４ビットは、このパケットのペイロードであり、内部モジュールへ転送する初期設定データを格納するビットとして使用する。最初のパケットから最後のパケットまでのデータは、初期設定起点アドレスＡ＿ｉｎｉｔから連続した領域に格納する。

本実施形態２に係るデータ処理システム１００の動作について説明する。

ＣＰＵ２０は、各画像符号化復号装置５０１＿１〜５０１＿ｎの動作に必要な初期設定データのパケットを図４に示すようなフォーマットに従って生成して、記憶装置３０に書き込んで一旦格納する。ここで、「初期設定データ」とは、各画像符号化復号装置５０１＿１〜５０１＿ｎの機能を規定する設定データである。ピクチャ（フレーム、フィールドなど）毎に生成して、次のピクチャでの各画像符号化復号装置５０１＿１〜５０１＿ｎの機能を設定または変更することができる。ＣＰＵ２０は、それまでの画像処理の結果に基づいて、それ以降の処理内容を適応的に変更することができる。例えば前ピクチャの処理結果に応じて次のピクチャの処理内容を変更する。初期設定データが、全ての画像符号化復号装置５０１＿１〜５０１＿ｎに共通の設定値である場合がある。このような場合に、初期設定データのパケットを生成する際に、ＣＢＣのビットを１に設定する。各画像符号化復号装置５０１＿１〜５０１＿ｎに対して個別に設定する場合には、ＣＢＣのビットに０を設定し、ＣＩＤビットに設定先の画像符号化復号装置のＩＤを格納する。

図５は、記憶装置３０へのパケットの格納状態の一例を示す説明図である。ＣＢＣのビットに１が設定された、全ての画像符号化復号装置５０１＿１〜５０１＿ｎに共通の初期設定データを含むパケットが、初期設定起点アドレスＡ＿ｉｎｉｔから長さＬ０まで格納され、次にアドレスＡ＿ｉｎｉｔ＋Ａ１から画像符号化復号装置５０１＿１に特有の初期設定データを含むパケットが格納される。これらのパケットにはＣＢＣのビットに０が設定され、ＣＩＤのビットには画像符号化復号装置５０１＿１のＩＤが設定されている。画像符号化復号装置５０１＿１に転送されるべきパケットのパケット長はＬ１となる。これに続いて、アドレスＡ＿ｉｎｉｔ＋Ａ２から画像符号化復号装置５０１＿２に特有の初期設定データを含むパケットが格納される。これらのパケットにはＣＢＣのビットに０が設定され、ＣＩＤのビットには画像符号化復号装置５０１＿２のＩＤが設定されている。画像符号化復号装置５０１＿２に転送されるべきパケットには、全ての画像符号化復号装置５０１＿１〜５０１＿ｎに共通の初期設定データを含むパケットが含まれるので、パケット長はＬ２となる。以降同様に、画像符号化復号装置５０１＿ｎに特有の初期設定データを含むパケットまでが格納される。最後の画像符号化復号装置５０１＿ｎに転送されるべきパケットのパケット長はＬｎとなる。但し、パケット長は個々に異なる値である必要はなく、一律にＬｎとしてもよい。また、全ての画像符号化復号装置５０１＿１〜５０１＿ｎに共通の初期設定データを含むパケットが格納される領域と、個々の画像符号化復号装置５０１＿１〜５０１＿ｎに特有の初期設定データを含むパケットが格納される領域の順序は任意である。もちろん、全ての画像符号化復号装置５０１＿１〜５０１＿ｎに共通の初期設定データを含むパケットや、個々の画像符号化復号装置５０１＿１〜５０１＿ｎに特有の初期設定データを含むパケットは、それぞれがまとまった領域に格納される必要はなく、パケット単位にばらばらに格納されても構わない。

ＣＰＵ２０は初期設定データを記憶装置３０に書き込んで一旦格納した後、バス１０を通して、制御装置５０２を介して信号処理装置５００内のレジスタ５１２に、初期設定データの転送に必要な情報を設定し、画像符号化復号装置５０１＿１を起動する。初期設定データの転送に必要な情報には、初期設定データの総パケット数を示すパケット長、初期設定データが記憶装置３０のどのアドレスに格納されているかを示す初期設定起点アドレス、記憶装置３０に格納されている初期設定データのエンディアンを示すエンディアンモードなどである。制御装置５０２は外部バスＩ／Ｆ５０５を通して前記情報を受け取ると、その情報をレジスタ５０７に格納する。画像符号化復号装置５０１＿１が起動されると、制御装置５０２は、初期設定データの転送に必要な情報を自身のレジスタ５０７から、内部バスＩ／Ｆ５０６および内部バス５０４を通して信号処理装置５００へ転送した後、信号処理装置５００のレジスタ５１２の起動ビットをセットする。

信号処理装置５００は、制御装置５０２から初期設定データの転送に必要な情報を、内部バス５０４を通して受け取ると、それらの情報をレジスタ５１２に格納し、起動ビットを待って初期設定データの転送を開始する。レジスタ５１２に起動ビットが設定されると、リクエスト生成装置５１３は、レジスタに設定された、初期設定起点アドレスやパケット長の情報を元に、記憶装置３０へのリードリクエストを生成する。生成されたリクエストは、外部バスＩ／Ｆ５１０を通してバス１０へ出力され、記憶装置３０へ送付される。より具体的には、リードリクエストは、図示されないバス調停回路に入力されて、他のバス権要求との間で調停を受け、バス権が与えられた後に、記憶装置３０へ送られる。但し、これは一例であって、調停方式を含むバスの仕様は任意である。

リードリクエストに従って記憶装置３０から読み出されたリードレスポンスはレスポンス処理装置５１４に入力される。読み出されたリードレスポンスは、レスポンス処理装置５１４において、エンディアン変換装置５１５により、エンディアンモード情報に従ってレスポンスデータのエンディアンに変換され、後段の処理に送られる。ＣＢＣ／ＣＩＤ判定部５１７では、初期設定データのパケットのＣＢＣ／ＣＩＤの判定処理が行われる。ＣＢＣビットに１が設定されている場合、もしくはＣＢＣビットが０でＣＩＤビットが自身のＩＤを示している場合に、当該初期設定データのパケットが有効であると判定し、内部バスパケット生成部５１８へパケットを送付する。内部バスパケット生成部５１８では、内部モジュールＩＤビットに設定されたＩＤに該当する画像処理モジュールの、内部モジュール内アドレスビットに設定されたアドレスを持つレジスタに対して、初期設定データを送付する。

終了情報生成部５１６は、記憶装置３０から転送された初期設定データのパケットをカウントしており、レジスタ５１２に設定されたパケット長の情報から、最終のパケットを検出する。最終の初期設定データパケットを検出すると、制御装置５０２に対して、初期設定データの転送が完了したことを示す終了コードを送付する。終了コードは、内部バス５０４を介して転送されるが、終了情報生成部５１６から終了コード受け取りモジュール５０８への専用の信号線を追加しても良い。本実施形態では、パケット長の情報を使用する例について説明したが、従来技術に示されるような、終端パケットを示す情報を用いても構わない。即ち、レジスタ５１２にパケット長をセットする代わりに、各パケットに終端パケットであるか否かを示すフラグビットを設ける。終了情報生成部５１６はパケットのフラグビットを監視し、フラグが立って終端パケットであることが検出されると、制御装置５０２に対して、初期設定データの転送が完了したことを示す終了コードを送付する。

制御装置５０２の、終了コード受け取りモジュール５０８は、信号処理装置５００からの終了コードを受け取ると、制御モジュール５０９に対して、初期設定データの転送が終了したことを示す信号を送付する。制御モジュール５０９は、画像処理モジュール５０３＿１〜５０３＿ｍに対して、それぞれ起動信号ＳＴ＿１〜ＳＴ＿ｍを送付する。画像処理モジュール５０３＿１〜５０３＿ｍは、転送された初期設定データの設定値に従って、画像符号化復号処理を開始する。

本実施形態２の主な特徴は、初期設定データのパケットに、全ての画像符号化復号装置５０１＿１〜５０１＿ｎに共通の設定であることを示すＣＢＣビット及び特定の画像符号化復号装置を示すＣＩＤビットを設けたことと、これに伴って、レスポンス処理装置５１４にＣＢＣ／ＣＩＤ判定部５１７を設けたことである。

このことによって得られる効果について図５と図６とを用いて説明する。図６は、ＣＢＣビットのような、全ての画像符号化復号装置５０１＿１〜５０１＿ｎに共通の設定であることを示す情報（共有化情報）を利用しない場合（従来技術）の記憶装置３０へのパケットの格納状態の一例を示す説明図である。従来技術では、画像符号化復号装置毎に初期設定データを準備する必要がある。そのため、記憶装置３０では、画像符号化復号装置５０１＿１のためのパケットのパケット長が共通部分のＬ０と特有部分の和であるＬ１であるのと同様に、他の画像符号化復号装置５０１＿２〜５０１＿ｎにもそれぞれ共通部分のＬ０を格納する領域が、別途繰り返し必要となる。したがって、初期設定データを記憶装置３０に設定するＣＰＵ２０には、繰り返される、当該Ｌ０を格納する領域のそれぞれに、同じ初期設定データを繰り返し書き込む動作が必要とされる。これに対して、本実施形態２によれば、図５に示したように、各画像符号化復号装置に共通の設定に対しては、ＣＢＣビットに１を設定し、それぞれの画像符号化復号装置に専用の設定に対してはＣＢＣビットを０に設定し、ＣＩＤビットにＩＤを設定することにより、全ての画像符号化復号装置に共通の設定については１つだけ用意すればよい。このように、初期設定データに必要なメモリ領域を削減することが可能である。したがって、初期設定データを記憶装置３０に設定するＣＰＵ２０の負荷を軽減することが可能となる。

〔実施形態３〕
図７は、実施形態３に係るデータ処理システム１００の構成例を示すブロック図であり、図８は、そのデータ処理システム１００におけるパケットの構成例を示す説明図である。上記実施形態２では、初期設定データのパケットに、全ての画像符号化復号装置５０１＿１〜５０１＿ｎに共通の設定であることを示すＣＢＣビット及び特定の画像符号化復号装置を示すＣＩＤビットを設け、これに伴って、レスポンス処理装置５１４に、ＣＢＣ／ＣＩＤ判定部５１７を設けた。

本実施形態３では、画像処理モジュール５０３＿１〜５０３＿ｍについても、全てについて共通の初期設定データがあるときには、それを示すビットであるＭＢＣをパケットに追加する。これに伴って、内部バスパケット生成部５１８にＭＢＣ判定機能を追加し、内部バスパケット生成・ＭＢＣ判定部５１９に変更する。内部バスパケット生成・ＭＢＣ判定部５１９からは、各画像処理モジュール５０３＿１〜５０３＿ｍに対して、レジスタの書込みイネーブル信号であるＷＥ＿１〜ＷＥ＿ｍをそれぞれ独立に供給する。その他の構成については、図３に示した実施形態２に係るデータ処理システム１００と同じであるので、説明を省略する。

図８に示されるパケットの構成例について説明する。図４に示される実施形態２におけるパケットの構成との違いは、最初の３２ビットに、ＣＢＣとＣＩＤに加えてさらに本実施形態３の特徴であるＭＢＣを有する点である。ＭＢＣは画像符号化復号装置５０１内の画像処理モジュール５０３＿１〜５０３＿ｍの全てに転送されるパケットであることを示すビットである。その他は、図４に示される実施形態２におけるパケットの構成と同様であるので、説明を省略する。

本実施形態３に係るデータ処理システム１００の動作について説明する。基本的には上述の本実施形態２に係るデータ処理システム１００の動作と同じであるので、相違する点についてのみ説明する。ＣＰＵ２０が各画像符号化復号装置５０１＿１〜５０１＿ｎの動作に必要な初期設定データのパケットを生成して、記憶装置３０に書き込んで一旦格納するときに、画像符号化復号装置内の全画像処理モジュールに対して共通の設定である場合は、ＭＢＣビットを１に設定する。一方、各画像処理モジュールに対して個別の設定である場合は、ＭＢＣビットに０を設定し、内部モジュールＩＤビットに設定先の内部モジュールのＩＤを設定する。信号処理装置５００内のリクエスト生成装置５１３からのリクエストに応じて記憶装置３０から読み出されたリードレスポンスが、レスポンス処理装置５１４に入力されると、実施形態２と同様の処理が実行される。内部パケット生成部５１８に代わって設けられる内部パケット生成・ＭＢＣ判定部５１９は、入力されたリードレスポンスにおけるＭＢＣビットの判定を行い、その結果に応じて画像処理モジュール５０３＿１〜５０３＿ｍに対して初期設定データの設定を行う。ＭＢＣに１が設定されていれば、全ての画像処理モジュール５０３＿１〜５０３＿ｍに対して初期設定データを送付する。このとき、全ての書込みイネーブル信号ＷＥ＿１〜ＷＥ＿ｍをアサートする。全ての画像処理モジュール５０３＿１〜５０３＿ｍについて、同じ内部モジュール内アドレスビットには同じ初期設定データが設定される。このため、全ての画像処理モジュール５０３＿１〜５０３＿ｍは少なくとも共通に設定されるべき初期設定データを格納するレジスタには、同じ内部モジュール内アドレスが割り付けられていることが望ましい。一方、ＭＢＣに０が設定されている場合には、内部モジュールＩＤビットに設定されたＩＤに該当する画像処理モジュールの、内部モジュール内アドレスビットに設定されたアドレスに対して、初期設定データを送付する。このときは、書込みイネーブル信号ＷＥ＿１〜ＷＥ＿ｍのうちの対応する書込みイネーブル信号のみがアサートされる。

以上説明したように、本実施形態３の特徴は、上述の実施形態２の特徴に加えて、初期設定データのパケットに、全画像処理モジュールに共通の設定であることを示すＭＢＣビットを設け、これに伴って、レスポンス処理装置５１４の内部パケット生成部にＭＢＣ判定機能を追加したことである。これにより、画像符号化復号装置内の各画像処理モジュール５０３＿１〜５０３＿ｍに対して共通のデータについても、初期設定データに必要なメモリ領域を削減することが可能となり、したがって、初期設定データを記憶装置３０に設定するＣＰＵ２０の負荷を軽減することが可能となる。１つの画像符号化復号装置においてすべての画像処理モジュール５０３＿１〜５０３＿ｍに共通の初期設定データを格納する領域が共有化されるからである。さらに、全ての画像符号化復号装置においてすべての画像処理モジュール５０３＿１〜５０３＿ｍに対する初期設定データが共通である場合には、ＣＢＣとＭＢＣを共に１にセットすることにより、記憶装置３０における記憶領域を１ヵ所にまとめることができる。このため、初期設定データを記憶装置３０に設定するＣＰＵ２０の負荷をさらに軽減することが可能となる。

〔実施形態４〕
以上説明したように、実施形態２では、初期設定データが全ての画像符号化復号装置５０１＿１〜５０１＿ｎに共通である場合の実施の形態を示し、実施形態３ではこれに加えて、初期設定データが全ての画像処理モジュール５０３＿１〜５０３＿ｍに共通である場合について説明した。これに対して本実施形態４では、ＣＢＣビット及びＣＢＣ／ＣＩＤ判定部５１７の搭載を前提としない実施の形態について説明する。実施形態１で説明したように、パケットに共有化情報が含まれているとき、その共有化情報が有効であれば当該パケットに含まれるペイロードは、複数のレジスタに共通に設定される。したがって、共有化情報の一例をＭＢＣとし、全ての画像処理モジュール５０３＿１〜５０３＿ｍのレジスタに共通のレジスタに、同じ初期設定データが設定される場合にも、同様に適用することができる。

図９は、実施形態４に係るデータ処理システムの構成例を示すブロック図である。図７に示した実施形態３に係るデータ処理システム１００との相違点は、ＣＢＣ／ＣＩＤ判定部５１７を備えない点である。他の構成については、実施形態３に係るデータ処理システム１００と同じであるので、説明を省略する。なお、本実施形態４では、複数の画像符号化復号装置５０１＿１〜５０１＿ｎを設ける必要はない。１個の画像符号化復号装置５０１＿１のみを備えるデータ処理システム１００であっても、以下に説明する効果を奏する。

図１０は、本実施形態４に係るデータ処理システム１００におけるパケットの構成例を示す説明図である。図８に示される実施形態３におけるパケットの構成との違いは、ＣＢＣビットを備えない点である。本実施形態４に係るデータ処理システム１００は、ＣＢＣビットについての判定は行わず、ＣＩＤが自身のＩＤと一致するときに、入力されたリードレスポンスにおけるＭＢＣビットの判定を行う。ＭＢＣに１が設定されていれば、全ての画像処理モジュール５０３＿１〜５０３＿ｍに対して初期設定データを送付する。このとき、全ての書込みイネーブル信号ＷＥ＿１〜ＷＥ＿ｍがアサートされ、全ての画像処理モジュール５０３＿１〜５０３＿ｍについて、同じ内部モジュール内アドレスビットが割り付けられたレジスタには、同じ初期設定データが設定される。一方、ＭＢＣに０が設定されている場合には、内部モジュールＩＤビットに設定されたＩＤに該当する画像処理モジュールの、内部モジュール内アドレスビットに設定されたアドレスが割り付けられたレジスタに対して、初期設定データを送付する。このときは、書込みイネーブル信号ＷＥ＿１〜ＷＥ＿ｍのうちの対応する書込みイネーブル信号のみがアサートされる。

これにより、１つの画像符号化復号装置内の各画像処理モジュール５０３＿１〜５０３＿ｍに対して共通のデータについて、初期設定データに必要なメモリ領域を削減することが可能となり、したがって、初期設定データを記憶装置３０に設定するＣＰＵ２０の負荷を軽減することが可能となる。

〔実施形態５〕
実施形態２〜４では、全ての画像符号化復号装置５０１＿１〜５０１＿ｎまたは全ての画像処理モジュール５０３＿１〜５０３＿ｍに対して共通の初期設定データについて、それを格納する記憶装置３０のメモリ領域を削減し、ＣＰＵ２０の負荷を軽減する技術について説明した。本実施形態では、「全て」に限定することなく、画像符号化復号装置５０１＿１〜５０１＿ｎのうちの複数の画像符号化復号装置に共通、または、画像処理モジュール５０３＿１〜５０３＿ｍのうちの複数の画像処理モジュールに共通の場合にも適用することができる、実施の形態について説明する。

図１１は、実施形態５に係るデータ処理システム１００の構成例を示すブロック図であり、図１２は、そのデータ処理システム１００におけるパケットの構成例を示す説明図である。上記実施形態３では、初期設定データのパケットに、全ての画像符号化復号装置５０１＿１〜５０１＿ｎに共通の設定であることを示すＣＢＣビット及び特定の画像符号化復号装置を示すＣＩＤビットを設け、これに伴って、レスポンス処理装置５１４に、ＣＢＣ／ＣＩＤ判定部５１７を設けた。本実施形態５では、これに代えて、ＣＩＤ／ＣＩＤＭ判定部８００を設ける。その他の構成については、図７に示した実施形態３に係るデータ処理システム１００と同じであるので、説明を省略する。

ＣＩＤ／ＣＩＤＭ判定部８００の構成について説明する。ＣＩＤ／ＣＩＤＭ判定部８００は、実施形態１において、図２を引用して説明した転送回路２＿１と同様に構成することができる。図２における、共有化情報、宛先識別子、宛先アドレス、ペイロードは、それぞれ、ＣＩＤＭ、ＣＩＤ、内部モジュールＩＤと内部モジュール内アドレス、データ［６３：０］に対応する。ＣＩＤと画像符号化復号装置に固有のＩＤは、マスクであるＣＩＤＭとの間でビット毎にＡＮＤされ、２ビットの比較回路８＿１に入力される。比較結果が一致の場合は、当該画像符号化復号装置の画像処理モジュール５０３＿１〜５０３＿ｍのレジスタに対して、ペイロードである初期設定データが転送される。ここで、ビット数を２としたのは一例であって、任意のビット数に変更することができる。また、マスクをＡＮＤ演算に代えてＯＲ演算としてもよい。正論理とするか負論理とするかは任意である。このように、ＣＩＤのうちの一部のビットを画像符号化復号装置の固有のＩＤとの比較の対象から除外することによって、複数の画像符号化復号装置が共通の初期設定データの設定対象であることを示すことができる。マスク情報の与え方は、対象のデータ処理装置を指定する際の自由度に応じて、適宜変更することができる。例えば、ＣＩＤとＣＩＤＭをそれぞれ４ビットとし、下位２ビットをマスクすれば、４個の画像符号化復号装置ごとに同じ初期設定データを設定することができる。このとき、内部バスパケット生成・ＭＢＣ判定部５１９は、実施形態３で説明したのと同様の動作により、内部モジュールＩＤに対応する１個の画像処理モジュールまたはＭＢＣが１であれば全ての画像処理モジュールに対して、ペイロードである初期設定データを転送する。

図１２に示されるパケットの構成例について説明する。図８に示される実施形態３におけるパケットの構成との違いは、最初の３２ビットに、ＣＢＣに代えて、ＣＩＤに対するマスクビットであるＣＩＤＭが格納される点である。その他は、図８に示される実施形態３におけるパケットの構成と同様であるので、説明を省略する。

本実施形態５に係るデータ処理システム１００の動作について説明する。基本的には上述の実施形態３に係るデータ処理システム１００の動作と同じであるので、相違する点についてのみ説明する。ＣＰＵ２０が画像符号化復号装置５０１の動作に必要な初期設定データのパケットを図１２に示すようなフォーマットに従って生成して、記憶装置３０に書き込んで一旦格納する。このときに、複数の画像符号化復号装置に対して共通の設定値である場合、ＣＩＤおよびＣＩＤＭのビットを用いて同じ初期設定データを設定する画像符号化復号装置を指定する。指定方法は、例えば、ＣＩＤＭのビットを２’ｂ０１に設定し、ＣＩＤビットを２’ｂ０１に設定する。ここで、「２’ｂ」は２桁の２進数を示す表記である。ＣＩＤＭのビット１を０に設定したことで、ＣＩＤのビット１は０でマスクされる。これにより、ＣＩＤのビット１はワイルドカードと同様の扱いとなり、ＣＩＤが２’ｂ０１および２’ｂ１１の画像符号化復号装置に対して初期設定データが設定される。各画像符号化復号装置に対して個別に設定する場合は、ＣＩＤＭの全ビットに１を設定し、ＣＩＤビットに設定先の画像符号化復号装置のＩＤを格納する。また、実施形態３と同様に、画像符号化復号装置５０１内の全画像処理モジュール５０３＿１〜５０３＿ｍに対して共通の設定である場合は、ＭＢＣビットを１に設定する。一方、各画像処理モジュール５０３＿１〜５０３＿ｍに対して個別の設定である場合は、ＭＢＣビットに０を設定し、内部モジュールＩＤビットに設定先の内部モジュールのＩＤを設定する。

画像符号化復号装置は、実施形態３のデータ処理システム１００と同様の動作で、記憶装置３０から初期設定データのパケットを読み出すと、ＣＩＤ／ＣＩＤＭ判定部８００により、自身宛のパケットであるか否かを判定する。例えば、ＣＩＤ＆ＣＩＤＭ（ＣＩＤとＣＩＤＭとのビット毎の論理積）と自身のＩＤ＆ＣＩＤＭ（自身のＩＤとＣＩＤＭとのビット毎の論理積）とが等しければ自身宛のパケットであると判定し、自身の画像処理モジュールへ初期設定データを転送する。前述の例のように、ＣＩＤＭが２’ｂ０１、ＣＩＤが２’ｂ０１、自身のＩＤが２’ｂ０１の場合、ＣＩＤ＆ＣＩＤＭ＝２’ｂ０１、自身のＩＤ＆ＣＩＤＭ＝２’ｂ０１となり、両者が等しいため、自身宛のパケットであると判定する。また、ＣＩＤＭが２’ｂ０１、ＣＩＤが２’ｂ０１、自身のＩＤが２’ｂ１０の場合、ＣＩＤ＆ＣＩＤＭ＝２’ｂ０１、自身のＩＤ＆ＣＩＤＭ＝２’ｂ００となり、両者の値は異なるため、自身宛のパケットではないと判定する。自身宛のパケットであると判定されたリードレスポンスは、内部パケット生成・ＭＢＣ判定部５１９に転送される。

内部パケット生成・ＭＢＣ判定部５１９は、実施形態３と同様に入力されたリードレスポンスにおけるＭＢＣビットの判定を行い、その結果に応じて画像処理モジュール５０３＿１〜５０３＿ｍに対して初期設定データの設定を行う。ＭＢＣに１が設定されていれば、全ての画像処理モジュール５０３＿１〜５０３＿ｍに対して初期設定データを送付する。このとき、全ての書込みイネーブル信号ＷＥ＿１〜ＷＥ＿ｍをアサートする。全ての画像処理モジュール５０３＿１〜５０３＿ｍについて、同じ内部モジュール内アドレスビットには同じ初期設定データが設定される。一方、ＭＢＣに０が設定されている場合には、内部モジュールＩＤビットに設定されたＩＤに該当する画像処理モジュールの、内部モジュール内アドレスビットに設定されたアドレスに対して、初期設定データを送付する。このときは、書込みイネーブル信号ＷＥ＿１〜ＷＥ＿ｍのうちの対応する書込みイネーブル信号のみがアサートされる。

これにより、１つの画像符号化復号装置に対する設定または全ての画像符号化復号装置に共通の設定のいずれかが指定可能であるだけではなく、一部の複数個の画像符号化復号装置に共通の設定、例えば奇数のＣＩＤを持つ画像符号化復号装置への設定や４の倍数のＣＩＤを持つ画像符号化復号装置への設定等も指定可能となる。このように、実施形態２〜４と比較して同じ初期化データを設定する対象の画像符号化復号装置の指定について、自由度を持たせることができる。なお、本実施形態５では、ＭＢＣを併せて設ける例を示したが、実施形態２と同様に、ＭＢＣ判定を省略することもできる。また、実施形態４と同様にＣＩＤについてではなく、画像処理モジュール５０３＿１〜５０３＿ｍについて共有化情報としてのマスクを適用することもできる。その場合には、内部モジュールＩＤに対応するマスクビットをパケット内に持たせ、実施形態３及び実施形態４のパケット・ＭＢＣ判定部５１９のＭＢＣ判定機能を、図２と同様の回路機能に置き換える。

〔実施形態６〕
実施形態２〜５では、全てまたは一部の複数の画像符号化復号装置５０１＿１〜５０１＿ｎ、或いは、全てまたは一部の複数の画像処理モジュール５０３＿１〜５０３＿ｍに共通する初期設定データについて、それを格納する記憶装置３０のメモリ領域を削減し、ＣＰＵ２０の負荷を軽減する技術について説明した。これをさらに発展させて、ＣＩＤや内部モジュールＩＤを内部アドレスの上位ビットとみなす実施の形態について説明する。また、内部アドレスのうち、任意のビットをマスクすることができるアドレスマスクビットを設ける。

図１３は、本実施形態６に係るデータ処理システムにおける、内部バスのアドレスの構成例を示す説明図である。内部バス５０４の３２ビットのアドレスの上位２ビット[31:30]をＣＩＤ、続くアドレス４ビット[29:26]を内部モジュールＩＤ、残る２６ビット[25:0]を内部モジュール内アドレスとする。画像符号化復号装置５０１＿１〜５０１＿ｎごとに、内部バス５０４は分離されているので、本来ならば統一されたアドレス空間を定義する必要はないが、複数の画像符号化復号装置５０１＿１〜５０１＿ｎのそれぞれのアドレス空間が、上位ビットのＣＩＤで区別されるように構成されている。上述のようにＣＩＤを２ビットとするのは、画像符号化復号装置の数（並列度）が多くても４まで（ｎ≦４）の場合である。

図１４は、このときのパケットの構成例を示す説明図である。最初の３２ビットをアドレスマスクビットとして使用し、２番目の３２ビットを内部アドレスとして使用する。続く６４ビットは実施形態２〜５と同様に初期設定データを格納するビットとして使用する。

図１５は、本実施形態６に係るデータ処理システム１００の構成例を示すブロック図である。図３に示した実施形態２に係るデータ処理システム１００との相違点は、ＣＢＣ／ＣＩＤ判定部５１７に代えて、アドレスマスク判定部（ＣＩＤ部）１０００、及び、画像処理モジュール５０３＿１〜５０３＿ｍ側のアドレスマスク判定部（内部モジュールＩＤ部）１００１＿１〜１００１＿ｍをそれぞれ設けている点である。他の構成については、図３を引用して説明した実施形態２に係るデータ処理システム１００と同様であるので、説明を省略する。アドレスマスク判定部（ＣＩＤ部）１０００は、レスポンス処理装置５１４内に設けられ、アドレスマスク判定部（内部モジュールＩＤ部）１００１＿１〜１００１＿ｍは、画像処理モジュール５０３＿１〜５０３＿ｍにそれぞれ設けられる。

図１６は、ＣＩＤ部と内部モジュールＩＤ部のアドレスマスク判定部の構成例を模式的に示すブロック図である。アドレスマスク判定部（ＣＩＤ部）１０００において、信号処理装置５００内のリクエスト生成装置５１３からのリクエストに応じて記憶装置３０から読み出されたリードレスポンスが、実施形態２で説明したエンディアン変換処理を施された後に入力される。リードレスポンスは、アドレスマスクと内部アドレスに分離される。アドレスマスクの上位２ビットは、ＣＩＤのマスクとして機能する。アドレスマスク判定部（ＣＩＤ部）１０００は、アドレスマスクの上位２ビット[31:30]と自身のＩＤ、リードレスポンスに含まれる内部アドレスの上位２ビット[31:30]と、それぞれのビット毎の論理積（ＡＮＤ）演算をとり、その結果を比較する２ビットの比較回路８＿２を備える。アドレスマスク判定部（ＣＩＤ部）１０００は、比較結果であるイネーブル信号と、アドレスマスクのうちの下位の３０ビット[29:0]と、内部アドレスのうちの下位の３０ビット[29:0]と、ペイロードデータ[63:0]とを、同じレスポンス処理装置５１４内の内部バスインターフェース（Ｉ／Ｆ）５１１から内部バス５０４に出力する。これにより、実施形態５で説明したＣＩＤＭと同様の機能が実現される。

図１６のアドレスマスク判定部（内部モジュールＩＤ部）１００１は、各画像処理モジュール５０３＿１〜５０３＿ｍ側のアドレスマスク判定部（内部モジュールＩＤ部）１００１＿１〜１００１＿ｍの一構成例である。アドレスマスク[29:0]のうちの上位４ビットは、内部モジュールＩＤについてのマスクとして機能する。内部アドレス[29:0]のうちの上位４ビットは、ペイロードデータ[63:0]を書き込む対象の内部モジュールＩＤであり、残りの２６ビットは内部アドレスとして機能する。アドレスマスク判定部（内部モジュールＩＤ部）１００１は、アドレスマスクの４ビット[29:26]と自身のＩＤ、リードレスポンスに含まれる内部アドレスの４ビット[29:26]と、それぞれのビット毎の論理積（ＡＮＤ）演算をとり、その結果を比較する４ビットの比較回路８＿３を備える。比較回路８＿３の出力（比較結果）は、対応する画像処理モジュール５０３＿１〜５０３＿ｍ内のレジスタの書込みイネーブル信号である。これにより、内部モジュールＩＤ部についてのマスクも、ＣＩＤに対するマスクと同じアドレス空間内での制御とすることができる。

本実施形態６に係るデータ処理システム１００の動作について説明する。ＣＰＵ２０は、画像符号化復号装置５０１の動作に必要な初期設定データのパケットを図１４に示すようなフォーマットに従って生成し、記憶装置３０に書き込んで一旦格納する。初期設定データのパケットを生成する際には、複数の画像符号化復号装置に対して共通の設定値である場合、アドレスマスクのビットを用いて初期設定データを設定する画像符号化復号装置を指定する。指定方法は、例えば、アドレスマスクのビット[31:30]を２’ｂ００に、ビット[29:0]を全て１に設定する。アドレスマスクのビット[31:30]を２’ｂ００に設定したことで、画像符号化復号装置のＩＤを示す、内部アドレスのビット[31:30]は２’ｂ００でマスクされることを示す。これにより、内部アドレスのビット[31:30]はワイルドカードと同様の扱いとなり、内部アドレスのビット[31:30]が２’ｂ００、２’ｂ０１、２’ｂ１０および２’ｂ１１、すなわち全ての画像符号化復号装置内の、内部アドレスのビット[29:0]に設定された値が示す内部アドレスに対して、ペイロードデータ[63:0]に含まれる初期設定データが設定される。各画像符号化復号装置に対して個別に設定する場合は、アドレスマスクのビット[31:30]の全ビットに１（２’ｂ１１）を設定し、内部アドレスのビット[31:30]に設定先の画像符号化復号装置のＩＤを格納する。以上のように、画像符号化復号装置５０１は、実施形態２と同様の動作で、記憶装置３０から初期設定データのパケットを読み出すと、アドレスマスク判定部１０００により、自身宛のパケットであるか否かを判定する。さらに、アドレスマスク判定部１００１により、画像処理モジュール５０３＿１〜５０３＿ｍのうち、共通の初期設定データが設定される複数の画像処理モジュールを指定して、初期設定データを設定する。

本実施形態６では、初期設定データのパケットに設けたアドレスマスクビットにより、アドレスの任意のビットをマスクすることが可能とした。このことにより、繰り返しのアドレス空間があった場合、任意のグルーピングでマスクすることが可能となる。例えば図１７に示すように、ＭｏｄｕｌｅＡ〜ＭｏｄｕｌｅＤのアドレスが信号処理装置毎に繰り返されるような繰り返しのアドレス空間があった場合、画像符号化復号装置５０１＿１と画像符号化復号装置５０１＿３のＭｏｄｕｌｅＣとＭｏｄｕｌｅＤに対して初期設定データを設定するといった指定が可能となる。具体的な例を挙げて説明すれば、例えば、図１４の内部アドレスのビットのうち、ビット[31:30]が画像符号化復号装置のＩＤを示すビットであり値０〜３がそれぞれ画像符号化復号装置５０１＿１〜５０１＿４に対応する。また、ビット[29:28]が内部モジュールのＩＤを示すビットであり２’ｂ００、２’ｂ０１、２’ｂ１０、２’ｂ１１がそれぞれ、ＭｏｄｕｌｅＡ、ＭｏｄｕｌｅＢ、ＭｏｄｕｌｅＣ、ＭｏｄｕｌｅＤを指すと仮定する。アドレスマスクのビット[31:30]に２’ｂ０１を設定し、内部アドレスのビット[31:30]に２’ｂ００を設定することで、ＩＤが２’ｂ００と２’ｂ１０の画像符号化復号装置すなわち画像符号化復号装置５０１＿１および５０１＿３に初期設定データのパケットを転送することができる。さらにアドレスマスクのビット[29:28]に２’ｂ１０を設定し、内部アドレスのビット[29:28]に２’ｂ１０を設定することで、内部アドレスのビット[29:28]が２’ｂ１０と２’ｂ１１のモジュールすなわちＭｏｄｕｌｅＣとＭｏｄｕｌｅＤに対して初期設定データを設定することが可能となる。

以上説明したように、データ処理装置（画像符号化復号装置５０１＿１〜５０１＿ｎ）が複数のデータ処理モジュール（画像処理モジュール５０３＿１〜５０３＿ｍ）を含む場合においても、複数のデータ処理装置、複数のデータ処理モジュールのうちの一部のみの間で、設定データを共有することができる。そのため、共有化情報とモジュール共有化情報とをそれぞれ１ビットのフラグとする、最も単純な場合と比較して、自由度を向上することができる。

〔実施形態７〕
図１８は、本実施形態７に係るデータ処理システム１００の構成例を示すブロック図である。図１８に示す本実施形態７に係るデータ処理システム１００は、ＣＰＵ２０と記憶装置３０とが接続されるバス１０と、複数の画像符号化復号装置５０１＿１〜５０１＿ｎとの間に、初期設定データ用のキャッシュメモリ１２０３を有する初期設定データキャッシュ１２０１を備える。複数の画像符号化復号装置５０１＿１〜５０１＿ｎは、初期設定データキャッシュ１２０１に接続される。画像符号化復号装置５０１＿１〜５０１＿ｎは、実施形態２〜６に示したいずれの形態でもよい。

本実施形態７に係るデータ処理システム１００の動作について説明する。

ＣＰＵ２０は、各画像符号化復号装置５０１＿１〜５０１＿ｎの動作に必要な初期設定データのパケットを、記憶装置３０に書き込んだ後、制御装置５０２（不図示）を介して信号処理装置５００（不図示）内のレジスタ５１２（不図示）に、初期設定データの転送に必要な情報を設定し、各画像符号化復号装置５０１＿１〜５０１＿ｎを起動する。これに応じて各画像符号化復号装置５０１＿１〜５０１＿ｎは、それぞれリクエスト生成装置５１３＿１〜５１３＿ｎ（不図示）からリードリクエストを初期設定データキャッシュ１２０１へ出力する。

本実施形態７によれば、１つの画像符号化復号装置が記憶装置３０から転送したリードレスポンス（初期設定データを含むパケット）は、その画像符号化復号装置に転送されるとともに、初期設定データキャッシュ１２０１内のキャッシュメモリ１２０３に格納される。他の画像符号化復号装置からパケットのリードリクエストがあったときには、対応するリードレスポンスが初期設定データキャッシュ１２０１内のキャッシュメモリ１２０３にキャッシュされているか否かを判定した後に、キャッシュされていればキャッシュメモリ１２０３から初期設定データを転送する。例えば、画像符号化復号装置５０１＿１が記憶装置３０から初期設定データを転送した場合、この初期設定データは、初期設定データキャッシュ１２０１内のキャッシュメモリ１２０３に格納されると共に、画像符号化復号装置５０１＿１へ転送される。

ここで、画像符号化復号装置５０１＿１は実施形態２〜６に示したいずれの形態の画像符号化復号装置であってもよいが、仮に、ＣＢＣ／ＣＩＤ判定部５１７＿１〜５１７＿ｎを備えるとする。また、画像符号化復号装置５０１＿１が要求するパケットが、ＣＢＣがセットされ且つＣＩＤが画像符号化復号装置５０１＿１を指すパケットであるとする。このとき、最初に画像符号化復号装置５０１＿１がパケットを要求したとすると、そのパケットに含まれる初期値設定データは、画像符号化復号装置５０１＿１に転送されるとともに、初期設定データキャッシュ１２０１に格納される。その後、他の画像符号化復号装置５０１＿２〜５０１＿ｎがパケットを要求すると、ＣＢＣがセットされていれば、その時の初期設定起点アドレスは、画像符号化復号装置５０１＿１が最初に要求したパケットと同じ値となるから、キャッシュヒットし、初期設定データキャッシュ１２０１内のキャッシュメモリ１２０３から、要求した他の画像符号化復号装置５０１＿２〜５０１＿ｎに供給される。このとき、パケットには画像符号化復号装置５０１＿１を指すＣＩＤが含まれるが、ＣＢＣがセットされているので、ＣＩＤの値に関わらず、他の画像符号化復号装置５０１＿２〜５０１＿ｎにも同じ初期値設定データが転送される。このように、画像符号化復号装置５０１＿２〜５０１＿ｎが、それより以前に画像符号化復号装置５０１＿１が転送した初期設定データと同一の初期設定データのリードを行う場合には、要求する初期設定データは既に初期設定データキャッシュ１２０１内のキャッシュメモリ１２０３に格納されている。そのため、記憶装置３０にはアクセスせずに、初期設定データキャッシュ１２０１内のキャッシュメモリ１２０３から初期設定データが読み出され、各画像符号化復号装置用のＣＢＣ／ＣＩＤ判定部５１７＿２〜５１７＿ｎを通して画像符号化復号装置５０１＿２〜５０１＿ｎの初期設定用レジスタに転送される。

ＣＢＣ／ＣＩＤ判定部５１７＿１〜５１７＿ｎに代えて、内部バスパケット生成・ＭＢＣ判定部５１９＿１〜５１９＿ｎ、或いは、アドレスマスク判定部１０００＿１〜１０００＿ｎを備えてもよい。

このことにより、実施形態２〜６と比較して、記憶装置３０にアクセスする初期設定のデータ量を最大１／ｎに削減することが可能となる。

〔実施形態８〕
ＣＢＣ／ＣＩＤ判定部５１７＿１〜５１７＿ｎ、内部バスパケット生成・ＭＢＣ判定部５１９＿１〜５１９＿ｎ、或いは、アドレスマスク判定部１０００＿１〜１０００＿ｎは、データ処理システム１００の中のどこに備えてもよい。

図１９は、実施形態８に係るデータ処理システムの構成例を示すブロック図である。本実施形態８では、ＣＢＣ／ＣＩＤ判定部５１７＿１〜５１７＿ｎ、内部バスパケット生成・ＭＢＣ判定部５１９＿１〜５１９＿ｎ、或いは、アドレスマスク判定部１０００＿１〜１０００＿ｎに相当する、宛先判定部１２０２を初期設定データキャッシュ１２０１内に備える。

上記実施形態７と同様に、実施形態２〜６と比較して、記憶装置３０にアクセスする初期設定のデータ量を最大１／ｎに削減することが可能となる。

〔実施形態９〕
図２０は、実施形態９に係るデータ処理システムの構成例を示すブロック図である。図２０は、複数の画像符号化復号装置５０１＿１〜５０１＿ｎに対して共通の初期設定データリードを行う、初期設定データリードモジュール１２００を備える。画像符号化復号装置５０１＿１〜５０１＿ｎは、実施形態２〜６に示したいずれの形態でもよい。初期設定データリードモジュール１２００は、ＣＢＣ／ＣＩＤ判定部５１７、ＣＩＤ／ＣＩＤＭ判定部８００またはアドレスマスク判定部１０００に相当する、宛先判定部１２０２を備える。宛先判定部１２０２は、実施形態２〜６に示したいずれかの方法でパケットの宛先を判定し、対象の画像符号化復号装置にパケットを転送する。

本実施形態９に係るデータ処理システム１００の動作について説明する。

ＣＰＵ２０は、各画像符号化復号装置５０１＿１〜５０１＿ｎの動作に必要な初期設定データのパケットを、記憶装置３０に書き込んだ後、各画像符号化復号装置５０１＿１〜５０１＿ｎ制御装置５０２（不図示）を介して信号処理装置５００（不図示）内のレジスタ５１２（不図示）に、初期設定データの転送に必要な情報を設定し、各画像符号化復号装置５０１＿１〜５０１＿ｎを起動する。これに応じて各画像符号化復号装置５０１＿１〜５０１＿ｎからそれぞれ出力されるリードリクエストは、図示されないバス調停回路または初期設定データリードモジュールに入力されて調停を受けて、バス１０を介して記憶装置３０に供給される。リードリクエストに応答して読み出されたリードレスポンスは、初期設定データリードモジュール１２００に入力され、宛先判定部１２０２で宛先を判定される。

例えば宛先判定部１２０２が、ＣＢＣ／ＣＩＤ判定部５１７と同様の機能を持つ場合には、ＣＢＣの有無にしたがって、全ての画像符号化復号装置５０１＿１〜５０１＿ｎにパケットを転送するか、ＣＩＤで指定される１個の画像符号化復号装置にパケットを転送するかを判定し、判定結果に従ってパケットを転送する。他の画像符号化復号装置からのリードリクエストに対するリードレスポンスによって不要となったリードリクエストは、その時点で無効化または取消しの処理をされてもよいし、画像符号化復号装置５０１＿１〜５０１＿ｎからのリードリクエストとリードレスポンスを順次行うように構成して、過去のリードレスポンスによって不要となったリードリクエストが発行されないように構成してもよい。また、画像符号化復号装置５０１＿１〜５０１＿ｎではなく、初期設定データリードモジュール１２００内に、レジスタやリクエスト生成装置を配置して、初期設定データリードモジュール１２００がリードリクエストを発行する構成としてもよい。宛先判定部１２０２が、ＣＩＤ／ＣＩＤＭ判定部８００またはアドレスマスク判定部１０００と同様の機能を持つ場合も同様である。

実施形態２〜６では、各画像符号化復号装置内５０１＿１〜５０１＿ｎに初期設定データリードを行う信号処理装置５００＿１〜５００＿ｎを配置しているため、それぞれの画像符号化復号装置が初期設定データをリードする構造である。言い換えれば、各画像符号化復号装置に共通の初期設定データであっても、画像符号化復号装置の個数分リードされてしまう。本実施形態では、共通の初期設定リードモジュールを配置したことにより、記憶装置３０に格納された初期設定データをリードして、設定されたＣＢＣ／ＣＩＤに応じてそれぞれの画像符号化復号装置に分配することが可能となる。実施形態７及び８と同様に、初期設定データを１度だけリードすればよい。これにより、バス１０のバンド幅を削減することができると共に、複数の画像符号化復号装置に対して、初期設定リードモジュールが１つでよいため、回路規模も削減することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、ブロック図に示したブロック分割は、単なる一例に過ぎず、１つのブロックの一部または全部の機能を他のブロックの機能と一体に実現した別のブロックに変更して実現するなどの変更は、適宜任意に行うことができる。また、一実装例として示される論理回路を含むブロック図では、当該論理回路を正論理で構成するか負論理で構成するか、あるいは同じ機能を異なる論理回路で実装するかなどは、任意に変更可能な事項である。

１＿１〜１＿ｎ データ処理装置
２＿１〜２＿ｎ 転送回路
３＿１〜３＿ｎ 設定レジスタ
４＿１〜４＿ｎ データ処理回路（ＰＥ：Processing Element）
５＿１〜５＿ｎ レジスタ群
６＿１ アドレスデコーダ
７＿１ 書き込みバッファ
８＿１、８＿２、８＿３ 比較回路
９＿１ 書き込みイネーブル（ＷＥ：Write Enable）生成回路
１０ バス
２０ ＣＰＵ
３０ 記憶装置
５０１＿１〜５０１＿ｎ 画像符号化復号装置
５０２ 制御装置
５０３＿１〜５０３＿ｍ 画像処理モジュール
５０４ 内部バス
５０５、５１０ 外部バスインターフェース（Ｉ／Ｆ）
５０６、５１１ 内部バスインターフェース（Ｉ／Ｆ）
５０７、５１２ レジスタ
５０８ 終了コード受け取りモジュール
５０９ 制御モジュール
５１３ リクエスト生成装置
５１４ レスポンス処理装置
５１５ エンディアン変換装置
５１６ 終了情報生成部
５１７ ＣＢＣ／ＣＩＤ判定部
５１８ 内部バスパケット生成部
５１９ 内部バスパケット生成・ＭＢＣ判定部
８００ ＣＩＤ／ＣＩＤＭ判定部
１０００ アドレスマスク判定部（ＣＩＤ部）
１００１＿１〜１００１＿ｍ アドレスマスク判定部（内部モジュールＩＤ部）
１２００ 初期設定データリードモジュール
１２０１ 初期設定データキャッシュ
１２０２＿１〜１２０２＿ｎ 宛先判定部
１２０３ キャッシュメモリ
１００ データ処理システム

Claims (14)

1. 複数の設定レジスタを有し当該設定レジスタに設定される設定データに基づくデータ処理を並列的に実行可能な複数のデータ処理装置を備え、
   前記複数のデータ処理装置は、それぞれ固有の識別子を有し、
   前記データ処理装置は、前記設定データを分散して含む複数のパケットを受信して前記複数の設定レジスタに転送する転送回路を備え、
   前記パケットは、ペイロードと、共有化情報と、宛先識別子と、宛先アドレスとを含み、
   前記転送回路は、パケットを受信したとき、
   当該パケットに含まれる情報のうち、共有化情報を少なくとも含む情報に基づいて、当該パケットに含まれるペイロードが前記複数のデータ処理装置のうち自身を含む少なくとも一部の複数のデータ処理装置に共通に設定されるべき設定データであると判断されるときには、当該ペイロードを宛先アドレスに対応する設定レジスタに設定し、
   当該パケットに含まれる前記共有化情報が、当該パケットに含まれるペイロードが前記複数のデータ処理装置に共通に設定されるべき設定データではないことを示すときには、宛先識別子と自身の識別子との一致を条件として、当該ペイロードを宛先アドレスに対応する設定レジスタに設定する、
   データ処理システム。
2. 請求項１において、前記データ処理システムは、前記複数のデータ処理装置が接続され、前記パケットが格納される記憶装置と中央処理装置とがそれぞれ接続可能な、バスをさらに備え、
   前記データ処理装置は、パケット設定レジスタとパケット要求生成回路とをさらに備え、
   前記パケット設定レジスタは、前記記憶装置において自身に必要な設定データを含むパケットが格納される場所に関する情報を少なくとも含むパケット格納情報を、前記中央処理装置から供給されることによって保持するためのレジスタであり、
   前記パケット要求生成回路は、前記パケット設定レジスタに格納される前記パケット格納情報に基づいて、前記記憶装置から前記パケットを読み出すための前記バスへの要求信号を生成する回路であり、
   前記転送回路は、自身に必要な設定データを含む全てのパケットが前記要求信号に応答して受信されたことを設定終了情報として検出し、
   前記データ処理装置は、前記設定終了情報が検出された後に、前記複数の設定レジスタに設定された設定データに基づくデータ処理を開始する、
   データ処理システム。
3. 請求項２において、
   前記パケット格納情報は、自身に必要な設定データを含むパケットが格納される前記記憶装置における起点アドレスとパケット長を含み、
   前記パケット設定レジスタは、前記パケット要求生成回路に対して前記要求信号の生成を許可する起動情報を、前記中央処理装置から供給されることによって保持可能であり、
   前記パケット要求生成回路は、前記パケット設定レジスタに前記起動情報がセットされた後に、前記起点アドレスから順次、前記パケット長に達するまでの複数のパケットについての要求信号を生成し、
   前記転送回路は、前記要求信号に応答して受信したパケットをカウントして、前記パケット長に達したことを前記設定終了情報として検出する、
   データ処理システム。
4. 請求項２において、
   前記パケットは、終端フラグをさらに含み、
   前記パケット格納情報は、自身に必要な設定データを含むパケットが格納される前記記憶装置における起点アドレスを含み、
   前記パケット設定レジスタは、前記パケット要求生成回路に対して前記要求信号の生成を許可する起動情報を、前記中央処理装置から供給されることによって保持可能であり、
   前記パケット要求生成回路は、前記パケット設定レジスタに前記起動情報がセットされた後に、前記起点アドレスから順次、前記設定終了情報が検出されるまでの複数のパケットについての要求信号を生成し、
   前記転送回路は、前記要求信号に応答して受信したパケットに含まれる終端フラグに基づいて前記設定終了情報を検出する、
   データ処理システム。
5. 請求項３において、
   前記パケット格納情報は、パケットのエンディアンモードをさらに含み、
   前記転送回路は、エンディアン変換回路をさらに含み、
   前記エンディアン変換回路は、前記パケット設定レジスタに格納される前記エンディアンモードに基づいて、前記受信したパケットのエンディアンを変換する回路である、
   データ処理システム。
6. 請求項２において、
   前記データ処理装置は、複数のデータ処理モジュールと前記複数のデータ処理モジュールが接続される内部バスとをさらに備え、前記転送回路と前記パケット設定レジスタと前記パケット要求生成回路は、前記内部バスに接続され、前記複数の設定レジスタはそれぞれのデータ処理モジュールにおけるデータ処理を制御するために前記複数のデータ処理モジュールに分散して設けられ、
   前記複数のデータ処理モジュールは、それぞれ固有の内部モジュール識別子を有し、
   前記パケットは、モジュール共有化情報をさらに含み、前記宛先アドレスは宛先内部モジュール識別子と内部モジュール内宛先アドレスとで構成され、
   前記転送回路は、受信したパケットに含まれるペイロードが、当該転送回路を備えるデータ処理装置自身に設定されるべき設定データであるとき、
   当該パケットに含まれるモジュール共有化情報が、当該パケットに含まれるペイロードが前記複数のデータ処理モジュールに共通に設定されるべき設定データであることを示すときには、当該ペイロードを対応する複数のデータ処理モジュールの設定レジスタに並列に設定し、
   当該パケットに含まれる前記モジュール共有化情報が、当該パケットに含まれるペイロードが前記複数のデータ処理モジュールに共通に設定されるべき設定データではないことを示すときには、前記宛先内部モジュール識別子が示すデータ処理モジュールの、前記内部モジュール内宛先アドレスが示す設定レジスタに、当該ペイロードを設定する、
   データ処理システム。
7. 請求項１において、
   前記複数のデータ処理装置がそれぞれ有する前記固有の識別子と前記宛先識別子と前記共有化情報とは、すべてが互いに同じビット数のディジタル値であり、
   前記転送回路は、パケットを受信したとき、
   当該パケットに含まれる共有化情報によって同じパケットに含まれる宛先識別子をマスクして、自身に固有の識別子と比較し、マスクされていないビットで一致することを条件として、当該ペイロードを宛先アドレスに対応する設定レジスタに設定する、
   データ処理システム。
8. 請求項６において、
   前記内部バスのアドレスは、複数ビットのディジタル値であり、前記内部バスのアドレスの一部のｋ１ビットが前記複数のデータ処理装置がそれぞれ有する前記固有の識別子に割り付けられ、他の一部のｋ２ビットが前記複数のデータ処理モジュールがそれぞれ有する内部モジュール識別子に割り付けられ、残りの少なくとも一部のｋ３ビットが前記設定レジスタを示しうる内部モジュール内宛先アドレスに割り付けられ（ｋ１，ｋ２，ｋ３はそれぞれ２以上の整数）、
   前記パケットは、アドレスマスクと宛先内部アドレスと前記ペイロードとを含み、
   前記アドレスマスクと前記宛先内部アドレスとは互いに同じビット数のディジタル値であって、前記内部バスのアドレスに対応し、
   前記アドレスマスクのうち、前記ｋ１ビットが前記共有化情報であり、前記ｋ２ビットが前記モジュール共有化情報であり、
   前記宛先内部アドレスのうち、前記ｋ１ビットが前記宛先識別子であり、前記ｋ２ビットが前記宛先内部モジュール識別子であり、前記ｋ３ビットが前記内部モジュール内宛先アドレスであり、
   前記データ処理装置は、当該パケットに含まれるアドレスマスクによって同じパケットに含まれる宛先内部アドレスをマスクして、前記ｋ１ビットを自身に固有の識別子と比較し、前記ｋ１ビットのうちマスクされていないビットにおいて一致するとき、前記ｋ２ビットのうちのマスクされていないビットにおいて、宛先内部アドレスと一致する、内部モジュール識別子を有するデータ処理モジュールの前記内部モジュール内宛先アドレスが示す設定レジスタに、当該ペイロードを設定する、
   データ処理システム。
9. 請求項６において、
   前記複数のデータ処理モジュールは、それぞれ当該データ処理モジュールが有する設定レジスタに設定された設定データに基づく画像処理を実行する回路であり、
   前記設定データの前記設定レジスタへの設定は、ピクチャごとに更新可能とされる、
   データ処理システム。
10. 複数のデータ処理モジュールと転送回路と、前記複数のデータ処理モジュールと前記転送回路とが接続される内部バスとを備える、１または複数個のデータ処理装置を備え、
    前記複数のデータ処理モジュールは、それぞれに前記内部バスにおけるアドレスが割り付けられた複数の設定レジスタをそれぞれ有し、前記設定レジスタに設定された設定データに基づくデータ処理をそれぞれ実行する回路であり、
    前記転送回路は、前記設定データを分散して含む複数のパケットを受信して前記複数の設定レジスタに転送する回路であり、
    前記複数のデータ処理モジュールは、それぞれ固有の内部モジュール識別子を有し、
    前記パケットは、モジュール共有化情報と宛先内部モジュール識別子と内部モジュール内宛先アドレスとペイロードとを含み、
    前記転送回路は、パケットを受信したとき、
    当該パケットに含まれるモジュール共有化情報が、当該パケットに含まれるペイロードが前記複数のデータ処理モジュールに共通に設定されるべき設定データであることを示すときには、当該ペイロードを対応する複数のデータ処理モジュールの設定レジスタに並列に設定し、
    当該パケットに含まれる前記モジュール共有化情報が、当該パケットに含まれるペイロードが前記複数のデータ処理モジュールに共通に設定されるべき設定データではないことを示すときには、前記宛先内部モジュール識別子が示すデータ処理モジュールの、前記内部モジュール内宛先アドレスが示す設定レジスタに、当該ペイロードを設定する、
    データ処理システム。
11. 複数の設定レジスタを有し当該設定レジスタに設定される設定データに基づくデータ処理を並列的に実行可能な複数のデータ処理装置と、前記複数のデータ処理装置が接続され記憶装置と中央処理装置とがそれぞれ接続可能なバスと、前記設定データを分散して含む複数のパケットを受信して前記複数の設定レジスタに転送して設定する転送回路とを備え、
    前記複数のデータ処理装置は、それぞれに固有の識別子が付され、前記記憶装置において自身に必要な設定データを含むパケットが格納される場所に関する情報を少なくとも含むパケット格納情報を前記中央処理装置から供給されることによって保持するパケット設定レジスタと、前記パケット設定レジスタに格納される前記パケット格納情報に基づいて、前記記憶装置から前記パケットを読み出すための前記バスへの要求信号を生成するパケット要求生成回路とをそれぞれ備え、
    前記パケットは、ペイロードと、共有化情報と、宛先識別子と、宛先アドレスとを含み、
    前記転送回路は、パケットを受信したとき、
    当該パケットに含まれる共有化情報が、当該パケットに含まれるペイロードが前記複数のデータ処理装置のうち少なくとも一部の複数のデータ処理装置に共通に設定されるべき設定データであることを示すときには、該当する複数のデータ処理装置において宛先アドレスに対応する設定レジスタに当該ペイロードを設定し、
    当該パケットに含まれる前記共有化情報が、当該パケットに含まれるペイロードが前記複数のデータ処理装置に共通に設定されるべき設定データではないことを示すときには、当該パケットに含まれる宛先識別子が示すデータ処理装置に備えられ、当該パケットに含まれる宛先アドレスに対応する設定レジスタに、当該ペイロードを設定する、
    データ処理システム。
12. 請求項１１において、前記データ処理システムは、前記複数のデータ処理装置と前記バスとの間に配置され、前記転送回路を含む、設定データリードモジュールをさらに備え、
    前記複数のデータ処理装置からそれぞれ出力される前記要求信号は、調停を受けて前記バスを介して前記記憶装置に供給され、
    前記転送回路は、パケットを受信したとき、
    当該パケットに含まれる共有化情報が、当該パケットに含まれるペイロードが前記複数のデータ処理装置のうち少なくとも一部の複数のデータ処理装置に共通に設定されるべき設定データであることを示すときには、該当する複数のデータ処理装置に対して並列に当該ペイロードを転送する、
    データ処理システム。
13. 請求項１１において、前記データ処理システムは、前記複数のデータ処理装置と前記バスとの間に配置され、前記転送回路とキャッシュメモリとを含む、設定データリードモジュールをさらに備え、
    前記設定データリードモジュールは、前記複数のデータ処理装置からそれぞれ出力される前記要求信号を、前記キャッシュメモリに入力してキャッシュ制御をさせ、キャッシュミスの場合には、前記要求信号に対応するパケットを、前記バスを介して前記記憶装置から前記キャッシュメモリにキャッシュフィルした上で、前記転送回路に転送し、キャッシュヒットの場合には前記キャッシュメモリにキャッシュされているパケットを前記転送回路に転送し、
    前記転送回路は、パケットを受信したとき、
    当該パケットに含まれる共有化情報が、当該パケットに含まれるペイロードが前記複数のデータ処理装置のうち少なくとも一部の複数のデータ処理装置に共通に設定されるべき設定データであることを示すときには、該当する複数のデータ処理装置に対して並列に当該ペイロードを転送する、
    データ処理システム。
14. 請求項１１において、前記データ処理システムは、前記複数のデータ処理装置と前記バスとの間に配置され、キャッシュメモリを含む、設定データリードモジュールをさらに備え、
    前記複数のデータ処理装置はそれぞれに前記転送回路を備え、
    前記設定データリードモジュールは、前記複数のデータ処理装置からそれぞれ出力される前記要求信号を、前記キャッシュメモリに入力してキャッシュ制御をさせ、キャッシュミスの場合には、前記要求信号に対応するパケットを、前記バスを介して前記記憶装置から前記キャッシュメモリにキャッシュフィルした上で、前記要求信号を送出したデータ処理装置の転送回路に転送し、キャッシュヒットの場合には前記キャッシュメモリにキャッシュされているパケットを、前記要求信号を送出したデータ処理装置の前記転送回路に転送し、
    前記転送回路は、パケットを受信したとき、
    当該パケットに含まれる情報のうち、共有化情報を少なくとも含む情報に基づいて、当該パケットに含まれるペイロードが前記複数のデータ処理装置のうち自身を含む少なくとも一部の複数のデータ処理装置に共通に設定されるべき設定データであると判断されるときには、当該ペイロードを宛先アドレスに対応する設定レジスタに設定し、
    当該パケットに含まれる前記共有化情報が、当該パケットに含まれるペイロードが前記複数のデータ処理装置に共通に設定されるべき設定データではないことを示すときには、宛先識別子と自身の識別子との一致を条件として、当該ペイロードを宛先アドレスに対応する設定レジスタに設定する、
    データ処理システム。

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