JP6569216B2 - Insulated gate semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は絶縁ゲート型半導体装置に係り、特にＵ溝の内部にゲート構造を有する絶縁ゲート型半導体装置及びその製造方法に関する。   The present invention relates to an insulated gate semiconductor device, and more particularly to an insulated gate semiconductor device having a gate structure inside a U groove and a method for manufacturing the same.

ＭＯＳ型電界効果トランジスタ（ＦＥＴ）の高耐圧化と低オン抵抗化のために、ｎ型のドリフト領域を櫛状に分割し、この櫛の歯の中に複数のｐ型のコラム領域を挿入し、ｎ型の領域とｐ型の領域を交互に配置したスーパージャンクション構造（以下において「ＳＪ構造」と略記する。）が提案されている（特許文献１及び２参照。）。   In order to increase the breakdown voltage and lower the on-resistance of the MOS field effect transistor (FET), the n-type drift region is divided into combs, and a plurality of p-type column regions are inserted into the comb teeth. A super junction structure (hereinafter abbreviated as “SJ structure”) in which n-type regions and p-type regions are alternately arranged has been proposed (see Patent Documents 1 and 2).

特許文献２に記載されているＳＪ構造においては、コラム領域は複数のゲート電極のそれぞれの直下に設けられたドリフト領域の間に挟まれて周期的に配置されている。ドレイン−ソース間に電圧が印加されると、コラム領域とドリフト領域の縦方向に延在するｐｎ接合から横方向に空乏層が拡がり、コラム領域及びドリフト領域が共に空乏化することで耐圧を保持できる。   In the SJ structure described in Patent Document 2, the column region is periodically disposed between the drift regions provided immediately below each of the plurality of gate electrodes. When a voltage is applied between the drain and source, the depletion layer expands laterally from the pn junction extending in the vertical direction of the column region and the drift region, and the column region and the drift region are both depleted to maintain the breakdown voltage. it can.

ＳＪ構造では、ドリフト領域の抵抗率を下げても空乏層が横方向に伸びるため高耐圧が維持でき、低オン抵抗化も実現できると期待されている。しかし、Ｕ溝を有するＵＭＯＳ等のＦＥＴでは、複数のコラム領域の相互の間隔は、ゲート電極が埋め込まれるＵ溝の幅以下にすることは、幾何学的に困難であり、低オン抵抗化には限界がある。   In the SJ structure, even if the resistivity of the drift region is lowered, the depletion layer extends in the lateral direction, so that a high breakdown voltage can be maintained and a low on-resistance can be realized. However, in an FET such as a UMOS having a U groove, it is geometrically difficult to make the interval between a plurality of column regions equal to or less than the width of the U groove in which the gate electrode is embedded. There are limits.

特開２００８−１６６４９０号公報JP 2008-166490 A 特開２００７−２７１９３号公報JP 2007-27193 A

上記の問題点を鑑み、本発明はゲート構造を構成するＵ溝の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能な、絶縁ゲート型半導体装置及びその製造方法を提供することを目的とする。   In view of the above problems, the present invention provides an insulated gate semiconductor device capable of simultaneously realizing a high breakdown voltage and a low on-resistance, which are in a trade-off relationship, regardless of the width of the U-groove constituting the gate structure, and its An object is to provide a manufacturing method.

上記目的を達成するために、本発明の第１の態様は、(a)第１導電型のドリフト領域と、(b)ドリフト領域の下面に設けられたドリフト領域よりも高不純物密度で第１導電型のドレイン領域と、(c)ドレイン領域の主面に対し垂直な側壁を有し、この垂直な側壁を介してドリフト領域と交互に周期的に配列された、複数の第２導電型のコラム領域と、(d)垂直な側壁に挟まれた部分のドリフト領域の上にそれぞれ配置された複数の第２導電型のベース領域と、(e)コラム領域の上にそれぞれ配置されたＵ溝の側壁に設けられたゲート絶縁膜と、(f)ゲート絶縁膜に接してＵ溝の内部に埋め込まれたゲート電極と、(g)ゲート絶縁膜に側部が接するように、ベース領域のそれぞれの上部に配置された第１導電型のソース領域と、を備える絶縁ゲート型半導体装置であることを要旨とする。第１の態様に係る絶縁ゲート型半導体装置のＵ溝の幅はコラム領域の幅より広い。   In order to achieve the above object, the first aspect of the present invention includes (a) a drift region of the first conductivity type, and (b) a first impurity with a higher impurity density than the drift region provided on the lower surface of the drift region. A drain region of a conductivity type; and (c) a plurality of second conductivity types having a sidewall perpendicular to the main surface of the drain region and periodically arranged alternately with the drift region via the perpendicular sidewall. A column region, (d) a plurality of second conductivity type base regions respectively disposed on a drift region sandwiched between vertical sidewalls, and (e) a U groove disposed on each column region A gate insulating film provided on the sidewall of the gate region; (f) a gate electrode embedded in the U-groove in contact with the gate insulating film; and (g) a base region so that the side portion is in contact with the gate insulating film. An insulated gate semiconductor device comprising: a source region of a first conductivity type disposed on an upper portion of the semiconductor device; And summary that is. The width of the U groove of the insulated gate semiconductor device according to the first aspect is wider than the width of the column region.

本発明の第２の態様は、(a)第１導電型のドレイン領域の上に、このドレイン領域よりも低不純物密度で第１導電型のドリフト領域を形成する工程と、(b)ドリフト領域の上部に第２導電型のベース領域を形成する工程と、(c)ベース領域のそれぞれの上部に複数の第１導電型のソース領域を形成する工程と、(d)複数のソース領域のそれぞれを分割するように、側壁がドレイン領域の主面に対し垂直で、底部がベース領域の下面を貫通しドリフト領域の上部に達するＵ溝を選択的に掘り、このＵ溝の側壁に複数のソース領域のそれぞれを露出する工程と、(e)Ｕ溝の底部からドレイン領域に向かって、第２導電型を呈する不純物イオンをドリフト領域の内部に選択的に注入し、ドレイン領域の主面に垂直な側壁を有する複数の第２導電型のコラム領域をドリフト領域の内部に複数個形成し、ドリフト領域をコラム領域の側壁で挟むことにより、ドリフト領域とラム領域との交互の周期的配列構造を得る工程と、(f)Ｕ溝の側壁の位置を、周期的な配列方向に沿って移動して、Ｕ溝の溝幅を拡大する工程と、(g)この溝幅が拡大されたＵ溝の側壁に、ゲート絶縁膜を形成する工程と、(h)Ｕ溝の内部にゲート絶縁膜を介してゲート電極を埋め込む工程と、を含む絶縁ゲート型半導体装置の製造方法であることを要旨とする。   According to a second aspect of the present invention, (a) a step of forming a drift region of the first conductivity type on the drain region of the first conductivity type at a lower impurity density than the drain region, and (b) a drift region A step of forming a second conductivity type base region on the upper portion of the base region, (c) a step of forming a plurality of first conductivity type source regions on the upper portion of the base region, and (d) each of the plurality of source regions. As shown in FIG. 4, a U-groove is formed by selectively digging a U-groove that has a sidewall perpendicular to the main surface of the drain region and a bottom that penetrates the lower surface of the base region and reaches the top of the drift region. A step of exposing each of the regions; and (e) impurity ions exhibiting a second conductivity type are selectively implanted into the drift region from the bottom of the U groove toward the drain region, and are perpendicular to the main surface of the drain region. A plurality of second conductivity type column regions having various side walls A plurality of drift regions are formed inside the drift region, and the drift region is sandwiched between the side walls of the column region, thereby obtaining an alternating periodic arrangement structure of the drift region and the ram region, and (f) the position of the side wall of the U groove. A step of moving along the periodic arrangement direction to enlarge the groove width of the U groove, and (g) a step of forming a gate insulating film on the side wall of the U groove having the enlarged groove width, and h) embedding a gate electrode in the U groove through a gate insulating film. The gist of the invention is a method for manufacturing an insulated gate semiconductor device.

本発明によれば、Ｕ溝の幅に関係なく、トレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能な、絶縁ゲート型半導体装置及びその製造方法を提供することができる。   According to the present invention, it is possible to provide an insulated gate semiconductor device and a method for manufacturing the same, which can simultaneously realize a high breakdown voltage and a low on-resistance that are in a trade-off relationship regardless of the width of the U groove.

本発明の第１の実施形態に係る絶縁ゲート型半導体装置の概略を説明するために、ソース電極や層間絶縁膜等の上部側の構造を省略して示す模式的な透視上面図（平面図）である。1 is a schematic perspective top view (plan view) showing an upper side structure such as a source electrode and an interlayer insulating film in order to explain the outline of an insulated gate semiconductor device according to a first embodiment of the present invention. It is. 図１のII−II方向から見た第１の実施形態に係る絶縁ゲート型半導体装置の断面図である。It is sectional drawing of the insulated gate semiconductor device which concerns on 1st Embodiment seen from the II-II direction of FIG. 図１のIII−III方向から見た第１の実施形態に係る絶縁ゲート型半導体装置の断面図である。It is sectional drawing of the insulated gate semiconductor device which concerns on 1st Embodiment seen from the III-III direction of FIG. 第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その１）。FIG. 6 is a schematic process cross-sectional view for explaining the outline of the method for manufacturing the insulated gate semiconductor device according to the first embodiment (No. 1). 第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その２）。FIG. 6 is a schematic process cross-sectional view for explaining the outline of the method for manufacturing the insulated gate semiconductor device according to the first embodiment (No. 2). 第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その３）。FIG. 6 is a schematic process cross-sectional view for explaining the outline of the method for manufacturing the insulated gate semiconductor device according to the first embodiment (No. 3). 第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その４）。FIG. 6 is a schematic process cross-sectional view for explaining the outline of the method for manufacturing the insulated gate semiconductor device according to the first embodiment (No. 4). 第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その５）。FIG. 9 is a schematic process cross-sectional view for explaining the outline of the method for manufacturing the insulated gate semiconductor device according to the first embodiment (No. 5). 第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その６）。FIG. 6 is a schematic process cross-sectional view for explaining the outline of the method for manufacturing the insulated gate semiconductor device according to the first embodiment (No. 6). 第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その７）。FIG. 7 is a schematic process cross-sectional view for explaining the outline of the method for manufacturing the insulated gate semiconductor device according to the first embodiment (No. 7). 第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その８）。FIG. 10 is a schematic process cross-sectional view for explaining the outline of the method for manufacturing the insulated gate semiconductor device according to the first embodiment (No. 8). 第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その９）。It is typical process sectional drawing for demonstrating the outline of the manufacturing method of the insulated gate semiconductor device which concerns on 1st Embodiment (the 9). 第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その１０）。FIG. 10 is a schematic process cross-sectional view for explaining the outline of the method for manufacturing the insulated gate semiconductor device according to the first embodiment (No. 10). 第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その１１）。It is typical process sectional drawing for demonstrating the outline of the manufacturing method of the insulated gate semiconductor device which concerns on 1st Embodiment (the 11). 図１のII−II方向から見た断面図に対応する、本発明の第２の実施形態に係る絶縁ゲート型半導体装置の概略を説明する断面図である。It is sectional drawing explaining the outline of the insulated gate semiconductor device which concerns on the 2nd Embodiment of this invention corresponding to sectional drawing seen from the II-II direction of FIG. 第２の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その１）。It is typical process sectional drawing for demonstrating the outline of the manufacturing method of the insulated gate semiconductor device which concerns on 2nd Embodiment (the 1). 第２の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その２）。It is typical process sectional drawing for demonstrating the outline of the manufacturing method of the insulated gate semiconductor device which concerns on 2nd Embodiment (the 2). 第２の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その３）。It is typical process sectional drawing for demonstrating the outline of the manufacturing method of the insulated gate semiconductor device which concerns on 2nd Embodiment (the 3). 第２の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その４）。It is typical process sectional drawing for demonstrating the outline of the manufacturing method of the insulated gate semiconductor device which concerns on 2nd Embodiment (the 4). 第２の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その５）。It is typical process sectional drawing for demonstrating the outline of the manufacturing method of the insulated gate semiconductor device which concerns on 2nd Embodiment (the 5). 図１のII−II方向から見た断面図に対応する、本発明の第２の実施形態の変形例に係る絶縁ゲート型半導体装置の概略を説明する断面図である。It is sectional drawing explaining the outline of the insulated gate semiconductor device which concerns on the modification of the 2nd Embodiment of this invention corresponding to sectional drawing seen from the II-II direction of FIG. 図１のII−II方向から見た断面図に対応する、本発明の第３の実施形態に係る絶縁ゲート型半導体装置の概略を説明する断面図である。It is sectional drawing explaining the outline of the insulated gate semiconductor device which concerns on the 3rd Embodiment of this invention corresponding to sectional drawing seen from the II-II direction of FIG. 第３の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その１）。It is typical process sectional drawing for demonstrating the outline of the manufacturing method of the insulated gate semiconductor device which concerns on 3rd Embodiment (the 1). 第３の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その２）。It is typical process sectional drawing for demonstrating the outline of the manufacturing method of the insulated gate semiconductor device which concerns on 3rd Embodiment (the 2). 第３の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その３）。It is typical process sectional drawing for demonstrating the outline of the manufacturing method of the insulated gate semiconductor device which concerns on 3rd Embodiment (the 3). 第３の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その４）。It is typical process sectional drawing for demonstrating the outline of the manufacturing method of the insulated gate semiconductor device which concerns on 3rd Embodiment (the 4). 第３の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その５）。It is typical process sectional drawing for demonstrating the outline of the manufacturing method of the insulated gate semiconductor device which concerns on 3rd Embodiment (the 5). 図１のII−II方向から見た断面図に対応する、本発明の第４の実施形態の変形例に係る絶縁ゲート型半導体装置の概略を説明する断面図である。It is sectional drawing explaining the outline of the insulated gate semiconductor device which concerns on the modification of the 4th Embodiment of this invention corresponding to sectional drawing seen from the II-II direction of FIG. 図１のII−II方向から見た断面図に対応する、本発明のその他の実施形態に係る絶縁ゲート型半導体装置の概略を説明する断面図である。It is sectional drawing explaining the outline of the insulated gate semiconductor device concerning other embodiment of this invention corresponding to sectional drawing seen from the II-II direction of FIG.

次に、図面を参照して、本発明の第１〜第４の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。   Next, first to fourth embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

又、本発明において「第１導電型」とは、ｐ型又はｎ型のいずれか一方を意味し、「第２導電型」とは、第１導電型の反対導電型を意味する。このため、以下の第１〜第４の実施形態に係る絶縁ゲート型半導体装置では、第１導電型がｎ型、第２導電型がｐ型のｎＭＯＳＦＥＴの場合について説明するが、導電型の選択の問題に過ぎない。逆に、第１導電型をｐ型、第２導電型をｎ型とするｐＭＯＳＦＥＴ等の場合であっても、以下の説明における極性を逆にすることで、同様に本発明の技術的思想や効果が適用可能であり、以下の説明に用いた導電型の選択に限定される必要はない。   In the present invention, “first conductivity type” means either p-type or n-type, and “second conductivity type” means the opposite conductivity type of the first conductivity type. For this reason, in the insulated gate semiconductor devices according to the following first to fourth embodiments, the case where the first conductivity type is an n-type and the second conductivity type is an n-type MOSFET will be described. It's just a problem. Conversely, even in the case of a pMOSFET having the first conductivity type of p-type and the second conductivity type of n-type, by reversing the polarity in the following explanation, The effects are applicable and need not be limited to the selection of the conductivity type used in the following description.

更に、以下に示す第１〜第４の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、ゲート電極の材質、ゲート絶縁膜の材質、半導体基板の材質等の構成部品の材質や、それらの形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。   Furthermore, the following first to fourth embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is the material of the gate electrode. The material of the components such as the material of the gate insulating film and the material of the semiconductor substrate, and the shape, structure, arrangement, etc. thereof are not specified as follows. The technical idea of the present invention can be variously modified within the technical scope defined by the claims described in the claims.

（第１の実施形態）
本発明の第１の実施形態に係る絶縁ゲート型半導体装置は、図１に示すように、複数の第１導電型（ｎ+型）のソース領域１４が３×３のマトリクス状に配置されたマルチセル構造をしている。図１に例示した上面図では、横方向の２本のＵ溝５１と縦方向の２本のＵ溝５１が直交して井桁状（より広義には「格子状」）の平面パターンとして示されるＵ溝５１のトポロジーが示されている。この格子状のＵ溝５１によって、複数のソース領域１４のそれぞれが、ｎＭＯＳＦＥＴの単位セルを構成するように分離されている。 (First embodiment)
In the insulated gate semiconductor device according to the first embodiment of the present invention, as shown in FIG. 1, a plurality of first conductivity type (n + type) source regions 14 are arranged in a 3 × 3 matrix. Has a multi-cell structure. In the top view illustrated in FIG. 1, the two horizontal U-grooves 51 and the two vertical U-grooves 51 are orthogonally crossed and shown as a plane pattern (in a broader sense, “lattice”). The topology of the U groove 51 is shown. Each of the plurality of source regions 14 is separated by the lattice-shaped U-groove 51 so as to constitute an nMOSFET unit cell.

図１に示すように、マルチセル構造において、それぞれのソース領域１４は、第２導電型（ｐ型）のベース領域１３の内部に配置されている。マルチセル構造のそれぞれの単位セルにおいて、ソース領域１４に隣接して、内側の「ウェル領域」となるベース領域１３の内部にｐ+型（ｐ型で高不純物密度の領域を「ｐ+型」と表示する。）のベースコンタクト領域１５が配置されている。図１では、便宜上、ソース領域１４が３×３のマトリクス状に配置されたマルチセル構造を簡略化して模式的に例示しているが、単位セルの個数は９個に限定されるものではなく、定格電流等の仕様に応じて、単位セルの個数は選択可能である。したがって、マルチセル構造を実現する単位セルの個数は１０×１０＝１００以上、１０×１００＝１０００以上、或いは５０×５０＝２５００以上等の他の数であってもよいことは勿論である。 As shown in FIG. 1, in the multi-cell structure, each source region 14 is disposed inside a base region 13 of the second conductivity type (p-type). In each unit cell of the multi-cell structure, adjacent to the source region 14, a p + type (a p type high impurity density region is referred to as a “p + type”) inside the base region 13 that becomes an inner “well region”. The base contact region 15 is displayed. In FIG. 1, for convenience, a multi-cell structure in which the source regions 14 are arranged in a 3 × 3 matrix is schematically illustrated, but the number of unit cells is not limited to nine. The number of unit cells can be selected according to the specifications such as the rated current. Therefore, the number of unit cells realizing the multi-cell structure may be other numbers such as 10 × 10 = 100 or more, 10 × 100 = 1000 or more, or 50 × 50 = 2500 or more.

マトリクス状に配置された複数のソース領域１４が占有する活性領域の外周側には、マルチセル構造からなる活性領域の外側を囲むように、第２導電型（ｐ型）の外周ウェル領域１７が配置されている。そして外周ウェル領域１７の外周部の４辺とそれぞれ平行になるように、ｐ+型のウェルコンタクト領域１８が額縁型（口型）に閉じるように、帯状に外周ウェル領域１７の一部に設けられている。図１は、図２及び図３に示したソース電極３１、層間絶縁膜２１、ゲート電極３２等の上部側の構造を省略して示す模式的な上面図であるので、格子状のＵ溝５１の底には、図２及び図３で説明するｐ型のコラム領域１６ａが透視された状態が模式的に示されている。 A second conductivity type (p-type) peripheral well region 17 is disposed on the outer peripheral side of the active region occupied by the plurality of source regions 14 arranged in a matrix so as to surround the outside of the active region having a multi-cell structure. Has been. A p + -type well contact region 18 is provided in a part of the outer peripheral well region 17 in a band shape so that the p + -type well contact region 18 is closed in a frame shape (mouth shape) so as to be parallel to the four sides of the outer peripheral portion of the outer peripheral well region 17. It has been. 1 is a schematic top view showing the upper side structure of the source electrode 31, the interlayer insulating film 21, the gate electrode 32 and the like shown in FIGS. 2 schematically shows a state where the p-type column region 16a described in FIGS. 2 and 3 is seen through.

説明の便宜上、３×３のマトリクスからなるマルチセル構造を例示しているので、図１のII−II方向から見た場合は、２個の単位セルが含まれる部分の断面が示される。第１の実施形態に係る絶縁ゲート型半導体装置は、図２に示すように、ｎ型のドリフト領域１２と、ドリフト領域１２の下面に設けられたドリフト領域１２よりも高不純物密度となるｎ+型（ｎ型で高不純物密度の領域を「ｎ+型」と表示する。）のドレイン領域１１と、ドレイン領域１１の主面に対し垂直な側壁を有し、ドリフト領域１２をこの垂直な側壁で挟むように、ドリフト領域１２と交互に周期的に配列された複数のｐ型のコラム領域１６ａを備える。なお、本明細書において「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、絶縁ゲート型半導体装置の方位を９０°変えて観察すれば「上」「下」の称呼は、「左」「右」になり、１８０°変えて観察すれば「上」「下」のの称呼の関係は逆になることは勿論である。 For convenience of explanation, a multi-cell structure composed of a 3 × 3 matrix is illustrated, so that when viewed from the II-II direction in FIG. 1, a cross section of a portion including two unit cells is shown. As shown in FIG. 2, the insulated gate semiconductor device according to the first embodiment has an n + drift region 12 and an n + density higher than that of the drift region 12 provided on the lower surface of the drift region 12. A drain region 11 of a type (a region of n type and high impurity density is denoted as “n + type”) and a side wall perpendicular to the main surface of the drain region 11, and the drift region 12 is defined as the vertical side wall Are provided with a plurality of p-type column regions 16a arranged periodically and alternately with the drift regions 12 so as to be sandwiched between them. In the present specification, the definitions of “upper” and “lower” such as “upper surface” and “lower surface” are merely representational problems on the illustrated sectional view. For example, the orientation of the insulated gate semiconductor device is 90 If the observation is made at a different angle, the designations of “upper” and “lower” will be “left” and “right”. If the observation is carried out at a change of 180 °, the relationship between the designations “upper” and “lower” will of course be reversed. It is.

第１の実施形態に係る絶縁ゲート型半導体装置では、ドレイン領域１１は、ｎ+型の炭化珪素（ＳｉＣ）基板からなるものとして、例示的に説明する。ＳｉＣには、３Ｃ−ＳＣ，４Ｈ−ＳｉＣ，６Ｈ−ＳｉＣ等のいくつかのポリタイプ（結晶多形）が存在するが、第１の実施形態に係る絶縁ゲート型半導体装置においては、ドレイン領域１１は４Ｈ−ＳｉＣであるとして説明する。 In the insulated gate semiconductor device according to the first embodiment, the drain region 11 is illustratively described as being made of an n + type silicon carbide (SiC) substrate. There are several polytypes (crystal polymorphs) such as 3C—SC, 4H—SiC, and 6H—SiC in SiC. In the insulated gate semiconductor device according to the first embodiment, the drain region 11 Is described as being 4H—SiC.

第１の実施形態に係る絶縁ゲート型半導体装置は、更に、コラム領域１６ａの垂直な側壁に挟まれた部分のドリフト領域１２の上にそれぞれ配置された複数のｐ型のベース領域１３と、コラム領域１６ａの上にそれぞれ配置されたＵ溝５１の側壁に設けられたゲート絶縁膜２２と、Ｕ溝５１の内部に埋め込まれ、ゲート絶縁膜２２に接するゲート電極３２と、ゲート絶縁膜２２に側部が接するように、ベース領域１３のそれぞれの上部に配置されたｎ+型のソース領域１４とを備える。図２から分かるように、Ｕ溝５１は、ドリフト領域１２とｐ型のコラム領域１６ａとの周期的な配列方向（図２の断面図において水平方向）に測ったコラム領域１６ａの幅より広い溝幅を定義するように、ドレイン領域１１の主面に対し垂直な側壁を有する。 The insulated gate semiconductor device according to the first embodiment further includes a plurality of p-type base regions 13 respectively disposed on a portion of the drift region 12 sandwiched between vertical sidewalls of the column region 16a, and a column. The gate insulating film 22 provided on the side wall of the U groove 51 respectively disposed on the region 16a, the gate electrode 32 embedded in the U groove 51 and in contact with the gate insulating film 22, and the side of the gate insulating film 22 And n + -type source regions 14 arranged on the respective upper portions of the base region 13 so as to be in contact with each other. As can be seen from FIG. 2, the U-groove 51 is wider than the width of the column region 16a measured in the periodic arrangement direction of the drift region 12 and the p-type column region 16a (horizontal direction in the sectional view of FIG. 2). It has a side wall perpendicular to the main surface of the drain region 11 so as to define the width.

図２は、図１のII−II方向から見た断面図であるが、図１の平面図から理解できるように、ベース領域１３の上部には額縁型（口型）にｎ+型のソース領域１４がベース領域１３の深さより浅く配置されている。平面図上、このソース領域１４の内部となるベース領域１３に、額縁型（口型）のソース領域１４のそれぞれに周囲を囲まれ、ｐ+型のベースコンタクト領域１５が、ベース領域１３の深さより浅く配置されている。図１及び図２では、ベースコンタクト領域１５がソース領域１４から離間して設けられた状態として示されているが、ベースコンタクト領域１５がソース領域１４に接していても構わない。 2 is a cross-sectional view as seen from the direction II-II in FIG. 1. As can be understood from the plan view of FIG. 1, a frame type (mouth type) n + type source is formed above the base region 13. The region 14 is disposed shallower than the depth of the base region 13. In the plan view, the base region 13 inside the source region 14 is surrounded by the frame type (mouth type) source region 14, and the p + type base contact region 15 is formed in the depth of the base region 13. It is arranged shallower. In FIGS. 1 and 2, the base contact region 15 is illustrated as being provided apart from the source region 14, but the base contact region 15 may be in contact with the source region 14.

図２から分かるように、ベース領域１３及びソース領域１４をそれぞれ貫通する深さまで、図１に格子状に示したＵ溝５１の底部が位置するように、Ｕ溝５１が掘られている。このため、Ｕ溝５１の側壁は、ドリフト領域１２、ベース領域１３、ソース領域１４にそれぞれ接している。即ち、Ｕ溝５１の側面及び底部にゲート絶縁膜２２が配置されているが、Ｕ溝５１の側面に位置するゲート絶縁膜２２が、下側からドリフト領域１２、ベース領域１３、ソース領域１４の順に接している。更に、Ｕ溝５１の内部には、ゲート絶縁膜２２を介してゲート電極３２が埋め込まれているので、ゲート電極３２は、ゲート絶縁膜２２を介して、ドリフト領域１２、ベース領域１３、ソース領域１４にそれぞれ対向している。ゲート電極３２、ゲート絶縁膜２２及びベース領域１３が、第１の実施形態に係る絶縁ゲート型半導体装置の絶縁ゲート構造の主要部を構成している。   As can be seen from FIG. 2, the U-groove 51 is dug so that the bottom of the U-groove 51 shown in a lattice shape in FIG. 1 is located to a depth penetrating the base region 13 and the source region 14. For this reason, the sidewall of the U groove 51 is in contact with the drift region 12, the base region 13, and the source region 14. That is, the gate insulating film 22 is disposed on the side surface and the bottom of the U groove 51, but the gate insulating film 22 positioned on the side surface of the U groove 51 extends from the lower side to the drift region 12, the base region 13, and the source region 14. It touches in order. Further, since the gate electrode 32 is embedded in the U groove 51 via the gate insulating film 22, the gate electrode 32 is connected to the drift region 12, the base region 13, and the source region via the gate insulating film 22. 14 respectively. The gate electrode 32, the gate insulating film 22 and the base region 13 constitute the main part of the insulated gate structure of the insulated gate semiconductor device according to the first embodiment.

Ｕ溝５１の平面パターンが矩形の格子状をなしているので、各セルにおいてゲート絶縁膜２２を介してＵ溝５１の側面と底面に接するようにＵ溝５１に埋め込まれたゲート電極３２も格子状の形状をなす。更に、格子状のＵ溝５１の下部に、両側をドリフト領域１２に挟まれてｐ型のコラム領域１６ａが存在するので、ドレイン領域１１の主面に対し垂直に立つ板状のコラム領域１６ａが、互いに格子状に交わって、ドリフト領域１２に埋め込まれていることになる。   Since the planar pattern of the U groove 51 has a rectangular lattice shape, the gate electrode 32 embedded in the U groove 51 so as to be in contact with the side surface and the bottom surface of the U groove 51 through the gate insulating film 22 in each cell is also a lattice. Shape. Furthermore, since the p-type column region 16a is present below the lattice-shaped U-groove 51 with both sides sandwiched by the drift region 12, the plate-like column region 16a standing perpendicular to the main surface of the drain region 11 is formed. They are buried in the drift region 12 so as to cross each other in a lattice pattern.

図２の断面図に示すように、第１の実施形態に係る絶縁ゲート型半導体装置は、ゲート電極３２を覆うように選択的に設けられた層間絶縁膜２１を更に有する。そして、ソース電極３１が、層間絶縁膜２１を介して、それぞれの単位セルのソース領域１４と電気的に低抵抗のオーミック接触で接続する。共通のソース電極３１がマルチセル構造を構成しているそれぞれの単位セルのソース領域１４を同一電位レベルに接続することにより、大電流の絶縁ゲート型半導体装置を実現することができる。   As shown in the sectional view of FIG. 2, the insulated gate semiconductor device according to the first embodiment further includes an interlayer insulating film 21 that is selectively provided so as to cover the gate electrode 32. The source electrode 31 is electrically connected to the source region 14 of each unit cell through the interlayer insulating film 21 through ohmic contact with low resistance. By connecting the source region 14 of each unit cell in which the common source electrode 31 forms a multi-cell structure to the same potential level, an insulated gate semiconductor device with a large current can be realized.

具体的には、ベース領域１３のそれぞれの上部にｐ型のベースコンタクト領域１５が配置されているので、各単位セルではベースコンタクト領域１５を介して、ソース電極３１がソース領域１４とベース領域１３とが電気的に短絡され、全体としては、マルチセル構造を構成しているそれぞれの単位セルのソース領域１４を共通のソース電極３１が同一電位レベルになるように電気的に接続して、単一の大電流用絶縁ゲート型半導体装置を実現できる。
一方、ドレイン領域１１の裏面（下面）にはドレイン電極３３が電気的に低抵抗のオーミック接触で接続されている。ここで、「裏面」とは、図示した断面図上の表現の問題であって、「上」「下」の選択の場合と同様に、具体的な絶縁ゲート型半導体装置の方位を変えれば、その称呼や定義は変わり得ることは勿論である。 Specifically, since the p-type base contact region 15 is disposed above each base region 13, the source electrode 31 is connected to the source region 14 and the base region 13 via the base contact region 15 in each unit cell. As a whole, the source regions 14 of the unit cells constituting the multi-cell structure are electrically connected so that the common source electrode 31 is at the same potential level. An insulated gate semiconductor device for large current can be realized.
On the other hand, the drain electrode 33 is electrically connected to the back surface (lower surface) of the drain region 11 through an ohmic contact with low resistance. Here, the “back surface” is a problem of expression on the cross-sectional view shown in the figure, and as in the case of selecting “up” and “down”, if the orientation of a specific insulated gate semiconductor device is changed, Of course, the designation and definition can be changed.

又、図１のIII−III方向から見た断面図である図３に示すように、外周ウェル領域１７の一部（内周側）が、コラム領域１６ａの上端部に金属学的（物理的に）に接触している。図３から分かるように、コラム領域１６ａの上端部に接触している外周ウェル領域１７の一部は、Ｕ溝５１の側壁において、他の外周ウェル領域１７の一部よりも深くなっている。そして、ソース電極３１はベースコンタクト領域１５を介してベース領域１３に接続され、ウェルコンタクト領域１８を介して外周ウェル領域１７にも接する。
外周ウェル領域１７とコラム領域１６ａは同一の導電型となるｐ型半導体領域であるので、外周ウェル領域１７とコラム領域１６ａは同電位となる。外周ウェル領域１７とコラム領域１６ａとが同電位となることによって、コラム領域１６ａとソース領域１４とベース領域１３と外周ウェル領域１７は、ソース電極３１を介して同電位をとる。 Further, as shown in FIG. 3 which is a cross-sectional view as viewed from the III-III direction in FIG. 1, a part (inner peripheral side) of the outer peripheral well region 17 is metallographically (physical) on the upper end of the column region 16a. In contact). As can be seen from FIG. 3, a part of the outer peripheral well region 17 in contact with the upper end of the column region 16 a is deeper than a part of the other outer peripheral well region 17 on the side wall of the U groove 51. The source electrode 31 is connected to the base region 13 through the base contact region 15 and is also in contact with the outer peripheral well region 17 through the well contact region 18.
Since the peripheral well region 17 and the column region 16a are p-type semiconductor regions having the same conductivity type, the peripheral well region 17 and the column region 16a have the same potential. Since the peripheral well region 17 and the column region 16 a have the same potential, the column region 16 a, the source region 14, the base region 13, and the peripheral well region 17 have the same potential through the source electrode 31.

＜第１の実施形態の絶縁ゲート型半導体装置の動作＞
図１〜図３に示した第１の実施形態に係る絶縁ゲート型半導体装置のターン・オンとターン・オフの動作については、ソース電極３１の電位を基準として、ドレイン電極３３に所定の正の電位を印加した状態でゲート電極３２の電位を制御することで、電界効果型トランジスタ（ＦＥＴ）として機能する。 <Operation of Insulated Gate Semiconductor Device of First Embodiment>
With respect to the turn-on and turn-off operations of the insulated gate semiconductor device according to the first embodiment shown in FIGS. 1 to 3, a predetermined positive voltage is applied to the drain electrode 33 with reference to the potential of the source electrode 31. By controlling the potential of the gate electrode 32 with the potential applied, it functions as a field effect transistor (FET).

即ち、ゲート電極３２とソース電極３１間の電圧を所定の閾値電圧以上にするとゲート電極３２の側面に位置するベース領域１３のチャネル部に反転層が形成され、導通状態となる。導通状態では、ドレイン電極３３からドリフト領域１２、ベース領域１３のチャネル部を通って、ソース電極３１へ電流が流れる。又、第１の実施形態に係る絶縁ゲート型半導体装置はＵ溝５１の幅はコラム領域１６ａより広いため、この電流経路がコラム領域１６ａに邪魔されなく、低オン抵抗を実現できる。   That is, when the voltage between the gate electrode 32 and the source electrode 31 is equal to or higher than a predetermined threshold voltage, an inversion layer is formed in the channel portion of the base region 13 located on the side surface of the gate electrode 32 and becomes conductive. In the conductive state, current flows from the drain electrode 33 to the source electrode 31 through the channel portions of the drift region 12 and the base region 13. In the insulated gate semiconductor device according to the first embodiment, since the width of the U groove 51 is wider than that of the column region 16a, this current path is not obstructed by the column region 16a, and a low on-resistance can be realized.

一方、ゲート電極３２とソース電極３１間の電圧を所定の閾値電圧以下にすると、ゲート電極３２の側面に対向したベース領域１３の表面における反転層が消滅し、遮断状態に遷移し、ドレイン電極３３からソース電極３１への電流経路が遮断される。遮断状態への遷移に際しては、ドレイン−ソース間に高い電圧が瞬間的に印加される。
第１の実施形態に係る絶縁ゲート型半導体装置のターン・オフの動作時には、ドリフト領域１２とコラム領域１６ａのｐｎ接合部から空乏層が伸びる。ドレイン電極３３に所定の電圧が印加されると、ドリフト領域１２とコラム領域１６ａが完全空乏化される。完全空乏化された空乏層内の縦方向の電界強度は、理想的には均一になっている。縦方向の電界強度が臨界に達するとアバランシェ降伏が生じ、このときの電圧が耐圧となる。 On the other hand, when the voltage between the gate electrode 32 and the source electrode 31 is set to a predetermined threshold voltage or less, the inversion layer on the surface of the base region 13 facing the side surface of the gate electrode 32 disappears, transitions to the cutoff state, and the drain electrode 33 The current path from the source electrode 31 to the source electrode 31 is interrupted. In the transition to the cut-off state, a high voltage is instantaneously applied between the drain and the source.
During the turn-off operation of the insulated gate semiconductor device according to the first embodiment, a depletion layer extends from the pn junction between the drift region 12 and the column region 16a. When a predetermined voltage is applied to the drain electrode 33, the drift region 12 and the column region 16a are completely depleted. The electric field strength in the vertical direction in the fully depleted depletion layer is ideally uniform. When the electric field strength in the vertical direction reaches a critical value, avalanche breakdown occurs, and the voltage at this time becomes a withstand voltage.

図２及び図３に示したように、第１の実施形態に係る絶縁ゲート型半導体装置は、櫛歯の形状をなすドリフト領域１２と複数のコラム領域１６ａが、インターディジタルに交互に形成された構造である。このようなインターディジタルにドリフト領域１２に対して交互に形成された複数のコラム領域１６ａの、それぞれの両側からドリフト領域１２に対し空乏層を伸ばすことによって、ドリフト領域１２を完全空乏化できる。完全空乏化したドリフト領域１２においては、図２及び図３に示した断面図における縦方向の電界強度は、理想的には均一にさせ、高い耐圧を得ることができる。   As shown in FIGS. 2 and 3, in the insulated gate semiconductor device according to the first embodiment, comb-shaped drift regions 12 and a plurality of column regions 16a are alternately formed in an interdigital manner. Structure. The drift region 12 can be completely depleted by extending a depletion layer to the drift region 12 from both sides of the plurality of column regions 16a alternately formed with respect to the drift region 12 in such an interdigital manner. In the fully depleted drift region 12, the electric field strength in the vertical direction in the cross-sectional views shown in FIGS. 2 and 3 is ideally uniform, and a high breakdown voltage can be obtained.

ここで、ドリフト領域１２のドナー不純物密度をＮｄ、コラム領域１６ａのアクセプタ不純物密度をＮａ、図２及び図３の断面図の水平方向（横方向）に測った複数のコラム領域１６ａの間隔をＷｎ、図２及び図３の断面図の水平方向（横方向）に測ったコラム領域１６ａの幅をＷｐとすると、ドリフト領域１２とコラム領域１６ａを完全空乏化させるためには、一般的に：
Ｎａ×Ｗｐ＝Ｎｄ×Ｗｎ …………（１）
を満たす必要がある。式（１）は特許文献１に、従来のＳＪ構造に係る絶縁ゲート型半導体装置に対して開示されている式の、係数ｎ＝１の場合に対応する。ドナー不純物密度Ｎｄは第１の実施形態に係る絶縁ゲート型半導体装置のオン抵抗に影響し、ドナー不純物密度Ｎｄが大きい方が、オン抵抗が小さい。式（１）を保ちながら、オン抵抗を低減するにはドナー不純物密度Ｎｄを大きく、コラム領域間隔Ｗｎを小さくする必要がある。 Here, the donor impurity density of the drift region 12 is Nd, the acceptor impurity density of the column region 16a is Na, and the interval between the plurality of column regions 16a measured in the horizontal direction (lateral direction) in the cross-sectional views of FIGS. 2 and 3, assuming that the width of the column region 16a measured in the horizontal direction (lateral direction) is Wp, in order to completely deplete the drift region 12 and the column region 16a, in general:
Na × Wp = Nd × Wn (1)
It is necessary to satisfy. Equation (1) corresponds to the case where the coefficient n = 1 in the equation disclosed in Patent Document 1 for an insulated gate semiconductor device having a conventional SJ structure. The donor impurity density Nd affects the on-resistance of the insulated gate semiconductor device according to the first embodiment, and the higher the donor impurity density Nd, the smaller the on-resistance. In order to reduce the on-resistance while maintaining the formula (1), it is necessary to increase the donor impurity density Nd and decrease the column region interval Wn.

従来のＳＪ構造に係る絶縁ゲート型半導体装置ではコラム領域とコラム領域との間の領域に溝があるため、コラム領域間隔Ｗｎは溝幅より小さくできない。このため、従来のＳＪ構造に係る絶縁ゲート型半導体装置ではドナー不純物密度Ｎｄが制限される。これに対して第１の実施形態に係る絶縁ゲート型半導体装置ではコラム領域１６ａはＵ溝５１の底部にあるために、コラム領域間隔ＷｎのＵ溝５１の幅による制限がなくなる。したがって、第１の実施形態に係る絶縁ゲート型半導体装置によれば、ドリフト領域１２のドナー不純物密度Ｎｄを、従来のＳＪ構造に係る絶縁ゲート型半導体装置のドナー不純物密度Ｎｄより大きくできるので、オン抵抗を低減できるという顕著な効果を奏することができる。   In the conventional insulated gate semiconductor device according to the SJ structure, since there is a groove in the region between the column region, the column region interval Wn cannot be smaller than the groove width. Therefore, the donor impurity density Nd is limited in the insulated gate semiconductor device according to the conventional SJ structure. On the other hand, in the insulated gate semiconductor device according to the first embodiment, since the column region 16a is located at the bottom of the U groove 51, the column region interval Wn is not limited by the width of the U groove 51. Therefore, according to the insulated gate semiconductor device according to the first embodiment, the donor impurity density Nd of the drift region 12 can be made larger than the donor impurity density Nd of the insulated gate semiconductor device according to the conventional SJ structure. The remarkable effect that resistance can be reduced can be produced.

例えば、ドリフト領域１２とコラム領域１６ａの不純物密度は両方とも２×１０17ｃｍ-3で、ドリフト領域１２の厚さは４μｍで、コラム領域間隔Ｗｎとコラム領域幅ＷｐをＷｎ＝Ｗｐ＝１μｍの場合耐圧が７００Ｖ台で、ドリフト領域１２の抵抗は数十μΩ・ｃｍ2となる。したがって、第１の実施形態に係る絶縁ゲート型半導体装置は低い定常損失を実現できる。 For example, the impurity density of both the drift region 12 and the column region 16a is 2 × 10 17 cm −3 , the thickness of the drift region 12 is 4 μm, and the column region interval Wn and the column region width Wp are set to Wn = Wp = 1 μm. In this case, the withstand voltage is in the range of 700 V, and the resistance of the drift region 12 is several tens of μΩ · cm 2 . Therefore, the insulated gate semiconductor device according to the first embodiment can realize a low steady loss.

又、スイッチング動作時においては、従来のＳＪ構造に係る絶縁ゲート型半導体装置は溝ゲート下部にドリフト領域となるため、第１の実施形態に係る絶縁ゲート型半導体装置がターン・オンした直後とターン・オフ遷移の直前にはゲート電極はソース電極に対して閾値より高い正の電位が印加されているため、溝の底部には蓄積層が配置されている。このとき、溝の底部で発生する容量は溝の底部の蓄積層、ゲート絶縁膜、ゲート電極で形成するＭＯＳ容量で、基本的に溝底部のゲート絶縁膜の容量となる。又、従来のＳＪ構造に係る絶縁ゲート型半導体装置では、溝の底部に形成される蓄積層はソース電極にも、ドレイン電極にも電気的に接続されているため、溝の底部で発生する容量はゲート−ソース間容量とゲート−ドレイン間容量の両方に含まれる。ゲート−ソース間容量とゲート−ドレイン間容量が大きければ大きいほど、従来のＳＪ構造に係る絶縁ゲート型半導体装置のスイッチング損失となる。これに対して、第１の実施形態に係る絶縁ゲート型半導体装置では、ターン・オンした直後とターン・オフ遷移の直前にはコラム領域１６ａを空乏させることで、Ｕ溝５１の底部で発生する容量を低減できる。   Further, during the switching operation, the insulated gate semiconductor device according to the conventional SJ structure becomes a drift region under the trench gate, so that the insulated gate semiconductor device according to the first embodiment is turned on immediately after the turn-on. Immediately before the off-transition, the gate electrode is applied with a positive potential higher than the threshold with respect to the source electrode, so that the accumulation layer is disposed at the bottom of the trench. At this time, the capacitance generated at the bottom of the trench is a MOS capacitance formed by the accumulation layer, gate insulating film, and gate electrode at the bottom of the trench, and basically becomes the capacitance of the gate insulating film at the bottom of the trench. Further, in the conventional insulated gate semiconductor device according to the SJ structure, the accumulation layer formed at the bottom of the trench is electrically connected to the source electrode and the drain electrode. Is included in both the gate-source capacitance and the gate-drain capacitance. The larger the gate-source capacitance and the gate-drain capacitance, the higher the switching loss of the insulated gate semiconductor device according to the conventional SJ structure. On the other hand, in the insulated gate semiconductor device according to the first embodiment, the column region 16a is depleted immediately after the turn-on and immediately before the turn-off transition, and is generated at the bottom of the U groove 51. Capacity can be reduced.

例えば、第１の実施形態に係る絶縁ゲート型半導体装置のベース領域１３の不純物密度が１×１０17ｃｍ-3で、コラム領域１６ａの不純物密度が２×１０17ｃｍ-3で、Ｕ溝５１のゲート絶縁膜２２が均一についているとする。この条件では、第１の実施形態に係る絶縁ゲート型半導体装置のゲート電極３２の電圧がベース領域１３の閾値を超え、コラム領域１６ａの閾値を超えない場合、Ｕ溝５１の下部のコラム領域１６ａには空乏層ができる。このため、第１の実施形態に係る絶縁ゲート型半導体装置のＵ溝５１の底部で発生する容量はＵ溝５１底部のゲート絶縁膜２２の容量とコラム領域１６ａの空乏層容量の直接容量となり、従来のＳＪ構造に係る絶縁ゲート型半導体装置より低い容量となる。 For example, in the insulated gate semiconductor device according to the first embodiment, the base region 13 has an impurity density of 1 × 10 17 cm −3 , the column region 16 a has an impurity density of 2 × 10 17 cm −3 , and the U groove 51 It is assumed that the gate insulating film 22 is uniform. Under this condition, when the voltage of the gate electrode 32 of the insulated gate semiconductor device according to the first embodiment exceeds the threshold value of the base region 13 and does not exceed the threshold value of the column region 16 a, the column region 16 a below the U groove 51. Has a depletion layer. Therefore, the capacitance generated at the bottom of the U-groove 51 of the insulated gate semiconductor device according to the first embodiment is a direct capacitance between the capacitance of the gate insulating film 22 at the bottom of the U-groove 51 and the depletion layer capacitance of the column region 16a. The capacitance is lower than that of an insulated gate semiconductor device according to the conventional SJ structure.

このため、第１の実施形態に係る絶縁ゲート型半導体装置によれば、前述したオン抵抗の低減化という顕著な効果に加え、活性領域のスイッチング損失の低減化を、高速動作化と高耐圧化という効果と同時に達成できるという顕著且つ有利な効果を奏することができる。特に、第１の実施形態に係る絶縁ゲート型半導体装置によれば、ゲート構造を構成するＵ溝５１の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能な、絶縁ゲート型半導体装置を実現することができる。   Therefore, according to the insulated gate semiconductor device according to the first embodiment, in addition to the remarkable effect of reducing the on-resistance described above, the switching loss of the active region can be reduced by increasing the operating speed and increasing the breakdown voltage. It is possible to achieve a remarkable and advantageous effect that can be achieved at the same time. In particular, according to the insulated gate semiconductor device of the first embodiment, a high breakdown voltage and a low on-resistance that are in a trade-off relationship can be realized at the same time regardless of the width of the U-groove 51 constituting the gate structure. In addition, an insulated gate semiconductor device can be realized.

＜第１の実施形態の絶縁ゲート型半導体装置の製造方法＞
図４〜図１４を用いて、第１の実施形態に係る絶縁ゲート型半導体装置の製造方法を説明する。なお、以下に述べる絶縁ゲート型半導体装置の製造方法は、一例であり、特許請求の範囲に記載した趣旨の範囲内であれば、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
（ａ）先ず、ｎ+型のＳｉＣ基板上にｎ-型のＳｉＣエピタキシャル層をドリフト領域１２として堆積する。既に、第１の実施形態の冒頭で言及したとおり、ＳｉＣにはいくつかのポリタイプが存在するが、第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の説明では、ＳｉＣ基板は４Ｈ−ＳｉＣであるものとして説明する。ＳｉＣ基板は数十から数百μｍ程度の厚みを持つ。ｎ-型のドリフト領域１２として、例えば不純物密度が１×１０14〜１×１０18ｃｍ-3、厚さが数μｍ〜数十μｍとして、気相エピタキシャル成長法で堆積される。 <Method for Manufacturing Insulated Gate Semiconductor Device of First Embodiment>
A method for manufacturing an insulated gate semiconductor device according to the first embodiment will be described with reference to FIGS. In addition, the manufacturing method of the insulated gate semiconductor device described below is an example, and within the scope described in the claims, the manufacturing method including this modification and other various manufacturing methods may be used. Of course, it is feasible.
(A) First, an n − type SiC epitaxial layer is deposited as a drift region 12 on an n + type SiC substrate. As already mentioned at the beginning of the first embodiment, there are several polytypes of SiC, but in the description of the method of manufacturing an insulated gate semiconductor device according to the first embodiment, the SiC substrate is 4H. It will be described as being -SiC. The SiC substrate has a thickness of about several tens to several hundreds of μm. The n − type drift region 12 is deposited by vapor phase epitaxial growth, for example, with an impurity density of 1 × 10 14 to 1 × 10 18 cm −3 and a thickness of several μm to several tens of μm.

（ｂ）次に、気相エピタキシャル成長されたドリフト領域１２の上の全面に熱ＣＶＤ法やプラズマＣＶＤ法を用いて第１のシリコン酸化膜（ＳｉＯ2膜）を堆積する。この第１のＳｉＯ2膜の上に、スピンナー等を用いてフォトレジスト膜を塗布する。このフォトレジスト膜に対してフォトリソグラフィー法を用いて、ベース領域１３を選択的にイオン注入するためのマスクをパターニングする。そして、パターニングされたフォトレジスト膜をマスクとして用いて、緩衝フッ酸溶液（ＢＨＦ溶液）等を用いたウェトエッチングや、反応性イオンエッチング（ＲＩＥ）などのドライエッチング等により、第１のＳｉＯ2膜をパターニングする。その後、フォトレジスト膜を酸素（Ｏ2）プラズマや硫酸等で除去する。そしてこの第１のＳｉＯ2膜からなるマスク材をイオン注入用マスクにして、第１のＳｉＯ2膜の開口部を介して、ｐ型を呈する不純物イオンをドリフト領域１２の上部にイオン注入する。ｐ型不純物としては、アルミニウム（Ａｌ）やホウ素（Ｂ）を用いることができる。この際、ＳｉＣ基板の温度を６００℃程度に加熱した状態でイオン注入することで、注入領域のＳｉＣに結晶欠陥が生じるのを抑制することができる。 (B) Next, a first silicon oxide film (SiO 2 film) is deposited on the entire surface of the drift region 12 grown by vapor phase epitaxy using thermal CVD or plasma CVD. A photoresist film is applied on the first SiO 2 film using a spinner or the like. A mask for selectively ion-implanting the base region 13 is patterned on the photoresist film by photolithography. Then, using the patterned photoresist film as a mask, the first SiO 2 film is formed by wet etching using a buffered hydrofluoric acid solution (BHF solution), dry etching such as reactive ion etching (RIE), or the like. Is patterned. Thereafter, the photoresist film is removed with oxygen (O 2 ) plasma or sulfuric acid. Then, using the mask material made of the first SiO 2 film as an ion implantation mask, p-type impurity ions are ion-implanted into the upper portion of the drift region 12 through the opening of the first SiO 2 film. As the p-type impurity, aluminum (Al) or boron (B) can be used. At this time, by performing ion implantation while the temperature of the SiC substrate is heated to about 600 ° C., it is possible to suppress the occurrence of crystal defects in SiC in the implantation region.

（ｃ）更に、ドリフト領域１２の上の全面に熱ＣＶＤ法やプラズマＣＶＤ法等のＣＶＤ法を用いて第２のＳｉＯ2膜を堆積する。ベース領域１３の外側では、第１のＳｉＯ2膜と第２のＳｉＯ2膜の２層構造になる。そして、第２のＳｉＯ2膜の上に、スピンナー等を用いて第２のフォトレジスト膜を塗布する。この第２のフォトレジスト膜に対してフォトリソグラフィー法を用いて、図１に示したような複数のｎ+型ソース領域をベース領域１３の内部に選択的にイオン注入するためのマスクをパターニングする。そして、パターニングされた第２のフォトレジスト膜をマスクとして用いて、ドライエッチング等により、第２のＳｉＯ2膜をパターニングし、第２のフォトレジスト膜と第２のＳｉＯ2膜の２層マスクをイオン注入用マスクにして、ｎ型不純物をドリフト領域１２の上部に選択的にイオン注入する。ｎ型不純物としては窒素を用いることができる。ｎ型不純物のイオン注入においても、ｐ型を呈する不純物イオン注入のときと同様に基板温度を６００℃程度に加熱した状態でイオン注入することで、注入領域のＳｉＣに結晶欠陥が生じるのを抑制することができる。イオン注入後、第２のフォトレジスト膜をＯ2プラズマや硫酸等で除去する。 (C) Further, a second SiO 2 film is deposited on the entire surface of the drift region 12 using a CVD method such as a thermal CVD method or a plasma CVD method. Outside the base region 13, a two-layer structure of a first SiO 2 film and a second SiO 2 film is formed. Then, a second photoresist film is applied on the second SiO 2 film using a spinner or the like. A mask for selectively ion-implanting a plurality of n + type source regions into the base region 13 as shown in FIG. 1 is patterned by using the photolithography method for the second photoresist film. . Then, using the patterned second photoresist film as a mask, the second SiO 2 film is patterned by dry etching or the like, and a two-layer mask of the second photoresist film and the second SiO 2 film is used. An n-type impurity is selectively ion-implanted into the upper portion of the drift region 12 as an ion implantation mask. Nitrogen can be used as the n-type impurity. In ion implantation of n-type impurities, as in the case of p-type impurity ion implantation, ion implantation is performed with the substrate temperature heated to about 600 ° C., thereby suppressing the occurrence of crystal defects in SiC in the implantation region. can do. After the ion implantation, the second photoresist film is removed with O 2 plasma or sulfuric acid.

（ｄ）更に、第２のＳｉＯ2膜の上に、スピンナー等を用いて第３のフォトレジスト膜を塗布する。この第３のフォトレジスト膜に対してフォトリソグラフィー法を用いて、ｐ+型のベースコンタクト領域１５とウェルコンタクト領域１８を選択的にイオン注入するためのマスクをパターニングする。そして、パターニングされた第３のフォトレジスト膜をマスクとして用いて、ドライエッチング等により、第２のＳｉＯ2膜をパターニングし、第３のフォトレジスト膜と第２のＳｉＯ2膜からなる２層マスクをイオン注入用マスクにして、ベース領域１３の場合よりも加速電圧を低くして射影飛程を浅くし、且つベース領域１３の場合よりもドーズ量を多くして、ｐ型を呈する不純物イオンを注入する。この際、基板温度を６００℃程度に加熱した状態でイオン注入することで、注入領域のＳｉＣに結晶欠陥が生じるのを抑制することができることは、ベース領域１３の場合及びｎ+型ソース領域の場合と同様である。イオン注入後、第３のフォトレジスト膜をＯ2プラズマ等で除去する。第３のフォトレジスト膜の除去後更に、マスク材として用いた、第１のＳｉＯ2膜と第２のＳｉＯ2膜を例えばＢＨＦ溶液等を用いたウェトエッチングによって除去する。そして、注入された不純物イオンを熱処理することで活性化し、図４に示すように、ベース領域１３、複数のｎ+型ソース領域及びそれぞれのｎ+型ソース領域に囲まれたベースコンタクト領域１５、及び外周ウェル領域１７が形成される周辺部にウェルコンタクト領域１８を形成する（図４ではウェルコンタクト領域１８の図示を省略しているが、図１に示すように周辺部にウェルコンタクト領域１８が形成される。）。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンガスや窒素ガスを好適に用いることができる。なお、ベース領域１３の形成用に、ｐ型を呈する不純物イオンをドリフト領域１２の上部にイオン注入した後、注入された不純物イオンを熱処理することで活性化して、先ずドリフト領域１２の上部にベース領域１３を形成した後、第２のＳｉＯ2膜を堆積するような手順でも構わない。 (D) Further, a third photoresist film is applied on the second SiO 2 film using a spinner or the like. A mask for selectively ion-implanting the p + -type base contact region 15 and the well contact region 18 is patterned on the third photoresist film by photolithography. Then, using the patterned third photoresist film as a mask, the second SiO 2 film is patterned by dry etching or the like, and a two-layer mask composed of the third photoresist film and the second SiO 2 film is formed. Is used as a mask for ion implantation, the acceleration voltage is made lower than in the case of the base region 13 to make the projection range shallower, and the dose amount is made larger than that in the case of the base region 13, so that impurity ions exhibiting p-type can be formed. inject. At this time, by performing ion implantation with the substrate temperature heated to about 600 ° C., it is possible to suppress the occurrence of crystal defects in SiC in the implantation region. In the case of the base region 13 and the n + -type source region, Same as the case. After the ion implantation, the third photoresist film is removed with O 2 plasma or the like. Further after removal of the third photoresist film used as the mask material is removed by web preparative etching using the first SiO 2 film and the second SiO 2 film, for example BHF solution or the like. Then, the implanted impurity ions are activated by heat treatment, and as shown in FIG. 4, a base region 13, a plurality of n + -type source regions, and a base contact region 15 surrounded by each n + -type source region, The well contact region 18 is formed in the peripheral portion where the outer peripheral well region 17 is formed (the well contact region 18 is not shown in FIG. 4, but the well contact region 18 is formed in the peripheral portion as shown in FIG. It is formed.). A temperature of about 1700 ° C. can be used as the heat treatment temperature, and argon gas or nitrogen gas can be suitably used as the atmosphere. In order to form the base region 13, p-type impurity ions are implanted into the upper portion of the drift region 12, and then the implanted impurity ions are activated by heat treatment. A procedure of depositing the second SiO 2 film after forming the region 13 may be used.

（ｅ）その後、ソース領域１４及びベースコンタクト領域１５を含む全面にマスク材を堆積する。マスク材となる第３のＳｉＯ2膜７１は、ＣＶＤ法等で堆積することができる。第３のＳｉＯ2膜７１の厚さとしては数μｍが好ましい。次に第３のＳｉＯ2膜７１上に第４のフォトレジスト膜をパターニングする（図示せず）。そして、パターニングされた第４のフォトレジスト膜をマスクとして第３のＳｉＯ2膜７１に開口部を開口する。その後、第４のフォトレジスト膜を除去する。そして、パターニングされた第３のＳｉＯ2膜７１をエッチング用マスクにして、ドリフト領域１２の一部を選択的にエッチングして図５に示すようにＵ溝５１を形成する。Ｕ溝５１を掘る方法としては、ドライエッチング法が好適に用いられる。Ｕ溝５１の深さとしてはベース領域１３の深さより深くする必要がある。 (E) Thereafter, a mask material is deposited on the entire surface including the source region 14 and the base contact region 15. The third SiO 2 film 71 serving as a mask material can be deposited by a CVD method or the like. The thickness of the third SiO 2 film 71 is preferably several μm. Next, a fourth photoresist film is patterned on the third SiO 2 film 71 (not shown). Then, an opening is opened in the third SiO 2 film 71 using the patterned fourth photoresist film as a mask. Thereafter, the fourth photoresist film is removed. Then, using the patterned third SiO 2 film 71 as an etching mask, a part of the drift region 12 is selectively etched to form a U-groove 51 as shown in FIG. As a method of digging the U groove 51, a dry etching method is preferably used. The U groove 51 needs to be deeper than the base region 13.

（ｆ）Ｕ溝５１の形成後、Ｕ溝５１のエッチング用のマスクとして用いた第３のＳｉＯ2膜７１を残したままで、図６に示すように、Ａｌイオンやホウ素イオン等のｐ型を呈する不純物イオンを注入する。注入深さは数μｍが好ましい。図６に示すように、イオン注入された領域７２の射影飛程に幅を持たせるため、イオン注入の加速電圧を段階的に変えて多段イオン注入をしてもよい。更に、ＳｉＣ基板の主面の面方位が、イオン注入のビームの方向に対し所定の角度を持つように、ＳｉＣ基板の全体を傾けて、チャネリングイオン注入をすることにより、より深い射影飛程を実現しても構わない。或いは、チャネリング現象が発生するオフアングルを有するＳｉＣ基板に垂直にイオン注入しても、チャネリングイオン注入が可能である。イオン注入後、ＢＨＦ溶液等によるウェットエッチングで第３のＳｉＯ2膜７１の除去を行う。そして、注入された不純物イオンを熱処理することで活性化し、図７に示すように、Ｕ溝５１の底部の下方のドリフト領域１２の一部に選択的にｐ型のコラム領域１６ａを形成する。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンガスや窒素ガスを好適に用いることができる。 (F) After the formation of the U groove 51, the third SiO 2 film 71 used as an etching mask for the U groove 51 is left and a p-type such as Al ion or boron ion is used as shown in FIG. Impurity ions are implanted. The implantation depth is preferably several μm. As shown in FIG. 6, in order to give a wide projection range to the ion-implanted region 72, the acceleration voltage for ion implantation may be changed stepwise to perform multistage ion implantation. Furthermore, channeling ion implantation is performed by tilting the entire SiC substrate so that the surface orientation of the main surface of the SiC substrate has a predetermined angle with respect to the direction of the ion implantation beam, thereby providing a deeper projection range. It does not matter if it is realized. Alternatively, channeling ion implantation is possible even if ions are implanted perpendicularly to a SiC substrate having an off-angle where a channeling phenomenon occurs. After the ion implantation, the third SiO 2 film 71 is removed by wet etching using a BHF solution or the like. Then, the implanted impurity ions are activated by heat treatment, and a p-type column region 16a is selectively formed in a part of the drift region 12 below the bottom of the U groove 51 as shown in FIG. A temperature of about 1700 ° C. can be used as the heat treatment temperature, and argon gas or nitrogen gas can be suitably used as the atmosphere.

（ｇ）次に、スピンナー等を用いて第５のフォトレジスト膜を塗布する。この第５のフォトレジスト膜に対してフォトリソグラフィー法を用いてパターニングして、イオン注入用マスクを形成する。このイオン注入用マスクを用いて、ｐ型のコラム領域１６ａの場合と同様に、ｐ型を呈する不純物イオンを注入し、その後、熱処理することによって、ｐ型の外周ウェル領域１７を形成する。ｐ型を呈する不純物イオンの射影飛程はＵ溝５１より深いことが好適である。このｐ型を呈する不純物イオンの注入に際しては、ＳｉＣ基板と所定の角度で斜めイオン注入して、Ｕ溝５１の側壁に沿って不純物がドーピングされるようにし、図３に示したように、Ｕ溝５１の側壁に接する外周ウェル領域１７の不純物プロファイルが、コラム領域１６ａの幅より広くなるようにすることが好ましい。外周ウェル領域１７のパターンは、図１に示すように、平面のトポロジーとしては、ウェルコンタクト領域１８を含むように形成される。   (G) Next, a fifth photoresist film is applied using a spinner or the like. The fifth photoresist film is patterned using a photolithography method to form an ion implantation mask. Using this ion implantation mask, as in the case of the p-type column region 16a, impurity ions exhibiting p-type are implanted, and then heat-treated, thereby forming the p-type outer peripheral well region 17. The projection range of impurity ions exhibiting p-type is preferably deeper than the U-groove 51. When implanting the impurity ions exhibiting the p-type, the ions are obliquely implanted at a predetermined angle with the SiC substrate so that the impurities are doped along the side wall of the U groove 51, and as shown in FIG. It is preferable that the impurity profile of the outer peripheral well region 17 in contact with the side wall of the groove 51 is wider than the width of the column region 16a. As shown in FIG. 1, the pattern of the peripheral well region 17 is formed so as to include the well contact region 18 as a planar topology.

（ｈ）イオン注入後にはＵ溝５１の表面に不純物イオンの注入によってダメージが生じる。ダメージによって、第１の実施形態に係る絶縁ゲート型半導体装置の動作時にリーク電流が増加したり、耐圧が低下したり、オン抵抗の増加などの悪影響がでてくる。又、ＳｉＣ基板を傾けた斜めイオン注入をした場合は、Ｕ溝５１の側壁にもｐ型を呈する不純物イオンが注入され、その結果、Ｕ溝５１はｐ型領域に囲まれた状況になる。この場合は第１の実施形態に係る絶縁ゲート型半導体装置が動作できない。これを改善するために図８に示すように、熱酸化工程で犠牲酸化膜（第４のＳｉＯ2膜）７３を形成する。例えば、ＳｉＣ基板を酸素雰囲気中に、温度を１１００℃程度に加熱することで、ＳｉＣ基板が酸素に触れるすべての部分において、犠牲酸化膜７３が形成される。これによって、ダメージを埋めたＵ溝５１の表面部分は図８に示すように、犠牲酸化膜７３になる。又、斜めイオン注入によってｐ型に不純物ドープされたＵ溝５１の側壁の部分も犠牲酸化膜７３になる。その後、図９に示すように、犠牲酸化膜７３をＢＨＦ溶液等でのウェトエッチングによって除去する。結果的に、犠牲酸化膜７３を形成する熱酸化工程と犠牲酸化膜７３の除去工程で、Ｕ溝５１の表面のダメージ除去とＵ溝５１側壁にドリフト領域１２を露出できる。又、犠牲酸化膜７３の形成工程と除去工程によって、図９に示すように、Ｕ溝５１の幅が図５に示した状態よりも広げられ、Ｕ溝５１の幅をコラム領域１６ａの幅より広くすることができる。 (H) After the ion implantation, the surface of the U groove 51 is damaged by the implantation of impurity ions. Damage causes adverse effects such as an increase in leakage current, a decrease in breakdown voltage, and an increase in on-resistance during operation of the insulated gate semiconductor device according to the first embodiment. When oblique ion implantation is performed with the SiC substrate tilted, impurity ions exhibiting p-type are also implanted into the side walls of the U-groove 51, and as a result, the U-groove 51 is surrounded by the p-type region. In this case, the insulated gate semiconductor device according to the first embodiment cannot operate. In order to improve this, as shown in FIG. 8, a sacrificial oxide film (fourth SiO 2 film) 73 is formed by a thermal oxidation process. For example, by heating the SiC substrate in an oxygen atmosphere at a temperature of about 1100 ° C., the sacrificial oxide film 73 is formed in all portions where the SiC substrate is in contact with oxygen. As a result, the surface portion of the U groove 51 where the damage is filled becomes a sacrificial oxide film 73 as shown in FIG. Further, the side wall portion of the U groove 51 doped with p-type impurities by oblique ion implantation also becomes the sacrificial oxide film 73. Thereafter, as shown in FIG. 9, the sacrificial oxide film 73 is removed by wet etching with a BHF solution or the like. As a result, in the thermal oxidation process for forming the sacrificial oxide film 73 and the removal process of the sacrificial oxide film 73, it is possible to remove the damage on the surface of the U groove 51 and expose the drift region 12 to the side wall of the U groove 51. Further, as shown in FIG. 9, the sacrificial oxide film 73 is formed and removed, so that the width of the U groove 51 is made larger than that shown in FIG. 5, and the width of the U groove 51 is made larger than the width of the column region 16a. Can be wide.

（ｉ）次に、Ｕ溝５１の表面に図１０に示すように、ゲート絶縁膜（第５のＳｉＯ2膜）２２を形成する。このゲート絶縁膜２２の形成は熱酸化法でも、堆積法（ＣＶＤ法）でも構わない。例として、熱酸化法の場合、ＳｉＣ基板を酸素雰囲気中に、温度を１１００℃程度に加熱することで、ＳｉＣ基板が酸素に触れるすべての部分において、ゲート絶縁膜２２が形成される。ゲート絶縁膜２２を形成後、ベース領域１３とゲート絶縁膜２２界面の界面準位を低減するために、窒素（Ｎ2）ガス、アルゴン（Ａｒ）ガス、亜酸化窒素（Ｎ2Ｏ）ガス等の雰囲気中で１０００℃程度のアニールを行ってもよい。又ゲート絶縁膜２２の厚さは数十ｎｍが好ましい。 (I) Next, as shown in FIG. 10, a gate insulating film (fifth SiO 2 film) 22 is formed on the surface of the U groove 51. The gate insulating film 22 may be formed by a thermal oxidation method or a deposition method (CVD method). As an example, in the case of the thermal oxidation method, the gate insulating film 22 is formed in all portions where the SiC substrate is exposed to oxygen by heating the SiC substrate in an oxygen atmosphere at a temperature of about 1100 ° C. After the gate insulating film 22 is formed, nitrogen (N 2 ) gas, argon (Ar) gas, nitrous oxide (N 2 O) gas, or the like is used to reduce the interface state between the base region 13 and the gate insulating film 22. In this atmosphere, annealing at about 1000 ° C. may be performed. The thickness of the gate insulating film 22 is preferably several tens of nm.

（ｊ）次に、図１１に示すように、ゲート絶縁膜２２の上にゲート電極を形成するための導電性膜３２ｐを堆積する。ゲート電極用の導電性膜３２ｐの材料は多結晶珪素膜が一般的である。第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の説明では、例示的に、導電性膜３２ｐの材料が多結晶珪素膜であるとして説明する。多結晶珪素膜の堆積方法としては減圧ＣＶＤ法を用いてもよい。導電性膜３２ｐの堆積厚さは、図１１に示すように、Ｕ溝５１の幅の１／２より大きい値にする。Ｕ溝５１の幅の１／２より大きい値にすれば、Ｕ溝５１の内部を図１１に示すように、多結晶珪素膜で埋められる。又、多結晶珪素膜堆積後に、９５０℃でオキシ塩化リン（ＰＯＣｌ3）の雰囲気中でアニールすることで、ｎ型の不純物が添加された多結晶珪素膜（ドープド・ポリシリコン膜）が形成され、導電性を有するドープド・ポリシリコン膜が導電性膜３２ｐとして機能する。 (J) Next, as shown in FIG. 11, a conductive film 32 p for forming a gate electrode is deposited on the gate insulating film 22. The material of the conductive film 32p for the gate electrode is generally a polycrystalline silicon film. In the description of the method for manufacturing the insulated gate semiconductor device according to the first embodiment, the material of the conductive film 32p is illustratively described as being a polycrystalline silicon film. As a method for depositing the polycrystalline silicon film, a low pressure CVD method may be used. The deposition thickness of the conductive film 32p is set to a value larger than ½ of the width of the U groove 51 as shown in FIG. If the value is larger than ½ of the width of the U groove 51, the inside of the U groove 51 is filled with a polycrystalline silicon film as shown in FIG. After the polycrystalline silicon film is deposited, annealing is performed at 950 ° C. in an atmosphere of phosphorus oxychloride (POCl 3 ) to form a polycrystalline silicon film (doped polysilicon film) to which n-type impurities are added. The doped polysilicon film having conductivity functions as the conductive film 32p.

（ｋ）次に、図１２に示すように、化学的機械研磨（ＣＭＰ）法等により、ベース領域１３まで露出するまで導電性膜３２ｐを除去する平坦化の工程を行い、ゲート電極３２をＵ溝５１の内部に埋め込む。ゲート電極３２のＵ溝５１の内部への埋め込み工程はドライエッチング等によるエッチバックによって実現してもよい。又、このエッチバックに際しては、フォトレジスト膜をマスクとする選択的なエッチングを併用してもよい。ゲート電極３２のＵ溝５１の内部への埋め込み工程により、ベース領域１３の表面が露出するので、後の工程において、ソース電極３１がソース領域１４に対し、電気的なコンタクトが取れるようになる。   (K) Next, as shown in FIG. 12, a planarization process is performed to remove the conductive film 32p by chemical-mechanical polishing (CMP) or the like until the base region 13 is exposed. The groove 51 is embedded. The step of embedding the gate electrode 32 in the U groove 51 may be realized by etch back by dry etching or the like. In this etch back, selective etching using a photoresist film as a mask may be used in combination. Since the surface of the base region 13 is exposed by the process of embedding the gate electrode 32 in the U-groove 51, the source electrode 31 can come into electrical contact with the source region 14 in the subsequent process.

（ｌ）次に、ドープド・ポリシリコン膜からなるゲート電極３２の上部を図１３に示すように、９００℃ぐらいの温度において、酸素雰囲気中で熱酸化して層間絶縁膜２１をゲート電極３２の上に選択的に形成する。このドープド・ポリシリコン膜の熱酸化は、層間絶縁膜２１の上面がベース領域１３やソース領域１４等の表面のレベルより高くなるまで行う。このドープド・ポリシリコン膜の熱酸化によって、ゲート電極３２の頂部の位置（層間絶縁膜２１の下面の位置）が、図１３に示すように、Ｕ溝５１の側壁にソース領域１４の側部の一部が露出する位置まで下がる。９００℃ぐらいの温度でのドープド・ポリシリコン膜の熱酸化の場合、ドープド・ポリシリコン膜に対する選択的な熱酸化のみが進行し、ベース領域１３の表面に露出しているＳｉＣ基板はほとんど酸化されない。又、ベース領域１３の表面が熱酸化されたとしても数分子層レベルのほんの僅かな厚さの酸化膜が形成される。ベース領域１３の表面に数分子層レベルの酸化膜が形成された場合は、熱酸化法後、ＢＨＦ溶液等で数秒程度の洗浄をベース領域１３の表面に対して行う。なお、熱酸化による方法以外にもＣＶＤ法等の堆積法を用いても、層間絶縁膜２１を形成できるが、フォトリソグラフィー法等の併用が必要になる。   (L) Next, as shown in FIG. 13, the upper portion of the gate electrode 32 made of a doped polysilicon film is thermally oxidized in an oxygen atmosphere at a temperature of about 900 ° C. to form the interlayer insulating film 21 on the gate electrode 32. Selectively formed on. The thermal oxidation of the doped polysilicon film is performed until the upper surface of the interlayer insulating film 21 becomes higher than the surface level of the base region 13 and the source region 14. As a result of the thermal oxidation of the doped polysilicon film, the position of the top of the gate electrode 32 (the position of the lower surface of the interlayer insulating film 21) is changed to the side of the source region 14 on the side wall of the U groove 51 as shown in FIG. Lower to a position where part is exposed. In the case of thermal oxidation of the doped polysilicon film at a temperature of about 900 ° C., only selective thermal oxidation of the doped polysilicon film proceeds, and the SiC substrate exposed on the surface of the base region 13 is hardly oxidized. . Even if the surface of the base region 13 is thermally oxidized, an oxide film having a slight thickness of several molecular layers is formed. When an oxide film of several molecular layers is formed on the surface of the base region 13, the surface of the base region 13 is cleaned with a BHF solution or the like for about several seconds after the thermal oxidation method. In addition to the thermal oxidation method, the interlayer insulating film 21 can be formed by using a deposition method such as a CVD method, but it is necessary to use a photolithography method or the like in combination.

（ｍ）その後、図１４に示すように、ベース領域１３、ソース領域１４及びベースコンタクト領域１５に電気的に低抵抗のオーミック接触で接続するようにソース電極３１を形成する。ソース電極３１の材料としてはニッケルシリサイド（ＮｉＳｉ，ＮｉＳｉ2，ＮｉＳｉ3）が好適に用いられる。しかし、コバルトシリサイド（ＣｏＳｉ2）、チタンシリサイド（ＴｉＳｉ2）などの他の高融点金属のシリサイドでも構わない。ソース電極３１の堆積方法としては蒸着法、スパッタ法、ＣＶＤ法などを用いることができる。更にソース電極３１上にチタン（Ｔｉ）やアルミニウム（Ａｌ）を積層した積層構造としても構わない。次に、ドレイン領域１１として機能しているＳｉＣ基板の裏面に、ソース電極３１と同様にニッケル（Ｎｉ）を堆積する。次に１０００℃程度のアニールを施しＳｉＣとＮｉを合金化させニッケルシリサイドを形成し、図２に示したように、ドレイン領域１１に対し、ドレイン電極３３を形成する。なお、高周波動作が必要な場合等においては、ドレイン領域１１として機能しているＳｉＣ基板の厚みを、研削やエッチング等を用いて、要求仕様によって定まる厚さまで薄くしてから、ドレイン領域１１にドレイン電極３３を形成するようにしてもよい。 (M) Thereafter, as shown in FIG. 14, the source electrode 31 is formed so as to be connected to the base region 13, the source region 14, and the base contact region 15 through an ohmic contact with low resistance. As a material for the source electrode 31, nickel silicide (NiSi, NiSi 2 , NiSi 3 ) is preferably used. However, other refractory metal silicides such as cobalt silicide (CoSi 2 ) and titanium silicide (TiSi 2 ) may be used. As a deposition method of the source electrode 31, an evaporation method, a sputtering method, a CVD method, or the like can be used. Further, a stacked structure in which titanium (Ti) or aluminum (Al) is stacked on the source electrode 31 may be used. Next, similarly to the source electrode 31, nickel (Ni) is deposited on the back surface of the SiC substrate functioning as the drain region 11. Next, annealing is performed at about 1000 ° C. to alloy SiC and Ni to form nickel silicide, and a drain electrode 33 is formed in the drain region 11 as shown in FIG. When high frequency operation is required, the thickness of the SiC substrate functioning as the drain region 11 is reduced to a thickness determined by the required specifications by using grinding or etching, and then the drain region 11 is drained. The electrode 33 may be formed.

以上の説明のように、第１の実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、低オン抵抗化、スイッチング損失の低減化、高速動作化及び高耐圧化が同時に可能な絶縁ゲート型半導体装置を、リーク電流が少なくなるようにして、簡単に製造できるという顕著且つ有利な効果を奏するものである。特に、第１の実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、ゲート構造を構成するＵ溝５１の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能な、絶縁ゲート型半導体装置を簡単に製造できる。   As described above, according to the method of manufacturing the insulated gate semiconductor device according to the first embodiment, the insulated gate capable of simultaneously reducing the on-resistance, reducing the switching loss, increasing the operating speed and increasing the breakdown voltage. The type semiconductor device has a remarkable and advantageous effect that it can be easily manufactured with a reduced leakage current. In particular, according to the method for manufacturing an insulated gate semiconductor device according to the first embodiment, high withstand voltage and low on-resistance that are in a trade-off relationship can be obtained regardless of the width of the U-groove 51 constituting the gate structure. An insulated gate semiconductor device that can be realized simultaneously can be easily manufactured.

（第２の実施形態）
平面図の図示を省略しているが、本発明の第２の実施形態に係る絶縁ゲート型半導体装置は、図１に示したのと同様に、複数のソース領域１４がマトリクス状に配置されたマルチセル構造をしている。図１５では、説明の便宜上、マルチセル構造のうちの２個の単位セルのみが含まれる領域の部分断面図のみが例示的に示されている。第２の実施形態に係る絶縁ゲート型半導体装置に係る半導体装置は、図１５に示すように、ｎ型のドリフト領域１２と、ドリフト領域１２の下面に設けられたドリフト領域１２よりも高不純物密度でｎ型のドレイン領域１１と、ドレイン領域１１の主面に対し垂直な側壁を有し、ドリフト領域１２をこの垂直な側壁で挟むように、ドリフト領域１２と交互に周期的に配列された複数のｐ型のコラム領域１６ｂと、垂直な側壁に挟まれた部分のドリフト領域１２の上にそれぞれ配置された複数のｐ型のベース領域１３と、コラム領域１６ｂの上にそれぞれ配置されたＵ溝５１の側壁に設けられたゲート絶縁膜２２と、Ｕ溝５１の内部に埋め込まれ、ゲート絶縁膜２２に接するゲート電極３２と、ゲート絶縁膜２２に側部が接するように、ベース領域１３のそれぞれの上部に配置されたｎ型のソース領域１４と、を備える点では第２の実施形態に係る絶縁ゲート型半導体装置と同様な特徴である。 (Second Embodiment)
Although not shown in the plan view, in the insulated gate semiconductor device according to the second embodiment of the present invention, a plurality of source regions 14 are arranged in a matrix as shown in FIG. Has a multi-cell structure. In FIG. 15, for convenience of explanation, only a partial cross-sectional view of a region including only two unit cells in the multi-cell structure is exemplarily shown. As shown in FIG. 15, the semiconductor device according to the insulated gate semiconductor device according to the second embodiment has an n-type drift region 12 and a higher impurity density than the drift region 12 provided on the lower surface of the drift region 12. The n-type drain region 11 and a plurality of sidewalls perpendicular to the main surface of the drain region 11 and arranged periodically and alternately with the drift region 12 so as to sandwich the drift region 12 between the perpendicular side walls. P-type column region 16b, a plurality of p-type base regions 13 respectively disposed on a portion of drift region 12 sandwiched between vertical side walls, and U grooves respectively disposed on column region 16b 51, the gate insulating film 22 provided on the side wall of the gate 51, the gate electrode 32 embedded in the U-groove 51 and in contact with the gate insulating film 22, and the base so that the side portion is in contact with the gate insulating film 22 An n-type source region 14 disposed in an upper portion of each of the band 13, in terms comprise an insulated gate type semiconductor device and the same features of the second embodiment.

しかしながら、図１５に示すように、コラム領域１６ｂにコラム絶縁領域２３ａが形成されていて、コラム領域１６ｂがコラム絶縁領域２３ａを囲む構造になっている特徴が、第１の実施形態に係る絶縁ゲート型半導体装置の構造とは異なる。図１５に示すように、コラム絶縁領域２３ａはドレイン領域１１の主面に対し垂直な側壁を有し、コラム絶縁領域２３ａの上端はゲート電極３２の下面に接している。   However, as shown in FIG. 15, the column insulating region 23a is formed in the column region 16b, and the feature that the column region 16b surrounds the column insulating region 23a is the insulating gate according to the first embodiment. This is different from the structure of the type semiconductor device. As shown in FIG. 15, the column insulating region 23 a has side walls perpendicular to the main surface of the drain region 11, and the upper end of the column insulating region 23 a is in contact with the lower surface of the gate electrode 32.

＜第２の実施形態の絶縁ゲート型半導体装置の動作＞
第２の実施形態に係る絶縁ゲート型半導体装置のオン動作は、第１の実施形態に係る絶縁ゲート型半導体装置と同様のため、重複した説明を省略する。逆耐圧に関しては耐圧レベルが第１の実施形態に係る絶縁ゲート型半導体装置と同じである。違う点として、コラム領域１６ｂにコラム絶縁領域２３ａが配置されているため、事実上のコラムの幅は小さくなる。 <Operation of Insulated Gate Semiconductor Device of Second Embodiment>
Since the ON operation of the insulated gate semiconductor device according to the second embodiment is the same as that of the insulated gate semiconductor device according to the first embodiment, a duplicate description is omitted. With respect to the reverse breakdown voltage, the breakdown voltage level is the same as that of the insulated gate semiconductor device according to the first embodiment. The difference is that since the column insulating region 23a is arranged in the column region 16b, the actual column width is reduced.

式（１）に示すように、コラム領域１６ｂとコラム領域１６ｂ間にあるドリフト領域１２を完全空乏させるには、コラム領域１６ｂのアクセプタ不純物密度Ｎａを高くする。ＳｉＣのホール移動度は非常に低く、電子の１／１０以下であるので、ｐ型のＳｉＣの抵抗が非常に高くなる。このため、コラム領域１６ｂが深いときは更に抵抗が高く、電位の固定が難しい。電位固定されないと、絶縁ゲート型半導体装置がノイズに弱くなる問題や、耐圧が低下する問題などの恐れがある。第２の実施形態に係る絶縁ゲート型半導体装置は、コラム領域１６ｂにコラム絶縁領域２３ａを設けることで、コラム領域１６ｂの不純物密度Ｎａを高くすることができ、コラム領域１６ｂの抵抗を下げることで、電位固定しやすくなる。このため、第２の実施形態に係る絶縁ゲート型半導体装置によれば、ノイズによる影響や、耐圧の低下などの問題を改善できる。   As shown in Expression (1), in order to completely deplete the drift region 12 between the column region 16b and the column region 16b, the acceptor impurity density Na of the column region 16b is increased. Since the hole mobility of SiC is very low and 1/10 or less of electrons, the resistance of p-type SiC becomes very high. For this reason, when the column region 16b is deep, the resistance is higher and it is difficult to fix the potential. If the potential is not fixed, there may be a problem that the insulated gate semiconductor device is susceptible to noise and a problem that the breakdown voltage is lowered. In the insulated gate semiconductor device according to the second embodiment, by providing the column insulating region 23a in the column region 16b, the impurity density Na of the column region 16b can be increased, and the resistance of the column region 16b can be decreased. It becomes easier to fix the potential. For this reason, according to the insulated gate semiconductor device which concerns on 2nd Embodiment, problems, such as an influence by noise and a fall of a proof pressure, can be improved.

又、第２の実施形態に係る絶縁ゲート型半導体装置のスイッチング動作時においては、第１の実施形態に係る絶縁ゲート型半導体装置と比べて、Ｕ溝５１の底部側において、コラム領域１６ｂの一部がコラム絶縁領域２３ａが接したＭＯＳ構造をなしている。第１の実施形態に係る絶縁ゲート型半導体装置がターン・オンした直後とターン・オフ遷移の直前におけるＵ溝５１底部で形成されるゲート−ソース間容量は、Ｕ溝５１底部のドリフト領域１２の表面に設けられた蓄積層、ゲート絶縁膜２２、ゲート電極３２で形成する第１の容量と、コラム領域１６ｂ、コラム絶縁領域２３ａ、ゲート電極３２で形成する第２の容量の並列したものとなる。   Further, during the switching operation of the insulated gate semiconductor device according to the second embodiment, one column region 16b is provided on the bottom side of the U groove 51 as compared with the insulated gate semiconductor device according to the first embodiment. The portion has a MOS structure in which the column insulating region 23a is in contact. The gate-source capacitance formed at the bottom of the U groove 51 immediately after the insulated gate semiconductor device according to the first embodiment is turned on and immediately before the turn-off transition is the drift region 12 at the bottom of the U groove 51. The first capacitor formed by the accumulation layer, the gate insulating film 22 and the gate electrode 32 provided on the surface and the second capacitor formed by the column region 16b, the column insulating region 23a and the gate electrode 32 are arranged in parallel. .

例えば、コラム絶縁領域２３ａがＳｉＯ2膜で構成されるとすれば、ＳｉＯ2膜の比誘電率はＳｉＣの１２より遙かに小さい４前後である。したがって、Ｕ溝５１の底部にできる第２の容量は、Ｕ溝５１底部におけるゲート−ソース間容量が遙かに小さい。又、コラム絶縁領域２３ａがＳｉＯ2膜の絶縁膜であるので、絶縁膜には空乏層を生じない。したがって、第２の実施形態に係る絶縁ゲート型半導体装置においては、ドレイン−ソース間の電圧変化による容量の変化はほぼなく、電圧変化による電荷のチャージや放出もなく、時間のロースが生じない。 For example, if the column insulating region 23a is composed of SiO 2 film, the dielectric constant of the SiO 2 film is around 4 12 much smaller than the SiC. Therefore, the second capacity that can be formed at the bottom of the U-groove 51 has a much smaller gate-source capacity at the bottom of the U-groove 51. Further, since the column insulating region 23a is an insulating film of SiO 2 film, no depletion layer is generated in the insulating film. Therefore, in the insulated gate semiconductor device according to the second embodiment, there is almost no change in capacitance due to a change in voltage between the drain and source, no charge is charged or released due to a change in voltage, and time is not lost.

このため、第２の実施形態に係る絶縁ゲート型半導体装置によれば、スイッチング損失を第１の実施形態に係る絶縁ゲート型半導体装置に対して更に低減できると共に、第１の実施形態に係る絶縁ゲート型半導体装置と同様に、高速動作化と高耐圧化を達成できるという顕著且つ有利な効果を奏することが可能である。特に、第２の実施形態に係る絶縁ゲート型半導体装置によれば、ゲート構造を構成するＵ溝５１の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能である点では、第１の実施形態に係る絶縁ゲート型半導体装置と同様である。   Therefore, according to the insulated gate semiconductor device according to the second embodiment, the switching loss can be further reduced with respect to the insulated gate semiconductor device according to the first embodiment, and the insulation according to the first embodiment. Similar to the gate type semiconductor device, it is possible to achieve a remarkable and advantageous effect that high speed operation and high breakdown voltage can be achieved. In particular, according to the insulated gate semiconductor device according to the second embodiment, a high breakdown voltage and a low on-resistance that are in a trade-off relationship can be realized at the same time regardless of the width of the U-groove 51 constituting the gate structure. This is the same as the insulated gate semiconductor device according to the first embodiment.

＜第２の実施形態の絶縁ゲート型半導体装置の製造方法＞
（ａ）第２の実施形態に係る絶縁ゲート型半導体装置の製造方法における、ドリフト領域１２、ソース領域１４、ベース領域１３、ベースコンタクト領域１５等は、図４を用いて説明した第１の実施形態に係る絶縁ゲート型半導体装置と同様に、第１〜第２のＳｉＯ2膜や第１〜第３のフォトレジスト膜を用いた工程で実現可能であるので、重複した説明は省略する。 <Method for Manufacturing Insulated Gate Semiconductor Device of Second Embodiment>
(A) In the method for manufacturing an insulated gate semiconductor device according to the second embodiment, the drift region 12, the source region 14, the base region 13, the base contact region 15 and the like are the first embodiment described with reference to FIG. Similar to the insulated gate semiconductor device according to the embodiment, since it can be realized by a process using the first to second SiO 2 films and the first to third photoresist films, a duplicate description is omitted.

（ｂ）その後、第１の実施形態に係る絶縁ゲート型半導体装置の製造方法と同様に、ソース領域１４及びベースコンタクト領域１５を含む全面にマスク材としての第３のＳｉＯ2膜７１をＣＶＤ法等で堆積する。第３のＳｉＯ2膜７１の厚さとしては数μｍが好ましい。次に第３のＳｉＯ2膜７１上に第４のフォトレジスト膜をパターニングする（図示せず）。そして、パターニングされた第４のフォトレジスト膜をマスクとして第３のＳｉＯ2膜７１に開口部を開口する。その後、第４のフォトレジスト膜を除去する。そして、パターニングされた第３のＳｉＯ2膜７１をエッチング用マスクにして、ドリフト領域１２の一部を選択的にエッチングして図１６に示すようにＵ溝５２を形成する。Ｕ溝５２を掘る方法としては、反応性イオンエッチング（ＲＩＥ）やイオンミリング等のドライエッチング法が好適に用いられる。Ｕ溝５２の深さとしてはベース領域１３の深さより深くする必要がある。更に、図１６に示すように、第１の実施形態に係る絶縁ゲート型半導体装置のＵ溝５１の深さよりも深く、Ｕ溝５２を形成する。ただし、Ｕ溝５２の深さは、ＳｉＣ基板であるドレイン領域１１に届かない深さが好適である。 (B) Thereafter, a third SiO 2 film 71 as a mask material is formed on the entire surface including the source region 14 and the base contact region 15 by the CVD method in the same manner as in the method of manufacturing the insulated gate semiconductor device according to the first embodiment. Etc. The thickness of the third SiO 2 film 71 is preferably several μm. Next, a fourth photoresist film is patterned on the third SiO 2 film 71 (not shown). Then, an opening is opened in the third SiO 2 film 71 using the patterned fourth photoresist film as a mask. Thereafter, the fourth photoresist film is removed. Then, using the patterned third SiO 2 film 71 as an etching mask, a part of the drift region 12 is selectively etched to form a U groove 52 as shown in FIG. As a method of digging the U groove 52, a dry etching method such as reactive ion etching (RIE) or ion milling is preferably used. The depth of the U groove 52 needs to be deeper than the depth of the base region 13. Further, as shown in FIG. 16, a U groove 52 is formed deeper than the depth of the U groove 51 of the insulated gate semiconductor device according to the first embodiment. However, the depth of the U groove 52 is preferably a depth that does not reach the drain region 11 that is the SiC substrate.

（ｃ）Ｕ溝５２を形成する際に用いたエッチング用マスクの第３のＳｉＯ2膜７１を利用して、ｐ型を呈する不純物イオンをＳｉＣ基板と所定の角度、即ち、Ｕ溝５２の側壁に対し斜めからビームが入射するように斜めイオン注入をする。互いに反対となる２方向から斜めイオン注入をすることによって、Ｕ溝５２の側壁の表面にもｐ型を呈する不純物イオンが注入される。Ｕ溝５２の側壁と底部にｐ型を呈する不純物イオンを注入後、ＢＨＦ溶液等によるウェットエッチングで第３のＳｉＯ2膜７１の除去を行う。そして、注入された不純物イオンを熱処理することで活性化し、図１７に示すように、Ｕ溝５２の側壁と底部にｐ型のコラム領域１６ｂを形成する。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンガスや窒素ガスを好適に用いることができる。熱処理によって、図１７に示すように、コラム領域１６ｂがＵ溝５２を囲むような構造になる。なおＵ溝５２の側壁にあるベース領域１３の不純物密度は、更に高くなる。ソース領域１４の不純物密度はコラム領域１６ｂの不純物密度より遙かに高濃度のため、コラム領域１６ｂを形成するための斜めイオン注入による不純物ドーピングの影響はごく僅かである。 (C) Utilizing the third SiO 2 film 71 of the etching mask used for forming the U groove 52, p-type impurity ions are made to have a predetermined angle with the SiC substrate, that is, the side wall of the U groove 52. In contrast, oblique ion implantation is performed so that the beam is incident obliquely. By performing oblique ion implantation from two directions opposite to each other, impurity ions exhibiting p-type are also implanted into the surface of the sidewall of the U groove 52. After implanting p-type impurity ions into the sidewall and bottom of the U groove 52, the third SiO 2 film 71 is removed by wet etching with a BHF solution or the like. Then, the implanted impurity ions are activated by heat treatment to form p-type column regions 16b on the side walls and bottom of the U groove 52 as shown in FIG. A temperature of about 1700 ° C. can be used as the heat treatment temperature, and argon gas or nitrogen gas can be suitably used as the atmosphere. By the heat treatment, the column region 16b has a structure surrounding the U groove 52 as shown in FIG. The impurity density of the base region 13 on the side wall of the U groove 52 is further increased. Since the impurity density of the source region 14 is much higher than the impurity density of the column region 16b, the influence of impurity doping due to the oblique ion implantation for forming the column region 16b is negligible.

（ｄ）その後、コラム絶縁領域２３ａとして第４のＳｉＯ2膜を、ＣＶＤ法等により、Ｕ溝５２を完全埋めるように堆積する。その後、所定の深さまで、第４のＳｉＯ2膜をエッチバックする。残っている第４のＳｉＯ2膜の上面の位置は、図１８に示すように、ベース領域１３の下面の位置よりも深くする。第４のＳｉＯ2膜の除去方法はドライエッチング法でもウェットエッチング法でも構わない。第４のＳｉＯ2膜をエッチバックによって、図１８に示すように、Ｕ溝５２の側壁の上側の一部が露出する。 (D) Thereafter, a fourth SiO 2 film is deposited as the column insulating region 23a by CVD or the like so as to completely fill the U groove 52. Thereafter, the fourth SiO 2 film is etched back to a predetermined depth. The position of the upper surface of the remaining fourth SiO 2 film is made deeper than the position of the lower surface of the base region 13 as shown in FIG. The fourth SiO 2 film removal method may be a dry etching method or a wet etching method. By etching back the fourth SiO 2 film, a part of the upper side wall of the U groove 52 is exposed as shown in FIG.

（ｅ）次に、スピンナー等を用いて第５のフォトレジスト膜を全面に塗布する。この第５のフォトレジスト膜に対してフォトリソグラフィー法を用いてパターニングして、イオン注入用マスクを形成する。このイオン注入用マスクを用いて、ｐ型を呈する不純物イオンを注入し、熱処理することによって、ｐ型の外周ウェル領域１７を形成する。ｐ型を呈する不純物イオンの射影飛程の最も深い位置は、Ｕ溝５２の底部の位置より深いことが好適である。このイオン注入に際しては、図３に示したのと同様に、Ｕ溝５２の側壁に接する外周ウェル領域１７の不純物プロファイルが、コラム領域１６ｂより幅広くなるように、ＳｉＣ基板と所定の角度で斜めイオン注入して、Ｕ溝５２の側壁の表面にも、ｐ型を呈する不純物イオンが注入されるように設定することが好ましい。   (E) Next, a fifth photoresist film is applied to the entire surface using a spinner or the like. The fifth photoresist film is patterned using a photolithography method to form an ion implantation mask. By using this ion implantation mask, p-type impurity ions are implanted and heat-treated, whereby the p-type outer peripheral well region 17 is formed. It is preferable that the deepest position of the projection range of impurity ions exhibiting p-type is deeper than the position of the bottom of the U groove 52. In this ion implantation, in the same manner as shown in FIG. 3, oblique ions are formed at a predetermined angle with the SiC substrate so that the impurity profile of outer peripheral well region 17 in contact with the side wall of U groove 52 is wider than that of column region 16b. It is preferably set so that impurity ions exhibiting p-type are also implanted into the surface of the side wall of the U groove 52.

（ｆ）次に第１の実施形態に係る絶縁ゲート型半導体装置の製造方法と同様に、Ｕ溝５２の側壁の表面を熱酸化して犠牲酸化膜（第５のＳｉＯ2膜）７４を形成する。この熱酸化は、図１９に示すように、Ｕ溝５２の側壁が露出している領域の表面に存在するコラム領域１６ｂが、犠牲酸化膜７４によって完全に喰われるように、酸化温度と時間を設定する。そして、図２０に示すように、犠牲酸化膜７４をＢＨＦ溶液等により除去する。犠牲酸化膜７４の除去により、Ｕ溝５２の上に、Ｕ溝５２よりも幅の広いＵ溝５１が形成され、Ｕ溝５１の側壁には、コラム領域１６ｂが存在しないようになる。
（ｇ）以降の工程の手順は、第１の実施形態に係る絶縁ゲート型半導体装置の製造方法で説明した図１０〜図１４に示した流れと同様であり、重複した説明を省略するが、最終的に、図１５に示した第２の実施形態に係る絶縁ゲート型半導体装置が完成する。 (F) Next, as in the method of manufacturing the insulated gate semiconductor device according to the first embodiment, the surface of the sidewall of the U groove 52 is thermally oxidized to form a sacrificial oxide film (fifth SiO 2 film) 74. To do. In this thermal oxidation, as shown in FIG. 19, the oxidation temperature and time are set so that the column region 16b existing on the surface of the region where the side wall of the U groove 52 is exposed is completely eaten by the sacrificial oxide film 74. Set. Then, as shown in FIG. 20, the sacrificial oxide film 74 is removed with a BHF solution or the like. By removing the sacrificial oxide film 74, a U groove 51 wider than the U groove 52 is formed on the U groove 52, and the column region 16b does not exist on the side wall of the U groove 51.
(G) The procedure of the subsequent steps is the same as the flow shown in FIGS. 10 to 14 described in the method for manufacturing the insulated gate semiconductor device according to the first embodiment, and a duplicate description is omitted. Finally, the insulated gate semiconductor device according to the second embodiment shown in FIG. 15 is completed.

以上の説明のように、第２の実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、低オン抵抗化、スイッチング損失の低減化、高速動作化及び高耐圧化が同時に可能な絶縁ゲート型半導体装置を、リーク電流が少なくなるようにして、簡単に製造できるという顕著且つ有利な効果を奏することが可能である。   As described above, according to the method of manufacturing the insulated gate semiconductor device according to the second embodiment, the insulated gate capable of simultaneously reducing the on-resistance, reducing the switching loss, increasing the operating speed and increasing the breakdown voltage. It is possible to achieve a remarkable and advantageous effect that the type semiconductor device can be easily manufactured while reducing the leakage current.

（第２の実施形態の変形例）
図２１に示すように、第２の実施形態の変形例に係る絶縁ゲート型半導体装置は、コラム絶縁領域２３ｂの下端部が、コラム領域１６ｂのそれぞれの底部から下方向に突出した特徴が、図１５に示した第２の実施形態に係る絶縁ゲート型半導体装置の構造とは異なる。図２１に示す第２の実施形態の変形例に係る絶縁ゲート型半導体装置では、ドレイン領域１１の上部に凹部を構成しており、コラム絶縁領域２３ｂの下端部が、ドレイン領域１１の上部に設けられた凹部に金属学的に接触している。 (Modification of the second embodiment)
As shown in FIG. 21, the insulated gate semiconductor device according to the modification of the second embodiment is characterized in that the lower end portion of the column insulating region 23b protrudes downward from the bottom portion of the column region 16b. 15 is different from the structure of the insulated gate semiconductor device according to the second embodiment shown in FIG. In the insulated gate semiconductor device according to the modification of the second embodiment shown in FIG. 21, a recess is formed above the drain region 11, and the lower end of the column insulating region 23 b is provided above the drain region 11. Metallurgical contact with the formed recess.

第２の実施形態の変形例に係る絶縁ゲート型半導体装置の製造方法は、図１６に示したＵ溝５２を形成する工程において、ドレイン領域１１を構成しているＳｉＣ基板まで深くエッチングしてＵ溝５２を形成している特徴と、斜めイオン注入の工程の前に、深いＵ溝５２の底部に絶縁膜を埋め込んで、Ｕ溝５２の側壁に不純物ドーピングがされる領域を限定するようにした手順が、図１７に示したす第２の実施形態に係る絶縁ゲート型半導体装置の製造方法の手順とは異なる。その後の他の工程の手順は、図１８〜図２０等を用いて説明した第２の実施形態に係る絶縁ゲート型半導体装置の製造方法と実質的に同様であるので、重複した説明を省略する。   In the method of manufacturing an insulated gate semiconductor device according to the modification of the second embodiment, in the step of forming the U groove 52 shown in FIG. The feature of forming the groove 52 and an insulating film is buried in the bottom of the deep U groove 52 before the step of oblique ion implantation so as to limit the region where the impurity is doped on the side wall of the U groove 52. The procedure is different from the procedure of the method for manufacturing the insulated gate semiconductor device according to the second embodiment shown in FIG. The subsequent steps are substantially the same as the method of manufacturing the insulated gate semiconductor device according to the second embodiment described with reference to FIGS. .

第２の実施形態の変形例に係る絶縁ゲート型半導体装置のターン・オン動作と耐圧動作は第２の実施形態に係る絶縁ゲート型半導体装置と同じである。又、 第２の実施形態の変形例に係る絶縁ゲート型半導体装置のスイッチング動作時においては、第１の実施形態に係る絶縁ゲート型半導体装置がターン・オンした直後とターン・オフ遷移の直前におけるＵ溝５２底部で形成されるゲート−ソース間容量は、Ｕ溝５２底部のドリフト領域１２の表面に設けられた蓄積層、ゲート絶縁膜２２、ゲート電極３２で形成する容量となる。即ち、図２３に示した第２の実施形態の変形例に係る絶縁ゲート型半導体装置は、図１５に示した第２の実施形態に係る絶縁ゲート型半導体装置と比べて、コラム絶縁領域２３ａの容量が含まないため、ゲート−ソース間容量が小さい。   The turn-on operation and the breakdown voltage operation of the insulated gate semiconductor device according to the modification of the second embodiment are the same as those of the insulated gate semiconductor device according to the second embodiment. Also, during the switching operation of the insulated gate semiconductor device according to the modification of the second embodiment, immediately after the insulated gate semiconductor device according to the first embodiment is turned on and immediately before the turn-off transition. The gate-source capacitance formed at the bottom of the U groove 52 is a capacitance formed by the storage layer, the gate insulating film 22 and the gate electrode 32 provided on the surface of the drift region 12 at the bottom of the U groove 52. That is, the insulated gate semiconductor device according to the modified example of the second embodiment shown in FIG. 23 is different from the insulated gate semiconductor device according to the second embodiment shown in FIG. Since no capacitance is included, the gate-source capacitance is small.

又、図２３に示した第２の実施形態の変形例に係る絶縁ゲート型半導体装置のＵ溝５２の底部で形成されるゲート−ドレイン間容量は、ドレイン領域１１、コラム絶縁領域２３ｂ、ゲート電極３２で形成する容量となる。コラム絶縁領域２３ｂがＳｉＯ2膜で構成されている場合は、コラム絶縁領域２３ｂの比誘電率はＳｉＣの１２より遙かに小さい４前後である。したがって、第２の実施形態の変形例に係る絶縁ゲート型半導体装置のＵ溝５２の底部にできるゲート−ドレイン間容量は、図１５に示した第２の実施形態に係る絶縁ゲート型半導体装置に比して遙かに小さい。又、コラム絶縁領域２３ａがＳｉＯ2膜の場合は、コラム絶縁領域２３ａの内部に空乏層を生じない。したがって、第２の実施形態の変形例に係る絶縁ゲート型半導体装置のドレイン−ソース間の電圧変化による容量の変化はほぼなく、電圧変化による電荷のチャージや放出もなく、時間のロースが生じない。このため、図２３に示した第２の実施形態の変形例に係る絶縁ゲート型半導体装置は、図１５に示した第２の実施形態に係る絶縁ゲート型半導体装置よりもスイッチング損失が小さい。 Further, the gate-drain capacitance formed at the bottom of the U-groove 52 of the insulated gate semiconductor device according to the modification of the second embodiment shown in FIG. 23 is the drain region 11, the column insulating region 23b, the gate electrode. 32 is the capacity formed. When the column insulating region 23b is composed of an SiO 2 film, the relative dielectric constant of the column insulating region 23b is about 4 which is much smaller than 12 of SiC. Therefore, the gate-drain capacitance that can be formed at the bottom of the U groove 52 of the insulated gate semiconductor device according to the modification of the second embodiment is the same as that of the insulated gate semiconductor device according to the second embodiment shown in FIG. It is much smaller than that. When the column insulating region 23a is an SiO 2 film, no depletion layer is generated inside the column insulating region 23a. Therefore, there is almost no change in capacitance due to a change in voltage between the drain and source of the insulated gate semiconductor device according to the modification of the second embodiment, no charge is charged or released due to the change in voltage, and time is not lost. . For this reason, the insulated gate semiconductor device according to the modification of the second embodiment shown in FIG. 23 has a smaller switching loss than the insulated gate semiconductor device according to the second embodiment shown in FIG.

したがって、第２の実施形態の変形例に係る絶縁ゲート型半導体装置によれば、スイッチング損失の更なる低減化が可能であるという顕著な効果を、第１及び２の実施形態に係る絶縁ゲート型半導体装置が奏する低オン抵抗化、高速動作化と高耐圧化という効果と同時に達成できる。   Therefore, according to the insulated gate semiconductor device according to the modified example of the second embodiment, the remarkable effect that the switching loss can be further reduced is obtained by the insulated gate semiconductor device according to the first and second embodiments. This can be achieved simultaneously with the effects of low on-resistance, high-speed operation and high breakdown voltage achieved by the semiconductor device.

（第３の実施形態）
平面図の図示を省略しているが、本発明の第３の実施形態に係る絶縁ゲート型半導体装置は、図１に示したのと同様に、複数のソース領域１４がマトリクス状に配置されたマルチセル構造をしている。説明の便宜上、このマルチセル構造の内の２個の単位セルのみが含まれる領域の部分の断面図のみが例示的に示されているが、第３の実施形態に係る絶縁ゲート型半導体装置は、図２２に示すように、ｎ型のドリフト領域１２と、ドリフト領域１２の下面に設けられたドリフト領域１２よりも高不純物密度でｎ型のドレイン領域１１と、ドレイン領域１１の主面に対し垂直な側壁を有し、ドリフト領域１２をこの垂直な側壁で挟むように、ドリフト領域１２と交互に周期的に配列された複数のｐ型のコラム領域１６ｂと、垂直な側壁に挟まれた部分のドリフト領域１２の上にそれぞれ配置された複数のｐ型のベース領域１３と、コラム領域１６ｂの上にそれぞれ配置されたＵ溝５１の側壁に設けられたゲート絶縁膜２２と、Ｕ溝５１の内部に埋め込まれ、ゲート絶縁膜２２に接するゲート電極３２と、ゲート絶縁膜２２に側部が接するように、ベース領域１３のそれぞれの上部に配置されたｎ型のソース領域１４と、を備える点では第１及び第２の実施形態に係る絶縁ゲート型半導体装置と同様な特徴である。更に、図２２に示すように、コラム絶縁領域２３ｃの下端部が、コラム領域１６ｂのそれぞれの底部から下方向に突出し、突出したコラム絶縁領域２３ｃの下端部が、ドレイン領域１１に金属学的に接触している特徴は、第２の実施形態に係る絶縁ゲート型半導体装置と同様である。 (Third embodiment)
Although not shown in the plan view, the insulated gate semiconductor device according to the third embodiment of the present invention has a plurality of source regions 14 arranged in a matrix, as shown in FIG. Has a multi-cell structure. For convenience of explanation, only a cross-sectional view of a portion of a region including only two unit cells in this multi-cell structure is exemplarily shown, but the insulated gate semiconductor device according to the third embodiment is As shown in FIG. 22, n-type drift region 12, n-type drain region 11 having a higher impurity density than drift region 12 provided on the lower surface of drift region 12, and perpendicular to the main surface of drain region 11. A plurality of p-type column regions 16b periodically arranged alternately with the drift regions 12 so as to sandwich the drift region 12 between the vertical sidewalls and a portion sandwiched between the vertical sidewalls. A plurality of p-type base regions 13 respectively disposed on the drift region 12; gate insulating films 22 provided on the sidewalls of the U grooves 51 respectively disposed on the column regions 16b; In A gate electrode 32 that is embedded and is in contact with the gate insulating film 22, and an n-type source region 14 that is disposed on each of the base regions 13 so that the side portions are in contact with the gate insulating film 22. The feature is similar to that of the insulated gate semiconductor device according to the first and second embodiments. Further, as shown in FIG. 22, the lower end portion of the column insulating region 23 c protrudes downward from the respective bottom portions of the column region 16 b, and the lower end portion of the protruding column insulating region 23 c is metallographically connected to the drain region 11. The contact feature is the same as that of the insulated gate semiconductor device according to the second embodiment.

しかしながら、図２２に示すように、コラム絶縁領域２３ｃの内部にコラムゲート電極３４ｃが配置されている特徴が、図１５に示した第２の実施形態に係る絶縁ゲート型半導体装置とは異なる。コラムゲート電極３４ｃは、ドレイン領域１１の主面に対し垂直な側壁を有し、それぞれのゲート電極３２の底部に接している。コラム領域１６ｂとコラムゲート電極３４ｃに挟まれた部分のコラム絶縁領域２３ｃの厚さは、ゲート絶縁膜２２の厚さよりも厚い。   However, as shown in FIG. 22, the feature that the column gate electrode 34c is arranged inside the column insulating region 23c is different from the insulated gate semiconductor device according to the second embodiment shown in FIG. The column gate electrode 34 c has a side wall perpendicular to the main surface of the drain region 11 and is in contact with the bottom of each gate electrode 32. The thickness of the column insulating region 23c between the column region 16b and the column gate electrode 34c is thicker than the thickness of the gate insulating film 22.

図２２に示す第３の実施形態に係る絶縁ゲート型半導体装置のコラムゲート電極３４ｃは、ゲート電極３２と同電位をとる。例えば、コラムゲート電極３４ｃがゲート電極３２と接した構造や、同一の材料からなる構造でも構わない。   The column gate electrode 34 c of the insulated gate semiconductor device according to the third embodiment shown in FIG. 22 has the same potential as the gate electrode 32. For example, a structure in which the column gate electrode 34c is in contact with the gate electrode 32 or a structure made of the same material may be used.

＜第３の実施形態の絶縁ゲート型半導体装置の動作＞
又、図２３に示す第３の実施形態に係る絶縁ゲート型半導体装置のターン・オンとターン・オフの動作については、ソース電極３１の電位を基準として、ドレイン電極３３に所定の正の電位を印加した状態でゲート電極３２の電位を制御することで、トランジスタとして機能する。即ち、ゲート電極３２とソース電極３１間の電圧を所定の閾値電圧以上にすると、ゲート電極３２の側面に対向したベース領域１３のチャネル部に反転層が形成される。ベース領域１３のチャネル部に反転層が形成されると、第３の実施形態に係る絶縁ゲート型半導体装置は、導通状態となり、ドレイン電極３３からソース電極３１へ電流が流れる。 <Operation of Insulated Gate Semiconductor Device According to Third Embodiment>
Further, regarding the turn-on and turn-off operations of the insulated gate semiconductor device according to the third embodiment shown in FIG. 23, a predetermined positive potential is applied to the drain electrode 33 with reference to the potential of the source electrode 31. By controlling the potential of the gate electrode 32 in the applied state, it functions as a transistor. That is, when the voltage between the gate electrode 32 and the source electrode 31 is equal to or higher than a predetermined threshold voltage, an inversion layer is formed in the channel portion of the base region 13 facing the side surface of the gate electrode 32. When the inversion layer is formed in the channel portion of the base region 13, the insulated gate semiconductor device according to the third embodiment becomes conductive, and current flows from the drain electrode 33 to the source electrode 31.

一方、ゲート電極３２とソース電極３１間の電圧を所定の閾値電圧以下にすると、ベース領域１３のチャネル部に形成された反転層が消滅し、遮断状態となり、ドレイン電極３３からソース電極３１へ流れる電流が遮断される。この遮断状態に至る遷移の際、ドレイン−ソース間に高い電圧が瞬間的に印加される。ドレイン−ソース間に高い電圧が印加されることによって、ドリフト領域１２に空乏層が形成される。   On the other hand, when the voltage between the gate electrode 32 and the source electrode 31 is set to a predetermined threshold voltage or less, the inversion layer formed in the channel portion of the base region 13 disappears and is cut off, and flows from the drain electrode 33 to the source electrode 31. The current is cut off. During the transition to the cut-off state, a high voltage is instantaneously applied between the drain and the source. A depletion layer is formed in the drift region 12 by applying a high voltage between the drain and the source.

例えば、第３の実施形態に係る絶縁ゲート型半導体装置のドレインとソース間に高いドレイン−ソース間電圧Ｖ1が瞬間的印加される場合、ゲート電極３２とソース電極３１間のゲート−ソース間電圧Ｖgsは、ゲート−ソース間容量Ｃgs及びゲート−ドレイン間容量Ｃgdを用いて、以下の式（２）で計算できる：
Ｖgs ＝Ｖ1/(１＋Ｃgs/Ｃgd） ………… (２) For example, when a high drain-source voltage V1 is instantaneously applied between the drain and source of the insulated gate semiconductor device according to the third embodiment, the gate-source voltage Vgs between the gate electrode 32 and the source electrode 31 is applied. Can be calculated by the following equation (2) using the gate-source capacitance Cgs and the gate-drain capacitance Cgd:
Vgs = V1 / (1 + Cgs / Cgd) (2)

図２２で示した第３の実施形態に係る絶縁ゲート型半導体装置においては、コラムゲート電極３４ｃとコラム絶縁領域２３ｃとコラム領域１６ｂとが構成する容量も、ゲート−ソース間容量Ｃgsとなるため、ゲート−ドレイン間容量Ｃgdは、ゲート電極３２とゲート絶縁膜２２とドリフト領域１２内の空乏層で形成するキャパシタの容量となる。
又、ゲート−ソース間容量Ｃgsは、ゲート電極３２とゲート絶縁膜２２とベース領域１３及びソース領域１４が構成するキャパシタ容量、及びゲート電極３２と層間絶縁膜２１とソース電極とが構成するキャパシタ容量の和となる。特に、ゲート電極３２と層間絶縁膜２１とソース電極３１とが構成するキャパシタの容量は、第３の実施形態に係る絶縁ゲート型半導体装置の構造によれば、図２２の断面図で水平方向（横方向）に測ったゲート電極３２の幅で簡単に調整可能になっている。このため、一般のＦＥＴよりゲート−ソース間容量Ｃgsが大きく形成できる。このため、Ｃgs/Ｃgdも一般のＦＥＴより大きく、ゲート−ソース間電圧Ｖgsが一定の場合、より高いドレインとソース間電圧Ｖ1への応用も適応できる。
又、耐圧動作は第１及び第２の実施形態に係る絶縁ゲート型半導体装置と同じである。スイッチング動作に関してはゲート−ソース間容量が第２の実施形態に係る絶縁ゲート型半導体装置より大きいため、第２の実施形態に係る絶縁ゲート型半導体装置より大きくなる。 In the insulated gate semiconductor device according to the third embodiment shown in FIG. 22, the capacitance formed by the column gate electrode 34c, the column insulating region 23c, and the column region 16b is also the gate-source capacitance Cgs. The gate-drain capacitance Cgd is the capacitance of the capacitor formed by the gate electrode 32, the gate insulating film 22, and the depletion layer in the drift region 12.
The gate-source capacitance Cgs is a capacitor capacitance formed by the gate electrode 32, the gate insulating film 22, the base region 13 and the source region 14, and a capacitor capacitance formed by the gate electrode 32, the interlayer insulating film 21 and the source electrode. The sum of In particular, according to the structure of the insulated gate semiconductor device according to the third embodiment, the capacitance of the capacitor formed by the gate electrode 32, the interlayer insulating film 21, and the source electrode 31 is horizontal in the cross-sectional view of FIG. The width of the gate electrode 32 measured in the lateral direction can be easily adjusted. Therefore, the gate-source capacitance Cgs can be formed larger than that of a general FET. For this reason, when Cgs / Cgd is larger than that of a general FET and the gate-source voltage Vgs is constant, application to a higher drain-source voltage V1 can be applied.
The breakdown voltage operation is the same as that of the insulated gate semiconductor device according to the first and second embodiments. Regarding the switching operation, since the gate-source capacitance is larger than that of the insulated gate semiconductor device according to the second embodiment, it is larger than that of the insulated gate semiconductor device according to the second embodiment.

したがって、第３の実施形態に係る絶縁ゲート型半導体装置によれば、第１及び２の実施形態に係る絶縁ゲート型半導体装置と同様な低オン抵抗化、スイッチング損失の低減化、高速動作化及び高耐圧化を達成できるという顕著且つ有利な効果を奏することできる。   Therefore, according to the insulated gate semiconductor device according to the third embodiment, the on-resistance, the switching loss can be reduced, the operation speed can be increased, and the insulation gate semiconductor device according to the first and second embodiments. A remarkable and advantageous effect that a high breakdown voltage can be achieved can be achieved.

又、第２の実施形態に係る絶縁ゲート型半導体装置をダイオードとして用いることも可能である。第２の実施形態に係る絶縁ゲート型半導体装置をダイオードとして用いる場合は、コラム領域１６ｂとベース領域１３とが構成するｐ型の半導体領域と、ドリフト領域１２が構成するｎ型の半導体領域でｐｎダイオードとして動作させる。ソース電極３１を基準電位とし、ゲート電極３２とドレイン電極３３に負バイアスを印加する。特に、ドレイン電極３３とソース電極３１の電位差がｐｎ接合のバリア障壁以上になると、ｐｎダイオードに電流が流れる。ゲート電極３２とドレイン電極３３に負電圧が印加されると、コラム絶縁領域２３ｃとコラム領域１６ｂの界面に蓄積層が形成され、コラム領域１６ｂの抵抗が低いのでダイオードのオン抵抗が低減できる。   It is also possible to use the insulated gate semiconductor device according to the second embodiment as a diode. When the insulated gate semiconductor device according to the second embodiment is used as a diode, the p-type semiconductor region formed by the column region 16b and the base region 13 and the n-type semiconductor region formed by the drift region 12 are pn. Operate as a diode. The source electrode 31 is set as a reference potential, and a negative bias is applied to the gate electrode 32 and the drain electrode 33. In particular, when the potential difference between the drain electrode 33 and the source electrode 31 exceeds the barrier barrier of the pn junction, a current flows through the pn diode. When a negative voltage is applied to the gate electrode 32 and the drain electrode 33, an accumulation layer is formed at the interface between the column insulating region 23c and the column region 16b, and the on-resistance of the diode can be reduced because the resistance of the column region 16b is low.

したがって、第３の実施形態に係る絶縁ゲート型半導体装置をダイオードとして動作させることによっても、低損失、高速動作、高耐圧化が達成できるという顕著且つ有利な効果を奏することが可能である。特に、第３の実施形態に係る絶縁ゲート型半導体装置によれば、ゲート構造を構成するＵ溝５１の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能である点では、第１及び第２の実施形態に係る絶縁ゲート型半導体装置と同様である。   Therefore, even if the insulated gate semiconductor device according to the third embodiment is operated as a diode, it is possible to achieve a remarkable and advantageous effect that low loss, high speed operation, and high breakdown voltage can be achieved. In particular, according to the insulated gate semiconductor device according to the third embodiment, a high breakdown voltage and a low on-resistance that are in a trade-off relationship can be realized at the same time regardless of the width of the U groove 51 constituting the gate structure. This is the same as the insulated gate semiconductor device according to the first and second embodiments.

＜第３の実施形態の絶縁ゲート型半導体装置の製造方法＞
（ａ）先ず、第２の実施形態に係る絶縁ゲート型半導体装置の製造方法で説明した方法で図１７に示したようなＵ溝５２の表面にコラム領域１６ｂが形成された構造まで製造する。次に、Ｕ溝５２の内部の側壁と底部に沿って、コラム絶縁領域を形成するためのＵ溝絶縁膜２３ｄを堆積する。Ｕ溝絶縁膜２３ｄがＵ溝５２を完全埋めないように、Ｕ溝５２の表面に均一に形成するように堆積する。例えば、コラム絶縁領域２３ｃがＳｉＯ2膜の場合であれば、熱酸化法や減圧ＣＶＤ法が好適である。 <Method for Manufacturing Insulated Gate Semiconductor Device of Third Embodiment>
(A) First, a structure in which the column region 16b is formed on the surface of the U groove 52 as shown in FIG. 17 is manufactured by the method described in the method for manufacturing an insulated gate semiconductor device according to the second embodiment. Next, a U-groove insulating film 23d for forming a column insulating region is deposited along the side wall and the bottom of the U-groove 52. The U groove insulating film 23 d is deposited so as to be uniformly formed on the surface of the U groove 52 so as not to completely fill the U groove 52. For example, if the column insulating region 23c is a SiO 2 film, a thermal oxidation method or a low pressure CVD method is suitable.

（ｂ）次に、犠牲層７５ｄを、Ｕ溝５２を完全埋め込むように堆積する。例えば、犠牲層７５ｄとして窒化珪素膜（Ｓｉ3Ｎ4膜）を減圧ＣＶＤ法等で、図２３に示すように堆積する。次に、表面の犠牲層７５ｄの窒化珪素膜を図２４に示すように除去し、Ｕ溝絶縁膜２３ｄの頂部を露出させる。犠牲層７５ｄの除去方法は、熱リン酸（Ｈ3ＰＯ４）溶液によるウェットエッチングが好適である。 (B) Next, a sacrificial layer 75d is deposited so as to completely fill the U-groove 52. For example, a silicon nitride film (Si 3 N 4 film) is deposited as the sacrificial layer 75d by a low pressure CVD method or the like as shown in FIG. Next, the silicon nitride film of the sacrificial layer 75d on the surface is removed as shown in FIG. 24, and the top of the U-groove insulating film 23d is exposed. The method for removing the sacrificial layer 75d is preferably wet etching using a hot phosphoric acid (H 3 PO 4 ) solution.

（ｃ）その後、所定の深さまでＵ溝絶縁膜２３ｄの上部を、図２５に示すように除去してＵ溝５４を形成する。残ったＳｉＯ2膜であるコラム絶縁領域２３ｃの頂部表面の位置は、ベース領域１３の下面の位置より深くする。ＳｉＯ2膜の除去方法は希釈フッ酸溶液によるウェットエッチング法が好適である。図２５に示すように、Ｕ溝５４の側壁の一部にコラム領域１６ｂとソース領域１４が露出するが、それぞれのコラム絶縁領域２３ｃの中央に板状の犠牲層７５ｅが突出するようにそびえ立つ。 (C) Thereafter, the upper portion of the U-groove insulating film 23d is removed to a predetermined depth as shown in FIG. The position of the top surface of the column insulating region 23 c that is the remaining SiO 2 film is made deeper than the position of the lower surface of the base region 13. The method for removing the SiO 2 film is preferably a wet etching method using a diluted hydrofluoric acid solution. As shown in FIG. 25, the column region 16b and the source region 14 are exposed at a part of the side wall of the U groove 54, but rises so that the plate-like sacrificial layer 75e protrudes at the center of each column insulating region 23c.

（ｄ）次に、第１及び第２の実施形態に係る絶縁ゲート型半導体装置の製造方法と同じく、熱酸化法工程と酸化膜除去工程を実施して、Ｕ溝５４の側壁の一部に露出したコラム領域１６ｂを浸食してＵ溝５４の側壁の位置を両横の方向に移動させ、図２６に示すように、Ｕ溝５４より幅の広いＵ溝５１を形成する。この段階では、図２６に示すように、Ｕ溝５１の内部において、コラム絶縁領域２３ｃの中央にはまだ板状の犠牲層７５ｅが突出するように残存している。続いて、図２７に示すように、コラム絶縁領域２３ｃの中央部に一部が埋め込まれ、Ｕ溝５１の内部でコラム絶縁領域２３ｃの中央から突出した犠牲層７５ｅを完全に（又は一部を残して）除去する。犠牲層７５ｅの除去により、コラム絶縁領域２３ｃの中央部に細いＵ溝５５が形成される。犠牲層７５ｄを構成している窒化珪素膜の除去方法は、熱リン酸によるウェットエッチングが好適である。   (D) Next, in the same manner as in the method for manufacturing the insulated gate semiconductor device according to the first and second embodiments, the thermal oxidation process and the oxide film removal process are performed to form a part of the sidewall of the U groove 54. The exposed column region 16b is eroded and the position of the side wall of the U groove 54 is moved in both lateral directions to form a U groove 51 wider than the U groove 54 as shown in FIG. At this stage, as shown in FIG. 26, the plate-like sacrificial layer 75e still remains in the center of the column insulating region 23c in the U groove 51 so as to protrude. Subsequently, as shown in FIG. 27, a sacrificial layer 75e partially embedded in the central portion of the column insulating region 23c and projecting from the center of the column insulating region 23c inside the U groove 51 is completely (or partially removed). Remove). By removing the sacrificial layer 75e, a thin U groove 55 is formed in the center of the column insulating region 23c. As a method for removing the silicon nitride film constituting the sacrificial layer 75d, wet etching with hot phosphoric acid is suitable.

（ｅ）その後、図１０に示したのと同様に、図２７に示したＵ溝５１の側壁及び底面にゲート絶縁膜２２を形成する。ゲート絶縁膜２２の形成は、熱酸化法でも、堆積法（ＣＶＤ法）でも構わない。例として、熱酸化法でゲート絶縁膜２２を形成する場合、ＳｉＣ基板を酸素雰囲気中に、温度を１１００℃程度に加熱することで、ＳｉＣ基板が酸素に触れるすべての部分においてゲート絶縁膜２２となるＳｉＯ２膜が形成される。ゲート絶縁膜２２を形成後、ベース領域１３とゲート絶縁膜２２界面の界面準位を低減するために、窒素ガス、アルゴンガス、亜酸化窒素ガス等の雰囲気中で１０００℃程度のアニールを行ってもよい。又ゲート絶縁膜２２の厚さは数十ｎｍが好ましい。   (E) After that, the gate insulating film 22 is formed on the side wall and the bottom surface of the U groove 51 shown in FIG. 27 in the same manner as shown in FIG. The gate insulating film 22 may be formed by a thermal oxidation method or a deposition method (CVD method). For example, when forming the gate insulating film 22 by a thermal oxidation method, the SiC substrate is heated in an oxygen atmosphere to a temperature of about 1100 ° C. A SiO2 film is formed. After forming the gate insulating film 22, annealing is performed at about 1000 ° C. in an atmosphere of nitrogen gas, argon gas, nitrous oxide gas, or the like in order to reduce the interface state between the base region 13 and the gate insulating film 22 interface. Also good. The thickness of the gate insulating film 22 is preferably several tens of nm.

（ｆ）ゲート絶縁膜２２を形成後、図１１に示したのと同様に、図２７に示したＵ溝５１の側壁及び底面に形成されたゲート絶縁膜２２の上に、減圧ＣＶＤ法等を用いて多結晶珪素膜を堆積する。多結晶珪素膜の堆積厚さを図２７に示したＵ溝５１の幅の１／２より大きい値にすることによりＵ溝５１の内部が多結晶珪素膜で埋められる。このとき、コラム絶縁領域２３ｃの中央部に掘られた細いＵ溝５５の内部も多結晶珪素膜で埋め込まれ、その後の工程によって、コラム絶縁領域２３ｃの内部に埋め込まれたコラムゲート電極３４ｃとして機能する。そして、ＣＭＰ法等により、ベース領域１３まで露出するまで多結晶珪素膜の表面を平坦化する。多結晶珪素膜の表面を平坦化した後、９５０℃でオキシ塩化リンの雰囲気中で多結晶珪素膜をアニールすることで、ｎ型のドープド・ポリシリコン膜が形成され、図２２に示した第３の実施形態に係る絶縁ゲート型半導体装置のゲート電極３２及びコラムゲート電極３４ｃに必要な導電性を持たせる。   (F) After the gate insulating film 22 is formed, a low pressure CVD method or the like is applied on the gate insulating film 22 formed on the side wall and the bottom surface of the U groove 51 shown in FIG. 27 in the same manner as shown in FIG. A polycrystalline silicon film is deposited using the film. By setting the deposited thickness of the polycrystalline silicon film to a value larger than ½ of the width of the U groove 51 shown in FIG. 27, the inside of the U groove 51 is filled with the polycrystalline silicon film. At this time, the inside of the thin U groove 55 dug in the central portion of the column insulating region 23c is also embedded with the polycrystalline silicon film, and functions as the column gate electrode 34c embedded in the column insulating region 23c by the subsequent process. To do. Then, the surface of the polycrystalline silicon film is planarized by CMP or the like until the base region 13 is exposed. After planarizing the surface of the polycrystalline silicon film, the polycrystalline silicon film is annealed in an atmosphere of phosphorus oxychloride at 950 ° C. to form an n-type doped polysilicon film, which is shown in FIG. The necessary conductivity is imparted to the gate electrode 32 and the column gate electrode 34c of the insulated gate semiconductor device according to the third embodiment.

（ｇ）次に、ドープド・ポリシリコン膜からなるゲート電極３２の上部を、図１３を参照して説明した工程と同様に、熱酸化して層間絶縁膜２１をゲート電極３２の上に選択的に形成する。このドープド・ポリシリコン膜の熱酸化は、層間絶縁膜２１の上面がベース領域１３やソース領域１４等の表面のレベルより高くなり、ドープド・ポリシリコン膜の頂部の位置（層間絶縁膜２１の下面の位置）が、Ｕ溝５１の側壁にソース領域１４の側部の一部が露出する位置まで下がる。以降は、既に説明した第１及び第２の実施形態に係る絶縁ゲート型半導体装置の製造方法と同じ手順である。例えば、図１４を参照して説明した工程と同様に、ソース領域１４等に対しソース電極３１を形成し、更に、その後、ドレイン領域１１に対しドレイン電極３３を形成すれば、図２２に示した第３の実施形態に係る絶縁ゲート型半導体装置が完成する。   (G) Next, the upper part of the gate electrode 32 made of a doped polysilicon film is thermally oxidized in the same manner as described with reference to FIG. To form. In the thermal oxidation of the doped polysilicon film, the upper surface of the interlayer insulating film 21 becomes higher than the surface level of the base region 13 and the source region 14 and the top position of the doped polysilicon film (the lower surface of the interlayer insulating film 21). Is lowered to a position at which a part of the side portion of the source region 14 is exposed on the side wall of the U groove 51. The subsequent procedure is the same as the manufacturing method of the insulated gate semiconductor device according to the first and second embodiments already described. For example, if the source electrode 31 is formed on the source region 14 and the like and then the drain electrode 33 is formed on the drain region 11 as in the process described with reference to FIG. The insulated gate semiconductor device according to the third embodiment is completed.

以上の説明のように、第３の実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、低オン抵抗化、スイッチング損失の低減化、高速動作化及び高耐圧化が同時に可能な絶縁ゲート型半導体装置を、リーク電流が少なくなるようにして、簡単に製造できるという顕著且つ有利な効果を奏することが可能である。   As described above, according to the method for manufacturing an insulated gate semiconductor device according to the third embodiment, the insulated gate capable of simultaneously reducing the on-resistance, reducing the switching loss, increasing the operating speed and increasing the breakdown voltage. It is possible to achieve a remarkable and advantageous effect that the type semiconductor device can be easily manufactured while reducing the leakage current.

（第４の実施形態）
平面図の図示を省略しているが、本発明の第２の実施形態に係る絶縁ゲート型半導体装置は、図１に示したのと同様に、複数のソース領域１４がマトリクス状に配置されたマルチセル構造をしている。説明の便宜上、マルチセル構造のうちの２個の単位セルのみが含まれる領域の部分の断面図のみが例示的に示されているが、第４の実施形態に係る絶縁ゲート型半導体装置は、図２８に示すように、ｎ型のドリフト領域１２と、ドリフト領域１２の下面に設けられたドリフト領域１２よりも高不純物密度でｎ型のドレイン領域１１と、ドレイン領域１１の主面に対し垂直な側壁を有し、ドリフト領域１２をこの垂直な側壁で挟むように、ドリフト領域１２と交互に周期的に配列された複数のｐ型のコラム領域１６ｂと、垂直な側壁に挟まれた部分のドリフト領域１２の上にそれぞれ配置された複数のｐ型のベース領域１３と、コラム領域１６ｂの上にそれぞれ配置されたＵ溝５１の側壁に設けられたゲート絶縁膜２２と、Ｕ溝５１の内部に埋め込まれ、ゲート絶縁膜２２に接するゲート電極３２と、ゲート絶縁膜２２に側部が接するように、ベース領域１３のそれぞれの上部に配置されたｎ型のソース領域１４と、を備える点では第１〜第３の実施形態に係る絶縁ゲート型半導体装置と同様である。 (Fourth embodiment)
Although not shown in the plan view, in the insulated gate semiconductor device according to the second embodiment of the present invention, a plurality of source regions 14 are arranged in a matrix as shown in FIG. Has a multi-cell structure. For convenience of explanation, only a cross-sectional view of a region including only two unit cells in the multi-cell structure is exemplarily shown. However, the insulated gate semiconductor device according to the fourth embodiment is illustrated in FIG. As shown in FIG. 28, the n-type drift region 12, the n-type drain region 11 having a higher impurity density than the drift region 12 provided on the lower surface of the drift region 12, and the main surface of the drain region 11 are perpendicular to each other. A plurality of p-type column regions 16b having a side wall and periodically arranged alternately with the drift region 12 so as to sandwich the drift region 12 between the vertical side walls, and a drift of a portion sandwiched between the vertical side walls A plurality of p-type base regions 13 respectively disposed on the region 12; gate insulating films 22 provided on the side walls of the U grooves 51 respectively disposed on the column regions 16b; Buried And a gate electrode 32 that is in contact with the gate insulating film 22 and an n-type source region 14 that is disposed on each of the base regions 13 so that the sides of the gate electrode 32 are in contact with the gate insulating film 22. This is the same as the insulated gate semiconductor device according to the first to third embodiments.

更に、図２８に示すように、コラム領域１６ｂのそれぞれの内部に、ドレイン領域１１の主面に対し垂直な側壁を有し、ゲート電極３２の底部に接するコラム絶縁領域２３ｆが更に設けられ、コラム絶縁領域２３ｆの下端部が、コラム領域１６ｂのそれぞれの底部から下方向に突出している特徴は、第２の実施形態の変形例に係る絶縁ゲート型半導体装置と同様である。又、コラム絶縁領域２３ｆのそれぞれの内部に、ドレイン領域１１の主面に対し垂直な側壁を有し、それぞれのゲート電極３２の底部に接したコラムゲート電極３４ｆが更に設けられている特徴は、第３の実施形態に係る絶縁ゲート型半導体装置と同様である。   Further, as shown in FIG. 28, a column insulating region 23f having a side wall perpendicular to the main surface of the drain region 11 and in contact with the bottom of the gate electrode 32 is further provided inside each column region 16b. The feature that the lower end portion of the insulating region 23f protrudes downward from the bottom of each column region 16b is the same as that of the insulated gate semiconductor device according to the modification of the second embodiment. The column insulating regions 23f are further provided with column gate electrodes 34f that have sidewalls perpendicular to the main surface of the drain region 11 and are in contact with the bottoms of the respective gate electrodes 32. This is the same as the insulated gate semiconductor device according to the third embodiment.

しかしながら、コラム絶縁領域２３ｆの下端部が、Ｕ字型のコラム領域１６ｂのそれぞれの底部の領域を貫通し、底部から下方向に突出した構造において、コラム絶縁領域２３ｆのそれぞれの内部に、ドレイン領域１１の主面に対し垂直な側壁を有し、上端がゲート電極３２の底部に接し、下端の位置がコラム絶縁領域２３ｆの下端の位置よりも浅いコラムゲート電極３４ｆが、それぞれ更に設けられている特徴は、図２２に示した第３の実施形態に係る絶縁ゲート型半導体装置とは異なる。第４の実施形態に係る絶縁ゲート型半導体装置においては、図２８に示すように、コラム絶縁領域２３ｆの下端部がＵ字型のコラム領域１６ｂの底部の領域を貫通して、コラム領域１６ｂの下端部より深い位置くまで延長されている特徴が、図２２に示した第３の実施形態に係る絶縁ゲート型半導体装置とは異なる。
コラム領域１６ｂとコラムゲート電極３４ｆに挟まれた部分のコラム絶縁領域２３ｆの厚さが、ゲート絶縁膜２２の厚さよりも厚い特徴は、第３の実施形態に係る絶縁ゲート型半導体装置と同様である。 However, in the structure in which the lower end portion of the column insulating region 23f passes through the bottom region of the U-shaped column region 16b and protrudes downward from the bottom portion, the drain region is provided inside each column insulating region 23f. Further, column gate electrodes 34f each having a side wall perpendicular to the main surface 11 and having an upper end in contact with the bottom of the gate electrode 32 and a lower end position shallower than a lower end position of the column insulating region 23f are further provided. The feature is different from the insulated gate semiconductor device according to the third embodiment shown in FIG. In the insulated gate semiconductor device according to the fourth embodiment, as shown in FIG. 28, the lower end portion of the column insulating region 23f penetrates the bottom region of the U-shaped column region 16b, and the column region 16b The feature extended to a position deeper than the lower end is different from the insulated gate semiconductor device according to the third embodiment shown in FIG.
The feature that the thickness of the column insulating region 23f sandwiched between the column region 16b and the column gate electrode 34f is thicker than the thickness of the gate insulating film 22 is the same as that of the insulated gate semiconductor device according to the third embodiment. is there.

＜第４の実施形態の絶縁ゲート型半導体装置の動作＞
第４の実施形態に係る絶縁ゲート型半導体装置の動作は第３の実施形態に係る絶縁ゲート型半導体装置と同様であるが、第３の実施形態に係る絶縁ゲート型半導体装置と違うところは第４の実施形態に係る絶縁ゲート型半導体装置を導通状態、即ち、ソース電極３１を基準電位にし、ドレイン電極３３を負又は正に印加し、ゲーと電極３２と及びコラムゲート電極３４ｆに対し、ベース領域１３及びコラム領域１６ｂのそれぞれの閾値以上の電圧を印加することで、ゲート絶縁膜２２とベース領域１３の界面及びコラム領域１６ｂとコラム絶縁領域２３ｆの界面に反転層がそれぞれ形成され、電流の経路となる。これによって、コラム領域１６ｂにも電流経路が形成でき、第４の実施形態に係る絶縁ゲート型半導体装置のオン抵抗が低減する。又、第４の実施形態に係る絶縁ゲート型半導体装置によれば、低損失の絶縁ゲート型半導体装置を提供できる。 <Operation of Insulated Gate Semiconductor Device According to Fourth Embodiment>
The operation of the insulated gate semiconductor device according to the fourth embodiment is the same as that of the insulated gate semiconductor device according to the third embodiment, except that the operation differs from the insulated gate semiconductor device according to the third embodiment. The insulated gate semiconductor device according to the fourth embodiment is in a conductive state, that is, the source electrode 31 is set to the reference potential, the drain electrode 33 is applied negatively or positively, and the gate, the electrode 32, and the column gate electrode 34f are By applying a voltage equal to or higher than the respective threshold values of the region 13 and the column region 16b, inversion layers are formed at the interface between the gate insulating film 22 and the base region 13 and at the interface between the column region 16b and the column insulating region 23f, respectively. It becomes a route. As a result, a current path can also be formed in the column region 16b, and the on-resistance of the insulated gate semiconductor device according to the fourth embodiment is reduced. Also, according to the insulated gate semiconductor device of the fourth embodiment, a low-loss insulated gate semiconductor device can be provided.

特に、図２８に示したように、ドリフト領域１２を介して互いに隣接する２つのコラム領域１６ｂの間隔（コラム領域間隔）をＷｎとしたときに、コラム領域１６ｂの底部とドレイン領域１１の上面との間の距離をＷｎ／２とすれば、ドレイン−ソース間に所定の電圧が印加され、互いに隣接するコラム領域１６ｂの間に挟まれたドリフト領域１２が完全空乏化する条件においては、それぞれのコラム領域１６ｂの底部のドリフト領域１２も完全空乏する。   In particular, as shown in FIG. 28, when the interval between two column regions 16b adjacent to each other via the drift region 12 (column region interval) is Wn, the bottom of the column region 16b and the upper surface of the drain region 11 If the distance between the two regions is Wn / 2, a predetermined voltage is applied between the drain and the source, and the drift region 12 sandwiched between the column regions 16b adjacent to each other is completely depleted. The drift region 12 at the bottom of the column region 16b is also completely depleted.

即ち、コラム領域１６ｂの底部のドリフト領域１２も完全空乏化することにより、第４の実施形態に係る絶縁ゲート型半導体装置の耐圧が更に向上する。このように、第４の実施形態に係る絶縁ゲート型半導体装置によれば、高耐圧化を、第１〜第３の実施形態に係る絶縁ゲート型半導体装置の効果と同様なスイッチング損失の低減化、高速動作化と共に達成できるという顕著且つ有利な効果を奏することできる。特に、第４の実施形態に係る絶縁ゲート型半導体装置によれば、ゲート構造を構成するＵ溝５１の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能である点では、第１〜第３の実施形態に係る絶縁ゲート型半導体装置と同様である。   That is, by completely depleting the drift region 12 at the bottom of the column region 16b, the breakdown voltage of the insulated gate semiconductor device according to the fourth embodiment is further improved. As described above, according to the insulated gate semiconductor device according to the fourth embodiment, the high breakdown voltage can be reduced by reducing the switching loss similar to the effect of the insulated gate semiconductor device according to the first to third embodiments. Thus, it is possible to achieve a remarkable and advantageous effect that it can be achieved with higher speed operation. In particular, according to the insulated gate semiconductor device of the fourth embodiment, a high breakdown voltage and a low on-resistance that are in a trade-off relationship can be realized at the same time regardless of the width of the U groove 51 constituting the gate structure. This is the same as the insulated gate semiconductor device according to the first to third embodiments.

＜第４の実施形態の絶縁ゲート型半導体装置の製造方法＞
第４の実施形態に係る絶縁ゲート型半導体装置は、第３の実施形態に係る絶縁ゲート型半導体装置の製造方法と同様な手順で製造できる。ただ、イオン注入によって、コラム領域１６ｂを形成する場合は、イオン注入のビームの基板の面方位に対する角度を制御して、深いＵ溝５４の底部に注入されないようにする必要がある。
第４の実施形態に係る絶縁ゲート型半導体装置の製造方法によっても、低オン抵抗化、スイッチング損失の低減化、高速動作化及び高耐圧化が同時に可能な絶縁ゲート型半導体装置を、リーク電流が少なくなるようにして、簡単に製造できるという顕著且つ有利な効果を奏することが可能である。 <Method for Manufacturing Insulated Gate Semiconductor Device of Fourth Embodiment>
The insulated gate semiconductor device according to the fourth embodiment can be manufactured in the same procedure as the method for manufacturing the insulated gate semiconductor device according to the third embodiment. However, when the column region 16b is formed by ion implantation, it is necessary to control the angle of the ion implantation beam with respect to the surface orientation of the substrate so that it is not implanted into the bottom of the deep U groove 54.
Even with the method for manufacturing an insulated gate semiconductor device according to the fourth embodiment, the leakage current of the insulated gate semiconductor device capable of simultaneously reducing the on-resistance, reducing the switching loss, increasing the operating speed and increasing the breakdown voltage is reduced. It is possible to achieve a remarkable and advantageous effect of being able to be manufactured easily by reducing the amount.

（その他の実施形態）
上記のように、本発明は第１〜第４の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。 (Other embodiments)
As described above, the present invention has been described according to the first to fourth embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

既に述べた第１〜第４の実施形態の説明においては、便宜上、ドレイン領域１１が半導体基板であり、ドリフト領域１２が半導体基板の上に堆積されたエピタキシャル成長層であるとして説明したが例示に過ぎず、ドレイン領域１１が半導体基板である場合に限定されるものではない。例えば、図２９に示すように、特に高耐圧が要求される絶縁ゲート型半導体装置の場合は、ドリフト領域１２SUBを半導体基板で実現しても、ゲート構造を構成するＵ溝の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能であるという顕著な効果を奏することが可能である。ドリフト領域１２SUBを半導体基板で形成した場合は、ドレイン領域１１Dを、ドリフト領域１２SUBの裏面から拡散した拡散層で実現してもよく、或いは、ドリフト領域１２SUBの裏面に不純物を添加しながらエピタキシャル成長するドーピングエピ層等の堆積層によって実現しても構わない。 In the description of the first to fourth embodiments already described, the drain region 11 is a semiconductor substrate and the drift region 12 is an epitaxially grown layer deposited on the semiconductor substrate for convenience. However, the present invention is not limited to the case where the drain region 11 is a semiconductor substrate. For example, as shown in FIG. 29, in the case of an insulated gate semiconductor device that requires a particularly high breakdown voltage, even if the drift region 12 SUB is realized by a semiconductor substrate, regardless of the width of the U groove constituting the gate structure. Thus, it is possible to achieve a remarkable effect that a high breakdown voltage and a low on-resistance that are in a trade-off relationship with each other can be realized at the same time. When the drift region 12 SUB is formed of a semiconductor substrate, the drain region 11 D may be realized by a diffusion layer diffused from the back surface of the drift region 12 SUB , or an impurity is added to the back surface of the drift region 12 SUB. However, it may be realized by a deposited layer such as a doping epi layer which is epitaxially grown.

又、説明の便宜上、第１〜第４の実施形態に係る絶縁ゲート型半導体装置の製造方法においては、コラム領域１６ａ，１６ｂ等をイオン注入で形成する場合で説明したが、イオン注入法を用いないで、コラム領域を埋め込みエピタキシー法や拡散法で形成してもよい。例えば、第２〜第４の実施形態で説明したＵ字型のコラム領域１６ｂの構造であれば、深いＵ溝の表面から気相からのドーピングや気相エピタキシャル成長をしてＵ字型のコラム領域を形成できる。   For convenience of explanation, in the manufacturing method of the insulated gate semiconductor device according to the first to fourth embodiments, the column regions 16a, 16b, etc. are formed by ion implantation. However, the ion implantation method is used. However, the column region may be formed by a buried epitaxy method or a diffusion method. For example, in the case of the structure of the U-shaped column region 16b described in the second to fourth embodiments, the U-shaped column region is obtained by doping or vapor phase epitaxial growth from the surface of the deep U groove. Can be formed.

特に、コラム領域のドレイン領域の主面に対して垂直方向に測った深さが深い場合は、コラム領域１６ａ，１６ｂの形成に必要なイオン注入の加速電圧が高くなるので、気相からのドーピングや気相エピタキシャル成長によるコラム領域の形成する手法の方が、ダメージの問題等を考慮した場合、好ましい場合もある。又、第１の実施形態で説明したコラム領域１６ａの構造であっても、深いＵ溝の内部に不純物を添加しながら気相エピタキシャル成長して、ドーピングエピ層を深いＵ溝の内部を埋め込んで、コラム領域１６ａと同等な柱状若しくは板状のコラム領域を実現することが可能である。   In particular, when the depth measured in the direction perpendicular to the main surface of the drain region of the column region is deep, the acceleration voltage for ion implantation required for forming the column regions 16a and 16b is high, so that doping from the vapor phase is performed. In some cases, the method of forming the column region by vapor phase epitaxial growth is preferable in consideration of the problem of damage. Further, even in the structure of the column region 16a described in the first embodiment, vapor phase epitaxial growth is performed while an impurity is added to the deep U groove, and a doping epi layer is embedded in the deep U groove. A columnar or plate-like column region equivalent to the column region 16a can be realized.

既に述べた第１〜第４の実施形態の説明においては、便宜上、ゲート絶縁膜２２としてシリコン酸化膜（ＳｉＯ2膜）を用いる場合を例示的に説明したが、本発明の絶縁ゲート型半導体装置はＭＯＳＦＥＴに限定されるものではなく、ゲート絶縁膜はシリコン酸化膜に限定されるものではない。例えば、シリコン酸化膜以外のシリコン窒化膜（Ｓｉ3Ｎ4膜）等の種々の絶縁膜をゲート絶縁膜に用いたＭＩＳ型のＦＥＴを本発明の絶縁ゲート型半導体装置とすることが可能である。シリコン窒化膜をゲート絶縁膜に用いる場合の等方性エッチングには、１６０℃の熱リン酸によるエッチングが利用できる。 In the description of the first to fourth embodiments already described, for the sake of convenience, the case where a silicon oxide film (SiO 2 film) is used as the gate insulating film 22 is described as an example. However, the insulated gate semiconductor device of the present invention is described. Is not limited to a MOSFET, and the gate insulating film is not limited to a silicon oxide film. For example, an MIS FET using various insulating films such as a silicon nitride film (Si 3 N 4 film) other than a silicon oxide film as a gate insulating film can be used as the insulated gate semiconductor device of the present invention. . Etching with 160 ° C. hot phosphoric acid can be used for isotropic etching when a silicon nitride film is used as the gate insulating film.

更に、シリコン酸化膜とシリコン窒化膜との２層積層膜や、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層膜からなるＯＮＯ膜等の多層構造の絶縁膜をゲート絶縁膜として用いたＭＩＳＦＥＴを、本発明の絶縁ゲート型半導体装置とすることが可能である。この点からは、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）等のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等の単層膜若しくは多層膜等が本発明の絶縁ゲート型半導体装置に用いるゲート絶縁膜として使用することも可能である。   Furthermore, an insulating film having a multilayer structure such as a two-layer laminated film of a silicon oxide film and a silicon nitride film or an ONO film composed of a three-layer laminated film of silicon oxide film / silicon nitride film / silicon oxide film is used as a gate insulating film. The MISFET that has been used can be used as the insulated gate semiconductor device of the present invention. From this point, any one of strontium (Sr), aluminum (Al), magnesium (Mg), yttrium (Y), hafnium (Hf), zirconium (Zr), tantalum (Ta), bismuth (Bi), etc. An oxide containing at least an element, or a single layer film or a multilayer film such as silicon nitride containing these elements can be used as a gate insulating film used in the insulated gate semiconductor device of the present invention.

更に、本発明の絶縁ゲート型半導体装置はＭＯＳＦＥＴやＭＩＳＦＥＴに限定されるものではなく、ＭＯＳ型やＭＩＳ型の静電誘導トランジスタ（ＳＩＴ）であっても構わない。そして、説明の便宜上、第１〜第４の実施形態の説明においては、電力用の絶縁ゲート型半導体装置の例として４Ｈ−ＳｉＣ基板をドレイン領域１１とする場合について説明したが、例示に過ぎない。ドレイン領域等に用いる原材料（母材）としてのＳｉＣ基板は、６Ｈ−ＳｉＣ基板でも、３Ｃ−ＳｉＣ基板等でも構わない。更に、電力用の絶縁ゲート型半導体装置を目的としない場合はＳｉＣ基板に限らず、シリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等の他の半導体材料を、半導体基板やその上のエピタキシャル成長層として用いても構わない。   Furthermore, the insulated gate semiconductor device of the present invention is not limited to a MOSFET or MISFET, and may be a MOS type or MIS type static induction transistor (SIT). For convenience of description, in the description of the first to fourth embodiments, the case where the 4H—SiC substrate is used as the drain region 11 is described as an example of the insulated gate semiconductor device for electric power. . The SiC substrate as a raw material (base material) used for the drain region or the like may be a 6H—SiC substrate or a 3C—SiC substrate. Furthermore, when not aiming at the insulated gate semiconductor device for electric power, it is not limited to the SiC substrate, but other semiconductor materials such as silicon (Si) and germanium (Ge) are used as the semiconductor substrate and the epitaxial growth layer thereon. It doesn't matter.

一方、電力用の絶縁ゲート型半導体装置を目的とする場合は、絶縁ゲート型半導体装置の原材料としての半導体基板やその上のエピタキシャル成長層は、窒化ガリウム（ＧａＮ），ダイヤモンド（Ｃ）、酸化亜鉛（ＺｎＯ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）等のワイドバンドギャップ半導体材料が、それらの材料の物理定数から予測できる性能指数（ＦＯＭ）が大きくなるので好ましい。ワイドバンドギャップ半導体を絶縁ゲート型半導体装置の原材料やその上のエピタキシャル成長層として用いた場合は、高温の環境でも動作可能になる。   On the other hand, when the purpose is an insulated gate semiconductor device for electric power, a semiconductor substrate as a raw material of the insulated gate semiconductor device and an epitaxial growth layer thereon are gallium nitride (GaN), diamond (C), zinc oxide ( Wide bandgap semiconductor materials such as ZnO) and aluminum gallium nitride (AlGaN) are preferred because the figure of merit (FOM) that can be predicted from the physical constants of these materials is large. When a wide band gap semiconductor is used as a raw material of an insulated gate semiconductor device or an epitaxial growth layer thereon, it can operate even in a high temperature environment.

又、本発明の絶縁ゲート型半導体装置の概念は、窒化ガリウムとアルミニウム窒化ガリウムとのヘテロ接合等をゲート構造に用いた高電子移動度トランジスタ（ＨＥＭＴ）に類似の構造の半導体装置をも、広義には含み得るものである。チャネルとして機能する半導体領域よりも禁制帯幅の広いワイドバンドギャップ半導体層とのヘテロ接合の組み合わせをゲート構造に用いた場合であっても、チャネルを構成する半導体領域よりも禁制帯幅の広いワイドバンドギャップ半導体層が、ゲート絶縁膜と類似な機能をなすので、第１〜第４の実施形態で説明した絶縁ゲート型半導体装置と等価な容量性の電圧駆動の動作をさせることができるからである。   The concept of the insulated gate semiconductor device of the present invention is broadly defined as a semiconductor device having a structure similar to a high electron mobility transistor (HEMT) using a heterojunction of gallium nitride and aluminum gallium nitride or the like as a gate structure. Can be included. Even when a heterojunction combination with a wide band gap semiconductor layer having a wider forbidden band than the semiconductor region functioning as the channel is used for the gate structure, the wide forbidden band is wider than the semiconductor region constituting the channel. Since the bandgap semiconductor layer has a function similar to that of the gate insulating film, the capacitive voltage driving operation equivalent to that of the insulated gate semiconductor device described in the first to fourth embodiments can be performed. is there.

したがって、本発明の絶縁ゲート型半導体装置はＭＯＳＦＥＴ、ＭＩＳＦＥＴ、ＭＯＳＳＩＴ、ＭＩＳＳＩＴに限定されるものではなく、ＨＥＭＴ類似のヘテロ構造の絶縁ゲート構造を有するトランジスタにも適用可能である。更に、本発明の絶縁ゲート型半導体装置は、個別半導体素子（ディスクリートデバイス）に限定されるものではなく、集積回路や複合デバイスの一部に組み込まれる素子として用いても、Ｕ溝の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能であるという本発明の絶縁ゲート型半導体装置の特徴を失うことはない。   Therefore, the insulated gate semiconductor device of the present invention is not limited to MOSFET, MISFET, MOSSIT, and MISSIT, and can be applied to a transistor having a heterostructure insulated gate structure similar to HEMT. Furthermore, the insulated gate semiconductor device of the present invention is not limited to an individual semiconductor element (discrete device), and is related to the width of the U groove even when used as an element incorporated in a part of an integrated circuit or a composite device. In addition, the characteristics of the insulated gate semiconductor device of the present invention that the high breakdown voltage and the low on-resistance that are in a trade-off relationship can be realized at the same time are not lost.

更に、第１〜第４の実施形態の説明において、便宜上、ゲート電極３２やコラムゲート電極３４ｃ，３４ｆがｎ型ドープド・ポリシリコン膜である場合について例示的に説明したが、ゲート電極やコラムゲート電極等は、ｐ型ドープド・ポリシリコン膜で構成してもよい。又、本発明の絶縁ゲート型半導体装置のゲート電極やコラムゲート電極等は低抵抗の導電性材料であれば、他の半導体材料で構成してもよい。例えば、ｐ型若しくはｎ型の不純物を添加した多結晶ＳｉＣ、多結晶シリコンゲルマニウム（ＳｉＧｅ）等でもよい。更に、本発明の絶縁ゲート型半導体装置のゲート電極やコラムゲート電極等にはＡｌ、銅（Ｃｕ）、金（Ａｕ）、Ａｌ合金の合金材料、高融点金属、高融点金属のシリサイド等を用いることが可能で、ポリサイド等の高融点金属のシリサイド層と多結晶半導体層の複合構造をゲート電極やコラムゲート電極等に用いてもよい。   Further, in the description of the first to fourth embodiments, for convenience, the case where the gate electrode 32 and the column gate electrodes 34c and 34f are n-type doped polysilicon films has been exemplarily described. The electrode or the like may be composed of a p-type doped polysilicon film. In addition, the gate electrode, the column gate electrode, and the like of the insulated gate semiconductor device of the present invention may be made of other semiconductor materials as long as they are low resistance conductive materials. For example, polycrystalline SiC doped with p-type or n-type impurities, polycrystalline silicon germanium (SiGe), or the like may be used. Further, Al, copper (Cu), gold (Au), Al alloy alloy material, refractory metal, refractory metal silicide, etc. are used for the gate electrode and column gate electrode of the insulated gate semiconductor device of the present invention. A composite structure of a refractory metal silicide layer such as polycide and a polycrystalline semiconductor layer may be used for a gate electrode, a column gate electrode, or the like.

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。   As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

１１…ドレイン領域
１２…ドリフト領域
１３…ベース領域
１４…ソース領域
１５…ベースコンタクト領域
１６ａ，１６ｂ…コラム領域
１７…外周ウェル領域
１８…ウェルコンタクト領域
２１…層間絶縁膜
２２…ゲート絶縁膜
２３ａ，２３ｂ，２３ｃ，２３ｆ…コラム絶縁領域
２３ｄ…Ｕ溝絶縁膜
３１…ソース電極
３２…ゲート電極
３２ｐ…導電性膜
３３…ドレイン電極
３４ｃ，３４ｆ…コラムゲート電極
５１，５２，５４，５５…Ｕ溝
７１…ＳｉＯ2膜
７２…イオン注入された領域
７３，７４…犠牲酸化膜
７５ｄ，７５ｅ…犠牲層 DESCRIPTION OF SYMBOLS 11 ... Drain region 12 ... Drift region 13 ... Base region 14 ... Source region 15 ... Base contact region 16a, 16b ... Column region 17 ... Outer peripheral well region 18 ... Well contact region 21 ... Interlayer insulating film 22 ... Gate insulating films 23a, 23b , 23c, 23f ... column insulating region 23d ... U groove insulating film 31 ... source electrode 32 ... gate electrode 32p ... conductive film 33 ... drain electrodes 34c, 34f ... column gate electrodes 51, 52, 54, 55 ... U groove 71 ... SiO 2 film 72 ... ion-implanted regions 73 and 74 ... sacrificial oxide films 75d and 75e ... sacrificial layers

Claims (22)

第１導電型のドリフト領域と、
前記ドリフト領域の下面に設けられた前記ドリフト領域よりも高不純物密度で第１導電型のドレイン領域と、
前記ドレイン領域の主面に対し垂直な側壁を有し、該垂直な側壁を介して前記ドリフト領域と交互に周期的に配列された、複数の第２導電型のコラム領域と、
前記垂直な側壁に挟まれた部分の前記ドリフト領域の上にそれぞれ配置された、複数の第２導電型のベース領域と、
前記コラム領域の上にそれぞれ配置されたＵ溝の側壁に設けられたゲート絶縁膜と、
前記Ｕ溝の内部に埋め込まれ、前記ゲート絶縁膜に接するゲート電極と、
前記ゲート絶縁膜に接し、前記ベース領域のそれぞれの上部に配置された第１導電型のソース領域と、
前記ソース領域の配列された領域の外側を囲むように、第２導電型の外周ウェル領域と、
を備え、前記Ｕ溝の幅は、前記周期的な配列方向に測った前記コラム領域の幅より広く、
前記ソース領域のそれぞれがマトリクス状に配置され、格子状の平面パターンを有する前記Ｕ溝のトポロジーによって、前記ソース領域のそれぞれが単位セルを構成するように分離され、
前記外周ウェル領域の一部が、前記コラム領域の上端部に金属学的に接触し、前記接触している前記外周ウェル領域の一部は、前記Ｕ溝の側壁において、前記外周ウェル領域の他の一部よりも深くなっていることを特徴とする絶縁ゲート型半導体装置。 A drift region of a first conductivity type;
A drain region of the first conductivity type with a higher impurity density than the drift region provided on the lower surface of the drift region;
A plurality of second conductivity type column regions having sidewalls perpendicular to the main surface of the drain region and periodically arranged alternately with the drift regions through the sidewalls;
A plurality of second conductivity type base regions respectively disposed on the drift region of the portion sandwiched between the vertical side walls;
A gate insulating film provided on a sidewall of a U-groove disposed on each of the column regions;
A gate electrode embedded in the U-groove and in contact with the gate insulating film;
A source region of a first conductivity type in contact with the gate insulating film and disposed on each of the base regions;
An outer peripheral well region of a second conductivity type so as to surround the outside of the region where the source region is arranged;
The width of the U groove is wider than the width of the column region measured in the periodic arrangement direction,
Each of the source regions is arranged in a matrix, and each of the source regions is separated so as to constitute a unit cell by the topology of the U-groove having a lattice-like planar pattern.
A part of the outer peripheral well region is metallurgically in contact with an upper end portion of the column region, and a part of the outer peripheral well region in contact with the outer peripheral well region is formed on a side wall of the U groove. An insulated gate semiconductor device characterized by being deeper than a part of the semiconductor device. 第１導電型のドリフト領域と、
前記ドリフト領域の上にそれぞれ配置され、外周を辺で囲まない開放された井桁状パターンとなるＵ溝によって複数の領域に平面パターンが区分された、複数の第２導電型のベース領域と、
前記ドリフト領域の下面に設けられた前記ドリフト領域よりも高不純物密度で第１導電型のドレイン領域と、
前記井桁状パターンに沿って、前記Ｕ溝の下に前記Ｕ溝の幅よりも狭い幅で配置され、前記ドレイン領域の主面に対し垂直な側壁を有し、前記ドリフト領域を区分してスーパージャンクション構造を構成する複数の第２導電型のコラム領域と、
前記コラム領域の上にそれぞれ配置されたＵ溝の側壁に設けられたゲート絶縁膜と、
前記Ｕ溝の内部に埋め込まれ、前記ゲート絶縁膜に接するゲート電極と、
前記ゲート絶縁膜に接し、前記複数の領域に区分された前記ベース領域のそれぞれの上部に配置され、前記井桁状パターンの外周側の領域においてはＬ字型若しくはコの字型のトポロジーで配置された第１導電型のソース領域と、
を備えることを特徴とする絶縁ゲート型半導体装置。 A drift region of a first conductivity type;
A plurality of second conductivity type base regions, each of which is arranged on the drift region, and in which a planar pattern is divided into a plurality of regions by U-grooves that are open girdle-shaped patterns that are not surrounded by sides;
A drain region of the first conductivity type with a higher impurity density than the drift region provided on the lower surface of the drift region;
A side wall perpendicular to the main surface of the drain region is disposed below the U-groove with a width narrower than the width of the U-groove along the grid pattern, and the drift region is divided and superposed. A plurality of second conductivity type column regions forming a junction structure;
A gate insulating film provided on a sidewall of a U-groove disposed on each of the column regions;
A gate electrode embedded in the U-groove and in contact with the gate insulating film;
Arranged in contact with the gate insulating film and above each of the base regions divided into the plurality of regions, and arranged in an L-shaped or U-shaped topology in a region on the outer peripheral side of the cross-girder pattern. A first conductivity type source region;
An insulated gate semiconductor device comprising: 前記コラム領域に挟まれた部分となる前記ドリフト領域の幅、前記コラム領域の不純物密度、前記ドリフト領域の不純物密度が、前記ドレイン領域と前記ソース領域との間に印加された電圧で、前記ドリフト領域が完全に空乏化するように選定され、前記井桁状パターンの外周側の領域においては直交する２辺若しくは３辺から延びる空乏層によって前記ドリフト領域が完全に空乏化することを特徴とする請求項２に記載の絶縁ゲート型半導体装置。   The drift region width, the column region impurity density, and the drift region impurity density, which are sandwiched between the column regions, are applied with a voltage applied between the drain region and the source region. The region is selected so as to be completely depleted, and the drift region is completely depleted by a depletion layer extending from two or three sides orthogonal to each other in the region on the outer periphery side of the cross pattern. Item 3. The insulated gate semiconductor device according to Item 2. 前記ベース領域のそれぞれの上部に配置された第２導電型のベースコンタクト領域を更に備え、
前記ベースコンタクト領域を介して、前記ソース領域と前記ベース領域とが電気的に短絡されることを特徴とする請求項２又は３に記載の絶縁ゲート型半導体装置。 A base contact region of a second conductivity type disposed on each of the base regions;
4. The insulated gate semiconductor device according to claim 2, wherein the source region and the base region are electrically short-circuited through the base contact region. 前記井桁状パターンの外周側の領域の外側を囲むように、第２導電型の外周ウェル領域を更に備えることを特徴とする請求項２〜４のいずれか１項に記載の絶縁ゲート型半導体装置。   5. The insulated gate semiconductor device according to claim 2, further comprising a second conductivity type outer peripheral well region so as to surround an outer periphery side region of the cross-shaped pattern. . 前記外周ウェル領域の一部が、前記コラム領域の上端部に金属学的に接触していることを特徴とする請求項５に記載の絶縁ゲート型半導体装置。   6. The insulated gate semiconductor device according to claim 5, wherein a part of the outer peripheral well region is in metallurgical contact with an upper end portion of the column region. 前記コラム領域の上端部に接触している前記外周ウェル領域の一部は、前記Ｕ溝の側壁において、前記外周ウェル領域の他の一部よりも深くなっていることを特徴とする請求項６に記載の絶縁ゲート型半導体装置。   The part of the outer peripheral well region that is in contact with the upper end portion of the column region is deeper than the other part of the outer peripheral well region on the side wall of the U groove. An insulated gate semiconductor device according to 1. 前記コラム領域のそれぞれの内部に、前記ドレイン領域の主面に対し垂直な側壁を有し、前記ゲート電極の底部に接するコラム絶縁領域が更に設けられていることを特徴とする請求項１〜７のいずれか１項に記載の絶縁ゲート型半導体装置。   8. A column insulating region having a side wall perpendicular to the main surface of the drain region and in contact with the bottom of the gate electrode is further provided inside each of the column regions. The insulated gate semiconductor device according to any one of the above. 前記コラム絶縁領域の下端部が、前記コラム領域のそれぞれの底部から下方向に突出していることを特徴とする請求項８に記載の絶縁ゲート型半導体装置。   9. The insulated gate semiconductor device according to claim 8, wherein a lower end portion of the column insulating region protrudes downward from a bottom portion of each column region. 前記コラム絶縁領域の下端部が、前記ドレイン領域に金属学的に接触していることを特徴とする請求項９に記載の絶縁ゲート型半導体装置。   The insulated gate semiconductor device according to claim 9, wherein a lower end portion of the column insulating region is in metallurgical contact with the drain region. 前記コラム絶縁領域のそれぞれの内部に、前記ドレイン領域の主面に対し垂直な側壁を有し、それぞれの前記ゲート電極の底部に接したコラムゲート電極が更に設けられていることを特徴とする請求項８〜１０のいずれか１項に記載の絶縁ゲート型半導体装置。   A column gate electrode having a side wall perpendicular to the main surface of the drain region and in contact with the bottom of each gate electrode is further provided inside each of the column insulating regions. Item 11. The insulated gate semiconductor device according to any one of Items 8 to 10. 前記コラム領域と前記コラムゲート電極に挟まれた部分の前記コラム絶縁領域の厚さが、前記ゲート絶縁膜の厚さよりも厚いことを特徴とする請求項１１に記載の絶縁ゲート型半導体装置。   12. The insulated gate semiconductor device according to claim 11, wherein a thickness of the column insulating region at a portion sandwiched between the column region and the column gate electrode is thicker than a thickness of the gate insulating film. 前記コラム絶縁領域の下端部が、前記コラム領域のそれぞれの底部から下方向に突出し、
前記コラム絶縁領域のそれぞれの内部に、前記ドレイン領域の主面に対し垂直な側壁を有し、上端が前記ゲート電極の底部に接し、下端の位置が前記コラム絶縁領域の下端の位置よりも浅いコラムゲート電極が、それぞれ更に設けられていることを特徴とする請求項８に記載の絶縁ゲート型半導体装置。 A lower end portion of the column insulating region protrudes downward from a respective bottom portion of the column region;
Each column insulating region has a side wall perpendicular to the main surface of the drain region, the upper end is in contact with the bottom of the gate electrode, and the lower end is shallower than the lower end of the column insulating region. 9. The insulated gate semiconductor device according to claim 8, further comprising a column gate electrode. 前記コラム領域の下端部と前記ドレイン領域の上面との間隔が、前記コラム領域の幅と同一方向に測った、隣りあう２つの前記コラム領域の間隔の半分以下であることを特徴とする請求項１３に記載の絶縁ゲート型半導体装置。   The distance between the lower end of the column region and the upper surface of the drain region is less than half of the interval between two adjacent column regions measured in the same direction as the width of the column region. 14. An insulated gate semiconductor device according to item 13. 第１導電型のドレイン領域の上に、該ドレイン領域よりも低不純物密度で第１導電型のドリフト領域を形成する工程と、
前記ドリフト領域の上部に第２導電型のベース領域を形成する工程と、
前記ベース領域のそれぞれの上部に複数の第１導電型のソース領域を形成する工程と、
前記複数のソース領域のそれぞれを分割するように、底部が前記ベース領域の下面を貫通し前記ドリフト領域の上部に達するＵ溝を選択的に掘り、該Ｕ溝の側壁に前記複数のソース領域のそれぞれを露出する工程と、
前記Ｕ溝の底部から前記ドレイン領域に向かって、第２導電型を呈する不純物イオンを前記ドリフト領域の内部に選択的に注入し、前記ドレイン領域の主面に垂直な側壁を有する複数の第２導電型のコラム領域を、前記ドリフト領域の内部に複数個形成し、前記ドリフト領域を前記コラム領域の側壁で挟むことにより、前記ドリフト領域と前記コラム領域との交互の周期的配列構造を得る工程と、
前記Ｕ溝の側壁の位置を、前記周期的な配列方向に沿って移動して、前記Ｕ溝の溝幅を拡大する工程と、
該溝幅が拡大された前記Ｕ溝の側壁に、ゲート絶縁膜を形成する工程と、
前記Ｕ溝の内部に前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、
を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。 Forming a first conductivity type drift region on the first conductivity type drain region at a lower impurity density than the drain region;
Forming a second conductivity type base region on the drift region;
Forming a plurality of first conductivity type source regions on top of each of the base regions;
A U-groove is formed by selectively digging a U-groove that penetrates the lower surface of the base region and reaches the top of the drift region so as to divide each of the plurality of source regions. Exposing each of them;
Impurity ions exhibiting a second conductivity type are selectively implanted into the drift region from the bottom of the U groove toward the drain region, and a plurality of second ions having sidewalls perpendicular to the main surface of the drain region. the conductivity type of the column region, a plurality is formed inside of the drift region, by sandwiching the drift region by the side walls of the column region, to obtain alternating periodic array structure of the drift region and the co ram area Process,
Moving the position of the side wall of the U-groove along the periodic arrangement direction to enlarge the groove width of the U-groove;
Forming a gate insulating film on a side wall of the U-groove with the groove width expanded;
Burying a gate electrode in the U groove via the gate insulating film;
A method for manufacturing an insulated gate semiconductor device, comprising: 前記Ｕ溝を選択的に掘るために用いたエッチング用マスクを、イオン注入用マスクとして用い、第２導電型を呈する前記不純物イオンを、前記ドリフト領域の内部に注入することを特徴とする請求項１５に記載の絶縁ゲート型半導体装置の製造方法。   The etching mask used for selectively digging the U groove is used as an ion implantation mask, and the impurity ions exhibiting the second conductivity type are implanted into the drift region. 15. A method for manufacturing an insulated gate semiconductor device according to 15. 前記Ｕ溝の側壁を熱酸化して犠牲酸化膜を形成し、その後前記犠牲酸化膜を除去することにより、前記Ｕ溝の溝幅を拡大することを特徴とする請求項１５又は１６に記載の絶縁ゲート型半導体装置の製造方法。   17. The groove width of the U groove is increased by forming a sacrificial oxide film by thermally oxidizing the side wall of the U groove, and then removing the sacrificial oxide film. A method of manufacturing an insulated gate semiconductor device. 前記Ｕ溝の溝幅を拡大する工程により、前記Ｕ溝の側壁の一部に前記ドリフト領域を露出させることを特徴とする請求項１５〜１７のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。   18. The insulated gate semiconductor device according to claim 15, wherein the drift region is exposed at a part of a side wall of the U-groove by a step of enlarging a groove width of the U-groove. Manufacturing method. 前記Ｕ溝を形成する工程の前に、前記ベース領域のそれぞれの上部に第２導電型のベースコンタクト領域を形成する工程を更に含むことを特徴とする請求項１５〜１８に記載の絶縁ゲート型半導体装置の製造方法。   19. The insulated gate type according to claim 15, further comprising a step of forming a base contact region of a second conductivity type on each of the base regions before the step of forming the U groove. A method for manufacturing a semiconductor device. 前記ソース領域の複数個をマトリクス状に配列し、前記ソース領域の配列された領域の外側を囲むように、第２導電型の外周ウェル領域を形成する工程を更に含むことを特徴とする請求項１５〜１９に記載の絶縁ゲート型半導体装置の製造方法。   The method further comprises a step of forming a plurality of the source regions in a matrix and forming an outer peripheral well region of the second conductivity type so as to surround the outside of the region in which the source regions are arranged. The manufacturing method of the insulated gate semiconductor device of 15-19. 前記コラム領域のそれぞれの内部に、前記ドレイン領域の主面に対し垂直な側壁を有するように、前記ゲート電極の底部に接するコラム絶縁領域を埋め込む工程を更に含むことを特徴とする請求項１５〜２０のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。   16. The method according to claim 15, further comprising a step of burying a column insulating region in contact with a bottom portion of the gate electrode so as to have a side wall perpendicular to the main surface of the drain region in each of the column regions. 21. A method for manufacturing an insulated gate semiconductor device according to any one of 20 above. 前記コラム絶縁領域のそれぞれの内部に、前記ドレイン領域の主面に対し垂直な側壁を有するように、それぞれの前記ゲート電極の底部に接したコラムゲート電極を埋め込む工程を更に含むことを特徴とする請求項２１に記載の絶縁ゲート型半導体装置の製造方法。   The method further includes the step of burying a column gate electrode in contact with the bottom of each gate electrode so as to have a side wall perpendicular to the main surface of the drain region inside each column insulating region. The method for manufacturing an insulated gate semiconductor device according to claim 21.
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