JP6562419B2

JP6562419B2 - Information processing apparatus and information processing system

Info

Publication number: JP6562419B2
Application number: JP2016217286A
Authority: JP
Inventors: 裕揮菅野
Original assignee: Axell Corp
Current assignee: Axell Corp
Priority date: 2016-11-07
Filing date: 2016-11-07
Publication date: 2019-08-21
Anticipated expiration: 2036-11-07
Also published as: JP2018077564A

Description

本発明は画像や音声等のデータを処理する情報処理装置、及び情報処理システムに関し、特にＰＣＩＥｘｐｒｅｓｓ接続のＳＳＤを利用する場合に用いるＰＲＰリストによるメモリの消費を低減することが可能な情報処理装置、及び情報処理システムに関するものである。 The present invention relates to an information processing apparatus and an information processing system for processing data such as images and sounds, and more particularly to an information processing apparatus capable of reducing memory consumption by a PRP list used when using a PCI Express-connected SSD. And an information processing system.

ＣＰＵ（Central Processing Unit）の処理速度が増大するにつれてコンピュータ等の情報処理装置の処理速度は高速化し、また高速のＣＰＵを有効に活用するため、情報処理装置とそれに接続する周辺デバイスとの間のデータ転送のインターフェースも高速データ転送が可能なものが開発されている。
高速データ転送が可能なインターフェースの規格の１つにＰＣＩｅ（PCI Express）があり、ＰＣＩｅ接続のＳＳＤ（Solid State Drive）のコマンド規格としてＡＨＣＩ（Advanced Host Controller Interface）やＮＶＭｅ（Non-Volatile Memory Express）がある。特に後者はキューに発行できるコマンド数がＡＨＣＩに比べて拡張されていることから、ＳＳＤの性能を最大限に発揮させることができる規格として、今後、急速な普及が予想される。
ここで、ＮＶＭｅにおいては、メインメモリを介してデータやコマンドの受け渡しが行われる。図１１（ａ）、（ｂ）は、ＮＶＭｅ規格におけるデータの転送方法について説明するための模式図である。ＮＶＭｅ規格では、例えばデータの転送先となるメインメモリ上に夫々４ＫＢ（キロバイト）からなる複数の小領域を確保し、各小領域の先頭アドレスを夫々８バイトのＰＲＰ（Physical Region Page）リストにより管理する。 As the processing speed of a CPU (Central Processing Unit) increases, the processing speed of an information processing apparatus such as a computer increases, and the high-speed CPU is effectively used. A data transfer interface capable of high-speed data transfer has been developed.
PCIe (PCI Express) is one of the interface standards that enable high-speed data transfer, and the command standard for SSD (Solid State Drive) with PCIe connection is AHI (Advanced Host Controller Interface) or NVMe (Non-Volatile Memory Express). There is. In particular, since the latter has an expanded number of commands that can be issued to the queue as compared with AHCI, it is expected that it will rapidly spread in the future as a standard that can maximize the performance of the SSD.
Here, in NVMe, data and commands are transferred via the main memory. FIGS. 11A and 11B are schematic diagrams for explaining a data transfer method in the NVMe standard. In the NVMe standard, for example, a plurality of small areas each of 4 KB (kilobytes) are secured on the main memory as a data transfer destination, and the start address of each small area is managed by an 8-byte PRP (Physical Region Page) list. To do.

例えばメインメモリ上に合計１ＭＢ（１、０４８、５７６バイト）の記憶領域を確保する場合は、４ＫＢ（４、０９６バイト）の小領域を２５６個確保し、これらの小領域を２５６個のＰＲＰリストにより管理する。ＰＲＰリストを用いることにより、汎用ＰＣ（Personal Computer）等、メインメモリ上に連続する大きな領域を確保することが困難な場合であっても、メインメモリにデータを分散して格納することができる（図１１（ａ））。 For example, to secure a total storage area of 1 MB (1,048,576 bytes) on the main memory, 256 small areas of 4 KB (4,096 bytes) are secured, and these small areas are 256 PRP lists. To manage. By using the PRP list, even when it is difficult to secure a large continuous area on the main memory, such as a general-purpose PC (Personal Computer), data can be distributed and stored in the main memory ( FIG. 11 (a)).

ＮＶＭＥｘｐｒｅｓｓＲｅｖｉｓｉｏｎ１．２．１（Ｊｕｎｅ５、２０１６）（１．４ＴｈｅｏｒｙｏｆＯｐｅｒａｔｉｏｎ、７．２．５ＣｏｍｍａｎｄＥｘａｍｐｌｅｓ等）NVM Express Revision 1.2.1 (June 5, 2016) (1.4 Theory of Operation, 7.2.5 Command Examples, etc.)

一方、パチンコ機やパチスロ機をはじめとする遊技機等に実装される画像処理装置においても、近年は表示すべきコンテンツのデータ量が大きくなっていることから、コンテンツデータの格納手段としてＳＳＤの活用が高まっており、ＳＳＤのインターフェースとしてＰＣＩｅを採用したものも導入されつつある。 On the other hand, in image processing apparatuses mounted on pachinko machines, pachislot machines, and other gaming machines, the amount of content data to be displayed has increased in recent years, so the use of SSD as a means for storing content data The adoption of PCIe as an SSD interface is being introduced.

遊技機等に実装される画像処理装置がＰＣＩｅ接続のＳＳＤを利用しようとする場合、汎用ＰＣ等とは異なり、メインメモリ上に大きな連続領域を確保することは容易である。しかし、ＮＶＭｅの規格上、ＰＲＰリストを用いてメインメモリ上の記憶領域を管理しなければならならない（図１１（ｂ））。仮に、メインメモリ上の１ＭＢの連続領域を管理するためには、ＰＲＰリストのために２ＫＢ（８バイト×２５６個＝２、０４８バイト）のメモリ領域を消費することとなり、無駄が発生する。
本発明は上述の事情に鑑みてなされたものであり、ＰＲＰリストによるメモリの消費を低減することを目的とする。 When an image processing apparatus mounted on a gaming machine or the like intends to use a PCIe-connected SSD, unlike a general-purpose PC or the like, it is easy to secure a large continuous area on the main memory. However, according to the NVMe standard, the storage area on the main memory must be managed using the PRP list (FIG. 11B). In order to manage a 1 MB continuous area on the main memory, a 2 KB (8 bytes × 256 = 2, 048 bytes) memory area is consumed for the PRP list, resulting in waste.
The present invention has been made in view of the above-described circumstances, and an object thereof is to reduce memory consumption by a PRP list.

上記の課題を解決するために、請求項１に記載の発明は、バスを介してアクセス可能なメインメモリと、外部記憶装置が接続されるＰＣＩｅインターフェースを有すると共に該ＰＣＩｅインターフェースを制御するコントローラと、を備え、前記外部記憶装置に記憶されたデータを読み出して、ＮＶＭｅコマンド規格に従って前記メインメモリに格納する情報処理装置であって、前記メインメモリは複数の小領域が連続する大領域を複数有し、前記コントローラは、前記メインメモリの前記各大領域の先頭に位置する開始アドレスの情報を格納する格納メモリと仮想アドレス生成手段と、を備え、前記仮想アドレス生成手段は、前記ＮＶＭｅコマンド規格に従って指定される複数の指定アドレスを一つの前記開始アドレスに割り当てると共に、該指定アドレスに対応した加算アドレスを保持または算出し、割り当てられた前記開始アドレスの情報に前記加算アドレスを加算して仮想アドレスを生成することを特徴とする。

In order to solve the above-mentioned problem, the invention according to claim 1 includes a main memory accessible via a bus, a controller having a PCIe interface to which an external storage device is connected and controlling the PCIe interface, An information processing apparatus that reads data stored in the external storage device and stores the data in the main memory in accordance with the NVMe command standard, the main memory having a plurality of large areas in which a plurality of small areas are continuous The controller includes a storage memory for storing information of a start address located at the head of each large area of the main memory and a virtual address generation unit, and the virtual address generation unit is designated according to the NVMe command standard It allocates a plurality of designated addresses to one of said start address It holds or calculates the added address corresponding to the designated address, by adding the sum address to the start address of the information allocated and generates a virtual address.

本発明によれば、ＰＲＰリストによるメモリの消費を低減することが可能となる。 According to the present invention, it is possible to reduce memory consumption by the PRP list.

本発明の一実施形態に係る画像処理装置を示すハードウェアブロック図である。1 is a hardware block diagram illustrating an image processing apparatus according to an embodiment of the present invention. アドレス生成回路の構成を示す機能ブロック図である。It is a functional block diagram which shows the structure of an address generation circuit. （ａ）、（ｂ）は、メインメモリに確保される領域の一例を示す模式図である。(A), (b) is a schematic diagram which shows an example of the area | region ensured in the main memory. 第一のアドレスの割当例を説明する図である。It is a figure explaining the example of allocation of the 1st address. 第二のアドレスの割当例を説明する図である。It is a figure explaining the example of allocation of the 2nd address. 第三のアドレスの割当例を説明する図である。It is a figure explaining the example of allocation of the 3rd address. 第四のアドレスの割当例を説明する図である。It is a figure explaining the example of allocation of the 4th address. 第五のアドレスの割当例を説明する図である。It is a figure explaining the example of allocation of the 5th address. 画像処理装置の起動時の動作を示すシーケンス図である。It is a sequence diagram which shows the operation | movement at the time of starting of an image processing apparatus. 画像データの読み出し時の画像処理装置の動作を示すシーケンス図である。It is a sequence diagram which shows operation | movement of the image processing apparatus at the time of reading of image data. （ａ）、（ｂ）は、ＮＶＭｅ規格におけるデータの転送方法について説明するための模式図である。(A), (b) is a schematic diagram for demonstrating the data transfer method in a NVMe specification.

本発明は、ＮＶＭｅコマンド規格の下でＰＣＩｅインターフェースの記憶装置（例：ＳＳＤ；Solid State Drive）を外部記憶装置として利用する場合に、ＮＶＭｅコマンド規格に定義されたＰＲＰリストの機能を拡張して使用するものである。
ここで、ＮＶＭｅコマンド規格においては、夫々のＰＲＰリストによってメインメモリ上の１つの小領域（例えば４ＫＢ）を表現する。
本発明においては、夫々のＰＲＰリストによってメインメモリ上の連続する複数の小領域を表現する点に特徴がある。具体的には、メインメモリ上の連続する領域の先頭に位置する開始アドレスをポインタ情報としてＰＲＰリストに保持させる。開始アドレスに対して小領域のサイズに応じた加算アドレス（例えば、４ＫＢ、８ＫＢ、１６ＫＢ…）を加算した仮想アドレスを順次生成することにより、１つのＰＲＰリストでメインメモリ上の連続した複数の小領域群を表現する。
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。 The present invention expands and uses the function of the PRP list defined in the NVMe command standard when a PCIe interface storage device (eg, SSD; Solid State Drive) is used as an external storage device under the NVMe command standard. To do.
Here, in the NVMe command standard, one small area (for example, 4 KB) on the main memory is expressed by each PRP list.
The present invention is characterized in that a plurality of continuous small areas on the main memory are expressed by respective PRP lists. Specifically, a start address located at the head of a continuous area on the main memory is held in the PRP list as pointer information. By sequentially generating a virtual address obtained by adding an addition address (for example, 4 KB, 8 KB, 16 KB,...) Corresponding to the size of the small area to the start address, a plurality of continuous small addresses on the main memory are created with one PRP list Represents a group of regions.
Hereinafter, the present invention will be described in detail with reference to embodiments shown in the drawings. However, the components, types, combinations, shapes, relative arrangements, and the like described in this embodiment are merely illustrative examples and not intended to limit the scope of the present invention only unless otherwise specified. .

〈画像処理装置〉
図１は、本発明の一実施形態に係る画像処理装置を示すハードウェアブロック図である。
画像処理装置１００は、メインＣＰＵ（Central Processing Unit）１０１、メインメモリ１０３、ＧＰＵ（Graphics Processing Unit）１０５（画像処理ユニット）、表示装置１１１、及び、ＣＧＲＯＭ（Character Generator ROM）コントローラ１２０を備える。メインＣＰＵ１０１、メインメモリ１０３、ＧＰＵ１０５、及びＣＧＲＯＭコントローラ１２０は、メインバス１５１により接続されている。また、画像処理装置１００は、外部記憶装置１４０が接続されるＰＣＩｅインターフェースを備えており、画像処理装置１００と外部記憶装置１４０とによって画像処理システム（情報処理システム）が構成される。画像処理装置１００は、外部記憶装置１４０に記憶されたデータをＮＶＭｅコマンド規格に従ってメインメモリ１０３に格納する。 <Image processing device>
FIG. 1 is a hardware block diagram showing an image processing apparatus according to an embodiment of the present invention.
The image processing apparatus 100 includes a main CPU (Central Processing Unit) 101, a main memory 103, a GPU (Graphics Processing Unit) 105 (image processing unit), a display device 111, and a CGROM (Character Generator ROM) controller 120. The main CPU 101, main memory 103, GPU 105, and CGROM controller 120 are connected by a main bus 151. The image processing apparatus 100 includes a PCIe interface to which the external storage device 140 is connected. The image processing apparatus 100 and the external storage device 140 constitute an image processing system (information processing system). The image processing apparatus 100 stores the data stored in the external storage device 140 in the main memory 103 according to the NVMe command standard.

メインＣＰＵ１０１は、ＧＰＵ１０５を含む画像処理装置１００の全体を制御する処理装置である。
メインメモリ１０３は、画像処理装置１００の各部がメインバス１５１を介してアクセス可能な揮発性の記憶手段である。メインメモリ１０３は、メインＣＰＵ１０１が作成したコマンドリスト、ディスプレイリスト、外部記憶装置１４０から読み出された画像データ、及びＧＰＵ１０５が描画した画像データ等を格納する。メインメモリ１０３は大容量の、例えばＤＤＲ（Double-Data-Rate）３メモリ等から構成される。
ＧＰＵ１０５は画像処理専用の処理装置であり、描画回路１０７、及び表示回路１０９を備える。描画回路１０７は、メインＣＰＵ１０１から供給されるディスプレイリストに基づいて画像を描画する回路である。表示回路１０９は、描画回路１０７が描画した画像を表示装置１１１に表示させる回路である。
表示装置１１１は画像を表示する手段であり、ＬＣＤ（Liquid Crystal Display）等から構成される。 The main CPU 101 is a processing device that controls the entire image processing apparatus 100 including the GPU 105.
The main memory 103 is a volatile storage unit that can be accessed by each unit of the image processing apparatus 100 via the main bus 151. The main memory 103 stores a command list created by the main CPU 101, a display list, image data read from the external storage device 140, image data drawn by the GPU 105, and the like. The main memory 103 is composed of a large-capacity DDR (Double-Data-Rate) 3 memory, for example.
The GPU 105 is a processing device dedicated to image processing, and includes a drawing circuit 107 and a display circuit 109. The drawing circuit 107 is a circuit that draws an image based on the display list supplied from the main CPU 101. The display circuit 109 is a circuit that causes the display device 111 to display an image drawn by the drawing circuit 107.
The display device 111 is a means for displaying an image, and includes an LCD (Liquid Crystal Display) or the like.

ＣＧＲＯＭコントローラ１２０は、ＰＣＩｅインターフェースを制御する。具体的には、ＣＧＲＯＭコントローラ１２０は、ＮＶＭｅコマンド規格に従って、ＰＣＩｅインターフェースにより接続された外部記憶装置１４０からのデータ読み込み及び読み出したデータのメインメモリ１０３への書き込みを制御する。
ＣＧＲＯＭコントローラ１２０は、ｃｇｂＩ／Ｆ１２１、サブＣＰＵ１２３（指定アドレス指示手段）、ＰＣＩｅＲＣ・ＩＰ１２５、及びアドレス記憶ユニット１２９を備える。ｃｇｂＩ／Ｆ１２１、サブＣＰＵ１２３、ＰＣＩｅＲＣ・ＩＰ１２５、及びアドレス記憶ユニット１２９は、ＣＧＲＯＭコントローラ１２０内の各部を接続する内部バス１５３により接続されている。 The CGROM controller 120 controls the PCIe interface. Specifically, the CGROM controller 120 controls reading of data from the external storage device 140 connected by the PCIe interface and writing of the read data to the main memory 103 in accordance with the NVMe command standard.
The CGROM controller 120 includes a cgb I / F 121, a sub CPU 123 (designated address instruction means), a PCIeRC / IP 125, and an address storage unit 129. The cgb I / F 121, the sub CPU 123, the PCIeRC / IP 125, and the address storage unit 129 are connected by an internal bus 153 that connects each part in the CGROM controller 120.

ｃｇｂＩ／Ｆ１２１は、メインバス１５１と内部バス１５３との間を接続するインターフェースである。
サブＣＰＵ１２３は、ＣＧＲＯＭコントローラ１２０の全体を制御する処理装置である。サブＣＰＵ１２３は、ＮＶＭｅ規格のフォーマットに従ったコマンドリストをＲＣ・ＩＰ１２５を介して外部記憶装置１４０に出力する。
ＰＣＩｅＲＣ・ＩＰ１２５は、ＰＣＩｅ（PCI Express）のルートコンプレックスＩＰ（Root Complex IP）である（以下、単に「ＲＣ・ＩＰ」と表記する）。ＲＣ・ＩＰ１２５は、外部記憶装置１４０（指定アドレス指示手段）を接続するＰＣＩｅインターフェースを有したコントローラであり、ＰＣＩｅインターフェースを制御する。また、ＲＣ・ＩＰ１２５は、外部記憶装置１４０に対するデータのリードリクエストを中継するブリッジとして機能する。したがって、サブＣＰＵ１２３からのコマンドリストはＲＣ・ＩＰ１２５を介して外部記憶装置１４０に出力され、外部記憶装置１４０のコントローラ（図示省略）によってリクエストされたリードデータが読み出され、また読み出したデータのメインメモリ１０３への格納先情報は外部記憶装置１４０のコントローラがＲＣ・ＩＰ１２５を介してアドレス記憶ユニット１２９から入手する。 The cgb I / F 121 is an interface that connects the main bus 151 and the internal bus 153.
The sub CPU 123 is a processing device that controls the entire CGROM controller 120. The sub CPU 123 outputs a command list according to the NVMe standard format to the external storage device 140 via the RC / IP 125.
The PCIeRC / IP 125 is a PCIe (PCI Express) root complex IP (hereinafter simply referred to as “RC / IP”). The RC / IP 125 is a controller having a PCIe interface for connecting the external storage device 140 (designated address instruction means), and controls the PCIe interface. The RC / IP 125 functions as a bridge that relays a data read request to the external storage device 140. Therefore, the command list from the sub CPU 123 is output to the external storage device 140 via the RC / IP 125, read data requested by the controller (not shown) of the external storage device 140 is read, and the main data of the read data is read. The storage location information in the memory 103 is obtained from the address storage unit 129 by the controller of the external storage device 140 via the RC / IP 125.

アドレス記憶ユニット１２９は、ＲＣ・ＩＰ１２５が外部記憶装置１４０から読み出したデータをメインメモリ１０３へ書き込む際のデータの格納場所に関する情報を提供する手段である。アドレス記憶ユニット１２９の詳細については後述する。
外部記憶装置１４０はＲＣ・ＩＰ１２５にＰＣＩｅ接続するＳＳＤ等の不揮発性記憶装置であり、ＧＰＵ１０５が描画する画像のコンテンツデータを格納する。 The address storage unit 129 is a means for providing information regarding the data storage location when the RC / IP 125 writes the data read from the external storage device 140 to the main memory 103. Details of the address storage unit 129 will be described later.
The external storage device 140 is a non-volatile storage device such as an SSD that is connected to the RC / IP 125 with PCIe, and stores content data of an image drawn by the GPU 105.

なお、メインバス１５１と内部バス１５３は、インターコネクトモジュール（ＩＣＭ１５５）によっても接続されている。ここで、描画回路１０７とｃｇｂＩ／Ｆ１２１はマスタとスレーブの関係にあり、描画回路１０７からＣＧＲＯＭコントローラ１２０へのリクエストとこれに対する応答はｃｇｂＩ／Ｆ１２１を介して送受される。例えば、描画回路１０７からｃｇｂＩ／Ｆ１２１を介してサブＣＰＵ１２３に出力されたリードリクエストに対するレスポンスは、ｃｇｂＩ／Ｆ１２１から描画回路１０７に返される。しかし、他のデータのやり取り（例えばＲＣ・ＩＰ１２５によるメインメモリ１０３へのデータの書き込みや、サブＣＰＵ１２３によるメインメモリ１０３からのデータの読み込み）はＲＣ・ＩＰ１２５がマスタ、メインメモリ１０３がスレーブとなるので、ＩＣＭ１５５を介して実行される。 The main bus 151 and the internal bus 153 are also connected by an interconnect module (ICM 155). Here, the drawing circuit 107 and the cgb I / F 121 have a master-slave relationship, and a request from the drawing circuit 107 to the CGROM controller 120 and a response to the request are transmitted and received via the cgb I / F 121. For example, a response to a read request output from the drawing circuit 107 to the sub CPU 123 via the cgb I / F 121 is returned from the cgb I / F 121 to the drawing circuit 107. However, other data exchanges (for example, data writing to the main memory 103 by the RC / IP 125 and data reading from the main memory 103 by the sub CPU 123) are performed by the RC / IP 125 as a master and the main memory 103 as a slave. , Via the ICM 155.

〈アドレス記憶ユニット〉
図１に示すようにアドレス記憶ユニット１２９は、アドレス生成回路１３０（仮想アドレス生成手段）、及びＳＲＡＭ（Static Random Access Memory：ＰＲＰリスト格納メモリ）１３９を備える。アドレス生成回路１３０は、外部記憶装置１４０から読み出したデータをメインメモリ１０３に格納するための仮想アドレスを生成する。
図２は、アドレス生成回路の構成を示す機能ブロック図である。
アドレス生成回路１３０は、アドレス割当部１３１（アドレス割当手段）、ＰＲＰリスト開始アドレス記憶部１３３、指定アドレス解析部１３５（指定アドレス解析手段）、及び、仮想アドレス算出部１３７（仮想アドレス算出手段）を備える。
アドレス割当部１３１は、複数の指定アドレスを１つのＰＲＰリスト（１つの開始アドレス）に割り当てる手段である。ＰＲＰリスト開始アドレス記憶部１３３は、ＳＲＡＭ１３９から読み出した開始アドレスの１つを一時的に記憶する手段である。指定アドレス解析部１３５は、指定アドレスから、指定アドレスに対応する開始アドレスを記憶しているＳＲＡＭのアドレスと、指定アドレスに対応する加算アドレスを求める手段である。仮想アドレス算出部１３７は、指定アドレスに対応する開始アドレスと加算アドレスとに基づいて仮想アドレスを算出する手段である。
ＳＲＡＭ１３９は、アドレス生成回路１３０から高速アクセス可能な揮発性メモリであり、メインメモリ１０３に設けた複数のデータ格納用の領域について、夫々の開始アドレス（ＰＲＰリスト）を格納する。 <Address storage unit>
As shown in FIG. 1, the address storage unit 129 includes an address generation circuit 130 (virtual address generation means) and an SRAM (Static Random Access Memory: PRP list storage memory) 139. The address generation circuit 130 generates a virtual address for storing the data read from the external storage device 140 in the main memory 103.
FIG. 2 is a functional block diagram showing the configuration of the address generation circuit.
The address generation circuit 130 includes an address allocation unit 131 (address allocation unit), a PRP list start address storage unit 133, a designated address analysis unit 135 (designated address analysis unit), and a virtual address calculation unit 137 (virtual address calculation unit). Prepare.
The address assignment unit 131 is means for assigning a plurality of designated addresses to one PRP list (one start address). The PRP list start address storage unit 133 is a means for temporarily storing one of the start addresses read from the SRAM 139. The designated address analysis unit 135 is a means for obtaining, from the designated address, an SRAM address storing a start address corresponding to the designated address and an addition address corresponding to the designated address. The virtual address calculation unit 137 is means for calculating a virtual address based on the start address and the addition address corresponding to the designated address.
The SRAM 139 is a volatile memory that can be accessed at high speed from the address generation circuit 130, and stores respective start addresses (PRP lists) for a plurality of data storage areas provided in the main memory 103.

〈アドレスの割り当て例１〉
ＣＧＲＯＭコントローラによるアドレスの割り当て例について説明する。ここでは、メインメモリに夫々連続した１ＭＢからなる４つの領域（領域０，１，２，３）を確保できる場合の例により説明する。
図３（ａ）、（ｂ）は、メインメモリに確保される領域の一例を示す模式図である。メインメモリに確保する各領域０〜３は、図３（ａ）に示すように互いに連続した領域であってもよいし、図３（ｂ）に示すように互いに連続していない領域であってもよい。 <Address assignment example 1>
An example of address assignment by the CGROM controller will be described. Here, an example in which four areas (areas 0, 1, 2, and 3) each consisting of 1 MB continuous in the main memory can be secured will be described.
FIGS. 3A and 3B are schematic diagrams showing an example of an area secured in the main memory. Each of the areas 0 to 3 to be secured in the main memory may be a continuous area as shown in FIG. 3A or a non-contiguous area as shown in FIG. Also good.

図４は、第一のアドレスの割り当て例を説明する図である。
「指定アドレス」は、サブＣＰＵ１２３から出力されるコマンドリストに含まれ、外部記憶装置１４０がＲＣ・ＩＰ１２５を介してアドレス記憶ユニット１２９から読み出す情報が格納されている場所を示す。具体的には、指定アドレスは、アドレス生成回路１３０内のアドレスであって、情報が格納されている領域の先頭アドレスである。ＲＣ・ＩＰ１２５を介して外部記憶装置１４０がアドレス記憶ユニット１２９から読み出す情報とは、外部記憶装置１４０が読み出したデータのメインメモリへの格納場所を示す仮想アドレスである。
「ＳＲＡＭのアドレス」は、指定アドレスに対応するメインメモリの「開始アドレス」を格納しているＳＲＡＭ１３９内のアドレスを示す。
メインメモリの「開始アドレス」は、メインメモリ１０３上に確保した各領域０〜３の先頭に位置するアドレスを示す情報（データ）であり、夫々８バイトからなる。メインメモリの開始アドレスはＮＶＭｅ規格に定義されているＰＲＰリスト（非特許文献１、4.3 Physical Region Page Entry and List）そのものである。本例では、メインメモリ１０３の一つの領域として１ＭＢを割り当てていると共に、メモリページサイズを４ＫＢに設定したので、１つの開始アドレスに対して夫々２５６個の指定アドレスが付与され、メインメモリ１０３の１ＭＢの領域を管理することができる。
なお、本明細書では、説明の便宜上、夫々のメインメモリの開始アドレスに「ＰＲＰリスト番号」を付して、「ＰＲＰリスト＃０」、「ＰＲＰリスト＃１」…のようにも表記する。 FIG. 4 is a diagram illustrating an example of assignment of the first address.
The “designated address” is included in the command list output from the sub CPU 123 and indicates a location where information read from the address storage unit 129 by the external storage device 140 via the RC / IP 125 is stored. Specifically, the designated address is an address in the address generation circuit 130, and is a head address of an area where information is stored. The information read from the address storage unit 129 by the external storage device 140 via the RC / IP 125 is a virtual address indicating the storage location of the data read by the external storage device 140 in the main memory.
The “SRAM address” indicates an address in the SRAM 139 that stores the “start address” of the main memory corresponding to the designated address.
The “start address” of the main memory is information (data) indicating an address located at the head of each of the areas 0 to 3 secured on the main memory 103, and is composed of 8 bytes. The start address of the main memory is the PRP list (Non-Patent Document 1, 4.3 Physical Region Page Entry and List) itself defined in the NVMe standard. In this example, since 1 MB is allocated as one area of the main memory 103 and the memory page size is set to 4 KB, 256 designated addresses are assigned to each start address, and A 1 MB area can be managed.
In this specification, for convenience of explanation, “PRP list number” is added to the start address of each main memory, and it is also expressed as “PRP list # 0”, “PRP list # 1”.

「加算アドレス」は、アドレス生成回路１３０の仮想アドレス算出部１３７が開始アドレスに対して加算することにより「仮想アドレス」を算出するためのものである。１つの指定アドレスに対しては、１つの開始アドレスと１つの加算アドレスが対応づけられており、開始アドレスに対して加算アドレスを加算することにより、指定アドレスに１対１で対応した仮想アドレスが算出される。なお、加算アドレスは、各仮想アドレス間のステップが一定となるように設定されており、仮想アドレスは開始アドレスから順次連続する小領域を表現する。各仮想アドレス間のステップは、メモリページサイズ１つ分に等しい。
このように、夫々のＰＲＰリスト＃０〜＃３にはメインメモリ１０３のメモリ空間として、夫々１ＭＢの連続領域を表現する仮想アドレスが割り当てられる。 The “addition address” is used by the virtual address calculation unit 137 of the address generation circuit 130 to calculate the “virtual address” by adding to the start address. One start address and one addition address are associated with one designated address. By adding the addition address to the start address, a virtual address corresponding one-to-one with the designated address is obtained. Calculated. Note that the addition address is set so that the steps between the virtual addresses are constant, and the virtual address represents a small area that is sequentially continuous from the start address. The step between each virtual address is equal to one memory page size.
Thus, virtual addresses representing 1 MB continuous areas are allocated to the PRP lists # 0 to # 3 as the memory space of the main memory 103, respectively.

〈アドレス記憶ユニットの動作概要〉
続いて、アドレス記憶ユニット１２９の動作の概要について、図２、及び図４を参照して説明する。 <Overview of address storage unit operation>
Next, an outline of the operation of the address storage unit 129 will be described with reference to FIG. 2 and FIG.

アドレス割当部１３１は、メモリページサイズとメインメモリ１０３に確保された領域の大きさに応じて、複数の指定アドレスを１つのＰＲＰリスト（１つの開始アドレス）に割り当てる。例えば、メモリページサイズが４ＫＢでメインメモリ１０３に確保された領域０〜３の大きさが夫々１ＭＢである場合、各領域に夫々２５６個（１ＭＢ＝１０２４ＫＢ÷４ＫＢ）の指定アドレスを割り当てる。具体的には、アドレス割当部１３１は指定アドレス０〜２５５までをＰＲＰリスト＃０（開始アドレスＤ０）に割り当てる。同様に、アドレス割当部１３１は、指定アドレス２５６〜５１１までをＰＲＰリスト＃１（開始アドレスＤ１）に、指定アドレス５１２〜７６７までをＰＲＰリスト＃２（開始アドレスＤ２）に、指定アドレス７６８〜１０２３までをＰＲＰリスト＃３（開始アドレスＤ３）に割り当てる。指定アドレスとＰＲＰリストのＳＲＡＭ１３９内におけるアドレスとの対応関係はアドレス生成回路１３０のレジスタ内に保持される。
また、アドレス割当部１３１は、夫々の指定アドレスに加算アドレスを対応づける。指定アドレスと加算アドレスとの対応関係は、アドレス生成回路１３０のレジスタ内に保持される。アドレス割当部１３１はレジスタに、指定アドレスから加算アドレスを算出するための演算式を保持させてもよいし、複数の指定アドレス（０，１，２…）と各指定アドレスに対応する加算アドレス（０ＫＢ，４ＫＢ，８ＫＢ…）を夫々保持させてもよい。なお、レジスタの容量を効率的に使用するためには、前者の方が望ましい。 The address assignment unit 131 assigns a plurality of designated addresses to one PRP list (one start address) according to the memory page size and the size of the area secured in the main memory 103. For example, when the memory page size is 4 KB and the size of the areas 0 to 3 secured in the main memory 103 is 1 MB, 256 designated addresses (1 MB = 1024 KB ÷ 4 KB) are assigned to each area. Specifically, the address assignment unit 131 assigns the designated addresses 0 to 255 to the PRP list # 0 (start address D0). Similarly, the address assignment unit 131 assigns designated addresses 256 to 511 to the PRP list # 1 (start address D1), designates addresses 512 to 767 to the PRP list # 2 (start address D2), and designates addresses 768 to 1023. Are assigned to PRP list # 3 (start address D3). The correspondence between the designated address and the address in the SRAM 139 of the PRP list is held in the register of the address generation circuit 130.
In addition, the address assignment unit 131 associates the addition address with each designated address. The correspondence between the designated address and the addition address is held in the register of the address generation circuit 130. The address assignment unit 131 may cause the register to hold an arithmetic expression for calculating the addition address from the designated address, or a plurality of designated addresses (0, 1, 2,...) And an addition address ( 0 KB, 4 KB, 8 KB, ...) may be held respectively. Note that the former is preferable in order to efficiently use the capacity of the register.

指定アドレス解析部１３５は、ＲＣ・ＩＰ１２５を介して外部記憶装置１４０のコントローラから出力（指示）された指定アドレスを解析して、指定アドレスに対応するＰＲＰリストを記憶したＳＲＡＭ１３９のアドレスと、指定アドレスに対応する加算アドレスとを求める。例えば、指定アドレス解析部１３５は、指定アドレス１についてＳＲＡＭのアドレス０と加算アドレス４ＫＢ（＝４ＫＢ×１）を導出し、指定アドレス２５５についてＳＲＡＭのアドレス０と加算アドレス１０２０ＫＢ（＝４ＫＢ×２５５）を導出する。
ＰＲＰリスト開始アドレス記憶部１３３は、指定アドレス解析部１３５が導出したＳＲＡＭ１３９のアドレスから読み出された１つのＰＲＰリストの開始アドレスを一時的に記憶する。 The designated address analysis unit 135 analyzes the designated address output (instructed) from the controller of the external storage device 140 via the RC / IP 125 and stores the address of the SRAM 139 storing the PRP list corresponding to the designated address, and the designated address. And an addition address corresponding to. For example, the designated address analysis unit 135 derives the SRAM address 0 and the addition address 4 KB (= 4 KB × 1) for the designated address 1, and the SRAM address 0 and the addition address 1020 KB (= 4 KB × 255) for the designated address 255. To derive.
The PRP list start address storage unit 133 temporarily stores the start address of one PRP list read from the address of the SRAM 139 derived by the designated address analysis unit 135.

仮想アドレス算出部１３７は、指定アドレスに対して割り当てられた開始アドレスと加算アドレスとを加算することにより、指定アドレスに１対１で対応する仮想アドレスを算出する。例えば、指定アドレス１については開始アドレス「Ｄ０」と加算アドレス「４ＫＢ」を加算することにより仮想アドレス「Ｄ０＋４ＫＢ」を算出し、同様に指定アドレス２５５については仮想アドレス「Ｄ０＋１０２０Ｋ」を算出する。また、仮想アドレス算出部１３７は、算出した仮想アドレスを、アドレス記憶ユニット１２９の指定アドレスに格納する。 The virtual address calculation unit 137 calculates a virtual address corresponding to the designated address on a one-to-one basis by adding the start address assigned to the designated address and the addition address. For example, for the designated address 1, the virtual address “D0 + 4KB” is calculated by adding the start address “D0” and the addition address “4KB”, and similarly, the virtual address “D0 + 1020K” is calculated for the designated address 255. Further, the virtual address calculation unit 137 stores the calculated virtual address in the designated address of the address storage unit 129.

〈アドレスの割り当て例２〉
他のアドレスの割り当て例について説明する。図５〜図８は、アドレスの割り当て例を説明する図である。１つのＰＲＰリストで管理するメインメモリ１０３の領域は１ＭＢである必要はないし、加算アドレス（メモリページサイズ）は４ＫＢに限られない。
図５は、１つのＰＲＰリストでメインメモリ１０３の５１２ＫＢの領域を管理する例である。本例では、加算アドレス（メモリページサイズ）が４ＫＢであるため、１つのＰＲＰリストに対して１２８個の指定アドレスが対応づけられている。
図６は、１つのＰＲＰリストでメインメモリ１０３の２ＭＢの領域を管理する例である。本例では、加算アドレス（メモリページサイズ）が４ＫＢであるため、１つのＰＲＰリストに対して５１２個の指定アドレスが対応づけられている。
図７は、１つのＰＲＰリストでメインメモリ１０３の２ＭＢの領域を管理する例である。本例では、加算アドレス（メモリページサイズ）が８ＫＢであるため、１つのＰＲＰリストに対して、２５６個の指定アドレスが対応づけられている。
図８は、実際にメインメモリ１０３に確保される領域（５１２ＫＢ）と１つのＰＲＰリストで管理できる領域のサイズ（１ＭＢ）とが異なっている例である。本例では、実際にメインメモリ１０３に確保された領域に対応する指定アドレス０〜１２７のみをメモリの領域管理に利用し、他の指定アドレス１２８〜２５５は利用しない。 <Example of address assignment 2>
Another example of address assignment will be described. 5 to 8 are diagrams for explaining examples of address assignment. The area of the main memory 103 managed by one PRP list does not need to be 1 MB, and the addition address (memory page size) is not limited to 4 KB.
FIG. 5 is an example of managing a 512 KB area of the main memory 103 with one PRP list. In this example, since the addition address (memory page size) is 4 KB, 128 designated addresses are associated with one PRP list.
FIG. 6 is an example of managing a 2 MB area of the main memory 103 with one PRP list. In this example, since the addition address (memory page size) is 4 KB, 512 designated addresses are associated with one PRP list.
FIG. 7 is an example of managing a 2 MB area of the main memory 103 with one PRP list. In this example, since the addition address (memory page size) is 8 KB, 256 designated addresses are associated with one PRP list.
FIG. 8 shows an example in which the area (512 KB) actually reserved in the main memory 103 is different from the area size (1 MB) that can be managed by one PRP list. In this example, only the designated addresses 0 to 127 corresponding to the areas actually reserved in the main memory 103 are used for memory area management, and the other designated addresses 128 to 255 are not used.

〈起動時の動作シーケンス〉
画像処理装置の起動時の動作について説明する。図９は、画像処理装置の起動時の動作を示すシーケンス図である。なお、この処理は、ＧＰＵ１０５の起動前に実行される。画像処理装置１００の起動時にサブＣＰＵ１２３はＳＲＡＭ１３９を初期化すると共に、例えば図４に示すような開始アドレスＤ０〜Ｄ３を記述したＰＲＰリスト＃０〜＃３を生成してＳＲＡＭ１３９に格納する処理を実行する。 <Operation sequence at startup>
The operation at the time of starting the image processing apparatus will be described. FIG. 9 is a sequence diagram illustrating an operation when the image processing apparatus is activated. This process is executed before the GPU 105 is activated. When the image processing apparatus 100 is started up, the sub CPU 123 initializes the SRAM 139 and generates PRP lists # 0 to # 3 describing start addresses D0 to D3 as shown in FIG. 4 and stores them in the SRAM 139, for example. To do.

ステップＳ１において、メインＣＰＵ１０１は、外部記憶装置１４０から読み出したデータを格納する領域としてメインメモリ１０３に割り当てた連続領域の先頭アドレス及び連続領域の大きさに関する情報をサブＣＰＵ１２３に出力する。
ここで、図３（ａ）に示すように連続領域がメインメモリ１０３内で単一の連続領域として確保されている場合、メインＣＰＵ１０１は、連続領域の先頭アドレスＤ０と連続領域の大きさ（例えば４ＭＢ）をサブＣＰＵ１２３に出力する。また、図３（ｂ）に示すように連続領域がメインメモリ１０３内で分散している場合、メインＣＰＵ１０１は、各連続領域０、１…の先頭アドレス（Ｄ０，Ｄ１…）と各連続領域の大きさ（例えば夫々１ＭＢ）をサブＣＰＵ１２３に出力する。なお、メインＣＰＵ１０１は、図３（ａ）に示すような連続領域を小さい連続領域に区切り、区切られた夫々の連続領域の先頭アドレスＤ０、Ｄ１…と、各連続領域の大きさ（例えば夫々１ＭＢ）をサブＣＰＵ１２３に出力するようにしてもよいし、連続領域の先頭アドレスＤ０と各連続領域の大きさ（例えば夫々１ＭＢ）をサブＣＵＰ１２３に出力するようにしても良い。 In step S 1, the main CPU 101 outputs, to the sub CPU 123, information related to the start address of the continuous area and the size of the continuous area assigned to the main memory 103 as an area for storing data read from the external storage device 140.
Here, when the continuous area is secured as a single continuous area in the main memory 103 as shown in FIG. 3A, the main CPU 101 determines the start address D0 of the continuous area and the size of the continuous area (for example, 4 MB) is output to the sub CPU 123. When the continuous areas are distributed in the main memory 103 as shown in FIG. 3B, the main CPU 101 determines the start addresses (D0, D1...) Of the continuous areas 0, 1,. The size (for example, 1 MB each) is output to the sub CPU 123. The main CPU 101 divides the continuous area as shown in FIG. 3A into small continuous areas, the start addresses D0, D1... Of each divided continuous area, and the size of each continuous area (for example, 1 MB each). ) May be output to the sub CPU 123, or the start address D0 of the continuous area and the size of each continuous area (for example, 1 MB each) may be output to the sub CPU 123.

ステップＳ２において、サブＣＰＵ１２３は、メインＣＰＵ１０１から出力された情報に基づいてＳＲＡＭ１３９に格納するＰＲＰリストを生成する。サブＣＰＵ１２３は、１つの連続領域を複数のＰＲＰリストで管理するようにしてもよいし、１つの連続領域を１つのＰＲＰリストで管理するようにしてもよい。
例えば、図３（ａ）に示すように４ＭＢの連続した領域が利用可能であり、サブＣＰＵ１２３がメインＣＰＵ１０１から先頭アドレスＤ０と領域の大きさとして４ＭＢの情報を取得しているが、ＰＲＰリストにおいて連続領域の１単位を１ＭＢに設定する場合は、以下のように処理される。即ち、サブＣＰＵ１２３は、開始アドレスＤ０をポインタ情報として有するＰＲＰリスト＃０を生成し、開始アドレスＤ０から１ＭＢずれた開始アドレスＤ１をポインタ情報として有するＰＲＰリスト＃１を生成する。サブＣＰＵ１２３は上記動作を順次実行して合計４個のＰＲＰリストを生成する。
また、図３（ａ）に示すように４ＭＢの連続した領域が確保されているが、メインＣＰＵ１０１から１ＭＢ毎に区切られた連続領域に関する情報が出力された場合、サブＣＰＵ１２３は開始アドレスＤ０〜Ｄ３を夫々ポインタ情報として有する４個のＰＲＰリスト＃０〜＃３を生成する。
更に、図３（ｂ）に示すように分散した複数の連続領域が確保されており、各連続領域を夫々１つのＰＲＰリストで管理する場合、サブＣＰＵ１２３は、開始アドレスＤ０をポインタ情報として有するＰＲＰリスト＃０を生成し、以下同様に開始アドレスＤ１〜Ｄ３をポインタ情報として有するＰＲＰリスト＃１〜＃３を生成する。 In step S2, the sub CPU 123 generates a PRP list to be stored in the SRAM 139 based on the information output from the main CPU 101. The sub CPU 123 may manage one continuous area with a plurality of PRP lists, or may manage one continuous area with one PRP list.
For example, as shown in FIG. 3A, a continuous area of 4 MB can be used, and the sub CPU 123 acquires 4 MB information from the main CPU 101 as the start address D0 and the size of the area. When one unit of the continuous area is set to 1 MB, processing is performed as follows. That is, the sub CPU 123 generates a PRP list # 0 having the start address D0 as pointer information, and generates a PRP list # 1 having a start address D1 shifted by 1 MB from the start address D0 as pointer information. The sub CPU 123 sequentially executes the above operations to generate a total of four PRP lists.
As shown in FIG. 3A, a continuous area of 4 MB is secured, but when the main CPU 101 outputs information about continuous areas divided every 1 MB, the sub CPU 123 determines the start addresses D0 to D3. Are generated as four pieces of PRP lists # 0 to # 3.
Furthermore, as shown in FIG. 3B, when a plurality of distributed continuous areas are secured and each continuous area is managed by one PRP list, the sub CPU 123 has a PRP having the start address D0 as pointer information. List # 0 is generated, and PRP lists # 1 to # 3 having start addresses D1 to D3 as pointer information are generated in the same manner.

ステップＳ３において、サブＣＰＵ１２３は、生成したＰＲＰリストをＳＲＡＭ１３９の所定のアドレスに格納する。例えば図４の場合、サブＣＰＵ１２３は、ＰＲＰリスト＃０（開始アドレスＤ０）をＳＲＡＭ１３９のアドレス０に格納し、ＰＲＰリスト＃１（開始アドレスＤ１）をＳＲＡＭ１３９のアドレス１に格納する。 In step S 3, the sub CPU 123 stores the generated PRP list at a predetermined address in the SRAM 139. For example, in the case of FIG. 4, the sub CPU 123 stores the PRP list # 0 (start address D0) at the address 0 of the SRAM 139 and stores the PRP list # 1 (start address D1) at the address 1 of the SRAM 139.

ステップＳ４において、サブＣＰＵ１２３は、ＲＣ・ＩＰ１２５を介して外部記憶装置１４０のＣＡＰ（Controller Capabilities）レジスタの内容を読み出して、メモリページサイズの最小値が設定されているＣＡＰ．ＭＰＳＭＩＮに従って、メモリページサイズを自身が保持するレジスタに記憶させる。即ち、サブＣＰＵ１２３は、ＣＡＰレジスタの設定データを外部記憶装置１４０に対して要求し、外部記憶装置１４０はこの要求に対する応答としてＣＡＰレジスタの内容をサブＣＰＵ１２３に返す。サブＣＰＵ１２３は、ＣＡＰレジスタ中のＣＡＰ．ＭＰＳＭＩＮの値を自身のレジスタに記憶させる。
ステップＳ５において、サブＣＰＵ１２３は、メモリページサイズを、アドレス記憶ユニット１２９を構成するアドレス生成回路１３０のレジスタに記憶させる。
ステップＳ６において、アドレス生成回路１３０のアドレス割当部１３１は、メモリページサイズに基づいて、１つのＰＲＰリストに対して複数の指定アドレスを割り当てる。例えば、メモリページサイズが４ＫＢ、１つのＰＲＰリストでメインメモリ１０３の１ＭＢの領域を管理する場合は、ＰＲＰリスト＃０に指定アドレス０〜２５５を割り当て、ＰＲＰリスト＃１に指定アドレス２５６〜５１１を割り当てる。アドレス割当部１３１は、指定アドレスとＰＲＰリストのＳＲＡＭ１３９内におけるアドレスとの対応関係をレジスタに記憶させる。
ステップＳ７において、アドレス生成回路１３０のアドレス割当部１３１は、加算アドレスを設定する。即ち、アドレス割当部１３１は、メモリページサイズに基づいて、各指定アドレスに加算アドレスを対応づけると共に、その対応関係をレジスタに記憶させる。 In step S4, the sub CPU 123 reads the content of the CAP (Controller Capabilities) register of the external storage device 140 via the RC / IP 125, and sets the minimum value of the memory page size. In accordance with MPSMIN, the memory page size is stored in a register held by itself. That is, the sub CPU 123 requests the setting data of the CAP register to the external storage device 140, and the external storage device 140 returns the contents of the CAP register to the sub CPU 123 as a response to this request. The sub CPU 123 receives the CAP. Store the value of MPSMIN in its own register.
In step S 5, the sub CPU 123 stores the memory page size in the register of the address generation circuit 130 configuring the address storage unit 129.
In step S6, the address assignment unit 131 of the address generation circuit 130 assigns a plurality of designated addresses to one PRP list based on the memory page size. For example, when managing a 1 MB area of the main memory 103 with a memory page size of 4 KB and one PRP list, the designated addresses 0 to 255 are assigned to the PRP list # 0, and the designated addresses 256 to 511 are assigned to the PRP list # 1. assign. The address assignment unit 131 stores the correspondence between the designated address and the address in the SRAM 139 of the PRP list in the register.
In step S7, the address assignment unit 131 of the address generation circuit 130 sets an addition address. That is, the address allocation unit 131 associates the addition address with each designated address based on the memory page size, and stores the correspondence relationship in the register.

〈メインシーケンス〉
画像処理装置が外部記憶装置からデータを取得して表示装置に出力する動作について説明する。図１０は、画像データの読み出し時の画像処理装置の動作を示すシーケンス図である。 <Main sequence>
An operation in which the image processing apparatus acquires data from the external storage device and outputs the data to the display device will be described. FIG. 10 is a sequence diagram illustrating the operation of the image processing apparatus when reading image data.

ステップＳ１１において、メインＣＰＵ１０１は、描画するべき画像について、設定データや描画制御コマンド群から構成されるディスプレイリストを生成し、ステップＳ１３において描画回路１０７に出力する。
ステップＳ１５において、描画回路１０７は、ディスプレイリストに基づいて、例えば１フレーム分の画像形成に必要な画像データのリードリクエストを、ｃｇｂＩ／Ｆ１２１を介してＣＧＲＯＭコントローラ１２０のサブＣＰＵ１２３に出力する。このリードリクエストには、外部記憶装置１４０から読み出すデータの読み出し先頭アドレスと、データ量の情報とが含まれている。 In step S11, the main CPU 101 generates a display list including setting data and a drawing control command group for the image to be drawn, and outputs the display list to the drawing circuit 107 in step S13.
In step S15, the drawing circuit 107 outputs, for example, a read request for image data necessary for image formation for one frame to the sub CPU 123 of the CGROM controller 120 via the cgb I / F 121 based on the display list. This read request includes a read start address of data read from the external storage device 140 and data amount information.

ステップＳ１７において、サブＣＰＵ１２３は、リードリクエストに基づいて、外部記憶装置１４０に格納されているデータの読み出しと、読み出したデータのメインメモリ１０３への書き込みを指示するコマンドリストを生成する。コマンドリストには、外部記憶装置１４０から読み出すデータの読み出し先頭アドレスと、読み出すデータのデータ量と、読み出したデータをメインメモリ１０３に書き込むためのアドレス情報として先頭に位置する１つの指定アドレス（図４参照）が含まれている。 In step S 17, the sub CPU 123 generates a command list that instructs reading of data stored in the external storage device 140 and writing of the read data to the main memory 103 based on the read request. The command list includes a read start address of data to be read from the external storage device 140, a data amount of the read data, and one designated address located at the head as address information for writing the read data to the main memory 103 (FIG. 4). Reference) is included.

ステップＳ１９において、サブＣＰＵ１２３は、ＲＣ・ＩＰ１２５を介してコマンドリストを外部記憶装置１４０に出力する。
ステップＳ２１において、外部記憶装置１４０のコントローラはコマンドリストに含まれる指定アドレスに基づきＲＣ・ＩＰ１２５を介してアドレス記憶ユニット１２９にアクセスする。１つの指定アドレスはメモリページサイズ１つ分（例えば４ＫＢ）のデータに対応する。
ステップＳ２３において、アドレス記憶ユニット１２９を構成するアドレス生成回路１３０の指定アドレス解析部１３５は、指定アドレスを解析する。即ち、指定アドレス解析部１３５は、ＲＣ・ＩＰ１２５を介して外部記憶装置１４０から出力された指定アドレスに基づいて、指定アドレスに対応するＰＲＰリストが格納されたＳＲＡＭのアドレスと加算アドレスとを求める。例えば指定アドレス「０」の場合は、ＳＲＡＭのアドレス「０」と、加算アドレス「０」を求める。 In step S 19, the sub CPU 123 outputs a command list to the external storage device 140 via the RC / IP 125.
In step S 21, the controller of the external storage device 140 accesses the address storage unit 129 via the RC / IP 125 based on the designated address included in the command list. One designated address corresponds to data corresponding to one memory page size (for example, 4 KB).
In step S23, the designated address analysis unit 135 of the address generation circuit 130 configuring the address storage unit 129 analyzes the designated address. That is, the designated address analyzing unit 135 obtains the address and the addition address of the SRAM in which the PRP list corresponding to the designated address is stored based on the designated address output from the external storage device 140 via the RC / IP 125. For example, when the designated address is “0”, the SRAM address “0” and the addition address “0” are obtained.

ステップＳ２５において、アドレス生成回路１３０の指定アドレス解析部１３５は、ステップＳ２３において求められたＳＲＡＭ１３９のアドレスから開始アドレスを読み出す。即ち、アドレス生成回路１３０の指定アドレス解析部１３５は、ステップＳ２３において求めたＳＲＡＭ１３９のアドレスと、データ（開始アドレス）の読み出しに係る要求をＳＲＡＭ１３９に出力する。ＳＲＡＭ１３９は、指定されたアドレスに格納されているデータ（開始アドレス）を取り出して出力する。指定アドレス解析部１３５は、ＳＲＡＭ１３９のアドレスから開始アドレスを取得する。
例えば、指定アドレス「０」の場合、指定アドレス解析部１３５は、ＳＲＡＭのアドレス「０」から開始アドレス「Ｄ０」を取得する。また、指定アドレス解析部１３５は、取得した開始アドレスをＰＲＰリスト開始アドレス記憶部１３３に一時的に記憶させる。 In step S25, the designated address analysis unit 135 of the address generation circuit 130 reads the start address from the address of the SRAM 139 obtained in step S23. That is, the designated address analysis unit 135 of the address generation circuit 130 outputs the SRAM 139 address obtained in step S23 and a request for reading data (start address) to the SRAM 139. The SRAM 139 takes out the data (start address) stored at the designated address and outputs it. The designated address analysis unit 135 acquires the start address from the address of the SRAM 139.
For example, in the case of the designated address “0”, the designated address analysis unit 135 acquires the start address “D0” from the SRAM address “0”. The designated address analysis unit 135 temporarily stores the acquired start address in the PRP list start address storage unit 133.

ステップＳ２７において、アドレス記憶ユニット１２９の仮想アドレス算出部１３７は、開始アドレスに加算アドレスを加算することにより指定アドレスに対応する仮想アドレスを生成する。例えば、指定アドレスが「０」の場合、仮想アドレス算出部１３７は、開始アドレス「Ｄ０」に加算アドレス「０」を加算して仮想アドレス「Ｄ０」を生成する。また、仮想アドレス算出部１３７は、生成した仮想アドレスをアドレス生成回路１３０内の指定アドレス「０」に格納する。 In step S27, the virtual address calculation unit 137 of the address storage unit 129 generates a virtual address corresponding to the designated address by adding the addition address to the start address. For example, when the designated address is “0”, the virtual address calculation unit 137 adds the addition address “0” to the start address “D0” to generate the virtual address “D0”. Further, the virtual address calculation unit 137 stores the generated virtual address in the designated address “0” in the address generation circuit 130.

ステップＳ２９において、外部記憶装置１４０のコントローラはＲＣ・ＩＰ１２５を介してアドレス記憶ユニット１２９内の指定アドレスから仮想アドレスを読み出す。 In step S29, the controller of the external storage device 140 reads the virtual address from the designated address in the address storage unit 129 via the RC / IP 125.

ステップＳ３１において、外部記憶装置１４０のコントローラはコマンドリストに従って読み出したメモリページサイズ１つ分（例えば４ＫＢ）のデータを、アドレス記憶ユニット１２９から読み出したメインメモリ１０３の仮想アドレス「Ｄ０」に書き込む。即ち、外部記憶装置１４０はＲＣ・ＩＰ１２５を介して仮想アドレス「Ｄ０」で表されるメインメモリ１０３上の領域にデータを書き込む。 In step S31, the controller of the external storage device 140 writes the data for one memory page size (for example, 4 KB) read according to the command list to the virtual address “D0” of the main memory 103 read from the address storage unit 129. That is, the external storage device 140 writes data to the area on the main memory 103 represented by the virtual address “D0” via the RC / IP 125.

ステップＳ３３において、外部記憶装置１４０は、アドレス記憶ユニット１２９に出力した最新の指定アドレス（例えば「０」）に１をインクリメントした指定アドレス（例えば「１」）を生成し、アドレス記憶ユニット１２９に出力する。より正確には、外部記憶装置１４０はＲＣ・ＩＰ１２５を介して、１つの仮想アドレスの格納に必要なデータサイズ分のアドレスを、最新の指定アドレスに対してカウントアップしたアドレスを指定アドレスとして生成し、アドレス記憶ユニット１２９に出力する。 In step S 33, the external storage device 140 generates a specified address (for example, “1”) obtained by incrementing the latest specified address (for example, “0”) output to the address storage unit 129 and outputs the generated address to the address storage unit 129. To do. More precisely, the external storage device 140 generates, via the RC / IP 125, an address corresponding to the data size necessary for storing one virtual address as an address that is counted up from the latest specified address. To the address storage unit 129.

ステップＳ３５は、ステップＳ２３と同様である。ステップＳ３５において、アドレス記憶ユニット１２９を構成するアドレス生成回路１３０の指定アドレス解析部１３５は、指定アドレスを解析する。即ち、指定アドレス解析部１３５は、外部記憶装置１４０から出力された指定アドレスに基づいて、指定アドレスに対応するＰＲＰリストが格納されたＳＲＡＭのアドレスと加算アドレスとを求める。例えば指定アドレス「１」の場合は、ＳＲＡＭのアドレス「０」と、加算アドレス「４Ｋ」を求める。 Step S35 is the same as step S23. In step S35, the designated address analysis unit 135 of the address generation circuit 130 configuring the address storage unit 129 analyzes the designated address. That is, the designated address analyzing unit 135 obtains the address of the SRAM storing the PRP list corresponding to the designated address and the addition address based on the designated address output from the external storage device 140. For example, in the case of the designated address “1”, the SRAM address “0” and the addition address “4K” are obtained.

ステップＳ３７は、ステップＳ２５と同様である。ステップＳ３７において、アドレス生成回路１３０の指定アドレス解析部１３５は、ステップＳ３５において求められたＳＲＡＭ１３９のアドレスから開始アドレスを読み出す。
例えば、指定アドレス「１」の場合、指定アドレス解析部１３５は、ＳＲＡＭのアドレス「０」から開始アドレス「Ｄ０」を取得する。また、指定アドレス解析部１３５は、取得した開始アドレスをＰＲＰリスト開始アドレス記憶部１３３に一時的に記憶させる。 Step S37 is the same as step S25. In step S37, the designated address analysis unit 135 of the address generation circuit 130 reads the start address from the address of the SRAM 139 obtained in step S35.
For example, in the case of the designated address “1”, the designated address analysis unit 135 acquires the start address “D0” from the SRAM address “0”. The designated address analysis unit 135 temporarily stores the acquired start address in the PRP list start address storage unit 133.

ステップＳ３９は、ステップＳ２７と同様である。ステップＳ３９において、アドレス記憶ユニット１２９の仮想アドレス算出部１３７は、開始アドレスに加算アドレスを加算することにより指定アドレスに対応する仮想アドレスを生成する。例えば、指定アドレスが「１」の場合、仮想アドレス算出部１３７は、開始アドレス「Ｄ０」に加算アドレス「４Ｋ」を加算して仮想アドレス「Ｄ０＋４Ｋ」を生成する。また、仮想アドレス算出部１３７は、生成した仮想アドレスをアドレス生成回路１３０内の指定アドレス「１」に格納する。
ステップＳ４１は、ステップＳ２９と同様である。ステップＳ４１において、外部記憶装置１４０は、アドレス記憶ユニット１２９内の指定アドレスから仮想アドレスを読み出す。 Step S39 is the same as step S27. In step S39, the virtual address calculation unit 137 of the address storage unit 129 generates a virtual address corresponding to the designated address by adding the addition address to the start address. For example, when the designated address is “1”, the virtual address calculation unit 137 adds the addition address “4K” to the start address “D0” to generate the virtual address “D0 + 4K”. Further, the virtual address calculation unit 137 stores the generated virtual address in the designated address “1” in the address generation circuit 130.
Step S41 is the same as step S29. In step S 41, the external storage device 140 reads the virtual address from the designated address in the address storage unit 129.

ステップＳ４３は、ステップＳ３１と同様である。ステップＳ４３において、外部記憶装置１４０のコントローラは、読み出したデータを、アドレス記憶ユニット１２９から読み出したメインメモリ１０３の仮想アドレス「Ｄ０＋４Ｋ」に書き込む。 Step S43 is the same as step S31. In step S43, the controller of the external storage device 140 writes the read data to the virtual address “D0 + 4K” of the main memory 103 read from the address storage unit 129.

このように、外部記憶装置１４０はＲＣ・ＩＰ１２５を介して、コマンドリストに含まれる指定アドレスと読み出しデータ量とに基づいて、コマンドリストで指定された全てのデータの読み出しが完了するまで、ステップＳ３３〜Ｓ４３の処理を繰り返す。
例えばコマンドリストに含まれる指定アドレスが「０」で、外部記憶装置１４０からの読み出しデータ量が３２ＫＢの場合、外部記憶装置１４０はステップＳ２１〜Ｓ３１で指定アドレス「０」に対応するデータの読み出しと書き込みを実行した後に、ステップＳ３３〜Ｓ４３を実行して順次、指定アドレス「１」〜「７」を生成し、４ＫＢずつのデータをメインメモリ１０３の仮想アドレス「Ｄ０＋４Ｋ」〜「Ｄ０＋２８Ｋ」に格納する。 As described above, the external storage device 140 performs the step S33 until the reading of all the data specified in the command list is completed based on the specified address and the read data amount included in the command list via the RC / IP 125. The process of S43 is repeated.
For example, when the designated address included in the command list is “0” and the amount of data read from the external storage device 140 is 32 KB, the external storage device 140 reads data corresponding to the designated address “0” in steps S21 to S31. After writing, steps S33 to S43 are executed to sequentially generate designated addresses “1” to “7” and store 4 KB data in virtual addresses “D0 + 4K” to “D0 + 28K” of the main memory 103. .

ステップＳ４５において、外部記憶装置１４０はＲＣ・ＩＰ１２５を介して、サブＣＰＵ１２３に対して要求された全てのデータについてメインメモリ１０３への格納が終了した旨を通知する。
ステップＳ４７において、サブＣＰＵ１２３はメインメモリ１０３上の仮想アドレスを指定して、該アドレスに格納されたデータを読み出す。
ステップＳ４９において、サブＣＰＵ１２３は、ｃｇｂＩ／Ｆ１２１を介して読み出したデータを描画回路１０７に出力する。ここで、描画回路１０７とｃｇｂＩ／Ｆ１２１はマスタとスレーブの関係にある。ステップＳ１５でマスタである描画回路１０７からスレーブであるｃｇｂＩ／Ｆ１２１に対して行われたリクエストに対するレスポンスとしてのリードデータは、ｃｇｂＩ／Ｆ１２１から描画回路１０７に返される。 In step S 45, the external storage device 140 notifies the sub CPU 123 that all the requested data has been stored in the main memory 103 via the RC / IP 125.
In step S47, the sub CPU 123 designates a virtual address on the main memory 103, and reads data stored at the address.
In step S 49, the sub CPU 123 outputs the data read out via the cgb I / F 121 to the drawing circuit 107. Here, the drawing circuit 107 and the cgb I / F 121 have a master-slave relationship. In step S15, read data as a response to the request made to the slave cgb I / F 121 from the master drawing circuit 107 is returned from the cgb I / F 121 to the drawing circuit 107.

ステップＳ５１において、描画回路１０７は、サブＣＰＵ１２３から入力されたデータに基づいて描画処理を行う。
ステップＳ５３において、描画回路１０７は、描画処理により生成した画像データをメインメモリ１０３に格納する。
ステップＳ５５において、表示回路１０９は、表示装置１１１の表示タイミングに基づいてメインメモリ１０３から画像データを取得する。
ステップＳ５７において、表示回路１０９は、表示装置１１１に表示画面としての画像データを出力する。 In step S 51, the drawing circuit 107 performs a drawing process based on the data input from the sub CPU 123.
In step S 53, the drawing circuit 107 stores the image data generated by the drawing process in the main memory 103.
In step S 55, the display circuit 109 acquires image data from the main memory 103 based on the display timing of the display device 111.
In step S 57, the display circuit 109 outputs image data as a display screen to the display device 111.

〈コマンドリストに含める指定アドレスの管理方法〉
サブＣＰＵ１２３は、コマンドリストに含める指定アドレスを管理する。以下、図４を参照しながら説明する。 <Management method of specified address to be included in command list>
The sub CPU 123 manages designated addresses included in the command list. Hereinafter, a description will be given with reference to FIG.

《第一のパターン》
サブＣＰＵ１２３は、直前のリードリクエストで使用していない指定アドレスをコマンドリストに含めるように制御する。例えば、サブＣＰＵ１２３は、直前のリードリクエストで使用された指定アドレスの直後に位置する指定アドレス（未使用の指定アドレス）をコマンドリストに含めるように制御する。なお、サブＣＰＵ１２３は、コマンドリストに含めた指定アドレスと、メモリページサイズと、読み出しデータ量とから、直前のリードリクエストで使用された指定アドレスを認識することができる。
仮に、直前のリードリクエストで指定アドレス０〜３が使用された場合、サブＣＰＵ１２３は、次のリードリクエストに基づくコマンドリストに指定アドレス４を含める。また、外部記憶装置１４０のコントローラは、コマンドリストに含まれた指定アドレス４からカウントアップする。 First pattern
The sub CPU 123 performs control so that a specified address that is not used in the immediately preceding read request is included in the command list. For example, the sub CPU 123 controls the command list to include a designated address (unused designated address) located immediately after the designated address used in the immediately preceding read request. The sub CPU 123 can recognize the designated address used in the immediately preceding read request from the designated address included in the command list, the memory page size, and the read data amount.
If the designated addresses 0 to 3 are used in the immediately preceding read request, the sub CPU 123 includes the designated address 4 in the command list based on the next read request. Further, the controller of the external storage device 140 counts up from the designated address 4 included in the command list.

《第二のパターン》
サブＣＰＵ１２３は、１つのリードリクエストで要求されるデータの全体が、メインメモリ１０３内に連続して格納されるように、コマンドリストに含める指定アドレスを制御する。例えば、サブＣＰＵ１２３は、１つのＰＲＰリストによって表現されるメインメモリの連続する１領域に１つのリードリクエストに基づくデータの全部を格納できない場合、他のＰＲＰリストに割り当てられている指定アドレスをコマンドリストに含めるように制御する。
仮に、メインメモリ１０３に図３（ｂ）に示すような分散した領域０〜３が確保されているとする。図４の指定アドレス０〜２５０までが使用済みの結果、領域０の残容量が２０ＫＢ、領域１は未使用であるとする。読み出しデータのデータ量が３２ＫＢの場合、読み出しデータの全体を領域０の未使用部分に格納することはできない。そこで、サブＣＰＵ１２３は、読み出しデータの全体がメインメモリ１０３の領域１に格納されるように、図４に示す指定アドレス２５６をコマンドリストに含めるように制御する。この場合、読み出しデータは、図４の指定アドレス２５６〜２６３に対応するメインメモリ１０３内の領域に格納される。《Second pattern》
The sub CPU 123 controls the designated address included in the command list so that the entire data requested by one read request is continuously stored in the main memory 103. For example, if the sub CPU 123 cannot store all of the data based on one read request in one continuous area of the main memory represented by one PRP list, the sub CPU 123 sets the designated address assigned to the other PRP list to the command list. Control to include.
Assume that dispersed areas 0 to 3 as shown in FIG. 3B are secured in the main memory 103. As a result of the use of the designated addresses 0 to 250 in FIG. 4, it is assumed that the remaining capacity of the area 0 is 20 KB and the area 1 is unused. When the amount of read data is 32 KB, the entire read data cannot be stored in the unused portion of area 0. Therefore, the sub CPU 123 performs control so that the designated address 256 shown in FIG. 4 is included in the command list so that the entire read data is stored in the area 1 of the main memory 103. In this case, the read data is stored in an area in the main memory 103 corresponding to the designated addresses 256 to 263 in FIG.

《第三のパターン》
サブＣＰＵ１２３は、１つのリードリクエストで要求されるデータの全体が、メインメモリ１０３内に連続して格納されるように、コマンドリストに含める指定アドレスを制御する。例えば、サブＣＰＵ１２３は、１つのリードリクエストに対して１つのＰＲＰリストを割り当てるように、コマンドリストに含める指定アドレスを制御する。
具体的には、１番目に出力されたリードリクエストに対して、サブＣＰＵ１２３は、ＰＲＰリスト＃０に対応づけられた複数の指定アドレスのうちの先頭に位置するアドレス（指定アドレス０）を含むコマンドリストを生成する。また、２番目に出力されたリードリクエストに対して、サブＣＰＵ１２３は、ＰＲＰリスト＃１に対応づけられた複数の指定アドレスのうちの先頭に位置するアドレス（指定アドレス２５６）を含むコマンドリストを生成する。
このような処理は、サブＣＰＵ１２３が複数のリードリクエストを並列処理する場合に特に有効である。《Third pattern》
The sub CPU 123 controls the designated address included in the command list so that the entire data requested by one read request is continuously stored in the main memory 103. For example, the sub CPU 123 controls a designated address included in the command list so that one PRP list is assigned to one read request.
Specifically, for the read request output first, the sub CPU 123 includes a command including an address (designated address 0) located at the head of the plurality of designated addresses associated with the PRP list # 0. Generate a list. In response to the second output read request, the sub CPU 123 generates a command list including an address (specified address 256) located at the head of a plurality of specified addresses associated with the PRP list # 1. To do.
Such a process is particularly effective when the sub CPU 123 processes a plurality of read requests in parallel.

《第四のパターン》
サブＣＰＵ１２３は、１つのリードリクエストで要求されるデータの全体が、メインメモリ１０３内に連続して格納されるように、コマンドリストに含める指定アドレスを制御する。例えば、サブＣＰＵ１２３は、複数のＰＲＰリストに跨がって表現されるメインメモリの連続する領域に１つのリードリクエストに基づくデータの全部を格納するように、コマンドリストに含める指定アドレスを制御する。
仮に、メインメモリ１０３に図３（ａ）に示すような連続した領域０〜３が確保されているとする。図４の指定アドレス０〜２５０までが使用済みの結果、領域０の残容量が２０ＫＢ、領域１は未使用であるとする。読み出しデータのデータ量が３２ＫＢの場合、サブＣＰＵ１２３は、図４に示す指定アドレス２５１をコマンドリストに含めることで、読み出しデータを指定アドレス２５１〜２５８に対応するメインメモリ１０３内の領域に格納される。このように、ＰＲＰリストで管理する領域がメインメモリ内で連続する場合は、メインメモリ１０３の隣接する領域に跨がってデータを格納してもよい。
上記制御は、１つのリードリクエストで読み出すデータ量が、１つのＰＲＰリストで管理するメインメモリの領域のサイズよりも大きい場合にも同様に適用できる。《Fourth pattern》
The sub CPU 123 controls the designated address included in the command list so that the entire data requested by one read request is continuously stored in the main memory 103. For example, the sub CPU 123 controls a designated address included in the command list so that all data based on one read request is stored in a continuous area of the main memory expressed across a plurality of PRP lists.
Assume that continuous areas 0 to 3 as shown in FIG. 3A are secured in the main memory 103. As a result of the use of the designated addresses 0 to 250 in FIG. 4, it is assumed that the remaining capacity of the area 0 is 20 KB and the area 1 is unused. When the amount of read data is 32 KB, the sub CPU 123 stores the read data in an area in the main memory 103 corresponding to the specified addresses 251 to 258 by including the specified address 251 shown in FIG. 4 in the command list. . As described above, when the areas managed by the PRP list are continuous in the main memory, the data may be stored across the adjacent areas of the main memory 103.
The above control can be similarly applied to the case where the amount of data read by one read request is larger than the size of the main memory area managed by one PRP list.

なお、１つのリードリクエストに基づく読み出しデータは、メインメモリ１０３内に連続して格納されることが望ましいが、読み出しデータがメインメモリ１０３内に分散して格納されても構わない。 Note that read data based on one read request is desirably stored continuously in the main memory 103, but the read data may be distributed and stored in the main memory 103.

〈変形例〉
上記実施形態においては、ＰＲＰリストの格納先として、ＣＧＲＯＭコントローラ１２０に用意したＳＲＡＭ１３９を利用したが、ＰＲＰリストの格納場所はメインメモリ１０３であってもよいし、他のメモリであってもよい。
上記実施形態においては、サブＣＰＵ１２３が画像処理装置１００の起動時にＰＲＰリストをＳＲＡＭ１３９に格納したが、ＰＲＰリストは少なくともステップＳ１７のコマンドリストの作成前に格納されていればよい。例えば、サブＣＰＵ１２３は、ステップＳ１５のリードリクエストを受け取った後に、ＰＲＰリストを生成してＳＲＡＭ１３９に格納してもよい。
サブＣＰＵ１２３が自身のレジスタに設定するメモリページサイズは、外部記憶装置１４０のメモリページサイズの最小値には限られない。例えば、サブＣＰＵ１２３は、外部記憶装置１４０のＣＡＰレジスタに記述されたメモリページサイズの最大値（CAP.MPSMAX）を、自身のレジスタに設定してもよい。
上記実施形態においてはサブＣＰＵ１２３が外部記憶装置１４０に対して指定アドレスを指示し、また外部記憶装置１４０が指定アドレスを用いてアドレス記憶ユニット１２９に対してアクセスするため、指定アドレス指示手段はサブＣＰＵ１２３及び外部記憶装置１４０として説明したが、サブＣＰＵ１２３と、外部記憶装置１４０へのブリッジ機能であるＲＣ・ＩＰ１２５とを指定アドレス指示手段として捉えることもできる。
本発明について、画像処理装置、及び画像処理システムの例により説明したが、本発明は、画像データ以外のデータを処理する装置、例えば音声データを処理する音声処理装置、及び音声処理装置と外部記憶装置とによって構成される音声処理システムにも適用可能である。音声処理装置は、画像処理装置のＧＰＵに代えて音声データを処理するＤＳＰ(Digital Signal Processor：音声処理ユニット)を備え、表示装置に代えてスピーカを備える。上記、画像データや音声データを処理する情報処理装置は、パチンコ機やパチスロ機等の遊技機に搭載される。 <Modification>
In the above embodiment, the SRAM 139 prepared in the CGROM controller 120 is used as the PRP list storage destination. However, the PRP list may be stored in the main memory 103 or another memory.
In the above embodiment, the sub CPU 123 stores the PRP list in the SRAM 139 when the image processing apparatus 100 is activated. However, the PRP list only needs to be stored at least before the creation of the command list in step S17. For example, the sub CPU 123 may generate the PRP list and store it in the SRAM 139 after receiving the read request in step S15.
The memory page size set by the sub CPU 123 in its own register is not limited to the minimum value of the memory page size of the external storage device 140. For example, the sub CPU 123 may set the maximum value (CAP.MPSMAX) of the memory page size described in the CAP register of the external storage device 140 in its own register.
In the above embodiment, since the sub CPU 123 instructs the external storage device 140 with a designated address, and the external storage device 140 accesses the address storage unit 129 using the designated address, the designated address instruction means is the sub CPU 123. However, the sub CPU 123 and the RC / IP 125 that is a bridge function to the external storage device 140 can also be regarded as designated address instruction means.
Although the present invention has been described with reference to an example of an image processing apparatus and an image processing system, the present invention is an apparatus that processes data other than image data, for example, an audio processing apparatus that processes audio data, and an audio processing apparatus and an external storage The present invention can also be applied to a voice processing system configured with a device. The audio processing device includes a DSP (Digital Signal Processor: audio processing unit) that processes audio data instead of the GPU of the image processing device, and includes a speaker instead of the display device. The information processing apparatus that processes image data and audio data is mounted on a gaming machine such as a pachinko machine or a pachislot machine.

〈効果〉
以上のように本実施形態によれば、１つの開始アドレスから複数の仮想アドレスを生成することにより、メインメモリ上で連続する複数の小領域を１つのＰＲＰリストで表現することができる。従って、メインメモリの領域管理に使用するＰＲＰリストが少なくて済み、ＰＲＰリストによるメモリの消費を低減できる。 <effect>
As described above, according to the present embodiment, by generating a plurality of virtual addresses from one start address, a plurality of continuous small areas on the main memory can be represented by one PRP list. Therefore, the number of PRP lists used for managing the area of the main memory can be reduced, and memory consumption by the PRP list can be reduced.

〔本発明の実施態様例と作用、効果のまとめ〕
＜第一の実施態様＞
本態様に係る情報処理装置（画像処理装置１００）は、バスを介してアクセス可能なメインメモリ１０３と、外部記憶装置１４０が接続されるＰＣＩｅインターフェースを有すると共に該ＰＣＩｅインターフェースを制御するコントローラ（ＣＧＲＯＭコントローラ１２０）と、を備え、外部記憶装置に記憶されたデータを読み出して、ＮＶＭｅコマンド規格に従ってメインメモリに格納する装置であり、以下の特徴を有する。
即ち、情報処理装置は、ＰＲＰリストを格納するリスト格納メモリ（ＳＲＡＭ１３９）と、外部記憶装置から読み出したデータをメインメモリに格納するための仮想アドレスを生成する仮想アドレス生成手段（アドレス生成回路１３０）と、を備え、仮想アドレス生成手段は、複数のアドレスを単一のＰＲＰリストに割り当てると共に、アドレスが指示された場合に指示された指定アドレスに対応するＰＲＰリストに含まれる開始アドレスと指定アドレスに応じた加算アドレスとに基づいて仮想アドレスを生成することを特徴とする。 [Summary of Embodiments, Actions, and Effects of the Present Invention]
<First embodiment>
An information processing apparatus (image processing apparatus 100) according to this aspect includes a main memory 103 accessible via a bus and a PCIe interface to which an external storage device 140 is connected, and a controller (CGROM controller) that controls the PCIe interface 120), and stores the data stored in the external storage device in the main memory in accordance with the NVMe command standard, and has the following characteristics.
That is, the information processing apparatus includes a list storage memory (SRAM 139) that stores a PRP list, and virtual address generation means (address generation circuit 130) that generates a virtual address for storing data read from the external storage device in the main memory. And the virtual address generation means assigns a plurality of addresses to a single PRP list, and adds a start address and a designated address included in the PRP list corresponding to the designated address designated when the address is designated. A virtual address is generated based on the corresponding addition address.

本態様によれば、ＰＲＰリストによるメモリの消費を低減することが可能となる。
即ち、ＰＲＰリストにはメインメモリ内で連続する領域の先頭に位置する開始アドレスを記述すると共に、１つのＰＲＰリストにリスト格納メモリ内の複数のアドレスを割り当てる。仮想アドレス生成手段は、リスト格納メモリ内のアドレスが指示される毎に、指示された指定アドレスに対応する仮想アドレスを順次生成する。各仮想アドレスはメインメモリ上の各小領域を表現するものであり、開始アドレスに加算アドレスを加算することにより生成される。従って、より少ないＰＲＰリストでメインメモリの連続領域を表現でき、ＰＲＰリストによるメモリの消費を低減することができる。
例えば、遊技機等の画像処理装置のように、高速かつ高精細な画像表示が求められている装置においてはＰＲＰリストによるメモリ消費を低減することで、画像処理に割り当てるメモリを増やすことができる。 According to this aspect, it is possible to reduce memory consumption by the PRP list.
That is, the PRP list describes the start address located at the head of a continuous area in the main memory, and assigns a plurality of addresses in the list storage memory to one PRP list. The virtual address generation means sequentially generates virtual addresses corresponding to the designated address every time an address in the list storage memory is designated. Each virtual address represents each small area on the main memory, and is generated by adding the addition address to the start address. Therefore, a continuous area of the main memory can be expressed with a smaller number of PRP lists, and memory consumption by the PRP list can be reduced.
For example, in an apparatus that requires high-speed and high-definition image display, such as an image processing apparatus such as a gaming machine, memory allocated to image processing can be increased by reducing memory consumption by the PRP list.

＜第二の実施態様＞
本態様に係る情報処理装置（画像処理装置１００）において、仮想アドレス生成手段（アドレス生成回路１３０）は、複数のアドレスを単一のＰＲＰリストに割り当てるアドレス割当手段（アドレス割当部１３１）と、指定アドレスに対応するＰＲＰリストと加算アドレスとを求める指定アドレス解析手段（指定アドレス解析部１３５）と、求められたＰＲＰリストに含まれる開始アドレスと加算アドレスとに基づいて仮想アドレスを算出する仮想アドレス算出手段（仮想アドレス算出部１３７）と、を備えることを特徴とする。
本態様は、第一の実施態様と同様の効果を奏する。 <Second embodiment>
In the information processing apparatus (image processing apparatus 100) according to this aspect, the virtual address generation unit (address generation circuit 130) includes an address allocation unit (address allocation unit 131) that allocates a plurality of addresses to a single PRP list, and a designation Virtual address calculation for calculating a virtual address based on a specified address analyzing means (specified address analyzing unit 135) for obtaining a PRP list and an added address corresponding to the address, and a start address and an added address included in the obtained PRP list. Means (virtual address calculation unit 137).
This aspect has the same effect as the first embodiment.

＜第三の実施態様＞
本態様に係る情報処理装置（画像処理装置１００）は、データのリードリクエストに基づいて仮想アドレス生成手段（アドレス生成回路１３０）に指定アドレスを指示する指定アドレス指示手段（サブＣＰＵ１２３、外部記憶装置１４０またはＲＣ・ＩＰ１２５）を備え、指定アドレス指示手段（外部記憶装置１４０またはＲＣ・ＩＰ１２５）は、直前のリードリクエストにおいて未使用の指定アドレスからカウントアップすることを特徴とする。
本態様によれば、指定アドレスを順番に使用するので、メインメモリのメモリ空間を有効に活用できる。 <Third embodiment>
The information processing apparatus (image processing apparatus 100) according to the present aspect includes designated address instructing means (sub CPU 123, external storage device 140) that instructs a virtual address generating means (address generating circuit 130) based on a data read request. Or RC / IP 125), and the designated address indicating means (external storage device 140 or RC / IP 125) counts up from the unused designated address in the immediately preceding read request.
According to this aspect, since the designated addresses are used in order, the memory space of the main memory can be used effectively.

＜第四の実施態様＞
本態様に係る情報処理装置（画像処理装置１００）において、指定アドレス指示手段（サブＣＰＵ）は、一のＰＲＰリストによって表現されるメインメモリ１０３の連続する一領域に一のリードリクエストに基づくデータの全部を格納できない場合、他のＰＲＰリストに割り当てられている指定アドレスを指示することを特徴とする。
本態様によれば、外部記憶装置から読み出したデータを、メインメモリ上に連続した状態で格納することができる。 <Fourth embodiment>
In the information processing apparatus (image processing apparatus 100) according to this aspect, the designated address instruction unit (sub CPU) transmits data based on one read request to one continuous area of the main memory 103 represented by one PRP list. When all the data cannot be stored, the designated address assigned to another PRP list is indicated.
According to this aspect, the data read from the external storage device can be stored in a continuous state on the main memory.

＜第五の実施態様＞
本態様に係る情報処理装置（画像処理装置１００）は、データのリードリクエストに基づいて仮想アドレス生成手段（アドレス生成回路１３０）に指定アドレスを指示する指定アドレス指示手段（サブＣＰＵ１２３、外部記憶装置１４０またはＲＣ・ＩＰ１２５）を備え、指定アドレス指示手段（サブＣＰＵ１２３）は、一のリードリクエストに対して一のＰＲＰリストを割り当てるように指定アドレスを指示することを特徴とする。
本態様においては、１つのリードリクエストに対してＰＲＰリストが１対１で割り当てられるので、複数のリードリクエストに基づく処理を並列して実行する場合に、メインメモリのアドレス管理が容易となる。 <Fifth embodiment>
The information processing apparatus (image processing apparatus 100) according to the present aspect includes designated address instructing means (sub CPU 123, external storage device 140) that instructs a virtual address generating means (address generating circuit 130) based on a data read request. Or RC / IP 125), and the designated address instruction means (sub CPU 123) designates the designated address so as to allocate one PRP list to one read request.
In this aspect, since the PRP list is assigned to one read request on a one-to-one basis, when processing based on a plurality of read requests is executed in parallel, main memory address management becomes easy.

＜第六の実施態様＞
本態様に係る情報処理装置（画像処理装置１００）は、画像データ又は音声データを処理する処理ユニット（ＧＰＵ１０５、ＤＳＰ）と、メインメモリ１０３上の仮想アドレスに格納されたデータを取得して、処理ユニットに出力するように制御するサブＣＰＵ１２３と、を備えることを特徴とする。
本発明は、遊技機等の画像処理装置や音声処理装置等、メインメモリ上に大きな連続領域を確保することが容易な情報処理装置に特に有効である。 <Sixth embodiment>
The information processing apparatus (image processing apparatus 100) according to this aspect acquires processing data (GPU 105, DSP) that processes image data or audio data, and data stored in a virtual address on the main memory 103, and performs processing. And a sub CPU 123 that controls to output to the unit.
The present invention is particularly effective for an information processing apparatus that can easily secure a large continuous area on a main memory, such as an image processing apparatus such as a gaming machine or an audio processing apparatus.

＜第七の実施態様＞
本態様に係る情報処理システムは、情報処理装置（画像処理装置１００）と、ＰＣＩｅインターフェースと接続する外部記憶装置１４０と、を備えることを特徴とする。
本態様によれば、第一乃至第六の実施態様と同様の効果を奏する。 <Seventh embodiment>
The information processing system according to this aspect includes an information processing apparatus (image processing apparatus 100) and an external storage device 140 connected to a PCIe interface.
According to this aspect, there are the same effects as the first to sixth embodiments.

１００…画像処理装置、１０１…メインＣＰＵ、１０３…メインメモリ、１０５…ＧＰＵ、１０７…描画回路、１０９…表示回路、１１１…表示装置、１２０…ＣＧＲＯＭコントローラ、１２１…ｃｇｂＩ／Ｆ、１２３…サブＣＰＵ、１２５…ＰＣＩｅＲＣ・ＩＰ、１２９…アドレス記憶ユニット、１３０…アドレス生成回路、１３１…アドレス割当部、１３３…ＰＲＰリスト開始アドレス記憶部、１３５…指定アドレス解析部、１３７…仮想アドレス算出部、１３９…ＳＲＡＭ、１４０…外部記憶装置、１５１…メインバス、１５３…内部バス、１５５…ＩＣＭ DESCRIPTION OF SYMBOLS 100 ... Image processing apparatus, 101 ... Main CPU, 103 ... Main memory, 105 ... GPU, 107 ... Drawing circuit, 109 ... Display circuit, 111 ... Display apparatus, 120 ... CGROM controller, 121 ... cgbI / F, 123 ... Sub CPU 125 ... PCIeRC / IP, 129 ... Address storage unit, 130 ... Address generation circuit, 131 ... Address allocation unit, 133 ... PRP list start address storage unit, 135 ... Designated address analysis unit, 137 ... Virtual address calculation unit, 139 ... SRAM, 140 ... external storage device, 151 ... main bus, 153 ... internal bus, 155 ... ICM

Claims

A main memory accessible via a bus; a controller having a PCIe interface to which an external storage device is connected and controlling the PCIe interface; and reading data stored in the external storage device, An information processing apparatus for storing in the main memory according to a standard,
The main memory has a plurality of large areas in which a plurality of small areas are continuous,
The controller includes a storage memory that stores information on a start address located at the head of each large area of the main memory, and a virtual address generation unit.
The virtual address generation means assigns a plurality of designated addresses designated in accordance with the NVMe command standard to one start address , holds or calculates an addition address corresponding to the designated address , and sets the assigned start address. An information processing apparatus that generates a virtual address by adding the addition address to information.

The virtual address generation means includes
Address allocating means for allocating the plurality of designated addresses to one start address ;
Designated address analysis means for obtaining the start address and the addition address corresponding to the designated address;
The information processing apparatus according to claim 1, characterized in that and a virtual address calculating means for calculating the virtual address based on the previous SL start address obtained and the added address.

Comprising a specified address instruction means for instructing the designated address in the virtual address generating means based on the read request of data from the processor provided in the information processing apparatus,
The designated address instruction means is responsive to a data size necessary for storing data read from the external storage device based on a designated address next to the latest designated address output from the designated address instruction means to the virtual address generation means. The information processing apparatus according to claim 1, wherein one or a plurality of designated addresses are generated.

Said specified address indication means, when it can not store all of the data in accordance with one of the read request to the successive one region of the main memory to be represented by the start address one, are assigned to other said start address The information processing apparatus according to claim 3, wherein the designated address is designated.

A designated address instruction means for instructing the designated address to the virtual address generation means based on a data read request from a processor provided in the information processing apparatus ;
The information processing apparatus according to claim 1, wherein the designated address instruction unit instructs the designated address indicating the large area which is different for each read request .

A processing unit for processing image data or audio data;
6. A sub-CPU that controls to acquire data stored in the virtual address on the main memory and output the data to the processing unit. 6. The information processing apparatus described.

An information processing system comprising: the information processing apparatus according to any one of claims 1 to 6; and an external storage device connected to the PCIe interface.