JP6555682B2 - Common mode filter - Google Patents
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Description
本発明は差動伝送に用いられるコモンモードフィルタに関する。 The present invention relates to a common mode filter used for differential transmission.
差動伝送技術は、伝送線路を介して信号を伝送する際に、２本の平行に配置した線路に差動信号（ディファレンシャルモード）を伝播させることにより、電磁的な妨害波が外部に作用しないようにする（EMC対策）ためのものである。この差動伝送技術においては、同相成分（コモンモード）のノイズが伝播すると、ノイズ輻射によりEMC対策が阻害されることから、コモンモード成分を抑制するコモンモードフィルタが必ず用いられる。 In the differential transmission technology, when transmitting a signal via a transmission line, the electromagnetic interference wave does not act on the outside by propagating the differential signal (differential mode) through two parallel lines. It is for doing (EMC measures). In this differential transmission technology, when in-phase component (common mode) noise propagates, EMC countermeasures are hindered by noise radiation, so a common mode filter that suppresses common mode components is always used.
従前のコモンモードフィルタは、コモンモードチョークコイルやチップ素子を用いたフィルタが一般的であった。これに対し、従前のコモンモードフィルタとは動作原理が異なる擬似伝送線路理論に基づくコモンモードフィルタが提案されている（特許文献１）。図２０は、擬似伝送線路理論に基づくコモンモードフィルタの構成例を示す。このコモンモードフィルタは、第１の伝送線路L1と第２の伝送線路L2に、それぞれ入力側のAパターン部L1A、L2A、出力側のBパターン部L1B、L2B、中間接続パターン部L1C、L2Cを設けた構成を備える。 Conventional common mode filters are generally filters using a common mode choke coil or a chip element. On the other hand, a common mode filter based on a pseudo transmission line theory having a different operation principle from a conventional common mode filter has been proposed (Patent Document 1). FIG. 20 shows a configuration example of a common mode filter based on the pseudo transmission line theory. This common mode filter has an input side A pattern portion L1A, L2A, an output side B pattern portion L1B, L2B, and an intermediate connection pattern portion L1C, L2C on the first transmission line L1 and the second transmission line L2, respectively. The provided structure is provided.
図１６は図１５の等価回路である。等価回路は、各パターン部及び各パターン部間のキャパシタンス成分、インダクタンス成分を考慮して構成されている。このコモンモードフィルタは、コモンモードのノイズ信号を遮断し、ディファレンシャルモードについては、通したい周波数領域の信号のみ通過させるという作用をなす。
擬似伝送線路理論に基づくコモンモードフィルタは、図１５に示すように、薄膜パターンの線幅や形状を適宜設計することによって形成することができ、容易に小型化、薄型化が可能である。
FIG. 16 is an equivalent circuit of FIG. The equivalent circuit is configured in consideration of each pattern portion and the capacitance component and inductance component between the pattern portions. This common mode filter cuts off the common mode noise signal and allows the differential mode to pass only the signal in the desired frequency region.
As shown in FIG. 15, the common mode filter based on the pseudo transmission line theory can be formed by appropriately designing the line width and shape of the thin film pattern, and can be easily reduced in size and thickness.
擬似伝送線路理論に基づく従来のコモンモードフィルタは、図２１の等価回路に示すように、６個のインダクタと８個のキャパシタを構成素子としている。これらの構成素子のうち、インダクタは占有面積が大きくなるため、デバイスに組み込む際の高集積化が阻害されるという問題があった。
本発明は、従来のコモンモードフィルタに用いられているインダクタの数を減らすことにより回路の簡素化を図り、小型化、高集積化を可能とするコモンモードフィルタを提供することを目的とする。
As shown in the equivalent circuit of FIG. 21, the conventional common mode filter based on the pseudo transmission line theory includes six inductors and eight capacitors. Among these constituent elements, the inductor occupies a large area, and there is a problem in that high integration is hindered when incorporated in a device.
SUMMARY OF THE INVENTION An object of the present invention is to provide a common mode filter that simplifies a circuit by reducing the number of inductors used in a conventional common mode filter, and can be miniaturized and highly integrated.
本発明に係るコモンモードフィルタは、第１の伝送線路（L1)と第２の伝送線路（L2)に差動信号を伝播させて信号を伝送する伝送回路に用いるコモンモードフィルタであって、前記コモンモードフィルタは、一対のインダクタと複数のキャパシタとから構成され、前記インダクタが相互に磁気的に結合される配置として形成したことを特徴とする。
コモンモードフィルタを構成する一対のインダクタを磁気的に結合する配置とすることにより、インダクタとなるコイルを互いに近接させて配置することができ、コモンモードフィルタの小型化を効率的に図ることができる。
The common mode filter according to the present invention is a common mode filter used in a transmission circuit for transmitting a signal by propagating a differential signal through a first transmission line (L1) and a second transmission line (L2). The common mode filter includes a pair of inductors and a plurality of capacitors, and is characterized in that the inductors are magnetically coupled to each other.
By arranging the pair of inductors constituting the common mode filter to be magnetically coupled, the inductor coils can be arranged close to each other, and the common mode filter can be efficiently downsized. .
本発明に係るコモンモードフィルタは、 第１の伝送線路（L1)と第２の伝送線路（L2)に差動信号を伝播させて信号を伝送する伝送回路に用いるコモンモードフィルタであって、
前記第１の伝送線路（L1）に配設した第１のキャパシタ（９１）及び前記第２の伝送線路（L2)に配設した第２のキャパシタ（９２）と、前記第１のキャパシタ（９１）よりも入力側の前記第1の伝送線路（L1)上の点と、前記第２のキャパシタ（９２）よりも入力側の前記第２の伝送線路（L2)上の点との間に掛け渡して配設した第１のインダクタ（１１）と、前記第１のキャパシタ（９１）よりも出力側の前記第1の伝送線路（L1)上の点と、前記第２のキャパシタ（９２）よりも出力側の前記第２の伝送線路（L2)上の点との間に掛け渡して配設した第２のインダクタ（２１）と、前記第1の伝送線路（L1)及び前記第２の伝送線路（L2)上の、前記第１のインダクタ（１１）との接続点よりも入力側の位置において、前記第1の伝送線路（L1)と前記第２の伝送線路（L2)との間に直列接続により掛け渡して配設され、中間点が接地された第３のキャパシタ（３１）及び第４のキャパシタ（４１）と、前記第1の伝送線路（L1)及び前記第２の伝送線路（L2)上の、前記第２のインダクタ（１１）との接続点よりも出力側の位置において、前記第1の伝送線路（L1)と前記第２の伝送線路（L2)との間に直列接続により掛け渡して配設され、中間点が接地された第５のキャパシタ（３２）及び第６のキャパシタ（４２）と、前記第３のキャパシタ（３１）と前記第１の伝送線路（L1)との接続点よりも入力側の前記第１の伝送線路（L1)上に配設した第７のキャパシタ（５１）及び前記第４のキャパシタ（４１）と前記第２の伝送線路（L2)との接続点よりも入力側の前記第２の伝送線路（L2)上に配設した第８のキャパシタ（７１）と、前記第５のキャパシタ（３２）と前記第１の伝送線路（L1)との接続点よりも出力側の前記第1の伝送線路（L1)上に配設した第９のキャパシタ（６２）及び前記第６のキャパシタ（４２）と前記第２の伝送線路（L2)との接続点よりも出力側の前記第２の伝送線路（L2)上に配設した第１０のキャパシタ（８２）とを備え、前記第１〜第１０のキャパシタ（９１、９２、３１、４１、３２、４２、５１、７１、６２、８２）を構成する導体パターンが設けられた第１層と、誘電体材からなる第２層と、前記第１〜第１０のキャパシタ（９１、９２、３１、４１、３２、４２、５１、７１、６２、８２）を構成する導体パターン及び前記第1のインダクタ（１１）と第２のインダクタ（２１）を構成する導体パターンが設けられた第３層とを、前記第２層を中間層として積層するとともに、前記第１層の前記第１〜第１０のキャパシタを構成する導体パターンと前記第３層の前記第１〜第１０のキャパシタを構成する導体パターンとを前記第２層を挟んで対向配置し、前記第１のインダクタ（１１）と前記第２のインダクタ（２１）は、前記第３層の平面内において、コイルパターンを互いに入り組ませた形態として磁気的に結合する構成とするとともに、前記コイルパターンを囲む配置に前記第１〜第１０のキャパシタを構成する導体パターンを形成したことを特徴とする。
A common mode filter according to the present invention is a common mode filter used in a transmission circuit for transmitting a signal by propagating a differential signal through a first transmission line (L1) and a second transmission line (L2).
The first transmission a first capacitor which is disposed in line (L1) and (91) a second capacitor (92) that and is disposed in the second transmission line (L2), said first capacitor (91 ) Between the point on the first transmission line (L1) on the input side of the second capacitor and the point on the second transmission line (L2) on the input side of the second capacitor (92). From the first inductor (11) disposed across, the point on the first transmission line (L1) on the output side of the first capacitor (91), and the second capacitor (92) , The second inductor (21) arranged between the points on the second transmission line (L2) on the output side, the first transmission line (L1), and the second transmission. The first transmission line (L1) and the second transmission line (L2) are connected to the first inductor (11) at a position closer to the input side than the connection point to the first inductor (11). It is arranged to pass over a series connection between the feed line (L2), a third capacitor (31) and a fourth capacitor midpoint is grounded (41), said first transmission line (L1 ) And the second transmission line (L2) on the output side of the connection point with the second inductor (11), the first transmission line (L1) and the second transmission line (L2) and a fifth capacitor (32) and a sixth capacitor (42) which are arranged by being connected in series with each other and whose middle point is grounded , the third capacitor (31), and the The seventh capacitor ( 51 ) and the fourth capacitor (41) disposed on the first transmission line (L 1) on the input side from the connection point with the first transmission line (L 1), and the first capacitor eighth calibration of which is disposed on the input side the second transmission line (L2) than the connection point between the second transmission line (L2) A lower (71), said fifth capacitor (32) and said first transmission line (L1) of the first output side than the connection point between the transmission line 9 which is disposed on the (L1) A tenth capacitor disposed on the second transmission line (L2) on the output side of the connection point between the capacitor (62) and the sixth capacitor (42) and the second transmission line (L2). (82), and a first layer provided with a conductor pattern constituting the first to tenth capacitors (91, 92, 31, 41, 32, 42, 51, 71, 62, 82) ; A second layer made of a dielectric material, a conductor pattern constituting the first to tenth capacitors (91, 92, 31, 41, 32, 42, 51, 71, 62, 82) and the first inductor (11) and a third conductor pattern comprising the second inductor (21) is provided. And a conductive pattern constituting the first to tenth capacitors of the first layer and the first to tenth capacitors of the third layer. The first inductor (11) and the second inductor (21) interleave the coil pattern with each other in the plane of the third layer. In the present invention, the magnetic pattern is configured to be magnetically coupled, and conductor patterns constituting the first to tenth capacitors are formed in an arrangement surrounding the coil pattern .
本発明に係るコモンモードフィルタは、一対のインダクタを相互に磁気的に結合する構成としたことにより、インダクタを相互に接近させて配置することができ、コモンモードフィルタの小型化を好適に図ることができる。 The common mode filter according to the present invention has a configuration in which a pair of inductors are magnetically coupled to each other, so that the inductors can be disposed close to each other, and the common mode filter can be suitably reduced in size. Can do.
（コモンモードフィルタ回路：１ユニット構成）
本発明においてコモンモードフィルタとして検討している構成は、キャパシタとインダクタとなる導体パターンを形成した層を絶縁層を挟んで積層することにより、パターン間あるいは線間に寄生するキャパシタンス成分、インダクタンス成分を構成して、コモンモードフィルタとするものである。
(Common mode filter circuit: 1 unit configuration)
In the configuration considered as a common mode filter in the present invention, a capacitor and a layer formed with a conductor pattern serving as an inductor are stacked with an insulating layer interposed therebetween, so that a parasitic capacitance component and an inductance component between patterns or lines can be reduced. The common mode filter is configured.
図１は、コモンモードフィルタの基本単位（ユニット）として当初検討したコモンモードフィルタの等価回路を示す。
このコモンモードフィルタは、信号を伝送する第１の伝送線路L1と第２の伝送線路L2との間を、インダクタ１１（インダクタンス：2LL)により接続するとともに、インダクタ１１と並列に、キャパシタ３１（キャパシタンス：CR）とキャパシタ４１（キャパシタンス：CR)を直列接続により配置した構成を備える。
キャパシタ３１とキャパシタ４１とを接続する中間位置は接地電位とする。なお、インダクタ１１のインダクタンスを2LLと表しているのは、キャパシタンス３１、４１と並列にインダクタンスLLの２つのインダクタを直列配置した回路を想定しているためである。
また、第１の伝送線路L1と第２の伝送線路L2には、インダクタ１１及びキャパシタ３１、４１との結節点を挟む配置に、それぞれ、キャパシタ５１、キャパシタ６１（キャパシタンス：CL)と、キャパシタ７１、キャパシタ８１（キャパシタンス：CL)を設ける。
FIG. 1 shows an equivalent circuit of a common mode filter initially examined as a basic unit (unit) of the common mode filter.
This common mode filter connects a first transmission line L1 and a second transmission line L2 for transmitting signals by an inductor 11 (inductance: 2L L ), and in parallel with the inductor 11, a capacitor 31 ( Capacitance: C R ) and capacitor 41 (capacitance: C R ) are arranged in series connection.
An intermediate position connecting the capacitor 31 and the capacitor 41 is set to the ground potential. The reason why the inductance of the inductor 11 is expressed as 2L L is that a circuit in which two inductors of inductance L L are arranged in series in parallel with the capacitances 31 and 41 is assumed.
Further, the first transmission line L1 and the second transmission line L2 are arranged so as to sandwich the node between the inductor 11 and the capacitors 31, 41, respectively, the capacitor 51, the capacitor 61 (capacitance: C L ), and the capacitor 71 and a capacitor 81 (capacitance: C L ) are provided.
図２は図１に示す等価回路に相当するコモンモードフィルタをデバイスに組み込む構造とするため、導体パターンを備える積層構造として構成した例である。
図２に示すコモンモードフィルタは、全体形状を矩形の平面形状とし、導体パターンを配した第１層と、絶縁層からなる第２層と、インダクタとキャパシタを構成する導体パターンを形成した第３層とからなる。
インダクタ１１は第３層の中央部に配置し、第１層と第３層に形成するキャパシタとなる導体パターンは、インダクタ１１の周囲に配置する。インダクタ１１を配置する領域を導体パターンの空域としているのは、インダクタ１１を配置する領域に重複して導体パターンを配置すると、インダクタ１１のQ値が大きく低下してしまうためである。
FIG. 2 shows an example in which a common mode filter corresponding to the equivalent circuit shown in FIG.
The common mode filter shown in FIG. 2 has a rectangular planar shape as a whole, a first layer in which a conductor pattern is arranged, a second layer made of an insulating layer, and a third pattern in which a conductor pattern constituting an inductor and a capacitor is formed. Consists of layers.
The inductor 11 is disposed in the center of the third layer, and the conductor pattern that forms the capacitor formed in the first layer and the third layer is disposed around the inductor 11. The reason why the area where the inductor 11 is disposed is used as the air space of the conductor pattern is that when the conductor pattern is disposed overlapping the area where the inductor 11 is disposed, the Q value of the inductor 11 is greatly reduced.
第１層には、キャパシタ３１、４１と、キャパシタ５１、６１、７１、８１となる導体パターンが形成されている。第２層は絶縁層である。
第３層には、インダクタ１１の他に、キャパシタ３１、４１と、キャパシタ５１、６１、７１、８１となる導体パターンが形成されている。
それぞれのキャパシタは、第２層の絶縁層を第１層の導体パターンと第３層の導体パターンとで挟むことにより、平行平板キャパシタとして構成される。
On the first layer, capacitors 31 and 41 and conductor patterns to be capacitors 51, 61, 71 and 81 are formed. The second layer is an insulating layer.
In the third layer, in addition to the inductor 11, capacitors 31 and 41 and conductor patterns to be capacitors 51, 61, 71 and 81 are formed.
Each capacitor is configured as a parallel plate capacitor by sandwiching a second insulating layer between a first layer conductor pattern and a third layer conductor pattern.
キャパシタ３１、４１と、キャパシタ５１、６１、７１、８１のキャパシタンスは、絶縁層（第２層）の厚さ、誘電率、導体パターンの対向する部分の面積によって決められる。
キャパシタ３１、４１のキャパシタンスCRは、絶縁層の厚さｄ、絶縁層の誘電率εr、導体パターンの面積SRに基づいて、次式（１）により与えられる。
CR ＝ ε0εrSR ／ｄ・・・（１）
キャパシタ５１、６１、７１、８１のキャパシタンスCLは、次式（２）により与えられる。SLは導体パターンの対向する部分の面積、絶縁層の厚さｄ、絶縁層の誘電率εrは上式と同一である。
CL ＝ ε0εrSL ／ｄ・・・（２）
The capacitances of the capacitors 31, 41 and the capacitors 51, 61, 71, 81 are determined by the thickness of the insulating layer (second layer), the dielectric constant, and the area of the opposing portion of the conductor pattern.
The capacitance C R of the capacitors 31 and 41 is given by the following equation (1) based on the thickness d of the insulating layer, the dielectric constant ε r of the insulating layer, and the area S R of the conductor pattern.
C R = ε 0 ε r S R / d (1)
The capacitance CL of the capacitors 51, 61, 71, 81 is given by the following equation (2). S L is the area of the opposing portion of the conductor pattern, the thickness d of the insulating layer, and the dielectric constant ε r of the insulating layer is the same as the above equation.
C L = ε 0 ε r S L / d (2)
インダクタ１１のインダクタンスは、巻き数、線幅、線間によって決められる。
図２に示すコモンモードフィルタは、1.8〜2.0[GHz]帯でのフィルタとして構成する場合の設計例で、インダクタ１１については、巻数：2turn、線幅20μｍ、線間30μｍとし、インダクタ１１の外形寸法を、横：1460μｍ、縦：930μｍとした。SRの設計値は490×290μｍ2、SLの設計値は210×490μｍ2である。キャパシタンスについてのパラメータは、CR＝3.7pF、CL＝2.7pF、インダクタンスLL=1.2nH、インダクタ１１のインダクタンス2LL＝2.4nHである。
The inductance of the inductor 11 is determined by the number of turns, the line width, and the line spacing.
The common mode filter shown in FIG. 2 is a design example when configured as a filter in the 1.8 to 2.0 [GHz] band. The inductor 11 has a winding number of 2 turns, a line width of 20 μm, and a line spacing of 30 μm. The dimensions were horizontal: 1460 μm and vertical: 930 μm. Design value of S R is the design value of 490 × 290μm 2, S L is 210 × 490μm 2. The capacitance parameters are C R = 3.7 pF, C L = 2.7 pF, inductance L L = 1.2 nH, and inductance 2L L of inductor 11 = 2.4 nH.
図３に、図１に示した等価回路を、図２に示すコモンモードフィルタの積層構造に対応して立体構造として書き換えた図を示す。図３と図１とはまったく同一の回路である。図３と図２とを対比してみると、絶縁層を挟んで対向する導体パターン間において、それぞれキャパシタが形成されていることがわかる。 FIG. 3 shows a diagram in which the equivalent circuit shown in FIG. 1 is rewritten as a three-dimensional structure corresponding to the laminated structure of the common mode filter shown in FIG. 3 and FIG. 1 are exactly the same circuits. Comparing FIG. 3 and FIG. 2, it can be seen that capacitors are formed between the conductive patterns facing each other with the insulating layer interposed therebetween.
図４は、上述したコモンモードフィルタの設計値にしたがって、コモンモードフィルタの周波数特性を電磁界解析により解析した結果を示す。なお、キャパシタ３１、４１のキャパシタンスはCR＝3.7pF、キャパシタ５１、６１、７１、８１のキャパシタはCL＝2.7pF、インダクタンスLL=1.2nH、すなわちインダクタ１１のインダクタンス2LL＝2.4nHである。
図４に示す分析結果を見ると、1.8〜2.0[GHz]帯におけるコモンモードフィルタの遮蔽特性を見ると、-8dB程度であり、実用レベルである-15dBを満足していない。
FIG. 4 shows the result of analyzing the frequency characteristics of the common mode filter by electromagnetic field analysis in accordance with the design value of the common mode filter described above. The capacitances of the capacitors 31 and 41 are C R = 3.7 pF, the capacitors 51, 61, 71 and 81 are C L = 2.7 pF and the inductance L L = 1.2 nH, that is, the inductance 2L L = 2.4 nH of the inductor 11. is there.
When the analysis result shown in FIG. 4 is seen, when it sees the shielding characteristic of the common mode filter in a 1.8-2.0 [GHz] band, it is about -8dB and does not satisfy -15dB which is a practical use level.
（コモンモードフィルタ回路：２ユニット構成）
上述したコモンモードフィルタは、キャパシタとインダクタとを構成する導体パターンを積層構造として形成したものであり、図２に示すように、きわめて微細なパターンとして形成することができ、高集積化されたデバイスに組み込むことが可能であるという特徴がある。しかしながら、コモンモードフィルタとしての実用可能性については不十分である。
そこで、本発明者は、上述したフィルタユニットを２つ直列に接続した２ユニット構造からなるコモンモードフィルタについて検討した。
(Common mode filter circuit: 2 unit configuration)
The above-mentioned common mode filter is formed by forming a conductor pattern constituting a capacitor and an inductor as a laminated structure, and can be formed as a very fine pattern as shown in FIG. There is a feature that it can be incorporated into. However, the practical applicability as a common mode filter is insufficient.
Therefore, the present inventor has studied a common mode filter having a two-unit structure in which two filter units described above are connected in series.
図５に、図１に示す等価回路の２ユニットを直列接続した回路を示す。図５に示すコモンモードフィルタは、図１に示した、インダクタ１１、キャパシタ３１、４１、キャパシタ５１、６１、７１、８１からなるフィルタユニットと同形のフィルタユニット、すなわち、インダクタ２１（インダクタンス：2LL)、キャパシタ３１、４１（キャパシタンス：CR)、キャパシタ５１、６１、７１、８１（キャパシタタンス：CL)を備えるユニットを接続したものである。 FIG. 5 shows a circuit in which two units of the equivalent circuit shown in FIG. 1 are connected in series. Common mode filter shown in Figure 5, shown in FIG. 1, inductor 11, capacitor 31 and 41, the filter unit having the same shape as that of the filter unit consisting of a capacitor 51,61,71,81, i.e., inductor 21 (inductance: 2L L ), Capacitors 31, 41 (capacitance: C R ) and capacitors 51, 61, 71, 81 (capacitance: C L ) are connected.
図５の回路は、２つのインダクタ１１、２１と１２個のキャパシタを備えている。この回路においてはインダクタ１１、１２は、相互作用を排除するために一定程度離間させた配置としている。このような等価回路構成としたフィルタ回路は、コモンモードフィルタとして実用レベルのフィルタ特性を有することが確かめられる。
しかしながら、図５に示す等価回路構成とした場合は、実際に搭載するデバイス構造は、図６に示すようなコイルとキャパシタとを備える同形のデバイスユニットを二つ横に並べる配置となり、デバイスの小型化の点からは有効でないという問題が生じる。
The circuit of FIG. 5 includes two inductors 11 and 21 and 12 capacitors. In this circuit, the inductors 11 and 12 are arranged so as to be separated from each other by a certain amount in order to eliminate the interaction. It is confirmed that the filter circuit having such an equivalent circuit configuration has practical level filter characteristics as a common mode filter.
However, in the case of the equivalent circuit configuration shown in FIG. 5, the device structure actually mounted is an arrangement in which two identical device units each having a coil and a capacitor as shown in FIG. There is a problem that it is not effective from the viewpoint of conversion.
そこで、図５に示した等価回路を組み替え、図７に示すようにインダクタ１１、２１を互いに接近させインダクタ１１、２１を磁気的に結合させた構成の等価回路を考える。２つのフィルタユニットを接続してフィルタとする場合、通常はインダクタ１１、２１の間に磁気的な相互作用が生じないようにインダクタ１１、２１を空間的に離して設計するが、本方法では、敢えてインダクタ１１、２１間で磁気的な相互作用が生じるように等価回路を設計する。インダクタ１１、２１を相互に近づけて配置する構成とすることにより、インダクタ１１、２１の中間に配置されていたキャパシタ５２、６1、キャパシタ７２、８１はそれぞれ一つにまとめられ、キャパシタンスCL／２のキャパシタ９１、９２に置き換えられる。 Therefore, the equivalent circuit shown in FIG. 5 is rearranged, and an equivalent circuit having a configuration in which the inductors 11 and 21 are close to each other and the inductors 11 and 21 are magnetically coupled as shown in FIG. 7 is considered. When two filter units are connected to form a filter, the inductors 11 and 21 are usually designed to be spatially separated so that no magnetic interaction occurs between the inductors 11 and 21. In this method, An equivalent circuit is designed so that a magnetic interaction occurs between the inductors 11 and 21. By adopting a configuration in which the inductors 11 and 21 are arranged close to each other, the capacitors 52 and 61 and the capacitors 72 and 81 arranged in the middle of the inductors 11 and 21 are combined into one, and the capacitance C L / 2 Capacitors 91 and 92.
図８は、図７の等価回路を導体パターンを積層した構成を備えるデバイスとして構成した場合の平面図である。インダクタ１１とインダクタ２１とを磁気的に結合する構成としたことにより、インダクタ１１とインダクタ２１のコイルパターンを相互に入り組む形状にすることができ、直列接続されていたキャパシタ５２とキャパシタ６１、キャパシタ７２とキャパシタ８１を一つのキャパシタ９１、９２にまとめることにより、キャパシタの数を減らすことができ、キャパシタを構成するための導体パターンの面積を縮小させることができる。図８に示すように、デバイスの平面領域は、図６に示すデバイスの１／４程度となる。 FIG. 8 is a plan view when the equivalent circuit of FIG. 7 is configured as a device having a configuration in which conductor patterns are stacked. By adopting a configuration in which the inductor 11 and the inductor 21 are magnetically coupled, the coil patterns of the inductor 11 and the inductor 21 can be formed so as to interlace each other, and the capacitor 52 and the capacitor 61 that are connected in series, the capacitor By combining 72 and capacitor 81 into one capacitor 91, 92, the number of capacitors can be reduced, and the area of the conductor pattern for constituting the capacitor can be reduced. As shown in FIG. 8, the planar area of the device is about 1/4 of the device shown in FIG.
図７に示す等価回路を用いて、コモンモードフィルタの目標特性として、目標帯域1.8〜2.0GHｚ、特性インピーダンス50±5Ω、コモンモードの減衰15ｄB以上、ディファレンシャルモードの減衰3ｄB以下として回路設計した。
図９に導体パターンの積層構造としてデバイスを構成するために、図７の等価回路を立体的に書き換えた等価回路を示す。図９は、上層にインダクタ１１、２１を配置し、上層と下層に設ける導体パターンによりキャパシタが形成されることを示す。導体パターンを形成する上層と下層との間に所定の厚さの誘電体層を設けることにより、所要のキャパシタンスを有するキャパシタが構成される。
Using the equivalent circuit shown in FIG. 7, the circuit design was made with the target characteristics of the common mode filter as the target band 1.8 to 2.0 GHz, characteristic impedance 50 ± 5Ω, common mode attenuation 15 dB or more, and differential mode attenuation 3 dB or less.
FIG. 9 shows an equivalent circuit in which the equivalent circuit of FIG. 7 is three-dimensionally rewritten in order to configure a device as a laminated structure of conductor patterns. FIG. 9 shows that the inductors 11 and 21 are arranged in the upper layer, and the capacitor is formed by the conductor pattern provided in the upper layer and the lower layer. A capacitor having a required capacitance is formed by providing a dielectric layer having a predetermined thickness between the upper layer and the lower layer forming the conductor pattern.
図１０は、導体パターンを積層構造としたデバイスの組み立て斜視図である。第１層にはキャパシタを構成するための導体パターンが形成され、第３層にインダクタとキャパシタの導体パターンが形成されている。第２層は誘電体層である。第１層の導体パターンと第３層の導体パターンとが対向することによりそれぞれのキャパシタが構成される。図１０では、図９に示す立体構造の等価回路のインダクタ１１、２１とキャパシタに対応する導体パターンに符号を付して示した。 FIG. 10 is an assembled perspective view of a device having a conductor pattern having a laminated structure. A conductor pattern for forming a capacitor is formed on the first layer, and a conductor pattern of an inductor and a capacitor is formed on the third layer. The second layer is a dielectric layer. The first layer conductor pattern and the third layer conductor pattern face each other to form each capacitor. In FIG. 10, the conductor patterns corresponding to the inductors 11 and 21 and the capacitor of the three-dimensional equivalent circuit shown in FIG.
図１１はインダクタの平面図である。インダクタ１１、２１は、巻数：1.25turn、線幅：20μm、線間：30μmに設定した。インダクタ１１、２１の配置領域は縦：500μm、横：400μmの矩形領域である。
インダクタ１１、２１のインダクタンスLLの設計値LL ＝ 1.2ｎHである。
本実施形態においては、上述した目標帯域において所要のコモンモードとディファレンシャルモードの減衰特性が得られるように、等価回路におけるキャパシタのキャパシタンスCR、CLを次のように設定した。
CR ＝ 3.7ｐF、CL ＝ 2.7ｐF
FIG. 11 is a plan view of the inductor. The inductors 11 and 21 were set to have a winding number of 1.25 turns, a line width of 20 μm, and a line spacing of 30 μm . The arrangement region of the inductors 11 and 21 is a rectangular region of vertical: 500 μm and horizontal: 400 μm.
The design value L L of the inductance L L of the inductors 11 and 21 is 1.2 nH.
In the present embodiment, the capacitances C R and C L of the capacitors in the equivalent circuit are set as follows so that the required common mode and differential mode attenuation characteristics can be obtained in the target band described above.
C R = 3.7pF, C L = 2.7pF
CR とCLは、対向する導体パターン部分の面積SR、SLと誘電体層（第２層）の厚さｄ、誘電体層の誘電率εrにより次式により定められる。ε０は真空の誘電率である。導体パターンの面積SR、SLと誘電体層の材質（誘電率）と厚さを適宜選択することにより、CR とCLの目標値に合わせることができる。
CR ＝ε０・εr・SR ／ｄ SR ＝ 200×380(μｍ)2
CL ＝ε０・εr・SL ／ｄ SL ＝ 400×130(μｍ)2
C R and C L, the area S R of the opposing conductor pattern portion, the thickness d of S L and the dielectric layer (second layer), a dielectric constant epsilon r of the dielectric layer is defined by the following equation. ε 0 is the vacuum dielectric constant. Area S R of the conductor pattern, by appropriately selecting the material (dielectric constant) and the thickness of S L and the dielectric layer can be adjusted to the target value of the C R and C L.
C R = ε 0 · ε r · S R / d S R = 200 × 380 (μm) 2
C L = ε 0 · ε r · S L / d S L = 400 × 130 (μm) 2
図１０に示す積層構造を備えるデバイスを実際に作製し、コモンモードフィルタとしての周波数特性を実際に測定した。測定は4ポートネットワークアナライザを使用して行った。
図１２に測定結果を示す。図１２に示す測定結果は、目標帯域1.8〜2.0GHｚにおいて、コモンモードの減衰は-35.2dB、ディファレンシャルモードの減衰は-2.8dBであり、目標帯域での減衰特性を十分に満足していることがわかる。また、コモンモードの減衰特性についてみると、2GHｚ〜5GHｚの広帯域で減衰が15dB以上であり、ディファレンシャルモードの減衰が3dB以下となる帯域が3GHｚ〜4GHｚ帯にもあることがわかる。
A device having the laminated structure shown in FIG. 10 was actually manufactured, and the frequency characteristics as a common mode filter were actually measured. Measurement was performed using a 4-port network analyzer.
FIG. 12 shows the measurement results. The measurement results shown in FIG. 12 indicate that the attenuation of the common mode is −35.2 dB and the attenuation of the differential mode is −2.8 dB in the target band 1.8 to 2.0 GHz, and the attenuation characteristics in the target band are sufficiently satisfied. I understand. Further, regarding the common mode attenuation characteristics, it can be seen that the attenuation is 15 dB or more in a wide band of 2 GHz to 5 GHz, and the band in which the attenuation in the differential mode is 3 dB or less is also in the 3 GHz to 4 GHz band.
図１３、１４は、上記のパラメータを図７の等価回路に設定したときのコモンモードフィルタの減衰特性を解析により求めた結果と、図１２に示す測定結果とを対比して示している。図１４は図１３のグラフでディファレンシャルモードの特性を拡大して示したものである。コモンモードフィルタの減衰特性は電磁界シミュレーションソフトを利用して行った。
表１に、ディファレンシャルモードの減衰が3dB以下となる周波数帯域について、実測と解析により求めた帯域と、対応する帯域でのディファレンシャルモードとコモンモードの減衰値を示す。
Table 1 shows the bandwidth obtained by actual measurement and analysis, and the differential mode and common mode attenuation values in the corresponding bandwidth for the frequency bandwidth where the differential mode attenuation is 3 dB or less.
図１３及び表１から、実測値と解析値とでは、ディファレンシャルモードについて、減衰が3dB以下となる周波数帯域が、解析値の方がやや低い側にあらわれているものの、実測値でも近似した周波数帯域で3dB以下となる減衰特性が得られている。コモンモードについては、解析値の減衰特性は-70dB以下といった大きな減衰特性になるのに対して、実測値では解析値よりも減衰特性が劣っている。ただし、実測値でも30dB以下の減衰特性は確保している。 From FIG. 13 and Table 1, in the measured value and the analyzed value, in the differential mode, the frequency band where the attenuation is 3 dB or less appears on the side where the analyzed value is slightly lower, but the frequency band approximated by the measured value as well. Attenuation characteristics of 3dB or less are obtained. For the common mode, the attenuation characteristic of the analysis value is a large attenuation characteristic of −70 dB or less, whereas the actual measurement value is inferior to the analysis value. However, the attenuation characteristics of 30 dB or less are secured even in the actual measurement values.
（減衰特性の解析）
図７に示すコモンモードフィルタにおけるインダクタ、キャパシタの設計においては、インダクタとキャパシタのパラメータを設定し、電磁界シミュレーションソフトを使用してコモンモードフィルタが目標特性（目標帯域1.8〜2.0GHｚ、特性インピーダンス50±5Ω、コモンモードの減衰15ｄB以上、ディファレンシャルモードの減衰3ｄB以下）を満足するか否かを評価して行った。
(Attenuation characteristics analysis)
In the design of the inductor and capacitor in the common mode filter shown in FIG. 7, the parameters of the inductor and capacitor are set, and the common mode filter uses the electromagnetic simulation software to set the target characteristic (target band 1.8 to 2.0 GHz, characteristic impedance 50). It was evaluated whether or not ± 5Ω, common mode attenuation of 15 dB or more, and differential mode attenuation of 3 dB or less were satisfied.
なお、上記実施形態において説明したコモンモードフィルタは、目標帯域1.8〜2.0GHｚ、特性インピーダンス50±5Ω、コモンモードの減衰15ｄB以上、ディファレンシャルモードの減衰3ｄB以下を満足する条件下でインダクタやキャパシタのパラメータを設計したものであり、用途により、求められる目標帯域やコモンモードの減衰特性、ディファレンシャルモードの減衰特性等の特性はさまざまである。本発明に係るコモンモードフィルタは、インダクタとキャパシタのパラメータ、インダクタの相互インダクタンスを適宜設計することにより、用途に応じた減衰特性を有し、かつ小型なコモンモードフィルタとして提供することが可能である。
また、上記実施形態においては、インダクタ１１、２１のパターンを形成した周辺を空間としている（図１１のパターン以外の領域部分）。このパターン以外の領域を１より大きな比誘電率の誘電体、あるいは１より大きな比誘電率及び比透磁率を有する複合材料で形成することにより、フィルタ特性を改善することが可能である。
Note that the common mode filter described in the above embodiment has parameters of inductor and capacitor under the condition that target band 1.8 to 2.0 GHz, characteristic impedance 50 ± 5Ω, common mode attenuation 15 dB or more, and differential mode attenuation 3 dB or less. There are various characteristics such as the required target band, common mode attenuation characteristics, and differential mode attenuation characteristics depending on the application. The common mode filter according to the present invention can be provided as a small-sized common mode filter having an attenuation characteristic according to the application by appropriately designing the inductor and capacitor parameters and the mutual inductance of the inductor. .
Moreover, in the said embodiment, the periphery in which the pattern of the inductors 11 and 21 was formed is made into the space (area | region part other than the pattern of FIG. 11). By forming a region other than this pattern with a dielectric having a relative permittivity greater than 1, or a composite material having a relative permittivity and relative permeability greater than 1, it is possible to improve the filter characteristics.
本発明に係るコモンモードフィルタは、一対のインダクタを近接配置して、磁気的に結合した配置として設けるから、図８、１０に示すように、コイルを相互に入り組ませた形態として配置することができ、これによって効果的にコモンモードフィルタの小型化を図ることができるという利点がある。このように小型化し、導体パターンを積層する構造とすることにより、各種電子部品に搭載することが容易に可能になる。 Since the common mode filter according to the present invention is provided as a magnetically coupled arrangement in which a pair of inductors are arranged close to each other, as shown in FIGS. This has the advantage that the common mode filter can be effectively downsized. By downsizing and thus a structure in which conductor patterns are laminated, it can be easily mounted on various electronic components.
本発明によれば、小型化、高集積化が可能でフィルタ特性に優れたコモンモードフィルタを提供することができ、信号伝送特性に優れた差動伝送技術に好適に適用できる。 ADVANTAGE OF THE INVENTION According to this invention, the common mode filter which can be reduced in size and highly integrated, and was excellent in the filter characteristic can be provided, and can be applied suitably for the differential transmission technique excellent in the signal transmission characteristic.
１１、２１ インダクタ（2LL)
３１、３２、４１、４２ キャパシタ（CR)
５１、５２、６１、６２、７１、７２、８１、８２ キャパシタ（CL)
９１、９２ キャパシタ（CL/2)
L1 第１の伝送線路
L2 第２の伝送線路
11, 21 Inductor (2L L )
31, 32, 41, 42 Capacitor (C R )
51, 52, 61, 62, 71, 72, 81, 82 Capacitor (C L )
91, 92 capacitors (C L / 2)
L 1 first transmission line
L 2 2nd transmission line
Claims (1)
前記第１の伝送線路（L1）に配設した第１のキャパシタ（９１）及び前記第２の伝送線路（L2)に配設した第２のキャパシタ（９２）と、
前記第１のキャパシタ（９１）よりも入力側の前記第1の伝送線路（L1)上の点と、前記第２のキャパシタ（９２）よりも入力側の前記第２の伝送線路（L2)上の点との間に掛け渡して配設した第１のインダクタ（１１）と、
前記第１のキャパシタ（９１）よりも出力側の前記第1の伝送線路（L1)上の点と、前記第２のキャパシタ（９２）よりも出力側の前記第２の伝送線路（L2)上の点との間に掛け渡して配設した第２のインダクタ（２１）と、
前記第1の伝送線路（L1)及び前記第２の伝送線路（L2)上の、前記第１のインダクタ（１１）との接続点よりも入力側の位置において、前記第1の伝送線路（L1)と前記第２の伝送線路（L2)との間に直列接続により掛け渡して配設され、中間点が接地された第３のキャパシタ（３１）及び第４のキャパシタ（４１）と、
前記第1の伝送線路（L1)及び前記第２の伝送線路（L2)上の、前記第２のインダクタ（１１）との接続点よりも出力側の位置において、前記第1の伝送線路（L1)と前記第２の伝送線路（L2)との間に直列接続により掛け渡して配設され、中間点が接地された第５のキャパシタ（３２）及び第６のキャパシタ（４２）と、
前記第３のキャパシタ（３１）と前記第１の伝送線路（L1)との接続点よりも入力側の前記第１の伝送線路（L1)上に配設した第７のキャパシタ（５１）及び前記第４のキャパシタ（４１）と前記第２の伝送線路（L2)との接続点よりも入力側の前記第２の伝送線路（L2)上に配設した第８のキャパシタ（７１）と、
前記第５のキャパシタ（３２）と前記第１の伝送線路（L1)との接続点よりも出力側の前記第1の伝送線路（L1)上に配設した第９のキャパシタ（６２）及び前記第６のキャパシタ（４２）と前記第２の伝送線路（L2)との接続点よりも出力側の前記第２の伝送線路（L2)上に配設した第１０のキャパシタ（８２）とを備え、
前記第１〜第１０のキャパシタ（９１、９２、３１、４１、３２、４２、５１、７１、６２、８２）を構成する導体パターンが設けられた第１層と、誘電体材からなる第２層と、前記第１〜第１０のキャパシタ（９１、９２、３１、４１、３２、４２、５１、７１、６２、８２）を構成する導体パターン及び前記第1のインダクタ（１１）と第２のインダクタ（２１）を構成する導体パターンが設けられた第３層とを、前記第２層を中間層として積層するとともに、前記第１層の前記第１〜第１０のキャパシタを構成する導体パターンと前記第３層の前記第１〜第１０のキャパシタを構成する導体パターンとを前記第２層を挟んで対向配置し、
前記第１のインダクタ（１１）と前記第２のインダクタ（２１）は、前記第３層の平面内において、コイルパターンを互いに入り組ませた形態として磁気的に結合する構成とするとともに、前記コイルパターンを囲む配置に前記第１〜第１０のキャパシタを構成する導体パターンを形成したことを特徴とするコモンモードフィルタ。 A common mode filter used in a transmission circuit for transmitting a signal by propagating a differential signal through a first transmission line (L1) and a second transmission line (L2),
The first capacitor (91) and a second capacitor that is disposed on the second transmission line (L2) (92) which is disposed in the first transmission line (L1),
A point on the first transmission line (L1) on the input side of the first capacitor (91) and a point on the second transmission line (L2) on the input side of the second capacitor (92) A first inductor (11) arranged between the two points ,
A point on the first transmission line (L1) on the output side of the first capacitor (91) and a point on the second transmission line (L2) on the output side of the second capacitor (92) A second inductor (21) arranged between the two points ,
On the first transmission line (L1) and the second transmission line (L2), the first transmission line (L1) at a position closer to the input side than the connection point with the first inductor (11). ) And the second transmission line (L2), the third capacitor (31) and the fourth capacitor (41) arranged in a series connection and grounded at the intermediate point ,
The first transmission line (L1) is positioned on the first transmission line (L1) and the second transmission line (L2) on the output side of the connection point with the second inductor (11). ) And the second transmission line (L2), the fifth capacitor (32) and the sixth capacitor (42), which are arranged in a series connection and grounded at the intermediate point ,
It said third capacitor (31) and said first transmission line (L1) and the seventh capacitor (51) and said which is disposed on the input side first transmission line (L1) than the connecting point An eighth capacitor (71) disposed on the second transmission line (L2) on the input side of the connection point between the fourth capacitor (41) and the second transmission line (L2) ;
It said fifth capacitor (32) and said first transmission line (L1) and the ninth capacitor disposed on the output side the first transmission line (L1) than the connection point (62) and said A tenth capacitor (82) disposed on the second transmission line (L2) on the output side of a connection point between the sixth capacitor (42) and the second transmission line (L2); ,
A first layer provided with a conductor pattern constituting the first to tenth capacitors (91, 92, 31, 41, 32, 42, 51, 71, 62, 82), and a second layer made of a dielectric material. Layers, conductor patterns constituting the first to tenth capacitors (91, 92, 31, 41, 32, 42, 51, 71, 62, 82) and the first inductor (11) and the second A third layer provided with a conductor pattern constituting the inductor (21) is laminated with the second layer as an intermediate layer, and a conductor pattern constituting the first to tenth capacitors of the first layer; The conductor patterns constituting the first to tenth capacitors of the third layer are disposed opposite to each other across the second layer,
The first inductor (11) and the second inductor (21) are configured to be magnetically coupled as a form in which coil patterns are interleaved in the plane of the third layer, and the coil A common mode filter , wherein conductor patterns constituting the first to tenth capacitors are formed in an arrangement surrounding the pattern .
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