JP6555256B2 - Magnetic element, initialization method thereof, and semiconductor integrated circuit - Google Patents

Magnetic element, initialization method thereof, and semiconductor integrated circuit Download PDF

Info

Publication number
JP6555256B2
JP6555256B2 JP2016523121A JP2016523121A JP6555256B2 JP 6555256 B2 JP6555256 B2 JP 6555256B2 JP 2016523121 A JP2016523121 A JP 2016523121A JP 2016523121 A JP2016523121 A JP 2016523121A JP 6555256 B2 JP6555256 B2 JP 6555256B2
Authority
JP
Japan
Prior art keywords
magnetization
magnetic
tunnel junction
magnetization fixed
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016523121A
Other languages
Japanese (ja)
Other versions
JPWO2015182071A1 (en
Inventor
あゆ香 多田
あゆ香 多田
崎村　昇
昇 崎村
竜介 根橋
竜介 根橋
幸秀 辻
幸秀 辻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPWO2015182071A1 publication Critical patent/JPWO2015182071A1/en
Application granted granted Critical
Publication of JP6555256B2 publication Critical patent/JP6555256B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0081—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Description

本発明は、磁気抵抗効果を用いて情報を読み出す磁性体素子およびこれを用いた半導体集積回路に関する。   The present invention relates to a magnetic element that reads information using a magnetoresistive effect and a semiconductor integrated circuit using the same.

電子の電荷を利用する半導体デバイス技術と電子のスピンを利用する磁気デバイス技術を共に利用したスピントロニクス技術は、近年注目をされている分野である。代表的なものとしては、強磁性トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ、以下、ＭＴＪと略す）素子がある。ＭＴＪ素子は、磁化が一方向に固定された磁化固定層と磁化が２方向に変化する磁化自由層が、薄い絶縁膜からなるトンネルバリア層を挟んで形成された構造である。磁化固定層、トンネルバリア層、磁化自由層を貫通するように電流を流すときに、ＭＴＪ素子は抵抗素子として働く。磁化自由層の磁化が磁化固定層の磁化と平行のとき、ＭＴＪ素子の抵抗値は低くなり(低抵抗状態)、磁化自由層の磁化が磁化固定層と反平行のとき、ＭＴＪ素子の抵抗値は高くなる(高抵抗状態)。低抵抗状態のときを「０」、高抵抗状態のときを「１」として扱えば、０／１の状態を保存するメモリとして使用することができる。ＭＴＪ素子に書き込まれた情報は、集積回路の電源を切っても失われない。すなわち、ＭＴＪ素子は不揮発素子である。   Spintronics technology using both semiconductor device technology that utilizes electron charge and magnetic device technology that utilizes electron spin is a field that has attracted attention in recent years. A typical example is a ferromagnetic tunnel junction (hereinafter abbreviated as MTJ) element. The MTJ element has a structure in which a magnetization fixed layer whose magnetization is fixed in one direction and a magnetization free layer whose magnetization changes in two directions are formed with a tunnel barrier layer made of a thin insulating film interposed therebetween. When a current is passed through the magnetization fixed layer, tunnel barrier layer, and magnetization free layer, the MTJ element functions as a resistance element. When the magnetization of the magnetization free layer is parallel to the magnetization of the magnetization fixed layer, the resistance value of the MTJ element is low (low resistance state), and when the magnetization of the magnetization free layer is antiparallel to the magnetization fixed layer, the resistance value of the MTJ element Becomes higher (high resistance state). If the low resistance state is treated as “0” and the high resistance state is treated as “1”, it can be used as a memory for storing the 0/1 state. Information written to the MTJ element is not lost even when the integrated circuit is turned off. That is, the MTJ element is a non-volatile element.

ＭＴＪ素子は高集積化と高速動作とが可能であるので、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を置き換えるメモリを実現することが期待されている。これは、不揮発性を兼ね備えたＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であって、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ばれている。   Since the MTJ element can be highly integrated and operate at high speed, it is expected to realize a memory that replaces an SRAM (Static Random Access Memory) or a DRAM (Dynamic Random Access Memory). This is a RAM (Random Access Memory) having non-volatility and is called an MRAM (Magnetic Random Access Memory).

特許文献１に開示されている２つのトランジスタ（Ｔ）と一つの抵抗（Ｒ）としてＭＴＪ素子を用いた２Ｔ−１Ｒ構造のＭＲＡＭメモリセルを図８Ａに示す。この構造によれば、ＭＴＪ素子の抵抗の読み出し電流経路Ｉｓと、書き込み電流経路Ｉｗとの分離ができる三端子ＭＴＪ素子構造が実現する。図８Ａは通常のメモリセル構造を、図８Ｂはメモリセルを読むための参照セル構造をそれぞれ示す。   FIG. 8A shows an MRAM memory cell having a 2T-1R structure using two transistors (T) disclosed in Patent Document 1 and an MTJ element as one resistor (R). According to this structure, a three-terminal MTJ element structure capable of separating the read current path Is and the write current path Iw of the resistance of the MTJ element is realized. FIG. 8A shows a normal memory cell structure, and FIG. 8B shows a reference cell structure for reading a memory cell.

メモリセルにおいて、ＭＴＪ素子iに０／１の情報を書き込むときは、ワード線ＷＬｉとライトビット線ＷＢＬｉ、／ＷＢＬｉを選択し、ＷＢＬｉと／ＷＢＬｉの間に書き込み電流Ｉｗを流して、ＭＴＪ素子ｉに書き込みを行う。書き込み電流Ｉｗの向きによって、ＭＴＪ素子ｉは低抵抗状態（０）と高抵抗状態（１）の書き分けをしている。書き込まれた０／１の情報を読み出すときは、ワード線ＷＬｉとリードビット線ＲＢＬｉを選択し、ＲＢＬｉからセンス電流Ｉｓを流して、ＭＴＪ素子ｉの抵抗Ｒｉを読み取る。   In the memory cell, when writing 0/1 information to the MTJ element i, the word line WLi and the write bit lines WBLi and / WBLi are selected, and a write current Iw is passed between WBLi and / WBLi, so that the MTJ element i Write to. Depending on the direction of the write current Iw, the MTJ element i performs the writing of the low resistance state (0) and the high resistance state (1). When reading the written 0/1 information, the word line WLi and the read bit line RBLi are selected, the sense current Is is passed from RBLi, and the resistance Ri of the MTJ element i is read.

読み取った抵抗Ｒｉが、低抵抗状態（０）なのか、高抵抗状態（１）なのか判別するために、図８Ｂに示すような参照セルを用いる。「０」（低抵抗状態）を記憶させたＭＴＪ素子Ｒ０と、「１」（高抵抗状態）を記憶させたＭＴＪ素子Ｒ１とを直列に接続し、合成抵抗である（Ｒ０＋Ｒ１）／２を得る。合成抵抗を基準として、メモリセルから読み出された抵抗Ｒｉの方が高ければ「１」と判断され、低ければ「０」と判断される。   In order to determine whether the read resistance Ri is in the low resistance state (0) or the high resistance state (1), a reference cell as shown in FIG. 8B is used. An MTJ element R0 storing “0” (low resistance state) and an MTJ element R1 storing “1” (high resistance state) are connected in series to obtain a combined resistance (R0 + R1) / 2. . With reference to the combined resistance, if the resistance Ri read from the memory cell is higher, it is determined as “1”, and if it is lower, it is determined as “0”.

以上のようなスピントロ二クス技術によるメモリセルは、ＭＲＡＭ用途としてだけでなく、論理回路への応用も期待されている。近年の半導体デバイスの微細化が進むにつれ、半導体集積回路では、サブスレッショルドリークによる静的電力が、全体の消費電力の内で大きな割合を占めるようになってきた。   Memory cells based on the spintronics technology as described above are expected not only for MRAM applications but also for logic circuits. As semiconductor devices have been miniaturized in recent years, static power due to subthreshold leakage has become a major part of the total power consumption in semiconductor integrated circuits.

この静的電力を抑制するための手段としては、使用されていない回路ブロック、あるいは集積回路全体の電源供給を停止する方法が一般的に知られている。この方法では、電源停止の前に、回路内にあるデータの初期値や中間処理値、処理後のデータを、ハードディスクやフラッシュメモリなどのストレージデバイスに退避させ、電源回復後に再び回路に復帰させる。しかしながら、このとき、電源制御が複雑化することや、データの退避や復帰の手続きによって処理タスクの再開に時間がかかるといった問題が存在する。   As means for suppressing this static power, a method of stopping power supply to an unused circuit block or the entire integrated circuit is generally known. In this method, the initial value, intermediate processing value, and processed data in the circuit are saved in a storage device such as a hard disk or a flash memory before the power supply is stopped, and then restored to the circuit after the power supply is restored. However, at this time, there are problems that the power supply control becomes complicated and that it takes time to restart the processing task due to the data saving and restoring procedures.

電源回路を停止させても論理回路の処理データが保持されていれば、上記のデータ転送を省くことができ、電源停止の期間中はサブスレッショルドリーク電流をゼロにできる。この実現を目的として、ＭＴＪ素子が組み込まれた不揮発性ラッチ回路が提案されている(特許文献２)。   If the processing data of the logic circuit is held even when the power supply circuit is stopped, the above data transfer can be omitted, and the subthreshold leakage current can be made zero during the power supply stop period. For this purpose, a nonvolatile latch circuit incorporating an MTJ element has been proposed (Patent Document 2).

特許文献２に開示された不揮発性ラッチ回路は、前記の三端子ＭＴＪ素子を利用した一例である。このタイプのＭＴＪ素子の書き込み方式としては、磁場書き方式と磁壁移動方式とが可能である。磁場書き方式は、ＭＴＪ素子の周辺に書き込みのための配線を配置し、この配線に電流を流すことで発生する磁場によってＭＴＪ素子の磁化自由層の磁化の方向をスイッチングさせる方法である。一方、磁壁移動方式は、磁性細線内の磁化方向が反平行状態になるように磁区を形成することで磁壁を導入し、磁性細線に電流を流すことによって磁壁が電子の流れる方向(電流と逆方向)に移動する現象を利用した書き込み方式である。   The nonvolatile latch circuit disclosed in Patent Document 2 is an example using the three-terminal MTJ element. As a writing method of this type of MTJ element, a magnetic field writing method and a domain wall motion method are possible. The magnetic field writing method is a method in which a wiring for writing is arranged around the MTJ element and the magnetization direction of the magnetization free layer of the MTJ element is switched by a magnetic field generated by passing a current through the wiring. On the other hand, the domain wall motion method introduces a domain wall by forming a magnetic domain so that the magnetization direction in the magnetic wire is in an antiparallel state, and a current flows through the magnetic wire to cause the domain wall to flow in the direction of electrons (reverse to the current). This is a writing method using the phenomenon of moving in the direction).

磁壁移動方式の三端子ＭＴＪ素子は、面内方向に磁気異方性を有する磁性膜から成るＭＴＪ素子と、そのＭＴＪ素子に磁気的に結合し、膜厚方向に磁気異方性を有する磁性膜による磁性細線から成る磁壁移動素子とから構成される（特許文献３）。図９は、この三端子ＭＴＪ素子１’の構造を示す上面図である。さらに、図１０は、図９のＡ−Ａ’における断面図である。図１１Ａおよび図１１Ｂは、図９のＢ−Ｂ’における断面図である。図１１Ａおよび図１１Ｂに示すように、ＭＴＪ素子１０’と磁壁移動素子２０’とは磁束により磁気的に結合している。   The domain wall motion type three-terminal MTJ element includes an MTJ element comprising a magnetic film having magnetic anisotropy in the in-plane direction, and a magnetic film magnetically coupled to the MTJ element and having magnetic anisotropy in the film thickness direction. It is comprised from the magnetic domain wall moving element which consists of a magnetic fine wire by (patent document 3). FIG. 9 is a top view showing the structure of the three-terminal MTJ element 1 '. Further, FIG. 10 is a cross-sectional view taken along line A-A ′ of FIG. 9. 11A and 11B are cross-sectional views taken along the line B-B ′ of FIG. 9. As shown in FIGS. 11A and 11B, the MTJ element 10 'and the domain wall motion element 20' are magnetically coupled by magnetic flux.

磁壁移動素子２０’は、磁壁移動素子２０’を形成する磁性膜の膜厚方向を磁化容易軸とする磁気異方性を有し、磁化方向が固定された第１の磁化固定領域２１ａ’と第２の磁化固定領域２１ｂ’とを素子の両端部に有する。第１の磁化固定領域２１ａ’と第２の磁化固定領域２１ｂ’の上部あるいは下部には、それぞれ導電層２２ａ’と導電層２２ｂ’を備え、ビアなどを介して配線へ接続される。第１の磁化固定領域２１ａ’と第２の磁化固定領域２１ｂ’の間には、磁壁移動によって磁化が反転する磁化自由領域２３’が存在する。第１の磁化固定領域２１ａ’と第２の磁化固定領域２１ｂ’とは相互に逆向きの磁化方向を有する。図９の例では、第１の磁化固定領域２１ａ’は紙面手前方向に磁化方向が固定され、第２の磁化固定領域２１ｂ’は紙面奥手方向に磁化方向が固定されている。   The domain wall motion element 20 ′ has magnetic anisotropy with the film thickness direction of the magnetic film forming the domain wall motion element 20 ′ as the easy axis of magnetization, and the first magnetization fixed region 21a ′ in which the magnetization direction is fixed. The second magnetization fixed region 21b ′ is provided at both ends of the element. A conductive layer 22a 'and a conductive layer 22b' are provided above or below the first magnetization fixed region 21a 'and the second magnetization fixed region 21b', respectively, and are connected to the wiring via vias or the like. Between the first magnetization fixed region 21 a ′ and the second magnetization fixed region 21 b ′, there is a magnetization free region 23 ′ whose magnetization is reversed by domain wall movement. The first magnetization fixed region 21a 'and the second magnetization fixed region 21b' have magnetization directions opposite to each other. In the example of FIG. 9, the magnetization direction of the first magnetization fixed region 21 a ′ is fixed in the front direction of the paper surface, and the magnetization direction of the second magnetization fixed region 21 b ′ is fixed in the back direction of the paper surface.

磁化自由領域２３’の磁化方向が、第１の磁化固定領域２１ａ’と同じであれば磁壁２４ｂ’が形成され、第２の磁化固定領域２１ｂ’と同じであれば磁壁２４ａ’が形成される。磁壁２４ａ’が形成された状態で、第２の磁化固定領域２１ｂ’から書き込み電流Ｉｗを流すと、磁壁２４ａ’は磁化自由領域２３’内を移動して磁壁２４ｂ’の位置に到達し、磁化自由領域２３’は第１の磁化固定領域２１ａ’と同じ磁化方向となる。一方、磁壁２４ｂ’が形成された状態で、第１の磁化固定領域２１ａ’から書き込み電流Ｉｗを流すと、磁壁２４ｂ’は磁化自由領域２３’内を移動して磁壁２４ａ’の位置に到達し、磁化自由領域２３’は第２の磁化固定領域２１ｂ’と同じ磁化方向となる。   If the magnetization direction of the magnetization free region 23 ′ is the same as that of the first magnetization fixed region 21a ′, the domain wall 24b ′ is formed, and if it is the same as the second magnetization fixed region 21b ′, the domain wall 24a ′ is formed. . When the write current Iw is passed from the second magnetization fixed region 21b ′ with the domain wall 24a ′ formed, the domain wall 24a ′ moves in the magnetization free region 23 ′ and reaches the position of the domain wall 24b ′. The free region 23 ′ has the same magnetization direction as that of the first magnetization fixed region 21a ′. On the other hand, when the write current Iw is passed from the first magnetization fixed region 21a ′ with the domain wall 24b ′ formed, the domain wall 24b ′ moves within the magnetization free region 23 ′ and reaches the position of the domain wall 24a ′. The magnetization free region 23 ′ has the same magnetization direction as that of the second magnetization fixed region 21b ′.

ＭＴＪ素子１０’は、導電層２５ａ’、磁化固定層２６’、トンネルバリア層２７’、磁化自由層２８’、導電層２５ｂ’の順に積層された構造を有する。ＭＴＪ素子１０’は、磁壁移動素子２０’の直上や直下に配置されるのではなく、磁壁移動素子２０’の幅方向にずらして配置される。これは、磁壁移動素子２０’の磁化自由領域２３’からの磁束を、ＭＴＪ素子１０’の磁化自由層２８’にスムースに流すためである。   The MTJ element 10 ′ has a structure in which a conductive layer 25 a ′, a magnetization fixed layer 26 ′, a tunnel barrier layer 27 ′, a magnetization free layer 28 ′, and a conductive layer 25 b ′ are stacked in this order. The MTJ element 10 'is not disposed immediately above or directly below the domain wall motion element 20', but is shifted in the width direction of the domain wall motion element 20 '. This is because the magnetic flux from the magnetization free region 23 ′ of the domain wall motion element 20 ′ flows smoothly to the magnetization free layer 28 ′ of the MTJ element 10 ′.

磁壁移動素子２０’の磁化自由領域２３’の磁化方向は、磁性膜の面内方向に対して垂直な方向であり、図１０のように上向きか下向きの二方向を取り得る。磁化自由領域２３’から生ずる磁束を受けて、ＭＴＪ素子１０’の磁化自由層２８’の磁化方向が一義的に決まる。図１１Ａでは、磁化自由領域２３’の磁化方向が上向きの場合を示している。磁化自由領域２３’からの磁束は図中の破線で示すようになり、磁化自由層２８’の磁化方向は右向きとなる。ＭＴＪ素子１０’の磁化固定層２６’の磁化方向はこの場合は左向きに固定されているので、ＭＴＪ素子１０’は高抵抗状態となる。図１１Ｂでは、磁化自由領域２３’の磁化方向が下向きの場合を示す。磁化自由領域２３’からの磁束は図中の破線で示すようになり、磁化自由層２８’の磁化方向は左向きとなる。ＭＴＪ素子１０’は低抵抗状態になる。すなわち、ＭＴＪ素子１０’の抵抗状態を磁壁移動素子２０’で制御することができる。   The magnetization direction of the magnetization free region 23 ′ of the domain wall motion element 20 ′ is a direction perpendicular to the in-plane direction of the magnetic film, and can take two directions upward or downward as shown in FIG. 10. In response to the magnetic flux generated from the magnetization free region 23 ', the magnetization direction of the magnetization free layer 28' of the MTJ element 10 'is uniquely determined. FIG. 11A shows a case where the magnetization direction of the magnetization free region 23 ′ is upward. The magnetic flux from the magnetization free region 23 'is as shown by the broken line in the figure, and the magnetization direction of the magnetization free layer 28' is rightward. In this case, since the magnetization direction of the magnetization fixed layer 26 ′ of the MTJ element 10 ′ is fixed to the left, the MTJ element 10 ′ is in a high resistance state. FIG. 11B shows a case where the magnetization direction of the magnetization free region 23 ′ is downward. The magnetic flux from the magnetization free region 23 'is as shown by the broken line in the figure, and the magnetization direction of the magnetization free layer 28' is leftward. The MTJ element 10 'is in a low resistance state. That is, the resistance state of the MTJ element 10 'can be controlled by the domain wall motion element 20'.

特開２００４−３４８９３４号公報JP 2004-348934 A 国際公開第２００９／０７２５１１号International Publication No. 2009/072511 国際公開第２００９／０６０７４９号International Publication No. 2009/060749

フリップフロップを使った論理回路設計において、処理結果を一時的に格納するワーキングレジスタや回路の設計値を格納する設定レジスタに使われる遅延フリップフロップ（Ｄｅｌａｙ Ｆｌｉｐ−Ｆｌｏｐ、ＤＦＦ）を、不揮発性フリップフロップに置き換えることができる。設定レジスタはデフォルト値が設定されることが一般的であり、パワーオン・リセット信号によってデフォルト値にセットされる。しかしながら、設定レジスタの値は必ずしもデフォルト値が使われるとは限らず、利用形態によって適宜変更される。一般に、デフォルト値と異なる設定レジスタの値は、ブートアップコードに組み込まれ、メモリから転送される。   In logic circuit design using a flip-flop, a delay flip-flop (Delay Flip-Flop, DFF) used for a working register that temporarily stores a processing result or a setting register that stores a circuit design value is replaced with a nonvolatile flip-flop. Can be replaced. The setting register is generally set to a default value, and is set to a default value by a power-on reset signal. However, the default value is not necessarily used as the value of the setting register, and it is changed as appropriate according to the usage form. In general, a value of a setting register different from a default value is incorporated in a bootup code and transferred from a memory.

不揮発性フリップフロップを設定レジスタに適用することの利点は、パワーオン・リセット信号よりＭＴＪ素子から設定値を瞬時にリストアできるようになり、ブートアップコードが大幅に短縮あるいは排除できることである。このような使われ方をするＭＴＪ素子は、デフォルト値が書き込まれている必要がある。すなわち、初回のシステム起動時には、すべてのレジスタのデフォルト値をＭＴＪ素子に書き込むための初期化手続き(初期化コード)をしなければならない。   The advantage of applying the nonvolatile flip-flop to the setting register is that the setting value can be instantaneously restored from the MTJ element by the power-on reset signal, and the boot-up code can be greatly shortened or eliminated. The MTJ element used in this way needs to have a default value written therein. That is, when the system is started for the first time, an initialization procedure (initialization code) for writing the default values of all registers into the MTJ element must be performed.

また、ＭＲＡＭには、多くの参照セルがメモリアレイに配置されている。この参照セルは、予め「０」（低抵抗状態）を記憶するものと、「１」（高抵抗状態）を記憶するものを配置し、その合成抵抗を利用して中間の抵抗値を作り、メモリセルの読み出しに利用される。初期化コードは、メモリマクロに存在する多数の参照セルへの書き込み（初期化）を含み、そのコード規模と実行時間は非常に大きいものとなる。   In the MRAM, many reference cells are arranged in a memory array. In this reference cell, a cell storing “0” (low resistance state) and a cell storing “1” (high resistance state) are arranged in advance, and an intermediate resistance value is created using the combined resistance. Used for reading memory cells. The initialization code includes writing (initialization) to a large number of reference cells existing in the memory macro, and the code size and execution time become very large.

上述のＭＴＪ素子の初期値を書き込む初期化コードの実行は、テストコストの増大やユーザビリティの低下につながるため、それを排除する技術が強く望まれている。一つの解決方法としては、外部磁場を利用してＭＴＪ素子の磁化方向を一括して変更する方法が考えられる。しかしながら、この方法を安易に用いると、システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に用いられる全てのＭＴＪ素子の磁化自由層の磁化方向が一方向に揃えられてしまうため、選択的に０／１を書き分けることができないという課題がある。   Since the execution of the initialization code for writing the initial value of the MTJ element described above leads to an increase in test cost and a decrease in usability, a technique for eliminating it is strongly desired. As one solution, a method of changing the magnetization direction of the MTJ element at once using an external magnetic field is conceivable. However, if this method is used easily, the magnetization directions of the magnetization free layers of all MTJ elements used in the system LSI (Large Scale Integration) are aligned in one direction, so that 0/1 is selectively written separately. There is a problem that cannot be done.

本発明は、上記の課題に鑑みてなされたものであり、その目的は、一方向性の外部磁場により、半導体集積回路中のＭＴＪ素子の抵抗値を、選択的に高抵抗と低抵抗とに書き分けることのできる磁性体素子およびこれを用いた半導体集積回路を提供することにある。   The present invention has been made in view of the above problems, and an object of the present invention is to selectively change the resistance value of an MTJ element in a semiconductor integrated circuit to a high resistance and a low resistance by a unidirectional external magnetic field. It is an object of the present invention to provide a magnetic element that can be written separately and a semiconductor integrated circuit using the same.

本発明による磁性体素子は、磁性細線と前記磁性細線に重なる部分を有する第１と第２の強磁性トンネル接合素子とを有し、前記第１の強磁性トンネル接合素子の中心は前記磁性細線の幅の中心線に対して第１の方向にずれて位置し、前記第２の強磁性トンネル接合素子の中心は前記第１の方向と逆方向の第２の方向にずれて位置する。   The magnetic element according to the present invention includes a magnetic wire and first and second ferromagnetic tunnel junction elements having portions overlapping the magnetic wire, and the center of the first ferromagnetic tunnel junction device is the magnetic wire. The center of the second ferromagnetic tunnel junction element is shifted in a second direction opposite to the first direction.

本発明による初期化方法は、磁性細線と前記磁性細線に重なる部分を有する第１と第２の強磁性トンネル接合素子とを有し、前記第１の強磁性トンネル接合素子の中心は前記磁性細線の幅の中心線に対して第１の方向にずれて位置し、前記第２の強磁性トンネル接合素子の中心は前記第１の方向と逆方向の第２の方向にずれて位置する磁性体素子の初期化方法において、前記磁性細線の膜厚方向に一方向性の外部磁場を印加する。   The initialization method according to the present invention includes a magnetic thin wire and first and second ferromagnetic tunnel junction elements having portions overlapping the magnetic thin wire, and the center of the first ferromagnetic tunnel junction element is the magnetic thin wire. The magnetic body is located in a first direction shifted from the center line of the width of the first ferromagnetic tunnel junction element, and the center of the second ferromagnetic tunnel junction element is shifted in a second direction opposite to the first direction. In the element initialization method, a unidirectional external magnetic field is applied in the thickness direction of the magnetic wire.

本発明による半導体集積回路は、磁性細線と前記磁性細線に重なる部分を有する第１と第２の強磁性トンネル接合素子とを有し、前記第１の強磁性トンネル接合素子の中心は前記磁性細線の幅の中心線に対して第１の方向にずれて位置し、前記第２の強磁性トンネル接合素子の中心は前記第１の方向と逆方向の第２の方向にずれて位置する磁性体素子を有する。   The semiconductor integrated circuit according to the present invention includes a magnetic thin wire and first and second ferromagnetic tunnel junction elements having portions overlapping the magnetic thin wire, and the center of the first ferromagnetic tunnel junction device is the magnetic thin wire. The magnetic body is located in a first direction shifted from the center line of the width of the first ferromagnetic tunnel junction element, and the center of the second ferromagnetic tunnel junction element is shifted in a second direction opposite to the first direction. It has an element.

本発明によれば、一方向性の外部磁場により、半導体集積回路中のＭＴＪ素子の抵抗値を、選択的に高抵抗と低抵抗とに書き分けることのできる磁性体素子およびこれを用いた半導体集積回路を提供することができる。   According to the present invention, a magnetic element capable of selectively writing a resistance value of an MTJ element in a semiconductor integrated circuit into a high resistance and a low resistance by a unidirectional external magnetic field, and a semiconductor integrated circuit using the same A circuit can be provided.

本発明の実施形態の磁性体素子の構造を示す上面図である。It is a top view which shows the structure of the magnetic body element of embodiment of this invention. 本発明の実施形態の磁性体素子の構造を示す側面図である。It is a side view which shows the structure of the magnetic body element of embodiment of this invention. 本発明の実施形態の磁性体素子の構造を示す側面図である。It is a side view which shows the structure of the magnetic body element of embodiment of this invention. 本発明の実施形態の磁性体素子の初期化動作を説明する図である。It is a figure explaining the initialization operation | movement of the magnetic body element of embodiment of this invention. 本発明の実施形態の磁性体素子の構造を示す上面図である。It is a top view which shows the structure of the magnetic body element of embodiment of this invention. 本発明の実施形態の変形例の磁性体素子の構造を示す上面図である。It is a top view which shows the structure of the magnetic body element of the modification of embodiment of this invention. 本発明の実施形態の変形例の磁性体素子の構造を示す上面図である。It is a top view which shows the structure of the magnetic body element of the modification of embodiment of this invention. 本発明の実施形態の磁性体素子を用いたＭＲＡＭのセル構造を示す図である。It is a figure which shows the cell structure of MRAM using the magnetic body element of embodiment of this invention. 本発明の実施形態の磁性体素子を用いた不揮発性ラッチの回路図である。It is a circuit diagram of the non-volatile latch using the magnetic body element of embodiment of this invention. 特許文献１に開示されたＭＲＡＭのメモリセル構造を示す図である。1 is a diagram showing a memory cell structure of an MRAM disclosed in Patent Document 1. FIG. 特許文献１に開示されたＭＲＡＭの参照セル構造を示す図である。It is a figure which shows the reference cell structure of MRAM disclosed by patent document 1. FIG. 特許文献３に開示された磁壁移動方式の三端子ＭＴＪ素子の構造を示す上面図である。FIG. 10 is a top view showing a structure of a domain wall motion type three-terminal MTJ element disclosed in Patent Document 3. 特許文献３に開示された磁壁移動方式の三端子ＭＴＪ素子の構造を示す断面図である。FIG. 10 is a cross-sectional view showing the structure of a domain wall motion type three-terminal MTJ element disclosed in Patent Document 3. 特許文献３に開示された磁壁移動方式の三端子ＭＴＪ素子の構造を示す断面図である。FIG. 10 is a cross-sectional view showing the structure of a domain wall motion type three-terminal MTJ element disclosed in Patent Document 3. 特許文献３に開示された磁壁移動方式の三端子ＭＴＪ素子の構造を示す断面図である。FIG. 10 is a cross-sectional view showing the structure of a domain wall motion type three-terminal MTJ element disclosed in Patent Document 3.

以下、図を参照しながら本発明の実施形態を説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the preferred embodiments described below are technically preferable for carrying out the present invention, but the scope of the invention is not limited to the following.

図１Ａは、本発明の実施形態の磁性体素子の構造を示す上面図である。図１Ｂは、本実施形態の磁性体素子のＸ軸に沿った構造を示す側面図である。図１Ｃは、本実施形態の磁性体素子のＹ軸に沿った構造を示す側面図である。これらの図では、磁性細線１１の長手方向をＸ軸、幅方向をＹ軸、厚さ方向をＺ軸とする。   FIG. 1A is a top view showing the structure of a magnetic element according to an embodiment of the present invention. FIG. 1B is a side view showing the structure along the X-axis of the magnetic element of the present embodiment. FIG. 1C is a side view showing the structure along the Y-axis of the magnetic element of the present embodiment. In these drawings, the longitudinal direction of the magnetic wire 11 is taken as the X axis, the width direction as the Y axis, and the thickness direction as the Z axis.

図１Ａに示すように、本実施形態の磁性体素子１は、磁性細線１１と、磁性細線１１に重なる部分を有する第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとを有する。第１のＭＴＪ素子１０ａの中心ａは、磁性細線１１の幅の中心線Ｙ０に対して第１の方向にずれて位置し、第２のＭＴＪ素子１０ｂの中心ｂは、第１の方向と逆方向の第２の方向にずれて位置する。   As shown in FIG. 1A, the magnetic element 1 of the present embodiment includes a magnetic wire 11, and a first MTJ element 10 a and a second MTJ element 10 b that have portions overlapping the magnetic wire 11. The center a of the first MTJ element 10a is shifted from the center line Y0 of the width of the magnetic wire 11 in the first direction, and the center b of the second MTJ element 10b is opposite to the first direction. The position is shifted in the second direction.

図１Ａでは、磁性細線１１の幅の中心線Ｙ０に対して、第１のＭＴＪ素子１０ａの中心ａは−Ｙ方向に、第２のＭＴＪ素子１０ｂの中心ｂは＋Ｙ方向にずらして配置されている。ＭＴＪ素子が長方形の場合、その中心は長方形の対角線の交点とすることができる。中心ａと中心ｂの中心線Ｙ０からのずれ量は、磁性細線１１の幅の１／２以上とすることが好ましい。なお、中心ａと中心ｂの中心線Ｙ０からの各々のずれ量は、等しくしても良いし、また、異なっていてもよい。   In FIG. 1A, the center a of the first MTJ element 10a is shifted in the −Y direction and the center b of the second MTJ element 10b is shifted in the + Y direction with respect to the center line Y0 of the width of the magnetic wire 11. Yes. When the MTJ element is rectangular, the center can be the intersection of the diagonal lines of the rectangle. The amount of deviation between the center a and the center b from the center line Y0 is preferably set to 1/2 or more of the width of the magnetic wire 11. In addition, each deviation | shift amount from the centerline Y0 of the center a and the center b may be equal, and may differ.

磁性細線１１は膜厚方向に磁化容易軸を有する。第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとは膜面内方向に磁化容易軸を有する。すなわち、磁性細線１１の磁化容易軸方向と前記ＭＴＪ素子の磁化容易軸方向とは直交している。   The magnetic wire 11 has an easy axis of magnetization in the film thickness direction. The first MTJ element 10a and the second MTJ element 10b have an easy magnetization axis in the in-plane direction. That is, the easy axis direction of the magnetic wire 11 and the easy axis direction of the MTJ element are perpendicular to each other.

第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとは、それぞれ、磁化固定層２６、トンネルバリア層２７、磁化自由層２８を有する。図１Ｂ、図１Ｃでは、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとは磁性細線１１に対して隙間を有して配置してあるが、隙間なく配置することもできる。また、前記隙間に非磁性体層を挿入することができる。また、前記非磁性体層は絶縁体や導電体とすることができる。前記各ＭＴＪ素子と磁性細線１１とはビアなどを介して電気的に結合することもできる。一方、前記各ＭＴＪ素子の磁化自由層２８と磁性細線１１とは磁束により磁気的に結合している。   The first MTJ element 10a and the second MTJ element 10b each have a magnetization fixed layer 26, a tunnel barrier layer 27, and a magnetization free layer 28. In FIGS. 1B and 1C, the first MTJ element 10a and the second MTJ element 10b are arranged with a gap with respect to the magnetic wire 11, but may be arranged without a gap. Moreover, a nonmagnetic material layer can be inserted into the gap. The nonmagnetic layer can be an insulator or a conductor. Each MTJ element and the magnetic wire 11 can be electrically coupled through a via or the like. On the other hand, the magnetization free layer 28 and the magnetic wire 11 of each MTJ element are magnetically coupled by magnetic flux.

図２は、磁性体素子１の初期化動作を説明する図である。磁性体素子１の膜厚方向の−Ｚ方向に、一方向性の外部磁場を印加することによって、磁性細線１１は−Ｚ方向に磁化する。外部磁場を取り去ると、磁性細線１１の−Ｚ方向の磁化によって磁束が発生する。発生した磁束は、磁気結合した第１と第２のＭＴＪ素子の磁化自由層２８の磁化を、磁束に沿って揃える。すなわち、第１のＭＴＪ素子１０ａの磁化自由層２８の磁化は＋Ｙ方向に、第２のＭＴＪ素子１０ｂの磁化自由層２８の磁化は−Ｙ方向に、それぞれ揃う。   FIG. 2 is a diagram for explaining the initialization operation of the magnetic element 1. By applying a unidirectional external magnetic field in the −Z direction of the film thickness direction of the magnetic element 1, the magnetic wire 11 is magnetized in the −Z direction. When the external magnetic field is removed, a magnetic flux is generated by the magnetization of the magnetic wire 11 in the −Z direction. The generated magnetic flux aligns the magnetizations of the magnetization free layers 28 of the first and second MTJ elements magnetically coupled along the magnetic flux. That is, the magnetization of the magnetization free layer 28 of the first MTJ element 10a is aligned in the + Y direction, and the magnetization of the magnetization free layer 28 of the second MTJ element 10b is aligned in the -Y direction.

ここで、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂの磁化固定層２６の磁化は、いずれも−Ｙ方向に揃えられているので、第１のＭＴＪ素子１０ａは高抵抗状態、第２のＭＴＪ素子１０ｂは低抵抗状態となる。高抵抗状態をデータ「１」、低抵抗状態をデータ「０」とすれば、第１のＭＴＪ素子１０ａは「１」、第２のＭＴＪ素子１０ｂは「０」となる。   Here, since the magnetizations of the magnetization fixed layers 26 of the first MTJ element 10a and the second MTJ element 10b are all aligned in the −Y direction, the first MTJ element 10a is in a high resistance state, The MTJ element 10b is in a low resistance state. If the high resistance state is data “1” and the low resistance state is data “0”, the first MTJ element 10a is “1” and the second MTJ element 10b is “0”.

第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂの磁化固定層２６の磁化は、両者が同じ方向に揃っていればよい。外部磁場の方向を＋Ｚ方向にすれば、磁性細線の磁化方向は＋Ｚ方向となり、第１のＭＴＪ素子１０ａは低抵抗状態、第２のＭＴＪ素子１０ｂは高抵抗状態となる。以上のように、磁性細線１１の磁化の方向によって第１と第２のＭＴＪ素子の抵抗状態が決定される。   The magnetization of the magnetization fixed layer 26 of the first MTJ element 10a and the second MTJ element 10b only needs to be aligned in the same direction. If the direction of the external magnetic field is set to the + Z direction, the magnetization direction of the magnetic wire becomes the + Z direction, the first MTJ element 10a is in a low resistance state, and the second MTJ element 10b is in a high resistance state. As described above, the resistance states of the first and second MTJ elements are determined by the magnetization direction of the magnetic wire 11.

なお、磁性体素子１は、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとを各々少なくとも一個を有し、各々、複数個を有していてもよい。   The magnetic element 1 includes at least one first MTJ element 10a and two second MTJ elements 10b, and each may include a plurality.

図３により、さらに具体的に本実施形態の磁性体素子の構造を説明する。図３は本実施形態の磁性体素子２の構造を示す上面図である。磁性体素子２は、磁壁移動素子２０を有する。磁壁移動素子２０は、磁化が固定された第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂと、これらに挟まれて接続する磁化が反転可能な磁化自由領域２３とを有する。第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂとの磁化は相互に逆向きである。さらに、第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂの磁化の反転磁場は、磁化自由領域２３の磁化の反転磁場よりも大きい。   With reference to FIG. 3, the structure of the magnetic element of this embodiment will be described more specifically. FIG. 3 is a top view showing the structure of the magnetic element 2 of the present embodiment. The magnetic element 2 has a domain wall motion element 20. The domain wall motion element 20 includes a first magnetization fixed region 21a and a second magnetization fixed region 21b in which magnetization is fixed, and a magnetization free region 23 in which the magnetization that is sandwiched and connected between them can be reversed. The magnetizations of the first magnetization fixed region 21a and the second magnetization fixed region 21b are opposite to each other. Furthermore, the magnetization reversal field of the magnetization of the first magnetization fixed region 21 a and the second magnetization fixed region 21 b is larger than the magnetization reversal field of the magnetization free region 23.

図３では、第１の磁化固定領域２１ａの磁化方向は紙面手前に向かう方向（手前方向）、第２の磁化固定領域２１ｂの磁化方向は紙面奥手に向かう方向（奥手方向）としている。第１の磁化固定領域２１ａの磁化方向と第２の磁化固定領域２１ｂの磁化方向とは、相互に逆方向であればよい。磁化自由領域２３の磁化は、手前方向もしくは奥手方向の２通りが可能である。   In FIG. 3, the magnetization direction of the first magnetization fixed region 21a is a direction toward the front of the paper (front direction), and the magnetization direction of the second magnetization fixed region 21b is a direction toward the rear of the paper (back direction). The magnetization direction of the first magnetization fixed region 21a and the magnetization direction of the second magnetization fixed region 21b may be opposite to each other. The magnetization free region 23 can be magnetized in two ways, the front direction or the back direction.

さらに、磁性体素子２は、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとを有する。第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとは、それぞれ、磁化固定層２６、トンネルバリア層２７、磁化自由層２８を有する（図３中に記載なし。図２を参照）。図３では、磁化固定層の磁化方向を紙面下方向としている。   Further, the magnetic element 2 includes a first MTJ element 10a and a second MTJ element 10b. Each of the first MTJ element 10a and the second MTJ element 10b has a magnetization fixed layer 26, a tunnel barrier layer 27, and a magnetization free layer 28 (not shown in FIG. 3, refer to FIG. 2). In FIG. 3, the magnetization direction of the magnetization fixed layer is a downward direction in the drawing.

第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとは、磁化自由領域２３と重なる部分を有する。磁化自由領域２３は、図１Ａの磁性細線１１の一部に相当する。すなわち、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂの磁化自由領域２３に対するずれ方は、図１Ａの磁性細線１１に対するずれ方と同じである。   The first MTJ element 10 a and the second MTJ element 10 b have a portion overlapping the magnetization free region 23. The magnetization free region 23 corresponds to a part of the magnetic wire 11 in FIG. 1A. That is, the displacement of the first MTJ element 10a and the second MTJ element 10b with respect to the magnetization free region 23 is the same as the displacement with respect to the magnetic wire 11 in FIG. 1A.

磁性体素子２へのデータの書き込みは、書き込み電流を、磁化自由領域２３から第１の磁化固定領域２１ａに向かう方向、もしくは、磁化自由領域２３から第２の磁化固定領域２１ｂに向かう方向に流し、磁化自由領域２３の磁化を反転させることにより行われる。磁性体素子２のデータの読み出しは、読み出し電流を第１のＭＴＪ素子１０ａの膜厚方向と、第２のＭＴＪ素子１０ｂの膜厚方向とにそれぞれ流すことにより行われる。   Data is written to the magnetic element 2 by flowing a write current in a direction from the magnetization free region 23 toward the first magnetization fixed region 21a or from the magnetization free region 23 toward the second magnetization fixed region 21b. This is performed by reversing the magnetization of the magnetization free region 23. Data reading from the magnetic element 2 is performed by flowing a read current in the film thickness direction of the first MTJ element 10a and the film thickness direction of the second MTJ element 10b.

図３の磁性体素子２の書き込み動作を以下に説明する。まず、書き込み電流がノードｎ３から磁壁移動素子２０に流れ込むとする。磁壁は電流の逆方向に移動する。磁化自由領域２３の磁化方向が第２の磁化固定領域２１ｂと同じ奥手方向であった場合、磁壁は磁化自由領域２３と第１の磁化固定領域２１ａとの境界に存在している。ノードｎ３から書き込み電流が流れ込むと、磁壁は、磁化自由層２３の磁化方向を第１の磁化固定領域２１ａと同じ手前方向に反転させながら、第２の磁化固定領域２１ｂとの境界へと移動する。   The write operation of the magnetic element 2 in FIG. 3 will be described below. First, it is assumed that a write current flows from the node n3 into the domain wall motion element 20. The domain wall moves in the opposite direction of the current. When the magnetization direction of the magnetization free region 23 is the same depth direction as that of the second magnetization fixed region 21b, the domain wall exists at the boundary between the magnetization free region 23 and the first magnetization fixed region 21a. When a write current flows from the node n3, the domain wall moves to the boundary with the second magnetization fixed region 21b while reversing the magnetization direction of the magnetization free layer 23 in the same front direction as the first magnetization fixed region 21a. .

一方、磁化自由領域２３の磁化方向が第１の磁化固定領域２１ａと同じ手前方向であった場合、磁壁は磁化自由領域２３と第２の磁化固定領域２１ｂとの境界に存在している。ノードｎ３から書き込み電流が流れ込むと、磁壁はそのまま第２の磁化固定領域２１ｂの境界に留まる。   On the other hand, when the magnetization direction of the magnetization free region 23 is the same front direction as that of the first magnetization fixed region 21a, the domain wall exists at the boundary between the magnetization free region 23 and the second magnetization fixed region 21b. When a write current flows from the node n3, the domain wall remains at the boundary of the second magnetization fixed region 21b as it is.

以上のように、ノードｎ３から磁壁移動素子２０に流れ込む場合、磁化自由領域２３の磁化方向は手前方向となる。このとき、第１のＭＴＪ素子１０ａの磁化自由層の磁化方向は紙面下方向、第２のＭＴＪ素子１０ｂの磁化自由層の磁化方向は紙面上方向となる。図３では磁化固定層の磁化方向をいずれも紙面下方向としているので、第１のＭＴＪ素子１０ａは低抵抗状態で「０」、第２のＭＴＪ素子１０ｂは高抵抗状態で「１」となる。   As described above, when flowing from the node n3 into the domain wall motion element 20, the magnetization direction of the magnetization free region 23 is the front direction. At this time, the magnetization direction of the magnetization free layer of the first MTJ element 10a is the downward direction in the drawing, and the magnetization direction of the magnetization free layer of the second MTJ element 10b is the upward direction of the drawing. In FIG. 3, since the magnetization directions of the magnetization fixed layers are all downward in the drawing, the first MTJ element 10a is “0” in the low resistance state, and the second MTJ element 10b is “1” in the high resistance state. .

次に、書き込み電流がノードｎ１から磁壁移動素子２０に流れ込むとする。この時の動作は先ほどと逆になり、磁化自由領域２３の磁化方向は奥手方向となる。第１のＭＴＪ素子１０ａの磁化自由層の磁化方向は紙面上方向、第２のＭＴＪ素子１０ｂの磁化自由層の磁化方向は紙面下方向となり、第１のＭＴＪ素子１０ａは高抵抗状態で「１」、第２のＭＴＪ素子１０ｂは低抵抗状態で「０」となる。   Next, it is assumed that a write current flows from the node n1 into the domain wall motion element 20. The operation at this time is opposite to the previous one, and the magnetization direction of the magnetization free region 23 is the back direction. The magnetization direction of the magnetization free layer of the first MTJ element 10a is the upward direction of the drawing, the magnetization direction of the magnetization free layer of the second MTJ element 10b is the downward direction of the drawing, and the first MTJ element 10a is in the high resistance state “1”. The second MTJ element 10b is “0” in the low resistance state.

以上のように、磁性体素子２によれば、書き込み電流の方向により、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとに「０」と「１」の相補的な情報を書き込むことができる。   As described above, according to the magnetic element 2, complementary information of “0” and “1” can be written to the first MTJ element 10a and the second MTJ element 10b according to the direction of the write current. it can.

磁性体素子２はまた、上記の書き込み電流に依らず、一方向性の外部磁場により、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとに「０」と「１」の相補的な情報を書き込むことができる。これは図２で説明した通りである。このとき、外部磁場の大きさは、第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂの磁化の反転磁場よりも小さく、磁化自由領域２３の磁化の反転磁場よりも大きいとする。この外部磁場により書き込む方法は、磁性体素子２の初期化の方法として用いることができる。   The magnetic element 2 also has complementary information of “0” and “1” to the first MTJ element 10a and the second MTJ element 10b by the unidirectional external magnetic field regardless of the write current. Can be written. This is as described in FIG. At this time, the magnitude of the external magnetic field is assumed to be smaller than the magnetization reversal field of the magnetizations of the first magnetization fixed region 21a and the second magnetization fixed region 21b and larger than the magnetization reversal field of the magnetization free region 23. This writing method using an external magnetic field can be used as a method for initializing the magnetic element 2.

本実施形態の磁性体素子の磁壁移動素子およびＭＴＪ素子を実現する材料を以下に例示する。なお、ここで示される材料は例であり、本実施形態の磁化状態を実現する材料であれば、これらには限定されない。   Materials for realizing the domain wall motion element and the MTJ element of the magnetic element according to the present embodiment will be exemplified below. In addition, the material shown here is an example, and if it is a material which implement | achieves the magnetization state of this embodiment, it will not be limited to these.

磁壁移動素子２０の磁化自由領域２３と第１の磁化固定領域２１ａおよび第２の磁化固定領域２１ｂには、膜厚方向に磁化容易軸を有する垂直磁気異方性材料が使用される。具体的には、Ｆｅ、Ｃｏ、Ｎｉのうちから選択される少なくとも一つの材料を含む。さらにＰｔやＰｄを含むことで垂直磁気異方性を安定化することができる。これに加えて、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｕ、Ｓｍなどを添加することによって所望の磁気特性が発現されるように調整することができる。   For the magnetization free region 23, the first magnetization fixed region 21a, and the second magnetization fixed region 21b of the domain wall motion element 20, a perpendicular magnetic anisotropic material having an easy axis in the film thickness direction is used. Specifically, it includes at least one material selected from Fe, Co, and Ni. Furthermore, perpendicular magnetic anisotropy can be stabilized by including Pt and Pd. In addition to this, B, C, N, O, Al, Si, P, Ti, V, Cr, Mn, Cu, Zn, Zr, Nb, Mo, Tc, Ru, Rh, Ag, Hf, Ta, W , Re, Os, Ir, Au, Sm, and the like can be added so that desired magnetic properties are expressed.

具体的にはＣｏ、Ｃｏ−Ｐｔ、Ｃｏ−Ｐｄ、Ｃｏ−Ｃｒ、Ｃｏ−Ｐｔ−Ｃｒ、Ｃｏ−Ｃｒ−Ｔａ、Ｃｏ−Ｃｒ−Ｂ、Ｃｏ−Ｃｒ−Ｐｔ−Ｂ、Ｃｏ−Ｃｒ−Ｔａ−Ｂ、Ｃｏ−Ｖ、Ｃｏ−Ｍｏ、Ｃｏ−Ｗ、Ｃｏ−Ｔｉ、Ｃｏ−Ｒｕ、Ｃｏ−Ｒｈ、Ｆｅ−Ｐｔ、Ｆｅ−Ｐｄ、Ｆｅ−Ｃｏ−Ｐｔ、Ｆｅ−Ｃｏ−Ｐｄ、Ｓｍ−Ｃｏ、Ｇｄ−Ｆｅ−Ｃｏ、Ｔｂ−Ｆｅ−Ｃｏ、Ｇｄ−Ｔｂ−Ｆｅ−Ｃｏなどが例示される。この他、Ｆｅ、Ｃｏ、Ｎｉのうちから選択されるいずれか一つの材料を含む層を、異なる層と積層させることにより垂直方向の磁気異方性を発現させることもできる。具体的にはＣｏ／Ｐｄ、Ｃｏ／Ｐｔ、Ｃｏ／Ｎｉ、Ｆｅ／Ａｕの積層膜などが例示される。   Specifically, Co, Co—Pt, Co—Pd, Co—Cr, Co—Pt—Cr, Co—Cr—Ta, Co—Cr—B, Co—Cr—Pt—B, Co—Cr—Ta— B, Co-V, Co-Mo, Co-W, Co-Ti, Co-Ru, Co-Rh, Fe-Pt, Fe-Pd, Fe-Co-Pt, Fe-Co-Pd, Sm-Co, Examples include Gd—Fe—Co, Tb—Fe—Co, and Gd—Tb—Fe—Co. In addition, the magnetic anisotropy in the perpendicular direction can also be exhibited by laminating a layer containing any one material selected from Fe, Co, and Ni with different layers. Specifically, a laminated film of Co / Pd, Co / Pt, Co / Ni, Fe / Au, and the like are exemplified.

さらに、磁化自由領域２３の磁化の反転磁場よりも、第１の磁化固定領域２１ａおよび第２の磁化固定領域２１ｂの反転磁場が大きくなるように上記の材料を組み合わせることが好適である。さらに、第１の磁化固定領域２１ａの反転磁場と第２の磁化固定領域２１ｂの反転磁場とに差を設けることが好適である。例えば、磁化自由領域２３をＣｏ／Ｎｉ積層膜とし、第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂとをＣｏ／Ｐｔ積層膜とし、Ｃｏ／Ｐｔの積層数や各層の厚さを変えることで第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂの反転磁場に差を設けること、などが挙げられる。   Furthermore, it is preferable to combine the above materials so that the switching magnetic fields of the first magnetization fixed region 21a and the second magnetization fixed region 21b are larger than the switching magnetic field of the magnetization free region 23. Further, it is preferable to provide a difference between the reversal magnetic field of the first magnetization fixed region 21a and the reversal magnetic field of the second magnetization fixed region 21b. For example, the magnetization free region 23 is a Co / Ni laminated film, the first magnetization fixed region 21a and the second magnetization fixed region 21b are Co / Pt laminated films, and the number of Co / Pt layers and the thickness of each layer are set. For example, a difference may be provided in the reversal magnetic field between the first magnetization fixed region 21a and the second magnetization fixed region 21b by changing.

ＭＴＪ素子を構成する磁化自由層２８と磁化固定層２６には、膜面内方向に磁化容易軸を有する磁性材料が使用される。具体的には、Ｆｅ、Ｃｏ、Ｎｉのうちから選択される少なくとも一つの材料を含むことが望ましい。これに加えて、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｕなどを添加することによって所望の磁気特性が発現されるように調整することができる。具体的には、Ｎｉ−Ｆｅ、Ｃｏ−Ｆｅ、Ｆｅ−Ｃｏ−Ｎｉ、Ｎｉ−Ｆｅ−Ｚｒ、Ｃｏ−Ｆｅ−Ｂ、Ｃｏ−Ｆｅ−Ｚｒ−Ｂなどが例示される。   For the magnetization free layer 28 and the magnetization fixed layer 26 constituting the MTJ element, a magnetic material having an axis of easy magnetization in the in-plane direction is used. Specifically, it is desirable to include at least one material selected from Fe, Co, and Ni. In addition to this, B, C, N, O, Al, Si, P, Ti, V, Cr, Mn, Cu, Zn, Zr, Nb, Mo, Tc, Ru, Rh, Ag, Hf, Ta, W , Re, Os, Ir, Au, and the like can be adjusted so that desired magnetic properties are expressed. Specifically, Ni-Fe, Co-Fe, Fe-Co-Ni, Ni-Fe-Zr, Co-Fe-B, Co-Fe-Zr-B and the like are exemplified.

また、トンネルバリア層２７は絶縁体から構成されることが望ましい。トンネルバリア層２７として具体的には、Ｍｇ−Ｏ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｎｉ−Ｏ、Ｈｆ−Ｏなどが挙げられる。   The tunnel barrier layer 27 is preferably made of an insulator. Specific examples of the tunnel barrier layer 27 include Mg—O, Al—O, Al—N, Ni—O, and Hf—O.

図３の磁性体素子２の変形例として、磁性体素子２と同様に「０」と「１」の相補的な情報を書き込むことができる構造として、図４および図５に示す構造が挙げられる。   As a modification of the magnetic element 2 in FIG. 3, the structure shown in FIGS. 4 and 5 can be given as a structure in which complementary information of “0” and “1” can be written as in the magnetic element 2. .

図４の磁性体素子３は、第１の磁壁移動素子２０ａと第２の磁壁移動素子２０ｂとを有する。第１の磁壁移動素子２０ａは、磁化が固定された第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂと、これらに挟まれて接続する磁化が反転可能な磁化自由領域２３とを有する。第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂとの磁化は相互に逆向きである。第２の磁壁移動素子２０ｂは、磁化が固定された第１の磁化固定領域３１ａと第２の磁化固定領域３１ｂと、これらに挟まれて接続する磁化が反転可能な磁化自由領域３３とを有する。第１の磁化固定領域３１ａと第２の磁化固定領域３１ｂとの磁化は相互に逆向きである。   The magnetic element 3 shown in FIG. 4 includes a first domain wall motion element 20a and a second domain wall motion element 20b. The first domain wall motion element 20a includes a first magnetization fixed region 21a and a second magnetization fixed region 21b in which magnetization is fixed, and a magnetization free region 23 that can be reversed and connected by being sandwiched therebetween. . The magnetizations of the first magnetization fixed region 21a and the second magnetization fixed region 21b are opposite to each other. The second domain wall motion element 20b includes a first magnetization fixed region 31a and a second magnetization fixed region 31b in which magnetization is fixed, and a magnetization free region 33 that is sandwiched between and can be reversed in magnetization. . The magnetizations of the first magnetization fixed region 31a and the second magnetization fixed region 31b are opposite to each other.

さらに、第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂ、および、第１の磁化固定領域３１ａと第２の磁化固定領域３１ｂの磁化の反転磁場は、磁化自由領域２３および磁化自由領域３３の磁化の反転磁場よりも大きい。   Further, the magnetization reversal fields of the first magnetization fixed region 21a and the second magnetization fixed region 21b, and the first magnetization fixed region 31a and the second magnetization fixed region 31b are the magnetization free region 23 and the magnetization free region. 33 is larger than the reversal magnetic field of magnetization.

第１のＭＴＪ素子１０ａは磁化自由領域２３と、第２のＭＴＪ素子１０ｂは磁化自由領域３３と、それぞれ重なる部分を有する。さらに、第１のＭＴＪ素子１０ａの中心ａは、磁化自由領域２３の幅の中心線Ｙ１に対して第１の方向（図４では紙面下方向）にずらして配置され、第２のＭＴＪ素子１０ｂの中心ｂは、磁化自由領域３３の幅の中心線Ｙ２に対して第１の方向と逆方向の第２の方向（図４では紙面上方向）にずらして配置される。第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂの構造は、図２のＭＴＪ素子と同じである。   The first MTJ element 10a and the second MTJ element 10b have overlapping portions with the magnetization free region 23 and the magnetization free region 33, respectively. Further, the center “a” of the first MTJ element 10 a is arranged so as to be shifted in the first direction (downward in FIG. 4) with respect to the center line Y 1 of the width of the magnetization free region 23, and the second MTJ element 10 b. The center b of the magnetic field is shifted from the center line Y2 of the width of the magnetization free region 33 in a second direction opposite to the first direction (upward in the drawing in FIG. 4). The structure of the first MTJ element 10a and the second MTJ element 10b is the same as that of the MTJ element in FIG.

第１の磁壁移動素子２０ａと第２の磁壁移動素子２０ｂとは、第１の磁化固定領域２１ａと第２の磁化固定領域３１ｂとで配線３０を介して直線的に接続される。   The first domain wall motion element 20a and the second domain wall motion element 20b are linearly connected via the wiring 30 by the first magnetization fixed region 21a and the second magnetization fixed region 31b.

一方、図５の磁性体素子４は、図４と同様の第１の磁壁移動素子２０ａと第２の磁壁移動素子２０ｂ、および、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとを有する。さらに、第１の磁壁移動素子２０ａと第２の磁壁移動素子２０ｂとは、第１の磁化固定領域２１ａと第２の磁化固定領域３１ｂとで配線３０を介してＣの字型に接続される。   On the other hand, the magnetic element 4 in FIG. 5 includes the first domain wall motion element 20a and the second domain wall motion element 20b similar to those in FIG. 4, and the first MTJ element 10a and the second MTJ element 10b. . Furthermore, the first domain wall motion element 20a and the second domain wall motion element 20b are connected in a C shape via the wiring 30 by the first magnetization fixed region 21a and the second magnetization fixed region 31b. .

図４の磁性体素子３の書き込み動作を以下に説明する。なお、図５の磁性体素子４の書き込み動作は、磁性体素子３と同じである。   The write operation of the magnetic element 3 in FIG. 4 will be described below. The write operation of the magnetic element 4 in FIG. 5 is the same as that of the magnetic element 3.

まず、書き込み電流はノードｎ３から第２の磁壁移動素子２０ｂに流れ込むとする。図４において、ノードｎ３から書き込み電流が流れ込むと、磁壁が第２の磁化固定領域３１ｂと磁化自由領域３３の境界に存在する場合、磁壁は、第２の磁化固定領域３１ｂから第１の磁化固定領域３１ａの方へ移動し、磁化自由領域３３と第１の磁化固定領域３１ａの境界まで移動する。書き込み電流が流れ込む前に磁化自由領域３３と第１の磁化固定領域３１ａの境界に磁壁が存在した場合、磁壁は移動しない。すなわち、ノードｎ３から書き込み電流が流れ込むと、書き込み前に磁壁が存在する場所に関わらず、磁化自由領域３３の磁化は紙面奥手方向となる。   First, it is assumed that the write current flows from the node n3 into the second domain wall motion element 20b. In FIG. 4, when the write current flows from the node n3, when the domain wall exists at the boundary between the second magnetization fixed region 31b and the magnetization free region 33, the domain wall is changed from the second magnetization fixed region 31b to the first magnetization fixed. It moves toward the region 31a and moves to the boundary between the magnetization free region 33 and the first magnetization fixed region 31a. If the domain wall exists at the boundary between the magnetization free region 33 and the first magnetization fixed region 31a before the write current flows, the domain wall does not move. That is, when a write current flows from the node n3, the magnetization of the magnetization free region 33 is in the back direction of the paper regardless of the location where the domain wall exists before writing.

第２のＭＴＪ素子１０ｂは、磁化自由領域３３から紙面上側にずれているので、磁化自由層２８の磁化方向は、磁化自由領域３３からの磁場を受けて下向きになる。磁化固定層２６の磁化方向を下向きとすると、第２のＭＴＪ素子１０ｂは低抵抗状態となり「０」の情報が書き込まれることになる。   Since the second MTJ element 10 b is displaced from the magnetization free region 33 to the upper side of the drawing, the magnetization direction of the magnetization free layer 28 is downward in response to the magnetic field from the magnetization free region 33. When the magnetization direction of the magnetization fixed layer 26 is downward, the second MTJ element 10b is in a low resistance state, and information “0” is written.

第２の磁壁移動素子２０ｂを通過した書き込み電流は、配線３０であるノードｎ２を介して、第１の磁壁移動素子２０ａへ流れる。磁壁が第２の磁化固定領域２１ｂと磁化自由領域２３の境界にある場合、磁壁は磁化自由領域２３と第１の磁化固定領域２１ａの境界まで移動する。書き込み電流が流れる前に、磁壁が磁化自由領域２３と第１の磁化固定領域２１ａの境界にあった場合は、磁壁は移動しない。すなわち、第２の磁壁移動素子２０ｂと同様に、書き込み前に磁壁が存在する場所に関わらず、磁化自由領域２３の磁化は紙面奥手方向となる。   The write current that has passed through the second domain wall motion element 20b flows to the first domain wall motion element 20a via the node n2 that is the wiring 30. When the domain wall is at the boundary between the second magnetization fixed region 21b and the magnetization free region 23, the domain wall moves to the boundary between the magnetization free region 23 and the first magnetization fixed region 21a. If the domain wall is at the boundary between the magnetization free region 23 and the first magnetization fixed region 21a before the write current flows, the domain wall does not move. That is, similarly to the second domain wall motion element 20b, the magnetization of the magnetization free region 23 is in the back direction of the paper regardless of the location where the domain wall exists before writing.

第１のＭＴＪ素子１０ａは、磁化自由領域２３から紙面下側にずれているので、磁化自由層２８の磁化方向は、磁化自由領域２３からの磁場を受けて上向きになる。磁化固定層２６の磁化方向を下向きとすると、第１のＭＴＪ素子１０ａは高抵抗状態となり「１」の情報が書き込まれることになる。   Since the first MTJ element 10a is shifted from the magnetization free region 23 to the lower side in the drawing, the magnetization direction of the magnetization free layer 28 is upward in response to the magnetic field from the magnetization free region 23. When the magnetization direction of the magnetization fixed layer 26 is downward, the first MTJ element 10a is in a high resistance state, and information "1" is written.

次に、書き込み電流はノードｎ１から第１の磁壁移動素子２０ａに流れ込むとする。この場合は、書き込み電流がノードｎ３から流れ込む場合の逆となる。すなわち、書き込み電流が流れ込むと、磁壁は、第１の磁壁移動素子２０ａでは磁化自由領域２３と第２の磁化固定領域２１ｂとの境界に、第２の磁壁移動素子２０ｂでは磁化自由領域３３と第２の磁化固定領域３１ｂとの境界に、それぞれ移動する。その結果、磁化自由領域２３と磁化自由領域３３の磁化方向は共に、紙面手前方向となる。   Next, it is assumed that the write current flows from the node n1 into the first domain wall motion element 20a. In this case, the reverse of the case where the write current flows from the node n3. In other words, when the write current flows, the domain wall is located at the boundary between the magnetization free region 23 and the second magnetization fixed region 21b in the first domain wall motion element 20a, and the magnetization free region 33 and the second domain in the second domain wall motion element 20b. 2 moves to the boundary with the magnetization fixed region 31b. As a result, the magnetization directions of the magnetization free region 23 and the magnetization free region 33 are both in front of the page.

第１のＭＴＪ素子１０ａは、磁化自由領域２３からの磁場を受けて、磁化自由層２８の磁化方向は下向きになり、低抵抗状態「０」の情報が書き込まれる。一方、第２のＭＴＪ素子１０ｂは磁化自由領域３３からの磁場を受けて、磁化自由層の磁化の向きは上向きになり、高抵抗状態「１」の情報が書き込まれる。   The first MTJ element 10 a receives the magnetic field from the magnetization free region 23, the magnetization direction of the magnetization free layer 28 is downward, and information on the low resistance state “0” is written. On the other hand, the second MTJ element 10 b receives the magnetic field from the magnetization free region 33, the magnetization direction of the magnetization free layer is upward, and information on the high resistance state “1” is written.

図４の磁性体素子３および図５の磁性体素子４によれば、図３の磁性体素子２と同様、一方向性の外部磁場によっても、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとに「０」と「１」の相補的な情報を書き込むことができる。外部磁場により書き込みを行う場合、外部磁場の大きさは、第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂおよび第１の磁化固定領域３１ａと第２の磁化固定領域３１ｂの磁化の反転磁場よりも小さく、磁化自由領域２３および磁化自由領域３３の磁化の反転磁場よりも大きいとする。   According to the magnetic element 3 in FIG. 4 and the magnetic element 4 in FIG. 5, the first MTJ element 10 a and the second MTJ element can be applied by a unidirectional external magnetic field as in the magnetic element 2 in FIG. 3. Complementary information of “0” and “1” can be written in 10b. When writing is performed using an external magnetic field, the magnitude of the external magnetic field is the reversal of the magnetizations of the first magnetization fixed region 21a and the second magnetization fixed region 21b, and the first magnetization fixed region 31a and the second magnetization fixed region 31b. It is assumed that it is smaller than the magnetic field and larger than the magnetization reversal field of the magnetization free region 23 and the magnetization free region 33.

さらに、図４の磁性体素子３および図５の磁性体素子４によれば、それぞれの磁壁移動素子２０ａ、２０ｂの磁化自由領域２３、３３の長さを短くし、素子間を抵抗の低い配線３０で接続することで、磁壁移動素子全体としての低抵抗化が可能である。さらに、磁化自由領域２３、３３の長さが短いことで磁壁移動距離が短縮される。これらにより、図４の磁性体素子３および図５の磁性体素子４によれば、書き込み動作の高速化が可能である。   Further, according to the magnetic element 3 in FIG. 4 and the magnetic element 4 in FIG. 5, the lengths of the magnetization free regions 23 and 33 of the domain wall motion elements 20a and 20b are shortened, and the wiring between the elements has a low resistance. By connecting at 30, the resistance of the domain wall motion element as a whole can be reduced. Furthermore, the domain wall moving distance is shortened because the lengths of the magnetization free regions 23 and 33 are short. Thus, according to the magnetic element 3 in FIG. 4 and the magnetic element 4 in FIG. 5, the writing operation can be speeded up.

本実施形態の磁性体素子は、半導体集積回路であるＭＲＡＭのメモリマクロに配置される参照セルとして使用することができる。参照セルは、予め「０」（低抵抗状態Ｒ０）を記憶するものと、「１」（高抵抗状態Ｒ１）を記憶するものとを配置し、その合成抵抗（Ｒ０＋Ｒ１）／２により中間の抵抗値を得、これを基準にメモリセルの読み出しのときの「０」と「１」を判定する。   The magnetic element of this embodiment can be used as a reference cell arranged in a memory macro of an MRAM that is a semiconductor integrated circuit. The reference cell has a cell that stores “0” (low resistance state R0) and a cell that stores “1” (high resistance state R1) in advance, and has an intermediate resistance due to its combined resistance (R0 + R1) / 2. A value is obtained, and “0” and “1” at the time of reading the memory cell are determined based on this value.

図６に、本実施形態の磁性体素子をＭＲＡＭのメモリマクロに適用した例を示す。メモリセルとしては、２Ｔ１Ｒ構造のＭＴＪ素子を用いることができる。参照セルとして、本実施形態の磁性体素子５を用いることができる。磁性体素子５は、具体的には、前述の磁性体素子１〜４とすることができる。   FIG. 6 shows an example in which the magnetic element of the present embodiment is applied to an MRAM memory macro. As the memory cell, an MTJ element having a 2T1R structure can be used. As the reference cell, the magnetic element 5 of this embodiment can be used. Specifically, the magnetic element 5 can be the above-described magnetic elements 1 to 4.

図６のメモリセルのＭＴＪ素子ｉは、書き込み電流Ｉｗをライトビット線ＷＢＬｉと／ＷＢＬｉ間に流して、０／１を書き込む。読み出すときはリードビット線ＲＢＬｉを選択して、センス電流Ｉｓを流してＭＴＪ素子ｉの抵抗値を読み出す。参照セルでは、リファレンスライトビット線（ＲＷＢＬ、／ＲＷＢＬ）を選択して、ＲＷＢＬと／ＲＷＢＬ間、すなわち磁壁移動素子に書き込み電流Ｉｗを流して０／１の情報をＭＴＪ素子Ｒ０、Ｒ１に書き込むことができる。   The MTJ element i of the memory cell of FIG. 6 writes 0/1 by passing the write current Iw between the write bit lines WBLi and / WBLi. When reading, the read bit line RBLi is selected, the sense current Is is passed, and the resistance value of the MTJ element i is read. In the reference cell, the reference write bit line (RWBL, / RWBL) is selected, and the write current Iw is passed between RWBL and / RWBL, that is, the domain wall motion element to write 0/1 information to the MTJ elements R0, R1. Can do.

図６において、磁壁移動素子に対して、ＭＴＪ素子Ｒ０は図中上側に、ＭＴＪ素子Ｒ１は下側にそれぞれずれているので、それぞれのＭＴＪ素子の磁化自由層は、磁壁移動素子から反対方向の磁場を受ける。磁壁移動素子の磁化方向が紙面奥手方向であれば、ＭＴＪ素子の磁化固定層の磁化を図中下向きとすると、ＭＴＪ素子Ｒ０は低抵抗状態「０」、ＭＴＪ素子Ｒ１は高抵抗状態「１」になる。書き込まれたＭＴＪ素子Ｒ０、Ｒ１の抵抗値は、それぞれリファレンスビット線ＲＢＬＲ０、ＲＢＬＲ１にセンス電流Ｉｓを流して読み出す。   In FIG. 6, the MTJ element R0 is shifted to the upper side in the drawing and the MTJ element R1 is shifted to the lower side with respect to the domain wall motion element, so that the magnetization free layer of each MTJ element is in the opposite direction from the domain wall motion element. Receive a magnetic field. If the magnetization direction of the domain wall motion element is the back direction in the drawing, assuming that the magnetization of the magnetization fixed layer of the MTJ element is downward in the figure, the MTJ element R0 is in the low resistance state “0” and the MTJ element R1 is in the high resistance state “1”. become. The written resistance values of the MTJ elements R0 and R1 are read by flowing the sense current Is through the reference bit lines RBLR0 and RBLR1, respectively.

図６で示した参照セルの磁壁移動素子に、磁壁移動素子の膜厚方向に一方向性の外部磁場を印加するだけで、ＭＴＪ素子Ｒ０、Ｒ１に、それぞれ０／１あるいは１／０の相補的な情報を書き込むことができる。すなわち、一方向性の外部磁場で一括して参照セルに所望の０／１の抵抗値を書き込むことができる。   By simply applying a unidirectional external magnetic field to the domain wall motion element of the reference cell shown in FIG. 6 in the thickness direction of the domain wall motion element, the MTJ elements R0 and R1 are complemented by 0/1 or 1/0, respectively. Information can be written. That is, a desired resistance value of 0/1 can be written to the reference cell all at once with a unidirectional external magnetic field.

本実施形態の磁性体素子は、２Ｔ１Ｒ構造のＭＲＡＭのメモリマクロに限らず、多種多様な構造のＭＲＡＭのメモリマクロにも応用可能である。   The magnetic element according to the present embodiment is not limited to an MRAM memory macro having a 2T1R structure but can be applied to MRAM memory macros having various structures.

また、本実施形態の磁性体素子は、ＭＲＡＭのメモリマクロに限らず、様々なシステムＬＳＩ回路に適用可能である。例えば、図７に示すように、不揮発性ラッチ回路に適用することができる。図７の不揮発性ラッチ回路は、図４の磁性体素子３を用いたラッチ回路を示す。   Further, the magnetic element of the present embodiment is not limited to the MRAM memory macro, and can be applied to various system LSI circuits. For example, it can be applied to a nonvolatile latch circuit as shown in FIG. The nonvolatile latch circuit of FIG. 7 is a latch circuit using the magnetic element 3 of FIG.

図７に示す不揮発性ラッチ回路は、１ビットのデータを保持するようにクロスカップルされた第１のインバータ及び第２のインバータによるフリップフロップ回路を有する。さらに、第１および第２のインバータは、各々、第１および第２のＭＴＪ素子に接続し、第１および第２のＭＴＪ素子の抵抗を反転させる電流が供給できるように構成されている。   The nonvolatile latch circuit illustrated in FIG. 7 includes a flip-flop circuit including a first inverter and a second inverter that are cross-coupled so as to hold 1-bit data. Further, the first and second inverters are connected to the first and second MTJ elements, respectively, and are configured to be able to supply currents that invert the resistances of the first and second MTJ elements.

不揮発性ラッチ回路は、磁性体素子３と、ＰＭＯＳトランジスタＭ１、Ｍ３と、ＮＭＯＳトランジスタＭ２、Ｍ４、Ｍ５、Ｍ６、Ｍ７と、ＮＯＲゲートＮＲ１、ＮＲ２と、インバータＩＶ３、ＩＶ４とを備えている。磁性体素子３は、不揮発性ラッチ回路への電源供給が行われないときに、データを第１および第２のＭＴＪ素子の抵抗値として記憶する。   The nonvolatile latch circuit includes a magnetic element 3, PMOS transistors M1 and M3, NMOS transistors M2, M4, M5, M6, and M7, NOR gates NR1 and NR2, and inverters IV3 and IV4. The magnetic element 3 stores data as resistance values of the first and second MTJ elements when power is not supplied to the nonvolatile latch circuit.

ＭＯＳトランジスタＭ１〜Ｍ４はクロスカップルされた、すなわち、一方の出力が他方の入力に接続された二つのインバータを構成し、この二つのインバータによりラッチが構成されている。ＰＭＯＳトランジスタＭ１、Ｍ３のソース側の端子は電源電位Ｖｄｄを有する電源線に接続される。ＮＭＯＳトランジスタＭ２、Ｍ４のソースは、それぞれ第１のＭＴＪ素子１０ａ、第２のＭＴＪ素子１０ｂに接続されている。ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のドレインは、ノードｎ４に接続されており、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４のドレインはノード／ｎ４に接続されている。更に、ノードｎ４はＰＭＯＳトランジスタＭ３、ＮＭＯＳトランジスタＭ４のゲートに共通に接続され、ノード／ｎ４はＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２のゲートに共通に接続されている。   The MOS transistors M1 to M4 are cross-coupled, that is, two inverters in which one output is connected to the other input, and a latch is formed by the two inverters. The source-side terminals of the PMOS transistors M1 and M3 are connected to a power supply line having a power supply potential Vdd. The sources of the NMOS transistors M2 and M4 are connected to the first MTJ element 10a and the second MTJ element 10b, respectively. The drains of the PMOS transistor M1 and the NMOS transistor M2 are connected to the node n4, and the drains of the PMOS transistor M3 and the NMOS transistor M4 are connected to the node / n4. Further, the node n4 is commonly connected to the gates of the PMOS transistor M3 and the NMOS transistor M4, and the node / n4 is commonly connected to the gates of the PMOS transistor M1 and the NMOS transistor M2.

ノードｎ４はＭＯＳトランジスタＭ１とＭ２で構成するインバータの出力として機能すると共に、ＭＯＳトランジスタＭ３とＭ４で構成するインバータの入力としても機能する。同様にノード／ｎ４はＭＯＳトランジスタＭ３とＭ４で構成するインバータの出力として機能すると共に、ＭＯＳトランジスタＭ１とＭ２で構成するインバータの入力としても機能する。したがって、ノードｎ４とノード／ｎ４は相補的な値を取ることになり、このクロスカップルされたインバータで１ｂｉｔの情報を保有する。   The node n4 functions as an output of an inverter composed of MOS transistors M1 and M2, and also functions as an input of an inverter composed of MOS transistors M3 and M4. Similarly, node / n4 functions as an output of an inverter composed of MOS transistors M3 and M4, and also functions as an input of an inverter composed of MOS transistors M1 and M2. Therefore, node n4 and node / n4 take complementary values, and this cross-coupled inverter holds 1-bit information.

ＮＯＲゲートＮＲ１、ＮＲ２は、第１の磁壁移動素子２０ａと第２の磁壁移動素子２０ｂにデータを書き込む電流を供給するための電流供給回路部として機能する。詳細には、ＮＯＲゲートＮＲ１は、第１のインバータのノードｎ４に接続された入力と、ストア・イネーブル信号／ＷＥを受け取る入力とを有しており、ＮＯＲゲートＮＲ１の出力は第１の磁壁移動素子２０ａの端子ｎ１に接続されている。同様に、ＮＯＲゲートＮＲ２は、第２のインバータのノード／ｎ４に接続された入力と、ストア・イネーブル信号／ＷＥを受け取る入力とを有しており、ＮＯＲゲートＮＲ２の出力は第２の磁壁移動素子２０ｂの端子ｎ３に接続されている。   The NOR gates NR1 and NR2 function as a current supply circuit unit for supplying a current for writing data to the first domain wall motion element 20a and the second domain wall motion element 20b. Specifically, the NOR gate NR1 has an input connected to the node n4 of the first inverter and an input for receiving the store enable signal / WE, and the output of the NOR gate NR1 is the first domain wall motion. It is connected to the terminal n1 of the element 20a. Similarly, NOR gate NR2 has an input connected to node / n4 of the second inverter and an input for receiving store enable signal / WE, and the output of NOR gate NR2 is the second domain wall motion. It is connected to the terminal n3 of the element 20b.

ストア・イネーブル信号／ＷＥが活性化されると（即ち、Ｌｏｗレベルにプルダウンされると）、ＮＯＲゲートＮＲ１、ＮＲ２は、ノードｎ４、／ｎ４に保持されているデータに応答して、その一方の出力がＨｉｇｈレベルに、他方の出力がＬｏｗレベルになる。これにより、ノードｎ４、／ｎ４に保持されているデータに応じた向きに電流が流れ、第１の磁壁移動素子２０ａと第２の磁壁移動素子２０ｂに書き込みが行われる。   When the store enable signal / WE is activated (i.e., pulled down to a low level), the NOR gates NR1 and NR2 respond to the data held in the nodes n4 and / n4 and receive one of them. The output becomes High level and the other output becomes Low level. As a result, a current flows in a direction corresponding to the data held in the nodes n4 and / n4, and writing is performed to the first domain wall motion element 20a and the second domain wall motion element 20b.

ＮＭＯＳトランジスタＭ５、Ｍ６は、第１のインバータと第２のインバータからなるラッチに入力データＤ、／Ｄを供給し、ラッチに書き込まれたデータを書き換える役割をする。ここで入力データＤ、／Ｄは、互いに相補のデータである。詳細には、ＮＭＯＳトランジスタＭ５は、クロック信号ＣＬＫを受け取るゲートと、ノードｎ４に接続された第１のソース／ドレインと、入力データＤを受け取る第２のソース／ドレインとを有している。同様に、ＮＭＯＳトランジスタＭ６は、クロック信号ＣＬＫを受け取るゲートと、ノード／ｎ４に接続された第１のソース／ドレインと、入力データ／Ｄを受け取る第２のソース／ドレインとを有している。   The NMOS transistors M5 and M6 serve to supply input data D and / D to a latch composed of a first inverter and a second inverter and rewrite the data written in the latch. Here, the input data D and / D are complementary to each other. Specifically, NMOS transistor M5 has a gate for receiving clock signal CLK, a first source / drain connected to node n4, and a second source / drain for receiving input data D. Similarly, NMOS transistor M6 has a gate for receiving clock signal CLK, a first source / drain connected to node / n4, and a second source / drain for receiving input data / D.

クロック信号ＣＬＫをＬｏｗレベルに設定し、ＬＢをＨｉｇｈレベルに設定する。このとき、ＮＭＯＳトランジスタＭ５、Ｍ６はオフ状態となり、ＮＭＯＳトランジスタＭ７がオン状態となる。したがって、クロスカップルされた、Ｍ１とＭ２からなる第１のインバータと、Ｍ３、Ｍ４からなる第２のインバータの入力及び出力が短絡される。この結果、第１のＭＴＪ素子１０ａが高抵抗状態で第２のＭＴＪ素子１０ｂが低抵抗状態の場合、ノードｎ４の電位Ｖ（ｎ４）とノード／ｎ４の電位Ｖ（／ｎ４）との関係は、Ｖ（ｎ４）＞Ｖ（／ｎ４）となる。また、第１のＭＴＪ素子１０ａが低抵抗状態で第２のＭＴＪ素子１０ｂが高抵抗状態の場合、Ｖ（ｎ４）＜Ｖ（／ｎ４）となる。ＬＢをＬｏｗレベルにしてＮＭＯＳトランジスタＭ７をオフ状態にすると、ノードｎ４、／ｎ４にリストアされた電位差が論理振幅状態まで増幅され、出力データＱ、／Ｑとして外部に出力される。   The clock signal CLK is set to a low level, and LB is set to a high level. At this time, the NMOS transistors M5 and M6 are turned off, and the NMOS transistor M7 is turned on. Therefore, the input and output of the cross-coupled first inverter consisting of M1 and M2 and the second inverter consisting of M3 and M4 are short-circuited. As a result, when the first MTJ element 10a is in the high resistance state and the second MTJ element 10b is in the low resistance state, the relationship between the potential V (n4) of the node n4 and the potential V (/ n4) of the node / n4 is V (n4)> V (/ n4). When the first MTJ element 10a is in the low resistance state and the second MTJ element 10b is in the high resistance state, V (n4) <V (/ n4). When LB is set to Low level and the NMOS transistor M7 is turned off, the potential difference restored to the nodes n4 and / n4 is amplified to the logic amplitude state and output to the outside as output data Q and / Q.

インバータＩＶ３、ＩＶ４は、外部に出力データＱ、／Ｑを出力する役割をする。ここで出力データＱ、／Ｑは、互いに相補のデータである。詳細には、インバータＩＶ３は、その入力が第１のインバータのノードｎ４に接続されており、その出力から出力データＱを出力する。一方、インバータＩＶ４は、その入力が第２のインバータのノード／ｎ４に接続されており、その出力から出力データ／Ｑを出力する。   Inverters IV3 and IV4 serve to output output data Q and / Q to the outside. Here, the output data Q and / Q are mutually complementary data. Specifically, the inverter IV3 has its input connected to the node n4 of the first inverter, and outputs output data Q from its output. On the other hand, inverter IV4 has its input connected to node / n4 of the second inverter, and outputs output data / Q from its output.

なお、図７の不揮発性ラッチ回路は、図４の磁性体素子３を用いているが、図３や図５の磁性体素子２、磁性体素子４を用いることも可能なことは言うまでもない。   7 uses the magnetic element 3 of FIG. 4, it goes without saying that the magnetic element 2 and the magnetic element 4 of FIGS. 3 and 5 can also be used.

以上のように、本実施形態によれば、一方向性の外部磁場により、半導体集積回路中のＭＴＪ素子の抵抗値を、選択的に高抵抗と低抵抗とに書き分けることのできる磁性体素子およびこれを用いた半導体集積回路を提供することができる。   As described above, according to the present embodiment, the magnetic element capable of selectively writing the resistance value of the MTJ element in the semiconductor integrated circuit into the high resistance and the low resistance by the unidirectional external magnetic field, and A semiconductor integrated circuit using this can be provided.

本発明は上記実施形態に限定されることなく、請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれるものである。   The present invention is not limited to the above-described embodiment, and various modifications are possible within the scope of the invention described in the claims, and these are also included in the scope of the present invention.

また、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。   Moreover, although a part or all of said embodiment may be described also as the following additional remarks, it is not restricted to the following.

付記
（付記１）
磁性細線と、前記磁性細線に重なる部分を有する第１と第２の強磁性トンネル接合素子と、を有し、前記第１の強磁性トンネル接合素子の中心は前記磁性細線の幅の中心線に対して第１の方向にずれて位置し、前記第２の強磁性トンネル接合素子の中心は前記第１の方向と逆方向の第２の方向にずれて位置する、磁性体素子。
（付記２）
前記磁性細線は膜厚方向に磁化容易軸を有し、前記第１と第２の強磁性トンネル接合素子は膜面方向に磁化容易軸を有する、付記１記載の磁性体素子。
（付記３）
前記磁性細線からの磁束の方向によって前記第１と第２の強磁性トンネル接合素子の抵抗値が決定する、付記１または２記載の磁性体素子。
（付記４）
前記第１と第２の強磁性トンネル接合素子は各々磁化固定層を有し、前記第１と第２の強磁性トンネル接合素子の前記磁化固定層の磁化の方向は同じである、付記１から３の内の１項記載の磁性体素子。
（付記５）
前記第１と第２の強磁性トンネル接合素子の中心の、前記磁性細線の幅の中心線からのずれ量は、前記磁性細線の幅の１／２以上である、付記１から４の内の１項記載の磁性体素子。
（付記６）
前記磁性細線は、磁化が固定される第１と第２の磁化固定領域と、前記第１と第２の磁化固定領域とに接続する磁化が反転可能な磁化自由領域と、を有し、前記第１と第２の磁化固定領域の磁化は相互に逆向きである、付記１から５の内の１項記載の磁性体素子。
（付記７）
前記第１と第２の磁化固定領域の磁化の反転磁場は、前記磁化自由領域の磁化の反転磁場よりも大きい、付記６記載の磁性体素子。
（付記８）
前記第１と第２の強磁性トンネル接合素子は前記磁化自由領域と重なる部分を有する、付記６または７記載の磁性体素子。
（付記９）
書き込み電流は、前記第１の磁化固定領域から前記第２の磁化固定領域へ、もしくは、前記第２の磁化固定領域から前記第１の磁化固定領域へ流れ、読み出し電流は、前記第１の強磁性トンネル接合素子の膜厚方向と、前記第２の強磁性トンネル接合素子の膜厚方向とにそれぞれ流れる、付記６から８の内の１項記載の磁性体素子。
（付記１０）
付記１から９の内の１項記載の磁性体素子の初期化方法において、前記磁性細線の膜厚方向に一方向性の外部磁場を印加する、初期化方法。
（付記１１）
前記外部磁場は、前記磁化自由領域の磁化の反転磁場よりも大きく、前記第１と第２の磁化固定領域の磁化の反転磁場よりも小さい、付記１０記載の初期化方法。
（付記１２）
付記１から９の内の１項記載の磁性体素子を有する、半導体集積回路。
（付記１３）
前記磁性体素子を読み出し判定基準値を生成する参照セルとするメモリマクロを有し、前記参照セルの抵抗値を｛（第１の強磁性トンネル接合素子の抵抗値）＋（第２の強磁性トンネル接合素子の抵抗値）｝／２とする、付記１２記載の半導体集積回路。
（付記１４）
前記メモリマクロは、磁性細線の一方の端子を第１のトランジスタに接続し、前記磁性細線のもう一方の端子を第２のトランジスタに接続し、前記磁性細線の磁化の向きを前記第１及び第２のトランジスタを活性化することで供給される電流が前記磁性細線に流れることで変化させるメモリセルを有する、付記１３記載の半導体集積回路。
（付記１５）
前記メモリマクロは、前記第１の強磁性トンネル接合素子の一方の端子に第３のトランジスタを接続し、前記第２の強磁性トンネル接合素子の一方の端子に第４のトランジスタを接続し、前記第３及び第４のトランジスタを活性化することで供給される電流により前記第１及び第２の強磁性トンネル接合素子の抵抗値を読み出す、付記１３または１４記載の半導体集積回路。
（付記１６）
第１と第２のインバータを有し、前記第１と第２のインバータは互いにクロスカップル接続したフリップフロップ回路を構成し、前記第１と第２のインバータは、前記第１と第２の強磁性トンネル接合素子に各々接続する、付記１２記載の半導体集積回路。Appendix (Appendix 1)
A magnetic thin wire, and first and second ferromagnetic tunnel junction elements having a portion overlapping the magnetic thin wire, wherein the center of the first ferromagnetic tunnel junction device is a center line of the width of the magnetic thin wire. A magnetic element that is positioned to be shifted in a first direction with respect to the center of the second ferromagnetic tunnel junction element and that is shifted in a second direction opposite to the first direction.
(Appendix 2)
The magnetic element according to appendix 1, wherein the magnetic wire has an easy axis in the film thickness direction, and the first and second ferromagnetic tunnel junction elements have an easy axis in the film surface direction.
(Appendix 3)
The magnetic element according to appendix 1 or 2, wherein a resistance value of the first and second ferromagnetic tunnel junction elements is determined by a direction of magnetic flux from the magnetic thin wire.
(Appendix 4)
From the appendix 1, the first and second ferromagnetic tunnel junction elements each have a magnetization fixed layer, and the magnetization directions of the magnetization fixed layers of the first and second ferromagnetic tunnel junction elements are the same. 4. The magnetic element according to 1 of 3.
(Appendix 5)
The amount of deviation of the center of the first and second ferromagnetic tunnel junction elements from the center line of the width of the magnetic wire is not less than ½ of the width of the magnetic wire. 2. A magnetic element according to item 1.
(Appendix 6)
The magnetic thin wire has first and second magnetization fixed regions in which magnetization is fixed, and a magnetization free region in which the magnetization connected to the first and second magnetization fixed regions is reversible, 6. The magnetic element according to one of appendices 1 to 5, wherein the magnetizations of the first and second magnetization fixed regions are opposite to each other.
(Appendix 7)
The magnetic element according to appendix 6, wherein a reversal field of magnetization of the first and second magnetization fixed regions is larger than a reversal field of magnetization of the magnetization free region.
(Appendix 8)
The magnetic element according to appendix 6 or 7, wherein the first and second ferromagnetic tunnel junction elements have a portion overlapping the magnetization free region.
(Appendix 9)
The write current flows from the first magnetization fixed region to the second magnetization fixed region, or from the second magnetization fixed region to the first magnetization fixed region, and the read current flows to the first strong magnetization region. 9. The magnetic element according to one of appendices 6 to 8, which flows in a film thickness direction of the magnetic tunnel junction element and a film thickness direction of the second ferromagnetic tunnel junction element, respectively.
(Appendix 10)
10. The initialization method for a magnetic element according to claim 1, wherein a unidirectional external magnetic field is applied in the film thickness direction of the magnetic wire.
(Appendix 11)
The initialization method according to claim 10, wherein the external magnetic field is larger than a magnetization reversal field of the magnetization of the magnetization free region and smaller than a magnetization reversal field of the first and second magnetization fixed regions.
(Appendix 12)
A semiconductor integrated circuit comprising the magnetic element according to any one of appendices 1 to 9.
(Appendix 13)
A memory macro having the magnetic element as a reference cell for generating a read determination reference value, and the resistance value of the reference cell being {(resistance value of the first ferromagnetic tunnel junction element) + (second ferromagnetic tunnel element) 13. The semiconductor integrated circuit according to appendix 12, wherein the resistance value of the tunnel junction element)} / 2.
(Appendix 14)
In the memory macro, one terminal of the magnetic wire is connected to the first transistor, the other terminal of the magnetic wire is connected to the second transistor, and the magnetization direction of the magnetic wire is changed to the first and first. 14. The semiconductor integrated circuit according to appendix 13, further comprising a memory cell that changes when a current supplied by activating the transistor 2 flows through the magnetic wire.
(Appendix 15)
The memory macro has a third transistor connected to one terminal of the first ferromagnetic tunnel junction element, a fourth transistor connected to one terminal of the second ferromagnetic tunnel junction element, 15. The semiconductor integrated circuit according to appendix 13 or 14, wherein the resistance values of the first and second ferromagnetic tunnel junction elements are read by a current supplied by activating the third and fourth transistors.
(Appendix 16)
The first and second inverters form a flip-flop circuit in which the first and second inverters are cross-coupled to each other, and the first and second inverters include the first and second strong inverters. 13. The semiconductor integrated circuit according to appendix 12, which is connected to each of magnetic tunnel junction elements.

この出願は、２０１４年５月２７日に出願された日本出願特願２０１４−１０９０３０を基礎とする優先権を主張し、その開示の全てをここに取り込む。   This application claims the priority on the basis of Japanese application Japanese Patent Application No. 2014-109030 for which it applied on May 27, 2014, and takes in those the indications of all here.

本発明は、磁気抵抗効果を用いて情報を読み出す不揮発な半導体集積回路や半導体デバイスに利用可能である。   The present invention can be used for a nonvolatile semiconductor integrated circuit or a semiconductor device that reads information using the magnetoresistive effect.

１、２、３、４、５ 磁性体素子
１’ 三端子ＭＴＪ素子
１０ａ 第１のＭＴＪ素子
１０ｂ 第２のＭＴＪ素子
１０’ ＭＴＪ素子
１１ 磁性細線
２０、２０’ 磁壁移動素子
２０ａ 第１の磁壁移動素子
２０ｂ 第２の磁壁移動素子
２１ａ、２１ａ’、３１ａ 第１の磁化固定領域
２１ｂ、２１ｂ’、３１ｂ 第２の磁化固定領域
２３、２３’、３３ 磁化自由領域
２４ａ’、２４ｂ’ 磁壁
２５ａ’、２５ｂ’ 導電層
２６、２６’ 磁化固定層
２７、２７’ トンネルバリア層
２８、２８’ 磁化自由層
３０ 配線1, 2, 3, 4, 5 Magnetic element 1 'Three-terminal MTJ element 10a First MTJ element 10b Second MTJ element 10' MTJ element 11 Magnetic wire 20, 20 'Domain wall moving element 20a First domain wall movement Element 20b Second domain wall motion element 21a, 21a ′, 31a First magnetization fixed region 21b, 21b ′, 31b Second magnetization fixed region 23, 23 ′, 33 Magnetization free region 24a ′, 24b ′ Domain wall 25a ′, 25b 'Conductive layer 26, 26' Magnetization fixed layer 27, 27 'Tunnel barrier layer 28, 28' Magnetization free layer 30 Wiring

Claims (10)

磁性細線と前記磁性細線に重なる部分を有する第１と第２の強磁性トンネル接合素子とを有し、前記第１の強磁性トンネル接合素子の中心は前記磁性細線の幅の中心線に対して第１の方向にずれて位置し、前記第２の強磁性トンネル接合素子の中心は前記第１の方向と逆方向の第２の方向にずれて位置する、磁性体素子。 A first and second ferromagnetic tunnel junction elements having a magnetic wire and a portion overlapping the magnetic wire, wherein the center of the first ferromagnetic tunnel junction device is centered on the width of the magnetic wire. A magnetic element, wherein the magnetic element is displaced in a first direction and the center of the second ferromagnetic tunnel junction element is displaced in a second direction opposite to the first direction. 前記磁性細線は膜厚方向に磁化容易軸を有し、前記第１と第２の強磁性トンネル接合素子は膜面方向に磁化容易軸を有する、請求項１記載の磁性体素子。 The magnetic element according to claim 1, wherein the magnetic wire has an easy axis in the film thickness direction, and the first and second ferromagnetic tunnel junction elements have an easy axis in the film surface direction. 前記磁性細線からの磁束の方向によって前記第１と第２の強磁性トンネル接合素子の抵抗値が決定する、請求項１または２記載の磁性体素子。 3. The magnetic element according to claim 1, wherein a resistance value of the first and second ferromagnetic tunnel junction elements is determined by a direction of magnetic flux from the magnetic thin wire. 前記第１と第２の強磁性トンネル接合素子は各々磁化固定層を有し、前記第１と第２の強磁性トンネル接合素子の前記磁化固定層の磁化の方向は同じである、請求項１から３の内の１項記載の磁性体素子。 The first and second ferromagnetic tunnel junction elements each have a magnetization fixed layer, and the magnetization directions of the magnetization fixed layers of the first and second ferromagnetic tunnel junction elements are the same. 4. A magnetic element according to one of items 1 to 3. 前記磁性細線は、磁化が固定される第１と第２の磁化固定領域と、前記第１と第２の磁化固定領域とに接続する磁化が反転可能な磁化自由領域と、を有し、前記第１と第２の磁化固定領域の磁化は相互に逆向きである、請求項１から４の内の１項記載の磁性体素子。 The magnetic thin wire has first and second magnetization fixed regions in which magnetization is fixed, and a magnetization free region in which the magnetization connected to the first and second magnetization fixed regions is reversible, The magnetic element according to claim 1, wherein the magnetizations of the first and second magnetization fixed regions are opposite to each other. 書き込み電流は、前記第１の磁化固定領域から前記第２の磁化固定領域へ、もしくは、前記第２の磁化固定領域から前記第１の磁化固定領域へ流れ、読み出し電流は、前記第１の強磁性トンネル接合素子の膜厚方向と、前記第２の強磁性トンネル接合素子の膜厚方向とにそれぞれ流れる、請求項５記載の磁性体素子。 The write current flows from the first magnetization fixed region to the second magnetization fixed region, or from the second magnetization fixed region to the first magnetization fixed region, and the read current flows to the first strong magnetization region. 6. The magnetic element according to claim 5, wherein the magnetic element flows in a film thickness direction of the magnetic tunnel junction element and a film thickness direction of the second ferromagnetic tunnel junction element. 請求項１から６の内の１項記載の磁性体素子の初期化方法において、前記磁性細線の膜厚方向に一方向性の外部磁場を印加する、初期化方法。 7. The initialization method for a magnetic element according to claim 1, wherein a unidirectional external magnetic field is applied in a film thickness direction of the magnetic wire. 請求項１から６の内の１項記載の磁性体素子を有する、半導体集積回路。 A semiconductor integrated circuit comprising the magnetic element according to claim 1. 前記磁性体素子を読み出し判定基準値を生成する参照セルとするメモリマクロを有し、前記参照セルの抵抗値を｛（第１の強磁性トンネル接合素子の抵抗値）＋（第２の強磁性トンネル接合素子の抵抗値）｝／２とする、請求項８記載の半導体集積回路。 A memory macro having the magnetic element as a reference cell for generating a read determination reference value, and the resistance value of the reference cell being {(resistance value of the first ferromagnetic tunnel junction element) + (second ferromagnetic tunnel element) 9. The semiconductor integrated circuit according to claim 8, wherein a resistance value of the tunnel junction element)} / 2. 第１と第２のインバータを有し、前記第１と第２のインバータは互いにクロスカップル接続したフリップフロップ回路を構成し、前記第１と第２のインバータは、前記第１と第２の強磁性トンネル接合素子に各々接続する、請求項８記載の半導体集積回路。 The first and second inverters form a flip-flop circuit in which the first and second inverters are cross-coupled to each other, and the first and second inverters include the first and second strong inverters. 9. The semiconductor integrated circuit according to claim 8, wherein the semiconductor integrated circuit is connected to each of magnetic tunnel junction elements.
JP2016523121A 2014-05-27 2015-05-20 Magnetic element, initialization method thereof, and semiconductor integrated circuit Active JP6555256B2 (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014109030 2014-05-27
JP2014109030 2014-05-27
PCT/JP2015/002532 WO2015182071A1 (en) 2014-05-27 2015-05-20 Magnetic substance element, initialization method therefor, and semiconductor integrated circuit

Publications (2)

Publication Number Publication Date
JPWO2015182071A1 JPWO2015182071A1 (en) 2017-04-20
JP6555256B2 true JP6555256B2 (en) 2019-08-07

Family

ID=54698426

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016523121A Active JP6555256B2 (en) 2014-05-27 2015-05-20 Magnetic element, initialization method thereof, and semiconductor integrated circuit

Country Status (2)

Country Link
JP (1) JP6555256B2 (en)
WO (1) WO2015182071A1 (en)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3834787B2 (en) * 2001-11-22 2006-10-18 インターナショナル・ビジネス・マシーンズ・コーポレーション Nonvolatile latch circuit
JPWO2012002156A1 (en) * 2010-06-29 2013-08-22 日本電気株式会社 Magnetic memory element, magnetic memory

Also Published As

Publication number Publication date
JPWO2015182071A1 (en) 2017-04-20
WO2015182071A1 (en) 2015-12-03

Similar Documents

Publication Publication Date Title
Zhao et al. Spin transfer torque (STT)-MRAM--based runtime reconfiguration FPGA circuit
JP5201487B2 (en) Nonvolatile latch circuit
Kawahara et al. Spin-transfer torque RAM technology: Review and prospect
Kawahara et al. 2 Mb SPRAM (SPin-transfer torque RAM) with bit-by-bit bi-directional current write and parallelizing-direction current read
JP5010700B2 (en) Semiconductor integrated circuit
KR101363656B1 (en) Semiconductor integrated circuit and processor
CN106960682B (en) Nonvolatile data holding circuit and data holding system
WO2010095589A1 (en) Magnetoresistive effect element and magnetic random access memory
US9105831B2 (en) Nonvolatile magnetic element and nonvolatile magnetic device
JP2008310876A (en) Magnetic random access memory
US9368208B1 (en) Non-volatile latch using magneto-electric and ferro-electric tunnel junctions
WO2018100954A1 (en) Data writing device of resistance variable memory element
US7646635B2 (en) Data reading circuit of toggle magnetic memory
KR20190007421A (en) Semiconductor circuit, driving method and electronic device
JP5365813B2 (en) Nonvolatile logic circuit
Amirany et al. High-performance and soft error immune spintronic retention latch for highly reliable processors
US10446739B2 (en) Semiconductor memory device
US10311931B2 (en) Semiconductor memory device
US7372723B1 (en) State save-on-power-down using GMR non-volatile elements
JP6555256B2 (en) Magnetic element, initialization method thereof, and semiconductor integrated circuit
US7092285B1 (en) State save-on-power-down using GMR non-volatile elements
JP5874647B2 (en) Nonvolatile logic operation device
JP2007123455A (en) Semiconductor memory device
JP2013211762A (en) Non-volatile integrated circuit
JP6288643B2 (en) Nonvolatile latch circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180413

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190611

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190624

R150 Certificate of patent or registration of utility model

Ref document number: 6555256

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150