JP6553266B2 - Metal oxide film and semiconductor device - Google Patents

Metal oxide film and semiconductor device Download PDF

Info

Publication number
JP6553266B2
JP6553266B2 JP2018156015A JP2018156015A JP6553266B2 JP 6553266 B2 JP6553266 B2 JP 6553266B2 JP 2018156015 A JP2018156015 A JP 2018156015A JP 2018156015 A JP2018156015 A JP 2018156015A JP 6553266 B2 JP6553266 B2 JP 6553266B2
Authority
JP
Japan
Prior art keywords
film
layer
transistor
oxide semiconductor
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018156015A
Other languages
Japanese (ja)
Other versions
JP2018197399A (en
Inventor
高橋 正弘
正弘 高橋
拓也 廣橋
拓也 廣橋
将志 津吹
将志 津吹
将志 太田
将志 太田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2018156015A priority Critical patent/JP6553266B2/en
Publication of JP2018197399A publication Critical patent/JP2018197399A/en
Application granted granted Critical
Publication of JP6553266B2 publication Critical patent/JP6553266B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Description

本発明の一態様は、金属酸化物膜に関する。また、当該金属酸化物膜を用いた半導体装
置に関する。
One aspect of the present invention relates to a metal oxide film. Further, the present invention relates to a semiconductor device using the metal oxide film.

なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指し、トランジスタ、半導体回路、記憶装置、撮像装置、電気光学装置、発電
装置(薄膜太陽電池、有機薄膜太陽電池等を含む)、及び電子機器は半導体装置ともいえ
る。
In this specification and the like, a semiconductor device refers to any device that can function by utilizing semiconductor characteristics, and includes a transistor, a semiconductor circuit, a memory device, an imaging device, an electro-optical device, a power generation device (thin film solar cell, Organic thin film solar cells and the like) and electronic devices can also be referred to as semiconductor devices.

絶縁表面を有する基板上に形成された半導体膜を用いてトランジスタを構成する技術が
注目されている。該トランジスタは集積回路(IC)や画像表示装置(単に表示装置とも
表記する)のような電子デバイスに広く応用されている。トランジスタに適用可能な半導
体膜としてシリコン系半導体材料が広く知られているが、その他の材料として半導体特性
を示す金属酸化物(酸化物半導体)が注目されている。
A technique for forming a transistor using a semiconductor film formed over a substrate having an insulating surface has attracted attention. The transistor is widely applied to electronic devices such as integrated circuits (ICs) and image display devices (also simply referred to as display devices). Silicon-based semiconductor materials are widely known as semiconductor films applicable to transistors, but metal oxides (oxide semiconductors) exhibiting semiconductor characteristics are attracting attention as other materials.

例えば、酸化物半導体として、In、Zn、Ga、Snなどを含む非晶質酸化物を用い
てトランジスタを作製する技術が特許文献1で開示されている。
For example, Patent Document 1 discloses a technique for manufacturing a transistor using an amorphous oxide containing In, Zn, Ga, Sn, or the like as an oxide semiconductor.

特開2006−165529号公報JP, 2006-165529, A

本発明の一態様は、新規な構造を有する金属酸化物膜を提供することを課題の一とする
An object of one embodiment of the present invention is to provide a metal oxide film having a novel structure.

または、本発明の一態様は、物性の安定性の高い金属酸化物膜を提供することを課題の
一とする。
Another object of one embodiment of the present invention is to provide a metal oxide film with high physical stability.

または、本発明の一態様は、上述の金属酸化物を適用した信頼性の高い半導体装置を提
供することを課題の一とする。
Alternatively, an object of one embodiment of the present invention is to provide a highly reliable semiconductor device to which the above metal oxide is applied.

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
Note that the descriptions of these objects do not disturb the existence of other objects. Note that one embodiment of the present invention does not have to solve all of these problems. Problems other than these will become apparent from the description, drawings, claims, etc., and the description,
Other problems can be extracted from the description of the drawings, claims, and the like.

本発明の一態様は、In、Ga、Znを含み、断面観察像において、In原子が周期的
に配列する第1の層と、Ga原子またはZn原子が周期的に配列する第2の層と、が複数
観察され、一対の第1の層の間に、第2の層をn(nは自然数)層有する第1の領域と、
他の一対の第1の層の間に、第2の層をm(mはn以外の自然数)層有する第2の領域と
、を有する、金属酸化物膜である。
One embodiment of the present invention is a first layer in which In atoms are periodically arrayed, and a second layer in which Ga atoms or Zn atoms are periodically arrayed in a cross-sectional observation image. , And a first region having n second layers (n is a natural number) between the pair of first layers;
It is a metal oxide film having a second region having an m (m is a natural number other than n) layer as a second layer between another pair of first layers.

また、上記金属酸化物膜において、第1の領域と第2の領域とが、第1の層に平行な面
に対して垂直方向に隣接し、第1の領域と第2の領域との境界において、1つの前記第1
の層を共有することが好ましい。
In the metal oxide film, the first region and the second region are vertically adjacent to a plane parallel to the first layer, and the boundary between the first region and the second region In the one said first
It is preferable to share the layer of

または、第1の領域と第2の領域とは、第1の層に平行な面に対して平行な方向に隣接
し、第1の領域と第2の領域との境界において、1つの第1の層が連続することが好まし
い。
Alternatively, the first region and the second region are adjacent in a direction parallel to the plane parallel to the first layer, and one first region is formed at the boundary between the first region and the second region. It is preferred that the layers of

また、上記金属酸化物膜における第1の領域または第2の領域において、第1の層は被
形成面に対して平行であることが好ましい。
In the first region or the second region of the metal oxide film, the first layer is preferably parallel to the formation surface.

また、上記金属酸化物膜における第1の領域と、第2の領域との間に粒界が観測されな
いことが好ましい。
In addition, it is preferable that no grain boundary is observed between the first region and the second region in the metal oxide film.

また、本発明の一態様は、上記いずれかの金属酸化物膜と、ゲート電極と、金属酸化物
膜とゲート電極との間にゲート絶縁層と、金属酸化物膜と電気的に接続するソース電極及
びドレイン電極と、を有し、金属酸化物膜中にチャネルが形成される、半導体装置である
One embodiment of the present invention is a source electrically connected to any of the above metal oxide films, a gate electrode, a gate insulating layer between the metal oxide film and the gate electrode, and the metal oxide film. A semiconductor device having an electrode and a drain electrode and having a channel formed in a metal oxide film.

なお、本明細書等において、A面がB面に平行とはA面の法線とB面の法線がなす角度
が−20°以上20°以下の状態を指すものとする。また、本明細書等において、C面が
B面と垂直とは、C面の法線とB面の法線がなす角度が70°以上110°以下の状態を
指すものとする。また、本明細書等において、C線がB面に概略垂直とはC線とB面の法
線がなす角度が−20°以上20°以下の状態を指すものとする。
In the present specification and the like, that the A-plane is parallel to the B-plane means a state in which the angle between the normal to the A-plane and the normal to the B-plane is -20 ° or more and 20 ° or less. Further, in the present specification and the like, the fact that the C-plane is perpendicular to the B-plane refers to a state in which the angle between the normal to the C-plane and the normal to the B-plane is 70 ° to 110 °. Further, in the present specification and the like, that the C-line is substantially perpendicular to the B-plane refers to a state in which the angle between the C-line and the normal to the B-plane is -20 ° or more and 20 ° or less.

本発明によれば、新規な構造を有する金属酸化物膜を提供できる。または、物性の安定
性の高い金属酸化物膜を提供できる。または、上述の金属酸化物を適用した信頼性の高い
半導体装置を提供できる。
According to the present invention, a metal oxide film having a novel structure can be provided. Alternatively, a metal oxide film with high physical properties can be provided. Alternatively, a highly reliable semiconductor device to which the above metal oxide is applied can be provided.

実施の形態に係る、金属酸化物膜を説明する図。FIG. 6 illustrates a metal oxide film according to an embodiment. 実施の形態に係る、金属酸化物膜を説明する図。FIG. 6 illustrates a metal oxide film according to an embodiment. 実施の形態に係る、金属酸化物の結晶構造を説明する図。4A and 4B each illustrate a crystal structure of a metal oxide according to Embodiment. 実施の形態に係る、金属酸化物膜に含まれる結晶構造を説明する図。6A and 6B illustrate a crystal structure included in a metal oxide film according to an embodiment. 実施の形態に係る、トランジスタの構成例を説明する図。5A to 5C illustrate a structural example of a transistor according to an embodiment. 実施の形態に係る、トランジスタの作製方法例を説明する図。10A to 10D illustrate an example of a method for manufacturing a transistor according to an embodiment. 実施の形態に係る、トランジスタの構成例を説明する図。5A to 5C illustrate a structural example of a transistor according to an embodiment. 実施の形態に係る、表示パネルの構成を説明する図。5A to 5C illustrate a structure of a display panel according to an embodiment. 実施の形態に係る、電子機器のブロック図を説明する図。8A and 8B each illustrate a block diagram of an electronic device according to an embodiment. 実施の形態に係る、電子機器の外観図を説明する図。5A and 5B illustrate an external view of an electronic device according to an embodiment.

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。
Embodiments will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it can be easily understood by those skilled in the art that various changes can be made in the form and details without departing from the spirit and the scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below.

なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様
の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
Note that in structures of the invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated. In addition, in the case where the same function is indicated, the hatch pattern is the same, and there is a case where no reference numeral is given.

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
Note that in each drawing described in this specification, the size of each component, the thickness of a layer, or a region is
May be exaggerated for clarity. Therefore, it is not necessarily limited to the scale.

(実施の形態1)
本実施の形態では、本発明の一態様の金属酸化物膜について、図面を参照して説明する
Embodiment 1
In this embodiment mode, a metal oxide film of one embodiment of the present invention will be described with reference to the drawings.

[金属酸化物膜の結晶構造]
本発明の一態様の金属酸化物膜は、2以上の異なる金属元素を含む金属酸化物を有する
。また、当該金属酸化物として、その結晶構造が層状構造を取りうる酸化物であり、且つ
、異なる周期構造が組成の違いにより発現しうる酸化物を用いることができる。
[Crystal structure of metal oxide film]
The metal oxide film of one embodiment of the present invention includes a metal oxide containing two or more different metal elements. Further, as the metal oxide, an oxide whose crystal structure can take a layered structure, and an oxide which can express different periodic structure due to a difference in composition can be used.

組成の違いにより発現する様々な周期構造はホモロガス相とも呼ばれる。例えばある結
晶構造が金属Aを含むA層と、金属Bを含むB層とが層状に配列した層状構造を取る場合
において、一対のA層の間に挟持されるB層の数が、組成によって連続的に変化する。そ
の結果、組成の違いにより異なる周期構造が実現される。本明細書等において、このよう
に組成の違いにより異なる周期構造を取りうる構造をホモロガス構造と呼ぶこととする。
The various periodic structures that develop due to differences in composition are also called homologous phases. For example, when a crystal structure has a layered structure in which an A layer containing metal A and a B layer containing metal B are arranged in layers, the number of B layers sandwiched between a pair of A layers depends on the composition. It changes continuously. As a result, different periodic structures are realized depending on the composition. In the present specification and the like, a structure that can have a different periodic structure due to a difference in composition as described above is referred to as a homologous structure.

例えば、In−Ga−Zn系酸化物は、InGaO_(ZnO)(mは自然数)で
表記されるホモロガス構造を取りうる。図3にIn−Ga−Zn系酸化物の結晶構造の例
を示す。図3(A)に示す結晶構造は、InGaO_(ZnO)(m=1)で表記さ
れる結晶構造である。また、図3(B)に示す結晶構造は、InGaO_(ZnO)
(m=2)で表記される結晶構造である。また、図3(C)に示す結晶構造は、InGa
O_(ZnO)(m=3)で表記される結晶構造である。
For example, an In—Ga—Zn-based oxide can have a homologous structure represented by InGaO 3 (ZnO) m (m is a natural number). FIG. 3 shows an example of a crystal structure of an In—Ga—Zn-based oxide. The crystal structure illustrated in FIG. 3A is a crystal structure represented by InGaO_ 3 (ZnO) m (m = 1). The crystal structure illustrated in FIG. 3B is InGaO_ 3 (ZnO) m
This is a crystal structure represented by (m = 2). In addition, the crystal structure illustrated in FIG.
It is a crystal structure represented by O_ 3 (ZnO) m (m = 3).

本発明の一態様の金属酸化物膜は、その膜中に異なる結晶構造(周期構造)を有する領
域が混在することを特徴とする。
The metal oxide film of one embodiment of the present invention is characterized in that regions having different crystal structures (periodic structures) are mixed in the film.

例えば金属酸化物として、In−Ga−Zn系酸化物を用いた場合では、InOから
なる層(InO層とも表記する)と、Ga及びZnの酸化物からなる層((Ga、Zn
)O層とも表記する)の2つの層が層状に配列した層状構造をとる。
As for example, a metal oxide, an In-Ga-Zn-based in the case where oxide was used, a layer made of InO 2 (both InO 2 layers denoted), Ga and a layer of an oxide of Zn ((Ga, Zn
2) (also referred to as O layer) has a layered structure in which the two layers are arranged in layers.

さらに、一対のInO層の間に挟持される(Ga、Zn)O層の数は、様々な値をと
りうる。例えば、図4(A)に示す構造は、一対のInO層の間に1層の(Ga、Zn
)O層を有する。また、図4(B)に示す構造は、一対のInO層の間に2層の(Ga
、Zn)O層((Ga、Zn)層ともいう)を有する。また、図4(C)に示す構
造は、一対のInO層の間に3層の(Ga、Zn)O層((Ga、Zn)層とも
いう)を有する。
Furthermore, the number of (Ga, Zn) O layers sandwiched between a pair of InO 2 layers can take various values. For example, in the structure shown in FIG. 4A, one layer of (Ga, Zn) is formed between a pair of InO 2 layers.
) It has an O layer. The structure shown in FIG. 4 (B), the two layers between a pair of InO two layers (Ga
, Zn) O layer (also referred to as a (Ga, Zn) 2 O 2 layer). The structure illustrated in FIG. 4C includes three (Ga, Zn) O layers (also referred to as (Ga, Zn) 3 O 3 layers) between a pair of InO 2 layers.

このように、本発明の一態様の金属酸化物膜としてIn−Ga−Zn系酸化物を用いた
場合には、金属酸化物膜中に、一対のInO層の間に存在する(Ga、Zn)O層の数
が異なる結晶領域を2以上含む。
As described above, when an In—Ga—Zn-based oxide is used as the metal oxide film of one embodiment of the present invention, the metal oxide film exists between the pair of InO 2 layers in the metal oxide film (Ga, Two or more crystal regions having different numbers of Zn) O layers are included.

金属酸化物中に含まれる結晶領域は、例えば透過電子顕微鏡(TEM:Transmi
ssion Electron Microscopy)などにより観察することができ
る。また、TEMによって観察された結晶領域に対して、さらに電子線回折などの手法を
用いて解析することにより、その結晶構造を特定することもできる。
The crystal region included in the metal oxide is, for example, a transmission electron microscope (TEM: Transmi).
(Section Electron Microscopy). Moreover, the crystal structure can be specified by further analyzing the crystal region observed by TEM using a technique such as electron beam diffraction.

ここで、金属酸化物膜の断面観察として、例えば走査型透過電子顕微鏡(STEM:S
canning Transmission Electron Microscopy
)により、高解像度の観察を行った場合には、軽元素である酸素原子を観測することは難
しく、金属原子の配列のみを確認することができる。
Here, as a cross-sectional observation of the metal oxide film, for example, a scanning transmission electron microscope (STEM: S
canning Transmission Electron Microscopy
Therefore, when high-resolution observation is performed, it is difficult to observe oxygen atoms, which are light elements, and only the arrangement of metal atoms can be confirmed.

続いて、図1に本発明の一態様の金属酸化物膜の断面観察像を示す。   Next, FIG. 1 shows a cross-sectional observation image of the metal oxide film of one embodiment of the present invention.

ここでは、金属酸化物膜の一例として、In−Ga−Zn系酸化物膜を石英ガラス基板
上に厚さ約50nm成膜した試料を用いた。図1に示す金属酸化物膜の成膜条件は、In
:Ga:Zn=1:1:1(原子数比)である酸化物ターゲットを用いたスパッタリング
法により、酸素雰囲気下(流量45sccm)、圧力0.4Pa、直流(DC)電源電力
0.5kW、成膜時の基板温度を室温とした。さらに、窒素雰囲気下で温度650℃、1
時間の加熱処理を行った。さらに、加熱処理後の金属酸化物膜に対してイオンミリング法
による薄片化を行い、断面観察用の試料を作製した。
Here, as an example of the metal oxide film, a sample in which an In—Ga—Zn-based oxide film was formed to a thickness of about 50 nm on a quartz glass substrate was used. The deposition conditions for the metal oxide film shown in FIG.
: Ga: Zn = 1: 1: 1 (atomic ratio) by sputtering using an oxide target, under an oxygen atmosphere (flow rate 45 sccm), pressure 0.4 Pa, direct current (DC) power supply power 0.5 kW, The substrate temperature at the time of film formation was set to room temperature. Furthermore, the temperature is 650.degree.
Heat treatment for time was performed. Further, the metal oxide film after the heat treatment was thinned by an ion milling method to prepare a sample for cross-sectional observation.

断面観察は、透過電子顕微鏡(日立ハイテクノロジーズ製:HD−2700)で加速電
圧200kV、倍率1200万倍として、HAADF−STEM(High−Angle
Annular Dark−Field Scanning Transmissio
n Electron Microscopy)像を観察した。
Cross-sectional observation was performed using a transmission electron microscope (HD-2700 manufactured by Hitachi High-Technologies Corporation) at an acceleration voltage of 200 kV and a magnification of 12,000,000 times, HAADF-STEM (High-Angle)
Annual Dark-Field Scanning Transmissio
n Electron Microscopy image was observed.

図1に示すように、金属酸化物膜中には、輝度が高く観測される原子(具体的には電子
)が周期的に配列した層と、輝度が低く観測される原子が周期的に配列した層が複数観測
される。ここで、輝度が高く観測される原子はIn原子であり、輝度が低く観測される原
子はGa原子またはZn原子である。
As shown in FIG. 1, in the metal oxide film, a layer in which atoms (specifically, electrons) observed with high luminance are periodically arranged, and atoms observed with low luminance are arranged periodically. Multiple layers are observed. Here, the atom observed with high luminance is an In atom, and the atom observed with low luminance is a Ga atom or a Zn atom.

図1(A)中の破線で囲った領域1を拡大した図を図1(B)に示す。一対のIn原子
が周期的に配列した層の間に、Ga原子またはZn原子が周期的に配列した層が、2層存
在することが確認できる。
The figure which expanded the area | region 1 enclosed with the broken line in FIG. 1 (A) is shown in FIG. 1 (B). It can be confirmed that there are two layers in which Ga atoms or Zn atoms are periodically arranged between a pair of In atoms periodically arranged.

ここで、上述のように断面観察像では金属酸化物を構成するO原子を直接観測すること
が困難であるため、O原子の組成や、O原子と金属原子との結合状態を断面観察像から知
ることが困難である。したがって以下では、断面観察像で得られる、周期的に配列した原
子(具体的には電子)の層を、実際の結晶構造におけるInO層や(Ga、Zn)O層
といった層とは区別して表記することとする。
Here, as described above, since it is difficult to directly observe the O atoms constituting the metal oxide in the cross-sectional observation image, the composition of the O atoms and the bonding state between the O atoms and the metal atoms are It is difficult to know. Therefore, in the following, a layer of periodically arranged atoms (specifically, electrons) obtained by a cross-sectional observation image is distinguished from a layer such as an InO 2 layer or a (Ga, Zn) O layer in an actual crystal structure. It shall be written.

具体的に以下では、断面観察像において、一対のIn原子が周期的に配列した1つの層
を、In層、または第1の層と表記する。また断面観察像において、Ga原子またはZn
原子が周期的に配列した1つの層を、(Ga、Zn)層、または第2の層と表記する。
Specifically, in the cross-sectional observation image, one layer in which a pair of In atoms is periodically arranged is referred to as an In layer or a first layer. In the cross-sectional observation image, Ga atoms or Zn
One layer in which atoms are periodically arranged is referred to as a (Ga, Zn) layer or a second layer.

また、In−Ga−Zn系酸化物以外の金属酸化物を用いた場合では、断面観察像にお
いて観測される周期的に配列した複数の層のうち、最も輝度の高い原子(輝度が同等であ
る場合には最も原子番号の大きな原子)を含むものから順に、第1の層、第2の層、第3
の層などと表記するものとする。
In addition, in the case of using a metal oxide other than the In-Ga-Zn-based oxide, an atom having the highest luminance (the luminance is equal among the plurality of periodically arranged layers observed in the cross-sectional observation image) First layer, second layer, third layer, in order from the one containing the highest atomic number).
It shall be written as a layer of

続いて、図1(A)中の破線で囲った領域2を拡大した図を図1(C)に示す。一対の
In層の間に、(Ga、Zn)層が3層存在していることが確認できる。
Next, FIG. 1C shows an enlarged view of the region 2 surrounded by a broken line in FIG. It can be confirmed that there are three (Ga, Zn) layers between the pair of In layers.

このように、本発明の一態様の金属酸化物膜は、その断面観察像において、一対の第1
の層の間に第2の層をn(nは自然数)層有する第1の領域と、他の一対の第1の層の間
に第2の層をm(mはn以外の自然数)層有する第2の領域とが混在していることを特徴
とする。
As described above, the metal oxide film of one embodiment of the present invention includes a pair of first oxide films in a cross-sectional observation image.
Of the first region having the second layer between n layers (n is a natural number) and the second layer between the other pair of first layers m (m is a natural number other than n) It is characterized in that it has a mixed second region.

なお、金属酸化物膜に含まれる結晶領域内の結晶構造の種類は、2種類に限定されるこ
となく、異なる種類の結晶構造を有する結晶領域が3以上含まれていてもよい。
The type of crystal structure in the crystal region included in the metal oxide film is not limited to two, and three or more crystal regions having crystal structures of different types may be included.

また図1(A)では、領域1と領域2がIn層に平行な方向に対して垂直な方向に積層
していることが確認できる。さらに、領域1と領域2との境界に着目すると、1つのIn
層を共有していることが確認できる。
Further, in FIG. 1A, it can be confirmed that the regions 1 and 2 are stacked in the direction perpendicular to the direction parallel to the In layer. Further, focusing on the boundary between region 1 and region 2, one In
It can be confirmed that the layers are shared.

このように異なる結晶構造を有する領域が積層され、且つそのうち1つのIn層を共有
するように2つの領域が設けられることにより、これらの領域間で粒界が生じず、高い構
造安定性が実現されている。さらに粒界の存在に起因する金属酸化物膜中の欠陥を低減す
ることができる。
By thus stacking the regions having different crystal structures and providing two regions so as to share one In layer, no grain boundary is generated between these regions, and high structural stability is realized. Has been. Furthermore, defects in the metal oxide film due to the presence of grain boundaries can be reduced.

さらに、図1に示すように、領域1の上層には領域2と同じように、一対のIn層の間
に(Ga、Zn)層が3層存在している領域が存在し、且つ、これらの間でも1つのIn
層を共有していることが確認できる。
Furthermore, as shown in FIG. 1, in the upper layer of the region 1, as in the region 2, there is a region in which three (Ga, Zn) layers exist between a pair of In layers, and Even one In
It can be confirmed that the layers are shared.

このように、異なる結晶構造を有する複数の領域が、それぞれIn層を共有しながら積
層されていてもよい。その結果、金属酸化物膜中の広範囲に渡って構造安定性が得られ、
欠陥が低減された金属酸化物膜を実現できる。
Thus, a plurality of regions having different crystal structures may be stacked while sharing the In layer. As a result, structural stability can be obtained over a wide range in the metal oxide film,
A metal oxide film with reduced defects can be realized.

図2は、上記試料の別の部分における断面観察像である。   FIG. 2 is a cross-sectional observation image of another part of the sample.

図2に示す断面観察像では、一対のIn層の間に(Ga、Zn)層が2層存在している
領域3と、他の一対のIn層の間に(Ga、Zn)層が3層存在している領域4とが混在
している。また領域3と領域4はIn層に平行な面に対して平行な方向に隣接して存在し
ている。
In the cross-sectional observation image shown in FIG. 2, a region 3 in which two (Ga, Zn) layers exist between a pair of In layers, and three (Ga, Zn) layers between another pair of In layers. The region 4 where the layer exists is mixed. The regions 3 and 4 are adjacent to each other in a direction parallel to the plane parallel to the In layer.

さらに図2では、領域3を構成する1つのIn層が領域4にまで延在し、領域4内のI
n層の一部を構成している。すなわち、領域3と領域4とで1つのIn層が連続して存在
している。
Further, in FIG. 2, one In layer constituting region 3 extends to region 4 and I in region 4
It constitutes a part of n layer. That is, one In layer is continuously present in the region 3 and the region 4.

このように、異なる結晶構造を有し、且つ隣接した領域間で、In層が連続して存在し
ていることにより、これらの領域間で粒界が生じず、高い構造安定性が実現されている。
さらに粒界の存在に起因する金属酸化物膜中の欠陥を低減することができる。
As described above, since the In layers are continuously present between different regions with different crystal structures, grain boundaries do not occur between these regions, and high structural stability is realized. Yes.
Furthermore, defects in the metal oxide film due to the presence of grain boundaries can be reduced.

本発明の一態様の金属酸化物膜は、高い構造安定性が実現された金属酸化物膜である。
このような金属酸化物膜を、トランジスタのチャネルが形成される半導体層に適用するこ
とにより、高い信頼性のトランジスタを実現することができる。
The metal oxide film of one embodiment of the present invention is a metal oxide film in which high structural stability is realized.
By applying such a metal oxide film to a semiconductor layer in which a channel of a transistor is formed, a highly reliable transistor can be realized.

さらに、本発明の一態様の金属酸化物膜は、結晶領域間が連続して存在し、且つその領
域間に粒界が存在しないため、膜中の欠陥が低減された金属酸化物膜である。このような
金属酸化物膜をトランジスタの半導体層に適用することにより、欠陥によるキャリアのト
ラップが抑制され、高い電界効果移動度を実現でき、且つ電気特性の変動が抑制されたト
ランジスタを実現することができる。
Furthermore, the metal oxide film according to one embodiment of the present invention is a metal oxide film in which defects in the film are reduced because crystal regions continuously exist and grain boundaries do not exist between the regions. . By applying such a metal oxide film to the semiconductor layer of the transistor, trapping of carriers due to defects is suppressed, high field-effect mobility can be realized, and a transistor whose variation in electrical characteristics is suppressed can be realized. Can do.

なお、本発明の一態様の金属酸化物膜を適用したトランジスタの構成例については、後
の実施の形態で説明する。
Note that an example of a structure of a transistor to which the metal oxide film of one embodiment of the present invention is applied will be described later.

[金属酸化物膜の形成方法]
本実施の形態の金属酸化物膜の形成方法について以下に説明する。
[Method of forming metal oxide film]
The method of forming the metal oxide film of this embodiment will be described below.

本実施の形態の金属酸化物膜は、酸素を含む雰囲気下にてスパッタリング法により成膜
し、その後加熱処理を施すことにより形成することができる。成膜雰囲気を酸素を含む雰
囲気とすることで、金属酸化物膜中における酸素欠損を低減し、後の加熱処理により結晶
領域を含む膜とすることができる。
The metal oxide film of this embodiment can be formed by a sputtering method in an atmosphere containing oxygen and then subjected to heat treatment. By setting the film formation atmosphere to an atmosphere containing oxygen, oxygen vacancies in the metal oxide film can be reduced, and a film including a crystal region can be obtained by heat treatment performed later.

本実施の形態の金属酸化物膜にいて、酸素欠損を低減することで、物性の安定した膜と
することができる。特に、本実施の形態の金属酸化物膜として、半導体特性を示す金属酸
化物膜(酸化物半導体膜)を適用して半導体装置を作製する場合、酸化物半導体膜におけ
る酸素欠損は、半導体装置の電気的特性の変動要因となる。よって酸素欠損が低減された
酸化物半導体膜を用いて半導体装置を作製することで、信頼性の高い半導体装置とするこ
とができる。
By reducing oxygen vacancies in the metal oxide film of this embodiment, a film with stable physical properties can be obtained. In particular, in the case of manufacturing a semiconductor device by applying a metal oxide film (oxide semiconductor film) exhibiting semiconductor characteristics as the metal oxide film of this embodiment, oxygen vacancies in the oxide semiconductor film are the same as in the semiconductor device. It becomes a variable factor of electrical characteristics. Thus, a semiconductor device with high reliability can be obtained by manufacturing a semiconductor device using an oxide semiconductor film in which oxygen vacancies are reduced.

なお、本実施の形態の金属酸化物膜において、成膜雰囲気の酸素分圧を高めると、酸素
欠損がより低減されうるため好ましい。より具体的には、成膜雰囲気における酸素分圧を
33%以上とすることが好ましい。
Note that in the metal oxide film of this embodiment, it is preferable to increase the oxygen partial pressure in the film formation atmosphere because oxygen vacancies can be further reduced. More specifically, the partial pressure of oxygen in the deposition atmosphere is preferably 33% or more.

スパッタリング法に用いるターゲットとしては、In−Ga−Zn系酸化物に限られず
、ホモロガス構造を取りうる多元系金属酸化物を用いることができる。例えば、In−M
−Zn系酸化物(MはAl、Ti、Ga、Y、Zr、La、Ce、NdまたはHf等)を
用いることができる。
The target used for the sputtering method is not limited to the In—Ga—Zn-based oxide, and a multi-component metal oxide that can have a homologous structure can be used. For example, In-M
A Zn-based oxide (M is Al, Ti, Ga, Y, Zr, La, Ce, Nd, Hf, or the like) can be used.

また、スパッタリング法に用いるターゲットに含まれる金属酸化物の組成は、ホモロガ
ス構造を取りうる組成であれば特に限定されない。例えばIn−Ga−Zn系酸化物の場
合、ZnよりもGaの組成が大きいと、層状構造ではなくスピネル構造を取りやすくなる
ため、GaよりもZnの含有量を多くすることが好ましい。また、Znはスパッタリング
法による成膜中に昇華し、成膜された金属酸化物膜中のZnの組成が低下してしまう場合
があるため、所望の金属酸化物膜の組成よりもZnの組成の高いターゲットを用いること
が好ましい。
In addition, the composition of the metal oxide contained in the target used for the sputtering method is not particularly limited as long as the composition can have a homologous structure. For example, in the case of an In—Ga—Zn-based oxide, when the composition of Ga is larger than Zn, it is easy to obtain a spinel structure instead of a layered structure, and therefore, the content of Zn is preferably larger than Ga. In addition, Zn sublimates during film formation by a sputtering method, and the composition of Zn in the formed metal oxide film may be lowered. Therefore, the Zn composition is higher than the desired metal oxide film composition. It is preferable to use a high target of

また、スパッタリング法により金属酸化物膜を成膜する際、被成膜面を加熱することな
く室温で成膜してもよいし、加熱してもよい。加熱する場合は、例えば150℃以上、3
00℃以上、または450℃以上などとすればよい。
Further, when the metal oxide film is formed by a sputtering method, the film formation surface may be formed at room temperature without being heated, or may be heated. When heating, for example, 150 ° C or more, 3
What is necessary is just to be 00 degreeC or more, 450 degreeC or more.

金属酸化物膜を成膜後、加熱処理を行う。加熱処理によって膜中の原子が再配列するこ
とで、金属酸化物膜中に結晶領域が形成される。
After forming the metal oxide film, heat treatment is performed. A crystal region is formed in the metal oxide film by rearranging the atoms in the film by the heat treatment.

このとき、膜表面近傍では比較的動的自由度が高いため、初期の段階ではまず膜表面近
傍の原子の再配列が起こり、膜表面近傍に膜表面に対して該略平行な層が形成される。そ
の後、膜表面から深さ方向に向かって結晶化が進行する過程で、膜表面に略平行な層が複
数積層された積層構造を有する結晶領域が形成される。すなわち、結晶領域に含まれる第
1の層及び第2の層が、膜表面に対して平行な方向に配列する。
At this time, since the degree of dynamic freedom is relatively high in the vicinity of the film surface, rearrangement of atoms in the vicinity of the film surface first occurs in the initial stage, and a layer substantially parallel to the film surface is formed in the vicinity of the film surface. The Thereafter, while crystallization proceeds in the depth direction from the film surface, a crystal region having a laminated structure in which a plurality of layers substantially parallel to the film surface are laminated is formed. That is, the first layer and the second layer included in the crystalline region are arranged in a direction parallel to the film surface.

ここで、加熱処理前の金属酸化物膜では、金属元素濃度に分布が生じている。そして、
加熱処理中の原子の再配列の際に、膜中のIn原子の濃度が比較的高い領域では、一対の
In層間に存在する(Ga、Zn)層の数が少ない領域が形成されると考えられる。一方
、膜中のIn原子の濃度が比較的低い領域では、一対のIn層間に存在する(Ga、Zn
)層の数が多い領域が形成される。その結果、膜中に異なる結晶構造を有する領域を有す
る金属酸化物膜を形成することができる。なお、このような形成過程はIn−Ga−Zn
系酸化物以外のホモロガス構造を取りうる多元系金属酸化物であっても同様である。
Here, in the metal oxide film before the heat treatment, a distribution occurs in the metal element concentration. And
During rearrangement of atoms during heat treatment, it is considered that in a region where the concentration of In atoms in the film is relatively high, a region with a small number of (Ga, Zn) layers existing between a pair of In layers is formed It is done. On the other hand, in a region where the concentration of In atoms in the film is relatively low, it exists between a pair of In layers (Ga, Zn
) A region with a large number of layers is formed. As a result, a metal oxide film having regions having different crystal structures in the film can be formed. Note that such a formation process is In-Ga-Zn.
The same applies to multicomponent metal oxides which can have a homologous structure other than the base oxide.

例えば、成膜時に被形成面を加熱することなく、室温または室温以下の温度で成膜する
ことなどにより、金属元素の濃度の異なる領域を有する金属酸化物膜を成膜することがで
きる。
For example, a metal oxide film having regions with different metal element concentrations can be formed by forming a film at room temperature or a temperature equal to or lower than room temperature without heating a formation surface at the time of film formation.

加熱処理は、550℃以上、好ましくは600℃以上、より好ましくは650℃以上で
行う。例えば650℃、1時間の加熱処理を行えばよい。加熱処理の温度が高いほど、ま
た時間が長いほど、金属酸化物膜中に含まれる結晶領域の割合を大きくすることができる
The heat treatment is performed at 550 ° C. or higher, preferably 600 ° C. or higher, more preferably 650 ° C. or higher. For example, heat treatment may be performed at 650 ° C. for 1 hour. The higher the temperature of the heat treatment and the longer the time, the larger the proportion of crystal regions contained in the metal oxide film.

加熱処理は、例えば窒素雰囲気下、又は減圧雰囲気下で行うことができる。このような
雰囲気下で加熱処理を行うことにより、金属酸化物膜中の水素を効果的に脱離させること
ができる。また、上記加熱処理の際に金属酸化物膜中の酸素も脱離することがあるため、
続いて酸素雰囲気下でさらに加熱処理を行い、膜中の酸素欠損を低減させることが好まし
い。
The heat treatment can be performed, for example, under a nitrogen atmosphere or under a reduced pressure atmosphere. By performing the heat treatment in such an atmosphere, hydrogen in the metal oxide film can be effectively desorbed. In addition, oxygen in the metal oxide film may be desorbed during the heat treatment,
Subsequently, it is preferable to further perform heat treatment in an oxygen atmosphere to reduce oxygen vacancies in the film.

以上のようにして、本発明の一態様の金属酸化物膜を形成することができる。   As described above, the metal oxide film of one embodiment of the present invention can be formed.

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
This embodiment can be implemented in appropriate combination with the other embodiments described in this specification.

(実施の形態2)
本実施の形態では、本発明の一態様の金属酸化物膜であって、半導体特性を示す金属酸
化物膜(酸化物半導体膜)を適用した半導体装置について、図面を参照して説明する。こ
こでは、半導体装置の一例として、トランジスタの構成例について説明する。
Second Embodiment
In this embodiment, a semiconductor device to which a metal oxide film (oxide semiconductor film) which is a metal oxide film of one embodiment of the present invention and exhibits semiconductor characteristics is described with reference to the drawings. Here, a structural example of a transistor is described as an example of a semiconductor device.

[トランジスタの構成例]
図5(A)に、以下で例示するトランジスタ100の断面概略図を示す。本構成例で例
示するトランジスタ100はボトムゲート型のトランジスタである。
[Example of transistor structure]
FIG. 5A is a schematic cross-sectional view of the transistor 100 described below. The transistor 100 illustrated in this structural example is a bottom gate transistor.

トランジスタ100は、基板101上に設けられるゲート電極102と、基板101及
びゲート電極102上に設けられる絶縁層103と、絶縁層103上にゲート電極102
と重なるように設けられる酸化物半導体層104と、酸化物半導体層104の上面に接す
る一対の電極105a、105bとを有する、また、絶縁層103、酸化物半導体層10
4、一対の電極105a、105bを覆う絶縁層106と、絶縁層106上に絶縁層10
7が設けられている。
The transistor 100 includes a gate electrode 102 provided over the substrate 101, an insulating layer 103 provided over the substrate 101 and the gate electrode 102, and a gate electrode 102 over the insulating layer 103.
And the pair of electrodes 105 a and 105 b in contact with the top surface of the oxide semiconductor layer 104, and the insulating layer 103 and the oxide semiconductor layer 10.
4. An insulating layer 106 covering the pair of electrodes 105a and 105b, and an insulating layer 10 on the insulating layer 106
7 is provided.

トランジスタ100の酸化物半導体層104に、本発明の一態様の酸化物半導体膜を適
用することができる。
The oxide semiconductor film of one embodiment of the present invention can be applied to the oxide semiconductor layer 104 of the transistor 100.

〔基板101〕
基板101の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度
の耐熱性を有する材料を用いる。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイヤ基板、YSZ(イットリア安定化ジルコニア)基板等を、基板101として用いて
もよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シ
リコンゲルマニウムなどの化合物半導体基板、SOI基板等を適用することも可能である
[Substrate 101]
The material of the substrate 101 and the like are not particularly limited, but at least a material having heat resistance enough to withstand the subsequent heat treatment is used. For example, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, a YSZ (yttria stabilized zirconia) substrate, or the like may be used as the substrate 101. Alternatively, a single crystal semiconductor substrate such as silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, or the like can be used.

また、半導体基板やSOI基板上に半導体素子が設けられたものを、基板101として
用いてもよい。その場合、基板101上に層間絶縁層を介してトランジスタ100を形成
する。このとき、層間絶縁層に埋め込まれた接続電極により、トランジスタ100のゲー
ト電極102、電極105a及び電極105bの少なくとも一つが、上記半導体素子と電
気的に接続する構成とすればよい。半導体素子上に層間絶縁層を介してトランジスタ10
0を設けることにより、トランジスタ100を付加することによる面積の増大を抑制する
ことができる。
Alternatively, a substrate in which a semiconductor element is provided over a semiconductor substrate or an SOI substrate may be used as the substrate 101. In that case, the transistor 100 is formed over the substrate 101 with the interlayer insulating layer interposed therebetween. At this time, at least one of the gate electrode 102, the electrode 105a, and the electrode 105b of the transistor 100 may be electrically connected to the semiconductor element through the connection electrode embedded in the interlayer insulating layer. A transistor 10 on a semiconductor element through an interlayer insulating layer
By providing 0, an increase in area due to the addition of the transistor 100 can be suppressed.

また、基板101として、プラスチックなどの可撓性基板を用い、該可撓性基板上に直
接、トランジスタ100を形成してもよい。または、基板101とトランジスタ100の
間に剥離層を設けてもよい。剥離層は、その上層にトランジスタの一部あるいは全部を形
成した後、基板101より分離し、他の基板に転載するのに用いることができる。その結
果、トランジスタ100は耐熱性の劣る基板や可撓性の基板にも転載できる。
Alternatively, a flexible substrate such as plastic may be used as the substrate 101, and the transistor 100 may be formed directly on the flexible substrate. Alternatively, a separation layer may be provided between the substrate 101 and the transistor 100. The peeling layer can be used for forming a part or all of the transistor over the upper layer, separating the transistor from the substrate 101, and transferring it to another substrate. As a result, the transistor 100 can be transferred to a substrate having poor heat resistance or a flexible substrate.

〔ゲート電極102〕
ゲート電極102は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タ
ングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を
組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのい
ずれか一または複数から選択された金属を用いてもよい。また、ゲート電極102は、単
層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜
の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン
膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タン
タル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、
そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造
等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロ
ム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、も
しくはこれらの窒化膜を用いてもよい。
[Gate electrode 102]
The gate electrode 102 may be formed using a metal selected from aluminum, chromium, copper, tantalum, titanium, molybdenum, tungsten, an alloy containing any of the above metals, or an alloy combining any of the above metals. it can. In addition, a metal selected from one or more of manganese and zirconium may be used. The gate electrode 102 may have a single-layer structure or a stacked structure of two or more layers. For example, a single-layer structure of an aluminum film containing silicon, a two-layer structure in which a titanium film is stacked on an aluminum film, a two-layer structure in which a titanium film is stacked on a titanium nitride film, and a two-layer structure in which a tungsten film is stacked on a titanium nitride film Layer structure, two-layer structure in which a tungsten film is laminated on a tantalum nitride film or a tungsten nitride film, a titanium film, and
There is a three-layer structure or the like in which an aluminum film is laminated on the titanium film and a titanium film is further formed thereon. Alternatively, an alloy film in which one or a plurality of metals selected from titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium are combined with aluminum, or a nitride film thereof may be used.

また、ゲート電極102は、インジウム錫酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添
加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
The gate electrode 102 includes indium tin oxide, indium oxide including tungsten oxide, indium zinc oxide including tungsten oxide, indium oxide including titanium oxide, indium tin oxide including titanium oxide, and indium zinc oxide. Alternatively, a light-transmitting conductive material such as indium tin oxide to which silicon oxide is added can be used. Alternatively, a stacked structure of the above light-transmitting conductive material and the above metal can be used.

また、ゲート電極102と絶縁層103との間に、In−Ga−Zn系酸窒化物半導体
膜、In−Sn系酸窒化物半導体膜、In−Ga系酸窒化物半導体膜、In−Zn系酸窒
化物半導体膜、Sn系酸窒化物半導体膜、In系酸窒化物半導体膜、金属窒化膜(InN
、ZnN等)等を設けてもよい。これらの膜は5eV、好ましくは5.5eV以上の仕事
関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用い
たトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特
性のスイッチング素子を実現できる。例えば、In−Ga−Zn系酸窒化物半導体膜を用
いる場合、少なくとも酸化物半導体層104より高い窒素濃度、具体的には7原子%以上
のIn−Ga−Zn系酸窒化物半導体膜を用いる。
In addition, an In—Ga—Zn-based oxynitride semiconductor film, an In—Sn-based oxynitride semiconductor film, an In—Ga-based oxynitride semiconductor film, and an In—Zn-based film are formed between the gate electrode 102 and the insulating layer 103. Oxynitride semiconductor film, Sn-based oxynitride semiconductor film, In-based oxynitride semiconductor film, metal nitride film (InN
, ZnN etc.) may be provided. These films have a work function of 5 eV, preferably 5.5 eV or more, and have a value larger than the electron affinity of the oxide semiconductor, and thus shift the threshold voltage of the transistor including the oxide semiconductor to a positive value. Thus, a switching element having a so-called normally-off characteristic can be realized. For example, in the case of using an In-Ga-Zn-based oxynitride semiconductor film, an In-Ga-Zn-based oxynitride semiconductor film having a nitrogen concentration higher than that of the oxide semiconductor layer 104, specifically, 7 atomic% or more is used. .

〔絶縁層103〕
絶縁層103は、ゲート絶縁膜として機能する。
[Insulating layer 103]
The insulating layer 103 functions as a gate insulating film.

絶縁層103は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シ
リコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはGa−Zn系金属酸化
物、窒化シリコンなどを用いればよく、積層または単層で設ける。
For the insulating layer 103, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, gallium oxide, a Ga—Zn-based metal oxide, silicon nitride, or the like may be used. Provide.

また、絶縁層103として、ハフニウムシリケート(HfSiO)、窒素が添加され
たハフニウムシリケート(HfSi)、窒素が添加されたハフニウムアルミネ
ート(HfAl)、酸化ハフニウム、酸化イットリウムなどのhigh−k材
料を用いることでトランジスタのゲートリークを低減できる。
As the insulating layer 103, hafnium silicate (HfSiO x ), hafnium silicate added with nitrogen (HfSi x O y N z ), hafnium aluminate added with nitrogen (HfAl x O y N z ), hafnium oxide, By using a high-k material such as yttrium oxide, gate leakage of the transistor can be reduced.

〔一対の電極105a、105b〕
一対の電極105a及び105bは、トランジスタのソース電極またはドレイン電極と
して機能する。
[A pair of electrodes 105a, 105b]
The pair of electrodes 105a and 105b functions as a source electrode or a drain electrode of the transistor.

一対の電極105a、105bは、導電材料として、アルミニウム、チタン、クロム、
ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタング
ステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造とし
て用いることができる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造
、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または
窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜
を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン
膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアル
ミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を
形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導
電材料を用いてもよい。
The pair of electrodes 105a and 105b are made of aluminum, titanium, chromium, or the like as a conductive material.
A single metal made of nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten, or an alloy containing this as a main component can be used as a single-layer structure or a laminated structure. For example, a single-layer structure of an aluminum film containing silicon, a two-layer structure in which a titanium film is stacked on an aluminum film, a two-layer structure in which a titanium film is stacked on a tungsten film, a copper film on a copper-magnesium-aluminum alloy film A two-layer structure to be stacked, a three-layer structure in which an aluminum film or a copper film is stacked on the titanium film or titanium nitride film and the titanium film or titanium nitride film and further a titanium film or a titanium nitride film is formed thereon There is a three-layer structure in which a molybdenum film or a molybdenum nitride film and an aluminum film or a copper film are stacked over the molybdenum film or the molybdenum nitride film and a molybdenum film or a molybdenum nitride film is further formed thereon. Note that a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.

〔絶縁層106、107〕
絶縁層106は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を
用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁
膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素
を含む酸化物絶縁膜は、昇温脱離ガス分光法(TDS:Thermal Desorpt
ion Spectroscopy)分析にて、酸素原子に換算しての酸素の脱離量が1
.0×1018atoms/cm以上、好ましくは3.0×1020atoms/cm
以上である酸化物絶縁膜である。
[Insulating layers 106 and 107]
The insulating layer 106 is preferably formed using an oxide insulating film containing more oxygen than that in the stoichiometric composition. Part of oxygen is released by heating from the oxide insulating film containing oxygen in excess of the stoichiometric composition. An oxide insulating film containing more oxygen than that in the stoichiometric composition is formed by temperature-programmed desorption gas spectroscopy (TDS).
In ion spectroscopic analysis, the amount of released oxygen in terms of oxygen atoms is 1
. 0 × 10 18 atoms / cm 3 or more, preferably 3.0 × 10 20 atoms / cm
It is an oxide insulating film which is 3 or more.

例えば、絶縁層106としては、酸化シリコン、酸化窒化シリコン等を用いることがで
きる。
For example, as the insulating layer 106, silicon oxide, silicon oxynitride, or the like can be used.

なお、絶縁層106は、後に形成する絶縁層107を形成する際の、酸化物半導体層1
04へのダメージ緩和膜としても機能する。
Note that the insulating layer 106 is the oxide semiconductor layer 1 when the insulating layer 107 to be formed later is formed.
It also functions as a film for alleviating damage to 04.

また、絶縁層106と酸化物半導体層104の間に、酸素を透過する酸化物膜を設けて
もよい。
Further, an oxide film which transmits oxygen may be provided between the insulating layer 106 and the oxide semiconductor layer 104.

酸素を透過する酸化物膜としては、酸化シリコン、酸化窒化シリコン等を用いることが
できる。なお、本明細書中において、酸化窒化シリコン膜とは、その組成として、窒素よ
りも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素より
も窒素の含有量が多い膜を指す。
As an oxide film which transmits oxygen, silicon oxide, silicon oxynitride, or the like can be used. Note that in this specification, a silicon oxynitride film refers to a film having a higher oxygen content than nitrogen as its composition, and a silicon nitride oxide film has a nitrogen content more than oxygen as its composition Refers to a membrane with many

絶縁層107は、酸素、水素、水等のブロッキング効果を有する絶縁膜を用いることが
できる。絶縁層106上に絶縁層107を設けることで、酸化物半導体層104からの酸
素の外部への拡散と、外部から酸化物半導体層104への水素、水等の侵入を防ぐことが
できる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、窒化シリコン、
窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化
ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニ
ウム等がある。
As the insulating layer 107, an insulating film having a blocking effect of oxygen, hydrogen, water, or the like can be used. With the insulating layer 107 provided over the insulating layer 106, diffusion of oxygen from the oxide semiconductor layer 104 to the outside and entry of hydrogen, water, or the like to the oxide semiconductor layer 104 from the outside can be prevented. As an insulating film having a blocking effect of oxygen, hydrogen, water, etc., silicon nitride,
There are silicon nitride oxide, aluminum oxide, aluminum oxide nitride, gallium oxide, gallium oxide nitride, yttrium oxide, yttrium oxide nitride, hafnium oxide, hafnium oxide nitride, and the like.

[トランジスタの作製方法例]
続いて、図5(A)に例示するトランジスタ100の作製方法の一例について説明する
[Example of manufacturing method of transistor]
Subsequently, an example of a method for manufacturing the transistor 100 illustrated in FIG. 5A will be described.

まず、図6(A)に示すように、基板101上にゲート電極102を形成し、ゲート電
極102上に絶縁層103を形成する。
First, as shown in FIG. 6A, the gate electrode 102 is formed over the substrate 101, and the insulating layer 103 is formed over the gate electrode 102.

ここでは、基板101としてガラス基板を用いる。   Here, a glass substrate is used as the substrate 101.

〔ゲート電極の形成〕
ゲート電極102の形成方法を以下に示す。はじめに、スパッタリング法、CVD法、
蒸着法等により導電膜を形成し、導電膜上に第1のフォトマスクを用いてフォトリソグラ
フィ工程によりレジストマスクを形成する。次に、該レジストマスクを用いて導電膜の一
部をエッチングして、ゲート電極102を形成する。その後、レジストマスクを除去する
[Formation of gate electrode]
The formation method of the gate electrode 102 is shown below. First, sputtering method, CVD method,
A conductive film is formed by evaporation or the like, and a resist mask is formed over the conductive film by a photolithography step using a first photomask. Next, part of the conductive film is etched using the resist mask, so that the gate electrode 102 is formed. Thereafter, the resist mask is removed.

なお、ゲート電極102は、上記形成方法の代わりに、電解メッキ法、印刷法、インク
ジェット法等で形成してもよい。
Note that the gate electrode 102 may be formed by an electrolytic plating method, a printing method, an inkjet method, or the like instead of the above formation method.

〔ゲート絶縁層の形成〕
絶縁層103は、スパッタリング法、CVD法、蒸着法等で形成する。
[Formation of gate insulating layer]
The insulating layer 103 is formed by a sputtering method, a CVD method, an evaporation method, or the like.

絶縁層103として酸化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜
を形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いる
ことが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリ
シラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二
酸化窒素等がある。
In the case of forming a silicon oxide film, a silicon oxynitride film, or a silicon nitride oxide film as the insulating layer 103, a deposition gas containing silicon and an oxidizing gas are preferably used as a source gas. Typical examples of the deposition gas containing silicon include silane, disilane, trisilane, fluorosilane and the like. Examples of the oxidizing gas include oxygen, ozone, dinitrogen monoxide, and nitrogen dioxide.

また、絶縁層103として窒化シリコン膜を形成する場合、2段階の形成方法を用いる
ことが好ましい。はじめに、シラン、窒素、及びアンモニアの混合ガスを原料ガスとして
用いたプラズマCVD法により、欠陥の少ない第1の窒化シリコン膜を形成する。次に、
原料ガスを、シラン及び窒素の混合ガスに切り替えて、水素濃度が少なく、且つ水素をブ
ロッキングすることが可能な第2の窒化シリコン膜を成膜する。このような形成方法によ
り、絶縁層103として、欠陥が少なく、且つ水素ブロッキング性を有する窒化シリコン
膜を形成することができる。
In the case of forming a silicon nitride film as the insulating layer 103, it is preferable to use a two-step forming method. First, a first silicon nitride film with few defects is formed by plasma CVD using a mixed gas of silane, nitrogen, and ammonia as a source gas. next,
The source gas is switched to a mixed gas of silane and nitrogen to form a second silicon nitride film having a low hydrogen concentration and capable of blocking hydrogen. By such a formation method, a silicon nitride film with few defects and hydrogen blocking can be formed as the insulating layer 103.

また、絶縁層103として酸化ガリウム膜を形成する場合、MOCVD(Metal
Organic Chemical Vapor Deposition)法を用いて形
成することができる。
When a gallium oxide film is formed as the insulating layer 103, MOCVD (Metal
It can be formed using an Organic Chemical Vapor Deposition) method.

〔酸化物半導体層の形成〕
次に、図6(B)に示すように、絶縁層103上に酸化物半導体層104を形成する。
[Formation of Oxide Semiconductor Layer]
Next, as illustrated in FIG. 6B, the oxide semiconductor layer 104 is formed over the insulating layer 103.

酸化物半導体層104の形成方法を以下に示す。はじめに、実施の形態1で例示した方
法により、酸化物半導体膜を形成する。続いて、酸化物半導体膜上に第2のフォトマスク
を用いてフォトリソグラフィ工程によりレジストマスクを形成する。次に、該レジストマ
スクを用いて酸化物半導体膜の一部をエッチングして、酸化物半導体層104を形成する
。その後、レジストマスクを除去する。
The method for forming the oxide semiconductor layer 104 is described below. First, the oxide semiconductor film is formed by the method illustrated in Embodiment 1. Then, a resist mask is formed over the oxide semiconductor film by a photolithography step using a second photomask. Next, part of the oxide semiconductor film is etched using the resist mask to form the oxide semiconductor layer 104. Thereafter, the resist mask is removed.

なお、実施の形態1で例示した加熱処理は、酸化物半導体膜を成膜した直後に行っても
よいし、酸化物半導体膜の一部をエッチングした後に行ってもよい。
Note that the heat treatment described in Embodiment 1 may be performed immediately after the oxide semiconductor film is formed or may be performed after part of the oxide semiconductor film is etched.

ここで、酸化物半導体は、エネルギーギャップが3.0eV以上と大きく、酸化物半導
体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が
適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流(オ
フ電流)を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすること
ができる。
Here, the oxide semiconductor has a large energy gap of 3.0 eV or more, and is a transistor including an oxide semiconductor film obtained by processing the oxide semiconductor under appropriate conditions and sufficiently reducing the carrier density of the oxide semiconductor. In the transistor, the leakage current (off current) between the source and the drain in the off state can be made extremely low compared to the conventional transistor using silicon.

酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水
素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジス
タのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成
後において、脱水化処理(脱水素化処理)を行い酸化物半導体膜から、水素、又は水分を
除去して不純物が極力含まれないように高純度化することが好ましい。
When the oxide semiconductor film contains a large amount of hydrogen, part of the hydrogen serves as a donor by bonding with the oxide semiconductor, and an electron which is a carrier is generated. Thus, the threshold voltage of the transistor is shifted in the negative direction. Therefore, after the oxide semiconductor film is formed, dehydration treatment (dehydrogenation treatment) is performed to remove hydrogen or moisture from the oxide semiconductor film so that impurities are contained as little as possible. preferable.

なお、酸化物半導体膜への脱水化処理(脱水素化処理)によって、酸化物半導体膜から
酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理(脱水
素化処理)によって同時に減少してしまった酸素を酸化物半導体に加える、または酸素を
供給し酸化物半導体膜の酸素欠損を補填することが好ましい。本明細書等において、酸化
物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある。
Note that oxygen may also be reduced from the oxide semiconductor film at the same time due to dehydration treatment (dehydrogenation treatment) of the oxide semiconductor film. Therefore, it is preferable that oxygen which is simultaneously reduced by dehydration treatment (dehydrogenation treatment) to the oxide semiconductor film be added to the oxide semiconductor, or that oxygen be supplied to compensate for oxygen vacancies in the oxide semiconductor film. . In this specification and the like, the case where oxygen is supplied to the oxide semiconductor film may be referred to as oxygenation treatment.

このように、酸化物半導体膜は、脱水化処理(脱水素化処理)により、水素または水分
が除去され、加酸素化処理により酸素欠損を補填することによって、i型(真性)化また
はi型に限りなく近く実質的にi型(真性)である酸化物半導体膜とすることができる。
なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく
(ゼロに近く)、キャリア密度が1×1017/cm以下、1×1016/cm以下
、1×1015/cm以下、1×1014/cm以下、1×1013/cm以下で
あることをいう。
As described above, the oxide semiconductor film is made i-type (intrinsic) or i-type by removing hydrogen or moisture by dehydration treatment (dehydrogenation treatment) and filling oxygen vacancies by oxygenation treatment. An oxide semiconductor film that is substantially i-type (intrinsic) can be obtained.
Note that substantially intrinsic means that the number of carriers derived from a donor in the oxide semiconductor film is extremely small (near zero), and the carrier density is 1 × 10 17 / cm 3 or less, 1 × 10 16 / cm 3 or less, It means 1 × 10 15 / cm 3 or less, 1 × 10 14 / cm 3 or less, and 1 × 10 13 / cm 3 or less.

またこのように、i型又は実質的にi型である酸化物半導体膜を備えるトランジスタは
、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジス
タがオフ状態のときのチャネル幅1μmあたりのドレイン電流を、室温(25℃程度)に
て1×10−18A以下、好ましくは1×10−21A以下、さらに好ましくは1×10
−24A以下、または85℃にて1×10−15A以下、好ましくは1×10−18A以
下、さらに好ましくは1×10−21A以下とすることができる。なお、トランジスタが
オフ状態とは、nチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十
分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも1V以上、2V以上
または3V以上小さければ、トランジスタはオフ状態となる。
Further, as described above, the transistor including the i-type or substantially i-type oxide semiconductor film can achieve extremely excellent off-state current characteristics. For example, the drain current per channel width 1 μm when the transistor including the oxide semiconductor film is off is 1 × 10 −18 A or less, preferably 1 × 10 −21 A or less at room temperature (about 25 ° C.) , More preferably 1 × 10
-24 A or less, or 85 ° C. at 1 × 10 -15 A or less, preferably 1 × 10 -18 A or less, more preferably to less 1 × 10 -21 A. Note that an off state of a transistor means a state where a gate voltage is sufficiently lower than a threshold voltage in the case of an n-channel transistor. Specifically, when the gate voltage is 1 V or higher, 2 V or higher, or 3 V or lower than the threshold voltage, the transistor is turned off.

〔一対の電極の形成〕
次に、図6(C)に示すように、一対の電極105a、105bを形成する。
[Formation of a pair of electrodes]
Next, as shown in FIG. 6C, the pair of electrodes 105a and 105b are formed.

一対の電極105a、105bの形成方法を以下に示す。はじめに、スパッタリング法
、CVD法、蒸着法等で導電膜を形成する。次に、該導電膜上に第3のフォトマスクを用
いてフォトリソグラフィ工程によりレジストマスクを形成する。次に、該レジストマスク
を用いて導電膜の一部をエッチングして、一対の電極105a、105bを形成する。そ
の後、レジストマスクを除去する。
The method for forming the pair of electrodes 105a and 105b is described below. First, a conductive film is formed by a sputtering method, a CVD method, an evaporation method, or the like. Next, a resist mask is formed over the conductive film by a photolithography process using a third photomask. Next, part of the conductive film is etched using the resist mask to form the pair of electrodes 105a and 105b. Thereafter, the resist mask is removed.

なお、図6(C)に示すように、導電膜のエッチングの際に酸化物半導体層104の上
部の一部がエッチングされ、薄膜化することがある。そのため、酸化物半導体層104の
形成時、酸化物半導体膜の厚さを予め厚く設定しておくことが好ましい。
Note that as illustrated in FIG. 6C, part of the upper portion of the oxide semiconductor layer 104 may be etched and thinned at the time of etching of the conductive film. Therefore, when the oxide semiconductor layer 104 is formed, the thickness of the oxide semiconductor film is preferably set to be thick in advance.

〔絶縁層の形成〕
次に、図6(D)に示すように、酸化物半導体層104及び一対の電極105a、10
5b上に、絶縁層106を形成し、続いて絶縁層106上に絶縁層107を形成する。
[Formation of Insulating Layer]
Next, as illustrated in FIG. 6D, the oxide semiconductor layer 104 and the pair of electrodes 105 a and 10 are formed.
An insulating layer 106 is formed on 5b, and then an insulating layer 107 is formed on the insulating layer 106.

絶縁層106として酸化シリコン膜または酸化窒化シリコン膜を形成する場合、原料ガ
スとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコ
ンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等
がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
In the case where a silicon oxide film or a silicon oxynitride film is formed as the insulating layer 106, a deposition gas containing silicon and an oxidizing gas are preferably used as a source gas. Typical examples of the deposition gas containing silicon include silane, disilane, trisilane, fluorosilane and the like. Examples of the oxidizing gas include oxygen, ozone, dinitrogen monoxide, and nitrogen dioxide.

例えば、プラズマCVD装置の真空排気された処理室内に載置された基板を180℃以
上260℃以下、さらに好ましくは200℃以上240℃以下に保持し、処理室に原料ガ
スを導入して処理室内における圧力を100Pa以上250Pa以下、さらに好ましくは
100Pa以上200Pa以下とし、処理室内に設けられる電極に0.17W/cm
上0.5W/cm以下、さらに好ましくは0.25W/cm以上0.35W/cm
以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形
成する。
For example, the substrate placed in the evacuated processing chamber of the plasma CVD apparatus is maintained at 180 ° C. or more and 260 ° C. or less, more preferably 200 ° C. or more and 240 ° C. or less, and source gas is introduced into the processing chamber pressure 100Pa or more 250Pa or less in, more preferably not more than 200Pa than 100Pa, the electrode provided in the processing chamber 0.17 W / cm 2 or more 0.5 W / cm 2 or less, more preferably 0.25 W / cm 2 or more 0 .35 W / cm 2
A silicon oxide film or a silicon oxynitride film is formed under the following conditions for supplying high frequency power.

成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を供給するこ
とで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸
化が進むため、酸化物絶縁膜中における酸素含有量が化学量論比よりも多くなる。しかし
ながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いため、加熱によ
り酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含
み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。
By supplying the RF power of the above power density in the reaction chamber at the above pressure as the film forming condition, the decomposition efficiency of the source gas in the plasma is enhanced, the oxygen radicals are increased, and the oxidation of the source gas proceeds. The oxygen content in the insulating film is higher than the stoichiometric ratio. However, when the substrate temperature is the above temperature, the bonding force between silicon and oxygen is weak, so that part of oxygen is released by heating. As a result, an oxide insulating film which contains oxygen at a higher proportion than the stoichiometric composition and from which part of oxygen is released by heating can be formed.

また、酸化物半導体層104と絶縁層106の間に酸化物絶縁膜を設ける場合には、絶
縁層106の形成工程において、該酸化物絶縁膜が酸化物半導体層104の保護膜となる
。この結果、酸化物半導体層104へのダメージを低減しつつ、パワー密度の高い高周波
電力を用いて絶縁層106を形成することができる。
In the case where an oxide insulating film is provided between the oxide semiconductor layer 104 and the insulating layer 106, the oxide insulating film serves as a protective film of the oxide semiconductor layer 104 in the step of forming the insulating layer 106. As a result, the insulating layer 106 can be formed using high-frequency power with high power density while reducing damage to the oxide semiconductor layer 104.

例えば、プラズマCVD装置の真空排気された処理室内に載置された基板を180℃以
上400℃以下、さらに好ましくは200℃以上370℃以下に保持し、処理室に原料ガ
スを導入して処理室内における圧力を20Pa以上250Pa以下、さらに好ましくは1
00Pa以上250Pa以下とし、処理室内に設けられる電極に高周波電力を供給する条
件により、酸化物絶縁膜として酸化シリコン膜または酸化窒化シリコン膜を形成すること
ができる。また、処理室の圧力を100Pa以上250Pa以下とすることで、該酸化物
絶縁層を成膜する際に、酸化物半導体層104へのダメージを低減することが可能である
For example, the substrate placed in the evacuated processing chamber of the plasma CVD apparatus is maintained at 180 ° C. or more and 400 ° C. or less, more preferably 200 ° C. or more and 370 ° C. or less. Pressure in the range from 20 Pa to 250 Pa, more preferably 1
A silicon oxide film or a silicon oxynitride film can be formed as the oxide insulating film under the condition of supplying high-frequency power to an electrode provided in the treatment chamber at a pressure of 00 Pa to 250 Pa. In addition, when the pressure of the treatment chamber is 100 Pa to 250 Pa, damage to the oxide semiconductor layer 104 can be reduced when the oxide insulating layer is formed.

酸化物絶縁膜の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いる
ことが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリ
シラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二
酸化窒素等がある。
As the source gas for the oxide insulating film, a deposition gas containing silicon and an oxidation gas are preferably used. Typical examples of the deposition gas containing silicon include silane, disilane, trisilane, and fluorinated silane. Examples of the oxidizing gas include oxygen, ozone, dinitrogen monoxide, and nitrogen dioxide.

絶縁層107は、スパッタリング法、CVD法等で形成することができる。   The insulating layer 107 can be formed by a sputtering method, a CVD method, or the like.

絶縁層107として窒化シリコン膜、または窒化酸化シリコン膜を形成する場合、原料
ガスとしては、シリコンを含む堆積性気体、酸化性気体、及び窒素を含む気体を用いるこ
とが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシ
ラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸
化窒素等がある。窒素を含む気体としては、窒素、アンモニア等がある。
In the case of forming a silicon nitride film or a silicon nitride oxide film as the insulating layer 107, as a source gas, a deposition gas containing silicon, an oxidizing gas, and a gas containing nitrogen are preferably used. Typical examples of the deposition gas containing silicon include silane, disilane, trisilane, fluorosilane and the like. Examples of the oxidizing gas include oxygen, ozone, dinitrogen monoxide, and nitrogen dioxide. Examples of the gas containing nitrogen include nitrogen and ammonia.

絶縁層106及び絶縁層107の形成後、加熱処理を行うことが好ましい。加熱処理に
より絶縁層106が放出した酸素が酸化物半導体層104に供給され、酸化物半導体層1
04中の酸素欠損を低減することができる。
After the formation of the insulating layer 106 and the insulating layer 107, heat treatment is preferably performed. Oxygen released from the insulating layer 106 by the heat treatment is supplied to the oxide semiconductor layer 104, so that the oxide semiconductor layer 1
The oxygen deficiency in 04 can be reduced.

以上の工程により、トランジスタ100を形成することができる。   Through the above steps, the transistor 100 can be formed.

[トランジスタ100の変形例]
以下では、トランジスタ100と一部が異なるトランジスタの構成例について説明する
[Modification of Transistor 100]
Hereinafter, a structural example of a transistor which is partially different from the transistor 100 will be described.

〔変形例1〕
図5(B)に、以下で例示するトランジスタ110の断面概略図を示す。トランジスタ
110は、酸化物半導体層の構成が異なる点で、トランジスタ100と相違している。
[Modification 1]
FIG. 5B is a schematic cross-sectional view of the transistor 110 exemplified below. The transistor 110 is different from the transistor 100 in that the structure of the oxide semiconductor layer is different.

トランジスタ110の備える酸化物半導体層114は、酸化物半導体層114aと酸化
物半導体層114bとが積層されて構成される。
The oxide semiconductor layer 114 included in the transistor 110 is formed by stacking the oxide semiconductor layer 114 a and the oxide semiconductor layer 114 b.

なお、酸化物半導体層114aと酸化物半導体層114bの境界は不明瞭である場合が
あるため、図5(B)等の図中には、これらの境界を破線で示している。
Note that the boundary between the oxide semiconductor layer 114 a and the oxide semiconductor layer 114 b may be unclear; therefore, in the drawings such as FIG. 5B and the like, the boundary is indicated by a broken line.

酸化物半導体層114a及び酸化物半導体層114bのうち、いずれか一方または両方
に、本発明の一態様の酸化物半導体膜を適用することができる。
The oxide semiconductor film of one embodiment of the present invention can be applied to one or both of the oxide semiconductor layer 114 a and the oxide semiconductor layer 114 b.

例えば、酸化物半導体層114aは、代表的にはIn−Ga酸化物、In−Zn酸化物
、In−M−Zn酸化物(MはAl、Ti、Ga、Y、Zr、La、Ce、Nd、または
Hf)を用いる。また、酸化物半導体層114aがIn−M−Zn酸化物であるとき、I
nとMの原子数比率は、好ましくは、Inが50atomic%未満、Mが50atom
ic%以上、さらに好ましくは、Inが25atomic%未満、Mが75atomic
%以上とする。また例えば、酸化物半導体層114aは、エネルギーギャップが2eV以
上、好ましくは2.5eV以上、より好ましくは3eV以上である材料を用いる。
For example, the oxide semiconductor layer 114a typically includes an In—Ga oxide, an In—Zn oxide, and an In—M—Zn oxide (M is Al, Ti, Ga, Y, Zr, La, Ce, Nd Or Hf) is used. In addition, when the oxide semiconductor layer 114a is an In-M-Zn oxide, I
The atomic ratio of n and M is preferably such that In is less than 50 atomic% and M is 50 atoms.
ic% or more, more preferably, In is less than 25 atomic%, and M is 75 atomic.
% Or more. For example, the oxide semiconductor layer 114a is formed using a material having an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more.

例えば、酸化物半導体層114bはIn若しくはGaを含み、代表的には、In−Ga
酸化物、In−Zn酸化物、In−M−Zn酸化物(MはAl、Ti、Ga、Y、Zr、
La、Ce、NdまたはHf)であり、且つ酸化物半導体層114aよりも伝導帯の下端
のエネルギーが真空準位に近く、代表的には、酸化物半導体層114bの伝導帯の下端の
エネルギーと、酸化物半導体層114aの伝導帯の下端のエネルギーとの差が、0.05
eV以上、0.07eV以上、0.1eV以上、または0.15eV以上、且つ2eV以
下、1eV以下、0.5eV以下、または0.4eV以下とすることが好ましい。
For example, the oxide semiconductor layer 114 b contains In or Ga, typically, In—Ga.
Oxide, In-Zn oxide, In-M-Zn oxide (M is Al, Ti, Ga, Y, Zr,
La, Ce, Nd, or Hf), and the energy at the lower end of the conduction band is closer to the vacuum level than the oxide semiconductor layer 114a, and typically, the energy at the lower end of the conduction band of the oxide semiconductor layer 114b The energy of the lower end of the conduction band of the oxide semiconductor layer 114a is 0.05
It is preferable to set eV or more, 0.07 eV or more, 0.1 eV or more, or 0.15 eV or more, and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less.

また例えば、酸化物半導体層114bがIn−M−Zn酸化物であるとき、InとMの
原子数比率は、好ましくは、Inが25atomic%以上、Mが75atomic%未
満、さらに好ましくは、Inが34atomic%以上、Mが66atomic%未満と
する。
For example, when the oxide semiconductor layer 114 b is an In—M—Zn oxide, the atomic ratio of In to M is preferably 25 atomic% or more of In and less than 75 atomic% of M, more preferably In 34 atomic% or more and M less than 66 atomic%.

酸化物半導体層114aとして、例えばIn:Ga:Zn=1:1:1または3:1:
2の原子数比のIn−Ga−Zn酸化物を用いることができる。また、酸化物半導体層1
14bとして、例えばIn:Ga:Zn=1:3:4、1:3:6、1:6:8、または
1:6:10の原子数比のIn−Ga−Zn酸化物を用いることができる。なお、酸化物
半導体層114a、及び酸化物半導体層114bの原子数比はそれぞれ、誤差として上記
の原子数比のプラスマイナス20%の変動を含む。
As the oxide semiconductor layer 114a, for example, In: Ga: Zn = 1: 1: 1 or 3: 1:
An In-Ga-Zn oxide having an atomic ratio of 2 can be used. In addition, the oxide semiconductor layer 1
For example, In-Ga-Zn oxide having an atomic ratio of In: Ga: Zn = 1: 3: 4, 1: 3: 6, 1: 6: 8, or 1: 6: 10 may be used as 14b. it can. Note that the atomic ratio of the oxide semiconductor layer 114 a and the oxide semiconductor layer 114 b each includes a variation of plus or minus 20% of the atomic ratio described above as an error.

上層に設けられる酸化物半導体層114bに、酸化物半導体層114aに比べてスタビ
ライザとして機能するGaの含有量の多い酸化物を用いることにより、酸化物半導体層1
14a、及び酸化物半導体層114bからの酸素の放出を抑制することができる。
By using an oxide with a higher content of Ga which functions as a stabilizer as compared to the oxide semiconductor layer 114 a in the oxide semiconductor layer 114 b provided in the upper layer, the oxide semiconductor layer 1 can be formed.
The release of oxygen from the oxide semiconductor layer 114b and the oxide semiconductor layer 114b can be suppressed.

なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性(電界効
果移動度、しきい値電圧、ばらつき等)に応じて適切な組成のものを用いればよい。また
、必要とするトランジスタの半導体特性を得るために、酸化物半導体層114a、酸化物
半導体層114bのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、
原子間距離、密度等を適切なものとすることが好ましい。
Note that the composition is not limited to those described above, and a composition having an appropriate composition may be used depending on the semiconductor characteristics and electrical characteristics (field effect mobility, threshold voltage, variation, and the like) of the required transistor. In addition, in order to obtain semiconductor characteristics of a required transistor, carrier density or impurity concentration of the oxide semiconductor layer 114a or the oxide semiconductor layer 114b, defect density, atomic ratio of metal element to oxygen,
It is preferable to make the interatomic distance, the density, etc. appropriate.

なお、上記では酸化物半導体層114として、2つの酸化物半導体層が積層された構成
を例示したが、3つ以上の酸化物半導体層を積層する構成としてもよい。
Note that although a structure in which two oxide semiconductor layers are stacked is illustrated as the oxide semiconductor layer 114 in the above, a structure in which three or more oxide semiconductor layers are stacked may be used.

〔変形例2〕
図5(C)に、以下で例示するトランジスタ120の断面概略図を示す。トランジスタ
120は、酸化物半導体層の構成が異なる点で、トランジスタ100及びトランジスタ1
10と相違している。
[Modification 2]
FIG. 5C shows a schematic cross-sectional view of the transistor 120 exemplified below. The transistor 120 is different from the transistor 100 and the transistor 1 in that the structure of the oxide semiconductor layer is different.
10 is different.

トランジスタ120の備える酸化物半導体層124は、酸化物半導体層124a、酸化
物半導体層124b、酸化物半導体層124cが順に積層されて構成される。
The oxide semiconductor layer 124 included in the transistor 120 is formed by sequentially stacking an oxide semiconductor layer 124 a, an oxide semiconductor layer 124 b, and an oxide semiconductor layer 124 c.

酸化物半導体層124a及び酸化物半導体層124bは、絶縁層103上に積層して設
けられる。また酸化物半導体層124cは、酸化物半導体層124bの上面、並びに一対
の電極105a、105bの上面及び側面に接して設けられる。
The oxide semiconductor layer 124 a and the oxide semiconductor layer 124 b are provided over the insulating layer 103. The oxide semiconductor layer 124 c is provided in contact with the top surface of the oxide semiconductor layer 124 b and the top and side surfaces of the pair of electrodes 105 a and 105 b.

酸化物半導体層124a、酸化物半導体層124b、酸化物半導体層124cのうち、
いずれか一、またはいずれか二、または全部に、本発明の一態様の酸化物半導体膜を適用
することができる。
Among the oxide semiconductor layer 124 a, the oxide semiconductor layer 124 b, and the oxide semiconductor layer 124 c,
The oxide semiconductor film of one embodiment of the present invention can be applied to any one, two, or all.

例えば、酸化物半導体層124bとして、上記変形例1で例示した酸化物半導体層11
4aと同様の構成を用いることができる。また例えば、酸化物半導体層124a、124
cとして、上記変形例1で例示した酸化物半導体層114bと同様の構成を用いることが
できる。
For example, as the oxide semiconductor layer 124b, the oxide semiconductor layer 11 exemplified in Modification 1 above.
A configuration similar to 4a can be used. For example, the oxide semiconductor layers 124a and 124
The same structure as the oxide semiconductor layer 114b illustrated in the above modification example 1 can be used as c.

例えば、酸化物半導体層124bの下層に設けられる酸化物半導体層124a、及び上
層に設けられる酸化物半導体層124cに、スタビライザとして機能するGaの含有量の
多い酸化物を用いることにより、酸化物半導体層124a、酸化物半導体層124b、及
び酸化物半導体層124cからの酸素の放出を抑制することができる。
For example, by using an oxide with a high content of Ga which functions as a stabilizer for the oxide semiconductor layer 124 a provided in the lower layer of the oxide semiconductor layer 124 b and the oxide semiconductor layer 124 c provided in the upper layer, The release of oxygen from the layer 124a, the oxide semiconductor layer 124b, and the oxide semiconductor layer 124c can be suppressed.

また、例えば酸化物半導体層124bに主としてチャネルが形成される場合に、酸化物
半導体層124bにInの含有量の多い酸化物を用い、酸化物半導体層124bと接して
一対の電極105a、105bを設けることにより、トランジスタ120のオン電流を増
大させることができる。
For example, in the case where a channel is mainly formed in the oxide semiconductor layer 124b, an oxide with a high content of In is used for the oxide semiconductor layer 124b and the pair of electrodes 105a and 105b is in contact with the oxide semiconductor layer 124b. By providing, the on-state current of the transistor 120 can be increased.

[トランジスタの他の構成例]
以下では、本発明の一態様の酸化物半導体膜を適用可能な、トップゲート型のトランジ
スタの構成例について説明する。
[Other transistor configuration examples]
Hereinafter, a structural example of a top-gate transistor to which the oxide semiconductor film of one embodiment of the present invention can be applied is described.

なお、以下では、上記と同様の構成、または同様の機能を備える構成要素においては、
同一の符号を付し、重複する内容な省略する。
In the following, in a component having the same configuration or the same function as above,
The same reference numerals are given, and duplicate contents are omitted.

〔構成例〕
図7(A)に以下で例示するトップゲート型のトランジスタ150の断面概略図を示す
[Configuration example]
FIG. 7A is a schematic cross-sectional view of a top-gate transistor 150 exemplified below.

トランジスタ150は、絶縁層151が設けられた基板101上に酸化物半導体層10
4と、酸化物半導体層104の上面に接する一対の電極105a、105bと、酸化物半
導体層104、一対の電極105a、105b上に設けられる絶縁層103と、絶縁層1
03上に酸化物半導体層104と重なるゲート電極102とを有する。また、絶縁層10
3及びゲート電極102を覆って絶縁層152が設けられる。
The transistor 150 includes the oxide semiconductor layer 10 over the substrate 101 provided with the insulating layer 151.
4, a pair of electrodes 105 a and 105 b in contact with the top surface of the oxide semiconductor layer 104, the oxide semiconductor layer 104, an insulating layer 103 provided over the pair of electrodes 105 a and 105 b, and the insulating layer 1.
The gate electrode 102 which overlaps with the oxide semiconductor layer 104 is provided over 03. Insulating layer 10
3 and the gate electrode 102 are provided and an insulating layer 152 is provided.

酸化物半導体層104に、実施の形態1で例示した酸化物半導体膜を適用できる。   The oxide semiconductor film described in Embodiment 1 can be used for the oxide semiconductor layer 104.

絶縁層151は、基板101から酸化物半導体層104への不純物の拡散を抑制する機
能を有する。また、加熱により酸化物半導体層104へ酸素を供給する機能を有していて
もよい。例えば、上記絶縁層106または絶縁層107と同様の構成、または、これらの
積層構造とすることができる。
The insulating layer 151 has a function of suppressing diffusion of impurities from the substrate 101 to the oxide semiconductor layer 104. Further, oxygen may be supplied to the oxide semiconductor layer 104 by heating. For example, a structure similar to that of the insulating layer 106 or the insulating layer 107 or a stacked structure thereof can be employed.

絶縁層152は、加熱により酸素が脱離する絶縁層であり、酸化物半導体層104へ酸
素を供給する機能を有する。例えば、上記絶縁層106と同様の構成とすることができる
The insulating layer 152 is an insulating layer from which oxygen is released by heating and has a function of supplying oxygen to the oxide semiconductor layer 104. For example, a structure similar to that of the insulating layer 106 can be employed.

また絶縁層153は、酸素、水素、水等のブロッキング効果を有する絶縁層である。例
えば、上記絶縁層107と同様の構成とすることができる。
The insulating layer 153 is an insulating layer having a blocking effect such as oxygen, hydrogen, and water. For example, a structure similar to that of the insulating layer 107 can be employed.

なお、絶縁層152として酸素、水素、水等のブロッキング効果を有する絶縁層を用い
てもよい。その場合には、絶縁層153を設けない構成としてもよい。
Note that as the insulating layer 152, an insulating layer having a blocking effect of oxygen, hydrogen, water, or the like may be used. In that case, the insulating layer 153 may not be provided.

〔変形例3〕
以下では、トランジスタ150とは一部が異なるトランジスタの構成例について説明す
る。
[Modification 3]
Hereinafter, a structural example of a transistor which is partially different from the transistor 150 will be described.

図7(B)に、以下で例示するトランジスタ160の断面概略図を示す。トランジスタ
160は、酸化物半導体層の構成が異なる点で、トランジスタ150と相違している。
FIG. 7B is a schematic cross-sectional view of the transistor 160 exemplified below. The transistor 160 is different from the transistor 150 in that the structure of the oxide semiconductor layer is different.

トランジスタ160の備える酸化物半導体層164は、酸化物半導体層164a、酸化
物半導体層164b、酸化物半導体層164cが順に積層されて構成されている。
The oxide semiconductor layer 164 included in the transistor 160 is formed by sequentially stacking an oxide semiconductor layer 164 a, an oxide semiconductor layer 164 b, and an oxide semiconductor layer 164 c.

酸化物半導体層164a、酸化物半導体層164b、酸化物半導体層164cのうち、
いずれか一、またはいずれか二、または全部に、実施の形態1で例示した酸化物半導体膜
を適用できる。
Among the oxide semiconductor layer 164a, the oxide semiconductor layer 164b, and the oxide semiconductor layer 164c,
The oxide semiconductor film described in Embodiment 1 can be applied to any one, or any two or all of them.

例えば、酸化物半導体層164bとして、上記変形例1で例示した酸化物半導体層11
4aと同様の構成を用いることができる。また例えば、酸化物半導体層164a、酸化物
半導体層164cとして、上記変形例1で例示した酸化物半導体層114bと同様の構成
を用いることができる。
For example, as the oxide semiconductor layer 164b, the oxide semiconductor layer 11 exemplified in Modification 1 above.
A configuration similar to 4a can be used. For example, as the oxide semiconductor layer 164a and the oxide semiconductor layer 164c, a structure similar to that of the oxide semiconductor layer 114b exemplified in the above modification example 1 can be used.

例えば、酸化物半導体層164bの下層に設けられる酸化物半導体層164a、及び上
層に設けられる酸化物半導体層164cに、スタビライザとして機能するGaの含有量の
多い酸化物を用いることにより、酸化物半導体層164a、酸化物半導体層164b、酸
化物半導体層164cからの酸素の放出を抑制することができる。
For example, by using an oxide with a high content of Ga which functions as a stabilizer for the oxide semiconductor layer 164 a provided in the lower layer of the oxide semiconductor layer 164 b and the oxide semiconductor layer 164 c provided in the upper layer, The release of oxygen from the layer 164a, the oxide semiconductor layer 164b, and the oxide semiconductor layer 164c can be suppressed.

〔変形例4〕
以下では、トランジスタ150及びトランジスタ160とは一部が異なるトランジスタ
の構成例について説明する。
[Modification 4]
Hereinafter, a structural example of a transistor that is partly different from the transistors 150 and 160 will be described.

図7(C)に示すトランジスタ170は、酸化物半導体層、ゲート絶縁層などの構成が
異なる点で、トランジスタ150、トランジスタ160と相違している。
The transistor 170 illustrated in FIG. 7C is different from the transistor 150 and the transistor 160 in that the structures of an oxide semiconductor layer, a gate insulating layer, and the like are different.

トランジスタ170の備える酸化物半導体層164のうち、酸化物半導体層164cが
、酸化物半導体層164b並びに、電極105a及び電極105bの端部を覆って設けら
れている。
Among the oxide semiconductor layers 164 included in the transistor 170, the oxide semiconductor layer 164c is provided to cover the oxide semiconductor layer 164b and the end portions of the electrodes 105a and 105b.

また、酸化物半導体層164c及び絶縁層103の端部が、ゲート電極102の端部と
略一致するように、同一のフォトマスクを用いて加工されている。
In addition, the end portions of the oxide semiconductor layer 164 c and the insulating layer 103 are processed using the same photomask so as to substantially coincide with the end portions of the gate electrode 102.

また、絶縁層152は、絶縁層103及び酸化物半導体層164cの側面に接して設け
られている。
The insulating layer 152 is provided in contact with side surfaces of the insulating layer 103 and the oxide semiconductor layer 164 c.

本実施の形態で例示したトランジスタは、チャネルが形成される半導体層に実施の形態
1で例示した金属酸化物膜が適用されている。したがって、欠陥によるキャリアのトラッ
プが抑制され、高い電界効果移動度を実現でき、且つ電気特性の変動が抑制された信頼性
の高いトランジスタである。
In the transistor illustrated in this embodiment, the metal oxide film illustrated in Embodiment 1 is applied to a semiconductor layer in which a channel is formed. Therefore, the transistor is a highly reliable transistor in which carrier trapping due to defects is suppressed, high field-effect mobility can be realized, and fluctuations in electrical characteristics are suppressed.

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
This embodiment can be implemented in appropriate combination with the other embodiments described in this specification.

(実施の形態3)
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
Third Embodiment
In this embodiment, structural examples of the display panel of one embodiment of the present invention will be described.

[構成例]
図8(A)は、本発明の一態様の表示パネルの上面図であり、図8(B)は、本発明の
一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説
明するための回路図である。また、図8(C)は、本発明の一態様の表示パネルの画素に
有機EL素子を適用する場合に用いることができる画素回路を説明するための回路図であ
る。
[Configuration example]
FIG. 8A is a top view of a display panel of one embodiment of the present invention, and FIG. 8B can be used when a liquid crystal element is applied to a pixel of the display panel of one embodiment of the present invention. It is a circuit diagram for demonstrating a pixel circuit. FIG. 8C is a circuit diagram for describing a pixel circuit which can be used in the case of applying an organic EL element to a pixel of a display panel of one embodiment of the present invention.

画素部に配置するトランジスタは、実施の形態2に従って形成することができる。また
、当該トランジスタはnチャネル型とすることが容易なので、駆動回路のうち、nチャネ
ル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一
基板上に形成する。このように、画素部や駆動回路に実施の形態2に示すトランジスタを
用いることにより、信頼性の高い表示装置を提供することができる。
The transistor disposed in the pixel portion can be formed according to Embodiment Mode 2. In addition, since the transistor can be easily an n-channel transistor, part of the driver circuit which can be formed using an n-channel transistor is formed over the same substrate as the transistor in the pixel portion. As described above, by using the transistor described in Embodiment 2 for the pixel portion and the driver circuit, a highly reliable display device can be provided.

アクティブマトリクス型表示装置のブロック図の一例を図8(A)に示す。表示装置の
基板500上には、画素部501、第1の走査線駆動回路502、第2の走査線駆動回路
503、信号線駆動回路504を有する。画素部501には、複数の信号線が信号線駆動
回路504から延伸して配置され、複数の走査線が第1の走査線駆動回路502、及び第
2の走査線駆動回路503から延伸して配置されている。なお走査線と信号線との交差領
域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置
の基板500はFPC(Flexible Printed Circuit)等の接続
部を介して、タイミング制御回路(コントローラ、制御ICともいう)に接続されている
An example of a block diagram of an active matrix display device is shown in FIG. A pixel portion 501, a first scan line driver circuit 502, a second scan line driver circuit 503, and a signal line driver circuit 504 are provided over a substrate 500 of a display device. In the pixel portion 501, a plurality of signal lines are extended from the signal line driver circuit 504, and a plurality of scan lines are extended from the first scan line driver circuit 502 and the second scan line driver circuit 503. Has been placed. Note that pixels each having a display element are provided in a matrix in a region where the scan line and the signal line intersect. Further, the substrate 500 of the display device is connected to a timing control circuit (also referred to as a controller or a control IC) through a connection portion such as a flexible printed circuit (FPC).

図8(A)では、第1の走査線駆動回路502、第2の走査線駆動回路503、信号線
駆動回路504は、画素部501と同じ基板500上に形成される。そのため、外部に設
ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板5
00外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増え
る。同じ基板500上に駆動回路を設けた場合、その配線間の接続数を減らすことができ
、信頼性の向上、又は歩留まりの向上を図ることができる。
In FIG. 8A, the first scan line driver circuit 502, the second scan line driver circuit 503, and the signal line driver circuit 504 are formed over the same substrate 500 as the pixel portion 501. For this reason, the number of components such as a drive circuit provided outside is reduced, so that cost can be reduced. Also, the substrate 5
When the driving circuit is provided outside 00, it is necessary to extend the wiring, and the number of connections between the wirings increases. When the driver circuit is provided over the same substrate 500, the number of connections between the wirings can be reduced, which can improve the reliability or the yield.

〔液晶パネル〕
また、画素の回路構成の一例を図8(B)に示す。ここでは、VA型液晶表示パネルの
画素に適用することができる画素回路を示す。
[LCD panel]
In addition, an example of a circuit configuration of a pixel is illustrated in FIG. Here, a pixel circuit which can be applied to a pixel of a VA liquid crystal display panel is shown.

この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれ
の画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆
動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画
素電極層に印加する信号を、独立して制御できる。
This pixel circuit can be applied to a configuration having a plurality of pixel electrode layers in one pixel. Each pixel electrode layer is connected to a different transistor, and each transistor is configured to be driven by different gate signals. Thus, signals applied to individual pixel electrode layers of multi-domain designed pixels can be independently controlled.

トランジスタ516のゲート配線512と、トランジスタ517のゲート配線513に
は、異なるゲート信号を与えることができるように分離されている。一方、データ線とし
て機能するソース電極層又はドレイン電極層514は、トランジスタ516とトランジス
タ517で共通に用いられている。トランジスタ516とトランジスタ517は実施の形
態2で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶
表示パネルを提供することができる。
The gate wiring 512 of the transistor 516 and the gate wiring 513 of the transistor 517 are separated so that different gate signals can be given. On the other hand, the source electrode layer or the drain electrode layer 514 which functions as a data line is used in common by the transistor 516 and the transistor 517. As the transistor 516 and the transistor 517, the transistor described in Embodiment 2 can be used as appropriate. Thereby, a highly reliable liquid crystal display panel can be provided.

トランジスタ516と電気的に接続する第1の画素電極層と、トランジスタ517と電
気的に接続する第2の画素電極層の形状について説明する。第1の画素電極層と第2の画
素電極層の形状は、スリットによって分離されている。第1の画素電極層はV字型に広が
る形状を有し、第2の画素電極層は第1の画素電極層の外側を囲むように形成される。
The shapes of a first pixel electrode layer electrically connected to the transistor 516 and a second pixel electrode layer electrically connected to the transistor 517 are described. The shapes of the first pixel electrode layer and the second pixel electrode layer are separated by slits. The first pixel electrode layer has a V-shaped shape, and the second pixel electrode layer is formed to surround the outer side of the first pixel electrode layer.

トランジスタ516のゲート電極はゲート配線512と接続され、トランジスタ517
のゲート電極はゲート配線513と接続されている。ゲート配線512とゲート配線51
3に異なるゲート信号を与えてトランジスタ516とトランジスタ517の動作タイミン
グを異ならせ、液晶の配向を制御できる。
The gate electrode of the transistor 516 is connected to the gate wiring 512, and the transistor 517 is
The gate electrode is connected to the gate wiring 513. Gate wiring 512 and gate wiring 51
Different gate signals can be given to 3 to make the operation timings of the transistor 516 and the transistor 517 different and control the alignment of the liquid crystal.

また、容量配線510と、誘電体として機能するゲート絶縁膜と、第1の画素電極層ま
たは第2の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
In addition, a storage capacitor may be formed of the capacitor wiring 510, a gate insulating film functioning as a dielectric, and a capacitor electrode electrically connected to the first pixel electrode layer or the second pixel electrode layer.

マルチドメイン構造は、一画素に第1の液晶素子518と第2の液晶素子519を備え
る。第1の液晶素子518は第1の画素電極層と対向電極層とその間の液晶層とで構成さ
れ、第2の液晶素子519は第2の画素電極層と対向電極層とその間の液晶層とで構成さ
れる。
The multi-domain structure includes a first liquid crystal element 518 and a second liquid crystal element 519 in one pixel. The first liquid crystal element 518 is composed of a first pixel electrode layer, a counter electrode layer, and a liquid crystal layer in between, and the second liquid crystal element 519 is a second pixel electrode layer, a counter electrode layer, and a liquid crystal layer in between Consists of.

なお、図8(B)に示す画素回路は、これに限定されない。例えば、図8(B)に示す
画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路など
を追加してもよい。
Note that the pixel circuit illustrated in FIG. 8B is not limited to this. For example, a switch, a resistor, a capacitor, a transistor, a sensor, a logic circuit, or the like may be added to the pixel illustrated in FIG. 8B.

〔有機ELパネル〕
画素の回路構成の他の一例を図8(C)に示す。ここでは、有機EL素子を用いた表示
パネルの画素構造を示す。
[Organic EL panel]
Another example of the circuit configuration of the pixel is shown in FIG. Here, a pixel structure of a display panel using an organic EL element is shown.

有機EL素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が
、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そし
て、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、
その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発
光素子は、電流励起型の発光素子と呼ばれる。
In the organic EL element, when a voltage is applied to the light-emitting element, electrons are injected from one of the pair of electrodes and holes from the other into the layer containing the light-emitting organic compound, and a current flows. Then, due to the recombination of electrons and holes, the light emitting organic compound forms an excited state,
Light is emitted when the excited state returns to the ground state. Due to such a mechanism, such a light-emitting element is referred to as a current-excitation light-emitting element.

図8(C)は、適用可能な画素回路の一例を示す図である。ここではnチャネル型のト
ランジスタを1つの画素に2つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は
、nチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画
素回路は、デジタル時間階調駆動を適用することができる。
FIG. 8C is a diagram showing an example of an applicable pixel circuit. Here, an example in which two n-channel transistors are used for one pixel is shown. Note that the metal oxide film of one embodiment of the present invention can be used for a channel formation region of an n-channel transistor. Further, digital time gray scale driving can be applied to the pixel circuit.

適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
An applicable pixel circuit configuration and pixel operation when digital time gray scale driving is applied will be described.

画素520は、スイッチング用トランジスタ521、駆動用トランジスタ522、発光
素子524及び容量素子523を有している。スイッチング用トランジスタ521は、ゲ
ート電極層が走査線526に接続され、第1電極(ソース電極層及びドレイン電極層の一
方)が信号線525に接続され、第2電極(ソース電極層及びドレイン電極層の他方)が
駆動用トランジスタ522のゲート電極層に接続されている。駆動用トランジスタ522
は、ゲート電極層が容量素子523を介して電源線527に接続され、第1電極が電源線
527に接続され、第2電極が発光素子524の第1電極(画素電極)に接続されている
。発光素子524の第2電極は共通電極528に相当する。共通電極528は、同一基板
上に形成される共通電位線と電気的に接続される。
The pixel 520 includes a switching transistor 521, a driving transistor 522, a light emitting element 524, and a capacitor 523. The switching transistor 521 has a gate electrode layer connected to the scanning line 526, a first electrode (one of the source electrode layer and the drain electrode layer) connected to the signal line 525, and a second electrode (the source electrode layer and the drain electrode layer). And the other is connected to the gate electrode layer of the driving transistor 522. Driving transistor 522
The gate electrode layer is connected to the power supply line 527 through the capacitor 523, the first electrode is connected to the power supply line 527, and the second electrode is connected to the first electrode (pixel electrode) of the light emitting element 524. . The second electrode of the light emitting element 524 corresponds to the common electrode 528. The common electrode 528 is electrically connected to a common potential line formed over the same substrate.

スイッチング用トランジスタ521および駆動用トランジスタ522は実施の形態2で
説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機EL表
示パネルを提供することができる。
As the switching transistor 521 and the driving transistor 522, the transistors described in Embodiment 2 can be used as appropriate. Thereby, an organic EL display panel with high reliability can be provided.

発光素子524の第2電極(共通電極528)の電位は低電源電位に設定する。なお、
低電源電位とは、電源線527に設定される高電源電位より低い電位であり、例えばGN
D、0Vなどを低電源電位として設定することができる。発光素子524の順方向のしき
い値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子52
4に印加することにより、発光素子524に電流を流して発光させる。なお、発光素子5
24の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。
The potential of the second electrode (common electrode 528) of the light-emitting element 524 is set to a low power supply potential. Note that
The low power supply potential is a potential lower than the high power supply potential set to the power supply line 527, for example, GN
D, 0 V, etc. can be set as the low power supply potential. The high power supply potential and the low power supply potential are set to be equal to or higher than the threshold voltage of the light emitting element 524 in the forward direction, and the potential difference is set to the light emitting element 52
4, current is caused to flow through the light emitting element 524 to emit light. The light emitting element 5
The forward voltage of 24 refers to a voltage at which a desired luminance is obtained, and includes at least a forward threshold voltage.

なお、容量素子523は駆動用トランジスタ522のゲート容量を代用することにより
省略できる。駆動用トランジスタ522のゲート容量については、チャネル形成領域とゲ
ート電極層との間で容量が形成されていてもよい。
Note that the capacitor 523 can be omitted by substituting the gate capacitance of the driving transistor 522. The gate capacitance of the driving transistor 522 may be a capacitance formed between the channel formation region and the gate electrode layer.

次に、駆動用トランジスタ522に入力する信号について説明する。電圧入力電圧駆動
方式の場合、駆動用トランジスタ522が十分にオンするか、オフするかの二つの状態と
なるようなビデオ信号を、駆動用トランジスタ522に入力する。なお、駆動用トランジ
スタ522を線形領域で動作させるために、電源線527の電圧よりも高い電圧を駆動用
トランジスタ522のゲート電極層にかける。また、信号線525には、電源線電圧に駆
動用トランジスタ522の閾値電圧Vthを加えた値以上の電圧をかける。
Next, signals input to the driving transistor 522 are described. In the case of a voltage input voltage driving method, video signals are input to the driving transistor 522 such that the driving transistor 522 is fully turned on or off. Note that in order to operate the driving transistor 522 in a linear region, a voltage higher than the voltage of the power supply line 527 is applied to the gate electrode layer of the driving transistor 522. Further, a voltage of a value obtained by adding the threshold voltage Vth of the driving transistor 522 to the power supply line voltage is applied to the signal line 525.

アナログ階調駆動を行う場合、駆動用トランジスタ522のゲート電極層に発光素子5
24の順方向電圧に駆動用トランジスタ522の閾値電圧Vthを加えた値以上の電圧を
かける。なお、駆動用トランジスタ522が飽和領域で動作するようにビデオ信号を入力
し、発光素子524に電流を流す。また、駆動用トランジスタ522を飽和領域で動作さ
せるために、電源線527の電位を、駆動用トランジスタ522のゲート電位より高くす
る。ビデオ信号をアナログとすることで、発光素子524にビデオ信号に応じた電流を流
し、アナログ階調駆動を行うことができる。
When analog gradation driving is performed, the light emitting element 5 is formed on the gate electrode layer of the driving transistor 522.
A voltage equal to or greater than the value obtained by adding the threshold voltage Vth of the driving transistor 522 to the forward voltage of 24 is applied. Note that a video signal is input such that the driving transistor 522 operates in a saturation region, and current flows to the light emitting element 524. Further, in order to operate the driving transistor 522 in the saturation region, the potential of the power supply line 527 is set higher than the gate potential of the driving transistor 522. When the video signal is analog, current corresponding to the video signal can be supplied to the light-emitting element 524 to perform analog grayscale driving.

なお、画素回路の構成は、図8(C)に示す画素構成に限定されない。例えば、図8(
C)に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回
路などを追加してもよい。
Note that the structure of the pixel circuit is not limited to the pixel structure illustrated in FIG. For example, FIG.
A switch, a resistor, a capacitor, a sensor, a transistor, a logic circuit, or the like may be added to the pixel circuit shown in C).

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
This embodiment can be implemented in appropriate combination with the other embodiments described in this specification.

(実施の形態4)
本実施の形態では、本発明の一態様の金属酸化物膜を用いた半導体装置及び電子機器の
構成例について説明する。
Embodiment 4
In this embodiment, structural examples of a semiconductor device and an electronic device using the metal oxide film of one embodiment of the present invention will be described.

図9は、本発明の一態様の金属酸化物膜を適用した半導体装置を含む電子機器のブロッ
ク図である。
FIG. 9 is a block diagram of an electronic device including a semiconductor device to which the metal oxide film of one embodiment of the present invention is applied.

図10は、本発明の一態様の金属酸化物膜を適用した半導体装置を含む電子機器の外観
図である。
FIG. 10 is an external view of an electronic device including a semiconductor device to which the metal oxide film of one embodiment of the present invention is applied.

図9に示す電子機器はRF回路901、アナログベースバンド回路902、デジタルベ
ースバンド回路903、バッテリー904、電源回路905、アプリケーションプロセッ
サ906、フラッシュメモリ910、ディスプレイコントローラ911、メモリ回路91
2、ディスプレイ913、タッチセンサ919、音声回路917、キーボード918など
より構成されている。
The electronic device illustrated in FIG. 9 includes an RF circuit 901, an analog baseband circuit 902, a digital baseband circuit 903, a battery 904, a power supply circuit 905, an application processor 906, a flash memory 910, a display controller 911, a memory circuit 91.
2, display 913, touch sensor 919, audio circuit 917, keyboard 918 and the like.

アプリケーションプロセッサ906はCPU907、DSP908、インターフェイス
(IF)909を有している。また、メモリ回路912はSRAMまたはDRAMで構成
することができる。
The application processor 906 includes a CPU 907, a DSP 908, and an interface (IF) 909. In addition, the memory circuit 912 can be configured by SRAM or DRAM.

実施の形態2で説明するトランジスタを、メモリ回路912に適用することにより、情
報の書き込みおよび読み出しが可能な信頼性の高い電子機器を提供することができる。
By applying the transistor described in Embodiment 2 to the memory circuit 912, a highly reliable electronic device that can write and read information can be provided.

また、実施の形態2で説明するトランジスタを、CPU907またはDSP908に含
まれるレジスタ等に適用することにより、情報の書き込みおよび読み出しが可能な信頼性
の高い電子機器を提供することができる。
In addition, by applying the transistor described in Embodiment 2 to a register or the like included in the CPU 907 or the DSP 908, a highly reliable electronic device which can write and read information can be provided.

なお、実施の形態2で説明するトランジスタのオフリーク電流が極めて小さい場合は、
長期間の記憶保持が可能で長期間の記憶保持が可能で、且つ消費電力が十分に低減された
メモリ回路912を提供できる。また、パワーゲーティングされている期間に、パワーゲ
ーティング前の状態をレジスタ等に記憶することができるCPU907またはDSP90
8を提供することができる。
Note that when the off-leakage current of the transistor described in Embodiment 2 is extremely small,
A memory circuit 912 capable of holding memory for a long time, holding memory for a long time, and with sufficiently reduced power consumption can be provided. In addition, the CPU 907 or DSP 90 can store the state before power gating in a register or the like during the power gating period.
8 can be provided.

また、ディスプレイ913は表示部914、ソースドライバ915、ゲートドライバ9
16によって構成されている。
The display 913 includes a display unit 914, a source driver 915, and a gate driver 9.
16.

表示部914はマトリクス状に配置された複数の画素を有する。画素は画素回路を備え
、画素回路はゲートドライバ916と電気的に接続されている。
The display portion 914 includes a plurality of pixels arranged in a matrix. The pixel includes a pixel circuit, and the pixel circuit is electrically connected to the gate driver 916.

実施の形態2で説明するトランジスタを、画素回路またはゲートドライバ916に適宜
用いることができる。これにより、信頼性の高いディスプレイを提供することができる。
The transistor described in Embodiment 2 can be used as appropriate for the pixel circuit or the gate driver 916. Thereby, a highly reliable display can be provided.

電子機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョン受信機と
もいう)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカ
メラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯
型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げら
れる。
As the electronic device, for example, a television device (also referred to as a television or a television receiver), a monitor for a computer, a camera such as a digital camera or a digital video camera, a digital photo frame, a mobile phone (mobile phone, mobile phone These include large-sized game machines such as portable game machines, portable information terminals, sound reproduction devices, and pachinko machines.

図10(A)は、携帯型の情報端末であり、本体1001、筐体1002、表示部10
03a、1003bなどによって構成されている。表示部1003bはタッチパネルとな
っており、表示部1003bに表示されるキーボードボタン1004を触れることで画面
操作や、文字入力を行うことができる。勿論、表示部1003aをタッチパネルとして構
成してもよい。実施の形態2で示したトランジスタをスイッチング素子として液晶パネル
や有機発光パネルを作製して表示部1003a、1003bに適用することにより、信頼
性の高い携帯型の情報端末とすることができる。
FIG. 10A illustrates a portable information terminal, which includes a main body 1001, a housing 1002, and a display portion 10.
03a, 1003b, and the like. The display unit 1003 b is a touch panel, and by touching a keyboard button 1004 displayed on the display unit 1003 b, screen operation and character input can be performed. Of course, the display unit 1003a may be configured as a touch panel. When a liquid crystal panel or an organic light emitting panel is manufactured using the transistor described in Embodiment 2 as a switching element and applied to the display portions 1003 a and 1003 b, the highly reliable portable information terminal can be obtained.

図10(A)に示す携帯型の情報端末は、様々な情報(静止画、動画、テキスト画像な
ど)を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に
表示した情報を操作又は編集する機能、様々なソフトウェア(プログラム)によって処理
を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子
(イヤホン端子、USB端子など)、記録媒体挿入部などを備える構成としてもよい。
The portable information terminal illustrated in FIG. 10A has a function of displaying various information (a still image, a moving image, a text image, and the like), a calendar, a function of displaying a date, time, and the like on a display portion, and a display portion It is possible to have a function of operating or editing the information, a function of controlling processing by various software (programs), and the like. In addition, external connection terminals (e.g., an earphone terminal and a USB terminal), a recording medium insertion portion, and the like may be provided on the back surface and the side surface of the housing.

また、図10(A)に示す携帯型の情報端末は、無線で情報を送受信できる構成として
もよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロー
ドする構成とすることも可能である。
The portable information terminal illustrated in FIG. 10A may be configured to transmit and receive data wirelessly. It is also possible to purchase and download desired book data and the like from the electronic book server by wireless.

図10(B)は、携帯音楽プレイヤーであり、本体1021には表示部1023と、耳
に装着するための固定部1022と、スピーカー、操作ボタン1024、外部メモリスロ
ット1025等が設けられている。実施の形態2で示したトランジスタをスイッチング素
子として液晶パネルや有機発光パネルを作製して表示部1023に適用することにより、
より信頼性の高い携帯音楽プレイヤーとすることができる。
FIG. 10B shows a portable music player, and a main body 1021 is provided with a display portion 1023, a fixing portion 1022 to be attached to the ear, a speaker, an operation button 1024, an external memory slot 1025 and the like. By using the transistor described in Embodiment 2 as a switching element and manufacturing a liquid crystal panel or an organic light-emitting panel and applying it to the display portion 1023,
It can be a more reliable portable music player.

さらに、図10(B)に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を
持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフ
リーでの会話も可能である。
Furthermore, if the portable music player shown in FIG. 10B is provided with an antenna, a microphone function and a wireless function and cooperated with a mobile phone, hands-free conversation can be performed wirelessly while driving a passenger car or the like.

図10(C)は、携帯電話であり、筐体1030及び筐体1031の二つの筐体で構成
されている。筐体1031には、表示パネル1032、スピーカー1033、マイクロフ
ォン1034、ポインティングデバイス1036、カメラ用レンズ1037、外部接続端
子1038などを備えている。また、筐体1030には、携帯電話の充電を行う太陽電池
セル1040、外部メモリスロット1041などを備えている。また、アンテナは筐体1
031内部に内蔵されている。実施の形態2で説明するトランジスタを表示パネル103
2に適用することにより、信頼性の高い携帯電話とすることができる。
FIG. 10C illustrates a mobile phone, which includes two housings, a housing 1030 and a housing 1031. The housing 1031 is provided with a display panel 1032, a speaker 1033, a microphone 1034, a pointing device 1036, a camera lens 1037, an external connection terminal 1038, and the like. The housing 1030 is provided with a solar battery cell 1040 for charging the mobile phone, an external memory slot 1041, and the like. The antenna is the housing 1
031 is built in. The transistor described in Embodiment 2 is replaced with the display panel 103.
By applying to 2, the mobile phone can be made highly reliable.

また、表示パネル1032はタッチパネルを備えており、図10(C)には映像表示さ
れている複数の操作キー1035を点線で示している。なお、太陽電池セル1040で出
力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
In addition, the display panel 1032 is provided with a touch panel, and a plurality of operation keys 1035 displayed as images are illustrated by dashed lines in FIG. Note that a booster circuit for boosting the voltage output from the solar battery cell 1040 to a voltage required for each circuit is also mounted.

例えば、昇圧回路などの電源回路に用いられるパワートランジスタも実施の形態2で説
明するトランジスタの金属酸化物膜の膜厚を2μm以上50μm以下とすることで形成す
ることができる。
For example, a power transistor used in a power supply circuit such as a booster circuit can also be formed by setting the thickness of the metal oxide film of the transistor described in Embodiment 2 to 2 μm to 50 μm.

表示パネル1032は、使用形態に応じて表示の方向が適宜変化する。また、表示パネ
ル1032と同一面上にカメラ用レンズ1037を備えているため、テレビ電話が可能で
ある。スピーカー1033及びマイクロフォン1034は音声通話に限らず、テレビ電話
、録音、再生などが可能である。さらに、筐体1030と筐体1031は、スライドし、
図10(C)のように展開している状態から重なり合った状態とすることができ、携帯に
適した小型化が可能である。
The display direction of the display panel 1032 changes as appropriate in accordance with the use mode. In addition, since the camera lens 1037 is provided on the same surface as the display panel 1032, a videophone can be used. The speaker 1033 and the microphone 1034 can be used for videophone calls, recording, and playback as well as voice calls. Further, the housing 1030 and the housing 1031 slide,
As shown in FIG. 10C, the developed state can be overlapped with one another, which makes it possible to reduce the size suitable for carrying.

外部接続端子1038はACアダプタ及びUSBケーブルなどの各種ケーブルと接続可
能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外
部メモリスロット1041に記録媒体を挿入し、より大量のデータ保存及び移動に対応で
きる。
The external connection terminal 1038 can be connected to various cables such as an AC adapter and a USB cable, and can charge and communicate data with a personal computer or the like. In addition, a recording medium can be inserted into the external memory slot 1041 to cope with a larger amount of data storage and movement.

また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであって
もよい。
Further, in addition to the above functions, an infrared communication function, a television reception function, and the like may be provided.

図10(D)は、テレビジョン装置の一例を示している。テレビジョン装置1050は
、筐体1051に表示部1053が組み込まれている。表示部1053により、映像を表
示することが可能である。また、筐体1051を支持するスタンド1055にCPUが内
蔵されている。実施の形態2で説明するトランジスタを表示部1053およびCPUに適
用することにより、信頼性の高いテレビジョン装置1050とすることができる。
FIG. 10D illustrates an example of a television set. In the television device 1050, a display portion 1053 is incorporated in a housing 1051. An image can be displayed by the display portion 1053. In addition, a CPU is incorporated in a stand 1055 that supports the housing 1051. By applying the transistor described in Embodiment 2 to the display portion 1053 and the CPU, the television set 1050 can have high reliability.

テレビジョン装置1050の操作は、筐体1051が備える操作スイッチや、別体のリ
モコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機か
ら出力する情報を表示する表示部を設ける構成としてもよい。
The television set 1050 can be operated by an operation switch of the housing 1051 or a separate remote controller. Further, the remote controller may be provided with a display unit that displays information output from the remote controller.

なお、テレビジョン装置1050は、受信機やモデムなどを備えた構成とする。受信機
により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線
による通信ネットワークに接続することにより、一方向(送信者から受信者)または双方
向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である
Note that the television set 1050 is provided with a receiver, a modem, and the like. Receivers can receive general television broadcasts, and by connecting to a wired or wireless communication network via a modem, one-way (sender to receiver) or two-way (sender and receiver) It is also possible to perform information communication between receivers or between receivers.

また、テレビジョン装置1050は、外部接続端子1054や、記憶媒体再生録画部1
052、外部メモリスロットを備えている。外部接続端子1054は、USBケーブルな
どの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能
である。記憶媒体再生録画部1052では、ディスク状の記録媒体を挿入し、記録媒体に
記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモ
リスロットに差し込まれた外部メモリ1056にデータ保存されている画像や映像などを
表示部1053に映し出すことも可能である。
In addition, the television device 1050 includes an external connection terminal 1054 and a storage medium playback / recording unit 1.
052 has an external memory slot. The external connection terminal 1054 can be connected to various types of cables such as a USB cable, and data communication with a personal computer or the like is possible. The storage medium playback and recording unit 1052 can insert a disc-shaped storage medium, read data stored in the storage medium, and write data to the storage medium. In addition, it is also possible to display on the display portion 1053 an image or video stored in the external memory 1056 inserted into the external memory slot.

また、実施の形態2で説明するトランジスタのオフリーク電流が極めて小さい場合は、
当該トランジスタを外部メモリ1056やCPUに適用することにより、消費電力が十分
に低減された信頼性の高いテレビジョン装置1050とすることができる。
Further, in the case where the off leak current of the transistor described in the second embodiment is extremely small,
By applying the transistor to the external memory 1056 or the CPU, the television set 1050 can have high reliability and sufficiently reduced power consumption.

100 トランジスタ
101 基板
102 ゲート電極
103 絶縁層
104 酸化物半導体層
105a 電極
105b 電極
106 絶縁層
107 絶縁層
110 トランジスタ
114 酸化物半導体層
114a 酸化物半導体層
114b 酸化物半導体層
120 トランジスタ
124 酸化物半導体層
124a 酸化物半導体層
124b 酸化物半導体層
124c 酸化物半導体層
150 トランジスタ
151 絶縁層
152 絶縁層
153 絶縁層
160 トランジスタ
164 酸化物半導体層
164a 酸化物半導体層
164b 酸化物半導体層
164c 酸化物半導体層
170 トランジスタ
500 基板
501 画素部
502 走査線駆動回路
503 走査線駆動回路
504 信号線駆動回路
510 容量配線
512 ゲート配線
513 ゲート配線
514 ドレイン電極層
516 トランジスタ
517 トランジスタ
518 液晶素子
519 液晶素子
520 画素
521 スイッチング用トランジスタ
522 駆動用トランジスタ
523 容量素子
524 発光素子
525 信号線
526 走査線
527 電源線
528 共通電極
901 RF回路
902 アナログベースバンド回路
903 デジタルベースバンド回路
904 バッテリー
905 電源回路
906 アプリケーションプロセッサ
907 CPU
908 DSP
910 フラッシュメモリ
911 ディスプレイコントローラ
912 メモリ回路
913 ディスプレイ
914 表示部
915 ソースドライバ
916 ゲートドライバ
917 音声回路
918 キーボード
919 タッチセンサ
1001 本体
1002 筐体
1003a 表示部
1003b 表示部
1004 キーボードボタン
1021 本体
1022 固定部
1023 表示部
1024 操作ボタン
1025 外部メモリスロット
1030 筐体
1031 筐体
1032 表示パネル
1033 スピーカー
1034 マイクロフォン
1035 操作キー
1036 ポインティングデバイス
1037 カメラ用レンズ
1038 外部接続端子
1040 太陽電池セル
1041 外部メモリスロット
1050 テレビジョン装置
1051 筐体
1052 記憶媒体再生録画部
1053 表示部
1054 外部接続端子
1055 スタンド
1056 外部メモリ
100 transistor 101 substrate 102 gate electrode 103 insulating layer 104 oxide semiconductor layer 105 a electrode 105 b electrode 106 insulating layer 107 insulating layer 110 transistor 114 oxide semiconductor layer 114 a oxide semiconductor layer 114 b oxide semiconductor layer 120 transistor 124 oxide semiconductor layer 124 a The oxide semiconductor layer 124b The oxide semiconductor layer 124c The oxide semiconductor layer 150 The transistor 151 The insulating layer 152 The insulating layer 153 The insulating layer 160 The transistor 164 The oxide semiconductor layer 164a The oxide semiconductor layer 164b The oxide semiconductor layer 164c The oxide semiconductor layer 170 The transistor 500 Substrate 501 Pixel portion 502 Scanning line drive circuit 503 Scanning line drive circuit 504 Signal line drive circuit 510 Capacitance wiring 512 Gate wiring 513 Gate wiring 514 Drain electrode layer 516 Transistor 517 Transistor 518 Liquid crystal element 519 Liquid crystal element 520 Pixel 521 Switching transistor 522 Driving transistor 523 Capacitance element 524 Light emitting element 525 Signal line 526 Scan line 527 Power line 528 Common electrode 901 RF circuit 902 Analog baseband circuit 903 Digital baseband circuit 904 Battery 905 Power supply circuit 906 Application processor 907 CPU
908 DSP
910 Flash memory 911 Display controller 912 Memory circuit 913 Display 914 Display unit 915 Source driver 916 Gate driver 917 Audio circuit 918 Keyboard 919 Touch sensor 1001 Main body 1002 Housing 1003a Display unit 1003b Display unit 1004 Keyboard button 1021 Main unit 1022 Fixed unit 1023 Display unit 1024 Operation button 1025 External memory slot 1030 Case 1031 Case 1032 Display panel 1033 Speaker 1034 Microphone 1035 Operation key 1036 Pointing device 1037 Camera lens 1038 External connection terminal 1040 Solar cell 1041 External memory slot 1050 Television device 1051 Case 1052 Storage medium playback / recording unit 1053 Display unit 054 external connection terminal 1055 stand 1056 external memory

Claims (2)

第1の結晶領域と、第2の結晶領域と、を有する金属酸化物膜であって、
前記金属酸化物膜のHAADF−STEM像において、
前記第1の結晶領域は、第1の層と、第2の層と、前記第1の層と前記第2の層の間の第1の領域を有し、
前記第2の結晶領域は、第3の層と、第4の層と、前記第3の層と前記第4の層の間の第2の領域を有し、
前記第1の領域は、n(nは2以上の自然数)層の原子の配列を有し、
前記第2の領域は、m(mは2以上の自然数であり、かつn以外の自然数)層の原子の配列を有し、
前記第1の層が含む原子の輝度及び前記第2の層が含む原子の輝度は、前記第1の領域が含む原子の輝度より大きく、
前記第3の層が含む原子の輝度及び前記第4の層が含む原子の輝度は、前記第2の領域が含む原子の輝度より大きい、ことを特徴とする金属酸化物膜。
A metal oxide film having a first crystal region and a second crystal region,
In the HAADF-STEM image of the metal oxide film,
The first crystalline region comprises a first layer, a second layer, and a first region between the first layer and the second layer,
The second crystalline region comprises a third layer, a fourth layer, and a second region between the third layer and the fourth layer,
The first region has an arrangement of atoms of n (n is a natural number of 2 or more) layers;
The second region has an arrangement of atoms of m (m is a natural number of 2 or more and a natural number other than n) layers,
The luminance of the atoms contained in the first layer and the luminance of the atoms contained in the second layer are greater than the luminance of the atoms contained in the first region,
The metal oxide film , wherein the luminance of the atoms contained in the third layer and the luminance of the atoms contained in the fourth layer are greater than the luminance of the atoms contained in the second region .
請求項1において、
前記金属酸化物膜と、前記金属酸化物膜と重畳するゲート電極と、を有する半導体装置。
In claim 1,
A semiconductor device comprising: the metal oxide film; and a gate electrode overlapping with the metal oxide film .
JP2018156015A 2018-08-23 2018-08-23 Metal oxide film and semiconductor device Active JP6553266B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018156015A JP6553266B2 (en) 2018-08-23 2018-08-23 Metal oxide film and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018156015A JP6553266B2 (en) 2018-08-23 2018-08-23 Metal oxide film and semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2017160954A Division JP6392955B2 (en) 2017-08-24 2017-08-24 Metal oxide film

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019124090A Division JP6733015B2 (en) 2019-07-03 2019-07-03 Metal oxide film and semiconductor device

Publications (2)

Publication Number Publication Date
JP2018197399A JP2018197399A (en) 2018-12-13
JP6553266B2 true JP6553266B2 (en) 2019-07-31

Family

ID=64662486

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018156015A Active JP6553266B2 (en) 2018-08-23 2018-08-23 Metal oxide film and semiconductor device

Country Status (1)

Country Link
JP (1) JP6553266B2 (en)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101509663B1 (en) * 2007-02-16 2015-04-06 삼성전자주식회사 Method of forming oxide semiconductor layer and method of manufacturing semiconductor device using the same
JP2010153802A (en) * 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing the same
JP2012236729A (en) * 2011-05-10 2012-12-06 Idemitsu Kosan Co Ltd In-Ga-Zn-BASED OXIDE, AND METHOD FOR MANUFACTURING THE SAME

Also Published As

Publication number Publication date
JP2018197399A (en) 2018-12-13

Similar Documents

Publication Publication Date Title
JP6602918B2 (en) Semiconductor device and transistor
JP7364721B2 (en) semiconductor equipment
US9634082B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP6199581B2 (en) Metal oxide film and semiconductor device
JP6050020B2 (en) Oxide semiconductor film and semiconductor device
US9202927B2 (en) Semiconductor device and manufacturing method thereof
JP6378908B2 (en) Semiconductor device
JP6553266B2 (en) Metal oxide film and semiconductor device
JP6733015B2 (en) Metal oxide film and semiconductor device
JP6392955B2 (en) Metal oxide film
JP6999754B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180920

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180920

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190515

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190604

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190703

R150 Certificate of patent or registration of utility model

Ref document number: 6553266

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250