JP6545298B2 - 遊技機 - Google Patents

Description

本発明は、遊技動作に起因する抽選処理を行い、その抽選結果に対応する画像演出を実行する遊技機に関し、特に、迫力ある画像演出を安定して実行できる遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。

この種の遊技機では、各種の演出を複雑化かつ豊富化したいところ、特に、画像演出については、その要請が高い。また、不自然な画像演出の出現も可能な限り回避したいところである。

この発明は、上記の課題に鑑みてなされたものであって、複雑高度な画像演出を安定して実行できる遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、所定のスイッチ信号に起因する抽選処理を実行して、その抽選結果に対応する画像演出を実行する遊技機であって、前記抽選処理を実行して抽選結果を特定する制御コマンドを出力する主制御手段と、前記制御コマンドに対応する一連の画像演出を制御するＣＰＵを有する画像制御手段と、前記ＣＰＵが生成したコマンドリストに基づいて表示装置の表示動作を制御する表示制御手段と、を有して構成され、一連の画像演出は、前記表示装置の適所に配置される静止画と、円滑な移動を実現する動画とを含んで実現され、静止画や動画の基礎データである静止画圧縮データと動画圧縮データは、前記表示制御手段からアクセス可能な不揮発性メモリに記憶されており、前記画像制御手段は、前記制御コマンドに基づいて実行される一連の画像演出を実現する複数の区分演出を、各区分演出が選択される選択タイミングに対応して特定する第１手段と、前記第１手段が特定する区分演出と選択タイミングに関し、一連の画像演出の進行に基づいて、選択タイミングに達した区分演出を特定する第２手段と、前記第２手段が特定する区分演出を構成する単位演出のうち、演出開始タイミングに達した単位演出について、その単位演出に対応する単位演出データを、複数区分された所定の描画チャンネルに書込む第３手段と、複数区分された前記描画チャンネルを一方向に解析して、前記描画チャンネルに書込まれた前記単位演出データに基づいて前記表示制御手段の動作内容を特定し、特定した動作内容を前記描画チャンネルの解析順に記載した前記コマンドリストを前記表示制御手段に出力する第４手段と、を有し、前記第１手段が機能した後、前記第２手段〜前記第４手段が所定時間毎に繰り返されることで、一連の画像演出が進行するよう構成され、前記表示制御手段は、前記コマンドリストに基づいて動作して、必要時には前記コマンドリストが指定する所定の圧縮データを不揮発性メモリから読み出し、この圧縮データを伸張した伸張データを、ＲＡＭ第１領域に展開するデコード手段と、前記コマンドリストに基づいて動作して、前記ＲＡＭ第１領域の伸張データを、ＲＡＭ第２領域の適所に書込む描画手段と、前記ＲＡＭ第２領域に完成された画像データを、前記表示装置に出力する出力手段と、を有して構成され、前記単位演出データには、単数又は複数の静止画について、記憶手段の記憶位置を特定するアドレス情報と、その静止画の表示継続時間が含まれている。

上記した本発明の遊技機によれば、複雑高度な画像演出を安定して実行することができる。

実施例に示すパチンコ機の斜視図である。 図１のパチンコ機の遊技盤を図示した正面図である。 図１のパチンコ機の全体構成を示すブロック図である。 演出制御部の回路構成を例示するブロック図である。 デジタルアンプの内部構成を例示するブロック図である。 モータ／ランプ駆動基板の内部構成を例示するブロック図である。 画像制御部の回路構成を例示するブロック図である。 演出制御部と画像制御部のメモリ構成を概略的に説明する図面である。 ＣＧＲＯＭを構成するメモリ素子を説明する図面である。 図９メモリ素子のアドレス構成とチェックサム演算の手順を説明する図面である。 電源シーケンス回路の内部構成と動作を説明する図面である。 ＶＤＰの内部構成と内部動作を説明する図面である。 コマンドリストを説明する図面である。 ＶＤＰと表示装置との接続関係を説明する図面である。 画像演出動作を示す図面である。 図１５の動作を規定する演出テーブルのデータ構造を示す図面である。 図１５の一部を詳細に示す図面である。 画像演出部の動作を説明するフローチャートである。 図１８の動作を説明するための図面である。

以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャネルＲ，Ｌの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。

前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。

中央開口ＨＯには、大型の液晶カラーディスプレイ（ＬＣＤ）で構成された表示装置ＤＳが配置されている。表示装置ＤＳは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、適宜な予告演出などが実行される。

遊技球が落下移動する遊技領域には、第１図柄始動口１５ａ、第２図柄始動口１５ｂ、第１大入賞口１６ａ、第２大入賞口１６ｂ、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

第１図柄始動口１５ａの上部には、導入口ＩＮから進入した遊技球がシーソー状又はルーレット状に移動した後に、第１図柄始動口１５に入賞可能に構成された演出ステージ１４が配置されている。そして、第１図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの変動動作が開始されるよう構成されている。

第２図柄始動口１５ｂは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。

なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。

第１大入賞口１６ａは、前後方向に進退するスライド盤を有して構成され、第２大入賞口１６ｂは、下端が軸支されて前方に開放する開閉板を有して構成されている。第１大入賞口１６ａや第２大入賞口１６ｂの動作は、特に限定されないが、この実施例では、第１大入賞口１６ａは、第１図柄始動口１５ａに対応し、第２大入賞口１６ｂは、第１図柄始動口１５ｂに対応するよう構成されている。

すなわち、第１図柄始動口１５ａに遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの変動動作が開始され、その後、所定の大当り図柄が特別図柄表示部Ｄａ〜Ｄｃに整列すると、第１大当りたる特別遊技が開始され、第１大入賞口１６ａのスライド盤が、前方に開放されて遊技球の入賞が容易化される。

一方、第２図柄始動口１５ｂへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が特別図柄表示部Ｄａ〜Ｄｃに整列すると、第２大当りたる特別遊技が開始され、第２大入賞口１６ｂの開閉板が開放されて遊技球の入賞が容易化される。特別遊技（大当り状態）の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。

典型的な大当り状態では、大入賞口１６の開閉板が開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図であり、図４はその一部を詳細に図示したものである。図３に示す通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７と画像インタフェイス基板２８を経由して、画像制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板３２を経由して、払出制御基板２４に伝送される。制御コマンドＣＭＤ，ＣＭＤ’，ＣＭＤ”は、何れも１６ビット長であるが、主制御基板２１や払出制御基板２４が関係する制御コマンドは、８ビット長毎に２回に分けてパラレル送信されている。一方、演出制御基板２２から画像制御基板２３に伝送される制御コマンドＣＭＤ’は、１６ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。

ところで、本実施例では、演出インタフェイス基板２７と演出制御基板２２とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。同様に、画像インタフェイス基板２８と画像制御基板２３についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。

これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコン（ＭＣ）を備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４とインタフェイス基板２７〜２８に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２’、画像制御部２３’、及び払出制御部２４と言うことがある。すなわち、この実施例では、演出制御基板２２と演出インタフェイス基板２７とで演出制御部２２’を構成し、画像制御基板２３と画像インタフェイス基板２８とで画像制御部２３’を構成している。なお、演出制御部２２’、画像制御部２３’、及び払出制御部２４の全部又は一部がサブ制御部である。

また、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３５とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＳやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３２に接続され、接続コネクタＣ３を通して、電源中継基板３３に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。

また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。

ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入（通常は電源スイッチのＯＮ）を検知してＨレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Ｈレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号ＳＹＳがＣＰＵをリセットすることはない。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、交流電源の瞬停状態でも出力される。

主基板中継基板３２は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。一方、電源中継基板３３は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板２７に出力している。演出インタフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２’と画像制御部２３’に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。

電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部２２’と画像制御部２３’のワンチップマイコンは、その他のＩＣ素子と共に電源リセットされるようになっている。

但し、このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２４には、供給されておらず、各々の回路基板２１，２４のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２４のＣＰＵが異常リセットされるおそれはない。演出制御部２２’と画像制御部２３’は、主制御部２１からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板２０から出力されるシステムリセット信号ＳＹＳを利用している。

ところで、主制御部２１や払出制御部２４に設けられたリセット回路ＲＳＴは、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２４のＣＰＵから、定時的なクリアパルスを受けない限り、各ＣＰＵは強制的にリセットされる。

また、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２４のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＬＲは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

図３に示す通り、主制御部２１は、主基板中継基板３２を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２４の初期動作が完了したことを主制御部２１に通知する信号である。

また、主制御部２１は、遊技盤中継基板３１を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。

先に説明した通り、演出制御基板２２と演出インタフェイス基板２７とはコネクタ連結によって一体化されており、演出制御部２２’は、電源中継基板３３を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３２Ｖ）と、システムリセット信号ＳＹＳを受けている（図３及び図４参照）。

また、演出制御部２２’は、コマンド中継基板２６を経由して、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている（図３及び図４参照）。但し、製品の開発段階などで実行される動作試験においては、検査装置から演出制御部２２’に対して各種のテスト用の制御コマンドがストローブ信号と共に供給される。

演出制御部２２’は、ランプ駆動基板２９にランプ駆動信号を出力することで多数のＬＥＤランプや電飾ランプで構成されたランプ群を駆動している。また、モータ／ランプ駆動基板３０に、ランプ駆動信号及びモータ駆動信号を出力することで、ランプ群を駆動すると共に、複数のステッピングモータで構成された演出モータ群Ｍ１〜Ｍｎを駆動している。なお、ランプ駆動信号とモータ駆動信号は、何れもシリアル信号であり、演出内容を豊富化するべくランプ個数や演出モータ個数を如何に増やしても、配線ケーブルが増加することがなく、機器構成が簡素化される。

ランプ群は、ほぼ定常的にランプ演出を実現する一方、演出モータ群は、突然動作を開始して、可動演出体による可動予告演出を実現している。

また、演出制御部２２’は、画像制御部２３’に対して、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’と、電源基板２０から受けたシステムリセット信号ＳＹＳと、２種類の直流電圧（１２Ｖ，５Ｖ）とを出力している（図３及び図４参照）。

そして、画像制御部２３’では、制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動して各種の画像演出を実行している。図４に示す通り、表示装置ＤＳは、ＬＥＤバックライトによって発光しており、画像インタフェイス基板２８から５対のＬＶＤＳ（低電圧差動伝送Low voltage differential signaling）信号と、バックライト電源電圧（１２Ｖ）とを受けて駆動されている。表示装置ＤＳのバックライト光は、ＰＷＭ制御による輝度が制御可能に構成されている。

続いて、図４に基づいて、上記した演出制御部２２’と画像制御部２３’の構成を更に詳細に説明する。図４に示す通り、演出インタフェイス基板２７は、電源中継基板３３を経由して、電源基板２０から３種類の直流電圧（５Ｖ，１２Ｖ，３２Ｖ）を受けている。ここで、直流電圧５Ｖは、デジタル論理回路の電源電圧として、演出インタフェイス基板２７、ランプ駆動基板２９、モータ／ランプ駆動基板３０、画像インタフェイス基板２８、及び画像制御基板２３に配電されて各デジタル回路を動作させている。

但し、演出制御基板２２には、直流電圧５Ｖが配電されておらず、１２ＶからＤＣ／ＤＣコンバータで降圧された直流電圧３．３Ｖと、３．３ＶからＤＣ／ＤＣコンバータで更に降圧された直流電圧１．８Ｖだけが、演出インタフェイス基板２７から演出制御基板２２に配電されている。

このように、本実施例の演出制御基板２２は、全ての回路が、電源電圧３．３Ｖ又はそれ以下の電源電圧で駆動されているので、電源電圧を５Ｖで動作する場合と比較して大幅に低電力化することができ、仮に、演出制御基板２２の直上に演出インタフェイス基板２７を配置して積層しても放熱上の問題が生じない。

また、演出インタフェイス基板２７が、電源基板２０から受けた直流電圧１２Ｖは、そのままデジタルアンプ４６の電源電圧として使用されると共に、モータ／ランプ駆動基板３０とランプ駆動基板２９に配電されて各ランプ群の電源電圧となる。一方、電源基板２０から受けた直流電圧３２Ｖは、演出インタフェイス基板のＤＣ／ＤＣコンバータにおいて直流電圧１３Ｖに降圧されて、モータ／ランプ駆動基板３０に配電されている。

図４に示すように、演出制御部２２’は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン４０と、ワンチップマイコン４０の制御プログラムＰＧＭｅや各種の演出データＥＮを記憶するフラッシュメモリ（flash memory）４１と、ワンチップマイコン４０からの指示に基づいて音声信号を再生して出力する音声合成回路４２と、再生される音声信号の元データである圧縮音声データを記憶する音声用メモリ４３とを備えて構成されている。

なお、音声合成回路４２と、音声用メモリ４３とは、２６ビット長の音声アドレスバスと、１６ビット長の音声データバスで接続されている。そのため、音声用メモリ４３には、１Ｇビットの圧縮音声データが記憶可能となる。そして、音声アドレスバス（２６ビット）で指定される圧縮音声データ（１６ビット）が、音声データバスに出力され、音声合成回路４２において伸張されて音声データが再生される。

ところで、本実施例の場合、フラッシュメモリ４１に記憶されている演出データＥＮには、ランプ演出や音声演出の演出進行を管理するシナリオデータと、ＬＥＤの点滅態様を決定するランプ駆動データと、モータの回転態様を決定するモータ駆動データと、が含まれている。なお、ランプ駆動データやモータ駆動データは、１ビットずつ時間順次に出力されることで、ランプ駆動シリアル信号やモータ駆動シリアル信号となる。

図４や図８に示す通り、ワンチップマイコン４０と、フラッシュメモリ４１とは、２３ビット長のＣＰＵアドレスバスと、１６ビット長のＣＰＵデータバスとで接続されている。実施例のフラッシュメモリ４１は、８Ｍ（＝２^２３）×１６ビットのメモリ容量を有するが、フラッシュメモリ４１に記憶されている制御プログラムには、演出データＥＮを含んだ制御プログラムＰＧＭｅの全体について、チェックサム演算を実行するプログラムが内蔵されている。このチェックサム演算は、フラッシュメモリ４１のデータを１バイト単位で加算し、その加算結果を２バイト長で保存する処理をしている。したがって、チェックサム値は、２バイト長となる。

ところで、ワンチップマイコン４０、フラッシュメモリ４１、及び音声用メモリ４３は、電源電圧３．３Ｖで動作しており、また、音声合成回路４２は、電源電圧３．３Ｖ及び電源電圧１．８Ｖで動作しており大幅な省電力化が実現されている。ここで、１．８Ｖは、音声合成回路のコンピュータ・コア部の電源電圧であり、３．３Ｖは、Ｉ／Ｏ部の電源電圧である。

ワンチップマイコン４０には、複数のパラレル入出力ポートＰＩＯが内蔵されている。そして、第１入力ポートＰＯ１には、主制御部２１からの制御コマンドＣＭＤ及びストローブ信号ＳＴＢが入力され、第２入力ポートＰＯ２からは、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’が出力されるよう構成されている。

具体的には、第１入力ポートＰＯ１には、主制御基板２１から出力された制御コマンドＣＭＤとストローブ信号（割込み信号）ＳＴＢとが、演出インタフェイス基板２７のバッファ４４において、電源電圧３．３Ｖに対応する論理レベルに変換されて８ビット単位で二回に分けて供給される。そして、割込み信号ＳＴＢは、ワンチップマイコンの割込み端子に供給され、受信割込み処理によって、演出制御部２２’は、制御コマンドＣＭＤを取得するよう構成されている。

演出制御部２２’が取得する制御コマンドＣＭＤには、（１）異常報知その他の報知用制御コマンドなどの他に、（２）図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド（変動パターンコマンド）や、図柄種別を指定する制御コマンド（図柄指定コマンド）が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。

また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報（１５Ｒ確変、２Ｒ確変、１５Ｒ通常、２Ｒ通常など）を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。

そのため、演出制御部２２’では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、ＬＥＤ群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部２３’に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドＣＭＤ’を出力する。

このような演出動作に同期した画像演出を実現するため、演出制御部２２’は、第２入力ポートＰＯ２を通して、画像制御部２３’に対するストローブ信号（割込み信号）ＳＴＢ’と共に、１６ビット長の制御コマンドＣＭＤ’を演出インタフェイス基板２７に向けて出力している。なお、演出制御部２２’は、図柄指定コマンドや、表示装置ＤＳに関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その８ビット単位の制御コマンドを、１６ビット長に纏めた状態で、割込み信号ＳＴＢ’と共に演出インタフェイス基板２７に向けて出力している。

上記した演出制御基板２２の構成に対応して、演出インタフェイス基板２７には出力バッファ４５が設けられており、１６ビット長の制御コマンドＣＭＤ’と１ビット長の割込み信号ＳＴＢ’を画像インタフェイス基板２８に出力している。そして、これらのデータＣＭＤ’，ＳＴＢ’は、画像インタフェイス基板２８を経由して、画像制御基板２３に伝送される。

また、演出インタフェイス基板２７には、音声合成回路４２から出力される音声信号を受けるデジタルアンプ４６が配置されている。先に説明した通り、音声合成回路４２は、３．３Ｖと１．８Ｖの電源電圧で動作しており、また、デジタルアンプ４６は、電源電圧１２ＶでＤ級増幅動作しており、消費電力を抑制しつつ大音量の音声演出を可能にしている。

そして、デジタルアンプ４６の出力によって、遊技機上部の左右スピーカと、遊技機下部のスピーカとを駆動している。そのため、音声合成回路４２は、３チャネルの音声信号を生成する必要があり、これをパラレル伝送すると、音声合成回路４２とデジタルアンプ４６との配線が複雑化する。

そこで、本実施例では、音質の劣化を防止すると共に、配線の複雑化を回避するため、音声合成回路４２とデジタルアンプ４６との間は、４本の信号線で接続されており、具体的には、転送クロック信号ＳＣＬＫと、チャネル制御信号ＬＲＣＬＫと、２ビット長のシリアル信号ＳＤＡＴＡ１，ＳＤＡＴＡ２との合計４ビットの信号線に抑制されている。なお、何れの信号も、その振幅レベルは３．３Ｖである。

ここで、ＳＤＡＴＡ１は、遊技機上部に配置された左右スピーカのステレオ信号Ｒ，Ｌを特定するＰＣＭデータについてのシリアル信号であり、ＳＤＡＴＡ２は、遊技機下部に配置された重低音スピーカのモノラル信号を特定するＰＣＭデータについてのシリアル信号である。そして、音声合成回路４２は、チャネル制御信号ＬＲＣＬＫをＬレベルに維持した状態で、左チャネルの音声信号Ｌを伝送し、チャネル制御信号ＬＲＣＬＫをＨレベルに維持した状態で、右チャネルの音声信号Ｒを伝送する。重低音スピーカは、本実施例では１個であるので、モノラル音声信号が伝送されているが、ステレオ音声信号として伝送できるのは勿論である。

何れにしても本実施例では、４種類の音声信号を４本のケーブルで伝送可能であるので、最小のケーブル本数によってノイズによる音声劣化のない信号伝達が可能となる。すなわち、シリアル伝送であるのでパラレル伝送より圧倒的にケーブル本数が少ない。アナログ伝送を採る場合には、ケーブル本数は同数であるが、３．３Ｖ振幅のアナログ信号に、少なからずノイズが重畳して、音質が大幅に劣化する。一方、振幅レベルを上げると、電源配線が複雑化する上に消費電力が増加する。

このようなシリアル信号ＳＤＡＴＡ１，ＳＤＡＴＡ２は、クロック信号ＳＣＬＫの立上りエッジに同期して、デジタルアンプ４６に取得される。そして、デジタルアンプ４６内部で、所定ビット長毎にパラレル変換され、ＤＡ変換後にＤ級増幅されて各スピーカに供給されている。

デジタルアンプ４６の内部構成は適宜であるが、図５は、デジタルアンプとしてＹＤＡ１７１（ＹＡＭＡＨＡ）を使用した場合の内部構成図を示している。このような内部構成に限定されないが、何れにしても、本実施例では、音声合成回路４２とデジタルアンプ４６とをシリアル回線で接続するので、ＰＣＭデータ（音声データ）のビット長を如何に増やして高音質化を実現しても配線ケーブルその他を変更する必要がなく、回路構成の簡素化を維持することができる。

また、演出インタフェイス基板２７には、ワンチップマイコン４０から出力されるシリアルデータを出力するバッファ回路４７，４８が設けられている。ここで、出力バッファ４７は、ワンチップマイコン４０から伝送されたランプ駆動信号（シリアル信号）を、ランプ駆動基板２９に配置されたシフトレジスタ回路に転送している。そして、ランプ駆動基板２９のシフトレジスタ回路（不図示）では、ランプ駆動信号をパラレル信号に変換してＬＥＤランプ群を駆動している。

もう一方のバッファ回路４８は、入出力バッファとして機能しており、ワンチップマイコン４０から伝送されたシリアル信号をモータ／ランプ駆動基板３０に、そのまま転送する一方、一群の演出モータＭ１〜Ｍｎの原点位置を示す原点センサ信号（シリアル信号）をワンチップマイコン４０に転送している。

本実施例の場合、ワンチップマイコン４０からバッファ回路４８に伝送されたシリアル信号は、ランプ群を点灯させるためのランプ駆動信号（シリアル信号）と、演出モータを回転させるためのモータ駆動信号（シリアル信号）とが連続するよう構成されている。そして、モータ／ランプ駆動基板３０では、これら一連のシリアル信号を１６ビット長毎に分断すると共に、各１６ビット長をパラレル信号に変換して、ランプ演出と可動予告演出を実行している。具体的には、制御コマンドＣＭＤに対応して抽選決定された演出動作として、一連のランプ演出を実行すると共に、モータ駆動信号を受信した場合には、演出モータＭ１〜Ｍｎを回転させて適宜な可動予告演出を実行している。

図６（ａ）は、モータ／ランプ駆動基板３０の回路構成を、具体的に示すブロック図である。図示の通り、モータ／ランプ駆動基板３０は、演出モータＭ１〜Ｍｎの原点センサ信号をシリアル変換するＰＳ変換部５０と、ＰＳ変換部５０への制御信号をワンチップマイコン４０から受ける入力バッファ５１と、直流電圧１３Ｖを１２Ｖに降圧する降圧部５２と、ランプ駆動信号やモータ駆動信号をワンチップマイコン４０から受ける入力バッファ５３と、ランプ群や演出モータ群を駆動制御する駆動制御部５４，５５と、各演出モータの駆動電流を受けるシンクドライバ５６とを有して構成されている。ＰＳ変換部５０、入力バッファ５１，５３、駆動制御部５４、及び、シンクドライバ５６は、直流電圧５Ｖを電源電圧として動作している。

原点センサ信号は、演出モータＭ１〜Ｍｎが原点に位置するか否かを検出する原点センサの出力であり、各原点センサは、直流電圧１２Ｖ又は５Ｖを電源電圧としている。これら各１ビットで全ｎビットの原点センサ信号は、ワンチップマイコン４０が出力する保持信号ＬＯＡＤに同期して、ＰＳ変換部５１に取得され、ＰＳ変換部５１は、ワンチップマイコン４０から受ける転送クロックＣＫに同期して、原点センサ信号をシリアル信号に変換してワンチップマイコン４０に伝送している。

このように、本実施例では、各演出モータＭ１〜Ｍｎが原点に位置しているか否かを、ワンチップマイコン４０が適宜に把握できるよう構成されている。なお、各原点センサの電源電圧として、電磁ノイズが重畳する可能性のある電源ライン（１３Ｖ）とは別系統の直流電圧（１２Ｖ，５Ｖ）を使用することで誤判定の可能性を大幅に低減させている。

次に、降圧部５２は、その入力側１３Ｖが各ランプの駆動電源として使用され、出力側１２Ｖが演出モータＭ１〜Ｍｎの駆動電源として使用され、電源ラインが互いに分離されている。また、先に説明した通り、入力バッファ５３や、駆動制御部５４，５５は、直流電圧１３Ｖとは全く別系統に生成された直流電圧５Ｖを電源電圧としている。

そのため、大型の演出モータ群Ｍ１〜Ｍｎが突発的に動作を開始しても、各ランプのランプ駆動信号に電源ノイズなどの影響が及ぶ可能性が極めて低い。同様に、各ランプを高輝度で激しく点滅させても、各演出モータＭ１〜Ｍｎのモータ駆動信号に電源ノイズなどの影響が及ぶ可能性の極めて低い。

ところで、演出モータ用の駆動制御部５４と、ランプ用の駆動制御部５５は、何れも同一構成であり、ワンチップマイコン４０から、動作制御信号ＥＮと、シリアル信号ＤＡＴＡと、転送クロック信号ＣＫとを共通に受けて動作している。なお、シリアル信号ＤＡＴＡには、ランプ駆動信号とモータ駆動信号とが含まれている。

この駆動制御部５４，５５は、例えば、５ビット長のアドレス端子（Ａ０−Ａ４）を有して、適宜にアドレスが付番可能に構成されている。この実施例では、５ビット長のアドレス端子（Ａ０−Ａ４）は、ハードウェア構成として、予めＨレベル又はＬレベルに固定的に付番されている。

また駆動制御部５４，５５は、内部の多数の制御レジスタＲ１〜Ｒｍを有して構成され、各制御レジスタＲ１〜Ｒｍに制御データＤｉ（８ビット長）を設定する（書込む）ことで、１６ビット長の出力端子の各出力が適宜に制御されるようになっている。

制御レジスタＲ１〜Ｒｍのレジスタ番号は８ビット長である。また、５ビット長のアドレス端子（Ａ０−Ａ４）は、この実施例では、予め、Ｈ／Ｌレベルに設定されており、各素子５４，５５のアドレスＡＤＲｉは固定値となる。

各制御レジスタＲ１〜Ｒｍに制御データＤｉを設定することで実現される動作内容としては、各出力端子のＯＮ／ＯＦＦ状態だけでなく、ＯＮ／ＯＦＦ状態に至るまでのフェード動作（fade in/out ）の有無、ＯＮ状態の出力端子のＰＷＭ制御におけるｄｕｔｙ比（０〜９９．６％）などが可能である。そのため、輝度制御時やfade in/out 演出時に、ワンチップマイコン４０は、ランプ駆動信号（シリアルデータ）を、わざわざＰＷＭ制御用に変更する必要がなく、単に、該当レジスタＲｉの制御データを設定変更するだけでよいので、制御負担が大幅に軽減される。

もっとも、ランプ駆動信号をＰＷＭ制御することで、固定的なフェード動作とは異なるfade in/out 演出時を実施できるのは勿論であり、要するに、本実施例によれば、多様なランプ演出が可能となる。このような多様なランプ演出を実行すると、駆動制御部５５の出力信号に、かなりの高周波ノイズが重畳することが懸念されるが、その影響が演出モータＭ１〜Ｍｎに及びにくいことは前記した通りである。

ところで、図６（ｂ）は、ワンチップマイコン４０と、複数の駆動制御部５４，５５・・・５５との間の通信プロトコルを示すタイムチャートである。図示の通り、ワンチップマイコン４０は、先ず、動作制御信号ＥＮをＯＮ状態（Ｈレベル）に設定した状態で、（１）制御データＤｉを書込むべき駆動制御部５４〜５５のアドレス番号ＡＤＲｉ（８ビット長）、（２）その駆動制御部における制御データＤｉを書込むべき制御レジスタＲ１〜Ｒｍの番号（８ビット長）、（３）その制御レジスタＲｉに書込むべき制御データＤｉ（８ビット長の設定値）を、転送クロック信号ＣＫに同期させてシリアル信号として出力する。

なお、一連の制御レジスタＲ１〜Ｒｍについて、その先頭レジスタ番号Ｒｉを指定すれば、その後に連続する制御データ（設定値）Ｄ１，Ｄ２，Ｒ３・・・は、Ｒｉ，Ｒｉ＋１，Ｒｉ＋２・・・の制御データであると駆動制御部５４，５５に認識されて自動的に取得される。したがって、必ずしも、全ての制御レジスタＲｉに設定値を設定する必要は無く、例えば、一連Ｍ個の制御レジスタＲｉ〜Ｒｉ＋Ｍ−１への書込み処理であれば、制御データＭ個と、アドレスデータ２個とで、合計８×（Ｍ＋２）ビット長の出力処理で足りる。

そして、全てのデータの出力を終えると、ワンチップマイコン４０は、動作制御信号ＥＮをＯＮ状態からＯＦＦ状態に戻せばよく、この動作に対応して、アドレス番号ＡＤＲｉで特定された駆動制御部では、一連の制御レジスタＲｉ・・・Ｒｉ＋Ｍ−１に取得した制御データＤ１・・・に対応する動作を開始する。

演出モータＭ１〜Ｍｎは、可動予告演出を実行するので、通常は隠蔽状態で原点位置に待機している。したがって、駆動制御部５４は、ＯＦＦ状態の制御データを保持したままであり、通常は、ワンチップマイコン４０から、制御データの転送を受ける必要がない。しかし、この本実施例の制御駆動部は、アドレス番号ＡＤＲｉを特定して制御データＤｉを受けるので、繰り返しシリアル信号が転送されても、アドレス番号で指定されない駆動制御部５４には何の影響も与えない。

したがって、本発明の構成によれば、動的なランプ演出を継続的に繰り返すランプ制御用の駆動制御部５５・・５５と、稀にしか予告動作を開始しない可動予告演出用の駆動制御部５４とを同一構成とすることができる。しかも、ワンチップマイコン４０は、モータ駆動信号をランプ駆動信号に付加するか否かを判定する以外は、モータ駆動信号とランプ駆動信号とを同列に扱うことができるので、ワンチップマイコン４０の制御負担を軽減することができる。

また、ランプ制御用の駆動制御部５５・・５５の全部又は一部を、同一アドレス値に設定することで、多数のランプに関する点灯データ（制御データ）の転送処理を纏めることができ、演出制御部２２の制御負担が軽減される。例えば、遊技機の右側と左側のランプ群を、常に、同一態様で発光させる場合には、右側のランプ群を駆動する駆動制御部５５Ｒと、左側のランプ群を駆動する駆動制御部５５Ｌとを、同一アドレス値に設定するだけで、点灯データの転送処理を一回で終えることができる。

図７は、画像制御部２３’（画像インタフェイス基板２８と画像制御基板２３）について、その周りの基板も含めて詳細に図示した回路ブロック図である。また、図８は、演出制御基板２２と画像制御基板２３について、特に、メモリ（ＲＯＭ／ＲＡＭ）と、マイクロプロセッサ（ワンチップマイコン）との接続関係を図示したブロック図である。先に説明した通り、画像制御部２３’は、演出制御部２２’から制御コマンドＣＭＤ’とストローブ信号ＳＴＢ’とシステムリセット信号ＳＹＳとを受けて動作している。また、演出制御部を経由して２種類の直流電圧５Ｖ，１２Ｖを受けている。

図７に示す通り、画像制御部２３’は、演出インタフェイス基板２７を経由して制御コマンドを受信して画像制御動作を実行するワンチップマイコン６０と、ワンチップマイコン６０の制御プログラムなどを記憶するフラッシュメモリ６１と、ワンチップマイコン６０の指示に基づき表示装置ＤＳを駆動するＶＤＰ（Video Display Processor ）６２と、画像演出用の画像圧縮データを記憶するグラフィックＲＯＭ（ＣＧＲＯＭ）６３と、ＶＤＰ６２の作業領域（Video RAM ）として機能するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）６４と、ワンチップマイコン６０を強制リセットさせるウォッチドッグタイマＷＤＴなどを有して構成されている。なお、ＶＤＰ６２には、作業領域として活用されるＶＲＡＭ７７も内蔵されている。

ＣＧＲＯＭ６３の画像圧縮データは、詳細には、動画圧縮データと静止画圧縮データに区分される。ここで、静止画とは、いわゆるスプライト画像であって、背景画や特別図柄やキャラクタなどを実現する単一の画像である。そして、表示装置ＤＳの所定位置に、所定の姿勢で１フレーム毎に描画される。一方、動画とは、連続的に変化する複数枚（複数フレーム分）の静止画の集合を意味し、表示装置ＤＳに、複数枚の静止画が連続して描画されることで、円滑な移動動作が再現される。

これらの圧縮データは、ＶＤＰ６２の内部回路でデコードされ、デコード後の画像データは、適宜な変換処理を経た上で、ＳＤＲＡＭ６４または内蔵ＶＲＡＭ７７に確保されたフレームバッファに格納され、これが表示装置ＤＳに出力されるようになっている。なお、これらの描画動作については図１２に基づいて更に後述する。

ＶＤＰ６２には、ＳＤＲＡＭ用のインタフェイス回路（SDRAM _I/F）と、ＣＧＲＯＭ用のインタフェイス回路（ROM _I/F）と、ワンチップマイコン用のインタフェイス回路（CPU _I/F）とが内蔵されている（図１２参照）。そして、ＶＤＰ６２とＳＤＲＡＭ６４とは、ＳＤＲＡＭ用のインタフェイス回路（SDRAM _I/F）を経由して、３ビット＋１３ビット長のＳＤＲＡＭ用第一アドレスバスと、３２ビット長のＳＤＲＡＭ用第一データバスと、３ビット＋１３ビット長のＳＤＲＡＭ用第二アドレスバスと、３２ビット長のＳＤＲＡＭ用第二データバスと、で接続されている。

ここで、第一と第二の各１６ビット長のアドレス情報のうち、その３ビットは、バンク切替信号であり、残り１３ビットは、時間分割されて認識されるＲＯＷデータ（１３ビット）とＣＯＬＵＭＮデータ（１０ビット）である。このことに対応して、各メモリ（ＳＤＲＡＭ）は、８個のバンクに区分されているが、ＶＤＰ６２からＳＤＲＡＭ６４に供給される３ビットが、バンク切替信号として機能する。

また、ＲＯＷデータ（１３ビット）とＣＯＬＵＭＮデータ（１０ビット）とを組み合わせることで、選択アドレスが８１９２＊１０２４＝８Ｍとなり、これが８バンク存在するので、メモリ１個で合計６４Ｍ×１６ビット＝１Ｇビット長となる。

本実施例の場合、ＳＤＲＡＭ６４は、動画圧縮データなどを伸張する作業領域として機能するが、メモリ容量１ＧビットのＤＤＲ２（double data rate 2）タイプのＳＤＲＡＭを、合計４個使用することで、合計４Ｇビットである十分量のメモリ容量としている。

各メモリのデータ入出力端子は、１６ビット長であるが、一対のＳＤＲＡＭ６４について、一方のメモリのデータ入出力端子を、ＳＤＲＡＭ用データバスの上位１６ビットに接続し、他方のメモリのデータ入出力端子を、ＳＤＲＡＭ用データバスの下位１６ビットに接続することで、３２ビット単位での高速のデータアクセスを可能にしている。なお、このことは、第一データバス及び第二データバスに関して成立するので、第一と第二のデータバスを総合すると６４ビット単位のデータアクセスが可能となる。また、本実施例では、特に、ＤＤＲ２タイプのＳＤＲＡＭを使用するので、高画質の動画データであっても支障なく円滑に再生することができ、高度な画像演出が可能となる。

続いて、ＣＧＲＯＭ６３について説明する。ＣＧＲＯＭ６３は、高画質の静止画や、高速で変化する演出動画などを生成するための画像データを、必要に応じて、圧縮状態で記憶するメモリである。そのため、ＳＤＲＡＭ６４のように任意のアドレスが、ランダムにアクセルされる可能性が少なく、連続アドレスを順番にアクセスするシーケンシャルアクセスが多いと考えられる。

そこで、本実施例では、この動作内容に着目して、ＣＧＲＯＭ用のインタフェイス回路（ROM _I/F）に用意されているＲＯＭ用アドレスバスを使用することなく、全て、ＲＯＭ用データバスによってデータリード動作を実現する構成を採っている。本実施例の構成によれば、基板上の配線を抑制して部品スペースを確保できるだけでなく、製造コストを抑制することができる。

図９（ａ）は、本実施例の構成に好適なメモリ（８ＧビットＲＯＭ）の内部構成を図示したものである。図示の通り、このメモリは、３２ビット長のデータ入出力端子ＩＯ０〜ＩＯ３１と、チップイネーブル（Chip Enable ）端子ＣＥと、リードクロック（Read Clock）端子ＲＥと、動作状態出力端子Ｒ／Ｂと、リセット端子ＲＥＳと、を有して構成されている。なお、素子一個の記憶容量は、２５６Ｍ×３２ビット＝８Ｇビット長である。

図７〜図８に示す通り、本実施例のＣＧＲＯＭ６３は、上記した８Ｇビット長のメモリ（ＣＧ１〜ＣＧ４）を４個配置して構成され、ＶＤＰ６２とＣＧＲＯＭ６３とは、ＣＧＲＯＭ用のインタフェイス回路（ROM _I/F）を経由して、６４ビット長のＲＯＭ用データバスで接続されている。先に説明した通り、この実施例では、ＲＯＭ用アドレスバスは使用しない。

４個のＣＧＲＯＭのうち、メモリＣＧ１とメモリＣＧ３には、６４ビットのＲＯＭ用データバスの下位３２ビットが接続され、メモリＣＧ２とメモリＣＧ４には、６４ビットのＲＯＭ用データバスの上位３２ビットが接続されている。そして、メモリＣＧ１とメモリＣＧ２には、共通するチップイネーブル信号ＣＥ０とリードクロック信号ＲＥ０が供給されている（図８参照）。

そのため、メモリＣＧ１とメモリＣＧ２は、同一タイミングでメモリリード（Memory Read ）動作が実行されることになり、各メモリＣＧ１，ＣＧ２から出力される各３２ビットのデータが、ＲＯＭ用データバスで連結されることで、６４ビット単位のメモリリード動作が実現される。同様に、メモリＣＧ３とメモリＣＧ４にも、共通するチップイネーブル信号ＣＥ１と、リードクロック信号ＲＥ１が供給されることで、６４ビット単位のメモリリード動作が実現される。

図１０（ａ）は、メモリＣＧ１とメモリＣＧ２の内部構成を図示したものであり、便宜上、０Ｘ００００ _００００番地以降の状態を示している。なお、０Ｘは、１６進数表記を意味しており、例えば、本メモリの使用可能な最終アドレス０Ｘ０ＦＡＦ _ＦＦＦＦは、１０進数の２６３，１９２，５７５に該当する。

本実施例のＶＤＰ６２は、ＣＧＲＯＭ６３のデータを１バイト単位で管理しており、１バイト単位でアドレスが付番されている。また、メモリＣＧ１とメモリＣＧ２には、同一のチップイネーブル信号ＣＥ０とリードクロック信号ＲＥ０が、共通して供給されると共に、メモリＣＧ１とメモリＣＧ２には、常に、同一のアドレス情報が供給されるよう構成されている。

そのため、メモリＣＧ１の３２ビットと、メモリＣＧ２の３２ビットとを連続させてアドレス付番することができ、図１０（ａ）に示す０、１、２、３、４、５、６、７・・・４０９５は、各々、１バイト単位で付番される０番地、１番地、２番地、・・・４０９５番地を意味している。

図９（ｂ）は、各メモリ（ＣＧ１，ＣＧ２）の動作内容を示すタイムチャートであり、ＶＤＰ６２が、メモリＣＧ１及びメモリＣＧ２から画像データを６４ビット単位で読み出すメモリリード（Memory Read ）動作を図示している。

ＶＤＰ６２は、先ず、チップイネーブル信号ＣＥ０をＬレベルにアサート（assert）した後、リードクロック信号ＲＥ０を出力すると共に、ＲＯＭ用データバスの下位３２ビットと上位３２ビットに、各々、適宜な同一のアドレス情報ＡＤ０〜ＡＤ２を出力する。ここで、アドレス情報ＡＤ０〜ＡＤ２は、一連のシーケンシャルアクセスの基点アドレス（開始アドレス）を特定する２１ビットデータである。このメモリＣＧ１〜ＣＧ４では、基点アドレスの下位９ビット（ｂｉｔ８〜ｂｉｔ０）が全て０である必要があるので、基点アドレスは、０Ｘ２００飛びの値となる（図１０（ａ）参照）。

図９（ｂ）に示す通り、アドレス情報ＡＤ０〜ＡＤ２は、開始用ＫＥＹデータＳ（＝０ＸＢＦＢＦ _ＢＦＢＦ）に続いて、三回に分けて、ＡＤ０→ＡＤ１→ＡＤ２の順番に出力される。出力された各アドレス情報ＡＤ０〜ＡＤ２は、リードクロック信号ＲＥ０の立上りエッジに同期してメモリＣＧ１，ＣＧ２に取得される。

この実施例では、ＲＯＭ用データバスの上位３２ビットがメモリＣＧ２に接続され、ＲＯＭ用データバスの下位３２ビットがメモリＣＧ１に接続されているが（図７参照）、以下の説明において、同一のアドレス情報ＡＤ０〜ＡＤ２が、ＲＯＭ用データバスの上位３２ビットと下位３２ビットに重複して出力される。したがって、例えば、基点アドレス０Ｘ００００ _００００がアクセスされた場合には、図１０（ａ）に示すメモリＣＧ１の０〜３番地と、メモリＣＧ２の４〜７番地がまとめてアクセスされることになる。

何れにしても、アドレス情報ＡＤ０は、３２ビット長のアドレスのうち、Ｂｉｔ２４〜Ｂｉｔ２８の５ビットであり、同じ５ビットデータが、Ｂｉｔ８〜Ｂｉｔ１２と、Ｂｉｔ１６〜Ｂｉｔ２０にも重複して出力される。そのため、データ伝送時に、例え、ビット化けが生じても、メモリ内部では、多数決論理などによって正しいビットデータを取得することができる。

一方、アドレス情報ＡＤ１は、３２ビット長のアドレスのうち、Ｂｉｔ１６〜Ｂｉｔ２３の８ビットであり、同じ８ビットデータが、Ｂｉｔ８〜Ｂｉｔ１５と、Ｂｉｔ２４〜Ｂｉｔ３１にも重複して出力される。また、アドレス情報ＡＤ２は、３２ビット長のアドレスのうち、Ｂｉｔ８〜Ｂｉｔ１５の８ビットであり、同じ５ビットデータが、Ｂｉｔ１６〜Ｂｉｔ２３と、Ｂｉｔ２４〜Ｂｉｔ３１にも重複して出力される。

このようにして、三回に分けてアドレス情報ＡＤ０〜ＡＤ２を出力した後、ＶＤＰ６２が、終了用ＫＥＹデータＥ（＝０Ｘ００００ _００００）を出力することで、アドレス情報ＡＤ０〜ＡＤ２の送信が完了する。その後、同一のアドレス情報を受けたメモリＣＧ１，ＣＧ２においてデコード動作が完了すると、メモリＣＧ１，ＣＧ２の動作状態出力端子Ｒ／ＢがＬレベルのアサートされた後、メモリＣＧ１，ＣＧ２のデータが、各々、３２ビット単位で、ＲＯＭ用データバスに出力される。なお、図９（ｂ）において、ＨｉＺは、３状態出力におけるハイ・インピーダンス状態を意味し、−は、そのタイミングにおけるデータバスの値が、ＶＤＰ６２やメモリＣＧ１，ＣＧ２に何の影響も与えないことを意味している。

ＶＤＰ６２が出力するリードクロックＲＥ０の立下りエッジは、各メモリＣＧ１，ＣＧ２に対するデータ出力指示となるので、ＶＤＰ６２は、リードクロックＲＥ０の立下りエッジから所定タイミング経過後のＲＯＭ用データバスのデータを取得することで、メモリリード動作を実行する。このようなメモリリード動作は、リードクロックＲＥ０が継続される限り、連続して実行可能であり、本実施例の構成によれば、連続アドレスをアドレス順にアクセスするシーケンシャルアクセスを迅速に実行することができる。

そして、必要なシーケンシャルアクセスが終われば、ＶＤＰ６２は、チップイネーブル信号ＣＥ０をＨレベルに戻せば良く、その結果、その後のＲＯＭデータバスは、ＨｉＺ状態となる。

なお、開始用ＫＥＹデータＳ（＝０ＸＢＦＢＦ _ＢＦＢＦ）に続けて、新規のアドレス情報（ＡＤ０〜ＡＤ２）を出力すれば、別のアドレスのメモリリードを開始できるが、その基点アドレスは、０Ｘ００００ _００００に対して、０Ｘ２００の整数倍の飛び飛びの値となる。図１０（ａ）に示す通り、基点アドレスと次の基点アドレスとの間隔は、０Ｘ２００＝５１２であるので、５１２個のリードクロック（read clock）ＲＥ０が出力されることに対応して５１２＊６４ビットのデータが取得される。

このように、本実施例の構成によれば、開始用ＫＥＹデータＳ→アドレス情報ＡＤ０→アドレス情報ＡＤ１→アドレス情報ＡＤ２→開始用ＫＥＹデータＥのデータ伝送によって、メモリＣＧ１とメモリＣＧ２に、新規の同一の基点アドレスを指定した後は、リードクロック一個で、６４ビット（ＣＧ１の３２ビット＋ＣＧ２の３２ビット）のデータ（８番地分のデータ）をまとめて読み出すことができ、その後もリードクロックが出力される毎に、６４ビットのデータが取得できるので、迅速なメモリリード動作が実現される。なお、この関係は、メモリＣＧ３とメモリＣＧ４についても同様である。

ところで、このように構成されるＣＧＲＯＭには、図９（ｃ）に示すデータ構造で、静止画や動画に関する多種類のスプライトを実現するＣＧデータが記憶されている。スプライトとは、例えば、キャラクタ図柄や背景画像など、一まとまりの画像を意味するが、このようなスプライトを実現するＣＧデータは、パターンアトリビュートとパターンデータとに区分されている。

ここで、パターンデータとは、スプライトの絵柄を決定するビットマップであり、例えば、画素数Ｎ×Ｍのスプライトについて、各画素を、例えば、２４ビット階調のＲＧＢ三原色（ＲＧＢ色空間）で表現する場合には、Ｎ×Ｍ×３×２４ビット長となる。

一方、パターンアトリビュートとは、パターンデータ固有の属性値を示す可変長データであり、４バイト長の必須アトリビュート領域と、可変長の拡張アトリビュート領域とで構成されている（図９（ｃ）参照）。そして、必須アトリビュート領域には、スプライトの垂直方向及び水平方向のサイズを特定する３バイトデータの他に、パターンデータの情報（一画素のビット数や、色空間の種別など）や、アルファデータの格納フォーマットを指定する数ビットや、拡張アトリビュート領域にチェックサム値を記憶しているか否か、或いは、パターンデータ領域にアルファテーブルやパレットテーブルが存在するか否か、などを特定する数ビットが含まれている。

本実施例では、必須アトリビュート領域に所定ビットデータを記憶することで、拡張アトリビュート領域に、チェックサム値を記憶する構成を採っており、これに対応して、拡張アトリビュート領域の１バイト領域には、当該スプライトデータの８ビット総和値に加算すると、加算結果がゼロになるチェックサム値が記憶されている。

そして、スプライトデータ（ＣＧデータ）を読み込む際には、ＶＤＰ６２は、付随してチェックサム演算を実行しており、全データ読み込み時の総和値に、チェックサム値を加算した加算結果がゼロにならない場合には、ＲＯＭエラー割り込みを発生させている。そして、このＲＯＭエラー割り込みに対応してワンチップマイコン６０では、所定のエラー処理を実行するが、この点については後述する。

図７に戻って説明を続けると、画像制御部２３’のワンチップマイコン６０とＶＤＰ６２は、２１ビット長のＣＰＵアドレスバスと、３２ビット長のＣＰＵデータバスとで接続されている。ワンチップマイコン６０から評価すると、ＶＤＰ６２は、ワンチップマイコン６０から任意にアクセス可能なＩ／Ｏデバイスに他ならず、ＶＤＰ６２に内蔵された多数のレジスタＲ１〜ＲｎがＲＥＡＤ／ＷＲＩＴＥの対象となる。すなわち、ＣＰＵアドレスバスのアドレス情報で特定される所定のレジスタＲｉに、ＣＰＵデータバスに出力した情報を書き込むことで、ＶＤＰ６２に所定の動作の実行を指示することができ、また、所定のレジスタＲｊの情報を読み取ることで、ＶＤＰ６２の動作状態や動作結果を把握可能となっている。

ＶＤＰに内蔵されたレジスタＲｉには、例えば、チェックサム演算を実行する場合における（１）演算開始アドレスを規定するレジスタＲｘ、（２）演算終了アドレスを規定するレジスタＲｙ、（３）演算内容を規定するレジスタＲｚ、及び、（４）２つの結果保存レジスタＲｓＬ，ＲｓＨが含まれている。そこで、本実施例では、これらのレジスタＲｘ，Ｒｙ，Ｒｚ，ＲｓＬ，ＲｓＨを活用することで、ＶＤＰ６２に、ＣＧＲＯＭ６３の任意領域のチェックサム演算を実行させ、その演算結果をワンチップマイコン６０がレジスタＲｓＬ，ＲｓＨから取得するようにしている。

このチェックサム演算は、ワンチップマイコン６０が、上流側のワンチップマイコン４０から検査用の制御コマンドを受けると開始され、レジスタＲｘに規定する演算開始アドレスから、レジスタＲｙに規定する演算終了アドレスまでのデータについてレジスタＲｚで規定された加算演算を実行する。

具体的には、ＣＧＲＯＭ６３の１バイト単位の番地データについて、４バイト毎、つまりメモリ素子毎に、８ビット単位の加算演算を実行して、その演算結果を２つのレジスタＲｓＬ，ＲｓＨに、各々、１６ビット長で保存している。図１０（ｂ）や図１０（ｃ）の矢印は、このチェックサム演算の手順を示すものであって、所定のメモリ素子ＣＧｉについて、その実行開始アドレスから１バイト毎に、４バイト分の８ビット加算演算が完了すると、同じメモリ素子ＣＧｉの連続アドレスについて、８ビット加算演算が継続され、演算終了アドレスまでの加算演算が終わると、１６ビット長の演算結果が、レジスタＲｓＬとレジスタＲｓＨに保存される。

なお、図示例では、メモリＣＧ１及びＣＧ２について、まとめてチェックサム演算を実行し、レジスタＲｓＬにメモリＣＧ１の加算結果を保存し、レジスタＲｓＨにメモリＣＧ２の加算結果を保存している。この点は、メモリＣＧ３及びＣＧ４についても同様であり、メモリＣＧ３及びＣＧ４について、まとめてチェックサム演算を実行して、レジスタＲｓＬにメモリＣＧ３の加算結果を保存し、レジスタＲｓＨにメモリＣＧ４の加算結果を保存している。

本実施例では、ＣＧＲＯＭ６３に対する一回のアクセスで、６４ビット長のデータが取得できるにも拘らず、あえて、４バイト毎に、８ビット長の加算演算を実行し、その結果を２バイト長で保存するので、ビット化けしたデータをメモリ素子ＣＧｉ毎に検出することができる。すなわち、本実施例と相違して、６４ビット長のデータを連続して加算したのでは、ビット化けを検出できても、ビット化けの生じているメモリ素子を特定することができない。

以上、ＳＤＲＡＭ６４やＣＧＲＯＭ６３について説明したので、次に、画像制御部２３’のフラッシュメモリ６１について説明する。ワンチップマイコン６０とフラッシュメモリ６１は、２３ビット長のＣＰＵアドレスバスと、１６ビット長のＣＰＵデータバスとで接続されている。フラッシュメモリ６１は、８Ｍ（＝２^２３）×１６ビットのメモリ容量を有するが、制御プログラムには、定数データを含んだ制御プログラムの全体について、ＶＤＰ６２が実行すると同じチェックサム演算を実行するプログラムが内蔵されている。すなわち、フラッシュメモリ６１全体についても、１バイト単位の加算演算を実行して、その演算結果を１６ビット長で保存している。

ところで、図７に示すウォッチドッグタイマＷＤＴの出力は、システムリセット信号ＳＹＳと共にＯＲ回路に供給されており、ＯＲ回路への入力信号の何れかがアクティブレベルになると、ワンチップマイコン６０とＶＤＰ６２とが同期してリセットされるようになっている。したがって、ワンチップマイコン６０のプログラム暴走などに起因して制御動作が初期化されると、これに対応して、ＶＤＰ６２の動作を初期化されることになり、矛盾した不自然な画像演出が実行されることがない。

また、本実施例では、消費電力を可能な限り抑制するべく、各素子の電源電圧を最小化しており、各素子の電源電圧は、（１）ワンチップマイコン６０が３．３Ｖと１．２５Ｖ、（２）フラッシュメモリ６１が１．２５Ｖ、（３）ＶＤＰ６２が３．３Ｖと１．８Ｖと１．１Ｖ、（４）ＣＧＲＯＭ６３が３．３Ｖ、（５）ＳＤＲＡＭ６４が１．８Ｖとなっている。

このように本実施例では、省電力化のために多数の直流電圧が必要となり、しかも、複数の電源電圧を有する回路素子については、その供給タイミングを最適化する必要がある。一方、演出制御部２２’と画像制御部２３’との間の配線ケーブル数を抑制する趣旨から２種類の直流電圧しか配電されていない。

そこで、制御端子を有する複数のＤＣ／ＤＣコンバータを配置すると共に、電源シーケンサ６５を設けることで、多数の直流電圧を最適なタイミングで各素子に供給している。図１１は、電源シーケンサ６５の一例としてＬＭ３８８１（national semiconductor）の内部構成（ａ）と、電源シーケンサ６５を使用した場合にも実行される動作タイムチャート（ｂ）を図示したものである。

図１１（ａ）の電源シーケンサ６５の場合には、ＩＮＶ端子がＬレベルであると、Ｈレベルの動作開始指令ＥＮを受けて動作を開始し、ＴＡＤＪ端子に接続されるキャパシタンスで規定されるクロック信号Ｃｌｏｃｋの９周期後に第一制御信号ＰＣＮＴ１が立上り、クロック信号の８周期後に第二制御信号ＰＣＮＴ２が立上り、クロック信号の更に８周期後に第三制御信号ＰＣＮＴ３が立上がる。

一方、動作開始指令ＥＮがＬレベルに遷移すると、クロック信号の９周期後に第三制御信号ＰＣＮＴ３が立下り、クロック信号の８周期後に第二制御信号ＰＣＮＴ２が立下り、クロック信号の更に８周期後に第三制御信号ＰＣＮＴ３が立下がる。

本実施例では、図７に示す通り、動作開始指令ＥＮは、演出制御部２２’（演出インタフェイス基板２７）から供給される２種類の直流電圧のＡＮＤ論理出力となっている。そして、第一制御信号ＰＣＮＴ１は、１．１Ｖ生成用のＤＣ／ＤＣコンバータＶ１の動作イネーブル端子ＥＮに供給され、第二制御信号ＰＣＮＴ２は、３．３Ｖ生成用のＤＣ／ＤＣコンバータＶ２の動作イネーブル端子ＥＮに供給されている。

また、第三制御信号ＰＣＮＴ３は、３．３ＶとのＡＮＤ論理出力に変換されて、１．８Ｖ生成用のＤＣ／ＤＣコンバータＶ３の動作イネーブル端子ＥＮに供給されている。上記した各ＤＣ／ＤＣコンバータは、動作イネーブル端子ＥＮがＨレベルとなることを条件に電圧変換動作を開始する。

そのため、図１１（ｂ）に示す通り、演出制御部２２’から配電される５Ｖに基づいてＤＣ／ＤＣコンバータＶ１が最初に機能して、直流電圧１．１Ｖが生成される。この直流電圧１．１Ｖは、ＶＤＰ６２に内蔵されたデジタル回路及び内蔵ＶＲＡＭ用の電源電圧であり、他の内蔵回路より先に動作を開始することで、電源投入後のＶＤＰ６２の正常な動作開始シーケンスが担保される。

上記の動作の後に、第二制御信号ＰＣＮＴ２がＨレベルになるので、演出制御部２２’から配電される１２Ｖを受けるＤＣ／ＤＣコンバータＶ２が機能して直流電圧３．３Ｖが生成される。直流電圧３．３Ｖは、１．２５Ｖ用のＤＣ／ＤＣコンバータＶ４に供給されているが、このコンバータＶ４には、動作イネーブル端子が存在しないので、直ちに、動作を開始して、直流電圧１．２５Ｖが生成される。

これら第二制御信号ＰＣＮＴ２に制御されて生成される２種類の直流電圧３．３Ｖ，１．２５Ｖは、ワンチップマイコン６０、フラッシュメモリ６１、及びＣＧＲＯＭ６３に、ほぼ同タイミングで供給されるので、前記の各回路素子は、電源投入後に遅滞なく動作開始の準備が完了することになる。なお、このタイミングでは、システムリセット信号ＳＹＳがＬレベルであり、このレベルがしばらく維持された後に、Ｈレベルに変化するよう電源基板の電源回路が動作しているので、ワンチップマイコン６０は、正しく電源リセットされることになる。

最後に第三制御信号ＰＣＮＴ３がＨレベルに変化すると、第三制御信号ＰＣＮＴ３と３．３ＶのＡＮＤ論理出力が、ＤＣ／ＤＣコンバータＶ３に供給されて直流電圧１．８Ｖが生成される。この直流電圧１．８Ｖは、ＶＤＰ６２と、ＳＤＲＡＭ６４と、ＳＤＲＡＭ用の電源回路６８とに、ほぼ同タイミングで供給されるので、ＳＤＲＡＭ６４と、ＶＤＰ６２内部のＳＤＲＡＭインタフェイス回路が同期して動作可能状態となる。したがって、システムリセット信号ＳＹＳがＨレベルに変化すると、ＶＤＰ６２は、円滑に初期設定動作を開始することができる。

図１２（ａ）は、ＶＤＰ６２の内部構成を示すブロック図であり、ＶＤＰ６２と、ＣＧＲＯＭ６３、ＤＤＲ２タイプのＳＤＲＡＭ６４、及びワンチップマイコン６０（以下、ホストＣＰＵ６０と言う）との接続関係も含めて図示している。また、図１２（ｂ）は、ＶＤＰ６２の動作を示す機能ブロック図であり、図１２（ｃ）は、ＶＤＰ６２の動作手順を示す図面である。

図１２（ｂ）に示す通り、ＶＤＰ６２からホストＣＰＵ６０に、ＶＢｌａｎｋ割込み信号が伝送されており、通常１／６０秒毎に生じるＶＢｌａｎｋ割込み信号に基づいて、ホストＣＰＵ６０は、表示装置ＤＳの１フレーム分の表示動作が終わったことが把握できるよう構成されている。

図１２（ａ）や図１２（ｂ）に示す通り、ＶＤＰ６２は、ホストＣＰＵ６０によってコマンドリストが書込まれるコマンドメモリ７０と、ホストＣＰＵ６０からアクセスされるシステム制御レジスタ７１と、コマンドリストを解析するコマンドパーサ（構文解析器）７２と、静止画圧縮データをデコードする静止画デコーダ７３と、動画圧縮データをデコードする動画デコーダ７４と、デコーダでデコード（伸張）された画像について、拡大・縮小・回転・移動などのアフィン変換や投影変換などを実行するジオメトリエンジン８０と、表示装置ＤＳに出力可能な画像データを生成するレンダリングエンジン８１と、ＬＣＤ（Liquid Crystal Display）の各種の信号を生成するディスプレイコントローラ８２，８３と、信号出力部（ＬＶＤＳ送信部７５及びＤＲＧＢ送信部７６）と、を有して構成されている。

システム制御レジスタ７１は、ＶＤＰ６２に対する指示データなどをホストＣＰＵ６０が書込む入力レジスタ群と、ＶＤＰ６２の動作状態などを示す情報をホストＣＰＵ６０が読み出す出力レジスタ群と、に大別される。そして、ホストＣＰＵ６０は、適宜な入力レジスタに、必要な設定値を書き込むことで、ＶＤＰ６２を適宜に動作させ、必要な出力レジスタの値を参照することで、ＶＤＰ６２の動作状態を把握している。

ＶＤＰ６２の描画動作は、ホストＣＰＵ６０がコマンドメモリ７０に書き込んだコマンドリストを、コマンドパーサ７２が解析することで毎フレーム実行される。この描画動作のため、本実施例では、静止画圧縮データをデコードして一時保存するスプライトバッファＳＰＢが、内蔵ＲＡＭ７７に確保され、動画圧縮データをデコード（伸張）して一次保存するムービーバッファＭＶＢが、ＳＤＲＡＭ６４に確保されている。すなわち、静止画デコーダ７３は、コマンドパーサ７２によるコマンドリストの解析結果に基づいて、所定の静止画圧縮データをデコードして、デコード結果をスプライトバッファＳＰＢ（内蔵ＲＡＭ７７）に格納する。また、動画デコーダ７４は、コマンドパーサ７２によるコマンドリストの解析結果に基づいて、所定の動画圧縮データをデコードして、デコード結果をムービーバッファＭＶＢ（ＳＤＲＡＭ６４）に格納する。

このようにして伸張された静止画や、動画一フレーム分の静止画は、スプライトバッファＳＰＢやムービーバッファＭＶＢにおいて、コマンドリストで指示された内容に基づき、ジオメトリエンジン８０が、拡大・縮小・回転・移動などのアフィン変換や、投影変換などの処理を施す。そして、その後、レンダリングエンジン８１が機能して、スプライトバッファＳＰＢやムービーバッファＭＶＢのデータが、ＳＤＲＡＭ６４か又は内蔵ＲＡＭ７７に確保されたフレームバッファＦＬＢに纏められる。

本実施例ではフレームバッファＦＬＢを内蔵ＲＡＭ７７に確保するが、ＤＤＲ２タイプのＳＤＲＡＭ６４を使用しているので、フレームバッファＦＬＢをＳＤＲＡＭ６４に確保しても処理速度上の問題が生じない。

何れのメモリ６４，７７に確保された場合でも、フレームバッファＦＬＢは、ダブルバッファ構造を有しており、一方が表示用バンクとして機能し、他方が描画用バンクとして機能し、その機能を毎フレーム毎に切り替えて動作している。なお、表示用バンクの画像データが表示装置ＤＳに出力され、描画用バンクには、レンダリングエンジン８１によって画像データが書き込まれる。

次に、以上の説明を、図１２（ｂ）〜図１２（ｃ）に基づいて整理しておく。ホストＣＰＵ６０は、例えば、ＶＢｌａｎｋ割込み（ｔ１）に起因して、コマンドメモリ７０にコマンドリストを書き込む（ｔ２）。次に、ホストＣＰＵ６０は、コマンドリストの開始アドレスやその他の制御情報をシステム制御レジスタ７１に設定することでＶＤＰ６２の描画動作を開始させる（ｔ３）。

すると、この描画開始の指示に対応して静止画デコーダ７３や動画デコーダ７４が動作し、コマンドメモリ７０のコマンドリストに基づいて、ＣＧＲＯＭ６３の圧縮データが読み出され、デコード結果が、スプライトバッファＳＰＢや、ムービーバッファＭＶＢに展開される（ｔ４，ｔ４’）。

次に、コマンドリストに基づいて、スプライトバッファＳＰＢやムービーバッファＭＶＢのデータに対して、ジオメトリエンジン８０が座標演算を実行し、その演算結果に基づいて、レンダリングエンジン８１が描画動作を実行する。そして、描画結果は、フレームバッファＦＬＢの描画バンクに書き込まれる（ｔ５）。

次に、フレームバッファＦＬＢの描画バンクと表示バンクを切り換えると（ｔ６）、その後、ディスプレイコントローラ８２が機能して、フレームバッファＦＬＢ（表示バンク）の画像データに基づいて、出力信号が生成され表示装置ＤＳに出力される（ｔ７）。なお、本実施例では、ＬＶＤＳ _Ｉ／Ｆ部７５を経由してＬＣＤたる表示装置ＤＳが駆動されている。

以上、ＶＤＰの動作手順を説明したので、続いて、図１３に基づいてコマンドリストについて説明する。コマンドリストは、ＶＤＰ６２（コマンドパーサ７２）に対する指令を列記したコマンド列であるが、その記載内容や記載順序が、静止画の描画を指示する場合と、動画の描画を指示する動作とでやや相違する。

静止画の描画をＶＤＰに指示するコマンドリストの場合には、図１３（ａ）に示す通り、先ず、フレームバッファＦＬＢやスプライトバッファＳＰＢのメモリ領域を具体的に設定する（Ｓ１）。なお、先に説明した通り、この実施例では、スプライトバッファＳＰＢと、フレームバッファＦＬＢが内蔵ＶＲＡＭ７７に設定され、バッファサイズは、スクリーンサイズ（例えば、６４０×３２０）に対応して設定される。

次に、静止画のデコードを指示する（Ｓ２）。デコード指示は、具体的には、どの静止画圧縮データをデコードするかの指示であり、対象スプライトを記憶するＣＧＲＯＭ６３の先頭アドレスやデータサイズなどを指示して実行される。なお、本実施例では、スプライトバッファＳＰＢのメモリ領域を適宜に設定できるので、例えば、高頻度で使用する静止画を、予め、特別なスプライトバッファ領域にデコードしておくこともできる。

このようにして、所定の静止画（スプライト）についてのデコード指示がされた後、デコードされた伸張データを、表示装置ＤＳのどの座標位置に、どのような態様（回転角度や縮小拡大など）で描画するかを描画指示する（Ｓ３）。そして、バンクフリップなどの終了処理用コマンドを記入すれば（Ｓ４）、特定のスプライトについてのコマンドリストが完了する。なお、バンクフリップとは、描画バンクと表示バンクを切り替えることを意味する（図１２（ｃ）ｔ６参照）。

ところで、描画すべきスプライトが複数個存在する場合には、複数個のスプライトについて、デコード指示（Ｓ２）と描画指示（Ｓ３）とが繰り返し実行される。なお、このような場合、描画位置が重複する場合があるが、最初に描画された画像の優先度が最低となり、最後に描画された画像が最高優先度となる。また、先に説明した通り、上書きされない特別なスプライトバッファ領域にデコードされた伸張データは、デコード済み静止画の描画指示に基づいて、繰り返し使用することもできる。

動画の描画をＶＤＰに指示するコマンドリストの場合には、図１３（ｂ）の初期コマンドリストと、図１３（ｃ）の定常コマンドリストの構成となる。

図１３（ｂ）に示す通り、動画の場合も、最初に、フレームバッファＦＬＢやムービーバッファＭＶＢのメモリ領域を具体的に設定する（Ｓ１１）。先に説明した通り、この実施例では、ムービーバッファＭＶＢがＳＤＲＡＭ７４に設定され、フレームバッファＦＬＢは、内蔵ＶＲＡＭ７７に設定される。なお、フレームバッファＦＬＢのバッファサイズは、スクリーンサイズ（例えば、６４０×３２０）に対応して静止画の場合と同一に設定される。

次に、動画のデコードを指示する（Ｓ１２）。デコード指示は、具体的には、どの動画圧縮データをデコードするかの指示であり、該当する動画を記憶するＣＧＲＯＭ６３の先頭アドレスを、その動画を特定するムービーＩＤや、その動画の総フレーム数などと共に指示する。そして、終了処理用コマンドを記入して初期コマンドリストを終える（Ｓ１３）。

この初期コマンドリストが実行されると、一連の静止画の構成された動画圧縮データがデコードされて、伸張データがムービーバッファＭＶＢに展開される。そこで、描画すべきフレーム番号についてのデコードが完了した後、ホストＣＰＵ６０は、図１３（ｃ）の定常コマンドリストを、コマンドメモリ７０に発行する。

定常コマンドリスト（図１３（ｃ））は、動画を構成する一連の静止画についての描画指示で構成されており、具体的には、ムービーＩＤで特定される動画について、どのフレーム番号の伸張データを、表示装置ＤＳのどの座標位置に描画するかを描画指示する（Ｓ１４）。そして、終了処理用コマンドを記入すれば（Ｓ１４）、特定の動画についての定常コマンドリストが完了する。

その後、ホストＣＰＵ６０は、同一のムービーＩＤについて、フレーム番号を更新した定常コマンドリストを繰り返しコマンドメモリ７０に発行すればよく、動画の再生は、初回分のコマンドリスト（初期コマンドリスト）と、その後、フレーム数分の複数回のコマンドリスト（定常コマンドリスト）とで実現される。

図１４は、上記した動作をして画像データを生成するＶＤＰ６２と、表示装置ＤＳとの接続関係について、ＬＶＤＳ送信部７５をより詳細に図示したものである。図示の通り、本実施例の表示装置ＤＳは、ＶＤＰ６２のＬＶＤＳ送信部（ＬＶＤＳ _Ｉ／Ｆ）７５に対応するＬＶＤＳ受信部（ＬＶＤＳ _Ｉ／Ｆ）８１を内蔵して構成されている。

図１４（ａ）に示す通り、ＬＶＤＳ _Ｉ／Ｆ部（ＬＶＤＳ送信部）７５は、ＲＧＢデータ２４ビットを含んだパラレルデータを、ＬＶＤＳ（low voltage differential signaling）信号に変換する部分である。ＬＶＤＳとは、ＲＧＢデータなどを低ノイズ、低電力で高速伝送するための低電圧差動伝送方式を意味し、本実施例では、一対の信号伝送ライン（１本のツイストペア線）に数ｍＡの程度の低レベルの信号電流を送信側から供給する一方、この信号電流を受信側に設けた１００Ω程度の終端抵抗で受ける構成を採っている。したがって、電圧振幅は、数１００ｍＶ程度の低レベルであるが、論理レベル（Ｈ／Ｌ）に対応して電流方向を代えることで確実な信号伝送を実現している。

そして、この実施例では、図１４（ａ）に示す通り、全２４ビット長のＲＧＢ信号（各８ビット長）と、水平／垂直同期信号とを含んだ合計２８ビット長のパラレルデータ（ＴＡ０〜ＴＡ６，ＴＢ０〜ＴＢ６，ＴＣ０〜ＴＣ６，ＴＤ０〜ＴＤ６）を、ＬＶＤＳ送信部７５において、４対の差動信号に変換している。そして、これに、一対の転送クロックの差動信号を加えて、５本のツイストペア線で表示装置ＤＳに伝送している。

なお、図７や図１４（ａ）では、これら４対の差動信号を、表示装置ＤＳの立場から評価して、（ＲＸＩＮ０＋，ＲＸＩＮ０−）、（ＲＸＩＮ１＋，ＲＸＩＮ１−）、（ＲＸＩＮ２＋，ＲＸＩＮ２−）、（ＲＸＩＮ３＋，ＲＸＩＮ３＋）、（ＲＸＣＬＫ＋，ＲＸＣＬＫ−）と記載している。

図１４（ｂ）に示すように、転送クロックＲＸＣＬＫの一周期の間に、ツイストペア線（ＲＸＩＮ０＋，ＲＸＩＮ０−）では、Ｇ０→Ｒ５→Ｒ４→Ｒ３→Ｒ２→Ｒ１→Ｒ０をシリアル転送し、ツイストペア線（ＲＸＩＮ１＋，ＲＸＩＮ１−）では、Ｂ１→Ｂ０→Ｇ５→Ｇ４→Ｇ３→Ｇ２→Ｇ１をシリアル転送し、ツイストペア線（ＲＸＩＮ２＋，ＲＸＩＮ２−）では、ＤＥ→（ＶＳ）→（ＨＳ）→Ｂ５→Ｂ４→Ｂ３→Ｂ２をシリアル転送し、ツイストペア線（ＲＸＩＮ３＋，ＲＸＩＮ３−）では、ＮＡ→Ｂ７→Ｂ６→Ｇ７→Ｇ６→Ｒ７→Ｒ６をシリアル転送している。

ここで、Ｒ０〜Ｒ７は、赤色画素の輝度を示す８ビット長データ、Ｇ０〜Ｇ７は、緑色画素の輝度を示す８ビット長データ、Ｂ０〜Ｂ７は、青色画素の輝度を示す８ビット長データである。また、（ＶＳ）や（ＨＳ）は、垂直同期タイミング、水平同期タイミングであることを示し、ＤＥは、DATA ENABLE を意味している。なお、ＮＡは未使用である。

上記した４対の差動信号を受ける表示装置ＤＳには、ＶＤＰ６２のＬＶＤＳ送信部７５に対応するＬＶＤＳ受信部８１が設けられている。そして、一連のシリアルデータがパラレル変換されて、４組のパラレルデータＲＡ０〜ＲＡ６，ＲＢ０〜ＲＢ６，ＲＣ０〜ＲＣ６，ＲＤ０〜ＲＤ６となる。図１４（ｂ）に示すシリアルデータ列から明らか通り、パラレルデータＲＡ０〜ＲＡ６は、具体的には、Ｒ０〜Ｒ５と、Ｇ０の７ビットであり、その他のパラレルデータも、図１４（ｂ）に示すシリアルデータに対応したものである。

そして、表示装置ＤＳは、これらから抽出されるＲＧＢ階調データに基づいて画面表示を実現する。このように本実施例では、画素データが、ＲＧＢ各８ビット（２５６階調）であってフルカラーの画像演出を実現することができる。

しかも、ＶＤＰ６２と表示装置ＤＳとの信号伝送にＬＶＤＳ信号を使用するので、電圧振幅が低レベルで足り（数１００ｍＶ）、その分だけデジタル信号の立上り時間や立下り時間が短いので、高速通信を実現することができ、高速度に推移する画像演出を滑らかに実現することができる。しかも、コモンモードノイズの影響を受けないので、不自然な画素が生じることもない。

また、ケーブル本数が少ないので、省スペース化や低コスト化が実現され、低レベルの電圧によって信号伝送ができるので省電力化を図ることができる。そのため、これらの利点を活用して、より多くの可動演出体を配置して遊技演出を豊富化することができる。

なお、ツイストペア線（ＲＸＩＮ３＋，ＲＸＩＮ３−）では、ＮＡ→Ｂ７→Ｂ６→Ｇ７→Ｇ６→Ｒ７→Ｒ６をシリアル転送する構成を採っているので、ツイストペア線（ＲＸＩＮ３＋，ＲＸＩＮ３−）を使用しないか、或いは、ツイストペア線（ＲＸＩＮ３＋，ＲＸＩＮ３−）でＮＵＬＬデータをシリアル転送することで、ＲＧＢ各々６ビットの６４階調に抑制することも容易である。

ところで、図７に示す通り、表示装置ＤＳには、上記したＬＶＤＳ信号とは別に、画像インタフェイス基板２８から、２種類の直流電圧（１２Ｖ，３．３Ｖ）とＰＷＭ制御信号ＶＢＲとが伝送されている。

ここで、直流電圧３．３Ｖは、ＬＶＤＳ受信部８１を含む表示装置ＤＳの電子回路の電源電圧であり、低い電源電圧によって低電力化を図っている。一方、直流電圧１２Ｖは、ＬＥＤランプで構成された液晶バックライト部ＢＬの電源電圧である。本実施例では、複数個が直列接続されたＬＥＤランプによってバックライト部ＢＬを構成し、冷陰極管を使用しないので、回路構成の簡素化と低電力化と高性能化を実現することができる。

逆に、冷陰極管を使用するには、直流３２Ｖ程度の高電圧を、周波数３０ｋＨｚ〜４５ｋＨｚ程度で１０００Ｖ程度の交流電圧に変換するインバータ回路が必要であり、設置スペースが大きく、消費電力が高い上に（数Ｗ程度）、ノイズ源となっていたが、本実施例では、これらの問題が全て解消される。

すなわち、本実施例のバックライト部ＢＬは、１２Ｖの直流駆動であるのでノイズ源とならず、また、インバータ回路も不要であり、消費電力も半分以下に低減される。

また、本実施例の表示装置ＤＳには、１２Ｖの直流電圧を受けて複数のＬＥＤランプに４０〜６５ｍＡ程度の駆動電流を供給する駆動回路が内蔵されている。この駆動回路は、ＰＷＭ制御信号ＶＢＲによって、ＬＥＤランプの調光を制御可能に構成されており、例えば、遊技客が着席していない遊技機については、バックライトを消灯させることもでき、この意味でも省電力化が実現される。

なお、実施例のＰＷＭ制御信号ＶＢＲは、３．３Ｖレベルの電圧振幅を有し、デューティ比を０〜１００％の範囲で任意に設定できるよう構成されている。そして、通電状態のＬＥＤに、規定電流（４０〜６５ｍＡ）を流した状態で、デューティ比を適宜に変化させることで、バックライトの輝度を所望レベルに変更することができる。

以上、画像制御部２３’のハードウェア構成を中心に説明したので、続いて、画像制御部２３’で実行される画像制御動作について具体的に説明する。

実施例の遊技機では、演出コマンドＣＭＤ”を受信した画像制御部２３’によって実行される一連の画像演出は、画像演出用の演出コマンドＣＭＤ１”〜ＣＭＤｎ”に対応して設けられた演出進行テーブルＰｒ _ＴＢＬ１〜Ｐｒ _ＴＢＬｎによって管理されている。

ここで、演出進行テーブルＰｒ _ＴＢＬは、一連の画像演出を、時間軸上で適宜に区分した区分演出ＥＮｉ（ＥＮ１〜ＥＮｎ）について、各々の開始時間Ｔｉを規定している。演出進行テーブルＰｒ _ＴＢＬは、例えば、図１５（ａ）に示す通りであり、各区分演出ＥＮｉについて、一連の演出動作の開始時からの開始タイミングＴｉと、具体的な演出内容を規定する演出テーブルＤｉ _ｘｙを特定するインデックス情報ＩＮＸｘｙと、を記憶して構成されている。なお、一連の演出動作の開始時からの経過時間は、演出タイマＴＭＲで計測される。

図１５（ｂ）及び図１５（ｃ）は、特定の演出コマンドＣＭＤ”を受信すると実行される画像演出を例示したものであり、図１５（ａ）に示す演出進行テーブルＰｒ _ＴＢＬに基づいて実現される。

図１５（ｂ）に示す一連の画像演出は、３つの図柄の変動開始から、左右の図柄がリーチ状態で停止するまでの区分演出ＥＮ１（Ｔ０〜Ｔ４の開始変動演出）と、これに続く区分演出ＥＮ２（Ｔ４〜Ｔ５のノーマルリーチ演出）と、昇格状態で継続される区分演出ＥＮ３（Ｔ５〜Ｔ６のスーパリーチ演出）と、当選状態を示す区分演出ＥＮ４（Ｔ６〜Ｔ７の最終演出）と、３つの図柄が浮遊する区分演出ＥＮ５（Ｔ７以降の揺れ変動演出）と、に区分されている。なお、実施例では、区分演出１〜５の演出時間が、互いに重複しないよう構成されているが、特に、限定されるものではない。

図１５（ｃ）に示す通り、所定の演出コマンドＣＭＤ”を受けた画像制御部２３では、タイミングＴ０から、例えば、左図柄「７」→中図柄「８」→右図柄「４」の順番で、各図柄の回転を開始させ、その後、タイミングＴ１から３つの図柄を高速回転させた後、タイミングＴ１＋βで予告演出を実行する。そして、タイミングＴ２で左図柄「２」で停止させ、その後、タイミングＴ３で右図柄「２」を停止させている。

その後、一連の画像演出として、タイミングＴ４からノーマルリーチ演出を開始し、タイミングＴ５から、期待感の高まるスーパリーチ演出に昇格させている。そして、タイミングＴ６から当選状態を示す最終演出を開始し、その後、タイミングＴ７から当選状態の停止図柄「３」「３」「３」で揺れ変動演出を実行している。なお、揺れ変動演出は、停止コマンドＣＭＤ”を受けることで終了する。

図１６（ａ）は、上記した区分演出ＥＮｉを実現するための演出テーブルＤｉ _ｘｙのデータ構造を例示したものである。図示の通り、演出テーブルＤｉ _ｘｙは、自らが規定する区分演出ＥＮｉを総合的に特定するテーブルヘッダ情報ＨＤｔと、区分演出ＥＮｉを実現する単数又は複数の単位演出（ＵＴ１〜ＵＴｎ）について、個々の単位演出ＵＴｉ毎に、その演出内容を特定するフレーム実データ１〜ｎとで構成されている。すなわち、この実施例では、区分演出ＥＮｉを特定する演出テーブルＤｉ _ｘｙは、Ｄｉ _ｘｙ＝ＨＤｔ＋ｎ個のフレーム実データの関係となっている。

図１６（ａ）に示す通り、テーブルヘッダ情報ＨＤｔには、その演出テーブルＤｉ _ＴＢＬのインデックス情報ＩＮＸｉの他に、その区分演出ＥＮｉを実現する総フレーム数ＴＬＦや、トータルデータサイズＴＬＤなどが含まれている。ここで、フレーム数ＴＬＦとは、表示装置に時間順次に描画される表示画面の個数であり、１／６０秒毎に画像を表示する本実施例では、例えば、５分間の区分演出ＥＮを実現する総フレーム数は、５×６０×６０個となる。したがって、総フレーム数ＴＬＦは、当該区分演出ＥＮの演出継続時間を意味することになる。

フレーム実データ１〜ｎは、当該区分演出ＥＮｘを実現する単位演出ＵＴｉ毎に、その演出内容を特定するデータであり、図１６（ｂ）に示す通り、演出ヘッダ情報ＨＤｅと、任意個数のシーン情報ＳＮｋとで構成されている。すなわち、この実施例では、単位演出ＵＴｉを特定するフレーム実データは、ＨＤｅ＋ＳＮ１＋ＳＮ２＋・・・ＳＮｋの関係となっている。

ここで、演出ヘッダ情報ＨＤｅには、その単位演出ＵＴｉの開始時間と、単位演出ＵＴｉのために使用されるフレームサイズと、単位演出ＵＴｉを実現するシーン数（ｋ，ｌ，ｍ）とが含まれており、シーン情報の個数（ｋ，ｌ，ｍ）は、演出ヘッダ情報ＨＤｅで特定される（図１６（ｂ）参照）。

図１６（ｃ）に示す通り、各シーン情報ＳＮ１〜ＳＮｋは、各々、シーンヘッダ情報ＨＤｓと、継続時間及びスプライト情報の組合せで構成されるシーンデータＤＡＴＡと、で構成されている。なお、シーンデータＤＡＴＡは、可変長データであり、ＥＮＤデータによってデータ範囲が特定される。

そして、シーンヘッダ情報ＨＤｓには、（１）シーン情報ＳＮｋを構成する画像の統括情報と、（２）画像の縦横サイズを示すサイズ情報と、（３）画像のＣＧＲＯＭ６３の記憶位置を示すメモリ位置情報やデータサイズなどが含まれている（図１６（ｃ）参照）。

そして、画像の統括情報には、当該シーン情報ＳＮｋを構成する画像が、一纏まりの動画か、単数又は複数の静止画（スプライト）かの情報や、描画する描画チャンネルＣＨｉや、当該シーン情報を実行した後、演出動作を終えるか、最初から再実行するかのＬＯＯＰ情報などを特定している。

単位演出ＵＴｉが動画で実現される場合、シーンヘッダ情報ＨＤｓのデータサイズには、その動画を実現するフレーム数が含まれている。すなわち、動画は、一連複数枚の静止画が連続することで実現されるところ、動画に関するシーンヘッダ情報ＨＤｓには、当該動画を実現する静止画の連続枚数（フレーム数）が含まれている。

描画チャンネルＣＨｉは、重複して描画された複数の画像の優先順位を規定するものである。この実施例では、最小チャンネル番号ＣＨ０の画像に関するコマンドリストを最初に書き、これに続いて、次チャンネルＣＨ１の画像に関するコマンドリストを書き、その後も同様に、最大チャンネル番号ＣＨｍに向けてコマンドリストを書くよう構成されている。そして、ＶＤＰは、コマンドリストの順番に、フレームバッファＦＬＢに画像データを重複して記載するので、重ね書きされた画像において、最後に書かれた最大チャンネルＣＨｍの画像が最優先されることになる。

図１６（ｄ）と図１７（ａ）には、区分演出ＥＮ１（Ｔ０〜Ｔ４の開始変動演出）の構成を整理して図示している。図１７（ａ）に示す通り、区分演出ＥＮ１は、８個の単位演出ＵＴ１〜ＵＴ８で構成されており、具体的には、区分演出ＥＮ１＝単位演出ＵＴ１（フレーム実データ１）＋単位演出ＵＴ２（フレーム実データ２）＋・・・＋単位演出ＵＴ８（フレーム実データ８）の関係が成立している。

ここで、単位演出ＵＴ１〜ＵＴ４、及び、単位演出ＵＴ６〜８は、各々、単一のシーン情報ＳＮ１・・・ＳＮ１で構成されており、単位演出ＵＴ１のシーン情報ＳＮ１は、背景画像を意味している。一方、他の６個のシーン情報ＳＮ１・・・ＳＮ１は、全て動画による演出動作を特定して、各々、始動回転Ａ１、始動回転Ａ２、始動回転Ａ３、停止動作Ａ５、停止動作Ａ６、予告演出Ｂ１を特定している。

これに対して、単位演出ＵＴ５は、３つのシーン情報ＳＮ１〜ＳＮ３で構成されており、各シーン情報ＳＮ１〜ＳＮ３は、動画による演出動作を特定して、各々、左図柄と中図柄と右図柄の高速回転（Ａ４１，Ａ４２，Ａ４３）を特定している。

区分演出ＥＮ２〜区分演出ＥＮ５についても同様であり、各々、図１６（ｅ）〜図１６（ｈ）及び、図１７（ｂ）〜図１７（ｅ）に示す通りである。

例えば、区分演出ＥＮ２（ノーマルリーチ演出）や、区分演出ＥＮ３（スーパリーチ演出）は、各々、１個の単位演出（ＵＴ１）で構成されている。そして、区分演出ＥＮ２（ノーマルリーチ演出）＝単位演出ＵＴ１であって、リーチ演出Ｃ１を特定するシーン情報ＳＮ１と、リーチ図柄（図柄Ｃ２）を特定するシーン情報ＳＮ２とで構成されている（ＵＴ１＝ＳＮ１＋ＳＮ２）。同様に、区分演出ＥＮ３（スーパリーチ演出）＝単位演出ＵＴ１であって、スーパリーチ演出Ｄ１を特定するシーン情報ＳＮ１と、昇格したリーチ図柄（図柄Ｄ２）を特定するシーン情報ＳＮ２とで構成されている（ＵＴ１＝ＳＮ１＋ＳＮ２）。

区分演出ＥＮ４（最終演出）や、区分演出ＥＮ５（揺れ変動演出）も、各々、１個の単位演出ＵＴ１で構成されるものの、区分演出ＥＮ４（最終演出）の単位演出ＵＴ１は、３つのシーン情報ＳＮ１〜ＳＮ３で構成されている、そして、シーン情報ＳＮ１〜ＳＮ３は、各々、動画による変則変動演出（Ｅ１〜Ｅ３）を特定している。

一方、区分演出ＥＮ５（最終演出）のシーン情報ＳＮ１〜ＳＮ３は、各々、静止画によるゆれ変動（Ｆ１〜Ｆ３）を特定している。

以上の構成から明らかなように、本実施例では、各区分演出ＥＮｉは、開始時刻が各々規定された（つまり、必ずしも共通しない）、単一又は複数の単位演出ＵＴ１〜ＵＴｎで構成されている。そして、区分演出の開始タイミングは、演出タイマＴＭＲで管理される。

一方、各単位演出ＵＴｉは、開始時刻が規定された（つまり、開始時刻が共通する）、単一又は複数のシーン情報ＳＮ１〜ＳＮｋで構成されている。そして、シーン情報の開始タイミングも、演出タイマＴＭＲで管理されている。なお、シーン情報を構成する個々のスプライトの表示継続時間は、描画チャンネルＣＨ０〜ＣＨｍ毎に設けられた、継続タイマＴＭ０〜ＴＭｍで管理される。

図１８は、画像制御部２３のワンチップマイコン（ホストＣＰＵ）６０のメイン処理の動作内容を示すフローチャートである。ホストＣＰＵ６０がリセットされると、ワンチップマイコンの各部や、ＶＤＰの各種レジスタ７１を含んで、適宜な初期設定処理（ＳＴ８１）が実行された後、一連のメイン処理（ＳＴ８２〜８９）が無限ループ状に繰り返される。

メイン処理では、先ず、ＶＤＰからＶＢｌａｎｋ割込みが生じるのを待つ（ＳＴ８２）。ここで、Ｖｂｌａｎｋ割込みは、ＶＤＰ６２が表示装置ＤＳに１フレーム分の描画を終えたタイミングで発生し、例えば、１／６０秒毎に発生する。

先に説明した通り、実施例のＶＤＰ６２は、ダブルバッファ方式を採っており、表示バンクと描画バンクに、各々、表示装置ＤＳの１フレーム分の画像データを記憶するよう構成されている。そして、２つのフレームバッファＦＬＢの機能を交互に切り替えており、表示バンクの画像データを表示装置ＤＳに出力する一方、描画バンクに次回の画像データを描画している。

そこで、Ｖｂｌａｎｋ割込みがあれば（ＳＴ８２）、新規の受信コマンドがあるか否かを判定し（ＳＴ８３）、新規に制御コマンドを受信している場合には、これに対応する処理を実行する（ＳＴ８４）。例えば、演出コマンドＣＭＤ”を受けている場合には、その演出コマンドに対応する演出進行テーブルＰｒ _ＴＢＬを特定する。

また、ステップＳＴ８４の処理では、画像演出動作を開始するべく、演出中フラグＦＬＧをセットし、画像演出の進行を管理する演出タイマＴＭＲを起動させる。なお、演出タイマＴＭＲは、ステップＳＴ８９の処理でインクリメントされて、計時動作を実行する。

なお、図１５（ａ）に関して説明した通り、演出進行テーブルＰｒ _ＴＢＬには、一連の画像演出動作を実現する単数又は複数の演出テーブルＤｉ _ｘｙと、各演出テーブルＤｉ _ｘｙで規定される画像演出の演出開始タイミングとが、特定されるよう構成されており、演出テーブルＤｉ _ｘｙは、テーブルインデックスデータＩＮＸｉで示される。

次に、演出中フラグＦＬＧの値を判定し（ＳＴ８５）、これがセット状態であれば、演出タイマＴＭＲの値と、演出進行テーブルＰｒ _ＴＢＬに規定されている演出開始タイミングとを対比し、演出開始タイミングに達している場合には、テーブルインデックスＩＮＸｉで特定される演出テーブルＤｉ _ｘｙを、演出テーブルバッファＢＵＦ１に格納する（ＳＴ８６）。

なお、この実施例では、演出テーブルバッファＢＵＦ１に、新規の演出テーブルＤｉ _ｘｙが格納されたことで、それまで格納されていた古い演出テーブルＤｉ _ｘｙ’は事実上消滅する。すなわち、新規の演出テーブルＤｉ _ｘｙの最終位置には、ＥＮＤデータが存在するので、それ以降のデータは消滅したのと同じである。但し、必ずしも、このような構成に限定されるものではなく、演出テーブルバッファＢＵＦ１の先頭アドレスから格納すべき演出テーブルと、演出テーブルバッファＢＵＦ１の空き領域に、追加して格納すべき演出テーブルと、を区別するよう構成すれば、例えば、予告動作（Ｂ１）用の単位演出ＵＴ８を、開始変動演出用の演出テーブルＤｉ _１０から分離することができる。

以上の点はさておき、図１９（ａ）は、この実施例について、演出タイマＴＭＲ＝Ｔ０のタイミングで取得される演出テーブルＤｉ _１０を示している。先に説明した通り、演出テーブルＤｉ _１０は、区分演出ＥＮ１である開始変動動作を特定しており、開始変動動作ＥＮ１は、８個の単位演出ＵＴ１〜ＵＴ８によって構成されている（図１６（ａ）参照）。そのため、演出テーブルバッファＢＵＦ１には、演出テーブルＤｉ _１０の記憶内容（図１６（ａ）参照）に基づき、各単位演出ＵＴ１〜ＵＴ８の演出開始タイミングを含んだ情報が、各々、格納されることになる（図１７（ａ）参照）。

以上のようなステップＳＴ８６の処理が終われば、次に、演出テーブルバッファＢＵＦ１のデータを参照し、演出タイマＴＭＲの値に基づいて、演出開始タイミングに達している単位演出ＵＴｘの有無を判定し、該当する単位演出ＵＴｘが存在する場合には、その実フレームデータを、シーン情報バッファＢＵＦ２に展開する（ＳＴ８７）。

シーン情報バッファＢＵＦ２は、ＶＤＰ６２に出力すべきコマンドリストを生成するために参照される記憶領域であり、最小チャンネルＣＨ０から最大チェンネルＣＨｍまで、描画チャンネル毎に区分されている（図１９（ｂ））。

先に説明した通り、本実施例では、演出ヘッダ情報ＨＤｅとして、当該単位演出ＵＴｘの開始タイミングが規定され、シーンヘッダ情報ＨＤｓとして、当該単位演出を実現する動画や静止画の描画チャンネルＣＨが特定されている。したがって、ステップＳＴ８７の処理では、開始タイミングに達している単位演出ＵＴｘについて、その単位演出ＵＴｘを実現する単数又は複数のシーン情報ＳＮ１〜ＳＮｉを、各々に規定されている描画チャンネルＣＨに対応するシーン情報バッファＢＵＦ２に格納することになる。

図１９（ｂ）に示す通り、タイミングＴ０では、描画チャンネルＣＨ０に「背景画像Ａ０に関するシーン情報」が格納され、描画チャンネルＣＨ１に「左図柄の始動回転Ａ１に関するシーン情報」が格納される。その後、タイミングＴ０＋αで、描画チャンネルＣＨ３に「中図柄の始動回転Ａ３に関するシーン情報」が格納され、タイミングＴ０＋２αで、描画チャンネルＣＨ２に「右図柄の始動回転Ａ３に関するシーン情報」が格納される。

なお、このときの左図柄、中図柄、右図柄は、前回の変動動作の終了時の停止図柄であり、ホストＣＰＵ６０は、各図柄を記憶しているので、停止図柄を特定した始動回転についての動画を特定することができる。そして、その後、タイミングＴ１＋βでは、描画チャンネルＣＨ４に「予告演出Ｂ１に関するシーン情報」が格納される。

本実施例では、描画チャンネルＣＨ０〜ＣＨｍは、コマンドリストを生成する順番を示しており、ＶＤＰ６２は、コマンドリストの順番に描画動作を実行するので、実施例の開始変動では、背景画像→左図柄→右図柄→中図柄→予告画像の順番で優先度が上がることになる。

その後の動作も同じであり、タイミングＴ１で、描画チャンネルＣＨ１〜ＣＨ３に「高速回転Ａ４１〜Ａ４３に関するシーン情報」が格納され、タイミングＴ２とタイミングＴ３で、描画チャンネルＣＨ１とＣＨ３に「停止動作Ａ５と停止動作Ａ６に関するシーン情報」が格納される。以下同様に、描画チャンネルＣＨ１〜ＣＨ４の内容が更新されるが、最後に、タイミングＴ７で、描画チャンネルＣＨ１〜ＣＨ３に「揺れ変動Ｆ１〜Ｆ３に関するシーン情報」が格納される。

なお、この実施例では、多くの演出が動画で実現されているが、一つの動画を構成する複数フレームの静止画について、どの静止画を描画するかは、演出カウンタＣＴで管理され、このような演出カウンタＣＴｉが描画チャンネルＣＨｉ毎に設けられている。

一方、描画チャンネルＣＨ５の「停止図柄Ｃ２〜Ｄ２の描画」や、描画チャンネルＣＨ１〜ＣＨ３の「揺れ変動Ｆ１〜Ｆ３の演出」は、静止画で実現されているが、静止画（スプライト）による演出動作は、描画チャンネルＣＨ０〜ＣＨｍ毎に設けられた継続タイマＴＭ０〜ＴＭｍと、演出カウンタＣＴ０〜ＣＴｍとによって管理されている。すなわち、図１７に示す通り、シーンデータＤＡＴＡは、継続時間とスプライト情報とで構成されており、継続タイマＴＭｉで計測された所定のスプライト情報についての継続時間が終わると、演出カウンタＣＴｉを更新して、次のスプライト情報による演出に移動し、その後、最後のスプライト情報の継続時間が終われば、演出を終えるか、最初の演出動作に戻る（ＬＯＯＰ）。

なお、演出を終えたシーン情報ＳＮｉは、継続タイマＴＭｊや演出カウンタＣＴｊの値に基づいて削除されるが、必ずしも必須ではなく、シーン情報バッファＢＵＦ２に新たなシーン情報ＳＮｊが格納されれば、古いシーン情報ＳＮｉは自動的に消去されることになる。

以上のような内容のステップＳＴ８７の処理が終われば、次に、そのときのシーン情報バッファＢＵＦ２の内容に基づいて、コマンドリストが生成される（ＳＴ８８）。

図１３に関して説明したとおり、コマンドリストは、静止画について、どのスプライトの圧縮データをデコードして（Ｓ２）、その伸張データをどの座標位置に描画するか（Ｓ２）、或いは、どの動画の、どのフレーム番号の伸張データを、どの座標位置に描画するか（Ｓ１４）の指示である。

そして、シーン情報バッファＢＵＦ２には、コマンドリストを生成するための情報が全て格納されているので、ホストＣＰＵ６０は、シーン情報バッファＢＵＦ２を、最低位の描画チャンネルＣＨ０から最高位の描画チャンネルＣＨｍに向けて参照し、静止画の場合には、そのときの演出カウンタＣＴｉと継続タイマＴＭｉの値に基づいて、必要なコマンドリストを生成する。一方、動画の場合には、そのときの演出カウンタＣＴｉの値が、動画のフレーム番号を意味するので、そのときの演出カウンタＣＴｉの値に基づいて、必要なコマンドリストを生成する。

このようにして生成されたコマンドリストは、ＶＤＰ６２のコマンドメモリ７０に書き込まれる。前記の通り、コマンドメモリ７０の先頭には、描画チャンネルＣＨ０のコマンドリストが登録され、以下、描画チャンネルＣＨ１→描画チャンネルＣＨ２→・・・の順番で、各々のコマンドリストが登録されるので、描画チャンネルＣＨ０のコマンドリストの優先後が最低レベルとなる。

その後、ホストＣＰＵ６０は、コマンドリストの開始アドレスやその他の制御情報をシステム制御レジスタ７１に設定することでＶＤＰ６２の描画動作を開始させる（ＳＴ８８）。

以上の処理によってＶＤＰ６２は、デコード処理を開始するので、ホストＣＰＵ６０としては、演出タイマＴＭＲや継続タイマＴＭなどを更新し、その他の必要な処理を実行した上で、ＶＢｌａｎｋ割込みを待つことになる（ＳＴ８９）。

以上の通り、本実施例では、ホストＣＰＵ６０とＶＤＰ６２とが協働して画像演出動作を実現しているので、複雑高度な画像演出を円滑に実行することができる。また、特殊なメモリ構成を有するので、高画質の画像を円滑に変化させることができ、万一、メモリに不備が生じても、そのメモリを特定することができ、メモリ素子単位で交換することも可能となる。

以上、本発明の実施例について詳細に説明したが、具体的な記載内容は特に本発明を限定しない。例えば、本発明の適用が弾球遊技機に限定されず、回胴遊技機（スロットマシン）にも好適に適用できるのは勿論である。

ＧＭ 遊技機
２３’ 画像制御手段
ＤＳ 表示装置
６３ 不揮発性メモリ
ＳＰＢ スプライトバッファ
ＦＬＢ フレームバッファ

Claims (1)

1. 所定のスイッチ信号に起因する抽選処理を実行して、その抽選結果に対応する画像演出を実行する遊技機であって、前記抽選処理を実行して抽選結果を特定する制御コマンドを出力する主制御手段と、前記制御コマンドに対応する一連の画像演出を制御するＣＰＵを有する画像制御手段と、前記ＣＰＵが生成したコマンドリストに基づいて表示装置の表示動作を制御する表示制御手段と、を有して構成され、
   一連の画像演出は、前記表示装置の適所に配置される静止画と、円滑な移動を実現する動画とを含んで実現され、静止画や動画の基礎データである静止画圧縮データと動画圧縮データは、前記表示制御手段からアクセス可能な不揮発性メモリに記憶されており、
   前記画像制御手段は、
   前記制御コマンドに基づいて実行される一連の画像演出を実現する複数の区分演出を、各区分演出が選択される選択タイミングに対応して特定する第１手段と、
   前記第１手段が特定する区分演出と選択タイミングに関し、一連の画像演出の進行に基づいて、選択タイミングに達した区分演出を特定する第２手段と、
   前記第２手段が特定する区分演出を構成する単位演出のうち、演出開始タイミングに達した単位演出について、その単位演出に対応する単位演出データを、複数区分された所定の描画チャンネルに書込む第３手段と、
   複数区分された前記描画チャンネルを一方向に解析して、前記描画チャンネルに書込まれた前記単位演出データに基づいて前記表示制御手段の動作内容を特定し、特定した動作内容を前記描画チャンネルの解析順に記載した前記コマンドリストを前記表示制御手段に出力する第４手段と、を有し、
   前記第１手段が機能した後、前記第２手段〜前記第４手段が所定時間毎に繰り返されることで、一連の画像演出が進行するよう構成され、
   前記表示制御手段は、
   前記コマンドリストに基づいて動作して、必要時には前記コマンドリストが指定する所定の圧縮データを不揮発性メモリから読み出し、この圧縮データを伸張した伸張データを、ＲＡＭ第１領域に展開するデコード手段と、
   前記コマンドリストに基づいて動作して、前記ＲＡＭ第１領域の伸張データを、ＲＡＭ第２領域の適所に書込む描画手段と、
   前記ＲＡＭ第２領域に完成された画像データを、前記表示装置に出力する出力手段と、を有して構成され、
   前記単位演出データには、単数又は複数の静止画について、記憶手段の記憶位置を特定するアドレス情報と、その静止画の表示継続時間が含まれていることを特徴とする遊技機。