JP6542709B2

JP6542709B2 - Semiconductor circuit

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Publication number: JP6542709B2
Application number: JP2016105204A
Authority: JP
Inventors: 近藤　信行; 信行近藤; 柴田　泰夫; 泰夫柴田; 興治早川; 英明栗田; 康二川島; 昇一鈴木; 菊池　順裕; 順裕菊池; 典秀柏尾; 義弘小木曽; 悠太上田; 常祐尾崎
Original assignee: NTT Electronics Corp; Nippon Telegraph and Telephone Corp
Current assignee: NTT Electronics Corp; Nippon Telegraph and Telephone Corp
Priority date: 2016-05-26
Filing date: 2016-05-26
Publication date: 2019-07-10
Anticipated expiration: 2036-05-26
Also published as: JP2017211538A

Description

本開示は、半導体光導波路を用いた半導体回路に関する。 The present disclosure relates to a semiconductor circuit using a semiconductor optical waveguide.

電気信号を光信号に重畳して伝送するための伝送装置には、連続光を変調して光信号を生成する光変調器が用いられている。従来の光変調器の一例として、ニオブ酸リチウム（ＬｉＮｂＯ_３）基板上にマッハツェンダ干渉計を構成したＬＮ光変調器が知られている。近年、伝送装置のさらなる小型化、低消費電力化を実現するため、光変調器の小型化、低駆動電圧化が望まれている。このような背景から、基板材料としてリン化インジウム（ＩｎＰ）などの化合物半導体を用いた半導体回路が注目されている。 2. Description of the Related Art An optical modulator that modulates continuous light to generate an optical signal is used in a transmission apparatus for superimposing an electrical signal on an optical signal for transmission. As an example of a conventional light modulator, an LN light modulator in which a Mach-Zehnder interferometer is configured on a lithium niobate (LiNbO ₃ ) substrate is known. In recent years, in order to realize further miniaturization of the transmission apparatus and reduction of power consumption, miniaturization of the optical modulator and reduction of driving voltage are desired. From such background, a semiconductor circuit using a compound semiconductor such as indium phosphide (InP) as a substrate material attracts attention.

半導体回路の構成の一例を、図１に示す。図１の半導体回路は、強度光変調器であって、ＩｎＰ基板上に形成された、入力光導波路１１、入力側の光カプラ１２、長さの等しい２本のアーム導波路１３Ａ及び１３Ｂ、出力側の光カプラ１４、および出力光導波路１５で構成されている。入力光導波路１１に入射された入力光は、入力側の光カプラ１２で分岐される。分岐された入力光のそれぞれは、２本のアーム導波路１３Ａ及び１３Ｂのいずれかを伝搬し、出力側の光カプラ１４で合波され、出力光導波路１５より出力される。 An example of the configuration of the semiconductor circuit is shown in FIG. The semiconductor circuit of FIG. 1 is an intensity light modulator, and is formed on an InP substrate, an input optical waveguide 11, an optical coupler 12 on the input side, two arm waveguides 13A and 13B of equal lengths, and an output. It comprises an optical coupler 14 on the side and an output optical waveguide 15. The input light incident on the input optical waveguide 11 is branched by the optical coupler 12 on the input side. Each of the branched input light propagates through one of the two arm waveguides 13A and 13B, is coupled by the optical coupler 14 on the output side, and is output from the output optical waveguide 15.

また、２本のアーム導波路１３Ａ及び１３Ｂの上面にはそれぞれ信号電極２１が設けられており、かつ、アーム導波路１３Ａ及び１３Ｂの長手方向に沿った横手には接地電極２２が設けられている。信号電極２１と接地電極２２との間に電位差を与えることにより、アーム導波路１３Ａ及び１３Ｂには導波路上面から半絶縁性ＩｎＰ基板２０１方向に向けて電界が誘起される。この電界はアーム導波路１３Ａ及び１３Ｂの屈折率を変化させるため、アーム導波路１３Ａ及び１３Ｂを伝搬する光の位相が変化する。従って、２本のアーム導波路１３Ａ及び１３Ｂを伝搬する光に位相差が生じる。位相が異なる２つの光が出力側の光カプラ１４で干渉することにより、光の強度が変調される。 The signal electrodes 21 are provided on the upper surfaces of the two arm waveguides 13A and 13B, respectively, and the ground electrode 22 is provided on the side along the longitudinal direction of the arm waveguides 13A and 13B. . By applying a potential difference between the signal electrode 21 and the ground electrode 22, an electric field is induced in the arm waveguides 13A and 13B from the upper surface of the waveguide toward the semi-insulating InP substrate 201. Since this electric field changes the refractive index of the arm waveguides 13A and 13B, the phase of the light propagating through the arm waveguides 13A and 13B changes. Therefore, a phase difference occurs in the light propagating through the two arm waveguides 13A and 13B. The two couplers with different phases interfere with each other at the output side optical coupler 14 to modulate the light intensity.

図１に示した半導体回路の断面構造の一例を、それぞれ図２及び図３に示す。図２はアーム導波路１３Ａ及び１３Ｂ近傍でのＡ−Ａ’断面構造を、図３は電極パッド近傍でのＢ−Ｂ’断面構造を示している。図２は、理解が容易になるよう、２本のアーム導波路１３Ａ及び１３Ｂを１本の導波路で表している。 An example of the cross-sectional structure of the semiconductor circuit shown in FIG. 1 is shown in FIGS. 2 and 3, respectively. FIG. 2 shows an A-A 'cross section near the arm waveguides 13A and 13B, and FIG. 3 shows a B-B' cross section near the electrode pad. FIG. 2 shows two arm waveguides 13A and 13B by one waveguide for easy understanding.

まず、図２に記載したＡ−Ａ’断面構造の一例を説明する。アーム導波路２１０は、ｎ−ＩｎＰコンタクト層２０２を設けた半絶縁性ＩｎＰ基板２０１上に設けられており、ｎ−ＩｎＰ下部クラッド層２０３、ｉ型コア層２０４、ｉ−ＩｎＰ層２０５、ｐ−ＩｎＰ上部クラッド層２０６、およびｐ−ＩｎＰ、ｐ−ＩｎＧａＡｓＰ、ｐ−ＩｎＧａＡｓのいずれかからなるコンタクト層２０７がそれぞれ積層されたリッジ型光導波路として構成される。上部クラッド層２０６の上には、コンタクト層２０７を介して信号電極２１１が形成されている。ｉ型コア層２０４は、例えば、ノンドープＩｎＧａＡｌＡｓ／ＩｎＡｌＡｓＭＱＷ（多重量子井戸）構造のｉ型コア層である。入力光は、ｉ型コア層２０４を、図２の図面手前から奥に向けて（あるいは図面奥から手前に向けて）伝搬する。アーム導波路２１０の両脇には、ｎ−ＩｎＰコンタクト層２０２を設けた半絶縁性ＩｎＰ基板２０１上に接地電極２１２が形成されている。アーム導波路２１０と接地電極２１２Ａ及び２１２Ｂとの間には間隙が設けられている。アーム導波路２１０と接地電極２１２Ａ及び２１２Ｂとの間隙には、信号電極２１１，２２１や接地電極２１２Ａ，２１２Ｂ，２２２Ａ，２２２Ｂを形成するための土台として、ポリイミドやベンゾシクロブテン（ＢＣＢ）などの有機膜２０８Ａ及び２０８Ｂが充填されている。アーム導波路２１０の側面および間隙の底面には、ＩｎＰ、ＩｎＧａＡｓＰ、ＩｎＧａＡｓなどの半導体層と有機膜２０８Ａ及び２０８Ｂとの接着性を向上するために、ＳｉＯ２、ＳｉＮあるいはＳｉＯＮなどの誘電体膜２０９Ａ及び２０９Ｂが形成されている。信号電極２１１と接地電極２１２Ａ及び２１２Ｂとの間に電位差を与えると、ｉ型コア層２０４には図面上下方向に電界が誘起される。 First, an example of the A-A 'cross-sectional structure described in FIG. 2 will be described. The arm waveguide 210 is provided on the semi-insulating InP substrate 201 provided with the n-InP contact layer 202, and the n-InP lower cladding layer 203, the i-type core layer 204, the i-InP layer 205, the p--. It is configured as a ridge type optical waveguide in which an InP upper cladding layer 206 and a contact layer 207 made of either p-InP, p-InGaAsP or p-InGaAs are stacked. The signal electrode 211 is formed on the upper cladding layer 206 via the contact layer 207. The i-type core layer 204 is, for example, an i-type core layer having a non-doped InGaAlAs / InAlAs MQW (multiple quantum well) structure. The input light propagates in the i-type core layer 204 from the front to the back of the drawing of FIG. 2 (or from the back to the front of the drawing). A ground electrode 212 is formed on a semi-insulating InP substrate 201 provided with an n-InP contact layer 202 on both sides of the arm waveguide 210. A gap is provided between the arm waveguide 210 and the ground electrodes 212A and 212B. In the gap between the arm waveguide 210 and the ground electrodes 212A and 212B, an organic material such as polyimide or benzocyclobutene (BCB) is used as a base for forming the signal electrodes 211 and 221 and the ground electrodes 212A, 212B, 222A and 222B. Membranes 208A and 208B are filled. In order to improve the adhesion between the semiconductor films such as InP, InGaAsP and InGaAs, and the organic films 208A and 208B, the side surface of the arm waveguide 210 and the bottom of the gap may be a dielectric film 209A such as SiO2, SiN or SiON. 209B is formed. When a potential difference is applied between the signal electrode 211 and the ground electrodes 212A and 212B, an electric field is induced in the i-type core layer 204 in the vertical direction in the drawing.

次いで、図３に記載したＢ−Ｂ’断面構造の一例を説明する。半絶縁性ＩｎＰ基板２０１に設けられたｎ−ＩｎＰコンタクト層２０２の一部はエッチングにより除去され、ｎ−ＩｎＰコンタクト層２０２−１，２０２−２Ａ，２０２−２Ｂが形成されている。ｎ−ＩｎＰコンタクト層２０２の除去された部分の表層には、ＳｉＯ２、ＳｉＮあるいはＳｉＯＮなどの誘電体膜２０９Ａ及び２０９Ｂが形成されている。コンタクト層２０２上には、一部が誘電体膜２０９Ａ及び２０９Ｂと接して、信号電極パッド２２１および接地電極パッド２２２Ａ及び２２２Ｂが形成されている。信号電極パッド２２１と接地電極パッド２２２Ａ及び２２２Ｂとの間隙には、誘電体膜２０９Ａ及び２０９Ｂ上にポリイミドやベンゾシクロブテン（ＢＣＢ）などの有機膜２０８Ａ及び２０８Ｂが充填されている。 Next, an example of the B-B 'cross-sectional structure described in FIG. 3 will be described. A part of the n-InP contact layer 202 provided on the semi-insulating InP substrate 201 is removed by etching to form n-InP contact layers 202-1, 202-2A, 202-2B. On the surface layer of the removed portion of the n-InP contact layer 202, dielectric films 209A and 209B such as SiO 2, SiN or SiON are formed. A signal electrode pad 221 and ground electrode pads 222A and 222B are formed on the contact layer 202, with part in contact with the dielectric films 209A and 209B. In the gaps between the signal electrode pad 221 and the ground electrode pads 222A and 222B, organic films 208A and 208B such as polyimide and benzocyclobutene (BCB) are filled on the dielectric films 209A and 209B.

図２の信号電極２１１と図３の信号電極パッド２２１とは、図１に示すように導通している。同様に、図２の接地電極２１２Ａ及び２１２Ｂと図３の接地電極パッド２２２Ａ及び２２２Ｂとは導通している。 The signal electrode 211 of FIG. 2 and the signal electrode pad 221 of FIG. 3 are electrically connected as shown in FIG. Similarly, the ground electrodes 212A and 212B of FIG. 2 and the ground electrode pads 222A and 222B of FIG. 3 are electrically connected.

山田英一、都築健、菊池順裕、八坂洋、「小型で省電力の光変調器」、ＮＴＴ技術ジャーナル、Ｖｏｌ．１７、Ｎｏ．１、ｐｐ．１９−２２（２００５年１月）Yamada Eiichi, Tsuzuki Tsuki, Kikuchi Junhiro, Yasaka Hiroshi, "Small and Power-Saving Optical Modulator", NTT Technical Journal, Vol. 17, no. 1, pp. 19-22 (January 2005)

半導体回路のさらなる低消費電力化を実現するためには、信号電極と接地電極との間で発生するリーク電流を低減させることが課題となっていた。 In order to further reduce the power consumption of the semiconductor circuit, it has been an issue to reduce the leakage current generated between the signal electrode and the ground electrode.

具体的には、本開示に係る半導体回路は、
半導体基板と、
前記半導体基板上に設けられ、溝部で互いに電気的に分離された第一半導体コンタクト層及び第二半導体コンタクト層と、
前記第一半導体コンタクト層上に設けられた第一電極と、
前記第二半導体コンタクト層上に設けられた第二電極と、
前記第一電極と前記第二電極の間の前記溝部上に設けられた有機膜と、
を備える半導体回路であって、
前記有機膜と前記溝部との界面に設けられた誘電体膜をさらに備え、
前記第一電極は、前記第一半導体コンタクト層上に形成されたリッジ型光導波路に備わる信号電極と導通し、
前記第二電極は、前記リッジ型光導波路に備わる接地電極と導通し、
前記誘電体膜は、前記半導体基板に接した位置で、前記第一半導体コンタクト層と前記第二半導体コンタクト層とを電気的に絶縁する欠損部を備えることを特徴とする。 Specifically, the semiconductor circuit according to the present disclosure is
A semiconductor substrate,
A first semiconductor contact layer and a second semiconductor contact layer provided on the semiconductor substrate and electrically isolated from each other by a groove;
A first electrode provided on the first semiconductor contact layer;
A second electrode provided on the second semiconductor contact layer;
An organic film provided on the groove between the first electrode and the second electrode;
A semiconductor circuit comprising
Further comprising a dielectric film provided on the field surface and the organic film and the groove,
The first electrode is electrically connected to a signal electrode provided in a ridge type optical waveguide formed on the first semiconductor contact layer,
The second electrode is electrically connected to a ground electrode provided in the ridge type optical waveguide,
The dielectric film is characterized in that a defect portion electrically insulating the first semiconductor contact layer and the second semiconductor contact layer is provided at a position in contact with the semiconductor substrate .

本開示に係る半導体回路では、
前記溝部は、
前記半導体基板が露出する底部と、
前記第一半導体コンタクト層及び前記半導体基板が露出する第１の側面と、
前記第二半導体コンタクト層及び前記半導体基板が露出する第２の側面と、
を備え、
前記第１の側面の全体、前記第２の側面の全体、又は前記底部の一部に、前記欠損部が備えられていてもよい。 In the semiconductor circuit according to the present disclosure,
The groove portion is
A bottom portion where the semiconductor substrate is exposed;
A first side surface on which the first semiconductor contact layer and the semiconductor substrate are exposed;
A second side surface on which the second semiconductor contact layer and the semiconductor substrate are exposed;
Equipped with
Total of the first aspect, the whole of the second aspect, or a portion of the bottom portion, the defective portion may be gills Bei.

具体的には、本開示に係る半導体回路は、
半導体基板と、
前記半導体基板上に設けられた下部ｎ型半導体コンタクト層と、
前記下部ｎ型半導体コンタクト層上に順に積層された、下部ｎ型半導体クラッド層、ｉ型半導体コア層、上部ｉ型半導体クラッド層、上部ｐ型半導体クラッド層、上部ｐ型半導体コンタクト層及び第一電極を有するリッジ型光導波路と、
前記下部ｎ型半導体コンタクト層上に、前記リッジ型光導波路と分離して設けられた第二電極と、
前記リッジ型光導波路と前記第二電極との間に設けられた有機膜と、
を備える半導体回路であって、
前記有機膜と前記リッジ型光導波路との界面に設けられた誘電体膜をさらに備え、
前記誘電体膜は、前記ｉ型半導体コア層又は前記上部ｉ型半導体クラッド層に接した位置で、前記下部ｎ型半導体クラッド層と前記上部ｐ型半導体クラッド層とを電気的に絶縁する欠損部を備えることを特徴とする。 Specifically, the semiconductor circuit according to the present disclosure is
A semiconductor substrate,
A lower n-type semiconductor contact layer provided on the semiconductor substrate;
Wherein the lower n-type semiconductor contact layer are laminated in this order, the lower n-type semiconductor cladding layer, i-type semiconductor core layer, the upper i-type semiconductor cladding layer, upper p-type semiconductor cladding layer, upper p-type semiconductor contact layer and the first A ridge type optical waveguide having an electrode;
A second electrode provided on the lower n-type semiconductor contact layer separately from the ridge optical waveguide;
An organic film provided between the ridge-type optical waveguide and the second electrode;
A semiconductor circuit comprising
Further comprising a dielectric film provided on the field surface between the ridge-type optical waveguide and the organic layer,
The dielectric film electrically insulates the lower n-type semiconductor cladding layer and the upper p-type semiconductor cladding layer at a position in contact with the i-type semiconductor core layer or the upper i-type semiconductor cladding layer And the like.

本開示によると、半導体回路のリーク電流を低減させることができ、もって、半導体回路の消費電力を低減させることができる。 According to the present disclosure, it is possible to reduce the leak current of the semiconductor circuit, thereby reducing the power consumption of the semiconductor circuit.

半導体回路の構成の一例を示す。1 shows an example of the configuration of a semiconductor circuit. アーム導波路近傍でのＡ−Ａ’断面構造の一例を示す。An example of A-A 'cross section structure in the arm waveguide vicinity is shown. 電極パッド近傍でのＢ−Ｂ’断面構造の一例を示す。An example of B-B 'cross-section in the vicinity of an electrode pad is shown. 実施形態に係る半導体回路のＡ−Ａ’断面構造の一例を示す。An example of the A-A 'cross section structure of the semiconductor circuit which concerns on embodiment is shown. 実施形態に係る半導体回路のＢ−Ｂ’断面構造の一例を示す。An example of the B-B 'cross-section of the semiconductor circuit which concerns on embodiment is shown. 欠損部の配置例を示す。The example of arrangement | positioning of a defect part is shown. 実施形態に係る半導体回路を製造する際の第１の工程の一例を示す説明図であり、（Ａ）はＡ−Ａ’断面構造を示し、（Ｂ）はＢ−Ｂ’断面構造を示す。It is explanatory drawing which shows an example of the 1st process at the time of manufacturing the semiconductor circuit which concerns on embodiment, (A) shows A-A 'cross-section, (B) shows B-B' cross-section. 実施形態に係る半導体回路を製造する際の第２の工程の一例を示す説明図であり、（Ａ）はＡ−Ａ’断面構造を示し、（Ｂ）はＢ−Ｂ’断面構造を示す。It is explanatory drawing which shows an example of the 2nd process at the time of manufacturing the semiconductor circuit which concerns on embodiment, (A) shows A-A 'cross section structure, (B) shows B-B' cross section structure. 実施形態に係る半導体回路を製造する際の第３の工程の一例を示す説明図であり、（Ａ）はＡ−Ａ’断面構造を示し、（Ｂ）はＢ−Ｂ’断面構造を示す。It is explanatory drawing which shows an example of the 3rd process at the time of manufacturing the semiconductor circuit which concerns on embodiment, (A) shows A-A 'cross section structure, (B) shows B-B' cross section structure. 実施形態に係る半導体回路を製造する際の第４の工程の一例を示す説明図であり、（Ａ）はＡ−Ａ’断面構造を示し、（Ｂ）はＢ−Ｂ’断面構造を示す。It is explanatory drawing which shows an example of the 4th process at the time of manufacturing the semiconductor circuit which concerns on embodiment, (A) shows A-A 'cross section structure, (B) shows B-B' cross section structure. 実施形態に係る半導体回路を製造する際の第５の工程の一例を示す説明図であり、（Ａ）はＡ−Ａ’断面構造を示し、（Ｂ）はＢ−Ｂ’断面構造を示す。It is explanatory drawing which shows an example of the 5th process at the time of manufacturing the semiconductor circuit which concerns on embodiment, (A) shows A-A 'cross section structure, (B) shows B-B' cross section structure. 実施形態に係る半導体回路を製造する際の第６の工程の一例を示す説明図であり、（Ａ）はＡ−Ａ’断面構造を示し、（Ｂ）はＢ−Ｂ’断面構造を示す。It is explanatory drawing which shows an example of the 6th process at the time of manufacturing the semiconductor circuit which concerns on embodiment, (A) shows A-A 'cross section structure, (B) shows B-B' cross section structure. 実施形態に係る半導体回路を製造する際の第７の工程の一例を示す説明図であり、（Ａ）はＡ−Ａ’断面構造を示し、（Ｂ）はＢ−Ｂ’断面構造を示す。It is explanatory drawing which shows an example of the 7th process at the time of manufacturing the semiconductor circuit which concerns on embodiment, (A) shows A-A 'cross section structure, (B) shows B-B' cross section structure. 実施形態に係る半導体回路を製造する際の第８の工程の一例を示す説明図であり、（Ａ）はＡ−Ａ’断面構造を示し、（Ｂ）はＢ−Ｂ’断面構造を示す。It is explanatory drawing which shows an example of the 8th process at the time of manufacturing the semiconductor circuit which concerns on embodiment, (A) shows A-A 'cross section structure, (B) shows B-B' cross section structure. 実施形態に係る半導体回路を製造する際の第９の工程の一例を示す説明図であり、（Ａ）はＡ−Ａ’断面構造を示し、（Ｂ）はＢ−Ｂ’断面構造を示す。It is explanatory drawing which shows an example of the 9th process at the time of manufacturing the semiconductor circuit which concerns on embodiment, (A) shows A-A 'cross section structure, (B) shows B-B' cross section structure. 半導体回路におけるリーク電流の測定結果の一例を示す。An example of the measurement result of the leak current in a semiconductor circuit is shown.

以下、本開示の実施形態について、図面を参照しながら詳細に説明する。なお、本開示は、以下に示す実施形態に限定されるものではない。これらの実施の例は例示に過ぎず、本開示は当業者の知識に基づいて種々の変更、改良を施した形態で実施することができる。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。 Hereinafter, embodiments of the present disclosure will be described in detail with reference to the drawings. Note that the present disclosure is not limited to the embodiments described below. These implementation examples are merely illustrative, and the present disclosure can be implemented in various modifications and improvements based on the knowledge of those skilled in the art. In the present specification and drawings, components having the same reference numerals denote the same components.

発明者らの検討によると、図２又は図３に示した半導体回路では、誘電体膜２０９の界面、特に誘電体膜２０９とＩｎＰ、ＩｎＧａＡｓＰ、ＩｎＧａＡｓなどの半導体層との界面で、信号電極と接地電極との間にリークパスが生じていることが分かった。そこで、本開示は、信号電極と接地電極との間に位置する誘電体膜２０９の一部を除去して欠損部を形成し、リークパスを電気的に絶縁するようにした。このような構造により、信号電極と接地電極との間で発生するリーク電流を低減させることができ、もって低消費電力な半導体回路を実現することができるようになる。 According to the study of the inventors, in the semiconductor circuit shown in FIG. 2 or 3, the signal electrode and the interface between the dielectric film 209 and the semiconductor layer such as InP, InGaAsP, InGaAs, etc. It was found that there was a leak path with the ground electrode. Therefore, in the present disclosure, a part of the dielectric film 209 located between the signal electrode and the ground electrode is removed to form a defective portion, thereby electrically insulating the leak path. With such a structure, it is possible to reduce the leak current generated between the signal electrode and the ground electrode, thereby realizing a low power consumption semiconductor circuit.

（半導体回路の構成）
本実施形態では、図１に記載したような強度光変調器を例として説明していくが、本開示の適用はこの態様に限定されるものではない。例えば、マッハツェンダ干渉計の各アームにさらにマッハツェンダ干渉計を設けた、ＱＰＳＫ光変調器やＱＡＭ光変調器に対しても適用可能であることは、言うまでもない。 (Structure of semiconductor circuit)
In the present embodiment, an intensity light modulator as described in FIG. 1 will be described as an example, but the application of the present disclosure is not limited to this aspect. For example, it is needless to say that the present invention is also applicable to a QPSK optical modulator or QAM optical modulator in which a Mach-Zehnder interferometer is further provided to each arm of the Mach-Zehnder interferometer.

図４及び図５は、本実施形態に係る半導体回路の構造を説明するための図である。図４は、図１に示した半導体回路のＡ−Ａ’断面構造、すなわちアーム導波路近傍の断面構造を示している。同様に、図５は、図１に示した半導体回路のＢ−Ｂ’断面構造、すなわち電極パッド近傍の断面構造を示している。図４及び図５に示すように、誘電体膜２０９Ａ及び２０９Ｂの少なくとも一部が除去された欠損部を備える。 4 and 5 are views for explaining the structure of the semiconductor circuit according to the present embodiment. FIG. 4 shows an A-A ′ cross-sectional structure of the semiconductor circuit shown in FIG. 1, that is, a cross-sectional structure in the vicinity of the arm waveguide. Similarly, FIG. 5 shows a B-B 'cross-sectional structure of the semiconductor circuit shown in FIG. 1, that is, a cross-sectional structure near the electrode pad. As shown in FIGS. 4 and 5, the dielectric film 209A and 209B are provided with a defect portion in which at least a portion is removed.

本実施形態に係る半導体回路の断面構造を説明するにあたり、図２及び図３を用いて説明した従来の半導体回路と同じ構成ないし構造については説明を省略し、両者の相違点を中心に説明する。 In describing the cross-sectional structure of the semiconductor circuit according to the present embodiment, the description of the same configuration or structure as the conventional semiconductor circuit described with reference to FIGS. 2 and 3 is omitted, and differences between the two are mainly described. .

本実施形態に係る半導体回路のうちアーム導波路近傍の断面構造は、図４に示したように、ｎ−ＩｎＰコンタクト層２０２を設けた半絶縁性ＩｎＰ基板２０１上に、ｎ−ＩｎＰ下部クラッド層２０３、ｉ型コア層２０４、ｐ−ＩｎＰ上部クラッド層２０６、ｐ−ＩｎＰ、ｐ−ＩｎＧａＡｓＰ、ｐ−ＩｎＧａＡｓのいずれかからなるコンタクト層２０７、有機膜２０８Ａ及び２０８Ｂ、誘電体膜２０９Ａ及び２０９Ｂ、信号電極２１１、および接地電極２１２Ａ及び２１２Ｂが設けられている。 Of the semiconductor circuit according to the present embodiment, as shown in FIG. 4, the cross-sectional structure in the vicinity of the arm waveguide is an n-InP lower cladding layer on a semi-insulating InP substrate 201 provided with an n-InP contact layer 202. 203, i-type core layer 204, p-InP upper cladding layer 206, contact layer 207 made of p-InP, p-InGaAsP, or p-InGaAs, organic films 208A and 208B, dielectric films 209A and 209B, signals An electrode 211 and ground electrodes 212A and 212B are provided.

本実施形態に係る半導体回路は、図４に示すように、ｉ型コア層２０４とｐ−ＩｎＰ上部クラッド層２０６との間に、インピーダンス調整のためのｉ−ＩｎＰ層２０５を備えることが好ましい。これにより、半導体回路の高速動作が可能になる。 The semiconductor circuit according to the present embodiment preferably includes an i-InP layer 205 for impedance adjustment between the i-type core layer 204 and the p-InP upper cladding layer 206, as shown in FIG. This enables high-speed operation of the semiconductor circuit.

下部クラッド層２０３、ｉ型コア層２０４、ｉ−ＩｎＰ層２０５、上部クラッド層２０６、およびコンタクト層２０７は、リッジ型光導波路（アーム導波路２１０）を構成している。アーム導波路２１０の最上層であるコンタクト層２０７の上には、信号電極２１１が設けられている。 The lower cladding layer 203, the i-type core layer 204, the i-InP layer 205, the upper cladding layer 206, and the contact layer 207 constitute a ridge type optical waveguide (arm waveguide 210). A signal electrode 211 is provided on the contact layer 207 which is the uppermost layer of the arm waveguide 210.

半絶縁性ＩｎＰ基板２０１は半導体基板として機能し、ｎ−ＩｎＰコンタクト層２０２は下部ｎ型半導体コンタクト層として機能し、下部クラッド層２０３は下部ｎ型半導体クラッド層として機能し、ｉ型コア層２０４はｉ型半導体コア層として機能し、ｉ−ＩｎＰ層２０５は上部ｉ型半導体クラッド層として機能し、上部クラッド層２０６は上部ｐ型半導体クラッド層として機能し、コンタクト層２０７は上部ｐ型半導体コンタクト層として機能し、信号電極２１１は第一電極として機能し、接地電極２１２は第二電極として機能する。 The semi-insulating InP substrate 201 functions as a semiconductor substrate, the n-InP contact layer 202 functions as a lower n-type semiconductor contact layer, the lower cladding layer 203 functions as a lower n-type semiconductor cladding layer, and the i-type core layer 204 Functions as an i-type semiconductor core layer, the i-InP layer 205 functions as an upper i-type semiconductor cladding layer, the upper cladding layer 206 functions as an upper p-type semiconductor cladding layer, and the contact layer 207 is an upper p-type semiconductor contact It functions as a layer, the signal electrode 211 functions as a first electrode, and the ground electrode 212 functions as a second electrode.

アーム導波路２１０を構成する各層は、インピーダンス調整や導波路における光の閉じ込め効果の調整を行うなどのために、任意の幅を有する。有機膜２０８Ａ及び２０８Ｂは、各層が任意の幅に調整されたアーム導波路２１０を支える機能を有する。有機膜２０８Ａ及び２０８Ｂは、層間絶縁膜として機能し、ポリイミドやベンゾシクロブテン（ＢＣＢ）などの任意の絶縁体を用いることができる。誘電体膜２０９Ａ及び２０９Ｂは、層間絶縁膜として機能し、ＳｉＯ２、ＳｉＮ又あるいはＳｉＯＮなどの任意の誘電体を用いることができる。 Each layer constituting the arm waveguide 210 has an arbitrary width for impedance adjustment and adjustment of the light confinement effect in the waveguide. The organic films 208A and 208B have a function of supporting the arm waveguide 210 in which each layer is adjusted to an arbitrary width. The organic films 208A and 208B function as interlayer insulating films, and any insulator such as polyimide or benzocyclobutene (BCB) can be used. The dielectric films 209A and 209B function as interlayer insulating films, and any dielectric such as SiO2, SiN or SiON can be used.

本実施形態に係る半導体回路は、下部ｎ型半導体クラッド層２０３と上部ｐ型半導体クラッド層２０６とが電気的に接続されないように、誘電体膜２０９Ａ及び２０９Ｂの少なくとも一部が除去された欠損部を備える。欠損部は、下部ｎ型半導体クラッド層２０３と上部ｐ型半導体クラッド層２０６とを離間する。 The semiconductor circuit according to the present embodiment is a defective portion in which at least a part of the dielectric films 209A and 209B is removed so that the lower n-type semiconductor cladding layer 203 and the upper p-type semiconductor cladding layer 206 are not electrically connected. Equipped with The defective portion separates the lower n-type semiconductor cladding layer 203 and the upper p-type semiconductor cladding layer 206.

例えば、図４に示すように、アーム導波路２１０の側面に形成された誘電体膜２０９Ａ及び２０９Ｂのうち、下部クラッド層２０３とｉ型コア層２０４との界面近傍の誘電体膜のみが除去され、欠損部２２９Ａ及び２２９Ｂが形成されている。欠損部２２９Ａ及び２２９Ｂは、ｉ型コア層２０４又はｉ−ＩｎＰ層２０５の一部に接した位置に設けられていればよい。例えば、下部ｎ型半導体クラッド層２０３とｉ型コア層２０４との間であってもよいし、ｉ−ＩｎＰ層２０５と上部ｐ型半導体クラッド層２０６との間であってもよい。 For example, as shown in FIG. 4, of the dielectric films 209A and 209B formed on the side surfaces of the arm waveguide 210, only the dielectric film in the vicinity of the interface between the lower cladding layer 203 and the i-type core layer 204 is removed. , And missing portions 229A and 229B are formed. The defective portions 229A and 229B may be provided at positions in contact with part of the i-type core layer 204 or the i-InP layer 205. For example, it may be between the lower n-type semiconductor cladding layer 203 and the i-type core layer 204, or between the i-InP layer 205 and the upper p-type semiconductor cladding layer 206.

また、誘電体膜２０９Ａを除去する部分と誘電体膜２０９Ｂを除去する部分とは、ｎ−ＩｎＰコンタクト層２０２からの高さが等しいことが好ましい。これにより、本実施形態に係る半導体回路の製造が容易になる。 Preferably, the portion from which the dielectric film 209A is removed and the portion from which the dielectric film 209B is removed have the same height from the n-InP contact layer 202. This facilitates the manufacture of the semiconductor circuit according to the present embodiment.

本実施形態に係る半導体回路のうち電極パッド近傍の断面構造は、図５に示したように、半絶縁性ＩｎＰ基板２０１上に、ｎ−ＩｎＰコンタクト層２０２−１，２０２−２Ａ，２０２−２Ｂ、有機膜２０８Ａ及び２０８Ｂ、誘電体膜２０９Ａ及び２０９Ｂ、信号電極パッド２２１、および接地電極パッド２２２Ａ及び２２２Ｂが設けられている。信号電極パッド２２１と接地電極パッド２２２Ａ及び２２２Ｂの間は、絶縁性を保つため、コンタクト層２０２を貫通する溝部が設けられており、誘電体膜２０９Ａ及び２０９Ｂはこの溝部の底面に設けられている。 Of the semiconductor circuit according to the present embodiment, as shown in FIG. 5, the cross-sectional structure in the vicinity of the electrode pad is n-InP contact layers 202-1, 202-2A, 202-2B on the semi-insulating InP substrate 201. The organic films 208A and 208B, the dielectric films 209A and 209B, the signal electrode pad 221, and the ground electrode pads 222A and 222B are provided. A groove penetrating the contact layer 202 is provided between the signal electrode pad 221 and the ground electrode pads 222A and 222B in order to maintain insulation, and dielectric films 209A and 209B are provided on the bottom of the groove. .

半絶縁性ＩｎＰ基板２０１は半導体基板として機能し、コンタクト層２０２−１は第一半導体コンタクト層として機能し、コンタクト層２０２−２Ａ、２０２−２Ｂは第二半導体コンタクト層として機能し、信号電極パッド２２１は第一電極として機能し、接地電極パッド２２２Ａ及び２２２Ｂは第二電極として機能する。 The semi-insulating InP substrate 201 functions as a semiconductor substrate, the contact layer 202-1 functions as a first semiconductor contact layer, and the contact layers 202-2A and 202-2B function as a second semiconductor contact layer, and the signal electrode pad Reference numeral 221 functions as a first electrode, and ground electrode pads 222A and 222B function as a second electrode.

誘電体膜２０９Ａ及び２０９Ｂは、ｎ−ＩｎＰコンタクト層２０２−１とｎ−ＩｎＰコンタクト層２０２−２Ａ及び２０２−２Ｂとが電気的に接続されないように、誘電体膜２０９Ａ及び２０９Ｂの少なくとも一部が除去された欠損部を備える。欠損部は、ｎ−ＩｎＰコンタクト層２０２−１とｎ−ＩｎＰコンタクト層２０２−２Ａ及び２０２−２Ｂとを離間する。欠損部の配置は種々の態様が可能である。 The dielectric films 209A and 209B have at least a part of the dielectric films 209A and 209B such that the n-InP contact layer 202-1 and the n-InP contact layers 202-2A and 202-2B are not electrically connected. It has the removed defect. The defect portion separates the n-InP contact layer 202-1 from the n-InP contact layers 202-2A and 202-2B. The arrangement of the defect can be in various forms.

例えば、誘電体膜２０９Ａ及び２０９Ｂは、図５及び図６（Ｃ）に示されたように、ｎ−ＩｎＰコンタクト層２０２−１、ｎ−ＩｎＰコンタクト層２０２−２Ａ及び２０２−２Ｂに接する各領域に欠損部２２９Ａ１，２２９Ａ２，２２９Ｂ１，２２９Ｂ２が配置されている。また、図６（Ａ）及び図６（Ｂ）に示されたように、ｎ−ＩｎＰコンタクト層２０２−１またはｎ−ＩｎＰコンタクト層２０２−２に接する領域に、欠損部２２９が配置されていてもよい。また、図６（Ｄ）に示されたように、誘電体膜２０９Ａ１と誘電体膜２０９Ａ２とを溝部で離間させることで欠損部を形成してもよい。 For example, as shown in FIGS. 5 and 6C, the dielectric films 209A and 209B contact the n-InP contact layer 202-1 and the n-InP contact layers 202-2A and 202-2B, respectively. The missing parts 229A1, 229A2, 229B1 and 229B2 are arranged in the Further, as shown in FIGS. 6A and 6B, the defect portion 229 is disposed in a region in contact with the n-InP contact layer 202-1 or the n-InP contact layer 202-2. It is also good. Further, as shown in FIG. 6D, the defect portion may be formed by separating the dielectric film 209A1 and the dielectric film 209A2 at the groove portion.

誘電体膜２０９Ａ及び２０９Ｂは、リーク電流を遮断するために、その一部が除去された欠損部を備える。そのため、誘電体膜２０９Ａ及び２０９Ｂは、信号電極２１１と導通した領域と、接地電極２１２Ａ及び２１２Ｂと導通した領域との間の一部が除去されていれば、リークパスが遮断され、リーク電流を抑制することができる。信号電極２１１と信号電極パッド２２１は導通しており、接地電極２１２Ａ及び２１２Ｂと接地電極パッド２２２Ａ及び２２２Ｂは導通しているため、信号電極パッド２２１と導通した領域と、接地電極パッド２２２Ａ及び２２２Ｂと導通した領域の間の一部が除去されていればよい、と言い換えることもできる。 The dielectric films 209A and 209B have a defect portion of which a portion is removed in order to interrupt the leak current. Therefore, if dielectric films 209A and 209B are partially removed between the region electrically connected to signal electrode 211 and the region electrically connected to ground electrodes 212A and 212B, the leak path is interrupted to suppress the leakage current. can do. Since the signal electrode 211 and the signal electrode pad 221 are electrically connected, and the ground electrodes 212A and 212B and the ground electrode pads 222A and 222B are electrically connected, a region electrically connected to the signal electrode pad 221 and the ground electrode pads 222A and 222B It can be reworded that it is only necessary to remove a part between the conductive regions.

（半導体回路の製造方法）
図７〜図１５は、本実施形態に係る半導体回路の製造方法の一例を説明する図である。説明の簡略化のため、アーム導波路近傍の製造方法（図中の左側の図面）と電極パッド近傍の製造方法（図中の右側の図面）を、同一の図面を用いて記載する。 (Method of manufacturing semiconductor circuit)
7 to 15 are views for explaining an example of a method of manufacturing a semiconductor circuit according to the present embodiment. In order to simplify the description, the manufacturing method in the vicinity of the arm waveguide (left drawing in the drawing) and the manufacturing method in the vicinity of the electrode pad (right drawing in the drawing) will be described using the same drawing.

まず、半絶縁性ＩｎＰ基板２０１上に、ｎ−ＩｎＰコンタクト層２０２、ｎ−ＩｎＰ下部クラッド層２０３、ｉ型コア層２０４、ｉ−ＩｎＰ層２０５、ｐ−ＩｎＰ上部クラッド層２０６、およびｐ−ＩｎＰ、ｐ−ＩｎＧａＡｓＰ、ｐ−ＩｎＧａＡｓのいずれかからなるコンタクト層２０７を、エピタキシャル成長技術により形成する。次に、コンタクト層２０７の上面に形成したシリコン酸化膜をマスクとして２０３〜２０７の各層をエッチングにより除去し、図７に示すように、リッジ型光導波路であるアーム導波路２１０を形成する。 First, on the semi-insulating InP substrate 201, the n-InP contact layer 202, the n-InP lower cladding layer 203, the i-type core layer 204, the i-InP layer 205, the p-InP upper cladding layer 206, and the p-InP A contact layer 207 made of either p-InGaAsP or p-InGaAs is formed by an epitaxial growth technique. Next, using the silicon oxide film formed on the upper surface of the contact layer 207 as a mask, the layers 203 to 207 are removed by etching to form an arm waveguide 210, which is a ridge type optical waveguide, as shown in FIG.

信号電極パッド２２１と接地電極パッド２２２Ａ及び２２２Ｂとを絶縁するため、図８に示すように、コンタクト層２０２を貫通して半絶縁性ＩｎＰ基板２０１の一部を除去し、溝部２３１を形成する。例えば、コンタクト層２０２およびアーム導波路２１０上に塗布したフォトレジストをフォトリソグラフィにより所望の構造にパターニングして、コンタクト層２０２と半絶縁性ＩｎＰ基板２０１の一部をエッチングする。 In order to insulate the signal electrode pad 221 and the ground electrode pads 222A and 222B, as shown in FIG. 8, a part of the semi-insulating InP substrate 201 is removed through the contact layer 202 to form a groove 231. For example, the photoresist applied on the contact layer 202 and the arm waveguide 210 is patterned into a desired structure by photolithography, and the contact layer 202 and a part of the semi-insulating InP substrate 201 are etched.

プラズマＣＶＤ法により、基板上面に誘電体膜２０９−１を形成する。誘電体膜２０９−１の上面にフォトレジスト２３２を塗布し、フォトリソグラフィによりフォトレジストをパターニングする。フォトレジストは、図９に示すように、後にアーム導波路２１０近傍の接地電極２１２を形成する領域、後に信号電極パッド２２１および接地電極パッド２２２Ａ及び２２２Ｂとなる領域、および信号電極パッド２２１と接地電極パッド２２２Ａ及び２２２Ｂの間の溝部２３１の一部領域を除去するようにして、パターニングされる。フォトレジスト２３２をマスクとしてＲＩＥ法により誘電体膜２０９−１を除去する。図１０に示すように、誘電体膜２０９−１は、後に接地電極２１２を形成する領域、信号電極パッド２２１および接地電極パッド２２２Ａ及び２２２Ｂとなる領域、および信号電極パッド２２１と接地電極パッド２２２Ａ及び２２２Ｂの間の溝部２３１の一部領域が欠損部として除去される。特に、溝部に形成された誘電体膜２０９の一部を欠損部２２９として除去しておくことが、リーク電流の低減に有効となる。 A dielectric film 209-1 is formed on the upper surface of the substrate by plasma CVD. A photoresist 232 is applied on the top surface of the dielectric film 209-1, and the photoresist is patterned by photolithography. As shown in FIG. 9, the photoresist is a region to form a ground electrode 212 in the vicinity of the arm waveguide 210 later, a region to be a signal electrode pad 221 and a ground electrode pad 222A and 222B, and a signal electrode pad 221 and a ground electrode. It is patterned so as to remove a partial region of the groove 231 between the pads 222A and 222B. The dielectric film 209-1 is removed by the RIE method using the photoresist 232 as a mask. As shown in FIG. 10, the dielectric film 209-1 has a region for forming the ground electrode 212, a region for forming the signal electrode pad 221 and the ground electrode pads 222A and 222B, and the signal electrode pad 221 and the ground electrode pad 222A and A partial region of the groove 231 between 222B is removed as a defect. In particular, removing a part of the dielectric film 209 formed in the groove as the defect 229 is effective in reducing the leak current.

次いで、図１１〜図１３を用いて、アーム導波路２１０の側面に形成された誘電体膜２０９−１の一部を除去しながら、有機膜２０８を堆積させる方法を説明する。図１１に示すように、有機膜２０８−１を、下部クラッド層２０３とｉ型コア層２０４の境界面より下の位置まで堆積する。誘電体膜２０８−１は、例えばスピンコートにより適切な膜厚になるよう形成する。アーム導波路２１０の側面に形成されていた誘電体膜２０９−１は、例えばフッ化水素などをエッチャントとしてウェットエッチングする。あるいは、ドライエッチングにより除去してもよい。 Next, a method of depositing the organic film 208 while removing a part of the dielectric film 209-1 formed on the side surface of the arm waveguide 210 will be described with reference to FIGS. As shown in FIG. 11, the organic film 208-1 is deposited to a position below the interface between the lower cladding layer 203 and the i-type core layer 204. The dielectric film 208-1 is formed to have an appropriate film thickness by spin coating, for example. The dielectric film 209-1 formed on the side surface of the arm waveguide 210 is wet etched using, for example, hydrogen fluoride as an etchant. Alternatively, it may be removed by dry etching.

さらに、図１２に示すように、有機膜２０８−２を、下部クラッド層２０３とｉ型コア層２０４の境界面より上の位置まで堆積する。プラズマＣＶＤ法により、有機膜２０８−２の上面に誘電体膜２０９−２を形成する。有機膜２０８−２の上に突出したアーム導波路２１０を覆うように、フォトレジスト２３２をパターニングする。 Further, as shown in FIG. 12, the organic film 208-2 is deposited to a position above the interface between the lower cladding layer 203 and the i-type core layer 204. A dielectric film 209-2 is formed on the upper surface of the organic film 208-2 by plasma CVD. The photoresist 232 is patterned to cover the arm waveguide 210 protruding above the organic film 208-2.

そして、図１３に示すように、フォトレジスト２３２から露出した誘電体膜２０９−２をウェットエッチングあるいはドライエッチングで除去する。その後、アーム導波路２１０を覆うように、有機膜２０８−３を堆積する。アーム導波路におけるコンタクト層２０７の上面の誘電体膜２０９−２は、フォトリソグラフィによるレジストマスクを用いて、ドライエッチングにより除去する。このような製造方法を用いることにより、アーム導波路２１０の側面であって、下部クラッド層２０３とｉ型コア層２０４との界面近傍の誘電体膜２０９−１のみを欠損部２２９として除去することができ、もってリーク電流の低減が可能になる。 Then, as shown in FIG. 13, the dielectric film 209-2 exposed from the photoresist 232 is removed by wet etching or dry etching. Thereafter, an organic film 208-3 is deposited to cover the arm waveguide 210. The dielectric film 209-2 on the upper surface of the contact layer 207 in the arm waveguide is removed by dry etching using a resist mask by photolithography. By using such a manufacturing method, only the dielectric film 209-1 in the vicinity of the interface between the lower cladding layer 203 and the i-type core layer 204, which is the side surface of the arm waveguide 210, is removed as the defective portion 229. It is possible to reduce the leakage current.

堆積した有機膜２０８（２０８−１〜２０８−３）の一部は、フォトリソグラフィによるレジストマスクを用いて、ＲＩＥ法により除去する。有機膜２０８は、図１４に示すように、アーム導波路２１０と接地電極２１２の間の領域、および溝部２３１の領域を残して除去すればよい。最後に、チタン／金などの下地層を蒸着した後、電解メッキにより金を堆積させ、図１５に示すように、信号電極２１１、接地電極２１２、信号電極パッド２２１、および接地電極パッド２２２Ａ及び２２２Ｂを形成する。 A part of the deposited organic film 208 (208-1 to 208-3) is removed by the RIE method using a resist mask by photolithography. The organic film 208 may be removed leaving the area between the arm waveguide 210 and the ground electrode 212 and the area of the groove 231 as shown in FIG. Finally, after depositing an underlayer such as titanium / gold, gold is deposited by electrolytic plating, and as shown in FIG. 15, the signal electrode 211, the ground electrode 212, the signal electrode pad 221, and the ground electrode pads 222A and 222B. Form

図７〜図１５を用いて説明した上記製造方法では、アーム導波路２１０の側面に設けられた誘電体膜２０９の一部が欠損部２２９として除去されるとともに、溝部２３１に設けられた誘電体膜２０９の一部が欠損部２２９として除去された、図４、図５及び図１５に記載したような断面を有する半導体回路を製造することができる。しかし、誘電体膜２０９は、アーム導波路２１０の側面及び溝部２３１の必ずしも両者を除去しなければならないわけではない。その用途や所望するリーク電流量に応じて、どちらか一方のみの誘電体膜２０９を除去するようにしてもよい。例えば、アーム導波路２１０の側面に設けられた誘電体膜２０９の一部を欠損部２２９として除去する必要がないのであれば、図１１および図１２の工程は省略し、図１３の工程で有機膜２０８を一度に堆積するようにすればよい。 In the manufacturing method described with reference to FIGS. 7 to 15, the dielectric film 209 provided on the side surface of the arm waveguide 210 is partially removed as the defect portion 229 and the dielectric provided in the groove portion 231. A semiconductor circuit having a cross section as described in FIGS. 4, 5 and 15 can be manufactured in which a part of the film 209 is removed as the defect 229. However, the dielectric film 209 does not necessarily have to remove both the side surface of the arm waveguide 210 and the groove portion 231. Only one of the dielectric films 209 may be removed depending on the application and the desired amount of leakage current. For example, if it is not necessary to remove a portion of the dielectric film 209 provided on the side surface of the arm waveguide 210 as the defect portion 229, the steps of FIG. 11 and FIG. The film 208 may be deposited at one time.

本実施形態に係る半導体回路において、信号電極パッド２２１および接地電極パッド２２２Ａ及び２２２Ｂの間に位置する溝部２３１に設けられた誘電体膜２０９のうち一部を除去して欠損部２２９とする場合、信号電極パッド２２１および接地電極パッド２２２Ａ及び２２２Ｂに接する領域（図５及び図６（Ｃ））、あるいは、信号電極パッド２２１または接地電極パッド２２２Ａ及び２２２Ｂに接する領域のいずれか（図６（Ａ）、図６（Ｂ）及び図１５（Ｂ））を除去することが望ましい。その場合、図９（Ｂ）に示したように、１つの溝部２３１には１つの大きなフォトレジストの島を形成することができる。すなわち、安定したフォトレジストのパターニングが可能になる。その結果、半導体回路の製造工程における歩留まり劣化を抑制することができる。 In the case of removing part of the dielectric film 209 provided in the groove part 231 located between the signal electrode pad 221 and the ground electrode pads 222A and 222B in the semiconductor circuit according to the present embodiment, thereby forming the defect part 229, Regions contacting the signal electrode pad 221 and the ground electrode pads 222A and 222B (FIGS. 5 and 6C) or regions contacting the signal electrode pad 221 or the ground electrode pads 222A and 222B (FIG. 6A) It is desirable to remove FIG. 6 (B) and FIG. 15 (B). In that case, as shown in FIG. 9B, one large photoresist island can be formed in one groove portion 231. That is, stable patterning of the photoresist becomes possible. As a result, it is possible to suppress yield deterioration in the manufacturing process of the semiconductor circuit.

アーム導波路２１０の側面に設けられた誘電体膜２０９、および溝部２３１に設けられた誘電体膜２０９は、それらに接する有機膜２０８の接着性を向上させるために設けられている。それゆえに、誘電体膜２０９のほぼ全体を除去することは望ましくない。誘電体膜２０９は、電気的な絶縁が可能な程度の幅のみを除去するようにすればよい。 The dielectric film 209 provided on the side surface of the arm waveguide 210 and the dielectric film 209 provided in the groove portion 231 are provided to improve the adhesion of the organic film 208 in contact with them. Therefore, it is not desirable to remove substantially the entire dielectric film 209. The dielectric film 209 may only be removed to such an extent that electrical insulation is possible.

（リーク電流低減効果の説明）
本開示の発明者らは、図３に示した比較例に係る半導体回路と図１５に示した実施形態に係る半導体回路を実際に製造し、リーク電流の低減効果を確認した。実際に製造した半導体回路は、いずれの半導体回路においても、膜厚０．４μｍのｎ−ＩｎＰコンタクト層２０２および膜厚０．４μｍのシリコン酸化膜（誘電体膜２０９）が形成された半絶縁性ＩｎＰ基板２０１を用いている。コンタクト層２０２の上には、金メッキにより信号電極パッド２２１と接地電極パッド２２２Ａ及び２２２Ｂが形成されている。信号電極パッド２２１と接地電極パッド２２２Ａ及び２２２Ｂに挟まれた領域であって溝部２３１の上の領域には、ベンゾシクロブテン（ＢＣＢ）を材料とする膜厚４．０μｍの有機膜２０８が形成されている。実施形態に係る半導体回路では、信号電極パッド２２１に接した位置にある誘電体膜２０９を１．５μｍの幅だけ除去して欠損部２２９を設け、誘電体膜２０９Ａ及び２０９Ｂと信号電極パッド２２１とを離間した。 (Description of leakage current reduction effect)
The inventors of the present disclosure actually manufactured the semiconductor circuit according to the comparative example shown in FIG. 3 and the semiconductor circuit according to the embodiment shown in FIG. 15, and confirmed the reduction effect of the leakage current. The semiconductor circuit actually manufactured is semi-insulating in which an n-InP contact layer 202 of 0.4 μm thickness and a silicon oxide film (dielectric film 209) of 0.4 μm thickness are formed in any semiconductor circuit. An InP substrate 201 is used. On the contact layer 202, the signal electrode pad 221 and the ground electrode pads 222A and 222B are formed by gold plating. In a region between the signal electrode pad 221 and the ground electrode pads 222A and 222B and above the groove portion 231, an organic film 208 with a film thickness of 4.0 μm made of benzocyclobutene (BCB) is formed. ing. In the semiconductor circuit according to the embodiment, the dielectric film 209 at the position in contact with the signal electrode pad 221 is removed by a width of 1.5 μm to form the defective portion 229, and the dielectric films 209 A and 209 B and the signal electrode pad 221 Separated.

図１６は、半導体回路の信号電極パッド２２１と接地電極パッド２２２Ａ及び２２２Ｂとの間に、接地電極２２に対して信号電極２１がマイナスになるように電位差を与えた場合の、リーク電流を測定した結果を示す図である。記号◆は比較例に係る半導体回路に対する測定結果であり、記号■は実施形態に係る半導体回路に対する測定結果である。なお、いずれの半導体回路においても、アーム導波路２１０の側面に設けられた誘電体膜２０９は除去していない。図１６からも明白なとおり、実施形態に係る半導体回路は、電極パッド間に電位差を与えてもリーク電流はほとんど発生しておらず、例えば電位差が−１５〜―２０Ｖの場合では、比較例に係る半導体回路に比べてリーク電流は１／１０以下に低減されている。 FIG. 16 shows the leak current measured when a potential difference is applied between the signal electrode pad 221 and the ground electrode pads 222A and 222B of the semiconductor circuit so that the signal electrode 21 is negative with respect to the ground electrode 22. It is a figure which shows a result. The symbol ◆ indicates the measurement result of the semiconductor circuit according to the comparative example, and the symbol ■ indicates the measurement result of the semiconductor circuit according to the embodiment. In any of the semiconductor circuits, the dielectric film 209 provided on the side surface of the arm waveguide 210 is not removed. As apparent from FIG. 16, in the semiconductor circuit according to the embodiment, almost no leak current occurs even when a potential difference is applied between the electrode pads. For example, in the case where the potential difference is −15 to −20 V, The leak current is reduced to 1/10 or less as compared with such a semiconductor circuit.

以上述べたように、実施形態に係る半導体回路は、誘電体膜２０９のうち、信号電極２１１と導通した領域と、接地電極２１２と導通した領域とを離間する欠損部を備える。そして、このような構成により、信号電極２１１と接地電極２１２との間のリークパスが遮断され、リーク電流を抑制することができるようになる。 As described above, the semiconductor circuit according to the embodiment includes the defect portion in the dielectric film 209, which separates a region conducted to the signal electrode 211 and a region conducted to the ground electrode 212. With such a configuration, the leak path between the signal electrode 211 and the ground electrode 212 is cut off, and the leak current can be suppressed.

１１：入力光導波路
１２：入力側の光カプラ
１３Ａ、１３Ｂ：アーム導波路
１４：出力側の光カプラ
１５：出力光導波路
２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ：信号電極
２２Ａ、２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ、２２Ｆ：接地電極
２０１：半絶縁性ＩｎＰ基板
２０２、２０２−１、２０２−２Ａ、２０２−２Ｂ：コンタクト層
２０３：下部クラッド層
２０４：ｉ型コア層
２０５：ｉ−ＩｎＰ層
２０６：上部クラッド層
２０７：コンタクト層
２０８、２０８Ａ、２０８Ｂ、２０８−１、２０８−２、２０８−３：有機膜
２０９、２０９Ａ、２０９Ｂ、２０９−１、２０９−２：誘電体膜
２１０：アーム導波路
２１１：信号電極
２１２Ａ、２１２Ｂ：接地電極
２２１：信号電極パッド
２２２Ａ、２２２Ｂ：接地電極パッド
２２９、２２９Ａ、２２９Ａ１、２２９Ａ２、２２９Ｂ、２２９Ｂ１、２２９Ｂ２：欠損部
２３１：溝部
２３２：フォトレジスト 11: input optical waveguide 12: input side optical coupler 13A, 13B: arm waveguide 14: output side optical coupler 15: output optical waveguides 21A, 21B, 21C, 21D: signal electrodes 22A, 22B, 22C, 22D, 22E 22F: ground electrode 201: semi-insulating InP substrate 202, 202-1, 202-2A, 202-2B: contact layer 203: lower cladding layer 204: i-type core layer 205: i-InP layer 206: upper cladding layer 207: contact layers 208, 208A, 208B, 208-1, 208-2, 208-3: organic films 209, 209A, 209B, 209-1, 209-2: dielectric films 210: arm waveguides 211: signal electrodes 212A, 212B: ground electrode 221: signal electrode pad 222A, 222B: ground electrode pad 229, 229A, 229 1,229A2,229B, 229B1,229B2: defect 231: groove 232: photoresist

Claims

A semiconductor substrate,
A first semiconductor contact layer and a second semiconductor contact layer provided on the semiconductor substrate and electrically isolated from each other by a groove;
A first electrode provided on the first semiconductor contact layer;
A second electrode provided on the second semiconductor contact layer;
An organic film provided on the groove between the first electrode and the second electrode;
A semiconductor circuit comprising
Further comprising a dielectric film provided on the field surface and the organic film and the groove,
The first electrode is electrically connected to a signal electrode provided in a ridge type optical waveguide formed on the first semiconductor contact layer,
The second electrode is electrically connected to a ground electrode provided in the ridge type optical waveguide,
The semiconductor circuit characterized in that the dielectric film has a defect portion electrically insulating the first semiconductor contact layer and the second semiconductor contact layer at a position in contact with the semiconductor substrate .

The groove portion is
A bottom portion where the semiconductor substrate is exposed;
A first side surface on which the first semiconductor contact layer and the semiconductor substrate are exposed;
A second side surface on which the second semiconductor contact layer and the semiconductor substrate are exposed;
Equipped with
The semiconductor circuit according to claim 1 , wherein the defect is provided in the entire first side, the entire second side, or a part of the bottom .

A semiconductor substrate,
A lower n-type semiconductor contact layer provided on the semiconductor substrate;
Wherein the lower n-type semiconductor contact layer are laminated in this order, the lower n-type semiconductor cladding layer, i-type semiconductor core layer, the upper i-type semiconductor cladding layer, upper p-type semiconductor cladding layer, upper p-type semiconductor contact layer and the first A ridge type optical waveguide having an electrode;
A second electrode provided on the lower n-type semiconductor contact layer separately from the ridge optical waveguide;
An organic film provided between the ridge-type optical waveguide and the second electrode;
A semiconductor circuit comprising
Further comprising a dielectric film provided on the field surface between the ridge-type optical waveguide and the organic layer,
The dielectric film electrically insulates the lower n-type semiconductor cladding layer and the upper p-type semiconductor cladding layer at a position in contact with the i-type semiconductor core layer or the upper i-type semiconductor cladding layer A semiconductor circuit comprising: