JP6540889B2 - Reconfigurable circuit - Google Patents

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Description

本発明は、不揮発性抵抗スイッチを使用した再構成可能回路に関する。   The present invention relates to reconfigurable circuits using non-volatile resistive switches.

半導体集積回路(IC)は、半導体基板上に組み立てられたトランジスタと、トランジスタを接続するのに使用される上層配線とによって構築される。トランジスタと配線とのパターンは、IC設計段階に決定される。トランジスタ間の相互接続は、製作後は変更することができない。   A semiconductor integrated circuit (IC) is constructed by a transistor assembled on a semiconductor substrate and an upper wiring used to connect the transistors. The pattern of the transistor and the wiring is determined in the IC design stage. The interconnections between the transistors can not be changed after fabrication.

FPGA(フィールドプログラマブルゲートアレイ)などの再構成可能回路では、論理演算および相互接続情報を含む構成データはメモリに記憶され、したがって、最終使用者の要件に応じて製作後にメモリを構成することによって異なる論理演算および相互接続を実現することができる。さらに、マルチコンテキスト構成メモリを有するマルチコンテキストFPGAにより、ほとんどのアプリケーションがハードウェア資源を再使用することによって従来のFPGAよりも大きな論理密度を達成することが可能になり、その場合、記憶された構成データの複数の組は、時間多重化方式で迅速に切り替えることができる。   In reconfigurable circuits such as FPGAs (field programmable gate arrays), configuration data, including logic operations and interconnection information, are stored in memory, and thus differ by configuring the memory after fabrication according to the requirements of the end user Logical operations and interconnections can be implemented. Furthermore, multi-context FPGAs with multi-context configuration memory allow most applications to achieve greater logic density than conventional FPGAs by reusing hardware resources, in which case stored configurations Multiple sets of data can be switched quickly in a time multiplexed manner.

図1は、特許文献1に記載のランタイム変更可能データ信号ルーティングを実現することができる時間多重化スイッチ素子を示す。4つの経路が、2つの配線W1とW2との間に並列接続される。各経路において、構成メモリ(M1〜M4)によって制御される第1のパストランジスタ(Tr1〜Tr4)が、時間制御信号(S1〜S4)によって制御される第2のパストランジスタ(Tr5〜Tr8)に直列接続される。第2のパストランジスタTr5〜Tr8が、配線W1を配線W2に接続するために4つの経路のうちの1つを選び、4種類の構成データを記憶した構成メモリM1〜M4が、異なる時間において第1のパストランジスタTr1〜Tr4をON/OFFする。   FIG. 1 shows a time multiplexed switch element capable of implementing the run-time changeable data signal routing described in US Pat. Four paths are connected in parallel between the two wires W1 and W2. In each path, the first pass transistors (Tr1 to Tr4) controlled by the configuration memory (M1 to M4) are connected to the second pass transistors (Tr5 to Tr8) controlled by the time control signals (S1 to S4). Connected in series. The second pass transistors Tr5 to Tr8 select one of the four paths for connecting the wiring W1 to the wiring W2, and the configuration memories M1 to M4 storing the four types of configuration data are different at different times. 1 pass transistors Tr1 to Tr4 are turned ON / OFF.

商用FPGAのほとんどにおいて、SRAM(スタティックランダムアクセスメモリ)が構成データを記憶するのに使用される。典型的には、各SRAMは、6つのトランジスタから構成され、最新の各FPGAチップは、10Mより大きいSRAMを有し、それにより、極めて大きな面積オーバヘッドおよび費用が生じる。   In most commercial FPGAs, SRAMs (Static Random Access Memory) are used to store configuration data. Typically, each SRAM is comprised of six transistors, and each modern FPGA chip has more than 10M SRAM, which results in very large area overhead and cost.

SRAMベースのFPGAの問題を克服するために、トランジスタ層状の配線間に統合された不揮発性抵抗スイッチ(NVRS: non-volatile resistive switch)が、小さな面積オーバヘッドのために提案されている。不揮発性もゼロ待機電力消費に寄与する。   In order to overcome the problems of SRAM based FPGAs, non-volatile resistive switches (NVRS) integrated between the transistor layer wiring have been proposed for small area overhead. Non-volatility also contributes to zero standby power consumption.

一例として、非特許文献1および特許文献2に示す再構成可能回路、および活性電極(Cu)と不活性電極(Ru)との間に挟まれた固体電解質から構成される不揮発性抵抗スイッチ(NVRS)が、高いOFF/ON抵抗比(>105)を有し、したがって、NVRSは、小さな面積オーバヘッドおよび高い論理密度を達成するためにCMOSスイッチに取って代わることができる。さらに、nMOSトランジスタよりも低いNVRSの容量により、低い電力消費および高い速度がもたらされる。NVRSのON/OFF状態は、電源が投入されていないときでもホールド状態であるので、電源がオンにされたとき直ちに構成データを読み込むことができる。非特許文献3では、NVRSが非常に小さな負荷容量を有することが説明されている。 As an example, a non-volatile resistive switch (NVRS) comprising a reconfigurable circuit shown in Non-Patent Document 1 and Patent Document 2, and a solid electrolyte sandwiched between an active electrode (Cu) and an inactive electrode (Ru). ) Have high OFF / ON resistance ratios (> 10 5 ), and therefore, NVRS can replace CMOS switches to achieve small area overhead and high logic density. Furthermore, the lower NVRS capacitance than nMOS transistors results in lower power consumption and higher speed. Since the ON / OFF state of the NVRS is in the hold state even when the power is not turned on, the configuration data can be read immediately when the power is turned on. Non-Patent Document 3 describes that the NVRS has a very small load capacity.

米国特許第7486111(B2)号明細書U.S. Patent No. 7486111 (B2) 米国特許第8084768(B2)号明細書U.S. Patent No. 8084768 (B2) 米国特許第8816312(B2)号明細書U.S. Patent No. 8816312 (B2)

N. Bannoら、「Reliable Solid-Electrolyte Crossbar Switch for Programmable Logic Device」、Symposium on VLSI Technology、115〜116頁、(2010)N. Banno et al., "Reliable Solid-Electrolyte Crossbar Switch for Programmable Logic Device", Symposium on VLSI Technology, pp. 115-116 (2010) Shunichi Kaeriyamaら、A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch、IEEE Journal of Solid-State Circuits、2005年1月、168〜176頁、vol. 40、No. 1.Shunichi Kaeriyama et al., A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch, IEEE Journal of Solid-State Circuits, January 2005, pp. 168-176, vol. 40, No. 1. Makoto Miyamuraら、Low-power programmable-logic cell arrays using nonvolatile complementary atom switch、ISQED 2014、330〜334頁Makoto Miyamura et al., Low-power programmable-logic cell arrays using non-complementary complementary atom switch, ISQED 2014, pp. 330-334

図2は、典型的な1トランジスタ1NVRS抵抗セル(1T1R NVRC)構造を示し、その場合、トランジスタは、非特許文献2に示すように、高い書込み信頼性のために、選択された1T1R NVSCにアクセスし、選択されなかった1T1R NVSCを絶縁するスイッチとして働く。   FIG. 2 shows a typical one transistor 1 NVRS resistive cell (1T1R NVRC) structure, where the transistor accesses the selected 1T1R NVSC for high write reliability as shown in [2] And act as a switch to isolate the unselected 1T1R NVSC.

図3は、従来のSRAMベースの時間多重化スイッチ素子における大きな面積、大きな静的電力消費および大きな待機時電力消費の問題を解決するために1T1R NVRCを使用した時間多重化スイッチ素子を示す。4つの経路が、2つの配線W1とW2との間に並列接続される。各経路は、NVRS(RS1〜RS4)と、共通の書込み制御信号Ctrlによって制御されるnMOSトランジスタ(Tr1-1〜Tr1-4)と、時間制御信号(S1〜S4)によって制御されるnMOSトランジスタ(Tr2-1〜Tr2-4)とを含む。   FIG. 3 shows a time multiplexed switch device using 1T1R NVRC to solve the problems of large area, large static power consumption and high standby power consumption in conventional SRAM based time multiplexed switch devices. Four paths are connected in parallel between the two wires W1 and W2. Each path includes an NVRS (RS1 to RS4), an nMOS transistor (Tr1-1 to Tr1-4) controlled by a common write control signal Ctrl, and an nMOS transistor controlled by a time control signal (S1 to S4). And Tr2-1 to Tr2-4).

しかし、データルーティングモードでは、1つのNVRSおよび2つのnMOSトランジスタが、各経路上で直列に接続される。この場合、サイズが大きいnMOSトランジスタがNVRSに書き込むのに使用され、これにより、大きな遅延が生じる。さらに、論理値「1」のデータ信号が経路を通して転送されたとき、大きく低下した電圧レベルにより、次に接続されたCMOS回路に大きな直流が生じる。   However, in data routing mode, one NVRS and two nMOS transistors are connected in series on each path. In this case, a large sized nMOS transistor is used to write to the NVRS, which causes a large delay. In addition, when a data signal of logic value "1" is transferred through the path, the greatly reduced voltage level causes a large DC current in the CMOS circuit connected next.

さらに、書込みモードでは、プログラム電圧PV1およびPV2が、それぞれ配線W1およびW2に供給される。NVRSをセットする(ONにする)ために、プログラム電圧PV1は、高い電圧に接続され、プログラム電圧PV2は、接地線GNDに接続される。接地線GNDは、電圧レベルの低下なしで2つのカスケード接続されたnMOSトランジスタを通してNVRSに供給することができる。したがって、NVRSは、正しくONにすることができる。しかし、NVRSをリセットする(OFFにする)ために、プログラム電圧PV1は、接地線GNDに接続され、プログラム電圧PV2は、高い電圧に接続される。2つのカスケード接続されたnMOSトランジスタは、プログラム電圧PV2の電圧レベルを大きく低下させ、それにより、NVRSにリセットの失敗が生じることがある。   Furthermore, in the write mode, program voltages PV1 and PV2 are supplied to the wires W1 and W2, respectively. To set (turn on) the NVRS, the program voltage PV1 is connected to a high voltage, and the program voltage PV2 is connected to the ground line GND. The ground line GND can be supplied to the NVRS through two cascaded nMOS transistors without a drop in voltage level. Thus, the NVRS can be correctly turned on. However, in order to reset (turn off) the NVRS, the program voltage PV1 is connected to the ground line GND, and the program voltage PV2 is connected to a high voltage. The two cascaded nMOS transistors greatly reduce the voltage level of the program voltage PV2, which may cause the NVRS to have a reset failure.

特許文献3では、典型的な1T2R NVRCが説明されている。図3に示す、典型的な1T1R NVRCベースの時間多重化スイッチ素子と同様に、この典型的な1T2R NVRCも上述のリセット信頼性の問題を有する。   In Patent Document 3, a typical 1T2R NVRC is described. Similar to the typical 1T1R NVRC-based time multiplexing switch element shown in FIG. 3, this typical 1T2R NVRC also has the above-mentioned reset reliability problems.

本発明の目的は、マルチコンテキストFPGAのための高速、低電力、高信頼性のNVRSベースの時間多重化スイッチ素子を提供することにある。   It is an object of the present invention to provide a high speed, low power, reliable NVRS based time multiplexed switch element for multi-context FPGAs.

前述の目的を達成するために、本発明のある例示的な実施形態の一態様は、
第1および第2の配線と、
異なる時間においてアクティブであり、第1の配線を第2の配線に結合するように構成された2つ以上の経路とを備え、
各経路が、
第1の端子が第1の配線に接続された第1の不揮発性抵抗スイッチと、
ドレイン端子が不揮発性抵抗スイッチの第2の端子に接続され、ソース端子が第2の配線に接続された第1のトランジスタと、
出力が第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
時間制御信号が、2入力AND回路の第1のデータ入力に供給され、書込み制御信号が、2入力AND回路の第2のデータ入力に供給される、再構成可能回路を提供する。 In order to achieve the above objective, one aspect of an exemplary embodiment of the present invention is:
First and second wires,
And two or more paths that are active at different times and configured to couple the first wire to the second wire,
Each route is
A first non-volatile resistive switch having a first terminal connected to the first wiring;
A first transistor having a drain terminal connected to the second terminal of the non-volatile resistive switch and a source terminal connected to the second wiring;
And a two-input AND circuit whose output is connected to the gate terminal of the first transistor,
A time control signal is provided to a first data input of the two-input AND circuit and a write control signal is provided to a second data input of the two-input AND circuit.

本発明のある例示的な実施形態の別の態様は、
第1および第2の配線と、
異なる時間においてアクティブであり、第1の配線を第2の配線に結合するように構成された2つ以上の経路とを備え、
各経路が、
第1の端子が第1の配線に接続された第1の不揮発性抵抗スイッチと、
ドレイン端子が第1の不揮発性抵抗スイッチの第2の端子に接続された第1のトランジスタと、
第1の端子が第1の不揮発性抵抗スイッチの第2の端子に接続された第2の不揮発性抵抗スイッチと、
ソース端子が第2の不揮発性抵抗スイッチの第2の端子に接続され、ドレイン端子が第2の配線に接続された第2のトランジスタと、
出力が第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
時間制御信号が、2入力AND回路の第1のデータ入力および第2のトランジスタのゲート端子の両方に供給され、書込み制御信号が2入力AND回路の第2のデータ入力に供給される、再構成可能回路を提供する。 Another aspect of certain exemplary embodiments of the present invention is
First and second wires,
And two or more paths that are active at different times and configured to couple the first wire to the second wire,
Each route is
A first non-volatile resistive switch having a first terminal connected to the first wiring;
A first transistor having a drain terminal connected to a second terminal of the first non-volatile resistive switch;
A second non-volatile resistive switch having a first terminal connected to the second terminal of the first non-volatile resistive switch;
A second transistor having a source terminal connected to the second terminal of the second non-volatile resistive switch and a drain terminal connected to the second wiring;
And a two-input AND circuit whose output is connected to the gate terminal of the first transistor,
A time control signal is provided to both the first data input of the 2-input AND circuit and the gate terminal of the second transistor, and a write control signal is provided to the second data input of the 2-input AND circuit Provide a feasible circuit.

本発明のある例示的な実施形態の他の態様は、
第1および第2の配線と、
異なる時間においてアクティブであり、第1の配線を第2の配線に結合するように構成された2つ以上の経路とを備え、
各経路が、
第1の端子が第1の配線に接続された第1の不揮発性抵抗スイッチと、
ドレイン端子が第1の不揮発性抵抗スイッチの第2の端子に接続された第1のトランジスタと、
ソース端子が第1の不揮発性抵抗スイッチの第2の端子に接続された第2のトランジスタと、
第1の端子が第2のトランジスタのドレイン端子に接続され、第2の端子が第2の配線に接続された第2の不揮発性抵抗スイッチと、
出力が第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
時間制御信号が、2入力AND回路の第1のデータ入力および第2のトランジスタのゲート端子の両方に供給され、書込み制御信号が、2入力AND回路の第2のデータ入力に供給される、再構成可能回路を提供する。 Another aspect of certain exemplary embodiments of the present invention is
First and second wires,
And two or more paths that are active at different times and configured to couple the first wire to the second wire,
Each route is
A first non-volatile resistive switch having a first terminal connected to the first wiring;
A first transistor having a drain terminal connected to a second terminal of the first non-volatile resistive switch;
A second transistor whose source terminal is connected to the second terminal of the first non-volatile resistive switch;
A second non-volatile resistive switch, wherein the first terminal is connected to the drain terminal of the second transistor and the second terminal is connected to the second wiring;
And a two-input AND circuit whose output is connected to the gate terminal of the first transistor,
A time control signal is provided to both the first data input of the 2-input AND circuit and the gate terminal of the second transistor, and a write control signal is provided to the second data input of the 2-input AND circuit. Provide a configurable circuit.

本発明によれば、マルチコンテキストFPGAのための高速、低電力、高信頼性のランタイム変更可能データ信号ルーティングを実現することができる。   According to the present invention, high speed, low power, reliable run-time changeable data signal routing for multi-context FPGAs can be realized.

以下の説明は、本発明の様々な特徴およびステップをより詳細に示す。本発明の理解を容易にするために、説明においては、本発明を好ましい実施形態で示す添付の図面を参照する。しかし、本発明は図面に示す好ましい実施形態に限定されないことを理解されたい。   The following description will present the various features and steps of the present invention in more detail. To facilitate an understanding of the present invention, reference will be made in the description to the accompanying drawings which illustrate the present invention in a preferred embodiment. However, it should be understood that the invention is not limited to the preferred embodiments shown in the drawings.

従来の時間多重化スイッチ素子を示す図である。FIG. 7 is a diagram showing a conventional time multiplexing switch element. 典型的な1T1R NVRCを示す図である。FIG. 1 shows an exemplary 1T1R NVRC. 典型的な1T1R NVRCを使用した時間多重化スイッチ素子を示す図である。FIG. 1 shows a time multiplexed switch element using a typical 1T1R NVRC. 本発明の第1の例示的な実施形態による、1T1R NVRCベースの時間多重化スイッチ素子を示す図である。FIG. 2 shows a 1T1R NVRC based time multiplexed switch element according to a first exemplary embodiment of the present invention. 1番目の種類の2入力AND回路を示す図である。It is a figure which shows the 1st kind of 2 input AND circuit. 2番目の種類の2入力AND回路を示す図である。FIG. 7 is a diagram illustrating a second type of two-input AND circuit. 以前の時間多重化スイッチ素子と、本発明の第1の例示的な実施形態による1T1R NVRCベースの時間多重化スイッチ素子との性能比較を示す図である。FIG. 5 shows a performance comparison of a previous time multiplexed switch element with a 1T1R NVRC based time multiplexed switch element according to a first exemplary embodiment of the present invention. 本発明の第2の例示的な実施形態による、1T1R NVRCベースの時間多重化スイッチ素子を使用したクロスバースイッチを示す図である。FIG. 7 shows a crossbar switch using a 1T1R NVRC based time multiplexed switch element according to a second exemplary embodiment of the present invention. 典型的な1T2R NVRCを示す図である。BRIEF DESCRIPTION OF THE DRAWINGS Figure 1 shows a typical 1T2R NVRC. 典型的な1T2R NVRCを使用した時間多重化スイッチ素子を示す図である。FIG. 1 shows a time multiplexed switch element using a typical 1T2R NVRC. 本発明の第3の例示的な実施形態による、1トランジスタ2NVRS抵抗セル(1T2R NVRC)ベースの時間多重化スイッチ素子を示す図である。FIG. 7 illustrates a one transistor 2 NVRS resistive cell (1T2R NVRC) based time multiplexed switch element according to a third exemplary embodiment of the present invention. 図10に示す1T2R NVRCベースの時間多重化スイッチ素子を使用したクロスバースイッチを示す図である。FIG. 11 shows a crossbar switch using the 1T2R NVRC based time multiplexed switch element shown in FIG. 本発明の第4の例示的な実施形態による、NVRS-トランジスタ-NVRSサンドイッチ構造に基づく1T2R NVRCベースの時間多重化スイッチ素子を示す図である。FIG. 7 shows a 1T2R NVRC based time multiplexed switch element based on an NVRS-transistor-NVRS sandwich structure according to a fourth exemplary embodiment of the present invention. 図12に示す1T2R NVRCベースの時間多重化スイッチ素子を使用したクロスバースイッチを示す図である。Fig. 13 shows a crossbar switch using the 1T2R NVRC based time multiplexed switch element shown in Fig. 12;

(第1の例示的な実施形態)
本発明の第1の例示的な実施形態を説明する。図4は、第1の例示的な実施形態により書込みおよび時間制御トランジスタが共有される、1T1R NVRCベースの時間多重化スイッチ素子を示す。4つの経路が、2つの配線W1とW2との間に並列接続される。経路の数は4つに限定されない。2つ以上の経路が、配線W1とW2との間に並列接続される。 First Exemplary Embodiment
A first exemplary embodiment of the present invention will be described. FIG. 4 shows a 1T1R NVRC based time multiplexed switch element in which write and time control transistors are shared according to the first exemplary embodiment. Four paths are connected in parallel between the two wires W1 and W2. The number of routes is not limited to four. Two or more paths are connected in parallel between the wires W1 and W2.

各経路は、NVRS(RS1〜RS4)と、パストランジスタ(T1〜T4)と、2入力AND回路(A1〜A4)とを含む。第1の経路上では、NVRS RS1の第1の端子が、配線W1に接続され、NVRS RS1の第2の端子が、nMOSトランジスタから構成されるパストランジスタT1のドレイン端子に接続される。パストランジスタT1のゲート端子は、2入力AND回路A1の出力に接続される。パストランジスタT1のソース端子は、配線W2に接続される。   Each path includes an NVRS (RS1 to RS4), a pass transistor (T1 to T4), and a 2-input AND circuit (A1 to A4). On the first path, the first terminal of the NVRS RS1 is connected to the wiring W1, and the second terminal of the NVRS RS1 is connected to the drain terminal of the pass transistor T1 formed of an nMOS transistor. The gate terminal of the pass transistor T1 is connected to the output of the 2-input AND circuit A1. The source terminal of the pass transistor T1 is connected to the wiring W2.

第2の経路上では、NVRS RS2の第1の端子が、配線W1に接続され、NVRS RS2の第2の端子が、nMOSトランジスタから構成されるパストランジスタT2のドレイン端子に接続される。パストランジスタT2のゲート端子は、2入力AND回路A2の出力に接続される。パストランジスタT2のソース端子は、配線W2に接続される。   On the second path, the first terminal of the NVRS RS2 is connected to the wiring W1, and the second terminal of the NVRS RS2 is connected to the drain terminal of the pass transistor T2 formed of an nMOS transistor. The gate terminal of the pass transistor T2 is connected to the output of the 2-input AND circuit A2. The source terminal of the pass transistor T2 is connected to the wiring W2.

第3の経路上では、NVRS RS3の第1の端子が、配線W1に接続され、NVRS RS3の第2の端子が、nMOSトランジスタから構成されるパストランジスタT3のドレイン端子に接続される。パストランジスタT3のゲート端子は、2入力AND回路A3の出力に接続される。パストランジスタT3のソース端子は、配線W2に接続される。   On the third path, the first terminal of the NVRS RS3 is connected to the wiring W1, and the second terminal of the NVRS RS3 is connected to the drain terminal of the pass transistor T3 formed of an nMOS transistor. The gate terminal of the pass transistor T3 is connected to the output of the 2-input AND circuit A3. The source terminal of the pass transistor T3 is connected to the wiring W2.

第4の経路上では、NVRS RS4の第1の端子が、配線W1に接続され、NVRS RS4の第2の端子が、nMOSトランジスタから構成されるパストランジスタT4のドレイン端子に接続される。パストランジスタT4のゲート端子は、2入力AND回路A4の出力に接続される。パストランジスタT4のソース端子は、配線W2に接続される。   On the fourth path, the first terminal of the NVRS RS4 is connected to the wiring W1, and the second terminal of the NVRS RS4 is connected to the drain terminal of the pass transistor T4 formed of an nMOS transistor. The gate terminal of the pass transistor T4 is connected to the output of the 2-input AND circuit A4. The source terminal of the pass transistor T4 is connected to the wiring W2.

共通の書込み制御信号Ctrlが、4つの2入力AND回路A1〜A4の第1のデータ入力に供給され、4つの時間制御信号S1〜S4が、4つの2入力AND回路A1〜A4の第2の入力に1対1の関係で供給される。各経路上では、NVRSが、1つのnMOSトランジスタだけに直列接続され、それにより、リセット動作の高信頼性がもたらされる。   A common write control signal Ctrl is supplied to the first data input of the four two-input AND circuits A1 to A4, and four time control signals S1 to S4 are provided at the second of the four two-input AND circuits A1 to A4. The inputs are supplied in a one-to-one relationship. On each path, the NVRS is connected in series to only one nMOS transistor, which provides the reliability of the reset operation.

書込みモードでは、プログラム電圧PV1およびPV2が、それぞれW1およびW2に供給される。第1の経路上のNVRS RS1が構成される場合、共通の書込み制御信号Ctrlおよび時間制御信号S1の両方がHIGHにセットされ、時間制御信号S2、S3およびS4がLOWにセットされる。第1の経路上のパストランジスタT1は、ONにされ、他の経路上の他のパストランジスタはOFFにされる。したがって、プログラム電圧PV1およびPV2は、構成のためにNVRS RS1の2つの端子に供給される。   In the write mode, program voltages PV1 and PV2 are supplied to W1 and W2, respectively. When the NVRS RS1 on the first path is configured, both the common write control signal Ctrl and the time control signal S1 are set HIGH and the time control signals S2, S3 and S4 are set LOW. The pass transistor T1 on the first path is turned ON, and the other pass transistors on the other paths are turned OFF. Thus, program voltages PV1 and PV2 are supplied to the two terminals of NVRS RS1 for configuration.

データルーティングモードでは、共通の書込み制御信号CtrlがHIGHにセットされ、時間制御信号S1〜S4のうちの1つが、4つの経路のうちの1つを有効にするために一度にHIGHにセットされる。例えば、第2の経路を有効にしたい場合、時間制御信号S2が、パストランジスタT2をONにするためにHIGHにセットされる。同時に、時間制御信号S1、S3およびS4が、パストランジスタT1、T3およびT4をOFFにするためにLOWにセットされる。したがって、第2の経路は、アクティブとなり、NVRS RS2は、配線W1とW2にとの間のデータ転送を制御することができる。   In data routing mode, the common write control signal Ctrl is set HIGH and one of the time control signals S1 to S4 is set HIGH at a time to enable one of the four paths. . For example, if it is desired to enable the second path, the time control signal S2 is set HIGH to turn on the pass transistor T2. At the same time, time control signals S1, S3 and S4 are set LOW to turn off pass transistors T1, T3 and T4. Thus, the second path is active and the NVRS RS2 can control data transfer between the wires W1 and W2.

図5は、2種類の2入力AND回路設計を示す。図5Aは、1番目の種類の2入力AND回路を示す。この2入力AND回路は、典型的なCMOS NANDゲートであるNANDゲート10と、典型的なCMOS NOTゲートであるNOTゲート11とを含む。NANDゲート10の出力は、NOTゲート11の入力に供給される。図4に示す、新規の1T1R NVRCベースの時間多重化スイッチ素子を構築するために、24(=4×6)のトランジスタを使用して、4つの2入力AND回路を実装することが必要であり、それにより、2入力AND回路内のトランジスタのサイズが各経路上のトランジスタ(T1〜T4)よりもずっと小さくても、大きな面積オーバヘッドが生じる。   FIG. 5 shows two types of two-input AND circuit designs. FIG. 5A shows a first type of two-input AND circuit. The two-input AND circuit includes a NAND gate 10 which is a typical CMOS NAND gate and a NOT gate 11 which is a typical CMOS NOT gate. The output of NAND gate 10 is provided to the input of NOT gate 11. In order to construct the new 1T1R NVRC-based time multiplexed switch element shown in FIG. 4, it is necessary to implement four 2-input AND circuits using 24 (= 4 × 6) transistors. , Thereby causing a large area overhead even if the size of the transistors in the two-input AND circuit is much smaller than the transistors (T1 to T4) on each path.

図5Bは、2番目の種類の2入力AND回路を示す。この2入力AND回路は、2入力マルチプレクサ(2MUX)12と、典型的なCMOS NOTゲートであるNOTゲート11とを含む。共通の書込み制御信号Ctrlが、時間制御信号S1または接地線(GND)を2MUX 12の出力として選択して、2入力AND機能を実装するために使用される。共通の書込み制御信号Ctrlの逆電圧を生成するのに使用されるNOTゲート11を、図4に示す他の2入力AND回路によって共有することができ、それにより、小さな面積オーバヘッドがもたらされる。2MUX 12では、時間制御信号S1がフルスイングの信号転送のために伝送ゲートに供給され、接地線GNDが、論理ゼロの電圧低下を何も有さないnMOSパストランジスタに供給される。したがって、図4に示す、新規の1T1R NVRCベースの時間多重化スイッチ素子を構築するためには、2番目の種類の2入力AND回路が使用されるので、14個のトランジスタしか必要とされない。   FIG. 5B shows a second type of two-input AND circuit. The two-input AND circuit includes a two-input multiplexer (2MUX) 12 and a NOT gate 11 which is a typical CMOS NOT gate. A common write control signal Ctrl is used to implement the two-input AND function, selecting the time control signal S1 or ground (GND) as the output of the 2 MUX 12. The NOT gate 11 used to generate the reverse voltage of the common write control signal Ctrl can be shared by the other two-input AND circuit shown in FIG. 4, which results in a small area overhead. In the 2MUX 12, the time control signal S1 is supplied to the transmission gate for full swing signal transfer, and the ground line GND is supplied to the nMOS pass transistor having no voltage drop of logic zero. Thus, only 14 transistors are needed to construct the new 1T1R NVRC-based time multiplexed switch device shown in FIG. 4 since a second type of 2-input AND circuit is used.

図6は、図4に示す、2番目の種類の2入力AND回路を使用した、提案された1T1R NVRCベースの時間多重化スイッチ素子と、図3に示す、典型的な1T1R NVRCを使用した以前の時間多重化スイッチ素子との性能比較を示す。65nm CMOSルールに基づくHSPICEシミュレーション(Synopsys, Inc.の「HSPICE」を使用する)が実施されている。以前の時間多重化スイッチ素子に比較して、提案された時間多重化スイッチ素子は、遅延、漏れ電流および動的電力消費の、それぞれ40%、50%および37%の低減を達成し、面積は14%増加しただけである。   FIG. 6 shows the proposed 1T1R NVRC-based time multiplexed switch element using the second type of 2-input AND circuit shown in FIG. 4 and the previous 1T1R NVRC shown in FIG. 3 using the typical 1T1R NVRC Figure 12 shows a performance comparison with the time multiplexed switch element of HSPICE simulation (using “HSPICE” from Synopsys, Inc.) based on the 65 nm CMOS rule has been implemented. Compared to previous time multiplexed switch elements, the proposed time multiplexed switch elements achieve 40%, 50% and 37% reductions in delay, leakage current and dynamic power consumption, respectively, and the area is It only increased by 14%.

書込みおよび時間選択トランジスタが共有される、提案された1T1R NVRCベースの時間多重化スイッチ素子において、NVRSは、各経路上の1つだけの大サイズnMOSトランジスタに直列に接続され、それにより、以前の時間多重化スイッチ素子に比較して小さな遅延および次に接続されたCMOS回路中を流れる小さな直流がもたらされる。標準サイズのトランジスタによって構築された2入力AND回路により、非常に小さな面積オーバヘッドがもたらされる。   In the proposed 1T1R NVRC-based time multiplexing switch element where the write and time select transistors are shared, the NVRS is connected in series with only one large size nMOS transistor on each path, thereby This results in a small delay compared to the time multiplexed switch element and a small direct current flowing in the subsequently connected CMOS circuit. A two-input AND circuit built with standard sized transistors results in a very small area overhead.

(第2の例示的な実施形態)
次に、本発明による第2の例示的な実施形態を説明する。本実施形態は、提案された1T1R NVRCベースの時間多重化スイッチ素子を使用した時間多重化クロスバースイッチを開示する。面積オーバヘッドを大幅に低減することができる。 Second Exemplary Embodiment
A second exemplary embodiment according to the invention will now be described. This embodiment discloses a time multiplexed crossbar switch using the proposed 1T1R NVRC based time multiplexed switch element. Area overhead can be significantly reduced.

図7は、2つの列配線と2つの行配線とを含む、提案された1T1R NVRSベースの時間多重化クロスバースイッチ(一例として、2×2クロスバースイッチと2つの時間状態とを使用する)を示す。各交差点において、2つの経路を有する、提案された1T1R NVRCベースの時間多重化スイッチ素子は、列配線を行配線に結合する。列および行配線は、データ転送およびNVRS書込み動作の両方に使用される。データは、列配線の下部端子に供給され、行配線の右側端子から出力される。   FIG. 7 shows a proposed 1T1R NVRS based time multiplexed crossbar switch (using 2 × 2 crossbar switches and 2 time states as an example), including 2 column wires and 2 row wires Indicates At each cross point, the proposed 1T1R NVRC-based time multiplexed switch element, having two paths, couples the column lines to the row lines. Column and row wires are used for both data transfer and NVRS write operations. Data is supplied to the lower terminal of the column wiring and output from the right terminal of the row wiring.

行書込み制御トランジスタTx0のソース端子は、行x0における行配線の左側端子に接続される。行書込み制御トランジスタTx0のドレイン端子は、ドレイン端子が行プログラム電圧信号線PVx0に接続された第1の書込み許可トランジスタTWEのソース端子に接続される。行書込み制御信号Ctrlx0は、行書込み制御トランジスタTx0のゲート端子に供給される。行書込み制御トランジスタTx0は、行書込み制御信号Ctrlx0により動作し、行x0における行配線の左側端子を第1の書込み許可トランジスタTWEのソース端子に結合する。 The source terminal of the row write control transistor Tx0 is connected to the left terminal of the row wiring in the row x0. The drain terminal of the row write control transistor T x0 has a drain terminal connected to the source terminal of the first write enable transistor T WE connected to line program voltage signal line PV x0. The row write control signal Ctrlx0 is supplied to the gate terminal of the row write control transistor Tx0 . The row write control transistor Tx0 operates in response to the row write control signal Ctrlx0 and couples the left terminal of the row wiring in the row x0 to the source terminal of the first write enable transistor TWE .

行書込み制御トランジスタTx1のソース端子は、行x1における行配線の左側端子に接続される。行書込み制御トランジスタTx1のドレイン端子は、ドレイン端子が行プログラム電圧信号線PVx1に接続された第2の書込み許可トランジスタTWEのソース端子に接続される。行書込み制御信号Ctrlx1は、行書込み制御トランジスタTx1のゲート端子に供給される。行書込み制御トランジスタTx1は、行書込み制御信号Ctrlx0により動作し、行x1における行配線の左側端子を第2の書込み許可トランジスタTWEのソース端子に結合する。 The source terminal of the row write control transistor T x1 is connected to the left terminal of the row wiring in the row x1. The drain terminal of the row write control transistor T x1 has a drain terminal connected to the source terminal of the second write enable transistor T WE connected to line program voltage signal line PV x1. The row write control signal Ctrl x1 is supplied to the gate terminal of the row write control transistor Tx1 . Row write control transistor T x1 is operated by the row write control signal Ctrl x0, couples left terminal row line in the row x1 to the source terminal of the second write enable transistor T WE.

第3の書込み許可トランジスタTWEのソース端子は、列y0における列配線の最上部端子に接続される。第3の書込み許可トランジスタTWEのドレイン端子は、列プログラム電圧信号線PVy0に接続される。第3の書込み許可トランジスタTWEは、列y0における列配線の最上部端子を列プログラム電圧信号線PVy0に結合する。経路P00T1、P00T2、P10T1およびP10T2上のトランジスタのドレイン端子は、列y0における列配線に接続される。 The source terminal of the third write-enable transistor T WE is connected to the top terminal of the column wiring in the column y0. The drain terminal of the third write enable transistor T WE is connected to the column program voltage signal line PV y0. Third write-enable transistor T WE couples the top terminals of the column wirings in the column y0 to the column program voltage signal line PV y0. The drain terminals of the transistors on paths P 00 T 1 , P 00 T 2 , P 10 T 1 and P 10 T 2 are connected to the column line in column y 0 .

第4の書込み許可トランジスタTWEのソース端子は、列y1における列配線の最上部端子に接続される。第4の書込み許可トランジスタTWEのドレイン端子は、列プログラム電圧信号線PVy1に接続される。第4の書込み許可トランジスタTWEは、列y1における列配線の最上部端子を列プログラム電圧信号線PVy1に結合する。経路P01T1、P01T2、P11T1およびP11T2上のトランジスタのドレイン端子は、列y1における列配線に接続される。 The source terminal of the fourth write enable transistor T WE is connected to the top terminal of the column wiring in the column y1. The drain terminal of the fourth write enable transistor T WE is connected to the column program voltage signal line PV y1. Fourth write enable transistor T WE couples the top terminals of the column wirings in the column y1 in column program voltage signal line PV y1. The drain terminals of the transistors on the paths P 01 T 1 , P 01 T 2 , P 11 T 1 and P 11 T 2 are connected to the column line in column y 1.

4つの書込み許可トランジスタTWEのすべては、書込み許可信号WEによって制御され、書込みモードにおいてアクティブである。 All four write enable transistor T WE is controlled by the write enable signal WE, is active in the write mode.

各行において、2入力AND回路が、異なる交差点において同じ時間状態経路を制御するために共有され、それにより、小さな面積オーバヘッドがもたらされる。例えば、行x0において、2入力AND回路A01が、同じ時間状態T1を有するが異なる交差点においてである経路P00T1およびP01T1上のトランジスタを制御するために使用される。行x0における2入力AND回路A01およびA02の第1の入力は、共通の行書込み制御信号Ctrlx0に接続され、行x1における2入力AND回路A03およびA04の第1の入力は、共通の行書込み制御信号Ctrlx1に接続される。同じ時間状態T1における2入力AND回路A01およびA03の第2の入力は、時間制御信号S1に接続され、同じ時間状態T2における2入力AND回路A02およびA04の第2の入力は、時間制御信号S2に接続される。 In each row, a two-input AND circuit is shared to control the same time state path at different intersections, which results in a small area overhead. For example, in the row x0, 2-input AND circuit A 01 is, has the same time state T1 is used to control the transistor on the path P 00T1 and P 01T1 is in different intersection. The first inputs of 2-input AND circuits A 01 and A 02 in row x 0 are connected to a common row write control signal Ctrl x 0 and the first inputs of 2-input AND circuits A 03 and A 04 in row x 1 are It is connected to a common row write control signal Ctrl x1 . The second inputs of 2-input AND circuits A 01 and A 03 in the same time state T1 are connected to the time control signal S1 and the second inputs of 2-input AND circuits A 02 and A 04 in the same time state T2 are It is connected to the time control signal S2.

書込みモードでは、経路P00T2上のNVRS RS00T2をセットしたい場合、書込み許可信号WEは、書込み許可トランジスタTWEをONにするためにHIGHにセットされ、行書込み制御信号Ctrlx0および時間制御信号S2は、HIGHにセットされ、行書込み制御信号Ctrlx1および時間制御信号S1は、LOWにセットされる。したがって、プログラム電圧信号PVx0およびPVy0が、RS00T2に供給され、次いで、プログラム電圧信号PVx0が、HIGHにセットされ、プログラム電圧信号PVx1、PVy0およびPVy1が、RS00T2をセットするためにLOWにセットされる。 In the write mode, if it is desired to set NVRS RS 00T2 on path P 00T2 , the write enable signal WE is set HIGH to turn on the write enable transistor T WE and the row write control signal Ctrl x0 and the time control signal S2 Is set to HIGH, and the row write control signal Ctrl x1 and the time control signal S1 are set to LOW. Thus, program voltage signals PV x0 and PV y0 are provided to RS 00T2 , then program voltage signal PV x0 is set to HIGH and program voltage signals PV x1 , PV y0 and PV y1 set RS 00T2 Set to LOW.

データルーティングモードでは、書込み許可信号WEは、プログラム電圧信号PVx0、PVx1、PVy0およびPVy1を絶縁するためにLOWにセットされる。行書込み制御信号Ctrlx0およびCtrlx1は、HIGHにセットされる。時間制御信号S1がHIGHであるとき、経路P00T1、P01T1、P10T1およびP11T1が、データルーティングのためにアクティブであるが、時間制御信号S2がHIGHであるとき、経路P00T2、P01T2、P10T2およびP11T2が、データルーティングのためにアクティブである。 In the data routing mode, the write enable signal WE is set LOW to isolate the program voltage signals PV x0 , PV x1 , PV y0 and PV y1 . Row write control signals Ctrl x0 and Ctrl x1 are set to HIGH. When the time control signal S1 is HIGH, when the path P 00T1, P 01T1, P 10T1 and P 11T1 is, but is active for data routing, time control signal S2 is HIGH, the path P 00T2, P 01T2 , P 10T2 and P 11T2 are active for data routing.

(第3の例示的な実施形態)
次に、本発明による第3の例示的な実施形態を説明する。本実施形態は、1トランジスタ2NVRS抵抗セル(1T2R NVRC)を使用した高信頼性時間多重化クロスバースイッチを開示する。 Third Exemplary Embodiment
A third exemplary embodiment according to the invention will now be described. The present embodiment discloses a high reliability time multiplexed crossbar switch using a one transistor 2N VRS resistive cell (1T2R NVRC).

まず、リセット信頼性を簡単に説明する。   First, the reset reliability will be briefly described.

図8は、OFF状態の信頼性が上述の第1および第2の実施形態による時間多重化スイッチ素子に使用された1T1R NVRCの信頼性よりもよい、典型的な1T2R NVRCを示す。2つのNVRS RS1およびRS2は、反対方向に直列に接続される。OFF状態にあるNVRS RS1およびRS2は、OFF状態寿命を大幅に延ばすために電圧ストレスを相補的に分割する。書込み制御信号Ctrlによって制御される書込み制御トランジスタTr1は、書込み動作のためにNVRS RS1およびRS2の共通の端子をプログラム電圧PVに結合する。   FIG. 8 shows an exemplary 1T2R NVRC in which the reliability of the OFF state is better than the reliability of the 1T1R NVRC used in the time multiplexed switch elements according to the first and second embodiments described above. The two NVRSs RS1 and RS2 are connected in series in opposite directions. The NVRS RS1 and RS2 in the OFF state complementarily divide the voltage stress to significantly extend the OFF state lifetime. The write control transistor Tr1 controlled by the write control signal Ctrl couples the common terminal of the NVRS RS1 and RS2 to the program voltage PV for a write operation.

図9は、典型的な1T2R NVRCベースの時間多重化スイッチ素子を示す。例えば、第1の経路は、1T2R NVRC(RS11、RS12およびT1)と、2つの時間状態制御トランジスタT2およびT3とから構成される。データルーティング経路上の時間状態制御トランジスタT2は、書込みモードおよびデータルーティングモードの両方に使用されるが、プログラム電圧PV3に接続された時間状態制御トランジスタT3は、書込みモードだけに使用される。   FIG. 9 shows a typical 1T2R NVRC based time multiplexed switch element. For example, the first path consists of 1T2R NVRC (RS11, RS12 and T1) and two time state control transistors T2 and T3. The time state control transistor T2 on the data routing path is used for both the write mode and the data routing mode, while the time state control transistor T3 connected to the program voltage PV3 is used only for the write mode.

書込みモードでは、プログラム電圧PV1およびPV2は、それぞれ、配線W1およびW2に供給される。RS11およびRS12に書き込みたいとき、書込み制御信号Ctrlおよび時間制御信号S1の両方がHIGHにセットされ、したがって、プログラム電圧信号PV1、PV2およびPV3が書込み動作のためにNVRS RS11およびRS12の端子に供給される。データルーティングモードでは、書込み制御信号Ctrlは、プログラム電圧信号PV3を絶縁するためにLOWにセットされる。時間制御信号T1〜T4は、時間多重化データルーティングを実現するために時間制御信号S1〜S4により4つの経路のうちの1つを選択することができる。   In the write mode, program voltages PV1 and PV2 are supplied to interconnections W1 and W2, respectively. When it is desired to write to RS11 and RS12, both the write control signal Ctrl and the time control signal S1 are set to HIGH, thus the program voltage signals PV1, PV2 and PV3 are supplied to the terminals of the NVRS RS11 and RS12 for a write operation. Ru. In the data routing mode, the write control signal Ctrl is set LOW to isolate the program voltage signal PV3. The time control signals T1 to T4 can select one of four paths by the time control signals S1 to S4 to realize time multiplexed data routing.

図3に示す典型的な1T1R NVRCベースの時間多重化スイッチ素子と同様に、上述の典型的な1T2R NVRCベースの時間多重化スイッチ素子もリセット信頼性の問題を有する。プログラム電圧信号PV3は、2つのカスケード接続されたnMOSトランジスタT1およびT2を通してNVRS RS11およびRS12の共通の端子に供給され、それにより、PV3に大きな電圧レベルの低下が生じる。結果として、RS11およびRS12は、正しくリセットすることができない。   Similar to the typical 1T1R NVRC-based time multiplexed switch device shown in FIG. 3, the above-described typical 1T2R NVRC-based time multiplexed switch device also has problems with reset reliability. The program voltage signal PV3 is supplied to the common terminal of the NVRS RS11 and RS12 through two cascaded nMOS transistors T1 and T2, thereby causing a large voltage level drop at PV3. As a result, RS11 and RS12 can not reset correctly.

リセット信頼性の問題を克服するために、上述の第1の実施形態に開示したように、書込みおよび時間制御トランジスタ共有方法が1T2R NVRCベースの時間多重化スイッチ素子に導入される。   To overcome the problem of reset reliability, a write and time control transistor sharing method is introduced to the 1T2R NVRC based time multiplexed switch element as disclosed in the first embodiment described above.

図10は、本発明の第3の例示的な実施形態による1T2R NVRCベースの時間多重化スイッチ素子を示す。4つの経路が、2つの配線W1とW2との間に並列接続される。経路の数は4つに限定されない。2つ以上の経路を配線W1とW2との間に並列接続することができる。   FIG. 10 shows a 1T2R NVRC based time multiplexed switch element according to a third exemplary embodiment of the present invention. Four paths are connected in parallel between the two wires W1 and W2. The number of routes is not limited to four. Two or more paths can be connected in parallel between the wires W1 and W2.

第1の経路は、第1のNVRS RS11と、第2のNVRS RS12と、トランジスタT11およびT12と、2入力AND回路A1とを含む。第1のNVRS RS11の第1の端子は、配線W1に接続され、第1のNVRS RS11の第2の端子は、第2のNVRS RS2の第1の端子およびトランジスタT11のドレイン端子の両方に接続される。プログラム電圧信号PV3は、トランジスタT11のソース端子に供給される。第2のNVRS RS2の第2の端子は、トランジスタT12のソース端子に接続され、トランジスタT12のドレイン端子は、配線W2に接続される。   The first path includes a first NVRS RS11, a second NVRS RS12, transistors T11 and T12, and a two-input AND circuit A1. The first terminal of the first NVRS RS11 is connected to the wiring W1, and the second terminal of the first NVRS RS11 is connected to both the first terminal of the second NVRS RS2 and the drain terminal of the transistor T11 Be done. The program voltage signal PV3 is supplied to the source terminal of the transistor T11. The second terminal of the second NVRS RS2 is connected to the source terminal of the transistor T12, and the drain terminal of the transistor T12 is connected to the wiring W2.

2入力AND回路A1の出力は、トランジスタT11のゲート端子に接続される。時間制御信号S1は、トランジスタT12のゲート端子および2入力AND回路A1の第1のデータ入力の両方に供給される。書込み制御信号Ctrlは、2入力AND回路A1の第2のデータ入力に供給される。   The output of the 2-input AND circuit A1 is connected to the gate terminal of the transistor T11. The time control signal S1 is supplied both to the gate terminal of the transistor T12 and to the first data input of the 2-input AND circuit A1. The write control signal Ctrl is supplied to the second data input of the 2-input AND circuit A1.

第2の経路は、第1のNVRS RS21と、第2のNVRS RS22と、トランジスタT21およびT22と、2入力AND回路A2とを含む。第3の経路は、第1のNVRS RS31と、第2のNVRS RS32と、トランジスタT31およびT32と、2入力AND回路A3とを含む。第4の経路は、第1のNVRS RS41と、第2のNVRS RS42と、トランジスタT41およびT42と、2入力AND回路A4とを含む。これらの経路では、第1および第2のNVRSと、トランジスタと、2入力AND回路とは、第1の経路の接続構造と同様のやり方で接続される。   The second path includes a first NVRS RS21, a second NVRS RS22, transistors T21 and T22, and a 2-input AND circuit A2. The third path includes a first NVRS RS31, a second NVRS RS32, transistors T31 and T32, and a 2-input AND circuit A3. The fourth path includes a first NVRS RS 41, a second NVRS RS 42, transistors T41 and T42, and a 2-input AND circuit A4. In these paths, the first and second NVRSs, the transistor, and the 2-input AND circuit are connected in the same manner as the connection structure of the first path.

上述の1T2R NVRCにおいて、各経路上では、プログラム電圧信号PV3は、ゲート端子が2入力AND回路によって制御される1つのnMOSトランジスタだけを通して第1および第2のNVRSの共通の端子に供給される。例えば、第1の経路上では、時間制御信号S1および書込み制御信号Ctrlが、2入力AND回路A1の2つの入力端子に供給される。時間制御信号S1および書込み制御信号Ctrlの両方がHIGHであるとき、nMOSトランジスタT11は、書込み動作のためにONにされる。   In the 1T2R NVRC described above, on each path, the program voltage signal PV3 is supplied to the common terminal of the first and second NVRS through only one nMOS transistor whose gate terminal is controlled by the 2-input AND circuit. For example, on the first path, the time control signal S1 and the write control signal Ctrl are supplied to two input terminals of the 2-input AND circuit A1. When both the time control signal S1 and the write control signal Ctrl are HIGH, the nMOS transistor T11 is turned on for a write operation.

図11は、2つの列配線と2つの行配線とを含む1T2R NVRSベースの時間多重化クロスバースイッチ(一例として、2×2クロスバースイッチおよび2つの時間状態を使用する)を示す。各交差点において、2つの経路を有する、提案された1T2R NVRCベースの時間多重化スイッチ素子は、列配線を行配線に結合する。列および行配線は、データ転送およびNVRS書込み動作の両方に使用される。データは、列配線の下部端子に、および行配線の右側端子からの出力に供給される。   FIG. 11 shows a 1T2R NVRS based time multiplexed crossbar switch (using, by way of example, a 2 × 2 crossbar switch and two time states) including two column wires and two row wires. At each intersection, the proposed 1T2R NVRC based time multiplexed switch element with two paths couples the column lines to the row lines. Column and row wires are used for both data transfer and NVRS write operations. Data is supplied to the lower terminal of the column wiring and to the output from the right terminal of the row wiring.

各列配線は、第1の列配線と第2の列配線とを含む。各交差点において、各経路の一方の端子は、行配線に接続され、各経路の他方の端子は、第1の列配線に接続される。各経路は、第1のNVRS RS1(図10に示すNVRS RS11、RS21、RS31、RS41に対応する)と、第2のNVRS RS2(図10に示すNVRS RS12、RS22、RS32、RS42に対応する)とを含む。   Each column wiring includes a first column wiring and a second column wiring. At each intersection, one terminal of each path is connected to the row wiring, and the other terminal of each path is connected to the first column wiring. Each path is a first NVRS RS1 (corresponding to NVRS RS11, RS21, RS31, RS41 shown in FIG. 10) and a second NVRS RS2 (corresponding to NVRS RS12, RS22, RS32, RS42 shown in FIG. 10) And.

行書込み制御トランジスタTx0およびTx1のドレイン端子は、共通の行プログラム電圧線PVxに接続される。行書込み制御トランジスタTx0のソース端子は、行x0における行配線の左側端子に接続される。行書込み制御信号Ctrlx0は、行書込み制御トランジスタTx0のゲート端子に供給される。行書込み制御トランジスタTx0は、行書込み制御信号Ctrlx0により動作し、行x0における行配線の左側端子を共通の行プログラム電圧線PVxに結合する。 The drain terminal of the row write control transistor T x0 and T x1 is connected to a common line program voltage line PV x. The source terminal of the row write control transistor Tx0 is connected to the left terminal of the row wiring in the row x0. The row write control signal Ctrlx0 is supplied to the gate terminal of the row write control transistor Tx0 . Row write control transistor T x0 operates by the row write control signal Ctrl x0, couples left terminal row line in the row x0 to a common line program voltage line PV x.

行書込み制御トランジスタTx1のソース端子は、行x1における行配線の左側端子に接続される。行書込み制御信号Ctrlx1は、行書込み制御トランジスタTx1のゲート端子に供給される。行書込み制御トランジスタTx1は、行書込み制御信号Ctrlx1により動作し、行x1における行配線の左側端子を共通の行プログラム電圧線PVxに結合する。 The source terminal of the row write control transistor T x1 is connected to the left terminal of the row wiring in the row x1. The row write control signal Ctrl x1 is supplied to the gate terminal of the row write control transistor Tx1 . Row write control transistor T x1 operates in response to row write control signal Ctrl x1 and couples the left terminal of the row wiring in row x1 to common row program voltage line PV x .

第1の列書込み制御トランジスタTy00およびTy10は、列y0およびy1における第1の列配線の最上部端子を共通の第1の列プログラム電圧線PVy0に結合する。第1の列書込み制御トランジスタTy00およびTy10のドレイン端子は、共通の第1の列プログラム電圧線PVy0に接続される。第1の列書込み制御トランジスタTy00のソース端子は、列y0における第1の列配線の最上部端子に接続される。第1の列書込み制御トランジスタTy10のソース端子は、列y1における第1の列配線の最上部端子に接続される。行書込み制御信号Ctrly0が、第1の列書込み制御トランジスタTy00のゲート端子に供給され、行書込み制御信号Ctrly1が、第1の列書込み制御トランジスタTy10のゲート端子に供給される。第1の列書込み制御トランジスタTy00およびTy10は、行書込み制御信号Ctrly0およびCtrly1によって制御される。 First column write control transistors T y00 and T y10 couple the top terminals of the first column lines in columns y0 and y1 to common first column program voltage line PV y0 . The drain terminal of the first column write control transistor T y00 and T y10 are connected to a common first column program voltage line PVy0. The source terminal of the first column write control transistor T y00 is connected to the top terminal of the first column line in column y0. The source terminal of the first column write control transistor T y10 is connected to the top terminal of the first column wiring in column y1. A row write control signal Ctrl y0 is provided to the gate terminal of the first column write control transistor T y00 , and a row write control signal Ctrl y1 is provided to the gate terminal of the first column write control transistor T y10 . The first column write control transistors T y00 and T y10 are controlled by the row write control signals Ctrl y0 and Ctrl y1 .

第2の列書込み制御トランジスタTy01およびTy11は、列y0およびy1における第2の列配線の最上部端子を共通の第2の列プログラム電圧線PVy1に結合する。第2の列書込み制御トランジスタTy01およびTy11のドレイン端子は、共通の第2の列プログラム電圧線PVy1に接続される。第2の列書込み制御トランジスタTy01のソース端子は、列y0における第2の列配線の最上部端子に接続される。第2の列書込み制御トランジスタTy11のソース端子は、列y1における第2の列配線の最上部端子に接続される。行書込み制御信号Ctrly0が、第2の列書込み制御トランジスタTy01のゲート端子に供給され、行書込み制御信号Ctrly1が、第2の列書込み制御トランジスタTy11のゲート端子に供給される。第2の列書込み制御トランジスタTy01およびTy11は、行書込み制御信号Ctrly0およびCtrly1によって制御される。 Second column write control transistors T y01 and T y11 couple the top terminals of the second column lines in columns y 0 and y 1 to common second column program voltage line PV y 1 . The drain terminals of the second column write control transistors T y01 and T y11 are connected to a common second column program voltage line PV y1 . The source terminal of the second column write control transistor T y 01 is connected to the top terminal of the second column wiring in column y 0. The source terminal of the second column write control transistor T y11 is connected to the top terminal of the second column wiring in the column y1. The row write control signal Ctrl y0 is supplied to the gate terminal of the second column write control transistor Ty01 , and the row write control signal Ctrl y1 is supplied to the gate terminal of the second column write control transistor Ty11 . The second column write control transistors T y01 and T y11 are controlled by the row write control signals Ctrl y0 and Ctrl y1 .

行x0および列y0において、nMOSトランジスタTT1およびTT2のドレイン端子は、第1の列配線に接続され、nMOSトランジスタT00T1およびT00T2のソース端子は、第2の列配線に接続される。同様に、行x1および列y0において、nMOSトランジスタTT1およびTT2のドレイン端子は、第1の列配線に接続され、nMOSトランジスタT10T1およびT10T2のソース端子は、第2の列配線に接続される。列y0におけるすべてのnMOSトランジスタT00T1、T00T2、T10T1およびT10T2は、互いに接続され、次いで、第2の列書込み制御トランジスタTy01によって第2の列プログラム電圧線PVy1に結合される。 In line x0 and columns y0, the drain terminal of the nMOS transistor T T1 and T T2 is connected to the first column wire, the source terminal of the nMOS transistor T 00T1 and T 00T2 is connected to the second column wire. Likewise, in the row x1 and columns y0, the drain terminal of the nMOS transistor T T1 and T T2 is connected to the first column wire, the source terminal of the nMOS transistor T 10T1 and T 10T2 are connected to the second column wire Be done. All nMOS transistors T 00T1 , T 00T2 , T 10T1 and T 10T2 in column y0 are connected together and then coupled to the second column program voltage line PV y1 by the second column write control transistor T y01 .

行x0および列y01において、nMOSトランジスタTT1およびTT2のドレイン端子は、第1の列配線に接続され、nMOSトランジスタT01T1およびT01T2のソース端子は、第2の列配線に接続される。同様に、行x1および列y1において、nMOSトランジスタTT1およびTT2のドレイン端子は、第1の列配線に接続され、nMOSトランジスタT11T1およびT11T2のソース端子は、第2の列配線に接続される。列y1におけるすべてのnMOSトランジスタT01T1、T01T2、T11T1およびT11T2は、互いに接続され、次いで、第2の列書込み制御トランジスタTy11によって共通の第2の列プログラム電圧線PVy1に結合される。 In line x0 and columns y01, the drain terminal of the nMOS transistor T T1 and T T2 is connected to the first column wire, the source terminal of the nMOS transistor T 01T1 and T 01T2 is connected to the second column wire. Likewise, in the row x1 and column y1, the drain terminal of the nMOS transistor T T1 and T T2 is connected to the first column wire, the source terminal of the nMOS transistor T 11T1 and T 11T2 are connected to the second column wire Be done. All nMOS transistors T 01T1 , T 01T2 , T 11T1 and T 11T2 in column y1 are connected together and then coupled to a common second column program voltage line PV y1 by a second column write control transistor T y11 Ru.

4つの2入力AND回路A01、A02、A03およびA04は、nMOSトランジスタT00T1、T00T2、T10T1、T10T2、T01T1、T01T2、T11T1およびT11T2を制御して、異なる経路におけるNVRSに書き込むのに使用される。1つの2入力AND回路は、同じ行における同じ時間状態経路上のnMOSトランジスタを制御するために共有される。 Four 2-input AND circuits A 01 , A 02 , A 03 and A 04 control the nMOS transistors T 00 T 1 , T 00 T 2 , T 10 T 1 , T 10 T 2 , T 01 T 1 , T 01 T 2 , T 11 T 1 and T 11 T 2 and differ Used to write to the NVRS in the path. One two-input AND circuit is shared to control the nMOS transistors on the same time state path in the same row.

2入力AND回路A01の出力は、nMOSトランジスタT00T2およびT01T2を制御するために共有される。AND2は、T00T2およびT01T2を制御するために共有される。2入力AND回路A02の出力は、nMOSトランジスタT00T1およびT01T1を制御するために共有される。2入力AND回路A03の出力は、nMOSトランジスタT10T2およびT11T2を制御するために共有される。2入力AND回路A04の出力は、nMOSトランジスタT10T1およびT11T1を制御するために共有される。 The output of the 2-input AND circuit A01 is shared to control the nMOS transistors T 00 T 2 and T 01 T 2 . AND2 is shared to control T 00 T 2 and T 01 T 2 . The output of the 2-input AND circuit A 02 is shared to control the nMOS transistors T 00 T 1 and T 01 T 1 . The output of the 2-input AND circuit A 03 is shared to control the nMOS transistor T 10T2 and T 11T2. The output of the 2-input AND circuit A 04 is shared to control the nMOS transistor T 10T1 and T 11T1.

行書込み制御信号Ctrlx0は、2入力AND回路A01およびA02の第1の端子に供給され、行書込み制御信号Ctrlx1は、2入力AND回路A03およびA04の第1の端子に供給される。時間制御信号S1は、2入力AND回路A02およびA04の第2の端子に供給され、時間制御信号S2は、2入力AND回路A01およびA03の第2の端子に供給される。同じアクティブな時間状態T1を有する、異なる交差点における4つのnMOSトランジスタTT1は、時間制御信号S1に接続され、同じアクティブな時間状態T2を有する、異なる交差点における4つのnMOSトランジスタTT2は、時間制御信号S2に接続される。 Row write control signal Ctrl x0 is supplied to the first terminals of 2-input AND circuits A 01 and A 02 , and row write control signal Ctrl x1 is supplied to the first terminals of 2-input AND circuits A 03 and A 04 Be done. The time control signal S1 is supplied to the second terminals of the 2-input AND circuits A 02 and A 04 , and the time control signal S 2 is supplied to the second terminals of the 2-input AND circuits A 01 and A 03 . Have the same active time condition T1, the four nMOS transistors T T1 at different intersections are connected to the time control signal S1, with the same active time condition T2, four nMOS transistors at different intersection T T2 is the time control It is connected to the signal S2.

書込みモードでは、第1のNVRS RS1および第2のNVRS RS2を書き込みたい場合、行書込み制御信号Ctrlx1、列書込み制御信号Ctrly0および時間制御信号S2が、HIGHにセットされ、行書込み制御信号Ctrlx0、列書込み制御信号Ctrly1および時間制御信号S1が、LOWにセットされ、したがって、プログラム電圧信号PVx、PVy0およびPVy1が、書込み動作のために第1のNVRS RS1および第2のNVRS RS2の端子に供給される。 In the write mode, when it is desired to write the first NVRS RS1 and the second NVRS RS2, the row write control signal Ctrl x1 , the column write control signal Ctrl y0 and the time control signal S2 are set to HIGH, and the row write control signal Ctrl x0 , the column write control signal Ctrl y1 and the time control signal S1 are set LOW, so the program voltage signals PV x , PV y0 and PV y1 are the first NVRS RS1 and the second NVRS for the write operation. It is supplied to the terminal of RS2.

データルーティングモードでは、書込み制御信号Ctrlx0、Ctrlx1、Ctrly0およびCtrly1は、プログラム電圧信号PVx、PVy0およびPVy1を列および行配線から絶縁するためにすべてLOWにセットされる。時間制御信号S1およびS2は、時間多重化データルーティングを実現するために、それぞれ、nMOSトランジスタTT1およびTT2を制御する。 In the data routing mode, write control signals Ctrl x0 , Ctrl x1 , Ctrl y0 and Ctrl y1 are all set LOW to isolate program voltage signals PV x , PV y0 and PV y1 from column and row wiring. Time control signals S1 and S2, in order to realize a time-multiplexed data routing, respectively, to control the nMOS transistor T T1 and T T2.

(第4の例示的な実施形態)
次に、本発明による第4の例示的な実施形態を説明する。 Fourth Exemplary Embodiment
A fourth exemplary embodiment according to the invention will now be described.

図11に示す1T2R NVRCベースの時間多重化クロスバースイッチ(上述の第3の例示的な実施形態)において、列配線は、負荷容量がNVRSの負荷容量よりもずっと大きい、大きなサイズのトランジスタ(TT1およびTT2)に接続され、それにより、データルーティングモードにおいて、大きな遅延および動的電力消費が生じる。本実施形態では、そのような遅延および動的電力消費を低減することができる、高速低電力NVRS-トランジスタ-NVRSサンドイッチ式(RTR)1T2R NVRCベースの時間多重化クロスバースイッチを開示する。 In the 1T2R NVRC-based time-multiplexed crossbar switch shown in FIG. 11 (third exemplary embodiment described above), the column wiring is a large sized transistor (T with a much larger load capacitance than the load capacitance of the NVRS). It is connected to T1 and T T2 ), which causes large delay and dynamic power consumption in data routing mode. This embodiment discloses a high speed low power NVRS-Transistor-NVRS sandwich (RTR) 1T2R NVRC based time multiplexed crossbar switch that can reduce such delay and dynamic power consumption.

図12は、上述の問題を克服することができる、第4の例示的な実施形態によるRTR 1T2R NVRCベースの時間多重化スイッチ素子を示す。図12に示すように、4つの経路が2つの配線W1とW2との間に並列接続される。経路の数は、4つに限定されない。2つ以上の経路を配線W1とW2との間に並列接続することができる。   FIG. 12 shows a RTR 1T2R NVRC based time multiplexed switch element according to the fourth exemplary embodiment, which can overcome the above mentioned problems. As shown in FIG. 12, four paths are connected in parallel between two wires W1 and W2. The number of routes is not limited to four. Two or more paths can be connected in parallel between the wires W1 and W2.

各経路上では、時間制御トランジスタ(例えばT12、T22、T32およびT42)が2つのNVRS(例えばRS11およびRS12)によって挟まれる。この点は、図10に示す構造と異なる。   On each path, a time control transistor (eg T12, T22, T32 and T42) is sandwiched by two NVRSs (eg RS11 and RS12). This point is different from the structure shown in FIG.

より具体的には、第1の経路上では、第1のNVRS RS11の第1の端子は、配線W1に接続され、第1のNVRS RS11の第2の端子は、トランジスタT11のドレイン端子およびトランジスタT12のソース端子に接続される。トランジスタT12のドレイン端子は、第2のNVRS RS12の第1の端子に接続され、第2のNVRS RS12の第2の端子は、配線W2に接続される。第2、第3および第4の経路では、第1および第2のNVRSならびにトランジスタが第1の経路の接続構造と同様のやり方で接続される。   More specifically, on the first path, the first terminal of the first NVRS RS11 is connected to the wiring W1, and the second terminal of the first NVRS RS11 is the drain terminal of the transistor T11 and the transistor Connected to the source terminal of T12. The drain terminal of the transistor T12 is connected to the first terminal of the second NVRS RS12, and the second terminal of the second NVRS RS12 is connected to the wiring W2. In the second, third and fourth paths, the first and second NVRSs and the transistors are connected in the same manner as the connection structure of the first path.

RTR 1T2R NVRCベースの時間多重化スイッチ素子によれば、配線W1およびW2の両方が、大きなサイズのトランジスタ(例えばT12、T22、T32およびT42)の代わりにNVRSに接続される。したがって、上述の1T2R NVRC(上述の第3の例示的な実施形態)に比較して、遅延および動的電力消費を低減することができる。非特許文献3では、NVRSが非常に小さな負荷容量を有することが開示されている。   According to the RTR 1T2R NVRC-based time multiplexing switch element, both of the wires W1 and W2 are connected to the NVRS instead of the large sized transistors (eg T12, T22, T32 and T42). Thus, delay and dynamic power consumption can be reduced as compared to the 1T2R NVRC described above (the third exemplary embodiment described above). Non-Patent Document 3 discloses that the NVRS has a very small load capacity.

図13は、RTR 1T2R NVRCベースの時間多重化クロスバースイッチを示す。各交差点において、図12に示す2つの経路を有する1T2R NVRCベースの時間多重化スイッチ素子が列配線を行配線に結合する。各経路上では、時間制御トランジスタが2つのNVRSによって挟まれる。この点は、図11に示す構造と異なる。   FIG. 13 shows a RTR 1T2R NVRC based time multiplexed crossbar switch. At each intersection, a 1T2R NVRC based time multiplexed switch element with two paths as shown in FIG. 12 couples the column lines to the row lines. On each path, the time control transistor is sandwiched by two NVRSs. This point is different from the structure shown in FIG.

より具体的には、行x0および列y0において、第1の経路上では、nMOSトランジスタTT1のソース端子が、nMOSトランジスタT00T1のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT1のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。第2の経路上では、nMOSトランジスタTT2のソース端子が、nMOSトランジスタT00T2のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT2のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。nMOSトランジスタT00T1およびT00T2のソース端子は、第2の列配線に接続される。 More specifically, in the row x0 and columns y0, On the first path, the source terminal of the nMOS transistor T T1 is connected to the drain terminal of the nMOS transistor T 00T1, and through the first NVRS RS1 to the row wiring the drain terminal of the nMOS transistor T T1 is connected to the first row wiring through the second NVRS RS2. On the second path, the source terminal of the nMOS transistor T T2 is nMOS drain terminal of the transistor T 00T2, and is connected to the row wiring through the first NVRS RS1, the drain terminal of the nMOS transistor T T2 is the second Connected to the first column line through NVRS RS2. The source terminals of the nMOS transistors T 00 T 1 and T 00 T 2 are connected to the second column wiring.

行x1および列y0において、第1の経路上では、nMOSトランジスタTT1のソース端子が、nMOSトランジスタT10T1のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT1のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。第2の経路上では、nMOSトランジスタTT2のソース端子が、nMOSトランジスタT10T2のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT2のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。nMOSトランジスタT10T1およびT10T2のソース端子は、第2の列配線に接続される。 In the row x1 and columns y0, On the first path, the source terminal of the nMOS transistor T T1 is connected to the drain terminal of the nMOS transistor T 10T1, and through the first NVRS RS1 to the row wiring, the nMOS transistor T T1 The drain terminal is connected to the first column line through the second NVRS RS2. On the second path, the source terminal of the nMOS transistor T T2 is nMOS drain terminal of the transistor T 10T2, and is connected to the row wiring through the first NVRS RS1, the drain terminal of the nMOS transistor T T2 is the second Connected to the first column line through NVRS RS2. The source terminals of the nMOS transistors T10T1 and T10T2 are connected to the second column wiring.

行x0および列y1において、第1の経路上では、nMOSトランジスタTT1のソース端子が、nMOSトランジスタT01T1のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT1のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。第2の経路上では、nMOSトランジスタTT2のソース端子が、nMOSトランジスタT01T2のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT2のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。nMOSトランジスタT01T1およびT01T2のソース端子は、第2の列配線に接続される。 In line x0 and columns y1, On the first path, the source terminal of the nMOS transistor T T1 is connected to the drain terminal of the nMOS transistor T 01T1, and through the first NVRS RS1 to the row wiring, the nMOS transistor T T1 The drain terminal is connected to the first column line through the second NVRS RS2. On the second path, the source terminal of the nMOS transistor T T2 is nMOS drain terminal of the transistor T 01T2, and is connected to the row wiring through the first NVRS RS1, the drain terminal of the nMOS transistor T T2 is the second Connected to the first column line through NVRS RS2. The source terminals of the nMOS transistors T 01 T 1 and T 01 T 2 are connected to the second column wiring.

行x1および列y1において、第1の経路上では、nMOSトランジスタTT1のソース端子が、nMOSトランジスタT11T1のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT1のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。第2の経路上では、nMOSトランジスタTT2のソース端子が、nMOSトランジスタT11T2のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT2のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。nMOSトランジスタT11T1およびT11T2のソース端子は、第2の列配線に接続される。 In the row x1 and columns y1, On the first path, the source terminal of the nMOS transistor T T1 is connected to the drain terminal of the nMOS transistor T 11T1, and through the first NVRS RS1 to the row wiring, the nMOS transistor T T1 The drain terminal is connected to the first column line through the second NVRS RS2. On the second path, the source terminal of the nMOS transistor T T2 is nMOS drain terminal of the transistor T 11T2, and is connected to the row wiring through the first NVRS RS1, the drain terminal of the nMOS transistor T T2 is the second Connected to the first column line through NVRS RS2. The source terminals of the nMOS transistors T11T1 and T11T2 are connected to the second column wiring.

上述のRTR 1T2R NVRCベースの時間多重化クロスバースイッチによれば、時間制御トランジスタは、各経路上で、2つのNVRSによって挟まれ、したがって、列配線は、NVRSに接続されるが、大きなサイズの時間制御トランジスタには接続されない。データルーティングモードでは、データIn0が、列y0における第1の列配線の下部端子に供給され、データIn1が、列y1の第1の列配線の下部端子に供給される。NVRSの小さな負荷容量により、高速低電力データルーティングがもたらされる。 According to the RTR 1T2R NVRC-based time multiplexed crossbar switch described above, the time control transistor is sandwiched by two NVRSs on each path, thus the column wiring is connected to the NVRSs, but with a large size It is not connected to the time control transistor. The data routing mode, data In 0 is supplied to the lower terminal of the first column wire in the column y0, data In 1 is supplied to the lower terminal of the first column wire of the row y1. The small load capacity of the NVRS results in high speed, low power data routing.

本発明は、上記の例示的な実施形態に限定されない。上記の例示的な実施形態は、本発明の一例であり、その構成および動作は、本発明の精神から逸脱することなく必要に応じて変更および/または修正することができる。例えば、これらの実施形態においては、不揮発性抵抗スイッチは、金属酸化物抵抗変化素子または固体電解質抵抗変化素子から構成することができる。   The invention is not limited to the exemplary embodiments described above. The above-described exemplary embodiments are examples of the present invention, and the configuration and operation can be changed and / or modified as needed without departing from the spirit of the present invention. For example, in these embodiments, the non-volatile resistive switch can be comprised of a metal oxide resistance change element or a solid electrolyte resistance change element.

本発明の再構成可能回路は、携帯電話、IoT(モノのインターネット)デバイスなどにおいて使用することができる。   The reconfigurable circuit of the present invention can be used in mobile phones, IoT (Internet of Things) devices, etc.

本発明は、以下の形態を採用することができる。しかし、この形態は、決して本発明を限定しない。   The present invention can adopt the following modes. However, this form in no way limits the invention.

(付記1)第1および第2の配線と、
異なる時間においてアクティブであり、前記第1の配線を前記第2の配線に結合するように構成された2つ以上の経路とを備え、
各経路が、
第1の端子が前記第1の配線に接続された第1の不揮発性抵抗スイッチと、
ドレイン端子が前記不揮発性抵抗スイッチの第2の端子に接続され、ソース端子が前記第2の配線に接続された第1のトランジスタと、
出力が前記第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
時間制御信号が、前記2入力AND回路の第1のデータ入力に供給され、書込み制御信号が、前記2入力AND回路の第2のデータ入力に供給される、再構成可能回路。 (Supplementary Note 1) First and Second Wirings
Two or more paths active at different times and configured to couple the first wire to the second wire,
Each route is
A first non-volatile resistive switch having a first terminal connected to the first wiring;
A first transistor having a drain terminal connected to the second terminal of the nonvolatile resistive switch and a source terminal connected to the second wiring;
A two-input AND circuit whose output is connected to the gate terminal of said first transistor,
A reconfigurable circuit, wherein a time control signal is provided to a first data input of the two-input AND circuit and a write control signal is provided to a second data input of the two-input AND circuit.

(付記2)第1および第2の配線と、
異なる時間においてアクティブであり、前記第1の配線を前記第2の配線に結合するように構成された2つ以上の経路とを備え、
各経路が、
第1の端子が前記第1の配線に接続された第1の不揮発性抵抗スイッチと、
ドレイン端子が前記第1の不揮発性抵抗スイッチの第2の端子に接続された第1のトランジスタと、
第1の端子が前記第1の不揮発性抵抗スイッチの前記第2の端子に接続された第2の不揮発性抵抗スイッチと、
ソース端子が前記第2の不揮発性抵抗スイッチの第2の端子に接続され、ドレイン端子が前記第2の配線に接続された第2のトランジスタと、
出力が前記第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
時間制御信号が、前記2入力AND回路の第1のデータ入力および前記第2のトランジスタのゲート端子の両方に供給され、書込み制御信号が、前記2入力AND回路の第2のデータ入力に供給される、再構成可能回路。 (Supplementary Note 2) First and second wires,
Two or more paths active at different times and configured to couple the first wire to the second wire,
Each route is
A first non-volatile resistive switch having a first terminal connected to the first wiring;
A first transistor having a drain terminal connected to a second terminal of the first non-volatile resistive switch;
A second non-volatile resistive switch having a first terminal connected to the second terminal of the first non-volatile resistive switch;
A second transistor having a source terminal connected to the second terminal of the second nonvolatile resistive switch and a drain terminal connected to the second wiring;
A two-input AND circuit whose output is connected to the gate terminal of said first transistor,
A time control signal is provided to both the first data input of the two input AND circuit and the gate terminal of the second transistor, and a write control signal is provided to the second data input of the two input AND circuit. Reconfigurable circuits.

(付記3)第1および第2の配線と、
異なる時間においてアクティブであり、前記第1の配線を前記第2の配線に結合するように構成された2つ以上の経路とを備え、
各経路が、
第1の端子が前記第1の配線に接続された第1の不揮発性抵抗スイッチと、
ドレイン端子が前記第1の不揮発性抵抗スイッチの第2の端子に接続された第1のトランジスタと、
ソース端子が前記第1の不揮発性抵抗スイッチの第2の端子に接続された第2のトランジスタと、
第1の端子が前記第2のトランジスタのドレイン端子に接続され、第2の端子が前記第2の配線に接続された第2の不揮発性抵抗スイッチと、
出力が前記第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
時間制御信号が、前記2入力AND回路の第1のデータ入力および前記第2のトランジスタのゲート端子の両方に供給され、書込み制御信号が、前記2入力AND回路の第2のデータ入力に供給される、再構成可能回路。 (Supplementary Note 3) First and Second Wirings
Two or more paths active at different times and configured to couple the first wire to the second wire,
Each route is
A first non-volatile resistive switch having a first terminal connected to the first wiring;
A first transistor having a drain terminal connected to a second terminal of the first non-volatile resistive switch;
A second transistor having a source terminal connected to the second terminal of the first non-volatile resistive switch;
A second non-volatile resistive switch having a first terminal connected to the drain terminal of the second transistor and a second terminal connected to the second wiring;
A two-input AND circuit whose output is connected to the gate terminal of said first transistor,
A time control signal is provided to both the first data input of the two input AND circuit and the gate terminal of the second transistor, and a write control signal is provided to the second data input of the two input AND circuit. Reconfigurable circuits.

(付記4)前記2つ以上の経路上の前記第1のトランジスタのソース端子が、共通のプログラム電圧線に接続された、付記2または3による再構成可能回路。   (Supplementary note 4) The reconfigurable circuit according to supplementary note 2 or 3, wherein the source terminals of the first transistors on the two or more paths are connected to a common program voltage line.

(付記5)前記2つ以上の経路上の前記2入力AND回路の前記第1のデータ入力がすべて、共通の書込み制御信号線に接続され、前記2つ以上の経路上の前記2入力AND回路の前記第2のデータ入力が、異なる時間制御信号線に接続された、付記1〜3のうちのいずれかの1つによる再構成可能回路。   (Supplementary Note 5) All the first data inputs of the 2-input AND circuit on the two or more paths are connected to a common write control signal line, and the 2-input AND circuit on the two or more paths The reconfigurable circuit according to any one of the remarks 1 to 3, wherein said second data input of is connected to a different time control signal line.

(付記6)2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、
前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用される、付記1〜3のうちのいずれかの1つによる再構成可能回路。 (Supplementary Note 6) Two or more row wirings are provided as the first wiring, and two or more column wirings are provided as the second wiring,
At each intersection of the two or more row wires and the two or more column wires, the two or more paths include one of the two or more row wires and the two or more column wires. 5. Reconfigurable circuit according to any one of the remarks 1 to 3, used to couple to one of them.

(付記7)前記2入力AND回路の前記出力が、同じ行の異なる交差点に設けられ、同時にアクティブである経路上の前記第1のトランジスタのゲート端子に接続された、付記6による再構成可能回路。   (Supplementary note 7) The reconfigurable circuit according to Supplementary note 6, wherein the outputs of the two-input AND circuit are provided at different intersections of the same row and connected to the gate terminal of the first transistor on the simultaneously active path. .

(付記8)2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、
前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用され、
前記列配線ごとに設けられた複数の列書込み許可トランジスタであって、各列書込み許可トランジスタのソース端子が、対応する列配線に接続された、複数の列書込み許可トランジスタと、
前記行配線ごとに設けられた複数の行書込み制御トランジスタであって、各行書込み制御トランジスタのゲート端子が、行書込み制御信号線に接続され、各行書込み制御トランジスタのソース端子が、対応する行配線に接続された、複数の行書込み制御トランジスタと、
前記行配線ごとに設けられた複数の行書込み許可トランジスタであって、各行書込み許可トランジスタのソース端子が、対応する行書込み制御トランジスタのドレイン端子に接続され、各行書込み許可トランジスタのドレイン端子が、対応する行配線に対して設けられた行プログラム電圧線に接続された、複数の行書込み許可トランジスタとをさらに備え、
前記複数の列書込み許可トランジスタのゲート端子および前記複数の行書込み許可トランジスタのゲート端子が、共通の書込み許可信号線に接続された、付記1による再構成可能回路。 (Supplementary Note 8) Two or more row wirings are provided as the first wiring, and two or more column wirings are provided as the second wiring,
At each intersection of the two or more row wires and the two or more column wires, the two or more paths include one of the two or more row wires and the two or more column wires. Used to bind to one of the
A plurality of column write enable transistors provided for each of the column wirings, wherein source terminals of the respective column write enable transistors are connected to corresponding column wirings;
The plurality of row write control transistors provided for each row wiring, wherein gate terminals of each row write control transistor are connected to a row write control signal line, and source terminals of each row write control transistor are corresponding to corresponding row wires A plurality of row write control transistors connected;
The plurality of row write enable transistors provided for each row wiring, wherein the source terminal of each row write enable transistor is connected to the drain terminal of the corresponding row write control transistor, and the drain terminal of each row write enable transistor corresponds And a plurality of row write enable transistors connected to a row program voltage line provided for the row line to be
The reconfigurable circuit according to Appendix 1, wherein the gate terminals of the plurality of column write enable transistors and the gate terminals of the plurality of row write enable transistors are connected to a common write enable signal line.

(付記9)2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、
前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用され、
前記列配線ごとに設けられた複数の列書込み制御トランジスタであって、各列書込み制御トランジスタのドレイン端子が、共通の列プログラム電圧線に接続され、各第1の列書込み制御トランジスタのソース端子が、対応する列配線に接続された、複数の列書込み制御トランジスタと、
前記行配線ごとに設けられた複数の行書込み制御トランジスタであって、各行書込み制御トランジスタのドレイン端子が、共通の行プログラム電圧線に接続され、各行書込み制御トランジスタのソース端子が、対応する行配線に接続された、複数の行書込み制御トランジスタとをさらに備え、
列書込み制御信号が、前記列書込みトランジスタのゲート端子に1対1で供給され、行書込み制御信号が、前記行書込みトランジスタのゲート端子に1対1で供給される、付記2または3による再構成可能回路。 (Supplementary note 9) Two or more row wirings are provided as the first wiring, and two or more column wirings are provided as the second wiring,
At each intersection of the two or more row wires and the two or more column wires, the two or more paths include one of the two or more row wires and the two or more column wires. Used to bind to one of the
The plurality of column write control transistors provided for each column wiring, wherein the drain terminal of each column write control transistor is connected to a common column program voltage line, and the source terminal of each first column write control transistor is A plurality of column write control transistors connected to corresponding column lines,
A plurality of row write control transistors provided for each row wiring, wherein drain terminals of the row write control transistors are connected to a common row program voltage line, and source terminals of the row write control transistors are corresponding row wirings And a plurality of row write control transistors connected to
Reconfiguration according to appendix 2 or 3, wherein a column write control signal is provided 1: 1 to the gate terminal of the column write transistor and a row write control signal is provided 1: 1 to the gate terminal of the row write transistor Possible circuit.

(付記10)2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、各列配線が、第1および第2の列配線を含み、
前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用され、
前記第1の列配線ごとに設けられた複数の第1の列書込み制御トランジスタであって、各第1の列書込み制御トランジスタのドレイン端子が、共通の第1の列プログラム電圧線に接続され、各第1の列書込み制御トランジスタのソース端子が、対応する第1の列配線に接続された、複数の第1の列書込み制御トランジスタと、
前記第2の列配線ごとに設けられた複数の第2の列書込み制御トランジスタであって、各第2の列書込み制御トランジスタのドレイン端子が、共通の第2の列プログラム電圧線に接続され、各第2の列書込み制御トランジスタのソース端子が、対応する第2の列配線に接続された、複数の第2の列書込み制御トランジスタと、
前記行配線ごとに設けられた複数の行書込み制御トランジスタであって、各行書込み制御トランジスタのドレイン端子が、共通の行プログラム電圧線に接続され、各行書込み制御トランジスタのソース端子が、対応する行配線に接続された、複数の行書込み制御トランジスタとをさらに備え、
同じ列における経路上の前記第1のトランジスタのソース端子が、互いに接続され、次いで、対応する第2の列配線に接続され、同じ列に設けられた前記第1および第2の列書込みトランジスタのゲート端子が、互いに接続され、次いで、列書込み制御信号に接続された、付記2または3による再構成可能回路。 (Supplementary note 10) Two or more row wirings are provided as the first wiring, two or more column wirings are provided as the second wiring, and each column wiring is provided in the first and second columns Including wiring
At each intersection of the two or more row wires and the two or more column wires, the two or more paths include one of the two or more row wires and the two or more column wires. Used to bind to one of the
The plurality of first column write control transistors provided for each of the first column wirings, wherein the drain terminal of each first column write control transistor is connected to a common first column program voltage line, A plurality of first column write control transistors, wherein the source terminal of each first column write control transistor is connected to the corresponding first column wiring;
A plurality of second column write control transistors provided for each of the second column wirings, wherein drain terminals of the respective second column write control transistors are connected to a common second column program voltage line, A plurality of second column write control transistors, wherein the source terminal of each second column write control transistor is connected to the corresponding second column wiring;
A plurality of row write control transistors provided for each row wiring, wherein drain terminals of the row write control transistors are connected to a common row program voltage line, and source terminals of the row write control transistors are corresponding row wirings And a plurality of row write control transistors connected to
The source terminals of the first transistors on paths in the same column are connected to one another and then connected to the corresponding second column wiring, of the first and second column write transistors provided in the same column Reconfigurable circuit according to statement 2 or 3, wherein the gate terminals are connected to one another and then to the column write control signal.

(付記11)共通の時間制御信号が、同時にアクティブである経路上の前記第1のトランジスタのゲート端子に出力が接続された前記2入力AND回路の第2のデータ入力に供給され、共通の行書込み制御信号が、同じ行に設けられた経路上の前記第1のトランジスタのゲート端子に出力が接続された前記2入力AND回路の第1のデータ入力に供給される、付記8〜10のうちのいずれかの1つによる再構成可能回路。   (Supplementary note 11) A common time control signal is supplied to the second data input of the 2-input AND circuit whose output is connected to the gate terminal of the first transistor on the simultaneously active path, and the common row The write control signal is supplied to the first data input of the two-input AND circuit whose output is connected to the gate terminal of the first transistor on the path provided in the same row. Reconfigurable circuit according to any one of the.

(付記12)前記不揮発性抵抗スイッチが、金属酸化物抵抗変化素子または固体電解質抵抗変化素子を備える、付記1〜11のうちのいずれかの1つによる再構成可能回路。   (Supplementary note 12) The reconfigurable circuit according to any one of supplementary notes 1 to 11, wherein the nonvolatile resistive switch comprises a metal oxide resistance change element or a solid electrolyte resistance change element.

10 NANDゲート
11 NOTゲート
12 2入力マルチプレクサ(2MUX)
A1〜A4、A01、A02、A03、A04 2入力AND回路
Ctrl 書込み制御信号
Ctrlx0、Ctrlx1 行書込み制御信号
GND 接地線
In0、In1 データ
M1〜M4 構成メモリ
P00T1、P00T2、P10T1、P10T2、P01T1、P01T2、P11T1、P11T2 経路
PV1、PV2、PV3 プログラム電圧、プログラム電圧信号
PVx0、PVx1 行プログラム電圧信号線
PVy0、PVy1 列プログラム電圧信号線
RS1〜RS4、RS11、RS12 不揮発性抵抗スイッチ(NVRS)
RS21、RS31、RS41 第1のNVRS
RS22、RS32、RS42 第2のNVRS
RS00T2 不揮発性抵抗スイッチ(NVRS)
S1〜S4 時間制御信号
T1〜T4 パストランジスタ、時間制御信号
T12、T22、T32、T42 時間制御トランジスタ
T41 トランジスタ
Tr1〜Tr4 第1のパストランジスタ、書込み制御トランジスタ
T11、Tr1-1〜Tr1-4、Tr2-1〜Tr2-4、TT1、TT2、T00T1、T00T2、T01T1、T01T2、T10T1、T10T2、T11T1、T11T2 nMOSトランジスタ
Tr5〜Tr8 第2のパストランジスタ
TWE 書込み許可トランジスタ
Tx0、Tx1 行書込み制御トランジスタ
Ty00、Ty10 第1の列書込み制御トランジスタ
Ty01、Ty11 第2の列書込み制御トランジスタ
W1、W2 配線
WE 書込み許可信号
x0、x1 行
y0、y1 列 10 NAND gates
11 NOT gate
12 two-input multiplexer (2 MUX)
A1 to A4, A 01 , A 02 , A 03 , A 04 2-input AND circuit
Ctrl write control signal
Ctrl x0 , Ctrl x1 line write control signal
GND ground wire
In 0 , In 1 data
M1 to M4 configuration memory
P 00 T 1 , P 00 T 2 , P 10 T 1 , P 10 T 2 , P 01 T 1 , P 01 T 2 , P 11 T 1 , P 11 T 2 pathway
PV1, PV2, PV3 program voltage, program voltage signal
PV x0 , PV x1 line program voltage signal line
PV y0 , PV y1 row program voltage signal line
RS1 to RS4, RS11, RS12 Nonvolatile Resistive Switch (NVRS)
RS21, RS31, RS41 First NVRS
RS22, RS32, RS42 Second NVRS
RS 00T2 Nonvolatile Resistive Switch (NVRS)
S1 to S4 time control signal
T1 to T4 pass transistor, time control signal
T12, T22, T32, T42 Time control transistor
T41 transistor
Tr1 to Tr4 first pass transistor, write control transistor
T11, Tr1-1~Tr1-4, Tr2-1~Tr2-4, T T1 , T T2, T 00T1, T 00T2, T 01T1, T 01T2, T 10T1, T 10T2, T 11T1, T 11T2 nMOS transistor
Tr5 to Tr8 second pass transistor
T WE write enable transistor
T x0 , T x1 row write control transistor
T y00 , T y10 first column write control transistor
T y01 , T y11 second column write control transistor
W1, W2 wiring
WE write enable signal
x0, x1 line
y0, y1 columns

Claims (10)

第1および第2の配線と、
異なる時間においてアクティブであり、前記第1の配線を前記第2の配線に結合するように構成された2つ以上の経路とを備え、
各経路が、
第1の端子が前記第1の配線に接続された第1の不揮発性抵抗スイッチと、
ドレイン端子が前記不揮発性抵抗スイッチの第2の端子に接続され、ソース端子が前記第2の配線に接続された第1のトランジスタと、
出力が前記第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
時間制御信号が、前記2入力AND回路の第1のデータ入力に供給され、書込み制御信号が、前記2入力AND回路の第2のデータ入力に供給される、再構成可能回路。 First and second wires,
Two or more paths active at different times and configured to couple the first wire to the second wire,
Each route is
A first non-volatile resistive switch having a first terminal connected to the first wiring;
A first transistor having a drain terminal connected to the second terminal of the nonvolatile resistive switch and a source terminal connected to the second wiring;
A two-input AND circuit whose output is connected to the gate terminal of said first transistor,
A reconfigurable circuit, wherein a time control signal is provided to a first data input of the two-input AND circuit and a write control signal is provided to a second data input of the two-input AND circuit. 第1および第2の配線と、
異なる時間においてアクティブであり、前記第1の配線を前記第2の配線に結合するように構成された2つ以上の経路とを備え、
各経路が、
第1の端子が前記第1の配線に接続された第1の不揮発性抵抗スイッチと、
ドレイン端子が前記第1の不揮発性抵抗スイッチの第2の端子に接続された第1のトランジスタと、
第1の端子が前記第1の不揮発性抵抗スイッチの前記第2の端子に接続された第2の不揮発性抵抗スイッチと、
ソース端子が前記第2の不揮発性抵抗スイッチの第2の端子に接続され、ドレイン端子が前記第2の配線に接続された第2のトランジスタと、
出力が前記第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
時間制御信号が、前記2入力AND回路の第1のデータ入力および前記第2のトランジスタのゲート端子の両方に供給され、書込み制御信号が、前記2入力AND回路の第2のデータ入力に供給される、再構成可能回路。 First and second wires,
Two or more paths active at different times and configured to couple the first wire to the second wire,
Each route is
A first non-volatile resistive switch having a first terminal connected to the first wiring;
A first transistor having a drain terminal connected to a second terminal of the first non-volatile resistive switch;
A second non-volatile resistive switch having a first terminal connected to the second terminal of the first non-volatile resistive switch;
A second transistor having a source terminal connected to the second terminal of the second nonvolatile resistive switch and a drain terminal connected to the second wiring;
A two-input AND circuit whose output is connected to the gate terminal of said first transistor,
A time control signal is provided to both the first data input of the two input AND circuit and the gate terminal of the second transistor, and a write control signal is provided to the second data input of the two input AND circuit. Reconfigurable circuits. 第1および第2の配線と、
異なる時間においてアクティブであり、前記第1の配線を前記第2の配線に結合するように構成された2つ以上の経路とを備え、
各経路が、
第1の端子が前記第1の配線に接続された第1の不揮発性抵抗スイッチと、
ドレイン端子が前記第1の不揮発性抵抗スイッチの第2の端子に接続された第1のトランジスタと、
ソース端子が前記第1の不揮発性抵抗スイッチの第2の端子に接続された第2のトランジスタと、
第1の端子が前記第2のトランジスタのドレイン端子に接続され、第2の端子が前記第2の配線に接続された第2の不揮発性抵抗スイッチと、
出力が前記第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
時間制御信号が、前記2入力AND回路の第1のデータ入力および前記第2のトランジスタのゲート端子の両方に供給され、書込み制御信号が、前記2入力AND回路の第2のデータ入力に供給される、再構成可能回路。 First and second wires,
Two or more paths active at different times and configured to couple the first wire to the second wire,
Each route is
A first non-volatile resistive switch having a first terminal connected to the first wiring;
A first transistor having a drain terminal connected to a second terminal of the first non-volatile resistive switch;
A second transistor having a source terminal connected to the second terminal of the first non-volatile resistive switch;
A second non-volatile resistive switch having a first terminal connected to the drain terminal of the second transistor and a second terminal connected to the second wiring;
A two-input AND circuit whose output is connected to the gate terminal of said first transistor,
A time control signal is provided to both the first data input of the two input AND circuit and the gate terminal of the second transistor, and a write control signal is provided to the second data input of the two input AND circuit. Reconfigurable circuits. 前記2つ以上の経路上の前記第1のトランジスタのソース端子が、共通のプログラム電圧線に接続された、請求項2または3に記載の再構成可能回路。   The reconfigurable circuit according to claim 2, wherein source terminals of the first transistors on the two or more paths are connected to a common program voltage line. 前記2つ以上の経路上の前記2入力AND回路の前記第1のデータ入力がすべて、共通の書込み制御信号線に接続され、前記2つ以上の経路上の前記2入力AND回路の前記第2のデータ入力が、異なる時間制御信号線に接続された、請求項1から3のいずれか一項に記載の再構成可能回路。   The first data inputs of the two-input AND circuit on the two or more paths are all connected to a common write control signal line, and the second of the two-input AND circuit on the two or more paths is connected The reconfigurable circuit according to any one of claims 1 to 3, wherein the data input of is connected to different time control signal lines. 2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、
前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用される、請求項1、2および3のいずれか一項に記載の再構成可能回路。 Two or more row lines are provided as the first line, and two or more column lines are provided as the second line,
At each intersection of the two or more row wires and the two or more column wires, the two or more paths include one of the two or more row wires and the two or more column wires. A reconfigurable circuit according to any one of claims 1, 2 and 3, used to couple to one of them. 前記2入力AND回路の前記出力が、同じ行の異なる交差点に設けられかつ同時にアクティブである経路上の前記第1のトランジスタのゲート端子に接続された、請求項6に記載の再構成可能回路。   7. The reconfigurable circuit according to claim 6, wherein the outputs of the two-input AND circuit are connected to the gate terminals of the first transistors on paths provided at different cross points in the same row and simultaneously active. 2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、
前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用され、
前記列配線ごとに設けられた複数の列書込み許可トランジスタであって、各列書込み許可トランジスタのソース端子が、対応する列配線に接続された、複数の列書込み許可トランジスタと、
前記行配線ごとに設けられた複数の行書込み制御トランジスタであって、各行書込み制御トランジスタのゲート端子が、行書込み制御信号線に接続され、各行書込み制御トランジスタのソース端子が、対応する行配線に接続された、複数の行書込み制御トランジスタと、
前記行配線ごとに設けられた複数の行書込み許可トランジスタであって、各行書込み許可トランジスタのソース端子が、対応する行書込み制御トランジスタのドレイン端子に接続され、各行書込み許可トランジスタのドレイン端子が、対応する行配線に対して設けられた行プログラム電圧線に接続された、複数の行書込み許可トランジスタとをさらに備え、
前記複数の列書込み許可トランジスタのゲート端子および前記複数の行書込み許可トランジスタのゲート端子が、共通の書込み許可信号線に接続された、請求項1に記載の再構成可能回路。 Two or more row lines are provided as the first line, and two or more column lines are provided as the second line,
At each intersection of the two or more row wires and the two or more column wires, the two or more paths include one of the two or more row wires and the two or more column wires. Used to bind to one of the
A plurality of column write enable transistors provided for each of the column wirings, wherein source terminals of the respective column write enable transistors are connected to corresponding column wirings;
The plurality of row write control transistors provided for each row wiring, wherein gate terminals of each row write control transistor are connected to a row write control signal line, and source terminals of each row write control transistor are corresponding to corresponding row wires A plurality of row write control transistors connected;
The plurality of row write enable transistors provided for each row wiring, wherein the source terminal of each row write enable transistor is connected to the drain terminal of the corresponding row write control transistor, and the drain terminal of each row write enable transistor corresponds And a plurality of row write enable transistors connected to a row program voltage line provided for the row line to be
The reconfigurable circuit according to claim 1, wherein gate terminals of the plurality of column write enable transistors and gate terminals of the plurality of row write enable transistors are connected to a common write enable signal line. 2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、
前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用され、
前記列配線ごとに設けられた複数の列書込み制御トランジスタであって、各列書込み制御トランジスタのドレイン端子が、共通の列プログラム電圧線に接続され、各第1の列書込み制御トランジスタのソース端子が、対応する列配線に接続された、複数の列書込み制御トランジスタと、
前記行配線ごとに設けられた複数の行書込み制御トランジスタであって、各行書込み制御トランジスタのドレイン端子が、共通の行プログラム電圧線に接続され、各行書込み制御トランジスタのソース端子が、対応する行配線に接続された、複数の行書込み制御トランジスタとをさらに備え、
列書込み制御信号が、前記列書込みトランジスタのゲート端子に1対1で供給され、行書込み制御信号が、前記行書込みトランジスタのゲート端子に1対1で供給される、請求項2または3に記載の再構成可能回路。 Two or more row lines are provided as the first line, and two or more column lines are provided as the second line,
At each intersection of the two or more row wires and the two or more column wires, the two or more paths include one of the two or more row wires and the two or more column wires. Used to bind to one of the
The plurality of column write control transistors provided for each column wiring, wherein the drain terminal of each column write control transistor is connected to a common column program voltage line, and the source terminal of each first column write control transistor is A plurality of column write control transistors connected to corresponding column lines,
A plurality of row write control transistors provided for each row wiring, wherein drain terminals of the row write control transistors are connected to a common row program voltage line, and source terminals of the row write control transistors are corresponding row wirings And a plurality of row write control transistors connected to
A column write control signal according to claim 2 or 3, wherein a column write control signal is provided one-to-one to the gate terminal of said column write transistor and a row write control signal is provided one-to-one to the gate terminal of said row write transistor. Reconfigurable circuit. 2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、各列配線が、第1および第2の列配線を含み、
前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用され、
前記第1の列配線ごとに設けられた複数の第1の列書込み制御トランジスタであって、各第1の列書込み制御トランジスタのドレイン端子が、共通の第1の列プログラム電圧線に接続され、各第1の列書込み制御トランジスタのソース端子が、対応する第1の列配線に接続された、複数の第1の列書込み制御トランジスタと、
前記第2の列配線ごとに設けられた複数の第2の列書込み制御トランジスタであって、各第2の列書込み制御トランジスタのドレイン端子が、共通の第2の列プログラム電圧線に接続され、各第2の列書込み制御トランジスタのソース端子が、対応する第2の列配線に接続された、複数の第2の列書込み制御トランジスタと、
前記行配線ごとに設けられた複数の行書込み制御トランジスタであって、各行書込み制御トランジスタのドレイン端子が、共通の行プログラム電圧線に接続され、各行書込み制御トランジスタのソース端子が、対応する行配線に接続された、複数の行書込み制御トランジスタとをさらに備え、
同じ列における経路上の前記第1のトランジスタのソース端子が、互いに接続され、次いで、対応する第2の列配線に接続され、同じ列に設けられた前記第1および第2の列書込みトランジスタのゲート端子が、互いに接続され、次いで、列書込み制御信号に接続された、請求項2または3に記載の再構成可能回路。 Two or more row lines are provided as the first line, two or more column lines are provided as the second line, and each column line includes first and second column lines,
At each intersection of the two or more row wires and the two or more column wires, the two or more paths include one of the two or more row wires and the two or more column wires. Used to bind to one of the
The plurality of first column write control transistors provided for each of the first column wirings, wherein the drain terminal of each first column write control transistor is connected to a common first column program voltage line, A plurality of first column write control transistors, wherein the source terminal of each first column write control transistor is connected to the corresponding first column wiring;
A plurality of second column write control transistors provided for each of the second column wirings, wherein drain terminals of the respective second column write control transistors are connected to a common second column program voltage line, A plurality of second column write control transistors, wherein the source terminal of each second column write control transistor is connected to the corresponding second column wiring;
A plurality of row write control transistors provided for each row wiring, wherein drain terminals of the row write control transistors are connected to a common row program voltage line, and source terminals of the row write control transistors are corresponding row wirings And a plurality of row write control transistors connected to
The source terminals of the first transistors on paths in the same column are connected to one another and then connected to the corresponding second column wiring, of the first and second column write transistors provided in the same column 4. Reconfigurable circuit according to claim 2 or 3, wherein the gate terminals are connected to one another and then to a column write control signal.
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