JP6539911B2 - Negative resistance circuit and oscillation circuit - Google Patents
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Description
本発明は、負性抵抗回路及び発振回路に関する。 The present invention relates to a negative resistance circuit and an oscillation circuit.
近年、生体の情報処理機構をモデル化し工学的に応用することにより、生体の情報処理機構を解明することを目的とした、様々な解析が行われている。この解析の１つとして、ニューラルネットワークを用いた解析が行われている。ここで、ニューラルネットワークとは、脳機能に見られるいくつかの特性を計算機上のシミュレーションによって表現することを目的とした数学モデルである。このニューラルネットワークによって、人間の脳が行うあいまいで複雑な情報処理を可能にすることが期待されている。
ニューラルネットワークとは、ニューロンと称する入出力を持つ最小の情報処理単位同士がネットワークによって結合されることにより構築される。このニューロンをハードウェア化することにより、ハードウェアモデルを用いて大規模人工ニューラルネットワークを解析する研究が行われている。このニューロンを模したハードウェアは、ＣＭＯＳプロセスルールに基づいて集積化された半導体素子上の回路として実現されることがある。このハードウェアは、ニューロンの発振を模擬するため、非特許文献１に示されるような負性抵抗回路を備えることがある。この負性抵抗回路には、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとが含まれる。一般に、ＣＭＯＳプロセスルールによると、Ｐ型ＭＯＳＦＥＴの半導体素子上の実装面積は、Ｎ型ＭＯＳＦＥＴの半導体素子上の実装面積に比べて大きい。
In recent years, various analyzes have been performed for the purpose of elucidating the information processing mechanism of a living body by modeling the information processing mechanism of the living body and applying it in an engineering manner. As one of the analysis, analysis using a neural network is performed. Here, the neural network is a mathematical model intended to express some characteristics found in brain functions by computer simulation. It is expected that this neural network enables the vague and complex information processing performed by the human brain.
A neural network is constructed by connecting the smallest information processing units having inputs and outputs called neurons by a network. Research is being conducted to analyze large-scale artificial neural networks using hardware models by hardwareizing these neurons. Hardware simulating this neuron may be realized as a circuit on a semiconductor device integrated based on a CMOS process rule. This hardware may include a negative resistance circuit as shown in Non-Patent Document 1 in order to simulate the oscillation of a neuron. The negative resistance circuit includes a P-type MOSFET and an N-type MOSFET. Generally, according to the CMOS process rule, the mounting area on the semiconductor element of the P-type MOSFET is larger than the mounting area on the semiconductor element of the N-type MOSFET.
ここで、ニューラルネットワークに含まれるニューロンの数が膨大であるため、ニューロンを模したハードウェアは、回路の実装面積が小さいことが望ましい。しかしながら、上述した負性抵抗回路には、Ｎ型ＭＯＳＦＥＴに比べて実装面積が大きいＰ型ＭＯＳＦＥＴが含まれるため、回路の実装面積を低減することが困難であるという問題があった。 Here, since the number of neurons included in the neural network is huge, it is desirable that hardware that simulates neurons has a small circuit mounting area. However, since the negative resistance circuit described above includes a P-type MOSFET having a mounting area larger than that of the N-type MOSFET, there is a problem that it is difficult to reduce the circuit mounting area.
本発明の一実施形態は、第１端子と、第２端子との少なくとも２つの端子を備え、前記第１端子から前記第２端子に電圧降下を生じさせる電圧降下素子と、第１のＮ型ＭＯＳＦＥＴと、第２のＮ型ＭＯＳＦＥＴとを備え、前記第１のＮ型ＭＯＳＦＥＴのドレインと、前記第２のＮ型ＭＯＳＦＥＴのゲートと、前記電圧降下素子の前記第２端子とが互いに接続され、前記第１のＮ型ＭＯＳＦＥＴのゲートと、前記第２のＮ型ＭＯＳＦＥＴのソースとが互いに接続され、前記第１のＮ型ＭＯＳＦＥＴのソースは接地され、前記電圧降下素子の前記第１端子と、前記第２のＮ型ＭＯＳＦＥＴのドレインとが、電源電圧と接続され、前記第２のＮ型ＭＯＳＦＥＴがＯＮ状態になった場合に、前記第２のＮ型ＭＯＳＦＥＴがＯＦＦ状態である場合に比べて、前記第２のＮ型ＭＯＳＦＥＴのソースの電位に対する前記第２のＮ型ＭＯＳＦＥＴのドレインの電位が低下し、かつ前記第２のＮ型ＭＯＳＦＥＴのドレインから前記第２のＮ型ＭＯＳＦＥＴのソースに流れる電流の電流値が増加することにより、前記第２のＮ型ＭＯＳＦＥＴが負性抵抗特性を示すことを特徴とする負性抵抗回路である。 One embodiment of the present invention includes a voltage drop element including at least two terminals of a first terminal and a second terminal, which causes a voltage drop from the first terminal to the second terminal, and a first N-type. A MOSFET and a second N-type MOSFET, wherein the drain of the first N-type MOSFET, the gate of the second N-type MOSFET, and the second terminal of the voltage drop element are connected to each other The gate of the first N-type MOSFET and the source of the second N-type MOSFET are connected to each other, the source of the first N-type MOSFET is grounded, and the first terminal of the voltage drop device is a drain of said second N-type MOSFET is connected to the power supply voltage, when the second N-type MOSFET is turned oN state, compared to when the second N-type MOSFET is OFF The potential of the drain of the second N-type MOSFET decreases with respect to the potential of the source of the second N-type MOSFET, and flows from the drain of the second N-type MOSFET to the source of the second N-type MOSFET The negative resistance circuit is characterized in that the second N-type MOSFET exhibits negative resistance characteristics by increasing the current value of the current .
また、本発明の一実施形態の負性抵抗回路は、前記第１のＮ型ＭＯＳＦＥＴのゲート−ドレイン間の寄生容量と、前記第２のＮ型ＭＯＳＦＥＴのゲート−ソース間の寄生容量との和よりも、前記第１のＮ型ＭＯＳＦＥＴのゲート−ソース間の寄生容量と、前記第２のＮ型ＭＯＳＦＥＴのソース−ドレイン間の寄生容量との和の方が大きいことを特徴とする。 In the negative resistance circuit according to one embodiment of the present invention, the sum of the parasitic capacitance between the gate and the drain of the first N-type MOSFET and the parasitic capacitance between the gate and the source of the second N-type MOSFET It is further characterized in that the sum of the parasitic capacitance between the gate and the source of the first N-type MOSFET and the parasitic capacitance between the source and the drain of the second N-type MOSFET is larger.
また、本発明の一実施形態の負性抵抗回路において、前記電圧降下素子とは、第３のＮ型ＭＯＳＦＥＴであり、前記第３のＮ型ＭＯＳＦＥＴのゲート及び、前記第１端子としての前記第３のＮ型ＭＯＳＦＥＴのドレインが電源電圧と接続され、
前記第２端子としての前記第３のＮ型ＭＯＳＦＥＴのソースと、前記第１のＮ型ＭＯＳＦＥＴのドレインと、前記第２のＮ型ＭＯＳＦＥＴのゲートとが互いに接続される
ことを特徴とする。
In the negative resistance circuit according to one embodiment of the present invention, the voltage drop device is a third N-type MOSFET, and the gate of the third N-type MOSFET and the first terminal as the first terminal . The drain of N-type MOSFET 3 is connected to the supply voltage,
A source of the third N-type MOSFET as the second terminal, a drain of the first N-type MOSFET, and a gate of the second N-type MOSFET are connected to each other.
また、本発明の一実施形態の負性抵抗回路は、前記電圧降下素子とは、ダイオードであり、前記第１端子としての前記ダイオードのアノード端子と、電源電圧とが接続され、前記第２端子としての前記ダイオードのカソード端子と、前記第１のＮ型ＭＯＳＦＥＴのドレインと、前記第２のＮ型ＭＯＳＦＥＴのゲートとが互いに接続されることを特徴とする。 Moreover, the negative resistance circuit of an embodiment of the present invention, and the voltage drop element is a diode, the anode terminal of the diode as a first terminal, and a power supply voltage is connected, the second terminal The cathode terminal of the diode as described above, the drain of the first N-type MOSFET, and the gate of the second N-type MOSFET are connected to each other.
また、本発明の一実施形態は、上述の負性抵抗回路と、第４のＮ型ＭＯＳＦＥＴとを備え、前記第４のＮ型ＭＯＳＦＥＴのドレインと、前記負性抵抗回路が備える前記第１のＮ型ＭＯＳＦＥＴのゲートと、前記第２のＮ型ＭＯＳＦＥＴのソースとが互いに接続され、前記第４のＮ型ＭＯＳＦＥＴのゲートと、電源電圧とが接続され、前記第４のＮ型ＭＯＳＦＥＴのソースは接地されることを特徴とする発振回路である。 In one embodiment of the present invention, the above-described negative resistance circuit and a fourth N-type MOSFET are provided, and the drain of the fourth N-type MOSFET and the first one having the negative resistance circuit The gate of the N-type MOSFET and the source of the second N-type MOSFET are connected to each other, the gate of the fourth N-type MOSFET is connected to the power supply voltage, and the source of the fourth N-type MOSFET is It is an oscillation circuit characterized by being grounded.
本発明によれば、負性抵抗回路の実装面積を低減することができる。 According to the present invention, the mounting area of the negative resistance circuit can be reduced.
［第１実施形態］
以下、図を参照して負性抵抗回路１０の第１実施形態について説明する。初めに図１を参照して、負性抵抗回路１０の構成の概要について説明する。
図１は、本実施形態の負性抵抗回路１０を示す回路図である。
負性抵抗回路１０は、３つのＮ型ＭＯＳＦＥＴと、電源電圧ＶＡとを備える。Ｎ型ＭＯＳＦＥＴはそれぞれ、ＦＥＴＭｎ、ＦＥＴＭｃ、ＦＥＴＭｄと称する。
ここで、ＦＥＴＭｎのゲート端子を端子ＴｎＧと、ドレイン端子を端子ＴｎＤと、ソース端子を端子ＴｎＳと称する。また、ＦＥＴＭｄのゲート端子を端子ＴｄＧと、ドレイン端子を端子ＴｄＤと、ソース端子を端子ＴｄＳと称する。また、ＦＥＴＭｃのゲート端子を端子ＴｃＧと、ドレイン端子を端子ＴｃＤと、ソース端子を端子ＴｃＳと称する。
ＦＥＴＭｄの端子ＴｄＧと、端子ＴｄＤと、ＦＥＴＭｎの端子ＴｎＤとは、電源電圧ＶＡと接続される。ＦＥＴＭｄは、端子ＴｄＧと、端子ＴｄＤとが接続されていることにより、ダイオードとして動作する。また、ＦＥＴＭｄの端子ＴｄＳと、ＦＥＴＭｎの端子ＴｎＧと、ＦＥＴＭｃの端子ＴｃＤとが接続される。また、ＦＥＴＭｎの端子ＴｎＳと、ＦＥＴＭｃの端子ＴｃＧとが接続される。またＦＥＴＭｃの端子ＴｃＳは、グラウンドに接続される。またＦＥＴＭｄと、ＦＥＴＭｎと、ＦＥＴＭｃのバルク端子は、いずれもグラウンドに接続される。この一例の場合、グラウンドとは、電源電圧ＶＡのマイナス端子である。なお、グラウンドに接続することを、接地するとも称する。
この負性抵抗回路１０によって出力される出力電圧をｖｏｕｔと称する。この出力電圧ｖｏｕｔは、ＦＥＴＭｎの端子ＴｎＳと、グラウンドとの間に生じる電圧である。
上述の接続によって負性抵抗回路１０を構成することにより、ＭＯＳＦＥＴの特性によって寄生容量が生じる。以下、図２を参照して、負性抵抗回路１０の寄生容量について説明する。
First Embodiment
Hereinafter, a first embodiment of the negative resistance circuit 10 will be described with reference to the drawings. First, with reference to FIG. 1, the outline of the configuration of the negative resistance circuit 10 will be described.
FIG. 1 is a circuit diagram showing a negative resistance circuit 10 of the present embodiment.
Negative resistance circuit 10 includes three N-type MOSFETs and power supply voltage VA. The N-type MOSFETs are referred to as FETMn, FETMc and FETMd, respectively.
Here, the gate terminal of the FETMn is referred to as a terminal TnG, the drain terminal is referred to as a terminal TnD, and the source terminal is referred to as a terminal TnS. The gate terminal of the FET Md is referred to as a terminal TdG, the drain terminal is referred to as a terminal TdD, and the source terminal is referred to as a terminal TdS. Further, the gate terminal of the FET Mc is referred to as a terminal TcG, the drain terminal is referred to as a terminal TcD, and the source terminal is referred to as a terminal TcS.
The terminal TdG of the FET Md, the terminal TdD, and the terminal TnD of the FET Mn are connected to the power supply voltage VA. The FET Md operates as a diode because the terminal TdG and the terminal TdD are connected. Further, the terminal TdS of the FET Md, the terminal TnG of the FET Mn, and the terminal TcD of the FET Mc are connected. Further, the terminal TnS of the FETMn and the terminal TcG of the FETMc are connected. Further, the terminal TcS of the FET Mc is connected to the ground. Also, the bulk terminals of FETMd, FETMn and FETMc are all connected to the ground. In this example, the ground is the negative terminal of the power supply voltage VA. Note that connection to ground is also referred to as ground.
The output voltage output by this negative resistance circuit 10 is called vout. The output voltage vout is a voltage generated between the terminal TnS of the FET Mn and the ground.
By configuring the negative resistance circuit 10 by the above-described connection, parasitic capacitance is generated by the characteristics of the MOSFET. The parasitic capacitance of the negative resistance circuit 10 will be described below with reference to FIG.
図２は、本実施形態の負性抵抗回路１０と、寄生容量とを示す回路図である。
負性抵抗回路１０のＦＥＴＭｃのゲート−ドレイン間と、ＦＥＴＭｎのゲート−ソース間とに生じる寄生容量を合わせて寄生容量Ｃｇと称する。また、負性抵抗回路１０のＦＥＴＭｃのゲート−ソース間と、ＦＥＴＭｎのソース−ドレイン間とに生じる寄生容量を合わせて寄生容量Ｃｍと称する。寄生容量Ｃｇと、寄生容量Ｃｍとは、ＭＯＳＦＥＴの特性によって生じるものであり、回路部品としては存在しない。以下においては、便宜上、これらの寄生容量が、回路部品として存在するものとして説明する。
寄生容量Ｃｇの端子を、端子Ｔｃｇ１と、端子Ｔｃｇ２と称する。寄生容量Ｃｇの端子Ｔｃｇ１は、ＦＥＴＭｃの端子ＴｃＧと、ＦＥＴＭｎの端子ＴｎＳとに接続される。また、寄生容量Ｃｇの端子Ｔｃｇ２は、ＦＥＴＭｃの端子ＴｃＤと、ＦＥＴＭｄの端子ＴｄＳと、ＦＥＴＭｎの端子ＴｎＧとに接続される。
寄生容量Ｃｍの端子を、端子Ｔｃｍ１と、端子Ｔｃｍ２と称する。寄生容量Ｃｍの端子Ｔｃｍ１は、ＦＥＴＭｎの端子ＴｎＳと接続される。また、寄生容量Ｃｍの端子Ｔｃｍ２は、グラウンドに接続される。また、出力電圧ｖｏｕｔは、ＦＥＴＭｎの端子ＴｎＳと、グラウンドとの間に生じる電圧である。ここで、寄生容量Ｃｍの端子Ｔｃｍ１と、端子Ｔｃｍ２との間に生じる電圧を、出力電圧ｖｏｕｔとも称する。
ＦＥＴＭｎと、ＦＥＴＭｃとは、寄生容量Ｃｇが、寄生容量Ｃｍより小さい値となるものが選択される。
FIG. 2 is a circuit diagram showing the negative resistance circuit 10 of the present embodiment and parasitic capacitance.
The parasitic capacitances generated between the gate and drain of the FET Mc of the negative resistance circuit 10 and between the gate and source of the FET Mn are collectively referred to as a parasitic capacitance Cg. Further, parasitic capacitances generated between the gate and source of the FET Mc of the negative resistance circuit 10 and between the source and drain of the FET Mn are collectively referred to as a parasitic capacitance Cm. The parasitic capacitance Cg and the parasitic capacitance Cm are generated by the characteristics of the MOSFET and do not exist as circuit components. In the following, for convenience, these parasitic capacitances will be described as being present as circuit components.
The terminals of the parasitic capacitance Cg are referred to as a terminal Tcg1 and a terminal Tcg2. The terminal Tcg1 of the parasitic capacitance Cg is connected to the terminal TcG of the FET Mc and the terminal TnS of the FET Mn. Further, the terminal Tcg2 of the parasitic capacitance Cg is connected to the terminal TcD of the FETMc, the terminal TdS of the FETMd, and the terminal TnG of the FETMn.
The terminals of the parasitic capacitance Cm are referred to as a terminal Tcm1 and a terminal Tcm2. The terminal Tcm1 of the parasitic capacitance Cm is connected to the terminal TnS of the FET Mn. Further, the terminal Tcm2 of the parasitic capacitance Cm is connected to the ground. Further, the output voltage vout is a voltage generated between the terminal TnS of the FET Mn and the ground. Here, a voltage generated between the terminal Tcm1 of the parasitic capacitance Cm and the terminal Tcm2 is also referred to as an output voltage vout.
The FETMn and the FETMc are selected such that the parasitic capacitance Cg is smaller than the parasitic capacitance Cm.
ここで、ＦＥＴＭｎの端子ＴｎＳと、端子ＴｎＤとの間に生じる電圧を電圧ｖｎｄｓと称する。また、ＦＥＴＭｎの端子ＴｎＤから端子ＴｎＳ方向へ流れる電流を、電流ｉｎｄｓと称する。また、ＦＥＴＭｃの端子ＴｃＤから端子ＴｃＳへ流れる電流を、電流ｉｃｄｓと称する。また、端子Ｔｃｇ２にかかる電圧を電圧ｖｃｇと称する。
以下、図３を参照して負性抵抗回路１０の動作による内部電圧、及び内部電流の時間推移について説明する。
Here, a voltage generated between the terminal TnS of the FETMn and the terminal TnD is referred to as a voltage vnds. Further, the current flowing from the terminal TnD of the FETMn in the direction of the terminal TnS is referred to as a current inds. Further, the current flowing from the terminal TcD to the terminal TcS of the FET Mc is referred to as a current icds. The voltage applied to the terminal Tcg2 is referred to as a voltage vcg.
Hereinafter, the time transition of the internal voltage and the internal current due to the operation of the negative resistance circuit 10 will be described with reference to FIG.
図３は、本実施形態の負性抵抗回路１０の動作の一例を表すグラフである。このグラフには、負性抵抗回路１０の内部電流と、内部電圧の推移の一例が示される。
具体的には、電流ｉｎｄｓの時間推移を示す波形Ｗｉｎｄｓと、電源電圧ＶＡの時間推移を示す波形ＷＶＡと、電圧ｖｃｇの時間推移を示す波形Ｗｖｃｇと、出力電圧ｖｏｕｔの時間推移を示す波形Ｗｖｏｕｔとを図３に示す。この図３において、横軸は時刻を、縦軸は電圧値及び電流値をそれぞれ示す。これら縦軸のうち、左側の縦軸は、波形ＷＶＡ、波形Ｗｖｃｇ、及び波形Ｗｖｏｕｔの電圧値を示す。また、右側の縦軸は、波形Ｗｉｎｄｓの電流値を示す。
負性抵抗回路１０の動作によって内部電圧、及び内部電流の時間推移による変化点を、それぞれ時刻ｔ１、時刻ｔ２、時刻ｔ３、時刻ｔ４と称する。
まず、負性抵抗回路１０に電源電圧ＶＡが印加され、動作を開始する時刻を時刻ｔ０と称する。時刻ｔ０から時刻ｔ１までを、初期状態と称する。また、時刻ｔ１から時刻ｔ２までを、充電状態と称する。また、時刻ｔ２から時刻ｔ３までを、負性電流発生状態と称する。また、時刻ｔ３から時刻ｔ４までを、放電状態と称する。
以下、図２と、図３とを参照して、負性抵抗回路１０の各状態の動作の詳細について説明する。
FIG. 3 is a graph showing an example of the operation of the negative resistance circuit 10 of the present embodiment. This graph shows an example of the internal current of the negative resistance circuit 10 and the transition of the internal voltage.
Specifically, a waveform Winds indicating the time transition of the current inds, a waveform WVA indicating the time transition of the power supply voltage VA, a waveform Wvcg indicating the time transition of the voltage vcg, and a waveform Wvout indicating the time transition of the output voltage vout Is shown in FIG. In FIG. 3, the horizontal axis represents time, and the vertical axis represents a voltage value and a current value. Among these vertical axes, the left vertical axis indicates voltage values of the waveform WVA, the waveform Wvcg, and the waveform Wvout. The vertical axis on the right side indicates the current value of the waveform Winds.
The change points of the internal voltage and the internal current due to the time transition due to the operation of the negative resistance circuit 10 are referred to as time t1, time t2, time t3 and time t4, respectively.
First, the time when the power supply voltage VA is applied to the negative resistance circuit 10 and the operation is started is referred to as time t0. The period from time t0 to time t1 is referred to as an initial state. Further, from time t1 to time t2 is referred to as a charging state. Further, from time t2 to time t3 is referred to as a negative current generation state. Further, from time t3 to time t4 is referred to as a discharge state.
The details of the operation of each state of the negative resistance circuit 10 will be described below with reference to FIGS. 2 and 3.
この一例では、電源電圧ＶＡは時刻ｔ０から時刻ｔ４までに、０Ｖから２．０Ｖまで上昇する。また、この一例の場合、負性抵抗回路１０が備えるＮ型ＭＯＳＦＥＴは、それぞれＷ／Ｌ比が特有の値を持つものが選定される。具体的には、ＦＥＴＭｎは、Ｗ／Ｌ比が１５、ＦＥＴＭｃはＷ／Ｌ比が０．３２、ＦＥＴＭｄは、Ｗ／Ｌ比が０．１５であるものが選定される。また、この一例では、負性抵抗回路１０に電源電圧ＶＡが印加される以前に、寄生容量Ｃｇと、寄生容量Ｃｍとには、電荷が蓄積されていない場合について説明する。 In this example, the power supply voltage VA rises from 0 V to 2.0 V from time t0 to time t4. Further, in the case of this example, N-type MOSFETs provided in the negative resistance circuit 10 are selected so that the W / L ratio has a specific value. Specifically, the FETMn is selected to have a W / L ratio of 15, the FETMc to have a W / L ratio of 0.32, and the FETMd to have a W / L ratio of 0.15. Further, in this example, the case where charges are not accumulated in the parasitic capacitance Cg and the parasitic capacitance Cm before the power supply voltage VA is applied to the negative resistance circuit 10 will be described.
まず、初期状態について説明する。負性抵抗回路１０は、時刻ｔ０から電源電圧ＶＡが印加されることにより動作を開始する。寄生容量Ｃｇと、寄生容量Ｃｍとには、電荷が蓄積されていないため、時刻ｔ０から時刻ｔ１まで、波形Ｗｖｃｇが示す電圧ｖｃｇと、波形Ｗｖｏｕｔが示す出力電圧ｖｏｕｔは、０Ｖに近い値となる。 First, the initial state will be described. Negative resistance circuit 10 starts its operation by applying power supply voltage VA from time t0. Since charges are not accumulated in the parasitic capacitance Cg and the parasitic capacitance Cm, the voltage vcg indicated by the waveform Wvcg and the output voltage vout indicated by the waveform Wvout have values close to 0 V from time t0 to time t1. .
次に、充電状態について説明する。負性抵抗回路１０に電源電圧ＶＡが印加されることにより、寄生容量Ｃｇには、ＦＥＴＭｄを介して電荷が蓄積される。この寄生容量Ｃｇの電荷の蓄積に従って、電圧ｖｃｇが増加する。すなわち、時刻ｔ１から時刻ｔ２までの間、波形Ｗｖｃｇが示す電圧は、正の方向に増加する。
寄生容量Ｃｍには、ＦＥＴＭｄと、寄生容量Ｃｇとを介して電荷が蓄積される。つまり、寄生容量Ｃｇに蓄積される電荷が増加するに従って、寄生容量Ｃｍに蓄積される電荷が増加する。つまり、電圧ｖｃｇが増加するに従って、出力電圧ｖｏｕｔが増加する。これにより、時刻ｔ１から時刻ｔ２までの間、波形Ｗｖｏｕｔが示す出力電圧ｖｏｕｔは、波形Ｗｖｃｇが示す電圧ｖｃｇに追従して正の方向に上昇する。
Next, the state of charge will be described. By applying the power supply voltage VA to the negative resistance circuit 10, charges are accumulated in the parasitic capacitance Cg via the FET Md. The voltage vcg increases in accordance with the charge accumulation of the parasitic capacitance Cg. That is, from time t1 to time t2, the voltage indicated by the waveform Wvcg increases in the positive direction.
In the parasitic capacitance Cm, charge is accumulated via the FET Md and the parasitic capacitance Cg. That is, as the charge accumulated in the parasitic capacitance Cg increases, the charge accumulated in the parasitic capacitance Cm increases. That is, as the voltage vcg increases, the output voltage vout increases. Thus, from time t1 to time t2, the output voltage vout indicated by the waveform Wvout rises in the positive direction following the voltage vcg indicated by the waveform Wvcg.
次に、負性電流発生状態について説明する。ＦＥＴＭｎの端子ＴｎＧには、電圧ｖｃｇが示す電圧値が印加される。すなわち、電圧ｖｃｇが増加することによって、ＦＥＴＭｎのゲートのしきい値電圧を越えた場合、ＦＥＴＭｎはＯＮ状態となる。これにより、電流ｉｎｄｓが急激に流れる。すなわち、寄生容量Ｃｍに急激に電荷が蓄積され、出力電圧ｖｏｕｔが増加する。つまり、時刻ｔ２から時刻ｔ３までの間、波形Ｗｉｎｄｓが示す電流ｉｎｄｓと、波形Ｗｖｃｇが示す電圧ｖｃｇと、波形Ｗｖｏｕｔとが示す出力電圧ｖｏｕｔとは、急激に正の方向に上昇する。
時刻ｔ２から時刻ｔ３までの間において、ＦＥＴＭｎがＯＮ状態になることにより、端子ＴｎＳと、端子ＴｎＤとの間に生じる電圧ｖｎｄｓは、減少する（不図示）。時刻ｔ２から時刻ｔ３までの間において、電圧ｖｎｄｓが減少していながら、電流ｉｎｄｓは増加する。この時刻ｔ２から時刻ｔ３までの間における電流ｉｎｄｓを、負性電流とも称する。
Next, the negative current generation state will be described. A voltage value indicated by a voltage vcg is applied to the terminal TnG of the FETMn. That is, when the voltage vcg exceeds the threshold voltage of the gate of the FETMn by the increase of the voltage vcg, the FETMn is in the ON state. Thereby, the current inds flows rapidly. That is, charge is rapidly accumulated in the parasitic capacitance Cm, and the output voltage vout increases. That is, from time t2 to time t3, the current inds indicated by the waveform Winds, the voltage vcg indicated by the waveform Wvcg, and the output voltage vout indicated by the waveform Wvout rapidly rise in the positive direction.
Between time t2 and time t3, the FET Mn is turned ON, whereby the voltage vnds generated between the terminal TnS and the terminal TnD decreases (not shown). From time t2 to time t3, the current inds increases while the voltage vnds decreases. The current inds between time t2 and time t3 is also referred to as a negative current.
時刻ｔ３から時刻ｔ４までの間において、ＦＥＴＭｃの端子ＴｃＧには、出力電圧ｖｏｕｔが印加される。時刻ｔ３から時刻ｔ４までの間において、出力電圧ｖｏｕｔが急激に増加することにより、ＦＥＴＭｃのゲートのしきい値電圧を越えた場合、ＦＥＴＭｃは、ＯＮ状態となる。これにより、ＦＥＴＭｃの端子ＴｃＤから端子ＴｃＳ方向へ電流ｉｃｄｓが流れる。この電流ｉｃｄｓが流れることにより、寄生容量Ｃｇと、寄生容量Ｃｍとからは、急激に電荷が放電される。また、寄生容量Ｃｇと、寄生容量Ｃｍとから急激に電荷が放電されることにより、電圧ｖｃｇと、出力電圧ｖｏｕｔとが減少する。これにより、ＦＥＴＭｎの端子ＴｎＧに印加される電圧が減少するため、ＦＥＴＭｎがＯＦＦ状態となり、電流ｉｎｄｓが流れなくなる。すなわち、時刻ｔ３から時刻ｔ４までの間、波形Ｗｉｎｄｓが示す電流ｉｎｄｓ０に近い値となる。 Between time t3 and time t4, the output voltage vout is applied to the terminal TcG of the FET Mc. When the threshold voltage of the gate of the FET Mc is exceeded by a rapid increase of the output voltage vout between time t3 and time t4, the FET Mc is turned ON. Thereby, the current icds flows from the terminal TcD of the FET Mc in the direction of the terminal TcS. By the flow of the current icds, charges are rapidly discharged from the parasitic capacitance Cg and the parasitic capacitance Cm. In addition, the charge is rapidly discharged from the parasitic capacitance Cg and the parasitic capacitance Cm, so that the voltage vcg and the output voltage vout decrease. As a result, the voltage applied to the terminal TnG of the FETMn decreases, so the FETMn is turned off and the current inds does not flow. That is, the value is close to the current inds0 indicated by the waveform Winds from time t3 to time t4.
寄生容量Ｃｇと、寄生容量Ｃｍとでは、寄生容量Ｃｍの方が大きい容量であるため、波形Ｗｖｃｇと、波形Ｗｖｏｕｔとでは、波形Ｗｖｏｕｔの方が緩やかに下降する。これにより、寄生容量Ｃｍの放電が完了される前に、寄生容量Ｃｇの放電が完了される。すなわち、時刻ｔ３から時刻ｔ４までの間、波形Ｗｖｃｇが示す電圧ｖｃｇは、時刻ｔ３から時刻ｔ４までの間、減少する。 Since the parasitic capacitance Cm is larger for the parasitic capacitance Cg and the parasitic capacitance Cm, the waveform Wvout gently drops for the waveform Wvcg and the waveform Wvout. Thereby, the discharge of the parasitic capacitance Cg is completed before the discharge of the parasitic capacitance Cm is completed. That is, the voltage vcg indicated by the waveform Wvcg decreases from time t3 to time t4 from time t3 to time t4.
また、放電が完了された寄生容量Ｃｇには、電荷が蓄積されていない状態となる。これにより、寄生容量Ｃｍには、ＦＥＴＭｄと、寄生容量Ｃｇとを介して、電荷の蓄積が行われない。すなわち、出力電圧ｖｏｕｔの値は、ある電圧まで減少した後、一定となる。つまり、波形Ｗｖｏｕｔが示す出力電圧ｖｏｕｔは、時刻ｔ３から減少をはじめ、時刻ｔ４までには一定の値となる。
すなわち、出力電圧ｖｏｕｔの推移である波形Ｗｖｏｕｔは、時刻ｔ０から時刻ｔ２まで上昇し、時刻ｔ３において最大となった後下降し、時刻ｔ４までに一定の値となる。つまり、負性抵抗回路１０は、出力電圧ｖｏｕｔを１パルスぶん出力する。
In addition, in the parasitic capacitance Cg for which the discharge is completed, the charge is not accumulated. As a result, charge is not stored in the parasitic capacitance Cm via the FET Md and the parasitic capacitance Cg. That is, the value of the output voltage vout becomes constant after decreasing to a certain voltage. That is, the output voltage vout indicated by the waveform Wvout starts to decrease from time t3 and becomes a constant value by time t4.
That is, the waveform Wvout, which is a transition of the output voltage vout, rises from time t0 to time t2, reaches a maximum at time t3 and then falls, and reaches a constant value by time t4. That is, the negative resistance circuit 10 outputs the output voltage vout for one pulse.
以下、図４を参照して従来の技術によって設計される負性抵抗回路の概要について説明する。
図４は、従来の技術によって設計される負性抵抗回路の一例を示す回路図である。ここで、従来の技術によって設計される負性抵抗回路を、従来の負性抵抗回路ＣＮＲと称する。
従来の負性抵抗回路ＣＮＲは、ＦＥＴＭｃｂと、ＦＥＴＭｄｂと、ＦＥＴＭｎｂと、コンデンサＣｇｂと、コンデンサＣｍｂと、電源電圧ＶＡとを備える。ＦＥＴＭｄｂと、ＦＥＴＭｎｂとは、Ｐ型ＭＯＳＦＥＴによって構成される。また、ＦＥＴＭｃｂは、Ｎ型ＭＯＳＦＥＴによって構成される。
ここで、ＦＥＴＭｃｂのゲート端子を端子ＴｃｂＧと、ドレイン端子を端子ＴｃｂＤと、ソース端子を端子ＴｃｂＳと称する。また、ＦＥＴＭｄｂのゲート端子を端子ＴｄｂＧと、ドレイン端子を端子ＴｄｂＤと、ソース端子を端子ＴｄｂＳと称する。また、ＦＥＴＭｎｂのゲート端子を端子ＴｎｂＧと、ドレイン端子を端子ＴｎｂＤと、ソース端子を端子ＴｎｂＳと称する。また、コンデンサＣｇｂの端子を、端子Ｔｃｇｂ１と、端子Ｔｃｇ２と称する。またコンデンサＣｍｂの端子を、端子Ｔｃｍｂ１と、端子Ｔｃｍ２と称する。
ＦＥＴＭｃｂの端子ＴｃｂＤと、ＦＥＴＭｄｂの端子ＴｄｂＳとは、電源電圧ＶＡと接続される。ＦＥＴＭｄｂの端子ＴｄｂＤと、ＦＥＴＭｃｂの端子ＴｃｂＧとは、コンデンサＣｇｂの端子Ｔｃｇ２と接続される。また、コンデンサＣｇｂの端子Ｔｃｇ２と、ＦＥＴＭｎｂの端子ＴｎｂＤとは、コンデンサＣｍｂの端子Ｔｃｍｂ１と接続される。また、コンデンサＣｍｂの端子Ｔｃｍｂ２と、ＦＥＴＭｄｂの端子ＴｄｂＧと、ＦＥＴＭｎｂの端子ＴｎｂＧとは、グラウンドに接続される。ＦＥＴＭｎｂの端子ＴｎｂＳは、ＦＥＴＭｃｂの端子ＴｃｂＳと接続される。
また、Ｎ型ＭＯＳＦＥＴであるＦＥＴＭｃｂのバルク端子は、グラウンドに接続され、Ｐ型ＭＯＳＦＥＴであるＦＥＴＭｎｂのバルク端子と、ＦＥＴＭｄｂのバルク端子とは、それぞれのソース端子と接続される。
上述の構成によって接続される従来の負性抵抗回路ＣＮＲは、出力電圧ｖｏｕｔｂを出力する。この、出力電圧ｖｏｕｔｂと、負性抵抗回路１０が出力する出力電圧ｖｏｕｔとは同様の値となる。
The outline of the negative resistance circuit designed by the prior art will be described below with reference to FIG.
FIG. 4 is a circuit diagram showing an example of a negative resistance circuit designed by the prior art. Here, the negative resistance circuit designed by the prior art is referred to as a conventional negative resistance circuit CNR.
The conventional negative resistance circuit CNR includes an FET Mcb, an FET Mdb, an FET Mnb, a capacitor Cgb, a capacitor Cmb, and a power supply voltage VA. The FET Mdb and the FET Mnb are configured by P-type MOSFETs. Also, the FET Mcb is configured by an N-type MOSFET.
Here, the gate terminal of the FET Mcb is referred to as a terminal TcbG, the drain terminal is referred to as a terminal TcbD, and the source terminal is referred to as a terminal TcbS. The gate terminal of the FET Mdb is referred to as a terminal TdbG, the drain terminal is referred to as a terminal TdbD, and the source terminal is referred to as a terminal TdbS. The gate terminal of the FETMnb is referred to as a terminal TnbG, the drain terminal is referred to as a terminal TnbD, and the source terminal is referred to as a terminal TnbS. The terminals of the capacitor Cgb are referred to as a terminal Tcgb1 and a terminal Tcg2. The terminals of the capacitor Cmb are referred to as a terminal Tcmb1 and a terminal Tcm2.
The terminal TcbD of the FET Mcb and the terminal TdbS of the FET Mdb are connected to the power supply voltage VA. The terminal TdbD of the FET Mdb and the terminal TcbG of the FET Mcb are connected to the terminal Tcg2 of the capacitor Cgb. The terminal Tcg2 of the capacitor Cgb and the terminal TnbD of the FET Mnb are connected to the terminal Tcmb1 of the capacitor Cmb. The terminal Tcmb of the capacitor Cmb, the terminal TdbG of the FET Mdb, and the terminal TnbG of the FETMnb are connected to the ground. The terminal TnbS of the FETMnb is connected to the terminal TcbS of the FET Mcb.
Further, the bulk terminal of the FET Mcb which is an N-type MOSFET is connected to the ground, and the bulk terminal of the FETMnb which is a P-type MOSFET and the bulk terminal of the FET Mdb are connected to their respective source terminals.
The conventional negative resistance circuit CNR connected by the above-described configuration outputs an output voltage voutb. The output voltage voutb and the output voltage vout output from the negative resistance circuit 10 have similar values.
以上説明したように、本実施形態の負性抵抗回路１０は、Ｎ型ＭＯＳＦＥＴであるＦＥＴＭｄと、ＦＥＴＭｎと、ＦＥＴＭｃとを備える。
ＦＥＴＭｃの端子ＴｃＤと、ＦＥＴＭｎの端子ＴｎＧと、ＦＥＴＭｄの端子ＴｄＳとが接続される。また、ＦＥＴＭｃの端子ＴｃＧと、ＦＥＴＭｎの端子ＴｎＳとが接続される。また、ＦＥＴＭｃの端子ＴｃＳは、グラウンドに接続される。また、ＦＥＴＭｄの端子ＴｄＧと、端子ＴｄＤと、ＦＥＴＭｎの端子ＴｎＤとは、電源電圧ＶＡと接続される。
上述の接続により構成される負性抵抗回路１０は、負性抵抗回路１０は、負性電流である電流ｉｎｄｓを生成する。この電流ｉｎｄｓにより、負性抵抗回路１０は、出力電圧ｖｏｕｔとして１パルス波形を出力する。
ここで、負性抵抗回路１０と、従来の負性抵抗回路ＣＮＲとを比較する。負性抵抗回路１０は、従来の負性抵抗回路ＣＮＲが備える２つのＰ型ＭＯＳＦＥＴをＮ型ＭＯＳＦＥＴに置き換えることにより、寄生容量Ｃｇと、寄生容量Ｃｍとが生じさせる。これにより、従来の負性抵抗回路ＣＮＲでは、コンデンサＣｇｂと、コンデンサＣｍｂとによって行う動作を、負性抵抗回路１０では、寄生容量Ｃｇと、寄生容量Ｃｍとによって行うことができる。すなわち、負性抵抗回路１０では、従来の負性抵抗回路ＣＮＲが備えるコンデンサＣｇｂと、コンデンサＣｍｂとを削減することができる。これにより、負性抵抗回路１０では、従来の負性抵抗回路ＣＮＲより回路の実装面積を削減することができる。
また、負性抵抗回路１０によると、Ｐ型ＭＯＳＦＥＴの実装面積が、Ｎ型ＭＯＳＦＥＴの実装面積より大きくなる場合には、次の効果を奏する。すなわち、負性抵抗回路１０によると、従来の負性抵抗回路ＣＮＲが備える２つのＰ型ＭＯＳＦＥＴをＮ型ＭＯＳＦＥＴに置き換えることにより、回路の実装面積を削減することができる。
つまり、本実施形態の負性抵抗回路１０によれば、Ｎ型ＭＯＳＦＥＴを用いた回路構成によって回路実装面積を削減することができる。
As described above, the negative resistance circuit 10 of the present embodiment includes the FET Md, which is an N-type MOSFET, the FET Mn, and the FET Mc.
The terminal TcD of FETMc, the terminal TnG of FETMn, and the terminal TdS of FETMd are connected. Further, the terminal TcG of the FET Mc and the terminal TnS of the FET Mn are connected. Also, the terminal TcS of the FET Mc is connected to the ground. Further, the terminal TdG of the FET Md, the terminal TdD, and the terminal TnD of the FET Mn are connected to the power supply voltage VA.
In the negative resistance circuit 10 configured by the above-described connection, the negative resistance circuit 10 generates a current inds that is a negative current. The negative resistance circuit 10 outputs a one-pulse waveform as the output voltage vout by the current inds.
Here, the negative resistance circuit 10 and the conventional negative resistance circuit CNR are compared. The negative resistance circuit 10 generates a parasitic capacitance Cg and a parasitic capacitance Cm by replacing two P-type MOSFETs provided in the conventional negative resistance circuit CNR with N-type MOSFETs. As a result, in the conventional negative resistance circuit CNR, the operation performed by the capacitor Cgb and the capacitor Cmb can be performed by the parasitic capacitance Cg and the parasitic capacitance Cm in the negative resistance circuit 10. That is, in the negative resistance circuit 10, the capacitor Cgb and the capacitor Cmb included in the conventional negative resistance circuit CNR can be reduced. Thus, in the negative resistance circuit 10, the mounting area of the circuit can be reduced more than that of the conventional negative resistance circuit CNR.
Further, according to the negative resistance circuit 10, when the mounting area of the P-type MOSFET is larger than the mounting area of the N-type MOSFET, the following effects can be obtained. That is, according to the negative resistance circuit 10, the mounting area of the circuit can be reduced by replacing the two P-type MOSFETs provided in the conventional negative resistance circuit CNR with N-type MOSFETs.
That is, according to the negative resistance circuit 10 of the present embodiment, the circuit mounting area can be reduced by the circuit configuration using the N-type MOSFET.
また、本実施形態の負性抵抗回路１０は、その接続により寄生容量Ｃｇと、寄生容量Ｃｍと生じさせる。この寄生容量Ｃｇと、寄生容量Ｃｍとでは、寄生容量Ｃｍの方が容量が大きい。これにより、寄生容量Ｃｇと、寄生容量Ｃｍでは充電時間に差が生じる。すなわち、負性抵抗回路１０は、ＦＥＴＭｃがＯＮ状態となって寄生容量Ｃｇから電荷を放電する以前に負性電流である電流ｉｎｄｓを生成する。この電流ｉｎｄｓが急激に流れることにより、出力電圧ｖｏｕｔは、正の方向に急激に上昇する。その後、寄生容量Ｃｍが十分に充電されることにより、ＦＥＴＭｃがＯＮ状態となる。これにより、寄生容量Ｃｇと、寄生容量Ｃｍとから電荷が放電される。すなわち、出力電圧ｖｏｕｔが減少する。したがって、負性抵抗回路１０によれば、出力電圧ｖｏｕｔが急激に上昇、及び減少する。
すなわち、本実施形態の負性抵抗回路１０によれば、負性電流である電流ｉｎｄｓを生成することにより、出力電圧ｖｏｕｔとして１パルス波形を出力する。
In addition, the negative resistance circuit 10 of the present embodiment generates a parasitic capacitance Cg and a parasitic capacitance Cm due to the connection. Between the parasitic capacitance Cg and the parasitic capacitance Cm, the parasitic capacitance Cm has a larger capacitance. This causes a difference in charge time between the parasitic capacitance Cg and the parasitic capacitance Cm. That is, the negative resistance circuit 10 generates the current inds, which is a negative current, before the FET Mc is turned on to discharge the charge from the parasitic capacitance Cg. Due to the sudden flow of the current inds, the output voltage vout rapidly rises in the positive direction. Thereafter, the parasitic capacitance Cm is sufficiently charged to turn on the FET Mc. As a result, charge is discharged from the parasitic capacitance Cg and the parasitic capacitance Cm. That is, the output voltage vout decreases. Therefore, according to the negative resistance circuit 10, the output voltage vout rapidly rises and falls.
That is, according to the negative resistance circuit 10 of the present embodiment, a single pulse waveform is output as the output voltage vout by generating the current inds that is a negative current.
また、本実施形態の負性抵抗回路１０は、電圧降下を生じさせる素子としてＦＥＴＭｄを備える。
これにより、Ｐ型ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴより大きくなる場合には、回路の実装面積を削減することができる。すなわち、本実施形態の負性抵抗回路１０によれば、Ｎ型ＭＯＳＦＥＴを用いた回路構成によって回路実装面積を削減することができる。
In addition, the negative resistance circuit 10 of the present embodiment includes the FET Md as an element that causes a voltage drop.
Thereby, when the P-type MOSFET is larger than the N-type MOSFET, the mounting area of the circuit can be reduced. That is, according to the negative resistance circuit 10 of the present embodiment, the circuit mounting area can be reduced by the circuit configuration using the N-type MOSFET.
また、本実施形態の負性抵抗回路１０は、電圧降下を生じさせる素子としてダイオードが接続されてもよい。Ｐ型ＭＯＳＦＥＴによるダイオード接続の実装面積は、Ｎ型ＭＯＳＦＥＴによるダイオード接続を行った場合の実装面積に比べて大きい。つまり、Ｐ型ＭＯＳＦＥＴの実装面積がダイオードの実装面積より大きくなる場合には、回路の実装面積を削減することができる。すなわち、本実施形態の負性抵抗回路１０によれば、回路実装面積を削減することができる。 Moreover, the negative resistance circuit 10 of the present embodiment may be connected with a diode as an element that causes a voltage drop. The mounting area of the diode connection by the P-type MOSFET is larger than the mounting area when the diode connection by the N-type MOSFET is performed. That is, when the mounting area of the P-type MOSFET is larger than the mounting area of the diode, the mounting area of the circuit can be reduced. That is, according to the negative resistance circuit 10 of the present embodiment, the circuit mounting area can be reduced.
［第２実施形態］
以下、第１実施形態において説明した負性抵抗回路１０を備える発振回路１について図を参照して説明する。なお、上述した第１実施形態と同様の構成及び動作については、同一の符号を付してその説明を省略する。
Second Embodiment
Hereinafter, the oscillator circuit 1 including the negative resistance circuit 10 described in the first embodiment will be described with reference to the drawings. In addition, about the structure and operation | movement similar to 1st Embodiment mentioned above, the same code | symbol is attached | subjected and the description is abbreviate | omitted.
図５は、負性抵抗回路１０を備える発振回路１の一例を示す回路図である。発振回路１は、負性抵抗回路１０と、放電回路２０とを備える。放電回路２０は、Ｎ型ＭＯＳＦＥＴであるＦＥＴＭｒを備える。ここで、ＦＥＴＭｒのゲート端子を端子ＴｒＧと、ドレイン端子を端子ＴｒＤと、ソース端子を端子ＴｒＳと称する。
負性抵抗回路１０と、放電回路２０とは、図５に示すように接続される。具体的には、ＦＥＴＭｒの端子ＴｒＧは、電源電圧ＶＡと接続される。また、ＦＥＴＭｒの端子ＴｒＤは、ＦＥＴＭｃの端子ＴｃＧと、ＦＥＴＭｎの端子ＴｎＳと接続される。また、ＦＥＴＭｒの端子ＴｒＳは、グラウンドに接続される。また、ＦＥＴＭｒの端子ＴｒＤから端子ＴｒＳ方向へ流れる電流を電流ｉｒｄｓと称する。
FIG. 5 is a circuit diagram showing an example of the oscillator circuit 1 including the negative resistance circuit 10. As shown in FIG. The oscillation circuit 1 includes a negative resistance circuit 10 and a discharge circuit 20. The discharge circuit 20 includes an FET Mr which is an N-type MOSFET. Here, the gate terminal of the FET Mr is referred to as a terminal TrG, the drain terminal is referred to as a terminal TrD, and the source terminal is referred to as a terminal TrS.
The negative resistance circuit 10 and the discharge circuit 20 are connected as shown in FIG. Specifically, the terminal TrG of the FET Mr is connected to the power supply voltage VA. Further, the terminal TrD of the FET Mr is connected to the terminal TcG of the FET Mc and the terminal TnS of the FET Mn. Also, the terminal TrS of the FET Mr is connected to the ground. Further, a current flowing from the terminal TrD of the FET Mr in the direction of the terminal TrS is referred to as a current irds.
なお、この一例では、放電回路２０が、ＦＥＴＭｒを備える場合について説明するが、これに限られない。この放電回路２０には、負性抵抗回路１０が備える寄生容量Ｃｍの電荷を放電する素子が含まれていればよい。以下、図５と、図６とを参照して、発振回路１の動作について説明する。 In this example, although the case where the discharge circuit 20 includes the FET Mr is described, the present invention is not limited to this. The discharge circuit 20 may include an element for discharging the charge of the parasitic capacitance Cm included in the negative resistance circuit 10. The operation of the oscillator circuit 1 will be described below with reference to FIGS. 5 and 6.
図６は、本実施形態の発振回路１の動作の一例を表すグラフである。電流ｉｃｄｓと、電流ｉｎｄｓと、電流ｉｒｄｓとの推移を、図６（Ａ）に示す。また、電源電圧ＶＡと、出力電圧ｖｏｕｔと、電圧ｖｃｇとの推移を、図６（Ｂ）に示す。また、図６（Ａ）に示されるグラフは、縦軸が電流値を示す。図６（Ｂ）に示されるグラフは、縦軸が電圧値を示す。また、図６（Ａ）と、図６（Ｂ）との横軸には、時間が示される。この時間は、図６（Ａ）と、図６（Ｂ）とで共通の時間である。以下、発振回路１の動作について説明する。 FIG. 6 is a graph showing an example of the operation of the oscillator circuit 1 of the present embodiment. The transition of the current icds, the current inds, and the current irds is shown in FIG. 6 (A). Further, transition of the power supply voltage VA, the output voltage vout, and the voltage vcg is shown in FIG. 6 (B). Further, in the graph shown in FIG. 6 (A), the vertical axis indicates the current value. In the graph shown in FIG. 6 (B), the vertical axis indicates the voltage value. Moreover, time is shown on the horizontal axis of FIG. 6 (A) and FIG. 6 (B). This time is a time common to FIG. 6 (A) and FIG. 6 (B). Hereinafter, the operation of the oscillation circuit 1 will be described.
ＦＥＴＭｒは、端子ＴｒＧに電源電圧ＶＡが印加されることにより、ＯＮ状態となる。ＦＥＴＭｒは、負性抵抗回路１０の動作直後から、ＦＥＴＭｄと、寄生容量Ｃｇとを介して電流ｉｒｄｓを流す。すなわち、ＦＥＴＭｒが流す電流ｉｒｄｓによって、寄生容量Ｃｍからは電荷が放電される。
なお、図６に示す動作開始から時刻ｔ１２までと、図３に示す動作開始から時刻ｔ２までとは、同様の動作であるので、説明を省略する。
The FET Mr is turned on by applying the power supply voltage VA to the terminal TrG. Immediately after the operation of the negative resistance circuit 10, the FET Mr flows the current irds through the FET Md and the parasitic capacitance Cg. That is, charge is discharged from the parasitic capacitance Cm by the current irds that the FET Mr flows.
The operation from the operation start to the time t12 shown in FIG. 6 and the operation from the operation start to the time t2 shown in FIG. 3 are the same operations, so the description will be omitted.
時刻ｔ１２から時刻ｔ１３までの間において、ＦＥＴＭｎの端子ＴｎＧには、電圧ｖｃｇが示す電圧値が印加される。すなわち、電圧ｖｃｇが増加することによって、ＦＥＴＭｎのゲートのしきい値電圧を越えた場合、ＦＥＴＭｎはＯＮ状態となる。これにより、ＦＥＴＭｒと、寄生容量Ｃｍへ電流ｉｎｄｓが急激に流れる。このＦＥＴＭｒが流すことのできる電流ｉｒｄｓの量は、ＦＥＴＭｒの性能により予め定められているため、電流ｉｒｄｓは飽和する。つまり、波形Ｗｉｒｄｓが示す電流ｉｒｄｓは、時刻ｔ１２から上昇した後、時刻ｔ１３まで飽和する。このＦＥＴＭｎが端子ＴｒＤから端子ＴｒＳへ流すことができない電流ｉｎｄｓが、寄生容量Ｃｍへ急激に流れる。これにより、寄生容量Ｃｍに急激に電荷が蓄積され、出力電圧ｖｏｕｔが増加する。つまり、時刻ｔ１２から時刻ｔ１３までの間、波形Ｗｉｎｄｓが示す電流ｉｎｄｓと、波形Ｗｖｃｇが示す電圧ｖｃｇと、波形Ｗｖｏｕｔとが示す出力電圧ｖｏｕｔとは、急激に正の方向に上昇する。 Between time t12 and time t13, a voltage value indicated by the voltage vcg is applied to the terminal TnG of the FET Mn. That is, when the voltage vcg exceeds the threshold voltage of the gate of the FETMn by the increase of the voltage vcg, the FETMn is in the ON state. As a result, the current inds rapidly flows to the FET Mr and the parasitic capacitance Cm. The current irds saturates because the amount of current irds that the FET Mr can flow is predetermined by the performance of the FET Mr. That is, the current irds indicated by the waveform Wirds rises from time t12 and then saturates until time t13. The current inds which can not flow this FETMn from the terminal TrD to the terminal TrS rapidly flows to the parasitic capacitance Cm. As a result, charge is rapidly accumulated in the parasitic capacitance Cm, and the output voltage vout increases. That is, from time t12 to time t13, the current inds indicated by the waveform Winds, the voltage vcg indicated by the waveform Wvcg, and the output voltage vout indicated by the waveform Wvout rapidly rise in the positive direction.
ＦＥＴＭｃの端子ＴｃＧには、出力電圧ｖｏｕｔが印加される。この出力電圧ｖｏｕｔが急激に増加することにより、ＦＥＴＭｃのゲートのしきい値電圧を越えた場合、ＦＥＴＭｃは、ＯＮ状態となる。これにより、ＦＥＴＭｃの端子ＴｃＤから端子ＴｃＳ方向へ電流ｉｃｄｓが流れる。この電流ｉｃｄｓが流れることにより、寄生容量Ｃｇと、寄生容量Ｃｍとからは、急激に電荷が放電される。また、寄生容量Ｃｇと、寄生容量Ｃｍとから急激に電荷が放電されることにより、電圧ｖｃｇと、出力電圧ｖｏｕｔとが減少する。これにより、ＦＥＴＭｎの端子ＴｎＧに印加される電圧が減少するため、ＦＥＴＭｎがＯＦＦ状態となり、電流ｉｎｄｓが流れなくなる。すなわち、波形Ｗｉｎｄｓが示す電流ｉｎｄｓは、時刻ｔ１３から時刻ｔ１４までの間減少し、０に近い値となる。 The output voltage vout is applied to the terminal TcG of the FET Mc. When the output voltage vout exceeds the threshold voltage of the gate of the FET Mc by the abrupt increase of the output voltage vout, the FET Mc is turned ON. Thereby, the current icds flows from the terminal TcD of the FET Mc in the direction of the terminal TcS. By the flow of the current icds, charges are rapidly discharged from the parasitic capacitance Cg and the parasitic capacitance Cm. In addition, the charge is rapidly discharged from the parasitic capacitance Cg and the parasitic capacitance Cm, so that the voltage vcg and the output voltage vout decrease. As a result, the voltage applied to the terminal TnG of the FETMn decreases, so the FETMn is turned off and the current inds does not flow. That is, the current inds indicated by the waveform Winds decreases from time t13 to time t14, and has a value close to zero.
寄生容量Ｃｇと、寄生容量Ｃｍとでは、寄生容量Ｃｍの方が大きい容量であるため、波形Ｗｖｃｇと、波形Ｗｖｏｕｔとでは、波形Ｗｖｏｕｔの方が緩やかに下降する。これにより、寄生容量Ｃｍの放電が完了される前に、寄生容量Ｃｇの放電が完了される。すなわち、時刻ｔ１３から時刻ｔ１４までの間、波形Ｗｖｃｇが示す電圧ｖｃｇは、時刻ｔ１３から時刻ｔ１４までの間減少し、０に近い値となる。 Since the parasitic capacitance Cm is larger for the parasitic capacitance Cg and the parasitic capacitance Cm, the waveform Wvout gently drops for the waveform Wvcg and the waveform Wvout. Thereby, the discharge of the parasitic capacitance Cg is completed before the discharge of the parasitic capacitance Cm is completed. That is, from time t13 to time t14, the voltage vcg indicated by the waveform Wvcg decreases between time t13 and time t14, and becomes a value close to zero.
また、放電が完了された寄生容量Ｃｇには、電荷が蓄積されていない状態となる。これにより、寄生容量Ｃｍには、ＦＥＴＭｄと、寄生容量Ｃｇとを介して、電荷の蓄積が行われない。更に、ＦＥＴＭｒが流す電流ｉｒｄｓによって、寄生容量Ｃｍからは電荷が放電される。すなわち、寄生容量Ｃｍの電荷が放電されることにより、出力電圧ｖｏｕｔは、減少する。つまり、波形Ｗｖｏｕｔが示す出力電圧ｖｏｕｔは、時刻ｔ３から時刻ｔ４までの間減少し、０に近い値となる。 In addition, in the parasitic capacitance Cg for which the discharge is completed, the charge is not accumulated. As a result, charge is not stored in the parasitic capacitance Cm via the FET Md and the parasitic capacitance Cg. Furthermore, charge is discharged from the parasitic capacitance Cm by the current irds that the FET Mr flows. That is, as the charge of the parasitic capacitance Cm is discharged, the output voltage vout decreases. That is, the output voltage vout indicated by the waveform Wvout decreases from time t3 to time t4 and takes a value close to zero.
この動作開始から時刻ｔ１４までの動作によって、発振回路１は、出力電圧ｖｏｕｔを１パルスぶん出力する。また、この動作開始から時刻ｔ１４までの動作、すなわち１回目の発振動作を、発振動作ｎ１と称する。
発振回路１は、発振動作ｎ１が終了することにより初期状態となるので、２回目の発振動作ｎ２が生じる。また、発振回路１は、発振動作ｎ２が終了することにより初期状態となるので、３回目の発振動作ｎ３が生じる。このように、発振回路１は、発振動作を繰り返すことより、連続的な発振を生じさせる。
By the operation from the start of this operation to time t14, the oscillation circuit 1 outputs the output voltage vout for one pulse. The operation from the start of the operation to time t14, that is, the first oscillation operation is referred to as an oscillation operation n1.
Since the oscillation circuit 1 enters an initial state when the oscillation operation n1 ends, a second oscillation operation n2 occurs. In addition, since the oscillation circuit 1 enters an initial state when the oscillation operation n2 ends, a third oscillation operation n3 occurs. Thus, the oscillation circuit 1 causes continuous oscillation by repeating the oscillation operation.
図７は、従来の発振回路と本実施形態の発振回路１との実装面積を示す模式図である。
本実施形態の発振回路１を基板に実装した際の大きさを図７（Ａ）に示す。また、従来の技術によって構成される発振回路を基板に実装した際の大きさを図７（Ｂ）に示す。具体的には、図７（Ａ）は、図７（Ｂ）からコンデンサ２個が除かれ、かつＰ型ＭＯＳＦＥＴが、回路面積の小さいＮ型ＭＯＳＦＥＴに変更されている。これにより、この一例の場合、発振回路１は、従来の技術によって構成される発振回路と比べて、面積が削減される。
FIG. 7 is a schematic view showing the mounting area of the conventional oscillation circuit and the oscillation circuit 1 of the present embodiment.
The size when the oscillator circuit 1 of the present embodiment is mounted on a substrate is shown in FIG. Further, FIG. 7B shows the size when the oscillator circuit configured by the prior art is mounted on a substrate. Specifically, in FIG. 7A, two capacitors are removed from FIG. 7B, and the P-type MOSFET is changed to an N-type MOSFET having a small circuit area. Thereby, in the case of this example, the area of the oscillation circuit 1 is reduced as compared with the oscillation circuit configured by the prior art.
以上説明したように、本実施形態の発振回路１は、負性抵抗回路１０と、放電回路２０とを備える。
負性抵抗回路１０と、放電回路２０とは、互いに接続される。具体的には、ＦＥＴＭｒの端子ＴｒＤは、ＦＥＴＭｃの端子ＴｃＧと、ＦＥＴＭｎの端子ＴｎＳと互いに接続される。また、ＦＥＴＭｒの端子ＴｒＧは、電源電圧ＶＡと接続される。また、ＦＥＴＭｒの端子ＴｒＳは、グラウンドと接続される。
上述の接続により構成される発振回路１は、放電回路２０が寄生容量Ｃｍの電荷を放電させることにより、連続的な発振波形を出力電圧ｖｏｕｔとして出力する。
すなわち、本実施形態の負性抵抗回路１０によれば、Ｎ型ＭＯＳＦＥＴを用いた回路構成によって回路実装面積を削減することができる。
As described above, the oscillation circuit 1 of the present embodiment includes the negative resistance circuit 10 and the discharge circuit 20.
Negative resistance circuit 10 and discharge circuit 20 are connected to each other. Specifically, the terminal TrD of the FET Mr is connected to the terminal TcG of the FET Mc and the terminal TnS of the FET Mn. The terminal TrG of the FET Mr is connected to the power supply voltage VA. Further, the terminal TrS of the FET Mr is connected to the ground.
In the oscillation circuit 1 configured by the above-described connection, the discharge circuit 20 discharges the charge of the parasitic capacitance Cm to output a continuous oscillation waveform as the output voltage vout.
That is, according to the negative resistance circuit 10 of the present embodiment, the circuit mounting area can be reduced by the circuit configuration using the N-type MOSFET.
なお、上述したＦＥＴＭｄの位置に配置される素子は、電圧降下を生じさせる素子であり、かつ、その実装面積がＮ型ＭＯＳＦＥＴと同等かそれ以下であれば、Ｎ型ＭＯＳＦＥＴでなくてもよい。ＦＥＴＭｄの位置に配置される素子は、抵抗であっても、ダイオードであってもよい。ＦＥＴＭｄの位置に配置される素子が、ダイオードである場合には、ＦＥＴＭｄの端子ＴｄＧと、端子ＴｄＤとが配置される位置に、ダイオードのアノード端子が配置される。また、この場合、ＦＥＴＭｄの端子ＴｄＳが配置される位置に、ダイオードのカソード端子が配置される。 The element disposed at the position of the FET Md described above is an element that causes a voltage drop, and may not be an N-type MOSFET if its mounting area is equal to or less than the N-type MOSFET. The element disposed at the position of the FET Md may be a resistor or a diode. When the element disposed at the position of the FET Md is a diode, the anode terminal of the diode is disposed at the position where the terminal TdG of the FET Md and the terminal TdD are disposed. Further, in this case, the cathode terminal of the diode is disposed at the position where the terminal TdS of the FET Md is disposed.
以上、本発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。 As mentioned above, although the embodiment of the present invention has been described in detail with reference to the drawings, the specific configuration is not limited to this embodiment, and appropriate modifications can be made without departing from the spirit of the present invention. .
１…発振回路、１０…負性抵抗回路、２０…放電回路、Ｍｎ…ＦＥＴ、Ｍｃ…ＦＥＴ、Ｍｄ…ＦＥＴ、Ｃｇ…寄生容量、Ｃｍ…寄生容量、ＶＡ…電源電圧、ｖｏｕｔ…出力電圧 DESCRIPTION OF SYMBOLS 1 ... Oscillation circuit, 10 ... Negative resistance circuit, 20 ... Discharge circuit, Mn ... FET, Mc ... FET, Md ... FET, Cg ... Parasitic capacitance, Cm ... Parasitic capacitance, VA ... Power supply voltage, vout ... Output voltage
Claims (5)
第１のＮ型ＭＯＳＦＥＴと、
第２のＮ型ＭＯＳＦＥＴと
を備え、
前記第１のＮ型ＭＯＳＦＥＴのドレインと、前記第２のＮ型ＭＯＳＦＥＴのゲートと、前記電圧降下素子の前記第２端子とが互いに接続され、
前記第１のＮ型ＭＯＳＦＥＴのゲートと、前記第２のＮ型ＭＯＳＦＥＴのソースとが互いに接続され、
前記第１のＮ型ＭＯＳＦＥＴのソースは接地され、
前記電圧降下素子の前記第１端子と、前記第２のＮ型ＭＯＳＦＥＴのドレインとが、電源電圧と接続され、
前記第２のＮ型ＭＯＳＦＥＴがＯＮ状態になった場合に、前記第２のＮ型ＭＯＳＦＥＴがＯＦＦ状態である場合に比べて、前記第２のＮ型ＭＯＳＦＥＴのソースの電位に対する前記第２のＮ型ＭＯＳＦＥＴのドレインの電位が低下し、かつ前記第２のＮ型ＭＯＳＦＥＴのドレインから前記第２のＮ型ＭＯＳＦＥＴのソースに流れる電流の電流値が増加することにより、前記第２のＮ型ＭＯＳＦＥＴが負性抵抗特性を示す
ことを特徴とする負性抵抗回路。 A voltage drop element including at least two terminals of a first terminal and a second terminal, which causes a voltage drop from the first terminal to the second terminal;
A first N-type MOSFET,
And a second N-type MOSFET,
The drain of the first N-type MOSFET, the gate of the second N-type MOSFET, and the second terminal of the voltage drop element are connected to each other.
The gate of the first N-type MOSFET and the source of the second N-type MOSFET are connected to each other,
The source of the first N-type MOSFET is grounded.
The first terminal of the voltage drop element and the drain of the second N-type MOSFET are connected to a power supply voltage ;
When the second N-type MOSFET is in the ON state, the second N with respect to the potential of the source of the second N-type MOSFET is compared with the case where the second N-type MOSFET is in the OFF state. The potential of the drain of the second MOSFET is reduced, and the current value of the current flowing from the drain of the second N-type MOSFET to the source of the second N-type MOSFET is increased. A negative resistance circuit characterized by exhibiting negative resistance characteristics .
ことを特徴とする請求項１に記載の負性抵抗回路。 Between the gate-source of the first N-type MOSFET than the sum of the parasitic capacitance between the gate-drain of the first N-type MOSFET and the parasitic capacitance between the gate-source of the second N-type MOSFET The negative resistance circuit according to claim 1, wherein the sum of the parasitic capacitance of the second N-type MOSFET and the parasitic capacitance between the source and the drain of the second N-type MOSFET is larger.
第３のＮ型ＭＯＳＦＥＴであり、
前記第３のＮ型ＭＯＳＦＥＴのゲート及び、前記第１端子としての前記第３のＮ型ＭＯＳＦＥＴのドレインが電源電圧と接続され、
前記第２端子としての前記第３のＮ型ＭＯＳＦＥＴのソースと、前記第１のＮ型ＭＯＳＦＥＴのドレインと、前記第２のＮ型ＭＯＳＦＥＴのゲートとが互いに接続される
ことを特徴とする請求項１又は請求項２に記載の負性抵抗回路。 The voltage drop device is
A third N-type MOSFET,
The gate of the third N-type MOSFET and the drain of the third N-type MOSFET as the first terminal are connected to a power supply voltage,
The source of the third N-type MOSFET as the second terminal, the drain of the first N-type MOSFET, and the gate of the second N-type MOSFET are connected to each other. The negative resistance circuit according to claim 1 or claim 2.
前記第１端子としての前記ダイオードのアノード端子と、電源電圧とが接続され、
前記第２端子としての前記ダイオードのカソード端子と、前記第１のＮ型ＭＯＳＦＥＴのドレインと、前記第２のＮ型ＭＯＳＦＥＴのゲートとが互いに接続される
ことを特徴とする請求項１又は請求項２に記載の負性抵抗回路。 The voltage drop device is a diode,
An anode terminal of the diode as the first terminal and a power supply voltage are connected;
Wherein a cathode terminal of the diode serving as a second terminal, wherein the drain of the first N-type MOSFET, claim 1 or claim, characterized in that the gate of the second N-type MOSFET are connected to each other Negative resistance circuit described in 2 .
第４のＮ型ＭＯＳＦＥＴと
を備え、
前記第４のＮ型ＭＯＳＦＥＴのドレインと、前記負性抵抗回路が備える前記第１のＮ型ＭＯＳＦＥＴのゲートと、前記第２のＮ型ＭＯＳＦＥＴのソースとが互いに接続され、
前記第４のＮ型ＭＯＳＦＥＴのゲートと、電源電圧とが接続され、
前記第４のＮ型ＭＯＳＦＥＴのソースは接地される
ことを特徴とする発振回路。 A negative resistance circuit according to any one of claims 1 to 4;
And a fourth N-type MOSFET,
The drain of the fourth N-type MOSFET, the gate of the first N-type MOSFET included in the negative resistance circuit, and the source of the second N-type MOSFET are connected to each other.
A gate of the fourth N-type MOSFET is connected to a power supply voltage;
A source of the fourth N-type MOSFET is grounded.
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