JP6484193B2

JP6484193B2 - Chopper type comparator

Info

Publication number: JP6484193B2
Application number: JP2016050967A
Authority: JP
Inventors: 林　宏明; 宏明林; 太田　則一; 則一太田; 細川　秀記; 秀記細川; 徳之間瀬; 貴男鶴原
Original assignee: Denso Corp; Toyota Central R&D Labs Inc
Current assignee: Denso Corp; Toyota Central R&D Labs Inc
Priority date: 2016-03-15
Filing date: 2016-03-15
Publication date: 2019-03-13
Anticipated expiration: 2036-03-15
Also published as: JP2017168968A

Description

本明細書が開示する技術は、チョッパ型コンパレータに関する。 The technology disclosed in this specification relates to a chopper type comparator.

２つの入力電圧の大小を比較し、その比較結果を出力するチョッパ型コンパレータが知られており、その一例が特許文献１に開示されている。図９に、従来のチョッパ型コンパレータ１００を示す。チョッパ型コンパレータ１００は、第１外部入力端子１０２、第２外部入力端子１０４、第１スイッチ１０６、第２スイッチ１０８、キャパシタ１１２、インバータ回路１１４、第３スイッチ１１６及び外部出力端子１１８を備える。第１スイッチ１０６は、第１外部入力端子１０２とキャパシタ１１２の一方の電極の間に接続されている。第２スイッチ１０８は、第２外部入力端子１０４とキャパシタ１１２の一方の電極の間に接続されている。キャパシタ１１２の他方の電極がインバータ回路１１４の入力端子に接続されている。インバータ回路１１４の出力端子が外部出力端子１１８に接続されている。インバータ回路１１４の入力端子と出力端子の間に第３スイッチ１１６が接続されている。 A chopper type comparator that compares two input voltages in magnitude and outputs the comparison result is known, and an example thereof is disclosed in Patent Document 1. FIG. 9 shows a conventional chopper type comparator 100. The chopper type comparator 100 includes a first external input terminal 102, a second external input terminal 104, a first switch 106, a second switch 108, a capacitor 112, an inverter circuit 114, a third switch 116, and an external output terminal 118. The first switch 106 is connected between the first external input terminal 102 and one electrode of the capacitor 112. The second switch 108 is connected between the second external input terminal 104 and one electrode of the capacitor 112. The other electrode of the capacitor 112 is connected to the input terminal of the inverter circuit 114. The output terminal of the inverter circuit 114 is connected to the external output terminal 118. A third switch 116 is connected between the input terminal and output terminal of the inverter circuit 114.

第１スイッチ１０６及び第２スイッチ１０８は、クロック信号ＣＫに同期して開閉するように構成されている。第１スイッチ１０６はクロック信号ＣＫがハイのときに閉じるように構成され、第２スイッチ１０８はクロック信号ＣＫがローのときに閉じるように構成されている。なお、図中のＣＫＢは、クロック信号ＣＫを反転した信号であることを示す。第３スイッチ１１６は、リセット信号ＲＥＳに同期して開閉するように構成されている。第３スイッチ１１６は、リセット信号ＲＥＳがハイのときに閉じるように構成されている。 The first switch 106 and the second switch 108 are configured to open and close in synchronization with the clock signal CK. The first switch 106 is configured to close when the clock signal CK is high, and the second switch 108 is configured to close when the clock signal CK is low. Note that CKB in the figure indicates a signal obtained by inverting the clock signal CK. The third switch 116 is configured to open and close in synchronization with the reset signal RES. The third switch 116 is configured to close when the reset signal RES is high.

図１０に、チョッパ型コンパレータ１００のタイミングチャートを示す。期間Ｔ１，Ｔ２，Ｔ３は、クロック信号ＣＫの周期に対応した期間である。期間Ｔ１，Ｔ２に示すように、クロック信号ＣＫのハイに同期して第１スイッチ１０６が閉じると、キャパシタ１１２の一方の電極に第１入力電圧ＶＰが入力する。クロック信号ＣＫがハイのときに、リセット信号ＲＥＳもハイとなるように設定されている。このため、リセット信号ＲＥＳのハイに同期して第３スイッチ１１６が閉じるので、キャパシタ１１２の他方の電極の電位はインバータ回路１１４の閾値電圧Ｖｔｈに等しくなる。これにより、キャパシタ１１２は、リセット信号ＲＥＳの立ち下がりエッジ（基準取得タイミングともいう）に同期して、ＶＰ−Ｖｔｈが充電された状態でセットされる。 FIG. 10 shows a timing chart of the chopper type comparator 100. The periods T1, T2, and T3 are periods corresponding to the cycle of the clock signal CK. As shown in the periods T1 and T2, when the first switch 106 is closed in synchronization with the high level of the clock signal CK, the first input voltage VP is input to one electrode of the capacitor 112. The reset signal RES is also set to be high when the clock signal CK is high. For this reason, since the third switch 116 is closed in synchronization with the high level of the reset signal RES, the potential of the other electrode of the capacitor 112 becomes equal to the threshold voltage Vth of the inverter circuit 114. Thereby, the capacitor 112 is set in a state where VP-Vth is charged in synchronization with the falling edge (also referred to as reference acquisition timing) of the reset signal RES.

次に、クロック信号ＣＫの立ち下がりエッジ（比較タイミングともいう）に同期して、第１スイッチ１０６が開放し、第２スイッチ１０８が閉じる。これにより、キャパシタ１１２の一方の電極に第２入力電圧ＶＭが入力する。キャパシタ１１２の電位差はＶＰ−Ｖｔｈに維持されるので、キャパシタ１１２の一方の電極に第２入力電圧ＶＭが入力すると、キャパシタ１１２の他方の電極の電位は、ＶＭ−ＶＰ＋Ｖｔｈとなる。したがって、インバータ回路１１４の比較出力電圧ＣＯは、ＶＰ＞ＶＭ（期間Ｔ１に対応する）のときにハイとなり、ＶＭ＞ＶＰ（期間Ｔ２に対応する）のときにローとなる。このように、チョッパ型コンパレータ１００は、第１入力電圧ＶＰと第２入力電圧ＶＭの大小の比較し、その比較結果を示す比較出力電圧ＣＯを外部出力端子１１８に出力することができる。 Next, in synchronization with the falling edge (also referred to as comparison timing) of the clock signal CK, the first switch 106 is opened and the second switch 108 is closed. As a result, the second input voltage VM is input to one electrode of the capacitor 112. Since the potential difference of the capacitor 112 is maintained at VP−Vth, when the second input voltage VM is input to one electrode of the capacitor 112, the potential of the other electrode of the capacitor 112 becomes VM−VP + Vth. Therefore, the comparison output voltage CO of the inverter circuit 114 is high when VP> VM (corresponding to the period T1), and is low when VM> VP (corresponding to the period T2). As described above, the chopper comparator 100 can compare the first input voltage VP and the second input voltage VM, and can output the comparison output voltage CO indicating the comparison result to the external output terminal 118.

特開平１１−３０８０８２号公報Japanese Patent Laid-Open No. 11-308082

図１０の期間Ｔ３に示されるように、第１外部入力端子１０２及び第２外部入力端子１０４に同相ノイズが入力することがある。同相ノイズが入力すると、第１入力電圧ＶＰ及び第２入力電圧ＶＭの各々に同相ノイズに応じた電圧ＶＮが重畳する。同相ノイズが入力するタイミングでリセット信号ＲＥＳが立ち下がると、キャパシタ１１２はＶＮ＋ＶＰ−Ｖｔｈが充電された状態でセットされる。次に、クロック信号ＣＫの立ち下がりエッジに同期して比較動作が行われると、本来ならば、ＶＭ＞ＶＰの関係であるから、比較出力電圧ＣＯはローとなるべきであるが、同相ノイズの影響により、ＶＮ＋ＶＰ＞ＶＭの関係が成立しており、比較出力電圧ＣＯがハイとなる。このように、チョッパ型コンパレータ１００は、同相ノイズが入力すると、第１入力電圧ＶＰと第２入力電圧ＶＭの大小を正確に比較することができず、誤判定することがある。本明細書は、同相ノイズの影響が抑えられるチョッパ型コンパレータを提供する。 As shown in the period T <b> 3 in FIG. 10, common-mode noise may be input to the first external input terminal 102 and the second external input terminal 104. When the common mode noise is input, the voltage VN corresponding to the common mode noise is superimposed on each of the first input voltage VP and the second input voltage VM. When the reset signal RES falls at the timing when the common-mode noise is input, the capacitor 112 is set with VN + VP−Vth charged. Next, when the comparison operation is performed in synchronization with the falling edge of the clock signal CK, since the relationship of VM> VP is originally established, the comparison output voltage CO should be low, but the common-mode noise Due to the influence, the relationship of VN + VP> VM is established, and the comparison output voltage CO becomes high. As described above, when the common mode noise is input, the chopper type comparator 100 cannot accurately compare the magnitudes of the first input voltage VP and the second input voltage VM, and may make an erroneous determination. The present specification provides a chopper type comparator in which the influence of common-mode noise is suppressed.

本明細書が開示するチョッパ型コンパレータの一実施形態は、第１外部入力端子、第２外部入力端子、切換回路、差動増幅回路、キャパシタ、インバータ回路、スイッチ及び外部出力端子を備える。切換回路は、第１モードのときに、第１外部入力端子を差動増幅回路の非反転入力端子に接続するとともに第２外部入力端子を差動増幅回路の反転入力端子に接続するように構成されている。切換回路はさらに、第２モードのときに、第１外部入力端子を差動増幅回路の反転入力端子に接続するとともに第２外部入力端子を差動増幅回路の非反転入力端子に接続するように構成されている。キャパシタの一方の電極が差動増幅回路の出力端子に接続されており、キャパシタの他方の電極がインバータ回路の入力端子に接続されている。インバータ回路の出力端子が外部出力端子に接続されている。スイッチは、インバータの入力端子と出力端子の間に接続されている。 One embodiment of the chopper type comparator disclosed in the present specification includes a first external input terminal, a second external input terminal, a switching circuit, a differential amplifier circuit, a capacitor, an inverter circuit, a switch, and an external output terminal. The switching circuit is configured to connect the first external input terminal to the non-inverting input terminal of the differential amplifier circuit and connect the second external input terminal to the inverting input terminal of the differential amplifier circuit in the first mode. Has been. In the second mode, the switching circuit further connects the first external input terminal to the inverting input terminal of the differential amplifier circuit and connects the second external input terminal to the non-inverting input terminal of the differential amplifier circuit. It is configured. One electrode of the capacitor is connected to the output terminal of the differential amplifier circuit, and the other electrode of the capacitor is connected to the input terminal of the inverter circuit. The output terminal of the inverter circuit is connected to the external output terminal. The switch is connected between the input terminal and the output terminal of the inverter.

上記実施形態のチョッパ型コンパレータは、２つの入力電圧差を増幅した電圧をキャパシタに入力する。このため、上記実施形態のチョッパ型コンパレータでは、２つの入力電圧に重畳する同相ノイズが実質的に無視されるので、同相ノイズの影響が抑えられる。また、上記実施形態のチョッパ型コンパレータは、切換回路を利用することで、２つの入力電圧差の極性を変えてキャパシタに入力することができる。これにより、チョッパ型コンパレータは、２つの入力電圧差の極性の変化に基づいて、２つの入力電圧の大小を比較することができる。 The chopper type comparator of the above embodiment inputs a voltage obtained by amplifying the difference between two input voltages to the capacitor. For this reason, in the chopper type comparator of the above embodiment, the common-mode noise superimposed on the two input voltages is substantially ignored, so that the influence of the common-mode noise is suppressed. Moreover, the chopper type comparator of the said embodiment can change into the polarity of two input voltage differences, and can input into a capacitor using a switching circuit. As a result, the chopper comparator can compare the magnitudes of the two input voltages based on the change in polarity of the difference between the two input voltages.

本明細書が開示するチョッパ型コンパレータの一実施形態の回路図を示す。FIG. 3 shows a circuit diagram of an embodiment of a chopper comparator disclosed in the present specification. 図１のチョッパ型コンパレータのタイミングチャートを示す。2 is a timing chart of the chopper type comparator of FIG. 本明細書が開示するチョッパ型コンパレータの他の一実施形態の回路図を示す。FIG. 6 shows a circuit diagram of another embodiment of a chopper type comparator disclosed in the present specification. 回路オフセット電圧が零のときの差動増幅回路の電圧特性を示す。The voltage characteristic of a differential amplifier circuit when a circuit offset voltage is zero is shown. 回路オフセット電圧が正側にずれているときの差動増幅回路の電圧特性を示す。The voltage characteristic of the differential amplifier circuit when the circuit offset voltage is shifted to the positive side is shown. 回路オフセット電圧が負側にずれているときの差動増幅回路の電圧特性を示す。The voltage characteristic of the differential amplifier circuit when the circuit offset voltage is shifted to the negative side is shown. 差動増幅回路、オフセット調整回路及び判定ロジック回路の回路図を示す。The circuit diagram of a differential amplifier circuit, an offset adjustment circuit, and a determination logic circuit is shown. オフセット調整回路の具体的な回路図を示す。A specific circuit diagram of the offset adjustment circuit is shown. 回路オフセット電圧が正側にずれているときの差動増幅回路のタイミングチャートを示す。6 shows a timing chart of the differential amplifier circuit when the circuit offset voltage is shifted to the positive side. 回路オフセット電圧が負側にずれているときの差動増幅回路のタイミングチャートを示す。6 shows a timing chart of the differential amplifier circuit when the circuit offset voltage is shifted to the negative side. 従来のチョッパ型コンパレータの回路図を示す。The circuit diagram of the conventional chopper type comparator is shown. 図９のチョッパ型コンパレータのタイミングチャートを示す。10 shows a timing chart of the chopper type comparator of FIG.

図１に示されるように、チョッパ型コンパレータ１は、第１外部入力端子２、第２外部入力端子４、切換回路６、差動増幅回路８、キャパシタ１２、インバータ回路１４、スイッチ１６及び外部出力端子１８を備える。第１外部入力端子２に第１入力電圧ＶＰが入力し、第２外部入力端子４に第２入力電圧ＶＭが入力する。第１外部入力端子２及び第２外部入力端子４は、切換回路６に接続されている。 As shown in FIG. 1, the chopper comparator 1 includes a first external input terminal 2, a second external input terminal 4, a switching circuit 6, a differential amplifier circuit 8, a capacitor 12, an inverter circuit 14, a switch 16, and an external output. A terminal 18 is provided. The first input voltage VP is input to the first external input terminal 2, and the second input voltage VM is input to the second external input terminal 4. The first external input terminal 2 and the second external input terminal 4 are connected to the switching circuit 6.

切換回路６は、外部入力端子２，４と差動増幅回路８の間に接続されており、外部入力端子２，４の接続先をクロック信号ＣＫに同期して切換えるように構成されている。切換回路６は、クロック信号ＣＫがハイである第１モードのときに、第１外部入力端子２を差動増幅回路８の非反転入力端子（＋）に接続し、第２外部入力端子４を差動増幅回路８の反転入力端子（−）に接続するように構成されている。切換回路６はさらに、クロック信号ＣＫがローである第２モードのときに、第１外部入力端子２を差動増幅回路８の反転入力端子（−）に接続し、第２外部入力端子４を差動増幅回路８の非反転入力端子（＋）に接続するように構成されている。 The switching circuit 6 is connected between the external input terminals 2 and 4 and the differential amplifier circuit 8, and is configured to switch the connection destination of the external input terminals 2 and 4 in synchronization with the clock signal CK. The switching circuit 6 connects the first external input terminal 2 to the non-inverting input terminal (+) of the differential amplifier circuit 8 and connects the second external input terminal 4 in the first mode in which the clock signal CK is high. It is configured to be connected to the inverting input terminal (−) of the differential amplifier circuit 8. The switching circuit 6 further connects the first external input terminal 2 to the inverting input terminal (−) of the differential amplifier circuit 8 and connects the second external input terminal 4 in the second mode in which the clock signal CK is low. The differential amplifier circuit 8 is configured to be connected to the non-inverting input terminal (+).

差動増幅回路８は、非反転入力端子（＋）と反転入力端子（−）に入力する２つの入力電圧の差動増幅である差動出力電圧ＡＯを出力する。ここで、以下、差動増幅回路８の差動出力電圧ＡＯがハイのときはＡＯ（Ｈｉ）と記載し、差動出力電圧ＡＯがローのときはＡＯ（Ｌｏ）と記載する。なお、典型的には、差動出力電圧ＡＯ（Ｈｉ）が電源電圧であり、差動出力電圧ＡＯ（Ｌｏ）は接地電圧である。 The differential amplifier circuit 8 outputs a differential output voltage AO that is a differential amplification of two input voltages input to the non-inverting input terminal (+) and the inverting input terminal (−). Hereinafter, when the differential output voltage AO of the differential amplifier circuit 8 is high, it is described as AO (Hi), and when the differential output voltage AO is low, it is described as AO (Lo). Typically, the differential output voltage AO (Hi) is a power supply voltage, and the differential output voltage AO (Lo) is a ground voltage.

キャパシタ１２の一方の電極が差動増幅回路８の出力端子に接続されており、キャパシタの他方の電極がインバータ回路１４の入力端子に接続されている。インバータ回路１４の出力端子が外部出力端子１８に接続されている。インバータ回路１４の入力端子と出力端子の間にスイッチ１６が接続されている。スイッチ１６は、リセット信号ＲＥＳに同期して開閉するように構成されている。スイッチ１６は、リセット信号ＲＥＳがハイのときに閉じてローのときに開放するように構成されている。 One electrode of the capacitor 12 is connected to the output terminal of the differential amplifier circuit 8, and the other electrode of the capacitor is connected to the input terminal of the inverter circuit 14. The output terminal of the inverter circuit 14 is connected to the external output terminal 18. A switch 16 is connected between the input terminal and the output terminal of the inverter circuit 14. The switch 16 is configured to open and close in synchronization with the reset signal RES. The switch 16 is configured to close when the reset signal RES is high and open when it is low.

図２に、チョッパ型コンパレータ１のタイミングチャートを示す。期間Ｔ１，Ｔ２，Ｔ３は、クロック信号ＣＫの周期に対応した期間である。まず、期間Ｔ１の動作について説明する。切換回路６は、クロック信号ＣＫがハイである第１モードのときに、第１外部入力端子２を差動増幅回路８の非反転入力端子（＋）に接続し、第２外部入力端子４を差動増幅回路８の反転入力端子（−）に接続する。差動増幅回路８は、２つの入力電圧ＶＰ，ＶＭの差動増幅である差動出力電圧ＡＯを出力し、その差動出力電圧ＡＯがキャパシタ１２の一方の電極に入力する。期間Ｔ１では、ＶＰ＞ＶＭなので、差動増幅回路８の差動出力電圧ＡＯはハイとなる。クロック信号ＣＫがハイである第１モードのときに、リセット信号ＲＥＳもハイとなるように設定されている。このため、リセット信号ＲＥＳのハイに同期してスイッチ１６が閉じるので、キャパシタ１２の他方の電極の電位はインバータ回路１４の閾値電圧Ｖｔｈに等しくなる。これにより、キャパシタ１２は、リセット信号ＲＥＳの立ち下がりエッジ（基準取得タイミングともいう）に同期して、ＡＯ（Ｈｉ）−Ｖｔｈが充電された状態でセットされる。 FIG. 2 shows a timing chart of the chopper type comparator 1. The periods T1, T2, and T3 are periods corresponding to the cycle of the clock signal CK. First, an operation in the period T1 is described. The switching circuit 6 connects the first external input terminal 2 to the non-inverting input terminal (+) of the differential amplifier circuit 8 and connects the second external input terminal 4 in the first mode in which the clock signal CK is high. Connected to the inverting input terminal (−) of the differential amplifier circuit 8. The differential amplifier circuit 8 outputs a differential output voltage AO that is a differential amplification of the two input voltages VP and VM, and the differential output voltage AO is input to one electrode of the capacitor 12. In the period T1, since VP> VM, the differential output voltage AO of the differential amplifier circuit 8 becomes high. In the first mode in which the clock signal CK is high, the reset signal RES is also set to be high. For this reason, the switch 16 is closed in synchronization with the high level of the reset signal RES, so that the potential of the other electrode of the capacitor 12 becomes equal to the threshold voltage Vth of the inverter circuit 14. Accordingly, the capacitor 12 is set in a state where AO (Hi) −Vth is charged in synchronization with the falling edge (also referred to as reference acquisition timing) of the reset signal RES.

次に、切換回路６は、クロック信号ＣＫの立ち下がりエッジ（比較タイミングともいう）に同期して、差動増幅回路８の非反転入力端子（＋）に第２外部入力端子４を接続し、差動増幅回路８の反転入力端子（−）に第１外部入力端子２を接続する（第２モードに移行する）。期間Ｔ１では、ＶＰ＞ＶＭなので、差動増幅回路８の差動出力電圧ＡＯはローとなる。これにより、キャパシタ１２の一方の電極に差動出力電圧ＡＯ（Ｌｏ）が入力する。キャパシタ１２の電位差はＡＯ（Ｈｉ）−Ｖｔｈに維持されるので、このときのキャパシタ１２の他方の電極の電位は、ＡＯ（Ｌｏ）−ＡＯ（Ｈｉ）＋Ｖｔｈとなる。ＡＯ（Ｌｏ）＜ＡＯ（Ｈｉ）なので、インバータ回路１４の比較出力電圧ＣＯはハイとなる。なお、期間Ｔ２については、基準取得タイミングでキャパシタ１２にＡＯ（Ｌｏ）−Ｖｔｈが充電され、比較タイミングでキャパシタ１２の一方の電極に差動出力電圧ＡＯ（Ｈｉ）が入力する。このため、比較タイミングでインバータ回路１４の入力端子にはＡＯ（Ｈｉ）−ＡＯ（Ｌｏ）＋Ｖｔｈが入力するので、インバータ回路１４の比較出力電圧ＣＯはローとなる。 Next, the switching circuit 6 connects the second external input terminal 4 to the non-inverting input terminal (+) of the differential amplifier circuit 8 in synchronization with the falling edge (also referred to as comparison timing) of the clock signal CK, The first external input terminal 2 is connected to the inverting input terminal (−) of the differential amplifier circuit 8 (transition to the second mode). In the period T1, since VP> VM, the differential output voltage AO of the differential amplifier circuit 8 is low. As a result, the differential output voltage AO (Lo) is input to one electrode of the capacitor 12. Since the potential difference of the capacitor 12 is maintained at AO (Hi) −Vth, the potential of the other electrode of the capacitor 12 at this time is AO (Lo) −AO (Hi) + Vth. Since AO (Lo) <AO (Hi), the comparison output voltage CO of the inverter circuit 14 becomes high. In the period T2, AO (Lo) −Vth is charged to the capacitor 12 at the reference acquisition timing, and the differential output voltage AO (Hi) is input to one electrode of the capacitor 12 at the comparison timing. For this reason, since AO (Hi) −AO (Lo) + Vth is inputted to the input terminal of the inverter circuit 14 at the comparison timing, the comparison output voltage CO of the inverter circuit 14 becomes low.

チョッパ型コンパレータ１では、クロック信号ＣＫがハイである第１モードでリセット信号ＲＥＳが立ち下がる基準取得タイミングが設定されている。第１モードでは、第１外部入力端子２の第１入力電圧ＶＰが差動増幅回路８の非反転入力端子（＋）に入力し、第２外部入力端子４の第２入力電圧ＶＭが差動増幅回路８の非反転入力端子（−）に入力する。これにより、比較出力電圧ＣＯがハイのときは、ＶＰ＞ＶＭであると判定される（期間Ｔ１に対応する）。比較出力電圧ＣＯがローのときは、ＶＭ＞ＶＰであると判定される（期間Ｔ２に対応する）。このように、チョッパ型コンパレータ１は、第１入力電圧ＶＰと第２入力電圧ＶＭの大小の比較し、その比較結果を示す比較出力電圧ＣＯを外部出力端子１８に出力することができる。 In the chopper comparator 1, the reference acquisition timing at which the reset signal RES falls in the first mode in which the clock signal CK is high is set. In the first mode, the first input voltage VP of the first external input terminal 2 is input to the non-inverting input terminal (+) of the differential amplifier circuit 8, and the second input voltage VM of the second external input terminal 4 is differential. The signal is input to the non-inverting input terminal (−) of the amplifier circuit 8. Thus, when the comparison output voltage CO is high, it is determined that VP> VM (corresponding to the period T1). When the comparison output voltage CO is low, it is determined that VM> VP (corresponding to the period T2). As described above, the chopper type comparator 1 can compare the first input voltage VP and the second input voltage VM, and can output the comparison output voltage CO indicating the comparison result to the external output terminal 18.

図２の期間Ｔ３に示されるように、第１外部入力端子２及び第２外部入力端子４に同相ノイズが入力することがある。同相ノイズが入力すると、第１入力電圧ＶＰ及び第２入力電圧ＶＭの各々に同相ノイズに応じた電圧ＶＮが重畳する。背景技術で説明した従来のチョッパ型コンパレータ１００（図９及び図１０参照）では、同相ノイズが入力するタイミングでリセット信号ＲＥＳが立ち下がると、同相ノイズに応じた電圧ＶＮが第１入力電圧ＶＰに重畳し、その重畳した電圧（ＶＮ＋ＶＰ）がキャパシタ１１２の一方の電極に充電され、誤判定の原因となっていた。一方、本実施例のチョッパ型コンパレータ１では、同相ノイズが入力するタイミングでリセット信号ＲＥＳが立ち下がったとしても、キャパシタ１２の一方の電極に充電される電圧は、第１入力電圧ＶＰと第２入力電圧ＶＭが差動増幅された電圧、即ち、差動出力電圧ＡＯである。このように、チョッパ型コンパレータ１では、第１外部入力端子２及び第２外部入力端子４に同相ノイズが入力しても、その同相ノイズが無視されるので、比較出力電圧ＣＯは比較結果を正確に示すことができる。 As shown in the period T <b> 3 of FIG. 2, in-phase noise may be input to the first external input terminal 2 and the second external input terminal 4. When the common mode noise is input, the voltage VN corresponding to the common mode noise is superimposed on each of the first input voltage VP and the second input voltage VM. In the conventional chopper comparator 100 described in the background art (see FIGS. 9 and 10), when the reset signal RES falls at the timing when the common-mode noise is input, the voltage VN corresponding to the common-mode noise becomes the first input voltage VP. The superimposed voltage (VN + VP) is charged to one electrode of the capacitor 112, causing erroneous determination. On the other hand, in the chopper comparator 1 of this embodiment, even if the reset signal RES falls at the timing when the common-mode noise is input, the voltage charged to one electrode of the capacitor 12 is the first input voltage VP and the second input voltage VP. The input voltage VM is a differentially amplified voltage, that is, a differential output voltage AO. In this way, in the chopper type comparator 1, even if the common mode noise is input to the first external input terminal 2 and the second external input terminal 4, the common mode noise is ignored. Can be shown.

上記例では、クロック信号ＣＫがハイである第１モードの期間にリセット信号ＲＥＳが入力し、クロック信号ＣＫの立ち下がりエッジのタイミングで第１入力電圧ＶＰと第２入力電圧ＶＭを比較する動作を説明した。この例に代えて、クロック信号ＣＫがローである第２モードの期間にリセット信号ＲＥＳが入力し、クロック信号ＣＫの立ち上がりエッジのタイミングで第１入力電圧ＶＰと第２入力電圧ＶＭを比較してもよい。あるいは、リセット信号ＲＥＳの周波数を２倍にし、クロック信号ＣＫがハイである第１モードの期間及びクロック信号ＣＫがローである第２モードの期間の双方でクロック信号ＣＫが入力するように構成してもよい。この場合、クロック信号ＣＫの立ち下がりエッジ及び立ち上がりエッジの双方のタイミングで、第１入力電圧ＶＰと第２入力電圧ＶＭを比較することができる。これにより、チョッパ型コンパレータ１は、倍の速度で第１入力電圧ＶＰと第２入力電圧ＶＭを比較することができる。 In the above example, the reset signal RES is input during the period of the first mode in which the clock signal CK is high, and the operation of comparing the first input voltage VP and the second input voltage VM at the timing of the falling edge of the clock signal CK. explained. Instead of this example, the reset signal RES is input during the period of the second mode in which the clock signal CK is low, and the first input voltage VP and the second input voltage VM are compared at the timing of the rising edge of the clock signal CK. Also good. Alternatively, the frequency of the reset signal RES is doubled so that the clock signal CK is input both in the first mode period in which the clock signal CK is high and in the second mode period in which the clock signal CK is low. May be. In this case, the first input voltage VP and the second input voltage VM can be compared at both timings of the falling edge and the rising edge of the clock signal CK. Thereby, the chopper comparator 1 can compare the first input voltage VP and the second input voltage VM at double speed.

（変形例）
図３に示すチョッパ型コンパレータ１０は、図１に示すチョッパ型コンパレータ１と対比すると、オフセット調整回路４０及び判定ロジック回路５０をさらに備えることを特徴とする。このチョッパ型コンパレータ１０では、差動増幅回路８が、その入力オフセット電圧が低下するように構成されていることを特徴とする。なお、図１に示すチョッパ型コンパレータ１と共通する構成要素については共通の符号を付し、その説明を省略する。 (Modification)
Compared with the chopper type comparator 1 shown in FIG. 1, the chopper type comparator 10 shown in FIG. 3 further includes an offset adjustment circuit 40 and a determination logic circuit 50. The chopper comparator 10 is characterized in that the differential amplifier circuit 8 is configured such that its input offset voltage is lowered. In addition, about the component which is common in the chopper type comparator 1 shown in FIG. 1, the same code | symbol is attached | subjected and the description is abbreviate | omitted.

まず、一般的な差動増幅回路の伝達特性と回路オフセット電圧の関係を参照し、差動増幅回路の回路オフセット電圧を調整する必要性について説明する。図４Ａは、破線で示される回路オフセット電圧が零の場合を例示する。この場合、振幅が小さい入力であっても良好に比較が行われ、正確な出力が得られる。図４Ｂは、破線で示される回路オフセット電圧が正側に大きくずれている場合を例示する。この場合、振幅が小さい入力を比較することができず、出力が常にローになってしまう。即ち、差動増幅回路は、負の入力オフセット電圧を有する。図４Ｃは、破線で示される回路オフセット電圧が負側に大きくずれている場合を例示する。この場合、振幅が小さい入力を比較することができず、出力が常にハイになってしまう。即ち、差動増幅回路は、正の入力オフセット電圧を有する。このように、差動増幅回路は、回路オフセット電圧が正又は負に大きくずれていると、振幅が小さい入力（例えば数百μＶで振動するような入力）を比較することができないことがある。このため、このような振幅の小さい入力を良好に比較するためには、差動増幅回路の回路オフセット電圧を調整し、差動増幅回路の入力オフセット電圧を低下させる必要がある。以下で説明するチョッパ型コンパレータ１０の差動増幅回路８は、オフセット調整回路４０及び判定ロジック回路５０を利用して、このような振幅が小さい入力を良好に比較することが可能である。 First, the necessity of adjusting the circuit offset voltage of the differential amplifier circuit will be described with reference to the relationship between the transfer characteristic of a general differential amplifier circuit and the circuit offset voltage. FIG. 4A illustrates the case where the circuit offset voltage indicated by the broken line is zero. In this case, even if the input has a small amplitude, a good comparison is made and an accurate output can be obtained. FIG. 4B illustrates a case where the circuit offset voltage indicated by the broken line is greatly shifted to the positive side. In this case, an input with a small amplitude cannot be compared, and the output is always low. That is, the differential amplifier circuit has a negative input offset voltage. FIG. 4C illustrates a case where the circuit offset voltage indicated by the broken line is greatly shifted to the negative side. In this case, an input with a small amplitude cannot be compared, and the output is always high. That is, the differential amplifier circuit has a positive input offset voltage. As described above, the differential amplifier circuit may not be able to compare an input having a small amplitude (for example, an input that vibrates at several hundreds μV) when the circuit offset voltage is greatly deviated positively or negatively. For this reason, in order to satisfactorily compare such an input having a small amplitude, it is necessary to adjust the circuit offset voltage of the differential amplifier circuit and reduce the input offset voltage of the differential amplifier circuit. The differential amplifier circuit 8 of the chopper type comparator 10 to be described below can satisfactorily compare such an input having a small amplitude by using the offset adjustment circuit 40 and the determination logic circuit 50.

図５に、差動増幅回路８の内部回路の構成を示す。差動増幅回路８は、差動対回路３０Ａ、出力増幅回路３０Ｂ及びスイッチ回路３０Ｃを備える。 FIG. 5 shows the configuration of the internal circuit of the differential amplifier circuit 8. The differential amplifier circuit 8 includes a differential pair circuit 30A, an output amplifier circuit 30B, and a switch circuit 30C.

差動対回路３０Ａは、差動対を構成する一対のＰチャネル型のＭＯＳトランジスタ３１，３２、能動負荷としてカレントミラー回路を構成する一対のＮチャネル型のＭＯＳトランジスタ３３，３４、電流源であるＰチャネル型のＭＯＳトランジスタ３５を有する。 The differential pair circuit 30A is a pair of P-channel MOS transistors 31 and 32 constituting a differential pair, a pair of N-channel MOS transistors 33 and 34 constituting a current mirror circuit as an active load, and a current source. A P-channel MOS transistor 35 is included.

反転入力側のＰ型ＭＯＳトランジスタ３１及び非反転入力側のＰ型ＭＯＳトランジスタ３２のソースは、Ｐ型ＭＯＳトランジスタ３５のドレインに共通接続されている。Ｐ型ＭＯＳトランジスタ３１のドレインは、Ｎ型ＭＯＳトランジスタ３３のドレインに接続されている。Ｐ型ＭＯＳトランジスタ３２のドレインは、Ｎ型ＭＯＳトランジスタ３４のドレインに接続されている。Ｎ型ＭＯＳトランジスタ３３，３４のゲートは、Ｎ型ＭＯＳトランジスタ３３のドレインに共通接続されている。Ｎ型ＭＯＳトランジスタ３３，３４の各々のソースは、接地端子に接続されている。電流源のＰ型ＭＯＳトランジスタ３５のソースは、電源に接続されている。Ｐ型ＭＯＳトランジスタ３５のゲートがバイアス端子３に接続されており、そのバイアス端子３にバイアス電圧ＶＢが印加される。 The sources of the P-type MOS transistor 31 on the inverting input side and the P-type MOS transistor 32 on the non-inverting input side are commonly connected to the drain of the P-type MOS transistor 35. The drain of the P-type MOS transistor 31 is connected to the drain of the N-type MOS transistor 33. The drain of the P-type MOS transistor 32 is connected to the drain of the N-type MOS transistor 34. The gates of the N-type MOS transistors 33 and 34 are commonly connected to the drain of the N-type MOS transistor 33. The sources of the N-type MOS transistors 33 and 34 are connected to the ground terminal. The source of the P-type MOS transistor 35 as a current source is connected to a power source. A gate of the P-type MOS transistor 35 is connected to the bias terminal 3, and a bias voltage VB is applied to the bias terminal 3.

出力増幅回路３０Ｂは、Ｐチャネル型のＭＯＳトランジスタ３６及びＮチャネル型のＭＯＳトランジスタ３７を有する。出力増幅回路３０Ｂは、Ｐチャネル型のＭＯＳトランジスタ３６を負荷とする増幅回路を構成する。 The output amplifier circuit 30B includes a P-channel MOS transistor 36 and an N-channel MOS transistor 37. The output amplifier circuit 30B constitutes an amplifier circuit having a P-channel MOS transistor 36 as a load.

Ｐ型ＭＯＳトランジスタ３６及びＮ型ＭＯＳトランジスタ３７のドレインは、出力端子２０ｂに共通接続されている。Ｐ型ＭＯＳトランジスタ３６のソースは、電源に接続されている。Ｐ型ＭＯＳトランジスタ３６のゲートがバイアス端子３に接続されており、そのバイアス端子３にバイアス電圧ＶＢが印加される。Ｎ型ＭＯＳトランジスタ３７のソースは、接地端子に接続されている。Ｎ型ＭＯＳトランジスタ３７のゲートは、差動対回路３０Ａの出力ノード３０Ｎ（Ｐ型ＭＯＳトランジスタ３２及びＮ型ＭＯＳトランジスタ３４のドレイン）に接続されている。 The drains of the P-type MOS transistor 36 and the N-type MOS transistor 37 are commonly connected to the output terminal 20b. The source of the P-type MOS transistor 36 is connected to the power source. A gate of the P-type MOS transistor 36 is connected to the bias terminal 3, and a bias voltage VB is applied to the bias terminal 3. The source of the N-type MOS transistor 37 is connected to the ground terminal. The gate of the N-type MOS transistor 37 is connected to the output node 30N (the drains of the P-type MOS transistor 32 and the N-type MOS transistor 34) of the differential pair circuit 30A.

スイッチ回路３０Ｃは、第１スイッチＳＷ１及び第２スイッチＳＷ２を有する。第１スイッチＳＷ１は、一端が反転入力側のＰ型ＭＯＳトランジスタ３１のゲートに接続されており、他端の接続先が反転入力端子１ｂと非反転入力端子１ｃの間で切換え可能に構成されている。第２スイッチＳＷ２は、一端が非反転入力側のＰ型ＭＯＳトランジスタ３２のゲートに接続されており、他端の接続先が反転入力端子１ｂと非反転入力端子１ｃの間で切換え可能に構成されている。 The switch circuit 30C includes a first switch SW1 and a second switch SW2. The first switch SW1 has one end connected to the gate of the P-type MOS transistor 31 on the inverting input side, and the other end connected to the inverting input terminal 1b and the non-inverting input terminal 1c. Yes. The second switch SW2 has one end connected to the gate of the P-type MOS transistor 32 on the non-inverting input side, and the other end connected to the inverting input terminal 1b and the non-inverting input terminal 1c. ing.

スイッチ回路３０Ｃは、第１クロック信号ＣＫ１に基づいて、ストレートモードとクロスモードの間で第１スイッチＳＷ１及び第２スイッチＳＷ２の接続先を切換えるように構成されている。スイッチ回路３０Ｃは、第１クロック信号ＣＫ１がローのときにストレートモードに設定し、第１クロック信号ＣＫ１がハイのときにクロスモードに設定するように構成されている。ストレートモードでは、第１スイッチＳＷ１が反転入力端子１ｂを反転入力側のＰ型ＭＯＳトランジスタ３１のゲートに接続するとともに、第２スイッチＳＷ２が非反転入力端子１ｃを非反転入力側のＮ型ＭＯＳトランジスタ３２のゲートに接続する。クロスモードでは、第２スイッチＳＷ２が反転入力端子１ｂを非反転入力側のＮ型ＭＯＳトランジスタ３２のゲートに接続するとともに、第１スイッチＳＷ１が非反転入力端子１ｃを反転入力側のＰ型ＭＯＳトランジスタ３１のゲートに接続する。反転入力端子１ｂには第２入力電圧ＶＭが印加されており、非反転入力端子１ｃには第１入力電圧ＶＰが印加されている。なお、図５では、非反転入力端子１ｃに第１入力電圧ＶＰが入力し、反転入力端子１ｂに第２入力電圧ＶＭが入力している。即ち、図１及び図３に示す切換回路６が第１モードで動作していることを示す。 The switch circuit 30C is configured to switch the connection destination of the first switch SW1 and the second switch SW2 between the straight mode and the cross mode based on the first clock signal CK1. The switch circuit 30C is configured to set the straight mode when the first clock signal CK1 is low and to set the cross mode when the first clock signal CK1 is high. In the straight mode, the first switch SW1 connects the inverting input terminal 1b to the gate of the P-type MOS transistor 31 on the inverting input side, and the second switch SW2 connects the non-inverting input terminal 1c to the N-type MOS transistor on the non-inverting input side. Connect to 32 gates. In the cross mode, the second switch SW2 connects the inverting input terminal 1b to the gate of the non-inverting input side N-type MOS transistor 32, and the first switch SW1 connects the non-inverting input terminal 1c to the inverting input side P-type MOS transistor. Connect to 31 gates. The second input voltage VM is applied to the inverting input terminal 1b, and the first input voltage VP is applied to the non-inverting input terminal 1c. In FIG. 5, the first input voltage VP is input to the non-inverting input terminal 1c, and the second input voltage VM is input to the inverting input terminal 1b. That is, it shows that the switching circuit 6 shown in FIGS. 1 and 3 is operating in the first mode.

オフセット調整回路４０は、判定ロジック回路５０からのオフセット調整信号Ｄｏｓに基づいて、差動増幅回路８の回路オフセット電圧の増減を調整可能に構成されている。オフセット調整回路４０は、第１端子４０ａ、第２端子４０ｂ及び第３端子４０ｃを有する。第１端子４０ａは、差動対回路３０ＡのＮ型ＭＯＳトランジスタ３３のドレインに接続されている。第２端子４０ｂは、差動対回路３０ＡのＮ型ＭＯＳトランジスタ３３及びＮ型ＭＯＳトランジスタ３４のソース、即ち、接地端子に接続されている。第３端子４０ｃは、差動対回路３０ＡのＮ型ＭＯＳトランジスタ３４のドレインに接続されている。 The offset adjustment circuit 40 is configured to be able to adjust the increase / decrease in the circuit offset voltage of the differential amplifier circuit 8 based on the offset adjustment signal Dos from the determination logic circuit 50. The offset adjustment circuit 40 includes a first terminal 40a, a second terminal 40b, and a third terminal 40c. The first terminal 40a is connected to the drain of the N-type MOS transistor 33 of the differential pair circuit 30A. The second terminal 40b is connected to the sources of the N-type MOS transistor 33 and the N-type MOS transistor 34 of the differential pair circuit 30A, that is, the ground terminal. The third terminal 40c is connected to the drain of the N-type MOS transistor 34 of the differential pair circuit 30A.

図６に、オフセット調整回路４０の回路構成を示す。オフセット調整回路４０は、抵抗ＤＡ変換器として構成されており、固定抵抗素子群４０Ｒ及びスイッチ素子群４０Ｓを有する。固定抵抗素子群４０Ｒは、２^ｎ個の固定抵抗素子が直列に接続して構成されており、一端が第１端子４０ａに接続されており、他端が第３端子４０ｃに接続されている。固定抵抗素子群４０Ｒの固定抵抗素子の抵抗値は、両端の固定抵抗素子の抵抗値を除いて、いずれも同値である。スイッチ素子群４０Ｓは、（２^ｎ−１）個のスイッチ素子を有する。複数のスイッチ素子の各々は、固定抵抗素子群４０Ｒの固定抵抗素子間の配線のいずれか１つに対応して配置されており、一端がその固定抵抗素子間の配線に接続されており、他端が第２端子４０ｂに接続されている。 FIG. 6 shows a circuit configuration of the offset adjustment circuit 40. The offset adjustment circuit 40 is configured as a resistance DA converter, and includes a fixed resistance element group 40R and a switch element group 40S. The fixed resistance element group 40R is configured by connecting 2 ⁿ fixed resistance elements in series, one end is connected to the first terminal 40a, and the other end is connected to the third terminal 40c. The resistance values of the fixed resistance elements in the fixed resistance element group 40R are the same except for the resistance values of the fixed resistance elements at both ends. The switch element group 40S includes (2 ⁿ −1) switch elements. Each of the plurality of switch elements is arranged corresponding to any one of the wirings between the fixed resistance elements of the fixed resistance element group 40R, and one end is connected to the wiring between the fixed resistance elements. The end is connected to the second terminal 40b.

オフセット調整回路４０は、判定ロジック回路５０からのオフセット調整信号Ｄｏｓに基づいて、スイッチ素子群４０Ｓのうちの１つのスイッチ素子を閉じ、固定抵抗素子群４０Ｒを分割する。判定ロジック回路５０のオフセット調整信号Ｄｏｓは、ｎビットのデジタル値である。オフセット調整回路４０では、第３端子４０ｃ側のスイッチ素子から順にオフセット調整信号Ｄｏｓのデジタル値が割り振られている。例えば、図６は、オフセット調整信号Ｄｏｓのデジタル値が「１」の場合を例示する。オフセット調整回路４０では、オフセット調整信号Ｄｏｓに基づいて、能動負荷のＮ型ＭＯＳトランジスタ３３に並列に接続される固定抵抗素子の数と能動負荷のＮ型ＭＯＳトランジスタ３４に並列に接続される固定抵抗素子の数が調整される。 Based on the offset adjustment signal Dos from the determination logic circuit 50, the offset adjustment circuit 40 closes one switch element of the switch element group 40S and divides the fixed resistance element group 40R. The offset adjustment signal Dos of the determination logic circuit 50 is an n-bit digital value. In the offset adjustment circuit 40, the digital value of the offset adjustment signal Dos is allocated in order from the switch element on the third terminal 40c side. For example, FIG. 6 illustrates a case where the digital value of the offset adjustment signal Dos is “1”. In the offset adjustment circuit 40, the number of fixed resistance elements connected in parallel to the active load N-type MOS transistor 33 and the fixed resistance connected in parallel to the active load N-type MOS transistor 34 based on the offset adjustment signal Dos. The number of elements is adjusted.

オフセット調整回路４０では、オフセット調整信号Ｄｏｓのデジタル値が減少すると、Ｎ型ＭＯＳトランジスタ３３に並列に接続される固定抵抗素子の数が増加（抵抗値が増加）することで、Ｎ型ＭＯＳトランジスタ３３と固定抵抗素子の並列回路の合計抵抗値が増加する一方、Ｎ型ＭＯＳトランジスタ３４に並列に接続される固定抵抗素子の数が減少（抵抗値が減少）することで、Ｎ型ＭＯＳトランジスタ３４と固定抵抗素子の並列回路の合計抵抗値が減少する。したがって、オフセット調整回路４０では、オフセット調整信号Ｄｏｓのデジタル値が減少すると、回路オフセット電圧が減少する。また、オフセット調整回路４０では、オフセット調整信号Ｄｏｓのデジタル値が増加すると、Ｎ型ＭＯＳトランジスタ３３に並列に接続される固定抵抗素子の数が減少（抵抗値が減少）することで、Ｎ型ＭＯＳトランジスタ３３と固定抵抗素子の並列回路の合計抵抗値が減少する一方、Ｎ型ＭＯＳトランジスタ３４に並列に接続される固定抵抗素子の数が増加（抵抗値が増加）することで、Ｎ型ＭＯＳトランジスタ３４と固定抵抗素子の並列回路の合計抵抗値が増加する。したがって、オフセット調整回路４０では、オフセット調整信号Ｄｏｓのデジタル値が増加すると、回路オフセット電圧が増加する。 In the offset adjustment circuit 40, when the digital value of the offset adjustment signal Dos decreases, the number of fixed resistance elements connected in parallel to the N-type MOS transistor 33 increases (resistance value increases), whereby the N-type MOS transistor 33. As the total resistance value of the parallel circuit of the fixed resistance elements increases, the number of fixed resistance elements connected in parallel to the N-type MOS transistor 34 decreases (resistance value decreases), so that the N-type MOS transistor 34 The total resistance value of the parallel circuit of the fixed resistance elements decreases. Therefore, in the offset adjustment circuit 40, when the digital value of the offset adjustment signal Dos decreases, the circuit offset voltage decreases. Further, in the offset adjustment circuit 40, when the digital value of the offset adjustment signal Dos increases, the number of fixed resistance elements connected in parallel to the N-type MOS transistor 33 decreases (resistance value decreases). While the total resistance value of the parallel circuit of the transistor 33 and the fixed resistance element decreases, the number of fixed resistance elements connected in parallel to the N-type MOS transistor 34 increases (resistance value increases), so that the N-type MOS transistor The total resistance value of the parallel circuit of 34 and the fixed resistance element increases. Therefore, in the offset adjustment circuit 40, when the digital value of the offset adjustment signal Dos increases, the circuit offset voltage increases.

このように、オフセット調整回路４０は、判定ロジック回路５０からのオフセット調整信号Ｄｏｓに基づいて、差動対回路３０Ａの能動負荷の抵抗値を調整し、差動増幅回路８の回路オフセット電圧の増減を調整することができる。 As described above, the offset adjustment circuit 40 adjusts the resistance value of the active load of the differential pair circuit 30A based on the offset adjustment signal Dos from the determination logic circuit 50, and increases or decreases the circuit offset voltage of the differential amplifier circuit 8. Can be adjusted.

図５に示されるように、判定ロジック回路５０は、第１Ｄ型フリップフロップ回路５２、第２Ｄ型フリップフロップ回路５４及び判定ロジック部５６を有する。 As illustrated in FIG. 5, the determination logic circuit 50 includes a first D-type flip-flop circuit 52, a second D-type flip-flop circuit 54, and a determination logic unit 56.

第１Ｄ型フリップフロップ回路５２は、差動増幅回路８の出力端子２０ｂに接続されており、出力増幅回路３０Ｂの差動出力電圧ＡＯが入力するように構成されている。第１Ｄ型フリップフロップ回路５２は、第２クロック信号ＣＫ２の立ち上がりエッジに出力増幅回路３０Ｂの差動出力電圧ＡＯを保持する。第２クロック信号ＣＫ２は、第１クロック信号ＣＫ１がローのとき、即ち、スイッチ回路３０がストレートモードのときに、立ち上がるように調整されている。したがって、第１Ｄ型フリップフロップ回路５２は、スイッチ回路３０がストレートモードのときの出力増幅回路３０Ｂの差動出力電圧ＡＯを保持する。 The first D-type flip-flop circuit 52 is connected to the output terminal 20b of the differential amplifier circuit 8, and is configured to receive the differential output voltage AO of the output amplifier circuit 30B. The first D-type flip-flop circuit 52 holds the differential output voltage AO of the output amplifier circuit 30B at the rising edge of the second clock signal CK2. The second clock signal CK2 is adjusted to rise when the first clock signal CK1 is low, that is, when the switch circuit 30 is in the straight mode. Accordingly, the first D-type flip-flop circuit 52 holds the differential output voltage AO of the output amplifier circuit 30B when the switch circuit 30 is in the straight mode.

第２Ｄ型フリップフロップ回路５４は、出力増幅回路３０Ｂの出力端子２０ｂに接続されており、出力増幅回路３０Ｂの差動出力電圧ＡＯが入力するように構成されている。第２Ｄ型フリップフロップ回路５４は、第３クロック信号ＣＫ３の立ち上がりエッジに出力増幅回路３０Ｂの差動出力電圧ＡＯを保持する。第３クロック信号ＣＫ３は、第１クロック信号ＣＫ１がハイのとき、即ち、スイッチ回路３０がクロスモードのときに、立ち上がるように調整されている。したがって、第２Ｄ型フリップフロップ回路５４は、スイッチ回路３０がクロスモードのときの出力増幅回路３０Ｂの差動出力電圧ＡＯを保持する。 The second D-type flip-flop circuit 54 is connected to the output terminal 20b of the output amplifier circuit 30B, and is configured to receive the differential output voltage AO of the output amplifier circuit 30B. The second D-type flip-flop circuit 54 holds the differential output voltage AO of the output amplifier circuit 30B at the rising edge of the third clock signal CK3. The third clock signal CK3 is adjusted to rise when the first clock signal CK1 is high, that is, when the switch circuit 30 is in the cross mode. Therefore, the second D-type flip-flop circuit 54 holds the differential output voltage AO of the output amplifier circuit 30B when the switch circuit 30 is in the cross mode.

判定ロジック部５６は、第１Ｄ型フリップフロップ回路５２の出力Ｑ１及び第２Ｄ型フリップフロップ回路５４の出力Ｑ２が入力するように構成されている。判定ロジック部５６は、Ｄ型フリップフロップ回路５２，５４の出力Ｑ１，Ｑ２に基づいて、オフセット調整回路４０に提供するオフセット調整信号Ｄｏｓを生成し、そのオフセット調整信号Ｄｏｓを出力するように構成されている。判定ロジック部５６の論理表を以下に示す。なお、下表中において、「Ｌ」は電圧値がローであることを示し、「Ｈ」は電圧値がハイであることを示す。 The determination logic unit 56 is configured to receive the output Q1 of the first D-type flip-flop circuit 52 and the output Q2 of the second D-type flip-flop circuit 54. The determination logic unit 56 is configured to generate an offset adjustment signal Dos to be provided to the offset adjustment circuit 40 based on the outputs Q1 and Q2 of the D-type flip-flop circuits 52 and 54, and output the offset adjustment signal Dos. ing. A logical table of the determination logic unit 56 is shown below. In the table below, “L” indicates that the voltage value is low, and “H” indicates that the voltage value is high.

上表に示すように、第１Ｄ型フリップフロップ回路５２の出力Ｑ１がローであり、第２Ｄ型フリップフロップ回路５４の出力Ｑ２もローのとき、判定ロジック部５６は、オフセット調整信号Ｄｏｓのデジタル値を１つだけ減少する。図７に、このときの差動増幅回路８のタイミングチャートを示す。図７に示されるように、ストレートモード及びクロスモードのいずれのときも、Ｄ型フリップフロップ回路５２，５４の出力Ｑ１，Ｑ２がローとなるのは、破線で示される回路オフセット電圧が正側に大きくずれている場合である。このように、判定ロジック部５６は、回路オフセット電圧が正側に大きくずれていると判定すると、第１クロック信号ＣＫ１の立ち下がりエッジのときに、オフセット調整信号Ｄｏｓのデジタル値を１つだけ減少する。これにより、オフセット調整回路４０は、第１クロック信号ＣＫ１に同期して、回路オフセット電圧を減少させるように動作することができる。チョッパ型コンパレータ１０は、差動増幅回路８の回路オフセット電圧が第２入力電圧ＶＭと第１入力電圧ＶＰの間に調整されるまで、回路オフセット電圧を減少させるように動作する。 As shown in the above table, when the output Q1 of the first D-type flip-flop circuit 52 is low and the output Q2 of the second D-type flip-flop circuit 54 is also low, the determination logic unit 56 calculates the digital value of the offset adjustment signal Dos. Is reduced by one. FIG. 7 shows a timing chart of the differential amplifier circuit 8 at this time. As shown in FIG. 7, in both the straight mode and the cross mode, the outputs Q1 and Q2 of the D flip-flop circuits 52 and 54 are low because the circuit offset voltage indicated by the broken line is on the positive side. This is the case when there is a large deviation. As described above, when the determination logic unit 56 determines that the circuit offset voltage is greatly shifted to the positive side, the digital value of the offset adjustment signal Dos is decreased by one at the falling edge of the first clock signal CK1. To do. Thereby, the offset adjustment circuit 40 can operate so as to decrease the circuit offset voltage in synchronization with the first clock signal CK1. The chopper comparator 10 operates to decrease the circuit offset voltage until the circuit offset voltage of the differential amplifier circuit 8 is adjusted between the second input voltage VM and the first input voltage VP.

上表に示すように、第１Ｄ型フリップフロップ回路５２の出力Ｑ１がハイであり、第２Ｄ型フリップフロップ回路５４の出力Ｑ２もハイのとき、判定ロジック部５６は、オフセット調整信号Ｄｏｓのデジタル値を１つだけ増加する。図８に、このときのチョッパ型コンパレータ１０のタイミングチャートを示す。図８に示されるように、ストレートモード及びクロスモードのいずれのときも、Ｄ型フリップフロップ回路５２，５４の出力Ｑ１，Ｑ２がハイとなるのは、破線で示される回路オフセット電圧が負側に大きくずれている場合である。このように、判定ロジック部５６は、回路オフセット電圧が負側に大きくずれていると判定すると、第１クロック信号ＣＫ１の立ち下がりエッジのときに、オフセット調整信号Ｄｏｓのデジタル値を１つだけ増加する。これにより、オフセット調整回路４０は、第１クロック信号ＣＫ１に同期して回路オフセット電圧を増加させるように動作することができる。チョッパ型コンパレータ１０は、差動増幅回路８の回路オフセット電圧が第２入力電圧ＶＭと第１入力電圧ＶＰの間に調整されるまで、回路オフセット電圧を増加させるように動作する。 As shown in the above table, when the output Q1 of the first D-type flip-flop circuit 52 is high and the output Q2 of the second D-type flip-flop circuit 54 is also high, the determination logic unit 56 calculates the digital value of the offset adjustment signal Dos. Is increased by one. FIG. 8 shows a timing chart of the chopper type comparator 10 at this time. As shown in FIG. 8, in both the straight mode and the cross mode, the outputs Q1 and Q2 of the D flip-flop circuits 52 and 54 become high because the circuit offset voltage indicated by the broken line is on the negative side. This is the case when there is a large deviation. As described above, when the determination logic unit 56 determines that the circuit offset voltage is greatly shifted to the negative side, the digital value of the offset adjustment signal Dos is increased by one at the falling edge of the first clock signal CK1. To do. Thereby, the offset adjustment circuit 40 can operate so as to increase the circuit offset voltage in synchronization with the first clock signal CK1. The chopper comparator 10 operates to increase the circuit offset voltage until the circuit offset voltage of the differential amplifier circuit 8 is adjusted between the second input voltage VM and the first input voltage VP.

このように、チョッパ型コンパレータ１０は、差動増幅回路８の回路オフセット電圧が正側及び負側のどちらにずれている場合でも、差動増幅回路８の回路オフセット電圧が第２入力電圧ＶＭと第１入力電圧ＶＰの間に調整されるまで、回路オフセット電圧を調整することができる。なお、上記した回路オフセット電圧の調整動作は、リセット信号ＲＥＳがハイの期間において実行されるのが望ましい（図２参照）。これにより、リセット信号ＲＥＳが立ち下がるまでに差動増幅回路８の回路オフセットが調整され、基準電圧である差動増幅回路８の差動出力電圧ＡＯが正確に取得される。また、リセット信号ＲＥＳがローのときに回路オフセット電圧の調整動作が行われると、比較出力電圧ＣＯが反転を繰返し、誤判定の原因となる点でも望ましくない。 As described above, the chopper comparator 10 has the circuit offset voltage of the differential amplifier circuit 8 equal to the second input voltage VM regardless of whether the circuit offset voltage of the differential amplifier circuit 8 is shifted to the positive side or the negative side. The circuit offset voltage can be adjusted until adjusted during the first input voltage VP. Note that the above-described circuit offset voltage adjustment operation is desirably performed during a period when the reset signal RES is high (see FIG. 2). Thus, the circuit offset of the differential amplifier circuit 8 is adjusted before the reset signal RES falls, and the differential output voltage AO of the differential amplifier circuit 8 that is the reference voltage is accurately obtained. Further, if the adjustment operation of the circuit offset voltage is performed when the reset signal RES is low, it is not desirable in that the comparison output voltage CO repeats inversion and causes erroneous determination.

上記では、回路オフセット電圧を調整するために、差動対回路の能動負荷の抵抗値を調整する実施形態を例示した。しかしながら、本明細書で開示される技術は、この例に限らず、回路オフセットを調整する他の実施形態にも適用可能である。例えば、本明細書で開示される技術は、差動対回路に流れる電流を調整する実施形態又は差動対回路の２出力電圧を調整する実施形態にも適用可能である。また、上記では、Ｐ型ＭＯＳトランジスタで差動対を構成する実施形態を例示したが、当然に、本明細書で開示される技術は、Ｎ型ＭＯＳトランジスタで差動対を構成する実施形態にも適用可能である。 In the above, the embodiment in which the resistance value of the active load of the differential pair circuit is adjusted in order to adjust the circuit offset voltage has been illustrated. However, the technology disclosed in the present specification is not limited to this example, and can be applied to other embodiments that adjust the circuit offset. For example, the technique disclosed in this specification can be applied to an embodiment for adjusting a current flowing in a differential pair circuit or an embodiment for adjusting two output voltages of a differential pair circuit. Further, in the above, the embodiment in which the differential pair is configured by the P-type MOS transistor is illustrated, but naturally, the technique disclosed in this specification is the embodiment in which the differential pair is configured by the N-type MOS transistor. Is also applicable.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

１：チョッパ型コンパレータ
２：第１外部入力端子
４：第２外部入力端子
６：切換回路
８：差動増幅回路
１２：キャパシタ
１４：インバータ回路
１６：スイッチ
１８：外部出力端子 1: Chopper comparator 2: First external input terminal 4: Second external input terminal 6: Switching circuit 8: Differential amplifier circuit 12: Capacitor 14: Inverter circuit 16: Switch 18: External output terminal

Claims

A chopper type comparator,
A first external input terminal, a second external input terminal, a switching circuit, a differential amplifier circuit, a capacitor, an inverter circuit, a switch, and an external output terminal;
The switching circuit connects the first external input terminal to the non-inverting input terminal of the differential amplifier circuit and connects the second external input terminal to the inverting input terminal of the differential amplifier circuit in the first mode. In the second mode, the first external input terminal is connected to the inverting input terminal of the differential amplifier circuit, and the second external input terminal is connected to the non-inverting input terminal of the differential amplifier circuit. Is configured as
One electrode of the capacitor is connected to the output terminal of the differential amplifier circuit, and the other electrode of the capacitor is connected to the input terminal of the inverter circuit;
An output terminal of the inverter circuit is connected to the external output terminal;
The switch is connected between the input terminal and the output terminal of the inverter ;
The capacitor is configured to be charged at a reference acquisition timing when the switch is opened from a closed state,
The reference acquisition timing is in each period of the first mode and the second mode,
When the voltage input to the first external input terminal is higher than the voltage input to the second external input terminal, the output of the external output terminal when the switching circuit switches from the first mode to the second mode Is high,
The output of the external output terminal when the switching circuit switches from the first mode to the second mode when the voltage input to the first external input terminal is lower than the voltage input to the second external input terminal Is low,
When the voltage input to the first external input terminal is higher than the voltage input to the second external input terminal, the output of the external output terminal when the switching circuit switches from the second mode to the first mode Is low,
When the voltage input to the first external input terminal is lower than the voltage input to the second external input terminal, the output of the external output terminal when the switching circuit switches from the second mode to the first mode Is a high, chopper comparator.