JP6468743B2 - 情報処理装置及びその制御方法 - Google Patents
情報処理装置及びその制御方法 Download PDFInfo
- Publication number
- JP6468743B2 JP6468743B2 JP2014149161A JP2014149161A JP6468743B2 JP 6468743 B2 JP6468743 B2 JP 6468743B2 JP 2014149161 A JP2014149161 A JP 2014149161A JP 2014149161 A JP2014149161 A JP 2014149161A JP 6468743 B2 JP6468743 B2 JP 6468743B2
- Authority
- JP
- Japan
- Prior art keywords
- data file
- gate level
- information processing
- extracting
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
レジスタ転送レベルで記載された論理回路を表現する処理対象データファイルから、ゲートレベルのネットリストデータファイルを生成する情報処理装置であって、
前記処理対象データファイルを解析し、フリップフロップにより時間軸のクロックについて、所定のサイクル数隔ててイネーブル状態となる演算器を抽出する抽出手段と、
該抽出手段で抽出した演算器の共有化を行って、Gate Levelのネットリストを表現するネットリストファイルを生成する生成手段とを有する。
図6は、実施形態におけるパーソナルコンピュータに代表される情報処理装置のブロック構成図である。本装置は、装置全体の制御を司るCPU601をはじめ以下の構成を有する。ROM602はBIOSやブートプログラムを格納する読出し専用メモリである。RAM602はCPU601の主記憶装置として機能するランダムアクセスメモリである。このRAM602は、CPU601が実行するOS(オペレーティングシステム)や各種アプリケーションプログラム(実施形態における論理合成アプリケーションを含む)がロードされ、実行される。また、RAM602はCPU601の各種ワークエリアとしても使用される。HDD604は外部記憶装置として機能し、OSや各種アプリケーション、ならびにデータファイル等を記憶保持するものである。OSやアプリケーションは、RAM603に読出されて、CPU601により実行されることになる。操作部605は、ユーザからの指示入力手段として機能するものであり、キーボード、マウス等のポインティングデバイスで構成される。表示部606は、OSや各種アプリケーション実行時のGUIを表示する。ネットワークインターフェース607は本装置をネットワークに接続するものである。そして、上記各種構成要素はバス608を介してCPU601に接続されることになる。
上記第1の実施形態では、クロックが排他で動作する例について説明したが、本第2の実施形態では、クロックに従ってシーケンシャルに動作する(順次イネーブルとなって動作する)場合について説明する。なお、論理合成方法のフローは、第1の実施形態で説明したフローと同じであるため省略する。
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア(プログラム)を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ(またはCPUやMPU等)がプログラムを読み出して実行する処理である。
Claims (8)
- レジスタ転送レベルで記載された論理回路を表現する処理対象データファイルから、ゲートレベルのネットリストデータファイルを生成する情報処理装置であって、
前記処理対象データファイルを解析し、フリップフロップにより時間軸のクロックについて、所定のサイクル数隔ててイネーブル状態となる演算器を抽出する抽出手段と、
該抽出手段で抽出した演算器の共有化を行って、Gate Levelのネットリストを表現するネットリストファイルを生成する生成手段と
を有することを特徴とする情報処理装置。 - 前記抽出手段は、更に、クロックイネーブルが排他論理になっているフリップフロップの前段に位置する演算器を抽出の対象とすることを特徴とする請求項1に記載の情報処理装置。
- 前記生成手段は、前記抽出手段で抽出した演算器に対して、製造プロセス、素子遅延、配線長や物理的な位置情報を用いて、演算器の共有化してもタイミング収束可能かどうかを判定してGate Levelのネットリストファイルを生成することを特徴とする請求項1又は2に記載の情報処理装置。
- レジスタ転送レベルで記載された論理回路を表現する処理対象データファイルから、ゲートレベルのネットリストデータファイルを生成する情報処理装置であって、
前記処理対象データファイルを解析し、論理構造から同時に動作させる必要がない演算器を抽出する抽出手段と、
該抽出手段で抽出した演算器の共有化を行って、Gate Levelのネットリストを表現するネットリストファイルを生成する生成手段とを有し、
前記生成手段は、前記抽出手段で抽出した演算器に対して、駆動されている電源の管理を表す情報から演算器の共有化の可否を判定してGate Levelのネットリストファイルを生成することを特徴とする情報処理装置。 - コンピュータが読み込み実行することで、前記コンピュータに、請求項1乃至4のいずれか1項に記載の情報処理装置として機能させるためのプログラム。
- 請求項5に記載のプログラムを格納したことを特徴とするコンピュータが読み取り可能な記憶媒体。
- レジスタ転送レベルで記載された論理回路を表現する処理対象データファイルから、ゲートレベルのネットリストデータファイルを生成する情報処理装置の制御方法であって、
抽出手段が、前記処理対象データファイルを解析し、フリップフロップにより時間軸のクロックについて、所定のサイクル数隔ててイネーブル状態となる演算器を抽出する抽出工程と、
生成手段が、前記抽出工程で抽出した演算器の共有化を行って、Gate Levelのネットリストを表現するネットリストファイルを生成する生成工程と
を有することを特徴とする情報処理装置の制御方法。 - レジスタ転送レベルで記載された論理回路を表現する処理対象データファイルから、ゲートレベルのネットリストデータファイルを生成する情報処理装置の制御方法であって、
抽出手段が、前記処理対象データファイルを解析し、論理構造から同時に動作させる必要がない演算器を抽出する抽出工程と、
生成手段が、前記抽出工程で抽出した演算器の共有化を行って、Gate Levelのネットリストを表現するネットリストファイルを生成する生成工程とを有し、
前記生成工程は、前記抽出工程で抽出した演算器に対して、駆動されている電源の管理を表す情報から演算器の共有化の可否を判定してGate Levelのネットリストファイルを生成することを特徴とする情報処理装置の制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014149161A JP6468743B2 (ja) | 2014-07-22 | 2014-07-22 | 情報処理装置及びその制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014149161A JP6468743B2 (ja) | 2014-07-22 | 2014-07-22 | 情報処理装置及びその制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016024683A JP2016024683A (ja) | 2016-02-08 |
JP6468743B2 true JP6468743B2 (ja) | 2019-02-13 |
Family
ID=55271373
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014149161A Expired - Fee Related JP6468743B2 (ja) | 2014-07-22 | 2014-07-22 | 情報処理装置及びその制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6468743B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112138397A (zh) * | 2020-09-30 | 2020-12-29 | 网易(杭州)网络有限公司 | 一种触发器管理方法、装置、计算机设备和存储介质 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2714015B2 (ja) * | 1988-07-29 | 1998-02-16 | 株式会社東芝 | 論理回路合成装置 |
JP2937943B2 (ja) * | 1997-05-12 | 1999-08-23 | 三菱電機株式会社 | 論理合成システム及び論理合成方法 |
JPH11345253A (ja) * | 1998-06-03 | 1999-12-14 | Mitsubishi Electric Corp | 論理合成装置、論理合成方法および論理合成プログラムを記録した媒体 |
JP5915154B2 (ja) * | 2011-12-19 | 2016-05-11 | 株式会社ソシオネクスト | 集積回路最適化プログラム及び集積回路最適化装置 |
-
2014
- 2014-07-22 JP JP2014149161A patent/JP6468743B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2016024683A (ja) | 2016-02-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10331836B1 (en) | Loop optimization for implementing circuit designs in hardware | |
US8782591B1 (en) | Physically aware logic synthesis of integrated circuit designs | |
US7979831B1 (en) | Placement driven control set resynthesis | |
US10691856B1 (en) | System design flow with runtime customizable circuits | |
Ozdal et al. | Algorithms for gate sizing and device parameter selection for high-performance designs | |
CN112818621B (zh) | 用于预测软ip部件的性能、功率和面积表现的系统和方法 | |
US9824172B1 (en) | Performance of circuitry generated using high-level synthesis | |
US9710584B1 (en) | Performance of circuitry generated using high-level synthesis | |
Hsu et al. | In-placement clock-tree aware multi-bit flip-flop generation for power optimization | |
US10796058B1 (en) | Partial reconfiguration of integrated circuits using shell representation of platform design | |
Petrisko et al. | NoC symbiosis (special session paper) | |
US10437946B1 (en) | Using implemented core sources for simulation | |
US9773083B1 (en) | Post-placement and pre-routing processing of critical paths in a circuit design | |
US9646126B1 (en) | Post-routing structural netlist optimization for circuit designs | |
US10664561B1 (en) | Automatic pipelining of memory circuits | |
JP2007004563A (ja) | ライブラリ作成装置、ライブラリ作成プログラムおよびライブラリ作成方法 | |
US10963613B1 (en) | Partial reconfiguration of integrated circuits using shell representation of platform design with extended routing region | |
JP6468743B2 (ja) | 情報処理装置及びその制御方法 | |
US9965581B1 (en) | Fanout optimization to facilitate timing improvement in circuit designs | |
US20080300806A1 (en) | Power consumption calculating method | |
Cong et al. | Accelerating monte carlo based SSTA using FPGA | |
US10606972B2 (en) | Method, design program, and design apparatus of a high level synthesis process of a circuit | |
US20220327269A1 (en) | Computing device and method for detecting clock domain crossing violation in design of memory device | |
Ayatollahi et al. | AMPS: An Automated Mesochronous Pipeline Scheduler and Design Space Explorer for High Performance Digital Circuits | |
US6532584B1 (en) | Circuit synthesis method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170720 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180423 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180528 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20181217 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190115 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6468743 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
LAPS | Cancellation because of no payment of annual fees |