JP6331357B2

JP6331357B2 - Image sensor and camera

Info

Publication number: JP6331357B2
Application number: JP2013242814A
Authority: JP
Inventors: 奏太中西
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2013-11-25
Filing date: 2013-11-25
Publication date: 2018-05-30
Anticipated expiration: 2033-11-25
Also published as: JP2015103949A

Description

本発明は、撮像素子およびカメラに関する。 The present invention relates to an imaging device and a camera.

画素からの信号を画素列ごとに並列に読み出し、読み出した信号を画素列ごとにＡＤ（アナログ−デジタル）変換するカラムＡＤ変換方式の固体撮像素子において、水平間引き読み出しの際に、読み出し対象の画素列のＡＤ変換部と、間引き対象の画素列のＡＤ変換部とで並列処理を行わせる技術が知られている（特許文献１参照）。 In a column AD conversion-type solid-state imaging device that reads signals from pixels in parallel for each pixel column and performs AD (analog-digital) conversion on the read signals for each pixel column, a pixel to be read at the time of horizontal thinning readout A technique is known in which parallel processing is performed by a column AD conversion unit and a thinning target pixel column AD conversion unit (see Patent Document 1).

特開２０１１−３５６８９号公報JP 2011-35689 A

従来技術では、時間とともに参照信号レベルを線形に変化させてＡＤ変換する積分型ＡＤ変換方式が採用される。 In the prior art, an integral AD conversion method is employed in which AD conversion is performed by linearly changing the reference signal level with time.

本発明による撮像素子は、光を光電変換して第１アナログ信号を出力する第１画素と、光を光電変換して第２アナログ信号を出力する第２画素と、第１参照信号と第２参照信号と前記第１アナログ信号とを比較して、前記第１アナログ信号をデジタル信号に変換する第１変換部と、前記第１参照信号と前記第２参照信号と前記第２アナログ信号とを比較して、前記第２アナログ信号をデジタル信号に変換する第２変換部と、を備え、前記第２アナログ信号が前記第２変換部に入力されない場合、前記第１変換部が前記第１参照信号と前記第１アナログ信号とを比較し、前記第２変換部が前記第２参照信号と前記第１アナログ信号とを比較して、前記第１アナログ信号をデジタル信号に変換する。 An imaging device according to the present invention includes a first pixel that photoelectrically converts light and outputs a first analog signal, a second pixel that photoelectrically converts light and outputs a second analog signal, a first reference signal, and a second pixel A first conversion unit that compares a reference signal with the first analog signal and converts the first analog signal into a digital signal, the first reference signal, the second reference signal, and the second analog signal. A second conversion unit that converts the second analog signal into a digital signal, and when the second analog signal is not input to the second conversion unit, the first conversion unit refers to the first A signal is compared with the first analog signal, and the second conversion unit compares the second reference signal and the first analog signal to convert the first analog signal into a digital signal.

本発明による固体撮像素子では、ＡＤ変換時間を短縮できる。 In the solid-state imaging device according to the present invention, AD conversion time can be shortened.

本発明の一実施の形態による固体撮像素子を搭載するデジタルカメラのブロック図である。1 is a block diagram of a digital camera equipped with a solid-state image sensor according to an embodiment of the present invention. 固体撮像素子の概略構成を説明する図である。It is a figure explaining schematic structure of a solid-state image sensor. 画素領域を説明する図である。It is a figure explaining a pixel area. 全画素読み出しにおけるＡＤ変換を説明する図である。It is a figure explaining AD conversion in all pixel reading. 間引き読み出し時の状態を説明する図である。It is a figure explaining the state at the time of thinning-out reading. 間引き読み出しにおけるＡＤ変換を説明する図である。It is a figure explaining AD conversion in thinning-out reading.

以下、図面を参照して本発明を実施するための形態について説明する。図１は、本発明の一実施の形態による固体撮像素子３を搭載するデジタルカメラ１を例示するブロック図である。デジタルカメラ１には、撮像光学系として撮影レンズ２が装着される。撮影レンズ２は、マイクロプロセッサ９から指示を受けたレンズ制御部２ａによって、フォーカシングレンズや絞りが駆動制御される。撮影レンズ２は、固体撮像素子３の撮像面に被写体像を結像させる。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings. FIG. 1 is a block diagram illustrating a digital camera 1 equipped with a solid-state imaging device 3 according to an embodiment of the invention. The digital camera 1 is equipped with a photographing lens 2 as an imaging optical system. In the photographic lens 2, the focusing lens and the diaphragm are driven and controlled by the lens control unit 2 a that receives an instruction from the microprocessor 9. The photographing lens 2 forms a subject image on the imaging surface of the solid-state imaging device 3.

固体撮像素子３は、マイクロプロセッサ９から指示を受けた撮像制御部４からの駆動信号に基づいて、被写体像を光電変換する。固体撮像素子３から出力される光電変換信号は、信号処理部５を介してメモリ７に一旦蓄積される。バス８には、レンズ制御部２ａ、撮像制御部４、メモリ７、マイクロプロセッサ９、焦点演算部（検出処理部）１０、記録部１１、画像圧縮部１２および画像処理部１３などが接続される。 The solid-state imaging device 3 photoelectrically converts the subject image based on the drive signal from the imaging control unit 4 that has received an instruction from the microprocessor 9. The photoelectric conversion signal output from the solid-state imaging device 3 is temporarily stored in the memory 7 via the signal processing unit 5. Connected to the bus 8 are a lens control unit 2a, an imaging control unit 4, a memory 7, a microprocessor 9, a focus calculation unit (detection processing unit) 10, a recording unit 11, an image compression unit 12, an image processing unit 13, and the like. .

マイクロプロセッサ９には、レリーズボタンなどの操作部９ａから操作信号が入力される。マイクロプロセッサ９は、操作部９ａからの操作信号に基づいて各ブロックへ指示を送り、デジタルカメラ１の撮影動作を制御する。焦点演算部１０は、例えば瞳分割方式を用いた位相差検出演算を行うことにより、撮像レンズ２による焦点調節状態（具体的にはデフォーカス量）を検出する。この位相差検出演算は、公知であるため説明を省略する。マイクロプロセッサ９は、デフォーカス量に応じてレンズ制御部２ａへフォーカシングレンズの駆動を指示する。 An operation signal is input to the microprocessor 9 from an operation unit 9a such as a release button. The microprocessor 9 sends an instruction to each block based on the operation signal from the operation unit 9a, and controls the photographing operation of the digital camera 1. The focus calculation unit 10 detects a focus adjustment state (specifically, a defocus amount) by the imaging lens 2 by performing, for example, a phase difference detection calculation using a pupil division method. Since this phase difference detection calculation is known, a description thereof will be omitted. The microprocessor 9 instructs the lens control unit 2a to drive the focusing lens according to the defocus amount.

画像処理部１３は、メモリ７に蓄積された光電変換信号に対して所定の画像処理を行う。画像圧縮部１２は、画像処理後の画像データを所定形式でデータ圧縮する。記録部１１は、圧縮後の画像データを所定のファイル形式で記録媒体１１ａに記録する。記録媒体１１ａは、記録部１１に対して着脱自在のメモリカードなどで構成される。 The image processing unit 13 performs predetermined image processing on the photoelectric conversion signal accumulated in the memory 7. The image compression unit 12 compresses the image data after image processing in a predetermined format. The recording unit 11 records the compressed image data on the recording medium 11a in a predetermined file format. The recording medium 11 a is configured by a memory card that is detachable from the recording unit 11.

上記デジタルカメラ１に搭載されている固体撮像素子３についてさらに説明する。図２は、固体撮像素子３の概略構成を例示する図である。固体撮像素子３は、マトリクス状に配置された複数の画素領域２０と、各画素領域２０からの信号を読み出すための周辺回路とを有する。画素領域２０は、複数（本例では、水平方向２個×垂直方向２個の計４個）の画素が集まった領域をいう。撮像領域３００は、画素領域２０がマトリクス状に配置されている領域をいう。図２の例では、撮像領域３００として水平方向２×垂直方向３の計６画素領域分の範囲を例示しているが、実際の画素領域数は、図２に例示するものよりはるかに多い。 The solid-state imaging device 3 mounted on the digital camera 1 will be further described. FIG. 2 is a diagram illustrating a schematic configuration of the solid-state imaging device 3. The solid-state imaging device 3 includes a plurality of pixel regions 20 arranged in a matrix and a peripheral circuit for reading a signal from each pixel region 20. The pixel area 20 is an area where a plurality of pixels (in this example, 2 in the horizontal direction and 2 in the vertical direction, a total of 4 pixels) are gathered. The imaging region 300 is a region where the pixel regions 20 are arranged in a matrix. In the example of FIG. 2, a range corresponding to a total of 6 pixel regions of 2 × 3 in the horizontal direction is illustrated as the imaging region 300, but the actual number of pixel regions is much larger than that illustrated in FIG. 2.

各画素領域２０は、周辺回路からの駆動信号にしたがって光電変換を行い、光電変換信号を画素信号として出力する。第ｎ列目の画素列を例にとると、周辺回路は、スイッチ２１ａ(n)およびスイッチ２１ｂ(n)と、ゲインアンプ(PGA)２２(n)と、スイッチ２３(n)と、ＡＤ変換器(ADC)２４(n)と、スイッチ３１ａ(n)およびスイッチ３１ｂ(n)と、ゲインアンプ(PGA)３２(n)と、スイッチ３３(n)と、ＡＤ変換器(ADC)３４(n)と、を有する。 Each pixel region 20 performs photoelectric conversion according to a drive signal from a peripheral circuit, and outputs the photoelectric conversion signal as a pixel signal. Taking the nth pixel column as an example, the peripheral circuit includes a switch 21a (n) and a switch 21b (n), a gain amplifier (PGA) 22 (n), a switch 23 (n), and AD conversion. Converter (ADC) 24 (n), switch 31a (n) and switch 31b (n), gain amplifier (PGA) 32 (n), switch 33 (n), and AD converter (ADC) 34 (n And).

また、周辺回路は、画素列の奇数列間においてゲインアンプ(PGA)２２(n),２２(n+2),…の入力側にスイッチ２５(o)を有し、ゲインアンプ(PGA)３２(n),３２(n+2),…の入力側にスイッチ３５(o)を有する。さらに、画素列の偶数列間においてゲインアンプ(PGA)２２(n+1),２２(n+3),…の入力側にスイッチ２５(e)を有し、ゲインアンプ(PGA)３２(n+1),３２(n+3),…の入力側にスイッチ３５(e)を有する。 The peripheral circuit has a switch 25 (o) on the input side of the gain amplifiers (PGA) 22 (n), 22 (n + 2),... Between odd-numbered pixel columns, and a gain amplifier (PGA) 32. A switch 35 (o) is provided on the input side of (n), 32 (n + 2),. Further, a switch 25 (e) is provided on the input side of the gain amplifiers (PGA) 22 (n + 1), 22 (n + 3),... Between even columns of pixel columns, and a gain amplifier (PGA) 32 (n +1), 32 (n + 3),... Have a switch 35 (e) on the input side.

また、ＡＤ変換器２４(n),２４(n+1),２４(n+2),…の出力側に制御ロジック回路２６を有し、ＡＤ変換器３４(n),３４(n+1),３４(n+2),…の出力側に制御ロジック回路３６を有する。 Further, a control logic circuit 26 is provided on the output side of the AD converters 24 (n), 24 (n + 1), 24 (n + 2),..., And AD converters 34 (n), 34 (n + 1) ), 34 (n + 2),...

制御ロジック回路２６および制御ロジック回路３６は、撮像制御部４からの指示に応じて所定の駆動信号を出力する。各画素領域２０は、制御ロジック回路２６および制御ロジック回路３６から出力される駆動信号によって駆動されることにより、光電変換と画素信号の読み出しとが行われる。本実施形態では、読み出し対象として画素領域２０が選択され、選択された画素領域２０に含まれる４つの画素（Ｒ、Ｇｒ、Ｇｂ、Ｂ）から略同時に画素信号を読み出すように構成されている。 The control logic circuit 26 and the control logic circuit 36 output a predetermined drive signal in response to an instruction from the imaging control unit 4. Each pixel region 20 is driven by a drive signal output from the control logic circuit 26 and the control logic circuit 36, whereby photoelectric conversion and reading of the pixel signal are performed. In the present embodiment, the pixel area 20 is selected as a reading target, and pixel signals are read from the four pixels (R, Gr, Gb, B) included in the selected pixel area 20 almost simultaneously.

スイッチ２１ａ(n),スイッチ２１ａ(n+2),スイッチ２１ａ(n+4),…は、Ｒ画素から画素信号が読み出される場合にオンされ、スイッチ３１ａ(n),スイッチ３１ａ(n+2),スイッチ３１ａ(n+4),…は、Ｒ画素から画素信号が読み出される場合にオフされる。 The switch 21a (n), the switch 21a (n + 2), the switch 21a (n + 4),... Are turned on when a pixel signal is read from the R pixel, and the switch 31a (n), switch 31a (n + 2) is turned on. ), Switches 31a (n + 4),... Are turned off when a pixel signal is read out from the R pixel.

スイッチ３１ｂ(n),スイッチ３１ｂ(n+2),スイッチ３１ｂ(n+4),…は、Ｇｂ画素から画素信号が読み出される場合にオンされ、スイッチ２１ｂ(n),スイッチ２１ｂ(n+2),スイッチ２１ｂ(n+4),…は、Ｇｂ画素から画素信号が読み出される場合にオフされる。 The switch 31b (n), the switch 31b (n + 2), the switch 31b (n + 4),... Are turned on when a pixel signal is read from the Gb pixel, and the switch 21b (n), switch 21b (n + 2) is turned on. ), Switches 21b (n + 4),... Are turned off when a pixel signal is read from the Gb pixel.

同様に、スイッチ２１ｂ(n+1),スイッチ２１ｂ(n+3),スイッチ２１ｂ(n+5),…は、Ｂ画素から画素信号が読み出される場合にオンされ、スイッチ３１ｂ(n+1),スイッチ３１ｂ(n+3),スイッチ３１ｂ(n+5),…は、Ｂ画素から画素信号が読み出される場合にオフされる。 Similarly, the switch 21b (n + 1), the switch 21b (n + 3), the switch 21b (n + 5),... Are turned on when a pixel signal is read out from the B pixel, and the switch 31b (n + 1). , Switch 31b (n + 3), switch 31b (n + 5),... Are turned off when a pixel signal is read out from the B pixel.

スイッチ３１ａ(n+1),スイッチ３１ａ(n+3),スイッチ３１ａ(n+5),…は、Ｇｒ画素から画素信号が読み出される場合にオンされ、スイッチ２１ａ(n+1),スイッチ２１ａ(n+3),スイッチ２１ａ(n+5),…は、Ｇｒ画素から画素信号が読み出される場合にオフされる。 The switch 31a (n + 1), the switch 31a (n + 3), the switch 31a (n + 5),... Are turned on when a pixel signal is read from the Gr pixel, and the switch 21a (n + 1), switch 21a (n + 3), switches 21a (n + 5),... are turned off when a pixel signal is read from the Gr pixel.

ゲインアンプ(PGA)２２(n),２２(n+1),２２(n+2),…は、制御ロジック回路２６から出力される駆動信号によって駆動され、そのゲインが個別に制御可能に構成されている。ゲインアンプ(PGA)２２(n),２２(n+1),２２(n+2),…は、所定のゲインで画素信号を増幅し、それぞれ増幅後の信号をＡＤ変換器２４(n),２４(n+1),２４(n+2),…へ出力する。なお、ゲインアンプは、省略してもよい。 The gain amplifiers (PGA) 22 (n), 22 (n + 1), 22 (n + 2),... Are driven by drive signals output from the control logic circuit 26, and their gains can be individually controlled. Has been. The gain amplifiers (PGA) 22 (n), 22 (n + 1), 22 (n + 2),... Amplify the pixel signal with a predetermined gain, and each amplified signal is converted into an AD converter 24 (n). , 24 (n + 1), 24 (n + 2),. Note that the gain amplifier may be omitted.

ＡＤ変換器２４(n),２４(n+1),２４(n+2),…はそれぞれ、入力された画素信号をアナログ−デジタル（ＡＤ）変換する。制御ロジック回路２６は、ＡＤ変換されたＲ画素についての画素信号を出力信号ライン２７Ｒへ出力する。また、制御ロジック回路２６は、ＡＤ変換されたＢ画素についての画素信号を出力信号ライン２７Ｂへ出力する。 The AD converters 24 (n), 24 (n + 1), 24 (n + 2),... Respectively convert the input pixel signals from analog to digital (AD). The control logic circuit 26 outputs a pixel signal for the R pixel subjected to AD conversion to the output signal line 27R. The control logic circuit 26 outputs a pixel signal for the B pixel subjected to AD conversion to the output signal line 27B.

ゲインアンプ(PGA)３２(n),３２(n+1),３２(n+2),…は、制御ロジック回路３６から出力される駆動信号によって駆動され、そのゲインが個別に制御可能に構成されている。ゲインアンプ(PGA)３２(n),３２(n+1),３２(n+2),…は、所定のゲインで画素信号を増幅し、それぞれ増幅後の信号をＡＤ変換器３４(n),３４(n+1),３４(n+2),…へ出力する。なお、ゲインアンプは、省略してもよい。 The gain amplifiers (PGA) 32 (n), 32 (n + 1), 32 (n + 2),... Are driven by drive signals output from the control logic circuit 36, and their gains can be individually controlled. Has been. The gain amplifiers (PGA) 32 (n), 32 (n + 1), 32 (n + 2),... Amplify the pixel signal with a predetermined gain, and each amplified signal is converted into an AD converter 34 (n). , 34 (n + 1), 34 (n + 2),. Note that the gain amplifier may be omitted.

ＡＤ変換器３４(n),３４(n+1),３４(n+2),…はそれぞれ、入力された画素信号をアナログ−デジタル（ＡＤ）変換する。制御ロジック回路３６は、ＡＤ変換されたＧｂ画素についての画素信号を出力信号ライン３７Ｇｂへ出力する。また、制御ロジック回路３６は、ＡＤ変換されたＧｒ画素についての画素信号を、出力信号ライン３７Ｇｒへ出力する。 The AD converters 34 (n), 34 (n + 1), 34 (n + 2),... Respectively convert the input pixel signals from analog to digital (AD). The control logic circuit 36 outputs the pixel signal for the Gb pixel subjected to AD conversion to the output signal line 37Gb. Further, the control logic circuit 36 outputs a pixel signal for the Gr pixel subjected to AD conversion to the output signal line 37Gr.

図３は、１つの画素領域２０を説明する回路図である。図３において、画素領域２０は、Ｒ画素、Ｇｂ画素、Ｇｒ画素およびＢ画素からなる４つの画素で構成される。各画素は、光電変換部としてフォトダイオードＰＤを有する。 FIG. 3 is a circuit diagram illustrating one pixel region 20. In FIG. 3, the pixel region 20 includes four pixels including R pixels, Gb pixels, Gr pixels, and B pixels. Each pixel has a photodiode PD as a photoelectric conversion unit.

各画素において、フォトダイオードＰＤは、入射光に応じた電荷を生成する。フォトダイオードＰＤで生成された信号電荷は、転送トランジスタＴｘを介してＦＤ(フローティング拡散)領域へ転送される。ＦＤ領域は信号電荷を受け取り、その信号電荷を電圧に変換する。ＦＤ領域の電位に応じた信号は、増幅トランジスタＳＦによって増幅される。そして、行選択トランジスタＳＥＬによって選択された行の信号として、対応する垂直信号線ＶＬ（Ｒ）、ＶＬ（Ｇｂ）、ＶＬ（Ｇｒ）、ＶＬ（Ｂ）を介して、信号処理部５へ読み出される。 In each pixel, the photodiode PD generates a charge corresponding to incident light. The signal charge generated by the photodiode PD is transferred to the FD (floating diffusion) region via the transfer transistor Tx. The FD region receives a signal charge and converts the signal charge into a voltage. A signal corresponding to the potential of the FD region is amplified by the amplification transistor SF. Then, the signal of the row selected by the row selection transistor SEL is read out to the signal processing unit 5 through the corresponding vertical signal lines VL (R), VL (Gb), VL (Gr), and VL (B). .

図３では、Ｒ画素に対応する垂直信号線を符号ＶＬ（Ｒ）とし、Ｇｂ画素に対応する垂直信号線を符号ＶＬ（Ｇｂ）とし、Ｇｒ画素に対応する垂直信号線を符号ＶＬ（Ｇｒ）とし、Ｂ画素に対応する垂直信号線を符号ＶＬ（Ｂ）とする。リセットトランジスタＲＳＴは、対応するＦＤ領域の電位をリセットするリセット部として動作する。 In FIG. 3, the vertical signal line corresponding to the R pixel is denoted by reference numeral VL (R), the vertical signal line corresponding to the Gb pixel is denoted by reference numeral VL (Gb), and the vertical signal line corresponding to the Gr pixel is denoted by reference numeral VL (Gr). And the vertical signal line corresponding to the B pixel is denoted by VL (B). The reset transistor RST operates as a reset unit that resets the potential of the corresponding FD region.

＜全画素読み出し時におけるＡＤ変換＞
上述した固体撮像素子３のように、画素からの信号を画素列ごとに並列に読み出し、読み出した信号を画素列ごとにＡＤ変換する方式は、カラムＡＤ変換方式と呼ばれる。例えば静止画撮影においてフルサイズデータを読み出す場合などには、固体撮像素子３の撮像領域３００に設けられている全ての画素領域２０から画素信号を読み出す。このような全画素読み出し時における固体撮像素子３によるＡＤ変換を説明する。 <AD conversion at the time of all pixel readout>
A method of reading signals from pixels in parallel for each pixel column and performing AD conversion on the read signals for each pixel column, as in the solid-state imaging device 3 described above, is called a column AD conversion method. For example, when full-size data is read in still image shooting, pixel signals are read from all the pixel areas 20 provided in the imaging area 300 of the solid-state imaging device 3. The AD conversion by the solid-state imaging device 3 at the time of reading all pixels will be described.

全画素読み出しは、画素領域２０を水平方向に１行ずつ選択し、選択行を順次切り換えて読み出しを行う。選択された画素領域２０に含まれる４つの画素（Ｒ、Ｇｒ、Ｇｂ、Ｂ）から読み出された画素信号は、それぞれ対応する画素列に設けられているＡＤ変換器でＡＤ変換される。図２の例では、Ｒ１画素からの画素信号は、ＡＤ変換器(ADC)２４(n)でＡＤ変換され、Ｂ１画素からの画素信号は、ＡＤ変換器(ADC)２４(n+1)でＡＤ変換される。また、Ｇｂ１画素からの画素信号は、ＡＤ変換器(ADC)３４(n)でＡＤ変換され、Ｇｒ１画素からの画素信号は、ＡＤ変換器(ADC)３４(n+1)でＡＤ変換される。他の画素領域２０についても同様である。 In the all-pixel readout, the pixel region 20 is selected one by one in the horizontal direction, and readout is performed by sequentially switching the selected rows. Pixel signals read from the four pixels (R, Gr, Gb, B) included in the selected pixel region 20 are AD-converted by AD converters provided in the corresponding pixel columns. In the example of FIG. 2, the pixel signal from the R1 pixel is AD converted by the AD converter (ADC) 24 (n), and the pixel signal from the B1 pixel is converted by the AD converter (ADC) 24 (n + 1). A / D converted. The pixel signal from the Gb1 pixel is AD converted by the AD converter (ADC) 34 (n), and the pixel signal from the Gr1 pixel is AD converted by the AD converter (ADC) 34 (n + 1). . The same applies to the other pixel regions 20.

図２の例では、撮像領域３００のうち上側の行に含まれる計３画素領域が読み出し対象である。なお、読み出し対象となる画素に符号に１〜３を付して、それぞれＲ１〜Ｒ３、Ｇｒ１〜Ｇｒ３、Ｇｂ１〜Ｇｂ３、Ｂ１〜Ｂ３と図示している。各スイッチの切り換え状態は、全画素読み出し時の状態を表している。 In the example of FIG. 2, a total of three pixel regions included in the upper row in the imaging region 300 are to be read. It should be noted that reference numerals 1 to 3 are assigned to pixels to be read out, and R1 to R3, Gr1 to Gr3, Gb1 to Gb3, and B1 to B3, respectively. The switching state of each switch represents the state when all pixels are read out.

制御ロジック回路２６は、図２に例示したように、スイッチ２３(n),２３(n+1),２３(n+2),…をオンさせ、スイッチ２５(e)およびスイッチ２５(o)をオフさせ、スイッチ２１ａ(n),スイッチ２１ａ(n+2),スイッチ２１ａ(n+4),…をオンさせ、スイッチ２１ｂ(n+1),スイッチ２１ｂ(n+3),スイッチ２１ｂ(n+5),…をオンさせるとともに、スイッチ２１ｂ(n),スイッチ２１ｂ(n+2),スイッチ２１ｂ(n+4),…をオフさせ、スイッチ２１ａ(n+1),スイッチ２１ａ(n+3),スイッチ２１ａ(n+5),…をオフさせる。 As illustrated in FIG. 2, the control logic circuit 26 turns on the switches 23 (n), 23 (n + 1), 23 (n + 2),..., And switches 25 (e) and 25 (o). Is turned off, the switch 21a (n), the switch 21a (n + 2), the switch 21a (n + 4),... Are turned on, and the switch 21b (n + 1), the switch 21b (n + 3), the switch 21b ( n + 5),... are turned on, and switch 21b (n), switch 21b (n + 2), switch 21b (n + 4),... are turned off, and switch 21a (n + 1), switch 21a (n +3), switch 21a (n + 5),... Is turned off.

制御ロジック回路３６は、図２に例示したように、スイッチ３３(n),３３(n+1),３３(n+2),…をオンさせ、スイッチ３５(e)およびスイッチ３５(o)をオフさせ、スイッチ３１ａ(n),スイッチ３１ａ(n+2),スイッチ３１ａ(n+4),…をオフさせ、スイッチ３１ｂ(n+1),スイッチ３１ｂ(n+3),スイッチ３１ｂ(n+5),…をオフさせるとともに、スイッチ３１ｂ(n),スイッチ３１ｂ(n+2),スイッチ３１ｂ(n+4),…をオンさせ、スイッチ３１ａ(n+1),スイッチ３１ａ(n+3),スイッチ３１ａ(n+5),…をオンさせる。 As illustrated in FIG. 2, the control logic circuit 36 turns on the switches 33 (n), 33 (n + 1), 33 (n + 2),..., And switches 35 (e) and 35 (o). Are turned off, the switch 31a (n), the switch 31a (n + 2), the switch 31a (n + 4),... Are turned off, and the switch 31b (n + 1), the switch 31b (n + 3), the switch 31b ( n + 5),... are turned off, and switch 31b (n), switch 31b (n + 2), switch 31b (n + 4),... are turned on, and switch 31a (n + 1), switch 31a (n +3), switch 31a (n + 5),... Is turned on.

各画素列に設けられたＡＤ変換器２４(n),２４(n+1),２４(n+2),…、およびＡＤ変換器３４(n),３４(n+1),３４(n+2),…は、所定時間ごとに参照信号レベルが所定値に変化されるタイミングに合わせて、当該参照信号と画素信号とを逐次比較する。そして、上記所定時間ごとの比較器の出力の変化をＡＤ変換値とする。 AD converters 24 (n), 24 (n + 1), 24 (n + 2),..., And AD converters 34 (n), 34 (n + 1), 34 (n +2),... Sequentially compares the reference signal and the pixel signal in accordance with the timing at which the reference signal level is changed to a predetermined value every predetermined time. The change in the output of the comparator every predetermined time is set as an AD conversion value.

図４は、全画素読み出しにおける逐次比較型ＡＤ変換を説明する図である。図４の上段は、あるＡＤ変換器２４（または３４）における入力電圧Ｖを表わし、図４の下段はＡＤ変換器２４（または３４）の出力を表す。図４の上段において、縦軸は入力電圧Ｖを表し、横軸は時間を表す。ＡＤ変換器２４（または３４）には、入力信号として上記ゲインアンプ２２（または３２）で増幅された画素信号が入力される。また、参照信号として上記制御ロジック回路２６（または３６）で生成された電圧がＡＤ変換器２４（または３４）に入力される。ＡＤ変換器に対する入力電圧Ｖの範囲は、下限値Ｖ_min（＝０Ｖ）から上限値Ｖ_maxまでとする。 FIG. 4 is a diagram for explaining successive approximation AD conversion in all pixel readout. The upper part of FIG. 4 represents the input voltage V in a certain AD converter 24 (or 34), and the lower part of FIG. 4 represents the output of the AD converter 24 (or 34). In the upper part of FIG. 4, the vertical axis represents the input voltage V, and the horizontal axis represents time. The AD converter 24 (or 34) receives the pixel signal amplified by the gain amplifier 22 (or 32) as an input signal. Further, a voltage generated by the control logic circuit 26 (or 36) as a reference signal is input to the AD converter 24 (or 34). The range of the input voltage V to the AD converter is from the lower limit value V_min (= 0V) to the upper limit value V_max.

図４の時刻Ｔ０において、ゲインアンプ２２（または３２）によって増幅された画素信号がＡＤ変換器２４（または３４）の入力信号として入力される。時刻Ｔ０から時刻Ｔ１において、制御ロジック回路２６（または３６）から、入力電圧範囲（Ｖ_min（＝０Ｖ）からＶ_maxまで）を２分割する電圧（すなわち１／２×Ｖ_max）がＡＤ変換器２４（または３４）の参照信号として入力される。 At time T0 in FIG. 4, the pixel signal amplified by the gain amplifier 22 (or 32) is input as an input signal of the AD converter 24 (or 34). From time T0 to time T1, a voltage (that is, ½ × V_max) that divides the input voltage range (from V_min (= 0 V) to V_max) by two is supplied from the control logic circuit 26 (or 36) to the AD converter 24 (or 34) as a reference signal.

図４の例では、時刻Ｔ０から時刻Ｔ１における入力信号レベルが参照信号レベル（１／２×Ｖ_max）より高いので、ＡＤ変換器出力ADC_outがＨとなる。このため、制御ロジック回路２６（または３６）は、ＡＤ変換値の上位から１ビット目を「１」とする。 In the example of FIG. 4, since the input signal level from time T0 to time T1 is higher than the reference signal level (1/2 × V_max), the AD converter output ADC_out becomes H. Therefore, the control logic circuit 26 (or 36) sets the first bit from the higher order of the AD conversion value to “1”.

時刻Ｔ１から時刻Ｔ２において、制御ロジック回路２６（または３６）は、ＡＤ変換器２４（または３４）の参照信号とする電圧を１／２×Ｖ_maxから３／４×Ｖ_maxまで変化させる。３／４×Ｖ_maxは、１／２×Ｖ_maxからＶ_maxまでの範囲を２等分する電圧である。 From time T1 to time T2, the control logic circuit 26 (or 36) changes the voltage used as the reference signal of the AD converter 24 (or 34) from 1/2 × V_max to 3/4 × V_max. 3/4 × V_max is a voltage that bisects the range from 1/2 × V_max to V_max.

時刻Ｔ２から時刻Ｔ３において、入力信号レベルが参照信号レベル（３／４×Ｖ_max）より高いので、ＡＤ変換器出力ADC_outがＨとなる。このため、制御ロジック回路２６（または３６）は、ＡＤ変換値の上位から２ビット目を「１」とする。 Since the input signal level is higher than the reference signal level (3/4 × V_max) from time T2 to time T3, the AD converter output ADC_out becomes H. For this reason, the control logic circuit 26 (or 36) sets the second bit from the top of the AD conversion value to “1”.

時刻Ｔ３から時刻Ｔ４において、制御ロジック回路２６（または３６）は、ＡＤ変換器２４（または３４）の参照信号とする電圧を３／４×Ｖ_maxから７／８×Ｖ_maxまで変化させる。７／８×Ｖ_maxは、３／４×Ｖ_maxからＶ_maxまでの範囲を２等分する電圧である。 From time T3 to time T4, the control logic circuit 26 (or 36) changes the voltage used as the reference signal of the AD converter 24 (or 34) from 3/4 × V_max to 7/8 × V_max. 7/8 × V_max is a voltage that bisects the range from 3/4 × V_max to V_max.

時刻Ｔ４から時刻Ｔ５において、入力信号レベルが参照信号レベル（７／８×Ｖ_max）より低いので、ＡＤ変換器出力ADC_outがＬとなる。このため、制御ロジック回路２６（または３６）は、ＡＤ変換値の上位から３ビット目を「０」とする。 Since the input signal level is lower than the reference signal level (7/8 × V_max) from time T4 to time T5, the AD converter output ADC_out becomes L. For this reason, the control logic circuit 26 (or 36) sets the third bit from the top of the AD conversion value to “0”.

時刻Ｔ５から時刻Ｔ６において、制御ロジック回路２６（または３６）は、ＡＤ変換器２４（または３４）の参照信号とする電圧を７／８×Ｖ_maxから１３／１６×Ｖ_maxまで変化させる。１３／１６×Ｖ_maxは、３／４×Ｖ_maxから７／８×Ｖ_maxまでの範囲を２等分する電圧である。 From time T5 to time T6, the control logic circuit 26 (or 36) changes the voltage used as the reference signal of the AD converter 24 (or 34) from 7/8 × V_max to 13/16 × V_max. 13/16 × V_max is a voltage that bisects the range from 3/4 × V_max to 7/8 × V_max.

時刻Ｔ６から時刻Ｔ７において、入力信号レベルが参照信号レベル（１３／１６×Ｖ_max）より低いので、ＡＤ変換器出力ADC_outがＬとなる。このため、制御ロジック回路２６（または３６）は、ＡＤ変換値の上位から４ビット目を「０」とする。 Since the input signal level is lower than the reference signal level (13/16 × V_max) from time T6 to time T7, the AD converter output ADC_out becomes L. For this reason, the control logic circuit 26 (or 36) sets the fourth bit from the top of the AD conversion value to “0”.

時刻Ｔ７から時刻Ｔ８において、制御ロジック回路２６（または３６）は、ＡＤ変換器２４（または３４）の参照信号とする電圧を１３／１６×Ｖ_maxから２５／３２×Ｖ_maxまで変化させる。２５／３２×Ｖ_maxは、３／４×Ｖ_maxから１３／１６×Ｖ_maxまでの範囲を２等分する電圧である。 From time T7 to time T8, the control logic circuit 26 (or 36) changes the voltage used as the reference signal of the AD converter 24 (or 34) from 13/16 × V_max to 25/32 × V_max. 25/32 × V_max is a voltage that bisects the range from 3/4 × V_max to 13/16 × V_max.

時刻Ｔ８から時刻Ｔ９において、入力信号レベルが参照信号レベル（２５／３２×Ｖ_max）より高いので、ＡＤ変換器出力ADC_outがＨとなる。このため、制御ロジック回路２６（または３６）は、ＡＤ変換値の上位から５ビット目を「１」とする。 Since the input signal level is higher than the reference signal level (25/32 × V_max) from time T8 to time T9, the AD converter output ADC_out becomes H. For this reason, the control logic circuit 26 (or 36) sets the fifth bit from the top of the AD conversion value to “1”.

時刻Ｔ９から時刻Ｔ１０において、制御ロジック回路２６（または３６）は、ＡＤ変換器２４（または３４）の参照信号とする電圧を２５／３２×Ｖ_maxから５１／６４×Ｖ_maxまで変化させる。５１／６４×Ｖ_maxは、２５／３２×Ｖ_maxから２６／３２×Ｖ_maxまでの範囲を２等分する電圧である。 From time T9 to time T10, the control logic circuit 26 (or 36) changes the voltage used as the reference signal of the AD converter 24 (or 34) from 25/32 × V_max to 51/64 × V_max. 51/64 × V_max is a voltage that equally divides the range from 25/32 × V_max to 26/32 × V_max into two equal parts.

時刻Ｔ１０から時刻Ｔｆにおいて、入力信号レベルが参照信号レベル（５１／６４×Ｖ_max）より低いので、ＡＤ変換器出力ADC_outがＬとなる。このため、制御ロジック回路２６（または３６）は、ＡＤ変換値の上位から６ビット目を「０」とする。 Since the input signal level is lower than the reference signal level (51/64 × V_max) from time T10 to time Tf, the AD converter output ADC_out becomes L. For this reason, the control logic circuit 26 (or 36) sets the sixth bit from the top of the AD conversion value to “0”.

以上説明したように、ＡＤ変換器出力ADC_outから出力される１ビットのデータを６つ並べて６ビットのデータ「１１００１０」を得る。すなわち、１ビットのＡＤ変換を６回行って６ビットのＡＤ変換を行う。 As described above, six pieces of 1-bit data output from the AD converter output ADC_out are arranged to obtain 6-bit data “110010”. That is, 1-bit AD conversion is performed 6 times to perform 6-bit AD conversion.

＜間引き読み出し時におけるＡＤ変換＞
一般に、動画撮影時においては、画素信号を読み出す画素列を間引きすることによってフレームレートを向上させる手法が採られる。本実施形態のようなカラムＡＤ変換方式の場合にも読み出す画素列の間引きを行うので、間引き読み出し時における固体撮像素子３によるＡＤ変換を説明する。 <AD conversion at the time of decimation reading>
In general, at the time of moving image shooting, a method of improving the frame rate by thinning out pixel rows from which pixel signals are read is employed. Since the pixel rows to be read are thinned out even in the case of the column AD conversion method as in the present embodiment, AD conversion by the solid-state imaging device 3 at the time of thinning readout will be described.

図５は、固体撮像素子３の概略構成を例示する図であって、各スイッチの切り換え状態は、間引き読み出し時の状態を表している。図５の例では、撮像領域３００のうち右側に位置する水平方向２×垂直方向２の計４画素領域が間引き対象である。また、撮像領域３００のうち上側の行に含まれ、かつ左端に位置する画素領域が読み出し対象である。 FIG. 5 is a diagram illustrating a schematic configuration of the solid-state imaging device 3, and the switching state of each switch represents a state at the time of thinning readout. In the example of FIG. 5, a total of 4 pixel regions in the horizontal direction 2 × vertical direction 2 located on the right side in the imaging region 300 are to be thinned. In addition, the pixel area included in the upper row of the imaging area 300 and located at the left end is a readout target.

制御ロジック回路２６は、スイッチ２３(n),２３(n+1),２３(n+2),…をオンさせ、スイッチ２５(e)およびスイッチ２５(o)をオンさせる。スイッチ２５(e)およびスイッチ２５(o)をオンすることで、読み出し対象の画素列に設けられているＡＤ変換器と、間引き対象の画素列に設けられているＡＤ変換器とが並列に接続される。 The control logic circuit 26 turns on the switches 23 (n), 23 (n + 1), 23 (n + 2),..., And turns on the switch 25 (e) and the switch 25 (o). By turning on the switch 25 (e) and the switch 25 (o), the AD converter provided in the pixel row to be read and the AD converter provided in the pixel row to be thinned out are connected in parallel. Is done.

制御ロジック回路２６はさらに、スイッチ２１ａ(n)をオンさせ、スイッチ２１ａ(n+2),スイッチ２１ａ(n+4),…をオフさせる。また、スイッチ２１ｂ(n+1)をオンさせ,スイッチ２１ｂ(n+3),スイッチ２１ｂ(n+5),…をオフさせる。さらにまた、スイッチ２１ｂ(n)、スイッチ２１ｂ(n+2),スイッチ２１ｂ(n+4),…をオフさせるとともに、スイッチ２１ａ(n+1),スイッチ２１ａ(n+3),スイッチ２１ａ(n+5),…をオフさせる Further, the control logic circuit 26 turns on the switch 21a (n) and turns off the switch 21a (n + 2), the switch 21a (n + 4),. Further, the switch 21b (n + 1) is turned on, and the switch 21b (n + 3), the switch 21b (n + 5),. Further, the switch 21b (n), the switch 21b (n + 2), the switch 21b (n + 4),... Are turned off, and the switch 21a (n + 1), the switch 21a (n + 3), the switch 21a ( n + 5), ...

制御ロジック回路３６は、スイッチ３３(n),３３(n+1),３３(n+2),…をオンさせ、スイッチ３５(e)およびスイッチ３５(o)をオンさせる。スイッチ３５(e)およびスイッチ３５(o)をオンすることで、読み出し対象の画素列に設けられているＡＤ変換器と、間引き対象の画素列に設けられているＡＤ変換器とが並列に接続される。 The control logic circuit 36 turns on the switches 33 (n), 33 (n + 1), 33 (n + 2),..., And turns on the switches 35 (e) and 35 (o). By turning on the switch 35 (e) and the switch 35 (o), the AD converter provided in the pixel row to be read and the AD converter provided in the pixel row to be thinned out are connected in parallel. Is done.

制御ロジック回路３６はさらに、スイッチ３１ａ(n),スイッチ３１ａ(n+2),スイッチ３１ａ(n+4),…をオフさせるとともに、スイッチ３１ｂ(n+1),スイッチ３１ｂ(n+3),スイッチ３１ｂ(n+5),…をオフさせる。また、スイッチ３１ｂ(n)をオンさせ、スイッチ３１ｂ(n+2),スイッチ３１ｂ(n+4),…をオフさせる。さらにまた、スイッチ３１ａ(n+1)をオンさせ、スイッチ３１ａ(n+3),スイッチ３１ａ(n+5),…をオフさせる。 The control logic circuit 36 further turns off the switch 31a (n), the switch 31a (n + 2), the switch 31a (n + 4),... And the switch 31b (n + 1), the switch 31b (n + 3). , Switch 31b (n + 5),. Further, the switch 31b (n) is turned on, and the switch 31b (n + 2), the switch 31b (n + 4),. Further, the switch 31a (n + 1) is turned on, and the switch 31a (n + 3), the switch 31a (n + 5),.

図６は、間引き読み出し時における逐次比較型ＡＤ変換を説明する図である。図６の上段は、ＡＤ変換器２４(n),２４(n+2),２４(n+4)（またはＡＤ変換器２４(n+1),２４(n+3),２４(n+5)、またはＡＤ変換器３４(n),３４(n+2),３４(n+4)、またはＡＤ変換器３４(n+1),３４(n+3),３４(n+5)）における入力電圧Ｖを表わし、図６の下段は上記ＡＤ変換器の出力を表す。図６の上段において、縦軸は入力電圧Ｖであり、横軸は時間である。 FIG. 6 is a diagram for explaining successive approximation AD conversion at the time of thinning-out reading. The upper part of FIG. 6 shows AD converters 24 (n), 24 (n + 2), 24 (n + 4) (or AD converters 24 (n + 1), 24 (n + 3), 24 (n + 5), or AD converters 34 (n), 34 (n + 2), 34 (n + 4), or AD converters 34 (n + 1), 34 (n + 3), 34 (n + 5) ), And the lower part of FIG. 6 represents the output of the AD converter. In the upper part of FIG. 6, the vertical axis represents the input voltage V, and the horizontal axis represents time.

ＡＤ変換器２４(n),２４(n+2),２４(n+4)（またはＡＤ変換器２４(n+1),２４(n+3),２４(n+5)、またはＡＤ変換器３４(n),３４(n+2),３４(n+4)、またはＡＤ変換器３４(n+1),３４(n+3),３４(n+5)）は、それぞれ３つのＡＤ変換器を１組として扱い、同組の３つのＡＤ変換器に対し、入力信号として同じ画素信号を入力させる。３つのＡＤ変換器のうち１つを第１ＡＤ変換器とし、残り２つをそれぞれ第２ＡＤ変換器および第３ＡＤ変換器とする。 AD converter 24 (n), 24 (n + 2), 24 (n + 4) (or AD converter 24 (n + 1), 24 (n + 3), 24 (n + 5), or AD conversion 34 (n), 34 (n + 2), 34 (n + 4) or AD converters 34 (n + 1), 34 (n + 3), 34 (n + 5)) The AD converter is handled as one set, and the same pixel signal is input as an input signal to the three AD converters in the set. One of the three AD converters is a first AD converter, and the remaining two are a second AD converter and a third AD converter.

一方、同組の第１ＡＤ変換器、第２ＡＤ変換器、第３ＡＤ変換器には、参照信号として上記制御ロジック回路２６（または３６）で生成された３つの異なる電圧がそれぞれ入力される。 On the other hand, three different voltages generated by the control logic circuit 26 (or 36) are input to the first AD converter, the second AD converter, and the third AD converter of the same set as reference signals.

図６の時刻Ｔ０において、ゲインアンプ２２（または３２）によって増幅された画素信号が第１ＡＤ変換器〜第３ＡＤ変換器に入力信号として入力される。時刻Ｔ０から時刻Ｔ１において、制御ロジック回路２６（または３６）から、Ｖ_min（＝０Ｖ）からＶ_maxまでの範囲を３：１に分割する電圧（すなわち３／４×Ｖ_max）が、第１ＡＤ変換器の参照信号として入力される。また、制御ロジック回路２６（または３６）から、入力電圧範囲（Ｖ_min（＝０Ｖ）からＶ_maxまで）を２等分する電圧（すなわち１／２×Ｖ_max）が、第２ＡＤ変換器の参照信号として入力される。さらにまた、Ｖ_min（＝０Ｖ）からＶ_maxまでの範囲を１：３に分割する電圧（すなわち１／４×Ｖ_max）が、第３ＡＤ変換器の参照信号として入力される。 At time T0 in FIG. 6, the pixel signal amplified by the gain amplifier 22 (or 32) is input as an input signal to the first AD converter to the third AD converter. From time T0 to time T1, the voltage from the control logic circuit 26 (or 36) that divides the range from V_min (= 0V) to V_max into 3: 1 (that is, 3/4 × V_max) is the first AD converter. Input as a reference signal. In addition, a voltage that divides the input voltage range (V_min (= 0 V) to V_max) into two equal parts (that is, 1/2 × V_max) is input from the control logic circuit 26 (or 36) as a reference signal for the second AD converter. Is done. Furthermore, a voltage that divides the range from V_min (= 0V) to V_max into 1: 3 (that is, 1/4 × V_max) is input as a reference signal for the third AD converter.

図６の例では、時刻Ｔ０から時刻Ｔ１における入力信号レベルが第１ＡＤ変換器の参照信号レベル（３／４×Ｖ_max）より高いので、第１ＡＤ変換器出力ADC1_outがＨとなる。また、入力信号レベルが第２ＡＤ変換器の参照信号レベル（１／２×Ｖ_max）より高いので、第２ＡＤ変換器出力ADC2_outがＨとなる。さらに、入力信号レベルが第３ＡＤ変換器の参照信号レベル（１／４×Ｖ_max）より高いので、第３ＡＤ変換器出力ADC3_outがＨとなる。制御ロジック回路２６（または３６）は、第１ＡＤ変換器出力ADC1_outと第２ＡＤ変換器出力ADC2_outとの出力に基づいて、ＡＤ変換値の上位２ビットを「１１」とする。 In the example of FIG. 6, since the input signal level from time T0 to time T1 is higher than the reference signal level (3/4 × V_max) of the first AD converter, the first AD converter output ADC1_out becomes H. Further, since the input signal level is higher than the reference signal level (1/2 × V_max) of the second AD converter, the second AD converter output ADC2_out becomes H. Further, since the input signal level is higher than the reference signal level (1/4 × V_max) of the third AD converter, the third AD converter output ADC3_out becomes H. The control logic circuit 26 (or 36) sets the upper 2 bits of the AD conversion value to “11” based on the outputs of the first AD converter output ADC1_out and the second AD converter output ADC2_out.

時刻Ｔ１からＴ２において、制御ロジック回路２６（または３６）は、第１ＡＤ変換器の参照信号とする電圧を３／４×Ｖ_maxから１５／１６×Ｖ_maxまで変化させる。１５／１６×Ｖ_maxは、３／４×Ｖ_maxからＶ_maxまでの範囲を３：１に分割する電圧である。また、制御ロジック回路２６（または３６）は、３／４×Ｖ_maxからＶ_maxまでの範囲を２等分する電圧（すなわち７／８×Ｖ_max）を、第２ＡＤ変換器の参照信号として入力する。さらにまた、制御ロジック回路２６（または３６）は、３／４×Ｖ_maxからＶ_maxまでの範囲を１：３に分割する電圧（すなわち１３／１６×Ｖ_max）を、第３ＡＤ変換器の参照信号として入力する。 From time T1 to T2, the control logic circuit 26 (or 36) changes the voltage used as the reference signal of the first AD converter from 3/4 × V_max to 15/16 × V_max. 15/16 × V_max is a voltage that divides the range from 3/4 × V_max to V_max into 3: 1. Further, the control logic circuit 26 (or 36) inputs a voltage (that is, 7/8 × V_max) that bisects the range from 3/4 × V_max to V_max as a reference signal for the second AD converter. Furthermore, the control logic circuit 26 (or 36) inputs a voltage that divides the range from 3/4 × V_max to V_max into 1: 3 (that is, 13/16 × V_max) as a reference signal for the third AD converter. To do.

時刻Ｔ２から時刻Ｔ３において、入力信号レベルが第１ＡＤ変換器の参照信号レベル（１５／１６×Ｖ_max）より低いので、第１ＡＤ変換器出力ADC1_outがＬとなる。また、入力信号レベルが第２ＡＤ変換器の参照信号レベル（７／８×Ｖ_max）より高いので、第２ＡＤ変換器出力ADC2_outがＬとなる。さらに、入力信号レベルが第３ＡＤ変換器の参照信号レベル（１３／１６×Ｖ_max）より低いので、第３ＡＤ変換器出力ADC3_outがＬとなる。制御ロジック回路２６（または３６）は、第２ＡＤ変換器出力ADC2_outと第３ＡＤ変換器出力ADC3_outとの出力に基づいて、ＡＤ変換値の第３ビットおよび第４ビットを「００」とする。 From time T2 to time T3, since the input signal level is lower than the reference signal level (15/16 × V_max) of the first AD converter, the first AD converter output ADC1_out becomes L. Further, since the input signal level is higher than the reference signal level (7/8 × V_max) of the second AD converter, the second AD converter output ADC2_out becomes L. Further, since the input signal level is lower than the reference signal level (13/16 × V_max) of the third AD converter, the third AD converter output ADC3_out becomes L. The control logic circuit 26 (or 36) sets the third bit and the fourth bit of the AD conversion value to “00” based on the outputs of the second AD converter output ADC2_out and the third AD converter output ADC3_out.

時刻Ｔ３からＴ４において、制御ロジック回路２６（または３６）は、第１ＡＤ変換器の参照信号とする電圧を１５／１６×Ｖ_maxから５１／６４×Ｖ_maxまで変化させる。５１／６４Ｖ_maxは、３／４×Ｖ_maxから１３／１６×Ｖ_maxまでの範囲を３：１に分割する電圧である。また、制御ロジック回路２６（または３６）は、３／４×Ｖ_maxから１３／１６×Ｖ_maxまでの範囲を２等分する電圧（すなわち５０／６４×Ｖ_max）を、第２ＡＤ変換器の参照信号として入力する。さらにまた、制御ロジック回路２６（または３６）は、３／４×Ｖ_maxから１３／１６×Ｖ_maxまでの範囲を１：３に分割する電圧（すなわち４９／６４×Ｖ_max）を、第３ＡＤ変換器の参照信号として入力する。 From time T3 to T4, the control logic circuit 26 (or 36) changes the voltage used as the reference signal of the first AD converter from 15/16 × V_max to 51/64 × V_max. 51 / 64V_max is a voltage that divides the range from 3/4 × V_max to 13/16 × V_max into 3: 1. Further, the control logic circuit 26 (or 36) uses, as a reference signal for the second AD converter, a voltage that bisects the range from 3/4 × V_max to 13/16 × V_max (ie, 50/64 × V_max). input. Furthermore, the control logic circuit 26 (or 36) generates a voltage (that is, 49/64 × V_max) that divides the range from 3/4 × V_max to 13/16 × V_max into 1: 3 (that is, 49/64 × V_max) of the third AD converter. Input as a reference signal.

時刻Ｔ４から時刻Ｔｆにおいて、入力信号レベルが第１ＡＤ変換器の参照信号レベル（１５１／６４×Ｖ_max）より低いので、第１ＡＤ変換器出力ADC1_outがＬとなる。また、入力信号レベルが第２ＡＤ変換器の参照信号レベル（５０／６４×Ｖ_max）より高いので、第２ＡＤ変換器出力ADC2_outがＨとなる。さらに、入力信号レベルが第３ＡＤ変換器の参照信号レベル（４９／６４×Ｖ_max）より高いので、第３ＡＤ変換器出力ADC3_outがＨとなる。制御ロジック回路２６（または３６）は、第１ＡＤ変換器出力ADC1_outと第２ＡＤ変換器出力ADC2_outとの出力に基づいて、ＡＤ変換値の第５ビットおよび第６ビットを「１０」とする。 From time T4 to time Tf, since the input signal level is lower than the reference signal level (151/64 × V_max) of the first AD converter, the first AD converter output ADC1_out becomes L. Further, since the input signal level is higher than the reference signal level (50/64 × V_max) of the second AD converter, the second AD converter output ADC2_out becomes H. Further, since the input signal level is higher than the reference signal level (49/64 × V_max) of the third AD converter, the third AD converter output ADC3_out becomes H. The control logic circuit 26 (or 36) sets the fifth bit and the sixth bit of the AD conversion value to “10” based on the outputs of the first AD converter output ADC1_out and the second AD converter output ADC2_out.

以上説明したように、第１ＡＤ変換器出力ADC1_out〜第３ＡＤ変換器出力ADC3_outから３回出力される２ビットのデータに基づき、６ビットのデータ「１１００１０」を得る。まとめると、１ビットのＡＤ変換を並列に行うことで２ビットの出力とし、それを３回行って６ビットのＡＤ変換を行う。 As described above, 6-bit data “110010” is obtained based on 2-bit data output three times from the first AD converter output ADC1_out to the third AD converter output ADC3_out. In summary, a 1-bit AD conversion is performed in parallel to produce a 2-bit output, which is performed 3 times to perform a 6-bit AD conversion.

以上説明した実施形態によれば、次の作用効果が得られる。
（１）固体撮像素子３は、二次元状に配列された複数の光電変換部ＰＤと、複数の光電変換部ＰＤの列ごとに設けられ、列を構成する光電変換部ＰＤによる光電変換信号と所定の参照信号とを比較する複数のＡＤ変換器２４、３４と、所定のタイミングで所定レベルの参照信号を生成する制御ロジック回路２６、３６と、複数のＡＤ変換器２４、３４による所定のタイミングにおける複数の比較結果に基づいて、列ごとの光電変換信号をそれぞれアナログ−デジタル変換する制御ロジック回路２６、３６と、を備える。制御ロジック回路２６、３６は、複数の光電変換部ＰＤに光電変換信号を読み出す対象の列と読み出す対象でない列とが存在する場合において、読み出す対象の列に設けられたＡＤ変換器２４(n)、３４(n)と、読み出す対象でない列に設けられたＡＤ変換器２４(n+2)、３４(n+2)とをともに用いて、読み出す対象の列の光電変換部ＰＤからの光電変換信号を並行してアナログ−デジタル変換する。これにより、全画素読み出し時（図４）のように、読み出す対象の列に設けられたＡＤ変換器２４(n)、３４(n)のみを用いてアナログ−デジタル変換する場合に比べて、アナログ−デジタル変換に要する時間を短縮できる。 According to the embodiment described above, the following operational effects can be obtained.
(1) The solid-state imaging device 3 is provided for each of the plurality of photoelectric conversion units PD arranged in a two-dimensional manner and the columns of the plurality of photoelectric conversion units PD, and photoelectric conversion signals by the photoelectric conversion units PD constituting the columns. A plurality of AD converters 24 and 34 that compare with a predetermined reference signal, a control logic circuit 26 and 36 that generates a reference signal of a predetermined level at a predetermined timing, and a predetermined timing by the plurality of AD converters 24 and 34 Control logic circuits 26 and 36 for performing analog-to-digital conversion on photoelectric conversion signals for each column based on the plurality of comparison results in FIG. When the plurality of photoelectric conversion units PD include a target column from which photoelectric conversion signals are read and a column not to be read, the control logic circuits 26 and 36 include AD converters 24 (n) provided in the target column to be read. , 34 (n) and AD converters 24 (n + 2) and 34 (n + 2) provided in a column not to be read out together, photoelectric conversion from the photoelectric conversion unit PD in the column to be read out Analog-to-digital conversion of signals in parallel. As a result, the analog-to-digital conversion is performed in comparison with the case where analog-to-digital conversion is performed using only the AD converters 24 (n) and 34 (n) provided in the column to be read, as in the case of all pixel reading (FIG. 4). -Time required for digital conversion can be shortened.

（２）制御ロジック回路２６、３６は、ＡＤ変換器２４(n)、３４(n)用の第１参照信号と、ＡＤ変換器２４(n+2)、３４(n+2)用の第２参照信号とを生成するとともに、所定のタイミングで第１参照信号および第２参照信号をそれぞれ離散的に変化させるようにした。これにより、逐次ＡＤ変換を並行して適切に行うことができる。 (2) The control logic circuits 26 and 36 include the first reference signals for the AD converters 24 (n) and 34 (n) and the first reference signals for the AD converters 24 (n + 2) and 34 (n + 2). 2 reference signals are generated, and the first reference signal and the second reference signal are discretely changed at a predetermined timing. Thereby, successive AD conversion can be appropriately performed in parallel.

（３）制御ロジック回路２６、３６は、ＡＤ変換器２４、３４の入力電圧範囲（Ｖ_min（＝０Ｖ）からＶ_maxまで）を複数に内分（例えば３：１に分割）する信号レベルである第１レベル（３／４×Ｖ_max）の第１参照信号と、複数に内分する信号レベルであって第１レベルと異なる第２レベル（例えば１／２×Ｖ_max）の第２参照信号とをそれぞれ生成し（時刻Ｔ０）、所定のタイミングで、内分された範囲を複数にさらに内分する信号レベル（例えば、３／４×Ｖ_maxからＶ_maxまでの範囲を３：１に分割）へ、第１参照信号および第２参照信号をそれぞれ離散的に変化させる。これにより、参照信号を変化させる回数を抑え、適切な逐次ＡＤ変換を行い得る。 (3) The control logic circuits 26 and 36 are signal levels that divide the input voltage range (from V_min (= 0V) to V_max) of the AD converters 24 and 34 into a plurality of parts (for example, 3: 1). A first reference signal of one level (3/4 × V_max) and a second reference signal of a second level (for example, ½ × V_max) that is a signal level that is internally divided and different from the first level, respectively. Generated (time T0), and at a predetermined timing, the signal level (for example, the range from 3/4 × V_max to V_max is divided into 3: 1) is further divided into a plurality of divided internal ranges. The reference signal and the second reference signal are discretely changed. As a result, the number of times the reference signal is changed can be suppressed, and appropriate sequential AD conversion can be performed.

（４）光電変換信号を読み出す対象の列と読み出す対象でない列との間の接／断を切り替えるスイッチ２５、３５を備えるので、間引き読み出し時において、読み出す対象でない列に設けられたＡＤ変換器２４(n+2)、３４(n+2)を、読み出す対象の列に設けられたＡＤ変換器２４(n)、３４(n)と並行してＡＤ変換に用いることができる。 (4) Since the switches 25 and 35 for switching connection / disconnection between the column to be read out of the photoelectric conversion signal and the column not to be read out are provided, the AD converter 24 provided in the column not to be read out at the time of thinning out reading (n + 2) and 34 (n + 2) can be used for AD conversion in parallel with the AD converters 24 (n) and 34 (n) provided in the column to be read.

（５）複数のＡＤ変換器２４、３４の入力側にそれぞれ設けられた複数のゲインアンプ(PGA)２２、３２を備え、スイッチ２５、３５は、複数のゲインアンプ(PGA)２２、３２の入力側において設けるようにしたので、ゲインアンプ(PGA)２２、３２の出力側において設ける場合に比べて、ＡＤ変換速度の面で有利となる。 (5) A plurality of gain amplifiers (PGA) 22 and 32 provided on the input sides of the plurality of AD converters 24 and 34, respectively, and the switches 25 and 35 are input to the plurality of gain amplifiers (PGA) 22 and 32, respectively. Since it is provided on the output side, it is advantageous in terms of AD conversion speed as compared with the case where it is provided on the output side of the gain amplifiers (PGA) 22 and 32.

（変形例１）
上述した実施形態では、画素領域２０を２列おきに読み出し対象とする間引き読み出しを例示したが、間引き読み出しする際の間引き間隔は、適宜変更して構わない。例えば、１列おきでも、３列おきでも、６列おきでもよい。 (Modification 1)
In the above-described embodiment, the thinning-out readout in which the pixel regions 20 are read out every two columns is illustrated, but the thinning-out interval at the time of thinning-out readout may be changed as appropriate. For example, every other row, every third row, or every sixth row.

（変形例２）
また、上記説明では、間引き読み出し時におけるＡＤ変換に、読み出し対象でない画素領域２０の列に含まれるＡＤ変換器（つまり、空いているＡＤ変換器）を全て用いてＡＤ変換する例を説明した。ＡＤ変換を並列に行うＡＤ変換器の数（すなわち、並列に接続するＡＤ変換器の数）は適宜変更してよく、空いているＡＤ変換器を必ずしも全て用いなくてもよい。 (Modification 2)
Further, in the above description, an example has been described in which AD conversion is performed using all AD converters (that is, vacant AD converters) included in the column of the pixel region 20 that is not the target for AD conversion at the time of thinning readout. The number of AD converters that perform AD conversion in parallel (that is, the number of AD converters connected in parallel) may be changed as appropriate, and it is not always necessary to use all available AD converters.

（変形例３）
上述した固体撮像素子３は、１つの画素列（例えばＲ、Ｇｂ、…）に対して２本の垂直信号ライン（例えばＶＬ（Ｒ）、ＶＬ（Ｇｂ））を備える場合を例示したが、１つの画素列に対応させる垂直信号ラインの数は、１本でもよく、また３本以上であっても構わない。 (Modification 3)
The above-described solid-state imaging device 3 is exemplified by a case where two vertical signal lines (for example, VL (R), VL (Gb)) are provided for one pixel column (for example, R, Gb,...). The number of vertical signal lines corresponding to one pixel column may be one, or three or more.

（変形例４）
上記固体撮像素子３では、１つの画素列に対して双方向（図２、図５において撮像領域３００の上下２方向）にそれぞれＡＤ変換器を設ける例を説明したが、画素列に対して１方向にのみＡＤ変換器を設けるようにしてもよい。 (Modification 4)
In the solid-state imaging device 3 described above, an example in which AD converters are provided in both directions (upward and downward two directions of the imaging region 300 in FIGS. 2 and 5) for one pixel column has been described. An AD converter may be provided only in the direction.

（変形例５）
上記説明では、４つの画素を有する画素領域２０ごとに、それぞれ４つのフォトダイオードＰＤと、４つのリセットトランジスタＲＳＴと、４つの行選択トランジスタＳＥＬと、４つの増幅トランジスタＳＦと、をそれぞれ備える構成を説明した。この代わりに、固体撮像素子３の実装効率を高めるために、複数のトランジスタを垂直方向に隣接する画素間で共有する構成にしても構わない。 (Modification 5)
In the above description, each pixel region 20 having four pixels has a configuration including four photodiodes PD, four reset transistors RST, four row selection transistors SEL, and four amplification transistors SF, respectively. explained. Instead, in order to increase the mounting efficiency of the solid-state imaging device 3, a configuration may be adopted in which a plurality of transistors are shared between pixels adjacent in the vertical direction.

例えば、垂直方向に隣接する２つのフォトダイオードＰＤが、ＦＤ領域、リセットトランジスタＲＳＴ、行選択トランジスタＳＥＬ、および増幅トランジスタＳＦを共有するように構成してもよい。この場合、隣接する２つのフォトダイオードＰＤに対し、転送トランジスタＴｘが各１つ（計２個）と、リセットトランジスタＲＳＴ、行選択トランジスタＳＥＬ、および増幅トランジスタＳＦとの計５個のトランジスタを設ける。このように２つのフォトダイオードＰＤに対して５つのトランジスタを配置する構成は、２．５トランジスタと呼ばれている。 For example, two photodiodes PD adjacent in the vertical direction may be configured to share the FD region, the reset transistor RST, the row selection transistor SEL, and the amplification transistor SF. In this case, a total of five transistors are provided for two adjacent photodiodes PD: one transfer transistor Tx (two in total), a reset transistor RST, a row selection transistor SEL, and an amplification transistor SF. Such a configuration in which five transistors are arranged for two photodiodes PD is called a 2.5 transistor.

（変形例６）
複数の画素信号を足し合わせて１つの画素信号として扱う画素加算処理が知られている。上述した実施形態では、画素加算処理を行わない場合を例に説明したが、画素加算処理を行う場合においても上述した構成を適用してよい。すなわち、複数の画素信号を足し合わせた後の画素信号に対してＡＤ変換器でＡＤ変換を行う。 (Modification 6)
Pixel addition processing is known in which a plurality of pixel signals are added and handled as one pixel signal. In the embodiment described above, the case where the pixel addition process is not performed has been described as an example. However, the above-described configuration may be applied even when the pixel addition process is performed. That is, AD conversion is performed on the pixel signal after adding a plurality of pixel signals by the AD converter.

（変形例７）
空いているＡＤ変換器として、間引き対象（すなわち、読み出し対象でない）の画素領域２０の列に含まれるＡＤ変換器を例示した。間引き対象以外にも、固体撮像素子３の撮像領域３００のうち未使用領域の画素領域２０の列に含まれるＡＤ変換器を用いてもよい。 (Modification 7)
As the vacant AD converter, an AD converter included in a column of the pixel region 20 to be thinned (that is, not to be read) is illustrated. In addition to the thinning target, an AD converter included in the column of the pixel area 20 in the unused area in the imaging area 300 of the solid-state imaging device 3 may be used.

以上の説明はあくまで一例であり、上記の実施形態の構成に何ら限定されるものではない。 The above description is merely an example, and is not limited to the configuration of the above embodiment.

１…デジタルカメラ
３…固体撮像素子
９…マイクロプロセッサ
２０…画素領域
２１、２３、２５、３１、３３、３５…スイッチ
２２、３２…ゲインアンプ
２４、３４…ＡＤ変換器
２６、３６…制御ロジック回路
ＶＬ（Ｒ）、ＶＬ（Ｇｂ）、ＶＬ（Ｇｒ）、ＶＬ（Ｂ）…垂直信号線 DESCRIPTION OF SYMBOLS 1 ... Digital camera 3 ... Solid-state image sensor 9 ... Microprocessor 20 ... Pixel area | region 21, 23, 25, 31, 33, 35 ... Switch 22, 32 ... Gain amplifier 24, 34 ... AD converter 26, 36 ... Control logic circuit VL (R), VL (Gb), VL (Gr), VL (B) ... vertical signal line

Claims

A first pixel that photoelectrically converts light and outputs a first analog signal;
A second pixel that photoelectrically converts light and outputs a second analog signal;
A first conversion unit that compares the first reference signal, the second reference signal, and the first analog signal, and converts the first analog signal into a digital signal;
A second conversion unit that compares the first reference signal, the second reference signal, and the second analog signal and converts the second analog signal into a digital signal;
When the second analog signal is not input to the second conversion unit, the first conversion unit compares the first reference signal with the first analog signal, and the second conversion unit compares the second reference signal with the second reference signal. An imaging device that compares the first analog signal with the first analog signal and converts the first analog signal into a digital signal .

In an imaging device according to claim 1,
When the first analog signal is input to the first converter and the second analog signal is input to the second converter, the first converter converts the first analog signal into a digital signal, The second converter converts the second analog signal into a digital signal;
When the first analog signal is input to the first converter and the second converter, and the second analog signal is not input to the second converter, the first converter and the second converter An image sensor that converts the first analog signal into a digital signal .

In an imaging device according to claim 1 or 2,
A switching unit that switches between connection and non-connection between the first pixel and the second conversion unit;
When the first analog signal is input to the first conversion unit and the second analog signal is input to the second conversion unit, the switching unit disconnects the first pixel and the second conversion unit. West,
When the first analog signal is input to the first conversion unit and the second conversion unit, and the second analog signal is not input to the second conversion unit, the switching unit includes the first pixel and the second conversion unit. An image sensor that connects the conversion unit .

The imaging device according to any one of claims 1 to 3,
The first conversion unit and the second conversion unit are the first reference signal that is a signal obtained by internally dividing an input range of signals input to the first conversion unit and the second conversion unit, and An image sensor that compares the second reference signal, which is a signal obtained by internally dividing an input range and different from the first reference signal, and converts the first analog signal into a digital signal.

In the image sensor according to any one of claims 1 to 4,
The first conversion unit and the second conversion unit are image sensors that convert the first analog signal into a digital signal in parallel.

In the imaging device according to any one of claims 1 to 5,
The first conversion unit and the second conversion unit are image sensors that convert one first analog signal into one digital signal.

In the imaging device according to any one of claims 1 to 6,
The first pixel and the second pixel are disposed in a first direction;
The first pixel and the first conversion unit are arranged in a second direction intersecting the first direction,
The image sensor in which the second pixel and the second conversion unit are arranged in the second direction.

Luke camera equipped with that IMAGING device to according to any one of claims 1 to 7.