JP6324992B2 - マルチステージ増幅器 - Google Patents

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Description

分野
[0001]本発明は、一般的に、電子増幅器に関する。さらに具体的に、本発明は、低電圧マルチステージ増幅器に関する実施例を含む。
背景
[0002]無線通信システムは、音声、映像、データ、などの様々なタイプの通信コンテンツを提供するために広く展開されている。これらのシステムは、1つまたは複数の基地局と多数の無線通信デバイスの同時通信を支援することができる多元接続システムであり得る。
[0003]無線通信デバイスは、一般にバッテリによって動作する。無線通信デバイスの機能がより複雑になるにつれて、バッテリの寿命を最大にする無線通信デバイスが望まれている。無線通信デバイスの電力消費量を低減することによって、バッテリの寿命が増大し得る。電力消費を低下するための1つの方法は、無線通信デバイス内でより効率の良い増幅器を使用することである。例えば、より低い電源電圧を使用する増幅器は、より高い電源電圧を使用する増幅器よりも効率が良いはずである。利益は、必要な利得を提供する一方で、より低い電源電圧を使用する増幅器によって実現され得る。
[0004]マルチステージ増幅器の電力消費量を低減させることへのニーズが存在する。さらに具体的に、マルチステージ増幅器の出力ステージの電源電圧を低下させる実施例へのニーズが存在する。
[0005]図1は、正の電源電圧と負の電源電圧を受けるように構成された増幅器を含むデバイスである。 [0006]図2は、増幅器への正の電源電圧と該増幅器への負の電源電圧の波形を示すプロットである。 [0007]図3は、マルチステージ増幅器を示すブロック図である。 [0008]図4は、マルチステージ増幅器を示す。 [0009]図5は、本発明の例示的な実施例にしたがった低電圧マルチステージ増幅器を示す。 [0010]図6は、本発明の例示的な実施例にしたがった低電圧マルチステージ増幅器のバイアシング回路を示す。 [0011]図7は、低い電源電圧で動作するように構成された出力ステージを含むマルチステージ増幅器のシミュレーション結果を示すプロットである。 [0012]図8は、本発明の例示的な実施例にしたがった方法を示すフローチャートである。 [0013]図9は、本発明の例示的な実施例にしたがった別の方法を示すフローチャートである。
詳細な説明
[0014]添付の図面に関連して下記で説明される詳細な説明は、本発明の例示的な実施例の説明を意図しており、本発明が実施され得る実施例のみを表すことを意図するものではない。この説明を通じて用いられる用語「例示的な」は、「具体例、例、または例示としての役割を果たすこと」を意味しており、他の例示的な実施例よりも好適または有利であると必ずしも解釈されるべきではない。詳細な説明は、本発明の例示的な実施例の全体を通した理解を提供するための特定の詳細を含む。本発明の例示的な実施例がこれらの特定の詳細なしで実施され得ることは、当業者にとって明らかであろう。いくつかの例において、周知の構造およびデバイスは、ここで提示された例示的な実施例の新規性を曖昧にすることを回避するためにブロック図形式で示される。
[0015]例示的な実施例は、ここに記載されたように、マルチステージ増幅器の出力ステージの電源電圧を最小にするための実施例に関するものであり、よってマルチステージ増幅器の電圧効率を高める。本発明の様々な例示的な実施例にしたがって、マルチステージ増幅器は、低電源電圧(例えば、+/−0.1ボルト)で動作するように構成された出力ステージを含み得る。例示のためだけに、出力ステージは、正の電源電圧と出力に接続された第1のトランジスタと負の電源電圧と出力に接続された第2のトランジスタを含み得る。出力ステージはまた、第1のトランジスタの第1の端子に接続された第1の端子と第1のトランジスタの第2の端子に接続された第2の端子を有し、正の電源電圧が閾値より下回る場合に作動されるように構成された第3のトランジスタを含み得る。
[0016]図1は、デジタル・アナログ・コンバータ(DAC)104からアナログ信号を受信するように構成された電力増幅器(PA)102を含むデバイス100のブロック図である。さらに、PA102は、正の電源電圧Vposと負の電源電圧Vnegを受け取り、ならびに出力電圧VOUTを出力するように構成される。図2は、増幅器の正の電源電圧Vpos、負の電源電圧Vneg、および出力電圧VOUTの波形を示す。当業者によって理解されるように、従来の増幅器(例えば、電力増幅器)の電力出力ステージは、おおよそ0.9ボルトまたはそれより大きい正の電源電圧(例えば、正の電源電圧Vpos)とおおよそ−0.9ボルトまたはそれより小さい負の電源電圧(例えば、負の電源電圧Vneg)を必要とし得る。
[0017]図3は、クラスAB増幅器、クラスG増幅器、クラスH増幅器、レール切替え増幅器、無限可変電源レールを有する増幅器、またはそれらの任意の組み合わせを備え得るマルチステージ増幅器106を示すブロック図である。さらに、マルチステージ増幅器106は、演算増幅器、電力増幅器、分配増幅器、またはそれらの任意の組合せを備え得る。図1に示されたような、電力増幅器102は、マルチステージ増幅器106を備え得る。
[0018]マルチステージ増幅器106は複数の増幅ステージを含む。さらに具体的には、例えば、マルチステージ増幅器106は、第1のステージGm1 110、第2のステージGm2 112、ダンピングステージGmD114、および出力ステージGm3 116を含む。複数の増幅ステージは、入力信号108を増幅し、および最小限のひずみと最小限の電力消費量を用いて増幅出力信号120を生成することをマルチステージ増幅器106に可能にし得る。
[0019]クラスB増幅器は、入力信号108の波形サイクルの半分のみを増幅し得る。増大したひずみを犠牲にして、クラスB増幅器は高い効率を有し(すなわち、クラスB増幅器の増幅エレメントが半分の時間オフに切り替えられるため)、電力消費量が減少する結果となる。相補的な対を用いることによって、複数のクラスB増幅器は、入力信号の両半分を増幅するために用いられ得、その結果ひずみが減少する。しかし、クラスB増幅器の相補的な対は、クラスB増幅器のうちの1つがターンオフされかつ別のクラスB増幅器の電源がターンオンされる時にひずみの増大が認識されるクロスオーバひずみの影響を受ける可能性がある。
[0020]クロスオーバひずみを除去するための方法の1つにはクラスAB増幅器の使用がある。クラスAB増幅器において、各デバイスは、信号の半分を増幅し、他の半分の間に比較的少量導通し得る(すなわち、シャットオフするのではなく)。ひずみの量は、信号が無い(すなわち、静止電流(quiescent current))場合、両方のデバイスを経由するスタンディング電流に依存する。静止電流はバイアス電圧に直接依存する。クラスAB増幅器は、クラスB増幅器より低い効率を有するが、高められた直線性を有する。
[0021]クラスGおよびクラスH増幅器は、ひずみを増大することなく高められた効率を得ることによって、クラスAB出力ステージを拡張する。クラスG増幅器において、レールの切り替えは効率を高めるために用いられ、ならびに異なる電源電圧は、出力信号120における振幅に対応するために用いられ得る。一般に、出力ステージGm3 116が最大の電流振幅を認識すると、それによって最も高い効率を得ることができるので、レールの切り替えは、出力ステージGm3 116において用いられる。クラスG増幅器に関して、複数のディスクリート電源電圧が用いられ得る。クラスH増幅器に関して、無限可変電源電圧が出力信号120に電源電圧をマッチングすることによって用いられ得る。出力信号120に電源電圧をマッチングさせることはエンベロープトラッキングと称される場合もある。
[0022]マルチステージ増幅器106は、出力ステージGm3 116の静止電流を設定し得るバイアシング回路(circuitry)118をさらに含み得、それによって出力ステージGm3 116の適切な動作に必要な最小のヘッドルームを供給する。下記でさらに詳しく説明されるように、バイアシング回路118は、制御電圧を、ダンピングステージGmD114を介して出力ステージGm3 116へ提供し得る。
[0023]図4は、本発明の例示的な実施例にしたがったマルチステージ増幅器200を示すブロック図である。例示のみのために、マルチステージ増幅器200は、図3のマルチステージ増幅器106を備え得る。マルチステージ増幅器200は、バイアシング回路218、第1のステージGm1 210、第2のステージGm2 212、ダンピングステージGmD214、および出力ステージGm3 216を含み得る。第1のステージGm1 210は、入力信号Vを受信しおよび第2のステージGm2 212の入力に提供され得る電圧VO1を出力し得る。第2のステージGm2 212は、出力ステージGm3 216の入力に提供され得る電圧VO2を出力し得る。出力ステージGm3 216は、出力信号Vを出力し得る。出力ステージGm3 216の出力は基準電圧に接続され得、それはキャパシタC7を介して、負の電源電圧を備え得る。
[0024]第1のステージGm1 210の出力はまたキャパシタC1に接続され得、それは並列にレジスタR1とキャパシタC2の両方に接続され得る。さらに、レジスタR1とキャパシタC2は、出力ステージGm3 216の出力に接続され得る。第2のステージGm2 212の出力は、キャパシタC6を介する出力ステージGm3 216の出力ダンピングステージGmD214の出力のそれぞれにさらに接続され得る。第2のステージGm2 212の出力はまた、キャパシタC5を介してダンピングステージGmD214の入力にも接続され得る。
[0025]バイアシング回路218の出力は、レジスタR2を介してダンピングステージGmD214の入力に接続され得、および制御電圧Vを出力し得る。バイアシング回路218への追加のフィードバック(図4には図示されない)は、制御電圧Vの生成を容易にするために用いられ得、それは、レジスタR2とダンピングステージGmD214を通過し得、出力ステージGm3 216の動作に必要な適切な静止電流を生成し得る。
[0026]ダンピングステージGmD214の出力からダンピングステージGmD214の入力へのインピーダンスはキャパシタC3によって近似され得、それが負の電源電圧にさらに接続されるレジスタR3に接続される。ダンピングステージGmD214の出力からマルチステージ増幅器200の出力までのインピーダンスはキャパシタC4によって近似され得、それが負の電源電圧にさらに接続されるレジスタR4に接続される。ダンピングステージGmD214、レジスタR2、およびキャパシタC5によって形成されたダンピング回路は、
Figure 0006324992
のダンピングレジスタンスと
Figure 0006324992
の等価のブロッキングキャパシタンスをエミュレートする。
[0027]図5は、本発明の例示的な実施例にしたがったマルチステージ増幅器400を示す回路図である。マルチステージ増幅器400は、図3に示されたマルチステージ増幅器106を備え得る。マルチステージ増幅器400は、第1のステージ410、第2のステージ412、ダンピングステージ414、および出力ステージ416を含む。マルチステージ増幅器400はまた、バイアシング回路500を含み得る(図5には不図示、図6を参照のこと)。制御電圧VctPと制御電圧VctNは、バイアシング回路500から提供され得る(図6を参照のこと)。
[0028]正の電源電圧Vdd_Buckと負の電源電圧Vssに接続される第1のステージ410は、入力信号408を受信し得る。1つの例示的な実施例にしたがって、正の電源電圧Vdd_Buckと電源電圧Vss(例えば、接地電圧または負の電源電圧)は、アナログ供給(すなわち、出力信号VOUTによって変化しない)を構成し得る。第1のステージ410の出力は、pチャネルトランジスタM11とnチャネルトランジスタM10を含むカレントミラーに接続され得る。pチャネルトランジスタM11のソースは正の電源電圧Vdd_Buckに接続され得、ならびにpチャネルトランジスタM11のゲートは、pチャネルトランジスタM11のドレインに接続され得る。pチャネルトランジスタM11のドレインはまた、nチャネルトランジスタM10のドレインに接続され得る。さらに、nチャネルトランジスタM10のソースは、nチャネルトランジスタM12のドレインに接続され得、ならびにnチャネルトランジスタM10のゲートは、第1のステージ410の出力に接続され得る。nチャネルトランジスタM12のゲートはバイアス電圧を受信するように構成され、ならびにnチャネルトランジスタM12のソースは負の電源電圧Vssに接続される。さらに、増幅器400は、第1のステージ410の出力に接続されるゲート、ノードN1に接続されるドレイン、およびnチャネルトランジスタM10のソースとnチャネルトランジスタM12のドレインに接続されるソースを有するnチャネルトランジスタM9を含む。
[0029]第2のステージ412は、pチャネルトランジスタM3とpチャネルトランジスタM3´を含む。pチャネルトランジスタM3のソースとpチャネルトランジスタM3´のソースはそれぞれ、正の電源電圧Vdd_Buckに接続され得る。さらに、pチャネルトランジスタM3のゲートとpチャネルトランジスタM3´のゲートはそれぞれ、pチャネルトランジスタM11のゲートに接続され得る。
[0030]ダンピングステージ414は、出力ステージ416のためのダンピングステージおよび電流源である。従って、ダンピングステージ414はまた、供給ステージと称され得る。マルチステージ増幅器400に必要なダンピングを提供し得るダンピングステージ414は、第2のステージ412のための電流源として再利用され得る。ダンピングステージ414は、nチャネルトランジスタM4、nチャネルトランジスタM4´、およびnチャネルトランジスタM5を含み得る。ダンピングステージ414はまた、nチャネルトランジスタM4、nチャネルトランジスタM4´、およびnチャネルトランジスタM5のうちの1つまたは複数に接続される様々なキャパシタおよび/またはレジスタを含み得ることが留意される。nチャネルトランジスタM4のゲートとnチャネルトランジスタM4´のゲートは、制御電圧VctPに接続され得、ならびにnチャネルトランジスタM5のゲートは、制御電圧VctNに接続され得る。バイアシング回路500(図6を参照のこと)によって提供され得る制御電圧VctPと制御電圧VctNは、出力ステージ416の適切な動作に必要とされる静止電流を設定し得る。
[0031]nチャネルトランジスタM4のドレインは、pチャネルトランジスタM3のドレインに接続され得、ならびにnチャネルトランジスタM4のソースは、可変負の電源電圧Vnegに接続され得る。nチャネルトランジスタM4´のドレインは電流源Iに接続され得、それは正の電源電圧Vdd_Buckにさらに接続される。nチャネルトランジスタM4´のソースは、可変負の電源電圧Vnegに接続され得る。さらに、nチャネルトランジスタM5のドレインは、pチャネルトランジスタM3´のドレインに接続され得、ならびにnチャネルトランジスタM5のソースは、可変負の電源電圧Vnegに接続され得る。
[0032]出力ステージ416は、pチャネルトランジスタM2とnチャネルトランジスタM1を含む。pチャネルトランジスタM2のソースは、可変正の電源電圧Vposに接続され得、ならびにpチャネルトランジスタM2のドレインはnチャネルトランジスタM1のドレインに接続され得る。pチャネルトランジスタM2のドレインはまた、出力信号VOUTに接続され得、ならびにpチャネルトランジスタM2のゲートは、ダンピングステージ414のnチャネルトランジスタM4のドレインに接続され得る。pチャネルトランジスタM2のゲートにおける電圧Vgpは、バイアシング回路500(図6を参照のこと)に提供され得る。nチャネルトランジスタM1のソースは、可変負の電源電圧Vnegに接続され得、ならびにnチャネルトランジスタM1のゲートは、ダンピングステージ414のnチャネルトランジスタM5のドレインとpチャネルトランジスタM3´のドレインに接続され得る。nチャネルトランジスタM1のゲート 電圧Vgnは、バイアシング回路500(図6を参照)に提供され得る。
[0033]出力ステージ416は、可変正の電源電圧Vposに接続されたドレインおよび
出力信号VOUTとnチャネルトランジスタM1のドレインのそれぞれに接続されたソースを有するnチャネルトランジスタM2´をさらに含む。したがって、出力ステージ416は、pチャネルトランジスタM2とnチャネルトランジスタM1を含む出力パスとnチャネルトランジスタM2´とnチャネルトランジスタM1を含む別の出力パスを含み、ここにおいて、nチャネルトランジスタM2´はpチャネルトランジスタM2と並列である。
[0034]nチャネルトランジスタM2´のゲートは、pチャネルトランジスタM7のドレインとnチャネルトランジスタM8のドレインのそれぞれに接続される。さらに、nチャネルトランジスタM8のソースは、可変負の電源電圧Vnegに接続され、ならびにnチャネルトランジスタM8のゲートは、制御電圧Vbを受信するように構成される。さらに、pチャネルトランジスタM7のソースは、正の電源電圧Vdd_Buckに接続され、ならびにpチャネルトランジスタM7のゲートは正の電源電圧Vdd_Buckに接続されたソースを有するpチャネルトランジスタM6のゲートに接続される。PチャネルトランジスタM6は、ノードN1とpチャネルトランジスタM6のゲートに接続されたドレインをさらに含む。トランジスタM6、M7、M8、およびM9は、nチャネルトランジスタM2´とnチャネルトランジスタM1を含む出力パスを駆動するように構成されることが留意される。nチャネルトランジスタM4´は、nチャネルトランジスタM2´へフィードバックバイアス電流制御パスを提供し、ならびに出力ステージ416に静止電流を設定するように構成されることがさらに留意される。
[0035]当業者によって理解されるように、電圧効率を実現するために、出力ステージ416は最小の電源電圧を用いて動作されるべきである。さらに、平均比に対する高いピークが原因で、低およびミッドレンジの電圧における効率が非常に重要であり、そのため、非常に低い電圧動作が望まれる。当業者によって理解されるように、マルチステージ増幅器400のpチャネルトランジスタM2とnチャネルトランジスタM1の適切な動作に必要とされる最小のヘッドルームは、
Figure 0006324992
であり、そこにおいて、
Figure 0006324992
は、pチャネルトランジスタM2のゲートからソースまでの電圧であり、ならびに
Figure 0006324992
は、飽和動作に合わせるために必要とされるnチャネルトランジスタM4のドレインからソースまでの最小電圧であり、それによってnチャネルトランジスタM4が三極管領域で動作するのを防ぐ。
[0036]本発明の例示的な実施例にしたがって、増幅器500の電源電圧が閾値を超えて低下する場合(すなわち、pチャネルトランジスタM2が導通する値を超えて低下する)場合、nチャネルトランジスタM2´が、増幅器500の継続動作のために作動され得る。例えば、
Figure 0006324992
である場合、pチャネルトランジスタM2がターンオフされ得、nチャネルトランジスタM2´がターンオンされ得、それによって、出力ステージGm3 416は、最小電源電圧を用いて動作を継続し得る。1つの例として、nチャネルトランジスタM2´とnチャネルトランジスタM1は、可変正の電源電圧Vposと可変負の電源電圧Vnegのそれぞれの絶対値が0.40ボルトより小さいときにそれぞれ導通し得る。さらにより具体的な例として、nチャネルトランジスタM2´とnチャネルトランジスタM1は、可変正の電源電圧Vposが実質的に0.1ボルトに等しいかそれより大きく、および可変負の電源電圧Vnegが実質的に−0.1ボルトに等しいかそれより小さい時にそれぞれ導通し得る。nチャネルトランジスタM2´とnチャネルトランジスタM1のそれぞれは、可変正の電源電圧Vposと可変負の電源電圧Vnegが実質的にゼロに等しい場合でさえも導通し得ることが留意される。従って、可変正の電源電圧Vposと可変負の電源電圧Vnegに関する最小値は、バイアシングに必要とされない。当業者によって理解されるように、増幅器500における電力電源レールを減少させることによって、増幅器500の電力消費量が低減され得る。
[0037]図2および5を参照して、増幅器400の電力出力ステージは、おおよそ0.1ボルトまたはそれより大きい正の電源電圧(例えば、正の電源電圧Vpos)とおおよそ−0.1ボルトまたはそれより小さい負の電源電圧(例えば、負の電源電圧Vneg)を必要とし得る。しかし、上述したとおり、nチャネルトランジスタM2´とnチャネルトランジスタM1を含む出力ステージ内のパスは、可変正の電源電圧Vposと可変負の電源電圧Vnegが実質的にゼロに等しい場合でさえも導通し得る。
[0038]当業者によって理解されるように、増幅器400は、出力ステージ416において最小電源電圧を必要とせず、それによって、+/−0.45ボルトの電源電圧を必要とし得る従来の増幅器と比較して、増幅器400は、出力ステージ416における実質的な(例えば、4.5X)電力削減を可能にし得る。
[0039]当業者によって理解されるように、マルチステージ増幅器をバイアシングするように構成された回路は、マルチステージ増幅器の出力ステージにおいて静止電流を保持するように構成され得る。図6は、本発明の例示的な実施例にしたがったバイアシング回路500を示す。バイアシング回路500は、nチャネルトランジスタM5(図5を参照のこと)のゲートまで搬送される制御電圧VctNおよびnチャネルトランジスタM4のゲートとnチャネルトランジスタM4´のゲートまで搬送される制御電圧VctPを生成するように構成される。バイアシング回路500は、出力ステージ416の静止電流を設定するため、および出力ステージ416におけるpチャネルトランジスタM2とnチャネルトランジスタM2´の間の遷移を設定するために用いられ得ることが留意される。バイアシング回路518は、レプリカ(再現、replica)電流ステージ520、ミニマム・セレクタ522、および誤差増幅器524を含む。
[0040]レプリカ電流ステージ520は、pチャネルトランジスタM15、pチャネルトランジスタM16、pチャネルトランジスタM2/N、nチャネルトランジスタM17、およびnチャネルトランジスタM1/Kを含み得る。pチャネルトランジスタM2/Nのサイズは、整数Nによって分割されたpチャネルトランジスタM2(図5を参照のこと)のサイズに実質的に等しい。nチャネルトランジスタM1/Kのサイズは、整数Kによって分割されたnチャネルトランジスタM1のサイズに実質的に等しい(図5を参照)。
[0041]pチャネルトランジスタM15のソースとpチャネルトランジスタM16のソースはそれぞれ正のレール電圧Vdd_rxに接続され得る。同様に、pチャネルトランジスタM15のゲートは、第2のpチャネルトランジスタM16のゲート、pチャネルトランジスタM15のドレイン、およびnチャネルトランジスタM17のドレインのそれぞれに接続され得る。nチャネルトランジスタM17のゲートは電圧Vに接続され得、それは、nチャネルトランジスタM1/Kのドレイン電圧を設定するために用いられる任意の電圧であり得る。電圧Vは、nチャネルトランジスタM1/Kのドレイン電圧がゼロ信号状態(例えば、0.0V)における出力電圧に実質的に近いように設定され得ることが留意される。nチャネルトランジスタM17のソースは、nチャネルトランジスタM1/Kのドレインに接続され得、ならびにnチャネルトランジスタM1/Kのゲートは、図5の電圧Vgnから構成され得る電圧Vgnに接続され得る。nチャネルトランジスタM1/Kのソースは、可変負の電源レールVnegに接続され得る。
[0042]pチャネルトランジスタM16のドレインは、レジスタR5を介して可変負の電源電圧Vnegに接続され得る。pチャネルトランジスタM16のドレインにおける電圧は、ノードN2におけるバイアス電圧VB1を備え得る。当業者によって理解されるように、トランジスタM1(図5を参照のこと)を経由して搬送される電流のスケールされたバージョンである電流は、ノードN2においてバイアス電圧VB1を生成するためにレジスタR5を経由して搬送される。
[0043]pチャネルトランジスタM2/Nのソースは、可変正の電源レールVposに接続され得、ならびにpチャネルトランジスタM2/Nのゲートは、図5の電圧Vgpを備え得る電圧Vgpに接続され得る。pチャネルトランジスタM2/Nのドレインは、レジスタR6を介して可変負の電源レールVnegに接続され得る。pチャネルトランジスタM2/Nのドレインにおける電圧は、ノードN3におけるバイアス電圧VB2を備え得る。当業者によって理解されるように、トランジスタM2(図5を参照のこと)を経由して搬送される電流のスケールされたバージョンである電流は、ノードN3においてバイアス電圧VB2を生成するためにレジスタR6を経由して搬送される。
[0044]さらに、本発明の例示的な実施例にしたがって、バイアシング回路500は、nチャネルトランジスタM2´/N、pチャネルトランジスタM18およびpチャネルトランジスタM19を含む。pチャネルトランジスタM18のドレインはノードN4に接続され、pチャネルトランジスタM18のソース 正のレール電圧Vdd_rxに接続され。さらに、pチャネルトランジスタM19のソースは、正のレール電圧Vdd_rxに接続され、およびpチャネルトランジスタM19のドレインは、pチャネルトランジスタM19のゲートとnチャネルトランジスタM2´/Nのドレインのそれぞれに接続される。さらに、nチャネルトランジスタM2´/Nのゲートは、電圧Vgn_plsに接続され、およびnチャネルトランジスタM2´/Nのドレインは、出力電圧VOUTに接続される。pチャネルトランジスタM2´/Nのサイズは、整数Nによって分割されたpチャネルトランジスタM2´(図5を参照のこと)のサイズに実質的に等しくなり得る。
[0045]pチャネルトランジスタM18のドレインにおける電圧は、ノードN4におけるバイアス電圧VB3を備え得る。当業者によって理解されるように、トランジスタM2´(図5を参照のこと)を経由して運ばれる電流のスケールされたバージョンであるレプリカ電流は、ノードN4においてバイアス電圧VB3を生成するためにレジスタR6を経由して搬送され得る。図4の両方のトランジスタM2およびM2´が導通している場合、pチャネルトランジスタM2´/Nを介して生成されたレプリカ電流は、ノードN3およびN4に存在するバイアス電圧を生成するためにpチャネルトランジスタM2/Nを介して生成されたレプリカ電流に加えられ得ることが留意される。
[0046]nチャネルトランジスタM2´/Nを介する並列電流パスは、正側の静止電流(すなわち、nチャネルトランジスタM2´とpチャネルトランジスタM2のうちの1つまたは複数を経由する電流)が保持されることを確実にする。さらに、比較的大きい負の電圧の振幅(例えばVnegの絶対値が0.5Vより大きい)で、正側の静止電流は、pチャネルトランジスタM2によって設定される。中くらいの大きさの負の電圧の振幅で(すなわち、Vnegの絶対値が0.4−0.5Vである)、正側の静止電流は、pチャネルトランジスタM2とnチャネルトランジスタM2´の両方によって設定される。比較的低い負の電圧の振幅で(例えば、Vnegの絶対値が0.4Vより小さい)、正側の静止電流は、nチャネルトランジスタM2´によって設定される。
[0047]生成されたバイアス電圧の両方(すなわち、バイアス電圧VB1とバイアス電圧VB2、バイアス電圧VB1とバイアス電圧VB3、または、バイアス電圧VB1とバイアス電圧VB2とVB2の組合せ)がミニマム・セレクタ522に提供され得る。ミニマム・セレクタ522は、決定された電圧Vdetを出力し得、それは、2つのバイアス電圧が比較的接近している(すなわち、ミニマム・セレクタ・トランジスタ飽和電圧と称されるミニマム・セレクタ522で使用されるトランジスタの飽和電圧より小さい)場合、2つの受信されたバイアス電圧の平均値であり得る。1つのバイアス電圧が他のバイアス電圧より非常に大きい(例えば、クラスAB増幅器が高い電流を駆動している)場合、ミニマム・セレクタ522は、決定された電圧Vdetとして小さいほうのバイアス電圧を出力し得る。
[0048]決定された電圧Vdetは誤差増幅器460に提供され得、それは、負のフィードバックに基づいて、制御電圧VctPと制御電圧VctNを設定するために、選択されたバイアス電圧(すなわち、決定された電圧Vdet)を基準電圧Vrefと比較し得る。誤差増幅器460は、したがって、制御電圧VctPと制御電圧VctNを出力し得る。
[0049]図7は、0.1ボルトのヘッドルームを使用する増幅器400のシミュレーション結果を示すプロット600である。波形602は、可変正の電源レール(例えば、図5の可変正の電源レールVpos)を表し、波形604は、可変負の電源レール(例えば、図5の可変負の電源レールVneg)、を表し、および波形606は、出力電圧(例えば、図5の出力電圧VOUT)を表す。プロット600で例示されたように、波形602は、正の電圧のための波形606を適切に辿り、ならびに波形604は、負の電圧のための波形606を適切に辿っている。
[0050]図8は、1つまたは複数の例示的な実施例にしたがった方法700を示すフローチャートである。方法700は、出力ステージの正の電源電圧が閾値電圧に等しいまたはより大きい場合、出力ステージの第1および第2のトランジスタを用いて出力を生成することを含み得る(参照番号702によって表される)。方法900はまた、正の電源電圧が閾値電圧より小さい場合、出力ステージの第2のトランジスタと第3のトランジスタを用いて出力を生成することを含み得る(参照番号704によって表される)。
[0051]図9は、1つまたは複数の例示的な実施例にしたがった別の方法750を示すフローチャートである。方法750は、出力ステージの正の電源電圧が閾値電圧より大きい場合、増幅器の出力ステージの第1のパスを介して出力を搬送することを含み得る(参照番号752によって表される)。方法750はまた、出力ステージの正の電源電圧が閾値電圧より小さいまたは等しい場合、出力ステージの第2の異なるパスを介して出力を搬送することを含み得る(参照番号754によって表される)。
[0052]およそ0.45ボルトに等しい正の電源電圧Vposとおよそ−0.45ボルトに等しい負の電源電圧Vnegを受信するように構成される電力増幅器の従来の出力ステージと比較して、本発明は、0.1ボルトにおおよそ等しいまたはそれより大きい正の電源電圧と−0.1ボルトにおおよそ等しいまたはそれより小さい負の電源電圧を受信する間に動作し得る電力増幅器を含み、したがって、かなりの電力量を節約する。
[0053]当業者は、情報および信号が様々な異なる技術および技法のいずれかを用いて表され得ることを理解するはずである。例えば、上記の説明を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、記号、およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光場または光学粒子またはそれらの任意の組合せによって表され得る。
[0054]当業者はさらにここに開示された例示的な実施例に関連して記載された様々な例としての論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、またはその両方の組み合わせとして実装され得ることを理解するはずである。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例としての構成部品、ブロック、モジュール、回路、およびステップが、一般に、それらの機能の観点から上で説明されてきた。こういった機能が、ハードウェアまたはソフトウェアとして実装されるかどうかは、特定のアプリケーションおよび全体のシステムに課せられた設計の制限に依存する。当業者は、各特定のアプリケーションについて様々方法で記載された機能を実装し得るが、こういった実装の決定は、本発明の例示的な実施例の範囲から逸脱させると解釈されるべきではない。
[0055]ここで本開示された例示的な実施例に関連して記載された種々の例としての論理ブロック、モジュールおよび回路は、ここに記載された機能を実行するために設計された汎用目的プロセッサ、デジタル信号プロセッサ(DSP)、アプリケ−ション特定用途向け集積回路(ASIC)、フィールド・プログラマブル・ゲート・アレイ(FPGA)または他のプログラム可能な論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェア構成要素、またはそれらの任意の組み合わせを実装するか、あるいはそれらと共に実行され得る。汎用プロセッサは、マイクロプロセッサであっても良いが、代替として、プロセッサは、従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシーンのいずれかであっても良い。プロセッサはまた、例えば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと連結する1つまた複数のマイクロプロセッサ、または任意の他のこういった構成であるコンピューティングデバイスの組み合わせとして実装され得る。
[0056]1つまたは複数の例示的な実施例において、記載された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせに実装され得る。ソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の1つまた複数の命令またはコードとして記憶または送信され得る。コンピュータ可読媒体は、コンピュータ記憶媒体とある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体との両方を含む。記憶媒体は、コンピュータによってアクセス可能な任意の入手可能な媒体であり得る。限定ではなく例として、こういったコンピュータ可読媒体は、命令またはデータ構造の形式で所望のプログラムコードを搬送または記憶するために用いられることが可能であり、およびコンピュータによってアクセス可能なRAM、ROM、EEPROM(登録商標)、CD−ROMまたは他の光学ディスク記憶装置、磁気ディスク記憶装置、他の磁気記憶装置、または任意の他の媒体を備えることが可能である。また、任意の接続はコンピュータ可読媒体と適切に称される。例えば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者線(DSL)、または赤外線、無線、および/またはマイクロ波のような無線技術を用いてウェブサイト、サーバ、または他の遠隔ソースから伝送される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、DSL、または赤外線、無線、および/またはマイクロ波のような無線技術は媒体の定義に含まれる。ここで用いられたようなディスク(disk)およびディスク(disc)は、コンパクトディスク(CD)、レーザーディスク(登録商標)、光学ディスク、(CD)、デジタル多用途ディスク(DVD)、フロッピー(登録商標)ディスク、およびBlue−rayディスクを含み、そこにおいて、ディスク(disk)が、通常データを磁気的に再生する一方で、ディスク(disc)はレーザを用いて光学的にデータを再生する。上記の組み合わせはまた、コンピュータ可読媒体の範囲に含まれるべきである。
[0057]開示された例示的な実施例の前の説明は、本発明を作成または使用することを当業者に可能にするために提供される。これらの例示的な実施例に対する種々の変更は、当業者にとって容易に明らかであり、ここで定義された一般的な原則は、本発明の精神または範囲から逸脱することなく他の実施例に適用され得る。従って、本発明は、ここに示された例示的な実施例に限定されることを意図するものではないが、ここに開示された原則および新規事項に調和する最も広い範囲に適合させるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
[C1]
第1の電源電圧が閾値電圧より大きい場合に出力信号を搬送するように構成された増幅器出力ステージの第1のパス、および、
前記第1の電源電圧が前記閾値電圧と等しいまたはより小さい場合に前記出力信号を搬送するように構成された前記増幅器出力ステージの第2のパス、
を備える装置。
[C2]
前記第1のパスは、前記第1の電源電圧と出力の間に接続された第1のトランジスタと第2の電源電圧と前記出力の間に接続された第2のトランジスタを含み、前記第2のパスは、前記第2のトランジスタと、前記第1の電源電圧と前記出力の間に接続された第3のトランジスタと、を含む、C1に記載の装置。
[C3]
前記第3のトランジスタへフィードバックバイアス電流制御パスを提供するための少なくとも1つのトランジスタ、および、
前記第3のトランジスタのゲートへ駆動信号を搬送するための少なくとも1つのトランジスタ、
をさらに備える、C2に記載の装置。
[C4]
前記第3のトランジスタは、前記第1のトランジスタの第1の端子に接続された第1の端子と前記第1のトランジスタの第2の端子に接続された第2の端子を有し、かつ、前記第1の電源電圧が前記閾値電圧より小さいまたは等しい場合に導通するように構成された、C2に記載の装置。
[C5]
前記第3のトランジスタと前記第2のトランジスタは、前記第1の電源電圧が実質的にゼロボルトの場合に導通状態になるように構成される、C2に記載の装置。
[C6]
前記第1のトランジスタは、前記第1の電源電圧が前記閾値電圧より小さいまたは等しい場合に非導通状態になるように構成される、C2に記載の装置。
[C7]
前記負の電源電圧と電流ソースの間に接続され、かつ、前記第3のトランジスタへフィードバックバイアス電流制御パスを提供するように構成された第4のトランジスタをさらに備える、C2に記載の装置。
[C8]
前記第3のトランジスタのゲートへ駆動信号を搬送するように構成された複数のトランジスタをさらに備える、C2に記載の装置。
[C9]
前記第3のトランジスタは、前記第1のトランジスタのソースと前記第1の電源電圧に接続されたドレイン、および、前記第1のトランジスタのドレインと前記出力に接続されたソースを有する、C2に記載の装置。
[C10]
前記第3のトランジスタのゲートは、第1の駆動トランジスタのドレインと第2の駆動トランジスタのドレインの間に接続される、C2に記載の装置。
[C11]
前記増幅器は、前記第1のパスと前記第2のパスのうちの1つから前記出力信号を搬送することから他方のパスに前記出力信号を搬送することへの遷移を制御するためのバイアシング回路をさらに備える、C1に記載の装置。
[C12]
前記増幅器は、前記出力ステージに静止電流を設定するためのバイアシング回路をさらに備える、C1に記載の装置。
[C13]
前記バイアシング回路は、前記第1のトランジスタを経由する電流をレプリケートする第1のスケールされた電流と、前記第2のトランジスタを経由する電流をレプリケートする第2のスケールされた電流と、前記第3のトランジスタを経由する電流をレプリケートする第3のスケールされた電流を生成するように構成される、C12に記載の装置。
[C14]
前記バイアシング回路は、前記第1のスケールされた電流に基づく第1のバイアス電圧と、前記第2のスケールされた電流と前記第3のスケールされた電流に基づく第2のバイアス電圧を生成するように構成される、C13に記載の装置。
[C15]
出力ステージの正の電源電圧が閾値電圧より大きい場合に増幅器の前記出力ステージの第1のパスを介して出力を搬送すること、および
前記出力ステージの前記正の電源電圧が前記閾値電圧より小さいまたは等しい場合に前記出力ステージの第2の異なるパスを介して前記出力を搬送すること、
を備える、方法。
[C16]
第2の異なるパスを介して前記出力を搬送することは、前記正の電源電圧が実質的に0.4ボルトまたはそれより小さい場合に前記第2の異なるパスを介して前記出力を搬送することを備える、C15に記載の方法。
[C17]
第1のパスを介して出力を前記搬送することは、前記出力ステージの第1および第2のトランジスタを用いて前記出力を生成することを備え、および第2の異なるパスを介して前記出力を前記搬送することは、前記出力ステージの前記第2のトランジスタと第3のトランジスタを用いて前記出力を生成することを備える、C15に記載の方法。
[C18]
出力ステージの正の電源電圧が閾値電圧より大きい場合に増幅器の前記出力ステージの第1のパスを介して出力を搬送するための手段、および、
前記正の電源電圧が前記閾値電圧より小さいまたは等しい場合に前記出力ステージの第2の異なるパスを介して前記出力を搬送するための手段、
を備える、装置。
[C19]
前記出力ステージへフィードバックバイアス電流制御パスを提供するための手段をさらに備える、C18に記載の装置。
[C20]
前記第2の異なるパスを経由する電流をレプリケートするスケールされた電流を生成するための手段を含む前記出力ステージに静止電流を設定するための手段をさらに備える、C18に記載の装置。

Claims (14)

  1. 第1の電源電圧が閾値電圧より大きい場合に出力において出力信号を搬送するように構成された増幅器出力ステージの第1のパス、ここにおいて、前記第1のパスの少なくとも一部は、前記第1の電源電圧が前記閾値電圧と等しいまたはより小さい場合に前記出力から絶縁される、および、
    前記第1の電源電圧が前記閾値電圧と等しいまたはより小さい場合に前記出力信号を前記出力に搬送するように構成された前記増幅器出力ステージの第2のパス、
    を備え、前記第2のパスの少なくとも一部は、前記増幅器出力ステージにおいて受信された前記第1の電源電圧が前記閾値電圧より大きい場合に前記出力から絶縁され、前記増幅器は、前記第1のパスと前記第2のパスのうちの1つから前記出力信号を搬送することから他方のパスに前記出力信号を搬送することへの遷移を制御するためのバイアシング回路をさらに備える、装置。
  2. 前記第1のパスは、前記第1の電源電圧と前記出力の間に接続された第1のトランジスタと、第2の電源電圧と前記出力の間に接続された第2のトランジスタを含み、前記第2のパスは、前記第2のトランジスタと、前記第1の電源電圧と前記出力の間に接続された第3のトランジスタを含む、請求項1に記載の装置。
  3. 前記第3のトランジスタへフィードバックバイアス電流制御パスを提供するための少なくとも1つのトランジスタ、および、
    前記第3のトランジスタのゲートへ駆動信号を搬送するための少なくとも1つのトランジスタ、
    をさらに備える、請求項2に記載の装置。
  4. 前記第3のトランジスタは、前記第1のトランジスタの第1の端子に接続された第1の端子と前記第1のトランジスタの第2の端子に接続された第2の端子を有し、かつ、前記第1の電源電圧が前記閾値電圧より小さいまたは等しい場合に導通するように構成された、請求項2に記載の装置。
  5. 前記第3のトランジスタと前記第2のトランジスタは、前記第1の電源電圧が実質的にゼロボルトの場合に導通状態で動作するように構成される、請求項2に記載の装置。
  6. 前記第1のトランジスタは、前記第1の電源電圧が前記閾値電圧より小さいまたは等しい場合に非導通状態になるように構成される、請求項2に記載の装置。
  7. 前記負の電源電圧と電流ソースの間に接続され、かつ、前記第3のトランジスタへフィードバックバイアス電流制御パスを提供するように構成された第4のトランジスタをさらに備える、請求項2に記載の装置。
  8. 前記第3のトランジスタのゲートへ駆動信号を搬送するように構成された複数のトランジスタをさらに備える、請求項2に記載の装置。
  9. 前記第3のトランジスタは、前記第1のトランジスタのソースと前記第1の電源電圧に接続されたドレイン、および、前記第1のトランジスタのドレインと前記出力に接続されたソースを有する、請求項2に記載の装置。
  10. 前記第3のトランジスタのゲートは、第1の駆動トランジスタのドレインと第2の駆動トランジスタのドレインの間に接続される、請求項2に記載の装置。
  11. 前記バイアシング回路は、前記増幅器出力ステージに静止電流を設定するように構成される、請求項1に記載の装置。
  12. 前記バイアシング回路は、第1のトランジスタを経由する電流をレプリケートする第1のスケールされた電流と、第2のトランジスタを経由する電流をレプリケートする第2のスケールされた電流と、第3のトランジスタを経由する電流をレプリケートする第3のスケールされた電流を生成するように構成される、請求項11に記載の装置。
  13. 前記バイアシング回路は、前記第1のスケールされた電流に基づく第1のバイアス電圧と、前記第2のスケールされた電流と前記第3のスケールされた電流に基づく第2のバイアス電圧を生成するように構成される、請求項12に記載の装置。
  14. 出力ステージの正の電源電圧が閾値電圧より大きい場合に増幅器の前記出力ステージの第1のパスを介して出力ノードにおいて出力信号を搬送すること、
    前記出力ステージの前記正の電源電圧が前記閾値電圧より小さいまたは等しい場合に前記出力ノードから前記第1のパスの少なくとも一部を絶縁すること、
    前記出力ステージの前記正の電源電圧が前記閾値電圧より小さいまたは等しい場合に前記出力ステージの第2の異なるパスを介して前記出力を前記出力に搬送すること、および、
    前記出力ステージにおいて受信された前記正の電源電圧が前記閾値電圧より大きい場合に前記出力ノードから前記第2の異なるパスの少なくとも一部を絶縁すること、
    前記第1のパスと前記第2のパスのうちの1つから前記出力信号を搬送することから他方のパスに前記出力信号を搬送することへの遷移を制御すること、
    を備える、方法。
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