JP6295928B2 - Control device - Google Patents

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Description

本発明は、制御装置に関する。   The present invention relates to a control device.

従来、特許文献１に記載のマイクロコンピュータ（以下、「マイコン」と略記する）がある。特許文献１に記載のマイコンは、各種制御データが記憶されるメモリと、メモリに記憶されたデータに基づき各種演算処理を行う演算部（ＣＰＵ）とを有している。特許文献１に記載のマイコンではメモリにＥＣＣ（Error Check and Correct）機能が搭載されている。ＥＣＣ機能は、データをメモリに記憶する際に、本来のデータに誤り訂正符号を付加してメモリに記憶することにより、誤り訂正又は誤り検出を可能とするものである。   Conventionally, there is a microcomputer described in Patent Document 1 (hereinafter abbreviated as “microcomputer”). The microcomputer described in Patent Document 1 includes a memory that stores various control data, and a calculation unit (CPU) that performs various calculation processes based on the data stored in the memory. In the microcomputer described in Patent Document 1, an ECC (Error Check and Correct) function is mounted in the memory. The ECC function enables error correction or error detection by adding an error correction code to the original data and storing it in the memory when storing the data in the memory.

特開平６−５２０６５号公報JP-A-6-52065

ところで、マイコンには、何らかの異常が生じた場合、演算部をリセット（再始動）することにより、マイコンの動作を復帰させる機能を有するものがある。このような演算部のリセット機能を特許文献１に記載のマイコンに搭載した場合、演算部のリセットが繰り返されるおそれがある。   By the way, some microcomputers have a function of returning the operation of the microcomputer by resetting (restarting) the arithmetic unit when any abnormality occurs. When such a reset function of the arithmetic unit is mounted on the microcomputer described in Patent Document 1, there is a possibility that the reset of the arithmetic unit is repeated.

具体的には、ＥＣＣ機能によりメモリの記憶データの誤りが検出された際に演算部が初期化された後、復帰した演算部がメモリの記憶データを読み込むと、ＥＣＣ機能によりメモリの記憶データの誤りが再度検出される。そのため、演算部の初期化が再度行われることとなる。以降、ＥＣＣ機能によるメモリの誤り検出と、演算部のリセットとが繰り返し行われる。このような状況が発生すると、マイコンの適切な動作を確保できないおそれがある。   Specifically, after the arithmetic unit is initialized when an error in the stored data in the memory is detected by the ECC function, the restored arithmetic unit reads the stored data in the memory. The error is detected again. For this reason, the arithmetic unit is initialized again. Thereafter, the error detection of the memory by the ECC function and the reset of the calculation unit are repeatedly performed. When such a situation occurs, there is a possibility that proper operation of the microcomputer cannot be ensured.

本発明は、こうした実情に鑑みてなされたものであり、その目的は、記憶部の記憶データに誤りが検出された際に、演算部のリセットが繰り返される状況を回避することの可能な制御装置を提供することにある。   The present invention has been made in view of such circumstances, and a purpose thereof is a control device capable of avoiding a situation in which the reset of the arithmetic unit is repeated when an error is detected in the storage data of the storage unit. Is to provide.

上記課題を解決するために、制御装置（１）は、データが記憶される記憶部（１２）と、記憶部の記憶データの誤りを検出した際に異常信号を出力する誤り検出部（１２ａ）と、記憶部の記憶データに基づき演算処理を行う演算部（１１）と、誤り検出部から出力される異常信号の受信に基づき演算部をリセットするリセット部（１４）と、を備える。演算部は、リセット部によるリセットから復帰した際、誤り検出部から出力される異常信号に基づくリセット部のリセット機能を無効化するとともに、当該異常信号に基づくリセット部のリセット機能が無効化されている期間に記憶部の記憶データの誤りを解消する。   In order to solve the above problems, the control device (1) includes a storage unit (12) in which data is stored, and an error detection unit (12a) that outputs an abnormal signal when an error in stored data in the storage unit is detected. And an arithmetic unit (11) that performs arithmetic processing based on data stored in the storage unit, and a reset unit (14) that resets the arithmetic unit based on reception of an abnormal signal output from the error detection unit. The arithmetic unit invalidates the reset function of the reset unit based on the abnormal signal output from the error detection unit when the reset unit returns from the reset, and the reset function of the reset unit based on the abnormal signal is invalidated. The error of the stored data in the storage unit is eliminated during the period.

この構成によれば、記憶部の記憶データに誤りが発生することにより演算部がリセットされた場合、リセットから復帰した演算部は、誤り検出部から出力される異常信号に基づくリセット部のリセット機能が無効化されている期間に記憶部の記憶データの誤りを解消する。これにより、その後に演算部が記憶部の記憶データを読み込んだ際に誤り検出部が記憶部の記憶データの誤りを再度検出することがなくなる。よって、リセット部が演算部を再度リセットすることがなくなるため、演算部のリセットが繰り返される状況を回避することができる。   According to this configuration, when the calculation unit is reset due to an error in the storage data of the storage unit, the calculation unit that has returned from the reset is a reset function of the reset unit based on the abnormal signal output from the error detection unit. The error of the data stored in the storage unit is eliminated during the period in which is invalidated. This prevents the error detection unit from detecting again the error of the storage data in the storage unit when the calculation unit subsequently reads the storage data in the storage unit. Therefore, since the reset unit does not reset the calculation unit again, a situation where the reset of the calculation unit is repeated can be avoided.

本発明によれば、記憶部の記憶データに誤りが検出された際に、演算部のリセットが繰り返される状況を回避することができる。   ADVANTAGE OF THE INVENTION According to this invention, when the error is detected in the memory | storage data of a memory | storage part, the situation where reset of a calculating part is repeated can be avoided.

制御装置の第１実施形態についてそのシステム構成を示すブロック図。The block diagram which shows the system configuration | structure about 1st Embodiment of a control apparatus. 第１実施形態の制御装置についてそのマイクロコンピュータの構成を模式的に示すブロック図。The block diagram which shows typically the structure of the microcomputer about the control apparatus of 1st Embodiment. 第１実施形態のマイクロコンピュータについてそのＲＡＭに記憶されている情報を示す図表。The figure which shows the information memorize | stored in the RAM about the microcomputer of 1st Embodiment. 第１実施形態のマイクロコンピュータについてＲＡＭへのデータの書き込みの際のＥＣＣ機能部の動作例を模式的に示す模式図。The schematic diagram which shows typically the operation example of the ECC function part in the time of the writing of the data to RAM about the microcomputer of 1st Embodiment. 第１実施形態のマイクロコンピュータについてＲＡＭからのデータの読み込みの際のＥＣＣ機能部の動作例を模式的に示す模式図。The schematic diagram which shows typically the operation example of the ECC function part at the time of the reading of the data from RAM about the microcomputer of 1st Embodiment. 第１実施形態のマイクロコンピュータについてそのリセット部により行われるリセット処理の手順を示すフローチャート。The flowchart which shows the procedure of the reset process performed by the reset part about the microcomputer of 1st Embodiment. 第１実施形態のマイクロコンピュータについてそのＣＰＵにより実行される処理の手順を示すフローチャート。The flowchart which shows the procedure of the process performed by the CPU about the microcomputer of 1st Embodiment. 第１実施形態のマイクロコンピュータについてそのＣＰＵにより実行される誤り解消処理の手順を示すフローチャート。The flowchart which shows the procedure of the error removal process performed by the CPU about the microcomputer of 1st Embodiment. 第１実施形態のマイクロコンピュータの動作例を模式的に示す模式図。FIG. 3 is a schematic diagram schematically showing an operation example of the microcomputer of the first embodiment. 制御装置の第２実施形態についてそのＣＰＵにより実行される誤り解消処理の手順を示すフローチャート。The flowchart which shows the procedure of the error elimination process performed by the CPU about 2nd Embodiment of a control apparatus. 制御装置の変形例についてその構成を模式的に示すブロック図。The block diagram which shows typically the structure about the modification of a control apparatus. 変形例の制御装置についてそのＣＰＵにより実行される誤り解消処理の手順を示すフローチャート。The flowchart which shows the procedure of the error removal process performed by the CPU about the control apparatus of a modification. 制御装置の他の変形例についてそのＣＰＵにより実行される誤り解消処理の手順を示すフローチャート。The flowchart which shows the procedure of the error removal process performed by the CPU about the other modification of a control apparatus.

＜第１実施形態＞
以下、制御装置の第１実施形態について説明する。 <First Embodiment>
Hereinafter, a first embodiment of the control device will be described.

図１に示されるように、制御装置（以下、「ＥＣＵ」と略記する）１は、車両に搭載されたセンサ２により車両の速度やエンジンの回転速度等の車両情報を取得する。また、ＥＣＵ１は、センサ２を通じて取得される車両情報を表示するように制御対象である表示部３の駆動を制御する、いわゆるメータ制御を実行する。ＥＣＵ１は、マイコン１０を中心に構成されている。   As shown in FIG. 1, a control device (hereinafter abbreviated as “ECU”) 1 acquires vehicle information such as a vehicle speed and an engine rotation speed by a sensor 2 mounted on the vehicle. Moreover, ECU1 performs what is called meter control which controls the drive of the display part 3 which is a control object so that the vehicle information acquired through the sensor 2 may be displayed. The ECU 1 is configured around a microcomputer 10.

図２に示されるように、マイコン１０は、演算部としてのＣＰＵ１１と、記憶部としてのＲＡＭ（ Random Access Memory）１２及びＲＯＭ（Read Only Memory）１３と、リセット部１４と、電源回路１５とを有している。ＣＰＵ１１、ＲＡＭ１２、ＲＯＭ１３、及びリセット部１４はバス１６を介して互いに通信可能に接続されている。   As shown in FIG. 2, the microcomputer 10 includes a CPU 11 as a calculation unit, a RAM (Random Access Memory) 12 and a ROM (Read Only Memory) 13 as a storage unit, a reset unit 14, and a power supply circuit 15. Have. The CPU 11, RAM 12, ROM 13, and reset unit 14 are connected to each other via a bus 16 so that they can communicate with each other.

ＲＡＭ１２には、ＣＰＵ１１の演算結果やセンサ２の検出値等のデータが一時的に記憶される。ＲＡＭ１２の記憶データは、大きくは、永続データと非永続データとに分類可能である。   The RAM 12 temporarily stores data such as calculation results of the CPU 11 and detection values of the sensor 2. Data stored in the RAM 12 can be roughly classified into permanent data and non-persistent data.

永続データは、メータ制御を実行する上で継続的に保障する必要のあるデータである。すなわち、永続データは、初期化すべきでないデータである。例えばＲＡＭ１２には、オド情報やトリップ情報等の表示部３の表示値情報が記憶されているが、これが初期化されると、表示部３の表示が急変動するため、好ましくない。このような表示部３の表示値情報等が永続データに該当する。   Permanent data is data that needs to be continuously guaranteed in performing meter control. That is, persistent data is data that should not be initialized. For example, the display value information of the display unit 3 such as odd information and trip information is stored in the RAM 12, but if this is initialized, the display of the display unit 3 changes rapidly, which is not preferable. Such display value information on the display unit 3 corresponds to permanent data.

これに対し、非永続データは、メータ制御を実行する上で継続的に保障する必要のないデータである。すなわち、非永続データは、初期化を行ってもよいデータである。例えばＲＡＭ１２には、センサ２の検出値の情報等が一時的に記憶されているが、仮にその情報が初期化されたとしても、表示部３の表示が急変動することはない。このようなセンサの検出値の情報等が非永続データに該当する。   On the other hand, non-permanent data is data that does not need to be continuously guaranteed when executing meter control. That is, non-persistent data is data that may be initialized. For example, the RAM 12 temporarily stores information on the detection value of the sensor 2, but even if the information is initialized, the display on the display unit 3 does not change suddenly. Information on detection values of such sensors corresponds to non-permanent data.

図３に示されるように、ＲＡＭ１２のデータ領域は、永続データが記憶される永続データ領域ＡＤ１と、非永続データが記憶される非永続データ領域ＡＤ２とに区分されている。永続データ領域ＡＤ１は、例えばアドレスＡ0からアドレスＡmまでのデータ領域として定義されている。非永続データ領域ＡＤ２は、例えばアドレスＡm+1からアドレスＡnまでのデータ領域として定義されている。なお、「ｍ」は０以上の整数であり、「ｎ」は「ｍ」よりも大きい整数である。 As shown in FIG. 3, the data area of the RAM 12 is divided into a permanent data area AD1 where permanent data is stored and a non-persistent data area AD2 where non-persistent data is stored. Persistent data area AD1 is defined for example as a data area from the address A 0 to the address A m. Non-persistent data area AD2, for example, is defined as a data area from the address A m + 1 to address A n. “M” is an integer greater than or equal to 0, and “n” is an integer greater than “m”.

図２に示されるように、ＲＡＭ１２は、誤り検出部としてのＥＣＣ（Error Check and Correct）機能部１２ａを有している。ＥＣＣ機能部１２ａは、データをＲＡＭ１２に記憶する際に、本来のデータと共に誤り訂正符号を記憶することにより、誤り訂正又は誤り検出を可能とするものである。   As shown in FIG. 2, the RAM 12 includes an ECC (Error Check and Correct) function unit 12a as an error detection unit. When the data is stored in the RAM 12, the ECC function unit 12a enables error correction or error detection by storing an error correction code together with the original data.

詳しくは、図４に示されるように、ＥＣＣ機能部１２ａは、データＤiをＲＡＭ１２に記憶する際、データＤiに基づき誤り訂正符号（ＥＣＣ値）ＥＣiを生成する。なお、「ｉ」は０以上の任意の整数を表す。ＥＣＣ機能部１２ａは、ＲＡＭ１２の所定のアドレスＡiにデータＤiを記憶する際、データＤiと共に、生成した誤り訂正符号ＥＣiを記憶する。これにより、図３に示されるように、各アドレスにデータと誤り訂正符号とが関連付けられて記憶される。 Specifically, as shown in FIG. 4, when storing the data D i in the RAM 12, the ECC function unit 12 a generates an error correction code (ECC value) EC i based on the data D i . “I” represents an arbitrary integer of 0 or more. When storing the data D i at a predetermined address A i of the RAM 12, the ECC function unit 12a stores the generated error correction code EC i together with the data D i . Thereby, as shown in FIG. 3, the data and the error correction code are stored in association with each address.

図５に示されるように、ＥＣＣ機能部１２ａは、ＣＰＵ１１がＲＡＭ１２からデータＤiを読み込む際、データＤiに基づき確認用誤り訂正符号ＥＣi’を再度生成する。ＥＣＣ機能部１２ａは、生成した確認用誤り訂正符号ＥＣi’と、データＤiと共にＲＡＭ１２に記憶されている誤り訂正符号ＥＣiとを照合する。このとき、ＥＣＣ機能部１２ａは、データＤiに付属される誤り訂正符号ＥＣiと、確認用誤り訂正符号ＥＣi’とが一致している場合には、データＤiが正常であると判断する。これに対し、ＲＡＭ１２のデータＤiにデータ化け等が発生した場合、データＤiに付属される誤り訂正符号ＥＣiと、確認用誤り訂正符号ＥＣi’とが一致しなくなる。この場合、ＥＣＣ機能部１２ａは、データＤiに誤りが生じたと判定する。ＥＣＣ機能部１２ａは、データＤiに誤りが生じたと判定した場合、その旨を示すＥＣＣ異常信号をリセット部１４に出力する。このように、ＥＣＣ機能部１２ａは、ＲＡＭ１２の記憶データＤiの誤りを検出する機能と、ＲＡＭ１２の記憶データＤiの誤りを検出した際にそれをリセット部１４に通知する機能とを有している。 As shown in FIG. 5, when the CPU 11 reads data D i from the RAM 12, the ECC function unit 12 a again generates a confirmation error correction code EC i ′ based on the data D i . ECC function unit 12a, the generated confirmation error correction code EC i ', collating the error correction code EC i stored in the RAM12 together with the data D i. At this time, the ECC function unit 12a determines that the data D i is normal when the error correction code EC i attached to the data D i matches the confirmation error correction code EC i ′. To do. On the other hand, when data corruption or the like occurs in the data D i of the RAM 12, the error correction code EC i attached to the data D i does not match the confirmation error correction code EC i ′. In this case, it is determined that the ECC function unit 12a, an error occurs in the data D i. ECC functional unit 12a, when judging that an error has occurred in the data D i, and outputs the ECC error signal indicating the reset unit 14. Thus, ECC functional unit 12a has a function of detecting an error in the stored data D i of RAM 12, and a function of notifying it to the reset unit 14 upon detecting an error in the stored data D i of RAM 12 ing.

ＲＯＭ１３には、各種制御プログラム等が記憶されている。また、ＲＯＭ１３には、ＲＡＭ１２においてアドレスＡ0からアドレスＡmまでのデータが永続データ領域ＡＤ１に該当していること、及びアドレスＡm+1からアドレスＡnまでのデータが非永続データ領域ＡＤ２に該当していることが情報として記憶されている。 The ROM 13 stores various control programs and the like. Further, the ROM 13, the address A 0 in RAM12 the data up to the address A m falls under persistent data area AD1, and the address A m + 1 data up to the address A n from the non-persistent data area AD2 Applicable information is stored as information.

電源回路１５は、車載バッテリ等から供給される電源電圧ＶＢに基づきＣＰＵ１１の動作電圧Ｖｃｐｕ、ＲＡＭ１２の動作電圧Ｖｒａｍ、及びＲＯＭ１３の動作電圧Ｖｒｏｍをそれぞれ生成する。電源回路１５は、電源電圧ＶＢから入力される電圧が閾値電圧以上であるか否かを監視している。電源回路１５は、電源電圧ＶＢから入力される電圧が閾値電圧以上である場合には、ＣＰＵ１１、ＲＡＭ１２、及びＲＯＭ１３へ電力を供給する。なお、閾値電圧としては、例えばＲＡＭ１２の動作を維持するために必要なＲＡＭ保持可能電圧値等が用いられる。電源回路１５は、電源電圧ＶＢから入力される電圧がＲＡＭ保持可能電圧値未満である場合には、その旨を示すＲＡＭ電圧異常信号をリセット部１４に出力する。   The power supply circuit 15 generates the operating voltage Vcpu of the CPU 11, the operating voltage Vram of the RAM 12, and the operating voltage Vrom of the ROM 13 based on the power supply voltage VB supplied from the vehicle battery or the like. The power supply circuit 15 monitors whether or not the voltage input from the power supply voltage VB is equal to or higher than the threshold voltage. The power supply circuit 15 supplies power to the CPU 11, RAM 12, and ROM 13 when the voltage input from the power supply voltage VB is equal to or higher than the threshold voltage. As the threshold voltage, for example, a RAM holdable voltage value necessary for maintaining the operation of the RAM 12 is used. When the voltage input from the power supply voltage VB is less than the RAM holdable voltage value, the power supply circuit 15 outputs a RAM voltage abnormality signal indicating that to the reset unit 14.

リセット部１４は、異常を検出した際に、検出した異常に対応するフラグを設定する処理と、ＣＰＵ１１等をリセットする処理とを実行する部分である。例えば、リセット部１４は、ＲＡＭ１２に対する異常検出フラグとして、第１異常検出フラグＦ１と第２異常検出フラグＦ２とを有している。各フラグＦ１，Ｆ２は、初期状態では、オフ状態に設定されている。リセット部１４は、例えば図６に示されるリセット処理を実行する。   The reset unit 14 is a part that executes processing for setting a flag corresponding to the detected abnormality and processing for resetting the CPU 11 and the like when the abnormality is detected. For example, the reset unit 14 includes a first abnormality detection flag F1 and a second abnormality detection flag F2 as abnormality detection flags for the RAM 12. Each flag F1, F2 is set to an off state in the initial state. The reset unit 14 executes a reset process shown in FIG. 6, for example.

図６に示されるように、リセット部１４は、まず、異常信号を受信したか否かを判断する（ステップＳ１）。リセット部１４は、異常信号を受信していない場合には（ステップＳ１：ＮＯ）、当該処理を終了する。   As shown in FIG. 6, the reset unit 14 first determines whether or not an abnormal signal has been received (step S1). The reset part 14 complete | finishes the said process, when the abnormal signal is not received (step S1: NO).

リセット部１４は、異常信号を受信した場合には（ステップＳ１：ＹＥＳ）、受信した異常信号がＲＡＭ電圧異常信号であるか否かを判断する（ステップＳ２）。リセット部１４は、受信した異常信号がＲＡＭ電圧異常信号である場合には（ステップＳ２：ＹＥＳ）、第１異常検出フラグＦ１をオンさせるとともに（ステップＳ３）、ＣＰＵ１１及びＲＡＭ１２を共にリセットする（ステップＳ４）。具体的には、リセット部１４は、ＣＰＵ１１及びＲＡＭ１２のリセット指令信号を電源回路１５に出力する。電源回路１５は、リセット部１４から出力されるＣＰＵ１１及びＲＡＭ１２のリセット指令信号を受信すると、ＣＰＵ１１の動作電圧Ｖｃｐｕ及びＲＡＭ１２の動作電圧Ｖｒａｍを一時的に遮断した後、ＣＰＵ１１及びＲＡＭ１２に動作電圧Ｖｃｐｕ，Ｖｒａｍを付与する。このようにしてＣＰＵ１１及びＲＡＭ１２がリセット（再始動）される。   When receiving the abnormal signal (step S1: YES), the reset unit 14 determines whether the received abnormal signal is a RAM voltage abnormal signal (step S2). If the received abnormality signal is a RAM voltage abnormality signal (step S2: YES), the reset unit 14 turns on the first abnormality detection flag F1 (step S3) and resets both the CPU 11 and the RAM 12 (step S3). S4). Specifically, the reset unit 14 outputs reset command signals for the CPU 11 and the RAM 12 to the power supply circuit 15. When the power supply circuit 15 receives the reset command signal for the CPU 11 and the RAM 12 output from the reset unit 14, the power supply circuit 15 temporarily cuts the operating voltage Vcpu of the CPU 11 and the operating voltage Vram of the RAM 12, and then supplies the operating voltage Vcpu, Vram is given. In this way, the CPU 11 and RAM 12 are reset (restarted).

リセット部１４は、受信した異常信号がＲＡＭ電圧異常信号でない場合には（ステップＳ２：ＮＯ）、受信した異常信号がＥＣＣ異常信号であるか否かを判断する（ステップＳ５）。リセット部１４は、受信した異常信号がＥＣＣ異常信号である場合には（ステップＳ５：ＹＥＳ）、第２異常検出フラグＦ２をオン状態に設定するとともに（ステップＳ６）、ＣＰＵ１１をリセットする（ステップＳ７）。具体的には、リセット部１４は、ＣＰＵ１１のリセット指令信号を電源回路１５に出力する。電源回路１５は、リセット部１４から出力されるＣＰＵ１１のリセット指令信号を受信すると、ＣＰＵ１１の動作電圧Ｖｃｐｕを一時的に遮断した後、ＣＰＵ１１に動作電圧Ｖｃｐｕを付与する。このようにしてＣＰＵ１１がリセットされる。   If the received abnormal signal is not a RAM voltage abnormal signal (step S2: NO), the reset unit 14 determines whether the received abnormal signal is an ECC abnormal signal (step S5). When the received abnormality signal is an ECC abnormality signal (step S5: YES), the reset unit 14 sets the second abnormality detection flag F2 to the on state (step S6) and resets the CPU 11 (step S7). ). Specifically, the reset unit 14 outputs a reset command signal for the CPU 11 to the power supply circuit 15. When the power supply circuit 15 receives the reset command signal of the CPU 11 output from the reset unit 14, the power supply circuit 15 temporarily cuts off the operating voltage Vcpu of the CPU 11 and then applies the operating voltage Vcpu to the CPU 11. In this way, the CPU 11 is reset.

リセット部１４は、受信した異常信号がＥＣＣ異常信号でない場合には（ステップＳ５：ＮＯ）、当該処理を終了する。   If the received abnormal signal is not an ECC abnormal signal (step S5: NO), the reset unit 14 ends the process.

図６に示されるように、リセット部１４により受信された異常信号がＲＡＭ電圧異常信号である場合とＥＣＣ異常信号である場合とでリセット部１４のリセット対象を異ならせている理由は以下の通りである。   As shown in FIG. 6, the reason why the reset target of the reset unit 14 is different depending on whether the abnormal signal received by the reset unit 14 is a RAM voltage abnormal signal or an ECC abnormal signal is as follows. It is.

電源回路１５からリセット部１４にＲＡＭ電圧異常信号が出力された場合には、ＲＡＭ１２の動作電圧Ｖｒａｍに異常が生じているため、ＲＡＭ１２の記憶データが異常な値になっているおそれがある。そのため、ＲＡＭ１２の永続データ領域ＡＤ１及び非永続データ領域ＡＤ２のそれぞれの記憶データに異常が生じている可能性がある。この場合、ＲＡＭ１２の記憶データに基づいてＣＰＵ１１が演算処理を行うと、ＥＣＵ１が異常な動作を行う可能性がある。そのため、リセット部１４は、受信した異常信号がＲＡＭ電圧異常信号である場合には、ＣＰＵ１１及びＲＡＭ１２を共にリセットすることにより、ＲＡＭ１２の動作電圧Ｖｒａｍの異常の解消を試みる。この場合、リセット後に再始動したＣＰＵ１１は、ＲＡＭ１２の全ての記憶データを初期化する。なお、本実施形態の初期化とは、予め定められた固定値（例えば「０」）を書き込む処理を意味する。なお、記憶データの初期化により、ＲＡＭ１２の記憶データの異常は解消される。   When the RAM voltage abnormality signal is output from the power supply circuit 15 to the reset unit 14, there is a possibility that the storage data of the RAM 12 has an abnormal value because the operation voltage Vram of the RAM 12 is abnormal. Therefore, there is a possibility that an abnormality has occurred in the stored data in the permanent data area AD1 and the non-permanent data area AD2 of the RAM 12. In this case, if the CPU 11 performs arithmetic processing based on the data stored in the RAM 12, the ECU 1 may perform an abnormal operation. Therefore, when the received abnormal signal is a RAM voltage abnormal signal, the reset unit 14 attempts to eliminate the abnormality of the operating voltage Vram of the RAM 12 by resetting both the CPU 11 and the RAM 12. In this case, the CPU 11 restarted after the reset initializes all stored data in the RAM 12. Note that the initialization in the present embodiment means a process of writing a predetermined fixed value (for example, “0”). Note that the abnormality of the stored data in the RAM 12 is resolved by the initialization of the stored data.

また、ＲＡＭ１２のＥＣＣ機能部１２ａからリセット部１４にＥＣＣ異常信号が出力された場合には、ＲＡＭ１２の記憶データの一部のみに誤りがあると考えられる。より具体的には、永続データ領域ＡＤ１の記憶データの一部、あるいは非永続データ領域ＡＤ２の記憶データの一部に誤りがあると考えられる。この場合、ＲＡＭ１２をリセットしてしまうと、非永続データのみならず、永続データも消えてしまうため、メータ制御を実行する上で不都合がある。そのため、リセット部１４は、受信した異常信号がＥＣＣ異常信号である場合には、ＣＰＵ１１のみをリセットする。   Further, when an ECC abnormality signal is output from the ECC function unit 12a of the RAM 12 to the reset unit 14, it is considered that only a part of the stored data in the RAM 12 has an error. More specifically, it is considered that there is an error in a part of the stored data in the permanent data area AD1 or a part of the stored data in the non-permanent data area AD2. In this case, if the RAM 12 is reset, not only non-permanent data but also permanent data disappears, which is inconvenient in executing meter control. Therefore, the reset unit 14 resets only the CPU 11 when the received abnormality signal is an ECC abnormality signal.

ところで、ＣＰＵ１１のみをリセットした場合、ＲＡＭ１２に記憶されているデータはそのままである。すなわち、ＲＡＭ１２には異常なデータが記憶されたままである。リセット後に再始動したＣＰＵ１１が最初に行う処理は、通常、ＲＡＭ１２の記憶データを読み込み、その内容を確認する処理となることが多い。ＣＰＵ１１がＲＡＭ１２の記憶データを読み込む際、ＥＣＣ機能部１２ａが記憶データの誤りを再度検出するため、リセット部１４がＣＰＵ１１を再度リセットする。以降、ＥＣＣ機能部１２ａによるＲＡＭ１２の記憶データの誤り検出と、ＣＰＵ１１のリセットとが繰り返されるおそれがある。   By the way, when only the CPU 11 is reset, the data stored in the RAM 12 remains unchanged. That is, abnormal data is still stored in the RAM 12. The processing that is first performed by the CPU 11 that has been restarted after resetting is usually a processing for reading data stored in the RAM 12 and confirming its contents. When the CPU 11 reads the stored data in the RAM 12, the reset unit 14 resets the CPU 11 again because the ECC function unit 12a detects an error in the stored data again. Thereafter, the error detection of the data stored in the RAM 12 by the ECC function unit 12a and the reset of the CPU 11 may be repeated.

そこで、本実施形態では、ＥＣＣ異常信号に基づきリセット部１４がＣＰＵ１１をリセットした際、リセット後に再始動したＣＰＵ１１は、ＥＣＣ異常信号に基づくリセット部１４のリセット機能を無効化する。また、ＣＰＵ１１は、ＥＣＣ異常信号に基づくリセット部１４のリセット機能が無効化されている期間にＲＡＭ１２の記憶データの誤りを解消する。   Therefore, in this embodiment, when the reset unit 14 resets the CPU 11 based on the ECC abnormality signal, the CPU 11 restarted after the reset invalidates the reset function of the reset unit 14 based on the ECC abnormality signal. Further, the CPU 11 eliminates an error in data stored in the RAM 12 during a period in which the reset function of the reset unit 14 based on the ECC abnormality signal is invalidated.

次に、リセット後に再始動したＣＰＵ１１により実行される処理について図７を参照して詳しく説明する。   Next, processing executed by the CPU 11 restarted after reset will be described in detail with reference to FIG.

図７に示されるように、ＣＰＵ１１は、まず、ＲＡＭ１２の非永続データ領域ＡＤ２を初期化する（ステップＳ１０）。次に、ＣＰＵ１１は、リセットの要因を示す異常検出フラグがＲＡＭ１２の動作電圧Ｖｒａｍの異常によるものであるか否かを判断する（ステップＳ１１）。具体的には、ＣＰＵ１１は、リセット部１４の第１異常検出フラグＦ１を読み込み、当該第１異常検出フラグＦ１がオン状態となっている場合には、異常検出フラグがＲＡＭ１２の動作電圧Ｖｒａｍの異常によるものであると判断する（ステップＳ１１：ＹＥＳ）。この場合、ＣＰＵ１１は、ＲＡＭ１２の永続データ領域ＡＤ１を初期化する（ステップＳ１２）。すなわち、ＲＡＭ１２の動作電圧Ｖｒａｍに異常が生じた場合、ＣＰＵ１１は、ＲＡＭ１２の永続データ領域ＡＤ１及び非永続データ領域ＡＤ２を共に初期化する。その後、ＣＰＵ１１は、通常動作に移行する（ステップＳ１３）。   As shown in FIG. 7, the CPU 11 first initializes the non-permanent data area AD2 of the RAM 12 (step S10). Next, the CPU 11 determines whether or not the abnormality detection flag indicating the cause of the reset is due to an abnormality in the operating voltage Vram of the RAM 12 (step S11). Specifically, the CPU 11 reads the first abnormality detection flag F1 of the reset unit 14, and when the first abnormality detection flag F1 is in an on state, the abnormality detection flag indicates that the operation voltage Vram of the RAM 12 is abnormal. (Step S11: YES). In this case, the CPU 11 initializes the permanent data area AD1 of the RAM 12 (step S12). That is, when an abnormality occurs in the operating voltage Vram of the RAM 12, the CPU 11 initializes both the permanent data area AD1 and the non-permanent data area AD2 of the RAM 12. Thereafter, the CPU 11 shifts to a normal operation (step S13).

また、ＣＰＵ１１は、異常検出フラグがＲＡＭ１２の動作電圧Ｖｒａｍの異常によるものでない場合には（ステップＳ１１：ＮＯ）、異常検出フラグがＥＣＣ機能部１２ａの異常検出によるものであると判定する。この場合、ＣＰＵ１１は、ＥＣＣ異常信号に基づくリセット機能の無効化指令信号をリセット部１４にバス１６を介して出力することにより、ＥＣＣ異常信号に基づくリセット部１４のリセット機能を無効化する（ステップＳ１４）。これにより、リセット部１４は、ＥＣＣ機能部１２ａから出力されるＥＣＣ異常信号を受信した場合でも、ＣＰＵ１１のリセットを実行しなくなる。   In addition, when the abnormality detection flag is not due to the abnormality of the operating voltage Vram of the RAM 12 (step S11: NO), the CPU 11 determines that the abnormality detection flag is due to the abnormality detection of the ECC function unit 12a. In this case, the CPU 11 invalidates the reset function of the reset unit 14 based on the ECC abnormality signal by outputting a reset function invalidation command signal based on the ECC abnormality signal to the reset unit 14 via the bus 16 (step S14). Accordingly, the reset unit 14 does not reset the CPU 11 even when the ECC abnormality signal output from the ECC function unit 12a is received.

ＣＰＵ１１は、ステップＳ１４の処理に続いて、永続データ領域ＡＤ１における記憶データの誤りを解消する処理を実行する（ステップＳ１５）。   Following the process of step S14, the CPU 11 executes a process for eliminating errors in the stored data in the permanent data area AD1 (step S15).

具体的には、図８に示されるように、ＣＰＵ１１は、まず、リセット部１４の第２異常検出フラグＦ２をオフ状態に設定した後（ステップＳ１５０）、ＲＡＭ１２のアドレスＡjのデータＤjを読み込む（ステップＳ１５１）。なお、「ｊ」の初期値は「０」に設定されている。次に、ＣＰＵ１１は、第２異常検出フラグＦ２がオン状態になっているか否かを判断する（ステップＳ１５２）。ＣＰＵ１１は、第２異常検出フラグＦ２がオン状態である場合（ステップＳ１５２：ＹＥＳ）、アドレスＡjのデータＤjに誤りが発生していると判断し、当該データＤjを初期化する（ステップＳ１５３）。 Specifically, as illustrated in FIG. 8, the CPU 11 first sets the second abnormality detection flag F2 of the reset unit 14 to an off state (step S150), and then stores the data D j at the address A j in the RAM 12. Read (step S151). The initial value of “j” is set to “0”. Next, the CPU 11 determines whether or not the second abnormality detection flag F2 is on (step S152). CPU11, when the second abnormality detection flag F2 is ON (step S152: YES), it is determined that an error has occurred in the data D j of the address A j, is initialized the data D j (step S153).

ＣＰＵ１１は、ステップＳ１５３の処理に続いて、永続データ領域ＡＤ１の最終アドレスＡmの値ｍに値ｊが達したか否かを判断する（ステップＳ１５４）。また、ＣＰＵ１１は、ステップＳ１５２の処理で第２異常検出フラグＦ２がオフ状態であると判断した場合にも（ステップＳ１５２：ＮＯ）、すなわちアドレスＡjのデータＤjが正常な場合にも、ステップＳ１５４の処理に移行する。ＣＰＵ１１は、値ｊが値ｍに達していない場合には（ステップＳ１５４：ＮＯ）、値ｊをインクリメントした後（ステップＳ１５５）、ステップＳ１５０の処理に戻る。ＣＰＵ１１は、値ｊが値ｍに達した場合には（ステップＳ１５４：ＹＥＳ）、当該処理を終了する。 Following the processing of step S153, the CPU 11 determines whether or not the value j has reached the value m of the final address Am in the permanent data area AD1 (step S154). Further, CPU 11 is also when the second abnormality detection flag F2 is determined to be turned off in the process of step S152 (step S152: NO), that is, even if the data D j of the address A j is normal, step The process proceeds to S154. When the value j has not reached the value m (step S154: NO), the CPU 11 increments the value j (step S155), and then returns to the process of step S150. When the value j reaches the value m (step S154: YES), the CPU 11 ends the process.

図７に示されるように、ＣＰＵ１１は、ステップＳ１５の処理を終えた後、ＥＣＣ異常信号に基づくリセット機能の有効化指令信号をリセット部１４にバス１６を介して出力することにより、ＥＣＣ異常信号に基づくリセット部１４のリセット機能を有効化する（ステップＳ１６）。これにより、リセット部１４は通常の動作状態に戻る。その後、ＣＰＵ１１は、永続データ領域ＡＤ１の記憶データを読み込む等して通常動作に移行する（ステップＳ１３）。   As shown in FIG. 7, after completing the process of step S <b> 15, the CPU 11 outputs an ECC abnormality signal by outputting a reset function enabling command signal based on the ECC abnormality signal to the reset unit 14 via the bus 16. The reset function of the reset unit 14 based on is activated (step S16). Thereby, the reset part 14 returns to a normal operation state. Thereafter, the CPU 11 shifts to a normal operation by reading the stored data in the permanent data area AD1 (step S13).

次に、本実施形態のＥＣＵ１の動作例について説明する。
図９に示されるように、ＲＡＭ１２が正常に動作している際に、永続データ領域ＡＤ１のアドレスＡ1のデータＤ1にデータ化けが発生して、アドレスＡ1のデータ内容が異常データＤeに変化したとする。この場合、ＥＣＣ機能部１２ａにより記憶データの誤りが検出されるため、ＣＰＵ１１がリセットされる。リセットから復帰したＣＰＵ１１は、ＥＣＣ異常信号に基づくリセット部１４のリセット機能を無効化する。この段階では、ＣＰＵ１１は、永続データ領域ＡＤ１の記憶データのうち、いずれに誤りが発生したかを特定することができていない。本実施形態のＣＰＵ１１は、ＥＣＣ異常信号に基づくリセット部１４のリセット機能が無効化されている期間に永続データ領域ＡＤ１の記憶データをアドレス順に読み込むことにより、記憶データに誤りが発生した箇所がアドレスＡ1であることを特定する。ＣＰＵ１１は、アドレスＡ1のデータが誤りであることを検出すると、当該アドレスＡ1のデータを初期化して記憶データの誤りを解消した後、ＥＣＣ異常信号に基づくリセット部１４のリセット機能を有効化する。これにより、ＲＡＭ１２のアドレスＡ1に初期データＤsが記憶された状態でＣＰＵ１１が通常動作を開始することとなる。 Next, an operation example of the ECU 1 of the present embodiment will be described.
As shown in FIG. 9, when the RAM 12 is operating normally, data corruption occurs in the data D 1 at the address A 1 in the permanent data area AD1, and the data content at the address A 1 becomes abnormal data De. Suppose that In this case, since an error in stored data is detected by the ECC function unit 12a, the CPU 11 is reset. The CPU 11 that has returned from the reset invalidates the reset function of the reset unit 14 based on the ECC abnormality signal. At this stage, the CPU 11 cannot identify which of the stored data in the permanent data area AD1 has an error. The CPU 11 according to the present embodiment reads the storage data in the permanent data area AD1 in the order of addresses during the period when the reset function of the reset unit 14 based on the ECC abnormality signal is invalidated, so that the location where the error occurs in the storage data specifying that the a 1. When the CPU 11 detects that the data at the address A 1 is in error, the CPU 11 initializes the data at the address A 1 to eliminate the error in the stored data, and then enables the reset function of the reset unit 14 based on the ECC abnormality signal. To do. As a result, the CPU 11 starts normal operation in a state where the initial data D s is stored at the address A 1 of the RAM 12.

以上説明した本実施形態のマイコン１０によれば、以下の（１）〜（５）に示される作用及び効果を得ることができる。   According to the microcomputer 10 of the present embodiment described above, the operations and effects shown in the following (1) to (5) can be obtained.

（１）図９に示されるように、ＲＡＭ１２のアドレスＡ1に異常データＤeが記憶された際、当該アドレスＡ1に初期データＤsが記憶されることにより、リセット後に復帰したＣＰＵ１１が永続データ領域ＡＤ１の記憶データを読み込む際に、ＥＣＣ機能部１２ａが記憶データの誤りを再度検出することがなくなる。よって、リセット部１４がＣＰＵ１１を再度リセットすることがなくなるため、ＣＰＵ１１のリセットが繰り返される状況を回避することができる。 (1) As shown in FIG. 9, when the abnormal data D e is stored in the address A 1 of the RAM 12, by the initial data D s in the address A 1 is stored, CPU 11 has returned after the reset is permanent When the storage data in the data area AD1 is read, the ECC function unit 12a does not detect an error in the storage data again. Therefore, since the reset part 14 does not reset the CPU 11 again, a situation where the reset of the CPU 11 is repeated can be avoided.

（２）ＲＡＭ１２の非永続データ領域ＡＤ２の記憶データに誤りが発生している場合には、図７のステップＳ１０の処理を通じて非永続データ領域ＡＤ２が初期化されることにより、非永続データ領域ＡＤ２における記憶データの誤りが解消される。これによりＣＰＵ１１が非永続データ領域ＡＤ２の記憶データを読み込む際に、ＥＣＣ機能部１２ａが記憶データの誤りを再度検出することがなくなる。この場合、非永続データ領域ＡＤ２の記憶データは全て失われるが、そもそも非永続データ領域ＡＤ２の記憶データは初期化を行なってもよいデータであるため、ＣＰＵ１１の演算処理に大きな支障を来すことはない。   (2) If an error has occurred in the data stored in the non-permanent data area AD2 of the RAM 12, the non-permanent data area AD2 is initialized through the processing of step S10 in FIG. This eliminates the error in the stored data. As a result, when the CPU 11 reads the stored data in the non-permanent data area AD2, the ECC function unit 12a does not detect an error in the stored data again. In this case, all the stored data in the non-permanent data area AD2 is lost, but the stored data in the non-permanent data area AD2 is data that may be initialized in the first place. There is no.

（３）ＲＡＭ１２の永続データ領域ＡＤ１の記憶データに誤りが発生した場合には、ＥＣＣ異常信号に基づくリセット部１４のリセット機能が一時的に無効化されている期間に、ＣＰＵ１１が永続データ領域ＡＤ１における記憶データの誤りを解消する。これにより、永続データ領域ＡＤ１の記憶データを保持しつつ、記憶データの誤りを解消することができる。よって、ＣＰＵ１１の演算処理の継続性を向上させることができる。   (3) When an error occurs in the data stored in the permanent data area AD1 of the RAM 12, the CPU 11 executes the permanent data area AD1 during a period in which the reset function of the reset unit 14 based on the ECC abnormality signal is temporarily invalidated. Eliminate stored data errors in Thereby, it is possible to eliminate errors in the stored data while holding the stored data in the permanent data area AD1. Therefore, the continuity of the arithmetic processing of the CPU 11 can be improved.

（４）ＣＰＵ１１は、リセットされた際、異常検出フラグがＲＡＭ１２の動作電圧Ｖｒａｍの異常である場合には、ＲＡＭ１２の非永続データ及び永続データを共に初期化する。これにより、異常なデータに基づきＣＰＵ１１が演算処理を実行することを回避できるため、ＣＰＵ１１の演算処理の信頼性を向上させることができる。   (4) When the CPU 11 is reset, if the abnormality detection flag indicates that the operating voltage Vram of the RAM 12 is abnormal, the CPU 11 initializes both non-permanent data and permanent data in the RAM 12. As a result, it is possible to prevent the CPU 11 from executing the arithmetic processing based on the abnormal data, so that the reliability of the arithmetic processing of the CPU 11 can be improved.

（５）ＣＰＵ１１は、ＲＡＭ１２の永続データ領域ＡＤ１の記憶データに誤りが発生した場合、永続データ領域ＡＤ１の記憶データを順次読み込むことにより誤りの発生した記憶データを特定し、当該特定された記憶データのみを初期化する。これにより、誤りが発生した記憶データを除く記憶データをそのまま残すことができるため、ＣＰＵ１１の演算処理の継続性を更に向上させることができる。   (5) When an error occurs in the storage data in the permanent data area AD1 of the RAM 12, the CPU 11 specifies the storage data in which the error has occurred by sequentially reading the storage data in the permanent data area AD1, and the specified storage data Only initialize. As a result, the stored data except the stored data in which an error has occurred can be left as it is, so that the continuity of the arithmetic processing of the CPU 11 can be further improved.

＜第２実施形態＞
次に、マイコン１０の第２実施形態について説明する。以下、第１実施形態との相違点を中心に説明する。 Second Embodiment
Next, a second embodiment of the microcomputer 10 will be described. Hereinafter, the difference from the first embodiment will be mainly described.

本実施形態のＣＰＵ１１は、図８に示される処理に代えて、図１０に示される処理を実行する点で異なる。すなわち、ＣＰＵ１１は、永続データ領域ＡＤ１における記憶データの誤りを解消する処理として、ＲＡＭ１２の永続データ領域ＡＤ１の全ての記憶データを初期化する処理を実行する（ステップＳ１５６）。   The CPU 11 of the present embodiment is different in that the process shown in FIG. 10 is executed instead of the process shown in FIG. That is, the CPU 11 executes a process for initializing all stored data in the permanent data area AD1 of the RAM 12 as a process for eliminating an error in the stored data in the permanent data area AD1 (step S156).

以上説明した本実施形態のマイコン１０によれば、上記の（１）〜（４）の作用及び効果に加え、上記の（５）に代わる作用及び効果として以下の（６）に示される作用及び効果を得ることができる。   According to the microcomputer 10 of the present embodiment described above, in addition to the operations and effects of the above (1) to (4), the operation and effect shown in the following (6) as an operation and effect in place of the above (5) An effect can be obtained.

（６）ＣＰＵ１１は、ＲＡＭ１２の永続データ領域ＡＤ１の記憶データに誤りが発生した場合、永続データ領域ＡＤ１の全ての記憶データを初期化する。これにより、第１実施形態のように、誤りの発生した記憶データを特定する場合と比較すると、より短時間で永続データ領域ＡＤ１における記憶データの誤りを解消することができる。すなわち、ＣＰＵ１１のリセットが繰り返される状況をより容易に解消することができる。   (6) When an error occurs in the stored data in the permanent data area AD1 of the RAM 12, the CPU 11 initializes all the stored data in the permanent data area AD1. Thereby, as compared with the case where the storage data in which an error has occurred is specified as in the first embodiment, the error in the storage data in the permanent data area AD1 can be eliminated in a shorter time. That is, the situation where the resetting of the CPU 11 is repeated can be solved more easily.

＜他の実施形態＞
なお、上記各実施形態は、以下の形態にて実施することもできる。
・第１実施形態のＣＰＵ１１は、図８のステップＳ１５３の処理においてデータＤjを初期化する処理を実行したが、これに代えて、例えばデータＤjをバックアップデータに基づき復元する処理を行ってもよい。例えば、図１１に示されるように、ＥＣＵ１に、不揮発性の記憶部として、ＥＥＰＲＯＭ等の不揮発性メモリ２０を設ける。ＣＰＵ１１は、バス１６及び入出力ポート１７を介して不揮発性メモリ２０に対してデータの書き込み及び読み込みを行うことが可能となっている。ＣＰＵ１１は、ＲＡＭ１２の永続データ領域ＡＤ１にデータを書き込む際、同一のデータを不揮発性メモリ２０にバックアップする。そして、図１２に示されるように、ＣＰＵ１１は、図８のステップＳ１５３の処理に代えて、不揮発性メモリ２０のバックアップデータに基づきアドレスＡjのデータＤjを復元する処理を実行する（ステップＳ１５６）。このような構成であれば、より的確に記憶データの誤りを解消することができる。なお、同様の処理を第２実施形態のＣＰＵ１１で実行してもよい。すなわち、図１０のステップＳ１５６の処理に代えて、図１３のステップＳ１５７の処理、すなわち不揮発性メモリ２０のバックアップデータに基づきＲＡＭ１２の永続データ領域ＡＤ１の全ての記憶データを復元する処理を行ってもよい。 <Other embodiments>
In addition, each said embodiment can also be implemented with the following forms.
The CPU 11 of the first embodiment has executed the process of initializing the data D j in the process of step S153 in FIG. 8, but instead, for example, performs the process of restoring the data D j based on the backup data Also good. For example, as shown in FIG. 11, the ECU 1 is provided with a nonvolatile memory 20 such as an EEPROM as a nonvolatile storage unit. The CPU 11 can write and read data to and from the nonvolatile memory 20 via the bus 16 and the input / output port 17. The CPU 11 backs up the same data to the nonvolatile memory 20 when writing data to the permanent data area AD1 of the RAM 12. Then, as shown in FIG. 12, the CPU 11 executes a process of restoring the data D j at the address A j based on the backup data in the nonvolatile memory 20 instead of the process of step S153 in FIG. 8 (step S156). ). With such a configuration, errors in stored data can be solved more accurately. Similar processing may be executed by the CPU 11 of the second embodiment. That is, instead of the process of step S156 of FIG. 10, the process of step S157 of FIG. 13, that is, the process of restoring all the stored data in the permanent data area AD1 of the RAM 12 based on the backup data of the nonvolatile memory 20 Good.

・ＣＰＵ１１は、永続データ領域ＡＤ１における記憶データの誤りを解消する方法として、図８及び図１０に示される方法とは別の方法を採用してもよい。例えばＣＰＵ１１は、永続データ領域ＡＤ１の全ての記憶データに対して、読み込む処理と、読み込んだデータをそのまま同じアドレスに書き込む処理とを繰り返し行う。このような方法であれば、異常なデータをそのまま同じアドレスに書き込む際に、ＥＣＣ機能部１２ａにより、異常な記憶データに付属する誤り訂正符号が、異常な記憶データに対応した誤り訂正符号に書き直される。結果的に、ＲＡＭ１２における記憶データの誤りが解消されるため、ＣＰＵ１１がアドレスＡ1の異常データＤeを読み込む際に、ＥＣＣ機能部１２ａにより誤りが検出されることを回避できる。 The CPU 11 may adopt a method different from the method shown in FIGS. 8 and 10 as a method for eliminating an error in stored data in the permanent data area AD1. For example, the CPU 11 repeatedly performs a process of reading all the stored data in the permanent data area AD1 and a process of writing the read data to the same address as it is. In such a method, when the abnormal data is written to the same address as it is, the ECC function unit 12a rewrites the error correction code attached to the abnormal storage data into the error correction code corresponding to the abnormal storage data. It is. Consequently, since the error in the stored data in the RAM12 is eliminated, when the CPU11 reads the abnormality data D e of the address A 1, it can be avoided that an error is detected by the ECC function unit 12a.

・上記各実施形態のマイコン１０では、ＥＣＣ機能部１２ａがＲＡＭ１２に搭載されていたが、ＥＣＣ機能部１２ａはＲＡＭ１２とは別に設けられていてもよい。   In the microcomputer 10 of each embodiment described above, the ECC function unit 12a is mounted on the RAM 12, but the ECC function unit 12a may be provided separately from the RAM 12.

・上記各実施形態では、ＥＣＣ機能部１２ａに代えて、ＲＡＭ１２の記憶データの誤りを検出する適宜の誤り検出部を採用することが可能である。   In each of the above embodiments, an appropriate error detection unit that detects an error in the data stored in the RAM 12 can be employed instead of the ECC function unit 12a.

・ＥＣＵ１により実行される制御内容、あるいはＣＰＵ１１により実行される演算処理の内容によっては、ＲＡＭ１２のデータ領域を永続データ領域ＡＤ１と非永続データ領域ＡＤ２とに分類することが困難な場合もある。このような場合には、ＣＰＵ１１は、図７におけるステップＳ１０の処理を割愛するとともに、ＲＡＭ１２の全ての記憶データに対して図８に示される処理を実行してもよい。   Depending on the contents of control executed by the ECU 1 or the contents of arithmetic processing executed by the CPU 11, it may be difficult to classify the data area of the RAM 12 into a permanent data area AD1 and a non-permanent data area AD2. In such a case, the CPU 11 may omit the process of step S10 in FIG. 7 and may execute the process shown in FIG.

・上記各実施形態の構成は、ＥＣＣ機能部１２ａを有するＲＡＭ１２に限らず、ＥＣＣ機能部を有する各種記憶部に適用することが可能である。   The configuration of each of the embodiments described above can be applied not only to the RAM 12 having the ECC function unit 12a but also to various storage units having the ECC function unit.

・上記各実施形態のマイコン１０の構成は、メータ制御を実行するＥＣＵ１に限らず、例えば車両のエアコンを制御対象とするエアコンＥＣＵや、車両のドアウィンドウを開閉させるドアモータを制御対象とするボディーＥＣＵ等にも適用可能である。すなわち、エアコンＥＣＵでは、エアコンの設定値情報がマイコンのＲＡＭに永続データとして記憶されるため、上記各実施形態の構成を採用することが有効である。また、ボディーＥＣＵでは、ドアウィンドウの開閉位置情報がマイコンのＲＡＭに永続データとして記憶されるため、上記各実施形態の構成を採用することが有効である。   The configuration of the microcomputer 10 of each of the above embodiments is not limited to the ECU 1 that performs meter control, but, for example, an air conditioner ECU that controls a vehicle air conditioner or a body ECU that controls a door motor that opens and closes a door window of the vehicle The present invention can also be applied. That is, in the air conditioner ECU, since the set value information of the air conditioner is stored as permanent data in the RAM of the microcomputer, it is effective to adopt the configuration of each of the above embodiments. In the body ECU, the opening / closing position information of the door window is stored as permanent data in the RAM of the microcomputer. Therefore, it is effective to adopt the configuration of each of the above embodiments.

・本発明は上記の具体例に限定されるものではない。すなわち、上記の具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素及びその配置や条件等は、例示したものに限定されるわけではなく適宜変更することができる。また、前述した実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。   -This invention is not limited to said specific example. That is, the above-described specific examples that are appropriately modified by those skilled in the art are also included in the scope of the present invention as long as they have the characteristics of the present invention. For example, the elements included in each of the specific examples described above, their arrangement, conditions, and the like are not limited to those illustrated, and can be changed as appropriate. Moreover, each element with which embodiment mentioned above is provided can be combined as long as it is technically possible, and the combination of these is also included in the scope of the present invention as long as it includes the features of the present invention.

１：制御装置
１１：ＣＰＵ（演算部）
１２：ＲＡＭ（記憶部）
１２ａ：ＥＣＣ機能部（誤り検出部）
１４：リセット部
２０：不揮発性メモリ（不揮発性の記憶部） 1: Control device 11: CPU (calculation unit)
12: RAM (storage unit)
12a: ECC function unit (error detection unit)
14: Reset unit 20: Non-volatile memory (non-volatile storage unit)

Claims (9)

制御装置（１）であって、
データが記憶される記憶部（１２）と、
前記記憶部の記憶データの誤りを検出した際に異常信号を出力する誤り検出部（１２ａ）と、
前記記憶部の記憶データに基づき演算処理を行う演算部（１１）と、
前記誤り検出部から出力される前記異常信号の受信に基づき前記演算部をリセットするリセット部（１４）と、を備え、
前記演算部は、前記リセット部によるリセットから復帰した際、前記異常信号に基づく前記リセット部のリセット機能を無効化するとともに、前記異常信号に基づく前記リセット部のリセット機能が無効化されている期間に前記記憶部の記憶データの誤りを解消することを特徴とする制御装置。 A control device (1) comprising:
A storage unit (12) for storing data;
An error detection unit (12a) that outputs an abnormal signal when an error in stored data in the storage unit is detected;
A calculation unit (11) for performing calculation processing based on the storage data of the storage unit;
A reset unit (14) for resetting the calculation unit based on reception of the abnormal signal output from the error detection unit,
The arithmetic unit invalidates the reset function of the reset unit based on the abnormal signal and returns the reset function of the reset unit based on the abnormal signal when returning from reset by the reset unit And a controller that eliminates an error in data stored in the storage unit. 前記記憶部には、前記リセット部により前記演算部がリセットされる際に初期化すべきでないデータが記憶される永続データ領域と、初期化してもよいデータが記憶される非永続データ領域とが設けられ、
前記演算部は、前記リセット部によるリセットから復帰した際、前記非永続データ領域を初期化するとともに、前記異常信号に基づく前記リセット部のリセット機能が無効化されている期間に前記永続データ領域における前記記憶部の記憶データの誤りを解消することを特徴とする請求項１に記載の制御装置。 The storage unit includes a permanent data area for storing data that should not be initialized when the arithmetic unit is reset by the reset unit, and a non-permanent data area for storing data that may be initialized. And
The arithmetic unit initializes the non-permanent data region when returning from reset by the reset unit, and in the permanent data region during a period when the reset function of the reset unit based on the abnormal signal is invalidated The control apparatus according to claim 1, wherein an error in data stored in the storage unit is eliminated. 前記リセット部は、前記記憶部の動作電圧に異常が生じた際に前記記憶部及び前記演算部を共にリセットするものであり、
前記演算部は、リセットされた際、当該リセットの要因が前記記憶部の動作電圧の異常である場合には、前記非永続データ領域及び前記永続データ領域を共に初期化することを特徴とする請求項２に記載の制御装置。 The reset unit resets both the storage unit and the calculation unit when an abnormality occurs in the operating voltage of the storage unit,
The operation unit, when reset, initializes both the non-persistent data area and the persistent data area when the cause of the reset is an abnormality in the operating voltage of the storage unit. Item 3. The control device according to Item 2. 前記演算部は、前記異常信号に基づく前記リセット部のリセット機能が無効化されている期間に、前記永続データ領域の記憶データを順次読み込むとともに、読み込んだ記憶データのそれぞれについて前記誤り検出部により誤りが検出されるか否かを判定することで誤りの検出された記憶データを特定し、当該特定された記憶データのみを初期化することにより、前記永続データ領域における前記記憶部の記憶データの誤りを解消することを特徴とする請求項２又は３に記載の制御装置。   The arithmetic unit sequentially reads the storage data in the permanent data area during a period when the reset function of the reset unit based on the abnormal signal is invalidated, and the error detection unit causes an error for each of the read storage data. The storage data in which the error is detected is determined by determining whether or not is detected, and only the specified storage data is initialized, so that the storage data error in the storage unit in the permanent data area is determined. The control device according to claim 2, wherein the control device is eliminated. 前記永続データ領域の記憶データがバックアップされる不揮発性の記憶部（２０）を更に備え、
前記演算部は、前記異常信号に基づく前記リセット部のリセット機能が無効化されている期間に、前記永続データ領域の記憶データを順次読み込むとともに、読み込んだ記憶データのそれぞれについて前記誤り検出部により誤りが検出されるか否かを判定することで誤りの検出された記憶データを特定し、当該特定された記憶データを前記不揮発性の記憶部に記憶されたバックアップデータに基づき復元することにより、前記永続データ領域における前記記憶部の記憶データの誤りを解消することを特徴とする請求項２又は３に記載の制御装置。 A non-volatile storage unit (20) for backing up the storage data of the permanent data area;
The arithmetic unit sequentially reads the storage data in the permanent data area during a period when the reset function of the reset unit based on the abnormal signal is invalidated, and the error detection unit causes an error for each of the read storage data. By determining whether or not is detected, the storage data in which an error is detected is identified, and the identified storage data is restored based on the backup data stored in the nonvolatile storage unit, The control device according to claim 2 or 3, wherein an error in data stored in the storage unit in a permanent data area is eliminated. 前記演算部は、前記異常信号に基づく前記リセット部のリセット機能が無効化されている期間に前記永続データ領域の全ての記憶データを初期化することにより、前記永続データ領域における前記記憶部の記憶データの誤りを解消することを特徴とする請求項２又は３に記載の制御装置。   The arithmetic unit initializes all stored data in the permanent data area during a period when the reset function of the reset unit based on the abnormal signal is invalidated, thereby storing the storage unit in the permanent data area The control apparatus according to claim 2 or 3, wherein an error in data is eliminated. 前記永続データ領域の記憶データがバックアップされる不揮発性の記憶部（２０）を更に備え、
前記演算部は、前記異常信号に基づく前記リセット部のリセット機能が無効化されている期間に前記永続データ領域の全ての記憶データを前記不揮発性の記憶部に記憶されたバックアップデータに基づき復元することにより、前記永続データ領域における前記記憶部の記憶データの誤りを解消することを特徴とする請求項２又は３に記載の制御装置。 A non-volatile storage unit (20) for backing up the storage data of the permanent data area;
The arithmetic unit restores all stored data in the permanent data area based on backup data stored in the nonvolatile storage unit during a period when the reset function of the reset unit based on the abnormal signal is invalidated. The control apparatus according to claim 2, wherein an error in data stored in the storage unit in the permanent data area is eliminated. 前記誤り検出部は、ＥＣＣ機能により前記記憶部の記憶データの誤りを検出することを特徴とする請求項１〜７のいずれか一項に記載の制御装置。   The control device according to claim 1, wherein the error detection unit detects an error in data stored in the storage unit by an ECC function. 前記記憶部は、ＲＡＭ（１２）からなることを特徴とする請求項１〜８のいずれか一項に記載の制御装置。   The control device according to claim 1, wherein the storage unit includes a RAM (12).
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Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0652065A (en) 1992-08-03 1994-02-25 Fujitsu Ltd Memory control circuit
JPH06202762A (en) * 1992-10-30 1994-07-22 Nippon Motorola Ltd Reset signal generating circuit with write data protecting function
JPH1039958A (en) * 1996-07-26 1998-02-13 Oki Electric Ind Co Ltd Reset device
JP2001160004A (en) * 1999-12-03 2001-06-12 Denso Corp Electronic controller
JP4042466B2 (en) * 2002-05-01 2008-02-06 株式会社デンソー Memory diagnostic device and control device
JP4692318B2 (en) * 2005-04-20 2011-06-01 株式会社デンソー Electronic control unit
JP2007094767A (en) * 2005-09-29 2007-04-12 Fujitsu Ltd Memory controller and memory control method
JP2014035730A (en) * 2012-08-10 2014-02-24 Hitachi Automotive Systems Ltd Vehicle control device
JP6044316B2 (en) * 2012-12-12 2016-12-14 株式会社デンソー In-vehicle electronic control unit
JP5974907B2 (en) * 2013-01-17 2016-08-23 株式会社デンソー Vehicle equipment

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