JP6256067B2 - Semiconductor device - Google Patents

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Description

本発明は、異なるクロックドメイン間でのデータ転送を行う半導体装置に関する。   The present invention relates to a semiconductor device that performs data transfer between different clock domains.

ＬＳＩ（Large Scale Integration）等の半導体装置は、内部に異なるクロック信号で動作する回路ブロックを有する、すなわち複数のクロックドメインを有するものがある。異なるクロックドメイン間（ＣＤＣ：Clock Domain Crossing）のデータ転送（非同期データ転送）は、転送元の回路のクロック信号と転送先の回路のクロック信号とが異なるためにメタステーブルが発生し得る。異なるクロックドメイン間のデータ転送において、データを同期化しメタステーブルの発生を回避するデータ同期化回路が提案されている（例えば、特許文献１、２参照）。   Some semiconductor devices such as LSI (Large Scale Integration) have circuit blocks that operate with different clock signals inside, that is, have a plurality of clock domains. In the data transfer (asynchronous data transfer) between different clock domains (CDC: Clock Domain Crossing), the clock signal of the transfer source circuit and the clock signal of the transfer destination circuit are different, and thus a metastable can occur. There has been proposed a data synchronization circuit that synchronizes data and avoids occurrence of metastable in data transfer between different clock domains (for example, see Patent Documents 1 and 2).

また、異なるクロックドメイン間の多ビットデータの転送方法の一つに、ハンドシェイク（Handshake）制御を行う方法がある。図６は、ハンドシェイク型のデータ転送装置の構成例を示す概念図である。図６において、転送元ハンドシェイク制御回路２０１、フリップフロップ回路２０５、２０６、ＳＦＦは、第１クロックドメインに属し、第１のクロック信号ＣＫ１で動作する。また、転送先ハンドシェイク制御回路２０４、フリップフロップ回路２０２、２０３、ＤＦＦは、第２クロックドメインに属し、第１のクロック信号ＣＫ１とは異なる第２のクロック信号ＣＫ２で動作する。   In addition, as one method for transferring multi-bit data between different clock domains, there is a method of performing handshake control. FIG. 6 is a conceptual diagram illustrating a configuration example of a handshake type data transfer apparatus. In FIG. 6, a transfer source handshake control circuit 201, flip-flop circuits 205, 206, and SFF belong to the first clock domain and operate with the first clock signal CK1. The transfer destination handshake control circuit 204, the flip-flop circuits 202, 203, and DFF belong to the second clock domain and operate with a second clock signal CK2 that is different from the first clock signal CK1.

第１クロックドメインから第２のクロックドメインへデータを転送する、すなわち第１のクロック信号ＣＫ１に同期するデータを第２のクロック信号ＣＫ２に同期させる場合について説明する。送信側のフリップフロップ回路ＳＦＦは、転送元ハンドシェイク制御回路２０１からのイネーブル信号に従って、転送するデータＤＡＴＡを保持し、さらにデータ信号として出力する。   A case where data is transferred from the first clock domain to the second clock domain, that is, data synchronized with the first clock signal CK1 is synchronized with the second clock signal CK2 will be described. The transmission-side flip-flop circuit SFF holds the data DATA to be transferred in accordance with the enable signal from the transfer source handshake control circuit 201 and further outputs it as a data signal.

また、転送元ハンドシェイク制御回路２０１は、イネーブル信号を出力するとともに、データが安定しているタイミングを示す信号ＲＥＱを出力する。転送元ハンドシェイク制御回路２０１から出力された信号ＲＥＱは、第２クロックドメインへ伝送され、メタステーブル対策回路としてのフリップフロップ回路２０２、２０３を介して転送先ハンドシェイク制御回路２０４に入力される。   In addition, the transfer source handshake control circuit 201 outputs an enable signal and a signal REQ indicating a timing at which data is stable. The signal REQ output from the transfer source handshake control circuit 201 is transmitted to the second clock domain, and input to the transfer destination handshake control circuit 204 via the flip-flop circuits 202 and 203 serving as a metastable countermeasure circuit.

転送先ハンドシェイク制御回路２０４は、データが安定しているタイミングを示す信号ＲＥＱを受けると、イネーブル信号を出力する。この転送先ハンドシェイク制御回路２０４からのイネーブル信号に従って、受信側のフリップフロップ回路ＤＦＦは、送信側のフリップフロップ回路ＳＦＦが出力するデータを保持し、データ信号として出力する。   When the transfer destination handshake control circuit 204 receives the signal REQ indicating the timing when the data is stable, it outputs an enable signal. In accordance with the enable signal from the transfer destination handshake control circuit 204, the reception-side flip-flop circuit DFF holds the data output from the transmission-side flip-flop circuit SFF and outputs it as a data signal.

また、転送先ハンドシェイク制御回路２０４は、イネーブル信号を出力するとともに、データが保持されたことを示す信号ＡＣＫを出力する。転送先ハンドシェイク制御回路２０４から出力された信号ＡＣＫは、第１クロックドメインへ伝送され、メタステーブル対策回路としてのフリップフロップ回路２０５、２０６を介して転送元ハンドシェイク制御回路２０１に入力される。このように、転送元の回路と転送先の回路との間で信号ＲＥＱ、ＡＣＫを用いてハンドシェイクを行うことで、第１のクロック信号ＣＫ１に同期したデータを第２のクロック信号ＣＫ２に同期させる。   Further, the transfer destination handshake control circuit 204 outputs an enable signal and also outputs a signal ACK indicating that the data is held. The signal ACK output from the transfer destination handshake control circuit 204 is transmitted to the first clock domain, and input to the transfer source handshake control circuit 201 via the flip-flop circuits 205 and 206 as metastable countermeasure circuits. In this way, by performing handshaking between the transfer source circuit and the transfer destination circuit using the signals REQ and ACK, the data synchronized with the first clock signal CK1 is synchronized with the second clock signal CK2. Let

特開平１０−１１７１８５号公報JP-A-10-117185 特開２００３−１４３１１７号公報JP 2003-143117 A 特開平８−３２０８４５号公報JP-A-8-320845

異なるクロックドメイン間のデータ転送に用いる一般的なハンドシェイク型のデータ転送装置は、データ転送にそれぞれのクロック信号で動作するフリップフロップを使用しており、クロック駆動の度にフリップフロップ回路が電力を消費し、消費電力が大きい。本発明の目的は、異なるクロックドメイン間のデータ転送の安定性を損なうことなく、消費電力を抑えることができるハンドシェイク型のデータ転送を行う半導体装置を提供することにある。   A general handshake type data transfer device used for data transfer between different clock domains uses flip-flops that operate with respective clock signals for data transfer, and the flip-flop circuit consumes power each time the clock is driven. Consume and consume much power. An object of the present invention is to provide a semiconductor device that performs handshake data transfer that can suppress power consumption without impairing the stability of data transfer between different clock domains.

半導体装置の一態様は、データ転送元の第１クロックドメインに属し、第１のクロック信号とは異なる第１のゲート信号がアサートされているとき、入力データを転送データとして出力し、第１のゲート信号がネゲートされているとき、転送データを保持するラッチ回路と、データ転送先の第２クロックドメインに属し、イネーブル信号及び第２のクロック信号に応答して、ラッチ回路から出力される転送データを保持して出力データとして出力するフリップフロップ回路と、制御回路とを有する。制御回路は、入力データが有効であることを示す信号に基づいて、第１のゲート信号をパルス状にアサートし、第１のゲート信号に基づいて、転送データが安定していることを示すイネーブル信号を生成して出力する。   One embodiment of a semiconductor device outputs the input data as transfer data when the first gate signal that belongs to the first clock domain of the data transfer source and is different from the first clock signal is asserted, When the gate signal is negated, the latch circuit that holds the transfer data and the transfer data that belongs to the second clock domain of the data transfer destination and is output from the latch circuit in response to the enable signal and the second clock signal And a control circuit that outputs the output data as output data. The control circuit asserts the first gate signal in a pulse form based on a signal indicating that the input data is valid, and an enable signal indicating that the transfer data is stable based on the first gate signal. Generate and output a signal.

開示の半導体装置は、データ転送に係るフリップフロップに換えてゲート信号の変化時に電力が消費されるラッチ回路を用いることで、異なるクロックドメイン間のデータ転送の安定性を損なうことなく、消費電力を抑えることができるとともに、半導体装置の回路面積を縮小することができる。   The disclosed semiconductor device uses a latch circuit that consumes power when a gate signal changes in place of a flip-flop for data transfer, thereby reducing power consumption without impairing stability of data transfer between different clock domains. The circuit area of the semiconductor device can be reduced.

本発明の第１の実施形態における半導体装置の構成例を示す図である。It is a figure which shows the structural example of the semiconductor device in the 1st Embodiment of this invention. 図１に示す半導体装置の動作例を示すタイミングチャートである。2 is a timing chart illustrating an operation example of the semiconductor device illustrated in FIG. 1. 本発明の第２の実施形態における半導体装置の構成例を示す図である。It is a figure which shows the structural example of the semiconductor device in the 2nd Embodiment of this invention. 図３に示す半導体装置の動作例を示すタイミングチャートである。4 is a timing chart illustrating an operation example of the semiconductor device illustrated in FIG. 3. 本発明の他の実施形態における半導体装置の構成例を示す図である。It is a figure which shows the structural example of the semiconductor device in other embodiment of this invention. ハンドシェイク型のデータ転送装置の構成例を示す概念図である。It is a conceptual diagram which shows the structural example of the data transfer apparatus of a handshake type. 参考技術によるデータ転送装置の構成例を示す図である。It is a figure which shows the structural example of the data transfer apparatus by reference technology. 図７に示すデータ転送装置の動作例を示すタイミングチャートである。It is a timing chart which shows the operation example of the data transfer apparatus shown in FIG. Ｄ型フリップフロップ回路の構成及び動作を説明するための図である。It is a figure for demonstrating the structure and operation | movement of a D-type flip-flop circuit. ゲーテッドＤラッチ回路の構成及び動作を説明するための図である。It is a figure for demonstrating the structure and operation | movement of a gated D latch circuit.

以下、本発明の実施形態を図面に基づいて説明する。
本実施形態に係る半導体装置は、例えば複数の機能を１つのチップ上に実装したＳｏＣ（System on a Chip）であり、異なるクロックで動作する複数のクロックドメインを有する。さらに、本実施形態に係る半導体装置は、異なるクロックドメイン間でデータ信号の送受信が行われる場合に、データ信号が正しく送受信されるように、メタステーブルの発生を防止するためのメタステーブル対策回路を有する。すなわち、本実施形態に係る半導体装置は、データ同期化制御信号をメタステーブル対策回路を使用して異なるクロックドメインに同期化し、また同期化後の制御信号を再びメタステーブル対策回路を使用して元のクロックドメインに同期化した制御信号でデータを制御する、ハンドシェイク型のデータ転送を実行する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
The semiconductor device according to the present embodiment is, for example, a SoC (System on a Chip) in which a plurality of functions are mounted on one chip, and has a plurality of clock domains that operate with different clocks. Furthermore, the semiconductor device according to the present embodiment includes a metastable countermeasure circuit for preventing the occurrence of metastable so that the data signal is correctly transmitted and received when the data signal is transmitted and received between different clock domains. Have. That is, the semiconductor device according to the present embodiment uses the metastable countermeasure circuit to synchronize the data synchronization control signal to a different clock domain, and the synchronized control signal again uses the metastable countermeasure circuit. The handshake type data transfer is executed in which the data is controlled by the control signal synchronized with the clock domain.

例えば、本実施形態に係る半導体装置においては、ある複数の回路ブロックが、第１クロックドメインに属し、クロック生成回路としての位相ロックループ（ＰＬＬ：Phase Locked Loop）回路から供給される第１のクロック信号で動作する。また、別の複数の回路ブロックが、第２クロックドメインに属し、クロック生成回路としての別のＰＬＬ回路から供給される第２のクロック信号で動作する。   For example, in the semiconductor device according to the present embodiment, a plurality of circuit blocks belong to a first clock domain, and a first clock supplied from a phase locked loop (PLL) circuit as a clock generation circuit. Operates with signals. Another plurality of circuit blocks belong to the second clock domain, and operate with a second clock signal supplied from another PLL circuit as a clock generation circuit.

例えば、第１クロックドメインに同期したデータを、第２クロックドメインへ同期化するには、データ同期化制御信号をメタステーブル対策回路を使用して同期化し、同期化後の制御信号を使用してデータを第２クロックドメイン回路へ取り込む。同様に第２クロックドメインに同期したデータを第１クロックドメインへ同期化するには、データ同期化制御信号をメタステーブル対策回路を使用して同期化し、同期化した制御信号を使用してデータを第１クロックドメイン回路へ取り込む。本実施形態に係るハンドシェイク型データ転送に関しては、後で詳細に説明する。   For example, in order to synchronize data synchronized with the first clock domain to the second clock domain, the data synchronization control signal is synchronized using the metastable countermeasure circuit, and the synchronized control signal is used. Data is taken into the second clock domain circuit. Similarly, in order to synchronize data synchronized with the second clock domain to the first clock domain, the data synchronization control signal is synchronized using the metastable countermeasure circuit, and the data is synchronized using the synchronized control signal. Capture to the first clock domain circuit. The handshake type data transfer according to the present embodiment will be described in detail later.

次に、本発明に至る参考技術について説明する。なお、以下の参考技術及び実施形態における説明において、各信号はアサートされているときハイレベルであり、ネゲートされているときローレベルであるとする。図７は、参考技術による多ビットデータの転送を行うハンドシェイク型のデータ転送装置の構成例を示す図である。図７に示すハンドシェイク型のデータ転送装置は、送信側（転送元）のフリップフロップ回路ＳＦＦ−ｉ及びセレクタＳＳＥＬ−ｉと、受信側（転送先）のフリップフロップ回路ＤＦＦ−ｉ及びセレクタＤＳＥＬ−ｉと、制御回路としてのメタステーブル対策回路１３とを有する。なお、ｉは添え字であり、ｉ＝１〜Ｎ（例えば、８、１６、３２、６４等）である（以下においても同様）。メタステーブル対策回路１３は、論理積演算回路（ＡＮＤ回路）１０１、１０３、１１１、インバータ１０２、１０４、１１２、論理和演算回路（ＯＲ回路）１０５、セレクタ１０６、及びフリップフロップ回路１０７〜１１０、１１３〜１１５を有する。   Next, reference techniques leading to the present invention will be described. In the following description of the reference technique and the embodiment, it is assumed that each signal is at a high level when asserted and is at a low level when negated. FIG. 7 is a diagram illustrating a configuration example of a handshake type data transfer apparatus that transfers multi-bit data according to the reference technique. 7 includes a flip-flop circuit SFF-i and a selector SSEL-i on the transmission side (transfer source), and a flip-flop circuit DFF-i and a selector DSEL- on the reception side (transfer destination). i and a metastable countermeasure circuit 13 as a control circuit. Note that i is a subscript, and i = 1 to N (for example, 8, 16, 32, 64, etc.) (the same applies below). The metastable countermeasure circuit 13 includes AND operation circuits (AND circuits) 101, 103, 111, inverters 102, 104, 112, an OR operation circuit (OR circuit) 105, a selector 106, and flip-flop circuits 107-110, 113. ~ 115.

送信側のフリップフロップ回路ＳＦＦ−ｉ、メタステーブル対策回路１３のフリップフロップ回路１０７、１１４、１１５は、第１クロックドメインに属し、第１のクロック信号ＣＫ１で動作する。また、受信側のフリップフロップ回路ＤＦＦ−ｉ、メタステーブル対策回路１３のフリップフロップ回路１０８〜１１０、１１３は、第２クロックドメインに属し、第２のクロック信号ＣＫ２で動作する。   The flip-flop circuit SFF-i on the transmission side and the flip-flop circuits 107, 114, and 115 of the metastable countermeasure circuit 13 belong to the first clock domain and operate with the first clock signal CK1. The flip-flop circuit DFF-i on the receiving side and the flip-flop circuits 108 to 110 and 113 of the metastable countermeasure circuit 13 belong to the second clock domain and operate with the second clock signal CK2.

送信側のフリップフロップ回路ＳＦＦ−ｉの各々は、第１のクロック信号ＣＫ１に同期して、セレクタＳＳＥＬ−ｉの出力を保持し、転送データ信号ＳＤＡＴＡｉとして出力する。セレクタＳＳＥＬ−ｉの各々は、メタステーブル対策回路１３からのリクエスト信号Ｒｅｑ１に応じて、入力データ信号ＩＤＡＴＡｉ又は転送データ信号ＳＤＡＴＡｉを出力する。ここで、入力データ信号ＩＤＡＴＡｉは、第１のクロック信号ＣＫ１に同期したデータ信号である。図７に示した例では、セレクタＳＳＥＬ−ｉは、リクエスト信号Ｒｅｑ１が“１”（ハイレベル）である場合に入力データ信号ＩＤＡＴＡｉを出力し、リクエスト信号Ｒｅｑ１が“０”（ローレベル）である場合に転送データ信号ＳＤＡＴＡｉを出力する。すなわち、送信側のフリップフロップ回路ＳＦＦ−ｉ及びセレクタＳＳＥＬ−ｉは、信号Ｒｅｑ１をイネーブル信号とするイネーブル信号付きのフリップフロップ回路に相当する。   Each of the transmission-side flip-flop circuits SFF-i holds the output of the selector SSEL-i in synchronization with the first clock signal CK1, and outputs it as the transfer data signal SDATAi. Each of the selectors SSEL-i outputs the input data signal IDATAi or the transfer data signal SDATAi in response to the request signal Req1 from the metastable countermeasure circuit 13. Here, the input data signal IDATAi is a data signal synchronized with the first clock signal CK1. In the example shown in FIG. 7, the selector SSEL-i outputs the input data signal IDATAi when the request signal Req1 is “1” (high level), and the request signal Req1 is “0” (low level). In this case, the transfer data signal SDATAi is output. That is, the transmission-side flip-flop circuit SFF-i and the selector SSEL-i correspond to a flip-flop circuit with an enable signal that uses the signal Req1 as an enable signal.

受信側のフリップフロップ回路ＤＦＦ−ｉの各々は、第２のクロック信号ＣＫ２に同期して、セレクタＤＳＥＬ−ｉの出力を保持し、出力データ信号ＯＤＡＴＡｉとして出力する。セレクタＤＳＥＬ−ｉの各々は、メタステーブル対策回路１３からのイネーブル信号Ｅｎａｂｌｅに応じて、転送データ信号ＳＤＡＴＡｉ又は出力データ信号ＯＤＡＴＡｉを出力する。ここで、出力データ信号ＯＤＡＴＡｉは、第２のクロック信号ＣＫ２に同期したデータ信号である。図７に示した例では、セレクタＤＳＥＬ−ｉは、イネーブル信号Ｅｎａｂｌｅが“１”（ハイレベル）である場合に転送データ信号ＳＤＡＴＡｉを出力し、イネーブル信号Ｅｎａｂｌｅが“０”（ローレベル）である場合に出力データ信号ＯＤＡＴＡｉを出力する。すなわち、受信側のフリップフロップ回路ＤＦＦ−ｉ及びセレクタＤＳＥＬ−ｉは、信号Ｅｎａｂｌｅをイネーブル信号とするイネーブル信号付きのフリップフロップ回路に相当する。   Each of the reception side flip-flop circuits DFF-i holds the output of the selector DSEL-i in synchronization with the second clock signal CK2, and outputs it as an output data signal ODATAi. Each of the selectors DSEL-i outputs a transfer data signal SDATAi or an output data signal ODATAi in accordance with the enable signal Enable from the metastable countermeasure circuit 13. Here, the output data signal ODATAi is a data signal synchronized with the second clock signal CK2. In the example shown in FIG. 7, the selector DSEL-i outputs the transfer data signal SDATAi when the enable signal Enable is “1” (high level), and the enable signal Enable is “0” (low level). In this case, the output data signal ODATAi is output. That is, the reception-side flip-flop circuit DFF-i and the selector DSEL-i correspond to a flip-flop circuit with an enable signal that uses the signal Enable as an enable signal.

ＡＮＤ回路１０１は、セット信号ＳＥＴとインバータ１０２により反転されたビジィ信号ＢＵＳＹとが入力され、演算結果をリクエスト信号Ｒｅｑ１として出力する。つまり、ビジィ信号ＢＵＳＹがハイレベルである場合には、セット信号ＳＥＴにかかわらずリクエスト信号Ｒｅｑ１がローレベルとなり、ビジィ信号ＢＵＳＹがローレベルである場合には、セット信号ＳＥＴがリクエスト信号Ｒｅｑ１として出力される。   The AND circuit 101 receives the set signal SET and the busy signal BUSY inverted by the inverter 102, and outputs the calculation result as the request signal Req1. That is, when the busy signal BUSY is at a high level, the request signal Req1 is at a low level regardless of the set signal SET, and when the busy signal BUSY is at a low level, the set signal SET is output as the request signal Req1. The

ここで、セット信号ＳＥＴは、入力データ信号ＩＤＡＴＡｉが有効であることを示す信号であり、入力データ信号ＩＤＡＴＡｉが有効である場合にハイレベルとなる。また、ビジィ信号ＢＵＳＹは、図７に示したデータ転送装置において、第１クロックドメインから第２クロックドメインへデータ転送中であることを示す信号であり、データ転送中にハイレベルとなる。   Here, the set signal SET is a signal indicating that the input data signal IDATAi is valid, and becomes a high level when the input data signal IDATAi is valid. The busy signal BUSY is a signal indicating that data is being transferred from the first clock domain to the second clock domain in the data transfer apparatus shown in FIG. 7, and becomes high level during data transfer.

ＡＮＤ回路１０３は、リクエスト信号Ｒｅｑ１とインバータ１０４により反転されたアクノリッジ信号Ａｃｋ２とが入力され、演算結果を出力する。ＯＲ回路１０５は、リクエスト信号Ｒｅｑ１とアクノリッジ信号Ａｃｋ２とが入力され、演算結果を出力する。セレクタ１０６は、ＯＲ回路１０５の出力に応じて、ＡＮＤ回路１０３の出力又はリクエスト信号Ｒｅｑ２を出力する。   The AND circuit 103 receives the request signal Req1 and the acknowledge signal Ack2 inverted by the inverter 104, and outputs a calculation result. The OR circuit 105 receives the request signal Req1 and the acknowledge signal Ack2, and outputs an operation result. The selector 106 outputs the output of the AND circuit 103 or the request signal Req2 according to the output of the OR circuit 105.

図７に示した例では、セレクタ１０６は、ＯＲ回路１０５の出力がハイレベル、すなわちリクエスト信号Ｒｅｑ１又はアクノリッジ信号Ａｃｋ２がハイレベルである場合にＡＮＤ回路１０３の出力を出力する。また、セレクタ１０６は、ＯＲ回路１０５の出力がローレベル、すなわちリクエスト信号Ｒｅｑ１及びアクノリッジ信号Ａｃｋ２がともにローレベルである場合にリクエスト信号Ｒｅｑ２を出力する。   In the example shown in FIG. 7, the selector 106 outputs the output of the AND circuit 103 when the output of the OR circuit 105 is at a high level, that is, when the request signal Req1 or the acknowledge signal Ack2 is at a high level. The selector 106 outputs the request signal Req2 when the output of the OR circuit 105 is at a low level, that is, when both the request signal Req1 and the acknowledge signal Ack2 are at a low level.

フリップフロップ回路１０７は、第１のクロック信号ＣＫ１に同期して、セレクタ１０６の出力を保持し、リクエスト信号Ｒｅｑ２として出力する。したがって、リクエスト信号Ｒｅｑ２は、リクエスト信号Ｒｅｑ１がハイレベルになった次の第１のクロック信号ＣＫ１の立ち上がりでハイレベルになり、アクノリッジ信号Ａｃｋ２がハイレベルになった次の第１のクロック信号ＣＫ１の立ち上がりでローレベルになる。   The flip-flop circuit 107 holds the output of the selector 106 in synchronization with the first clock signal CK1, and outputs it as the request signal Req2. Therefore, the request signal Req2 becomes high level at the rising edge of the next first clock signal CK1 when the request signal Req1 becomes high level, and the next first clock signal CK1 when the acknowledge signal Ack2 becomes high level. It becomes low level at the rising edge.

メタステーブル対策回路のフリップフロップ回路１０８、１０９は、第１のクロック信号ＣＫ１に同期したリクエスト信号Ｒｅｑ２を第２のクロック信号ＣＫ２に同期させる。フリップフロップ回路１０８は、第２のクロック信号ＣＫ２に同期して、リクエスト信号Ｒｅｑ２を保持し、リクエスト信号Ｒｅｑ３として出力する。また、フリップフロップ回路１０９は、第２のクロック信号ＣＫ２に同期して、リクエスト信号Ｒｅｑ３を保持し、リクエスト信号Ｒｅｑ４として出力する。   The flip-flop circuits 108 and 109 of the metastable countermeasure circuit synchronize the request signal Req2 synchronized with the first clock signal CK1 with the second clock signal CK2. The flip-flop circuit 108 holds the request signal Req2 in synchronization with the second clock signal CK2, and outputs it as the request signal Req3. The flip-flop circuit 109 holds the request signal Req3 in synchronization with the second clock signal CK2, and outputs it as the request signal Req4.

フリップフロップ回路１１０は、第２のクロック信号ＣＫ２に同期して、リクエスト信号Ｒｅｑ４を保持し、リクエスト信号Ｒｅｑ５として出力する。ＡＮＤ回路１１１は、リクエスト信号Ｒｅｑ４とインバータ１１２により反転されたリクエスト信号Ｒｅｑ５とが入力され、演算結果をイネーブル信号Ｅｎａｂｌｅとして出力する。したがって、イネーブル信号Ｅｎａｂｌｅは、リクエスト信号Ｒｅｑ４がハイレベルになってから第２のクロック信号ＣＫ２における１周期の期間においてパルス状にハイレベルとなる。   The flip-flop circuit 110 holds the request signal Req4 in synchronization with the second clock signal CK2, and outputs it as the request signal Req5. The AND circuit 111 receives the request signal Req4 and the request signal Req5 inverted by the inverter 112, and outputs the calculation result as an enable signal Enable. Therefore, the enable signal Enable becomes a high level in the form of a pulse in the period of one cycle in the second clock signal CK2 after the request signal Req4 becomes a high level.

フリップフロップ回路１１３は、第２のクロック信号ＣＫ２に同期して、イネーブル信号Ｅｎａｂｌｅを保持し、バリッド信号ＶＡＬＩＤとして出力する。ここで、バリッド信号ＶＡＬＩＤは、出力データ信号ＯＤＡＴＡｉが有効であることを示す信号であり、出力データ信号ＯＤＡＴＡｉが有効である場合にハイレベルとなる。なお、本例及び以下に説明する実施形態では、バリッド信号ＶＡＬＩＤが第２のクロック信号ＣＫ２における１周期の期間においてパルス状にハイレベルとする例を示す。しかし、これに限定されず、バリッド信号ＶＡＬＩＤをハイレベルとする期間は出力データ信号ＯＤＡＴＡｉを受ける後段の回路の仕様等に応じて変更可能であり、期間に応じてバリッド信号ＶＡＬＩＤの出力に係る回路構成を適宜変更しても良い。   The flip-flop circuit 113 holds the enable signal Enable in synchronization with the second clock signal CK2, and outputs it as a valid signal VALID. Here, the valid signal VALID is a signal indicating that the output data signal ODATAi is valid, and becomes a high level when the output data signal ODATAi is valid. Note that, in this example and the embodiments described below, an example in which the valid signal VALID is set to a high level in a pulsed manner in one period of the second clock signal CK2 is shown. However, the present invention is not limited to this, and the period during which the valid signal VALID is set to the high level can be changed according to the specifications of the subsequent circuit that receives the output data signal ODATAi, and the circuit related to the output of the valid signal VALID according to the period. The configuration may be changed as appropriate.

メタステーブル対策回路のフリップフロップ回路１１４、１１５は、第２のクロック信号ＣＫ２に同期したリクエスト信号Ｒｅｑ４を第１のクロック信号ＣＫ１に同期させる。フリップフロップ回路１１４は、第１のクロック信号ＣＫ１に同期して、リクエスト信号Ｒｅｑ４を保持し、アクノリッジ信号Ａｃｋ１として出力する。また、フリップフロップ回路１１５は、第１のクロック信号ＣＫ１に同期して、アクノリッジ信号Ａｃｋ１を保持し、アクノリッジ信号Ａｃｋ２として出力する。   The flip-flop circuits 114 and 115 of the metastable countermeasure circuit synchronize the request signal Req4 synchronized with the second clock signal CK2 with the first clock signal CK1. The flip-flop circuit 114 holds the request signal Req4 in synchronization with the first clock signal CK1, and outputs it as the acknowledge signal Ack1. In addition, the flip-flop circuit 115 holds the acknowledge signal Ack1 in synchronization with the first clock signal CK1, and outputs it as the acknowledge signal Ack2.

ＯＲ回路１１６は、リクエスト信号Ｒｅｑ２とアクノリッジ信号Ａｃｋ２とが入力され、演算結果をビジィ信号ＢＵＳＹとして出力する。つまり、ビジィ信号ＢＵＳＹは、リクエスト信号Ｒｅｑ２及びアクノリッジ信号Ａｃｋ２の少なくとも一方がハイレベルである場合にハイレベルとなり、リクエスト信号Ｒｅｑ２及びアクノリッジ信号Ａｃｋ２がともにローレベルである場合にローレベルとなる。   The OR circuit 116 receives the request signal Req2 and the acknowledge signal Ack2, and outputs the calculation result as a busy signal BUSY. That is, the busy signal BUSY becomes a high level when at least one of the request signal Req2 and the acknowledge signal Ack2 is at a high level, and becomes a low level when both the request signal Req2 and the acknowledge signal Ack2 are at a low level.

図８は、図７に示したデータ転送装置の動作例を示すタイミングチャートである。時刻Ｔ５１において、入力データ信号ＩＤＡＴＡが有効であることを示すセット信号ＳＥＴがハイレベルとされる。このとき、ビジィ信号ＢＵＳＹがローレベルであるので、リクエスト信号Ｒｅｑ１がセット信号ＳＥＴに応じてハイレベルになり、セレクタＳＳＥＬは、入力データ信号ＩＤＡＴＡをフリップフロップ回路ＳＦＦに出力する。   FIG. 8 is a timing chart showing an operation example of the data transfer apparatus shown in FIG. At time T51, the set signal SET indicating that the input data signal IDATA is valid is set to the high level. At this time, since the busy signal BUSY is at a low level, the request signal Req1 becomes a high level according to the set signal SET, and the selector SSEL outputs the input data signal IDATA to the flip-flop circuit SFF.

リクエスト信号Ｒｅｑ１がハイレベルになった後の第１のクロック信号ＣＫ１の立ち上がりである時刻Ｔ５２において、フリップフロップ回路ＳＦＦは、第１のクロック信号ＣＫ１に同期して、入力データ信号ＩＤＡＴＡを保持し、転送データ信号ＳＤＡＴＡとして出力する。また、リクエスト信号Ｒｅｑ１がハイレベルであるので、リクエスト信号Ｒｅｑ２がハイレベルになり、これによりデータ転送中であることを示すビジィ信号ＢＵＳＹがハイレベルになる。なお、セット信号ＳＥＴは、ビジィ信号ＢＵＳＹがローレベルであったので、時刻Ｔ５２においてローレベルとされ、リクエスト信号Ｒｅｑ１がローレベルになる。   At time T52, which is the rise of the first clock signal CK1 after the request signal Req1 becomes high level, the flip-flop circuit SFF holds the input data signal IDATA in synchronization with the first clock signal CK1, Output as the transfer data signal SDATA. Further, since the request signal Req1 is at a high level, the request signal Req2 is at a high level, and thereby the busy signal BUSY indicating that data transfer is being performed is at a high level. Since the busy signal BUSY is at a low level, the set signal SET is set to a low level at time T52, and the request signal Req1 is set to a low level.

リクエスト信号Ｒｅｑ２がハイレベルになった後の第２のクロック信号ＣＫ２の立ち上がりである時刻Ｔ６１において、リクエスト信号Ｒｅｑ３がハイレベルになり、続く時刻Ｔ６２、Ｔ６３において、リクエスト信号Ｒｅｑ４、Ｒｅｑ５が順次ハイレベルになる。したがって、時刻Ｔ６２〜時刻Ｔ６３の期間において、イネーブル信号Ｅｎａｂｌｅがハイレベルになり、セレクタＤＳＥＬは、転送データ信号ＳＤＡＴＡをフリップフロップ回路ＤＦＦに出力する。   At time T61 when the second clock signal CK2 rises after the request signal Req2 becomes high level, the request signal Req3 becomes high level, and at subsequent times T62 and T63, the request signals Req4 and Req5 become high level sequentially. become. Therefore, in the period from time T62 to time T63, the enable signal Enable becomes high level, and the selector DSEL outputs the transfer data signal SDATA to the flip-flop circuit DFF.

イネーブル信号Ｅｎａｂｌｅがハイレベルになった後の第２のクロック信号ＣＫ２の立ち上がりである時刻Ｔ６３において、フリップフロップ回路ＤＦＦは、第２のクロック信号ＣＫ２に同期して、転送データ信号ＳＤＡＴＡを保持し、出力データ信号ＯＤＡＴＡとして出力する。また、イネーブル信号Ｅｎａｂｌｅがハイレベルであるので、出力データ信号ＯＤＡＴＡが有効であることを示すバリッド信号ＶＡＬＩＤがハイレベルになる。   At time T63, which is the rise of the second clock signal CK2 after the enable signal Enable becomes high level, the flip-flop circuit DFF holds the transfer data signal SDATA in synchronization with the second clock signal CK2, Output as an output data signal ODATA. Since the enable signal Enable is at a high level, the valid signal VALID indicating that the output data signal ODATA is valid is at a high level.

リクエスト信号Ｒｅｑ４がハイレベルになった後の第１のクロック信号ＣＫ１の立ち上がりである時刻Ｔ５３において、アクノリッジ信号Ａｃｋ１がハイレベルになり、続く時刻Ｔ５４において、アクノリッジ信号Ａｃｋ２がハイレベルになる。そして、時刻Ｔ５５において、アクノリッジ信号Ａｃｋ２がハイレベルであるので、リクエスト信号Ｒｅｑ２がローレベルになる。   At time T53, which is the rise of the first clock signal CK1 after the request signal Req4 becomes high level, the acknowledge signal Ack1 becomes high level, and at the subsequent time T54, the acknowledge signal Ack2 becomes high level. At time T55, since the acknowledge signal Ack2 is at the high level, the request signal Req2 is at the low level.

これにより、リクエスト信号Ｒｅｑ２がローレベルになった後の第２のクロック信号ＣＫ２の立ち上がりである時刻Ｔ６５において、リクエスト信号Ｒｅｑ３がローレベルになり、続く時刻Ｔ６６、Ｔ６７において、リクエスト信号Ｒｅｑ４、Ｒｅｑ５が順次ローレベルになる。また、リクエスト信号Ｒｅｑ４がローレベルになった後の第１のクロック信号ＣＫ１の立ち上がりである時刻Ｔ５６において、アクノリッジ信号Ａｃｋ１がローレベルになり、続く時刻Ｔ５７において、アクノリッジ信号Ａｃｋ２がローレベルになる。また、時刻Ｔ５７において、リクエスト信号Ｒｅｑ２及びアクノリッジ信号Ａｃｋ２がともにローレベルになることで、ビジィ信号ＢＵＳＹがローレベルになる。   Accordingly, at time T65 when the second clock signal CK2 rises after the request signal Req2 becomes low level, the request signal Req3 becomes low level, and at the subsequent times T66 and T67, the request signals Req4 and Req5 change. Sequentially goes low. Further, at time T56 when the first clock signal CK1 rises after the request signal Req4 becomes low level, the acknowledge signal Ack1 becomes low level, and at the subsequent time T57, the acknowledge signal Ack2 becomes low level. At time T57, the request signal Req2 and the acknowledge signal Ack2 both become low level, so that the busy signal BUSY becomes low level.

ここで、時刻Ｔ５５において、入力データ信号ＩＤＡＴＡが有効であることを示すセット信号ＳＥＴがハイレベルとされるが、時刻Ｔ５７まではビジィ信号ＢＵＳＹがハイレベルであるので、リクエスト信号Ｒｅｑ１はローレベルに維持される。時刻Ｔ５７においてビジィ信号ＢＵＳＹがローレベルになると、リクエスト信号Ｒｅｑ１がセット信号ＳＥＴに応じてハイレベルになり、セレクタＳＳＥＬは、入力データ信号ＩＤＡＴＡをフリップフロップ回路ＳＦＦに出力する。   Here, at time T55, the set signal SET indicating that the input data signal IDATA is valid is set to the high level, but until the time T57, the busy signal BUSY is at the high level, so that the request signal Req1 is set to the low level. Maintained. When the busy signal BUSY becomes low level at time T57, the request signal Req1 becomes high level according to the set signal SET, and the selector SSEL outputs the input data signal IDATA to the flip-flop circuit SFF.

そして、リクエスト信号Ｒｅｑ１がハイレベルになった後の第１のクロック信号ＣＫ１の立ち上がりである時刻Ｔ５８において、フリップフロップ回路ＳＦＦは、第１のクロック信号ＣＫ１に同期して、入力データ信号ＩＤＡＴＡを保持し、転送データ信号ＳＤＡＴＡとして出力する。以降、前述した動作と同様にしてデータ転送を行う。   Then, at time T58, which is the rise of the first clock signal CK1 after the request signal Req1 becomes high level, the flip-flop circuit SFF holds the input data signal IDATA in synchronization with the first clock signal CK1. And output as the transfer data signal SDATA. Thereafter, data transfer is performed in the same manner as described above.

ここで、図７に示したようなハンドシェイク型のデータ転送装置における送信側のフリップフロップ回路ＳＦＦ及び受信側のフリップフロップ回路ＤＦＦには、図９（Ａ）に示すＤ型フリップフロップ回路が用いられる。Ｄ型フリップフロップ回路は、図９（Ａ）に示すように接続された８個の否定論理積演算回路（ＮＡＮＤ回路）３０１〜３０８及び２つのインバータ３０９、３１０を有する。図９（Ａ）に示すＤ型フリップフロップ回路は、図９（Ｂ）に示すように、入力されるクロック信号ＣＫの立ち上がりエッジにおいて、Ｄ入力の値がＱ出力として保持される。Ｄ型フリップフロップ回路では、クロック駆動の度に電力が消費されるので、送信側のフリップフロップ回路ＳＦＦ及び受信側のフリップフロップ回路ＤＦＦにＤ型フリップフロップ回路を使用するとデータ転送装置の消費電力が大きくなってしまう。   Here, the D-type flip-flop circuit shown in FIG. 9A is used for the transmission-side flip-flop circuit SFF and the reception-side flip-flop circuit DFF in the handshake type data transfer apparatus as shown in FIG. It is done. The D-type flip-flop circuit includes eight NAND operation circuits (NAND circuits) 301 to 308 and two inverters 309 and 310 connected as shown in FIG. In the D-type flip-flop circuit shown in FIG. 9A, as shown in FIG. 9B, the value of the D input is held as the Q output at the rising edge of the input clock signal CK. In the D-type flip-flop circuit, power is consumed every time the clock is driven. Therefore, if the D-type flip-flop circuit is used for the transmission-side flip-flop circuit SFF and the reception-side flip-flop circuit DFF, the power consumption of the data transfer device is reduced. It gets bigger.

（第１の実施形態）
図１は、本発明の第１の実施形態におけるハンドシェイク型のデータ転送を行う半導体装置の構成例を示す図である。この図１において、図７に示した構成要素と同じ構成要素には同一の符号を付し、重複する説明は省略する。第１の実施形態における半導体装置は、図７に示したデータ転送装置における送信側のフリップフロップ回路ＳＦＦ−ｉ（及びセレクタＳＳＥＬ−ｉ）に換えて、ラッチ回路ＳＬ−ｉを用いたものである。すなわち、第１の実施形態における半導体装置は、図１に示すように送信側のラッチ回路ＳＬ−ｉと、受信側のフリップフロップ回路ＤＦＦ−ｉ及びセレクタＤＳＥＬ−ｉと、制御回路としてのメタステーブル対策回路１３とを有する。 (First embodiment)
FIG. 1 is a diagram illustrating a configuration example of a semiconductor device that performs handshake data transfer according to the first embodiment of the present invention. In FIG. 1, the same components as those shown in FIG. 7 are denoted by the same reference numerals, and redundant description is omitted. The semiconductor device according to the first embodiment uses a latch circuit SL-i instead of the transmission-side flip-flop circuit SFF-i (and selector SSEL-i) in the data transfer device shown in FIG. . That is, the semiconductor device according to the first embodiment includes a transmission side latch circuit SL-i, a reception side flip-flop circuit DFF-i, a selector DSEL-i, and a metastable as a control circuit, as shown in FIG. And a countermeasure circuit 13.

ラッチ回路ＳＬ−ｉの各々は、図１０（Ａ）に示すようなゲーテッドＤラッチ回路である。ゲーテッドＤラッチ回路は、図１０（Ａ）に示すように接続された４個のＮＡＮＤ回路３２１〜３２４を有する。図１０（Ａ）に示すゲーテッドＤラッチ回路は、図１０（Ｂ）に示すように、入力されるゲート信号ＧがハイレベルであるときにＤ入力の値がＱ出力に伝わり、ゲート信号ＧがローレベルであるときにＱ出力を保持する。ゲーテッドＤラッチ回路では、ゲート信号Ｇが変化したときに電力が消費される。   Each of the latch circuits SL-i is a gated D latch circuit as shown in FIG. The gated D latch circuit has four NAND circuits 321 to 324 connected as shown in FIG. In the gated D latch circuit shown in FIG. 10A, as shown in FIG. 10B, when the input gate signal G is at a high level, the value of the D input is transmitted to the Q output. Hold Q output when low level. In the gated D latch circuit, power is consumed when the gate signal G changes.

ここで、Ｄ型フリップフロップ回路とゲーテッドＤラッチ回路とは、タイミング特性が異なる。通常、Ｄ型フリップフロップ回路をゲーテッドＤラッチ回路に置き換えるには、異なるタイミング特性に対応するために信号のタイミングを合わせる制御回路等を新たに追加する。   Here, the D-type flip-flop circuit and the gated D latch circuit have different timing characteristics. Usually, in order to replace the D-type flip-flop circuit with a gated D-latch circuit, a control circuit or the like for adjusting the timing of signals is newly added to cope with different timing characteristics.

しかし、ハンドシェイク型のデータ転送を行う半導体装置では、メタステーブル対策回路１３から出力される信号によってデータの取り込み等が制御されるので、Ｄ型フリップフロップ回路をゲーテッドＤラッチ回路に置き換えたとしても、異なるタイミング特性を考慮する必要がない。したがって、フリップフロップ回路に換えてラッチ回路を用いても新たな制御回路を追加することなく、異なるクロックドメイン間のデータ転送が可能である。また、フリップフロップ回路に換えてラッチ回路を用いることで、半導体装置の回路面積を縮小できるとともに、消費電力を抑えることができる。   However, in a semiconductor device that performs a handshake type data transfer, data capture and the like are controlled by a signal output from the metastable countermeasure circuit 13, so even if the D-type flip-flop circuit is replaced with a gated D-latch circuit. There is no need to consider different timing characteristics. Therefore, even when a latch circuit is used instead of the flip-flop circuit, data transfer between different clock domains is possible without adding a new control circuit. In addition, by using a latch circuit instead of the flip-flop circuit, the circuit area of the semiconductor device can be reduced and power consumption can be suppressed.

図１に示すように、ラッチ回路ＳＬ−ｉの各々は、ゲート信号としてメタステーブル対策回路１３から出力されるリクエスト信号Ｒｅｑ１が入力されるとともに、Ｄ入力として入力データ信号ＩＤＡＴＡｉが入力される。また、ラッチ回路ＳＬ−ｉの各々は、Ｑ出力として転送データ信号ＳＤＡＴＡｉを出力する。   As shown in FIG. 1, each of the latch circuits SL-i receives a request signal Req1 output from the metastable countermeasure circuit 13 as a gate signal and an input data signal IDATAi as a D input. Each of the latch circuits SL-i outputs a transfer data signal SDATAi as a Q output.

なお、図１に示す第１の実施形態におけるハンドシェイク型のデータ転送を行う半導体装置において、異なるクロックドメイン間で伝送される信号は、配線遅延が信号を受ける側のクロックドメインのクロック信号の２周期以内であるとする。すなわち、送信側のラッチ回路ＳＬ−ｉの出力と受信側のフリップフロップ回路ＤＦＦ−ｉの入力との間の配線遅延は、第２のクロック信号ＣＫ２の２周期以内とする。   In the semiconductor device performing the handshake type data transfer in the first embodiment shown in FIG. 1, the signal transmitted between different clock domains is 2 of the clock signal of the clock domain on the side where the wiring delay receives the signal. Suppose that it is within the cycle. That is, the wiring delay between the output of the latch circuit SL-i on the transmission side and the input of the flip-flop circuit DFF-i on the reception side is within two cycles of the second clock signal CK2.

図２は、図１に示した半導体装置の動作例を示すタイミングチャートである。時刻Ｔ１１において、入力データ信号ＩＤＡＴＡが有効であることを示すセット信号ＳＥＴがハイレベルとされる。このとき、ビジィ信号ＢＵＳＹがローレベルであるので、リクエスト信号Ｒｅｑ１がセット信号ＳＥＴに応じてハイレベルになる。ゲート信号として入力されるリクエスト信号Ｒｅｑ１がハイレベルになったことにより、ラッチ回路ＳＬは、入力データ信号ＩＤＡＴＡを転送データ信号ＳＤＡＴＡとして出力する。   FIG. 2 is a timing chart showing an operation example of the semiconductor device shown in FIG. At time T11, the set signal SET indicating that the input data signal IDATA is valid is set to the high level. At this time, since the busy signal BUSY is at a low level, the request signal Req1 becomes a high level according to the set signal SET. When the request signal Req1 input as the gate signal becomes high level, the latch circuit SL outputs the input data signal IDATA as the transfer data signal SDATA.

続く、時刻Ｔ１２において、リクエスト信号Ｒｅｑ２がハイレベルになり、これによりデータ転送中であることを示すビジィ信号ＢＵＳＹがハイレベルになる。なお、セット信号ＳＥＴは、ビジィ信号ＢＵＳＹがローレベルであったので、時刻Ｔ１２においてローレベルとされ、リクエスト信号Ｒｅｑ１がローレベルになる。また、ゲート信号として入力されるリクエスト信号Ｒｅｑ１がローレベルになったことにより、ラッチ回路ＳＬは、リクエスト信号Ｒｅｑ１がローレベルになったときの入力データ信号ＩＤＡＴＡを保持し、転送データ信号ＳＤＡＴＡとして出力する。   At time T12, the request signal Req2 becomes high level, and thereby the busy signal BUSY indicating that data is being transferred becomes high level. Since the busy signal BUSY is at a low level, the set signal SET is set to a low level at time T12, and the request signal Req1 is set to a low level. Further, when the request signal Req1 input as the gate signal becomes low level, the latch circuit SL holds the input data signal IDATA when the request signal Req1 becomes low level, and outputs it as the transfer data signal SDATA. To do.

リクエスト信号Ｒｅｑ２がハイレベルになった後の第２のクロック信号ＣＫ２の立ち上がりである時刻Ｔ２１において、リクエスト信号Ｒｅｑ３がハイレベルになり、続く時刻Ｔ２２、Ｔ２３において、リクエスト信号Ｒｅｑ４、Ｒｅｑ５が順次ハイレベルになる。したがって、時刻Ｔ２２〜時刻Ｔ２３の期間において、イネーブル信号Ｅｎａｂｌｅがハイレベルになり、セレクタＤＳＥＬは、転送データ信号ＳＤＡＴＡをフリップフロップ回路ＤＦＦに出力する。   At time T21 when the second clock signal CK2 rises after the request signal Req2 becomes high level, the request signal Req3 becomes high level, and at subsequent times T22 and T23, the request signals Req4 and Req5 become high level sequentially. become. Therefore, in the period from time T22 to time T23, the enable signal Enable becomes high level, and the selector DSEL outputs the transfer data signal SDATA to the flip-flop circuit DFF.

イネーブル信号Ｅｎａｂｌｅがハイレベルになった後の第２のクロック信号ＣＫ２の立ち上がりである時刻Ｔ２３において、フリップフロップ回路ＤＦＦは、第２のクロック信号ＣＫ２に同期して、転送データ信号ＳＤＡＴＡを保持し、出力データ信号ＯＤＡＴＡとして出力する。また、イネーブル信号Ｅｎａｂｌｅがハイレベルであるので、出力データ信号ＯＤＡＴＡが有効であることを示すバリッド信号ＶＡＬＩＤがハイレベルになる。   At time T23 which is the rising edge of the second clock signal CK2 after the enable signal Enable becomes high level, the flip-flop circuit DFF holds the transfer data signal SDATA in synchronization with the second clock signal CK2, Output as an output data signal ODATA. Since the enable signal Enable is at a high level, the valid signal VALID indicating that the output data signal ODATA is valid is at a high level.

リクエスト信号Ｒｅｑ４がハイレベルになった後の第１のクロック信号ＣＫ１の立ち上がりである時刻Ｔ１３において、アクノリッジ信号Ａｃｋ１がハイレベルになり、続く時刻Ｔ１４において、アクノリッジ信号Ａｃｋ２がハイレベルになる。そして、時刻Ｔ１５において、アクノリッジ信号Ａｃｋ２がハイレベルであるので、リクエスト信号Ｒｅｑ２がローレベルになる。   At time T13, which is the rise of the first clock signal CK1 after the request signal Req4 becomes high level, the acknowledge signal Ack1 becomes high level, and at the subsequent time T14, the acknowledge signal Ack2 becomes high level. At time T15, since the acknowledge signal Ack2 is at a high level, the request signal Req2 is at a low level.

これにより、リクエスト信号Ｒｅｑ２がローレベルになった後の第２のクロック信号ＣＫ２の立ち上がりである時刻Ｔ２５において、リクエスト信号Ｒｅｑ３がローレベルになり、続く時刻Ｔ２６、Ｔ２７において、リクエスト信号Ｒｅｑ４、Ｒｅｑ５が順次ローレベルになる。また、リクエスト信号Ｒｅｑ４がローレベルになった後の第１のクロック信号ＣＫ１の立ち上がりである時刻Ｔ１６において、アクノリッジ信号Ａｃｋ１がローレベルになり、続く時刻Ｔ１７において、アクノリッジ信号Ａｃｋ２がローレベルになる。また、時刻Ｔ１７において、リクエスト信号Ｒｅｑ２及びアクノリッジ信号Ａｃｋ２がともにローレベルになることで、ビジィ信号ＢＵＳＹがローレベルになる。   As a result, at time T25 when the second clock signal CK2 rises after the request signal Req2 becomes low level, the request signal Req3 becomes low level, and at time T26 and T27, the request signals Req4 and Req5 become Sequentially goes low. Further, at time T16 when the first clock signal CK1 rises after the request signal Req4 becomes low level, the acknowledge signal Ack1 becomes low level, and at time T17, the acknowledge signal Ack2 becomes low level. At time T17, the request signal Req2 and the acknowledge signal Ack2 both become low level, so that the busy signal BUSY becomes low level.

ここで、時刻Ｔ１５において、入力データ信号ＩＤＡＴＡが有効であることを示すセット信号ＳＥＴがハイレベルとされるが、時刻Ｔ１７まではビジィ信号ＢＵＳＹがハイレベルであるので、リクエスト信号Ｒｅｑ１はローレベルに維持される。時刻Ｔ１７においてビジィ信号ＢＵＳＹがローレベルになると、リクエスト信号Ｒｅｑ１がセット信号ＳＥＴに応じてハイレベルになり、ラッチ回路ＳＬは、新たな入力データ信号ＩＤＡＴＡを転送データ信号ＳＤＡＴＡとして出力する。   Here, at time T15, the set signal SET indicating that the input data signal IDATA is valid is set to the high level, but until the time T17, the busy signal BUSY is at the high level, so the request signal Req1 is set to the low level. Maintained. When the busy signal BUSY becomes low level at time T17, the request signal Req1 becomes high level according to the set signal SET, and the latch circuit SL outputs a new input data signal IDATA as the transfer data signal SDATA.

そして、時刻１８において、リクエスト信号Ｒｅｑ１がローレベルになり、ラッチ回路ＳＬは、リクエスト信号Ｒｅｑ１がローレベルになったときの入力データ信号ＩＮＤＡＴＡを保持し、転送データ信号ＳＤＡＴＡとして出力する。以降、前述した動作と同様にしてデータ転送を行う。   At time 18, the request signal Req1 becomes low level, and the latch circuit SL holds the input data signal INDATA when the request signal Req1 becomes low level, and outputs it as the transfer data signal SDATA. Thereafter, data transfer is performed in the same manner as described above.

第１の実施形態における半導体装置では、メタステーブル対策回路１３からのリクエスト信号Ｒｅｑ１がハイレベルになったときから（例えば図２に示す時刻Ｔ１１から）、ラッチ回路ＳＬは、入力データ信号ＩＤＡＴＡを転送データ信号ＳＤＡＴＡとして出力する。すなわち、前述した参考技術のように送信側のフリップフロップ回路ＳＦＦを用いた場合と比較すると、第１の実施形態における半導体装置では、第１のクロック信号ＣＫ１の１周期分早く、入力データ信号ＩＤＡＴＡが転送データ信号ＳＤＡＴＡとして出力されることとなる。   In the semiconductor device according to the first embodiment, the latch circuit SL transfers the input data signal IDATA from when the request signal Req1 from the metastable countermeasure circuit 13 becomes high level (for example, from time T11 shown in FIG. 2). Output as data signal SDATA. That is, as compared with the case where the flip-flop circuit SFF on the transmission side is used as in the reference technique described above, the input data signal IDATA is earlier in the semiconductor device in the first embodiment by one cycle of the first clock signal CK1. Is output as the transfer data signal SDATA.

しかし、受信側のフリップフロップ回路ＤＦＦは、メタステーブル対策回路１３からのイネーブル信号Ｅｎａｂｌｅがハイレベルになった後の第２のクロック信号ＣＫ２の立ち上がりにおいて、転送データ信号ＳＤＡＴＡを保持し、出力データ信号ＯＤＡＴＡとして出力する。つまり、第１のクロック信号ＣＫ１の１周期分早く、入力データ信号ＩＤＡＴＡが転送データ信号ＳＤＡＴＡとして出力されても、受信側のフリップフロップ回路ＤＦＦは、適切な転送データ信号ＳＤＡＴＡを保持し、出力データ信号ＯＤＡＴＡとして出力することができる。また、送信側のフリップフロップ回路ＳＦＦに換えてラッチ回路ＳＬを用いたことで、第１のクロック信号ＣＫ１の駆動の度に電力が消費されることもない。   However, the flip-flop circuit DFF on the receiving side holds the transfer data signal SDATA at the rising edge of the second clock signal CK2 after the enable signal Enable from the metastable countermeasure circuit 13 becomes high level, and the output data signal Output as ODATA. That is, even if the input data signal IDATA is output as the transfer data signal SDATA one cycle earlier than the first clock signal CK1, the reception-side flip-flop circuit DFF holds the appropriate transfer data signal SDATA, and the output data It can be output as the signal ODATA. In addition, since the latch circuit SL is used instead of the transmission-side flip-flop circuit SFF, power is not consumed every time the first clock signal CK1 is driven.

このように第１の実施形態における半導体装置によれば、異なるクロックドメイン間のデータ転送の安定性を損なうことなく、消費電力を抑えることができるとともに、半導体装置の回路面積を縮小することができる。   Thus, according to the semiconductor device in the first embodiment, power consumption can be suppressed and the circuit area of the semiconductor device can be reduced without impairing the stability of data transfer between different clock domains. .

（第２の実施形態）
図３は、本発明の第２の実施形態におけるハンドシェイク型のデータ転送を行う半導体装置の構成例を示す図である。この図３において、図１、図７に示した構成要素と同じ構成要素には同一の符号を付し、重複する説明は省略する。第２の実施形態における半導体装置は、さらに受信側のフリップフロップ回路ＤＦＦ−ｉ（及びセレクタＤＳＥＬ−ｉ）に換えて、ラッチ回路ＤＬ−ｉを用いたものである。すなわち、第２の実施形態における半導体装置は、図３に示すように送信側のラッチ回路ＳＬ−ｉと、受信側のラッチ回路ＤＬ−ｉと、制御回路としてのメタステーブル対策回路１３とを有する。 (Second Embodiment)
FIG. 3 is a diagram illustrating a configuration example of a semiconductor device that performs handshake data transfer according to the second embodiment of the present invention. In FIG. 3, the same components as those shown in FIGS. 1 and 7 are denoted by the same reference numerals, and redundant description is omitted. The semiconductor device in the second embodiment uses a latch circuit DL-i instead of the flip-flop circuit DFF-i (and selector DSEL-i) on the receiving side. That is, the semiconductor device according to the second embodiment includes a transmission-side latch circuit SL-i, a reception-side latch circuit DL-i, and a metastable countermeasure circuit 13 as a control circuit, as shown in FIG. .

ラッチ回路ＤＬ−ｉの各々は、ラッチ回路ＳＬ−ｉと同様に図１０（Ａ）に示したようなゲーテッドＤラッチ回路である。ラッチ回路ＤＬ−ｉの各々は、ゲート信号としてメタステーブル対策回路１３から出力されるイネーブル信号Ｅｎａｂｌｅが入力されるとともに、Ｄ入力として転送データ信号ＳＤＡＴＡｉが入力される。また、ラッチ回路ＤＬ−ｉの各々は、Ｑ出力として出力データ信号ＯＤＡＴＡｉを出力する。   Each of the latch circuits DL-i is a gated D latch circuit as shown in FIG. 10A, similarly to the latch circuit SL-i. Each of the latch circuits DL-i receives the enable signal Enable output from the metastable countermeasure circuit 13 as a gate signal and the transfer data signal SDATAi as a D input. Each latch circuit DL-i outputs an output data signal ODATAi as a Q output.

図４は、図３に示した半導体装置の動作例を示すタイミングチャートである。図４における時刻Ｔ３１〜Ｔ３８、Ｔ４１〜Ｔ４７は、図２における時刻Ｔ１１〜Ｔ１８、Ｔ２１〜Ｔ２７にそれぞれ相当する。図３に示した半導体装置の動作は、図１に示した半導体装置の動作と基本的には同様である。   FIG. 4 is a timing chart showing an operation example of the semiconductor device shown in FIG. Times T31 to T38 and T41 to T47 in FIG. 4 correspond to times T11 to T18 and T21 to T27 in FIG. 2, respectively. The operation of the semiconductor device shown in FIG. 3 is basically the same as that of the semiconductor device shown in FIG.

ただし、第２の実施形態における半導体装置では、図４に示すように、時刻Ｔ４２において、ゲート信号として入力されるイネーブル信号Ｅｎａｂｌｅがハイレベルになることにより、ラッチ回路ＤＬは、転送データ信号ＳＤＡＴＡを出力データ信号ＯＤＡＴＡとして出力する。つまり、受信側のフリップフロップ回路ＤＦＦを用いた場合と比較すると、第２の実施形態における半導体装置では、第２のクロック信号ＣＫ２の１周期分早く、転送データ信号ＳＤＡＴＡが出力データ信号ＯＤＡＴＡとして出力されることとなる。   However, in the semiconductor device according to the second embodiment, as shown in FIG. 4, when the enable signal Enable input as a gate signal becomes high level at time T42, the latch circuit DL receives the transfer data signal SDATA. Output as an output data signal ODATA. That is, as compared with the case where the reception-side flip-flop circuit DFF is used, in the semiconductor device in the second embodiment, the transfer data signal SDATA is output as the output data signal ODATA earlier by one cycle of the second clock signal CK2. Will be.

しかし、半導体装置は、メタステーブル対策回路１３からのバリッド信号ＶＡＬＩＤにより出力データ信号ＯＤＡＴＡが有効であることを示す。言い換えれば、半導体装置において出力データ信号ＯＤＡＴＡを受ける後段の回路は、バリッド信号ＶＡＬＩＤに基づいて出力データ信号ＯＤＡＴＡの有効性を判断する。したがって、第２のクロック信号ＣＫ２の１周期分早く、出力データ信号ＯＤＡＴＡを出力しても、後段の回路は、半導体装置において受信側のフリップフロップ回路ＤＦＦを用いた場合と同様に出力データ信号ＯＤＡＴＡを得ることができる。また、受信側のフリップフロップ回路ＤＦＦに換えてラッチ回路ＤＬを用いたことで、第２のクロック信号ＣＫ２の駆動の度に電力が消費されることもない。   However, the semiconductor device indicates that the output data signal ODATA is valid by the valid signal VALID from the metastable countermeasure circuit 13. In other words, the subsequent circuit that receives the output data signal ODATA in the semiconductor device determines the validity of the output data signal ODATA based on the valid signal VALID. Therefore, even if the output data signal ODATA is output one cycle earlier than the second clock signal CK2, the subsequent circuit can output the output data signal ODATA as in the case where the flip-flop circuit DFF on the receiving side is used in the semiconductor device. Can be obtained. In addition, since the latch circuit DL is used in place of the reception-side flip-flop circuit DFF, power is not consumed every time the second clock signal CK2 is driven.

このように第２の実施形態における半導体装置によれば、異なるクロックドメイン間のデータ転送の安定性を損なうことなく、さらに、消費電力を抑えることができるとともに、半導体装置の回路面積を縮小することができる。   Thus, according to the semiconductor device of the second embodiment, it is possible to further reduce power consumption and reduce the circuit area of the semiconductor device without impairing the stability of data transfer between different clock domains. Can do.

なお、送信側でラッチ回路ＳＬを用い受信側でフリップフロップ回路ＤＦＦを用いる場合、及び送信側と受信側ともにラッチ回路ＳＬ、ＤＬを用いる場合について示したが、送信側でフリップフロップ回路ＳＦＦを用い受信側でラッチ回路ＤＬを用いるようにしても良い。   Although the case where the latch circuit SL is used on the transmission side and the flip-flop circuit DFF is used on the reception side and the case where the latch circuits SL and DL are used on both the transmission side and the reception side are shown, the flip-flop circuit SFF is used on the transmission side. A latch circuit DL may be used on the receiving side.

また、前述したハンドシェイク型のデータ転送を行う半導体装置では、リクエスト信号Ｒｅｑ２とアクノリッジ信号Ａｃｋ２とをＯＲ回路１１６により論理和演算することでビジィ信号ＢＵＳＹを生成している。第２のクロック信号ＣＫ２の周波数が、第１のクロック信号ＣＫ１の周波数より高い場合には、連続するデータ転送であってもリクエスト信号Ｒｅｑ２がローレベルになったことを第２のクロック信号ＣＫ２で動作する回路で検出することが可能であるので、図５に示すようにＯＲ回路１１６を設けずに、リクエスト信号Ｒｅｑ２をビジィ信号ＢＵＳＹとして出力するようにしても良い。   In the semiconductor device that performs the above-described handshake type data transfer, the busy signal BUSY is generated by performing an OR operation on the request signal Req2 and the acknowledge signal Ack2 by the OR circuit 116. When the frequency of the second clock signal CK2 is higher than the frequency of the first clock signal CK1, the second clock signal CK2 indicates that the request signal Req2 has become a low level even during continuous data transfer. Since it can be detected by an operating circuit, the request signal Req2 may be output as the busy signal BUSY without providing the OR circuit 116 as shown in FIG.

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。   The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

１１ 回路ブロック（回路モジュール）
１２ 位相ロックループ（ＰＬＬ）回路
１３ メタステーブル対策回路
ＳＬ ラッチ回路（送信側）
ＤＬ ラッチ回路（受信側）
ＳＦＦ フリップフロップ回路（送信側）
ＤＦＦ フリップフロップ回路（受信側）
ＩＤＡＴＡ 入力データ信号
ＳＤＡＴＡ 転送データ信号
ＯＤＡＴＡ 出力データ信号 11 Circuit block (circuit module)
12 Phase Lock Loop (PLL) Circuit 13 Metastable Countermeasure Circuit SL Latch Circuit (Transmission Side)
DL latch circuit (receiving side)
SFF flip-flop circuit (transmission side)
DFF flip-flop circuit (receiving side)
IDATA input data signal SDATA transfer data signal ODATA output data signal

Claims (5)

第１のクロック信号が供給される第１クロックドメインと、
前記第１のクロック信号とは異なる第２のクロック信号が供給される第２クロックドメインとを有し、
前記第１クロックドメインから前記第２クロックドメインへのデータ転送を行う半導体装置であって、
前記第１クロックドメインに属し、前記第１のクロック信号とは異なる第１のゲート信号がアサートされているとき、前記第１のクロック信号に同期した入力データを転送データとして出力し、前記第１のゲート信号がネゲートされているとき、前記転送データを保持するラッチ回路と、
前記第２クロックドメインに属し、イネーブル信号及び前記第２のクロック信号に応答して、前記ラッチ回路から出力される前記転送データを保持して出力データとして出力するフリップフロップ回路と、
前記入力データが有効であることを示す信号に基づいて、前記第１のゲート信号をパルス状にアサートして前記ラッチ回路に供給し、前記第１のゲート信号に基づいて、前記転送データが安定していることを示す前記イネーブル信号を生成して前記フリップフロップ回路に供給する制御回路とを有することを特徴とする半導体装置。 A first clock domain to which a first clock signal is supplied;
A second clock domain to which a second clock signal different from the first clock signal is supplied,
A semiconductor device for transferring data from the first clock domain to the second clock domain,
When a first gate signal belonging to the first clock domain and different from the first clock signal is asserted, input data synchronized with the first clock signal is output as transfer data, and the first A latch circuit for holding the transfer data when the gate signal is negated,
A flip-flop circuit that belongs to the second clock domain, holds the transfer data output from the latch circuit in response to an enable signal and the second clock signal, and outputs it as output data;
Based on a signal indicating that the input data is valid, the first gate signal is asserted in a pulse form and supplied to the latch circuit, and the transfer data is stabilized based on the first gate signal. And a control circuit that generates the enable signal indicating that the flip-flop circuit is generated and supplies the enable signal to the flip-flop circuit. 第１のクロック信号が供給される第１クロックドメインと、
前記第１のクロック信号とは異なる第２のクロック信号が供給される第２クロックドメインとを有し、
前記第１クロックドメインから前記第２クロックドメインへのデータ転送を行う半導体装置であって、
前記第１クロックドメインに属し、前記第１のクロック信号とは異なる第１のゲート信号がアサートされているとき、前記第１のクロック信号に同期した入力データを転送データとして出力し、前記第１のゲート信号がネゲートされているとき、前記転送データを保持する第１のラッチ回路と、
前記第２クロックドメインに属し、前記第２のクロック信号とは異なる第２のゲート信号がアサートされているとき、前記第１のラッチ回路から出力される前記転送データを出力データとして出力し、前記第２のゲート信号がネゲートされているとき、前記出力データを保持する第２のラッチ回路と、
前記入力データが有効であることを示す信号に基づいて、前記第１のゲート信号をパルス状にアサートして前記第１のラッチ回路に供給し、前記第１のゲート信号に基づいて、前記転送データが安定していることを示すパルス状にアサートした前記第２のゲート信号を前記第２のラッチ回路に供給し、前記第２のゲート信号に基づいて、前記出力データが有効であることを示すバリッド信号を生成して出力する制御回路とを有することを特徴とする半導体装置。 A first clock domain to which a first clock signal is supplied;
A second clock domain to which a second clock signal different from the first clock signal is supplied,
A semiconductor device for transferring data from the first clock domain to the second clock domain,
When a first gate signal belonging to the first clock domain and different from the first clock signal is asserted, input data synchronized with the first clock signal is output as transfer data, and the first A first latch circuit for holding the transfer data when the gate signal is negated,
When the second gate signal belonging to the second clock domain and different from the second clock signal is asserted, the transfer data output from the first latch circuit is output as output data, A second latch circuit for holding the output data when the second gate signal is negated;
Based on a signal indicating that the input data is valid, the first gate signal is asserted in a pulse form and supplied to the first latch circuit, and the transfer is performed based on the first gate signal. The second gate signal asserted in a pulse form indicating that the data is stable is supplied to the second latch circuit, and the output data is valid based on the second gate signal. And a control circuit that generates and outputs a valid signal. 前記制御回路は、前記第１クロックドメインから前記第２クロックドメインへのデータ転送中にアサートされる信号がネゲートされているとき、前記入力データが有効であることを示す信号に応じて、前記第１のクロック信号の１周期の期間、前記第１のゲート信号をアサートすることを特徴とする請求項１又は２記載の半導体装置。   When the signal asserted during the data transfer from the first clock domain to the second clock domain is negated, the control circuit is responsive to a signal indicating that the input data is valid. 3. The semiconductor device according to claim 1, wherein the first gate signal is asserted for a period of one cycle of one clock signal. 第１のクロック信号が供給される第１クロックドメインと、
前記第１のクロック信号とは異なる第２のクロック信号が供給される第２クロックドメインとを有し、
前記第１クロックドメインから前記第２クロックドメインへのデータ転送を行う半導体装置であって、
前記第１クロックドメインに属し、イネーブル信号及び前記第１のクロック信号に応答して、前記第１のクロック信号に同期した前記入力データを保持して転送データとして出力するフリップフロップ回路と、
前記第２クロックドメインに属し、前記第２のクロック信号とは異なるゲート信号がアサートされているとき、前記フリップフロップ回路から出力される前記転送データを出力データとして出力し、前記ゲート信号がネゲートされているとき、前記出力データを保持するラッチ回路と、
前記入力データが有効であることを示す信号に基づいて、前記イネーブル信号を生成して前記フリップフロップ回路に供給し、前記イネーブル信号に基づいて、前記転送データが安定していることを示すパルス状にアサートした前記ゲート信号を前記ラッチ回路に供給し、前記ゲート信号に基づいて、前記出力データが有効であることを示すバリッド信号を生成して出力する制御回路とを有することを特徴とする半導体装置。 A first clock domain to which a first clock signal is supplied;
A second clock domain to which a second clock signal different from the first clock signal is supplied,
A semiconductor device for transferring data from the first clock domain to the second clock domain,
A flip-flop circuit that belongs to the first clock domain, holds the input data synchronized with the first clock signal, and outputs it as transfer data in response to the enable signal and the first clock signal;
When a gate signal belonging to the second clock domain and different from the second clock signal is asserted, the transfer data output from the flip-flop circuit is output as output data, and the gate signal is negated. A latch circuit for holding the output data;
Based on a signal indicating that the input data is valid, the enable signal is generated and supplied to the flip-flop circuit, and based on the enable signal, a pulse shape indicating that the transfer data is stable A control circuit that supplies the gate signal asserted to the latch circuit to generate and output a valid signal indicating that the output data is valid based on the gate signal. apparatus. 第１のクロック信号及び前記第１のクロック信号とは異なる第２のクロック信号を生成するクロック生成回路を有することを特徴とする請求項１乃至４の何れか１項に記載の半導体装置。   5. The semiconductor device according to claim 1, further comprising a clock generation circuit that generates a first clock signal and a second clock signal different from the first clock signal. 6.
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