JP6234122B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に関するものである。 The present invention relates to a semiconductor device.
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。 A nitride semiconductor such as GaN, AlN, InN, or a mixed crystal material thereof has a wide band gap, and is used as a high-power electronic device or a short-wavelength light-emitting device. For example, GaN, which is a nitride semiconductor, has a band gap of 3.4 eV, which is larger than the Si band gap of 1.1 eV and the GaAs band gap of 1.4 eV.
このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。具体的には、ＡｌＧａＮを電子供給層、ＧａＮを電子走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極等が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このため、高電圧における動作が可能であり、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイスに用いることができる。 As such a high-power electronic device, there is a field effect transistor (FET), in particular, a high electron mobility transistor (HEMT) (for example, Patent Document 1). HEMTs using such nitride semiconductors are used in high power / high efficiency amplifiers, high power switching devices, and the like. Specifically, in a HEMT using AlGaN as an electron supply layer and GaN as an electron transit layer, piezoelectric polarization or the like occurs in AlGaN due to strain due to a difference in lattice constant between AlGaN and GaN, and a high concentration of 2DEG (Two-Dimensional Electron). Gas: two-dimensional electron gas) is generated. For this reason, the operation | movement in a high voltage is possible and it can use for the high voltage | pressure-resistant electric power device in a highly efficient switching element, an electric vehicle use, etc.
ところで、ＨＥＭＴ等の半導体装置においては、金属膜を積層することによりゲート電極を形成したものとして、Ｎｉ層、Ａｕ層を積層することによりゲート電極を形成した構造の半導体装置がある（例えば、特許文献２）。また、ＨＥＭＴ等のトランジスタにおけるリーク電流を抑制するため、ゲート電極の下に絶縁膜を形成した絶縁ゲート構造のデバイスも開示されている（例えば、特許文献３）。 By the way, in a semiconductor device such as HEMT, there is a semiconductor device having a structure in which a gate electrode is formed by stacking a Ni layer and an Au layer as a gate electrode formed by stacking a metal film (for example, a patent) Reference 2). In addition, a device having an insulated gate structure in which an insulating film is formed under a gate electrode in order to suppress leakage current in a transistor such as a HEMT is also disclosed (for example, Patent Document 3).
一般的には、半導体装置は、低コストで製造することが求められている。また、金属膜を積層することによりゲート電極が形成されている場合においては、金属膜相互間における密着性が低いと、膜剥がれ等が生じやすく、歩留りの低下や信頼性の低下を招いてしまう。 In general, a semiconductor device is required to be manufactured at a low cost. In addition, when the gate electrode is formed by stacking metal films, if the adhesion between the metal films is low, film peeling or the like is likely to occur, resulting in a decrease in yield or reliability. .
よって、金属膜を積層することにより形成されたゲート電極を有する半導体装置においては、低コストで、高い歩留りで製造することができ、信頼性の高いものが求められている。 Therefore, a semiconductor device having a gate electrode formed by stacking metal films is required to be manufactured at low cost and with high yield and with high reliability.
本実施の形態の一観点によれば、基板の上に形成された窒化物半導体層と、前記窒化物半導体層の上に順次積層された、第１の導電層、第２の導電層、第３の導電層、及び第４の導電層を含む電極と、を有し、前記第１の導電層は、ＮｉまたはＰｄを含む金属層を含み、前記第２の導電層は、ＴｉまたはＴａを含む金属層を含み、前記第３の導電層は、ＴｉまたはＴａの窒化物層を含み、前記第４の導電層は、ＡｌまたはＣｕを含む金属層を含むことを特徴とする。 According to one aspect of the present embodiment, a nitride semiconductor layer formed on a substrate, a first conductive layer, a second conductive layer, and a first conductive layer sequentially stacked on the nitride semiconductor layer, 3 and an electrode including a fourth conductive layer. The first conductive layer includes a metal layer including Ni or Pd, and the second conductive layer includes Ti or Ta. The third conductive layer includes a nitride layer of Ti or Ta, and the fourth conductive layer includes a metal layer including Al or Cu.
開示の半導体装置によれば、信頼性が高く、低コストで、高い歩留りで製造することができる。 The disclosed semiconductor device can be manufactured with high reliability, low cost, and high yield.
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。 The form for implementing is demonstrated below. In addition, about the same member etc., the same code | symbol is attached | subjected and description is abbreviate | omitted.
〔第１の実施の形態〕
図１（ａ）は、窒化物半導体を用いた半導体装置において、金属膜が積層されている従来の構造のゲート電極の構造を示す。このゲート電極９２０は、ＡｌＧａＮ等の窒化物半導体層９１０の上に、Ｎｉ層９２１とＡｕ層９２２とを積層することにより形成されている。
[First Embodiment]
FIG. 1A shows a structure of a gate electrode having a conventional structure in which metal films are stacked in a semiconductor device using a nitride semiconductor. The gate electrode 920 is formed by laminating a Ni layer 921 and an Au layer 922 on a nitride semiconductor layer 910 such as AlGaN.
この場合、Ａｕ層９２２を形成しているＡｕ（金）は高価であり、ウェットエッチングによる加工も難しいため、低コストでウェットエッチングによる加工が容易なＡｌ層をＡｕ層９２２に代えて用いることが考えられる。しかしながら、Ａｌ層におけるＡｌは、後に行われる熱処理等の工程においてＮｉ層に拡散し、Ｎｉ層における仕事関数の低下を招き、所望の特性が得られなくなる場合がある。尚、ゲート電極９２０の下層において、Ｎｉ層９２１が用いられているのは、仕事関数の大きなＮｉを用いることにより、窒化物半導体により形成される半導体装置の特性を向上させるためである。 In this case, since Au (gold) forming the Au layer 922 is expensive and difficult to process by wet etching, an Al layer that is easy to process by wet etching at low cost can be used instead of the Au layer 922. Conceivable. However, Al in the Al layer diffuses into the Ni layer in a process such as a heat treatment performed later, leading to a decrease in work function in the Ni layer, and desired characteristics may not be obtained. The reason why the Ni layer 921 is used in the lower layer of the gate electrode 920 is to improve the characteristics of a semiconductor device formed of a nitride semiconductor by using Ni having a large work function.
このため、図１（ｂ）に示すように、Ｎｉ層９２１の上に、バリアメタルとして、ＴｉＮ層９３２を形成し、ＴｉＮ層９３２の上に、Ａｌ層９３３を形成することによりゲート電極９３０を形成する方法が考えられる。しかしながら、図１（ｂ）に示す構造のゲート電極９３０では、Ｎｉ層９２１とＴｉＮ層９３２との密着性が低いため、膜が剥がれやすく、歩留りの低下を招いてしまう。尚、この傾向は、ＴｉＮ層９３２に代えて、バリアメタルとして用いられるＴａＮ層を用いた場合においても同様であり、更には、Ｍｏ層等を用いても、密着性の問題は解決することができない。 For this reason, as shown in FIG. 1B, a TiN layer 932 is formed as a barrier metal on the Ni layer 921, and an Al layer 933 is formed on the TiN layer 932, thereby forming the gate electrode 930. A method of forming is conceivable. However, in the gate electrode 930 having the structure shown in FIG. 1B, since the adhesion between the Ni layer 921 and the TiN layer 932 is low, the film is easily peeled off, resulting in a decrease in yield. This tendency is the same in the case where a TaN layer used as a barrier metal is used instead of the TiN layer 932. Furthermore, even if a Mo layer or the like is used, the adhesion problem can be solved. Can not.
（半導体装置）
次に、第１の実施の形態における半導体装置について図２に基づき説明する。本実施の形態における半導体装置は、シリコン等の半導体により形成された基板１０の上に、不図示のバッファ層、電子走行層２１、電子供給層２２が形成されている。本実施の形態においては、電子走行層２１は、ＧａＮ等の材料により形成されており、電子供給層２２はＡｌＧａＮ、ＩｎＡｌＮ等の材料により形成されている。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
(Semiconductor device)
Next, the semiconductor device according to the first embodiment will be described with reference to FIG. In the semiconductor device according to the present embodiment, a buffer layer (not shown), an electron transit layer 21, and an electron supply layer 22 are formed on a substrate 10 made of a semiconductor such as silicon. In the present embodiment, the electron transit layer 21 is formed of a material such as GaN, and the electron supply layer 22 is formed of a material such as AlGaN or InAlN. Thereby, in the electron transit layer 21, 2DEG 21 a is generated in the vicinity of the interface between the electron transit layer 21 and the electron supply layer 22.
電子供給層２２の上には、ゲート電極４０が形成される領域に開口部を有する第１の絶縁層３１が形成されており、第１の絶縁層３１の開口部における電子供給層２２の上には、ゲート絶縁膜となる第２の絶縁層３２が形成されている。ゲート電極４０は、第２の絶縁層３２の上に形成されており、ゲート電極４０及び第１の絶縁層３１を覆うように、保護膜となる第３の絶縁層３３が形成されている。第３の絶縁層３３及び第１の絶縁層３１には、ソース電極５１及びドレイン電極５２が形成される領域に開口部が形成されており、開口部における電子供給層２２の上には、金属膜を積層形成することによりソース電極５１及びドレイン電極５２が形成されている。 A first insulating layer 31 having an opening in the region where the gate electrode 40 is formed is formed on the electron supply layer 22, and the top of the electron supply layer 22 in the opening of the first insulating layer 31 is formed. A second insulating layer 32 to be a gate insulating film is formed. The gate electrode 40 is formed on the second insulating layer 32, and a third insulating layer 33 serving as a protective film is formed so as to cover the gate electrode 40 and the first insulating layer 31. The third insulating layer 33 and the first insulating layer 31 have openings in regions where the source electrode 51 and the drain electrode 52 are formed, and a metal is formed on the electron supply layer 22 in the openings. A source electrode 51 and a drain electrode 52 are formed by stacking films.
本実施の形態においては、ゲート電極４０は、第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４を積層することにより形成されている。第１の導電層４１は、仕事関数の高いＮｉ、Ｐｄ等により形成されている。第２の導電層４２は、Ｔｉ、Ｔａ等の金属により形成されている。第３の導電層４３は、バリアメタルとなるＴｉＮ、ＴａＮ等の金属窒化物により形成されている。第４の導電層４４は、低価格で導電性の高いＡｌ、Ｃｕ等により形成されている。尚、第３の導電層４３は、第２の導電層４２を形成している材料の窒化物であってもよい。 In the present embodiment, the gate electrode 40 is formed by stacking a first conductive layer 41, a second conductive layer 42, a third conductive layer 43, and a fourth conductive layer 44. The first conductive layer 41 is made of Ni, Pd or the like having a high work function. The second conductive layer 42 is made of a metal such as Ti or Ta. The third conductive layer 43 is formed of a metal nitride such as TiN or TaN serving as a barrier metal. The fourth conductive layer 44 is formed of Al, Cu or the like that is inexpensive and has high conductivity. Note that the third conductive layer 43 may be a nitride of the material forming the second conductive layer 42.
本実施の形態における半導体装置においては、第１の導電層４１と第４の導電層４４との間には、バリアメタルとなる第３の導電層４３が形成されているため、第４の導電層４４を形成している材料が第１の導電層４１内に拡散することを防ぐことができる。また、第１の導電層４１と第３の導電層４３との間には、密着性を向上させるため、第２の導電層４２が形成されており、ゲート電極４０における膜剥がれ等を抑制することができる。 In the semiconductor device according to the present embodiment, the third conductive layer 43 serving as a barrier metal is formed between the first conductive layer 41 and the fourth conductive layer 44. It is possible to prevent the material forming the layer 44 from diffusing into the first conductive layer 41. In addition, a second conductive layer 42 is formed between the first conductive layer 41 and the third conductive layer 43 in order to improve adhesion, and film peeling or the like in the gate electrode 40 is suppressed. be able to.
次に、図３に示されるような窒化物半導体層の上にゲート電極４０が形成されている構造の試料を作製し、ＥＤＸ（Energy Dispersive X-ray spectroscopy）による分析を行った。尚、分析に用いたＥＤＸの分析器は、ＳＴＥＭ（(Scanning Transmission Electron Microscope）に取り付けられているものである。 Next, a sample having a structure in which the gate electrode 40 is formed on the nitride semiconductor layer as shown in FIG. 3 was prepared and analyzed by EDX (Energy Dispersive X-ray spectroscopy). The EDX analyzer used for the analysis is attached to a STEM (Scanning Transmission Electron Microscope).
図３に示される構造の試料は、ｉ−ＧａＮからなる窒化物半導体層６０の上に、ゲート電極４０を形成している第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４が順次積層されている構造のものである。具体的には、第１の導電層４１は厚さが２０ｎｍのＮｉ層により形成されている。第２の導電層４２は厚さが１０ｎｍのＴａ層により形成されている。第３の導電層４３は厚さが５０ｎｍのＴａＮ層により形成されている。第４の導電層４４は厚さが１００ｎｍのＡｌ層により形成されている。 The sample having the structure shown in FIG. 3 includes a first conductive layer 41, a second conductive layer 42, and a third conductive layer on which a gate electrode 40 is formed on a nitride semiconductor layer 60 made of i-GaN. In this structure, the layer 43 and the fourth conductive layer 44 are sequentially stacked. Specifically, the first conductive layer 41 is formed of a Ni layer having a thickness of 20 nm. The second conductive layer 42 is formed of a Ta layer having a thickness of 10 nm. The third conductive layer 43 is formed of a TaN layer having a thickness of 50 nm. The fourth conductive layer 44 is formed of an Al layer having a thickness of 100 nm.
図４は、図３に示される構造の試料について、ＥＤＸによる分析を行った結果を示すものである。図４（ａ）は、図３に示される構造の試料におけるＳＴＥＭ像である。また、図４（ｂ）は、Ｎｉの分布を示すものであり、図４（ｃ）は、Ｔａの分布を示すものであり、図４（ｄ）は、Ｎの分布を示すものであり、図４（ｅ）は、Ａｌの分布を示すものであり、図４（ｆ）は、Ｇａの分布を示すものである。図４（ｅ）等に示されるように、第４の導電層４４を形成しているＡｌは、第１の導電層４１を含む他の導電層には拡散していない。よって、本実施の形態における半導体装置においては、第４の導電層４４を形成している材料が、第１の導電層４１内に拡散することを防ぐことができる。また、第１の導電層４１と第２の導電層４２との間においても、各々に含まれる材料は相互に拡散は生じてはいない。 FIG. 4 shows the result of analyzing the sample having the structure shown in FIG. 3 by EDX. FIG. 4A is a STEM image of the sample having the structure shown in FIG. 4 (b) shows the distribution of Ni, FIG. 4 (c) shows the distribution of Ta, FIG. 4 (d) shows the distribution of N, FIG. 4E shows the distribution of Al, and FIG. 4F shows the distribution of Ga. As shown in FIG. 4E and the like, Al forming the fourth conductive layer 44 is not diffused into other conductive layers including the first conductive layer 41. Therefore, in the semiconductor device according to the present embodiment, the material forming the fourth conductive layer 44 can be prevented from diffusing into the first conductive layer 41. Also, the materials contained in each of the first conductive layer 41 and the second conductive layer 42 do not diffuse each other.
次に、図５に示される構造の試料を作製し、密着性の評価を行った。図５に示される構造の試料は、窒化物半導体層６０の上に、ＳｉＮ層６１、ＴＥＯＳ層６２、ゲートメタル層７０、ＴＥＯＳ層６３、酸化シリコン層６４、ＴＥＯＳ層６５を順次積層することにより形成したものである。 Next, a sample having the structure shown in FIG. 5 was prepared, and the adhesion was evaluated. 5 is obtained by sequentially stacking a SiN layer 61, a TEOS layer 62, a gate metal layer 70, a TEOS layer 63, a silicon oxide layer 64, and a TEOS layer 65 on the nitride semiconductor layer 60. Formed.
作製した試料は、ゲートメタル層７０における構造の異なる試料５Ａと試料５Ｂの２種類である。試料５Ａは本実施の形態におけるゲート電極４０に対応した構造の試料であり、厚さが２０ｎｍのＮｉ層、厚さが１０ｎｍのＴａ層、厚さが５０ｎｍのＴａＮ層、厚さが１００ｎｍのＡｌ層が積層されている構造のものである。試料５Ｂは、第２の導電層４２が形成されていない構造の試料であり、厚さが２０ｎｍのＮｉ層、厚さが５０ｎｍのＴａＮ層、厚さが１００ｎｍのＡｌ層が積層されている構造のものである。 The prepared samples are two types of samples 5A and 5B having different structures in the gate metal layer 70. Sample 5A is a sample having a structure corresponding to the gate electrode 40 in the present embodiment, a Ni layer having a thickness of 20 nm, a Ta layer having a thickness of 10 nm, a TaN layer having a thickness of 50 nm, and an Al layer having a thickness of 100 nm. It has a structure in which layers are laminated. Sample 5B has a structure in which the second conductive layer 42 is not formed, and has a structure in which a Ni layer having a thickness of 20 nm, a TaN layer having a thickness of 50 nm, and an Al layer having a thickness of 100 nm are stacked. belongs to.
尚、本実施の形態においては、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料として用いたＣＶＤ（Chemical Vapor Deposition）により形成された酸化シリコン膜をＴＥＯＳ層と記載する場合がある。ＳｉＮ層６１はＣＶＤにより形成されており、厚さが約１５０ｎｍである。ＴＥＯＳ層６２は厚さが約１５０ｎｍであり、ＴＥＯＳ層６３は厚さが約５００ｎｍである。酸化シリコン層６４は、スピンオンガラス（ＳＯＧ）により形成されており、具体的には、スピンオンガラス溶液をスピンコータ等により塗布した後、窒素雰囲気中で、４５０℃の温度で３０分加熱処理を行うことにより形成されている。ＴＥＯＳ層６５は厚さが約５００ｎｍである。 In this embodiment, a silicon oxide film formed by CVD (Chemical Vapor Deposition) using TEOS (Tetra Ethyl Ortho Silicate) as a raw material may be referred to as a TEOS layer. The SiN layer 61 is formed by CVD and has a thickness of about 150 nm. The TEOS layer 62 has a thickness of about 150 nm, and the TEOS layer 63 has a thickness of about 500 nm. The silicon oxide layer 64 is formed of spin-on glass (SOG). Specifically, after applying a spin-on glass solution with a spin coater or the like, heat treatment is performed at a temperature of 450 ° C. for 30 minutes in a nitrogen atmosphere. It is formed by. The TEOS layer 65 has a thickness of about 500 nm.
この結果、本実施の形態におけるゲート電極４０に対応した構造の試料５Ａでは、ゲートメタル層７０を成膜した後においても、酸化シリコン層６４を形成した後においても、膜剥がれは発生しなかった。これに対し、第２の導電層４２が形成されていない構造の試料５Ｂでは、ゲートメタル層７０を成膜した後においては膜剥がれが生じなかったものの、酸化シリコン層６４を形成した後においては膜剥がれが発生した。 As a result, in the sample 5A having a structure corresponding to the gate electrode 40 in the present embodiment, no film peeling occurred even after the gate metal layer 70 was formed or after the silicon oxide layer 64 was formed. . On the other hand, in the sample 5B having the structure in which the second conductive layer 42 is not formed, film peeling did not occur after the gate metal layer 70 was formed, but after the silicon oxide layer 64 was formed. Film peeling occurred.
第２の導電層４２が形成されていない構造の試料５Ｂにおいて、酸化シリコン層６４を形成した後に膜剥がれが発生した理由としては、酸化シリコン層６４を形成する際に熱膨張等により応力が発生したためと考えられる。 In the sample 5B having the structure in which the second conductive layer 42 is not formed, the reason for the film peeling after the silicon oxide layer 64 is formed is that stress is generated due to thermal expansion or the like when the silicon oxide layer 64 is formed. It is thought that it was because.
即ち、本実施の形態におけるゲート電極４０に対応した構造の試料５Ａ及び第２の導電層４２が形成されていない構造の試料５Ｂは、ともに酸化シリコン層６４を形成する際の熱処理による熱膨張により応力が発生する。しかしながら、本実施の形態におけるゲート電極４０に対応した構造の試料５Ａは、ゲートメタル層７０における密着性が強いため、熱処理による熱膨張により生じた応力に抗うことができ、膜剥がれが生じなかったものと推察される。これに対し、第２の導電層４２が形成されていない構造の試料５Ｂは、本実施の形態におけるゲート電極４０に対応した構造の試料５Ａほど密着性は強くはないため、熱処理による熱膨張により生じた応力に抗うことができず、膜剥がれが生じたものと推察される。尚、密着性が低いと、酸化シリコン層６４を形成する工程以外の加熱を含む工程において、膜剥がれが生じやすく、歩留り低下の要因となる。 That is, the sample 5A having a structure corresponding to the gate electrode 40 in this embodiment and the sample 5B having a structure in which the second conductive layer 42 is not formed are both caused by thermal expansion due to heat treatment when the silicon oxide layer 64 is formed. Stress is generated. However, the sample 5A having a structure corresponding to the gate electrode 40 in the present embodiment has high adhesion to the gate metal layer 70, and therefore can resist the stress caused by thermal expansion due to heat treatment, and film peeling does not occur. Inferred. On the other hand, the sample 5B having the structure in which the second conductive layer 42 is not formed has less adhesiveness than the sample 5A having a structure corresponding to the gate electrode 40 in the present embodiment. It is presumed that the film could not be resisted and the film was peeled off. Note that when the adhesion is low, film peeling is likely to occur in a process including heating other than the process of forming the silicon oxide layer 64, which causes a decrease in yield.
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
(Method for manufacturing semiconductor device)
Next, a method for manufacturing a semiconductor device in the present embodiment will be described.
最初に、図６（ａ）に示すように、基板１０の上に、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）により、不図示のバッファ層、電子走行層２１、電子供給層２２を順次積層して形成する。電子走行層２１、電子供給層２２は、ともに窒化物半導体により形成されており、本実施の形態においては、窒化物半導体層と記載する場合がある。電子走行層２１はｉ−ＧａＮにより形成されており、電子供給層２２はｉ−ＡｌＧａＮにより形成されている。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。尚、電子供給層２２の上には、ｎ型となる不純物元素としてＳｉをドープしたｎ−ＧａＮ等によりキャップ層を形成してもよい。 First, as shown in FIG. 6A, a buffer layer (not shown), an electron transit layer 21, and an electron supply layer 22 are sequentially laminated on the substrate 10 by MOVPE (Metal Organic Vapor Phase Epitaxy). To do. The electron transit layer 21 and the electron supply layer 22 are both formed of a nitride semiconductor, and may be referred to as a nitride semiconductor layer in this embodiment. The electron transit layer 21 is made of i-GaN, and the electron supply layer 22 is made of i-AlGaN. Thereby, in the electron transit layer 21, 2DEG 21 a is generated in the vicinity of the interface between the electron transit layer 21 and the electron supply layer 22. Note that a cap layer may be formed on the electron supply layer 22 with n-GaN or the like doped with Si as an n-type impurity element.
次に、図６（ｂ）に示すように、電子供給層２２の上に、ゲート電極４０が形成される領域に開口部３１ａを有する第１の絶縁層３１を形成する。具体的には、電子供給層２２の上に、ＣＶＤによりＳｉＮ（窒化シリコン）膜を成膜し、ＳｉＮ膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部３１ａが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンの形成されていない領域における第１の絶縁層３１を電子供給層２２の表面が露出するまで除去することにより、開口部３１ａを形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。 Next, as shown in FIG. 6B, a first insulating layer 31 having an opening 31 a in a region where the gate electrode 40 is formed is formed on the electron supply layer 22. Specifically, a SiN (silicon nitride) film is formed on the electron supply layer 22 by CVD, a photoresist is applied on the SiN film, and exposure and development are performed by an exposure apparatus, thereby opening the openings. A resist pattern (not shown) having an opening in a region where the portion 31a is formed is formed. Thereafter, the first insulating layer 31 in the region where the resist pattern is not formed is removed by RIE or the like until the surface of the electron supply layer 22 is exposed, thereby forming the opening 31a. Thereafter, the resist pattern (not shown) is removed with an organic solvent or the like.
次に、図６（ｃ）に示すように、第１の絶縁層３１及び開口部３１ａにおける電子供給層２２の上に、第２の絶縁層３２を形成する。具体的には、第１の絶縁層３１及び開口部３１ａにおける電子供給層２２の上に、ＡＬＤ（Atomic Layer Deposition：原子層堆積）によりＡｌＮを成膜することにより、第２の絶縁層３２を形成する。尚、第２の絶縁層３２は、ＡｌＮ（窒化アルミニウム）以外にも、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２等により形成してもよい。 Next, as shown in FIG. 6C, a second insulating layer 32 is formed on the first insulating layer 31 and the electron supply layer 22 in the opening 31a. Specifically, the second insulating layer 32 is formed by depositing AlN on the first insulating layer 31 and the electron supply layer 22 in the opening 31a by ALD (Atomic Layer Deposition). Form. The second insulating layer 32 may be formed of SiN, Al 2 O 3 , SiO 2 or the like other than AlN (aluminum nitride).
次に、図７（ａ）に示すように、第２の絶縁層３２の上に、スパッタリングにより第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４を順次成膜する。本実施の形態においては、第１の導電層４１は厚さが２０ｎｍのＮｉ層により形成されている。第２の導電層４２は厚さが１０ｎｍのＴａ層により形成されている。第３の導電層４３は厚さが５０ｎｍのＴａＮ層により形成されている。第４の導電層４４は厚さが１００ｎｍのＡｌ層により形成されている。 Next, as shown in FIG. 7A, the first conductive layer 41, the second conductive layer 42, the third conductive layer 43, and the fourth conductive layer are formed on the second insulating layer 32 by sputtering. Layer 44 is deposited sequentially. In the present embodiment, the first conductive layer 41 is formed of a Ni layer having a thickness of 20 nm. The second conductive layer 42 is formed of a Ta layer having a thickness of 10 nm. The third conductive layer 43 is formed of a TaN layer having a thickness of 50 nm. The fourth conductive layer 44 is formed of an Al layer having a thickness of 100 nm.
次に、図７（ｂ）に示すように、所定の領域の第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４によりゲート電極４０を形成する。具体的には、第４の導電層４４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４０が形成される領域の上に、不図示のレジストパターンを形成する。本実施の形態においては、第１の絶縁層３１における開口部３１ａの直上を含む領域にレジストパターンが形成される。この後、ＲＩＥ等により、レジストパターンが形成されていない領域における第１の導電層４１、第２の導電層４２、第３の導電層４３、第４の導電層４４及び第２の絶縁層３２を除去する。これにより、残存する第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４により、ゲート電極４０が形成され、残存している第２の絶縁層３２によりゲート絶縁膜が形成される。この後、不図示のレジストパターンは有機溶剤等により除去する。 Next, as shown in FIG. 7B, a gate electrode 40 is formed by the first conductive layer 41, the second conductive layer 42, the third conductive layer 43, and the fourth conductive layer 44 in a predetermined region. To do. Specifically, a photoresist is applied on the fourth conductive layer 44, and exposure and development are performed by an exposure apparatus, whereby a resist pattern (not shown) is formed on the region where the gate electrode 40 is formed. Form. In the present embodiment, a resist pattern is formed in a region including the portion directly above the opening 31a in the first insulating layer 31. Thereafter, the first conductive layer 41, the second conductive layer 42, the third conductive layer 43, the fourth conductive layer 44, and the second insulating layer 32 in the region where the resist pattern is not formed by RIE or the like. Remove. Thus, the gate electrode 40 is formed by the remaining first conductive layer 41, second conductive layer 42, third conductive layer 43, and fourth conductive layer 44, and the remaining second insulating layer. A gate insulating film is formed by 32. Thereafter, the resist pattern (not shown) is removed with an organic solvent or the like.
次に、図７（ｃ）に示すように、第１の絶縁層３１及びゲート電極４０を覆うように第３の絶縁層３３を形成する。具体的には、ＣＶＤ等により酸化シリコンを成膜することにより、第３の絶縁層３３を成膜する。尚、第３の絶縁層３３は、スピンオンガラスにより形成してもよい。 Next, as shown in FIG. 7C, a third insulating layer 33 is formed so as to cover the first insulating layer 31 and the gate electrode 40. Specifically, the third insulating layer 33 is formed by depositing silicon oxide by CVD or the like. Note that the third insulating layer 33 may be formed of spin-on glass.
次に、図８（ａ）に示すように、第３の絶縁層３３及び第１の絶縁層３１において、ソース電極５１及びドレイン電極５２が形成される領域に、開口部３３ａ及び３３ｂを形成する。具体的には、第３の絶縁層３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部３３ａ及び３３ｂが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンの形成されていない領域における第３の絶縁層３３及び第１の絶縁層３１を除去し、電子供給層２２を露出させることにより、開口部３３ａ及び３３ｂを形成する。 Next, as shown in FIG. 8A, in the third insulating layer 33 and the first insulating layer 31, openings 33a and 33b are formed in regions where the source electrode 51 and the drain electrode 52 are formed. . Specifically, a photoresist is applied on the third insulating layer 33, and exposure and development by an exposure apparatus are performed, whereby a resist (not shown) having openings in regions where the openings 33a and 33b are formed. Form a pattern. Thereafter, the third insulating layer 33 and the first insulating layer 31 in the region where the resist pattern is not formed are removed by RIE or the like, and the electron supply layer 22 is exposed to form the openings 33a and 33b. To do.
次に、図８（ｂ）に示すように、第３の絶縁層３３における開口部３３ａ及び３３ｂに、ソース電極５１及びドレイン電極５２を形成する。具体的には、第３の絶縁層３３、第３の絶縁層３３の開口部３３ａ及び３３ｂにおける電子供給層２２の上に、スパッタリングにより、金属積層膜を成膜する。この際成膜される金属積層膜は、Ｔｉ／Ａｌである。この後、金属積層膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極５１及びドレイン電極５２が形成される領域の上に、不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンの形成されていない領域における金属積層膜をＲＩＥ等により除去することにより、開口部３３ａにソース電極５１を形成し、開口部３３ｂにドレイン電極５２を形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。 Next, as illustrated in FIG. 8B, the source electrode 51 and the drain electrode 52 are formed in the openings 33 a and 33 b in the third insulating layer 33. Specifically, a metal laminated film is formed by sputtering on the third insulating layer 33 and the electron supply layer 22 in the openings 33a and 33b of the third insulating layer 33. The metal laminated film formed at this time is Ti / Al. Thereafter, a photoresist is applied on the metal laminated film, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern (not shown) on the region where the source electrode 51 and the drain electrode 52 are formed. To do. Thereafter, the metal laminated film in the region where the resist pattern is not formed is removed by RIE or the like, thereby forming the source electrode 51 in the opening 33a and the drain electrode 52 in the opening 33b. Thereafter, the resist pattern (not shown) is removed with an organic solvent or the like.
以上により、本実施の形態における半導体装置を製造することができる。 As described above, the semiconductor device in this embodiment can be manufactured.
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について図９に基づき説明する。本実施の形態における半導体装置は、シリコン等の半導体により形成された基板１０の上に、不図示のバッファ層、電子走行層２１、電子供給層２２が形成されている。本実施の形態においては、電子走行層２１は、ＧａＮ等の材料により形成されており、電子供給層２２はＡｌＧａＮ、ＩｎＡｌＮ等の材料により形成されている。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
[Second Embodiment]
(Semiconductor device)
Next, a semiconductor device according to the second embodiment will be described with reference to FIG. In the semiconductor device according to the present embodiment, a buffer layer (not shown), an electron transit layer 21, and an electron supply layer 22 are formed on a substrate 10 made of a semiconductor such as silicon. In the present embodiment, the electron transit layer 21 is formed of a material such as GaN, and the electron supply layer 22 is formed of a material such as AlGaN or InAlN. Thereby, in the electron transit layer 21, 2DEG 21 a is generated in the vicinity of the interface between the electron transit layer 21 and the electron supply layer 22.
電子供給層２２の上には、ゲート電極４０が形成されており、ゲート電極４０及び電子供給層２２を覆うように、保護膜となる絶縁層１３３が形成されている。絶縁層１３３には、電子供給層２２の上のソース電極５１及びドレイン電極５２が形成される領域に開口部が形成されており、開口部における電子供給層２２の上には、金属膜を積層することによりソース電極５１及びドレイン電極５２が形成されている。 A gate electrode 40 is formed on the electron supply layer 22, and an insulating layer 133 serving as a protective film is formed so as to cover the gate electrode 40 and the electron supply layer 22. An opening is formed in the insulating layer 133 in a region where the source electrode 51 and the drain electrode 52 are formed on the electron supply layer 22, and a metal film is stacked on the electron supply layer 22 in the opening. As a result, the source electrode 51 and the drain electrode 52 are formed.
本実施の形態においては、ゲート電極４０は、第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４を積層することにより形成されている。第１の導電層４１は、仕事関数の高いＮｉ、Ｐｄ等により形成されている。第２の導電層４２は、Ｔｉ、Ｔａ等の金属により形成されている。第３の導電層４３は、バリアメタルとなるＴｉＮ、ＴａＮ等の金属窒化物により形成されている。第４の導電層４４は、低価格で導電性の高いＡｌ、Ｃｕ等により形成されている。尚、第３の導電層４３は、第２の導電層４２を形成している材料の窒化物であってもよい。 In the present embodiment, the gate electrode 40 is formed by stacking a first conductive layer 41, a second conductive layer 42, a third conductive layer 43, and a fourth conductive layer 44. The first conductive layer 41 is made of Ni, Pd or the like having a high work function. The second conductive layer 42 is made of a metal such as Ti or Ta. The third conductive layer 43 is formed of a metal nitride such as TiN or TaN serving as a barrier metal. The fourth conductive layer 44 is formed of Al, Cu or the like that is inexpensive and has high conductivity. Note that the third conductive layer 43 may be a nitride of the material forming the second conductive layer 42.
本実施の形態における半導体装置においては、第１の導電層４１と第４の導電層４４との間には、バリアメタルとなる第３の導電層４３が形成されているため、第４の導電層４４を形成している材料が第１の導電層４１内に拡散することを防ぐことができる。また、第１の導電層４１と第３の導電層４３との間には、密着性を向上させるための第２の導電層４２が形成されているため、ゲート電極４０における膜剥がれ等を抑制することができる。 In the semiconductor device according to the present embodiment, the third conductive layer 43 serving as a barrier metal is formed between the first conductive layer 41 and the fourth conductive layer 44. It is possible to prevent the material forming the layer 44 from diffusing into the first conductive layer 41. Further, since the second conductive layer 42 for improving the adhesion is formed between the first conductive layer 41 and the third conductive layer 43, film peeling and the like in the gate electrode 40 are suppressed. can do.
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
(Method for manufacturing semiconductor device)
Next, a method for manufacturing a semiconductor device in the present embodiment will be described.
最初に、図１０（ａ）に示すように、基板１０の上に、ＭＯＶＰＥにより、不図示のバッファ層、電子走行層２１、電子供給層２２を順次積層して形成する。電子走行層２１、電子供給層２２は、ともに窒化物半導体により形成されており、本実施の形態においては、窒化物半導体層と記載する場合がある。電子走行層２１はｉ−ＧａＮにより形成されており、電子供給層２２はｉ−ＡｌＧａＮにより形成されている。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。尚、電子供給層２２の上には、ｎ型となる不純物元素としてＳｉをドープしたｎ−ＧａＮ等によりキャップ層を形成してもよい。 First, as shown in FIG. 10A, a buffer layer (not shown), an electron transit layer 21, and an electron supply layer 22 are sequentially stacked on the substrate 10 by MOVPE. The electron transit layer 21 and the electron supply layer 22 are both formed of a nitride semiconductor, and may be referred to as a nitride semiconductor layer in this embodiment. The electron transit layer 21 is made of i-GaN, and the electron supply layer 22 is made of i-AlGaN. Thereby, in the electron transit layer 21, 2DEG 21 a is generated in the vicinity of the interface between the electron transit layer 21 and the electron supply layer 22. Note that a cap layer may be formed on the electron supply layer 22 with n-GaN or the like doped with Si as an n-type impurity element.
次に、図１０（ｂ）に示すように、電子供給層２２の上に、スパッタリングにより第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４を順次成膜する。本実施の形態においては、第１の導電層４１は厚さが２０ｎｍのＮｉ層により形成されている。第２の導電層４２は厚さが１０ｎｍのＴａ層により形成されている。第３の導電層４３は厚さが５０ｎｍのＴａＮ層により形成されている。第４の導電層４４は厚さが１００ｎｍのＡｌ層により形成されている。 Next, as shown in FIG. 10B, the first conductive layer 41, the second conductive layer 42, the third conductive layer 43, and the fourth conductive layer 44 are formed on the electron supply layer 22 by sputtering. Are sequentially formed. In the present embodiment, the first conductive layer 41 is formed of a Ni layer having a thickness of 20 nm. The second conductive layer 42 is formed of a Ta layer having a thickness of 10 nm. The third conductive layer 43 is formed of a TaN layer having a thickness of 50 nm. The fourth conductive layer 44 is formed of an Al layer having a thickness of 100 nm.
次に、図１０（ｃ）に示すように、所定の領域の第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４によりゲート電極４０を形成する。具体的には、第４の導電層４４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４０が形成される領域の上に、不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンが形成されていない領域における第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４を除去する。これにより、残存する第１の導電層４１、第２の導電層４２、第３の導電層４３及び第４の導電層４４により、ゲート電極４０が形成される。この後、不図示のレジストパターンは有機溶剤等により除去する。 Next, as shown in FIG. 10C, the gate electrode 40 is formed by the first conductive layer 41, the second conductive layer 42, the third conductive layer 43, and the fourth conductive layer 44 in a predetermined region. To do. Specifically, a photoresist is applied on the fourth conductive layer 44, and exposure and development are performed by an exposure apparatus, whereby a resist pattern (not shown) is formed on the region where the gate electrode 40 is formed. Form. Thereafter, the first conductive layer 41, the second conductive layer 42, the third conductive layer 43, and the fourth conductive layer 44 in the region where the resist pattern is not formed are removed by RIE or the like. As a result, the remaining first conductive layer 41, second conductive layer 42, third conductive layer 43, and fourth conductive layer 44 form the gate electrode 40. Thereafter, the resist pattern (not shown) is removed with an organic solvent or the like.
次に、図１１（ａ）に示すように、電子供給層２２及びゲート電極４０を覆うように絶縁層１３３を形成する。具体的には、ＣＶＤ等により酸化シリコンを成膜することにより、絶縁層１３３を成膜する。尚、絶縁層１３３は、スピンオンガラスにより形成してもよい。 Next, as illustrated in FIG. 11A, an insulating layer 133 is formed so as to cover the electron supply layer 22 and the gate electrode 40. Specifically, the insulating layer 133 is formed by depositing silicon oxide by CVD or the like. Note that the insulating layer 133 may be formed of spin-on glass.
次に、図１１（ｂ）に示すように、絶縁層１３３において、ソース電極５１及びドレイン電極５２が形成される領域に、開口部１３３ａ及び１３３ｂを形成する。具体的には、絶縁層１３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部１３３ａ及び１３３ｂが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンの形成されていない領域における絶縁層１３３を除去し、電子供給層２２を露出させることにより、開口部１３３ａ及び１３３ｂを形成する。 Next, as shown in FIG. 11B, openings 133a and 133b are formed in a region where the source electrode 51 and the drain electrode 52 are formed in the insulating layer 133. Specifically, a photoresist is applied on the insulating layer 133, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern (not shown) having openings in regions where the openings 133a and 133b are formed. To do. Thereafter, the insulating layer 133 in the region where the resist pattern is not formed is removed by RIE or the like, and the electron supply layer 22 is exposed to form openings 133a and 133b.
次に、図１１（ｃ）に示すように、絶縁層１３３における開口部１３３ａ及び１３３ｂに、ソース電極５１及びドレイン電極５２を形成する。具体的には、絶縁層１３３、絶縁層１３３の開口部１３３ａ及び１３３ｂにおける電子供給層２２の上に、スパッタリングにより、金属積層膜を成膜する。この際成膜される金属積層膜は、Ｔｉ／Ａｌである。この後、金属積層膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極５１及びドレイン電極５２が形成される領域の上に、不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンの形成されていない領域における金属積層膜をＲＩＥ等により除去することにより、開口部１３３ａにソース電極５１を形成し、開口部１３３ｂにドレイン電極５２を形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。 Next, as illustrated in FIG. 11C, the source electrode 51 and the drain electrode 52 are formed in the openings 133 a and 133 b in the insulating layer 133. Specifically, a metal laminated film is formed by sputtering on the insulating layer 133 and the electron supply layer 22 in the openings 133a and 133b of the insulating layer 133. The metal laminated film formed at this time is Ti / Al. Thereafter, a photoresist is applied on the metal laminated film, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern (not shown) on the region where the source electrode 51 and the drain electrode 52 are formed. To do. Thereafter, the metal laminated film in the region where the resist pattern is not formed is removed by RIE or the like, thereby forming the source electrode 51 in the opening 133a and the drain electrode 52 in the opening 133b. Thereafter, the resist pattern (not shown) is removed with an organic solvent or the like.
以上により、本実施の形態における半導体装置を製造することができる。 As described above, the semiconductor device in this embodiment can be manufactured.
尚、上記以外の内容については、第１の実施の形態と同様である。 The contents other than the above are the same as in the first embodiment.
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。 Although the embodiment has been described in detail above, it is not limited to the specific embodiment, and various modifications and changes can be made within the scope described in the claims.
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された窒化物半導体層と、
前記窒化物半導体層の上に順次積層された、第１の導電層、第２の導電層、第３の導電層、及び第４の導電層を含む電極と、
を有し、
前記第１の導電層は、ＮｉまたはＰｄを含む金属層を含み、
前記第２の導電層は、ＴｉまたはＴａを含む金属層を含み、
前記第３の導電層は、ＴｉまたはＴａの窒化物層を含み、
前記第４の導電層は、ＡｌまたはＣｕを含む金属層を含むことを特徴とする半導体装置。
（付記２）
前記窒化物半導体層と前記電極との間に形成された絶縁層を含むことを特徴とする付記１に記載の半導体装置。
（付記３）
前記絶縁層は、ＡｌＮ、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２のうちのいずれかを含む層であることを特徴とする付記２に記載の半導体装置。
（付記４）
前記第３の導電層は、前記第２の導電層を形成している金属の窒化物層を含むことを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記窒化物半導体層は、
前記基板の上に形成された電子走行層と、
前記電子走行層の上に形成された電子供給層と、
を含むものであることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記電極はゲート電極であって、
前記電子供給層の上には、ソース電極及びドレイン電極が形成されていることを特徴とする付記５に記載の半導体装置。
（付記７）
前記電子走行層は、ＧａＮを含む窒化物半導体層を含むことを特徴とする付記５または６に記載の半導体装置。
（付記８）
前記電子供給層は、ＡｌＧａＮ、ＩｎＡｌＮのいずれかを含む窒化物半導体層を含むことを特徴とする付記５から７のいずれかに記載の半導体装置。
（付記９）
前記第１の導電層、前記第２の導電層、前記第３の導電層及び前記第４の導電層は、スパッタリングにより成膜されたものであることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記ゲート電極を覆う保護膜を含むことを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記保護膜は、スピンオンガラスにより形成されたものであることを特徴とする付記１０に記載の半導体装置。
In addition to the above description, the following additional notes are disclosed.
(Appendix 1)
A nitride semiconductor layer formed on the substrate;
An electrode including a first conductive layer, a second conductive layer, a third conductive layer, and a fourth conductive layer, which are sequentially stacked on the nitride semiconductor layer;
Have
The first conductive layer includes a metal layer containing Ni or Pd,
The second conductive layer includes a metal layer containing Ti or Ta,
The third conductive layer includes a nitride layer of Ti or Ta,
The fourth conductive layer includes a metal layer containing Al or Cu.
(Appendix 2)
The semiconductor device according to claim 1, further comprising an insulating layer formed between the nitride semiconductor layer and the electrode.
(Appendix 3)
The semiconductor device according to appendix 2, wherein the insulating layer is a layer including any one of AlN, SiN, Al 2 O 3 , and SiO 2 .
(Appendix 4)
4. The semiconductor device according to any one of appendices 1 to 3, wherein the third conductive layer includes a metal nitride layer forming the second conductive layer.
(Appendix 5)
The nitride semiconductor layer is
An electron transit layer formed on the substrate;
An electron supply layer formed on the electron transit layer;
The semiconductor device according to any one of appendices 1 to 4, wherein the semiconductor device includes:
(Appendix 6)
The electrode is a gate electrode;
The semiconductor device according to appendix 5, wherein a source electrode and a drain electrode are formed on the electron supply layer.
(Appendix 7)
The semiconductor device according to appendix 5 or 6, wherein the electron transit layer includes a nitride semiconductor layer containing GaN.
(Appendix 8)
8. The semiconductor device according to any one of appendices 5 to 7, wherein the electron supply layer includes a nitride semiconductor layer including any one of AlGaN and InAlN.
(Appendix 9)
Any one of Supplementary notes 1 to 8, wherein the first conductive layer, the second conductive layer, the third conductive layer, and the fourth conductive layer are formed by sputtering. A semiconductor device according to 1.
(Appendix 10)
10. The semiconductor device according to any one of appendices 1 to 9, further comprising a protective film that covers the gate electrode.
(Appendix 11)
The semiconductor device according to appendix 10, wherein the protective film is made of spin-on glass.
１０ 基板
２１ 電子走行層
２１ａ ２ＤＥＧ
２２ 電子供給層
３１ 第１の絶縁層
３２ 第２の絶縁層
３３ 第３の絶縁層（保護膜）
４０ ゲート電極
４１ 第１の導電層
４２ 第２の導電層
４３ 第３の導電層
４４ 第４の導電層
５１ ソース電極
５２ ドレイン電極
10 Substrate 21 Electron travel layer 21a 2DEG
22 Electron supply layer 31 1st insulating layer 32 2nd insulating layer 33 3rd insulating layer (protective film)
40 Gate electrode 41 First conductive layer 42 Second conductive layer 43 Third conductive layer 44 Fourth conductive layer 51 Source electrode 52 Drain electrode
Claims (8)
前記窒化物半導体層の上に順次積層された、第１の導電層、第２の導電層、第３の導電層、及び第４の導電層からなるゲート電極と、
を有し、
前記第１の導電層は、ＮｉまたはＰｄを含む金属層であり、
前記第２の導電層は、ＴｉまたはＴａを含む金属層であり、
前記第３の導電層は、ＴｉまたはＴａの窒化物層であり、
前記第４の導電層は、ＡｌまたはＣｕを含む金属層であることを特徴とする半導体装置。 A nitride semiconductor layer formed on the substrate;
A gate electrode composed of a first conductive layer, a second conductive layer, a third conductive layer, and a fourth conductive layer, which are sequentially stacked on the nitride semiconductor layer;
Have
The first conductive layer is a metal layer containing Ni or Pd,
The second conductive layer is a metal layer containing Ti or Ta,
The third conductive layer is a nitride layer of Ti or Ta;
The fourth conductive layer, a semiconductor device which is a metal layer containing Al or Cu.
前記基板の上に形成された電子走行層と、
前記電子走行層の上に形成された電子供給層と、
を含むものであることを特徴とする請求項１から３のいずれかに記載の半導体装置。 The nitride semiconductor layer is
An electron transit layer formed on the substrate;
An electron supply layer formed on the electron transit layer;
The semiconductor device according to claim 1, comprising:
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