JP6204812B2 - Input voltage range monitor circuit - Google Patents
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Description
本発明は、差動入力バッファにより受信される差動入力信号の入力電圧レンジをモニタする入力電圧レンジモニタ回路に関するものである。 The present invention relates to an input voltage range monitor circuit for monitoring an input voltage range of a differential input signal received by a differential input buffer.
近年、１つのマクロでPCIe Gen1/Gen2（PCI express Gen1/Gen2）、XAUI（10 Gigabit Attachment Unit Interface）、DDR-XAUI（Double Data Rate XAUI）などの、通信規格の異なる複数のインタフェイスに対応するマルチプロトコルマクロが増えてきている。これにより、従来は複数のマクロを使用して通信規格の異なる複数のインタフェイスに対応していたものが、１つのマクロで対応できるようになった。 In recent years, a single macro supports multiple interfaces with different communication standards such as PCIe Gen1 / Gen2 (PCI express Gen1 / Gen2), XAUI (10 Gigabit Attachment Unit Interface), and DDR-XAUI (Double Data Rate XAUI). Multi-protocol macros are increasing. As a result, what conventionally used a plurality of macros and supported a plurality of interfaces with different communication standards can now be handled with a single macro.
しかしその一方で、マルチプロトコルマクロを使用することにより以下の２つのリスクが増大している。
１）動作モードを設定するレジスタの設定が複雑になったため、レジスタの設定を間違えたり、マクロの仕様書と実際のマクロの動作との間に食い違いが生じるなどして、誤った動作モードを設定するリスク。
２）全ての動作モードを十分に検証することが困難になったため、回路バグが混入するリスク。
On the other hand, however, the use of multi-protocol macros increases the following two risks.
1) The setting of the register that sets the operation mode has become complicated, so the wrong operation mode has been set, such as a mistake in register setting or a discrepancy between the macro specification and the actual macro operation. Risk to do.
2) The risk of circuit bugs being mixed because it is difficult to fully verify all operating modes.
本発明は、上記１）に起因するリスクを鑑みてなされたものである。 The present invention has been made in view of the risks resulting from the above 1).
上記１）に起因するリスクの具体例としては、LVDS（Low voltage differential signaling）の規格のインタフェイスに対応したDCカップリングモードと、PECL（Positive Emitter Coupled Logic）の規格のインタフェイスに対応したACカップリングモードの、２つの動作モードを切り替えて使用する、SerDes（Serializer/Deserializer）マクロが備えるPLL回路（Phase Locked Loop）で使用されるリファレンスクロックを受信する回路が考えられる。 Specific examples of the risk due to 1) above are the DC coupling mode corresponding to the LVDS (Low voltage differential signaling) standard interface and the AC corresponding to the PECL (Positive Emitter Coupled Logic) standard interface. A circuit that receives a reference clock used in a PLL circuit (Phase Locked Loop) provided in a SerDes (Serializer / Deserializer) macro that switches between two operation modes of the coupling mode can be considered.
ACカップリングモードの場合、リファレンスクロック源と、SerDesマクロとの間に直列にカップリング容量が接続される。つまり、リファレンスクロックのDC成分はカップリング容量により遮断され、SerDesマクロの内部では、リファレンスクロックのコモンモード電圧がグランドに対してフローティングになる。そのため、ACカップリングモードの場合、SerDesマクロの内部では、コモンモード電圧設定回路により、コモンモード電圧が、あらかじめ設定された所定の電圧に設定される。 In the AC coupling mode, a coupling capacitor is connected in series between the reference clock source and the SerDes macro. That is, the DC component of the reference clock is blocked by the coupling capacitor, and the common mode voltage of the reference clock is floating with respect to the ground inside the SerDes macro. Therefore, in the AC coupling mode, the common mode voltage is set to a predetermined voltage set in advance by the common mode voltage setting circuit in the SerDes macro.
一方、DCカップリングモードの場合、リファレンスクロックはそのままSerDesマクロの内部に入力される。 On the other hand, in the DC coupling mode, the reference clock is input as it is inside the SerDes macro.
LVDSの規格のインタフェイスの場合、表１に示すように、例えば、差動入力信号の振幅Vodは、２４７〜４５４mV、そのコモンモード電圧Vocは、１．１２５〜１．３７５Vである。また、差動入力信号間に１００Ωの終端抵抗が接続される。
これに対し、PECLの規格のインタフェイスの場合、例えば、入力信号の高電圧VOHは、VDD-1.0V、入力信号の低電圧VOLは、VDD-1.71Vである。また、VDD-2Vに対して５０Ωの終端抵抗が接続される。
In the case of an LVDS standard interface, as shown in Table 1, for example, the amplitude Vod of the differential input signal is 247 to 454 mV, and the common mode voltage Voc is 1.125 to 1.375 V. A 100Ω termination resistor is connected between the differential input signals.
On the other hand, in the case of the interface of the PECL standard, for example, the high voltage VOH of the input signal is VDD-1.0V, and the low voltage VOL of the input signal is VDD-1.71V. Also, a 50Ω termination resistor is connected to VDD-2V.
このように、LVDSとPECLの規格のインタフェイスは、入力信号の範囲も、終端抵抗の接続方法も全く違うため、SerDesマクロは、LVDSとPECLのインタフェイスの入力信号をそのまま受信することができない。そこで、PECLのインタフェイスの場合に、ACカップリングモードとして、リファレンスクロック源と、SerDesマクロとの間に直列にカップリング容量を接続してDC成分をカットし、AC成分の信号振幅のみを取り出すと共に、コモンモード電圧は、別途、内部で設定回路を設けて設定している。 In this way, the interface of the LVDS and PECL standards has completely different input signal ranges and termination resistor connection methods, so the SerDes macro cannot receive the input signal of the LVDS and PECL interface as it is. . Therefore, in the case of the PECL interface, as the AC coupling mode, a coupling capacitor is connected in series between the reference clock source and the SerDes macro to cut the DC component, and only the signal amplitude of the AC component is extracted. In addition, the common mode voltage is set separately by providing a setting circuit inside.
そのため、LVDSとPECLの規格のインタフェイスの入力信号を１つのSerDesマクロで受信するためには、前述のように、ACカップリングモードとDCカップリングモードの、２つのモードを切り替える必要がある。 Therefore, in order to receive the input signal of the LVDS and PECL standard interface with one SerDes macro, it is necessary to switch between the two modes, the AC coupling mode and the DC coupling mode, as described above.
しかし、上記１）に起因して、マクロの仕様書と実際のマクロの動作との間に食い違いが生じ、マクロ外部ではACカップリングモードを想定してリファレンスクロックが入力されるが、マクロ内部ではDCカップリングモードの設定となるリスクが考えられる。 However, due to the above 1), there is a discrepancy between the macro specifications and the actual macro operation, and the reference clock is input outside the macro assuming the AC coupling mode. There is a risk of setting the DC coupling mode.
この場合、実際にはACカップリングモードであるにもかかわらず、コモンモード電圧設定回路により、コモンモード電圧が設定されない。そのため、コモンモード電圧がフローティングのままで安定せず、リファレンスクロックに基づいて動作するPLL回路のロックが外れてデータ転送エラーが発生しうる。また、データ転送エラーが発生した場合に、動作モードが多くレジスタ設定も複雑であるため、デバッグに多大の時間が必要となる可能性が大きい。 In this case, the common mode voltage is not set by the common mode voltage setting circuit even though it is actually in the AC coupling mode. Therefore, the common mode voltage remains floating and is not stable, and the PLL circuit that operates based on the reference clock is unlocked, and a data transfer error may occur. In addition, when a data transfer error occurs, the operation mode is large and the register setting is complicated, so that there is a high possibility that much time is required for debugging.
SerDesマクロを使用したシステムでは、例えば、１日中データ転送が行われ、その間に発生したエラーがカウントされて、エラーレートに対する問題の有無がチェックされる。
しかし、前述のように、コモンモード電圧がフローティング状態の場合、直ちにデータ転送エラーとはならずに、最初は安定して動作し、数時間後に動作不良となるなど、不定期にデータ転送エラーが発生する現象となる可能性がある。
In a system using the SerDes macro, for example, data transfer is performed throughout the day, and errors occurring during the day are counted to check whether there is a problem with the error rate.
However, as described above, when the common mode voltage is in the floating state, the data transfer error does not occur immediately, but it operates stably at the beginning and malfunctions after several hours. It may become a phenomenon that occurs.
図７は、SerDesマクロが備える差動入力バッファとPLL回路の構成を表す一例のブロック図である。
リファレンスクロックREFCLKDは、差動入力バッファ１２により受信され、シングルエンド出力信号のリファレンスクロックREFCLKSに変換される。そして、PLL回路１４により、差動入力バッファ１２から出力されるリファレンスクロックREFCLKSに位相同期した出力クロックが発生される。
また、PLL回路１４からは、PLL回路１４がロック状態なのかアンロック状態なのかを表すロックフラグが出力されている。ロックフラグは、PLL回路１４がロック状態の場合にＬ（ローレベル）となり、アンロック状態の場合にＨ（ハイレベル）になる。
FIG. 7 is a block diagram illustrating an example of a configuration of a differential input buffer and a PLL circuit included in the SerDes macro.
The reference clock REFCLKD is received by the differential input buffer 12 and converted into a reference clock REFCLKS of a single-ended output signal. Then, the PLL circuit 14 generates an output clock that is phase-synchronized with the reference clock REFCLKS output from the differential input buffer 12.
The PLL circuit 14 outputs a lock flag indicating whether the PLL circuit 14 is in a locked state or an unlocked state. The lock flag is L (low level) when the PLL circuit 14 is locked, and is H (high level) when the PLL circuit 14 is unlocked.
図７に示す従来の回路では、例えば、リファレンスクロックREFCLKDが不安定となり、PLL回路１４がアンロック状態になると、ロックフラグをチェックすることにより、PLL回路１４がロック状態なのかアンロック状態なのかを知ることはできる。 In the conventional circuit shown in FIG. 7, for example, when the reference clock REFCLKD becomes unstable and the PLL circuit 14 is unlocked, whether the PLL circuit 14 is locked or unlocked by checking the lock flag. Can know.
しかし、PLL回路１４がアンロック状態となった場合に、その原因がどこにあるのかを特定することは非常に難しい。例えば、リファレンスクロックREFCLKDが原因かもしれないし、それ以外にもノイズが原因の場合や、PLL回路１４に電源電圧を供給するレギュレータが原因の場合もあり、色々な原因が考えられるため、それらを１つずつ検証していくには多大な労力を必要とする。また、直ちにエラーが発生すれば分かりやすいが、数時間が経過した後にエラーが発生する場合もあり、エラー発生の原因を特定することが難しい。 However, when the PLL circuit 14 is unlocked, it is very difficult to identify where the cause is. For example, it may be caused by the reference clock REFCLKD, or it may be caused by noise or a regulator that supplies the power supply voltage to the PLL circuit 14, and various causes are considered. It takes a lot of labor to verify each one. In addition, it is easy to understand if an error occurs immediately, but an error may occur after several hours have elapsed, and it is difficult to identify the cause of the error.
ここで、本発明に関連性のある先行技術文献として、特許文献１，２がある。 Here, there are Patent Documents 1 and 2 as prior art documents relevant to the present invention.
特許文献１には、差動増幅回路において、出力コモン電圧とその上限電圧および下限電圧とをそれぞれ比較し、出力コモン電圧がその上限電圧と下限電圧の範囲外となる、出力コモン電圧の異常を検出すると、差動信号入力端子に同相入力電圧範囲内の固定電圧を与えることにより、出力コモン電圧が異常な電圧のまま固定化されることがないようにすることが記載されている。 In Patent Document 1, in the differential amplifier circuit, the output common voltage is compared with the upper limit voltage and the lower limit voltage, respectively, and the output common voltage is outside the range of the upper limit voltage and the lower limit voltage. It is described that, when detected, a fixed voltage within the common-mode input voltage range is applied to the differential signal input terminal so that the output common voltage is not fixed as an abnormal voltage.
特許文献２には、それぞれ容量素子を介して入力される差動電圧信号を増幅する入力バッファ回路において、差動電圧信号とこれに重畳されるノイズの正および負のピーク値とを比較し、差動電圧信号が入力されている場合には差動電圧信号を、差動電圧信号が入力されていない場合には基準電圧を後段の信号処理回路へ出力することにより、増幅されたノイズが後段の信号処理回路へ誤信号出力されるのを防止することが記載されている。 Patent Document 2 compares the differential voltage signal with the positive and negative peak values of noise superimposed on the differential voltage signal in an input buffer circuit that amplifies the differential voltage signal input via the capacitive element, When the differential voltage signal is input, the differential voltage signal is output to the subsequent signal processing circuit when the differential voltage signal is not input. It is described that an erroneous signal is prevented from being output to the signal processing circuit.
特許文献１，２には、基準の電圧信号と比較することにより、出力コモン電圧や差動電圧信号の異常を検出し、検出された異常に対処することが記載されているが、異常が発生した原因を特定するための手段や方法は記載されていない。 Patent Documents 1 and 2 describe that an abnormality of the output common voltage or the differential voltage signal is detected by comparing with a reference voltage signal, and the detected abnormality is dealt with. No means or method for identifying the cause is described.
本発明の第１の目的は、前記従来技術の問題点を解消し、差動入力信号の電圧が、正常な入力電圧レンジに含まれているのか異常な入力電圧レンジに含まれているのかを特定することができる入力電圧レンジモニタ回路を提供することにある。
また、本発明の第２の目的は、上記第１の目的に加えて、エラーが、どの時点で、どの入力電圧レンジで発生したのかを知ることができる入力電圧レンジモニタ回路を提供することにある。
The first object of the present invention is to solve the above-mentioned problems of the prior art and determine whether the voltage of the differential input signal is included in the normal input voltage range or the abnormal input voltage range. An object of the present invention is to provide an input voltage range monitor circuit that can be specified.
In addition to the first object, a second object of the present invention is to provide an input voltage range monitor circuit capable of knowing at which point in time and in which input voltage range an error has occurred. is there.
上記目的を達成するために、本発明は、差動入力バッファにより受信される差動入力信号の入力電圧レンジをモニタする入力電圧レンジモニタ回路であって、
前記差動入力信号の電圧と、第１の基準高電圧、前記第１の基準高電圧よりも高い第２の基準高電圧、第１の基準低電圧および前記第１の基準低電圧よりも低い第２の基準低電圧とを各々比較し、その比較結果を表す第１、第２、第３および第４の電圧比較信号を出力する第１、第２、第３および第４の比較器と、
前記第１〜第４の電圧比較信号に基づいて、前記差動入力信号の電圧が、前記第２の基準高電圧よりも高い第１の入力電圧レンジ、前記第２の基準高電圧よりも低く、前記第１の基準高電圧よりも高い第２の入力電圧レンジ、前記第１の基準高電圧よりも低く、前記第１の基準低電圧よりも高い第３の入力電圧レンジ、前記第１の基準低電圧よりも低く、前記第２の基準低電圧よりも高い第４の入力電圧レンジ、および、前記第２の基準低電圧よりも低い第５の入力電圧レンジのうちのどの入力電圧レンジに含まれているのかを検出して、その検出結果を表す入力電圧レンジ検出信号を出力する入力電圧レンジ検出回路とを備え、
前記第１の基準高電圧および前記第１の基準低電圧は、それぞれ、規格により決定された前記差動入力信号の最大電圧および最小電圧であり、前記第２の基準高電圧および前記第２の基準低電圧は、それぞれ、前記差動入力バッファが受信することが可能な前記差動入力信号の最大電圧および最小電圧であることを特徴とする入力電圧レンジモニタ回路を提供するものである。
To achieve the above object, the present invention provides an input voltage range monitor circuit for monitoring an input voltage range of a differential input signal received by a differential input buffer,
Voltage of the differential input signal, first reference high voltage, second reference high voltage higher than the first reference high voltage, first reference low voltage, and lower than the first reference low voltage First, second, third, and fourth comparators that respectively compare the second reference low voltage and output first, second, third, and fourth voltage comparison signals that represent the comparison results; ,
Based on the first to fourth voltage comparison signals, a voltage of the differential input signal is lower than a first input voltage range higher than the second reference high voltage and lower than the second reference high voltage. A second input voltage range higher than the first reference high voltage; a third input voltage range lower than the first reference high voltage and higher than the first reference low voltage; Which input voltage range is a fourth input voltage range lower than a reference low voltage and higher than the second reference low voltage, and a fifth input voltage range lower than the second reference low voltage. An input voltage range detection circuit that detects whether it is included and outputs an input voltage range detection signal representing the detection result;
The first reference high voltage and the first reference low voltage are a maximum voltage and a minimum voltage of the differential input signal determined by a standard, respectively, and the second reference high voltage and the second reference low voltage The reference low voltage provides an input voltage range monitor circuit, which is a maximum voltage and a minimum voltage of the differential input signal that can be received by the differential input buffer, respectively.
さらに、前記入力電圧レンジ検出信号に基づいて、前記差動入力信号の電圧が前記第１または第５の入力電圧レンジに含まれていることが検出されている場合に、直ちに、前記差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表すフェイルフラグを発生し、前記入力電圧レンジ検出信号に基づいて、前記差動入力信号の電圧が前記第２または第４の入力電圧レンジに含まれていることが検出されている場合に、前記差動入力信号の電圧が前記第２の入力電圧レンジに含まれている時間、または、前記第４の入力電圧レンジに含まれている時間が、あらかじめ設定された時間継続した場合に、前記差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表すフェイルフラグを発生するフェイルフラグ発生回路を備えることが好ましい。 Further, when it is detected based on the input voltage range detection signal that the voltage of the differential input signal is included in the first or fifth input voltage range, the differential input is immediately performed. A fail flag indicating that the voltage of the signal is included in an abnormal input voltage range is generated, and based on the input voltage range detection signal, the voltage of the differential input signal is the second or fourth input voltage. When it is detected that the voltage is included in the range, the voltage of the differential input signal is included in the second input voltage range or included in the fourth input voltage range. A fail flag generating circuit for generating a fail flag indicating that the voltage of the differential input signal is included in an abnormal input voltage range when the predetermined time continues for a preset time It is preferable.
さらに、前記入力電圧レンジ検出信号に基づいて、前記差動入力信号の電圧が前記第１または第５の入力電圧レンジに含まれていることが検出されている場合に、直ちに、前記差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表すフェイルフラグを発生し、前記入力電圧レンジ検出信号に基づいて、前記差動入力信号の電圧が前記第２または第４の入力電圧レンジに含まれていることが検出されている場合に、前記差動入力信号の電圧が前記第２および第４の入力電圧レンジに含まれている時間の累積時間があらかじめ設定された時間に到達した場合に、前記差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表すフェイルフラグを発生するフェイルフラグ発生回路を備えることが好ましい。 Further, when it is detected based on the input voltage range detection signal that the voltage of the differential input signal is included in the first or fifth input voltage range, the differential input is immediately performed. A fail flag indicating that the voltage of the signal is included in an abnormal input voltage range is generated, and based on the input voltage range detection signal, the voltage of the differential input signal is the second or fourth input voltage. When it is detected that the voltage is included in the range, the accumulated time of the time that the voltage of the differential input signal is included in the second and fourth input voltage ranges reaches a preset time. In this case, it is preferable to provide a fail flag generation circuit for generating a fail flag indicating that the voltage of the differential input signal is included in an abnormal input voltage range.
さらに、前記フェイルフラグを一定時間毎に記憶する第１の記憶回路を備えることが好ましい。 Furthermore, it is preferable to provide a first storage circuit that stores the fail flag at regular intervals.
さらに、前記フェイルフラグが、前記差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表す場合に、前記差動入力信号のコモンモード電圧を、あらかじめ設定された電圧に設定するコモンモード電圧設定回路を備えることが好ましい。 Further, when the fail flag indicates that the voltage of the differential input signal is included in an abnormal input voltage range, the common mode voltage of the differential input signal is set to a preset voltage. It is preferable to provide a common mode voltage setting circuit.
さらに、前記入力電圧レンジ検出信号を一定時間毎に記憶する第２の記憶回路を備えることが好ましい。 Furthermore, it is preferable to include a second storage circuit that stores the input voltage range detection signal at regular intervals.
また、前記差動入力信号は、PLL回路で使用されるリファレンスクロックの差動入力信号であることが好ましい。 The differential input signal is preferably a differential input signal of a reference clock used in a PLL circuit.
本発明によれば、フェイルフラグや入力電圧レンジ検出信号を出力することにより、差動入力信号の電圧が、正常な入力電圧レンジに含まれているのか異常な入力電圧レンジに含まれているのかを特定することができるため、デバッグを容易化することができ、デバッグ時間を短縮することができる。
また、フェイルフラグを一定時間毎に記憶しておくことにより、エラーがどの時点で発生したのかを知ることができる。
さらに、入力電圧レンジ検出信号を一定時間毎に記憶しておくことにより、差動入力信号の電圧が、どの時点で、どの入力電圧レンジでエラーとなったのかを知ることができる。
According to the present invention, whether a voltage of a differential input signal is included in a normal input voltage range or an abnormal input voltage range by outputting a fail flag or an input voltage range detection signal. Therefore, debugging can be facilitated and debugging time can be shortened.
Further, by storing the fail flag at regular intervals, it is possible to know at which point the error has occurred.
Further, by storing the input voltage range detection signal at regular time intervals, it is possible to know at which point the voltage of the differential input signal causes an error in which input voltage range.
以下に、添付の図面に示す好適実施形態に基づいて、本発明の入力電圧レンジモニタ回路を詳細に説明する。 Hereinafter, an input voltage range monitor circuit of the present invention will be described in detail based on a preferred embodiment shown in the accompanying drawings.
図１は、本発明の入力電圧レンジモニタ回路の構成を表す一実施形態の回路図である。同図に示す入力電圧レンジモニタ回路１０は、差動入力バッファ１２により受信される、リファレンスクロックREFCLKDの入力電圧レンジをモニタするものであり、第１〜第４の比較器１６，１８，２０，２２と、入力電圧レンジ検出回路２４と、フェイルフラグ発生回路２６とを備えている。 FIG. 1 is a circuit diagram of an embodiment showing a configuration of an input voltage range monitor circuit of the present invention. The input voltage range monitor circuit 10 shown in the figure monitors the input voltage range of the reference clock REFCLKD received by the differential input buffer 12, and includes first to fourth comparators 16, 18, 20,. 22, an input voltage range detection circuit 24, and a fail flag generation circuit 26.
同図には、入力電圧レンジモニタ回路１０の他に、図７に示すものと同じ差動入力バッファ１２と、PLL回路１４とが示されている。
差動入力バッファ１２には、リファレンスクロックREFCLKDが入力され、入力信号端子間には、１００Ωの終端抵抗１３が接続されている。PLL回路１４には、差動入力バッファ１２の出力信号が入力されている。
リファレンスクロックREFCLKDは、差動入力バッファ１２により受信され、シングルエンド出力信号のリファレンスクロックREFCLKSに変換される。そして、PLL回路１４により、差動入力バッファ１２から出力されるリファレンスクロックREFCLKSに位相同期した出力クロックが発生される。
In the figure, in addition to the input voltage range monitor circuit 10, the same differential input buffer 12 and PLL circuit 14 as shown in FIG. 7 are shown.
A reference clock REFCLKD is input to the differential input buffer 12, and a 100Ω termination resistor 13 is connected between the input signal terminals. An output signal of the differential input buffer 12 is input to the PLL circuit 14.
The reference clock REFCLKD is received by the differential input buffer 12 and converted into a reference clock REFCLKS of a single-ended output signal. Then, the PLL circuit 14 generates an output clock that is phase-synchronized with the reference clock REFCLKS output from the differential input buffer 12.
なお、終端抵抗１３の抵抗値は、規格により決定されたものが使用されている。また、リファレンスクロックREFCLKDの周波数は何ら制限されないが、本実施形態の場合、１００MHzのリファレンスクロックが入力されている。 The resistance value of the termination resistor 13 is determined according to the standard. Further, although the frequency of the reference clock REFCLKD is not limited at all, in this embodiment, a reference clock of 100 MHz is input.
入力電圧レンジモニタ回路１０において、第１の比較器１６には、一方の差動入力信号INPの電圧と第２の基準高電圧VREFH_Limitとが入力されている。
第１の比較器１６は、一方の差動入力信号INPの電圧と第２の基準高電圧VREFH_Limitとを比較し、その比較結果を表す第１の電圧比較信号Ａを出力するものである。
第２の比較器１８には、一方の差動入力信号INPの電圧と第１の基準高電圧VREFHとが入力されている。
第２の比較器１８は、一方の差動入力信号INPの電圧と第１の基準高電圧VREFHとを比較し、その比較結果を表す第２の電圧比較信号Ｂを出力するものである。
In the input voltage range monitor circuit 10, the voltage of one differential input signal INP and the second reference high voltage VREFH_Limit are input to the first comparator 16.
The first comparator 16 compares the voltage of one differential input signal INP with the second reference high voltage VREFH_Limit, and outputs a first voltage comparison signal A representing the comparison result.
The voltage of one differential input signal INP and the first reference high voltage VREFH are input to the second comparator 18.
The second comparator 18 compares the voltage of one differential input signal INP with the first reference high voltage VREFH and outputs a second voltage comparison signal B representing the comparison result.
また、第３の比較器２０には、他方の差動入力信号INNの電圧と第１の基準低電圧VREFLとが入力されている。
第３の比較器２０は、他方の差動入力信号INNの電圧と第１の基準低電圧VREFLとを比較し、その比較結果を表す第３の電圧比較信号Ｃを出力するものである。
第４の比較器２２には、他方の差動入力信号INNの電圧と第２の基準低電圧VREFL_Limitとが入力されている。
第４の比較器２２は、他方の差動入力信号INNの電圧と第２の基準低電圧VREFL_Limitとを比較し、その比較結果を表す第４の電圧比較信号Ｄを出力するものである。
Further, the voltage of the other differential input signal INN and the first reference low voltage VREFL are input to the third comparator 20.
The third comparator 20 compares the voltage of the other differential input signal INN with the first reference low voltage VREFL, and outputs a third voltage comparison signal C representing the comparison result.
The voltage of the other differential input signal INN and the second reference low voltage VREFL_Limit are input to the fourth comparator 22.
The fourth comparator 22 compares the voltage of the other differential input signal INN with the second reference low voltage VREFL_Limit, and outputs a fourth voltage comparison signal D representing the comparison result.
ここで、第１の基準高電圧VREFHおよび第１の基準低電圧VREFLは、それぞれ、規格により決定された差動入力信号の最大電圧および最小電圧である（規格値）。
また、第２の基準高電圧VREFH_Limitおよび第２の基準低電圧VREFL_Limitは、それぞれ、差動入力バッファ１２が受信することが可能な差動入力信号の最大電圧および最小電圧である（差動入力バッファ１２の実力値）。
第２の基準高電圧VREFH_Limitは、第１の基準高電圧VREFHよりも高く、第２の基準低電圧VREFL_Limitは、第１の基準低電圧VREFLよりも低い。
Here, the first reference high voltage VREFH and the first reference low voltage VREFL are the maximum voltage and the minimum voltage of the differential input signal determined by the standard, respectively (standard value).
The second reference high voltage VREFH_Limit and the second reference low voltage VREFL_Limit are respectively the maximum voltage and the minimum voltage of the differential input signal that can be received by the differential input buffer 12 (differential input buffer). 12 ability values).
The second reference high voltage VREFH_Limit is higher than the first reference high voltage VREFH, and the second reference low voltage VREFL_Limit is lower than the first reference low voltage VREFL.
第１の電圧比較信号Ａは、一方の差動入力信号INPの電圧が第２の基準高電圧VREFH_Limitよりも高い場合にＨとなり、低い場合にＬとなる。
以下順に、第２の電圧比較信号Ｂは、一方の差動入力信号INPの電圧が第１の基準高電圧VREFHよりも高い場合にＨとなり、低い場合にＬとなる。
第３の電圧比較信号Ｃは、他方の差動入力信号INNの電圧が第１の基準低電圧VREFLよりも高い場合にＨとなり、低い場合にＬとなる。
第４の電圧比較信号Ｄは、他方の差動入力信号INNの電圧が第２の基準低電圧VREFL_Limitよりも高い場合にＨとなり、低い場合にＬとなる。
The first voltage comparison signal A becomes H when the voltage of one differential input signal INP is higher than the second reference high voltage VREFH_Limit, and becomes L when the voltage is low.
In the following order, the second voltage comparison signal B becomes H when the voltage of one differential input signal INP is higher than the first reference high voltage VREFH, and becomes L when the voltage is low.
The third voltage comparison signal C becomes H when the voltage of the other differential input signal INN is higher than the first reference low voltage VREFL, and becomes L when the voltage is lower.
The fourth voltage comparison signal D becomes H when the voltage of the other differential input signal INN is higher than the second reference low voltage VREFL_Limit, and becomes L when the voltage is lower.
なお、第１〜第４の比較器１６，１８，２０，２２には、一方の差動入力信号INP、または、他方の差動入力信号INNのどちらを入力してもよい。 Note that either the first differential input signal INP or the other differential input signal INN may be input to the first to fourth comparators 16, 18, 20, and 22.
続いて、入力電圧レンジ検出回路２４には、第１〜第４の電圧比較信号Ａ,Ｂ,Ｃ,Ｄが入力されている。
入力電圧レンジ検出回路２４は、第１〜第４の電圧比較信号Ａ,Ｂ,Ｃ,Ｄに基づいて、差動入力信号INP,INNの電圧が、第１〜第５の入力電圧レンジのうちのどの入力電圧レンジに含まれているのかを検出し、その検出結果を表す入力電圧レンジ検出信号を出力するものである。
本実施形態の場合、入力電圧レンジ検出回路２４は、差動入力信号INP,INNの電圧が第２または第４の入力電圧レンジに含まれているか否かを検出した結果を表す第１の入力電圧レンジ検出信号と、差動入力信号INP,INNの電圧が第１または第５の入力電圧レンジに含まれているか否かを検出した結果を表す第２の入力電圧レンジ検出信号を出力する。
Subsequently, the first to fourth voltage comparison signals A, B, C, and D are input to the input voltage range detection circuit 24.
Based on the first to fourth voltage comparison signals A, B, C, and D, the input voltage range detection circuit 24 determines that the differential input signals INP and INN are included in the first to fifth input voltage ranges. It is detected which input voltage range is included, and an input voltage range detection signal representing the detection result is output.
In the case of this embodiment, the input voltage range detection circuit 24 is a first input that represents the result of detecting whether or not the voltages of the differential input signals INP and INN are included in the second or fourth input voltage range. A voltage range detection signal and a second input voltage range detection signal representing a result of detecting whether or not the voltages of the differential input signals INP and INN are included in the first or fifth input voltage range are output.
図２に示すように、第１の入力電圧レンジは、差動入力信号INP,INNの電圧が第２の基準高電圧VREFH_Limitよりも高い領域である。
以下順に、第２の入力電圧レンジは、差動入力信号INP,INNの電圧が第２の基準高電圧VREFH_Limitよりも低く、第１の基準高電圧VREFHよりも高い領域である。
第３の入力電圧レンジは、差動入力信号INP,INNの電圧が第１の基準高電圧VREFHよりも低く、第１の基準低電圧VREFLよりも高い領域である。
第４の入力電圧レンジは、差動入力信号INP,INNの電圧が第１の基準低電圧VREFLよりも低く、第２の基準低電圧VREFL_Limitよりも高い領域である。
第５の入力電圧レンジは、差動入力信号INP,INNの電圧が第２の基準低電圧VREFL_Limitよりも低い領域である。
As shown in FIG. 2, the first input voltage range is a region where the voltages of the differential input signals INP and INN are higher than the second reference high voltage VREFH_Limit.
In the following order, the second input voltage range is a region where the voltages of the differential input signals INP and INN are lower than the second reference high voltage VREFH_Limit and higher than the first reference high voltage VREFH.
The third input voltage range is a region in which the voltages of the differential input signals INP and INN are lower than the first reference high voltage VREFH and higher than the first reference low voltage VREFL.
The fourth input voltage range is a region where the voltages of the differential input signals INP and INN are lower than the first reference low voltage VREFL and higher than the second reference low voltage VREFL_Limit.
The fifth input voltage range is a region where the voltages of the differential input signals INP and INN are lower than the second reference low voltage VREFL_Limit.
本実施形態の場合、表２に示すように、第１の電圧比較信号ＡがＨの場合、第２〜第４の電圧比較信号Ｂ,Ｃ,Ｄの状態に関係なく、差動入力信号INP,INNの電圧は第１の入力電圧レンジに含まれている。
以下順に、第１の電圧比較信号ＡがＬで、かつ、第２〜第４の電圧比較信号Ｂ,Ｃ,ＤがＨの場合、差動入力信号INP,INNの電圧は、第２の入力電圧レンジに含まれている。
第１および第２の電圧比較信号Ａ,ＢがＬで、かつ、第３および第４の電圧比較信号Ｃ,ＤがＨの場合、差動入力信号INP,INNの電圧は、第３の入力電圧レンジに含まれている。
第１〜第３の電圧比較信号Ａ,Ｂ,ＣがＬで、かつ、第４の電圧比較信号ＤがＨの場合、差動入力信号INP,INNの電圧は、第４の入力電圧レンジに含まれている。
第４の電圧比較信号ＤがＬの場合、第１〜第３の電圧比較信号Ａ,Ｂ,Ｃに関係なく、差動入力信号INP,INNの電圧は、第５の入力電圧レンジに含まれている。
In the case of the present embodiment, as shown in Table 2, when the first voltage comparison signal A is H, the differential input signal INP regardless of the states of the second to fourth voltage comparison signals B, C, and D. , INN is included in the first input voltage range.
In the following order, when the first voltage comparison signal A is L and the second to fourth voltage comparison signals B, C, D are H, the voltages of the differential input signals INP, INN are the second input Included in the voltage range.
When the first and second voltage comparison signals A and B are L and the third and fourth voltage comparison signals C and D are H, the voltages of the differential input signals INP and INN are the third input Included in the voltage range.
When the first to third voltage comparison signals A, B, and C are L and the fourth voltage comparison signal D is H, the voltages of the differential input signals INP and INN are in the fourth input voltage range. include.
When the fourth voltage comparison signal D is L, the voltages of the differential input signals INP and INN are included in the fifth input voltage range regardless of the first to third voltage comparison signals A, B and C. ing.
また、表２に示すように、第１の入力電圧レンジ検出信号は、差動入力信号INP,INNの電圧が、第３の入力電圧レンジに含まれている場合にＬになり、それ以外の第１、第２、第４または第５の入力電圧レンジに含まれている場合にＨになる。
また、第２の入力電圧レンジ検出信号は、差動入力信号INP,INNの電圧が第１または第５の入力電圧レンジに含まれている場合にＨになり、それ以外の第２〜第４の入力電圧レンジに含まれている場合にＬになる。
Further, as shown in Table 2, the first input voltage range detection signal becomes L when the voltages of the differential input signals INP and INN are included in the third input voltage range. It is H when included in the first, second, fourth or fifth input voltage range.
Further, the second input voltage range detection signal becomes H when the voltage of the differential input signals INP and INN is included in the first or fifth input voltage range, and the other second to fourth signals. L when included in the input voltage range.
続いて、フェイルフラグ発生回路２６には、第１および第２の入力電圧レンジ検出信号が入力されている。
フェイルフラグ発生回路２６は、第１および第２の入力電圧レンジ検出信号に基づいて、差動入力信号INP,INNの電圧が、正常な入力電圧レンジに含まれているのか異常な入力電圧レンジに含まれているのかを表すフェイルフラグを発生するものである。
本実施形態の場合、フェイルフラグがＬの場合、差動入力信号INP,INNの電圧が正常な入力電圧レンジに含まれていることを表し、フェイルフラグがＨの場合、差動入力信号INP,INNの電圧が異常な入力電圧レンジに含まれていることを表す。
本実施形態のフェイルフラグ発生回路２６は、ＯＳＣ（クロック発振回路）２８と、カウンタ３０と、ＯＲ回路３２と、フェイルフラグ出力回路３４とを備えている。
Subsequently, the first and second input voltage range detection signals are input to the fail flag generation circuit 26.
The fail flag generation circuit 26 determines whether the voltages of the differential input signals INP and INN are included in the normal input voltage range or the abnormal input voltage range based on the first and second input voltage range detection signals. It generates a fail flag indicating whether it is included.
In this embodiment, when the fail flag is L, the voltage of the differential input signal INP, INN is included in the normal input voltage range. When the fail flag is H, the differential input signal INP, Indicates that the INN voltage is in the abnormal input voltage range.
The fail flag generation circuit 26 of the present embodiment includes an OSC (clock oscillation circuit) 28, a counter 30, an OR circuit 32, and a fail flag output circuit 34.
カウンタ３０のリセット入力端子RESETには第１の入力電圧レンジ検出信号が入力され、クロック入力端子CLKにはＯＳＣ２８からクロックが入力されている。カウンタ３０のデータ出力端子Ｑからはカウント終了信号が出力されている。
カウンタ３０は、第１の入力電圧レンジ検出信号がＬの場合にリセットされて、カウント終了信号はＬとなる。
カウンタ３０は、第１の入力電圧レンジ検出信号がＨの場合にリセットが解除され、ＯＳＣ２８から入力されるクロックに同期してカウントアップする。そして、そのカウント値が、あらかじめ設定された値になると、カウント終了信号はＨになる。
A first input voltage range detection signal is input to the reset input terminal RESET of the counter 30, and a clock is input from the OSC 28 to the clock input terminal CLK. A count end signal is output from the data output terminal Q of the counter 30.
The counter 30 is reset when the first input voltage range detection signal is L, and the count end signal becomes L.
The counter 30 is reset when the first input voltage range detection signal is H, and counts up in synchronization with the clock input from the OSC 28. When the count value reaches a preset value, the count end signal becomes H.
なお、前述の、あらかじめ設定された値は、可変に設定可能とすることが望ましい。この設定値は何ら制限されないが、例えば、PLL回路１４の特性等に応じて適宜設定することが望ましい。
また、ＯＳＣ２８から供給されるクロックの周波数は何ら制限されないが、本実施形態の場合、１０〜１００ＭＨｚのクロックが使用されている。
In addition, it is desirable that the previously set value can be variably set. Although this set value is not limited at all, it is desirable to set it appropriately according to the characteristics of the PLL circuit 14, for example.
The frequency of the clock supplied from the OSC 28 is not limited at all, but in the present embodiment, a clock of 10 to 100 MHz is used.
ＯＲ回路３２には、カウント終了信号および第２の入力電圧レンジ検出信号が入力されている。 The OR circuit 32 receives the count end signal and the second input voltage range detection signal.
フェイルフラグ出力回路３４は、フリップフロップ（ＦＦ）３６と、インバータ３８と、ＡＮＤ回路４０とを備えている。 The fail flag output circuit 34 includes a flip-flop (FF) 36, an inverter 38, and an AND circuit 40.
インバータ３８にはフェイルフラグが入力されている。ＡＮＤ回路４０には、ＯＲ回路３２の出力信号およびインバータ３８の出力信号が入力されている。ＦＦ３６のリセット入力端子RESETには第１の入力電圧レンジ検出信号が入力され、データ入力端子Ｄは電源に接続され、クロック入力端子にはＡＮＤ回路４０の出力信号が入力されている。ＦＦ３６のデータ出力端子Ｑからはフェイルフラグ（信号）が出力されている。
ＦＦ３６は、第１の入力電圧レンジ検出信号がＬの場合にリセットされて、フェイルフラグはＬ、インバータ３８の出力信号はＨになる。
ＦＦ３６は、第１の入力電圧レンジ検出信号がＨの場合にリセットが解除される。この状態で、ＯＲ回路３２の出力信号がＬからＨに変化すると、ＡＮＤ回路４０の出力信号がＬからＨに変化し、ＦＦ３６は電源のＨを保持してフェイルフラグがＨになる。
フェイルフラグがＨになると、インバータ３８の出力信号がＬ、ＡＮＤ回路４０の出力信号がＬとなり、これ以後、フェイルフラグのＨは、第１の入力電圧レンジ検出信号がＬとなり、ＦＦ３６がリセットされるまで保持される。
A fail flag is input to the inverter 38. The output signal of the OR circuit 32 and the output signal of the inverter 38 are input to the AND circuit 40. The first input voltage range detection signal is input to the reset input terminal RESET of the FF 36, the data input terminal D is connected to the power supply, and the output signal of the AND circuit 40 is input to the clock input terminal. A fail flag (signal) is output from the data output terminal Q of the FF 36.
The FF 36 is reset when the first input voltage range detection signal is L, the fail flag is L, and the output signal of the inverter 38 is H.
The FF 36 is released from reset when the first input voltage range detection signal is H. In this state, when the output signal of the OR circuit 32 changes from L to H, the output signal of the AND circuit 40 changes from L to H, the FF 36 holds the power supply H, and the fail flag becomes H.
When the fail flag becomes H, the output signal of the inverter 38 becomes L, and the output signal of the AND circuit 40 becomes L. Thereafter, when the fail flag is H, the first input voltage range detection signal becomes L, and the FF 36 is reset. Held until
続いて、入力電圧レンジモニタ回路１０の動作を説明する。 Next, the operation of the input voltage range monitor circuit 10 will be described.
第１および第２の比較器１６，１８により、一方の差動入力信号INPの電圧と、第２の基準高電圧VREFH_Limitおよび第１の基準高電圧VREFHとがそれぞれ比較され、第１および第２の電圧比較信号Ａ，Ｂが出力される。
また、第３および第４の比較器２０，２２により、他方の差動入力信号INNの電圧と、第１の基準低電圧VREFLおよび第２の基準高電圧VREFL_Limitとがそれぞれ比較され、第３および第４の電圧比較信号Ｃ，Ｄが出力される。
The first and second comparators 16 and 18 compare the voltage of one differential input signal INP with the second reference high voltage VREFH_Limit and the first reference high voltage VREFH, respectively. Voltage comparison signals A and B are output.
The third and fourth comparators 20 and 22 compare the voltage of the other differential input signal INN with the first reference low voltage VREFL and the second reference high voltage VREFL_Limit, respectively. Fourth voltage comparison signals C and D are output.
続いて、入力電圧レンジ検出回路２４により、第１〜第４の電圧比較信号Ａ,Ｂ,Ｃ,Ｄに基づいて、差動入力信号INP,INNの電圧が、第１〜第５の入力電圧レンジのうちのどの入力電圧レンジに含まれているのかが検出され、第１および第２の入力電圧レンジ検出信号が出力される。 Subsequently, the input voltage range detection circuit 24 converts the voltages of the differential input signals INP and INN to the first to fifth input voltages based on the first to fourth voltage comparison signals A, B, C, and D. Which input voltage range is included in the range is detected, and first and second input voltage range detection signals are output.
続いて、フェイルフラグ発生回路２６により、第１および第２の入力電圧レンジ検出信号に基づいて、フェイルフラグが発生される。 Subsequently, a fail flag is generated by the fail flag generation circuit 26 based on the first and second input voltage range detection signals.
ここで、第１および第２の入力電圧レンジ検出信号がＬの場合、つまり、差動入力信号INP,INNの電圧が第３の入力電圧レンジに含まれていることが検出されている場合、カウンタ３０はリセットされて、カウント終了信号はＬとなる。従って、ＯＲ回路３２の出力信号およびＡＮＤ回路４０の出力信号はＬになる。
また、ＦＦ３６もリセットされて、フェイルフラグはＬ、インバータ３８の出力信号はＨになる。
Here, when the first and second input voltage range detection signals are L, that is, when it is detected that the voltages of the differential input signals INP and INN are included in the third input voltage range, The counter 30 is reset and the count end signal becomes L. Therefore, the output signal of the OR circuit 32 and the output signal of the AND circuit 40 are L.
Also, the FF 36 is reset, the fail flag becomes L, and the output signal of the inverter 38 becomes H.
つまり、この場合、表３に示すように、フェイルフラグ発生回路２６は、差動入力信号INP,INNの電圧が、正常な入力電圧レンジに含まれていることを表すＬのフェイルフラグを出力する。 That is, in this case, as shown in Table 3, the fail flag generation circuit 26 outputs an L fail flag indicating that the voltages of the differential input signals INP and INN are included in the normal input voltage range. .
続いて、第１の入力電圧レンジ検出信号がＨ、かつ、第２の入力電圧レンジ検出信号がＬの場合、つまり、一方の差動入力信号INPの電圧が第２入力電圧レンジに含まれているか、または、他方の差動入力信号INNの電圧が第４の入力電圧レンジに含まれていることが検出されている場合、カウンタ３０はリセットが解除され、ＯＳＣ２８から入力されるクロックに同期してカウントアップする。そして、カウンタ３０のカウント値が、あらかじめ設定された値になった場合に、つまり、差動入力信号INP,INNの電圧が第２または第４の入力電圧レンジに含まれている時間が、あらかじめ設定された時間継続した場合に、カウント終了信号はＨになる。カウント終了信号がＨになると、ＯＲ回路３２の出力信号およびＡＮＤ回路４０の出力信号はＨになる。
また、ＦＦ３６もリセットが解除され、ＡＮＤ回路４０の出力信号の立ち上がりに同期して電源のＨを保持してフェイルフラグがＨになる。
Subsequently, when the first input voltage range detection signal is H and the second input voltage range detection signal is L, that is, the voltage of one differential input signal INP is included in the second input voltage range. If it is detected that the voltage of the other differential input signal INN is included in the fourth input voltage range, the counter 30 is released from the reset and is synchronized with the clock input from the OSC 28. Count up. When the count value of the counter 30 reaches a preset value, that is, the time during which the voltages of the differential input signals INP and INN are included in the second or fourth input voltage range is When the set time is continued, the count end signal becomes H. When the count end signal becomes H, the output signal of the OR circuit 32 and the output signal of the AND circuit 40 become H.
The reset of the FF 36 is also released, and the power supply H is held in synchronization with the rise of the output signal of the AND circuit 40, and the fail flag becomes H.
図３は、上記1)の設定が為された場合に、差動入力信号の電圧がグランド側へシフトしていく様子を表す一例のタイミングチャートである。このタイミングチャートの縦軸は差動入力信号の電圧（入力電圧）、横軸は時間の経過を表す。
前述の１）に起因する状況に応じて、差動入力信号のコモンモード電圧がフローティングになっている場合、差動入力信号の電圧は、同図に示すように、最初は第３の入力電圧レンジ（正常な領域）に含まれていたとしても、差動入力信号の入力ノードから電源およびグランドに対してリーク電流が流れるため、例えば、電源に対してよりもグランドに対するリーク電流の方が大きい場合には、時間の経過とともに次第にグランド側へシフトしていき、第４の入力電圧レンジ（異常な領域）になる。
本実施形態の場合、差動入力信号INP,INNの電圧が、第３の入力電圧レンジから第４の入力電圧レンジへシフトしてから、この状態で、１０μSの時間が経過した場合に、カウント終了信号がＨになり、フェイルフラグがＨになる。
差動入力信号の電圧が、時間の経過とともに次第に電源側へシフトしていく場合も同様である。
FIG. 3 is an example timing chart showing how the voltage of the differential input signal shifts to the ground side when the setting of 1) is made. In this timing chart, the vertical axis represents the voltage (input voltage) of the differential input signal, and the horizontal axis represents the passage of time.
When the common mode voltage of the differential input signal is floating according to the situation caused by the above 1), the voltage of the differential input signal is initially the third input voltage as shown in FIG. Even if it is included in the range (normal region), a leakage current flows from the input node of the differential input signal to the power supply and the ground. In some cases, the time gradually shifts to the ground side as time elapses, resulting in a fourth input voltage range (abnormal region).
In the case of the present embodiment, the count of the differential input signals INP, INN is counted when 10 μS has elapsed in this state after the voltage of the third input voltage range is shifted from the third input voltage range to the fourth input voltage range. The end signal becomes H and the fail flag becomes H.
The same applies to the case where the voltage of the differential input signal gradually shifts to the power source side as time passes.
つまり、この場合、表３に示すように、一方の差動入力信号INPの電圧が第２の入力電圧レンジに含まれている時間、または、他方の前記差動入力信号INNの電圧が第４の入力電圧レンジに含まれている時間が、あらかじめ設定された時間継続した場合に、フェイルフラグ発生回路２６は、差動入力信号INP,INNの電圧が異常な入力電圧レンジに含まれていることを表すＨのフェイルフラグを出力する。 That is, in this case, as shown in Table 3, the time during which the voltage of one differential input signal INP is included in the second input voltage range, or the voltage of the other differential input signal INN is fourth. When the time included in the input voltage range continues for a preset time, the fail flag generation circuit 26 confirms that the voltages of the differential input signals INP and INN are included in the abnormal input voltage range. The H fail flag representing is output.
差動入力信号INP,INNの電圧が規格値を超えていても、差動入力バッファ１２はマージンを持っているため、その実力値の範囲内であれば正常に動作することができる。
しかし、差動入力信号INP,INNの電圧が規格値を超えている時間が長い場合には、差動入力バッファ１２が正常に動作することができない可能性があるため、前述の、あらかじめ設定された時間を適宜設定することが望ましい。
Even if the voltages of the differential input signals INP and INN exceed the standard value, the differential input buffer 12 has a margin, so that it can operate normally within the range of the actual value.
However, if the time during which the voltages of the differential input signals INP and INN exceed the standard value is long, the differential input buffer 12 may not operate normally. It is desirable to set the appropriate time.
続いて、第１の入力電圧レンジ検出信号がＨ、かつ、第２の入力電圧レンジ検出信号がＨの場合、つまり、一方の差動入力信号INPの電圧が第１の入力電圧レンジに含まれているか、または、他方の差動入力信号INNの電圧が第５の入力電圧レンジに含まれていることが検出されている場合、カウンタ３０およびＦＦ３６のリセットが解除され、差動入力信号INP,INNの電圧が第２または第４の入力電圧レンジに含まれている場合と同様に動作するが、カウント終了信号がＬからＨに変化するよりも前に、ＯＲ回路３２の出力信号がＬからＨになり、フェイルフラグがＨになる。 Subsequently, when the first input voltage range detection signal is H and the second input voltage range detection signal is H, that is, the voltage of one differential input signal INP is included in the first input voltage range. Or when it is detected that the voltage of the other differential input signal INN is included in the fifth input voltage range, the reset of the counter 30 and the FF 36 is released, and the differential input signal INP, The operation is the same as when the voltage of INN is included in the second or fourth input voltage range, but the output signal of the OR circuit 32 is changed from L before the count end signal changes from L to H. H and the fail flag becomes H.
つまり、この場合、表３に示すように、フェイルフラグ発生回路２６は、あらかじめ設定された時間を待つことなく、直ちに、差動入力信号INP,INNの電圧が異常な入力電圧レンジに含まれていることを表すＨのフェイルフラグを出力する。 That is, in this case, as shown in Table 3, the fail flag generation circuit 26 immediately includes the voltages of the differential input signals INP and INN in the abnormal input voltage range without waiting for a preset time. H fail flag indicating that the
このように、フェイルフラグを出力することにより、差動入力信号INP,INNの電圧が、正常な入力電圧レンジに含まれているのか異常な入力電圧レンジに含まれているのかを特定することができるため、デバッグを容易化することができ、デバッグ時間を短縮することができる。 Thus, by outputting the fail flag, it is possible to specify whether the voltage of the differential input signals INP and INN is included in the normal input voltage range or the abnormal input voltage range. Therefore, debugging can be facilitated and debugging time can be shortened.
次に、フェイルフラグの利用例について説明する。 Next, an example of using the fail flag will be described.
図４は、図１に示すフェイルフラグの利用例を表す一例の回路図である。同図は、図１に示す入力電圧レンジモニタ回路１０において、さらに、記憶回路４２と、コモンモード電圧設定回路４４とを備えている。 FIG. 4 is a circuit diagram illustrating an example of use of the fail flag illustrated in FIG. This figure further includes a storage circuit 42 and a common mode voltage setting circuit 44 in the input voltage range monitor circuit 10 shown in FIG.
記憶回路４２のクロック入力端子には、０．０１Hzのクロックが入力され、データ入力端子Dataには、フェイルフラグが入力されている。
記憶回路４２は、フェイルフラグを一定時間毎、図４の例では、１００秒毎に記憶するものである。
A clock of 0.01 Hz is input to the clock input terminal of the memory circuit 42, and a fail flag is input to the data input terminal Data.
The storage circuit 42 stores the fail flag every fixed time, and every 100 seconds in the example of FIG.
前述のように、SerDesマクロを使用したシステムでは、例えば、１日中データ転送が行われ、その間に発生したエラーがカウントされて、エラーレートに問題があるかないかというチェックが行われる。
従って、記憶回路４２を備えることにより、記憶回路４２に記憶されたフェイルフラグのログを確認すれば、エラーの発生の有無はもちろん、どの時点で、差動入力信号INP,INNの電圧が異常な入力電圧レンジに変化したのかを知ることができる。
As described above, in a system using the SerDes macro, for example, data transfer is performed throughout the day, and errors occurring during the day are counted to check whether there is a problem in the error rate.
Therefore, by providing the memory circuit 42, if the failure flag log stored in the memory circuit 42 is confirmed, the voltage of the differential input signals INP and INN is abnormal at any time, as well as whether or not an error has occurred. You can know if the input voltage range has changed.
続いて、コモンモード電圧設定回路４４は、カップリングモード切替信号に応じて、ACカップリングモードとDCカップリングモードとを切り替え、ACカップリングモードの場合に、差動入力信号INP,INNのコモンモード電圧を、あらかじめ設定された所定の電圧に設定するものである。
本実施形態の場合、カップリングモード切替信号がＨの場合にACカップリングモードになり、カップリングモード切替信号がＬの場合にDCカップリングモードになる。
Subsequently, the common mode voltage setting circuit 44 switches between the AC coupling mode and the DC coupling mode according to the coupling mode switching signal, and in the case of the AC coupling mode, the common mode voltage setting circuit 44 commons the differential input signals INP and INN. The mode voltage is set to a predetermined voltage set in advance.
In this embodiment, the AC coupling mode is set when the coupling mode switching signal is H, and the DC coupling mode is set when the coupling mode switching signal is L.
コモンモード電圧設定回路４４は、ＮＯＲ回路４６と、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）４８とを備えている。
また、１００Ωの終端抵抗１３は、それぞれ、５０Ωの抵抗素子１３ａ、１３ｂに分割されている。抵抗素子１３ａ、１３ｂは、入力信号端子間に直列に接続されている。
ＮＯＲ回路４６には、フェイルフラグと、カップリングモード切替信号が入力されている。ＰＭＯＳ４８のソースは電源に接続され、ドレインは、抵抗素子１３ａ、１３ｂの間のノードに接続され、ゲートには、ＮＯＲ回路４６の出力信号が入力されている。
The common mode voltage setting circuit 44 includes a NOR circuit 46 and a PMOS (P-type MOS transistor) 48.
The 100Ω termination resistor 13 is divided into 50Ω resistance elements 13a and 13b, respectively. The resistance elements 13a and 13b are connected in series between the input signal terminals.
A failure flag and a coupling mode switching signal are input to the NOR circuit 46. The source of the PMOS 48 is connected to the power supply, the drain is connected to a node between the resistance elements 13a and 13b, and the output signal of the NOR circuit 46 is input to the gate.
コモンモード電圧設定回路４４では、カップリングモード切替信号がＨの場合、つまり、ACカップリングモードの場合、ＮＯＲ回路４６の出力信号がＬになり、ＰＭＯＳ４８がオン状態になる。これにより、抵抗素子１３ａ、１３ｂの間のノードの電圧、つまり、リファレンスクロックREFCLKDのコモンモード電圧が１．１Vに設定される。 In the common mode voltage setting circuit 44, when the coupling mode switching signal is H, that is, in the AC coupling mode, the output signal of the NOR circuit 46 becomes L, and the PMOS 48 is turned on. Thereby, the voltage of the node between the resistance elements 13a and 13b, that is, the common mode voltage of the reference clock REFCLKD is set to 1.1V.
一方、カップリングモード切替信号がＬの場合、つまり、DCカップリングモードの場合、ＮＯＲ回路４６の出力信号は、フェイルフラグに応じて変化する。 On the other hand, when the coupling mode switching signal is L, that is, in the DC coupling mode, the output signal of the NOR circuit 46 changes according to the fail flag.
フェイルフラグがＨの場合、ＮＯＲ回路４６の出力信号はＬになり、前述と同様に、リファレンスクロックREFCLKDのコモンモード電圧が１．１Vに設定される。フェイルフラグがＨの場合、つまり、エラーの発生時には、リファレンスクロックREFCLKDのコモンモード電圧が変動している場合が多い。従って、これにより、ACカップリングモードと同じように、差動入力信号INP,INNのコモンモード電圧を、強制的に、あらかじめ設定された１．１Vの電圧に設定することができる。 When the fail flag is H, the output signal of the NOR circuit 46 becomes L, and the common mode voltage of the reference clock REFCLKD is set to 1.1 V as described above. When the fail flag is H, that is, when an error occurs, the common mode voltage of the reference clock REFCLKD often varies. Therefore, as in the AC coupling mode, this allows the common mode voltage of the differential input signals INP and INN to be forcibly set to a preset voltage of 1.1V.
また、フェイルフラグがＬの場合、ＮＯＲ回路４６の出力信号はＨになり、ＰＭＯＳ４８がオフ状態になる。これにより、DCカップリングモードとなり、差動入力信号INP,INN間は、終端抵抗１３により終端される。 When the fail flag is L, the output signal of the NOR circuit 46 becomes H, and the PMOS 48 is turned off. As a result, the DC coupling mode is established, and the differential input signals INP and INN are terminated by the termination resistor 13.
最後に、差動入力信号の電圧が変化する様子を検証した結果について説明する。 Finally, the result of verifying the change of the voltage of the differential input signal will be described.
図５は、差動入力信号INP,INNの電圧が変化することを検証するためのシミュレーション回路の構成を表す一例の回路図である。同図に示すシミュレーション回路５０は、前述の１）に起因するリスクを具現化する状態の一例として、マクロ外部ではACカップリングモードを想定して差動入力信号INP,INNが入力されるのに対して、マクロ内部ではDCカップリングモードの設定となり、リファレンスクロックREFCLKDのコモンモード電圧がグランドに対してフローティングになる回路を模擬している。 FIG. 5 is a circuit diagram illustrating an example of a configuration of a simulation circuit for verifying that the voltages of the differential input signals INP and INN change. In the simulation circuit 50 shown in the figure, the differential input signals INP and INN are input outside the macro assuming an AC coupling mode as an example of a state that realizes the risk caused by the above 1). On the other hand, a DC coupling mode is set inside the macro, simulating a circuit in which the common mode voltage of the reference clock REFCLKD is floating with respect to the ground.
同図に示すシミュレーション回路５０において、差動入力バッファ１２には、それぞれ、ACカップリング容量５２ａ、５２ｂを介して、リファレンスクロックREFCLKDの差動入力信号INP,INNが入力され、差動入力信号INP,INNの間には終端抵抗１３が接続されている。
また、シミュレーション回路５０には、差動入力信号INP,INNのノードにおけるグランドに対するリーク電流を模擬するための抵抗素子５４ａ、５４ｂが、差動入力信号INP,INNのノードとグランドとの間にそれぞれ接続されている。
In the simulation circuit 50 shown in the figure, the differential input buffer 12 receives the differential input signals INP and INN of the reference clock REFCLKD via the AC coupling capacitors 52a and 52b, respectively, and the differential input signal INP. , INN is connected to a terminating resistor 13.
Further, in the simulation circuit 50, resistance elements 54a and 54b for simulating a leakage current with respect to the ground at the nodes of the differential input signals INP and INN are respectively provided between the nodes of the differential input signals INP and INN and the ground. It is connected.
実際の回路では、ACカップリング容量５２ａ、５２ｂの容量値は１００nF程度が主流であり、抵抗素子５４ａ、５４ｂの抵抗値は、デザインに依存して１０MΩ〜１０００MΩ程度である。また、終端抵抗１３の抵抗値は１００Ωである。
これに対し、シミュレーション回路５０では、SPICE（Simulation Program with Integrated Circuit Emphasis）シミュレーションによるシミュレーション時間を短縮するために、ACカップリング容量５２ａ、５２ｂの容量値C_ac_couplingを１nF、抵抗素子５４ａ、５４ｂの抵抗値R_leakを１kΩとしている。
従って、時定数、つまり、シミュレーション時間は、R_leak*C_ac_coupling=1μSになり、実際から１０６〜１０７倍の加速を行う設定となる。
In an actual circuit, the capacitance value of the AC coupling capacitors 52a and 52b is mainly about 100 nF, and the resistance value of the resistance elements 54a and 54b is about 10 MΩ to 1000 MΩ depending on the design. The resistance value of the termination resistor 13 is 100Ω.
On the other hand, in the simulation circuit 50, the capacitance value C_ac_coupling of the AC coupling capacitors 52a and 52b is set to 1 nF, and the resistance values of the resistance elements 54a and 54b, in order to shorten the simulation time by the simulation program with SPICE (Simulation Program with Integrated Circuit Emphasis). R_leak is 1 kΩ.
Accordingly, the time constant, that is, the simulation time is R_leak * C_ac_coupling = 1 μS, and is set to perform acceleration 10 6 to 10 7 times from the actual time.
図６は、図５に示すシミュレーション回路における差動入力信号INP,INNの電圧の経時変化を表すタイミングチャートである。
SPICEシミュレーションでは、電圧が０．９５V〜１．３５Vの範囲で変化する、振幅４００mVの差動入力信号INP,INNを入力した。
差動入力信号INP,INNは、実際は、振幅を保ちつつ上下に発振しているが、図６では、便宜的にその変化範囲を斜線で示している。
このタイミングチャートに示すように、差動入力信号INP,INNの電圧は、最初は、０．９５V〜１．３５Vの範囲で変化するが、上記の時定数のオーダーで、時間の経過とともに次第に低下していくことが分かる。本シミュレーションの加速条件を鑑みると、この結果は、実際の現象としては同様の変動が数秒のオーダーで起こりうることを示しており、本発明による継続的な入力電圧レンジモニタの有用性を示している。
FIG. 6 is a timing chart showing temporal changes in the voltages of the differential input signals INP and INN in the simulation circuit shown in FIG.
In the SPICE simulation, differential input signals INP and INN having an amplitude of 400 mV whose voltage varies in the range of 0.95V to 1.35V are input.
The differential input signals INP and INN actually oscillate up and down while maintaining the amplitude. In FIG. 6, the range of change is indicated by hatching for convenience.
As shown in this timing chart, the voltages of the differential input signals INP and INN initially change in the range of 0.95V to 1.35V, but gradually decrease with the passage of time in the order of the above time constant. I can see that In view of the acceleration conditions of this simulation, this result shows that the same fluctuation can occur in the order of several seconds as an actual phenomenon, and shows the usefulness of the continuous input voltage range monitor according to the present invention. Yes.
なお、本発明は上記実施形態に限定されず、第１および第２の入力電圧レンジ検出信号に基づいて、一方の差動入力信号INPの電圧が第２の入力電圧レンジに含まれているか、または、他方の差動入力信号INNの電圧が第４の入力電圧レンジに含まれていることが検出されている場合に、フェイルフラグ発生回路２６は、一方の差動入力信号INPの電圧が第２の入力電圧レンジに含まれている時間と、他方の差動入力信号INNの電圧が第４の入力電圧レンジに含まれている時間との累積時間があらかじめ設定された時間に到達した場合に、差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表すＨのフェイルフラグを発生してもよい。
これにより、差動入力信号INP,INNが電源とグランドとの間でふらついている場合にも、差動入力信号INP,INNの電圧が不安定であることを特定することができる。
Note that the present invention is not limited to the above embodiment, and based on the first and second input voltage range detection signals, whether the voltage of one differential input signal INP is included in the second input voltage range, Alternatively, when it is detected that the voltage of the other differential input signal INN is included in the fourth input voltage range, the fail flag generation circuit 26 determines that the voltage of the one differential input signal INP is the first. When the accumulated time of the time included in the input voltage range of 2 and the time of the voltage of the other differential input signal INN included in the fourth input voltage range reaches a preset time. Alternatively, an H fail flag indicating that the voltage of the differential input signal is included in an abnormal input voltage range may be generated.
Thereby, even when the differential input signals INP and INN are staggered between the power supply and the ground, it is possible to specify that the voltages of the differential input signals INP and INN are unstable.
また、入力電圧レンジ検出信号を一定時間毎に記憶する記憶回路を備えていてもよい。
これにより、差動入力信号INP,INNの電圧が、どの時点で、どの入力電圧レンジでエラーとなったのかを知ることができる。
Moreover, you may provide the memory | storage circuit which memorize | stores an input voltage range detection signal for every fixed time.
Thereby, it is possible to know at which time the voltage of the differential input signals INP and INN has an error in which input voltage range.
本発明は、上記実施形態として示す各構成要素の具体的な構成に限定されず、同様の機能を果たす各種構成の回路を使用して実現することが可能である。
また、本発明は、SerDesマクロが備えるPLL回路で使用されるリファレンスクロックREFCLKDに限らず、各種の差動入力信号に対しても同様に適用可能である。
The present invention is not limited to the specific configuration of each component shown as the above embodiment, and can be realized by using circuits having various configurations that perform the same function.
The present invention is not limited to the reference clock REFCLKD used in the PLL circuit included in the SerDes macro, but can be similarly applied to various differential input signals.
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
The present invention is basically as described above.
Although the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and it is needless to say that various improvements and modifications may be made without departing from the gist of the present invention.
１０ 入力電圧レンジモニタ回路
１２ 差動入力バッファ
１３ 終端抵抗
１３ａ、１３ｂ、５４ａ、５４ｂ 抵抗素子
１４ PLL回路
１６，１８，２０，２２ 比較器
２４ 入力電圧レンジ検出回路
２６ フェイルフラグ発生回路
２８ ＯＳＣ（クロック発振回路）
３０ カウンタ
３２ ＯＲ回路
３４ フェイルフラグ出力回路
３６ フリップフロップ（ＦＦ）
３８ インバータ
４０ ＡＮＤ回路
４２ 記憶回路
４４ コモンモード電圧設定回路
４６ ＮＯＲ回路
４８ ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）
５２ａ、５２ｂ ACカップリング容量
DESCRIPTION OF SYMBOLS 10 Input voltage range monitor circuit 12 Differential input buffer 13 Terminating resistor 13a, 13b, 54a, 54b Resistive element 14 PLL circuit 16, 18, 20, 22 Comparator 24 Input voltage range detection circuit 26 Fail flag generation circuit 28 OSC (clock Oscillation circuit)
30 counter 32 OR circuit 34 fail flag output circuit 36 flip-flop (FF)
38 Inverter 40 AND circuit 42 Memory circuit 44 Common mode voltage setting circuit 46 NOR circuit 48 PMOS (P-type MOS transistor)
52a, 52b AC coupling capacity
Claims (7)
前記差動入力信号の電圧と、第１の基準高電圧、前記第１の基準高電圧よりも高い第２の基準高電圧、第１の基準低電圧および前記第１の基準低電圧よりも低い第２の基準低電圧とを各々比較し、その比較結果を表す第１、第２、第３および第４の電圧比較信号を出力する第１、第２、第３および第４の比較器と、
前記第１〜第４の電圧比較信号に基づいて、前記差動入力信号の電圧が、前記第２の基準高電圧よりも高い第１の入力電圧レンジ、前記第２の基準高電圧よりも低く、前記第１の基準高電圧よりも高い第２の入力電圧レンジ、前記第１の基準高電圧よりも低く、前記第１の基準低電圧よりも高い第３の入力電圧レンジ、前記第１の基準低電圧よりも低く、前記第２の基準低電圧よりも高い第４の入力電圧レンジ、および、前記第２の基準低電圧よりも低い第５の入力電圧レンジのうちのどの入力電圧レンジに含まれているのかを検出して、その検出結果を表す入力電圧レンジ検出信号を出力する入力電圧レンジ検出回路とを備え、
前記第１の基準高電圧および前記第１の基準低電圧は、それぞれ、規格により決定された前記差動入力信号の最大電圧および最小電圧であり、前記第２の基準高電圧および前記第２の基準低電圧は、それぞれ、前記差動入力バッファが受信することが可能な前記差動入力信号の最大電圧および最小電圧であることを特徴とする入力電圧レンジモニタ回路。 An input voltage range monitor circuit for monitoring an input voltage range of a differential input signal received by a differential input buffer,
Voltage of the differential input signal, first reference high voltage, second reference high voltage higher than the first reference high voltage, first reference low voltage, and lower than the first reference low voltage First, second, third, and fourth comparators that respectively compare the second reference low voltage and output first, second, third, and fourth voltage comparison signals that represent the comparison results; ,
Based on the first to fourth voltage comparison signals, a voltage of the differential input signal is lower than a first input voltage range higher than the second reference high voltage and lower than the second reference high voltage. A second input voltage range higher than the first reference high voltage; a third input voltage range lower than the first reference high voltage and higher than the first reference low voltage; Which input voltage range is a fourth input voltage range lower than a reference low voltage and higher than the second reference low voltage, and a fifth input voltage range lower than the second reference low voltage. An input voltage range detection circuit that detects whether it is included and outputs an input voltage range detection signal representing the detection result;
The first reference high voltage and the first reference low voltage are a maximum voltage and a minimum voltage of the differential input signal determined by a standard, respectively, and the second reference high voltage and the second reference low voltage An input voltage range monitor circuit, wherein the reference low voltage is a maximum voltage and a minimum voltage of the differential input signal that can be received by the differential input buffer, respectively.
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