JP6124692B2 - Game machine - Google Patents
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Description
本発明は、遊技媒体を用いて所定の遊技を行うことが可能であり、遊技媒体が進入可能な遊技領域が設けられ、始動領域を遊技媒体が通過したことにもとづいて、各々を識別可能な複数種類の識別情報の可変表示を行うパチンコ遊技機等の遊技機に関する。 In the present invention, a predetermined game can be played using a game medium, a game area into which the game medium can enter is provided, and each can be identified based on the fact that the game medium has passed through the starting area. The present invention relates to a gaming machine such as a pachinko gaming machine that variably displays a plurality of types of identification information.
遊技機として、遊技媒体である遊技球を発射装置によって遊技領域に発射し、遊技領域に設けられている入賞口などの入賞領域に遊技球が入賞すると、所定個の賞球が遊技者に払い出されるものがある。さらに、識別情報を可変表示(「変動」ともいう。)可能な可変表示部が設けられ、可変表示部において識別情報の可変表示の表示結果が特定表示結果となった場合に、所定の遊技価値を遊技者に与えるように構成されたものがある。 As a gaming machine, a game ball, which is a game medium, is launched into a game area by a launching device, and when a game ball wins a prize area such as a prize opening provided in the game area, a predetermined number of prize balls are paid out to the player. There is something to be done. Further, a variable display unit capable of variably displaying the identification information (also referred to as “fluctuation”) is provided, and a predetermined game value is obtained when the display result of the variable display of the identification information in the variable display unit becomes a specific display result. Are configured to give the player.
なお、遊技価値とは、遊技機の遊技領域に設けられた可変入賞球装置の状態が打球が入賞しやすい遊技者にとって有利な状態になることや、遊技者にとって有利な状態になるための権利を発生させたりすることや、賞球払出の条件が成立しやすくなる状態になることである。 The game value is the right that the state of the variable winning ball apparatus provided in the gaming area of the gaming machine becomes advantageous for a player who is easy to win, and the right for becoming advantageous for a player. In other words, or a condition for winning a prize ball is easily established.
パチンコ遊技機では、始動入賞口に遊技球が入賞したことにもとづいて可変表示部において開始される特別図柄(識別情報)の可変表示の表示結果として、あらかじめ定められた特定の表示態様が導出表示された場合に、「大当り」が発生する。なお、導出表示とは、図柄を停止表示させることである(いわゆる再変動の前の停止を除く。)。大当りが発生すると、例えば、大入賞口が所定回数開放して打球が入賞しやすい大当り遊技状態に移行する。そして、各開放期間において、所定個(例えば10個)の大入賞口への入賞があると大入賞口は閉成する。そして、大入賞口の開放回数は、所定回数(例えば15ラウンド)に固定されている。なお、各開放について開放時間(例えば29秒)が決められ、入賞数が所定個に達しなくても開放時間が経過すると大入賞口は閉成する。以下、各々の大入賞口の開放期間をラウンドということがある。 In a pachinko machine, a specific display mode determined in advance is derived and displayed as a display result of variable display of a special symbol (identification information) that is started in the variable display unit based on the winning of a game ball at the start winning opening. If this happens, a “big hit” will occur. Note that the derivation display is to stop and display a symbol (excluding stop before so-called re-variation). When the big hit occurs, for example, the big winning opening is opened a predetermined number of times, and the game shifts to a big hit gaming state where the hit ball is easy to win. And in each open period, if there is a prize for a predetermined number (for example, 10) of the big prize opening, the big prize opening is closed. And the number of times the special winning opening is opened is fixed to a predetermined number (for example, 15 rounds). An opening time (for example, 29 seconds) is determined for each opening, and even if the number of winnings does not reach a predetermined number, the big winning opening is closed when the opening time elapses. Hereinafter, the opening period of each special winning opening may be referred to as a round.
そのような遊技機において、遊技媒体(遊技球)を振り分けるための振分装置が遊技領域に設けられるように構成されたものがある。例えば、特許文献1には、遊技領域に振分装置(振分ユニット)を設け、振分装置に流入した遊技媒体の自重により振分装置内に設けられた回転体が回転することによって、振分装置に流入した遊技媒体が第1領域と第2領域とに交互に振り分けられることが記載されている。
Some of these gaming machines are configured such that a distribution device for distributing game media (game balls) is provided in the game area. For example, in
しかし、特許文献1に記載された遊技機では、振分装置に関して何らかの異常が発生すると、正常に遊技媒体(遊技球)の振り分けを行うことができなくなり、遊技を正常に行うことができなくなるおそれがある。
However, in the gaming machine described in
そこで、本発明は、振分装置の異常により遊技を正常に行えなくなることを防止できる遊技機を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a gaming machine that can prevent a game from being unable to be normally performed due to an abnormality of a sorting device.
(手段1)本発明による遊技機は、遊技媒体(例えば、遊技球)を用いて所定の遊技を行うことが可能であり、遊技媒体が進入可能な遊技領域(例えば、遊技領域7)が設けられ、始動領域(例えば、第1始動入賞口13、第2始動入賞口14、第3始動入賞口17)を遊技媒体が通過したことにもとづいて、各々を識別可能な複数種類の識別情報(例えば、第1特別図柄、第2特別図柄、演出図柄)の可変表示を行う遊技機であって、始動領域として第1始動領域(例えば、第1始動入賞口13)および第2始動領域(例えば、第2始動入賞口14)が設けられ、遊技媒体を振り分けるための振分装置(例えば、振分装置200)が遊技領域に設けられ、振分装置は、遊技領域に進入した遊技媒体が当該振分装置に流入可能な流入口(例えば、流入口201)と、流入口から流入した遊技媒体が通過可能な複数の通路(例えば、左側通路203、右側通路204)と、流入口から流入した遊技媒体を複数の通路のうちのいずれかに振り分ける振分手段(例えば、振分部材202)とを含み、振分手段は、流入口から遊技媒体が流入したことにもとづいて、複数の通路のうちの第1通路(例えば、左側通路203)に遊技媒体を振り分けやすい第1状態(例えば、図2(a),(d)に示すように振分部材202が右側に倒れた状態)と第2通路(例えば、右側通路204)に遊技媒体を振り分けやすい第2状態(例えば、図2(b),(c)に示すように振分部材202が左側に倒れた状態)とに所定の順序に従って切り替わり(例えば、図2に示すように交互に切り替わる)、第1始動領域は、第1通路に振り分けられた遊技媒体が通過しやすい態様で設けられ(例えば、図2および図3に示すように、第1始動入賞口13は左側流出口205の下方に設けられている)、第2始動領域は、第2通路に振り分けられた遊技媒体が通過しやすい態様で設けられ(例えば、図2および図3に示すように、第2始動入賞口14は右側流出口206の下方に設けられている)、遊技媒体が第1始動領域または第2始動領域を通過したことにもとづいて遊技媒体が通過した始動領域に対応する記憶領域(例えば、第1始動口監視用バッファおよび第2始動口監視用バッファ)を加算対象として当該記憶領域に格納された値に所定値を加算する加算手段例えば、遊技制御用マイクロコンピュータ560がステップS254を実行する部分)と、加算手段による加算結果が所定条件(例えば、加算結果が判定値(5)以上である、または加算バッファの値とクリアバッファの値との差が所定値以上である)を満たしたことにもとづいて異常と判定する異常判定手段(例えば、遊技制御用マイクロコンピュータ560がステップS259を実行する部分)と、遊技の進行を制御する遊技制御用マイクロコンピュータ(例えば、遊技制御用マイクロコンピュータ560)と、所定事象が発生(例えば、IAT回路506aからのIAT信号の入力、ウオッチドッグタイマ(WDT)506bからのタイムアウト信号の入力)したことにもとづいて第1リセット(例えば、システムリセット)を発生させるか第2リセット(例えば、ユーザリセット)を発生させるかを設定可能なリセット設定手段(例えば、遊技制御用マイクロコンピュータ560におけるプログラム管理エリアの図14に示すリセット設定(KRES)のビット7の設定値に従ってステップS1001,S1011を実行する部分)とをさらに備え、第1リセットの発生後にはセキュリティチェックを実行する一方、第2リセットの発生後にはセキュリティチェックを実行せず(例えば、遊技制御用マイクロコンピュータ560は、図48(A)に示すように、ステップS1004の後にはステップS1006でセキュリティチェックを実行し、図48(B)に示すように、ステップS1014の後にはセキュリティチェックを実行しない)、遊技制御用マイクロコンピュータは、遊技機への電力供給が停止していても、遊技に関する制御を行う際に発生する情報を所定期間保持可能な記憶手段(例えば、RAM55(バックアップRAM))と、所定の処理(例えば、メイン処理におけるループ処理、タイマ割込処理)を実行可能な所定処理実行手段(例えば、遊技制御用マイクロコンピュータ560におけるステップS16〜S19,S20〜S34を実行する部分)と、所定の処理の実行中に所定事象が発生したときに記憶手段の記憶内容を初期化する初期化手段(例えば、遊技制御用マイクロコンピュータ560において、ステップS16〜S19,S20〜S34の実行中にIAT回路506aからのIAT信号やウオッチドッグタイマ(WDT)506bからのタイムアウト信号を入力したときには、図52および図53に示す電源断処理を実行することなく、リセット後にメイン処理が開始されたときにステップS10〜S13を実行する部分)とを含むことを特徴とする。
そのような構成により、振分装置の異常判定を行うことができるので、振分装置の異常により遊技を正常に行えなくなることを防止することができる。
(Means 1) The gaming machine according to the present invention is capable of performing a predetermined game using a game medium (for example, a game ball), and is provided with a game area (for example, a game area 7) into which the game medium can enter. And a plurality of types of identification information (for example, each of which can be identified based on the fact that the game medium has passed through the starting area (for example, the first starting winning
With such a configuration, it is possible to perform abnormality determination of the sorting device, so that it is possible to prevent the game from being performed normally due to abnormality of the sorting device.
(手段2)本発明による遊技機は、遊技媒体(例えば、遊技球)を用いて所定の遊技を行うことが可能であり、遊技媒体が進入可能な遊技領域(例えば、遊技領域7)が設けられ、始動領域(例えば、第1始動入賞口13、第2始動入賞口14、第3始動入賞口17)を遊技媒体が通過したことにもとづいて、各々を識別可能な複数種類の識別情報(例えば、第1特別図柄、第2特別図柄、演出図柄)の可変表示を行う遊技機であって、始動領域として第1始動領域(例えば、第1始動入賞口13)および第2始動領域(例えば、第2始動入賞口14)が設けられ、遊技媒体を振り分けるための振分装置(例えば、振分装置200)が遊技領域に設けられ、振分装置は、遊技領域に進入した遊技媒体が当該振分装置に流入可能な流入口(例えば、流入口201)と、流入口から流入した遊技媒体が通過可能な複数の通路(例えば、左側通路203、右側通路204)と、流入口から流入した遊技媒体を複数の通路のうちのいずれかに振り分ける振分手段(例えば、振分部材202)とを含み、振分手段は、流入口から遊技媒体が流入したことにもとづいて、複数の通路のうちの第1通路(例えば、左側通路203)に遊技媒体を振り分けやすい第1状態(例えば、図2(a),(d)に示すように振分部材202が右側に倒れた状態)と第2通路(例えば、右側通路204)に遊技媒体を振り分けやすい第2状態(例えば、図2(b),(c)に示すように振分部材202が左側に倒れた状態)とに所定の順序に従って切り替わり(例えば、図2に示すように交互に切り替わる)、第1始動領域は、第1通路に振り分けられた遊技媒体が通過しやすい態様で設けられ(例えば、図2および図3に示すように、第1始動入賞口13は左側流出口205の下方に設けられている)、第2始動領域は、第2通路に振り分けられた遊技媒体が通過しやすい態様で設けられ(例えば、図2および図3に示すように、第2始動入賞口14は右側流出口206の下方に設けられている)、遊技媒体が第1始動領域または第2始動領域を通過したことにもとづいて遊技媒体が通過した始動領域に対応する記憶領域(例えば、第1始動口監視用バッファおよび第2始動口監視用バッファ)を減算対象として当該記憶領域に格納された値から所定値を減算する減算手段(例えば、遊技制御用マイクロコンピュータ560がステップS254bを実行する部分)と、減算手段による減算結果が所定条件(例えば、減算結果が0である、または減算バッファの値と初期値設定バッファの値との差が所定値以上である)を満たしたことにもとづいて異常と判定する異常判定手段(例えば、遊技制御用マイクロコンピュータ560がステップS259bを実行する部分)と、遊技の進行を制御する遊技制御用マイクロコンピュータ(例えば、遊技制御用マイクロコンピュータ560)と、所定事象が発生(例えば、IAT回路506aからのIAT信号の入力、ウオッチドッグタイマ(WDT)506bからのタイムアウト信号の入力)したことにもとづいて第1リセット(例えば、システムリセット)を発生させるか第2リセット(例えば、ユーザリセット)を発生させるかを設定可能なリセット設定手段(例えば、遊技制御用マイクロコンピュータ560におけるプログラム管理エリアの図14に示すリセット設定(KRES)のビット7の設定値に従ってステップS1001,S1011を実行する部分)とをさらに備え、第1リセットの発生後にはセキュリティチェックを実行する一方、第2リセットの発生後にはセキュリティチェックを実行せず(例えば、遊技制御用マイクロコンピュータ560は、図48(A)に示すように、ステップS1004の後にはステップS1006でセキュリティチェックを実行し、図48(B)に示すように、ステップS1014の後にはセキュリティチェックを実行しない)、遊技制御用マイクロコンピュータは、遊技機への電力供給が停止していても、遊技に関する制御を行う際に発生する情報を所定期間保持可能な記憶手段(例えば、RAM55(バックアップRAM))と、所定の処理(例えば、メイン処理におけるループ処理、タイマ割込処理)を実行可能な所定処理実行手段(例えば、遊技制御用マイクロコンピュータ560におけるステップS16〜S19,S20〜S34を実行する部分)と、所定の処理の実行中に所定事象が発生したときに記憶手段の記憶内容を初期化する初期化手段(例えば、遊技制御用マイクロコンピュータ560において、ステップS16〜S19,S20〜S34の実行中にIAT回路506aからのIAT信号やウオッチドッグタイマ(WDT)506bからのタイムアウト信号を入力したときには、図52および図53に示す電源断処理を実行することなく、リセット後にメイン処理が開始されたときにステップS10〜S13を実行する部分)とを含むことを特徴とする。
そのような構成により、振分装置の異常判定を行うことができるので、振分装置の異常により遊技を正常に行えなくなることを防止することができる。
(Means 2) The gaming machine according to the present invention is capable of performing a predetermined game using a game medium (for example, a game ball), and has a game area (for example, a game area 7) into which the game medium can enter. And a plurality of types of identification information (for example, each of which can be identified based on the fact that the game medium has passed through the starting area (for example, the first starting winning
With such a configuration, it is possible to perform abnormality determination of the sorting device, so that it is possible to prevent the game from being performed normally due to abnormality of the sorting device.
(手段3)手段1または手段2において、始動領域を遊技媒体が通過しやすい高頻度状態(例えば、高ベース状態)に制御する高頻度状態制御手段(例えば、遊技制御用マイクロコンピュータ560がステップS166を実行し、高ベース状態に制御する部分)を備え、異常判定手段は、高頻度状態に制御されているときには異常と判定しない(例えば、遊技制御用マイクロコンピュータ560がステップS257,S258を実行する部分)ように構成されていてもよい。
そのような構成によれば、不要な異常判定が行われてしまう無駄を防止することができる。
(Means 3) In the
According to such a configuration, it is possible to prevent wasteful use of unnecessary abnormality determination.
(手段4)手段1から手段3のうちのいずれかにおいて、始動領域を遊技媒体が通過した後、開始条件が成立したことにもとづいて識別情報の可変表示を行う可変表示手段にあらかじめ定められた特定表示結果(例えば、大当り図柄)が導出表示されたときに遊技者にとって有利な特定遊技状態(例えば、大当り遊技状態)に制御する遊技機であって、始動領域を遊技媒体が通過したが、開始条件が成立していないときに保留記憶として所定数(例えば上限4)まで記憶する保留記憶手段(例えば、第1保留記憶バッファ、第2保留記憶バッファ)と、保留記憶手段に記憶された保留記憶にもとづく識別情報の可変表示の表示結果が特定表示結果となるか否かを、当該保留記憶にもとづく識別情報の可変表示の表示結果を導出表示するよりも前に判定する特定判定手段(例えば、遊技制御用マイクロコンピュータ560がS2061A,S2061Bを実行する部分)と、特定判定手段の判定にもとづいて、当該特定判定手段の判定対象となった可変表示の表示結果が特定表示結果となることを予告する特定演出を実行可能な特定演出実行手段(例えば、演出制御用マイクロコンピュータ100がS631,S801,S802を実行する部分)と、始動領域を遊技媒体が通過しやすい高頻度状態に制御する高頻度状態制御手段(例えば、遊技制御用マイクロコンピュータ560がステップS166を実行し、高ベース状態に制御する部分)とを備え、特定演出実行手段は、高頻度状態に制御されていないときには所定回の可変表示に亘る第1特定演出を実行可能であり、高頻度状態に制御されているときには所定回よりも少ない特定回の可変表示に亘る第2特定演出を実行可能である(例えば、演出制御用マイクロコンピュータ100がS631を実行する部分。図72参照)ように構成されていてもよい。
そのような構成によれば、遊技状態に応じた特定演出を実行することができる。
(Means 4) In any one of the
According to such a structure, the specific effect according to the gaming state can be executed.
以下、本発明の実施の形態を、図面を参照して説明する。まず、遊技機の一例であるパチンコ遊技機1の全体の構成について説明する。図1はパチンコ遊技機1を正面からみた正面図である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. First, the overall configuration of a
パチンコ遊技機1は、縦長の方形状に形成された外枠(図示せず)と、外枠の内側に開閉可能に取り付けられた遊技枠とで構成される。また、パチンコ遊技機1は、遊技枠に開閉可能に設けられている額縁状に形成されたガラス扉枠2を有する。遊技枠は、外枠に対して開閉自在に設置される前面枠(図示せず)と、機構部品等が取り付けられる機構板(図示せず)と、それらに取り付けられる種々の部品(後述する遊技盤6を除く)とを含む構造体である。
The
ガラス扉枠2の下部表面には打球供給皿(上皿)3がある。打球供給皿3の下部には、打球供給皿3に収容しきれない遊技球を貯留する余剰球受皿4や、打球を発射する打球操作ハンドル(操作ノブ)5が設けられている。また、ガラス扉枠2の背面には、遊技盤6が着脱可能に取り付けられている。なお、遊技盤6は、それを構成する板状体と、その板状体に取り付けられた種々の部品とを含む構造体である。また、遊技盤6の前面には、打ち込まれた遊技球が流下可能な遊技領域7が形成されている。
On the lower surface of the
余剰球受皿(下皿)4を形成する部材には、例えば下皿本体の上面における手前側の所定位置(例えば下皿の中央部分)などに、スティック形状(棒形状)に構成され、遊技者が把持して複数方向(前後左右)に傾倒操作が可能なスティックコントローラ122が取り付けられている。なお、スティックコントローラ122には、遊技者がスティックコントローラ122の操作桿を操作手(例えば左手など)で把持した状態において、所定の操作指(例えば人差し指など)で押引操作することなどにより所定の指示操作が可能なトリガボタン121(図5を参照)が設けられ、スティックコントローラ122の操作桿の内部には、トリガボタン121に対する押引操作などによる所定の指示操作を検知するトリガセンサ125(図5を参照)が内蔵されている。また、スティックコントローラ122の下部における下皿の本体内部などには、操作桿に対する傾倒操作を検知する傾倒方向センサユニット123(図5を参照)が設けられている。また、スティックコントローラ122には、スティックコントローラ122を振動動作させるためのバイブレータ用モータ126(図5を参照)が内蔵されている。
The member that forms the extra ball tray (lower tray) 4 is configured in a stick shape (bar shape), for example, at a predetermined position on the front side of the upper surface of the lower tray main body (for example, the central portion of the lower tray). Is attached to the
打球供給皿(上皿)3を形成する部材には、例えば上皿本体の上面における手前側の所定位置(例えばスティックコントローラ122の上方)などに、遊技者が押下操作などにより所定の指示操作を可能なプッシュボタン120が設けられている。プッシュボタン120は、遊技者からの押下操作などによる所定の指示操作を、機械的、電気的、あるいは、電磁的に、検出できるように構成されていればよい。プッシュボタン120の設置位置における上皿の本体内部などには、プッシュボタン120に対してなされた遊技者の操作行為を検知するプッシュセンサ124(図5を参照)が設けられていればよい。図1に示す構成例では、プッシュボタン120とスティックコントローラ122の取付位置が、上皿及び下皿の中央部分において上下の位置関係にある。これに対して、上下の位置関係を保ったまま、プッシュボタン120及びスティックコントローラ122の取付位置を、上皿及び下皿において左右のいずれかに寄せた位置としてもよい。あるいは、プッシュボタン120とスティックコントローラ122の取付位置が上下の位置関係にはなく、例えば左右の位置関係にあるものとしてもよい。
The member that forms the hitting ball supply tray (upper plate) 3 is subjected to a predetermined instruction operation, for example, by a player pressing a predetermined position on the upper surface of the upper plate body (for example, above the stick controller 122). A
遊技領域7の中央付近には、液晶表示装置(LCD)で構成された演出表示装置9が設けられている。演出表示装置9の表示画面には、第1特別図柄または第2特別図柄の可変表示に同期した演出図柄の可変表示を行う演出図柄表示領域がある。よって、演出表示装置9は、演出図柄の可変表示を行う可変表示装置に相当する。演出図柄表示領域には、例えば「左」、「中」、「右」の3つの装飾用(演出用)の演出図柄を可変表示する図柄表示エリアがある。図柄表示エリアには「左」、「中」、「右」の各図柄表示エリアがあるが、図柄表示エリアの位置は、演出表示装置9の表示画面において固定的でなくてもよいし、図柄表示エリアの3つ領域が離れてもよい。演出表示装置9は、演出制御基板に搭載されている演出制御用マイクロコンピュータによって制御される。演出制御用マイクロコンピュータが、第1特別図柄表示器8aで第1特別図柄の可変表示が実行されているときに、その可変表示に伴って演出表示装置9で演出表示を実行させ、第2特別図柄表示器8bで第2特別図柄の可変表示が実行されているときに、その可変表示に伴って演出表示装置9で演出表示を実行させるので、遊技の進行状況を把握しやすくすることができる。
An
また、演出表示装置9において、最終停止図柄(例えば左右中図柄のうち中図柄)となる図柄以外の図柄が、所定時間継続して、大当り図柄(例えば左中右の図柄が同じ図柄で揃った図柄の組み合わせ)と一致している状態で停止、揺動、拡大縮小もしくは変形している状態、または、複数の図柄が同一図柄で同期して変動したり、表示図柄の位置が入れ替わっていたりして、最終結果が表示される前で大当り発生の可能性が継続している状態(以下、これらの状態をリーチ状態という。)において行われる演出をリーチ演出という。また、リーチ状態やその様子をリーチ態様という。さらに、リーチ演出を含む可変表示をリーチ可変表示という。そして、演出表示装置9に変動表示される図柄の表示結果が大当り図柄でない場合には「はずれ」となり、変動表示状態は終了する。遊技者は、大当りをいかにして発生させるかを楽しみつつ遊技を行う。
Further, in the
演出表示装置9の表示画面の右上方部には、演出図柄と後述する特別図柄および普通図柄とに次ぐ第4図柄を表示する第4図柄表示領域9c,9dが設けられている。この実施の形態では、後述する第1特別図柄の変動表示に同期して第1特別図柄用の第4図柄の変動表示が行われる第1特別図柄用の第4図柄表示領域9cと、第2特別図柄の変動表示に同期して第2特別図柄用の第4図柄の変動表示が行われる第2特別図柄用の第4図柄表示領域9dとが設けられている。
In the upper right part of the display screen of the
この実施の形態では、特別図柄の変動表示に同期して演出図柄の変動表示が実行されるのであるが(ただし、正確には、演出図柄の変動表示は、演出制御用マイクロコンピュータ100側で変動パターンコマンドにもとづいて認識した変動時間を計測することによって行われる。)、演出表示装置9を用いた演出を行う場合、例えば、演出図柄の変動表示を含む演出内容が画面上から一瞬消えるような演出が行われたり、可動物が画面上の全部または一部を遮蔽するような演出が行われたりするなど、演出態様が多様化してきている。そのため、演出表示装置9上の表示画面を見ていても、現在変動表示中の状態であるのか否か認識しにくい場合も生じている。そこで、この実施の形態では、演出表示装置9の表示画面の一部でさらに第4図柄の変動表示を行うことによって、第4図柄の状態を確認することにより現在変動表示中の状態であるのか否かを確実に認識可能としている。なお、第4図柄は、常に一定の動作で変動表示され、画面上から消えたり遮蔽物で遮蔽されたりすることはないため、常に視認することができる。
In this embodiment, the variation display of the effect symbol is executed in synchronization with the variation display of the special symbol (however, to be precise, the variation display of the effect symbol is varied on the
なお、第1特別図柄用の第4図柄と第2特別図柄用の第4図柄とを、第4図柄と総称することがあり、第1特別図柄用の第4図柄表示領域9cと第2特別図柄用の第4図柄表示領域9dを、第4図柄表示領域と総称することがある。 The 4th symbol for the first special symbol and the 4th symbol for the 2nd special symbol may be collectively referred to as the 4th symbol, and the 4th symbol display area 9c for the 1st special symbol and the 2nd special symbol The 4th symbol display area 9d for symbols may be collectively referred to as a 4th symbol display area.
第4図柄の変動(可変表示)は、第4図柄表示領域9c,9dを所定の表示色(例えば、青色)で一定の時間間隔で点灯と消灯とを繰り返す状態を継続することによって実現される。第1特別図柄表示器8aにおける第1特別図柄の可変表示と、第1特別図柄用の第4図柄表示領域9cにおける第1特別図柄用の第4図柄の可変表示とは同期している。第2特別図柄表示器8bにおける第2特別図柄の可変表示と、第2特別図柄用の第4図柄表示領域9dにおける第2特別図柄用の第4図柄の可変表示とは同期している。同期とは、可変表示の開始時点および終了時点が同じであって、可変表示の期間が同じであることをいう。
The variation (variable display) of the fourth symbol is realized by continuing the state where the fourth symbol display areas 9c and 9d are repeatedly turned on and off at a predetermined time interval in a predetermined display color (for example, blue). . The variable display of the first special symbol on the first special
また、第1特別図柄表示器8aにおいて大当り図柄が停止表示されるときには、第1特別図柄用の第4図柄表示領域9cにおいて大当りを想起させる表示色(はずれとは異なる表示色。例えば、はずれのときには青色で表示されるのに対して、大当りのときには赤色で表示される。また、第2特別図柄表示器8bにおいて大当り図柄が停止表示されるときには、第2特別図柄用の第4図柄表示領域9dにおいて大当りを想起させる表示色(はずれとは異なる表示色。例えば、はずれのときには青色で表示されるのに対して、大当りのときには赤色で表示される。
When the big hit symbol is stopped and displayed on the first
なお、この実施の形態では、第4図柄表示領域を演出表示装置9の表示画面の一部に設ける場合を示しているが、演出表示装置9とは別に、ランプやLEDなどの発光体を用いて第4図柄表示領域を実現するようにしてもよい。この場合、例えば、第4図柄の変動(可変表示)を、2つのLEDが交互に点灯する状態を継続することによって実現されるようにしてもよく、2つのLEDのうちのいずれのLEDが停止表示されたかによって大当り図柄が停止表示されたか否かを表すようにしてもよい。
In this embodiment, the case where the 4th symbol display area is provided on a part of the display screen of the
演出表示装置9の右方には、識別情報としての第1特別図柄を可変表示する第1特別図柄表示器(第1可変表示部)8aが設けられている。この実施の形態では、第1特別図柄表示器8aは、0〜9の数字を可変表示可能な簡易で小型の表示器(例えば7セグメントLED)で実現されている。すなわち、第1特別図柄表示器8aは、0〜9の数字(または、記号)を可変表示するように構成されている。また、演出表示装置9の右方(第1特別図柄表示器8aの右隣)には、識別情報としての第2特別図柄を可変表示する第2特別図柄表示器(第2可変表示部)8bも設けられている。第2特別図柄表示器8bは、0〜9の数字を可変表示可能な簡易で小型の表示器(例えば7セグメントLED)で実現されている。すなわち、第2特別図柄表示器8bは、0〜9の数字(または、記号)を可変表示するように構成されている。
On the right side of the
小型の表示器は、例えば方形状に形成されている。また、この実施の形態では、第1特別図柄の種類と第2特別図柄の種類とは同じ(例えば、ともに0〜9の数字)であるが、種類が異なっていてもよい。また、第1特別図柄表示器8aおよび第2特別図柄表示器8bは、それぞれ、例えば、00〜99の数字(または、2桁の記号)を可変表示するように構成されていてもよい。
The small display is formed in a square shape, for example. In this embodiment, the type of the first special symbol and the type of the second special symbol are the same (for example, both 0 to 9), but the types may be different. Further, the first
以下、第1特別図柄と第2特別図柄とを特別図柄と総称することがあり、第1特別図柄表示器8aと第2特別図柄表示器8bとを特別図柄表示器(可変表示部)と総称することがある。
Hereinafter, the first special symbol and the second special symbol may be collectively referred to as a special symbol, and the first
なお、この実施の形態では、2つの特別図柄表示器8a,8bを備える場合を示しているが、遊技機は、特別図柄表示器を1つのみ備えるものであってもよい。
Although this embodiment shows a case where two
第1特別図柄の可変表示は、可変表示の実行条件である第1始動条件が成立(この実施の形態では、技球が第1始動入賞口13を通過(入賞を含む)したこと)した後、可変表示の開始条件(例えば、第1保留記憶数が0でない場合であって、第1特別図柄および第2特別図柄の可変表示が実行されていない状態であり、かつ、大当り遊技が実行されていない状態)が成立したことにもとづいて開始され、可変表示時間(変動時間)が経過すると表示結果(停止図柄)を導出表示する。また、第2特別図柄の可変表示は、可変表示の実行条件である第2始動条件が成立(この実施の形態では、遊技球が第2始動入賞口14を通過(入賞を含む)したこと)した後、可変表示の開始条件(例えば、第2保留記憶数が0でない場合であって、第1特別図柄および第2特別図柄の可変表示が実行されていない状態であり、かつ、大当り遊技が実行されていない状態)が成立したことにもとづいて開始され、可変表示時間(変動時間)が経過すると表示結果(停止図柄)を導出表示する。なお、遊技球が通過するとは、入賞口やゲートなどのあらかじめ入賞領域として定められている領域を遊技球が通過したことであり、入賞口に遊技球が入った(入賞した)ことを含む概念である。また、表示結果を導出表示するとは、図柄(識別情報の例)を最終的に停止表示させることである。 The variable display of the first special symbol is after the first start condition, which is the variable display execution condition, is satisfied (in this embodiment, the technical ball passes through the first start winning opening 13 (including winning)). The variable display start condition (for example, when the first reserved memory number is not 0, the variable display of the first special symbol and the second special symbol is not executed, and the big hit game is executed) The display result (stop symbol) is derived and displayed when the variable display time (fluctuation time) elapses. In addition, the variable display of the second special symbol satisfies the second start condition, which is the variable display execution condition (in this embodiment, the game ball has passed through the second start winning opening 14 (including winning)). After that, the variable display start condition (for example, when the second reserved memory number is not 0, the variable display of the first special symbol and the second special symbol is not executed, and the big hit game is When the variable display time (fluctuation time) elapses, the display result (stop symbol) is derived and displayed. Note that the passing of a game ball means that the game ball has passed through a predetermined area such as a prize opening or a gate, and that includes a game ball entering (winning) a prize opening. It is. Deriving and displaying the display result is to finally stop and display a symbol (an example of identification information).
演出表示装置9の下方には、流入した遊技球を振り分けるための振分装置200が設けられている。また、演出表示装置9の下方には、左右に並ぶように第1始動入賞口13および第2始動入賞口14が設けられている。第1始動入賞口13に入賞した遊技球は、遊技盤6の背面に導かれ、第1始動口スイッチ13aによって検出される。また、第2始動入賞口(第2始動口)14に入賞した遊技球は、遊技盤6の背面に導かれ、第2始動口スイッチ14aによって検出される。
Below the
また、第2始動入賞口14には、開放状態と閉鎖放状態とに変化可能な可変入賞球装置15が設けられている。可変入賞球装置15は、ソレノイド16によって開放状態とされる。可変入賞球装置15が開放状態になることによって、遊技球が第2始動入賞口14に始動入賞し易くなり、遊技者にとって有利な状態になる。なお、この実施の形態では、可変入賞球装置15が閉鎖放状態の場合であっても、開放状態と比較すると入賞しにくいももの振分装置200を経由して第2始動入賞口14に入賞可能であるように構成する場合を示しているが、可変入賞球装置15が開放状態である場合にのみ第2始動入賞口14に始動入賞可能に構成してもよい。
The second
また、この実施の形態では、後述するように、遊技状態が確変状態(この実施の形態では、高確率状態に制御されるとともに時短状態(高ベース状態)にも制御される)である場合に、可変入賞球装置15が開放状態となる頻度が高められ第2始動入賞口14に始動入賞しやすくなる。そのため、この実施の形態では、遊技状態が確変状態に制御されている場合には、遊技者は遊技領域7の右方を狙って遊技球を発射するように発射操作を行う(いわゆる右打ち)方が有利になる。なお、遊技状態が確変状態に制御された場合には、例えば、演出表示装置9に「右を狙え!」などと表示して右打ちを示唆する表示を行うようにすることが望ましい。
In this embodiment, as described later, when the gaming state is a probable change state (in this embodiment, it is controlled to a high probability state and also to a short time state (high base state)). The frequency at which the variable winning
以下、第1始動入賞口13および第2始動入賞口14を総称して始動入賞口または始動口ということがある。
Hereinafter, the first
なお、この実施の形態では、図1に示すように、第2始動入賞口14に対してのみ開閉動作を行う可変入賞球装置15が設けられているが、第1始動入賞口13および第2始動入賞口14のいずれについても開閉動作を行う可変入賞球装置が設けられている構成であってもよい。
In this embodiment, as shown in FIG. 1, the variable winning
また、遊技状態が確変状態や時短状態(高ベース状態)であっても一貫して遊技領域7の左方を狙って遊技球を発射させる仕様の遊技機である場合には、逆に左側の第1始動入賞口13にのみ可変入賞球装置15を設けるようにしてもよい。
In addition, even if the gaming state is a probability change state or a short time state (high base state), if the gaming machine has a specification that consistently aims at the left side of the
第2特別図柄表示器8bの上方には、第2始動入賞口14に入った有効入賞球数すなわち第2保留記憶数を表示する4つの表示器からなる第2特別図柄保留記憶表示器18bが設けられている。第2特別図柄保留記憶表示器18bは、有効始動入賞がある毎に、点灯する表示器の数を1増やす。そして、第2特別図柄表示器8bでの可変表示が開始される毎に、点灯する表示器の数を1減らす。
Above the second
また、第2特別図柄保留記憶表示器18bのさらに上方には、第1始動入賞口13に入った有効入賞球数すなわち第1保留記憶数(保留記憶を、始動記憶または始動入賞記憶ともいう。)を表示する4つの表示器からなる第1特別図柄保留記憶表示器18aが設けられている。第1特別図柄保留記憶表示器18aは、有効始動入賞がある毎に、点灯する表示器の数を1増やす。そして、第1特別図柄表示器8aでの可変表示が開始される毎に、点灯する表示器の数を1減らす。
Further, above the second special symbol
また、演出表示装置9の表示画面の下部には、第1保留記憶数と第2保留記憶数との合計である合計数(合算保留記憶数)を表示する合算保留記憶表示部18cが設けられている。そのように、この実施の形態では、合計数を表示する合算保留記憶表示部18cが設けられていることによって、可変表示の開始条件が成立していない実行条件の成立数の合計を把握しやすくすることができる。なお、この実施の形態では、合算保留記憶表示部18cにおいて、第1保留記憶と第2保留記憶とが第1始動入賞口13および第2始動入賞口14への入賞順に並べて表示されるとともに、第1保留記憶であるか第2保留記憶であるかを認識可能な態様で表示される(例えば、第1保留記憶は赤色で表示され、第2保留記憶は青色で表示される)。なお、合算保留記憶表示部18cに代えて、第1保留記憶数を表示する第1保留記憶表示部と第2保留記憶数を表示する第2保留記憶表示部とを設けるように構成してもよい。
In addition, at the lower part of the display screen of the
演出表示装置9は、第1特別図柄表示器8aによる第1特別図柄の可変表示時間中、および第2特別図柄表示器8bによる第2特別図柄の可変表示時間中に、装飾用(演出用)の図柄としての演出図柄の可変表示を行う。第1特別図柄表示器8aにおける第1特別図柄の可変表示と、演出表示装置9における演出図柄の可変表示とは同期している。また、第2特別図柄表示器8bにおける第2特別図柄の可変表示と、演出表示装置9における演出図柄の可変表示とは同期している。また、第1特別図柄表示器8aにおいて大当り図柄が停止表示されるときと、第2特別図柄表示器8bにおいて大当り図柄が停止表示されるときには、演出表示装置9において大当りを想起させるような演出図柄の組み合わせが停止表示される。
The
また、図1に示すように、第1始動入賞口13および第2始動入賞口14の下方には、大入賞口を形成する特別可変入賞球装置20が設けられている。特別可変入賞球装置20は開閉板を備え、第1特別図柄表示器8aに特定表示結果(大当り図柄)が導出表示されたときと、第2特別図柄表示器8bに特定表示結果(大当り図柄)が導出表示されたときに生起する特定遊技状態(大当り遊技状態)においてソレノイド21によって開閉板が開放状態に制御されることによって、入賞領域となる大入賞口が開放状態になる。大入賞口に入賞した遊技球はカウントスイッチ23で検出される。
As shown in FIG. 1, a special variable winning
演出表示装置9の左方には、普通図柄を可変表示する普通図柄表示器10が設けられている。この実施の形態では、普通図柄表示器10は、0〜9の数字を可変表示可能な簡易で小型の表示器(例えば7セグメントLED)で実現されている。すなわち、普通図柄表示器10は、0〜9の数字(または、記号)を可変表示するように構成されている。また、小型の表示器は、例えば方形状に形成されている。なお、普通図柄表示器10は、例えば、00〜99の数字(または、2桁の記号)を可変表示するように構成されていてもよい。また、普通図柄表示器10は、7セグメントLEDなどにかぎらず、例えば、所定の記号表示を点灯表示可能な表示器(例えば、「○」や「×」を交互に点灯表示可能な装飾ランプ)で構成されていてもよい。
On the left side of the
遊技領域7の左右にそれぞれ設けられたゲート32を遊技球が通過しゲートスイッチ32aで検出されると、普通図柄表示器10の表示の可変表示が開始される。そして、普通図柄表示器10における停止図柄が所定の図柄(当り図柄。例えば、図柄「7」。)である場合に、可変入賞球装置15が所定回数、所定時間だけ開放状態になる。すなわち、可変入賞球装置15の状態は、普通図柄の停止図柄が当り図柄である場合に、遊技者にとって不利な状態から有利な状態(第2始動入賞口14に遊技球が入賞しやすい状態)に変化する。普通図柄表示器10の近傍には、ゲート32を通過した入賞球数を表示する4つのLEDによる表示部を有する普通図柄保留記憶表示器41が設けられている。ゲート32への遊技球の通過がある毎に、すなわちゲートスイッチ32aによって遊技球が検出される毎に、普通図柄保留記憶表示器41は点灯するLEDを1増やす。そして、普通図柄表示器10の可変表示が開始される毎に、点灯するLEDを1減らす。さらに、通常状態に比べて大当りとすることに決定される確率が高い状態である確変状態(通常状態と比較して、特別図柄の変動表示結果として大当りと判定される確率が高められた状態)では、普通図柄表示器10における停止図柄が当り図柄になる確率が高められるとともに、可変入賞球装置15の開放時間と開放回数が高められる。なお、この実施の形態では、確変状態に制御されるときには、図柄の変動時間が短縮されている時短状態(特別図柄の可変表示時間が短縮される遊技状態)にも制御される。
When the game ball passes through the
遊技盤6の下部には、入賞しなかった打球(アウト球)が取り込まれるアウト口26がある。また、遊技領域7の外側の左右上部および左右下部には、所定の音声出力として効果音や音声を発声する4つのスピーカ27が設けられている。遊技領域7の外周には、前面枠に設けられた枠LED28が設けられている。
At the lower part of the
遊技機には、遊技者が打球操作ハンドル5を操作することに応じて駆動モータを駆動し、駆動モータの回転力を利用して遊技球を遊技領域7に発射する打球発射装置(図示せず)が設けられている。打球発射装置から発射された遊技球は、遊技領域7を囲むように円形状に形成された打球レール(図示せず)を通って遊技領域7に入り、その後、遊技領域7を下りてくる。遊技球が第1始動入賞口13に入り第1始動口スイッチ13aで検出されると、第1特別図柄の可変表示を開始できる状態であれば(例えば、特別図柄の可変表示が終了し、第1の開始条件が成立したこと)、第1特別図柄表示器8aにおいて第1特別図柄の可変表示(変動)が開始されるとともに、演出表示装置9において演出図柄の可変表示が開始される。すなわち、第1特別図柄および演出図柄の可変表示は、第1始動入賞口13への入賞に対応する。第1特別図柄の可変表示を開始できる状態でなければ、第1保留記憶数が上限値に達していないことを条件として、第1保留記憶数を1増やす。
In the gaming machine, a ball striking device (not shown) that drives a driving motor in response to a player operating the batting operation handle 5 and uses the rotational force of the driving motor to launch a gaming ball to the gaming area 7. ) Is provided. A game ball launched from the ball striking device enters the
遊技球が第2始動入賞口14に入り第2始動口スイッチ14aで検出されると、第2特別図柄の可変表示を開始できる状態であれば(例えば、特別図柄の可変表示が終了し、第2の開始条件が成立したこと)、第2特別図柄表示器8bにおいて第2特別図柄の可変表示(変動)が開始されるとともに、演出表示装置9において演出図柄の可変表示が開始される。すなわち、第2特別図柄および演出図柄の可変表示は、第2始動入賞口14への入賞に対応する。第2特別図柄の可変表示を開始できる状態でなければ、第2保留記憶数が上限値に達していないことを条件として、第2保留記憶数を1増やす。
When the game ball enters the second
この実施の形態では、大当り(15R確変大当り、7R確変大当り、突然確変大当り)となった場合には、遊技状態を高確率状態(確変状態)に移行するとともに、遊技球が始動入賞しやすくなる(すなわち、特別図柄表示器8a,8bや演出表示装置9における可変表示の実行条件が成立しやすくなる)ように制御された遊技状態である高ベース状態に移行(この実施の形態では、時短状態に移行)する。高ベース状態である場合には、例えば、高ベース状態でない場合と比較して、可変入賞球装置15が開放状態となる頻度が高められたり、可変入賞球装置15が開放状態となる時間が延長されたりして、始動入賞しやすくなる。
In this embodiment, when a big hit (15R probability change big hit, 7R probability change big hit, sudden probability change big hit) is made, the game state is shifted to a high probability state (probability change state), and the game ball is easy to start. Transition to the high base state, which is a gaming state controlled so that the variable display execution conditions in the
なお、可変入賞球装置15が開放状態となる時間を延長する(開放延長状態ともいう)のでなく、普通図柄表示器10における停止図柄が当り図柄になる確率が高められる普通図柄確変状態に移行することによって、高ベース状態に移行してもよい。普通図柄表示器10における停止図柄が所定の図柄(当り図柄)となると、可変入賞球装置15が所定回数、所定時間だけ開放状態になる。この場合、普通図柄確変状態に移行制御することによって、普通図柄表示器10における停止図柄が当り図柄になる確率が高められ、可変入賞球装置15が開放状態となる頻度が高まる。従って、普通図柄確変状態に移行すれば、可変入賞球装置15の開放時間と開放回数が高められ、始動入賞しやすい状態(高ベース状態)となる。すなわち、可変入賞球装置15の開放時間と開放回数は、普通図柄の停止図柄が当り図柄であったり、特別図柄の停止図柄が確変図柄である場合等に高められ、遊技者にとって不利な状態から有利な状態(始動入賞しやすい状態)に変化する。なお、開放回数が高められることは、閉鎖放状態から開放状態になることも含む概念である。
Instead of extending the time for the variable winning
また、普通図柄表示器10における普通図柄の変動時間(可変表示期間)が短縮される普通図柄時短状態に移行することによって、高ベース状態に移行してもよい。普通図柄時短状態では、普通図柄の変動時間が短縮されるので、普通図柄の変動が開始される頻度が高くなり、結果として普通図柄が当りとなる頻度が高くなる。従って、普通図柄が当たりとなる頻度が高くなることによって、可変入賞球装置15が開放状態となる頻度が高くなり、始動入賞しやすい状態(高ベース状態)となる。
Moreover, you may transfer to a high base state by shifting to the normal symbol time short state where the fluctuation time (variable display period) of the normal symbol in the
また、特別図柄や演出図柄の変動時間(可変表示期間)が短縮される時短状態に移行することによって、特別図柄や演出図柄の変動時間が短縮されるので、特別図柄や演出図柄の変動が開始される頻度が高くなり(換言すれば、保留記憶の消化が速くなる。)、無効な始動入賞が生じてしまう事態を低減することができる。従って、有効な始動入賞が発生しやすくなり、結果として、大当り遊技が行われる可能性が高まる。 In addition, the change time of special symbols and production symbols will be shortened by shifting to the short time state when the variation time (variable display period) of special symbols and production symbols is shortened. The frequency of being played (in other words, the digestion of the reserved memory becomes faster), and the situation where an invalid start prize is generated can be reduced. Therefore, an effective start winning is likely to occur, and as a result, the possibility of a big hit game being increased.
さらに、上記に示した全ての状態(開放延長状態、普通図柄確変状態、普通図柄時短状態および特別図柄時短状態)に移行させることによって、始動入賞しやすくなる(高ベース状態に移行する)ようにしてもよい。また、上記に示した各状態(開放延長状態、普通図柄確変状態、普通図柄時短状態および特別図柄時短状態)のうちのいずれか複数の状態に移行させることによって、始動入賞しやすくなる(高ベース状態に移行する)ようにしてもよい。また、上記に示した各状態(開放延長状態、普通図柄確変状態、普通図柄時短状態および特別図柄時短状態)のうちのいずれか1つの状態にのみ移行させることによって、始動入賞しやすくなる(高ベース状態に移行する)ようにしてもよい。 Furthermore, by shifting to all the states shown above (open extended state, normal symbol probability changing state, normal symbol short time state, and special symbol short time state), it will be easier to win a start (shift to a high base state). May be. In addition, it is easier to win a start (high base) by shifting to any one of the above states (open extended state, normal symbol probability changing state, normal symbol short time state, and special symbol short time state). Transition to a state). In addition, it is easier to win a start by shifting to any one of the above states (open extended state, normal symbol probability changing state, normal symbol short time state, and special symbol short time state). You may make it move to a base state.
次に、振分装置200について説明する。図2は、振分装置200を説明するための説明図である。図2に示すように、振分装置200上部には、遊技球が流入可能な流入口201が設けられている。また、振分装置200内部には、流入口201から振分装置200内に流入した遊技球を左側通路203と右側通路204とのいずれかに振り分けるための振分部材202が設けられている。また、振分装置200の下部には、左側通路203を通過した遊技球が振分装置200から流出可能な左側流出口205と、右側通路204を通過した遊技球が振分装置200から流出可能な右側流出口206とが設けられている。
Next, the
図2(a)に示す例では、振分部材202によって振分装置200内の右側通路204が遮蔽され、遊技球が左側通路203を通過可能な状態が示されている。図2(a)に示す状態において遊技球が流入口201から振分装置200内に流入すると、図2(b)に示すように、流入口201から流入した遊技球は振分部材200によって左側通路203に振り分けられ、左側通路203を通過して左側流出口205から流出する。そして、左側流出口205の下方には第1始動入賞口13が位置しているので、左側流出口205から流出した遊技球は、第1始動入賞口13に入賞する。
In the example shown in FIG. 2A, a state in which the
また、遊技球が左側通路203を通過するときに、振分部材202の回転軸部分に設けられている羽根部202aに遊技球があたり、遊技球の自重によって羽根部202aが押されることによって、図2(a)および図2(b)に示すように、振分部材202が右側に倒れている状態から左側に倒れている状態に変化する。そのように変化することにより、図2(b)に示すように、振分部材202によって振分装置200内の左側通路203が遮蔽され、遊技球が右側通路204を通過可能な状態となる。
Further, when the game ball passes through the
次いで、そのような状態において、図2(c)に示すように、遊技球が流入口201から振分装置200内に流入すると、図2(d)に示すように、流入口201から流入した遊技球は振分部材200によって右側通路204に振り分けられ、右側通路204を通過して右側流出口206から流出する。そして、右側流出口206の下方には第2始動入賞口14が位置しているので、右側流出口206から流出した遊技球は、第2始動入賞口14に入賞する。
Next, in such a state, as shown in FIG. 2 (c), when the game ball flows into the
また、遊技球が右側通路204を通過するときに、振分部材204の回転軸部分に設けられている羽根部202aに遊技球があたり、遊技球の自重によって羽根部202aが押されることによって、図2(c)および図2(d)に示すように、振分部材202が左側に倒れている状態から右側に倒れている状態に変化する。そのように変化することにより、図2(d)に示すように、振分部材202によって振分装置200内の右側通路204が遮蔽され、遊技球が左側通路203を通過可能な状態となる。
Further, when the game ball passes the
図2に示すような動作をすることにより、この実施の形態では、振分部材202によって振分装置200に流入した遊技球が左側通路203と右側通路204とに交互に振り分けられ、第1始動入賞口13と第2始動入賞口14とに交互に入賞可能となる。
By performing the operation shown in FIG. 2, in this embodiment, the game balls that have flowed into the
一方、この実施の形態では、振分装置200の振分部材202の状態にかかわらず、可変入賞球装置15が開放状態に制御されているときにも第2始動入賞口14に遊技球が入賞可能である。図3は、可変入賞球装置15が開放状態に制御されているときに第2始動入賞口14に遊技球が入賞する形態を説明するための説明図である。図3に示すように、振分部材202によって振分装置200内の右側通路204が遮蔽され、遊技球が左側通路203を通過可能な状態(右側通路204は通過不能または通過困難な状態)であっても、可変入賞球装置15が開放状態に制御されていれば、振分装置200の右方から遊技球が進入し第2始動入賞口14に入賞することが可能である。
On the other hand, in this embodiment, regardless of the state of the sorting
なお、この実施の形態では、図3に示すように、第2始動入賞口14の左右両側に可変入賞球装置15の羽根部品が設けられている場合を示しているが、可変入賞球装置15が開放状態の場合に振分装置200を経由せずに第2始動入賞口14に入賞する場合には、図3に示すように振分装置200の右方から遊技球が進入して入賞する場合が殆どであることから、可変入賞球装置15の左側の羽根部品はなくてもよい。ただし、そのようにしてしまうと、振分装置200の右方から進入した遊技球が第2始動入賞口14の上を素通りして入賞できない場合も考えられるので、振分装置200の右方から進入した遊技球の勢いを止めるための遮蔽部(例えば、合成樹脂製の突起状部品や釘)を第2始動入賞口の開口部の左側に設けるようにして、可変入賞球装置15が開放中の第2始動入賞口14に遊技球が入賞するように構成してもよい。
In this embodiment, as shown in FIG. 3, the case where the blade components of the variable winning
また、この実施の形態では、図2および図3に示したように、振分装置200の下方に第1始動入賞口13および第2始動入賞口14を設けるように構成することによって、左側通路203に振り分けられた遊技球は略100%で第1始動入賞口13に入賞し、右側通路204に振り分けられた遊技球は略100%で第2始動入賞口14に入賞する場合を示したが、左側通路203や右側通路204に振り分けられた遊技球が振分装置200の外にこぼれる場合があるように構成し、左側通路203や右側通路204に振り分けられても必ずしも第1始動入賞口13や第2始動入賞口14に入賞しない場合があるようにしてもよい。例えば、図2および図3では左側流出口205および右側流出口206からダイレクトに真下に遊技球が落下するように構成したが、左側流出口205および右側流出口206に底面部材を設けて遊技者から見て奥側に一旦誘導されてから第1始動入賞口13や第2始動入賞口14に遊技球が流れるように構成するとともに、左側通路203や右側通路204の外側側面に開口部を設けて、左側通路203や右側通路204に振り分けられた遊技球の一部がその開口部から振分装置200の外にこぼれて第1始動入賞口13や第2始動入賞口14に入賞しない場合があるように構成してもよい。
Further, in this embodiment, as shown in FIGS. 2 and 3, the first
また、この実施の形態では、第1始動入賞口13および第2始動入賞口14が振分装置200の外部に設けられている(具体的には、図2および図3に示すように、振分装置200の下方に設けられている)場合を示したが、第1始動入賞口13および第2始動入賞口14が振分装置200の内部に含まれているように構成してもよい。
In this embodiment, the first
また、この実施の形態では、振分装置200に2つの通路203,204が設けられている場合を示したが、2つである場合にかぎらず、3以上の通路が設けられていてもよい。この場合、例えば、第1始動入賞口13または第2始動入賞口14のいずれか一方または両方に入賞可能な通路が複数存在するように構成してもよい。
Moreover, in this embodiment, although the case where the two
また、この実施の形態では、振分装置200の振分部材202が遊技球の自重によって物理的に左右に切り替わる場合を示したが、例えば、振分部材202を駆動するためのソレノイドやモータを設け、遊技制御用マイクロコンピュータ560からの制御によって振分部材202を交互に切り替えるように構成してもよい。
Moreover, in this embodiment, although the
また、逆に、この実施の形態では、第2始動入賞口14に設けられた可変入賞球装置15についてはソレノイド16を駆動制御することにより開閉動作を行う場合を示しているが、可変入賞球装置15に振分部材202と類似の機構を適用して遊技球の自重により開閉動作を行うように構成するなど、可変入賞球装置15を遊技制御用マイクロコンピュータ560による制御によらずに物理的に開閉動作するように構成してもよい。この場合、例えば、可変入賞球装置15の開放状態を検出するためのセンサ(例えば、光センサ)を設けるようにし、そのセンサからの入力にもとづいて可変入賞球装置15が開放状態であるか否かを判定するようにすればよい。
On the contrary, in this embodiment, the variable winning
図4は、主基板(遊技制御基板)31における回路構成の一例を示すブロック図である。なお、図4は、払出制御基板37および演出制御基板80等も示されている。主基板31には、プログラムに従ってパチンコ遊技機1を制御する遊技制御用マイクロコンピュータ(遊技制御手段に相当)560、制御用クロック生成回路111、および乱数用クロック生成回路112が搭載されている。遊技制御用マイクロコンピュータ560は、ゲーム制御(遊技進行制御)用のプログラム等を記憶するROM54、ワークメモリとして使用される記憶手段としてのRAM55、プログラムに従って制御動作を行うCPU56を含む。また、この実施の形態では、ROM54およびRAM55は遊技制御用マイクロコンピュータ560に内蔵されている。すなわち、遊技制御用マイクロコンピュータ560は、1チップマイクロコンピュータである。1チップマイクロコンピュータには、少なくともCPU56のほかRAM55が内蔵されていればよく、ROM54は外付けであっても内蔵されていてもよい。遊技制御用マイクロコンピュータ560には、さらに、ハードウェア乱数(ハードウェア回路が発生する乱数)を発生する乱数回路508a,508bが内蔵されている。
FIG. 4 is a block diagram showing an example of the circuit configuration of the main board (game control board) 31. FIG. 4 also shows a
ここで、制御用クロック生成回路111は、遊技制御用マイクロコンピュータ560の外部にて、所定周波数の発振信号となる制御用クロックCCLKを生成する。制御用クロック生成回路111により生成された制御用クロックCCLKは、例えば、後述する図6に示すような遊技制御用マイクロコンピュータ560の制御用外部クロック端子を介してクロック回路502に供給される。乱数用クロック生成回路112は、遊技制御用マイクロコンピュータ560の外部にて、制御用クロックCCLKの発振周波数とは異なる所定周波数の発振信号となる乱数用クロックRCLKを生成する。乱数用クロック生成回路112により生成された乱数用クロックRCLKは、例えば、後述する図6に示すような遊技制御用マイクロコンピュータ560の乱数用外部クロック端子(RCK端子)を介して乱数回路508a,508bに供給される。一例として、乱数用クロック生成回路112により生成される乱数用クロックRCLKの発振周波数は、制御用クロック生成回路111により生成される制御用クロックCCLKの発振周波数以下となるようにすればよい。あるいは、乱数用クロック生成回路112により生成される乱数用クロックRCLKの発振周波数は、制御用クロック生成回路111により生成される制御用クロックCCLKの発振周波数よりも高周波となるようにしてもよい。
Here, the control
なお、この実施の形態では、乱数用クロック生成回路112から専用の乱数用クロックRCLKを乱数回路508a,508bに入力する場合を示しているが、そのような態様にかぎられない。例えば、専用のクロックを用いるのではなく、制御用クロック生成回路111からの制御用クロックCCLKを遊技制御用マイクロコンピュータ560内部で乱数回路508a,508bに入力させるように構成してもよい。この場合、例えば、制御用クロックCCLKを分周した信号を用いて乱数回路508a,508b内蔵の乱数カウンタ(後述する乱数生成回路525a,525b)を更新させるようにしてもよい。また、この場合、乱数用クロック生成回路112は主基板31上に設けなくてもよい。
In this embodiment, the case where the dedicated random number clock RCLK is input from the random number clock generation circuit 112 to the
また、RAM55は、その一部または全部が電源基板910において作成されるバックアップ電源によってバックアップされている不揮発性記憶手段としてのバックアップRAMである。すなわち、遊技機に対する電力供給が停止しても、所定期間(バックアップ電源としてのコンデンサが放電してバックアップ電源が電力供給不能になるまで)は、RAM55の一部または全部の内容は保存される。特に、少なくとも、遊技状態すなわち遊技制御手段の制御状態に応じたデータ(特別図柄プロセスフラグなど)と未払出賞球数を示すデータは、バックアップRAMに保存される。遊技制御手段の制御状態に応じたデータとは、停電等が生じた後に復旧した場合に、そのデータにもとづいて、制御状態を停電等の発生前に復旧させるために必要なデータである。また、制御状態に応じたデータと未払出賞球数を示すデータとを遊技の進行状態を示すデータと定義する。なお、この実施の形態では、RAM55の全部が、電源バックアップされているとする。
The
なお、遊技制御用マイクロコンピュータ560においてCPU56がROM54に格納されているプログラムに従って制御を実行するので、以下、遊技制御用マイクロコンピュータ560(またはCPU56)が実行する(または、処理を行う)ということは、具体的には、CPU56がプログラムに従って制御を実行することである。このことは、主基板31以外の他の基板に搭載されているマイクロコンピュータについても同様である。ただし、後述するように、遊技機への電源投入時やシステムリセット発生時には、遊技制御用マイクロコンピュータ560は、プログラム管理エリアの設定内容に従って、内部リセット動作の設定や乱数回路508a,508bの設定、レジスタの設定などを行うのであるが、この設定動作については、遊技制御用マイクロコンピュータ560は、プログラムによらず、ハードウェア的に実行する。
In the
また、ゲートスイッチ32a、第1始動口スイッチ13a、第2始動口スイッチ14aおよびカウントスイッチ23からの検出信号を遊技制御用マイクロコンピュータ560に与える入力ドライバ回路58も主基板31に搭載されている。また、可変入賞球装置15を開閉するソレノイド16、および大入賞口を形成する特別可変入賞球装置20を開閉するソレノイド21を遊技制御用マイクロコンピュータ560からの指令に従って駆動する出力回路59も主基板31に搭載されている。
Further, an input driver circuit 58 for supplying detection signals from the gate switch 32a, the first start port switch 13a, the second start port switch 14a and the
また、遊技制御用マイクロコンピュータ560は、特別図柄を可変表示する第1特別図柄表示器8a、第2特別図柄表示器8b、普通図柄を可変表示する普通図柄表示器10、第1特別図柄保留記憶表示器18a、第2特別図柄保留記憶表示器18bおよび普通図柄保留記憶表示器41の表示制御を行う。
In addition, the
なお、大当り遊技状態の発生を示す大当り情報等の情報出力信号を、ターミナル基板160を介して、ホールコンピュータ等の外部装置に対して出力する情報出力回路64も主基板31に搭載されている。
An
主基板31と演出制御基板80との間では、例えば主基板31から中継基板77を介して演出制御基板80へと向かう単一方向のみでシリアル通信などを行うことにより、各種の演出制御コマンドが伝送される。この実施の形態では、演出制御基板80に搭載されている演出制御手段(演出制御用マイクロコンピュータで構成される。)が、中継基板77を介して遊技制御用マイクロコンピュータ560から演出内容を指示する演出制御コマンドを受信し、演出図柄を可変表示する演出表示装置9の表示制御を行う。
Between the main board 31 and the
また、演出制御基板80に搭載されている演出制御手段が、ランプドライバ基板35を介して、遊技盤に設けられている装飾LED25、および枠側に設けられている枠LED28の表示制御を行うとともに、音声出力基板70を介してスピーカ27からの音出力の制御を行う。
The effect control means mounted on the
図5は、中継基板77、演出制御基板80、ランプドライバ基板35および音声出力基板70の回路構成例を示すブロック図である。なお、図5に示す例では、ランプドライバ基板35および音声出力基板70には、マイクロコンピュータは搭載されていないが、マイクロコンピュータを搭載してもよい。また、ランプドライバ基板35および音声出力基板70を設けずに、演出制御に関して演出制御基板80のみを設けてもよい。
FIG. 5 is a block diagram illustrating a circuit configuration example of the
演出制御基板80は、演出制御用CPU101、および演出図柄プロセスフラグ等の演出に関する情報を記憶するRAMを含む演出制御用マイクロコンピュータ100を搭載している。なお、RAMは外付けであってもよい。この実施の形態では、演出制御用マイクロコンピュータ100におけるRAMは電源バックアップされていない。演出制御基板80において、演出制御用CPU101は、内蔵または外付けのROM(図示せず)に格納されたプログラムに従って動作し、中継基板77を介して演出制御コマンドを受信する。また、演出制御用CPU101は、演出制御コマンドにもとづいて、VDP(ビデオディスプレイプロセッサ)109に演出表示装置9の表示制御を行わせる。
The
この実施の形態では、演出制御用マイクロコンピュータ100と共動して演出表示装置9の表示制御を行うVDP109が演出制御基板80に搭載されている。VDP109は、演出制御用マイクロコンピュータ100とは独立したアドレス空間を有し、そこにVRAMをマッピングする。VRAMは、画像データを展開するためのバッファメモリである。そして、VDP109は、VRAM内の画像データをフレームメモリを介して演出表示装置9に出力する。
In this embodiment, a
演出制御用CPU101は、受信した演出制御コマンドに従ってCGROM(図示せず)から必要なデータを読み出すための指令をVDP109に出力する。CGROMは、演出表示装置9に表示されるキャラクタ画像データや動画像データ、具体的には、人物、文字、図形や記号等(演出図柄を含む)、および背景画像のデータをあらかじめ格納しておくためのROMである。VDP109は、演出制御用CPU101の指令に応じて、CGROMから画像データを読み出す。そして、VDP109は、読み出した画像データにもとづいて表示制御を実行する。
The
また、演出制御用CPU101は、スティックコントローラ122のトリガボタン121に対する遊技者の操作行為を検出したことを示す情報信号としての操作検出信号を、トリガセンサ125から、入力ポート106を介して入力する。また、演出制御用CPU101は、プッシュボタン120に対する遊技者の操作行為を検出したことを示す情報信号としての操作検出信号を、プッシュセンサ124から、入力ポート106を介して入力する。また、演出制御用CPU101は、スティックコントローラ122の操作桿に対する遊技者の操作行為を検出したことを示す情報信号としての操作検出信号を、傾倒方向センサユニット123から、入力ポート106を介して入力する。また、演出制御用CPU101は、出力ポート105を介してバイブレータ用モータ126に駆動信号を出力することにより、スティックコントローラ122を振動動作させる。
In addition, the
さらに、演出制御用CPU101は、出力ポート105を介してランプドライバ基板35に対してLEDを駆動する信号を出力する。また、演出制御用CPU101は、出力ポート104を介して音声出力基板70に対して音番号データを出力する。
Further, the
ランプドライバ基板35において、LEDを駆動する信号は、入力ドライバ351を介してLEDドライバ352に入力される。LEDドライバ352は、LEDを駆動する信号にもとづいて枠LED28などの枠側に設けられている発光体に電流を供給する。また、遊技盤側に設けられている装飾LED25に電流を供給する。
In the
音声出力基板70において、音番号データは、入力ドライバ702を介して音声合成用IC703に入力される。音声合成用IC703は、音番号データに応じた音声や効果音を発生し増幅回路705に出力する。増幅回路705は、音声合成用IC703の出力レベルを、ボリューム706で設定されている音量に応じたレベルに増幅した音声信号をスピーカ27に出力する。音声データROM704には、音番号データに応じた制御データが格納されている。音番号データに応じた制御データは、所定期間(例えば演出図柄の変動期間)における効果音または音声の出力態様を時系列的に示すデータの集まりである。
In the
図6は、主基板31に搭載された遊技制御用マイクロコンピュータ560の構成例を示している。図6に示す遊技制御用マイクロコンピュータ560は、例えば1チップマイクロコンピュータであり、外部バスインタフェース501と、クロック回路502と、照合用ブロック503と、固有情報記憶回路504と、演算回路505と、リセット/割込みコントローラ506と、CPU(Central Processing Unit)56と、ROM(Read Only Memory)54と、RAM(Random Access Memory)55と、フリーランカウンタ回路507と、乱数回路508a,508bと、タイマ回路509と、割り込みコントローラ510と、パラレル入力ポート511と、シリアル通信回路512と、パラレル出力ポート513と、アドレスデコード回路514とを備えて構成される。
FIG. 6 shows a configuration example of the
また、遊技制御用マイクロコンピュータ560が搭載する乱数回路には、8ビット乱数を発生させる8ビット乱数回路508aと、16ビット乱数を発生させる16ビット乱数回路508bとがある。なお、図6に示す例では、8ビット乱数回路508aと、16ビット乱数を発生させる16ビット乱数回路508bとが1つずつ図示されているが、遊技制御用マイクロコンピュータ560は、8ビット乱数回路508aと、16ビット乱数を発生させる16ビット乱数回路508bとを、それぞれ4回路(4チャネル)ずつ搭載している。なお、この実施の形態では、8ビット乱数回路508aの4つのチャネルをそれぞれRS0〜RS3と表現する場合があり、16ビット乱数回路508bの4つのチャネルをそれぞれRL0〜RL3と表現する場合がある。
The random number circuits installed in the
また、リセット/割り込みコントローラ506は、指定エリア外走行禁止(IAT)回路506aとウオッチドッグタイマ(WDT)506bとを備える。IAT回路506aは、ユーザプログラムが指定エリア内で正しく実行されているか否かを監視する回路であり、指定エリア外でユーザプログラムが実行されたことを検出するとIAT発生信号を出力する機能を備える。また、ウオッチドッグタイマ506bは、設定期間ごとにタイムアウト信号を発生させる機能を備える。
The reset / interrupt controller 506 also includes an out-of-designated area prohibition (IAT)
図7は、遊技制御用マイクロコンピュータ560におけるアドレスマップの一例を示している。図7に示すように、アドレス0000H〜アドレス2FFFHの領域は、遊技制御用マイクロコンピュータ560のROM54に割り当てられ、プログラムコード/データエリア(ユーザプログラムやデータを格納するエリア)とプログラム管理エリアとを含んでいる。図8は、ROM54におけるプログラム管理エリアの主要部分について、用途や内容の一例を示している。アドレスF000H〜アドレスF3FFHの領域は、遊技制御用マイクロコンピュータ560のRAM55に割り当てられている。アドレスFE00H〜アドレスFEBFHの領域は、遊技制御用マイクロコンピュータ560の内蔵レジスタに割り当てられる内蔵レジスタエリアである。図9〜図11は、内蔵レジスタエリアの主要部分について、用途や内容の一例を示している。アドレスFED0H〜アドレスFEFDHの領域は、アドレスデコード回路514に割り当てられるXCS,XCSEデコードエリアである。
FIG. 7 shows an example of an address map in the
プログラム管理エリアは、遊技制御用マイクロコンピュータ560がシステムリセット時に内部リセット動作の設定や乱数回路508a,508bの設定など各種設定を行うために必要な情報を格納する記憶領域である。図8に示すように、プログラム管理エリアには、ヘッダ(KHDR)、プログラムコードエンドアドレス(KPCE)、プログラムコードスタートアドレス2(KPCS2)、プログラムコードエンドアドレス2(KPCE2)、リセット設定(KRES)、16ビット乱数初期設定1(KRL1)、16ビット乱数初期設定2(KRL2)、16ビット乱数初期設定3(KRL3)、8ビット乱数初期設定1(KRS1)、8ビット乱数初期設定2(KRS2)、セキュリティ時間設定(KSES)、乱数クロック監視設定(KRCS)などが、含まれている。また、図9〜図11に示すように、内蔵レジスタエリアには、内部情報レジスタ(CIF)や、乱数回路508a,508bで用いる各種レジスタなどが、含まれている。
The program management area is a storage area for storing information necessary for the
プログラム管理エリアに記憶されるヘッダ(KHDR)は、プログラム管理エリアのスタートを示す8バイトのコード列の設定、および遊技制御用マイクロコンピュータ560における内部データの読出設定を示す。図12は、ヘッダ(KHDR)における設定データと動作との対応関係を例示している。ここで、遊技制御用マイクロコンピュータ560では、ROM読出防止機能と、バス出力マスク機能とを設定可能である。ROM読出防止機能は、遊技制御用マイクロコンピュータ560が備えるROM54の記憶データについて、読出動作を許可または禁止する機能であり、読出禁止に設定された状態では、ROM54の記憶データを読み出すことができない。バス出力マスク機能は、外部バスインタフェース501に接続された外部装置から遊技制御用マイクロコンピュータ560の内部データに対する読出要求があった場合に、外部バスインタフェース501におけるアドレスバス出力、データバス出力および制御信号出力にマスクをかけることにより、外部装置から内部データの読み出しを不能にする機能である。図12に示すように、プログラム管理エリアのスタートを示す8バイトのコード列として設定する設定データに対応して、ROM読出防止機能やバス出力マスク機能の動作組合せが異なるように設定される。図12に示す設定データのうち、ROM読出が許可されるとともに、バス出力マスクが有効となる設定データは、バス出力マスク有効データともいう。また、ROM読出が禁止されるとともに、バス出力マスクが有効となる設定データ(全て「00H」)は、ROM読出禁止データともいう。ROM読出が許可されるとともに、バス出力マスクが無効となる設定データは、バス出力マスク無効データともいう。
The header (KHDR) stored in the program management area indicates the setting of an 8-byte code string indicating the start of the program management area and the reading setting of internal data in the
プログラム管理エリアに記憶されるプログラムコードエンドアドレス(KPCE)は、ユーザプログラムの0000Hから続くプログラムコードエリアの最終アドレスの設定を示す。図13(A)は、プログラムコードエンドアドレス(KPCE)における設定内容の一例を示している。 The program code end address (KPCE) stored in the program management area indicates the setting of the final address of the program code area that continues from 0000H of the user program. FIG. 13A shows an example of setting contents in the program code end address (KPCE).
なお、この実施の形態では、アドレス0000H〜アドレス2FBFHまでのプログラムコード/データエリア内に2つのプログラムコードエリアを設定可能である。具体的には、1つ目のプログラムコードエリアは、アドレス0000Hからプログラムコードエンドアドレス(KPCE)で設定されるアドレスまでのエリアとして設定可能であり、2つ目のプログラムコードエリアは、プログラムコードスタートアドレス2(KPCS2)で設定されるアドレスからプログラムコードエンドアドレス2(KPCE2)で設定されるアドレスまでのエリアとして設定可能である。以下、1つ目のプログラムコードエリアに格納されるプログラムコードをプログラムコード1ともいい、2つ目のプログラムコードエリアに格納されるプログラムコードをプログラムコード2ともいう。
In this embodiment, two program code areas can be set in the program code / data area from
図13(A)に示すように、プログラムコードエンドアドレス(KPCE)のアドレス2FD3Hには、プログラムコード1の最終アドレスの下位アドレスが設定される。また、アドレス2FD4Hには、プログラムコード1の最終アドレスの上位アドレスが設定される。
As shown in FIG. 13A, the lower address of the final address of the
プログラム管理エリアに記憶されるプログラムコードスタートアドレス2(KPCS2)は、ユーザプログラムが2つのブロックに分かれた場合の2つ目のプログラムコードエリアの先頭アドレスの設定を示す。図13(B)は、プログラムコードスタートアドレス2(KPCS2)における設定内容の一例を示している。 Program code start address 2 (KPCS2) stored in the program management area indicates the setting of the start address of the second program code area when the user program is divided into two blocks. FIG. 13B shows an example of setting contents in the program code start address 2 (KPCS2).
図13(B)に示すように、プログラムコードスタートアドレス2(KPCS2)のアドレス2FD5Hには、プログラムコード2の先頭アドレスの下位アドレスが設定される。また、アドレス2FD6Hには、プログラムコード2の先頭アドレスの上位アドレスが設定される。なお、プログラムコードエリアを2つに分けない場合には、プログラムコードスタートアドレス2(KPCS2)のアドレス2FD5Hおよびアドレス2FD6Hにそれぞれ0000Hを設定するようにすればよい。
As shown in FIG. 13B, the lower address of the head address of the
プログラム管理エリアに記憶されるプログラムコードエンドアドレス2(KPCE2)は、ユーザプログラムが2つのブロックに分かれた場合の2つ目のプログラムコードエリアの最終アドレスの設定を示す。図13(C)は、プログラムコードエンドアドレス2(KPCE2)における設定内容の一例を示している。 The program code end address 2 (KPCE2) stored in the program management area indicates the setting of the final address of the second program code area when the user program is divided into two blocks. FIG. 13C shows an example of setting contents in the program code end address 2 (KPCE2).
図13(C)に示すように、プログラムコードエンドアドレス2(KPCE2)のアドレス2FD7Hには、プログラムコード2の最終アドレスの下位アドレスが設定される。また、アドレス2FD8Hには、プログラムコード2の最終アドレスの上位アドレスが設定される。なお、プログラムコードエリアを2つに分けない場合には、プログラムコードエンドアドレス2(KPCE2)のアドレス2FD7Hおよびアドレス2FD8Hにそれぞれ0000Hを設定するようにすればよい。
As shown in FIG. 13C, the lower address of the final address of the
なお、図13に示すプログラムコードエンドアドレス(KPCE)、プログラムコードスタートアドレス2(KPCS2)およびプログラムコードエンドアドレス2(KPCE2)の設定内容は、IAT回路506aによってユーザプログラムが指定エリア内で正しく実行されているか否かを監視する際に参照される。すなわち、IAT回路506aは、0000Hからプログラムコードエンドアドレス(KPCE)で示されるアドレス、またはプログラムコードスタートアドレス2(KPCS2)で示されるアドレスからプログラムコードエンドアドレス2(KPCE2)で示されるアドレスまでの指定範囲でユーザプログラムが実行されているか否かを判定し、その指定範囲外でユーザプログラムが実行されていることを検出したことにもとづいてIAT信号を出力する。
The setting contents of the program code end address (KPCE), the program code start address 2 (KPCS2), and the program code end address 2 (KPCE2) shown in FIG. 13 are executed correctly in the designated area by the
プログラム管理エリアに記憶されるリセット設定(KRES)は、内部リセット動作やウオッチドッグタイマ(WDT)506bの動作許可/禁止の設定を示す。図14は、リセット設定(KRES)における設定内容の一例を示している。 The reset setting (KRES) stored in the program management area indicates an internal reset operation or operation permission / prohibition setting of the watchdog timer (WDT) 506b. FIG. 14 shows an example of setting contents in the reset setting (KRES).
リセット設定(KRES)のビット[7]は、ウオッチドッグタイマ(WDT)506bからのタイムアウト信号を入力したことや、IATが発生したこと(IAT回路506aからのIAT信号を入力したとき)により内部リセットが発生したときの動作の設定を示している。図14に示す例において、リセット設定(KRES)のビット[7]におけるビット値が”0”であれば、タイムアウト信号やIAT信号を入力したときにユーザリセットが発生する。これに対して、リセット設定(KRES)のビット[7]におけるビット値が”1”であれば、タイムアウト信号やIAT信号を入力したときにシステムリセットが発生する。
Bit [7] of reset setting (KRES) is reset internally when a time-out signal is input from watchdog timer (WDT) 506b or when an IAT occurs (when an IAT signal is input from
リセット設定(KRES)のビット[6]は、ウオッチドッグタイマ(WDT)506bの起動方法の設定を示している。図14に示す例において、リセット設定(KRES)のビット[6]におけるビット値が”0”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことにもとづいて自動的にウオッチドッグタイマ(WDT)506bが起動され時間計測が開始される。これに対して、リセット設定(KRES)のビット[6]におけるビット値が”1”であれば、ユーザモードに移行した後、ソフトウェア(ユーザプログラム)によりウオッチドッグタイマ(WDT)506bが起動され時間計測が開始される。 Bit [6] of the reset setting (KRES) indicates the setting of the activation method of the watchdog timer (WDT) 506b. In the example shown in FIG. 14, if the bit value in the reset setting (KRES) bit [6] is “0”, the watch automatically switches to the user mode when a reset occurs regardless of the user program. The dog timer (WDT) 506b is activated and time measurement is started. On the other hand, if the bit value in bit [6] of the reset setting (KRES) is “1”, the watchdog timer (WDT) 506b is activated by the software (user program) after the transition to the user mode. Measurement starts.
リセット設定(KRES)のビット[5−4]は、ウオッチドッグタイマ(WDT)506bの基準クロック信号の設定を示している。図14に示す例では、リセット設定(KRES)のビット[5−4]に”00”が設定された場合には、基準クロック信号として215×TSCLKが選択される。また、リセット設定(KRES)のビット[5−4]に”01”が設定された場合には、基準クロック信号として219×TSCLKが選択される。また、リセット設定(KRES)のビット[5−4]に”10”が設定された場合には、基準クロック信号として222×TSCLKが選択される。また、リセット設定(KRES)のビット[5−4]に”11”が設定された場合には、基準クロック信号として225×TSCLKが選択される。なお、SCLKとは、遊技制御用マイクロコンピュータ560の内部システムクロックを示しており、TSCLKは、1/SCLKを示している。
Bit [5-4] of the reset setting (KRES) indicates the setting of the reference clock signal of the watchdog timer (WDT) 506b. In the example shown in FIG. 14, when “00” is set in bits [5-4] of the reset setting (KRES), 2 15 × T SCLK is selected as the reference clock signal. Further, when “01” is set in the bit [5-4] of the reset setting (KRES), 2 19 × T SCLK is selected as the reference clock signal. Further, when “10” is set in the bit [5-4] of the reset setting (KRES), 2 22 × T SCLK is selected as the reference clock signal. Further, when “11” is set in the bit [5-4] of the reset setting (KRES), 2 25 × T SCLK is selected as the reference clock signal. SCLK represents the internal system clock of the
リセット設定(KRES)のビット[3−0]は、ウオッチドッグタイマ(WDT)506bのタイムアウト時間の設定を示している。具体的には、ウオッチドッグタイマ(WDT)506bのタイムアウト時間は、リセット設定(KRES)のビット[5−4]で選択した基準クロックに、リセット設定(KRES)のビット[3−0]で設定した設定値を乗算した値となる。例えば、リセット設定(KRES)のビット[3−0]に”1000”を設定(すなわち、値「8」を設定)した場合、リセット設定(KRES)のビット[5−4]に”00”を設定した場合には、タイムアウト時間は215×TSCLK×8となり、リセット設定(KRES)のビット[5−4]に”01”を設定した場合には、タイムアウト時間は219×TSCLK×8となり、リセット設定(KRES)のビット[5−4]に”10”を設定した場合には、タイムアウト時間は222×TSCLK×8となり、リセット設定(KRES)のビット[5−4]に”11”を設定した場合には、タイムアウト時間は225×TSCLK×8となる。また、リセット設定(KRES)のビット[3−0]に”1111”を設定(すなわち、値「15」を設定)した場合、リセット設定(KRES)のビット[5−4]に”00”を設定した場合には、タイムアウト時間は215×TSCLK×15となり、リセット設定(KRES)のビット[5−4]に”01”を設定した場合には、タイムアウト時間は219×TSCLK×15となり、リセット設定(KRES)のビット[5−4]に”10”を設定した場合には、タイムアウト時間は222×TSCLK×15となり、リセット設定(KRES)のビット[5−4]に”11”を設定した場合には、タイムアウト時間は225×TSCLK×15となる。なお、図14には、内部システムクロックが10.0MHzと12.0MHzである場合のタイムアウト時間の値の具体例もそれぞれ示されている。 Bits [3-0] of the reset setting (KRES) indicate the setting of the timeout time of the watchdog timer (WDT) 506b. Specifically, the time-out period of the watchdog timer (WDT) 506b is set to the reference clock selected by the bit [5-4] of the reset setting (KRES) using the bits [3-0] of the reset setting (KRES). It is a value obtained by multiplying the set value. For example, when “1000” is set to the bit [3-0] of the reset setting (KRES) (that is, the value “8” is set), “00” is set to the bit [5-4] of the reset setting (KRES). When set, the timeout time is 2 15 × T SCLK × 8. When the reset setting (KRES) bit [5-4] is set to “01”, the timeout time is 2 19 × T SCLK × When the reset setting (KRES) bit [5-4] is set to “10”, the timeout time is 2 22 × T SCLK × 8, and the reset setting (KRES) bit [5-4] When “11” is set in the timeout period, the timeout time is 2 25 × T SCLK × 8. In addition, when “1111” is set to the bit [3-0] of the reset setting (KRES) (that is, the value “15” is set), “00” is set to the bit [5-4] of the reset setting (KRES). When set, the timeout time is 2 15 × T SCLK × 15. When the reset setting (KRES) bit [5-4] is set to “01”, the timeout time is 2 19 × T SCLK × When the reset setting (KRES) bit [5-4] is set to “10”, the timeout time is 2 22 × T SCLK × 15, and the reset setting (KRES) bit [5-4] When “11” is set in the timeout period, the timeout time is 2 25 × T SCLK × 15. FIG. 14 also shows specific examples of timeout values when the internal system clock is 10.0 MHz and 12.0 MHz.
なお、ウオッチドッグタイマ(WDT)506bを使用しないように設定する場合、図14に示すように、リセット設定(KRES)のビット[3−0]に”0000”を設定するようにすればよい。ただし、リセット設定(KRES)のビット[3−0]に”0000”がセットされてウオッチドッグタイマ(WDT)506bが使用禁止状態に設定された場合であっても、リセット設定(KRES)のビット[7]の値を設定することにより、システムリセットするかユーザリセットとするかの設定を行うことは可能である。 When setting not to use the watchdog timer (WDT) 506b, as shown in FIG. 14, it is only necessary to set “0000” in bits [3-0] of the reset setting (KRES). However, even if the reset setting (KRES) bit [3-0] is set to “0000” and the watchdog timer (WDT) 506b is disabled, the reset setting (KRES) bit By setting the value of [7], it is possible to set whether to perform system reset or user reset.
プログラム管理エリアに記憶される16ビット乱数初期設定1(KRL1)、16ビット乱数初期設定2(KRL2)および16ビット乱数初期設定3(KRL3)は、16ビット乱数回路508bの設定を示す。図15は、16ビット乱数初期設定1(KRL1)のにおける設定内容の一例を示している。また、図16は、16ビット乱数初期設定2(KRL2)のにおける設定内容の一例を示している。さらに、図17は、16ビット乱数初期設定3(KRL3)のにおける設定内容の一例を示している。
16-bit random number initial setting 1 (KRL1), 16-bit random number initial setting 2 (KRL2), and 16-bit random number initial setting 3 (KRL3) stored in the program management area indicate settings of the 16-bit
まず、図15を用いて、16ビット乱数初期設定1(KRL1)における設定内容を説明する。16ビット乱数初期設定1(KRL1)のビット「7」は、4チャネルの16ビット乱数回路508bのうち、チャネル1の16ビット乱数回路508bの起動方法の設定を示している。図15に示す例において、16ビット乱数初期設定1(KRL1)のビット「7」におけるビット値が”0”であれば、ユーザモードに移行した後、ソフトウェア(ユーザプログラム)により乱数の最大値設定が行われたことにより、チャネル1の16ビット乱数回路508bが起動される。これに対して、16ビット乱数初期設定1(KRL1)のビット「7」におけるビット値が”1”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことにもとづいて自動的にチャネル1の16ビット乱数回路508bが起動される。
First, the setting contents in 16-bit random number initial setting 1 (KRL1) will be described with reference to FIG. Bit “7” of 16-bit random number initial setting 1 (KRL1) indicates the setting of the activation method of the 16-bit
16ビット乱数初期設定1(KRL1)のビット「6」は、チャネル1の16ビット乱数回路508bの更新クロックの設定を示している。図15に示す例において、16ビット乱数初期設定1(KRL1)のビット「6」におけるビット値が”0”であれば、遊技制御用マイクロコンピュータ560の内部システムクロックを更新クロックとして用いる。これに対して、16ビット乱数初期設定1(KRL1)のビット「6」におけるビット値が”1”であれば、遊技制御用マイクロコンピュータ560の外部から入力された外部クロック信号を2分周した信号を更新クロックとして用いる。
Bit “6” of 16-bit random number initial setting 1 (KRL1) indicates the setting of the update clock of the 16-bit
なお、この実施の形態では、既に説明した乱数用クロック生成回路112により生成された乱数用クロックRCLKを乱数用外部クロック端子(RCK端子)を介して入力し、その乱数用クロックRCLKを2分周した信号を更新クロックとして用いるものとする。なお、このことは、他のチャネルの16ビット乱数回路508bや8ビット乱数回路508aについても同様である。
In this embodiment, the random number clock RCLK generated by the random number clock generation circuit 112 described above is input via the random number external clock terminal (RCK terminal), and the random number clock RCLK is divided by two. This signal is used as an update clock. The same applies to the 16-bit
16ビット乱数初期設定1(KRL1)のビット「5−4」は、チャネル1の16ビット乱数回路508bが更新する乱数列を変更するか否かの設定を示している。図15に示す例において、16ビット乱数初期設定1(KRL1)のビット「5−4」におけるビット値が”00”であれば、チャネル1の16ビット乱数回路508bが更新する乱数列は変更されない。また、16ビット乱数初期設定1(KRL1)のビット「5−4」におけるビット値が”01”であれば、チャネル1の16ビット乱数回路508bが更新する乱数列をソフトウェア(ユーザプログラム)により変更できる。また、16ビット乱数初期設定1(KRL1)のビット「5−4」におけるビット値が”10”であれば、チャネル1の16ビット乱数回路508bが更新する乱数列が2周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、16ビット乱数初期設定1(KRL1)のビット「5−4」におけるビット値が”11”であれば、チャネル1の16ビット乱数回路508bが更新する乱数列が1周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。
Bit “5-4” of 16-bit random number initial setting 1 (KRL1) indicates whether to change the random number sequence updated by the 16-bit
16ビット乱数初期設定1(KRL1)のビット「3」は、4チャネルの16ビット乱数回路508bのうち、チャネル0の16ビット乱数回路508bの起動方法の設定を示している。図15に示す例において、16ビット乱数初期設定1(KRL1)のビット「3」におけるビット値が”0”であれば、ユーザモードに移行した後、ソフトウェア(ユーザプログラム)により乱数の最大値設定が行われたことにより、チャネル0の16ビット乱数回路508bが起動される。これに対して、16ビット乱数初期設定1(KRL1)のビット「3」におけるビット値が”1”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことにもとづいて自動的にチャネル0の16ビット乱数回路508bが起動される。
Bit “3” of 16-bit random number initial setting 1 (KRL1) indicates the setting of the activation method of the 16-bit
16ビット乱数初期設定1(KRL1)のビット「2」は、チャネル0の16ビット乱数回路508bの更新クロックの設定を示している。図15に示す例において、16ビット乱数初期設定1(KRL1)のビット「2」におけるビット値が”0”であれば、遊技制御用マイクロコンピュータ560の内部システムクロックを更新クロックとして用いる。これに対して、16ビット乱数初期設定1(KRL1)のビット「2」におけるビット値が”1”であれば、遊技制御用マイクロコンピュータ560の外部から入力された外部クロック信号を2分周した信号を更新クロックとして用いる。
Bit “2” of 16-bit random number initial setting 1 (KRL1) indicates the setting of the update clock of the 16-bit
16ビット乱数初期設定1(KRL1)のビット「1−0」は、チャネル0の16ビット乱数回路508bが更新する乱数列を変更するか否かの設定を示している。図15に示す例において、16ビット乱数初期設定1(KRL1)のビット「1−0」におけるビット値が”00”であれば、チャネル0の16ビット乱数回路508bが更新する乱数列は変更されない。また、16ビット乱数初期設定1(KRL1)のビット「1−0」におけるビット値が”01”であれば、チャネル0の16ビット乱数回路508bが更新する乱数列をソフトウェア(ユーザプログラム)により変更できる。また、16ビット乱数初期設定1(KRL1)のビット「1−0」におけるビット値が”10”であれば、チャネル0の16ビット乱数回路508bが更新する乱数列が2周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、16ビット乱数初期設定1(KRL1)のビット「1−0」におけるビット値が”11”であれば、チャネル0の16ビット乱数回路508bが更新する乱数列が1周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。
Bits “1-0” of 16-bit random number initial setting 1 (KRL1) indicate whether to change the random number sequence updated by the 16-bit
次に、図16を用いて、16ビット乱数初期設定2(KRL2)における設定内容を説明する。16ビット乱数初期設定2(KRL2)のビット「7」は、4チャネルの16ビット乱数回路508bのうち、チャネル3の16ビット乱数回路508bの起動方法の設定を示している。図16に示す例において、16ビット乱数初期設定2(KRL2)のビット「7」におけるビット値が”0”であれば、ユーザモードに移行した後、ソフトウェア(ユーザプログラム)により乱数の最大値設定が行われたことにより、チャネル3の16ビット乱数回路508bが起動される。これに対して、16ビット乱数初期設定2(KRL2)のビット「7」におけるビット値が”1”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことにもとづいて自動的にチャネル3の16ビット乱数回路508bが起動される。
Next, setting contents in 16-bit random number initial setting 2 (KRL2) will be described with reference to FIG. Bit “7” of 16-bit random number initial setting 2 (KRL2) indicates the setting of the activation method of the 16-bit
16ビット乱数初期設定2(KRL2)のビット「6」は、チャネル3の16ビット乱数回路508bの更新クロックの設定を示している。図16に示す例において、16ビット乱数初期設定2(KRL2)のビット「6」におけるビット値が”0”であれば、遊技制御用マイクロコンピュータ560の内部システムクロックを更新クロックとして用いる。これに対して、16ビット乱数初期設定2(KRL2)のビット「6」におけるビット値が”1”であれば、遊技制御用マイクロコンピュータ560の外部から入力された外部クロック信号を2分周した信号を更新クロックとして用いる。
Bit “6” of 16-bit random number initial setting 2 (KRL2) indicates the setting of the update clock of the 16-bit
16ビット乱数初期設定2(KRL2)のビット「5−4」は、チャネル3の16ビット乱数回路508bが更新する乱数列を変更するか否かの設定を示している。図16に示す例において、16ビット乱数初期設定2(KRL2)のビット「5−4」におけるビット値が”00”であれば、チャネル3の16ビット乱数回路508bが更新する乱数列は変更されない。また、16ビット乱数初期設定2(KRL2)のビット「5−4」におけるビット値が”01”であれば、チャネル3の16ビット乱数回路508bが更新する乱数列をソフトウェア(ユーザプログラム)により変更できる。また、16ビット乱数初期設定2(KRL2)のビット「5−4」におけるビット値が”10”であれば、チャネル3の16ビット乱数回路508bが更新する乱数列が2周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、16ビット乱数初期設定2(KRL2)のビット「5−4」におけるビット値が”11”であれば、チャネル3の16ビット乱数回路508bが更新する乱数列が1周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。
Bit “5-4” of 16-bit random number initial setting 2 (KRL2) indicates whether or not the random number sequence updated by the 16-bit
16ビット乱数初期設定2(KRL2)のビット「3」は、4チャネルの16ビット乱数回路508bのうち、チャネル2の16ビット乱数回路508bの起動方法の設定を示している。図16に示す例において、16ビット乱数初期設定2(KRL2)のビット「3」におけるビット値が”0”であれば、ユーザモードに移行した後、ソフトウェア(ユーザプログラム)により乱数の最大値設定が行われたことにより、チャネル2の16ビット乱数回路508bが起動される。これに対して、16ビット乱数初期設定2(KRL2)のビット「3」におけるビット値が”1”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことにもとづいて自動的にチャネル2の16ビット乱数回路508bが起動される。
Bit “3” of 16-bit random number initial setting 2 (KRL2) indicates the setting of the activation method of the 16-bit
16ビット乱数初期設定2(KRL2)のビット「2」は、チャネル2の16ビット乱数回路508bの更新クロックの設定を示している。図16に示す例において、16ビット乱数初期設定2(KRL2)のビット「2」におけるビット値が”0”であれば、遊技制御用マイクロコンピュータ560の内部システムクロックを更新クロックとして用いる。これに対して、16ビット乱数初期設定2(KRL2)のビット「2」におけるビット値が”1”であれば、遊技制御用マイクロコンピュータ560の外部から入力された外部クロック信号を2分周した信号を更新クロックとして用いる。
Bit “2” of 16-bit random number initial setting 2 (KRL2) indicates the setting of the update clock of the 16-bit
16ビット乱数初期設定2(KRL2)のビット「1−0」は、チャネル2の16ビット乱数回路508bが更新する乱数列を変更するか否かの設定を示している。図16に示す例において、16ビット乱数初期設定2(KRL2)のビット「1−0」におけるビット値が”00”であれば、チャネル2の16ビット乱数回路508bが更新する乱数列は変更されない。また、16ビット乱数初期設定2(KRL2)のビット「1−0」におけるビット値が”01”であれば、チャネル2の16ビット乱数回路508bが更新する乱数列をソフトウェア(ユーザプログラム)により変更できる。また、16ビット乱数初期設定2(KRL2)のビット「1−0」におけるビット値が”10”であれば、チャネル2の16ビット乱数回路508bが更新する乱数列が2周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、16ビット乱数初期設定2(KRL2)のビット「1−0」におけるビット値が”11”であれば、チャネル2の16ビット乱数回路508bが更新する乱数列が1周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。
Bits “1-0” of 16-bit random number initial setting 2 (KRL2) indicate whether to change the random number sequence updated by the 16-bit
次に、図17を用いて、16ビット乱数初期設定3(KRL3)のにおける設定内容を説明する。16ビット乱数初期設定3(KRL3)のビット「7」は、4チャネルの16ビット乱数回路508bのうち、チャネル3の16ビット乱数回路508bの1周目からのスタート値の設定を示している。図17に示す例において、16ビット乱数初期設定3(KRL3)のビット「7」におけるビット値が”0”であれば、乱数更新の1周目のスタート値として0001Hが用いられる。これに対して、16ビット乱数初期設定3(KRL3)のビット「7」におけるビット値が”1”であれば、乱数更新の1周目のスタート値として遊技制御用マイクロコンピュータ560のIDナンバをもとにした値が用いられる。遊技制御用マイクロコンピュータ560のIDナンバはチップごとに異なることから、スタート値としてIDナンバをもとにした値を用いることにより、乱数の更新タイミングを予測しにくくすることができ、乱数の更新タイミングを狙って不正に大当りを発生させるような行為を防止することができる。なお、IDナンバをもとにした値として、IDナンバそのものを用いてもよいし、IDナンバに所定の演算(例えば、所定値を加算したり減算したりした値)を用いてもよい。
Next, setting contents in 16-bit random number initial setting 3 (KRL3) will be described with reference to FIG. Bit “7” of 16-bit random number initial setting 3 (KRL3) indicates the setting of the start value from the first round of the 16-bit
16ビット乱数初期設定3(KRL3)のビット「6」は、チャネル3の16ビット乱数回路508bのスタート値をシステムリセットごとに変更するか否かの設定を示している。図17に示す例において、16ビット乱数初期設定3(KRL3)のビット「6」におけるビット値が”0”であれば、システムリセット時にスタート値の変更は行わない。これに対して、16ビット乱数初期設定3(KRL3)のビット「6」におけるビット値が”1”であれば、システムリセットごとにスタート値を変更する。
Bit “6” of 16-bit random number initial setting 3 (KRL3) indicates whether or not the start value of the 16-bit
16ビット乱数初期設定3(KRL3)のビット「5」は、4チャネルの16ビット乱数回路508bのうち、チャネル2の16ビット乱数回路508bの1周目からのスタート値の設定を示している。図17に示す例において、16ビット乱数初期設定3(KRL3)のビット「5」におけるビット値が”0”であれば、乱数更新の1周目のスタート値として0001Hが用いられる。これに対して、16ビット乱数初期設定3(KRL3)のビット「5」におけるビット値が”1”であれば、乱数更新の1周目のスタート値として遊技制御用マイクロコンピュータ560のIDナンバをもとにした値が用いられる。
Bit “5” of 16-bit random number initial setting 3 (KRL3) indicates the setting of the start value from the first round of the 16-bit
16ビット乱数初期設定3(KRL3)のビット「4」は、チャネル2の16ビット乱数回路508bのスタート値をシステムリセットごとに変更するか否かの設定を示している。図17に示す例において、16ビット乱数初期設定3(KRL3)のビット「4」におけるビット値が”0”であれば、システムリセット時にスタート値の変更は行わない。これに対して、16ビット乱数初期設定3(KRL3)のビット「6」におけるビット値が”1”であれば、システムリセットごとにスタート値を変更する。
Bit “4” of 16-bit random number initial setting 3 (KRL3) indicates whether or not the start value of the 16-bit
16ビット乱数初期設定3(KRL3)のビット「3」は、4チャネルの16ビット乱数回路508bのうち、チャネル1の16ビット乱数回路508bの1周目からのスタート値の設定を示している。図17に示す例において、16ビット乱数初期設定3(KRL3)のビット「3」におけるビット値が”0”であれば、乱数更新の1周目のスタート値として0001Hが用いられる。これに対して、16ビット乱数初期設定3(KRL3)のビット「3」におけるビット値が”1”であれば、乱数更新の1周目のスタート値として遊技制御用マイクロコンピュータ560のIDナンバをもとにした値が用いられる。
Bit “3” of 16-bit random number initial setting 3 (KRL3) indicates the setting of the start value from the first round of the 16-bit
16ビット乱数初期設定3(KRL3)のビット「2」は、チャネル1の16ビット乱数回路508bのスタート値をシステムリセットごとに変更するか否かの設定を示している。図17に示す例において、16ビット乱数初期設定3(KRL3)のビット「2」におけるビット値が”0”であれば、システムリセット時にスタート値の変更は行わない。これに対して、16ビット乱数初期設定3(KRL3)のビット「2」におけるビット値が”1”であれば、システムリセットごとにスタート値を変更する。
Bit “2” of 16-bit random number initial setting 3 (KRL3) indicates whether or not the start value of the 16-bit
16ビット乱数初期設定3(KRL3)のビット「1」は、4チャネルの16ビット乱数回路508bのうち、チャネル0の16ビット乱数回路508bの1周目からのスタート値の設定を示している。図17に示す例において、16ビット乱数初期設定3(KRL3)のビット「1」におけるビット値が”0”であれば、乱数更新の1周目のスタート値として0001Hが用いられる。これに対して、16ビット乱数初期設定3(KRL3)のビット「1」におけるビット値が”1”であれば、乱数更新の1周目のスタート値として遊技制御用マイクロコンピュータ560のIDナンバをもとにした値が用いられる。
Bit “1” of 16-bit random number initial setting 3 (KRL3) indicates the setting of the start value from the first round of the 16-bit
16ビット乱数初期設定3(KRL3)のビット「0」は、チャネル0の16ビット乱数回路508bのスタート値をシステムリセットごとに変更するか否かの設定を示している。図17に示す例において、16ビット乱数初期設定3(KRL3)のビット「0」におけるビット値が”0”であれば、システムリセット時にスタート値の変更は行わない。これに対して、16ビット乱数初期設定3(KRL3)のビット「0」におけるビット値が”1”であれば、システムリセットごとにスタート値を変更する。
Bit “0” of 16-bit random number initial setting 3 (KRL3) indicates whether or not the start value of the 16-bit
プログラム管理エリアに記憶される8ビット乱数初期設定1(KRS1)および8ビット乱数初期設定2(KRS2)は、8ビット乱数回路508aの設定を示す。図18は、8ビット乱数初期設定1(KRS1)のにおける設定内容の一例を示している。また、図19は、8ビット乱数初期設定2(KRS2)のにおける設定内容の一例を示している。
The 8-bit random number initial setting 1 (KRS1) and the 8-bit random number initial setting 2 (KRS2) stored in the program management area indicate the settings of the 8-bit
まず、図18を用いて、8ビット乱数初期設定1(KRS1)における設定内容を説明する。8ビット乱数初期設定1(KRS1)のビット「7」は、4チャネルの8ビット乱数回路508aのうち、チャネル1の8ビット乱数回路508aの起動方法の設定を示している。図18に示す例において、8ビット乱数初期設定1(KRS1)のビット「7」におけるビット値が”0”であれば、ユーザモードに移行した後、ソフトウェア(ユーザプログラム)により乱数の最大値設定が行われたことにより、チャネル1の8ビット乱数回路508aが起動される。これに対して、8ビット乱数初期設定1(KRS1)のビット「7」におけるビット値が”1”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことにもとづいて自動的にチャネル1の8ビット乱数回路508aが起動される。
First, the setting contents in 8-bit random number initial setting 1 (KRS1) will be described with reference to FIG. Bit “7” of 8-bit random number initial setting 1 (KRS1) indicates the setting of the activation method of the 8-bit
8ビット乱数初期設定1(KRS1)のビット「6」は、チャネル1の8ビット乱数回路508aの更新クロックの設定を示している。図18に示す例において、8ビット乱数初期設定1(KRS1)のビット「6」におけるビット値が”0”であれば、遊技制御用マイクロコンピュータ560の内部システムクロックを更新クロックとして用いる。これに対して、8ビット乱数初期設定1(KRS1)のビット「6」におけるビット値が”1”であれば、遊技制御用マイクロコンピュータ560の外部から入力された外部クロック信号を2分周した信号を更新クロックとして用いる。
Bit “6” of 8-bit random number initial setting 1 (KRS1) indicates the setting of the update clock of the 8-bit
8ビット乱数初期設定1(KRS1)のビット「5−4」は、チャネル1の8ビット乱数回路508aが更新する乱数列を変更するか否かの設定を示している。図18に示す例において、8ビット乱数初期設定1(KRS1)のビット「5−4」におけるビット値が”00”であれば、チャネル1の8ビット乱数回路508aが更新する乱数列は変更されない。また、8ビット乱数初期設定1(KRS1)のビット「5−4」におけるビット値が”01”であれば、チャネル1の8ビット乱数回路508aが更新する乱数列をソフトウェア(ユーザプログラム)により変更できる。また、8ビット乱数初期設定1(KRS1)のビット「5−4」におけるビット値が”10”であれば、チャネル1の8ビット乱数回路508aが更新する乱数列が2周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、8ビット乱数初期設定1(KRS1)のビット「5−4」におけるビット値が”11”であれば、チャネル1の8ビット乱数回路508aが更新する乱数列が1周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。
Bit “5-4” of 8-bit random number initial setting 1 (KRS1) indicates whether to change the random number sequence updated by the 8-bit
8ビット乱数初期設定1(KRS1)のビット「3」は、4チャネルの8ビット乱数回路508aのうち、チャネル0の8ビット乱数回路508aの起動方法の設定を示している。図18に示す例において、8ビット乱数初期設定1(KRS1)のビット「3」におけるビット値が”0”であれば、ユーザモードに移行した後、ソフトウェア(ユーザプログラム)により乱数の最大値設定が行われたことにより、チャネル0の8ビット乱数回路508aが起動される。これに対して、8ビット乱数初期設定1(KRS1)のビット「3」におけるビット値が”1”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことにもとづいて自動的にチャネル0の8ビット乱数回路508aが起動される。
Bit “3” of 8-bit random number initial setting 1 (KRS1) indicates the setting of the activation method of the 8-bit
8ビット乱数初期設定1(KRS1)のビット「2」は、チャネル0の8ビット乱数回路508aの更新クロックの設定を示している。図18に示す例において、8ビット乱数初期設定1(KRS1)のビット「2」におけるビット値が”0”であれば、遊技制御用マイクロコンピュータ560の内部システムクロックを更新クロックとして用いる。これに対して、8ビット乱数初期設定1(KRS1)のビット「2」におけるビット値が”1”であれば、遊技制御用マイクロコンピュータ560の外部から入力された外部クロック信号を2分周した信号を更新クロックとして用いる。
Bit “2” of 8-bit random number initial setting 1 (KRS1) indicates the setting of the update clock of the 8-bit
8ビット乱数初期設定1(KRS1)のビット「1−0」は、チャネル0の8ビット乱数回路508aが更新する乱数列を変更するか否かの設定を示している。図18に示す例において、8ビット乱数初期設定1(KRS1)のビット「1−0」におけるビット値が”00”であれば、チャネル0の8ビット乱数回路508aが更新する乱数列は変更されない。また、8ビット乱数初期設定1(KRS1)のビット「1−0」におけるビット値が”01”であれば、チャネル0の8ビット乱数回路508aが更新する乱数列をソフトウェア(ユーザプログラム)により変更できる。また、8ビット乱数初期設定1(KRS1)のビット「1−0」におけるビット値が”10”であれば、チャネル0の8ビット乱数回路508aが更新する乱数列が2周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、8ビット乱数初期設定1(KRS1)のビット「1−0」におけるビット値が”11”であれば、チャネル0の8ビット乱数回路508aが更新する乱数列が1周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。
Bits “1-0” of 8-bit random number initial setting 1 (KRS1) indicate whether to change the random number sequence updated by the 8-bit
次に、図19を用いて、8ビット乱数初期設定2(KRS2)における設定内容を説明する。8ビット乱数初期設定2(KRS2)のビット「7」は、4チャネルの8ビット乱数回路508aのうち、チャネル3の8ビット乱数回路508aの起動方法の設定を示している。図19に示す例において、8ビット乱数初期設定2(KRS2)のビット「7」におけるビット値が”0”であれば、ユーザモードに移行した後、ソフトウェア(ユーザプログラム)により乱数の最大値設定が行われたことにより、チャネル3の8ビット乱数回路508aが起動される。これに対して、8ビット乱数初期設定2(KRS2)のビット「7」におけるビット値が”1”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことにもとづいて自動的にチャネル3の8ビット乱数回路508aが起動される。
Next, setting contents in the 8-bit random number initial setting 2 (KRS2) will be described with reference to FIG. Bit “7” of the 8-bit random number initial setting 2 (KRS2) indicates the setting of the activation method of the 8-bit
8ビット乱数初期設定2(KRS2)のビット「6」は、チャネル3の8ビット乱数回路508aの更新クロックの設定を示している。図19に示す例において、8ビット乱数初期設定2(KRS2)のビット「6」におけるビット値が”0”であれば、遊技制御用マイクロコンピュータ560の内部システムクロックを更新クロックとして用いる。これに対して、8ビット乱数初期設定2(KRS2)のビット「6」におけるビット値が”1”であれば、遊技制御用マイクロコンピュータ560の外部から入力された外部クロック信号を2分周した信号を更新クロックとして用いる。
Bit “6” of the 8-bit random number initial setting 2 (KRS2) indicates the setting of the update clock of the 8-bit
8ビット乱数初期設定2(KRS2)のビット「5−4」は、チャネル3の8ビット乱数回路508aが更新する乱数列を変更するか否かの設定を示している。図19に示す例において、8ビット乱数初期設定2(KRS2)のビット「5−4」におけるビット値が”00”であれば、チャネル3の8ビット乱数回路508aが更新する乱数列は変更されない。また、8ビット乱数初期設定2(KRS2)のビット「5−4」におけるビット値が”01”であれば、チャネル3の8ビット乱数回路508aが更新する乱数列をソフトウェア(ユーザプログラム)により変更できる。また、8ビット乱数初期設定2(KRS2)のビット「5−4」におけるビット値が”10”であれば、チャネル3の8ビット乱数回路508aが更新する乱数列が2周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、8ビット乱数初期設定2(KRS2)のビット「5−4」におけるビット値が”11”であれば、チャネル3の8ビット乱数回路508aが更新する乱数列が1周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。
Bit “5-4” of 8-bit random number initial setting 2 (KRS2) indicates whether to change the random number sequence updated by 8-bit
8ビット乱数初期設定2(KRS2)のビット「3」は、4チャネルの8ビット乱数回路508aのうち、チャネル2の8ビット乱数回路508aの起動方法の設定を示している。図19に示す例において、8ビット乱数初期設定2(KRS2)のビット「3」におけるビット値が”0”であれば、ユーザモードに移行した後、ソフトウェア(ユーザプログラム)により乱数の最大値設定が行われたことにより、チャネル2の8ビット乱数回路508aが起動される。これに対して、8ビット乱数初期設定2(KRS2)のビット「3」におけるビット値が”1”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことにもとづいて自動的にチャネル2の8ビット乱数回路508aが起動される。
Bit “3” of the 8-bit random number initial setting 2 (KRS2) indicates the setting of the activation method of the 8-bit
8ビット乱数初期設定2(KRS2)のビット「2」は、チャネル2の8ビット乱数回路508aの更新クロックの設定を示している。図19に示す例において、8ビット乱数初期設定2(KRS2)のビット「2」におけるビット値が”0”であれば、遊技制御用マイクロコンピュータ560の内部システムクロックを更新クロックとして用いる。これに対して、8ビット乱数初期設定2(KRS2)のビット「2」におけるビット値が”1”であれば、遊技制御用マイクロコンピュータ560の外部から入力された外部クロック信号を2分周した信号を更新クロックとして用いる。
Bit “2” of 8-bit random number initial setting 2 (KRS2) indicates the setting of the update clock of the 8-bit
8ビット乱数初期設定2(KRS2)のビット「1−0」は、チャネル2の8ビット乱数回路508aが更新する乱数列を変更するか否かの設定を示している。図19に示す例において、8ビット乱数初期設定2(KRS2)のビット「1−0」におけるビット値が”00”であれば、チャネル2の8ビット乱数回路508aが更新する乱数列は変更されない。また、8ビット乱数初期設定2(KRS2)のビット「1−0」におけるビット値が”01”であれば、チャネル2の8ビット乱数回路508aが更新する乱数列をソフトウェア(ユーザプログラム)により変更できる。また、8ビット乱数初期設定2(KRS2)のビット「1−0」におけるビット値が”10”であれば、チャネル2の8ビット乱数回路508aが更新する乱数列が2周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、8ビット乱数初期設定2(KRS2)のビット「1−0」におけるビット値が”11”であれば、チャネル2の8ビット乱数回路508aが更新する乱数列が1周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。
Bits “1-0” of 8-bit random number initial setting 2 (KRS2) indicate whether to change the random number sequence updated by the 8-bit
なお、8ビット乱数回路508aに関しては、16ビット乱数回路508bとは異なり、図17に示したようなスタート値の設定を行う機能はない。
Note that the 8-bit
プログラム管理エリアに記憶されるセキュリティ時間設定(KSES)は、セキュリティモードを延長する時間の設定を示す。図20は、セキュリティ時間設定(KSES)における設定内容の一例を示している。 The security time setting (KSES) stored in the program management area indicates a time setting for extending the security mode. FIG. 20 shows an example of setting contents in the security time setting (KSES).
セキュリティ時間設定(KSES)のビット[7−6]は、セキュリティモード時間をランダムに延長する時間の設定を示している。図20に示す例では、セキュリティ時間設定(KSES)のビット[7−6]に”01”が設定された場合には、セキュリティモード時間をランダムに延長するモードとして、ショートモードが設定され、具体的には、内部システムクロックが10.0MHzである場合には0〜0.816msの範囲の時間がランダムに延長され、内部システムクロックが12.0MHzである場合には0〜0.51msの範囲の時間がランダムに延長される。また、セキュリティ時間設定(KSES)のビット[7−6]に”10”が設定された場合には、セキュリティモード時間をランダムに延長するモードとして、ミドルモードが設定され、具体的には、内部システムクロックが10.0MHzである場合には0〜26.112msの範囲の時間がランダムに延長され、内部システムクロックが12.0MHzである場合には0〜16.32msの範囲の時間がランダムに延長される。また、セキュリティ時間設定(KSES)のビット[7−6]に”11”が設定された場合には、セキュリティモード時間をランダムに延長するモードとして、ロングモードが設定され、具体的には、内部システムクロックが10.0MHzである場合には0〜835.584msの範囲の時間がランダムに延長され、内部システムクロックが12.0MHzである場合には0〜522.24msの範囲の時間がランダムに延長される。 Bit [7-6] of the security time setting (KSES) indicates the setting of the time for extending the security mode time at random. In the example shown in FIG. 20, when “01” is set in the bit [7-6] of the security time setting (KSES), the short mode is set as a mode for extending the security mode time at random. Specifically, when the internal system clock is 10.0 MHz, the time in the range of 0 to 0.816 ms is randomly extended, and when the internal system clock is 12.0 MHz, the range of 0 to 0.51 ms. The time is extended randomly. In addition, when “10” is set in the bit [7-6] of the security time setting (KSES), the middle mode is set as a mode for randomly extending the security mode time. When the system clock is 10.0 MHz, the time in the range of 0 to 26.112 ms is randomly extended, and when the internal system clock is 12.0 MHz, the time in the range of 0 to 16.32 ms is randomly selected. Extended. Further, when “11” is set in the bit [7-6] of the security time setting (KSES), the long mode is set as a mode for randomly extending the security mode time. When the system clock is 10.0 MHz, the time in the range of 0 to 855.584 ms is randomly extended, and when the internal system clock is 12.0 MHz, the time in the range of 0 to 522.24 ms is randomly selected. Extended.
なお、セキュリティモード時間のランダム延長を行わないように設定する場合、図20に示すように、セキュリティ時間設定(KSES)のビット[7−6]に”00”を設定するようにすればよい。 When setting so as not to perform random extension of the security mode time, as shown in FIG. 20, “00” may be set in bits [7-6] of the security time setting (KSES).
セキュリティ時間設定(KSES)のビット[5]は、セキュリティモード時間を固定延長する時間の基準クロック信号の設定を示している。図20に示す例では、セキュリティ時間設定(KSES)のビット[5]に”0”が設定された場合には、基準クロック信号として222×TSCLKが選択される。また、セキュリティ時間設定(KSES)のビット[5]に”1”が設定された場合には、基準クロック信号として224×TSCLKが選択される。 Bit [5] of the security time setting (KSES) indicates the setting of the reference clock signal for the time for fixing and extending the security mode time. In the example shown in FIG. 20, when “0” is set in the bit [5] of the security time setting (KSES), 2 22 × T SCLK is selected as the reference clock signal. Further, when “1” is set in the bit [5] of the security time setting (KSES), 2 24 × T SCLK is selected as the reference clock signal.
セキュリティ時間設定(KSES)のビット[4−0]は、セキュリティモード時間を固定で延長する時間の設定を示している。具体的には、セキュリティモード時間の固定延長時間は、セキュリティ時間設定(KSES)のビット[5]で選択した基準クロックに、セキュリティ時間設定(KSES)のビット[4−0]で設定した設定値を乗算した値となる。例えば、セキュリティ時間設定(KSES)のビット[4−0]に”00001”を設定(すなわち、値「1」を設定)した場合、セキュリティ時間設定(KSES)のビット[5]に”0”を設定した場合には、固定延長時間は222×TSCLK×1となり、セキュリティ時間設定(KSES)のビット[5]に”1”を設定した場合には、固定延長時間は224×TSCLK×1となる。また、セキュリティ時間設定(KSES)のビット[4−0]に”01000”を設定(すなわち、値「8」を設定)した場合、セキュリティ時間設定(KSES)のビット[5]に”0”を設定した場合には、固定延長時間は222×TSCLK×8となり、セキュリティ時間設定(KSES)のビット[5]に”1”を設定した場合には、固定延長時間は224×TSCLK×8となる。また、セキュリティ時間設定(KSES)のビット[4−0]に”10000”を設定(すなわち、値「16」を設定)した場合、セキュリティ時間設定(KSES)のビット[5]に”0”を設定した場合には、固定延長時間は222×TSCLK×16となり、セキュリティ時間設定(KSES)のビット[5]に”1”を設定した場合には、固定延長時間は224×TSCLK×16となる。また、セキュリティ時間設定(KSES)のビット[4−0]に”11111”を設定(すなわち、値「31」を設定)した場合、セキュリティ時間設定(KSES)のビット[5]に”0”を設定した場合には、固定延長時間は222×TSCLK×31となり、セキュリティ時間設定(KSES)のビット[5]に”1”を設定した場合には、固定延長時間は224×TSCLK×31となる。なお、図20には、内部システムクロックが10.0MHzと12.0MHzである場合の固定延長時間の値の具体例もそれぞれ示されている。 Bits [4-0] of the security time setting (KSES) indicate a time setting for extending the security mode time in a fixed manner. Specifically, the fixed extension time of the security mode time is the set value set by the bit [4-0] of the security time setting (KSES) to the reference clock selected by the bit [5] of the security time setting (KSES). Is the value multiplied by. For example, when “00001” is set to the bit [4-0] of the security time setting (KSES) (that is, the value “1” is set), “0” is set to the bit [5] of the security time setting (KSES). When set, the fixed extension time is 2 22 × T SCLK × 1, and when the security time setting (KSES) bit [5] is set to “1”, the fixed extension time is 2 24 × T SCLK × 1. Also, when “01000” is set in the bit [4-0] of the security time setting (KSES) (that is, the value “8” is set), “0” is set in the bit [5] of the security time setting (KSES). When set, the fixed extension time is 2 22 × T SCLK × 8, and when the security time setting (KSES) bit [5] is set to “1”, the fixed extension time is 2 24 × T SCLK × 8. Also, when “10000” is set to the bit [4-0] of the security time setting (KSES) (that is, the value “16” is set), “0” is set to the bit [5] of the security time setting (KSES). When set, the fixed extension time is 2 22 × T SCLK × 16, and when the security time setting (KSES) bit [5] is set to “1”, the fixed extension time is 2 24 × T SCLK × 16. Further, when “11111” is set to the bit [4-0] of the security time setting (KSES) (that is, the value “31” is set), “0” is set to the bit [5] of the security time setting (KSES). When set, the fixed extension time is 2 22 × T SCLK × 31. When bit [5] of the security time setting (KSES) is set to “1”, the fixed extension time is 2 24 × T SCLK × 31. FIG. 20 also shows specific examples of fixed extension time values when the internal system clock is 10.0 MHz and 12.0 MHz.
なお、セキュリティモード時間の固定延長を行わないように設定する場合、図20に示すように、セキュリティ時間設定(KSES)のビット[4−0]に”00000”を設定するようにすればよい。 When setting so as not to perform the fixed extension of the security mode time, as shown in FIG. 20, “00000” may be set in bits [4-0] of the security time setting (KSES).
図20に示すように、セキュリティモード時間は、セキュリティ時間設定(KSES)のビット[7−6]の設定によるランダム延長と、セキュリティ時間設定(KSES)のビット[5−0]の設定による固定延長との2種類の方法で延長設定が可能である。そして、これら2種類の方法で設定された時間の加算時間が最終的なセキュリティモード時間の延長時間となる。 As shown in FIG. 20, the security mode time is randomly extended by setting the security time setting (KSES) bit [7-6] and fixedly extended by setting the security time setting (KSES) bit [5-0]. The extension can be set in two ways. And the addition time of the time set by these two types of methods becomes the extension time of the final security mode time.
プログラム管理エリアに記憶される乱数クロック監視設定(KRCS)は、乱数用外部クロック端子(RCK端子)から入力された外部クロック信号の監視周波数の設定を示す。図21は、乱数クロック監視設定(KRCS)における設定内容の一例を示している。 The random number clock monitoring setting (KRCS) stored in the program management area indicates the setting of the monitoring frequency of the external clock signal input from the random number external clock terminal (RCK terminal). FIG. 21 shows an example of setting contents in the random number clock monitoring setting (KRCS).
乱数クロック監視設定(KRCS)のビット[7−2]は、固定ビット(すなわち、特に設定に使用しないビット)であり、全ビット必ず”0”を設定するものとする。 Bit [7-2] of the random number clock monitoring setting (KRCS) is a fixed bit (that is, a bit that is not particularly used for setting), and all bits are always set to “0”.
乱数クロック監視設定(KRCS)のビット[1−0]は、乱数を更新するためのクロックとして、乱数用外部クロック端子(RCK端子)から入力された外部クロック信号を選択した場合に、その入力クロックの周波数異常の検出対象とする周波数の設定を示している。図21に示す例では、乱数クロック監視設定(KRCS)のビット[1−0]に”00”が設定された場合には、監視周波数としてSCLK(内部システムクロック)の周波数未満を設定する。また、乱数クロック監視設定(KRCS)のビット[1−0]に”01”が設定された場合には、監視周波数としてSCLK(内部システムクロック)/2の周波数未満を設定する。また、乱数クロック監視設定(KRCS)のビット[1−0]に”10”が設定された場合には、監視周波数としてSCLK(内部システムクロック)/22の周波数未満を設定する。また、乱数クロック監視設定(KRCS)のビット[1−0]に”11”が設定された場合には、監視周波数としてSCLK(内部システムクロック)/23の周波数未満を設定する。 Bits [1-0] of the random number clock monitoring setting (KRCS) are input clocks when an external clock signal input from the random number external clock terminal (RCK terminal) is selected as a clock for updating the random number. The setting of the frequency used as the detection target of frequency anomalies is shown. In the example shown in FIG. 21, when “00” is set in bits [1-0] of the random number clock monitoring setting (KRCS), the monitoring frequency is set to less than the frequency of SCLK (internal system clock). When “01” is set in bits [1-0] of the random number clock monitoring setting (KRCS), the monitoring frequency is set to less than the frequency of SCLK (internal system clock) / 2. Further, when "10" is set to bits [1-0] of the random number clock monitoring settings (KRCS) sets the frequency lower than the SCLK (internal system clock) / 2 2 as the monitoring frequency. When “11” is set in bits [1-0] of the random number clock monitoring setting (KRCS), the monitoring frequency is set to a frequency less than the frequency of SCLK (internal system clock) / 2/3 .
なお、乱数用外部クロック端子(RCK端子)から入力された外部クロック信号の監視周波数の異常を検出した場合には、後述する内部情報レジスタ(CIF)のビット3に”1”がセットされる。
When an abnormality in the monitoring frequency of the external clock signal input from the random number external clock terminal (RCK terminal) is detected, “1” is set in
なお、この実施の形態では、遊技制御用マイクロコンピュータ560は、8ビット乱数回路508aと16ビット乱数回路508bとのうち、16ビット乱数回路508bの動作異常(外部クロック周波数異常および更新異常)を検出する機能を備えている。具体的には、遊技制御用マイクロコンピュータ560は、乱数更新用クロックとして乱数用外部クロック端子(RCK端子)から入力された外部クロック信号が選択されている場合に、乱数クロック監視設定(KRCS)で設定されている監視周波数にもとづいて、外部クロック信号の周波数が低下したか否かを検出し、外部クロック信号の周波数が低下(外部クロック周波数異常)を検出した場合には、後述する内部情報レジスタ(CIF)のビット3に”1”をセットする。
In this embodiment, the
また、遊技制御用マイクロコンピュータ560は、16ビット乱数回路508bの乱数の更新状態を監視する機能を備え、更新状態に異常を検出すると(例えば、乱数値が同じ値のまま更新されなくなったり、通常は乱数値が1つずつカウントアップされていくのに乱数値のカウント値がいきなり2以上の値増加した状態を検出したりすると)、内部情報レジスタ(CIF)のビット7〜4のうちの対応するビットに”1”をセットする。
In addition, the
なお、この実施の形態では、乱数クロック監視設定(KRCS)を用いて設定を行うことによって、16ビット乱数回路508bの動作異常の検出に関して、監視対象の外部クロック信号の監視周波数を設定する場合を示しているが、外部クロック周波数異常の検出自体を行うか否かを設定可能に構成したり、更新異常の検出自体を行うか否かを設定可能に構成したりしてもよい。この場合、外部クロック周波数異常の検出自体を行うか否かの設定と、更新異常の検出自体を行うか否かの設定とをそれぞれ独立して行えるように構成してもよいし、両方の設定を一括して有効とするか無効とするかのみ行えるように構成してもよい。
In this embodiment, a setting is made using the random number clock monitoring setting (KRCS) to set the monitoring frequency of the external clock signal to be monitored with respect to the detection of the abnormal operation of the 16-bit
なお、外部クロック周波数異常の検出自体を行うか否かや更新異常の検出自体を行うか否かを設定可能とするためには、例えば、乱数回路自体を起動するか否かを設定するようにし、乱数回路を起動しないように設定した場合には、事実上、外部クロック周波数異常の検出や更新異常の検出を行えないので、外部クロック周波数異常の検出や更新異常の検出を行わないように設定したといえる。このように、外部クロック周波数異常の検出自体を行うか否かや更新異常の検出自体を行うか否かの設定は、乱数回路自体を起動するか否かを設定することによって実現することも含む概念である。 In order to be able to set whether or not to detect external clock frequency abnormality itself or whether or not to detect update abnormality itself, for example, whether to start the random number circuit itself is set. If the random number circuit is set not to start, the external clock frequency abnormality detection and update abnormality detection cannot be performed effectively, so the external clock frequency abnormality detection and update abnormality detection are not performed. It can be said that. As described above, setting whether or not to detect the external clock frequency abnormality itself or whether or not to detect the update abnormality itself includes realizing whether or not to start the random number circuit itself. It is a concept.
また、この実施の形態では、乱数用クロック生成回路112から専用の乱数用クロックRCLKを乱数回路508a,508bに外部入力する場合を示しているが、例えば、制御用クロック生成回路111からの制御用クロックCCLKを外部入力する場合など専用の乱数用クロックRCLK以外のクロックを外部入力する場合であっても、外部クロック周波数異常の検出や更新異常の検出を行うことが可能である。なお、乱数回路の更新異常の検出に関しては、乱数用クロック生成回路112から専用の乱数用クロックRCLK用いて乱数更新する場合と、制御用クロック生成回路111からの制御用クロックCCLKなど他のクロックを用いて乱数更新する場合とのいずれか一方の場合のみ設定可能に構成してもよい。
Further, in this embodiment, the case where the dedicated random number clock RCLK is externally input from the random number clock generation circuit 112 to the
また、この実施の形態では、外部クロック周波数の異常の検出を行い、遊技制御用マイクロコンピュータ560の内部システムクロックSCLKの周波数については特に異常の検出を行っていないが、それは次のような理由による。すなわち、乱数更新に内部システムクロックSCLKを用いる場合には、内部システムクロックSCLKに異常が発生しているような状況では、CPU56自体の動作が停止している筈であるので、CPU56が動作しているのに乱数の更新だけが停止しているような事態が生じる場合がなく、何らかの問題が生じるおそれがない。これに対して、乱数更新に外部クロック信号を用いる場合には、CPU56が動作しているのに乱数の更新だけが停止しているような事態が生じる可能性があり弊害が生じるおそれがあるためである。
In this embodiment, the abnormality of the external clock frequency is detected, and the abnormality of the frequency of the internal system clock SCLK of the
図6に示す遊技制御用マイクロコンピュータ560が備える外部バスインタフェース501は、遊技制御用マイクロコンピュータ560を構成するチップの外部バスと内部バスとのインタフェース機能や、アドレスバス、データバスおよび各制御信号の方向制御機能などを有するバスインタフェースである。例えば、外部バスインタフェース501は、遊技制御用マイクロコンピュータ560に外付けされた外部メモリや外部入出力装置などに接続され、これらの外部装置との間でアドレス信号やデータ信号、各種の制御信号などを送受信するものであればよい。
The
遊技制御用マイクロコンピュータ560が備えるクロック回路502は、例えば制御用外部クロック端子EXに入力される発振信号を2分周することなどにより、内部システムクロックSCLKを生成する回路である。なお、生成された内部システムクロックは、外部出力端子(CLKO端子)から外部に出力される。
The
遊技制御用マイクロコンピュータ560が備える照合用ブロック503は、外部の照合機と接続し、チップの照合を行う機能を備える。
The
遊技制御用マイクロコンピュータ560が備える固有情報記憶回路504は、例えば遊技制御用マイクロコンピュータ560の内部情報となる複数種類の固有情報を記憶する回路である。一例として、固有情報記憶回路504は、ROMコード、チップ個別ナンバー、IDナンバーといった3種類の固有情報を記憶する。ROM54コードは、ROM54の所定領域における記憶データから生成される4バイトの数値であり、生成方法の異なる4つの数値が準備されればよい。チップ個別ナンバーは、遊技制御用マイクロコンピュータ560の製造時に付与される4バイトの番号であり、遊技制御用マイクロコンピュータ560を構成するチップ毎に異なる数値を示している。IDナンバーは、遊技制御用マイクロコンピュータ560の製造時に付与される8バイトの番号であり、遊技制御用マイクロコンピュータ560を構成するチップ毎に異なる数値を示している。ここで、チップ個別ナンバーはユーザプログラムから読み取ることができる一方、IDナンバーはユーザプログラムから読み取ることができないように設定されていればよい。なお、固有情報記憶回路504は、例えばROM54の所定領域を用いることなどにより、ROM54に含まれるようにしてもよい。あるいは、固有情報記憶回路504は、例えばCPU56の内蔵レジスタを用いることなどにより、CPU56に含まれるようにしてもよい。
The unique
遊技制御用マイクロコンピュータ560が備える演算回路505は、乗算および除算を行う回路である。
An arithmetic circuit 505 provided in the
遊技制御用マイクロコンピュータ560が備えるリセット/割込みコントローラ506は、遊技制御用マイクロコンピュータ560の内部や外部にて発生する各種リセット、割込み要求を制御するためのものである。リセット/割込みコントローラ506が制御するリセットには、システムリセットとユーザリセットが含まれている。システムリセットは、外部システムリセット端子XSRSTに一定の期間にわたりローレベル信号が入力されたときに発生するリセットである。なお、この実施の形態では、リセット設定(KRES)の設定により、ウォッチドッグタイマ(WDT)のタイムアウト信号が発生したときや、指定エリア外走行禁止(IAT)が発生したときにも、システムリセットが発生することがある。ユーザリセットは、ウォッチドッグタイマ(WDT)のタイムアウト信号が発生したことや、指定エリア外走行禁止(IAT)が発生したことなど、所定の要因により発生するリセットである。
The reset / interrupt controller 506 provided in the
リセット/割込みコントローラ506が制御する割込みには、ノンマスカブル割込みNMIとマスカブル割込みINTが含まれている。ノンマスカブル割込みNMIは、CPU56の割込み禁止状態でも無条件に受け付けられる割込みであり、外部ノンマスカブル割込み端子XNMI(入力ポートPI6と兼用)に一定の期間にわたりローレベル信号が入力されたときに発生する割込みである。マスカブル割込みINTは、CPU56の設定命令により、割込み要求の受け付けを許可/禁止できる割込みであり、優先順位設定による多重割込みの実行が可能である。マスカブル割込みINTの要因としては、外部マスカブル割込み端子XINT(入力ポートPI5と兼用)に一定の期間にわたりローレベル信号が入力されたこと、タイマ回路509にてタイムアウトが発生したこと、シリアル通信回路512にてデータ受信またはデータ送信による割込み要因が発生したこと、乱数回路508a,508bにて乱数値となる数値データの取込による割込み要因が発生したことなど、複数種類の割込み要因があらかじめ定められていればよい。
Interrupts controlled by the reset / interrupt controller 506 include a non-maskable interrupt NMI and a maskable interrupt INT. The non-maskable interrupt NMI is an interrupt that is unconditionally accepted even when the
リセット/割込みコントローラ506は、図9〜図11に示すような遊技制御用マイクロコンピュータ560が備える内蔵レジスタのうち、内部情報レジスタCIF(アドレスFE25H)などを用いて、割込みの制御やリセットの管理を行う。内部情報レジスタCIFは、直前に発生したリセット要因を管理したり、乱数更新状態、乱数更新クロックを外部クロックとした場合の入力周波数の状態を読み取るためのレジスタである。
The reset / interrupt controller 506 uses the internal information register CIF (address FE25H) among the built-in registers of the
図22(A)は、内部情報レジスタCIFの構成例を示している。図22(B)は、内部情報レジスタCIFに格納される内部情報データの各ビットにおける設定内容の一例を示している。内部情報レジスタCIFのビット番号[7]に格納される内部情報データRL3ERは、チャネル3の16ビット乱数回路508bが更新する16ビット乱数RL3の更新状態の異常を示す。図22(B)に示す例では、16ビット乱数RL3の更新異常が検知されないときに、内部情報データRL3ERのビット値が“0”となる一方、16ビット乱数RL3の更新異常が検知されたときには、そのビット値が“1”となる。内部情報レジスタCIFのビット番号[6]に格納される内部情報データRL2ERは、チャネル2の16ビット乱数回路508bが更新する16ビット乱数RL2の更新状態の異常を示す。図22(B)に示す例では、16ビット乱数RL2の更新異常が検知されないときに、内部情報データRL2ERのビット値が“0”となる一方、16ビット乱数RL2の更新異常が検知されたときには、そのビット値が“1”となる。内部情報レジスタCIFのビット番号[5]に格納される内部情報データRL1ERは、チャネル1の16ビット乱数回路508bが更新する16ビット乱数RL1の更新状態の異常を示す。図22(B)に示す例では、16ビット乱数RL1の更新異常が検知されないときに、内部情報データRL1ERのビット値が“0”となる一方、16ビット乱数RL1の更新異常が検知されたときには、そのビット値が“1”となる。内部情報レジスタCIFのビット番号[4]に格納される内部情報データRL0ERは、チャネル0の16ビット乱数回路508bが更新する16ビット乱数RL0の更新状態の異常を示す。図22(B)に示す例では、16ビット乱数RL0の更新異常が検知されないときに、内部情報データRL0ERのビット値が“0”となる一方、16ビット乱数RL0の更新異常が検知されたときには、そのビット値が“1”となる。なお、内部情報レジスタCIFのビット番号[7−4」は、初期値として”0”が設定されている。
FIG. 22A shows a configuration example of the internal information register CIF. FIG. 22B shows an example of setting contents in each bit of the internal information data stored in the internal information register CIF. The internal information data RL3ER stored in the bit number [7] of the internal information register CIF indicates an abnormality in the update state of the 16-bit random number RL3 updated by the 16-bit
内部情報レジスタCIFのビット番号[3]に格納される内部情報データRCERは、乱数更新用クロックとして乱数用外部クロック端子(RCK端子)から入力された外部クロック信号が選択されている場合に、その外部クロック信号の周波数異常を示す。図22(B)に示す例では、外部クロック信号の周波数異常が検知されないときに、内部情報データRCERのビット値が“0”となる一方、外部クロック信号の周波数異常が検知されたときには、そのビット値が“1”となる。なお、内部情報レジスタCIFのビット番号[3」は、初期値として”0”が設定されている。 The internal information data RCER stored in the bit number [3] of the internal information register CIF is obtained when the external clock signal input from the random number external clock terminal (RCK terminal) is selected as the random number update clock. Indicates a frequency error in the external clock signal. In the example shown in FIG. 22B, when the frequency abnormality of the external clock signal is not detected, the bit value of the internal information data RCER becomes “0”, while when the frequency abnormality of the external clock signal is detected, The bit value is “1”. The bit number [3] of the internal information register CIF is set to “0” as an initial value.
内部情報レジスタCIFのビット番号[2]に格納される内部情報データSRSFは、直前に発生したリセット要因がシステムリセットであることを示す。図22(B)に示す例では、直前のリセット要因がシステムリセットではないときに(システムリセット未発生)、内部情報データSRSFのビット値が“0”となる一方、システムリセットであるときには(システムリセット発生)、そのビット値が“1”となる。なお、内部情報レジスタCIFのビット番号[2」は、初期値として”1”が設定されている。 The internal information data SRSF stored in the bit number [2] of the internal information register CIF indicates that the reset factor generated immediately before is a system reset. In the example shown in FIG. 22B, when the immediately preceding reset factor is not a system reset (system reset has not occurred), the bit value of the internal information data SRSF is “0”, whereas when the system reset is a system reset (system reset) When the reset occurs), the bit value becomes “1”. The bit number [2] of the internal information register CIF is set to “1” as an initial value.
内部情報レジスタCIFのビット番号[1]に格納される内部情報データWDTFは、直前に発生したリセット要因がウオッチドッグタイマ(WDT)506bからタイムアウト信号を入力したことによるユーザリセットであることを示す。図22(B)に示す例では、直前のリセット要因がタイムアウト信号によるユーザリセットではないときに(タイムアウト信号によるユーザリセット未発生)、内部情報データWDTFのビット値が“0”となる一方、タイムアウト信号によるユーザリセットであるときには(タイムアウト信号によるユーザリセット発生)、そのビット値が“1”となる。なお、内部情報レジスタCIFのビット番号[1」は、初期値として”0”が設定されている。 The internal information data WDTF stored in the bit number [1] of the internal information register CIF indicates that the reset factor generated immediately before is a user reset by inputting a timeout signal from the watchdog timer (WDT) 506b. In the example shown in FIG. 22B, when the reset factor immediately before is not a user reset by the timeout signal (user reset has not occurred by the timeout signal), the bit value of the internal information data WDTF becomes “0” while the timeout occurs. When it is a user reset by a signal (a user reset is generated by a timeout signal), the bit value becomes “1”. The bit number [1] of the internal information register CIF is set to “0” as an initial value.
内部情報レジスタCIFのビット番号[0]に格納される内部情報データIATFは、直前に発生したリセット要因がIAT回路506aからのIAT発生信号を入力したことによるユーザリセットであることを示す。図22(B)に示す例では、直前のリセット要因がIAT発生信号によるユーザリセットではないときに(IAT発生信号によるユーザリセット未発生)、内部情報データIATFのビット値が“0”となる一方、IAT発生信号によるユーザリセットであるときには(IAT発生信号によるユーザリセット発生)、そのビット値が“1”となる。なお、内部情報レジスタCIFのビット番号[0」は、初期値として”0”が設定されている。
Internal information data IATF stored in bit number [0] of internal information register CIF indicates that the reset factor generated immediately before is a user reset due to the input of an IAT generation signal from
遊技制御用マイクロコンピュータ560が備えるCPU56は、ROM54から読み出した制御コードにもとづいてユーザプログラム(ゲーム制御用の遊技制御処理プログラム)を実行することにより、パチンコ遊技機1における遊技制御を実行する制御用CPUである。こうした遊技制御が実行されるときには、CPU56がROM54から固定データを読み出す固定データ読出動作や、CPU56がRAM55に各種の変動データを書き込んで一時記憶させる変動データ書込動作、CPU56がRAM55に一時記憶されている各種の変動データを読み出す変動データ読出動作、CPU56が外部バスインタフェース501やパラレル入力ポート511、シリアル通信回路512などを介して遊技制御用マイクロコンピュータ560の外部から各種信号の入力を受け付ける受信動作、CPU56が外部バスインタフェース501やシリアル通信回路512、パラレル出力ポート513などを介して遊技制御用マイクロコンピュータ560の外部へと各種信号を出力する送信動作等も行われる。
The
遊技制御用マイクロコンピュータ560が備えるROM54には、ユーザプログラム(ゲーム制御用の遊技制御処理プログラム)を示す制御コードや固定データ等が記憶されている。
The
遊技制御用マイクロコンピュータ560が備えるRAM55は、ゲーム制御用のワークエリアを提供する。ここで、RAM55の少なくとも一部は、電源基板910において作成されるバックアップ電源によってバックアップされているバックアップRAMであればよい。すなわち、パチンコ遊技機1への電力供給が停止しても、所定期間はRAM55の少なくとも一部の内容が保存される。
The
また、遊技制御用マイクロコンピュータ560は、フリーランカウンタ回路507として、8ビットのフリーランカウンタを4チャネル搭載している。
The
遊技制御用マイクロコンピュータ560が備える乱数回路508a,508bは、8ビット乱数や16ビット乱数といった、所定の更新範囲を有する乱数値となる数値データを生成する回路である。この実施の形態では、乱数回路508a,508bのうち16ビット乱数回路508bが生成するハードウェア乱数は、大当りとするか否かを判定するための大当り判定用乱数(ランダムR)として用いられる。なお、CPU56は、乱数回路508a,508bから抽出した数値データにもとづき、乱数回路508a,508bとは異なるランダムカウンタを用いて、ソフトウェアによって各種の数値データを加工あるいは更新することで、遊技に用いられる乱数値の全部または一部を示す数値データをカウントするようにしてもよい。あるいは、CPU56は、乱数回路508a,508bを用いることなく、ソフトウェアによって大当り判定用乱数などの乱数値を示す数値データの一部をカウント(更新)するようにしてもよい。一例として、ハードウェアとなる乱数回路508a,508bからCPU56により抽出された数値データを、ソフトウェアにより加工することで、大当り判定用乱数(ランダムR)を示す数値データが更新され、それ以外の乱数値(例えば、大当り種別判定用乱数や、変動パターン種別決定用乱数、変動パターン決定用乱数)を示す数値データは、CPU56がランダムカウンタなどを用いてソフトウェアにより更新すればよい。
The
図23は、8ビット乱数回路508aの一構成例を示すブロック図である。また、図24は、16ビット乱数回路508bの一構成例を示すブロック図である。8ビット乱数回路508aおよび16ビット乱数回路508bは、図23および図24に示すように、乱数列変更選択回路523a,523b、乱数生成回路525a,525b、乱数列変更回路526a,526b、および最大値比較回路527a,527bを備えて構成される。また、16ビット乱数回路508bは、図24に示すように、8ビット乱数回路508aが備える構成要素に加えて、乱数スタート値選択回路535を備える。さらに、16ビット乱数回路508bは、図24に示すように、8ビット乱数回路508aが備える構成要素に加えて、乱数生成回路525bが更新監視回路537を含む。
FIG. 23 is a block diagram illustrating a configuration example of the 8-bit
また、図24に示す例では、16ビット乱数回路508bの回路部分の構成のみを示し、乱数列変更レジスタ522および最大値設定レジスタ524b以外の16ビット乱数回路508bが用いる各レジスタについては記載を省略している。なお、具体的には、16ビット乱数回路508bは、図23に示すRSハードラッチ選択レジスタ528a,528bに代えて図9に示すRL0ハードラッチ選択レジスタ0(RL0LS0)〜RL3ハードラッチ選択レジスタ(RL3LS)を用い、図23に示すRS0ハードラッチ乱数値レジスタ529a〜RS3ハードラッチ乱数値レジスタ529dに代えて図10および図11に示すRL0ハードラッチ乱数値レジスタ0(RL0HV0)〜RL3ハードラッチ乱数値レジスタ1(RL3HV1)を用い、図23に示すRSハードラッチフラグレジスタ530に代えて図10に示すRLハードラッチフラグレジスタ0(RLHF0)〜RLハードラッチフラグレジスタ1(RLHF1)を用い、図23に示すRS割り込み制御レジスタ531に代えて図9に示すRL割り込み制御レジスタ0(RLIC0)〜RL割り込み制御レジスタ1(RLIC1)を用い、図23に示すRS0ソフトラッチ乱数値レジスタ533a〜RS3ソフトラッチ乱数値レジスタ533dに代えて図10に示すRL0ソフトラッチ乱数値レジスタ(RL0SV)〜RL3ソフトラッチ乱数値レジスタ(RL3SV)を用いる。また、16ビット乱数回路508bは、乱数値ソフトラッチレジスタ532および乱数ソフトラッチフラグレジスタ534については、8ビット乱数回路508aと兼用で同じレジスタを用いる。
In the example shown in FIG. 24, only the configuration of the circuit portion of the 16-bit
また、8ビット乱数回路508aは、既に説明したプログラム管理エリアに設けられた8ビット乱数初期設定521a(図8に示す8ビット乱数初期設定1(KRS1)および8ビット乱数初期設定2(KRS2))の設定内容に従って動作する。
The 8-bit
また、16ビット乱数回路508bは、既に説明したプログラム管理エリアに設けられた16ビット乱数初期設定521b(図8に示す16ビット乱数初期設定1(KRL1)〜16ビット乱数初期設定2(KRL2))の設定内容に従って動作する。また、16ビット乱数回路508bは、8ビット乱数回路508aの機能に加えて、乱数スタート値選択回路535が16ビット乱数初期設定536(図8に示す16ビット乱数初期設定3(KRL3))の設定内容に従って動作することにより、1周目の乱数値のスタート値を変更する機能を備えている(図17参照)。
The 16-bit
また、16ビット乱数回路508bは、乱数生成回路525bが更新監視回路537を含んでおり、8ビット乱数回路508aの機能に加えて、更新監視回路537が動作することにより外部クロック周波数異常および更新異常を検出する機能を備えている(図21参照)。なお、この実施の形態では、1つの更新監視回路537により外部クロック周波数異常および更新異常の両方を検出する場合を示しているが、外部クロック周波数異常を検出する監視回路と更新異常を検出する監視回路とを別々に備えてもよい。
In the 16-bit
なお、8ビット乱数回路508aも更新監視回路を備えるように構成し、8ビット乱数回路508aの外部クロック周波数異常および更新異常を検出可能に構成するようにしてもよい。
Note that the 8-bit
また、乱数列変更レジスタ522は、図9に示すような遊技制御用マイクロコンピュータ560の内蔵レジスタに含まれる乱数列変更レジスタRDSCに対応している。なお、乱数列変更レジスタRDSCとして、8ビット乱数回路508aおよび16ビット乱数回路508bの各チャネルで共通のレジスタが用いられる。
The random number sequence change register 522 corresponds to the random number sequence change register RDSC included in the built-in register of the
また、最大値設定レジスタ524a,524bは、図9に示すような遊技制御用マイクロコンピュータ560の内蔵レジスタに含まれるRS0最大値設定レジスタ(RS0MX)〜RS3最大値設定レジスタ(RS3MX)に対応している(16ビット乱数回路508bの場合は、RL0最大値設定レジスタ(RL0MX)〜RL3最大値設定レジスタ(RL3MX)に対応している)。
The maximum value setting registers 524a and 524b correspond to the RS0 maximum value setting register (RS0MX) to the RS3 maximum value setting register (RS3MX) included in the built-in registers of the
また、ハードラッチ選択レジスタ528aは、図9に示すような遊技制御用マイクロコンピュータ560の内蔵レジスタに含まれるRSハードラッチ選択レジスタ0(RSLS0)に対応している。また、ハードラッチ選択レジスタ528bは、図9に示すような遊技制御用マイクロコンピュータ560の内蔵レジスタに含まれるRSハードラッチ選択レジスタ1(RSLS1)に対応している。なお、16ビット乱数回路508bの場合は、図9に示すRL0ハードラッチ選択レジスタ0(RL0LS0)〜RL3ハードラッチ選択レジスタ3(RL3LS)に対応している。
The hard latch selection register 528a corresponds to the RS hard latch selection register 0 (RSLS0) included in the built-in register of the
また、RS0ハードラッチ乱数値レジスタ529a〜RS3ハードラッチ乱数値レジスタ529dは、図11に示すような遊技制御用マイクロコンピュータ560の内蔵レジスタに含まれるRS0ハードラッチ乱数値レジスタ(RS0HV)〜RS3ハードラッチ乱数値レジスタ(RS3HV)に対応している。なお、16ビット乱数回路508bの場合は、図10に示すRL0ハードラッチ乱数値レジスタ0(RL0HV0)〜RL1ハードラッチ乱数値レジスタ1(RL1HV1)および図11に示すRL2ハードラッチ乱数値レジスタ0(RL2HV0)〜RL3ハードラッチ乱数値レジスタ1(RL3HV1)に対応している。
The RS0 hard latch
また、RSハードラッチフラグレジスタ530は、図10に示すRSハードラッチフラグレジスタ(RSHF)に対応している。なお、16ビット乱数回路508bの場合は、図10に示すRLハードラッチフラグレジスタ0(RLHF0)〜RLハードラッチフラグレジスタ1(RLHF1)に対応している。
The RS hard
また、RS割り込み制御レジスタ531は、図9に示すRS割り込み制御レジスタ(RSIC)に対応している。なお、16ビット乱数回路508bの場合は、図9に示すRL割り込み制御レジスタ0(RLIC0)〜RL割り込み制御レジスタ1(RLIC1)に対応している。
The RS interrupt control register 531 corresponds to the RS interrupt control register (RSIC) shown in FIG. Note that the 16-bit
また、乱数ソフトラッチレジスタ532は、図9に示す乱数ソフトラッチレジスタ(RDSL)に対応している。なお、ソフトラッチレジスタRDSLとして、8ビット乱数回路508aおよび16ビット乱数回路508bの各チャネルで共通のレジスタが用いられる。
The random number soft latch register 532 corresponds to the random number soft latch register (RDSL) shown in FIG. As the soft latch register RDSL, a common register is used in each channel of the 8-bit
また、RS0ソフトラッチ乱数値レジスタ533a〜RS3ソフトラッチ乱数値レジスタ533dは、は、図10に示すRS0ソフトラッチ乱数値レジスタ(RS0SV)〜RS3ソフトラッチ乱数値レジスタ(RS3SV)に対応している。なお、16ビット乱数回路508bの場合は、図10に示すRL0ソフトラッチ乱数値(RL0SV)〜RL3ソフトラッチ乱数値(RL3SV)に対応している。
The RS0 soft latch random value registers 533a to RS3 soft latch
また、乱数ソフトラッチフラグレジスタ534は、図9に示す乱数ソフトラッチフラグレジスタ(RDSF)に対応している。なお、乱数ソフトラッチフラグレジスタRDSFとして、8ビット乱数回路508aおよび16ビット乱数回路508bの各チャネルで共通のレジスタが用いられる。
The random number soft latch flag register 534 corresponds to the random number soft latch flag register (RDSF) shown in FIG. As the random number soft latch flag register RDSF, a common register is used in each channel of the 8-bit
乱数列変更選択回路523a,523bは、図18や図19に示す8ビット乱数初期設定1(KRS1)や8ビット乱数初期設定2(KRS2)の設定内容に従って(16ビット乱数回路508bの場合には、図15や図16に示す16ビット乱数初期設定1(KRL1)や16ビット乱数初期設定2(KRL2)の設定内容に従って)、乱数列の変更方法として、「変更しない」、「ソフトウェアで変更」、「2周目から自動で変更」または「1周目から自動で変更」のうちのいずれかを選択する。そして、「ソフトウェアで変更」、「2周目から自動で変更」または「1周目から自動で変更」のいずれかに選択した場合には、その選択方法に従って乱数列変更回路526a,526bに乱数列を変更させる。また、「変更しない」を選択した場合には乱数列を変更させる制御を行わない。
The random number sequence change selection circuits 523a and 523b follow the setting contents of the 8-bit random number initial setting 1 (KRS1) and the 8-bit random number initial setting 2 (KRS2) shown in FIGS. 18 and 19 (in the case of the 16-bit
乱数列変更回路526a,526bは、乱数生成回路525a,525bにより生成された数値データの順列を、乱数列変更選択回路523a,523bの指示に従って変更可能とする回路である。例えば、乱数列変更回路526a,526bは、「ソフトウェアで変更」が指示された場合には、乱数生成回路525a,525bが更新する乱数列をソフトウェア(ユーザプログラム)により変更する。また、例えば、乱数列変更回路526a,526bは、「2周目から自動で変更」が指示された場合には、乱数生成回路525a,525bが更新する乱数列を2周目から自動的に変更し、以降、乱数列が一巡するごとに自動的に乱数列を変更する。また、例えば、乱数列変更回路526a,526bは、「1周目から自動で変更」が指示された場合には、乱数生成回路525a,525bが更新する乱数列を1周目から自動的に変更し、以降、乱数列が一巡するごとに自動的に乱数列を変更する。
The random number sequence changing circuits 526a and 526b are circuits that can change the permutation of the numerical data generated by the random
乱数生成回路525a,525bは、例えば8ビットのカウンタ(16ビット乱数回路508bの場合は16ビットのカウンタ)などから構成され、乱数更新クロック信号などの入力にもとづき、数値データを更新可能な所定の範囲において所定の初期値から所定の最終値まで循環的に更新する回路である。例えば乱数生成回路525a,525bは、乱数更新クロック信号における立ち下がりエッジに応答して、「0」から「255」までの範囲内で設定された初期値から「255」まで1ずつ加算するように数値データをカウントアップして行く(16ビット乱数回路508bの場合には、「0」から「65535」までの範囲内で設定された初期値から「65535」まで1ずつ加算するように数値データをカウントアップして行く)。そして、「255」までカウントアップした後には、「0」から初期値よりも1小さい最終値となる数値まで1ずつ加算するようにカウントアップすることで、数値データを循環的に更新する。
The random
最大値比較回路527a,527bは、図18や図19に示す8ビット乱数初期設定1(KRS1)や8ビット乱数初期設定2(KRS2)の設定内容に従って(16ビット乱数回路508bの場合には、図15や図16に示す16ビット乱数初期設定1(KRL1)や16ビット乱数初期設定2(KRL2)の設定内容に従って)、乱数生成回路525a,525bが生成する乱数値の最大値を設定する。
The maximum value comparison circuits 527a and 527b follow the setting contents of the 8-bit random number initial setting 1 (KRS1) and the 8-bit random number initial setting 2 (KRS2) shown in FIG. 18 and FIG. 19 (in the case of the 16-bit
図25(A)は、RL0ハードラッチ選択レジスタ0(RL0LS0)の構成例を示している。図25(B)は、RL0ハードラッチ選択レジスタ0(RL0LS0)に格納されるデータの各ビットにおける設定内容の一例を示している。RL0ハードラッチ選択レジスタ0(RL0LS0)のビット番号[7]に格納されるデータRL01RFは、RL0ハードラッチ乱数値レジスタ1(RL0HV1)に、外部端子入力により、16ビット乱数RL0の値を取り込む際の条件の設定を示している。図25(B)に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データRL01RFのビット値が“0”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“1”となる。なお、データRL01RFは、初期値として”0”が設定されている。 FIG. 25A shows a configuration example of the RL0 hard latch selection register 0 (RL0LS0). FIG. 25B shows an example of setting contents in each bit of data stored in the RL0 hard latch selection register 0 (RL0LS0). The data RL01RF stored in the bit number [7] of the RL0 hard latch selection register 0 (RL0LS0) is obtained when the value of the 16-bit random number RL0 is input to the RL0 hard latch random value register 1 (RL0HV1) by an external terminal input. The setting of conditions is shown. In the example shown in FIG. 25B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RL01RF becomes “0”. When the value is set to be latched, the bit value is “1”. The data RL01RF is set to “0” as an initial value.
なお、この実施の形態では、プログラム管理エリアや内蔵レジスタのレジスタに関して、具体的には、プログラム管理エリアなどの対応するビットを”0”または”1”のいずれかの値としておくことにより、その対応するビットの値が読み込まれて、読み込まれた”0”または”1”の値が遊技制御用マイクロコンピュータ560の制御レジスタにハードウェア的に書き込まれることにより各種の設定が行われる。例えば、RL0ハードラッチ選択レジスタ0(RL0LS0)のビット7については、そのビット7から読み込まれた値が”0”であれば、遊技制御用マイクロコンピュータ560の制御レジスタにハードウェア的に”0”が書き込まれることによりRL0ハードラッチ乱数値レジスタ1(RL0HV1)から値を読み込まないと次の値をラッチしないように設定され、そのビット7から読み込まれた値が”1”であれば、遊技制御用マイクロコンピュータ560の制御レジスタにハードウェア的に”1”が書き込まれることによりRL0ハードラッチ乱数値レジスタ1(RL0HV1)から値を読み込まなくても次の値をラッチするように設定される。このことは、他のプログラム管理エリアの各設定項目や内蔵レジスタの各レジスタの各ビットに関しても同様である。
In this embodiment, regarding the register of the program management area and the built-in register, specifically, by setting the corresponding bit in the program management area or the like to a value of “0” or “1”, The corresponding bit value is read, and the read “0” or “1” value is written in the control register of the
RL0ハードラッチ選択レジスタ0(RL0LS0)のビット番号[6−4]に格納されるデータRL01LS0〜RL01LS2は、RL0ハードラッチ乱数値レジスタ1(RL0HV1)に、どの外部端子入力により、16ビット乱数RL0の値を取り込むかの設定を示している。図25(B)に示す例では、RL0ハードラッチ選択レジスタ0(RL0LS0)のビット番号[6−4]に”000”が設定された場合にはPI0端子が選択され、”001”が設定された場合にはPI1端子が選択され、”010”が設定された場合にはPI2端子が選択され、”011”が設定された場合にはPI3端子が選択され、”100”が設定された場合にはPI4端子が選択され、”101”が設定された場合にはPI5/XINT端子が選択される。なお、RL0ハードラッチ選択レジスタ0(RL0LS0)のビット番号[6−4]に”110”や”111”が設定された場合には、その設定は無効である。また、データRL01LS0〜RL01LS2は、初期値として”000”が設定されている。 The data RL01LS0 to RL01LS2 stored in the bit number [6-4] of the RL0 hard latch selection register 0 (RL0LS0) is input to the RL0 hard latch random number value register 1 (RL0HV1) according to which external terminal is input. It shows the setting of whether to import a value. In the example shown in FIG. 25B, when “000” is set in the bit number [6-4] of the RL0 hard latch select register 0 (RL0LS0), the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected, and when “101” is set, the PI5 / XINT terminal is selected. If “110” or “111” is set in the bit number [6-4] of the RL0 hard latch selection register 0 (RL0LS0), the setting is invalid. The data RL01LS0 to RL01LS2 is set to “000” as an initial value.
RL0ハードラッチ選択レジスタ0(RL0LS0)のビット番号[3]に格納されるデータRL00RFは、RL0ハードラッチ乱数値レジスタ0(RL0HV0)に、外部端子入力により、16ビット乱数RL0の値を取り込む際の条件の設定を示している。図25(B)に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データRL00RFのビット値が“0”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“1”となる。なお、データRL00RFは、初期値として”0”が設定されている。 The data RL00RF stored in the bit number [3] of the RL0 hard latch select register 0 (RL0LS0) is obtained when the value of the 16-bit random number RL0 is input to the RL0 hard latch random value register 0 (RL0HV0) by an external terminal input. The setting of conditions is shown. In the example shown in FIG. 25B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RL00RF becomes “0”, while the next value is not read. When the value is set to be latched, the bit value is “1”. The data RL00RF is set to “0” as an initial value.
RL0ハードラッチ選択レジスタ0(RL0LS0)のビット番号[2−0]に格納されるデータRL00LS0〜RL00LS2は、RL0ハードラッチ乱数値レジスタ0(RL0HV0)に、どの外部端子入力により、16ビット乱数RL0の値を取り込むかの設定を示している。図25(B)に示す例では、RL0ハードラッチ選択レジスタ0(RL0LS0)のビット番号[2−0]に”000”が設定された場合にはPI0端子が選択され、”001”が設定された場合にはPI1端子が選択され、”010”が設定された場合にはPI2端子が選択され、”011”が設定された場合にはPI3端子が選択され、”100”が設定された場合にはPI4端子が選択され、”101”が設定された場合にはPI5/XINT端子が選択される。なお、RL0ハードラッチ選択レジスタ0(RL0LS0)のビット番号[2−0]に”110”や”111”が設定された場合には、その設定は無効である。また、データRL00LS0〜RL00LS2は、初期値として”000”が設定されている。 The data RL00LS0 to RL00LS2 stored in the bit number [2-0] of the RL0 hard latch selection register 0 (RL0LS0) is input to the RL0 hard latch random value register 0 (RL0HV0) by the external terminal input of the 16-bit random number RL0. It shows the setting of whether to import a value. In the example shown in FIG. 25B, when “000” is set in the bit number [2-0] of the RL0 hard latch selection register 0 (RL0LS0), the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected, and when “101” is set, the PI5 / XINT terminal is selected. When “110” or “111” is set in the bit number [2-0] of the RL0 hard latch select register 0 (RL0LS0), the setting is invalid. The data RL00LS0 to RL00LS2 is set to “000” as an initial value.
図26(A)は、RL0ハードラッチ選択レジスタ1(RL0LS1)の構成例を示している。図26(B)は、RL0ハードラッチ選択レジスタ1(RL0LS1)に格納されるデータの各ビットにおける設定内容の一例を示している。RL0ハードラッチ選択レジスタ1(RL0LS1)のビット番号[7]に格納されるデータRL03RFは、RL0ハードラッチ乱数値レジスタ3(RL0HV3)に、外部端子入力により、16ビット乱数RL0の値を取り込む際の条件の設定を示している。図26(B)に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データRL03RFのビット値が“0”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“1”となる。なお、データRL03RFは、初期値として”0”が設定されている。 FIG. 26A shows a configuration example of the RL0 hard latch selection register 1 (RL0LS1). FIG. 26B shows an example of setting contents in each bit of data stored in the RL0 hard latch selection register 1 (RL0LS1). The data RL03RF stored in the bit number [7] of the RL0 hard latch selection register 1 (RL0LS1) is obtained when the value of the 16-bit random number RL0 is input to the RL0 hard latch random value register 3 (RL0HV3) by an external terminal input. The setting of conditions is shown. In the example shown in FIG. 26B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RL03RF becomes “0”. When the value is set to be latched, the bit value is “1”. The data RL03RF is set to “0” as an initial value.
RL0ハードラッチ選択レジスタ1(RL0LS1)のビット番号[6−4]に格納されるデータRL03LS0〜RL03LS2は、RL0ハードラッチ乱数値レジスタ3(RL0HV3)に、どの外部端子入力により、16ビット乱数RL0の値を取り込むかの設定を示している。図26(B)に示す例では、RL0ハードラッチ選択レジスタ1(RL0LS1)のビット番号[6−4]に”000”が設定された場合にはPI0端子が選択され、”001”が設定された場合にはPI1端子が選択され、”010”が設定された場合にはPI2端子が選択され、”011”が設定された場合にはPI3端子が選択され、”100”が設定された場合にはPI4端子が選択され、”101”が設定された場合にはPI5/XINT端子が選択される。なお、RL0ハードラッチ選択レジスタ1(RL0LS1)のビット番号[6−4]に”110”や”111”が設定された場合には、その設定は無効である。また、データRL03LS0〜RL03LS2は、初期値として”000”が設定されている。 The data RL03LS0 to RL03LS2 stored in the bit number [6-4] of the RL0 hard latch selection register 1 (RL0LS1) is input to the RL0 hard latch random value register 3 (RL0HV3) according to which external terminal is input to the 16-bit random number RL0. It shows the setting of whether to import a value. In the example shown in FIG. 26B, when “000” is set in the bit number [6-4] of the RL0 hard latch selection register 1 (RL0LS1), the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected, and when “101” is set, the PI5 / XINT terminal is selected. When “110” or “111” is set in the bit number [6-4] of the RL0 hard latch selection register 1 (RL0LS1), the setting is invalid. The data RL03LS0 to RL03LS2 is set to “000” as an initial value.
RL0ハードラッチ選択レジスタ1(RL0LS1)のビット番号[3]に格納されるデータRL02RFは、RL0ハードラッチ乱数値レジスタ2(RL0HV2)に、外部端子入力により、16ビット乱数RL0の値を取り込む際の条件の設定を示している。図26(B)に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データRL02RFのビット値が“0”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“1”となる。なお、データRL02RFは、初期値として”0”が設定されている。 The data RL02RF stored in the bit number [3] of the RL0 hard latch selection register 1 (RL0LS1) is obtained when the value of the 16-bit random number RL0 is input to the RL0 hard latch random value register 2 (RL0HV2) by external terminal input. The setting of conditions is shown. In the example shown in FIG. 26B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RL02RF becomes “0”, while the next value is not read. When the value is set to be latched, the bit value is “1”. The data RL02RF is set to “0” as an initial value.
RL0ハードラッチ選択レジスタ1(RL0LS1)のビット番号[2−0]に格納されるデータRL02LS0〜RL02LS2は、RL0ハードラッチ乱数値レジスタ2(RL0HV2)に、どの外部端子入力により、16ビット乱数RL0の値を取り込むかの設定を示している。図26(B)に示す例では、RL0ハードラッチ選択レジスタ1(RL0LS1)のビット番号[2−0]に”000”が設定された場合にはPI0端子が選択され、”001”が設定された場合にはPI1端子が選択され、”010”が設定された場合にはPI2端子が選択され、”011”が設定された場合にはPI3端子が選択され、”100”が設定された場合にはPI4端子が選択され、”101”が設定された場合にはPI5/XINT端子が選択される。なお、RL0ハードラッチ選択レジスタ1(RL0LS1)のビット番号[2−0]に”110”や”111”が設定された場合には、その設定は無効である。また、データRL02LS0〜RL02LS2は、初期値として”000”が設定されている。 The data RL02LS0 to RL02LS2 stored in the bit number [2-0] of the RL0 hard latch selection register 1 (RL0LS1) is input to the RL0 hard latch random number value register 2 (RL0HV2) according to which external terminal is input to the 16-bit random number RL0. It shows the setting of whether to import a value. In the example shown in FIG. 26B, when the bit number [2-0] of the RL0 hard latch selection register 1 (RL0LS1) is set to “000”, the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected, and when “101” is set, the PI5 / XINT terminal is selected. If “110” or “111” is set in the bit number [2-0] of the RL0 hard latch selection register 1 (RL0LS1), the setting is invalid. The data RL02LS0 to RL02LS2 is set to “000” as an initial value.
図27(A)は、RLnハードラッチ選択レジスタ(RLnLS)の構成例を示している。図27(B)は、RLnハードラッチ選択レジスタ(RLnLS)に格納されるデータの各ビットにおける設定内容の一例を示している。なお、図27において、nは0〜3の値をとる。RLnハードラッチ選択レジスタ(RLnLS)のビット番号[7]に格納されるデータRLn1RFは、RLnハードラッチ乱数値レジスタ1(RLnHV1)に、外部端子入力により、16ビット乱数RLnの値を取り込む際の条件の設定を示している。図27(B)に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データRLn1RFのビット値が“0”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“1”となる。なお、データRLn1RFは、初期値として”0”が設定されている。 FIG. 27A shows a configuration example of the RLn hard latch selection register (RLnLS). FIG. 27B shows an example of setting contents in each bit of data stored in the RLn hard latch selection register (RLnLS). In FIG. 27, n takes a value from 0 to 3. Data RLn1RF stored in the bit number [7] of the RLn hard latch selection register (RLnLS) is a condition when the value of the 16-bit random number RLn is input to the RLn hard latch random value register 1 (RLnHV1) by an external terminal input. Shows the settings. In the example shown in FIG. 27B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RLn1RF becomes “0”, while the next value is not read. When the value is set to be latched, the bit value is “1”. The data RLn1RF is set to “0” as an initial value.
RLnハードラッチ選択レジスタ(RLnLS)のビット番号[6−4]に格納されるデータRLn1LS0〜RLn1LS2は、RLnハードラッチ乱数値レジスタ1(RLnHV1)に、どの外部端子入力により、16ビット乱数RLnの値を取り込むかの設定を示している。図27(B)に示す例では、RLnハードラッチ選択レジスタ(RLnLS)のビット番号[6−4]に”000”が設定された場合にはPI0端子が選択され、”001”が設定された場合にはPI1端子が選択され、”010”が設定された場合にはPI2端子が選択され、”011”が設定された場合にはPI3端子が選択され、”100”が設定された場合にはPI4端子が選択され、”101”が設定された場合にはPI5/XINT端子が選択される。なお、RLnハードラッチ選択レジスタ(RLnLS)のビット番号[6−4]に”110”や”111”が設定された場合には、その設定は無効である。また、データRLn1LS0〜RLn1LS2は、初期値として”000”が設定されている。 The data RLn1LS0 to RLn1LS2 stored in the bit number [6-4] of the RLn hard latch selection register (RLnLS) is the value of the 16-bit random number RLn depending on which external terminal is input to the RLn hard latch random value register 1 (RLnHV1). Indicates whether to capture. In the example shown in FIG. 27B, when “000” is set in the bit number [6-4] of the RLn hard latch selection register (RLnLS), the PI0 terminal is selected and “001” is set. In this case, the PI1 terminal is selected. When “010” is set, the PI2 terminal is selected. When “011” is set, the PI3 terminal is selected. When “100” is set. When the PI4 terminal is selected and “101” is set, the PI5 / XINT terminal is selected. If “110” or “111” is set in the bit number [6-4] of the RLn hard latch selection register (RLnLS), the setting is invalid. The data RLn1LS0 to RLn1LS2 is set to “000” as an initial value.
RLnハードラッチ選択レジスタ(RLnLS)のビット番号[3]に格納されるデータRLn0RFは、RLnハードラッチ乱数値レジスタ0(RLnHV0)に、外部端子入力により、16ビット乱数RLnの値を取り込む際の条件の設定を示している。図27(B)に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データRLn0RFのビット値が“0”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“1”となる。なお、データRLn0RFは、初期値として”0”が設定されている。 Data RLn0RF stored in the bit number [3] of the RLn hard latch selection register (RLnLS) is a condition when the value of the 16-bit random number RLn is input to the RLn hard latch random value register 0 (RLnHV0) by an external terminal input. Shows the settings. In the example shown in FIG. 27B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RLn0RF becomes “0”, while the next value is not read. When the value is set to be latched, the bit value is “1”. The data RLn0RF is set to “0” as an initial value.
RLnハードラッチ選択レジスタ(RLnLS)のビット番号[2−0]に格納されるデータRLn0LS0〜RLn0LS2は、RLnハードラッチ乱数値レジスタ0(RLnHV0)に、どの外部端子入力により、16ビット乱数RLnの値を取り込むかの設定を示している。図27(B)に示す例では、RLnハードラッチ選択レジスタ(RLnLS)のビット番号[2−0]に”000”が設定された場合にはPI0端子が選択され、”001”が設定された場合にはPI1端子が選択され、”010”が設定された場合にはPI2端子が選択され、”011”が設定された場合にはPI3端子が選択され、”100”が設定された場合にはPI4端子が選択され、”101”が設定された場合にはPI5/XINT端子が選択される。なお、RLnハードラッチ選択レジスタ(RLnLS)のビット番号[2−0]に”110”や”111”が設定された場合には、その設定は無効である。また、データRLn0LS0〜RLn0LS2は、初期値として”000”が設定されている。 The data RLn0LS0 to RLn0LS2 stored in the bit number [2-0] of the RLn hard latch selection register (RLnLS) is the value of the 16-bit random number RLn depending on which external terminal is input to the RLn hard latch random value register 0 (RLnHV0). Indicates whether to capture. In the example shown in FIG. 27B, when “000” is set in the bit number [2-0] of the RLn hard latch selection register (RLnLS), the PI0 terminal is selected and “001” is set. In this case, the PI1 terminal is selected. When “010” is set, the PI2 terminal is selected. When “011” is set, the PI3 terminal is selected. When “100” is set. When the PI4 terminal is selected and “101” is set, the PI5 / XINT terminal is selected. If “110” or “111” is set in the bit number [2-0] of the RLn hard latch selection register (RLnLS), the setting is invalid. In addition, the data RLn0LS0 to RLn0LS2 is set to “000” as an initial value.
図28(A)は、RSハードラッチ選択レジスタ0(RSLS0)の構成例を示している。図28(B)は、RSハードラッチ選択レジスタ0(RSLS0)に格納されるデータの各ビットにおける設定内容の一例を示している。RSハードラッチ選択レジスタ0(RSLS0)のビット番号[7]に格納されるデータRS1RFは、RS1ハードラッチ乱数値レジスタ(RS1HV)に、外部端子入力により、8ビット乱数RS1の値を取り込む際の条件の設定を示している。図28(B)に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データRS1RFのビット値が“0”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“1”となる。なお、データRS1RFは、初期値として”0”が設定されている。 FIG. 28A shows a configuration example of the RS hard latch selection register 0 (RSLS0). FIG. 28B shows an example of setting contents in each bit of data stored in the RS hard latch selection register 0 (RSLS0). Data RS1RF stored in the bit number [7] of the RS hard latch selection register 0 (RSLS0) is a condition for capturing the value of the 8-bit random number RS1 into the RS1 hard latch random value register (RS1HV) by external terminal input. Shows the settings. In the example shown in FIG. 28B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RS1RF becomes “0”. When the value is set to be latched, the bit value is “1”. The data RS1RF is set to “0” as an initial value.
RSハードラッチ選択レジスタ0(RSLS0)のビット番号[6−4]に格納されるデータRS1LS0〜RS1LS2は、RS1ハードラッチ乱数値レジスタ(RS1HV)に、どの外部端子入力により、8ビット乱数RS1の値を取り込むかの設定を示している。図28(B)に示す例では、RSハードラッチ選択レジスタ0(RSLS0)のビット番号[6−4]に”000”が設定された場合にはPI0端子が選択され、”001”が設定された場合にはPI1端子が選択され、”010”が設定された場合にはPI2端子が選択され、”011”が設定された場合にはPI3端子が選択され、”100”が設定された場合にはPI4端子が選択され、”101”が設定された場合にはPI5/XINT端子が選択される。なお、RSハードラッチ選択レジスタ0(RSLS0)のビット番号[6−4]に”110”や”111”が設定された場合には、その設定は無効である。また、データRS1LS0〜RS1LS2は、初期値として”000”が設定されている。 The data RS1LS0 to RS1LS2 stored in the bit number [6-4] of the RS hard latch selection register 0 (RSLS0) is an 8-bit random number RS1 value depending on which external terminal is input to the RS1 hard latch random value register (RS1HV). Indicates whether to capture. In the example shown in FIG. 28B, when “000” is set in the bit number [6-4] of the RS hard latch selection register 0 (RSLS0), the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected, and when “101” is set, the PI5 / XINT terminal is selected. If “110” or “111” is set in the bit number [6-4] of the RS hard latch selection register 0 (RSLS0), the setting is invalid. In addition, the data RS1LS0 to RS1LS2 is set to “000” as an initial value.
RSハードラッチ選択レジスタ0(RSLS0)のビット番号[3]に格納されるデータRS0RFは、RS0ハードラッチ乱数値レジスタ(RS0HV)に、外部端子入力により、8ビット乱数RS0の値を取り込む際の条件の設定を示している。図28(B)に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データRS0RFのビット値が“0”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“1”となる。なお、データRS0RFは、初期値として”0”が設定されている。 Data RS0RF stored in the bit number [3] of the RS hard latch selection register 0 (RSLS0) is a condition for taking the value of the 8-bit random number RS0 into the RS0 hard latch random value register (RS0HV) by inputting an external terminal Shows the settings. In the example shown in FIG. 28B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RS0RF becomes “0”. When the value is set to be latched, the bit value is “1”. The data RS0RF is set to “0” as an initial value.
RSハードラッチ選択レジスタ0(RSLS0)のビット番号[2−0]に格納されるデータRS0LS0〜RS0LS2は、RS0ハードラッチ乱数値レジスタ(RS0HV)に、どの外部端子入力により、8ビット乱数RS0の値を取り込むかの設定を示している。図28(B)に示す例では、RSハードラッチ選択レジスタ0(RSLS0)のビット番号[2−0]に”000”が設定された場合にはPI0端子が選択され、”001”が設定された場合にはPI1端子が選択され、”010”が設定された場合にはPI2端子が選択され、”011”が設定された場合にはPI3端子が選択され、”100”が設定された場合にはPI4端子が選択され、”101”が設定された場合にはPI5/XINT端子が選択される。なお、RSハードラッチ選択レジスタ0(RSLS0)のビット番号[2−0]に”110”や”111”が設定された場合には、その設定は無効である。また、データRS0LS0〜RS0LS2は、初期値として”000”が設定されている。 The data RS0LS0 to RS0LS2 stored in the bit number [2-0] of the RS hard latch selection register 0 (RSLS0) is the value of the 8-bit random number RS0 depending on which external terminal input to the RS0 hard latch random value register (RS0HV). Indicates whether to capture. In the example shown in FIG. 28B, when the bit number [2-0] of the RS hard latch selection register 0 (RSLS0) is set to “000”, the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected, and when “101” is set, the PI5 / XINT terminal is selected. If “110” or “111” is set in the bit number [2-0] of the RS hard latch selection register 0 (RSLS0), the setting is invalid. Further, the data RS0LS0 to RS0LS2 is set to “000” as an initial value.
図29(A)は、RSハードラッチ選択レジスタ1(RSLS1)の構成例を示している。図29(B)は、RSハードラッチ選択レジスタ1(RSLS1)に格納されるデータの各ビットにおける設定内容の一例を示している。RSハードラッチ選択レジスタ1(RSLS1)のビット番号[7]に格納されるデータRS3RFは、RS3ハードラッチ乱数値レジスタ(RS3HV)に、外部端子入力により、8ビット乱数RS3の値を取り込む際の条件の設定を示している。図29(B)に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データRS3RFのビット値が“0”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“1”となる。なお、データRS3RFは、初期値として”0”が設定されている。 FIG. 29A shows a configuration example of the RS hard latch selection register 1 (RSLS1). FIG. 29B shows an example of setting contents in each bit of data stored in the RS hard latch selection register 1 (RSLS1). Data RS3RF stored in the bit number [7] of the RS hard latch selection register 1 (RSLS1) is a condition for taking the value of the 8-bit random number RS3 into the RS3 hard latch random number value register (RS3HV) by external terminal input Shows the settings. In the example shown in FIG. 29B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RS3RF becomes “0”. When the value is set to be latched, the bit value is “1”. The data RS3RF is set to “0” as an initial value.
RSハードラッチ選択レジスタ1(RSLS1)のビット番号[6−4]に格納されるデータRS3LS0〜RS3LS2は、RS3ハードラッチ乱数値レジスタ(RS3HV)に、どの外部端子入力により、8ビット乱数RS3の値を取り込むかの設定を示している。図29(B)に示す例では、RSハードラッチ選択レジスタ1(RSLS1)のビット番号[6−4]に”000”が設定された場合にはPI0端子が選択され、”001”が設定された場合にはPI1端子が選択され、”010”が設定された場合にはPI2端子が選択され、”011”が設定された場合にはPI3端子が選択され、”100”が設定された場合にはPI4端子が選択され、”101”が設定された場合にはPI5/XINT端子が選択される。なお、RSハードラッチ選択レジスタ0(RSLS1)のビット番号[6−4]に”110”や”111”が設定された場合には、その設定は無効である。また、データRS3LS0〜RS3LS2は、初期値として”000”が設定されている。 The data RS3LS0 to RS3LS2 stored in the bit number [6-4] of the RS hard latch selection register 1 (RSLS1) is an 8-bit random number RS3 value depending on which external terminal is input to the RS3 hard latch random number value register (RS3HV). Indicates whether to capture. In the example shown in FIG. 29B, when “000” is set in the bit number [6-4] of the RS hard latch selection register 1 (RSLS1), the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected, and when “101” is set, the PI5 / XINT terminal is selected. If “110” or “111” is set in the bit number [6-4] of the RS hard latch selection register 0 (RSLS1), the setting is invalid. In addition, the data RS3LS0 to RS3LS2 is set to “000” as an initial value.
RSハードラッチ選択レジスタ1(RSLS1)のビット番号[3]に格納されるデータRS2RFは、RS2ハードラッチ乱数値レジスタ(RS2HV)に、外部端子入力により、8ビット乱数RS2の値を取り込む際の条件の設定を示している。図29(B)に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データRS2RFのビット値が“0”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“1”となる。なお、データRS2RFは、初期値として”0”が設定されている。 Data RS2RF stored in the bit number [3] of the RS hard latch selection register 1 (RSLS1) is a condition for taking the value of the 8-bit random number RS2 into the RS2 hard latch random value register (RS2HV) by inputting an external terminal Shows the settings. In the example shown in FIG. 29B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RS2RF becomes “0”. When the value is set to be latched, the bit value is “1”. The data RS2RF is set to “0” as an initial value.
RSハードラッチ選択レジスタ1(RSLS1)のビット番号[2−0]に格納されるデータRS2LS0〜RS2LS2は、RS2ハードラッチ乱数値レジスタ(RS2HV)に、どの外部端子入力により、8ビット乱数RS2の値を取り込むかの設定を示している。図29(B)に示す例では、RSハードラッチ選択レジスタ1(RSLS1)のビット番号[2−0]に”000”が設定された場合にはPI0端子が選択され、”001”が設定された場合にはPI1端子が選択され、”010”が設定された場合にはPI2端子が選択され、”011”が設定された場合にはPI3端子が選択され、”100”が設定された場合にはPI4端子が選択され、”101”が設定された場合にはPI5/XINT端子が選択される。なお、RSハードラッチ選択レジスタ1(RSLS1)のビット番号[2−0]に”110”や”111”が設定された場合には、その設定は無効である。また、データRS2LS0〜RS2LS2は、初期値として”000”が設定されている。 The data RS2LS0 to RS2LS2 stored in the bit number [2-0] of the RS hard latch selection register 1 (RSLS1) is an 8-bit random number RS2 value depending on which external terminal is input to the RS2 hard latch random value register (RS2HV). Indicates whether to capture. In the example shown in FIG. 29B, when the bit number [2-0] of the RS hard latch selection register 1 (RSLS1) is set to “000”, the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected, and when “101” is set, the PI5 / XINT terminal is selected. If “110” or “111” is set in the bit number [2-0] of the RS hard latch selection register 1 (RSLS1), the setting is invalid. In addition, the data RS2LS0 to RS2LS2 is set to “000” as an initial value.
図30(A)は、RL割り込み制御レジスタ0(RLIC0)の構成例を示している。図30(B)は、RL割り込み制御レジスタ0(RLIC0)に格納されるデータの各ビットにおける設定内容の一例を示している。なお、RL割り込み制御レジスタ0(RLIC0)のビット[7−6]のビット値は必ず”0”とされる。 FIG. 30A shows a configuration example of the RL interrupt control register 0 (RLIC0). FIG. 30B shows an example of setting contents in each bit of data stored in the RL interrupt control register 0 (RLIC0). Note that the bit value of the bit [7-6] of the RL interrupt control register 0 (RLIC0) is always “0”.
RL割り込み制御レジスタ0(RLIC0)のビット番号[5]に格納されるデータRL11IEは、RL1ハードラッチ乱数値レジスタ1(RL1HV1)に、乱数値が取り込まれたことを要因とする割り込みの禁止/許可の設定を示している。図30(B)に示す例では、割り込み禁止に設定した場合には、データRL11IEのビット値が“0”となる一方、割り込み許可に設定した場合には、そのビット値が“1”となる。なお、データRL11IEは、初期値として”0”が設定されている。 The data RL11IE stored in the bit number [5] of the RL interrupt control register 0 (RLIC0) is forbidden / permitted for an interrupt caused by the random number value taken into the RL1 hard latch random number value register 1 (RL1HV1). Shows the settings. In the example shown in FIG. 30B, when the interrupt is disabled, the bit value of the data RL11IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL11IE is set to “0” as an initial value.
RL割り込み制御レジスタ0(RLIC0)のビット番号[4]に格納されるデータRL10IEは、RL1ハードラッチ乱数値レジスタ0(RL1HV0)に、乱数値が取り込まれたことを要因とする割り込みの禁止/許可の設定を示している。図30(B)に示す例では、割り込み禁止に設定した場合には、データRL10IEのビット値が“0”となる一方、割り込み許可に設定した場合には、そのビット値が“1”となる。なお、データRL10IEは、初期値として”0”が設定されている。 The data RL10IE stored in the bit number [4] of the RL interrupt control register 0 (RLIC0) is forbidden / permitted for interrupts caused by the random number value taken into the RL1 hard latch random number value register 0 (RL1HV0). Shows the settings. In the example shown in FIG. 30B, when the interrupt is disabled, the bit value of the data RL10IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL10IE is set to “0” as an initial value.
RL割り込み制御レジスタ0(RLIC0)のビット番号[3]に格納されるデータRL03IEは、RL0ハードラッチ乱数値レジスタ3(RL0HV3)に、乱数値が取り込まれたことを要因とする割り込みの禁止/許可の設定を示している。図30(B)に示す例では、割り込み禁止に設定した場合には、データRL03IEのビット値が“0”となる一方、割り込み許可に設定した場合には、そのビット値が“1”となる。なお、データRL03IEは、初期値として”0”が設定されている。 The data RL03IE stored in the bit number [3] of the RL interrupt control register 0 (RLIC0) prohibits / permits an interrupt due to the fact that the random number value is taken into the RL0 hard latch random number value register 3 (RL0HV3). Shows the settings. In the example shown in FIG. 30B, when the interrupt is disabled, the bit value of the data RL03IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL03IE is set to “0” as an initial value.
RL割り込み制御レジスタ0(RLIC0)のビット番号[2]に格納されるデータRL02IEは、RL0ハードラッチ乱数値レジスタ2(RL0HV2)に、乱数値が取り込まれたことを要因とする割り込みの禁止/許可の設定を示している。図30(B)に示す例では、割り込み禁止に設定した場合には、データRL02IEのビット値が“0”となる一方、割り込み許可に設定した場合には、そのビット値が“1”となる。なお、データRL02IEは、初期値として”0”が設定されている。 The data RL02IE stored in the bit number [2] of the RL interrupt control register 0 (RLIC0) prohibits / permits an interrupt due to the fact that the random number value is taken into the RL0 hard latch random number value register 2 (RL0HV2). Shows the settings. In the example shown in FIG. 30B, when the interrupt is disabled, the bit value of the data RL02IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL02IE is set to “0” as an initial value.
RL割り込み制御レジスタ0(RLIC0)のビット番号[1]に格納されるデータRL01IEは、RL0ハードラッチ乱数値レジスタ1(RL0HV1)に、乱数値が取り込まれたことを要因とする割り込みの禁止/許可の設定を示している。図30(B)に示す例では、割り込み禁止に設定した場合には、データRL01IEのビット値が“0”となる一方、割り込み許可に設定した場合には、そのビット値が“1”となる。なお、データRL01IEは、初期値として”0”が設定されている。 The data RL01IE stored in the bit number [1] of the RL interrupt control register 0 (RLIC0) prohibits / permits an interrupt due to the fact that the random number value is taken into the RL0 hard latch random value register 1 (RL0HV1). Shows the settings. In the example shown in FIG. 30B, when the interrupt is disabled, the bit value of the data RL01IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL01IE is set to “0” as an initial value.
RL割り込み制御レジスタ0(RLIC0)のビット番号[1]に格納されるデータRL00IEは、RL0ハードラッチ乱数値レジスタ0(RL0HV0)に、乱数値が取り込まれたことを要因とする割り込みの禁止/許可の設定を示している。図30(B)に示す例では、割り込み禁止に設定した場合には、データRL00IEのビット値が“0”となる一方、割り込み許可に設定した場合には、そのビット値が“1”となる。なお、データRL00IEは、初期値として”0”が設定されている。 The data RL00IE stored in the bit number [1] of the RL interrupt control register 0 (RLIC0) prohibits / permits an interrupt due to the fact that the random number value is taken into the RL0 hard latch random value register 0 (RL0HV0). Shows the settings. In the example shown in FIG. 30B, when the interrupt is disabled, the bit value of the data RL00IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL00IE is set to “0” as an initial value.
図31(A)は、RL割り込み制御レジスタ1(RLIC1)の構成例を示している。図31(B)は、RL割り込み制御レジスタ1(RLIC1)に格納されるデータの各ビットにおける設定内容の一例を示している。なお、RL割り込み制御レジスタ1(RLIC1)のビット[7−6]およびビット[3−2]のビット値は必ず”0”とされる。 FIG. 31A shows a configuration example of the RL interrupt control register 1 (RLIC1). FIG. 31B shows an example of setting contents in each bit of data stored in the RL interrupt control register 1 (RLIC1). Note that the bit values of the bits [7-6] and [3-2] of the RL interrupt control register 1 (RLIC1) are always “0”.
RL割り込み制御レジスタ1(RLIC1)のビット番号[5]に格納されるデータRL31IEは、RL3ハードラッチ乱数値レジスタ1(RL3HV1)に、乱数値が取り込まれたことを要因とする割り込みの禁止/許可の設定を示している。図31(B)に示す例では、割り込み禁止に設定した場合には、データRL31IEのビット値が“0”となる一方、割り込み許可に設定した場合には、そのビット値が“1”となる。なお、データRL31IEは、初期値として”0”が設定されている。 The data RL31IE stored in the bit number [5] of the RL interrupt control register 1 (RLIC1) prohibits / permits an interrupt due to the fact that the random number value is taken into the RL3 hard latch random number value register 1 (RL3HV1). Shows the settings. In the example shown in FIG. 31B, when the interrupt is disabled, the bit value of the data RL31IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL31IE is set to “0” as an initial value.
RL割り込み制御レジスタ1(RLIC1)のビット番号[4]に格納されるデータRL30IEは、RL3ハードラッチ乱数値レジスタ0(RL3HV0)に、乱数値が取り込まれたことを要因とする割り込みの禁止/許可の設定を示している。図31(B)に示す例では、割り込み禁止に設定した場合には、データRL30IEのビット値が“0”となる一方、割り込み許可に設定した場合には、そのビット値が“1”となる。なお、データRL30IEは、初期値として”0”が設定されている。 The data RL30IE stored in the bit number [4] of the RL interrupt control register 1 (RLIC1) prohibits / permits an interrupt due to the fact that a random value is taken into the RL3 hard latch random value register 0 (RL3HV0). Shows the settings. In the example shown in FIG. 31B, when the interrupt is disabled, the bit value of the data RL30IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL30IE is set to “0” as an initial value.
RL割り込み制御レジスタ1(RLIC1)のビット番号[1]に格納されるデータRL21IEは、RL2ハードラッチ乱数値レジスタ1(RL2HV1)に、乱数値が取り込まれたことを要因とする割り込みの禁止/許可の設定を示している。図31(B)に示す例では、割り込み禁止に設定した場合には、データRL21IEのビット値が“0”となる一方、割り込み許可に設定した場合には、そのビット値が“1”となる。なお、データRL21IEは、初期値として”0”が設定されている。 The data RL21IE stored in the bit number [1] of the RL interrupt control register 1 (RLIC1) prohibits / permits an interrupt due to the fact that the random number value is taken into the RL2 hard latch random number value register 1 (RL2HV1). Shows the settings. In the example shown in FIG. 31B, when the interrupt is disabled, the bit value of the data RL21IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL21IE is set to “0” as an initial value.
RL割り込み制御レジスタ1(RLIC1)のビット番号[0]に格納されるデータRL20IEは、RL2ハードラッチ乱数値レジスタ0(RL2HV0)に、乱数値が取り込まれたことを要因とする割り込みの禁止/許可の設定を示している。図31(B)に示す例では、割り込み禁止に設定した場合には、データRL20IEのビット値が“0”となる一方、割り込み許可に設定した場合には、そのビット値が“1”となる。なお、データRL20IEは、初期値として”0”が設定されている。 The data RL20IE stored in the bit number [0] of the RL interrupt control register 1 (RLIC1) prohibits / permits an interrupt due to the fact that the random number value is taken into the RL2 hard latch random number value register 0 (RL2HV0). Shows the settings. In the example shown in FIG. 31B, when the interrupt is disabled, the bit value of the data RL20IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL20IE is set to “0” as an initial value.
図32(A)は、RS割り込み制御レジスタ(RSIC)の構成例を示している。図32(B)は、RS割り込み制御レジスタ(RSIC)に格納されるデータの各ビットにおける設定内容の一例を示している。なお、RS割り込み制御レジスタ(RSIC)は、8ビット乱数回路508aとフリーランカウンタ回路507とで兼用で用いられるレジスタであり、RS割り込み制御レジスタ(RSIC)のビット[7−4]は、フリーランカウンタ507が用いるハードラッチレジスタ(FRC0ハードラッチレジスタ(FR0HV)〜FRC3ハードラッチレジスタ(FR3HV))に関する設定を示している。
FIG. 32A shows a configuration example of the RS interrupt control register (RSIC). FIG. 32B shows an example of setting contents in each bit of data stored in the RS interrupt control register (RSIC). The RS interrupt control register (RSIC) is a register that is shared by the 8-bit
RS割り込み制御レジスタ(RSIC)のビット番号[3]に格納されるデータRS3IEは、RS3ハードラッチ乱数値レジスタ(RS3HV)に、乱数値が取り込まれたことを要因とする割り込みの禁止/許可の設定を示している。図32(B)に示す例では、割り込み禁止に設定した場合には、データRS3IEのビット値が“0”となる一方、割り込み許可に設定した場合には、そのビット値が“1”となる。なお、データRS3IEは、初期値として”0”が設定されている。 The data RS3IE stored in the bit number [3] of the RS interrupt control register (RSIC) is set to disable / enable interrupts due to the fact that the RS3 hard latch random value register (RS3HV) has received a random value. Is shown. In the example shown in FIG. 32B, when the interrupt is disabled, the bit value of the data RS3IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RS3IE is set to “0” as an initial value.
RS割り込み制御レジスタ(RSIC)のビット番号[2]に格納されるデータRS2IEは、RS2ハードラッチ乱数値レジスタ(RS2HV)に、乱数値が取り込まれたことを要因とする割り込みの禁止/許可の設定を示している。図32(B)に示す例では、割り込み禁止に設定した場合には、データRS2IEのビット値が“0”となる一方、割り込み許可に設定した場合には、そのビット値が“1”となる。なお、データRS2IEは、初期値として”0”が設定されている。 The data RS2IE stored in the bit number [2] of the RS interrupt control register (RSIC) is set to disable / enable interrupts due to the fact that the random value is taken into the RS2 hard latch random number value register (RS2HV). Is shown. In the example shown in FIG. 32B, the bit value of the data RS2IE becomes “0” when the interrupt is disabled, whereas the bit value becomes “1” when the interrupt is enabled. . The data RS2IE is set to “0” as an initial value.
RS割り込み制御レジスタ(RSIC)のビット番号[1]に格納されるデータRS1IEは、RS1ハードラッチ乱数値レジスタ(RS1HV)に、乱数値が取り込まれたことを要因とする割り込みの禁止/許可の設定を示している。図32(B)に示す例では、割り込み禁止に設定した場合には、データRS1IEのビット値が“0”となる一方、割り込み許可に設定した場合には、そのビット値が“1”となる。なお、データRS1IEは、初期値として”0”が設定されている。 The data RS1IE stored in the bit number [1] of the RS interrupt control register (RSIC) is set to disable / permit interrupts due to the fact that the random value is taken into the RS1 hard latch random number value register (RS1HV). Is shown. In the example shown in FIG. 32B, when the interrupt is disabled, the bit value of the data RS1IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RS1IE is set to “0” as an initial value.
RS割り込み制御レジスタ(RSIC)のビット番号[0]に格納されるデータRS0IEは、RS0ハードラッチ乱数値レジスタ(RS0HV)に、乱数値が取り込まれたことを要因とする割り込みの禁止/許可の設定を示している。図32(B)に示す例では、割り込み禁止に設定した場合には、データRS0IEのビット値が“0”となる一方、割り込み許可に設定した場合には、そのビット値が“1”となる。なお、データRS0IEは、初期値として”0”が設定されている。 The data RS0IE stored in the bit number [0] of the RS interrupt control register (RSIC) is set to disable / permit interrupts due to the fact that the random value is taken into the RS0 hard latch random number value register (RS0HV). Is shown. In the example shown in FIG. 32B, when the interrupt is disabled, the bit value of the data RS0IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RS0IE is set to “0” as an initial value.
図33(A)は、RLn最大値設定レジスタ(RLnMX)の構成例を示している。図33(B)は、RLn最大値設定レジスタ(RLnMX)に格納されるデータの各ビットにおける設定内容の一例を示している。なお、図33において、nは0〜3の値をとる。図33(B)に示すように、RLn最大値設定レジスタ(RLnMX)のビット番号[15−0]に格納されるデータRLnMX15〜RLnMX0は、16ビット乱数RLnの最大値が設定される。 FIG. 33A shows a configuration example of the RLn maximum value setting register (RLnMX). FIG. 33B shows an example of setting contents in each bit of data stored in the RLn maximum value setting register (RLnMX). In FIG. 33, n takes a value from 0 to 3. As shown in FIG. 33B, the maximum value of the 16-bit random number RLn is set in the data RLnMX15 to RLnMX0 stored in the bit number [15-0] of the RLn maximum value setting register (RLnMX).
図34(A)は、RSn最大値設定レジスタ(RSnMX)の構成例を示している。図34(B)は、RSn最大値設定レジスタ(RSnMX)に格納されるデータの各ビットにおける設定内容の一例を示している。なお、図34において、nは0〜3の値をとる。図34(B)に示すように、RSn最大値設定レジスタ(RSnMX)のビット番号[7−0]に格納されるデータRSnMX7〜RSnMX0は、8ビット乱数RSnの最大値が設定される。 FIG. 34A shows a configuration example of the RSn maximum value setting register (RSnMX). FIG. 34B shows an example of setting contents in each bit of data stored in the RSn maximum value setting register (RSnMX). In FIG. 34, n takes a value from 0 to 3. As shown in FIG. 34B, the maximum value of the 8-bit random number RSn is set in the data RSnMX7 to RSnMX0 stored in the bit number [7-0] of the RSn maximum value setting register (RSnMX).
図35(A)は、乱数列変更レジスタ(RDSC)の構成例を示している。図35(B)は、乱数列変更レジスタ(RDSC)に格納されるデータの各ビットにおける設定内容の一例を示している。乱数列変更レジスタ(RDSC)のビット番号[7]に格納されるデータRS3SCは、8ビット乱数RS3の乱数列変更要求ビットを示している。図35(B)に示す例では、乱数列を変更しないに設定した場合には、データRS3SCのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRS3SCは、初期値として”0”が設定されている。 FIG. 35A shows a configuration example of a random number sequence change register (RDSC). FIG. 35B shows an example of setting contents in each bit of data stored in the random number sequence change register (RDSC). Data RS3SC stored in the bit number [7] of the random number sequence change register (RDSC) indicates a random number sequence change request bit of the 8-bit random number RS3. In the example shown in FIG. 35B, when the random number sequence is set not to be changed, the bit value of the data RS3SC is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RS3SC is set to “0” as an initial value.
乱数列変更レジスタ(RDSC)のビット番号[6]に格納されるデータRS2SCは、8ビット乱数RS2の乱数列変更要求ビットを示している。図35(B)に示す例では、乱数列を変更しないに設定した場合には、データRS2SCのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRS2SCは、初期値として”0”が設定されている。 Data RS2SC stored in the bit number [6] of the random number sequence change register (RDSC) indicates a random number sequence change request bit of the 8-bit random number RS2. In the example shown in FIG. 35B, when the random number sequence is set not to be changed, the bit value of the data RS2SC is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RS2SC is set to “0” as an initial value.
乱数列変更レジスタ(RDSC)のビット番号[5]に格納されるデータRS1SCは、8ビット乱数RS1の乱数列変更要求ビットを示している。図35(B)に示す例では、乱数列を変更しないに設定した場合には、データRS1SCのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRS1SCは、初期値として”0”が設定されている。 The data RS1SC stored in the bit number [5] of the random number sequence change register (RDSC) indicates the random number sequence change request bit of the 8-bit random number RS1. In the example shown in FIG. 35B, when the random number sequence is set not to be changed, the bit value of the data RS1SC becomes “0”, whereas when the random number sequence is set to be changed, the bit value Becomes “1”. The data RS1SC is set to “0” as an initial value.
乱数列変更レジスタ(RDSC)のビット番号[4]に格納されるデータRS0SCは、8ビット乱数RS0の乱数列変更要求ビットを示している。図35(B)に示す例では、乱数列を変更しないに設定した場合には、データRS0SCのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRS0SCは、初期値として”0”が設定されている。 Data RS0SC stored in bit number [4] of the random number sequence change register (RDSC) indicates a random number sequence change request bit of 8-bit random number RS0. In the example shown in FIG. 35B, when the random number sequence is set not to be changed, the bit value of the data RS0SC is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RS0SC is set to “0” as an initial value.
乱数列変更レジスタ(RDSC)のビット番号[3]に格納されるデータRL3SCは、16ビット乱数RL3の乱数列変更要求ビットを示している。図35(B)に示す例では、乱数列を変更しないに設定した場合には、データRL3SCのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRL3SCは、初期値として”0”が設定されている。 Data RL3SC stored in bit number [3] of the random number sequence change register (RDSC) indicates a random number sequence change request bit of 16-bit random number RL3. In the example shown in FIG. 35B, when the random number sequence is set not to be changed, the bit value of the data RL3SC is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RL3SC is set to “0” as an initial value.
乱数列変更レジスタ(RDSC)のビット番号[2]に格納されるデータRL2SCは、16ビット乱数RL2の乱数列変更要求ビットを示している。図35(B)に示す例では、乱数列を変更しないに設定した場合には、データRL2SCのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRL2SCは、初期値として”0”が設定されている。 The data RL2SC stored in the bit number [2] of the random number sequence change register (RDSC) indicates the random number sequence change request bit of the 16-bit random number RL2. In the example shown in FIG. 35B, when the random number sequence is set not to be changed, the bit value of the data RL2SC is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RL2SC is set to “0” as an initial value.
乱数列変更レジスタ(RDSC)のビット番号[1]に格納されるデータRL1SCは、16ビット乱数RL1の乱数列変更要求ビットを示している。図35(B)に示す例では、乱数列を変更しないに設定した場合には、データRL1SCのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRL1SCは、初期値として”0”が設定されている。 The data RL1SC stored in the bit number [1] of the random number sequence change register (RDSC) indicates the random number sequence change request bit of the 16-bit random number RL1. In the example shown in FIG. 35B, when the random number sequence is set not to be changed, the bit value of the data RL1SC is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RL1SC is set to “0” as an initial value.
乱数列変更レジスタ(RDSC)のビット番号[0]に格納されるデータRL0SCは、16ビット乱数RL0の乱数列変更要求ビットを示している。図35(B)に示す例では、乱数列を変更しないに設定した場合には、データRL0SCのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRL0SCは、初期値として”0”が設定されている。 Data RL0SC stored in bit number [0] of the random number sequence change register (RDSC) indicates a random number sequence change request bit of 16-bit random number RL0. In the example shown in FIG. 35B, when the random number sequence is set not to be changed, the bit value of the data RL0SC is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RL0SC is set to “0” as an initial value.
図36(A)は、乱数ソフトラッチレジスタ(RDSL)の構成例を示している。図36(B)は、乱数ソフトラッチレジスタ(RDSL)に格納されるデータの各ビットにおける設定内容の一例を示している。乱数ソフトラッチレジスタ(RDSL)のビット番号[7]に格納されるデータRS3SLは、8ビット乱数RS3の乱数値を、RS3ソフトラッチ乱数値レジスタ(RS3SV)に取り込むためのビットを示している。図36(B)に示す例では、乱数値を取り込まないに設定した場合には、データRS3SLのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRS3SLは、初期値として”0”が設定されている。 FIG. 36A shows a configuration example of a random number soft latch register (RDSL). FIG. 36B illustrates an example of setting contents in each bit of data stored in the random number soft latch register (RDSL). Data RS3SL stored in bit number [7] of the random number soft latch register (RDSL) indicates a bit for taking the random number value of the 8-bit random number RS3 into the RS3 soft latch random number value register (RS3SV). In the example shown in FIG. 36 (B), when the random number value is set not to be taken in, the bit value of the data RS3SL becomes “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RS3SL is set to “0” as an initial value.
乱数ソフトラッチレジスタ(RDSL)のビット番号[6]に格納されるデータRS2SLは、8ビット乱数RS2の乱数値を、RS2ソフトラッチ乱数値レジスタ(RS2SV)に取り込むためのビットを示している。図36(B)に示す例では、乱数値を取り込まないに設定した場合には、データRS2SLのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRS2SLは、初期値として”0”が設定されている。 Data RS2SL stored in the bit number [6] of the random number soft latch register (RDSL) indicates a bit for taking the random number value of the 8-bit random number RS2 into the RS2 soft latch random number value register (RS2SV). In the example shown in FIG. 36B, when the random value is set not to be taken in, the bit value of the data RS2SL becomes “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RS2SL is set to “0” as an initial value.
乱数ソフトラッチレジスタ(RDSL)のビット番号[5]に格納されるデータRS1SLは、8ビット乱数RS1の乱数値を、RS1ソフトラッチ乱数値レジスタ(RS1SV)に取り込むためのビットを示している。図36(B)に示す例では、乱数値を取り込まないに設定した場合には、データRS1SLのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRS1SLは、初期値として”0”が設定されている。 The data RS1SL stored in the bit number [5] of the random number soft latch register (RDSL) indicates a bit for taking the random value of the 8-bit random number RS1 into the RS1 soft latch random value register (RS1SV). In the example shown in FIG. 36B, when the random value is set not to be taken in, the bit value of the data RS1SL is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RS1SL is set to “0” as an initial value.
乱数ソフトラッチレジスタ(RDSL)のビット番号[4]に格納されるデータRS0SLは、8ビット乱数RS0の乱数値を、RS0ソフトラッチ乱数値レジスタ(RS0SV)に取り込むためのビットを示している。図36(B)に示す例では、乱数値を取り込まないに設定した場合には、データRS0SLのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRS0SLは、初期値として”0”が設定されている。 Data RS0SL stored in bit number [4] of the random number soft latch register (RDSL) indicates a bit for taking the random value of the 8-bit random number RS0 into the RS0 soft latch random value register (RS0SV). In the example shown in FIG. 36B, when the random value is set not to be taken in, the bit value of the data RS0SL is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RS0SL is set to “0” as an initial value.
乱数ソフトラッチレジスタ(RDSL)のビット番号[3]に格納されるデータRL3SLは、16ビット乱数RL3の乱数値を、RL3ソフトラッチ乱数値レジスタ(RL3SV)に取り込むためのビットを示している。図36(B)に示す例では、乱数値を取り込まないに設定した場合には、データRL3SLのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRL3SLは、初期値として”0”が設定されている。 Data RL3SL stored in the bit number [3] of the random number soft latch register (RDSL) indicates a bit for taking the random number value of the 16-bit random number RL3 into the RL3 soft latch random value register (RL3SV). In the example shown in FIG. 36 (B), when the random value is set not to be taken in, the bit value of the data RL3SL is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RL3SL is set to “0” as an initial value.
乱数ソフトラッチレジスタ(RDSL)のビット番号[2]に格納されるデータRL2SLは、16ビット乱数RL2の乱数値を、RL2ソフトラッチ乱数値レジスタ(RL2SV)に取り込むためのビットを示している。図36(B)に示す例では、乱数値を取り込まないに設定した場合には、データRL2SLのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRL2SLは、初期値として”0”が設定されている。 Data RL2SL stored in the bit number [2] of the random number soft latch register (RDSL) indicates a bit for taking the random number value of the 16-bit random number RL2 into the RL2 soft latch random number value register (RL2SV). In the example shown in FIG. 36B, when the random value is set not to be fetched, the bit value of the data RL2SL becomes “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RL2SL is set to “0” as an initial value.
乱数ソフトラッチレジスタ(RDSL)のビット番号[1]に格納されるデータRL1SLは、16ビット乱数RL1の乱数値を、RL1ソフトラッチ乱数値レジスタ(RL1SV)に取り込むためのビットを示している。図36(B)に示す例では、乱数値を取り込まないに設定した場合には、データRL1SLのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRL1SLは、初期値として”0”が設定されている。 Data RL1SL stored in the bit number [1] of the random number soft latch register (RDSL) indicates a bit for taking the random number value of the 16-bit random number RL1 into the RL1 soft latch random number value register (RL1SV). In the example shown in FIG. 36B, when the random value is set not to be taken in, the bit value of the data RL1SL is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RL1SL is set to “0” as an initial value.
乱数ソフトラッチレジスタ(RDSL)のビット番号[0]に格納されるデータRL0SLは、16ビット乱数RL0の乱数値を、RL0ソフトラッチ乱数値レジスタ(RL0SV)に取り込むためのビットを示している。図36(B)に示す例では、乱数値を取り込まないに設定した場合には、データRL0SLのビット値が“0”となる一方、乱数列を変更するに設定した場合には、そのビット値が“1”となる。なお、データRL0SLは、初期値として”0”が設定されている。 Data RL0SL stored in the bit number [0] of the random number soft latch register (RDSL) indicates a bit for taking the random number value of the 16-bit random number RL0 into the RL0 soft latch random value register (RL0SV). In the example shown in FIG. 36B, when the random value is set not to be taken in, the bit value of the data RL0SL is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RL0SL is set to “0” as an initial value.
図37(A)は、乱数ソフトラッチフラグレジスタ(RDSF)の構成例を示している。図37(B)は、乱数ソフトラッチフラグレジスタ(RDSF)に格納されるデータの各ビットにおける設定内容の一例を示している。乱数ソフトラッチフラグレジスタ(RDSF)のビット番号[7]に格納されるデータRS3SFは、RS3ソフトラッチ乱数値レジスタ(RS3SV)に、乱数値が取り込まれたことを示している。図37(B)に示す例では、乱数値が取り込まれていない場合には、データRS3SFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRS3SFは、初期値として”0”が設定されている。 FIG. 37A shows a configuration example of a random number soft latch flag register (RDSF). FIG. 37B shows an example of setting contents in each bit of data stored in the random number soft latch flag register (RDSF). The data RS3SF stored in the bit number [7] of the random number soft latch flag register (RDSF) indicates that the random number value is taken into the RS3 soft latch random value register (RS3SV). In the example shown in FIG. 37B, when the random value has not been captured, the bit value of the data RS3SF is “0”, whereas when the random value has been captured, the bit value is “ 1 ". The data RS3SF is set to “0” as an initial value.
乱数ソフトラッチフラグレジスタ(RDSF)のビット番号[6]に格納されるデータRS2SFは、RS2ソフトラッチ乱数値レジスタ(RS2SV)に、乱数値が取り込まれたことを示している。図37(B)に示す例では、乱数値が取り込まれていない場合には、データRS2SFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRS2SFは、初期値として”0”が設定されている。 The data RS2SF stored in the bit number [6] of the random number soft latch flag register (RDSF) indicates that the random number value is taken into the RS2 soft latch random value register (RS2SV). In the example shown in FIG. 37B, when the random value is not captured, the bit value of the data RS2SF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RS2SF is set to “0” as an initial value.
乱数ソフトラッチフラグレジスタ(RDSF)のビット番号[5]に格納されるデータRS1SFは、RS1ソフトラッチ乱数値レジスタ(RS1SV)に、乱数値が取り込まれたことを示している。図37(B)に示す例では、乱数値が取り込まれていない場合には、データRS1SFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRS1SFは、初期値として”0”が設定されている。 The data RS1SF stored in the bit number [5] of the random number soft latch flag register (RDSF) indicates that the random number value is taken into the RS1 soft latch random number value register (RS1SV). In the example shown in FIG. 37B, when the random value is not captured, the bit value of the data RS1SF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RS1SF is set to “0” as an initial value.
乱数ソフトラッチフラグレジスタ(RDSF)のビット番号[4]に格納されるデータRS0SFは、RS0ソフトラッチ乱数値レジスタ(RS0SV)に、乱数値が取り込まれたことを示している。図37(B)に示す例では、乱数値が取り込まれていない場合には、データRS0SFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRS0SFは、初期値として”0”が設定されている。 The data RS0SF stored in the bit number [4] of the random number soft latch flag register (RDSF) indicates that the random number value is taken into the RS0 soft latch random value register (RS0SV). In the example shown in FIG. 37B, when the random value is not captured, the bit value of the data RS0SF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RS0SF is set to “0” as an initial value.
乱数ソフトラッチフラグレジスタ(RDSF)のビット番号[3]に格納されるデータRL3SFは、RL3ソフトラッチ乱数値レジスタ(RL3SV)に、乱数値が取り込まれたことを示している。図37(B)に示す例では、乱数値が取り込まれていない場合には、データRL3SFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRL3SFは、初期値として”0”が設定されている。 The data RL3SF stored in the bit number [3] of the random number soft latch flag register (RDSF) indicates that the random number value is taken into the RL3 soft latch random value register (RL3SV). In the example shown in FIG. 37B, when the random value is not captured, the bit value of the data RL3SF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL3SF is set to “0” as an initial value.
乱数ソフトラッチフラグレジスタ(RDSF)のビット番号[2]に格納されるデータRL2SFは、RL2ソフトラッチ乱数値レジスタ(RL2SV)に、乱数値が取り込まれたことを示している。図37(B)に示す例では、乱数値が取り込まれていない場合には、データRL2SFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRL2SFは、初期値として”0”が設定されている。 The data RL2SF stored in the bit number [2] of the random number soft latch flag register (RDSF) indicates that the random number value is taken into the RL2 soft latch random number value register (RL2SV). In the example shown in FIG. 37B, when the random value is not captured, the bit value of the data RL2SF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL2SF is set to “0” as an initial value.
乱数ソフトラッチフラグレジスタ(RDSF)のビット番号[1]に格納されるデータRL1SFは、RL1ソフトラッチ乱数値レジスタ(RL1SV)に、乱数値が取り込まれたことを示している。図37(B)に示す例では、乱数値が取り込まれていない場合には、データRL1SFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRL1SFは、初期値として”0”が設定されている。 The data RL1SF stored in the bit number [1] of the random number soft latch flag register (RDSF) indicates that the random number value is taken into the RL1 soft latch random number value register (RL1SV). In the example shown in FIG. 37B, when the random value is not captured, the bit value of the data RL1SF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL1SF is set to “0” as an initial value.
乱数ソフトラッチフラグレジスタ(RDSF)のビット番号[0]に格納されるデータRL0SFは、RL0ソフトラッチ乱数値レジスタ(RL0SV)に、乱数値が取り込まれたことを示している。図37(B)に示す例では、乱数値が取り込まれていない場合には、データRL0SFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRL0SFは、初期値として”0”が設定されている。 Data RL0SF stored in the bit number [0] of the random number soft latch flag register (RDSF) indicates that the random number value has been taken into the RL0 soft latch random number value register (RL0SV). In the example shown in FIG. 37B, when the random value is not captured, the bit value of the data RL0SF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL0SF is set to “0” as an initial value.
図38(A)は、RLnソフトラッチ乱数値レジスタ(RLnSV)の構成例を示している。図38(B)は、RLnソフトラッチ乱数値レジスタ(RLnSV)に格納されるデータの各ビットにおける格納内容の一例を示している。なお、図38において、nは0〜3の値をとる。図38(B)に示すように、RLnソフトラッチ乱数値レジスタ(RLnSV)のビット番号[15−0]に格納されるデータRLnSV15〜RLnSV0は、乱数ソフトラッチレジスタ(RDSL)により取り込まれた16ビット乱数RLnの値が格納される。なお、乱数値が取り込まれると、乱数ソフトラッチフラグレジスタ(RDSF)の該当するビットに”1”がセットされる。 FIG. 38A shows a configuration example of the RLn soft latch random value register (RLnSV). FIG. 38B shows an example of the contents stored in each bit of the data stored in the RLn soft latch random value register (RLnSV). In FIG. 38, n takes a value from 0 to 3. As shown in FIG. 38B, the data RLnSV15 to RLnSV0 stored in the bit number [15-0] of the RLn soft latch random value register (RLnSV) are 16 bits taken by the random number soft latch register (RDSL). The value of the random number RLn is stored. When a random number value is fetched, “1” is set in the corresponding bit of the random number soft latch flag register (RDSF).
図39(A)は、RSnソフトラッチ乱数値レジスタ(RSnSV)の構成例を示している。図39(B)は、RSnソフトラッチ乱数値レジスタ(RSnSV)に格納されるデータの各ビットにおける格納内容の一例を示している。なお、図39において、nは0〜3の値をとる。図39(B)に示すように、RSnソフトラッチ乱数値レジスタ(RSnSV)のビット番号[7−0]に格納されるデータRSnSV7〜RSnSV0は、乱数ソフトラッチレジスタ(RDSL)により取り込まれた8ビット乱数RSnの値が格納される。なお、乱数値が取り込まれると、乱数ソフトラッチフラグレジスタ(RDSF)の該当するビットに”1”がセットされる。 FIG. 39A shows a configuration example of the RSn soft latch random number value register (RSnSV). FIG. 39B shows an example of the contents stored in each bit of data stored in the RSn soft latch random number register (RSnSV). In FIG. 39, n takes a value from 0 to 3. As shown in FIG. 39B, the data RSnSV7 to RSnSV0 stored in the bit number [7-0] of the RSn soft latch random value register (RSnSV) are 8 bits taken by the random number soft latch register (RDSL). The value of the random number RSn is stored. When a random number value is fetched, “1” is set in the corresponding bit of the random number soft latch flag register (RDSF).
図40(A)は、RLハードラッチフラグレジスタ0(RLHF0)の構成例を示している。図40(B)は、RLハードラッチフラグレジスタ0(RLHF0)に格納されるデータの各ビットにおける設定内容の一例を示している。なお、RLハードラッチフラグレジスタ0(RLHF0)のビット[7−6]のビット値は必ず”0”とされる。 FIG. 40A shows a configuration example of the RL hard latch flag register 0 (RLHF0). FIG. 40B shows an example of setting contents in each bit of data stored in the RL hard latch flag register 0 (RLHF0). The bit value of bit [7-6] of the RL hard latch flag register 0 (RLHF0) is always “0”.
RLハードラッチフラグレジスタ0(RLHF0)のビット番号[5]に格納されるデータRL11HFは、RL1ハードラッチ乱数値レジスタ1に、乱数値が取り込まれたことを示している。図40(B)に示す例では、乱数値が取り込まれていない場合には、データRL11HFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRL11HFは、初期値として”0”が設定されている。
The data RL11HF stored in the bit number [5] of the RL hard latch flag register 0 (RLHF0) indicates that the random number value is taken into the RL1 hard latch
RLハードラッチフラグレジスタ0(RLHF0)のビット番号[4]に格納されるデータRL10HFは、RL1ハードラッチ乱数値レジスタ0に、乱数値が取り込まれたことを示している。図40(B)に示す例では、乱数値が取り込まれていない場合には、データRL10HFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRL10HFは、初期値として”0”が設定されている。
The data RL10HF stored in the bit number [4] of the RL hard latch flag register 0 (RLHF0) indicates that a random value has been taken into the RL1 hard latch
RLハードラッチフラグレジスタ0(RLHF0)のビット番号[3]に格納されるデータRL03HFは、RL0ハードラッチ乱数値レジスタ3に、乱数値が取り込まれたことを示している。図40(B)に示す例では、乱数値が取り込まれていない場合には、データRL03HFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRL03HFは、初期値として”0”が設定されている。
The data RL03HF stored in the bit number [3] of the RL hard latch flag register 0 (RLHF0) indicates that the random value is taken into the RL0 hard latch
RLハードラッチフラグレジスタ0(RLHF0)のビット番号[2]に格納されるデータRL02HFは、RL0ハードラッチ乱数値レジスタ2に、乱数値が取り込まれたことを示している。図40(B)に示す例では、乱数値が取り込まれていない場合には、データRL02HFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRL02HFは、初期値として”0”が設定されている。
The data RL02HF stored in the bit number [2] of the RL hard latch flag register 0 (RLHF0) indicates that the random value is taken into the RL0 hard latch
RLハードラッチフラグレジスタ0(RLHF0)のビット番号[1]に格納されるデータRL01HFは、RL0ハードラッチ乱数値レジスタ1に、乱数値が取り込まれたことを示している。図40(B)に示す例では、乱数値が取り込まれていない場合には、データRL01HFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRL01HFは、初期値として”0”が設定されている。
The data RL01HF stored in the bit number [1] of the RL hard latch flag register 0 (RLHF0) indicates that the random value is taken into the RL0 hard latch
RLハードラッチフラグレジスタ0(RLHF0)のビット番号[0]に格納されるデータRL00HFは、RL0ハードラッチ乱数値レジスタ0に、乱数値が取り込まれたことを示している。図40(B)に示す例では、乱数値が取り込まれていない場合には、データRL00HFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRL00HFは、初期値として”0”が設定されている。
The data RL00HF stored in the bit number [0] of the RL hard latch flag register 0 (RLHF0) indicates that a random value has been taken into the RL0 hard latch
図41(A)は、RLハードラッチフラグレジスタ1(RLHF1)の構成例を示している。図41(B)は、RLハードラッチフラグレジスタ1(RLHF1)に格納されるデータの各ビットにおける設定内容の一例を示している。なお、RLハードラッチフラグレジスタ1(RLHF1)のビット[7−6]およびビット[3−2]のビット値は必ず”0”とされる。 FIG. 41A shows a configuration example of the RL hard latch flag register 1 (RLHF1). FIG. 41B shows an example of setting contents in each bit of data stored in the RL hard latch flag register 1 (RLHF1). The bit values of the bits [7-6] and [3-2] of the RL hard latch flag register 1 (RLHF1) are always “0”.
RLハードラッチフラグレジスタ1(RLHF1)のビット番号[5]に格納されるデータRL31HFは、RL3ハードラッチ乱数値レジスタ1に、乱数値が取り込まれたことを示している。図41(B)に示す例では、乱数値が取り込まれていない場合には、データRL31HFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRL31HFは、初期値として”0”が設定されている。
Data RL31HF stored in the bit number [5] of the RL hard latch flag register 1 (RLHF1) indicates that a random number value has been taken into the RL3 hard latch
RLハードラッチフラグレジスタ1(RLHF1)のビット番号[4]に格納されるデータRL30HFは、RL3ハードラッチ乱数値レジスタ0に、乱数値が取り込まれたことを示している。図41(B)に示す例では、乱数値が取り込まれていない場合には、データRL30HFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRL30HFは、初期値として”0”が設定されている。
The data RL30HF stored in the bit number [4] of the RL hard latch flag register 1 (RLHF1) indicates that a random value has been taken into the RL3 hard latch
RLハードラッチフラグレジスタ1(RLHF1)のビット番号[1]に格納されるデータRL21HFは、RL2ハードラッチ乱数値レジスタ1に、乱数値が取り込まれたことを示している。図41(B)に示す例では、乱数値が取り込まれていない場合には、データRL21HFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRL21HFは、初期値として”0”が設定されている。
The data RL21HF stored in the bit number [1] of the RL hard latch flag register 1 (RLHF1) indicates that a random value has been taken into the RL2 hard latch
RLハードラッチフラグレジスタ1(RLHF1)のビット番号[1]に格納されるデータRL20HFは、RL2ハードラッチ乱数値レジスタ0に、乱数値が取り込まれたことを示している。図41(B)に示す例では、乱数値が取り込まれていない場合には、データRL20HFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRL20HFは、初期値として”0”が設定されている。
The data RL20HF stored in the bit number [1] of the RL hard latch flag register 1 (RLHF1) indicates that the random number value is taken into the RL2 hard latch
図42(A)は、RSハードラッチフラグレジスタ(RSHF)の構成例を示している。図42(B)は、RSハードラッチフラグレジスタ(RSHF)に格納されるデータの各ビットにおける設定内容の一例を示している。なお、RSハードラッチフラグレジスタ(RSHF)は、8ビット乱数回路508aとフリーランカウンタ回路507とで兼用で用いられるレジスタであり、RSハードラッチフラグレジスタ(RSHF)のビット[7−4]は、フリーランカウンタ507が用いるハードラッチレジスタ(FRC0ハードラッチレジスタ(FR0HV)〜FRC3ハードラッチレジスタ(FR3HV))に関する設定を示している。
FIG. 42A shows a configuration example of the RS hard latch flag register (RSHF). FIG. 42B shows an example of setting contents in each bit of data stored in the RS hard latch flag register (RSHF). The RS hard latch flag register (RSHF) is a register that is used in common by the 8-bit
RSハードラッチフラグレジスタ(RSHF)のビット番号[3]に格納されるデータRS3HFは、RS3ハードラッチ乱数値レジスタ(RS3HV)に、乱数値が取り込まれたことを示している。図42(B)に示す例では、乱数値が取り込まれていない場合には、データRS3HFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRS3HFは、初期値として”0”が設定されている。 The data RS3HF stored in the bit number [3] of the RS hard latch flag register (RSHF) indicates that the random number value is taken into the RS3 hard latch random value register (RS3HV). In the example shown in FIG. 42B, when the random value is not captured, the bit value of the data RS3HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RS3HF is set to “0” as an initial value.
RSハードラッチフラグレジスタ(RSHF)のビット番号[2]に格納されるデータRS2HFは、RS2ハードラッチ乱数値レジスタ(RS2HV)に、乱数値が取り込まれたことを示している。図42(B)に示す例では、乱数値が取り込まれていない場合には、データRS2HFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRS2HFは、初期値として”0”が設定されている。 The data RS2HF stored in the bit number [2] of the RS hard latch flag register (RSHF) indicates that the random value is taken into the RS2 hard latch random value register (RS2HV). In the example shown in FIG. 42B, when the random value is not captured, the bit value of the data RS2HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RS2HF is set to “0” as an initial value.
RSハードラッチフラグレジスタ(RSHF)のビット番号[1]に格納されるデータRS1HFは、RS1ハードラッチ乱数値レジスタ(RS1HV)に、乱数値が取り込まれたことを示している。図42(B)に示す例では、乱数値が取り込まれていない場合には、データRS1HFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRS1HFは、初期値として”0”が設定されている。 The data RS1HF stored in the bit number [1] of the RS hard latch flag register (RSHF) indicates that the random value has been taken into the RS1 hard latch random value register (RS1HV). In the example shown in FIG. 42B, when the random value is not captured, the bit value of the data RS1HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RS1HF is set to “0” as an initial value.
RSハードラッチフラグレジスタ(RSHF)のビット番号[0]に格納されるデータRS0HFは、RS0ハードラッチ乱数値レジスタ(RS0HV)に、乱数値が取り込まれたことを示している。図42(B)に示す例では、乱数値が取り込まれていない場合には、データRS0HFのビット値が“0”となる一方、乱数値を取り込み済みである場合には、そのビット値が“1”となる。なお、データRS0HFは、初期値として”0”が設定されている。 The data RS0HF stored in the bit number [0] of the RS hard latch flag register (RSHF) indicates that the random value is taken into the RS0 hard latch random value register (RS0HV). In the example shown in FIG. 42B, when the random value is not captured, the bit value of the data RS0HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RS0HF is set to “0” as an initial value.
図43(A)は、RL0ハードラッチ乱数値レジスタm(RL0mHV)の構成例を示している。図43(B)は、RL0ハードラッチ乱数値レジスタm(RL0mHV)に格納されるデータの各ビットにおける格納内容の一例を示している。なお、図43において、mは0〜3の値をとる。図43(B)に示すように、RL0ハードラッチ乱数値レジスタm(RL0mHV)のビット番号[15−0]に格納されるデータRL0mHV15〜RL0mHV0は、外部端子入力により取り込まれた16ビット乱数RL0の値が格納される。なお、乱数値が取り込まれると、RLハードラッチフラグレジスタ0(RLHF0)の該当するビットに”1”がセットされる。 FIG. 43A shows a configuration example of the RL0 hard latch random number value register m (RL0mHV). FIG. 43B shows an example of the contents stored in each bit of data stored in the RL0 hard latch random number value register m (RL0mHV). In FIG. 43, m takes a value from 0 to 3. As shown in FIG. 43B, the data RL0mHV15 to RL0mHV0 stored in the bit number [15-0] of the RL0 hard latch random number value register m (RL0mHV) are the 16-bit random number RL0 captured by the external terminal input. Stores the value. When a random value is taken in, “1” is set in the corresponding bit of the RL hard latch flag register 0 (RLHF0).
図44(A)は、RL1ハードラッチ乱数値レジスタm(RL1mHV)の構成例を示している。図44(B)は、RL1ハードラッチ乱数値レジスタm(RL1mHV)に格納されるデータの各ビットにおける格納内容の一例を示している。なお、図44において、mは0〜3の値をとる。図44(B)に示すように、RL1ハードラッチ乱数値レジスタm(RL1mHV)のビット番号[15−0]に格納されるデータRL1mHV15〜RL1mHV0は、外部端子入力により取り込まれた16ビット乱数RL1の値が格納される。なお、乱数値が取り込まれると、RLハードラッチフラグレジスタ0(RLHF0)の該当するビットに”1”がセットされる。 FIG. 44A shows a configuration example of the RL1 hard latch random number value register m (RL1mHV). FIG. 44B shows an example of the contents stored in each bit of the data stored in the RL1 hard latch random value register m (RL1mHV). In FIG. 44, m takes a value from 0 to 3. As shown in FIG. 44B, the data RL1mHV15 to RL1mHV0 stored in the bit number [15-0] of the RL1 hard latch random number value register m (RL1mHV) are the 16-bit random number RL1 fetched by the external terminal input. Stores the value. When a random value is taken in, “1” is set in the corresponding bit of the RL hard latch flag register 0 (RLHF0).
図45(A)は、RL2ハードラッチ乱数値レジスタm(RL2mHV)の構成例を示している。図45(B)は、RL2ハードラッチ乱数値レジスタm(RL2mHV)に格納されるデータの各ビットにおける格納内容の一例を示している。なお、図45において、mは0〜3の値をとる。図45(B)に示すように、RL2ハードラッチ乱数値レジスタm(RL2mHV)のビット番号[15−0]に格納されるデータRL2mHV15〜RL2mHV0は、外部端子入力により取り込まれた16ビット乱数RL2の値が格納される。なお、乱数値が取り込まれると、RLハードラッチフラグレジスタ1(RLHF1)の該当するビットに”1”がセットされる。 FIG. 45A shows a configuration example of the RL2 hard latch random number value register m (RL2mHV). FIG. 45B shows an example of the contents stored in each bit of data stored in the RL2 hard latch random number value register m (RL2mHV). In FIG. 45, m takes a value from 0 to 3. As shown in FIG. 45B, the data RL2mHV15 to RL2mHV0 stored in the bit number [15-0] of the RL2 hard latch random number value register m (RL2mHV) are the 16-bit random number RL2 fetched by the external terminal input. Stores the value. When a random value is taken in, “1” is set in the corresponding bit of the RL hard latch flag register 1 (RLHF1).
図46(A)は、RL3ハードラッチ乱数値レジスタm(RL3mHV)の構成例を示している。図46(B)は、RL3ハードラッチ乱数値レジスタm(RL3mHV)に格納されるデータの各ビットにおける格納内容の一例を示している。なお、図46において、mは0〜3の値をとる。図46(B)に示すように、RL3ハードラッチ乱数値レジスタm(RL3mHV)のビット番号[15−0]に格納されるデータRL3mHV15〜RL3mHV0は、外部端子入力により取り込まれた16ビット乱数RL3の値が格納される。なお、乱数値が取り込まれると、RLハードラッチフラグレジスタ1(RLHF1)の該当するビットに”1”がセットされる。 FIG. 46A shows a configuration example of the RL3 hard latch random number value register m (RL3mHV). FIG. 46B shows an example of the contents stored in each bit of data stored in the RL3 hard latch random number value register m (RL3mHV). In FIG. 46, m takes a value from 0 to 3. As shown in FIG. 46B, the data RL3mHV15 to RL3mHV0 stored in the bit number [15-0] of the RL3 hard latch random value register m (RL3mHV) are the 16-bit random number RL3 fetched by the external terminal input. Stores the value. When a random value is taken in, “1” is set in the corresponding bit of the RL hard latch flag register 1 (RLHF1).
図47(A)は、RSnハードラッチ乱数値レジスタ(RSnHV)の構成例を示している。図47(B)は、RSnハードラッチ乱数値レジスタ(RSnHV)に格納されるデータの各ビットにおける格納内容の一例を示している。なお、図47において、nは0〜3の値をとる。図47(B)に示すように、RSnハードラッチ乱数値レジスタ(RLnHV)のビット番号[70]に格納されるデータRSnHV7〜RSnHV0は、外部端子入力により取り込まれた8ビット乱数RSnの値が格納される。なお、乱数値が取り込まれると、RSハードラッチフラグレジスタ(RSHF)の該当するビットに”1”がセットされる。 FIG. 47A shows a configuration example of the RSn hard latch random number value register (RSnHV). FIG. 47B shows an example of the contents stored in each bit of data stored in the RSn hard latch random number value register (RSnHV). In FIG. 47, n takes a value from 0 to 3. As shown in FIG. 47 (B), the data RSnHV7 to RSnHV0 stored in the bit number [70] of the RSn hard latch random number register (RLnHV) stores the value of the 8-bit random number RSn fetched by the external terminal input. Is done. When a random value is taken in, “1” is set in the corresponding bit of the RS hard latch flag register (RSHF).
図6に示す遊技制御用マイクロコンピュータ560が備えるタイマ回路509は、8ビットプログラマブルタイマであり、遊技制御用マイクロコンピュータ560は、タイマ回路509として、8ビットのカウンタを3チャネル備える。この実施の形態では、タイマ回路509を用いてユーザプログラムによる設定により、リアルタイム割り込み要求や時間計測を行うことが可能である。
The
図6に示す遊技制御用マイクロコンピュータ560が備える割り込みコントローラ510は、PI5/XINT端子からの外部割り込み要求や、内蔵の周辺回路(例えば、シリアル通信回路512、乱数回路508a,508b、タイマ回路509)からの割り込み要求を制御する回路である。
The interrupt
図6に示す遊技制御用マイクロコンピュータ560が備えるパラレル入力ポート511は、8ビット幅の入力専用ポート(PIP)を内蔵する。また、図6に示す遊技制御用マイクロコンピュータ560が備えるパラレル出力ポート513は、11ビット幅の出力専用ポート(POP)を内蔵する。
A parallel input port 511 provided in the
図6に示す遊技制御用マイクロコンピュータ560が備えるシリアル通信回路512は、外部に対する入出力において非同期シリアル通信を行う回路である。なお、遊技制御用マイクロコンピュータ560は、シリアル通信回路512として、送受信両用の1チャネルの回路と、送信用のみの3チャネルの回路とを備える。なお、例えば、送受信両用の回路については、例えば、双方向の通信が必要となる遊技制御用マイクロコンピュータ560と払出制御基板37が搭載する払出制御用マイクロコンピュータとの間の通信に用いるようにし、送信用のみの回路については、例えば、一方向の通信でよい遊技制御用マイクロコンピュータ560から演出制御用マイクロコンピュータ100に対する通信に用いるようにする。
The serial communication circuit 512 provided in the
図6に示す遊技制御用マイクロコンピュータ560が備えるアドレスデコード回路514は、遊技制御用マイクロコンピュータ560の内部における各機能ブロックのデコードや、外部装置用のデコード信号であるチップセレクト信号のデコードを行うための回路である。チップセレクト信号により、遊技制御用マイクロコンピュータ560の内部回路、あるいは、周辺デバイスとなる外部装置を、選択的に有効動作させて、CPU56からのアクセスが可能となる。
An address decode circuit 514 provided in the
次に、遊技機の動作について説明する。まず、この実施の形態では、既に説明したように、ウオッチドッグタイマ(WDT)506bからのタイムアウト信号やIAT回路506aからのIAT信号が発生したときに、ユーザリセットを発生させるかシステムリセットを発生させるかを可能である(図14参照)。図48は、リセット設定(KRES)での設定内容によるリセット動作の違いを説明するための説明図である。
Next, the operation of the gaming machine will be described. First, in this embodiment, as described above, when a timeout signal from the watchdog timer (WDT) 506b or an IAT signal from the
まず、図48(A)を用いてウオッチドッグタイマ(WDT)506bからのタイムアウト信号やIAT回路506aからのIAT信号が発生したときにシステムリセットを発生させるように設定した場合について説明する。この場合、図48(A)に示すように、遊技機に対して電源が投入され電力供給が開始されると、遊技制御用マイクロコンピュータ56は、CPUコアを含む全ての内部回路を初期化するとともに、プログラム管理エリアの設定内容に従って、内部リセット動作の設定や乱数回路508a,508bの設定など遊技制御用マイクロコンピュータ560の各種設定をハードウェア的に行う(ステップS1001)。具体的には、プログラム管理エリアの図14に示すリセット設定(KRES)の設定内容に従って内部リセットの動作の設定を行ったり、プログラム管理エリアの図15〜図19に示す16ビット乱数初期設定1(KRL1)〜8ビット乱数初期設定2(KRS2)の設定内容に従って乱数回路508a,508bの設定を行ったりする。なお、図48(A)に示す例では、遊技制御用マイクロコンピュータ56は、プログラム管理エリアの設定内容に従って、内部リセット動作の設定としてシステムリセットを設定する。また、プログラム管理エリアの設定内容は予め遊技機の製作時に遊技機製造メーカ(ユーザ)によって設定されているものとする。
First, a case where a system reset is set to occur when a time-out signal from the watchdog timer (WDT) 506b or an IAT signal from the
遊技制御用マイクロコンピュータ560の各種設定を完了すると、遊技制御用マイクロコンピュータ56は、セキュリティモードに移行し、セキュリティチェックを実行する(ステップS1002)。ステップS1002で実行するセキュリティチェックでは、ユーザプログラムの認証を行う。具体的には、ユーザプログラムをもとに計算された認証コードが正しいか否か再計算を行う。そして、認証コードが正しければ、ステップS1003に移行し、認証コードが正しくなければ、CPU56を停止する。なお、セキュリティモードに移行されるセキュリティモード時間は、既に説明したように、プログラム管理エリアの図20に示すセキュリティ時間設定(KSES)の設定内容に従って可変とされている。具体的には、プログラム管理エリアの図20に示すセキュリティ時間設定(KSES)の設定内容に従ってステップS1001の設定が行われることによりセキュリティモード時間が設定される。なお、認証コードは、予め遊技機の製作時の内蔵ROM54への書き込み時に遊技機製造メーカ(ユーザ)によってユーザプログラムとともに書き込まれているものとする。
When various settings of the
そして、セキュリティチェックを終了すると、遊技制御用マイクロコンピュータ560は、ユーザモードに移行し、ユーザプログラムの実行を開始する。具体的には、後述する図50のメイン処理の実行を開始する。
When the security check is completed, the
次いで、ユーザプログラムが実行されているときに(具体的には、後述する図50のメイン処理内のループ処理や図51のタイマ割込処理の実行中に)、ウオッチドッグタイマ(WDT)506bからのタイムアウト信号やIAT回路506aからのIAT信号が発生したものとする。図48(A)に示す例では、ステップS1001で内部リセット動作の設定としてシステムリセットが設定されていることから、タイムアウト信号やIAT信号の発生にもとづいてシステムリセットが発生する。
Next, when the user program is being executed (specifically, during the execution of the loop process in the main process of FIG. 50 described later and the timer interrupt process of FIG. 51), the watchdog timer (WDT) 506b And the IAT signal from the
そして、ステップS1001と同様に、遊技制御用マイクロコンピュータ56は、CPUコアを含む全ての内部回路を初期化するとともに、プログラム管理エリアの設定内容に従って、内部リセット動作の設定や乱数回路508a,508bの設定など遊技制御用マイクロコンピュータ560の各種設定をハードウェア的に行う(ステップS1005)。また、遊技制御用マイクロコンピュータ560の各種設定を完了すると、ステップS1002と同様に、遊技制御用マイクロコンピュータ56は、セキュリティモードに移行し、セキュリティチェックを実行する(ステップS1006)。
Similar to step S1001, the
そして、セキュリティチェックを終了すると、ステップS1003と同様に、遊技制御用マイクロコンピュータ560は、ユーザモードに移行し、ユーザプログラムの実行を開始する。具体的には、後述する図50のメイン処理の実行を再び開始する。
When the security check is completed, the
以降、ウオッチドッグタイマ(WDT)506bからのタイムアウト信号やIAT回路506aからのIAT信号が発生するごとに、ステップS1004〜S1007の動作が実行される。なお、図48(A)において、ステップS1001,S1002の具体的な処理内容とステップS1005,S1006の具体的な処理内容とは同じである。
Thereafter, each time a time-out signal from the watchdog timer (WDT) 506b or an IAT signal from the
次に、図48(B)を用いてウオッチドッグタイマ(WDT)506bからのタイムアウト信号やIAT回路506aからのIAT信号が発生したときにユーザリセットを発生させるように設定した場合について説明する。この場合、図48(B)に示すように、遊技機に対して電源が投入され電力供給が開始されると、遊技制御用マイクロコンピュータ56は、CPUコアを含む全ての内部回路を初期化するとともに、プログラム管理エリアの設定内容に従って、内部リセット動作の設定や乱数回路508a,508bの設定など遊技制御用マイクロコンピュータ560の各種設定をハードウェア的に行う(ステップS1011)。具体的には、プログラム管理エリアの図14に示すリセット設定(KRES)の設定内容に従って内部リセットの動作の設定を行ったり、プログラム管理エリアの図15〜図19に示す16ビット乱数初期設定1(KRL1)〜8ビット乱数初期設定2(KRS2)の設定内容に従って乱数回路508a,508bの設定を行ったりする。なお、図48(B)に示す例では、遊技制御用マイクロコンピュータ56は、プログラム管理エリアの設定内容に従って、内部リセット動作の設定としてユーザリセットを設定する。また、プログラム管理エリアの設定内容は予め遊技機の製作時に遊技機製造メーカ(ユーザ)によって設定されているものとする。
Next, a case where a user reset is set to occur when a time-out signal from the watchdog timer (WDT) 506b or an IAT signal from the
遊技制御用マイクロコンピュータ560の各種設定を完了すると、遊技制御用マイクロコンピュータ56は、セキュリティモードに移行し、セキュリティチェックを実行する(ステップS1012)。ステップS1012で実行するセキュリティチェックでは、ユーザプログラムの認証を行う。具体的には、ユーザプログラムをもとに計算された認証コードが正しいか否か再計算を行う。そして、認証コードが正しければ、ステップS1013に移行し、認証コードが正しくなければ、CPU56を停止する。なお、セキュリティモードに移行されるセキュリティモード時間は、既に説明したように、プログラム管理エリアの図20に示すセキュリティ時間設定(KSES)の設定内容に従って可変とされている。具体的には、プログラム管理エリアの図20に示すセキュリティ時間設定(KSES)の設定内容に従ってステップS1011の設定が行われることによりセキュリティモード時間が設定される。なお、認証コードは、予め遊技機の製作時の内蔵ROM54への書き込み時に遊技機製造メーカ(ユーザ)によってユーザプログラムとともに書き込まれているものとする。
When the various settings of the
そして、セキュリティチェックを終了すると、遊技制御用マイクロコンピュータ560は、ユーザモードに移行し、ユーザプログラムの実行を開始する。具体的には、後述する図50のメイン処理の実行を開始する。
When the security check is completed, the
次いで、ユーザプログラムが実行されているときに(具体的には、後述する図50のメイン処理内のループ処理や図51のタイマ割込処理の実行中に)、ウオッチドッグタイマ(WDT)506bからのタイムアウト信号やIAT回路506aからのIAT信号が発生したものとする。図48(B)に示す例では、ステップS1011で内部リセット動作の設定としてユーザリセットが設定されていることから、タイムアウト信号やIAT信号の発生にもとづいてユーザリセットが発生する。
Next, when the user program is being executed (specifically, during the execution of the loop process in the main process of FIG. 50 described later and the timer interrupt process of FIG. 51), the watchdog timer (WDT) 506b And the IAT signal from the
ユーザリセットが発生した場合には、ステップS1011の遊技制御用マイクロコンピュータ560の各種設定やステップS1012のセキュリティチェックは実行されず、遊技制御用マイクロコンピュータ560の内部回路のうち、CPUコア、タイマ回路509、フリーランカウンタ回路507、演算回路505、パラレル入力ポート511、パラレル出力ポート513、シリアル通信回路512、および割り込みコントローラ510などを初期化する。そして、そのままユーザプログラムの先頭のアドレスに戻り、ユーザプログラムの実行が先頭のアドレスから再び開始される(ステップS1015)。具体的には、後述する図50のメイン処理の実行を再び開始する。
When a user reset occurs, the various settings of the
以降、ウオッチドッグタイマ(WDT)506bからのタイムアウト信号やIAT回路506aからのIAT信号が発生するごとに、ステップS1014〜S1015の動作が実行される。
Thereafter, each time the time-out signal from the watchdog timer (WDT) 506b or the IAT signal from the
また、この実施の形態では、遊技制御用マイクロコンピュータ560は、ユーザプログラムの実行中に内蔵RAM領域に格納されているデータを読み出す場合、そのデータが格納されている内蔵RAM領域の上位および下位全てのアドレスを指定するのではなく、アドレスの下位のみを指定してデータを読み出すことが可能である。図49は、内蔵RAM領域に格納されているデータの読み出し方の例を示す説明図である。この実施の形態では、ユーザプログラムで参照されるデータは、内蔵RAM領域のうちのF000H〜F0FFH領域に格納されるものとし、データ格納領域のアドレスの上位が必ずF0Hとなるものとする。また、遊技制御用マイクロコンピュータ560は、データ格納領域の上位アドレスを固定値として格納しておくための専用のレジスタ(Qレジスタ)を備え、Qレジスタには固定値F0Hが設定されるものとする。
In this embodiment, when the
図49に示す例では、内蔵RAM領域のアドレスF020Hに格納されているデータを読み出す場合が示されている。この場合、Qレジスタを用いてデータを読み出すためのコマンドLDQを用いて、下位アドレス20Hのみを指定して、データの読み出し動作を行う(具体的には、LDQ A,(20H)を実行する)。すると、CPU56は、データ格納領域の上位アドレスをQレジスタに設定されている固定値からF0Hと特定するとともに、LDQ命令で指定された下位アドレス20Hを特定し、上位および下位を合わせたデータ格納領域のアドレスがF020Hであると特定する。そして、CPU56は、特定したF020Hに対応するデータ格納領域に格納されているデータaを読み出し、レジスタAに格納する。
In the example shown in FIG. 49, the case where the data stored in the address F020H of the internal RAM area is read is shown. In this case, using the command LDQ for reading data using the Q register, only the
なお、Qレジスタの値は、システムリセット時にハードウェア的に初期化されて初期値F0Hに自動設定されるものとする。例えば、遊技機に対して電源が投入され電力供給が開始されたときに、Qレジスタの下位4ビットは0に初期化されるとともに、上位4ビットは反転回路で反転されて全て値1となることによって、Qレジスタの初期値としてF0Hが自動設定される。なお、後述するように、この実施の形態では、ユーザプログラムの実行が開始されたときにも、ユーザプログラムによりQレジスタに初期値F0Hを設定する処理が実行される(後述するステップS5A参照)。 Note that the value of the Q register is initialized by hardware at the time of system reset and automatically set to the initial value F0H. For example, when power is supplied to the gaming machine and the power supply is started, the lower 4 bits of the Q register are initialized to 0, and the upper 4 bits are inverted by an inverting circuit so that all values become 1. As a result, F0H is automatically set as the initial value of the Q register. As will be described later, in this embodiment, even when the execution of the user program is started, a process for setting the initial value F0H in the Q register is executed by the user program (see step S5A described later).
なお、Qレジスタの初期値設定は、遊技機に対して電源が投入され電力供給が開始されたときに行うハードウェア的な自動設定のみでもよいし、ユーザプログラムの開始時に実行されるユーザプログラムによる設定のみでもよい。 The initial value of the Q register may be set only by hardware automatic setting when power is supplied to the gaming machine and power supply is started, or by the user program executed when the user program is started. Only setting is OK.
次に、システムチェックを実行した後、ユーザモードに移行した後にユーザプログラムに従って実行される処理を説明する。ユーザモードに移行すると、遊技制御用マイクロコンピュータ560は、メイン処理の実行を開始する。
Next, a process that is executed according to the user program after the system check is executed and the mode is changed to the user mode will be described. When shifting to the user mode, the
図50は、主基板31における遊技制御用マイクロコンピュータ560が実行するメイン処理を示すフローチャートである。メイン処理において、CPU56は、まず、必要な初期設定を行う。初期設定処理において、CPU56は、まず、割込禁止に設定する(ステップS1)。次に、割込モードの設定を行い(ステップS2)、スタックポインタにスタックポインタ指定アドレスを設定する(ステップS3)。そして、内蔵デバイスの初期化(内蔵デバイス(内蔵周辺回路)であるタイマ回路509、パラレル入力ポート511およびパラレル出力ポート513の初期化など)を行った後(ステップS4)、RAMをアクセス可能状態に設定する(ステップS5)。
FIG. 50 is a flowchart showing main processing executed by the
次いで、CPU56は、Qレジスタに初期値F0Hをセットする(ステップS5A)。すなわち、ステップS5が実行されてRAM55をアクセス可能状態に設定したタイミングで、Qレジスタに初期値F0Hがセットされる。
Next, the
次いで、CPU56は、入力ポートを介して入力されるクリアスイッチ(例えば、電源基板に搭載されている。)の出力信号(クリア信号)の状態を確認する(ステップS6)。その確認においてオンを検出した場合には、CPU56は、通常の初期化処理(ステップS10〜S15)を実行する。
Next, the
クリアスイッチがオンの状態でない場合には、遊技機への電力供給が停止したときにバックアップRAM領域のデータ保護処理(例えばパリティデータの付加等の電力供給停止時処理(電源断処理))が行われたか否か確認する(ステップS7)。そのような保護処理が行われていないことを確認したら、CPU56は初期化処理を実行する。バックアップRAM領域にバックアップデータがあるか否かは、例えば、電源断処理においてバックアップRAM領域に設定されるバックアップ監視タイマの値が判定値(例えば2)と同じ値になっていることによって、電力供給停止時処理の処理結果が保存されていることを確認できる。なお、バックアップ監視タイマに代えて、例えば、電源断処理においてバックアップフラグをセットするようにし、ステップS7では、バックアップフラグがセットされているか否かを確認するようにしてもよい。
If the clear switch is not in the on state, the data protection processing of the backup RAM area (for example, power supply stop processing (power-off processing) such as addition of parity data) is performed when power supply to the gaming machine is stopped. It is confirmed whether or not it has been received (step S7). When it is confirmed that such protection processing is not performed, the
電力供給停止時処理が行われたことを確認したら、CPU56は、バックアップRAM領域のデータチェックを行う(ステップS8)。この実施の形態では、データチェックとしてパリティチェックを行う。よって、ステップS8では、算出したチェックサムと、電力供給停止時処理で同一の処理によって算出され保存されているチェックサムとを比較する。不測の停電等の電力供給停止が生じた後に復旧した場合には、バックアップRAM領域のデータは保存されているはずであるから、チェック結果(比較結果)は正常(一致)になる。チェック結果が正常でないということは、バックアップRAM領域のデータが、電力供給停止時のデータとは異なっていることを意味する。そのような場合には、内部状態を電力供給停止時の状態に戻すことができないので、電力供給の停止からの復旧時でない電源投入時に実行される初期化処理を実行する。
When it is confirmed that the power supply stop process has been performed, the
チェック結果が正常であれば、CPU56は、遊技制御手段の内部状態と演出制御手段等の電気部品制御手段の制御状態を電力供給停止時の状態に戻すための遊技状態復旧処理(ステップS41〜S43の処理)を行う。具体的には、ROM54に格納されているバックアップ時設定テーブルの先頭アドレスをポインタに設定し(ステップS41)、バックアップ時設定テーブルの内容を順次作業領域(RAM55内の領域)に設定する(ステップS42)。作業領域はバックアップ電源によって電源バックアップされている。バックアップ時設定テーブルには、作業領域のうち初期化してもよい領域についての初期化データが設定されている。ステップS41およびS42の処理によって、作業領域のうち初期化してはならない部分については、保存されていた内容がそのまま残る。初期化してはならない部分とは、例えば、電力供給停止前の遊技状態を示すデータ(特別図柄プロセスフラグ、確変フラグ、時短フラグなど)、出力ポートの出力状態が保存されている領域(出力ポートバッファ)、未払出賞球数を示すデータが設定されている部分などである。
If the check result is normal, the
また、CPU56は、電力供給復旧時の初期化コマンドとしての停電復旧指定コマンドを送信する(ステップS43)。また、CPU56は、バックアップRAMに保存されている表示結果(確変大当り、通常大当り、突然確変大当り、小当り、またははずれ)を指定した表示結果指定コマンドを演出制御基板80に対して送信する(ステップS44)。そして、ステップS15に移行する。
Further, the
なお、この実施の形態では、バックアップRAM領域には、後述する変動時間タイマの値も保存される。従って、停電復旧した場合には、ステップS44で表示結果指定コマンドが送信された後、保存していた変動時間タイマの値の計測を再開して特別図柄の変動表示が再開されるとともに、保存していた変動時間タイマの値がタイムアウトしたときに、さらに後述する図柄確定指定コマンドが送信される。また、この実施の形態では、バックアップRAM領域には、後述する特別図柄プロセスフラグの値も保存される。従って、停電復旧した場合には、保存されている特別図柄プロセスフラグの値に応じたプロセスから特別図柄プロセス処理が再開される。 In this embodiment, the value of a variable time timer (to be described later) is also stored in the backup RAM area. Therefore, when the power failure is restored, after the display result designation command is transmitted in step S44, measurement of the saved variation time timer value is resumed, and the variation display of the special symbol is resumed and saved. When the value of the changed time timer has timed out, a symbol determination designation command to be described later is further transmitted. In this embodiment, a special symbol process flag value, which will be described later, is also stored in the backup RAM area. Therefore, when the power failure is recovered, the special symbol process is resumed from the process corresponding to the value of the stored special symbol process flag.
なお、停電復旧時に必ず表示結果指定コマンドを送信するのではなく、CPU56は、まず、バックアップRAM領域に保存している変動時間タイマの値が0であるか否かを確認するようにしてもよい。そして、変動時間タイマの値が0でなければ、変動中に停電した場合であると判断して、表示結果指定コマンドを送信するようにし、変動時間タイマが0であれば、停電時に変動中の状態ではなかったと判断して、表示結果指定コマンドを送信しないようにしてもよい。
Note that the display result designation command is not necessarily transmitted when the power failure is restored, but the
また、CPU56は、まず、バックアップRAM領域に保存している特別図柄プロセスフラグの値が3であるか否かを確認するようにしてもよい。そして、特別図柄プロセスフラグの値が3であれば、変動中に停電した場合であると判断して、表示結果指定コマンドを送信するようにし、特別図柄プロセスフラグが3でなければ、停電時に変動中ではなかったと判断して、表示結果指定コマンドを送信しないようにしてもよい。
Further, the
なお、この実施の形態では、バックアップ監視タイマ(または、バックアップフラグ)とチェックデータとの双方を用いてバックアップRAM領域のデータが保存されているか否か確認しているが、いずれか一方のみを用いてもよい。すなわち、バックアップ監視タイマ(または、バックアップフラグ)とチェックデータとのいずれかを、遊技状態復旧処理を実行するための契機としてもよい。 In this embodiment, whether or not the data in the backup RAM area is stored is confirmed using both the backup monitoring timer (or backup flag) and the check data, but only one of them is used. May be. In other words, either the backup monitoring timer (or backup flag) or the check data may be used as an opportunity for executing the gaming state recovery process.
初期化処理では、CPU56は、まず、RAMクリア処理を行い(ステップS10)、加算バッファおよびクリアバッファをクリアする(ステップS10a)。加算バッファおよびクリアバッファは、RAM55形成され(すなわちRAM内の領域であって)、後述する入賞順異常報知処理において始動口への入賞順異常が発生したことを検出するために用いられる。なお、RAMクリア処理によって、所定のデータ(例えば、普通図柄当り判定用乱数を生成するためのカウンタのカウント値のデータ)は0に初期化されるが、任意の値またはあらかじめ決められている値に初期化するようにしてもよい。また、RAM55の全領域を初期化せず、所定のデータ(例えば、普通図柄当り判定用乱数を生成するためのカウンタのカウント値のデータ)をそのままにしてもよい。また、この実施の形態では、遊技状態復旧処理(ステップS41〜S43の処理)が実行される場合には、通常の初期化処理(ステップS10〜S13)が実行されないが、遊技状態復旧処理(ステップS41〜S43の処理)が実行される場合にも、加算バッファおよびクリアバッファのクリア(ステップS10a)が実行されるようにしてもよい。このようにすることで、電力供給停止前の状態に復旧させて入賞順異常報知処理を行うのではなく、新たな状態で入賞順異常報知処理を行うことができる。
In the initialization process, the
次いで、CPU56は、ROM54に格納されている初期化時設定テーブルの先頭アドレスをポインタに設定し(ステップS11)、初期化時設定テーブルの内容を順次作業領域に設定する(ステップS12)。
Next, the
ステップS11およびS12の処理によって、例えば、普通図柄当り判定用乱数カウンタ、特別図柄バッファ、総賞球数格納バッファ、特別図柄プロセスフラグなど制御状態に応じて選択的に処理を行うためのフラグに初期値が設定される。 By the processing in steps S11 and S12, for example, a normal symbol per-determining random number counter, a special symbol buffer, a total prize ball number storage buffer, a special symbol process flag, and other flags for selectively performing processing according to the control state are initialized. Value is set.
また、CPU56は、サブ基板(主基板31以外のマイクロコンピュータが搭載された基板。)を初期化するための初期化指定コマンド(遊技制御用マイクロコンピュータ560が初期化処理を実行したことを示すコマンドでもある。)をサブ基板に送信する(ステップS13)。例えば、演出制御用マイクロコンピュータ100は、初期化指定コマンドを受信すると、演出表示装置9において、遊技機の制御の初期化がなされたことを報知するための画面表示、すなわち初期化報知を行う。
Further, the
そして、ステップS15において、CPU56は、所定時間(例えば4ms)毎に定期的にタイマ割込がかかるように遊技制御用マイクロコンピュータ560に内蔵されているタイマ回路509のレジスタの設定を行なう。すなわち、初期値として例えば4msに相当する値が所定のレジスタ(時間定数レジスタ)に設定される。この実施の形態では、4ms毎に定期的にタイマ割込がかかるとする。
In step S15, the
初期化処理の実行(ステップS10〜S15)が完了すると、CPU56は、メイン処理で、表示用乱数更新処理(ステップS17)および初期値用乱数更新処理(ステップS18)を繰り返し実行する。表示用乱数更新処理および初期値用乱数更新処理を実行するときには割込禁止状態に設定し(ステップS16)、表示用乱数更新処理および初期値用乱数更新処理の実行が終了すると割込許可状態に設定する(ステップS19)。この実施の形態では、表示用乱数とは、大当りとしない場合の特別図柄の停止図柄を決定するための乱数や大当りとしない場合にリーチとするか否かを決定するための乱数であり、表示用乱数更新処理とは、表示用乱数を発生するためのカウンタのカウント値を更新する処理である。また、初期値用乱数更新処理とは、初期値用乱数を発生するためのカウンタのカウント値を更新する処理である。この実施の形態では、初期値用乱数とは、普通図柄に関して当りとするか否か決定するための乱数を発生するためのカウンタ(普通図柄当り判定用乱数発生カウンタ)のカウント値の初期値を決定するための乱数である。後述する遊技の進行を制御する遊技制御処理(遊技制御用マイクロコンピュータ560が、遊技機に設けられている演出表示装置、可変入賞球装置、球払出装置等の遊技用の装置を、自身で制御する処理、または他のマイクロコンピュータに制御させるために指令信号を送信する処理、遊技装置制御処理ともいう)において、普通図柄当り判定用乱数のカウント値が1周(普通図柄当り判定用乱数の取りうる値の最小値から最大値までの間の数値の個数分歩進したこと)すると、そのカウンタに初期値が設定される。
When the execution of the initialization process (steps S10 to S15) is completed, the
なお、この実施の形態では、リーチ演出は、演出表示装置9において可変表示される演出図柄を用いて実行される。また、特別図柄の表示結果を大当り図柄にする場合には、リーチ演出は常に実行される。特別図柄の表示結果を大当り図柄にしない場合には、遊技制御用マイクロコンピュータ560は、乱数を用いた抽選によって、リーチ演出を実行するか否か決定する。ただし、実際にリーチ演出の制御を実行するのは、演出制御用マイクロコンピュータ100である。
In this embodiment, the reach effect is executed using an effect symbol variably displayed on the
タイマ割込が発生すると、CPU56は、図51に示すステップS20〜S34のタイマ割込処理を実行する。タイマ割込処理において、まず、電源断信号が出力されたか否か(オン状態になったか否か)を検出する電源断検出処理を実行する(ステップS20)。電源断信号は、例えば電源基板に搭載されている電源監視回路が、遊技機に供給される電源の電圧の低下を検出した場合に出力する。そして、電源断検出処理において、CPU56は、電源断信号が出力されたことを検出したら、必要なデータをバックアップRAM領域に保存するための電力供給停止時処理を実行する。次いで、入力ドライバ回路58を介して、ゲートスイッチ32a、第1始動口スイッチ13a、第2始動口スイッチ14aおよびカウントスイッチ23の検出信号を入力し、それらの状態判定を行う(スイッチ処理:ステップS21)。
When the timer interrupt occurs, the
次に、CPU56は、第1始動入賞口13と第2始動入賞口14との入賞順異常を検出し入賞順異常を報知するための入賞順異常報知処理を実行する(ステップS21a)。
Next, the
なお、「入賞順異常」とは、第1始動入賞口13および第2始動入賞口14に遊技球が入賞した順序(具体的には、第1始動口スイッチ13aおよび第2始動口スイッチ14aによって遊技球が検出された順序)が所定の順序と異なることである。この実施の形態では、既に説明したように、振分装置200に流入した遊技球は振分部材202によって第1始動入賞口13と第2始動入賞口14とに交互に入賞するように構成されている(ただし、確変状態(高ベース状態)には、振分装置200の状態にかかわらず第2始動入賞口14に入賞可能な場合もある)ので、第1始動入賞口13または第2始動入賞口14に遊技球が連続して入賞することはない(ただし、確変状態(高ベース状態)では第2始動入賞口14に連続して入賞する場合がある)。そのため、この実施の形態では、第1始動入賞口13または第2始動入賞口14のいずれかに所定数以上(本例では4以上)連続して入賞した場合に入賞順異常が検出され、後述するような入賞順異常を報知する制御が行われる。
It should be noted that “abnormal winning order” means the order in which game balls have won the first
次に、CPU56は、第1特別図柄表示器8a、第2特別図柄表示器8b、普通図柄表示器10、第1特別図柄保留記憶表示器18a、第2特別図柄保留記憶表示器18b、普通図柄保留記憶表示器41の表示制御を行う表示制御処理を実行する(ステップS22)。第1特別図柄表示器8a、第2特別図柄表示器8bおよび普通図柄表示器10については、ステップS32,S33で設定される出力バッファの内容に応じて各表示器に対して駆動信号を出力する制御を実行する。
Next, the
また、遊技制御に用いられる普通図柄当り判定用乱数等の各判定用乱数を生成するための各カウンタのカウント値を更新する処理を行う(判定用乱数更新処理:ステップS23)。CPU56は、さらに、初期値用乱数および表示用乱数を生成するためのカウンタのカウント値を更新する処理を行う(初期値用乱数更新処理,表示用乱数更新処理:ステップS24,S25)。
In addition, a process of updating the count value of each counter for generating each random number for determination such as a random number for determination per ordinary symbol used for game control is performed (determination random number update process: step S23). The
さらに、CPU56は、特別図柄プロセス処理を行う(ステップS26)。特別図柄プロセス処理では、第1特別図柄表示器8a、第2特別図柄表示器8bおよび大入賞口を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理を実行する。CPU56は、特別図柄プロセスフラグの値を、遊技状態に応じて更新する。
Further, the
次いで、普通図柄プロセス処理を行う(ステップS27)。普通図柄プロセス処理では、CPU56は、普通図柄表示器10の表示状態を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理を実行する。CPU56は、普通図柄プロセスフラグの値を、遊技状態に応じて更新する。
Next, normal symbol process processing is performed (step S27). In the normal symbol process, the
また、CPU56は、演出制御用マイクロコンピュータ100に演出制御コマンドを送出する処理を行う(演出制御コマンド制御処理:ステップS28)。
Further, the
さらに、CPU56は、例えばホール管理用コンピュータに供給される大当り情報、始動情報、確率変動情報などのデータを出力する情報出力処理を行う(ステップS29)。
Further, the
また、CPU56は、第1始動口スイッチ13a、第2始動口スイッチ14aおよびカウントスイッチ23の検出信号にもとづく賞球個数の設定などを行う賞球処理を実行する(ステップS30)。具体的には、第1始動口スイッチ13a、第2始動口スイッチ14aおよびカウントスイッチ23のいずれかがオンしたことにもとづく入賞検出に応じて、払出制御基板37に搭載されている払出制御用マイクロコンピュータに賞球個数を示す払出制御コマンド(賞球個数信号)を出力する。払出制御用マイクロコンピュータは、賞球個数を示す払出制御コマンドに応じて球払出装置97を駆動する。
Further, the
この実施の形態では、出力ポートの出力状態に対応したRAM領域(出力ポートバッファ)が設けられているのであるが、CPU56は、出力ポートの出力状態に対応したRAM領域におけるソレノイドのオン/オフに関する内容を出力ポートに出力する(ステップS31:出力処理)。
In this embodiment, a RAM area (output port buffer) corresponding to the output state of the output port is provided. However, the
また、CPU56は、特別図柄プロセスフラグの値に応じて特別図柄の演出表示を行うための特別図柄表示制御データを特別図柄表示制御データ設定用の出力バッファに設定する特別図柄表示制御処理を行う(ステップS32)。
Further, the
さらに、CPU56は、普通図柄プロセスフラグの値に応じて普通図柄の演出表示を行うための普通図柄表示制御データを普通図柄表示制御データ設定用の出力バッファに設定する普通図柄表示制御処理を行う(ステップS33)。CPU56は、例えば、普通図柄の変動に関する開始フラグがセットされると終了フラグがセットされるまで、普通図柄の変動速度が0.2秒ごとに表示状態(「○」および「×」)を切り替えるような速度であれば、0.2秒が経過する毎に、出力バッファに設定される表示制御データの値(例えば、「○」を示す1と「×」を示す0)を切り替える。また、CPU56は、出力バッファに設定された表示制御データに応じて、ステップS22において駆動信号を出力することによって、普通図柄表示器10における普通図柄の演出表示を実行する。
Further, the
その後、割込許可状態に設定し(ステップS34)、処理を終了する。 Thereafter, the interrupt permission state is set (step S34), and the process is terminated.
以上の制御によって、この実施の形態では、遊技制御処理は4ms毎に起動されることになる。なお、遊技制御処理は、タイマ割込処理におけるステップS21〜S33(ステップS29を除く。)の処理に相当する。また、この実施の形態では、タイマ割込処理で遊技制御処理が実行されているが、タイマ割込処理では例えば割込が発生したことを示すフラグのセットのみがなされ、遊技制御処理はメイン処理において実行されるようにしてもよい。 With the above control, in this embodiment, the game control process is started every 4 ms. The game control process corresponds to the processes in steps S21 to S33 (excluding step S29) in the timer interrupt process. In this embodiment, the game control process is executed by the timer interrupt process. However, in the timer interrupt process, for example, only a flag indicating that an interrupt has occurred is set, and the game control process is performed by the main process. May be executed.
第1特別図柄表示器8aまたは第2特別図柄表示器8bおよび演出表示装置9にはずれ図柄が停止表示される場合には、演出図柄の可変表示が開始されてから、演出図柄の可変表示状態がリーチ状態にならずに、リーチにならない所定の演出図柄の組み合わせが停止表示されることがある。このような演出図柄の可変表示態様を、可変表示結果がはずれ図柄になる場合における「非リーチ」(「通常はずれ」ともいう)の可変表示態様という。
When the shifted symbol is stopped and displayed on the first
第1特別図柄表示器8aまたは第2特別図柄表示器8bおよび演出表示装置9にはずれ図柄が停止表示される場合には、演出図柄の可変表示が開始されてから、演出図柄の可変表示状態がリーチ状態となった後にリーチ演出が実行され、最終的に大当り図柄とはならない所定の演出図柄の組み合わせが停止表示されることがある。このような演出図柄の可変表示結果を、可変表示結果が「はずれ」となる場合における「リーチ」(「リーチはずれ」ともいう)の可変表示態様という。
When the shifted symbol is stopped and displayed on the first
この実施の形態では、第1特別図柄表示器8aまたは第2特別図柄表示器8bに大当り図柄が停止表示される場合には、演出図柄の可変表示状態がリーチ状態になった後にリーチ演出が実行され、最終的に演出表示装置9における「左」、「中」、「右」の各図柄表示エリア9L、9C、9Rに、演出図柄が揃って停止表示される。
In this embodiment, when the jackpot symbol is stopped and displayed on the first
第1特別図柄表示器8aまたは第2特別図柄表示器8bに小当りである「5」が停止表示される場合には、演出表示装置9において、演出図柄の可変表示態様が「突然確変大当り」である場合と同様に演出図柄の可変表示が行われた後、所定の小当り図柄(突然確変大当り図柄と同じ図柄。例えば「135」)が停止表示されることがある。第1特別図柄表示器8aまたは第2特別図柄表示器8bに小当り図柄である「5」が停止表示されることに対応する演出表示装置9における表示演出を「小当り」の可変表示態様という。
When “5”, which is a small hit, is stopped and displayed on the first
ここで、小当りとは、大当りと比較して大入賞口の開放回数が少ない回数(この実施の形態では0.1秒間の開放を2回)まで許容される当りである。なお、小当り遊技が終了した場合、遊技状態は変化しない。すなわち、確変状態から通常状態に移行したり通常状態から確変状態に移行したりすることはない。また、突然確変大当りとは、大当り遊技状態において大入賞口の開放回数が少ない回数(この実施の形態では0.1秒間の開放を2回)まで許容されるが大入賞口の開放時間が極めて短い大当りであり、かつ、大当り遊技後の遊技状態を確変状態に移行させるような大当りである(すなわち、そのようにすることにより、遊技者に対して突然に確変状態となったかのように見せるものである)。つまり、この実施の形態では、突然確変大当りと小当りとは、大入賞口の開放パターンが同じである。そのように制御することによって、大入賞口の0.1秒間の開放が2回行われると、突然確変大当りであるか小当りであるかまでは認識できないので、遊技者に対して高確率状態(確変状態)を期待させることができ、遊技の興趣を向上させることができる。 Here, the small win is a hit that is allowed up to a small number of times that the big winning opening is opened compared to the big win (in this embodiment, the opening for 0.1 second is twice). When the small hit game ends, the game state does not change. That is, there is no transition from the probability variation state to the normal state or from the normal state to the certain variation state. In addition, the sudden probability change big hit is allowed up to a small number of times of opening of the big prize opening in the big hit gaming state (in this embodiment, the opening for 0.1 second is twice), but the opening time of the big prize opening is extremely large. It is a big jackpot that is a short jackpot and the game state after the big jackpot game is shifted to a probabilistic state (that is, by doing so, it appears to the player as if it suddenly became a probable state) Is). In other words, in this embodiment, the sudden winning odds and the small wins have the same opening pattern of the big prize opening. By controlling in such a way, if the winning opening is opened twice for 0.1 seconds, it is impossible to recognize whether it is suddenly a big hit or a small hit, so a high probability state for the player (Probable change state) can be expected, and the interest of the game can be improved.
図52および図53は、ステップS20の電源断処理の一例を示すフローチャートである。電源断処理において、遊技制御用マイクロコンピュータ560は、まず、電源断信号が出力されているか否か(オン状態になっているか否か)確認する(ステップS450)。オン状態でなければ、RAM55に形成されているバックアップ監視タイマの値を0クリアする(ステップS451)。オン状態であれば、バックアップ監視タイマの値を1増やす(ステップS452)。そして、バックアップ監視タイマの値が判定値(例えば2)と一致すれば(ステップS453)、ステップS454以降の電力供給停止時処理すなわち電力の供給停止のための準備処理を実行する。つまり、遊技の進行を制御する状態から遊技状態を保存させるための電力供給停止時処理(電源断時制御処理)を実行する状態に移行する。なお、「RAMに形成されている」とは、RAM内の領域であることを意味する。
52 and 53 are flowcharts showing an example of the power-off process in step S20. In the power-off process, the
バックアップ監視タイマと判定値とを用いることによって、判定値に相当する時間だけ電源断信号のオン状態が継続したら、電力供給停止時処理が開始される。すなわち、ノイズ等で一瞬電源断信号のオン状態が発生しても、誤って電力供給停止時処理が開始されるようなことはない。なお、バックアップ監視タイマの値は、遊技機への電力供給が停止しても、所定期間はバックアップ電源によって保存される。従って、メイン処理におけるステップS8では、バックアップ監視タイマの値が判定値と同じ値になっていることによって、電力供給停止時処理の処理結果が保存されていることを確認できる。 By using the backup monitoring timer and the determination value, if the power-off signal is kept on for a time corresponding to the determination value, the power supply stop process is started. That is, even when the power-off signal is turned on for a moment due to noise or the like, the power supply stop process is not erroneously started. Note that the value of the backup monitoring timer is stored by the backup power source for a predetermined period even when power supply to the gaming machine is stopped. Therefore, in step S8 in the main process, it is possible to confirm that the processing result of the power supply stop process is stored because the value of the backup monitoring timer is the same value as the determination value.
電力供給停止時処理において、遊技制御用マイクロコンピュータ560は、パリティデータを作成する(ステップS454〜S463)。すなわち、まず、クリアデータ(00)をチェックサムデータエリアにセットし(ステップS454)、電力供給停止時でも内容が保存されるべきRAM領域の先頭アドレスに相当するチェックサム算出開始アドレスをポインタにセットする(ステップS455)。また、電力供給停止時でも内容が保存されるべきRAM領域の最終アドレスに相当するチェックサム算出回数をセットする(ステップS456)。
In the power supply stop process, the
次いで、チェックサムデータエリアの内容とポインタが指すRAM領域の内容との排他的論理和を演算する(ステップS457)。演算結果をチェックサムデータエリアにストアするとともに(ステップS458)、ポインタの値を1増やし(ステップS459)、チェックサム算出回数の値を1減算する(ステップS460)。そして、ステップS457〜S460の処理を、チェックサム算出回数の値が0になるまで繰り返す(ステップS461)。 Next, an exclusive OR of the contents of the checksum data area and the contents of the RAM area pointed to by the pointer is calculated (step S457). The calculation result is stored in the checksum data area (step S458), the pointer value is incremented by 1 (step S459), and the value of the checksum calculation count is decremented by 1 (step S460). Then, the processes in steps S457 to S460 are repeated until the value of the checksum calculation count becomes 0 (step S461).
チェックサム算出回数の値が0になったら、遊技制御用マイクロコンピュータ560は、チェックサムデータエリアの内容の各ビットの値を反転する(ステップS462)。そして、反転後のデータをチェックサムデータエリアにストアする(ステップS463)。このデータが、電源投入時にチェックされるパリティデータになる。次いで、RAMアクセスレジスタにアクセス禁止値を設定する(ステップS471)。以後、内蔵RAM55のアクセスができなくなる。
When the value of the checksum calculation count becomes 0, the
さらに、遊技制御用マイクロコンピュータ560は、ROM54に格納されているポートクリア設定テーブルの先頭アドレスをポインタにセットする(ステップS472)。ポートクリア設定テーブルにおいて、先頭アドレスには処理数(クリアすべき出力ポートの数)が設定され、次いで、出力ポートのアドレスおよび出力値データ(クリアデータ:出力ポートの各ビットのオフ状態の値)が、処理数分の出力ポートについて順次設定されている。
Further, the
遊技制御用マイクロコンピュータ560は、ポインタが指すアドレスのデータ(すなわち処理数)をロードする(ステップS473)。また、ポインタの値を1増やし(ステップS474)、ポインタが指すアドレスのデータ(すなわち出力ポートのアドレス)をロードする(ステップS475)。さらに、ポインタの値を1増やし(ステップS476)、ポインタが指すアドレスのデータ(すなわち出力値データ)をロードする(ステップS477)。そして、出力値データを出力ポートに出力する(ステップS478)。その後、処理数を1減らし(ステップS479)、処理数が0でなければステップS474に戻る。処理数が0であれば、すなわち、クリアすべき出力ポートを全てクリアしたら、タイマ割込を停止し(ステップS481)、ループ処理に入る。なお、出力ポートをクリアする処理をチェックサムデータを作成する処理の前に実行してもよい。例えば、CPU56は、ステップS453でYと判定した後、直ちにステップS472〜S480の出力ポートクリアの処理を実行するようにしてもよい。
The
ループ処理では、電源断信号がオフ状態になったか否かを監視する(ステップS482)。そして、電源断信号がオン状態の間は(ステップS482のY)、ステップS482の処理を繰り返し実行して待機する。 In the loop processing, it is monitored whether or not the power-off signal is turned off (step S482). Then, while the power-off signal is in the ON state (Y in step S482), the process in step S482 is repeatedly executed to stand by.
これに対して、ステップS482にて電源断信号がオフ状態となったときには(ステップS482のN)、所定の電断復旧時における設定を行った後(ステップS487)、図50に示すメイン処理の先頭にリターンする。一例として、ステップS487の処理では、CPU56に内蔵されたスタックポインタに電源断復旧時ベクタテーブルの記憶アドレスを格納し、遊技制御用タイマ割込み処理から復帰(リターン)させる。ここで、電源断復旧時ベクタテーブルは、ROM54に記憶された制御コード(遊技制御プログラム)の先頭アドレスを指定するものであればよい。図51に示すタイマ割込処理のような割込処理から復帰(リターン)するときには、スタックポインタで指定されるアドレスの記憶データが復帰アドレスとして読み出される。こうして、ステップS487の処理を実行した後には、CPU56により、ROM54に記憶されている制御コードの先頭から、遊技制御の実行を開始(再開)させることができる。
On the other hand, when the power-off signal is turned off in step S482 (N in step S482), after setting for a predetermined power-off recovery (step S487), the main process shown in FIG. Return to the beginning. As an example, in the process of step S487, the storage address of the power-off recovery vector table is stored in the stack pointer built in the
以上の処理によって、電力供給が停止する場合には、ステップS454〜S481の電力供給停止時処理が実行され、電力供給停止時処理が実行されたことを示すデータ(判定値になっているバックアップ監視タイマのおよびチェックサム)がバックアップRAMへストアされ、RAMアクセスが禁止状態にされ、出力ポートがクリアされ、かつ、遊技制御処理を実行するためのタイマ割込が禁止状態に設定される。 When the power supply is stopped by the above processing, the power supply stop processing in steps S454 to S481 is executed, and data indicating that the power supply stop processing has been executed (backup monitoring having a determination value). Timer and checksum) are stored in the backup RAM, RAM access is disabled, the output port is cleared, and timer interrupt for executing the game control process is set to disabled.
なお、この実施の形態では、電源断処理においてチェックデータの生成や出力ポートクリアなどの処理を終了した後、ステップS482で繰り返し電源断信号の入力を確認する電源断待ちループに移行するが、このような電源断信号の入力を確認する構成とはしないようにしてもよい。この場合、例えば、ウオッチドッグタイマ(WTD)506bをユーザプログラムによって起動できるように設定した上で、電源断待ちループに入るときにウオッチドッグタイマ(WTD)506bを起動させるようにし、遊技機が完全に電源断状態とならず電源の電圧値が完全に落ちきらないときにはウオッチドッグタイマ(WTD)506bからのタイムアウト信号によるリセットが発生するようにしてもよい。 In this embodiment, after the processing such as generation of check data and output port clear is completed in the power-off processing, the process proceeds to a power-off waiting loop that repeatedly confirms the input of the power-off signal in step S482. Such a configuration for confirming the input of the power-off signal may not be used. In this case, for example, the watchdog timer (WTD) 506b is set to be activated by the user program, and then the watchdog timer (WTD) 506b is activated when entering the power-off waiting loop. When the power supply is not cut off and the voltage value of the power supply does not drop completely, a reset by a time-out signal from the watchdog timer (WTD) 506b may be generated.
また、例えば、遊技機への電源投入時に電源断信号が入力されているか否かを確認し、入力されていれば無限ループに移行したり、その無限ループにおいて電源断信号の入力を確認し、その入力がなくなるまで無限ループを継続したりするように構成されている場合、上記と同様の態様で無限ループに入るときにウオッチドッグタイマ(WTD)506bを起動させ、同様の処理を行うように構成してもよい。 Also, for example, confirm whether or not a power-off signal is input when turning on the power to the gaming machine, and if it is input, transition to an infinite loop or confirm the input of the power-off signal in the infinite loop, When it is configured to continue the infinite loop until there is no more input, the watchdog timer (WTD) 506b is activated when entering the infinite loop in the same manner as described above, and the same processing is performed. It may be configured.
なお、ウオッチドッグタイマ(WTD)506bを起動させるように設定している場合には(ただし、上記のように電源断待ちループでのみウオッチドッグタイマ(WTD)506bを起動させるものを除く)、正常にCPU56が動作しているときにはタイムアウトしないように、ウオッチドッグタイマ(WTD)506bをクリアする信号を出力するようにプログラムされる。具体的には、内蔵レジスタエリアに設けられているWDTクリアレジスタ(図示せず)にクリアするための値を書き込むようにプログラムされる。
If the watchdog timer (WTD) 506b is set to be activated (except for the watchdog timer (WTD) 506b that is activated only in the power-off waiting loop as described above), it is normal. The
この実施の形態では、RAM55がバックアップ電源によって電源バックアップ(遊技機への電力供給が停止しても所定期間はRAM55の内容が保存されこと)されている。この例では、ステップS452〜S479の処理によって、バックアップ監視タイマの値とともに、電源断信号が出力されたときのRAM55の内容にもとづくチェックサムもRAM55のバックアップ領域に保存される。遊技機への電力供給が停止した後、所定期間内に電力供給が復旧したら、遊技制御手段は、上述したステップS41〜S44の処理によって、RAM55に保存されているデータ(電力供給が停止した直前の遊技制御手段による制御状態である遊技状態を示すデータ(例えば、プロセスフラグの状態、大当り中フラグの状態、確変フラグの状態、出力ポートの出力状態等)を含む)に従って、遊技状態を、電力供給が停止した直前の状態に戻すことができる。なお、電力供給停止の期間が所定期間を越えたらバックアップ監視タイマの値とチェックサムとが正規の値とは異なるはずであるから、その場合には、ステップS10〜S13の初期化処理が実行される。
In this embodiment, the
以上のように、電力供給停止時処理(電力の供給停止のための準備処理)によって、遊技状態を電力供給が停止した直前の状態に戻すためのデータが確実に変動データ記憶手段(この例ではRAM55の一部の領域)に保存される。よって、停電等による電源断が生じても、所定期間内に電源が復旧すれば、遊技状態を電力供給が停止した直前の状態に戻すことができる。 As described above, the power supply stop process (preparation process for stopping the power supply) ensures that the data for returning the gaming state to the state immediately before the power supply stopped is the fluctuation data storage means (in this example) Stored in a part of the RAM 55). Therefore, even if the power is cut off due to a power failure or the like, if the power is restored within a predetermined period, the gaming state can be returned to the state immediately before the power supply is stopped.
また、電源断信号がオフ状態になった場合には、ステップS1に戻る。その場合、電力供給停止時処理が実行されたことを示すデータが設定されているので、ステップS41〜S44の復旧処理が実行される。よって、電力供給停止時処理を実行した後に払出制御基板37からの電源断信号がオフ状態になったときには、遊技の進行を制御する状態に戻る。従って、電源瞬断等が生じても、遊技制御処理が停止してしまうようなことはなく、自動的に、遊技制御処理が続行される。
If the power-off signal is turned off, the process returns to step S1. In this case, since data indicating that the power supply stop process has been executed is set, the recovery process of steps S41 to S44 is executed. Therefore, when the power-off signal from the
なお、図48、図50〜図53に示すような態様で遊技機が動作することによって、この実施の形態では、所定の処理(本例では、図50に示すメイン処理のステップS16〜S19のループ処理と、図51のタイマ割込処理)の実行中に所定事象が発生(IAT回路506aからIAT信号を入力、ウオッチドッグタイマ(WDT)506bからタイムアウト信号を入力)したときにRAM55(バックアップRAM)の記憶内容を初期化する初期化処理を実行する。具体的には、図50に示すメイン処理のステップS16〜S19のループ処理や、図51のタイマ割込処理の実行中に、IAT回路506aからIAT信号や、ウオッチドッグタイマ(WDT)506bからタイムアウト信号を入力したときには、図52および図53に示す電源断処理が実行されることなく、システムリセットまたはユーザリセット(図48のステップS1004,S1014参照)が発生することになる。そして、システムリセットが発生した後にはセキュリティチェックを実行した後にステップS1007でユーザモードに移行されて図50に示すメイン処理の実行が再び開始され、ユーザリセットが発生した後にはステップS1015でユーザプログラムの先頭に戻り図50に示すメイン処理の実行が再び開始されるのであるが、バックアップ監視タイマ(または、バックアップフラグ)およびチェックデータのいずれもセットされていないことから、図50に示すメイン処理でステップS10に移行して初期化処理が実行されることになる。
48 and 50 to 53, the gaming machine operates in this embodiment, so that in this embodiment, a predetermined process (in this example, steps S16 to S19 of the main process shown in FIG. 50). When a predetermined event occurs during execution of the loop processing and the timer interrupt processing of FIG. 51 (input of IAT signal from
なお、「所定の処理」とは、遊技機への電源投入時の初期化処理や復旧処理が実行された後、遊技可能となった状態で実行されている処理であり、上記に説明したように、具体的には、図50に示すメイン処理のステップS16〜S19のループ処理と、図51のタイマ割込処理とが該当する。ただし、電源電圧低下により電源断処理が実行されているときは所定の処理からは除かれる。 Note that the “predetermined process” is a process that is executed in a state where the game is possible after the initialization process and the recovery process at the time of power-on to the gaming machine are executed, as described above. Specifically, the loop process of steps S16 to S19 of the main process shown in FIG. 50 and the timer interrupt process of FIG. However, when the power-off process is executed due to the power supply voltage drop, it is excluded from the predetermined process.
なお、図48、図50〜図53に示すような態様で遊技機が動作することによって、電力供給停止時処理(本例では、図52および図53に示す電源断処理)を実行した後に所定事象が発生(IAT回路506aからIAT信号を入力、ウオッチドッグタイマ(WDT)506bからタイムアウト信号を入力)したときに、RAM55(バックアップRAM)の記憶内容にもとづいて制御状態を電力供給停止時処理を開始したときの状態に復旧させる復旧処理を実行する。具体的には、電源断信号を入力したことにもとづいて図52および図53に示す電源断処理を実行して図53のループ処理を実行しているときに、ちょうどIAT回路506aからIAT信号や、ウオッチドッグタイマ(WDT)506bからタイムアウト信号を入力したときには(ただし、IAT回路506aからIAT信号した場合には、何らかの原因で指定エリア外のプログラムを実行している状態となってしまった場合であるので、より正確には、電源断処理のループ処理に一度移行した後にIAT回路506aからIAT信号した場合に相当する)、IAT信号やタイムアウト信号を入力したことにもとづいてシステムリセットまたはユーザリセット(図48のステップS1004,S1014参照)が発生することになる。そして、システムリセットが発生した後にはセキュリティチェックを実行した後にステップS1007でユーザモードに移行されて図50に示すメイン処理の実行が再び開始され、ユーザリセットが発生した後にはステップS1015でユーザプログラムの先頭に戻り図50に示すメイン処理の実行が再び開始されるのであるが、バックアップ監視タイマ(または、バックアップフラグ)およびチェックデータの両方がセットされていることから、図50に示すメイン処理でステップS7およびステップS8でいずれもYと判定されてステップS41〜S44の復旧処理が実行されることになる。
It should be noted that, by operating the gaming machine in the manner shown in FIGS. 48 and 50 to 53, predetermined processing is performed after the power supply stop process (in this example, the power-off process shown in FIGS. 52 and 53) is executed. When an event occurs (IAT signal is input from
図54は、この実施の形態で用いられる各ソフトウェア乱数を示す説明図である。各ソフトウェア乱数は、以下のように使用される。なお、前述したように、この実施の形態では、大当りとするか否かを判定するための大当り判定用乱数(ランダムR)については、16ビット乱数回路508bが出力するハードウェア乱数が用いられる。
(1)ランダム1(MR1):大当りの種類(後述する通常大当り、確変大当り、突然確変大当り)を決定する(大当り種別判定用)
(2)ランダム2(MR2):変動パターンの種類(種別)を決定する(変動パターン種別判定用)
(3)ランダム3(MR3):変動パターン(変動時間)を決定する(変動パターン判定用)
(4)ランダム4(MR4):普通図柄にもとづく当りを発生させるか否か決定する(普通図柄当り判定用)
(5)ランダム5(MR5):ランダム4の初期値を決定する(ランダム4初期値決定用)
FIG. 54 is an explanatory diagram showing each software random number used in this embodiment. Each software random number is used as follows. As described above, in this embodiment, a hardware random number output from the 16-bit
(1) Random 1 (MR1): Determines the type of jackpot (normal jackpot, probability variation jackpot, sudden probability variation jackpot described later) (for jackpot type determination)
(2) Random 2 (MR2): The type (type) of the variation pattern is determined (for variation pattern type determination)
(3) Random 3 (MR3): A variation pattern (variation time) is determined (for variation pattern determination)
(4) Random 4 (MR4): Determines whether or not to generate a hit based on a normal symbol (for normal symbol hit determination)
(5) Random 5 (MR5): Determine the initial value of random 4 (for determining the initial value of random 4)
なお、この実施の形態では、大当り判定用乱数(ランダムR)についてのみ乱数回路から抽出したハードウェア乱数を用い、それ以外の乱数についてはソフトウェア乱数を用いる場合を示しているが、この実施の形態で示したものにかぎられない。例えば、大当り判定用乱数(ランダムR)に加えて図54に示すランダム1〜5の全てについて乱数回路から抽出したハードウェア乱数を用いるようにしてもよい。また、図54に示すランダム1〜5のうちの一部の乱数についてのみ乱数回路から抽出したハードウェア乱数を用い、それ以外についてはソフトウェア乱数を用いるように構成しても構わない。
In this embodiment, the hardware random number extracted from the random number circuit is used only for the jackpot determination random number (random R), and the software random number is used for the other random numbers. It is not limited to what is shown in. For example, in addition to the big hit determination random number (random R), hardware random numbers extracted from the random number circuit may be used for all of
なお、この実施の形態では、変動パターンは、まず、変動パターン種別判定用乱数(ランダム2)を用いて変動パターン種別を決定し、変動パターン判定用乱数(ランダム3)を用いて、決定した変動パターン種別に含まれるいずれかの変動パターンに決定する。そのように、この実施の形態では、2段階の抽選処理によって変動パターンが決定される。 In this embodiment, the variation pattern is first determined using the variation pattern type determination random number (random 2), and then the variation pattern determined using the variation pattern determination random number (random 3). One of the variation patterns included in the pattern type is determined. Thus, in this embodiment, the variation pattern is determined by a two-stage lottery process.
なお、変動パターン種別とは、複数の変動パターンをその変動態様の特徴に従ってグループ化したものである。例えば、複数の変動パターンをリーチの種類でグループ化して、ノーマルリーチを伴う変動パターンを含む変動パターン種別と、スーパーリーチAを伴う変動パターンを含む変動パターン種別と、スーパーリーチBを伴う変動パターンを含む変動パターン種別とに分けてもよい。また、例えば、複数の変動パターンを擬似連の再変動の回数でグループ化して、擬似連を伴わない変動パターンを含む変動パターン種別と、再変動1回の変動パターンを含む変動パターン種別と、再変動2回の変動パターンを含む変動パターン種別と、再変動3回の変動パターンを含む変動パターン種別とに分けてもよい。また、例えば、複数の変動パターンを擬似連や滑り演出などの特定演出の有無でグループ化してもよい。 The variation pattern type is a group of a plurality of variation patterns according to the characteristics of the variation mode. For example, a plurality of variation patterns are grouped by reach type, and include a variation pattern type including a variation pattern with normal reach, a variation pattern type including a variation pattern with super reach A, and a variation pattern with super reach B. It may be divided into variable pattern types. Further, for example, a plurality of variation patterns are grouped by the number of re-variations of pseudo-continuations, a variation pattern type including a variation pattern without pseudo-ream, a variation pattern type including a variation pattern of one re-variation, It may be divided into a variation pattern type including a variation pattern of two variations and a variation pattern type including a variation pattern of three variations. Further, for example, a plurality of variation patterns may be grouped according to the presence or absence of a specific effect such as a pseudo-ream or a slip effect.
図51に示された遊技制御処理におけるステップS23では、遊技制御用マイクロコンピュータ560は、(1)の大当り種別判定用乱数、および(4)の普通図柄当り判定用乱数を生成するためのカウンタのカウントアップ(1加算)を行う。すなわち、それらが判定用乱数であり、それら以外の乱数が表示用乱数(ランダム2、ランダム3)または初期値用乱数(ランダム5)である。なお、遊技効果を高めるために、上記の乱数以外の乱数も用いてもよい。例えば、大当り種別判定用乱数(ランダム1)の初期値を決定するための初期値決定用乱数を設けるようにしてもよい。また、この実施の形態では、大当り判定用乱数として、遊技制御用マイクロコンピュータ560に内蔵されたハードウェア(遊技制御用マイクロコンピュータ560の外部のハードウェアでもよい。)が生成する乱数を用いる。
In step S23 in the game control process shown in FIG. 51, the
図55(A)は、大当り判定テーブルを示す説明図である。大当り判定テーブルとは、ROM54に記憶されているデータの集まりであって、ランダムRと比較される大当り判定値が設定されているテーブルである。大当り判定テーブルには、通常状態(確変状態でない遊技状態)において用いられる通常時大当り判定テーブルと、確変状態において用いられる確変時大当り判定テーブルとがある。通常時大当り判定テーブルには、図55(A)の左欄に記載されている各数値が設定され、確変時大当り判定テーブルには、図55(A)の右欄に記載されている各数値が設定されている。図55(A)に記載されている数値が大当り判定値である。
FIG. 55A is an explanatory diagram showing a big hit determination table. The jackpot determination table is a collection of data stored in the
図55(B),(C)は、小当り判定テーブルを示す説明図である。小当り判定テーブルとは、ROM54に記憶されているデータの集まりであって、ランダムRと比較される小当り判定値が設定されているテーブルである。小当り判定テーブルには、第1特別図柄の変動表示を行うときに用いられる小当り判定テーブル(第1特別図柄用)と、第2特別図柄の変動表示を行うときに用いられる小当り判定テーブル(第2特別図柄用)とがある。小当り判定テーブル(第1特別図柄用)には、図55(B)に記載されている各数値が設定され、小当り判定テーブル(第2特別図柄用)には、図55(C)に記載されている各数値が設定されている。また、図55(B),(C)に記載されている数値が小当り判定値である。
55B and 55C are explanatory diagrams showing a small hit determination table. The small hit determination table is a collection of data stored in the
なお、第1特別図柄の変動表示を行う場合にのみ小当りと決定するようにし、第2特別図柄の変動表示を行う場合には小当りを設けないようにしてもよい。この場合、図55(C)に示す第2特別図柄用の小当り判定テーブルは設けなくてもよい。この実施の形態では、遊技状態が確変状態に移行されているときには主として第2特別図柄の変動表示が実行される。遊技状態が確変状態に移行されているときにも小当りが発生するようにし、確変となるか否かを煽る演出を行うように構成すると、現在の遊技状態が確変状態であるにもかかわらず却って遊技者に煩わしさを感じさせてしまう。そこで、第2特別図柄の変動表示中は小当りが発生しないように構成すれば、遊技状態が確変状態である場合には小当りが発生しにくくし必要以上に確変に対する煽り演出を行わないようにすることができ、遊技者に煩わしさを感じさせる事態を防止することができる。 Note that it may be determined that a small hit is made only when the variable display of the first special symbol is performed, and the small hit may not be provided when the variable display of the second special symbol is performed. In this case, the small hit determination table for the second special symbol shown in FIG. In this embodiment, when the gaming state is shifted to the probability changing state, the variation display of the second special symbol is mainly executed. Even if the game state is shifted to the probability change state, a small hit will be generated, and if it is configured to produce an effect asking whether or not the probability change will occur, even though the current game state is the probability change state On the contrary, it makes the player feel annoying. Therefore, if it is configured so that the small hit does not occur during the variation display of the second special symbol, if the gaming state is the probability variation state, it is difficult for the small hit to occur and the excessive effect is not given to the probability variation. This can prevent the player from feeling annoyed.
CPU56は、所定の時期に、16ビット乱数回路508bのカウント値を抽出して抽出値を大当り判定用乱数(ランダムR)の値とするのであるが、大当り判定用乱数値が図55(A)に示すいずれかの大当り判定値に一致すると、特別図柄に関して大当り(後述する15R確変大当り、7R確変大当り、突然確変大当り)にすることに決定する。また、大当り判定用乱数値が図55(B),(C)に示すいずれかの小当り判定値に一致すると、特別図柄に関して小当りにすることに決定する。なお、図55(A)に示す「確率」は、大当りになる確率(割合)を示す。また、図55(B),(C)に示す「確率」は、小当りになる確率(割合)を示す。また、大当りにするか否か決定するということは、大当り遊技状態に移行させるか否か決定するということであるが、第1特別図柄表示器8aまたは第2特別図柄表示器8bにおける停止図柄を大当り図柄にするか否か決定するということでもある。また、小当りにするか否か決定するということは、小当り遊技状態に移行させるか否か決定するということであるが、第1特別図柄表示器8aまたは第2特別図柄表示器8bにおける停止図柄を小当り図柄にするか否か決定するということでもある。
The
なお、この実施の形態では、図55(B),(C)に示すように、小当り判定テーブル(第1特別図柄用)を用いる場合には300分の1の割合で小当りと決定されるのに対して、小当り判定テーブル(第2特別図柄)を用いる場合には3000分の1の割合で小当りと決定される場合を説明する。従って、この実施の形態では、第1始動入賞口13に始動入賞して第1特別図柄の変動表示が実行される場合には、第2始動入賞口14に始動入賞して第2特別図柄の変動表示が実行される場合と比較して、「小当り」と決定される割合が高い。
In this embodiment, as shown in FIGS. 55B and 55C, when the small hit determination table (for the first special symbol) is used, the small hit is determined at a ratio of 1/300. On the other hand, when using the small hit determination table (second special symbol), a case where the small hit is determined at a ratio of 1/3000 will be described. Therefore, in this embodiment, when the start winning prize is given to the first
図55(D),(E)は、ROM54に記憶されている大当り種別判定テーブル131a,131bを示す説明図である。このうち、図55(D)は、遊技球が第1始動入賞口13に入賞したことにもとづく保留記憶を用いて(すなわち、第1特別図柄の変動表示が行われるとき)大当り種別を決定する場合の大当り種別判定テーブル(第1特別図柄用)131aである。また、図55(E)は、遊技球が第2始動入賞口14に入賞したことにもとづく保留記憶を用いて(すなわち、第2特別図柄の変動表示が行われるとき)大当り種別を決定する場合の大当り種別判定テーブル(第2特別図柄用)131bである。
55D and 55E are explanatory diagrams showing the jackpot type determination tables 131a and 131b stored in the
大当り種別判定テーブル131a,131bは、可変表示結果を大当り図柄にする旨の判定がなされたときに、大当り種別判定用の乱数(ランダム1)にもとづいて、大当りの種別を「15R確変大当り」、「7R確変大当り」、「突然確変大当り」のうちのいずれかに決定するために参照されるテーブルである。なお、この実施の形態では、図55(D),(E)に示すように、大当り種別判定テーブル131aには「突然確変大当り」に対して5個の判定値が割り当てられている(40分の5の割合で突然確変大当りと決定される)のに対して、大当り種別判定テーブル131bには「突然確変大当り」に対して1個の判定値が割り当てられている(40分の1の割合で突然確変大当りと決定される)場合を説明する。従って、この実施の形態では、第1始動入賞口13に始動入賞して第1特別図柄の変動表示が実行される場合には、第2始動入賞口14に始動入賞して第2特別図柄の変動表示が実行される場合と比較して、「突然確変大当り」と決定される割合が高い。なお、第1特別図柄用の大当り種別判定テーブル131aにのみ「突然確変大当り」を振り分けるようにし、第2特別図柄用の大当り種別判定テーブル131bには「突然確変大当り」の振り分けを行わない(すなわち、第1特別図柄の変動表示を行う場合にのみ、「突然確変大当り」と決定される場合がある)ようにしてもよい。
The jackpot type determination tables 131a and 131b, when it is determined that the variable display result is a jackpot symbol, based on the random number (random 1) for determining the jackpot type, This table is referred to in order to determine either “7R probability variation big hit” or “sudden probability variation big hit”. In this embodiment, as shown in FIGS. 55D and 55E, in the big hit type determination table 131a, five determination values are assigned to “suddenly probable big hit” (40 minutes). Is determined to be a sudden probability change big hit at a rate of 5), whereas in the big hit type determination table 131b, one determination value is assigned to "sudden probability change big hit" (a ratio of 1/40) Will suddenly be determined to be a promising big hit). Therefore, in this embodiment, when the first special symbol variation display is executed by starting the first
また、図55(D),(E)に示すように、この実施の形態では、大当り種別判定テーブル131bの方が、大当り種別判定テーブル131aと比較して、「15R確変大当り」に対して多くの判定値が割り振られている。従って、この実施の形態では、第2始動入賞口14や第3始動入賞口17に始動入賞して第2特別図柄の変動表示が実行される場合には、第1始動入賞口13に始動入賞して第1特別図柄の変動表示が実行される場合と比較して、有利な「15R確変大当り」となる割合が高い。
Further, as shown in FIGS. 55D and 55E, in this embodiment, the big hit type determination table 131b is larger than the big hit type determination table 131a with respect to “15R probability variation big hit”. Judgment value of is assigned. Therefore, in this embodiment, when a start winning prize is given to the second
なお、この実施の形態では、第2特別図柄の変動表示が実行される場合の方が第1特別図柄の変動表示が実行される場合と比較し有利となる場合を示したが、例えば、大当り種別判定テーブル131aと大当り種別判定テーブル131bとの割り振りを同じにして、第1特別図柄の変動表示を行う場合と第2特別図柄の変動表示を行う場合とで有利度が同じになるように構成してもよい。 In this embodiment, the case where the variation display of the second special symbol is executed is more advantageous than the case where the variation display of the first special symbol is executed. The allocation of the type determination table 131a and the jackpot type determination table 131b is the same, and the advantage is the same between the case of performing the variable display of the first special symbol and the case of performing the variable display of the second special symbol. May be.
この実施の形態では、図55(D),(E)に示すように、大当り種別として、「15R確変大当り」、「7R確変大当り」および「突然確変大当り」がある。なお、この実施の形態では、大当り遊技において実行されるラウンド数が15ラウンド、7ラウンドおよび2ラウンドの3種類である場合を示しているが、大当り遊技において実行されるラウンド数は、この実施の形態で示したものに限られない。例えば、10ラウンドの大当り遊技に制御する10R確変大当りや、5ラウンドの大当り遊技に制御する5R確変大当りが設けられていてもよい。また、この実施の形態では、大当り種別が「15R確変大当り」、「7R確変大当り」および「突然確変大当り」の3種類である場合を示しているが、3種類にかぎらず、例えば、4種類以上の大当り種別を設けるようにしてもよい。また、逆に、大当り種別が3種類よりも少なくてもよく、例えば、大当り種別として2種類のみ設けられていてもよい。また、この実施の形態では、大当り種別として、大当り遊技後に確変状態に移行される確変大当りのみが設けられているが、大当り遊技後に確変状態に移行されずに通常状態に移行される通常大当りを設けるようにしてもよい。 In this embodiment, as shown in FIGS. 55 (D) and 55 (E), there are “15R probability variation big hit”, “7R probability variation big hit” and “sudden probability variation big hit” as the big hit types. In this embodiment, the case where the number of rounds executed in the jackpot game is three types of 15 rounds, 7 rounds, and 2 rounds, but the number of rounds executed in the jackpot game is the number of rounds executed in this implementation. It is not limited to those shown in the form. For example, a 10R probability variable jackpot that is controlled for a 10-round jackpot game and a 5R probability variable jackpot that is controlled for a 5-round jackpot game may be provided. In this embodiment, there are three types of jackpot types: “15R probability variation big hit”, “7R probability variation big hit”, and “sudden probability variation big hit”. The above jackpot type may be provided. Conversely, the jackpot type may be less than three types, for example, only two types may be provided as the jackpot type. Further, in this embodiment, as the big hit type, only the probable big hit that is shifted to the probable state after the big hit game is provided, but the normal big hit that is shifted to the normal state without being shifted to the probable state after the big hit game is provided. You may make it provide.
「15R確変大当り」とは、15ラウンドの大当り遊技状態に制御し、その大当り遊技状態の終了後に確変状態に移行させる大当りである(この実施の形態では、確変状態に移行されるとともに時短状態にも移行される。後述するステップS166参照)。そして、確変状態に移行した後、変動表示を所定回数(この実施の形態では70回)終了すると確変状態(および時短状態)が終了する(ステップS167,S141〜S144参照)。なお、変動表示を所定回数終了する前であっても、次の大当りが発生した場合にも、確変状態(および時短状態)を終了する(ステップS132参照)。 The “15R probability variable big hit” is a big hit that is controlled to the big round gaming state of 15 rounds and shifts to the probability changed state after the big hit gaming state is finished. (See step S166 described later). Then, after shifting to the probability changing state, when the variable display is finished a predetermined number of times (70 times in this embodiment), the probability changing state (and the time shortening state) is finished (see steps S167 and S141 to S144). Even before the variable display is finished a predetermined number of times, even if the next big hit occurs, the probability variation state (and the time reduction state) is terminated (see step S132).
また、「7R確変大当り」とは、7ラウンドの大当り遊技状態に制御し、その大当り遊技状態の終了後に確変状態に移行させる大当りである(この実施の形態では、確変状態に移行されるとともに時短状態にも移行される。後述するステップS166参照)。そして、確変状態に移行した後、変動表示を所定回数(この実施の形態では70回)終了すると確変状態(および時短状態)が終了する(ステップS167,S141〜S144参照)。なお、変動表示を所定回数終了する前であっても、次の大当りが発生した場合にも、確変状態(および時短状態)を終了する(ステップS132参照)。 Further, the “7R probability variation big hit” is a big hit that is controlled to the seven-round big hit gaming state and shifts to the probability changed state after the big hit gaming state ends (in this embodiment, the time is changed to the probability changed state and the time is shortened). The state is also shifted to (see step S166 described later). Then, after shifting to the probability changing state, when the variable display is finished a predetermined number of times (70 times in this embodiment), the probability changing state (and the time shortening state) is finished (see steps S167 and S141 to S144). Even before the variable display is finished a predetermined number of times, even if the next big hit occurs, the probability variation state (and the time reduction state) is terminated (see step S132).
また、「突然確変大当り」とは、「15R確変大当り」や「7R確変大当り」と比較して大入賞口の開放回数が少ない回数(この実施の形態では0.1秒間の開放を2回)まで許容される大当りである。すなわち、「突然確変大当り」となった場合には、2ラウンドの大当り遊技状態に制御される。また、「15R確変大当り」や「7R確変大当り」では、1ラウンドあたりの大入賞口の開放時間が29秒と長いのに対して、「突然確変大当り」では1ラウンドあたりの大入賞口の開放時間が0.1秒と極めて短く、大当り遊技中に大入賞口に遊技球が入賞することは殆ど期待できない。そして、この実施の形態では、その突然確変大当り遊技状態の終了後に確変状態に移行される(この実施の形態では、確変状態に移行されるとともに時短状態にも移行される。後述するステップS166参照)。そして、確変状態に移行した後、変動表示を所定回数(この実施の形態では70回)終了すると確変状態(および時短状態)が終了する(ステップS167,S141〜S144参照)。なお、変動表示を所定回数終了する前であっても、次の大当りが発生した場合にも、確変状態(および時短状態)を終了する(ステップS132参照)。 The “sudden probability change big hit” is the number of times that the special winning opening is less than the “15R probability change big hit” or “7R probability change big hit” (in this embodiment, the opening for 0.1 seconds is twice). The jackpot allowed up to. In other words, when “suddenly promising big hit”, the game is controlled to a two round big hit gaming state. Also, in the case of “15R probability variation big hit” and “7R probability variation big hit”, the opening time of the big winning opening per round is as long as 29 seconds, whereas in “sudden probability changing big hit”, the big winning opening is released per round. The time is as short as 0.1 seconds, and it is almost impossible to expect a game ball to win a big prize during the big hit game. In this embodiment, after the sudden probability change big hit gaming state is finished, the state is changed to the probability change state (in this embodiment, the state is changed to the probability change state and also to the short time state. See step S166 described later. ). Then, after shifting to the probability changing state, when the variable display is finished a predetermined number of times (70 times in this embodiment), the probability changing state (and the time shortening state) is finished (see steps S167 and S141 to S144). Even before the variable display is finished a predetermined number of times, even if the next big hit occurs, the probability variation state (and the time reduction state) is terminated (see step S132).
なお、前述したように、この実施の形態では、「小当り」となった場合にも、大入賞口の開放が0.1秒間ずつ2回行われ、「突然確変大当り」による大当り遊技状態と同様の制御が行われる。そして、「小当り」となった場合には、大入賞口の2回の開放が終了した後、遊技状態は変化せず、「小当り」となる前の遊技状態が維持される。そのようにすることによって、「突然確変大当り」であるか「小当り」であるかを認識できないようにし、遊技の興趣を向上させている。なお、この実施の形態のように大当り種別が全て確変大当りであるように構成する場合、小当りを設けなくてもよい。また、この実施の形態のように大当り種別が全て確変大当りである場合に小当りを設けるように構成する場合には、確変状態(高確率状態)に移行されるのみで時短状態(高ベース状態)を伴わない突然確変大当りを設けるようにすること(大入賞口の開放パターンも突然確変大当りと小当りの場合とで同じにすること)が好ましい。 As described above, in this embodiment, even in the case of “small hit”, the big winning opening is opened twice for 0.1 seconds, and the big hit gaming state by “suddenly probable big hit” Similar control is performed. In the case of “small hit”, the game state does not change after the opening of the big winning opening twice, and the game state before “small hit” is maintained. By doing so, it is made impossible to recognize whether it is “suddenly promising big hit” or “small hit”, and the interest of the game is improved. In addition, when it is configured such that the big hit types are all probable big hits as in this embodiment, the small hits need not be provided. In addition, when the big hit types are all probabilistic big hits as in this embodiment, a short hit state (high base state) can be obtained simply by shifting to a probable state (high probability state). It is preferable to provide a sudden probability variation big hit without the parenthesis (the opening pattern of the big prize opening is also the same in the case of sudden probability variation big hit and small hit).
大当り種別判定テーブル131a,131bには、ランダム1の値と比較される数値であって、「15R確変大当り」、「7R確変大当り」、「突然確変大当り」のそれぞれに対応した判定値(大当り種別判定値)が設定されている。CPU56は、ランダム1の値が大当り種別判定値のいずれかに一致した場合に、大当りの種別を、一致した大当り種別判定値に対応する種別に決定する。
The jackpot type determination tables 131a and 131b are numerical values to be compared with a random value of 1, which corresponds to each of “15R probability variation big hit”, “7R probability variation big hit”, and “sudden probability variation big hit” (big hit type Judgment value) is set. When the value of random 1 matches any of the jackpot type determination values, the
図56および図57は、主基板31に搭載される遊技制御用マイクロコンピュータ560(具体的には、CPU56)が実行する特別図柄プロセス処理(ステップS26)のプログラムの一例を示すフローチャートである。上述したように、特別図柄プロセス処理では第1特別図柄表示器8aまたは第2特別図柄表示器8bおよび大入賞口を制御するための処理が実行される。特別図柄プロセス処理において、CPU56は、第1始動入賞口13に遊技球が入賞したことを検出するための第1始動口スイッチ13aがオンしていたら、すなわち、第1始動入賞口13への始動入賞が発生していたら、第1始動口スイッチ通過処理を実行する(ステップS311,S312)。また、CPU56は、第2始動入賞口14に遊技球が入賞したことを検出するための第2始動口スイッチ14aがオンしていたら、すなわち第2始動入賞口14への始動入賞が発生していたら、第2始動口スイッチ通過処理を実行する(ステップS313,S314)。そして、ステップS300〜S310のうちのいずれかの処理を行う。第1始動入賞口スイッチ13aまたは第2始動口スイッチ14aがオンしていなければ、内部状態に応じて、ステップS300〜S310のうちのいずれかの処理を行う。
56 and 57 are flowcharts showing an example of a special symbol process (step S26) program executed by the game control microcomputer 560 (specifically, the CPU 56) mounted on the main board 31. As described above, in the special symbol process, a process for controlling the first
ステップS300〜S310の処理は、以下のような処理である。 The processes in steps S300 to S310 are as follows.
特別図柄通常処理(ステップS300):特別図柄プロセスフラグの値が0であるときに実行される。遊技制御用マイクロコンピュータ560は、特別図柄の可変表示が開始できる状態になると、保留記憶数バッファに記憶される数値データの記憶数(合算保留記憶数)を確認する。保留記憶数バッファに記憶される数値データの記憶数は合算保留記憶数カウンタのカウント値により確認できる。また、合算保留記憶数カウンタのカウント値が0でなければ、大当り判定用乱数(ランダムR)を用いた抽選処理を実行することにより、第1特別図柄または第2特別図柄の可変表示の表示結果を大当り(または小当り)とするか否かを決定する。大当りとする場合には大当りフラグをセットする。また小当りとする場合には小当りフラグをセットする。そして、内部状態(特別図柄プロセスフラグ)をステップS301に応じた値(この例では1)に更新する。なお、大当りフラグは、大当り遊技が終了するときにリセットされる。また、小当りフラグは、小当り遊技が終了するときにリセットされる。
Special symbol normal processing (step S300): Executed when the value of the special symbol process flag is zero. When the
変動パターン設定処理(ステップS301):特別図柄プロセスフラグの値が1であるときに実行される。また、変動パターンを決定し、その変動パターンにおける変動時間(可変表示時間:可変表示を開始してから表示結果を導出表示(停止表示)するまでの時間)を特別図柄の可変表示の変動時間とすることに決定する。また、特別図柄の変動時間を計測する変動時間タイマをスタートさせる。そして、内部状態(特別図柄プロセスフラグ)をステップS302に対応した値(この例では2)に更新する。 Fluctuation pattern setting process (step S301): This process is executed when the value of the special symbol process flag is 1. Also, the variation pattern is determined, and the variation time in the variation pattern (variable display time: the time from the start of variable display until the display result is derived and displayed (stop display)) is defined as the variation display variation time of the special symbol. Decide to do. Also, a variable time timer for measuring the special symbol variable time is started. Then, the internal state (special symbol process flag) is updated to a value (2 in this example) corresponding to step S302.
表示結果指定コマンド送信処理(ステップS302):特別図柄プロセスフラグの値が2であるときに実行される。演出制御用マイクロコンピュータ100に、表示結果指定コマンドを送信する制御を行う。そして、内部状態(特別図柄プロセスフラグ)をステップS303に対応した値(この例では3)に更新する。
Display result designation command transmission process (step S302): This process is executed when the value of the special symbol process flag is 2. Control for transmitting a display result designation command to the
特別図柄変動中処理(ステップS303):特別図柄プロセスフラグの値が3であるときに実行される。変動パターン設定処理で選択された変動パターンの変動時間が経過(ステップS301でセットされる変動時間タイマがタイムアウトすなわち変動時間タイマの値が0になる)すると、演出制御用マイクロコンピュータ100に、図柄確定指定コマンドを送信する制御を行い、内部状態(特別図柄プロセスフラグ)をステップS304に対応した値(この例では4)に更新する。なお、演出制御用マイクロコンピュータ100は、遊技制御用マイクロコンピュータ560が送信する図柄確定指定コマンドを受信すると演出表示装置9において第4図柄が停止されるように制御する。
Special symbol changing process (step S303): This process is executed when the value of the special symbol process flag is 3. When the variation time of the variation pattern selected in the variation pattern setting process elapses (the variation time timer set in step S301 times out, that is, the variation time timer value becomes 0), the
特別図柄停止処理(ステップS304):特別図柄プロセスフラグの値が4であるときに実行される。大当りフラグがセットされている場合に、内部状態(特別図柄プロセスフラグ)をステップS305に対応した値(この例では5)に更新する。また、小当りフラグがセットされている場合には、内部状態(特別図柄プロセスフラグ)をステップS308に対応した値(この例では8)に更新する。大当りフラグおよび小当りフラグのいずれもセットされていない場合には、内部状態(特別図柄プロセスフラグ)をステップS300に対応した値(この例では0)に更新する。なお、この実施の形態では、特別図柄プロセスフラグの値が4となったことにもとづいて、後述するように、特別図柄表示制御処理において特別図柄の停止図柄を停止表示するための特別図柄表示制御データが特別図柄表示制御データ設定用の出力バッファに設定され、ステップS22の表示制御処理において出力バッファの設定内容に応じて実際に特別図柄の停止図柄が停止表示される。 Special symbol stop process (step S304): executed when the value of the special symbol process flag is 4. When the big hit flag is set, the internal state (special symbol process flag) is updated to a value (5 in this example) corresponding to step S305. If the small hit flag is set, the internal state (special symbol process flag) is updated to a value (8 in this example) corresponding to step S308. When neither the big hit flag nor the small hit flag is set, the internal state (special symbol process flag) is updated to a value corresponding to step S300 (in this example, 0). In this embodiment, as will be described later, a special symbol display control for stopping and displaying a special symbol stop symbol in the special symbol display control process based on the fact that the value of the special symbol process flag is 4. The data is set in the output buffer for setting the special symbol display control data, and the special symbol stop symbol is actually stopped and displayed according to the setting contents of the output buffer in the display control processing in step S22.
大入賞口開放前処理(ステップS305):特別図柄プロセスフラグの値が5であるときに実行される。大入賞口開放前処理では、大入賞口を開放する制御を行う。具体的には、カウンタ(例えば、大入賞口に入った遊技球数をカウントするカウンタ)などを初期化するとともに、ソレノイド21を駆動して大入賞口を開放状態にする。また、タイマによって大入賞口開放中処理の実行時間を設定し、内部状態(特別図柄プロセスフラグ)をステップS306に対応した値(この例では6)に更新する。なお、大入賞口開放前処理は各ラウンド毎に実行されるが、第1ラウンドを開始する場合には、大入賞口開放前処理は大当り遊技を開始する処理でもある。
Preliminary winning opening opening process (step S305): This is executed when the value of the special symbol process flag is 5. In the pre-opening process for the big prize opening, control for opening the big prize opening is performed. Specifically, a counter (for example, a counter that counts the number of game balls that have entered the big prize opening) is initialized and the
大入賞口開放中処理(ステップS306):特別図柄プロセスフラグの値が6であるときに実行される。大当り遊技状態中のラウンド表示の演出制御コマンドを演出制御用マイクロコンピュータ100に送信する制御や大入賞口の閉成条件の成立を確認する処理等を行う。大入賞口の閉成条件が成立し、かつ、まだ残りラウンドがある場合には、内部状態(特別図柄プロセスフラグ)をステップS305に対応した値(この例では5)に更新する。また、全てのラウンドを終えた場合には、内部状態(特別図柄プロセスフラグ)をステップS307に対応した値(この例では7)に更新する。
Large winning opening opening process (step S306): This process is executed when the value of the special symbol process flag is 6. A control for transmitting an effect control command for round display during the big hit gaming state to the
大当り終了処理(ステップS307):特別図柄プロセスフラグの値が7であるときに実行される。大当り遊技状態が終了したことを遊技者に報知する表示制御を演出制御用マイクロコンピュータ100に行わせるための制御を行う。また、遊技状態を示すフラグ(例えば、確変フラグや時短フラグ)をセットする処理を行う。そして、内部状態(特別図柄プロセスフラグ)をステップS300に対応した値(この例では0)に更新する。
Big hit end process (step S307): executed when the value of the special symbol process flag is 7. Control is performed to cause the
小当り開放前処理(ステップS308):特別図柄プロセスフラグの値が8であるときに実行される。小当り開放前処理では、大入賞口を開放する制御を行う。具体的には、カウンタ(例えば、大入賞口に入った遊技球数をカウントするカウンタ)などを初期化するとともに、ソレノイド21を駆動して大入賞口を開放状態にする。また、タイマによって大入賞口開放中処理の実行時間を設定し、内部状態(特別図柄プロセスフラグ)をステップS309に対応した値(この例では9)に更新する。なお、小当り開放前処理は各ラウンド毎に実行されるが、第1ラウンドを開始する場合には、小当り開放前処理は小当り遊技を開始する処理でもある。
Small hit release pre-processing (step S308): This process is executed when the value of the special symbol process flag is 8. In the pre-opening process for small hits, control is performed to open the big prize opening. Specifically, a counter (for example, a counter that counts the number of game balls that have entered the big prize opening) is initialized and the
小当り開放中処理(ステップS309):特別図柄プロセスフラグの値が9であるときに実行される。大入賞口の閉成条件の成立を確認する処理等を行う。大入賞口の閉成条件が成立し、かつ、まだ残りラウンドがある場合には、内部状態(特別図柄プロセスフラグ)をステップS308に対応した値(この例では8)に更新する。また、全てのラウンドを終えた場合には、内部状態(特別図柄プロセスフラグ)をステップS310に対応した値(この例では10(10進数))に更新する。 Small hit release processing (step S309): executed when the value of the special symbol process flag is 9. Processing to confirm the establishment of the closing condition of the big prize opening is performed. If the closing condition for the big prize opening is satisfied and there are still remaining rounds, the internal state (special symbol process flag) is updated to a value corresponding to step S308 (8 in this example). When all rounds are completed, the internal state (special symbol process flag) is updated to a value corresponding to step S310 (in this example, 10 (decimal number)).
小当り終了処理(ステップS310):特別図柄プロセスフラグの値が10であるときに実行される。小当り遊技状態が終了したことを遊技者に報知する表示制御を演出制御用マイクロコンピュータ100に行わせるための制御を行う。そして、内部状態(特別図柄プロセスフラグ)をステップS300に対応した値(この例では0)に更新する。
Small hit end processing (step S310): executed when the value of the special symbol process flag is 10. Control is performed to cause the
図58は、ステップS312,S314の始動口スイッチ通過処理を示すフローチャートである。このうち、図58(A)は、ステップS312の第1始動口スイッチ通過処理を示すフローチャートである。また、図58(B)は、ステップS314の第2始動口スイッチ通過処理を示すフローチャートである。 FIG. 58 is a flowchart showing the start-port switch passing process in steps S312 and S314. Among these, FIG. 58 (A) is a flowchart showing the first start port switch passing process of step S312. FIG. 58B is a flowchart showing the second start port switch passing process in step S314.
まず、図58(A)を参照して第1始動口スイッチ通過処理について説明する。第1始動口スイッチ13aがオン状態の場合に実行される第1始動口スイッチ通過処理において、CPU56は、第1保留記憶数が上限値に達しているか否か(具体的には、第1保留記憶数をカウントするための第1保留記憶数カウンタの値が4でるか否か)を確認する(ステップS201A)。
First, the first start port switch passing process will be described with reference to FIG. In the first start port switch passing process executed when the first start port switch 13a is in the ON state, the
第1保留記憶数が上限値に達していなければ、CPU56は、第1保留記憶数カウンタの値を1増やす(ステップS202A)とともに、合算保留記憶数をカウントするための合算保留記憶数カウンタの値を1増やす(ステップS203A)。
If the first reserved memory number has not reached the upper limit value, the
次いで、CPU56は、ソフトウェア乱数(大当り種別判定用乱数(ランダム1)、変動パターン種別判定用乱数(ランダム2)および変動パターン判定用乱数(ランダム3))を生成するための各カウンタから値を抽出する(ステップS204A)。また、CPU56は、チャネル0の16ビット乱数回路508bが用いるRL0ハードラッチ乱数値レジスタ0(RL0HV0)から、大当り判定用乱数(ランダムR)としての数値データを抽出する(ステップS205A)。
Next, the
なお、既に、図25で説明したように、RL0ハードラッチ選択レジスタ0(RL0LS0)のビット2−0の設定内容によりいずれの端子からの信号(ラッチ信号)にもとづいて、RL0ハードラッチ乱数値レジスタ0(RL0HV0)に乱数値をラッチさせるかが設定されている。また、この実施の形態では、その設定された端子には、第1始動口スイッチ13aからの検出信号がラッチ信号として入力されているものとし、第1始動入賞口13への始動入賞が発生したタイミングでRL0ハードラッチ乱数値レジスタ0(RL0HV0)に乱数値をラッチできるように構成されている。
As already described with reference to FIG. 25, the RL0 hard latch random value register based on the signal (latch signal) from any terminal depending on the setting contents of bits 2-0 of the RL0 hard latch selection register 0 (RL0LS0). Whether to latch the random value to 0 (RL0HV0) is set. In this embodiment, it is assumed that the detection signal from the first start port switch 13a is input to the set terminal as a latch signal, and a start winning to the first
そして、CPU56は、抽出したそれらのソフトウェア乱数および大当り判定用乱数(ランダムR)を、第1保留記憶バッファ(図59参照)における保存領域に格納する処理を実行する(ステップS206A)。なお、変動パターン判定用乱数(ランダム3)を第1始動口スイッチ通過処理(始動入賞時)において抽出して保存領域にあらかじめ格納しておくのではなく、第1特別図柄の変動開始時に抽出するようにしてもよい。例えば、遊技制御用マイクロコンピュータ560は、後述する変動パターン設定処理において、変動パターン判定用乱数(ランダム3)を生成するための変動パターン判定用乱数カウンタから値を直接抽出するようにしてもよい。
Then, the
図59は、保留記憶に対応する乱数等を保存する領域(保留記憶バッファ)の構成例を示す説明図である。図59に示すように、第1保留記憶バッファには、第1保留記憶数の上限値(この例では4)に対応した保存領域が確保されている。また、第2保留記憶バッファには、第2保留記憶数の上限値(この例では4)に対応した保存領域が確保されている。この実施の形態では、第1保留記憶バッファおよび第2保留記憶バッファには、ハードウェア乱数であるランダムR(大当り判定用乱数)や、ソフトウェア乱数である大当り種別判定用乱数(ランダム1)、変動パターン種別判定用乱数(ランダム2)および変動パターン判定用乱数(ランダム3)が記憶される。なお、第1保留記憶バッファおよび第2保留記憶バッファは、RAM55に形成されている。
FIG. 59 is an explanatory diagram showing a configuration example of an area (holding storage buffer) for storing random numbers and the like corresponding to holding storage. As shown in FIG. 59, a storage area corresponding to the upper limit value (4 in this example) of the first reserved storage number is secured in the first reserved storage buffer. In addition, a storage area corresponding to the upper limit value of the second reserved storage number (4 in this example) is secured in the second reserved storage buffer. In this embodiment, the first reserved storage buffer and the second reserved storage buffer include a random R (big hit determination random number) that is a hardware random number, a big hit type determination random number (random 1) that is a software random number, a variation A random number for pattern type determination (random 2) and a random number for variation pattern determination (random 3) are stored. The first reserved storage buffer and the second reserved storage buffer are formed in the
そして、CPU56は、第1保留記憶数が1増加したことを指定する第1保留記憶数加算指定コマンドを演出制御用マイクロコンピュータ100に送信する制御を行う(ステップS207A)。
Then, the
第1保留記憶数が上限値に達していれば(ステップS201AのY)、CPU56は、RL0ハードラッチ乱数値レジスタ0(RL0HV0)から数値データを抽出し(ステップS208A)、抽出した数値データ(乱数)を格納することなく、第1始動口スイッチ通過処理を終了する。すなわち、この実施の形態では、図25に示すプログラム管理エリアにおけるRL0ハードラッチ選択レジスタ0(RL0LS0)のビット3が”0”に設定され、RL0ハードラッチ乱数値レジスタ0(RL0HV0)から値を読み込まないと次の値をラッチできないように設定されているものとする。そのため、第1保留記憶数が上限値に達している場合であっても、CPU56は、RL0ハードラッチ乱数値レジスタ0(RL0HV0)から数値データを抽出する処理のみを行い(値の格納までは行わない)、RL0ハードラッチ乱数値レジスタ0(RL0HV0)が次の値をラッチできるようにしている。
If the first pending storage number has reached the upper limit (Y in step S201A), the
なお、RL0ハードラッチ選択レジスタ0(RL0LS0)のビット3を”1”に設定し、RL0ハードラッチ乱数値レジスタ0(RL0HV0)から値を読み込まなくても次の値をラッチできるように設定してもよい。そのようにすれば、ステップS208Aの処理は不要となる。
Note that
次に、図58(B)を参照して第2始動口スイッチ通過処理について説明する。第2始動口スイッチ14aがオン状態の場合に実行される第2始動口スイッチ通過処理において、CPU56は、第2保留記憶数が上限値に達しているか否か(具体的には、第2保留記憶数をカウントするための第2保留記憶数カウンタの値が4でるか否か)を確認する(ステップS201B)。
Next, the second start port switch passing process will be described with reference to FIG. In the second start port switch passing process executed when the second start port switch 14a is in the ON state, the
第2保留記憶数が上限値に達していなければ、CPU56は、第2保留記憶数カウンタの値を1増やす(ステップS202B)とともに、合算保留記憶数をカウントするための合算保留記憶数カウンタの値を1増やす(ステップS203B)。
If the second reserved memory number has not reached the upper limit value, the
次いで、CPU56は、ソフトウェア乱数(大当り種別判定用乱数(ランダム1)、変動パターン種別判定用乱数(ランダム2)および変動パターン判定用乱数(ランダム3))を生成するための各カウンタから値を抽出する(ステップS204B)。また、CPU56は、チャネル1の16ビット乱数回路508bが用いるRL1ハードラッチ乱数値レジスタ0(RL1HV0)から、大当り判定用乱数(ランダムR)としての数値データを抽出する(ステップS205B)。
Next, the
なお、既に、図27で説明したように、RL1ハードラッチ選択レジスタ(RL1LS)のビット2−0の設定内容によりいずれの端子からの信号(ラッチ信号)にもとづいて、RL1ハードラッチ乱数値レジスタ0(RL1HV0)に乱数値をラッチさせるかが設定されている。また、この実施の形態では、その設定された端子には、第2始動口スイッチ14aからの検出信号がラッチ信号として入力されているものとし、第2始動入賞口14への始動入賞が発生したタイミングでRL1ハードラッチ乱数値レジスタ0(RL1HV0)に乱数値をラッチできるように構成されている。
As already described with reference to FIG. 27, the RL1 hard latch
そして、CPU56は、抽出したそれらのソフトウェア乱数および大当り判定用乱数(ランダムR)を、第2保留記憶バッファ(図59参照)における保存領域に格納する処理を実行する(ステップS206B)。なお、変動パターン判定用乱数(ランダム3)を第2始動口スイッチ通過処理(始動入賞時)において抽出して保存領域にあらかじめ格納しておくのではなく、第2特別図柄の変動開始時に抽出するようにしてもよい。例えば、遊技制御用マイクロコンピュータ560は、後述する変動パターン設定処理において、変動パターン判定用乱数(ランダム3)を生成するための変動パターン判定用乱数カウンタから値を直接抽出するようにしてもよい。
Then, the
そして、CPU56は、第2保留記憶数が1増加したことを指定する第2保留記憶数加算指定コマンドを演出制御用マイクロコンピュータ100に送信する制御を行う(ステップS207B)。
Then, the
第2保留記憶数が上限値に達していれば(ステップS201BのY)、CPU56は、RL1ハードラッチ乱数値レジスタ0(RL1HV0)から数値データを抽出し(ステップS208B)、抽出した数値データ(乱数)を格納することなく、第2始動口スイッチ通過処理を終了する。すなわち、この実施の形態では、プログラム管理エリアにおけるRL1ハードラッチ選択レジスタ(RL1LS)のビット3が”0”に設定され(図27でn=1とした場合に相当する)、RL1ハードラッチ乱数値レジスタ0(RL1HV0)から値を読み込まないと次の値をラッチできないように設定されているものとする。そのため、第2保留記憶数が上限値に達している場合であっても、CPU56は、RL1ハードラッチ乱数値レジスタ0(RL1HV0)から数値データを抽出する処理のみを行い(値の格納までは行わない)、RL1ハードラッチ乱数値レジスタ0(RL1HV0)が次の値をラッチできるようにしている。
If the second reserved storage number has reached the upper limit (Y in step S201B), the
なお、RL1ハードラッチ選択レジスタ0(RL1LS)のビット3を”1”に設定し、RL1ハードラッチ乱数値レジスタ0(RL1HV0)から値を読み込まなくても次の値をラッチできるように設定してもよい。そのようにすれば、ステップS208Bの処理は不要となる。
Note that
また、この実施の形態では、ステップS205A,S205Bの処理が実行されることによって、第1特別図柄の変動表示を実行する場合と第2特別図柄の変動表示を実行する場合とで異なる乱数値レジスタから乱数値を抽出して格納するようにしている。そのようにすることにより、例えば、乱数更新のスタート値を異ならせたり、乱数列の変更の設定を異ならせたり、乱数最大値の設定を異ならせることによって、第1特別図柄の変動表示を実行する場合と第2特別図柄の変動表示を実行する場合とで乱数値が同期しにくくすることができ、所定の乱数更新タイミングを狙って不正に大当りを発生させるなどの行為をしにくくしている。 Further, in this embodiment, by executing the processing of steps S205A and S205B, the random value register that is different between the case of executing the variable display of the first special symbol and the case of executing the variable display of the second special symbol. A random number value is extracted from and stored. By doing so, for example, the change display of the first special symbol is executed by changing the start value of random number update, changing the setting of changing the random number sequence, or changing the setting of the random number maximum value. The random number value can be made difficult to synchronize between the case of performing the change display of the second special symbol and the case of executing a big hit illegally aiming at a predetermined random number update timing. .
なお、この実施の形態では、16ビット乱数回路508bの異なるチャネル(本例では、チャネル0とチャネル1)から乱数値を抽出することにより、第1特別図柄の変動表示を実行する場合と第2特別図柄の変動表示を実行する場合とで乱数を抽出する乱数値レジスタを異ならせる場合を示したが、この実施の形態で示した態様にかぎられない。例えば、16ビット乱数回路508bの同じチャネルであっても、その同じチャネルで用いる異なるハードラッチ乱数値レジスタから(例えば、同じチャネル0のRL0ハードラッチ乱数値レジスタ0(RL0HV0)とRL0ハードラッチ乱数値レジスタ1(RL0HV1)とから)乱数値を抽出することにより、第1特別図柄の変動表示を実行する場合と第2特別図柄の変動表示を実行する場合とで乱数を抽出する乱数値レジスタを異ならせてもよい。
In this embodiment, the random number value is extracted from the different channels (
また、この実施の形態では、ハードラッチ乱数値レジスタから乱数値を抽出する場合を示したが、例えば、ソフトラッチ乱数値レジスタから乱数値を抽出するようにしてもよい。この場合であっても、16ビット乱数回路508bの異なるチャネルから乱数値を抽出することにより、または同じチャネルであっても異なるソフトラッチ乱数値レジスタから乱数値を抽出することにより、第1特別図柄の変動表示を実行する場合と第2特別図柄の変動表示を実行する場合とで乱数を抽出する乱数値レジスタを異ならせるようにすればよい。
In this embodiment, the case where the random number value is extracted from the hard latch random value register has been described. However, for example, the random value may be extracted from the soft latch random value register. Even in this case, the first special symbol can be obtained by extracting random values from different channels of the 16-bit
また、この実施の形態では、16ビット乱数回路508bから乱数値を抽出する場合を示したが、例えば、8ビット乱数回路508aから乱数値を抽出するようにしてもよい。この場合であっても、8ビット乱数回路508aの異なるチャネルから乱数値を抽出することにより、または同じチャネルであっても異なるハードラッチ乱数値レジスタやソフトラッチ乱数値レジスタから乱数値を抽出することにより、第1特別図柄の変動表示を実行する場合と第2特別図柄の変動表示を実行する場合とで乱数を抽出する乱数値レジスタを異ならせるようにすればよい。
In this embodiment, the case where the random value is extracted from the 16-bit
なお、この実施の形態では、既に説明したように、遊技制御用マイクロコンピュータ560は、遊技機への電源投入時にステップS1001,S1011を実行して乱数回路508a,508bに関する設定をハードウェア的に行い、その後に、ユーザプログラムの実行中に第1始動口スイッチ通過処理(ステップS312参照)や第2始動口スイッチ通過処理(ステップS314参照)においてステップS205A,S205Bの乱数抽出の処理を実行する。従って、この実施の形態では、乱数回路から数値データ(乱数値)を抽出するタイミングよりも前に、乱数回路の監視に関する設定が行われるように構成されている。
In this embodiment, as already described, the
次に、特別図柄プロセス処理における特別図柄停止処理について説明する。図60は、特別図柄プロセス処理における特別図柄停止処理(ステップS304)を示すフローチャートである。特別図柄停止処理において、CPU56は、大当りフラグがセットされているか否かを確認する(ステップS131)。なお、大当りフラグは、特別図柄通常処理において大当りと判定されるとセットされる。大当りフラグがセットされている場合には、CPU56は、セットされていれば、確変状態であることを示す確変フラグ、および確変状態における特別図柄の変動可能回数を示す確変回数カウンタをリセットする(ステップS132)。また、CPU56は、演出制御用マイクロコンピュータ100に大当り開始指定コマンドを送信する制御を行う(ステップS134)。具体的には、大当りの種別が「15R確変大当り」または「7R確変大当り」である場合には、大当り開始指定コマンドを送信する。また、大当りの種別が突然確変大当りである場合には、小当り/突然確変大当り開始指定コマンドを送信する。なお、大当りの種別が「15R確変大当り」、「7R確変大当り」または「突然確変大当り」のいずれであるかは、RAM55に記憶されている大当り種別を示すデータ(大当り種別バッファに記憶されているデータ)にもとづいて判定される。
Next, the special symbol stop process in the special symbol process will be described. FIG. 60 is a flowchart showing the special symbol stop process (step S304) in the special symbol process. In the special symbol stop process, the
また、大当り表示時間タイマに大当り表示時間(大当りが発生したことを、例えば、演出表示装置9において報知する時間)に相当する値を設定する(ステップS135)。また、大入賞口開放回数カウンタに開放回数(例えば、「15R確変大当り」の場合には15回。「7R確変大当り」の場合には7回。「突然確変大当り」の場合には2回。)をセットする(ステップS136)。また、大当り遊技における1ラウンドあたりのラウンド時間もセットされる。具体的には、突然確変大当りの場合には、ラウンド時間として0.1秒がセットされ、15R確変大当りや7R確変大当りの場合には、ラウンド時間として29秒がセットされる。そして、特別図柄プロセスフラグの値を大入賞口開放前処理(ステップS305)に対応した値に更新する(ステップS137)。
In addition, a value corresponding to the jackpot display time (a time for which the
また、ステップS131で大当りフラグがセットされていなければ、CPU56は、確変状態における特別図柄の変動可能回数を示す確変回数カウンタの値が0となっているか否かを確認する(ステップS141)。確変回数カウンタの値が0でなければ、CPU56は、確変回数カウンタの値を−1する(ステップS142)。そして、CPU56は、減算後の確変回数カウンタの値が0になった場合には(ステップS143)、確変フラグをリセットする(ステップS144)。
On the other hand, if the big hit flag is not set in step S131, the
次いで、CPU56は、小当りフラグがセットされているか否かを確認する(ステップS145)。なお、小当りフラグは、特別図柄通常処理において小当りと判定されるとセットされる。小当りフラグがセットされていれば、CPU56は、演出制御用マイクロコンピュータ100に小当り/突然確変大当り開始指定コマンドを送信する(ステップS146)。また、小当り表示時間タイマに小当り表示時間(小当りが発生したことを、例えば、演出表示装置9において報知する時間)に相当する値を設定する(ステップS147)。また、大入賞口開放回数カウンタに開放回数(例えば2回)をセットする(ステップS148)。また、小当り遊技における大入賞口の1回あたりの開放時間もセットされる。具体的には、突然確変大当りのラウンド時間と同じ0.1秒が、小当り遊技における大入賞口の1回あたりの開放時間としてセットされる。そして、特別図柄プロセスフラグの値を小当り開始前処理(ステップS308)に対応した値に更新する(ステップS149)。
Next, the
小当りフラグもセットされていなければ(ステップS145のN)、CPU56は、特別図柄プロセスフラグの値を特別図柄通常処理(ステップS300)に対応した値に更新する(ステップS150)。
If the small hit flag is not set (N in step S145), the
次に、特別図柄プロセス処理における大当り終了処理について説明する。図61は、特別図柄プロセス処理における大当り終了処理(ステップS307)を示すフローチャートである。大当り終了処理において、CPU56は、大当り終了表示タイマが設定されているか否か確認し(ステップS160)、大当り終了表示タイマが設定されている場合には、ステップS164に移行する。大当り終了表示タイマが設定されていない場合には、大当りフラグをリセットし(ステップS161)、大当り終了指定コマンドを送信する制御を行う(ステップS162)。ここで、「15R確変大当り」または「7R確変大当り」であった場合には大当り終了指定コマンドを送信し、「突然確変大当り」であった場合には小当り/突然確変大当り終了指定コマンドを送信する。そして、大当り終了表示タイマに、演出表示装置9において大当り終了表示が行われている時間(大当り終了表示時間)に対応する表示時間に相当する値を設定し(ステップS163)、処理を終了する。
Next, the jackpot end process in the special symbol process will be described. FIG. 61 is a flowchart showing the jackpot end process (step S307) in the special symbol process. In the jackpot end process, the
ステップS164では、大当り終了表示タイマの値を1減算する(ステップS164)。そして、CPU56は、大当り終了表示タイマの値が0になっているか否か、すなわち大当り終了表示時間が経過したか否か確認する(ステップS165)。経過していなければ処理を終了する。
In step S164, 1 is subtracted from the value of the big hit end display timer (step S164). Then, the
大当り終了表示時間を経過していれば(ステップS165のY)、CPU56は、確変フラグをセットして確変状態に移行させる(ステップS166)。なお、この実施の形態では、確変フラグがセットされることによって、確変状態に制御されるとともに時短状態(高ベース状態)にも制御される。また、CPU56は、確変回数カウンタに所定回数(本例では、70回)をセットする(ステップS167)。
If the big hit end display time has elapsed (Y in step S165), the
なお、時短状態であることを示す時短フラグもセットするようにし、確変状態の管理と時短状態の管理とを別々に行うように構成してもよい。また、この実施の形態では、大当り遊技を終了して確変状態および時短状態に移行した後、同じ回数(本例では、70回)の変動表示を終了すると確変状態および時短状態の両方を終了する場合を示したが、確変状態の終了回数と時短状態の終了回数とを異ならせてもよい。 It is also possible to set a time reduction flag indicating that the time reduction state is set so that the probability variation state management and the time reduction state management are performed separately. Further, in this embodiment, after the big hit game is finished and the state is shifted to the probability variation state and the time reduction state, when the variation display of the same number of times (70 times in this example) is terminated, both the probability variation state and the time reduction state are terminated. Although the case has been shown, the number of end times in the probability variation state may be different from the number of end times in the time reduction state.
そして、CPU56は、特別図柄プロセスフラグの値を特別図柄通常処理(ステップS300)に対応した値に更新する(ステップS170)。
Then, the
次に、遊技制御用マイクロコンピュータ560(具体的には、CPU56)が実行する普通図柄プロセス処理(ステップS28)について説明する。図62は、普通図柄プロセス処理の一例を示すフローチャートである。普通図柄プロセス処理では、CPU56は、ゲート32を遊技球が通過してゲートスイッチ32aがオン状態となったことを検出すると(ステップS511)、ゲートスイッチ通過処理(ステップS512)を実行する。そして、CPU56は、普通図柄プロセスフラグの値に応じてステップS500〜S503に示された処理のうちのいずれかの処理を実行する。
Next, the normal symbol process (step S28) executed by the game control microcomputer 560 (specifically, the CPU 56) will be described. FIG. 62 is a flowchart showing an example of the normal symbol process. In the normal symbol process, when detecting that the game ball has passed through the
ゲートスイッチ通過処理(ステップS512):CPU56は、ゲート通過記憶カウンタのカウント値(ゲート通過記憶数)が最大値(この例では「4」)に達しているか否か確認する。最大値に達していなければ、ゲート通過記憶カウンタのカウント値を+1する。なお、ゲート通過記憶カウンタの値に応じて普通図柄保留記憶表示器41のLEDが点灯される。そして、CPU56は、普通図柄当り判定用乱数(ランダム4)の値を抽出し、ゲート通過記憶数の値に対応した保存領域(普通図柄判定用バッファ)に格納する処理を行う。
Gate switch passage processing (step S512): The
普通図柄通常処理(ステップS500):CPU56は、普通図柄の変動を開始することができる状態(例えば普通図柄プロセスフラグの値がステップS500を示す値となっている場合、具体的には、普通図柄表示器10において普通図柄の変動表示がなされておらず、かつ、普通図柄表示器10に当り図柄が導出表示されたことにもとづく可変入賞球装置15の開閉動作中でもない場合)には、ゲート通過記憶数の値を確認する。具体的には、ゲート通過記憶数カウンタのカウント値を確認する。ゲート通過記憶数が0でなければ、当りとするか否か(普通図柄の停止図柄を当り図柄とするか否か)を決定する。そして、普通図柄プロセスタイマに普通図柄の変動時間をセットし、タイマをスタートさせる。そして、普通図柄プロセスフラグの値を普通図柄変動処理(ステップS501)を示す値(具体的には「1」)に更新する。
Normal symbol normal processing (step S500): The
普通図柄変動処理(ステップS501):CPU56は、普通図柄プロセスタイマがタイムアウトしたか否か確認し、タイムアウトしていたら、普通図柄表示器10における普通図柄の変動を停止し、普通図柄プロセスタイマに普通図柄停止図柄表示時間をセットし、タイマをスタートさせる。そして、普通図柄プロセスフラグの値を普通図柄停止処理(ステップS502)を示す値(具体的には「2」)に更新する。
Normal symbol variation processing (step S501): The
普通図柄停止処理(ステップS502):CPU56は、普通図柄プロセスタイマがタイムアウトしたか否かを確認し、タイムアウトしていたら、普通図柄の停止図柄が当り図柄であるかどうかを確認する。当り図柄でなければ(はずれ図柄であれば)、普通図柄プロセスフラグの値を普通図柄通常処理(ステップS500)を示す値(具体的には「0」)に更新する。一方、普通図柄の停止図柄が当り図柄であれば、普通図柄プロセスタイマに普通電動役物作動時間をセットし、タイマをスタートさせる。また、現在の遊技状態が確変状態であるか否かを確認し、確変状態(すなわち、高ベース状態)であれば、確変状態(高ベース状態)のときの普通電動役物(可変入賞球装置15)の開放パターンを選択し、確変状態でなければ(すなわち、低ベース状態であれば)、低ベース状態のときの普通電動役物(可変入賞球装置15)の開放パターンを選択し、選択した開放パターンを設定する。そして、普通図柄プロセスフラグの値を普通電動役物作動処理(ステップS503)を示す値(具体的には「3」)に更新する。
Normal symbol stop process (step S502): The
普通電動役物作動処理(ステップS503):CPU56は、普通図柄プロセスタイマがタイムアウトしていないことを条件に、設定された開放パターンで普通電動役物の開放を行う(可変入賞球装置15の開閉動作を実行する)普通電動役物開放パターン処理を実行する。なお、この実施の形態では、確変状態(すなわち、高ベース状態)では、低ベース状態である場合と比較して可変入賞球装置15の開放期間が長いものとする。そして、普通図柄プロセスタイマがタイムアウトすると、普通図柄プロセスフラグの値を普通図柄通常処理(ステップS500)を示す値(具体的には「0」)に更新する。
Normal electric accessory operation processing (step S503): The
次に、主基板31に搭載される遊技制御用マイクロコンピュータ560(具体的には、CPU56)が実行する特別図柄表示制御処理(ステップS33)について説明する(フローチャート等は図示せず)。特別図柄表示制御処理では、CPU56は、特別図柄プロセスフラグの値が3であるか否かを確認する(ステップS3201)。特別図柄プロセスフラグの値が3であれば(すなわち、特別図柄変動中処理の実行中であれば)、CPU56は、特別図柄変動表示用の特別図柄表示制御データを特別図柄表示制御データ設定用の出力バッファに設定または更新する処理を行う(ステップS3202)。この場合、CPU56は、特別図柄ポインタが示す方の特別図柄(第1特別図柄または第2特別図柄)の変動表示を行うための特別図柄表示制御データを設定または更新する。例えば、変動速度が1コマ/0.2秒であれば、0.2秒が経過する毎に、出力バッファに設定される特別図柄表示制御データの値を+1する。そして、その後、表示制御処理(ステップS23参照)が実行され、特別図柄表示制御データ設定用の出力バッファの内容に応じて特別図柄表示器8a,8bに対して駆動信号が出力されることによって、特別図柄表示器8a,8bにおける特別図柄の変動表示が実行される。
Next, a special symbol display control process (step S33) executed by the game control microcomputer 560 (specifically, the CPU 56) mounted on the main board 31 will be described (a flowchart or the like is not shown). In the special symbol display control process, the
特別図柄プロセスフラグの値が3でなければ、CPU56は、特別図柄プロセスフラグの値が4であるか否かを確認する(ステップS3203)。特別図柄プロセスフラグの値が4であれば(すなわち、特別図柄停止処理に移行した場合には)、CPU56は、特別図柄通常処理で設定された特別図柄の停止図柄を停止表示するための特別図柄表示制御データを特別図柄表示制御データ設定用の出力バッファに設定する処理を行う(ステップS3204)。この場合、CPU56は、特別図柄ポインタが示す方の特別図柄(第1特別図柄または第2特別図柄)の停止図柄を停止表示するための特別図柄表示制御データを設定する。そして、その後、表示制御処理(ステップS23参照)が実行され、特別図柄表示制御データ設定用の出力バッファの内容に応じて特別図柄表示器8a,8bに対して駆動信号が出力されることによって、特別図柄表示器8a,8bにおいて特別図柄の停止図柄が停止表示される。なお、ステップS3204の処理が実行され停止図柄表示用の特別図柄表示制御データが設定された後には、設定データの変更が行われないので、ステップS23の表示制御処理では最新の特別図柄表示制御データにもとづいて最新の停止図柄を次の変動表示が開始されるまで停止表示し続けることになる。また、ステップS3201において特別図柄プロセスフラグの値が2または3のいずれかであれば(すなわち、表示結果指定コマンド送信処理または特別図柄変動中処理のいずれかであれば)、特別図柄変動表示用の特別図柄表示制御データを更新するようにしてもよい。この場合、遊技制御用マイクロコンピュータ560側で認識する変動時間と演出制御用マイクロコンピュータ100側で認識する変動時間との間にズレが生じないようにするため、表示結果指定コマンド送信処理においても変動時間タイマを1減算するように構成すればよい。
If the value of the special symbol process flag is not 3, the
なお、この実施の形態では、特別図柄プロセスフラグの値に応じて特別図柄表示制御データを出力バッファに設定する場合を示したが、特別図柄プロセス処理において、特別図柄の変動開始時に開始フラグをセットするとともに、特別図柄の変動終了時に終了フラグをセットするようにしてもよい。そして、特別図柄表示制御処理(ステップS33)において、CPU56は、開始フラグがセットされたことにもとづいて特別図柄表示制御データの値の更新を開始するようにし、終了フラグがセットされたことにもとづいて停止図柄を停止表示させるための特別図柄表示制御データをセットするようにしてもよい。
In this embodiment, the special symbol display control data is set in the output buffer according to the value of the special symbol process flag. However, in the special symbol process, the start flag is set at the start of the variation of the special symbol. In addition, an end flag may be set at the end of the variation of the special symbol. In the special symbol display control process (step S33), the
次に、遊技制御用マイクロコンピュータ560(具体的には、CPU56)が実行する入賞順異常報知処理(ステップS21a)について説明する。図63は、ステップS21aの入賞順異常報知処理を示すフローチャートである。入賞順異常報知処理において、遊技制御用マイクロコンピュータ560(具体的には、CPU56)は、第2始動入賞口14に対応する第2始動口監視用バッファを加算バッファにセットし(ステップS250)、第1始動入賞口13に対応する第1始動口監視用バッファをクリアバッファにセットする(ステップS251)。
Next, the winning order abnormality notification process (step S21a) executed by the game control microcomputer 560 (specifically, the CPU 56) will be described. FIG. 63 is a flowchart showing the winning order abnormality notifying process in step S21a. In the winning order abnormality notification process, the game control microcomputer 560 (specifically, the CPU 56) sets the second start port monitoring buffer corresponding to the second
第1始動口監視用バッファおよび第2始動口監視用バッファは、加算バッファおよびクリアバッファと同様に、RAM55に形成され、対応する始動口に入賞があると、原則的に(例外については後述する)格納している値に所定値(本例では1)が加算される。加算バッファは、セットされた始動口監視用バッファを所定値(本例では1)の加算対象とするために用いられる。また、クリアバッファは、セットされた始動口監視用バッファをクリア(本例では格納している値を0にする)対象とするために用いられる。なお、この実施の形態では、始動口監視用バッファを加算バッファやクリアバッファにセットするとの表現を用いるが、例えば、加算バッファまたはクリアバッファに、第1始動口監視用バッファまたは第2始動口監視用バッファを特定するためのポインタがセットされることによって実現される。
The first start port monitoring buffer and the second start port monitoring buffer are formed in the
次いで、CPU56は、第1始動口スイッチがオン状態であるか否かを確認し(ステップS252)、第1始動口スイッチがオン状態である場合には、加算バッファとクリアバッファのセット内容を入れ替える(ステップS253)。すなわち、ステップS253では、CPU56は、第1始動口監視用バッファを加算バッファにセットし、第2始動口監視用バッファをクリアバッファにセットする。ステップS253では、例えば、値を交換する命令(例えば、EX命令)1つを実行させることで入れ替えを行うことが可能である。
Next, the
この実施の形態では、CPU56は、ステップS250,S251で第2始動口監視用バッファを加算バッファに、第1始動口監視用バッファをクリアバッファにセットし(以下、仮セットともいう)、第1始動口スイッチがオン状態であれば(すなわち遊技球が入賞した始動口に対応した始動口監視用バッファが加算バッファにセットされていなければ(ステップS252のY))、ステップS253で加算バッファとクリアバッファのセット内容を入れ替える(遊技球が入賞した始動口に対応した始動口監視用バッファが加算バッファにセットされていれば、セット内容を入れ替えない)。このように、第1始動口監視用バッファおよび第2始動口監視用バッファを加算バッファとクリアバッファとに仮セットし、遊技球が入賞した始動口に対応した始動口監視用バッファが加算バッファにセットされていなければ、加算バッファとクリアバッファのセット内容を入れ替えることによって、遊技球が入賞した始動口(例えば、第1始動入賞口13)に対応した始動口監視用バッファを加算対象とし、他方の始動口(例えば、第2始動入賞口14)に対応した始動口監視用バッファをクリア対象としてセットすることができる。したがって、例えば、同じ始動口に連続して入賞が発生した場合には、対応する始動口監視用バッファが連続して加算対象としてセットされ、他方の始動口に対応する始動口監視用バッファが連続してクリア対象としてセットされる。また、前回入賞した始動口とは異なる始動口に入賞した場合には、前回加算対象としてセットされた始動口監視用バッファがクリア対象としてセットされ、前回クリア対象としてセットされた始動口監視用バッファが加算対象としてセットされる。なお、加算バッファとクリアバッファのセット内容を入れ替えるとは、最終的に(ステップS254を実行する前に)セット内容(例えば、ポインタ)が入れ替わっていればよく、処理の途中で一旦ポインタを示すデータを他の領域に保存してもよい。つまり、加算バッファのセット内容とクリアバッファのセット内容とを直接入れ替えるものに限らず、加算バッファのセット内容とクリアバッフのセット内容と(またはいずれか一方のみ)を他の領域に一旦格納した後に、入れ替えるものであってもよい。
In this embodiment, the
なお、この実施の形態では、ステップS250,S251で第2始動口監視用バッファを加算バッファに、第1始動口監視用バッファをクリアバッファに仮セットしているが、これに限らず、逆に仮セットするようにしてもよい。この場合には、ステップS252において、第2始動口スイッチがオン状態であるか否かを確認し、オン状態であればステップS253に移行するようにすればよい。 In this embodiment, the second start port monitoring buffer is provisionally set in the addition buffer and the first start port monitoring buffer is temporarily set in the clear buffer in steps S250 and S251. You may make it set temporarily. In this case, in step S252, it is confirmed whether or not the second start port switch is in the on state. If it is in the on state, the process may proceed to step S253.
ステップS253で加算バッファとクリアバッファのセット内容を入れ替えると、CPU56は、加算バッファを1加算し、加算バッファをロードする(ステップS254)。また、CPU56は、クリアデータ(本例では0)をセットし、クリアバッファにストアする(ステップS255)。すなわち、ステップS254において、加算バッファにセットされた始動口監視用バッファに格納された値に所定値(本例では1)を加算し、ステップS255において、クリアバッファにセットされた始動口監視用バッファに格納された値をクリア(本例では0に)する。このようにすることによって、同じ始動口に連続して入賞が発生した場合には、対応する始動口監視用バッファに格納された値が連続して1加算され、他方の始動口に対応する始動口監視用バッファに格納された値がクリアされる。また、前回入賞した始動口とは異なる始動口に入賞した場合には、前回加算対象として所定値(本例では1)が加算された始動口監視用バッファに格納された値がクリア(本例では0に)され、前回クリア対象としてクリアされた始動口監視用バッファに格納された値に所定値(本例では1)が加算される。以下、「加算バッファの値」という表現を用いることがあるが、具体的には、加算バッファにセットされた始動口監視用バッファに格納された値のことを示す。また、「加算バッファを1加算する」という表現を用いることがあるが、具体的には、加算バッファにセットされた始動口監視用バッファに格納された値に所定値(本例では1)加算することである。また、「加算バッファをクリアする」という表現を用いることがあるが、具体的には、加算バッファにセットされた始動口監視用バッファに格納された値をクリア(本例では0に)することである。
When the set contents of the addition buffer and the clear buffer are exchanged in step S253, the
次いで、CPU56は、加算バッファの値が5以上であるか否かを判定する(ステップS259)。加算バッファの値が5以上となっていれば、CPU56は、加算バッファをクリアし(ステップS260)、ステップS261に移行する。加算バッファの値が5以上でなければ、そのまま処理を終了する。
Next, the
ステップS261では、CPU56は、入賞順異常報知指定コマンドを演出制御用マイクロコンピュータ100に対して送信する制御を行う(ステップS261)。また、CPU56は、セキュリティ信号情報タイマに所定時間(本例では、30秒)をセットする(ステップS262)。この実施の形態では、ステップS262でセキュリティ信号情報タイマに所定時間がセットされたことにもとづいて、情報出力処理(S30参照)が実行されることによって、セキュリティ信号が所定時間(本例では、30秒)外部出力される。すなわち、加算バッファの値が5以上である場合には(ステップS259のY)、第1始動入賞口13または第2始動入賞口14に連続して5以上の入賞が発生したことにより入賞順異常が発生したと判定して、入賞順異常報知を行うために入賞順異常報知指定コマンドを送信する制御を行うとともに、セキュリティ信号を所定期間(本例では、30秒)外部出力するための処理を行う。
In step S261, the
また、ステップS252で第1始動口スイッチがオン状態ではない場合には、CPU56は、第2始動口スイッチがオン状態であるか否かを確認する(ステップS256)。第2始動口スイッチがオン状態でなければ(すなわち、いずれの始動口にも入賞していなければ)、そのまま処理を終了する。
If the first start port switch is not in the on state in step S252, the
一方、第2始動口スイッチ14aがオン状態であれば、CPU56は、確変フラグがセットされているか否かを確認する(ステップS257)。確変フラグがセットされていれば(すなわち、確変状態であるとともに時短状態(高ベース状態)であれば)、ステップS255に移行する。確変フラグがセットされていなければ、CPU56は、普通図柄プロセスフラグの値が3であるか否かを確認する(ステップS258)。この実施の形態では、普通図柄プロセスフラグの値が3であれば(すなわち普通図柄プロセス処理の普通電動役物作動処理が実行されている場合には)、ステップS255に移行する。
On the other hand, if the second start port switch 14a is in the ON state, the
ステップS257で確変フラグがセットされていた場合、またはステップS258で普通図柄プロセスフラグの値が3である場合には、ステップS255で、CPU56は、クリアデータ(本例では0)をセットし、クリアバッファにセットする(ステップS255)。すなわち、確変フラグがセットされているということは、時短状態(高ベース状態)に制御され、可変入賞球装置15が開放状態となる頻度が高められているのであるから、振分装置200の状態にかかわらず第2始動入賞口14に連続して入賞しやすい。そのため、この場合には、ステップS254を実行して加算バッファを1加算することなく、ステップS255のみを実行することでクリアバッファをクリアして、入賞順異常と判定しないように制御している。また、普通図柄プロセスフラグの値が3であり、普通図柄プロセス処理の普通電動役物作動処理が実行されているということは、可変入賞球装置15が開放状態に制御されるのであるから第2始動入賞口14に連続して入賞しやすい。そのため、この場合にも、ステップS254を実行して加算バッファを1加算することなく、ステップS255のみを実行することでクリアバッファをクリアして、入賞順異常と判定しないように制御している。そして、ステップS259に移行する。
If the probability variation flag is set in step S257, or if the value of the normal symbol process flag is 3 in step S258, the
なお、図63に示す例に限らず、例えば、ステップS257,S258に相当する処理を入賞順異常報知処理の開始時に実行し、確変フラグがセットされていた場合または普通図柄プロセスフラグの値が3である場合には、そのまま処理を終了し、以降の処理を実行しないように構成してもよい。また、例えば、確変フラグがセットされていた場合または普通図柄プロセスフラグの値が3である場合(すなわちステップS257でY、またはステップS258でYとなった場合)、ステップS255(クリアバッファをクリアする処理)を実行しないようにしてもよい。つまり、確変フラグがセットされていた場合または普通図柄プロセスフラグの値が3である場合には、加算バッファを1加算する処理とクリアバッファをクリアする処理とのいずれも実行しないようにしてもよい。 63, for example, the processing corresponding to steps S257 and S258 is executed at the start of winning order abnormality notification processing, and the probability variation flag is set or the value of the normal symbol process flag is 3. In such a case, the processing may be terminated as it is, and the subsequent processing may not be executed. Further, for example, when the probability variation flag is set or the value of the normal symbol process flag is 3 (that is, when Y in step S257 or Y in step S258), step S255 (clears the clear buffer) (Processing) may not be executed. In other words, when the probability variation flag is set or when the value of the normal symbol process flag is 3, neither the process of adding 1 to the addition buffer nor the process of clearing the clear buffer may be executed. .
また、この実施の形態では、確変状態(すなわち、高ベース状態)であるか否かの判定と可変入賞球装置15が開放中であるか否かの判定との両方を実行する場合を示しているが、いずれか一方のみを実行するようにしてもよい。具体的には、ステップS257の判定処理とステップS258の判定処理とのいずれか一方のみを実行するようにしてもよい。
Further, in this embodiment, there is shown a case where both the determination as to whether or not the probability variation state (that is, the high base state) is performed and the determination as to whether or not the variable winning
また、第2始動口スイッチ14aがオン状態であることにもとづいて直ちにステップS257以降の処理を実行して第2始動口監視用バッファに格納された値に所定値(本例では1)を加算するのではなく、さらに第2保留記憶数が上限値(本例では4)に達していないことを条件に第2始動口監視用バッファに格納された値に所定値(本例では1)を加算するようにしてもよい(すなわち、有効始動入賞のみをカウントするようにしてもよい)。また、逆に、第2保留記憶数が上限値(本例では4)に達している場合のみ第2始動口監視用バッファに格納された値に所定値(本例では1)を加算するようにしてもよい(すなわち、無効始動入賞のみをカウントするようにしてもよい)。 Further, based on the fact that the second start port switch 14a is in the ON state, the processing immediately after step S257 is executed, and a predetermined value (1 in this example) is added to the value stored in the second start port monitoring buffer. In addition, a predetermined value (1 in this example) is added to the value stored in the second start port monitoring buffer on condition that the second reserved memory number does not reach the upper limit (4 in this example). You may make it add (that is, you may make it count only an effective start prize). Conversely, a predetermined value (1 in this example) is added to the value stored in the second start port monitoring buffer only when the second reserved storage number reaches the upper limit (4 in this example). (In other words, only invalid start winnings may be counted).
また、この実施の形態では、第1始動入賞口13への入賞については確変状態(すなわち、高ベース状態)中であるかいなかや可変入賞球装置15が開放中であるか否かにかかわらずカウント(すなわち加算バッファに1加算すること)を継続し、確変状態(すなわち、高ベース状態)中や可変入賞球装置15の開放中の期間も通して第1始動入賞口13への遊技球の連続入賞を検出したことにもとづいて入賞順異常と判定する場合を示したが、確変状態(すなわち、高ベース状態)中や可変入賞球装置15の開放中の期間はカウントを中断するようにしてもよい。そして、確変状態(すなわち、高ベース状態)中や可変入賞球装置15の開放中の期間をまたがって第1始動入賞口13への遊技球の連続入賞を検出したときに入賞順異常と判定するようにしてもよい。具体的には、例えば、第1始動入賞口13に連続して2球入賞した後に確変状態(すなわち、高ベース状態)や可変入賞球装置15が開放状態となった場合に一旦カウントを中断し、その確変状態(すなわち、高ベース状態)や可変入賞球装置15の開放状態を終了した後にさらに第1始動入賞口13に連続して2球入賞した場合に(その確変状態(すなわち、高ベース状態)中や可変入賞球装置15の開放中に第2始動入賞口14への入賞もなく)、合計で5球連続して第1始動入賞口13に入賞したと判定して入賞順異常と判定するようにしてもよい。
Further, in this embodiment, the winning at the first
また、この実施の形態では、第1始動入賞口13に連続して入賞した場合と第2始動入賞口14に連続して入賞した場合との両方について入賞順異常と判定する場合を示したが、第1始動入賞口13に連続して入賞した場合と第2始動入賞口14に連続して入賞した場合とのいずれか一方の場合についてのみ入賞順異常と判定するように構成してもよい。
In this embodiment, the case where it is determined that the winning order is abnormal for both the case where the first
また、この実施の形態では、第1始動入賞口13に連続して入賞して入賞順異常となった場合と第2始動入賞口14に連続して入賞して入賞順異常となった場合とで、入賞順異常報知指定コマンドとして共通のコマンドを送信する場合を示したが、第1始動入賞口13に連続して入賞して入賞順異常となった場合と第2始動入賞口14に連続して入賞して入賞順異常となった場合とを区別可能に入賞順異常報知指定コマンドを送信するようにしてもよい。具体的には、第1始動入賞口13に連続して入賞して入賞順異常となった場合には第1入賞順異常報知指定コマンドを送信するようにし、第2始動入賞口14に連続して入賞して入賞順異常となった場合には第2入賞順異常報知指定コマンドを送信するようにしてもよい。
Further, in this embodiment, when the first
また、この実施の形態では、加算バッファの値と比較する判定値が5である場合を示したが、この実施の形態で示した値にかぎらず、例えば、ステップS259において加算バッファの値が4以上であるかを判定するなど、判定値として他の値を用いてもよい。また、例えば、ステップS259において加算バッファの値が2以上であるか否かを判定するようにして、第1始動入賞口13または第2始動入賞口14に1球でも連続して入賞したら直ちに入賞順異常と判定するようにしてもよい。ただし、この実施の形態では、第1始動入賞口13または第2始動入賞口14に4球連続して入賞したことを条件に入賞順異常と判定することによって、判定基準に多少のマージンをもたせることにより誤判定を防止するようにしている。
Further, in this embodiment, the case where the determination value to be compared with the value of the addition buffer is 5 is shown. However, the value is not limited to the value shown in this embodiment. For example, the value of the addition buffer is 4 in step S259. Other values may be used as the determination value, such as determining whether it is above. Further, for example, if it is determined in step S259 whether or not the value of the addition buffer is 2 or more, and even if one ball is continuously received in the first
また、この実施の形態では、加算バッファの値と判定値(本例では5)とを比較して入賞順異常が発生したか否かを判定しているが、これに限らず、例えば、加算バッファの値とクリアバッファの値とを比較し、その差が所定値(例えば、5)以上であれば入賞順異常と判定するようにしてもよい。 In this embodiment, the value of the addition buffer is compared with the determination value (5 in this example) to determine whether or not the winning order abnormality has occurred. The buffer value and the clear buffer value may be compared, and if the difference is a predetermined value (for example, 5) or more, it may be determined that the winning order is abnormal.
また、この実施の形態では、入賞順異常の判定を遊技制御用マイクロコンピュータ560側で実行する場合を示しているが、演出制御用マイクロコンピュータ100側で実行するようにしてもよい。この場合、例えば、遊技制御用マイクロコンピュータ560は、第1始動入賞口13に新たな始動入賞があったことを示すコマンドや第2始動入賞口14に新たな始動入賞があったことを示すコマンドを送信するようにし、演出制御用マイクロコンピュータ100は、それらのコマンドを受信したことにもとづいて、図63に示す入賞順異常報知処理と同様の処理を行って入賞順異常を判定するようにすればよい。
Further, in this embodiment, the case where the determination of abnormality in winning order is executed on the
なお、入賞順異常報知処理は、始動口への入賞時の処理(具体的には特別図柄プロセス処理の第1始動口スイッチ通過処理および第2始動口スイッチ通過処理)において実行される(具体的には図63の入賞順異常報知処理に相当する処理が実行される)ようにしてもよい。 The winning order abnormality notifying process is executed in the process at the time of winning the start opening (specifically, the first start opening switch passing process and the second starting opening switch passing process of the special symbol process) (specifically, The processing corresponding to the winning order abnormality notification processing of FIG. 63 may be executed).
次に、演出制御手段の動作を説明する。図64は、演出制御基板80に搭載されている演出制御手段としての演出制御用マイクロコンピュータ100(具体的には、演出制御用CPU101)が実行するメイン処理を示すフローチャートである。演出制御用CPU101は、電源が投入されると、メイン処理の実行を開始する。メイン処理では、まず、RAM領域のクリアや各種初期値の設定、また演出制御の起動間隔(例えば、4ms)を決めるためのタイマの初期設定等を行うための初期化処理を行う(ステップS701)。その後、演出制御用CPU101は、タイマ割込フラグの監視(ステップS702)を行うループ処理に移行する。タイマ割込が発生すると、演出制御用CPU101は、タイマ割込処理においてタイマ割込フラグをセットする。メイン処理において、タイマ割込フラグがセットされていたら、演出制御用CPU101は、そのフラグをクリアし(ステップS703)、以下の演出制御処理を実行する。
Next, the operation of the effect control means will be described. FIG. 64 is a flowchart showing a main process executed by the effect control microcomputer 100 (specifically, the effect control CPU 101) as effect control means mounted on the
演出制御処理において、演出制御用CPU101は、まず、受信した演出制御コマンドを解析し、受信した演出制御コマンドに応じたフラグをセットする処理等を行う(コマンド解析処理:ステップS704)。
In the effect control process, the
次いで、演出制御用CPU101は、演出制御プロセス処理を行う(ステップS705)。演出制御プロセス処理では、制御状態に応じた各プロセスのうち、現在の制御状態(演出制御プロセスフラグ)に対応した処理を選択して演出表示装置9の表示制御を実行する。
Next, the
次いで、演出制御用CPU101は、第4図柄プロセス処理を行う(ステップS706)。第4図柄プロセス処理では、制御状態に応じた各プロセスのうち、現在の制御状態(第4図柄プロセスフラグ)に対応した処理を選択して演出表示装置9の第4図柄表示領域9c,9dにおいて第4図柄の表示制御を実行する。
Next, the
次いで、大当り図柄決定用乱数などの乱数を生成するためのカウンタのカウント値を更新する乱数更新処理を実行する(ステップS707)。その後、ステップS702に移行する。 Next, a random number update process for updating a count value of a counter for generating a random number such as a jackpot symbol determining random number is executed (step S707). Thereafter, the process proceeds to step S702.
図65は、主基板31の遊技制御用マイクロコンピュータ560から受信した演出制御コマンドを格納するためのコマンド受信バッファの一構成例を示す説明図である。この例では、2バイト構成の演出制御コマンドを6個格納可能なリングバッファ形式のコマンド受信バッファが用いられる。従って、コマンド受信バッファは、受信コマンドバッファ1〜12の12バイトの領域で構成される。そして、受信したコマンドをどの領域に格納するのかを示すコマンド受信個数カウンタが用いられる。コマンド受信個数カウンタは、0〜11の値をとる。なお、必ずしもリングバッファ形式でなくてもよい。
FIG. 65 is an explanatory diagram showing a configuration example of a command reception buffer for storing an effect control command received from the
なお、遊技制御用マイクロコンピュータ560から送信された演出制御コマンドは、演出制御INT信号にもとづく割込処理で受信され、RAMに形成されているバッファ領域に保存されている。コマンド解析処理では、バッファ領域に保存されている演出制御コマンドがどのコマンドであるのか解析する。なお、演出制御INT信号にもとづく割込処理は、4msごとに実行されるタイマ割込処理に優先して実行される。
The effect control command transmitted from the
図66は、コマンド解析処理(ステップS704)の具体例を示すフローチャートである。主基板31から受信された演出制御コマンドは受信コマンドバッファに格納されるが、コマンド解析処理では、演出制御用CPU101は、コマンド受信バッファに格納されているコマンドの内容を確認する。
FIG. 66 is a flowchart illustrating a specific example of command analysis processing (step S704). The effect control command received from the main board 31 is stored in the reception command buffer, but in the command analysis process, the
コマンド解析処理において、演出制御用CPU101は、まず、コマンド受信バッファに受信コマンドが格納されているか否か確認する(ステップS611)。格納されているか否かは、コマンド受信個数カウンタの値と読出ポインタとを比較することによって判定される。両者が一致している場合が、受信コマンドが格納されていない場合である。コマンド受信バッファに受信コマンドが格納されている場合には、演出制御用CPU101は、コマンド受信バッファから受信コマンドを読み出す(ステップS612)。なお、読み出したら読出ポインタの値を+2しておく(ステップS613)。+2するのは2バイト(1コマンド)ずつ読み出すからである。
In the command analysis process, the
受信した演出制御コマンドが変動パターンコマンドであれば(ステップS614)、演出制御用CPU101は、受信した変動パターンコマンドを、RAMに形成されている変動パターンコマンド格納領域に格納する(ステップS615)。そして、変動パターンコマンド受信フラグをセットする(ステップS616)。
If the received effect control command is a variation pattern command (step S614), the
受信した演出制御コマンドが表示結果指定コマンドであれば(ステップS617)、演出制御用CPU101は、受信した表示結果指定コマンド(表示結果1指定コマンド〜表示結果5指定コマンド)を、RAMに形成されている表示結果指定コマンド格納領域に格納する(ステップS618)。
If the received effect control command is a display result designation command (step S617), the
受信した演出制御コマンドが図柄確定指定コマンドであれば(ステップS619)、演出制御用CPU101は、確定コマンド受信フラグをセットする(ステップS620)。
If the received effect control command is a symbol confirmation designation command (step S619), the
受信した演出制御コマンドが大当り開始指定コマンドであれば(ステップS621)、演出制御用CPU101は、大当り開始指定コマンド受信フラグをセットする(ステップS622)。
If the received effect control command is a jackpot start designation command (step S621), the
受信した演出制御コマンドが小当り/突然確変大当り開始指定コマンドであれば(ステップS623)、演出制御用CPU101は、小当り/突然確変大当り開始指定コマンド受信フラグをセットする(ステップS624)。
If the received effect control command is a small hit / sudden probability sudden change big hit start designation command (step S623), the
受信した演出制御コマンドが入賞順異常報知指定コマンドであれば(ステップS625)、演出制御用CPU101は、ランプドライバ基板35に対して制御信号(ランプ制御実行データ)を出力することによって、所定の異常報知パターンで枠LED28の点灯制御を行う(ステップS626)。また、演出制御用CPU101は、音声出力基板70に対して制御信号(音番号データ)を出力することによって、所定の異常報知音をスピーカ27から出力させる(ステップS627)。
If the received effect control command is a winning order abnormality notification designation command (step S625), the
なお、この実施の形態では、枠LED28を所定の異常報知パターンで点灯させるとともに所定の異常報知音をスピーカ27から出力させることによって入賞順異常報知を行う場合を示しているが、入賞順異常報知の態様は、この実施の形態で示したものにかぎられない。例えば、枠LED28の所定の異常報知パターンでの点灯と所定の異常報知音のスピーカ27からの出力とのいずれか一方のみを行うことにより入賞順異常報知を行ってもよい。また、例えば、演出表示装置9において「入賞順異常です」などの文字列を含む入賞順異常報知画面を表示することにより入賞順異常報知を行ってもよい。
In this embodiment, the case where the winning order abnormality notification is performed by turning on the
受信した演出制御コマンドがその他のコマンドであれば、演出制御用CPU101は、受信した演出制御コマンドに応じたフラグをセットする(ステップS628)。そして、ステップS611に移行する。
If the received effect control command is another command,
図67は、図64に示されたメイン処理における演出制御プロセス処理(ステップS705)を示すフローチャートである。演出制御プロセス処理では、演出制御用CPU101は、演出制御プロセスフラグの値に応じてステップS800〜S807のうちのいずれかの処理を行う。各処理において、以下のような処理を実行する。なお、演出制御プロセス処理では、演出表示装置9の表示状態が制御され、演出図柄の可変表示が実現されるが、第1特別図柄の変動に同期した演出図柄の可変表示に関する制御も、第2特別図柄の変動に同期した演出図柄の可変表示に関する制御も、一つの演出制御プロセス処理において実行される。なお、第1特別図柄の変動に同期した演出図柄の可変表示と、第2特別図柄の変動に同期した演出図柄の可変表示とを、別の演出制御プロセス処理により実行するように構成してもよい。また、この場合、いずれの演出制御プロセス処理により演出図柄の変動表示が実行されているかによって、いずれの特別図柄の変動表示が実行されているかを判断するようにしてもよい。
FIG. 67 is a flowchart showing the effect control process (step S705) in the main process shown in FIG. In the effect control process, the
変動パターンコマンド受信待ち処理(ステップS800):遊技制御用マイクロコンピュータ560から変動パターンコマンドを受信しているか否か確認する。具体的には、コマンド解析処理でセットされる変動パターンコマンド受信フラグがセットされているか否か確認する。変動パターンコマンドを受信していれば、演出制御プロセスフラグの値を演出図柄変動開始処理(ステップS801)に対応した値に変更する。
Fluctuation pattern command reception waiting process (step S800): It is confirmed whether or not a variation pattern command has been received from the
演出図柄変動開始処理(ステップS801):演出図柄の変動が開始されるように制御する。そして、演出制御プロセスフラグの値を演出図柄変動中処理(ステップS802)に対応した値に更新する。 Production symbol variation start processing (step S801): Control is performed so that the variation of the production symbol is started. Then, the value of the effect control process flag is updated to a value corresponding to the effect symbol changing process (step S802).
演出図柄変動中処理(ステップS802):変動パターンを構成する各変動状態(変動速度)の切替タイミング等を制御するとともに、変動時間の終了を監視する。そして、変動時間が終了したら、演出制御プロセスフラグの値を演出図柄変動停止処理(ステップS803)に対応した値に更新する。 Production symbol variation processing (step S802): Controls the switching timing of each variation state (variation speed) constituting the variation pattern and monitors the end of the variation time. When the variation time ends, the value of the effect control process flag is updated to a value corresponding to the effect symbol variation stop process (step S803).
演出図柄変動停止処理(ステップS803):演出図柄の変動を停止し表示結果(停止図柄)を導出表示する制御を行う。そして、演出制御プロセスフラグの値を大当り表示処理(ステップS804)または変動パターンコマンド受信待ち処理(ステップS800)に対応した値に更新する。 Effect symbol variation stop processing (step S803): Control is performed to stop the variation of the effect symbol and derive and display the display result (stop symbol). Then, the value of the effect control process flag is updated to a value corresponding to the jackpot display process (step S804) or the variation pattern command reception waiting process (step S800).
大当り表示処理(ステップS804):変動時間の終了後、演出表示装置9に大当りの発生を報知するための画面を表示する制御を行う。そして、演出制御プロセスフラグの値をラウンド中処理(ステップS805)に対応した値に更新する。
Big hit display process (step S804): After the end of the variation time, control is performed to display a screen for notifying the
ラウンド中処理(ステップS805):ラウンド中の表示制御を行う。そして、ラウンド終了条件が成立したら、最終ラウンドが終了していなければ、演出制御プロセスフラグの値をラウンド後処理(ステップS806)に対応した値に更新する。最終ラウンドが終了していれば、演出制御プロセスフラグの値を大当り終了処理(ステップS807)に対応した値に更新する。 In-round processing (step S805): Display control during round is performed. If the round end condition is satisfied, if the final round has not ended, the value of the effect control process flag is updated to a value corresponding to the post-round processing (step S806). If the final round has ended, the value of the effect control process flag is updated to a value corresponding to the jackpot end process (step S807).
ラウンド後処理(ステップS806):ラウンド間の表示制御を行う。そして、ラウンド開始条件が成立したら、演出制御プロセスフラグの値をラウンド中処理(ステップS805)に対応した値に更新する。 Post-round processing (step S806): Display control between rounds is performed. If the round start condition is satisfied, the value of the effect control process flag is updated to a value corresponding to the in-round process (step S805).
大当り終了演出処理(ステップS807):演出表示装置9において、大当り遊技状態が終了したことを遊技者に報知する表示制御を行う。そして、演出制御プロセスフラグの値を変動パターンコマンド受信待ち処理(ステップS800)に対応した値に更新する。
Big hit end effect processing (step S807): In the
なお、この実施の形態では、始動入賞口への入賞が発生すると、対応する始動口監視バッファに格納された値に所定値が加算され、加算結果にもとづいて入賞順異常が発生したことを検出するように構成されているが、これに限らず、例えば、始動入賞口への入賞が発生すると、対応する始動口監視バッファに格納された値から所定値が減算され、減算結果にもとづいて入賞順異常が発生したことを検出するように構成してもよい。 In this embodiment, when a winning at the starting winning port occurs, a predetermined value is added to the value stored in the corresponding starting port monitoring buffer, and it is detected that a winning order abnormality has occurred based on the addition result. However, the present invention is not limited to this. For example, when a winning at a starting winning opening occurs, a predetermined value is subtracted from the value stored in the corresponding starting opening monitoring buffer, and the winning is determined based on the subtraction result. You may comprise so that it may detect that the order abnormality generate | occur | produced.
図68は、入賞順異常報知処理の変形例を示すフローチャートである。図68に示す入賞順異常報知処理の変形例では、ステップS250,251に代えて、第2始動口監視バッファを減算バッファにセットし(ステップS250b)、第1始動口監視バッファを初期値設置バッファにセットする(ステップS251b)処理が実行される。減算バッファは、セットされた始動口監視用バッファを所定値(本例では1)の減算対象とするために用いられる。また、初期値設定バッファは、セットされた始動口監視用バッファを初期値設定(本例では初期値(5)をセットする)対象とするために用いられる。 FIG. 68 is a flowchart showing a modification of the winning order abnormality notification process. In the modified example of the winning order abnormality notification process shown in FIG. 68, instead of steps S250 and 251, the second start port monitoring buffer is set in the subtraction buffer (step S250b), and the first start port monitoring buffer is set to the initial value setting buffer. (Step S251b) is executed. The subtraction buffer is used to set the set start port monitoring buffer as a subtraction target of a predetermined value (1 in this example). The initial value setting buffer is used to set the start port monitoring buffer as a target for initial value setting (in this example, the initial value (5) is set).
また、図68に示す入賞順異常報知処理の変形例では、ステップS254,S255に代えて、減算バッファを1減算し、減算バッファをロードし(ステップS254b)、初期値データ(本例では5)をセットし、初期値設定バッファにストアする(ステップS255b)処理が実行される。すなわち、ステップS254bにおいて、減算バッファにセットされた始動口監視用バッファに格納された値から所定値(本例では1)を減算し、ステップS255bにおいて、初期値設定バッファにセットされた始動口監視用バッファに格納された値を初期値(本例では5)に設定する。このようにすることによって、同じ始動口に連続して入賞が発生した場合には、対応する始動口監視用バッファに格納された値が連続して1減算され、他方の始動口に対応する始動口監視用バッファに格納された値が初期値(本例では5)に設定される。また、前回入賞した始動口とは異なる始動口に入賞した場合には、前回減算対象として所定値(本例では1)が減算された始動口監視用バッファに格納された値が初期値(本例では5)に設定され、前回初期値設定対象として初期値(本例では5)が設置された始動口監視用バッファに格納された値から所定値(本例では1)が減算される。以下、「減算バッファの値」という表現を用いることがあるが、具体的には、減算バッファにセットされた始動口監視用バッファに格納された値のことを示す。また、「減算バッファを1減算する」という表現を用いることがあるが、具体的には、減算バッファにセットされた始動口監視用バッファに格納された値から所定値(本例では1)を減算することである。また、「減算バッファに初期値をセットする」という表現を用いることがあるが、具体的には、減算バッファにセットされた始動口監視用バッファに格納された値を初期値(本例では5)に設定することである。 In the modified example of the winning order abnormality notification process shown in FIG. 68, instead of steps S254 and S255, 1 is subtracted from the subtraction buffer, the subtraction buffer is loaded (step S254b), and initial value data (5 in this example). Is stored and stored in the initial value setting buffer (step S255b). That is, in step S254b, a predetermined value (1 in this example) is subtracted from the value stored in the start port monitoring buffer set in the subtraction buffer, and in step S255b, the start port monitoring set in the initial value setting buffer. The value stored in the buffer is set to the initial value (5 in this example). In this way, when a winning continuously occurs at the same starting port, the value stored in the corresponding starting port monitoring buffer is continuously subtracted by 1, and the starting corresponding to the other starting port is performed. The value stored in the mouth monitoring buffer is set to the initial value (5 in this example). In addition, when a winning opening different from the previously winning starting opening is won, the value stored in the starting opening monitoring buffer from which a predetermined value (1 in this example) has been subtracted as the previous subtraction target is the initial value (this In the example, it is set to 5), and a predetermined value (1 in this example) is subtracted from the value stored in the start port monitoring buffer in which the initial value (5 in this example) is set as the previous initial value setting target. Hereinafter, the expression “value of the subtraction buffer” may be used. Specifically, it indicates a value stored in the start port monitoring buffer set in the subtraction buffer. In addition, the expression “subtract 1 from the subtraction buffer” may be used. Specifically, a predetermined value (1 in this example) is obtained from the value stored in the start port monitoring buffer set in the subtraction buffer. Is to subtract. In addition, the expression “set an initial value in the subtraction buffer” may be used. Specifically, the value stored in the start port monitoring buffer set in the subtraction buffer is set to the initial value (5 in this example). ).
また、図68に示す入賞順異常報知処理の変形例では、ステップS259,S260に代えて、減算バッファの値が0であるか否かを判定し(ステップS259b)、減算バッファの値が0となっていれば、減算バッファに初期値をセットする(ステップS260b)処理が実行される。なお、減算バッファの値と判定値(本例では0)とを比較して入賞順異常が発生したか否かを判定しているが、これに限らず、例えば、減算バッファの値と初期値設定バッファの値とを比較し、その差が所定値(例えば、5)以上であれば入賞順異常と判定するようにしてもよい。 In the modified example of the winning order abnormality notification process shown in FIG. 68, it is determined whether or not the value of the subtraction buffer is 0 instead of steps S259 and S260 (step S259b), and the value of the subtraction buffer is 0. If so, a process of setting an initial value in the subtraction buffer (step S260b) is executed. The value of the subtraction buffer is compared with the determination value (0 in this example) to determine whether or not a winning order abnormality has occurred. However, the present invention is not limited to this. For example, the value of the subtraction buffer and the initial value are determined. The value in the setting buffer is compared, and if the difference is a predetermined value (for example, 5) or more, it may be determined that the winning order is abnormal.
以上のように処理を実行することによって、始動入賞口への入賞が発生すると、対応する始動口監視バッファに格納された値から所定値が減算され、減算結果にもとづいて入賞順異常が発生したことを検出するように構成することができる。また、図68に示すように構成する場合には、図69に示すメイン処理の変形例のように、S10aに代えて、減算バッファに初期値を設定する処理(ステップS10b)を実行する。このようにすることで、電源投入後に減算バッファの値が初期化されることで、誤って入賞順異常を検出してしまうことを防止することができる。 By performing the processing as described above, when a winning at the starting winning opening occurs, a predetermined value is subtracted from the value stored in the corresponding starting opening monitoring buffer, and a winning order abnormality occurs based on the subtraction result. Can be configured to detect this. In the case of the configuration as shown in FIG. 68, a process of setting an initial value in the subtraction buffer (step S10b) is executed instead of S10a as in the modification of the main process shown in FIG. In this way, the value of the subtraction buffer is initialized after the power is turned on, so that it is possible to prevent erroneous detection of the winning order.
また、この実施の形態において、予告演出の対象となる変動表示が開始されるよりも前に実行される先読み予告演出を実行するように構成してもよい。先読み予告演出を実行するように構成する場合、例えば、図70に示すように、遊技制御用マイクロコンピュータ560は、第1始動入賞口13や第2始動入賞口14への始動入賞が発生したタイミングで第1始動口スイッチ通過処理(ステップS312参照)や第2始動口スイッチ通過処理(ステップS314参照)にて始動入賞時の判定を行い、その判定結果を示す入賞時判定結果コマンドを送信する制御を行う(図70のステップS2061A,S2061B)。この場合、例えば、入賞時判定結果指定コマンドとして、大当りとなるか否かや、小当りとなるか否か、大当りの種別の判定結果を示す図柄指定コマンド、および変動パターン種別判定用乱数の値がいずれの判定値の範囲となるかの判定結果(変動パターン種別の判定結果)を示す変動カテゴリコマンドを送信する。従って、この場合、新たな始動入賞が発生したタイミングで1タイマ割り込み内で始動入賞時コマンドとして図柄指定コマンド、変動カテゴリコマンド、および保留記憶数加算指定コマンド(第1保留記憶数加算指定コマンド、第2保留記憶数加算指定コマンド)が送信されることになる。
Further, in this embodiment, a pre-reading notice effect that is executed before the start of the variable display that is the target of the notice effect may be executed. When configured to execute the pre-reading notice effect, for example, as shown in FIG. 70, the
また、図71に示すように、コマンド解析処理において、入賞時判定結果指定コマンドを受信すると(ステップS629)、演出制御用マイクロコンピュータ100は、入賞時判定結果指定コマンドに応じた入賞時判定結果を入賞時判定結果記憶バッファに保存し(ステップS630)、入賞時判定結果記憶バッファに保存された入賞時判定結果にもとづいて先読み演出決定処理を行う(ステップS631)。その後、演出制御用マイクロコンピュータ100は、先読み演出決定処理の決定結果にしたがって、先読み演出を実行する(例えば、演出図柄変動中処理(ステップS802)において実行される)。先読み演出は、例えば、予告対象となる当該変動表示よりも前に開始される変動表示中に、演出表示装置9の背景表示を特殊背景に切り替えてを表示することや、カウントダウン表示、当該変動表示に対応する保留表示の表示態様を変化させることによって実現される。また、ステップS631では、演出制御用マイクロコンピュータ100は、例えば、図72に示すように、高ベース状態であるか否かと、合算保留記憶数とに応じて、先読み演出の演出態様を決定する。具体的には、図72に示すように、高ベース状態であるときには、当該変動表示よりも前に開始される1回から最高4回の変動表示に亘る先読み演出が実行され、高ベース状態でないときには、当該変動表示よりも前に開始される1回から最高8回の変動表示に亘る先読み演出が実行される。このようにすることで、高ベース状態ではないとき(すなわち通常状態であるとき)には、振分装置によって第1始動入賞口13と第2始動入賞口14とに交互に入賞するため、最大8回(第1保留記憶数と第2保留記憶数とを足した上限)で完結する連続演出(例えば、特殊背景に切り替える)を実行可能とし、高ベース状態であるときには、振分装置を介さずに可変入賞球装置15によって第2始動入賞口14のみに入賞しやすいため、最大4回(第2保留記憶数の上限)で完結する連続演出(例えば、カウントダウン表示)を実行可能とすることができる。したがって、遊技状態に応じた先読み演出を実行することができる。
As shown in FIG. 71, in the command analysis process, when a winning determination result designation command is received (step S629), the
また、先読み演出の演出態様は、当該変動表示の表示結果が大当りか否かに応じて、決定されるようにしてもよい。例えば、当該変動表示に対応する保留表示が8個目の保留表示である場合(すなわち、先に実行される変動表示が8回ある場合)、当該変動表示の表示結果が大当りであるか否かに応じて、始動入賞後に直ちに先読み演出を開始する(つまり、8回の変動表示に亘って実行される)か、始動入賞後に数回の変動表示が行われた後に先読み演出を開始する(例えば、4回の変動表示に亘って実行される)かを決定するようにしてもよい。このように、当該変動表示の表示結果が大当りであるか否かに応じて、先読み演出の演出態様(何回の変動表示に亘って実行されるか)を決定することによって、例えば、多くの変動表示に亘って先読み演出が実行されるほど大当りの期待度が高くなるようにすることができ、遊技興趣を高めることができる。 In addition, the effect mode of the prefetch effect may be determined according to whether or not the display result of the variable display is a big hit. For example, when the hold display corresponding to the change display is the eighth hold display (that is, when the change display executed first is 8 times), whether or not the display result of the change display is a big hit Accordingly, the pre-reading effect is started immediately after the start winning (that is, it is executed over eight variation displays), or the pre-reading effect is started after several variable displays are performed after the starting winning (for example, It is also possible to determine whether it is executed over four fluctuation displays). In this way, depending on whether or not the display result of the variable display is a big hit, by determining the presentation mode of the pre-reading effect (how many variable displays are executed), for example, many As the pre-reading effect is performed over the variable display, the expectation degree of the big hit can be made higher, and the game entertainment can be enhanced.
以上に説明したように、この実施の形態によれば、遊技球を振り分けるための振分装置200が遊技領域7に設けられている。振分装置200は、遊技領域7に進入した遊技球が当該振分装置200に流入可能な流入口201と、流入口から流入した遊技球が通過可能な複数の通路(本例では、左側通路203、右側通路204)と、流入口から流入した遊技球を複数の通路のうちのいずれかに振り分ける振分手段(本例では、振分部材202)とを含む。また、振分手段は、流入口201から遊技球が流入したことにもとづいて、複数の通路のうちの第1通路(本例では、左側通路203)に遊技球を振り分けやすい第1状態(本例では、図2(a),(d)に示すように振分部材202が右側に倒れた状態)と第2通路(本例では、右側通路204)に遊技球を振り分けやすい第2状態(本例では、図2(b),(c)に示すように振分部材202が左側に倒れた状態)とに所定の順序に従って切り替わる(本例では、遊技球の自重によって交互に切り替わる)。また、第1始動領域(本例では、第1始動入賞口13)は、第1通路に振り分けられた遊技球が通過しやすい態様で設けられている(本例では、図2に示すように、左側流出口205の下方に第1始動入賞口13が設けられている)とともに、第2始動領域(本例では、第2始動入賞口14)は、第2通路に振り分けられた遊技球が通過しやすい態様で設けられている(本例では、図2に示すように、右側流出口206の下方に第2始動入賞口14が設けられている)。また、遊技制御用マイクロコンピュータ560は、遊技媒体が第1始動領域または第2始動領域を通過したことにもとづいて遊技媒体が通過した始動領域に対応する記憶領域(本例では、第1始動口監視用バッファまたは第2始動口監視用バッファ)を加算対象として当該記憶領域に格納された値に所定値(本例では1)を加算し、加算結果が所定条件(例えば、加算対象とされた記憶領域に格納された値が5以上である、または第1始動口監視用バッファに格納された値と第2始動口監視用バッファに格納された値との差(加算バッファの値とクリアバッファの値との差)が所定値(例えば5)以上である)を満たしたことにもとづいて異常と判定する。そのため、振分装置200の異常判定を行うことができるので、振分装置200の異常により遊技を正常に行えなくなることを防止することができる。
As described above, according to this embodiment, the
また、この実施の形態によれば、所定事象が発生(本例では、IAT506aからのIAT信号の入力、ウオッチドッグタイマ(WDT)506bからのタイムアウト信号の入力)したことにもとづいて第1リセット(本例では、システムリセット)を発生させるか第2リセット(本例では、ユーザリセット)を発生させるかを設定可能である(図16に示すリセット設定(KRES)のビット7参照)。そして、第1リセットの発生後にはセキュリティチェックを実行する一方、第2リセットの発生後にはセキュリティチェックを実行しない。そのため、遊技機や遊技店の状況などに応じて所定事象が発生したときに行うリセットの種類を最適なものに設定できるので、遊技制御用マイクロコンピュータ560に関するセキュリティ性を向上させることができる。
Further, according to this embodiment, the first reset (based on the input of the IAT signal from the
なお、この実施の形態では、所定事象の発生として、IAT506aからのIAT信号を入力した場合と、ウオッチドッグタイマ(WDT)506bからのタイムアウト信号を入力した場合とを示しているが、この実施の形態で示したものにかぎらず、遊技制御用マイクロコンピュータ560をリセットすべき何らかのエラーなどの状況が発生したことにもとづいて、所定事象が発生したとしてリセットするものであってもよい。
In this embodiment, as the occurrence of the predetermined event, the case where the IAT signal from the
また、この実施の形態によれば、所定事象の発生には、ウオッチドッグタイマ(WDT)506bのタイムアウトが含まれ、ウオッチドッグタイマ(WDT)506bを起動させるか否かを設定可能である(本例では、図14に示すリセット設定(KRES)のビット3−0に”0000”を設定する)。そして、ウオッチドッグタイマ(WDT)506bを起動させないと設定した場合であっても、所定事象が発生したことにもとづいて第1リセットを発生させるか第2リセットを発生させるかを設定可能である。具体的には、図14に示すリセット設定(KRES)において、ビット3−0に”0000”を設定していても、ビット7の設定を行うことによってリセットの種類を設定可能である。そのため、ウオッチドッグタイマ(WDT)506bの設定にかかわらず、所定事象が発生したことにもとづいて発生させるリセットの種類の設定を共通化することができる。
Further, according to this embodiment, the occurrence of the predetermined event includes a timeout of the watchdog timer (WDT) 506b, and it is possible to set whether or not to activate the watchdog timer (WDT) 506b (this book) In the example, "0000" is set in bits 3-0 of the reset setting (KRES) shown in FIG. Even when it is set not to activate the watchdog timer (WDT) 506b, it is possible to set whether to generate the first reset or the second reset based on the occurrence of the predetermined event. Specifically, in the reset setting (KRES) shown in FIG. 14, even if “0000” is set in bits 3-0, the type of reset can be set by setting
また、この実施の形態によれば、所定事象の発生には、指定された領域以外の領域に格納されたプログラムを実行する指定領域外実行(本例では、指定エリア外走行禁止(IAT)が含まれる。そして、遊技制御用マイクロコンピュータ560は、所定の処理として所定時間(本例では4ms)毎に発生するタイマ割込に応じて実行されるタイマ割込処理(図51に示すタイマ割込処理)の実行中に指定領域外実行が発生(本例では、IAT回路506aからIAT信号を入力)した場合に、RAM55(バックアップRAM)の記憶内容を初期化する(本例では、リセットの後、図50に示すステップS10が実行される)。そのため、意図しないプログラムが実行された場合のセキュリティ性を向上させることができる。
Further, according to this embodiment, the occurrence of the predetermined event includes an out-of-designated area execution (in this example, out-of-designated area prohibition (IAT)) that executes a program stored in an area other than the designated area. Then, the
また、この実施の形態の変形例によれば、遊技制御用マイクロコンピュータ560は、遊技媒体が第1始動領域または第2始動領域を通過したことにもとづいて遊技媒体が通過した始動領域に対応する記憶領域(本例では、第1始動口監視用バッファまたは第2始動口監視用バッファ)を減算対象として当該記憶領域に格納された値から所定値(本例では1)を減算し、減算結果が所定条件(例えば、減算対象とされた記憶領域に格納された値が0である、または第1始動口監視用バッファに格納された値と第2始動口監視用バッファに格納された値との差(減算バッファの値と初期値設定バッファの値との差)が所定値(例えば5)以上である)を満たしたことにもとづいて異常と判定する。そのため、振分装置200の異常判定を行うことができるので、振分装置200の異常により遊技を正常に行えなくなることを防止することができる。
Further, according to the modification of this embodiment, the
また、この実施の形態によれば、RAM55(バックアップRAM)の記憶内容を初期化する(本例では、リセットの後、図50に示すステップS10が実行される)とともに、ステップS10aにおいて加算バッファおよびクリアバッファがクリアされる(またはステップS10bにおいて減算バッファに初期値(本例では5)が設定される)。そのため、停電復旧時にも、振分装置200の異常判定を正しく行うことができるので、振分装置200の異常により遊技を正常に行えなくなることを防止することができる。
Further, according to this embodiment, the storage contents of the RAM 55 (backup RAM) are initialized (in this example, step S10 shown in FIG. 50 is executed after resetting), and in step S10a, the addition buffer and The clear buffer is cleared (or an initial value (5 in this example) is set in the subtraction buffer in step S10b). Therefore, since the abnormality determination of the
また、この実施の形態によれば、遊技制御用マイクロコンピュータ560は、第1始動領域に対応する記憶領域(本例では、第1始動口監視用バッファまたは第2始動口監視用バッファ)を加算対象とし、第2始動領域に対応する記憶領域(本例では、第1始動口監視用バッファまたは第2始動口監視用バッファ(第1始動領域に対応する記憶領域とは異なる))をクリア対象として仮設定し、遊技媒体が第2始動領域を通過したことにもとづいて、仮設定された加算対象とクリア対象とを入れ替え、加算対象とされた記憶領域に格納された値に所定値(本例では1)を加算し、クリア対象とされた記憶領域に格納された値をクリアする。そして、記憶領域に格納された値にもとづいて(例えば、加算対象とされた記憶領域に格納された値が5以上であるとき、または第1始動口監視用バッファに格納された値と第2始動口監視用バッファに格納された値との差(加算バッファの値とクリアバッファの値との差)が所定値(例えば5)以上であるとき)異常と判定する。そのため、振分装置200の異常判定を行うことができるので、振分装置200の異常により遊技を正常に行えなくなることを防止することができる。
Further, according to this embodiment, the
また、この実施の形態の変形例によれば、また、遊技制御用マイクロコンピュータ560は、第1始動領域に対応する記憶領域(本例では、第1始動口監視用バッファまたは第2始動口監視用バッファ)を減算対象とし、第2始動領域に対応する記憶領域(本例では、第1始動口監視用バッファまたは第2始動口監視用バッファ(第1始動領域に対応する記憶領域とは異なる))を初期値設定対象として仮設定し、遊技媒体が第2始動領域を通過したことにもとづいて、仮設定された減算対象と初期値設定対象とを入れ替え、減算対象とされた記憶領域に格納された値から所定値(本例では1)を減算し、初期値設定対象とされた記憶領域に格納された値を初期値(本例では5)に設定する。そして、記憶領域に格納された値にもとづいて(例えば、減算対象とされた記憶領域に格納された値が0であるとき、または第1始動口監視用バッファに格納された値と第2始動口監視用バッファに格納された値との差(減算バッファの値と初期値設定バッファの値との差)が所定値(例えば5)以上であるとき)異常と判定する。そのため、振分装置200の異常判定を行うことができるので、振分装置200の異常により遊技を正常に行えなくなることを防止することができる。
In addition, according to the modification of this embodiment, the
なお、上記の実施の形態においては、変動時間およびリーチ演出の種類や擬似連の有無等の変動態様を示す変動パターンを演出制御用マイクロコンピュータ100に通知するために、変動を開始するときに1つの変動パターンコマンドを送信する例を示したが、2つ乃至それ以上のコマンドにより変動パターンを演出制御用マイクロコンピュータ100に通知するようにしてもよい。具体的には、2つのコマンドにより通知する場合、遊技制御用マイクロコンピュータ560は、1つ目のコマンドでは擬似連の有無、滑り演出の有無など、リーチとなる以前(リーチとならない場合には所謂第2停止の前)の変動時間や変動態様を示すコマンドを送信し、2つ目のコマンドではリーチの種類や再抽選演出の有無など、リーチとなった以降(リーチとならない場合には所謂第2停止の後)の変動時間や変動態様を示すコマンドを送信するようにしてもよい。この場合、演出制御用マイクロコンピュータ100は2つのコマンドの組合せから導かれる変動時間にもとづいて変動表示における演出制御を行うようにすればよい。なお、遊技制御用マイクロコンピュータ560の方では2つのコマンドのそれぞれにより変動時間を通知し、それぞれのタイミングで実行される具体的な変動態様については演出制御用マイクロコンピュータ100の方で選択を行うようにしてもよい。2つのコマンドを送る場合、同一のタイマ割込内で2つのコマンドを送信する様にしてもよく、1つ目のコマンドを送信した後、所定期間が経過してから(例えば次のタイマ割込において)2つ目のコマンドを送信するようにしてもよい。なお、それぞれのコマンドで示される変動態様はこの例に限定されるわけではなく、送信する順序についても適宜変更可能である。このように2つ乃至それ以上のコマンドにより変動パターンを通知するようにすることで、変動パターンコマンドとして記憶しておかなければならないデータ量を削減することができる。
In the above-described embodiment, in order to notify the
また、上記の実施の形態では、演出装置を制御する回路が搭載された基板として、演出制御基板80、音声出力基板70およびランプドライバ基板35が設けられているが、演出装置を制御する回路を1つの基板に搭載してもよい。さらに、演出表示装置9等を制御する回路が搭載された第1の演出制御基板(表示制御基板)と、その他の演出装置(ランプ、LED、スピーカ27など)を制御する回路が搭載された第2の演出制御基板との2つの基板を設けるようにしてもよい。
In the above-described embodiment, the
また、上記の実施の形態では、遊技制御用マイクロコンピュータ560は、演出制御用マイクロコンピュータ100に対して直接コマンドを送信していたが、遊技制御用マイクロコンピュータ560が他の基板(例えば、図5に示す音声出力基板70やランプドライバ基板35など、または音声出力基板70に搭載されている回路による機能とランプドライバ基板35に搭載されている回路による機能とを備えた音/ランプ基板)に演出制御コマンドを送信し、他の基板を経由して演出制御基板80における演出制御用マイクロコンピュータ100に送信されるようにしてもよい。その場合、他の基板においてコマンドが単に通過するようにしてもよいし、音声出力基板70、ランプドライバ基板35、音/ランプ基板にマイクロコンピュータ等の制御手段を搭載し、制御手段がコマンドを受信したことに応じて音声制御やランプ制御に関わる制御を実行し、さらに、受信したコマンドを、そのまま、または例えば簡略化したコマンドに変更して、演出表示装置9を制御する演出制御用マイクロコンピュータ100に送信するようにしてもよい。その場合でも、演出制御用マイクロコンピュータ100は、上記の実施の形態における遊技制御用マイクロコンピュータ560から直接受信した演出制御コマンドに応じて表示制御を行うのと同様に、音声出力基板70、ランプドライバ基板35または音/ランプ基板から受信したコマンドに応じて表示制御を行うことができる。
In the above-described embodiment, the
また、上記の実施の形態では、遊技機としてパチンコ機を例にしたが、本発明を、メダルが投入されて所定の賭け数が設定され、遊技者による操作レバーの操作に応じて複数種類の図柄を回転させ、遊技者によるストップボタンの操作に応じて図柄を停止させたときに停止図柄の組合せが特定の図柄の組み合わせになると、所定数のメダルが遊技者に払い出されるスロット機に適用することも可能である。 In the above embodiment, a pachinko machine is taken as an example of the gaming machine. However, according to the present invention, a predetermined number of bets are set by inserting medals, and a plurality of types are set according to the operation of the operation lever by the player. When the symbol is rotated and the symbol is stopped according to the stop button operation by the player, if the combination of the stop symbol becomes a specific symbol combination, it applies to a slot machine in which a predetermined number of medals are paid out to the player It is also possible.
また、上記の実施の形態では、遊技機として遊技媒体を使用するものを例にしたが本発明による遊技機は、所定数の景品としての遊技媒体を払い出す遊技機に限定されず、遊技球等の遊技媒体を封入し景品の付与条件が成立した場合に得点を付与する封入式の遊技機に適用することもできる。 In the above embodiment, the game machine uses a game medium as an example. However, the game machine according to the present invention is not limited to a game machine that pays out a predetermined number of game media, and a game ball The present invention can also be applied to an enclosed game machine that encloses game media such as the above and gives a score when a prize granting condition is satisfied.
なお、上記の実施の形態において、「割合が異なる」とは、A:B=70%:30%やA:B=40%:60%のような関係で割合が異なるものだけにかぎらず、A:B=100%:0%のような関係で割合が異なるもの(すなわち、一方が100%の割り振りで他方が0%の割り振りとなるようなもの)も含む概念である。 In the above-described embodiment, “the ratios are different” is not limited to those having different ratios such as A: B = 70%: 30% or A: B = 40%: 60%, This is a concept including a ratio that is different in a relationship of A: B = 100%: 0% (that is, one with 100% allocation and the other with 0% allocation).
本発明は、所定の遊技を行うことが可能なパチンコ遊技機等の遊技機に好適に適用される。 The present invention is preferably applied to a gaming machine such as a pachinko gaming machine capable of performing a predetermined game.
1 パチンコ遊技機
8a 第1特別図柄表示器
8b 第2特別図柄表示器
9 演出表示装置
13 第1始動入賞口
14 第2始動入賞口
20 特別可変入賞球装置
31 遊技制御基板(主基板)
56 CPU
502 クロック回路
506 リセット/割り込みコントローラ
506a IAT回路
506b ウオッチドッグタイマ(WDT)
507 フリーランカウンタ回路
508a 8ビット乱数回路
508b 16ビット乱数回路
525a,525b 乱数生成回路
537 更新監視回路
560 遊技制御用マイクロコンピュータ
80 演出制御基板
100 演出制御用マイクロコンピュータ
101 演出制御用CPU
109 VDP
DESCRIPTION OF
56 CPU
502 clock circuit 506 reset / interrupt
507 Free-
109 VDP
Claims (2)
始動領域として第1始動領域および第2始動領域が設けられ、
遊技媒体を振り分けるための振分装置が前記遊技領域に設けられ、
前記振分装置は、
前記遊技領域に進入した遊技媒体が当該振分装置に流入可能な流入口と、
前記流入口から流入した遊技媒体が通過可能な複数の通路と、
前記流入口から流入した遊技媒体を前記複数の通路のうちのいずれかに振り分ける振分手段とを含み、
前記振分手段は、前記流入口から遊技媒体が流入したことにもとづいて、前記複数の通路のうちの第1通路に遊技媒体を振り分けやすい第1状態と第2通路に遊技媒体を振り分けやすい第2状態とに所定の順序に従って切り替わり、
前記第1始動領域は、前記第1通路に振り分けられた遊技媒体が通過しやすい態様で設けられ、
前記第2始動領域は、前記第2通路に振り分けられた遊技媒体が通過しやすい態様で設けられ、
遊技媒体が前記第1始動領域または前記第2始動領域を通過したことにもとづいて遊技媒体が通過した始動領域に対応する記憶領域を加算対象として当該記憶領域に格納された値に所定値を加算する加算手段と、
前記加算手段による加算結果が所定条件を満たしたことにもとづいて異常と判定する異常判定手段と、
遊技の進行を制御する遊技制御用マイクロコンピュータと、
所定事象が発生したことにもとづいて第1リセットを発生させるか第2リセットを発生させるかを設定可能なリセット設定手段とを備え、
前記第1リセットの発生後にはセキュリティチェックを実行する一方、前記第2リセットの発生後にはセキュリティチェックを実行せず、
前記遊技制御用マイクロコンピュータは、
遊技機への電力供給が停止していても、遊技に関する制御を行う際に発生する情報を所定期間保持可能な記憶手段と、
所定の処理を実行可能な所定処理実行手段と、
前記所定の処理の実行中に前記所定事象が発生したときに前記記憶手段の記憶内容を初期化する初期化手段とを含む
ことを特徴とする遊技機。 It is possible to perform a predetermined game using a game medium, a game area into which the game medium can enter is provided, and a plurality of types of identification that can identify each based on the game medium passing through the start area A gaming machine that performs variable display of information,
A first start area and a second start area are provided as start areas,
A distribution device for distributing game media is provided in the game area,
The sorting device is
An inflow port through which game media entering the game area can flow into the distribution device;
A plurality of passages through which game media flowing in from the inflow port can pass;
Distribution means for distributing game media flowing in from the inflow port to any of the plurality of passages,
The allocating means is configured to easily distribute game media to the first state and the second passage in which the game media are easily distributed to the first passage of the plurality of passages based on the flow of game media from the inflow port. Switch to 2 states according to a predetermined order,
The first start area is provided in such a manner that the game media distributed in the first passage easily pass through,
The second start area is provided in such a manner that game media distributed in the second passage easily pass through,
Based on the fact that the game medium has passed through the first start area or the second start area, the storage area corresponding to the start area through which the game medium has passed is added, and a predetermined value is added to the value stored in the storage area. Adding means for
An abnormality determining means for determining an abnormality based on the addition result by the adding means satisfying a predetermined condition;
A game control microcomputer for controlling the progress of the game;
Reset setting means capable of setting whether to generate a first reset or a second reset based on the occurrence of a predetermined event;
Security check is performed after the occurrence of the first reset, while security check is not performed after the occurrence of the second reset,
The game control microcomputer is:
Storage means capable of holding information generated when performing control related to a game for a predetermined period even when power supply to the gaming machine is stopped;
Predetermined processing execution means capable of executing predetermined processing;
And an initialization unit that initializes the storage contents of the storage unit when the predetermined event occurs during the execution of the predetermined process.
始動領域として第1始動領域および第2始動領域が設けられ、
遊技媒体を振り分けるための振分装置が前記遊技領域に設けられ、
前記振分装置は、
前記遊技領域に進入した遊技媒体が当該振分装置に流入可能な流入口と、
前記流入口から流入した遊技媒体が通過可能な複数の通路と、
前記流入口から流入した遊技媒体を前記複数の通路のうちのいずれかに振り分ける振分手段とを含み、
前記振分手段は、前記流入口から遊技媒体が流入したことにもとづいて、前記複数の通路のうちの第1通路に遊技媒体を振り分けやすい第1状態と第2通路に遊技媒体を振り分けやすい第2状態とに所定の順序に従って切り替わり、
前記第1始動領域は、前記第1通路に振り分けられた遊技媒体が通過しやすい態様で設けられ、
前記第2始動領域は、前記第2通路に振り分けられた遊技媒体が通過しやすい態様で設けられ、
遊技媒体が前記第1始動領域または前記第2始動領域を通過したことにもとづいて遊技媒体が通過した始動領域に対応する記憶領域を減算対象として当該記憶領域に格納された値から所定値を減算する減算手段と、
前記減算手段による減算結果が所定条件を満たしたことにもとづいて異常と判定する異常判定手段と、
遊技の進行を制御する遊技制御用マイクロコンピュータと、
所定事象が発生したことにもとづいて第1リセットを発生させるか第2リセットを発生させるかを設定可能なリセット設定手段とを備え、
前記第1リセットの発生後にはセキュリティチェックを実行する一方、前記第2リセットの発生後にはセキュリティチェックを実行せず、
前記遊技制御用マイクロコンピュータは、
遊技機への電力供給が停止していても、遊技に関する制御を行う際に発生する情報を所定期間保持可能な記憶手段と、
所定の処理を実行可能な所定処理実行手段と、
前記所定の処理の実行中に前記所定事象が発生したときに前記記憶手段の記憶内容を初期化する初期化手段とを含む
ことを特徴とする遊技機。 It is possible to perform a predetermined game using a game medium, a game area into which the game medium can enter is provided, and a plurality of types of identification that can identify each based on the game medium passing through the start area A gaming machine that performs variable display of information,
A first start area and a second start area are provided as start areas,
A distribution device for distributing game media is provided in the game area,
The sorting device is
An inflow port through which game media entering the game area can flow into the distribution device;
A plurality of passages through which game media flowing in from the inflow port can pass;
Distribution means for distributing game media flowing in from the inflow port to any of the plurality of passages,
The allocating means is configured to easily distribute game media to the first state and the second passage in which the game media are easily distributed to the first passage of the plurality of passages based on the flow of game media from the inflow port. Switch to 2 states according to a predetermined order,
The first start area is provided in such a manner that the game media distributed in the first passage easily pass through,
The second start area is provided in such a manner that game media distributed in the second passage easily pass through,
A predetermined value is subtracted from the value stored in the storage area with the storage area corresponding to the start area through which the game medium has passed as a result of the game medium passing through the first start area or the second start area being subtracted. Subtracting means to
An abnormality determining means for determining an abnormality based on a result of the subtraction by the subtracting means satisfying a predetermined condition;
A game control microcomputer for controlling the progress of the game;
Reset setting means capable of setting whether to generate a first reset or a second reset based on the occurrence of a predetermined event;
Security check is performed after the occurrence of the first reset, while security check is not performed after the occurrence of the second reset,
The game control microcomputer is:
Storage means capable of holding information generated when performing control related to a game for a predetermined period even when power supply to the gaming machine is stopped;
Predetermined processing execution means capable of executing predetermined processing;
And an initialization unit that initializes the storage contents of the storage unit when the predetermined event occurs during the execution of the predetermined process.
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