JP6110965B2

JP6110965B2 - Semiconductor memory

Info

Publication number: JP6110965B2
Application number: JP2016009401A
Authority: JP
Inventors: 聡司宮崎; 福山　弘幸; 弘幸福山
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2016-01-21
Filing date: 2016-01-21
Publication date: 2017-04-05
Anticipated expiration: 2032-04-13
Also published as: JP2016136391A

Description

本発明は、半導体メモリ、特にセキュリティ情報を担うデータが格納されている半導体メモリに関する。 The present invention relates to a semiconductor memory, and more particularly to a semiconductor memory in which data bearing security information is stored.

ＩＣ（集積回路）カードは、その外部端子を通して端末機などの接続装置との間で電気信号を送受信することにより情報交換を行う。また、ＩＣカードには、クレジット決済やバンキングなどのセキュリティが必要とされるシステムで用いられるものがある。このようなシステムで用いられるＩＣカードには、所有者の個人情報、クレジット番号、決算履歴などのセキュリティ情報を記憶しておく為のメモリが形成されている。よって、かかるＩＣカードとして、不正使用によるセキュリティ情報の読み出しを防止する機能を搭載した半導体集積装置が提案されている（例えば、特許文献１の図１参照）。かかる半導体集積装置には、セキュリティ情報が記憶されたメモリに対してデータの外部読み出しを禁止する信号が一旦入力されると、その後、外部からメモリに対するデータ読み出しが為されてもこれを受け付けないようにした読出禁止制御回路が搭載されている。 An IC (Integrated Circuit) card exchanges information by transmitting and receiving electrical signals to and from a connection device such as a terminal through its external terminals. Some IC cards are used in systems that require security such as credit settlement and banking. An IC card used in such a system is formed with a memory for storing security information such as the owner's personal information, credit number, and settlement history. Thus, as such an IC card, a semiconductor integrated device having a function of preventing reading of security information due to unauthorized use has been proposed (see, for example, FIG. 1 of Patent Document 1). In such a semiconductor integrated device, once a signal for prohibiting external reading of data is input to the memory in which security information is stored, it will not be accepted even if data reading from the outside is subsequently performed. A read prohibition control circuit is mounted.

しかしながら、クロック周波数等を変動させることにより、読出禁止制御回路に対して故意にエラーを発生させ、この際に得られた誤った出力結果に基づき記憶内容を推定するという、いわゆる故障利用解析が実施された場合には、セキュリティ情報が漏洩する虞があった。 However, by changing the clock frequency, etc., a so-called failure utilization analysis is performed in which an error is intentionally generated in the read prohibition control circuit, and the stored contents are estimated based on an erroneous output result obtained at this time. In such a case, there is a risk of security information leaking.

特開平０８−２９２９１５号公報Japanese Patent Application Laid-Open No. 08-292915

本発明は、格納されているデータを不正に読み出そうとする攻撃に対する耐性が高い半導体メモリを提供することを目的とする。 An object of the present invention is to provide a semiconductor memory that is highly resistant to attacks that attempt to read stored data illegally.

本発明に係る半導体メモリは、特定番地にデータの外部出力を許可するか否かを示す出力可否フラグが格納されており、外部から入力された番地を示すアドレス信号に応じて前記番地に格納されているデータを読み出すメモリ部と、前記メモリ部から読み出された前記データの外部出力を許可する許可状態及び前記データの外部出力を禁止する禁止状態のうちの一方の状態に設定され、前記許可状態に設定されている場合に前記データを外部出力する出力部と、を有し、前記出力部は、前記アドレス信号によって示される番地が前記特定番地であると判定されてからクロック周期のＮ（Ｎは２以上の整数）倍の期間後に特定番地確定信号を生成する特定番地判定部を含み、前記メモリ部から読み出された前記出力可否フラグが前記外部出力の許可を示し、且つ前記特定番地確定信号が生成された場合に、前記許可状態に設定される。 In the semiconductor memory according to the present invention, an output enable / disable flag indicating whether or not to permit external output of data is stored at a specific address, and stored in the address according to an address signal indicating the address input from the outside. The memory unit for reading out the data stored in the memory unit, and a permission state for permitting external output of the data read from the memory unit and a prohibition state for prohibiting external output of the data. An output unit that outputs the data to the outside when the state is set, and the output unit determines that the address indicated by the address signal is the specific address, N ( N includes a specific address determination unit which generates a specific address confirmation signal after two or more integer) of the period, the output permission flag read out from the memory unit of the external output It indicates Yes, and if the specific address determination signal is generated, is set to the permission state.

また、本発明に係る半導体メモリは、特定番地にデータの外部出力を許可するか否かを示す出力可否フラグが格納されており、外部から入力された番地を示すアドレス信号に応じて前記番地に格納されているデータを読み出すメモリ部と、前記メモリ部から読み出された前記データの外部出力を許可する許可状態及び前記データの外部出力を禁止する禁止状態のうちの一方の状態に設定され、前記許可状態に設定されている場合に前記データを外部出力する出力部と、を有し、前記出力部は、前記メモリ部から読み出された前記出力可否フラグが前記外部出力の許可を示し、且つ前記特定番地を示す前記アドレス信号がクロック周期のＮ（Ｎは２以上の整数）倍の期間に亘って継続して供給された場合に、前記許可状態に設定されることを特徴とする半導体メモリ。 In the semiconductor memory according to the present invention, an output enable / disable flag indicating whether or not to permit external output of data is stored at a specific address, and the address is indicated according to an address signal indicating the address input from the outside. It is set to one state of a memory unit that reads stored data, a permission state that permits external output of the data read from the memory unit, and a prohibition state that prohibits external output of the data, An output unit that externally outputs the data when the permission state is set, and the output unit indicates that the output permission flag read from the memory unit indicates permission of the external output; and especially the when the address signal indicating the particular address of the clock period N (N is an integer greater than or equal to 2) are fed continuously over a multiple of the period, it is set to the permission state Semiconductor memory to be.

また、本発明に係る半導体メモリは、特定番地にデータの外部出力を許可するか否かを示す可否フラグが格納され、外部から入力される番地を示すアドレス信号に応じて前記番地に格納されているデータを読み出すメモリ部と、前記メモリ部から読み出された前記データを外部出力する出力部と、を有し、前記出力部は、前記アドレスによって示される番地が前記特定番地と判定されてからクロック周期のＮ（Ｎは２以上の整数）倍の期間後に特定番地確定信号を生成する特定番地判定部を含み、前記出力可否フラグが前記外部出力の許可を示し、且つ、前記特定番地確定信号が生成された場合に、前記データの外部出力を許可することを特徴とする半導体メモリ。 In the semiconductor memory according to the present invention, an availability flag indicating whether or not to permit external output of data is stored at a specific address, and stored at the address according to an address signal indicating an address input from the outside. A memory unit that reads data stored in the memory unit, and an output unit that externally outputs the data read from the memory unit, and the output unit is configured to determine that the address indicated by the address is the specific address. A specific address determination unit that generates a specific address determination signal after a period N (N is an integer greater than or equal to 2) times the clock cycle, the output enable / disable flag indicates permission of the external output, and the specific address determination signal A semiconductor memory, wherein external output of the data is permitted when the data is generated.

また、本発明に係る半導体メモリは、特定番地にデータの外部出力を許可するか否かを示す可否フラグが格納され、外部から入力される番地を示すアドレス信号に応じて前記番地に格納されているデータを読み出すメモリ部と、前記メモリ部から読み出された前記データを外部出力する出力部と、を有し、前記出力部は、前記出力可否フラグが前記外部出力の許可を示し、且つ、特定番地を示す前記アドレス信号がクロック周期のＮ（Ｎは２以上の整数）倍の期間に亘って継続して供給された後に特定番地確定信号を生成する場合に、前記データの外部出力を許可することを特徴とする半導体メモリ。 In the semiconductor memory according to the present invention, an availability flag indicating whether or not to permit external output of data is stored at a specific address, and stored at the address according to an address signal indicating an address input from the outside. A memory unit that reads the data read from the memory unit, and an output unit that externally outputs the data read from the memory unit, and the output unit indicates that the output permission flag indicates permission of the external output, and When the address signal indicating the specific address is continuously supplied over a period N (N is an integer of 2 or more) times the clock cycle, the external output of the data is permitted when the specific address determination signal is generated. A semiconductor memory characterized by:

本発明に係る半導体メモリでは、メモリ部に格納されている出力可否フラグが外部出力の許可を示し且つアドレス信号によって示される番地が特定番地であると判定されてから所定期間後に、メモリ部から読み出されたデータの外部出力を許可するようにしている。 In the semiconductor memory according to the present invention, the output enable / disable flag stored in the memory unit indicates permission of external output, and the address indicated by the address signal is determined to be a specific address, and then read from the memory unit after a predetermined period. The external output of the output data is permitted.

よって、かかる構成によれば、製品出荷前のテスト時には、出力可否フラグとして外部出力の許可を示す値を格納しておくことにより、メモリから読み出されたデータの外部出力を可能とする。一方、製品出荷時にはこの出力可否フラグとして外部出力を不許可とする値を格納しておくことにより、データの外部出力を禁止する。これにより、メモリに格納されているデータの外部漏洩が防止される。 Therefore, according to such a configuration, at the time of testing before product shipment, by storing a value indicating permission of external output as an output permission flag, it is possible to externally output data read from the memory. On the other hand, external output of data is prohibited by storing a value that prohibits external output as the output enable / disable flag at the time of product shipment. This prevents external leakage of data stored in the memory.

また、出荷後の半導体メモリに対して推奨周波数よりも高周波数のクロック信号を供給して誤動作させることにより、特定番地に格納されている、外部出力を不許可とする値とは異なる値、つまり外部出力を許可する値を読み出して格納データを不正に外部出力させようとする攻撃に対しても高い耐性を発揮することが可能となる。 In addition, by supplying a clock signal with a frequency higher than the recommended frequency to the semiconductor memory after shipment and causing it to malfunction, the value stored in the specific address is different from the value that does not permit external output, that is, It is possible to demonstrate high resistance against attacks that attempt to read out values that permit external output and illegally output stored data to the outside.

本発明に係る半導体メモリが形成されている半導体チップ１０の概略構成を示すブロック図である。1 is a block diagram showing a schematic configuration of a semiconductor chip 10 in which a semiconductor memory according to the present invention is formed. 出力判断部１０４及び特定番地判定部１０５の内部構成を示すブロック図である。3 is a block diagram showing an internal configuration of an output determining unit 104 and a specific address determining unit 105. FIG. 半導体チップ１０をテストする際のシステム構成を示す図である。1 is a diagram showing a system configuration when testing a semiconductor chip 10. FIG. テスタ２００によって実施されるテスト動作、及びかかるテストによる半導体チップ１０の内部動作を示すタイムチャートである。3 is a time chart showing a test operation performed by a tester 200 and an internal operation of the semiconductor chip 10 by the test. 推奨周波数のクロック信号ＣＬＫを供給した場合、及び推奨周波数よりも高い不正な周波数のクロック信号ＣＬＫを供給した場合各々でのメモリ１０２の読み出し動作を示すタイムチャートである。10 is a time chart showing a read operation of the memory 102 when a clock signal CLK having a recommended frequency is supplied and when a clock signal CLK having an illegal frequency higher than the recommended frequency is supplied.

図１は、本発明に係る半導体メモリが形成されている半導体チップ１０の概略構成を示すブロック図である。 FIG. 1 is a block diagram showing a schematic configuration of a semiconductor chip 10 in which a semiconductor memory according to the present invention is formed.

図１に示すように、半導体チップ１０には、フィルタ１００、コントローラ１０１、メモリ１０２、データレジスタ１０３、出力判断部１０４及び特定番地判定部１０５を含む。 As shown in FIG. 1, the semiconductor chip 10 includes a filter 100, a controller 101, a memory 102, a data register 103, an output determination unit 104, and a specific address determination unit 105.

フィルタ１００は、半導体チップ１０の外部端子を介して供給されたクロック信号ＣＬＫに対して、上記した各モジュールが動作不可となる限界周波数以上の高い周波数成分、つまりクロックパルスを除去したクロック信号をメモリ１０２、データレジスタ１０３及び特定番地判定部１０５に供給する。すなわち、限界周波数よりも高い周波数を有するクロック信号ＣＬＫが供給された場合には、メモリ１０２、データレジスタ１０３及び特定番地判定部１０５は動作停止状態となる。 The filter 100 memorizes a clock signal from which a high frequency component equal to or higher than a limit frequency at which each module cannot operate, that is, a clock signal from which a clock pulse is removed, is supplied to the clock signal CLK supplied via the external terminal of the semiconductor chip 10. 102, the data register 103 and the specific address determination unit 105. That is, when the clock signal CLK having a frequency higher than the limit frequency is supplied, the memory 102, the data register 103, and the specific address determination unit 105 are stopped.

メモリ１０２は、例えばフラッシュメモリ等からなる２５６バイトの不揮発性のメモリであり、各種のセキュリティデータが格納される。尚、このセキュリティデータは、メモリ部１０２の番地［０ｘ００]〜［０ｘＦＦ］の内の［０ｘ０１］〜［０ｘＦＦ］の領域に格納される。一方、メモリ１０２の番地［０ｘ００]には、メモリ１０２から読み出された読出データの外部出力を許可するか否かを示す出力可否フラグが格納される。例えば、読出データの外部出力を許可する場合には［０ｘＦＦ］が格納される一方、読出データの外部出力を不許可とする場合には［０ｘＦＦ］以外の値が格納される。ここで、本半導体チップ１０の製造直後の時点では、メモリ１０２の全領域、つまり番地［０ｘ００]〜［０ｘＦＦ］には、初期値として［０ｘＦＦ］が格納された状態となっている。よって、この時点でメモリ１０２の番地［０ｘ００］には読出データの外部出力を許可することを示す［０ｘＦＦ］が格納されていることになる。尚、以降、上記した出力可否フラグが記憶される番地［０ｘ００］を、特定番地とも称する。 The memory 102 is a 256-byte nonvolatile memory such as a flash memory, and stores various security data. This security data is stored in the areas [0x01] to [0xFF] in the addresses [0x00] to [0xFF] of the memory unit 102. On the other hand, the address [0x00] of the memory 102 stores an output enable / disable flag indicating whether or not external output of read data read from the memory 102 is permitted. For example, [0xFF] is stored when external output of read data is permitted, while a value other than [0xFF] is stored when external output of read data is not permitted. Here, at the time immediately after the manufacturing of the semiconductor chip 10, all areas of the memory 102, that is, addresses [0x00] to [0xFF], are in a state where [0xFF] is stored as an initial value. Therefore, at this time, [0xFF] indicating that external output of read data is permitted is stored in the address [0x00] of the memory 102. Hereinafter, the address [0x00] in which the above output permission flag is stored is also referred to as a specific address.

メモリ１０２は、半導体チップ１０の外部端子を介して供給されたクロック信号ＣＬＫ、チップイネーブル信号ＣＥ、出力イネーブル信号ＯＥ及び外部アドレス信号Ａ_0-7に応じて、格納されているデータを８ビットのデータ信号ＤＡ_0-7として読み出す。尚、クロック信号ＣＬＫによるクロック周期は、メモリ１０２に対する１アドレス分のアクセス周期である。すなわち、メモリ１０２は、クロック信号ＣＬＫに同期して各番地を示す外部アドレス信号Ａ_0-7に応じて、各番地に格納されているデータをデータ信号ＤＡ_0-7として読み出し、これをコントローラ１０１及びデータレジスタ１０３に供給する。尚、メモリ１０２は、コントローラ１０１から内部アドレス信号ＡＩ_0-7が供給された場合にも、この内部アドレス信号ＡＩ_0-7にて示される番地に格納されているデータをデータ信号ＤＡ_0-7として読み出し、これをコントローラ１０１及びデータレジスタ１０３に供給する。 The memory 102 _converts the stored data into 8-bit data according to the clock signal CLK, the chip enable signal CE, the output enable signal OE, and the external address signal A _0-7 supplied via the external terminal of the semiconductor chip 10. _Read as data signal DA _0-7 . The clock cycle by the clock signal CLK is an access cycle for one address with respect to the memory 102. That is, the memory 102 reads the data stored at each address as the data signal DA _0-7 in response to the external address signal A _0-7 indicating each address in synchronization with the clock signal CLK, and reads this data as the controller 101. And supplied to the data register 103. Even when the internal address signal AI _0-7 is supplied from the controller 101, the memory 102 uses the data stored in the address indicated by the internal address signal AI _0-7 as the data signal DA _0-7. Is supplied to the controller 101 and the data register 103.

コントローラ１０１は、メモリ１０２に格納されているデータを用いた各種処理（説明せず）を行う為に、上記した内部アドレス信号ＡＩ_0-7をメモリ１０２に供給しつつ、このメモリ１０２から読み出されたデータを示すデータ信号ＤＡ_0-7の取り込みを行う。 The controller 101 reads from the memory 102 while supplying the internal address signal AI _0-7 to the memory 102 in order to perform various processes (not described) using the data stored in the memory 102. The data signal DA _0-7 indicating the obtained data is captured.

データレジスタ１０３は、メモリ１０２から読み出されたデータ信号ＤＡ_0-7を、上記したクロック信号ＣＬＫに応じて取り込み、これを読出データ信号ＤＲ_0-7として出力判断部１０４に供給する。 The data register 103 takes in the data signal DA _0-7 read from the memory 102 in accordance with the clock signal CLK described above, and supplies this to the output determination unit 104 as the read data signal DR _0-7 .

図２は、出力判断部１０４及び特定番地判定部１０５の内部構成を示す回路図である。 FIG. 2 is a circuit diagram showing an internal configuration of the output determination unit 104 and the specific address determination unit 105.

図２に示すように、特定番地判定部１０５は、アドレス判定回路１０５１、カウンタ１０５２、及びＪＫフリップフロップ（以下、ＪＫ−ＦＦと称する）１０５３からなる。アドレス判定回路１０５１は、外部アドレス信号Ａ_0-7にて示される番地が上記した特定番地［０ｘ００］を示すか否かを判定する。アドレス判定回路１０５１は、外部アドレス信号Ａ_0-7が特定番地［０ｘ００］を示す場合には論理レベル１、外部アドレス信号Ａ_0-7が特定番地［０ｘ００］以外の番地を示す場合には論理レベル０の特定番地一致信号ＡＥを生成し、これをカウンタ１０５２に供給する。カウンタ１０５２は、論理レベル１の特定番地一致信号ＡＥが供給されている間だけ、クロック信号ＣＬＫのクロックパルス数をカウントし、そのカウント値が「１２８」に到達した場合に論理レベル０の状態から論理レベル１の状態に遷移するキャリーアウト信号ＣＯをＪＫ−ＦＦ１０５３の端子Ｊに供給する。尚、カウンタ１０５２は、論理レベル０の特定番地一致信号ＡＥが供給されている間はリセット状態となり、そのカウント値は初期値固定となる。ＪＫ−ＦＦ１０５３は、電源投入時の初期状態では、特定番地では無いことを示す論理レベル０の特定番地確定信号ＦＫを出力判断部１０４に供給する。尚、電源投入後、キャリーアウト信号ＣＯが論理レベル０の状態にある間は、ＪＫ−ＦＦ１０５３は、論理レベル０の特定番地確定信号ＦＫを出力判断部１０４に供給し続ける。ここで、カウンタ１０５２から論理レベル１のキャリーアウト信号ＣＯがその端子Ｊに供給されると、ＪＫ−ＦＦ１０５３は、特定番地であることを示す論理レベル１の特定番地確定信号ＦＫを出力判断部１０４に供給する。 As shown in FIG. 2, the specific address determination unit 105 includes an address determination circuit 1051, a counter 1052, and a JK flip-flop (hereinafter referred to as JK-FF) 1053. The address determination circuit 1051 determines whether or not the address indicated by the external address signal A _0-7 indicates the specific address [0x00]. Address determination circuit 1051, to indicate an address other than the logic level 1, the specific address external address signal A _0-7 [0x00] if the external address signal A _0-7 indicates a specific address [0x00] Logical A level 0 specific address coincidence signal AE is generated and supplied to the counter 1052. The counter 1052 counts the number of clock pulses of the clock signal CLK only while the logic level 1 specific address coincidence signal AE is supplied. When the count value reaches “128”, the counter 1052 starts from the logic level 0 state. A carry-out signal CO that transitions to a logic level 1 state is supplied to the terminal J of the JK-FF 1053. The counter 1052 is in a reset state while the specific address coincidence signal AE of logic level 0 is supplied, and the count value is fixed to the initial value. The JK-FF 1053 supplies the output determination unit 104 with a specific address determination signal FK having a logic level 0 indicating that it is not a specific address in the initial state when the power is turned on. After the power is turned on, while the carry-out signal CO is in the logic level 0 state, the JK-FF 1053 continues to supply the specific address determination signal FK at the logic level 0 to the output determination unit 104. Here, when the carry-out signal CO of the logic level 1 is supplied from the counter 1052 to the terminal J, the JK-FF 1053 outputs the specific address determination signal FK of the logic level 1 indicating that it is the specific address. To supply.

かかる構成により、特定番地判定部１０５は、外部アドレス信号Ａ_0-7にて示された番地が特定番地［０ｘ００］であり、且つその状態がクロック信号ＣＬＫにおけるクロック周期の１２８倍の供給期間に亘って継続したら、それ以降、論理レベル１の特定番地確定信号ＦＫを出力判断部１０４に供給し続ける。つまり、外部アドレス信号Ａ_0-7が特定番地［０ｘ００］以外の番地を示す場合、又は特定番地［０ｘ００］を示す状態がクロック周期の１２８倍の供給期間よりも短い期間しか継続していない場合には、特定番地判定部１０５は、論理レベル０の特定番地確定信号ＦＫを出力判断部１０４に供給するのである。 With this configuration, the specific address determination unit 105 has the specific address [0x00] as the address indicated by the external address signal A _0-7 , and the state is in a supply period 128 times the clock cycle of the clock signal CLK. If it continues for a long time, the specific address determination signal FK of logic level 1 is continuously supplied to the output determination unit 104 thereafter. That is, when the external address signal A _0-7 indicates an address other than the specific address [0x00], or when the state indicating the specific address [0x00] continues only for a period shorter than the supply period 128 times the clock cycle. In this case, the specific address determination unit 105 supplies a logic level 0 specific address determination signal FK to the output determination unit 104.

出力判断部１０４は、図２に示すように、フラグ値判定回路１０４１、Ｄフリップフロップ（以下、Ｄ−ＦＦと称する）１０４２、アンドゲート１０４３及びＪＫ−ＦＦ１０４４からなる。 As shown in FIG. 2, the output determination unit 104 includes a flag value determination circuit 1041, a D flip-flop (hereinafter referred to as D-FF) 1042, an AND gate 1043, and a JK-FF 1044.

フラグ値判定回路１０４１は、データレジスタ１０３から供給された読出データ信号ＤＲ_0-7にて示される値と、読出データの外部出力を許可することを示す外部出力許可値［０ｘＦＦ］とを比較し、両者が一致している場合には論理レベル１、不一致である場合には論理レベル０の出力可否フラグ一致信号ＦＥを生成し、これをＤ−ＦＦ１０４２に供給する。Ｄ−ＦＦ１０４２は、かかる出力可否フラグ一致信号ＦＥをクロック信号ＣＬＫに応じて取り込み、これを出力可否フラグ一致信号ＦＥＤとしてアンドゲート１０４３に供給する。アンドゲート１０４３は、この出力可否フラグ一致信号ＦＥＤ、及び上記した特定番地確定信号ＦＫが共に論理レベル１である場合には、読出データを外部出力させるべき論理レベル１の出力制御信号ＯＣＮを生成し、その他の場合には外部出力を禁止すべき論理レベル０の出力制御信号ＯＣＮを生成する。アンドゲート１０４３は、かかる出力制御信号ＯＣＮをＪＫ−ＦＦ１０４４の端子Ｊに供給する。ＪＫ−ＦＦ１０４４は、電源投入時の初期状態では、読出データの外部出力を禁止させるべき論理レベル０の出力制御信号ＯＣをアンドゲート１０４５に供給する。尚、電源投入後、上記した出力制御信号ＯＣＮが論理レベル０の状態にある間は、ＪＫ−ＦＦ１０４４は、論理レベル０の出力制御信号ＯＣをアンドゲート１０４５に供給し続ける。ここで、アンドゲート１０４３から論理レベル１の出力制御信号ＯＣＮが供給されると、ＪＫ−ＦＦ１０４４は、読出データを外部出力させるべき論理レベル１の出力制御信号ＯＣをアンドゲート１０４５に供給し続ける。アンドゲート１０４３は、論理レベル０の出力制御信号ＯＣが供給されている間は、全ビットが論理レベル０となる８ビットのデータ信号Ｄ_0-7を半導体チップ１０の外部端子を介して出力する。一方、論理レベル１の出力制御信号ＯＣが供給されている間は、アンドゲート１０４３は、データレジスタ１０３から供給された読出データ信号ＤＲ_0-7をそのままデータ信号Ｄ_0-7とし、これを半導体チップ１０の外部端子を介して出力する。 Flag value determination circuit 1041 compares the value indicated by read data signal DR _0-7 supplied from data register 103 with an external output permission value [0xFF] indicating that external output of read data is permitted. If both match, a logic level 1 is generated, and if they do not match, a logic level 0 output enable / disable flag match signal FE is generated and supplied to the D-FF 1042. The D-FF 1042 takes in the output enable / disable flag match signal FE according to the clock signal CLK, and supplies it to the AND gate 1043 as the output enable / disable flag match signal FED. When both the output enable / disable flag match signal FED and the specific address determination signal FK are at the logic level 1, the AND gate 1043 generates the output control signal OCN at the logic level 1 to which the read data is to be output to the outside. In other cases, an output control signal OCN having a logic level 0 for which external output should be prohibited is generated. The AND gate 1043 supplies the output control signal OCN to the terminal J of the JK-FF 1044. The JK-FF 1044 supplies the AND gate 1045 with a logic level 0 output control signal OC that should inhibit external output of read data in the initial state when the power is turned on. Note that after the power is turned on, while the output control signal OCN is in the logic level 0 state, the JK-FF 1044 continues to supply the logic level 0 output control signal OC to the AND gate 1045. Here, when the logic level 1 output control signal OCN is supplied from the AND gate 1043, the JK-FF 1044 continues to supply the AND gate 1045 with the logic level 1 output control signal OC to output read data to the outside. The AND gate 1043 outputs, via the external terminal of the semiconductor chip 10, the 8-bit data signal _{D0-7 in} which all bits are at the logic level 0 while the output control signal OC at the logic level 0 is supplied. . On the other hand, while the logic level 1 output control signal OC is supplied, the AND gate 1043 uses the read data signal DR _0-7 supplied from the data register 103 as it is as the data signal D _0-7 , which is used as a semiconductor. Output through the external terminal of the chip 10.

かかる構成により、出力判断部１０４は、電源投入後、特定番地判定部１０５から論理レベル１の特定番地確定信号ＦＫが供給され、且つメモリ１０２から読み出された読出データ信号ＤＲ_0-7の値が読出データの外部出力を許可することを示す値［０ｘＦＦ］となるまでの間に亘り、読出データ信号ＤＲ_0-7の外部出力を禁止するのである。つまり、この間、出力判断部１０４は、メモリ１０２から読み出された読出データ信号ＤＲ_0-7の値に拘わらず、全ビットが論理レベル０となる８ビットのデータ信号Ｄ_0-7を半導体チップ１０の外部端子を介して出力するのである。そして、論理レベル１の特定番地確定信号ＦＫが供給され、且つメモリ１０２から読み出された読出データ信号ＤＲ_0-7の値が［０ｘＦＦ］となった以降、読出データ信号ＤＲ_0-7の外部出力が可能となるのである。 With this configuration, the output determination unit 104 is supplied with the specific address determination signal FK of logic level 1 from the specific address determination unit 105 after power-on, and the value of the read data signal DR _0-7 read from the memory 102 Thus, external output of the read data signals DR _0-7 is prohibited until the value reaches [0xFF] indicating that external output of read data is permitted. That is, during this period, the output determination unit 104 outputs the 8-bit data signal D _{0-7 in} which all bits are at the logic level 0 regardless of the value of the read data signal DR _0-7 read from the memory 102. It is output via 10 external terminals. Then, after the specific address determination signal FK of logic level 1 is supplied and the value of the read data signal DR _0-7 read from the memory 102 becomes [0xFF], the read data signal DR _0-7 Output is possible.

ここで、上記した半導体チップ１０の製造後、その製品出荷前に、メモリ１０２に対してセキュリティデータの書き込みが為される。すなわち、メモリ１０２内において特定番地［０ｘ００]を除く［０ｘ０１］〜［０ｘＦＦ］の領域に対して、セキュリティデータの書き込みが為され、これが格納される。 Here, security data is written to the memory 102 after the semiconductor chip 10 is manufactured and before the product is shipped. That is, the security data is written in the areas [0x01] to [0xFF] except for the specific address [0x00] in the memory 102 and stored.

このセキュリティデータの格納後、半導体チップ１０に対して、セキュリティデータが正しくメモリ１０２に書き込まれているか否かを確認する為の読出テストが実施される。 After the security data is stored, a read test is performed on the semiconductor chip 10 to confirm whether the security data is correctly written in the memory 102.

図３は、かかる読出テストを実施する際のシステム構成を示す図である。 FIG. 3 is a diagram showing a system configuration when performing such a read test.

図３に示されるように、半導体チップ１０の各外部端子にはテスタ２００が接続される。 As shown in FIG. 3, a tester 200 is connected to each external terminal of the semiconductor chip 10.

図４は、テスタ２００によって実施されるテスト動作、及びかかるテストによる半導体チップ１０の内部動作を示すタイムチャートである。 FIG. 4 is a time chart showing a test operation performed by the tester 200 and an internal operation of the semiconductor chip 10 by the test.

先ず、テスタ２００は、図４に示す如きクロック信号ＣＬＫ及びこの半導体チップ１０を活性化させるべき論理レベル０のチップイネーブル信号ＣＥを半導体チップ１０に供給する。 First, the tester 200 supplies the semiconductor chip 10 with a clock signal CLK and a logic level 0 chip enable signal CE to activate the semiconductor chip 10 as shown in FIG.

次に、テスタ２００は、メモリ１０２からデータを読み出すべき論理レベル０の出力イネーブル信号ＯＥを半導体チップ１０に供給する。 Next, the tester 200 supplies the semiconductor chip 10 with a logic level 0 output enable signal OE from which data is to be read from the memory 102.

ここで、テスタ２００は、メモリ１０２から読み出されたデータを外部出力可能にする為の設定を行う。つまり、テスタ２００は、特定番地［０ｘ００］を指定する外部アドレス信号Ａ_0-7を、図４に示す如く、クロック信号ＣＬＫにおけるクロック周期の１２８倍の供給期間に亘り半導体チップ１０に供給する。これにより、かかる特定番地［０ｘ００］を示す外部アドレス信号Ａ_0-7の供給開始時点から特定番地判定部１０５のカウンタ１０５２がカウント動作を開始する。この際、カウンタ１０５２のカウント値が「１２７」以下の間は特定番地確定信号ＦＫが論理レベル０を維持しているので、読出データの外部出力を禁止する論理レベル０の出力制御信号ＯＣがアンドゲート１０４５に供給される。よって、この間、メモリ１０２から読み出された読出データ信号ＤＲ_0-7の値に拘わらず、全ビットが論理レベル０となる８ビットのデータ信号Ｄ_0-7が外部出力される。しかしながら、カウンタ１０５２のカウント値が「１２８」に到ると、図４に示すように、特定番地確定信号ＦＫが論理レベル０から論理レベル１の状態に遷移する。この際、上記した特定番地［０ｘ００］の指定によってメモリ１０２から読み出された読出データ信号ＤＲ_0-7の値は、読出データの外部出力を許可することを示す値［０ｘＦＦ］である。よって、図４の時点Ｑ１において、出力制御信号ＯＣは、読出データの外部出力を禁止する論理レベル０の状態から読出データを外部出力させるべき論理レベル１の状態に遷移する。これにより、出力判断部１０４のアンドゲート１０４５は、読出データ信号ＤＲ_0-7をそのままデータ信号Ｄ_0-7として外部出力する。すなわち、図４に示す時点Ｑ１以降、メモリ１０２から読み出された読出データの外部出力が可能となるのである。 Here, the tester 200 performs settings for enabling the data read from the memory 102 to be externally output. That is, the tester 200 supplies the external address signal A _0-7 designating the specific address [0x00] to the semiconductor chip 10 over a supply period 128 times the clock cycle of the clock signal CLK as shown in FIG. As a result, the counter 1052 of the specific address determination unit 105 starts the counting operation from the start of supply of the external address signal A _0-7 indicating the specific address [0x00]. At this time, while the count value of the counter 1052 is equal to or smaller than “127”, the specific address determination signal FK maintains the logic level 0. Therefore, the output control signal OC at the logic level 0 that inhibits external output of the read data is AND. Supplied to the gate 1045. Accordingly, during this period, an 8-bit data signal D _{0-7 in} which all bits are at the logic level 0 is output to the outside regardless of the value of the read data signal DR _0-7 read from the memory 102. However, when the count value of the counter 1052 reaches “128”, the specific address determination signal FK changes from the logic level 0 to the logic level 1 state as shown in FIG. At this time, the value of the read data signal DR _0-7 read from the memory 102 by the designation of the specific address [0x00] is a value [0xFF] indicating that external output of the read data is permitted. Therefore, at time point Q1 in FIG. 4, output control signal OC transitions from a logic level 0 state in which external output of read data is prohibited to a logic level 1 state in which read data is to be externally output. As a result, the AND gate 1045 of the output determination unit 104 outputs the read data signal DR _{0-7 as it} is as the data signal D _0-7 . That is, the read data read from the memory 102 can be externally output after the time point Q1 shown in FIG.

そこで、図４に示す時点Ｑ１以降、テスタ２００は、クロック信号ＣＬＫの各クロックパルス毎に異なる番地を示す外部アドレス信号Ａ_0-7を供給してメモリ１０２に格納されているデータを順次読み出す。この際、半導体チップ１０は、メモリ１０２から読み出された読出データをデータ信号Ｄ_0-7として外部出力する。そこで、テスタ２００は、半導体チップ１０から出力されたデータ信号Ｄ_0-7を取り込み、このデータ信号Ｄ_0-7が期待値と一致しているか否かを判定することにより、セキュリティデータが正しくメモリ１０２に書き込まれたか否かをテストする。 Therefore, after time Q1 shown in FIG. 4, the tester 200 supplies the external address signal A _0-7 indicating a different address for each clock pulse of the clock signal CLK, and sequentially reads the data stored in the memory 102. At this time, the semiconductor chip 10 externally outputs the read data read from the memory 102 as the data signal D _0-7 . Therefore, the tester 200 takes in the data signal D _0-7 output from the semiconductor chip 10 and determines whether or not the data signal D _0-7 matches the expected value, so that the security data is correctly stored in the memory. Test whether it has been written to 102.

かかるテストにより、セキュリティデータが正しくメモリ１０２に書き込まれていることが確認できた場合、メモリ１０２の特定番地［０ｘ００］に格納されている値を、読出データの外部出力を不許可とする値、つまり［０ｘＦＦ］以外の値に書き換える。これにより、メモリ１０２に格納されているセキュリティデータの外部出力が不可となり、この形態で半導体チップ１０が出荷される。 If it is confirmed by the test that the security data is correctly written in the memory 102, the value stored in the specific address [0x00] of the memory 102 is set to a value that does not permit external output of read data; That is, it is rewritten to a value other than [0xFF]. As a result, the security data stored in the memory 102 cannot be externally output, and the semiconductor chip 10 is shipped in this form.

よって、図１に示される半導体チップ１０によれば、製品出荷前のテスト時には、出力可否フラグとして外部出力の許可を示す値を格納しておくことにより、メモリ１２０から読み出されたデータの外部出力を可能とする。すなわち、メモリ１２０から読み出したセキュリティデータをデータ信号Ｄ_0-7として半導体チップ１０から外部出力させることにより、テスタ２００において、セキュリティデータが正しくメモリ１２０に格納されているか否かの確認を行うことが可能となる。 Therefore, according to the semiconductor chip 10 shown in FIG. 1, by storing a value indicating permission of external output as an output enable / disable flag at the time of a test before product shipment, the data read from the memory 120 is externally stored. Enable output. That is, the security data read from the memory 120 is externally output from the semiconductor chip 10 as the data signal D _0-7 , so that the tester 200 can check whether the security data is correctly stored in the memory 120. It becomes possible.

一方、製品出荷時にはこの出力可否フラグとして外部出力を不許可とする値を格納しておくことにより、データの外部出力を禁止する。これにより、メモリに格納されているセキュリティデータの外部漏洩が防止される。 On the other hand, external output of data is prohibited by storing a value that prohibits external output as the output enable / disable flag at the time of product shipment. Thereby, external leakage of the security data stored in the memory is prevented.

また、上記実施例によれば、出荷後の半導体チップ１０に対して、推奨周波数よりも高い周波数を有する不正なクロック信号ＣＬＫを供給することにより故意に誤動作を生じさせて、不正にメモリ１２０に格納されているデータを外部出力させようとする攻撃に対しても高い耐性を発揮することができる。 In addition, according to the above embodiment, an illegal operation is intentionally caused by supplying an illegal clock signal CLK having a frequency higher than the recommended frequency to the semiconductor chip 10 after shipment, and illegally stored in the memory 120. It can also exhibit high resistance against attacks that attempt to output stored data to the outside.

すなわち、推奨周波数のクロック信号ＣＬＫを半導体チップ１０に供給してメモリ１２０からデータを読み出す場合には、例えば図５（ａ）に示すように、外部アドレス信号Ａ_0-7にて示される番地ａ１はクロック信号ＣＬＫにおけるクロックパルスＣＰ₁の立ち上がりエッジタイミングでメモリ１２０に取り込まれる。この際、メモリ１２０は、かかる番地ａ１に格納されているデータｄ１をクロックパルスＣＰ₁のタイミングで読み出す。しかしながら、実際には、内部動作の遅延によりメモリ１２０は、図５（ａ）に示す如くクロックパルスＣＰ₁の立ち上がりエッジタイミングよりも遅延時間ＴＤだけ遅延したタイミングで、データｄ１を示すデータ信号ＤＡ_0-7を送出する。従って、データレジスタ１０３は、クロックパルスＣＰ₁の次のクロックパルスＣＰ₂の立ち上がりエッジタイミングでデータｄ１を示すデータ信号ＤＡ_0-7を取り込み、これを読出データ信号ＤＲ_0-7として出力判断部１０４に供給する。 That is, when the clock signal CLK having the recommended frequency is supplied to the semiconductor chip 10 and data is read from the memory 120, for example, as shown in FIG. 5A, the address a1 indicated by the external address signal A _0-7 . It is taken into the memory 120 at the rising edge timing of the clock pulse CP ₁ in the clock signal CLK. At this time, the memory 120 reads data d1 stored in such address a1 at the timing of the clock pulse CP _1. However, in practice, the memory 120 by the delay of the internal operation, 5 at timing delayed by a delay time TD than the rising edge timing of the clock pulse CP ₁ as (a), the data signal DA ₀ indicating the data d1 _-7 is sent out. Accordingly, the data register 103 takes in the data signal DA _0-7 indicating the data d1 in the next rising edge timing of the clock pulse CP ₂ of the clock pulse CP _1, the output determination unit 104 as the read data signals DR _0-7 To supply.

すなわち、推奨周波数のクロック信号ＣＬＫによれば、クロックパルスＣＰ₁のタイミングで指定された番地ａ１に格納されているデータは、次のクロックパルスＣＰ₂のタイミングでデータレジスタ１０３に取り込まれ、これが読出データ信号ＤＲ_0-7として出力判断部１０４に供給される。 That is, according to the clock signal CLK recommended frequency, data is taken into the data register 103 at the timing of the next clock pulse CP ₂ that is stored in the clock pulse address a1 specified by the timing of CP _1, which is read The data signal DR _0-7 is supplied to the output determination unit 104.

一方、クロック信号ＣＬＫの周波数を、例えば図５（ｂ）に示すように高周波数に変動させた場合、メモリ１２０は、クロックパルスＣＰ₁の立ち上がりエッジタイミングよりも遅延時間ＴＤだけ遅延したタイミングでデータｄ１を示すデータ信号ＤＡ_0-7を送出するものの、その遅延時間ＴＤの間に次のクロックパルスＣＰ₂が供給される。よって、データレジスタ１０３は、クロックパルスＣＰ₂の立ち上がりエッジタイミングで、その直前にメモリ１２０が送出したデータｄ０を取り込み、これを読出データ信号ＤＲ_0-7として出力判断部１０４に供給することになる。 On the other hand, if the frequency of the clock signal CLK, and for example, is varied to a higher frequency as shown in FIG. 5 (b), the memory 120, data at timing delayed by a delay time TD than the rising edge timing of the clock pulse CP ₁ although transmitting data signals DA _0-7 showing the d1, the next clock pulse CP ₂ is supplied during the delay time TD. Accordingly, the data register 103 at the rising edge timing of the clock pulse CP _2, will be supplied to the output determination unit 104 of the data d0 to memory 120 is sent immediately before capture, this as read data signals DR _0-7 .

すなわち、クロック信号ＣＬＫの周波数を図５（ｂ）に示すように高い周波数に変動させると、クロックパルスＣＰ₂のタイミングでは、番地ａ１に格納されているデータｄ１ではなく、その直前にメモリ１０２から読み出されたデータｄ０がデータレジスタ１０３に取り込まれ、これが読出データ信号ＤＲ_0-7として出力判断部１０４に供給されるのである。つまり、メモリ１０２に対して番地ａ１に格納されているデータを読み出すべきアクセスを行った場合、この番地ａ１に格納されているデータｄ１とは異なるデータｄ２が読み出されるのである。 In other words, when varying the frequency of the clock signal CLK to a frequency higher as shown in FIG. 5 (b), at the timing of the clock pulse CP _2, not the data d1 is stored in the address a1, from the memory 102 immediately before The read data d0 is taken into the data register 103 and supplied to the output determination unit 104 as a read data signal _DR0-7 . That is, when the memory 102 is accessed to read data stored at the address a1, data d2 different from the data d1 stored at the address a1 is read.

従って、図５（ｂ）に示す如き不正なアクセスによれば、例え製品出荷時にメモリ１０２の特定番地［０ｘ００］に格納されている値を読出データの外部出力を不許可とする値に書き換えても、読出データの外部出力を許可する値が読み出されてしまう虞が生じる。 Therefore, according to the unauthorized access as shown in FIG. 5B, the value stored at the specific address [0x00] of the memory 102 is rewritten to a value that prohibits the external output of the read data at the time of product shipment. However, there is a possibility that a value permitting external output of read data is read.

そこで、図１及び図２に示す構成では、出力可否フラグの値として読出データの外部出力を許可する値がメモリ１０２から読み出されてしまっても、外部アドレス信号Ａ_0-7による特定番地［０ｘ００］の指定がクロック信号ＣＬＫにおけるクロック周期の１２８倍の供給期間に亘り継続して実施されない限り、その読出データの外部出力を禁止するようにしている。つまり、例え図５（ｂ）に示す如くクロック信号ＣＬＫの周波数を高周波数に変動させても、外部アドレス信号Ａ_0-7による特定番地［０ｘ００］の指定がクロック周期の１２８倍の供給期間に亘り継続して実施されない限り、カウンタ１０５２から論理レベル１のキャリーアウト信号ＣＯが送出されることはない。よって、この間、特定番地確定信号ＦＫ及び出力制御信号ＯＣは共に論理レベル０固定の状態となり、アンドゲート１０４５によって読出データの出力が禁止される。 Therefore, in the configuration shown in FIG. 1 and FIG. 2, even if the value to allow external output of the read data I is read from the memory 102 as the value of the output permission flag, specific address by an external address signal A _0-7 [ Unless the designation of “0x00” is continued for a supply period of 128 times the clock period of the clock signal CLK, external output of the read data is prohibited. That is, even if the frequency of the clock signal CLK is changed to a high frequency as shown in FIG. 5B, the designation of the specific address [0x00] by the external address signal A _0-7 is performed in the supply period 128 times the clock cycle. Unless carried out continuously for a long time, the carry-out signal CO of the logic level 1 is not sent from the counter 1052. Therefore, during this time, both the specific address determination signal FK and the output control signal OC are fixed to the logic level 0, and the output of read data is prohibited by the AND gate 1045.

更に、外部アドレス信号Ａ_0-7による特定番地［０ｘ００］の指定がクロック周期の１２８倍の供給期間に亘り継続した後は、メモリ１０２から読み出されたデータＤＡ_0-7は、図５（ａ）又は図５（ｂ）に示す如き遅延時間ＴＤの経過後の安定した状態となる。よって、データレジスタ１０３は、この安定した状態にあるデータＤＡ_0-7を最終的に取り込みこれを出力判断部１０４に供給することになるので、例えクロック信号ＣＬＫの周波数が推奨周波数よりも高くなっていても、必ず、特定番地［０ｘ００］に格納されている値、つまり読出データの外部出力を不許可とする値がフラグ値判定部１０４１に供給される。これにより、フラグ値判定部１０４１は、論理レベル０の出力可否フラグ一致信号ＦＥを生成するので、出力制御信号ＯＣは論理レベル０固定の状態となり、アンドゲート１０４５によって読出データの出力が禁止される。 Furthermore, after the specification of the specific address [0x00] by the external address signal A _0-7 continues for a supply period 128 times the clock cycle, the data DA _0-7 read from the memory 102 is shown in FIG. It becomes a stable state after the elapse of the delay time TD as shown in a) or FIG. Therefore, since the data register 103 finally takes the data DA _0-7 in the stable state and supplies it to the output determination unit 104, for example, the frequency of the clock signal CLK becomes higher than the recommended frequency. However, the value stored in the specific address [0x00], that is, a value that prohibits external output of the read data is always supplied to the flag value determination unit 1041. As a result, the flag value determination unit 1041 generates the logic level 0 output enable / disable flag match signal FE, so that the output control signal OC is fixed to the logic level 0, and the output of read data is inhibited by the AND gate 1045. .

よって、本発明によれば、クロック信号ＣＬＫの周波数を推奨周波数よりも高くして誤動作させることにより不正にメモリに格納されているデータを取得しようとする攻撃から、そのデータの漏洩を防止することが可能となる。 Therefore, according to the present invention, it is possible to prevent leakage of data from an attack that attempts to acquire data stored in the memory illegally by causing the frequency of the clock signal CLK to be higher than the recommended frequency and causing a malfunction. Is possible.

尚、上記実施例では、メモリ１２０の全記憶容量を２５６バイト、データ信号のサイズを８ビットとしたが、これに限定されるものではない。 In the above embodiment, the total storage capacity of the memory 120 is 256 bytes and the data signal size is 8 bits. However, the present invention is not limited to this.

また、上記実施例では、読出データ信号ＤＲ_0-7の外部出力を許可するか否かを示す出力可否フラグをメモリ１０２の番地［０ｘ００]に格納するようにしているが、これを他の番地に格納するようにしても良い。更に、上記実施例では、読出データの外部出力を許可する場合には出力可否フラグとして［０ｘＦＦ］を格納するようにしているが、外部出力を許可する出力可否フラグの値としては［０ｘＦＦ］以外の他の値であっても良く、そのビット数も８ビットに限定されるものではない。 In the above embodiment, the output enable / disable flag indicating whether or not external output of the read data signals DR _0-7 is permitted is stored in the address [0x00] of the memory 102. You may make it store in. Furthermore, in the above embodiment, when permitting external output of read data, [0xFF] is stored as the output enable / disable flag, but the value of the output enable / disable flag permitting external output is other than [0xFF]. Other values may be used, and the number of bits is not limited to 8 bits.

また、上記実施例では、クロック周期の１２８倍の供給期間に亘り継続して特定番地［０ｘ００]を示す外部アドレス信号Ａ_0-7が供給された場合に、メモリ１０２から出力可否フラグを読み出すようにしているが、特定番地を確定する期間は、この期間に限定されるものではない。すなわち、クロック周期のＮ（Ｎは２以上の整数）倍の供給期間に亘って特定番地を示す外部アドレス信号Ａ_0-7が供給された場合に、メモリ１０２から出力可否フラグを読み出すようにしても良い。この際、上記したＮは、メモリ１０２からデータの読み出しが開始されてからその読み出されたデータの値が安定するまでに掛かる遅延時間ＴＤを、メモリ１０２が正常に動作するクロック信号ＣＬＫの最小限界周期で除算した除算結果以上の値とする。 Further, in the above embodiment, when the external address signal A _0-7 indicating the specific address [0x00] is continuously supplied over the supply period 128 times the clock cycle, the output enable / disable flag is read from the memory 102. However, the period for determining the specific address is not limited to this period. That is, when the external address signal A _0-7 indicating a specific address is supplied over a supply period N (N is an integer of 2 or more) times the clock cycle, the output enable / disable flag is read from the memory 102. Also good. At this time, N described above represents the delay time TD required from the start of data reading from the memory 102 until the value of the read data is stabilized, and the minimum of the clock signal CLK at which the memory 102 operates normally. The value is equal to or greater than the division result divided by the limit cycle.

要するに、本発明に係る半導体メモリは、番地を示すアドレス信号（Ａ_0-7）に応じて各番地に格納されているデータを読み出すメモリ部（１０２）から読み出されたデータを外部出力する出力部（１０４、１０５）を、以下のように外部出力の許可状態及び禁止状態のうちの一方の状態に設定する。すなわち、メモリ部の特定番地に格納されている出力可否フラグが外部出力の許可を示し且つ特定番地を示すアドレス信号が所定期間に亘って継続して供給された場合に、データの外部出力を許可する許可状態に設定する。 In short, the semiconductor memory according to the present invention outputs the data read out from the memory unit (102) that reads out the data stored in each address in accordance with the address signal (A _0-7 ) indicating the address. The units (104, 105) are set to one of an external output permission state and a prohibition state as follows. That is, when the output enable / disable flag stored at a specific address in the memory unit indicates that external output is permitted and the address signal indicating the specific address is continuously supplied for a predetermined period, external output of data is permitted. Set to the permitted state.

また、上記実施例では、出力可否フラグをメモリ１０２内に格納するようにしているがこれをメモリ１０２に格納するのではなく、半導体チップ１０内に設けた固定電源（図示せぬ）によって出力可否フラグの値を表すようにしても良い。 In the above embodiment, the output enable / disable flag is stored in the memory 102. However, the output enable / disable flag is not stored in the memory 102 but is output by a fixed power source (not shown) provided in the semiconductor chip 10. The value of the flag may be expressed.

また、上記実施例では、出力可否フラグをメモリ１０２の全記憶領域に対して１つだけ設定するようにしているが、メモリ１０２の記憶領域を複数の領域に分割し、それぞれの領域毎に出力可否フラグを設けてもよい。 In the above embodiment, only one output permission flag is set for all the storage areas of the memory 102. However, the storage area of the memory 102 is divided into a plurality of areas and output for each area. An availability flag may be provided.

また、メモリ１０２としては、不揮発性メモリセル以外にも、メタルフューズや電気フューズのように１度しか書込みできないフューズセルを採用しても良い。 In addition to the nonvolatile memory cell, the memory 102 may be a fuse cell that can be written only once, such as a metal fuse or an electric fuse.

１０２メモリ
１０４出力判断部
１０５特定番地判定部
１０５１アドレス判定回路
１０５２カウンタ
１０４３、１０４５アンドゲート
102 Memory 104 Output Determination Unit 105 Specific Address Determination Unit 1051 Address Determination Circuit 1052 Counters 1043 and 1045 AND Gate

Claims

A memory unit that stores an output enable / disable flag indicating whether or not to permit external output of data at a specific address, and reads data stored at the address in accordance with an address signal indicating an address input from the outside; ,
When one of a permission state for allowing external output of the data read from the memory unit and a prohibition state for prohibiting external output of the data is set and the permission state is set, An output unit for outputting data externally,
The output unit generates a specific address determination signal after a period N (N is an integer of 2 or more) times a clock cycle after it is determined that the address indicated by the address signal is the specific address. And the output enable / disable flag read from the memory unit indicates permission of the external output, and is set to the permission state when the specific address determination signal is generated. memory.

The memory unit reads data stored in the address at a timing synchronized with a clock signal,
The output unit includes a data register that captures the data read from the memory unit at a timing synchronized with the clock, and the data captured in the data register is set in the permission state. 2. The semiconductor memory according to claim 1, wherein the semiconductor memory is externally output.

The specific address determination unit
An address determination unit that determines whether an address indicated by the address signal matches the specific address;
The number of pulses of the clock signal is counted over a period in which the address determination unit determines that the address matches the specific address, and the count value reaches N (N is an integer of 2 or more) . wherein generating the specific address determination signal, the said address in said address determination unit during a period in which the specific address is determined not to match to include a counter for resetting the count value when the The semiconductor memory according to claim 2.

A memory unit that stores an output enable / disable flag indicating whether or not to permit external output of data at a specific address, and reads data stored at the address in accordance with an address signal indicating an address input from the outside; ,
When one of a permission state for allowing external output of the data read from the memory unit and a prohibition state for prohibiting external output of the data is set and the permission state is set, An output unit for outputting data externally,
In the output unit, the output permission flag read from the memory unit indicates permission of the external output, and the address signal indicating the specific address is N (N is an integer of 2 or more) times the clock cycle. A semiconductor memory characterized by being set to the permission state when supplied continuously over a period of time.

The memory unit reads data stored in the address at a timing synchronized with a clock signal,
The output unit includes a data register that captures the data read from the memory unit at a timing synchronized with the clock, and the data captured in the data register is set in the permission state. 5. The semiconductor memory according to claim 4, wherein the semiconductor memory is externally output.

Whether or not to allow external output of data at a specific address is stored, a memory unit that reads data stored in the address according to an address signal indicating an address input from the outside,
An output unit for externally outputting the data read from the memory unit,
The output unit includes a specific address determination unit that generates a specific address determination signal after a period N (N is an integer of 2 or more) times a clock cycle after the address indicated by the address is determined as the specific address.
A semiconductor memory characterized in that external output of the data is permitted when the output enable / disable flag indicates permission of the external output and the specific address determination signal is generated.

Whether or not to allow external output of data at a specific address is stored, a memory unit that reads data stored in the address according to an address signal indicating an address input from the outside,
An output unit for externally outputting the data read from the memory unit,
The output unit continuously supplies the address signal indicating the specific output in the output enable / disable flag over a period of N (N is an integer of 2 or more) times the clock cycle. A semiconductor memory characterized by permitting external output of the data when a specific address determination signal is generated after being generated.