JP6078458B2 - Thyristor converter voltage detection error detection circuit - Google Patents

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本実施形態は、直流送電などに用いられ、複数のサイリスタを直列接続したサイリスタバルブを備えたサイリスタ変換器に設けられる順電圧検出回路及び又は逆電圧検出回路の出力の異常を検出する電圧検出異常検出回路に関する。   This embodiment is used for DC power transmission and the like, and a voltage detection abnormality that detects an abnormality in the output of a forward voltage detection circuit and / or a reverse voltage detection circuit provided in a thyristor converter having a thyristor valve in which a plurality of thyristors are connected in series The present invention relates to a detection circuit.

特許文献1及び特許文献2のようなサイリスタ変換器にあっては、順電圧検出回路または逆電圧検出回路の異常により装置が異常な運転を継続することを防止する観点から、順電圧検出回路異常検出回路および逆電圧検出回路異常検出回路が設けられる。   In the thyristor converters such as Patent Document 1 and Patent Document 2, from the viewpoint of preventing the apparatus from continuing abnormal operation due to an abnormality in the forward voltage detection circuit or the reverse voltage detection circuit, the forward voltage detection circuit is abnormal. A detection circuit and a reverse voltage detection circuit abnormality detection circuit are provided.

この場合、通常装置が正常であれば順電圧検出信号及び逆電圧検出信号がサイリスタ変換器が接続される交流系統の周波数の周期以内の期間内に順電圧検出信号及び逆電圧検出信号がHレベル及びLレベルを繰り返すことを利用し、順電圧検出回路異常検出回路および逆電圧検出回路異常検出回路は順電圧検出信号や逆電圧検出信号が所定期間HレベルやLレベルを継続することを異常として検出することが通常行われる。   In this case, if the normal device is normal, the forward voltage detection signal and the reverse voltage detection signal are at the H level within the period of the frequency of the AC system to which the thyristor converter is connected. In addition, the forward voltage detection circuit abnormality detection circuit and the reverse voltage detection circuit abnormality detection circuit use the repetition of L level and L level as an abnormality when the forward voltage detection signal or the reverse voltage detection signal continues to be at the H level or the L level for a predetermined period. It is usually done to detect.

また、ゲート制御装置が1重系の場合、順電圧検出回路や逆電圧検出回路の異常検出時限は故障原因の究明を容易にする観点から商用周波検出リレーの設定時限より短くし、100ms程度とすることが望ましい。尚、このように順電圧検出回路及び逆電圧検出回路の異常検出時限が比較的短い場合は、バイパスペア運転のような特殊運転の場合はバイパスペアアームは装置が正常であってもバイパスペア状態は順電圧検出信号及び逆電圧検出信号の異常検出信号はロックされる様になっている。   In addition, when the gate control device is a single system, the abnormality detection time limit of the forward voltage detection circuit and the reverse voltage detection circuit is shorter than the set time limit of the commercial frequency detection relay from the viewpoint of facilitating investigation of the cause of failure, and is about 100 ms. It is desirable to do. In addition, when the abnormality detection time limit of the forward voltage detection circuit and the reverse voltage detection circuit is relatively short as described above, in the case of special operation such as bypass pair operation, the bypass pair arm is in the bypass pair state even if the device is normal. The anomaly detection signal of the forward voltage detection signal and the reverse voltage detection signal is locked.

特開平5−56663号公報Japanese Patent Laid-Open No. 5-56663 特開平5−344707号公報JP-A-5-344707

特許文献1及び特許文献2の回路では装置故障が発生しなくとも停止時の主回路現象により電圧検出回路の異常を不要に検出してしまう問題があった。こうした不要検出を回避するためには順電圧回路FV及び逆電圧検出回路RVの時限を極端に長くすることにより、直流電圧の重畳という過渡現象の影響を排除しようとすると、商用周波数浸入検出リレ−の検出時限(概略150ms)や連続転流失敗検出との協調がとれなくなり、実際の動作が発生した場合に不具合の原因究明がしづらくなるという問題が発生する。   In the circuits of Patent Document 1 and Patent Document 2, there is a problem that an abnormality of the voltage detection circuit is unnecessarily detected due to the main circuit phenomenon at the time of stoppage even if a device failure does not occur. In order to avoid such unnecessary detection, if the time limit of the forward voltage circuit FV and the reverse voltage detection circuit RV is made extremely long to eliminate the influence of the transient phenomenon of DC voltage superposition, a commercial frequency intrusion detection relay is used. The detection time limit (approximately 150 ms) and the continuous commutation failure detection cannot be coordinated, and there is a problem that it becomes difficult to investigate the cause of the malfunction when an actual operation occurs.

本実施形態の目的は、検出時限を極端に長くすることなく、且つ、変換器停止時の不要動作をすることの無い、順電圧検出回路及び又は逆電圧検出回路の出力の異常を検出する電圧検出異常検出回路を提供することにある。   The purpose of this embodiment is to detect abnormalities in the output of the forward voltage detection circuit and / or the reverse voltage detection circuit without making the detection time limit extremely long and without causing unnecessary operation when the converter is stopped. An object of the present invention is to provide a detection abnormality detection circuit.

代表的な実施形態によれば、電力系統の電力を電力変換するものであって、前記電力系統との間に遮断器が接続され、複数個のサイリスタを直列接続して構成されるサイリスタバルブを備えたサイリスタ変換器において、前記各サイリスタにそれぞれ印加される順電圧を検出して順電圧検出信号を出力する複数の順電圧検出回路と、前記サイリスタの少なくとも一つに印加される逆電圧を検出して逆電圧検出信号を出力する逆電圧検出回路と、制御回路からのゲートブロック信号を受信後所定時間パルス信号を出力するワンショット回路と、前記ワンショット回路の出力信号、前記制御回路からのバイパスペア信号及び前記遮断器の開放状態を示す遮断器開放状態検出信号をそれぞれ入力し、これらの信号が全て存在しないとき論理信号を出力する論理和回路と、前記順電圧検出信号を反転する第1の反転回路と、前記逆電圧検出信号を反転する第2の反転回路と、前記論理和回路の出力をそれぞれ一方の入力端子に入力し、それぞれ他方の入力端子に前記順電圧検出信号前記逆電圧検出信号前記第1の反転回路、及び前記第2の反転回路の出力をそれぞれ入力し論理積条件が成立したとき論理信号をそれぞれ出力する4個の論理積回路と、前記各論理積回路の出力を入力し、前記ワンショット回路の出力パルス時間より短い所定時間だけ遅延させて出力する4個の遅延回路と、前記各遅延回路の出力をそれぞれ各々に有するセット端子に入力し、各々に有する出力端子から順電圧信号連続有異常信号逆電圧信号連続有異常信号順電圧信号連続無異常信号及び逆電圧信号連続無異常信号をそれぞれ出力し、前記制御回路からのリセット信号を各々に有するリセット端子に入力したとき出力信号が無しとなる4個のリセットフリップフロップと、を具備したサイリスタ変換器の電圧検出異常検出回路である。 According to a typical embodiment, the power of the electric power system is converted into electric power, and a circuit breaker is connected between the electric power system and a thyristor valve configured by connecting a plurality of thyristors in series. A plurality of forward voltage detection circuits for detecting a forward voltage applied to each thyristor and outputting a forward voltage detection signal; and detecting a reverse voltage applied to at least one of the thyristors. and a reverse voltage detection circuit for outputting a reverse voltage detection signal, the one-shot circuit for outputting a predetermined time Mapa pulse signal after receiving a gate block signal from the control circuit, the output signal of the one-shot circuit, the control a bypass pair signal and breaker open state detection signal indicating the open state of the circuit breaker from the circuit inputs respectively, out of the logic signals when these signals are all absent A first summing circuit for inverting the forward voltage detection signal, a second inverting circuit for inverting the reverse voltage detection signal, and the output of the OR circuit are input to one input terminal, respectively. The forward voltage detection signal , the reverse voltage detection signal , the output of the first inversion circuit, and the output of the second inversion circuit are input to the other input terminals, respectively , and the logical signal is output when the logical product condition is satisfied. 4 AND circuits to be output, 4 delay circuits to which outputs of the AND circuits are input, and output after being delayed by a predetermined time shorter than an output pulse time of the one-shot circuit, and the delays input to the set terminal having an output of the circuit to each respective forward voltage signal continuously perforated abnormality signal from an output terminal with each reverse voltage signal continuously perforated abnormality signal, the forward voltage signal continuously no abnormal signal, and the reverse voltage signal Continued no abnormal signal is output, respectively, the control circuit voltage detection abnormality of the thyristor converter equipped with four reset flip-flop output signal is no when input to the reset terminal, the having a reset signal to each of the This is a detection circuit.

本実施形態が適用される直流送電系統を示す図。The figure which shows the DC power transmission system with which this embodiment is applied. 図1の12相サイリスタ変換器の主回路を説明するための図。The figure for demonstrating the main circuit of the 12 phase thyristor converter of FIG. 図2のサイリスタ変換器のうちの一部のサイリスタバルブを説明するためのサイリスタバルブモジュールの接続を表す図。The figure showing the connection of the thyristor valve module for demonstrating some thyristor valves of the thyristor converter of FIG. 図3のサイリスタバルブを構成する1台のサイリスタバルブモジュールの内部を表す回路図。The circuit diagram showing the inside of one thyristor valve module which constitutes the thyristor valve of FIG. 従来の電圧検出異常検出回路の概略構成図。The schematic block diagram of the conventional voltage detection abnormality detection circuit. 図5の動作を説明するためのタイムチャート。6 is a time chart for explaining the operation of FIG. 本実施形態の電圧検出異常検出回路を説明するための概略構成図。The schematic block diagram for demonstrating the voltage detection abnormality detection circuit of this embodiment. 図7の動作を説明するためのタイムチャート。8 is a time chart for explaining the operation of FIG.

以下、実施の形態について、図面を参照して説明するが、始めに従来の装置である、特許文献1、2における発明の課題について、図1〜図6を参照して説明する。図1は、電力系統Aと電力系統Bの間に、変圧器1、2と、7、8を介して接続される直流送電回路を示すもので、直列接続されるサイリスタ変換器3と4、更に直列接続されるサイリスタ変換器5と6、DCリアクトル9、10を備えている。尚、システムによってはDCリアクトルは9、10のいずれか片方のみの場合もある。   Hereinafter, embodiments will be described with reference to the drawings. First, problems of the inventions in Patent Documents 1 and 2, which are conventional devices, will be described with reference to FIGS. FIG. 1 shows a DC power transmission circuit connected between a power system A and a power system B via transformers 1, 2, 7, and 8. Thyristor converters 3 and 4 connected in series, Furthermore, thyristor converters 5 and 6 and DC reactors 9 and 10 connected in series are provided. Depending on the system, the DC reactor may be only one of 9 and 10.

図2は図1のサイリスタ変換器5、6である、12相構成のサイリスタ変換器の主回路を説明するための図で、これは以下のように構成されている。電力変換器を構成する12個のサイリスタアームからなり、各サイリスタアームにはサイリスタバルブ5U、5V、5W、5X、5Y、5Z、6U、6V、6W、6X、6Y、6Zが接続されている。   FIG. 2 is a diagram for explaining a main circuit of a 12-phase thyristor converter, which is the thyristor converters 5 and 6 of FIG. 1, and is configured as follows. It consists of 12 thyristor arms constituting a power converter, and thyristor valves 5U, 5V, 5W, 5X, 5Y, 5Z, 6U, 6V, 6W, 6X, 6Y, and 6Z are connected to each thyristor arm.

サイリスタ変換器5の交流出力端子には、高圧側変換用変圧器7の一次側巻線(星形結線)が接続され、また変圧器7の二次側巻線(星形結線)が電力系統Bに接続されている。サイリスタ変換器6の交流出力端子には、低圧側変換用変圧器8の一次側巻線(三角形結線)が接続され、また変圧器8の二次側巻線(星形結線)が電力系統Bに接続されている。   The primary output winding (star connection) of the high voltage side conversion transformer 7 is connected to the AC output terminal of the thyristor converter 5, and the secondary winding (star connection) of the transformer 7 is connected to the power system. Connected to B. The primary side winding (triangular connection) of the low-voltage side conversion transformer 8 is connected to the AC output terminal of the thyristor converter 6, and the secondary winding (star connection) of the transformer 8 is connected to the power system B. It is connected to the.

図3は図2のサイリスタバルブ5Uの構成を説明するための図である。サイリスタバルブ5Uは一般に図3に示される様にサイリスタバルブモジュール5UM−1〜5UM−Nを複数個直列接続して構成される。サイリスタバルブ5V、5W、5X、5Y、5Z、6U、6V、6W、6X、6Y、6Zも同様な構成である。   FIG. 3 is a view for explaining the configuration of the thyristor valve 5U of FIG. The thyristor valve 5U is generally constituted by connecting a plurality of thyristor valve modules 5UM-1 to 5UM-N in series as shown in FIG. The thyristor valves 5V, 5W, 5X, 5Y, 5Z, 6U, 6V, 6W, 6X, 6Y, and 6Z have the same configuration.

図4は図3のサイリスタバルブモジュール5UM−1〜5UM−Nのうちのサイリスタバルブモジュールの1組を示すもので、例えば7個の光サイリスタTH1〜TH7(以下単にサイリスタTH1〜TH7と称する)を直列接続し、直列接続の両端部にそれぞれアノードリアクトルAL1、AL2を接続し、サイリスタTH1にコンデンサC1と抵抗RS1の直列回路からなるスナバ回路を並列に接続し、コンデンサC1と抵抗RS1からなるスナバ回路に並列に分圧抵抗RD1と電圧検出器VD1の直列回路を接続し、他のサイリスタTH2〜TH7にも同様にスナバ回路、電圧検出器を接続したものである。   FIG. 4 shows one set of thyristor valve modules among the thyristor valve modules 5UM-1 to 5UM-N of FIG. 3, for example, seven optical thyristors TH1 to TH7 (hereinafter simply referred to as thyristors TH1 to TH7). A series connection, anode reactors AL1 and AL2 are connected to both ends of the series connection, a snubber circuit consisting of a series circuit of a capacitor C1 and a resistor RS1 is connected in parallel to a thyristor TH1, and a snubber circuit consisting of a capacitor C1 and a resistor RS1 A series circuit of a voltage dividing resistor RD1 and a voltage detector VD1 is connected in parallel, and a snubber circuit and a voltage detector are similarly connected to the other thyristors TH2 to TH7.

すなわち、サイリスタTH2にコンデンサC2と抵抗RS2の直列回路からなるスナバ回路を並列に接続し、コンデンサC2と抵抗RS2からなるスナバ回路に並列に分圧抵抗RD2と電圧検出器VD2の直列回路を接続し、
サイリスタTH3にコンデンサC3と抵抗RS3の直列回路からなるスナバ回路を並列に接続し、コンデンサC3と抵抗RS3からなるスナバ回路に並列に分圧抵抗RD3と電圧検出器VD3の直列回路を接続し、
サイリスタTH4にコンデンサC4と抵抗RS4の直列回路からなるスナバ回路を並列に接続し、コンデンサC4と抵抗RS4からなるスナバ回路に並列に分圧抵抗RD4と電圧検出器VD4の直列回路を接続し、
サイリスタTH5にコンデンサC5と抵抗RS5の直列回路からなるスナバ回路を並列に接続し、コンデンサC5と抵抗RS5からなるスナバ回路に並列に分圧抵抗RD5と電圧検出器VD5の直列回路を接続し、
サイリスタTH6にコンデンサC6と抵抗RS6の直列回路からなるスナバ回路を並列に接続し、コンデンサC6と抵抗RS6からなるスナバ回路に並列に分圧抵抗RD6と電圧検出器VD6の直列回路を接続し、
サイリスタTH7にコンデンサC7と抵抗RS7の直列回路からなるスナバ回路を並列に接続し、コンデンサC7と抵抗RS7からなるスナバ回路に並列に分圧抵抗RD7と電圧検出器VD7の直列回路を接続したものである。
That is, a snubber circuit composed of a series circuit of a capacitor C2 and a resistor RS2 is connected in parallel to the thyristor TH2, and a series circuit of a voltage dividing resistor RD2 and a voltage detector VD2 is connected in parallel to a snubber circuit composed of the capacitor C2 and the resistor RS2. ,
A snubber circuit composed of a series circuit of a capacitor C3 and a resistor RS3 is connected in parallel to the thyristor TH3, and a series circuit of a voltage dividing resistor RD3 and a voltage detector VD3 is connected in parallel to a snubber circuit composed of the capacitor C3 and the resistor RS3.
A snubber circuit consisting of a series circuit of a capacitor C4 and a resistor RS4 is connected in parallel to the thyristor TH4, and a series circuit of a voltage dividing resistor RD4 and a voltage detector VD4 is connected in parallel to a snubber circuit consisting of a capacitor C4 and a resistor RS4.
A snubber circuit composed of a series circuit of a capacitor C5 and a resistor RS5 is connected in parallel to the thyristor TH5, and a series circuit of a voltage dividing resistor RD5 and a voltage detector VD5 is connected in parallel to the snubber circuit composed of the capacitor C5 and the resistor RS5.
A snubber circuit composed of a series circuit of a capacitor C6 and a resistor RS6 is connected in parallel to the thyristor TH6, and a series circuit of a voltage dividing resistor RD6 and a voltage detector VD6 is connected in parallel to the snubber circuit composed of the capacitor C6 and the resistor RS6.
A snubber circuit composed of a series circuit of a capacitor C7 and a resistor RS7 is connected in parallel to the thyristor TH7, and a series circuit of a voltage dividing resistor RD7 and a voltage detector VD7 is connected in parallel to the snubber circuit composed of the capacitor C7 and the resistor RS7. is there.

なお、サイリスタTH1〜TH7の各ゲートには、図示しないゲート制御回路からのゲート信号をそれぞれゲート用ライトガイドG1〜G7を介して供給されるようになっている。   A gate signal from a gate control circuit (not shown) is supplied to the gates of the thyristors TH1 to TH7 via gate light guides G1 to G7, respectively.

電圧検出器VD1〜VD6には、各々順電圧検出回路FV1〜FV6を備えている。電圧検出器VD7には、順電圧検出回路FV7と逆電圧検出回路RV7を備えている。   The voltage detectors VD1 to VD6 are provided with forward voltage detection circuits FV1 to FV6, respectively. The voltage detector VD7 includes a forward voltage detection circuit FV7 and a reverse voltage detection circuit RV7.

順電圧検出回路FV1〜FV7は、いずれもサイリスタに順方向(サイリスタのアノードからカソードに向かう方向)の電圧が印加されたとき、発光ダイオードが発光し、この光信号を光電変換器により電圧信号に変換し、これらの電圧信号を各々電圧検出用ライトガイドF1〜F7を介して図示しない制御回路に出力するようになっている。   In each of the forward voltage detection circuits FV1 to FV7, when a forward voltage (direction from the anode to the cathode of the thyristor) is applied to the thyristor, the light emitting diode emits light, and this optical signal is converted into a voltage signal by the photoelectric converter. These voltage signals are converted and output to a control circuit (not shown) via voltage detection light guides F1 to F7, respectively.

逆電圧検出回路RV1は、順電圧検出回路FVと同様に、サイリスタに逆方向(サイリスタのカソードからアノードに向かう方向)の電圧が印加されたとき、発光ダイオードが発光し、この光信号を光電変換器により電圧信号に変換し、この電圧信号を電圧検出用ライトガイドR1を介して図示しない制御回路に出力するようになっている。逆電圧検出回路RV2は、逆電圧検出回路RV1と同様に、サイリスタに逆方向(サイリスタのカソードからアノードに向かう方向)の電圧が印加されたとき、発光ダイオードが発光し、この光信号を光電変換器により電圧信号に変換し、この電圧信号を電圧検出用ライトガイド(図示せず)を介して図示しない制御回路に出力するようになっている。   Similarly to the forward voltage detection circuit FV, the reverse voltage detection circuit RV1 emits light from a light emitting diode when a reverse voltage (direction from the cathode of the thyristor toward the anode) is applied to the thyristor, and photoelectrically converts this optical signal. The voltage signal is converted by a detector, and the voltage signal is output to a control circuit (not shown) via the voltage detection light guide R1. As with the reverse voltage detection circuit RV1, the reverse voltage detection circuit RV2 emits light from a light emitting diode when a reverse voltage (direction from the cathode of the thyristor toward the anode) is applied to the thyristor, and photoelectrically converts this optical signal. The voltage signal is converted by a detector, and the voltage signal is output to a control circuit (not shown) via a voltage detection light guide (not shown).

サイリスタ変換器3、4、5、6は、いずれも同一構成で、電力系統(図1のA、B)の電力を電力変換するものであって、複数個のサイリスタを直列接続してなるサイリスタバルブモジュールを複数組配置し、各サイリスタバルブモジュールを直列接続して構成されるサイリスタバルブを備え、電力系統との間に接続された遮断器(図示しない)の開放状態を検出し、これに対応する遮断器開放状態検出信号、サイリスタバルブに与えるバイパスペア信号(BPP信号)、リセット信号、前記サイリスタバルブに与えるゲートブロック信号(GB信号)、サイリスタバルブに対して与えるゲート信号を所望の時期に出力する制御回路(図示せず)を備えている。   The thyristor converters 3, 4, 5, and 6 are all configured in the same way and convert power of the power system (A and B in FIG. 1), and are formed by connecting a plurality of thyristors in series. Multiple sets of valve modules are arranged, and each thyristor valve module is connected in series to provide a thyristor valve, which detects the open state of a circuit breaker (not shown) connected to the power system and responds to this. Circuit breaker open state detection signal, bypass pair signal (BPP signal) given to thyristor valve, reset signal, gate block signal (GB signal) given to said thyristor valve, and gate signal given to thyristor valve are outputted at desired timing A control circuit (not shown).

図5は従来の技術の電圧検出異常検出回路の構成図である。論理和回路31は図4に示す各サイリスタバルブモジュールを構成する各サイリスタにそれぞれ印加される順電圧を検出して順電圧検出信号(FV信号)を出力する複数の順電圧検出回路FV1〜FVNを図示しない光―電気変換回路にて受信し、電気信号に変換した後にこれらの信号の論理和集約を行い順電圧検出信号(FV信号)を出力する。反転回路17は論理和回路31の出力を反転する第1の反転回路である。   FIG. 5 is a configuration diagram of a conventional voltage detection abnormality detection circuit. The OR circuit 31 detects a forward voltage applied to each thyristor constituting each thyristor valve module shown in FIG. 4 and outputs a plurality of forward voltage detection circuits FV1 to FVN for outputting a forward voltage detection signal (FV signal). The signal is received by an opto-electric conversion circuit (not shown), converted into an electric signal, and then the logical sum of these signals is integrated to output a forward voltage detection signal (FV signal). The inversion circuit 17 is a first inversion circuit that inverts the output of the OR circuit 31.

反転回路18は図4に示すサイリスタバルブモジュールを構成するサイリスタの少なくとも一つに印加される逆電圧を検出して逆電圧検出信号を出力する逆電圧検出回路RV1を図示しない光―電気変換回路にて受信し、電気信号に変換した逆電圧検出信号(RV信号)を反転する第2の反転回路である。   The inverting circuit 18 detects a reverse voltage applied to at least one of the thyristors constituting the thyristor valve module shown in FIG. 4 and outputs a reverse voltage detection signal to a photoelectric conversion circuit (not shown). And a second inverting circuit for inverting the reverse voltage detection signal (RV signal) received and converted into an electrical signal.

論理和回路12は図1に示す電力系統と変圧器7及び8の間に設置されている図示されない遮断器からの遮断器の開放状態信号と図示されない制御回路からのバイパスペア信号(BPP信号)の論理和を出力する論理和回路である。   The OR circuit 12 includes a circuit breaker open state signal from a circuit breaker (not shown) installed between the power system shown in FIG. 1 and the transformers 7 and 8, and a bypass pair signal (BPP signal) from a control circuit (not shown). Is a logical sum circuit that outputs a logical sum of

反転回路32は論理和回路12の出力を反転する第3の反転回路である。 The inversion circuit 32 is a third inversion circuit that inverts the output of the OR circuit 12.

論理積回路13は論理和回路31の出力を一方の入力端子に入力し、他方の入力端子に第3の反転回路32の出力を入力し論理積条件が成立したとき論理信号を出力する第1の論理積回路である。 The logical product circuit 13 inputs the output of the logical sum circuit 31 to one input terminal, inputs the output of the third inverting circuit 32 to the other input terminal, and outputs a logical signal when the logical product condition is satisfied. AND circuit.

論理積回路14は第1の反転回路17の出力を一方の入力端子に入力し、他方の入力端子に第3の反転回路32の出力を入力し論理積条件が成立したとき論理信号を出力する第2の論理積回路である。   The AND circuit 14 inputs the output of the first inverting circuit 17 to one input terminal, inputs the output of the third inverting circuit 32 to the other input terminal, and outputs a logic signal when the AND condition is satisfied. This is a second AND circuit.

論理積回路15は図4に示すサイリスタバルブモジュールを構成するサイリスタの少なくとも一つに印加される逆電圧を検出して逆電圧検出信号を出力する逆電圧検出回路RV1を図示しない光―電気変換回路にて受信し、電気信号に変換した逆電圧検出信号(RV信号)を一方の入力端子に入力し、他方の入力端子に第3の反転回路32の出力を入力し論理積条件が成立したとき論理信号を出力する第3の論理積回路である。   The AND circuit 15 detects a reverse voltage applied to at least one of the thyristors constituting the thyristor valve module shown in FIG. 4, and outputs a reverse voltage detection signal RV1 which is not shown in the figure. When the reverse voltage detection signal (RV signal) received and converted into an electric signal is input to one input terminal and the output of the third inverting circuit 32 is input to the other input terminal, the logical product condition is satisfied. A third AND circuit that outputs a logic signal.

論理積回路16は第2の反転回路18の出力を一方の入力端子に入力し、他方の入力端子に第3の反転回路32の出力を入力し論理積条件が成立したとき論理信号を出力する第4の論理積回路である。   The AND circuit 16 inputs the output of the second inverting circuit 18 to one input terminal, inputs the output of the third inverting circuit 32 to the other input terminal, and outputs a logic signal when the AND condition is satisfied. This is a fourth logical product circuit.

遅延回路19は第1の論理積回路13の出力信号がHレベル状態である継続時間があらかじめ設定された時間T1以上である場合に出力がHレベルとなる第1の遅延回路である。   The delay circuit 19 is a first delay circuit whose output becomes H level when the duration time during which the output signal of the first AND circuit 13 is in the H level state is equal to or longer than a preset time T1.

遅延回路20は第2の論理積回路14の出力信号がHレベル状態である継続時間があらかじめ設定された時間T2以上である場合に出力がHレベルとなる第2の遅延回路である。   The delay circuit 20 is a second delay circuit whose output becomes H level when the duration time during which the output signal of the second AND circuit 14 is in the H level state is equal to or longer than a preset time T2.

遅延回路21は第3の論理積回路15の出力信号がHレベル状態である継続時間があらかじめ設定された時間T3以上である場合に出力がHレベルとなる第3の遅延回路である。   The delay circuit 21 is a third delay circuit whose output becomes H level when the duration time during which the output signal of the third AND circuit 15 is in the H level state is equal to or longer than a preset time T3.

遅延回路22は第4の論理積回路16の出力信号がHレベル状態である継続時間があらかじめ設定された時間T4以上である場合に出力がHレベルとなる第4の遅延回路である。   The delay circuit 22 is a fourth delay circuit whose output becomes H level when the duration time during which the output signal of the fourth AND circuit 16 is in the H level state is equal to or longer than a preset time T4.

ここで、遅延回路19〜22の設定時限T1〜T4は概略100ms程度に設定されることがある。   Here, the setting time periods T1 to T4 of the delay circuits 19 to 22 may be set to about 100 ms.

フリップフロップ23は第1の遅延回路の出力をセット端子に入力し、図示しない制御回路からのリセット信号をリセット端子に入力し、セット端子Hレベル且つ、リセット端子がLレベルのとき出力がHにセットされる第1のフリップフロップであり、その出力信号は順電圧信号連続有異常信号(FV信号連続有異常)となる。   The flip-flop 23 inputs the output of the first delay circuit to the set terminal, inputs a reset signal from a control circuit (not shown) to the reset terminal, and the output becomes H when the set terminal is at the H level and the reset terminal is at the L level. This is the first flip-flop to be set, and its output signal becomes a forward voltage signal continuous abnormality signal (FV signal continuous abnormality).

フリップフロップ24は第2の遅延回路の出力をセット端子に入力し、図示しない制御回路からのリセット信号をリセット端子に入力し、セット端子Hレベル且つ、リセット端子がLレベルのとき出力がHにセットされる第2のフリップフロップであり、その出力信号は順電圧信号連続無異常信号(FV信号連続無異常)となる。   The flip-flop 24 inputs the output of the second delay circuit to the set terminal, inputs a reset signal from a control circuit (not shown) to the reset terminal, and the output becomes H when the set terminal is at the H level and the reset terminal is at the L level. The second flip-flop to be set, and its output signal becomes a forward voltage signal continuous non-abnormal signal (FV signal continuous non-abnormal).

フリップフロップ25は第3の遅延回路の出力をセット端子に入力し、図示しない制御回路からのリセット信号をリセット端子に入力し、セット端子Hレベル且つ、リセット端子がLレベルのとき出力がHにセットされる第3のフリップフロップであり、その出力信号は逆電圧信号連続有異常信号(RV信号連続有異常)となる。   The flip-flop 25 inputs the output of the third delay circuit to the set terminal, inputs a reset signal from a control circuit (not shown) to the reset terminal, and the output becomes H when the set terminal is at the H level and the reset terminal is at the L level. The third flip-flop to be set, and its output signal becomes a reverse voltage signal continuous abnormality signal (RV signal continuous abnormality).

フリップフロップ26は第4の遅延回路の出力をセット端子に入力し、図示しない制御回路からのリセット信号をリセット端子に入力し、セット端子Hレベル且つ、リセット端子がLレベルのとき出力がHにセットされる第4のフリップフロップであり、その出力信号は逆電圧信号連続無異常信号(RV信号連続無異常)となる。   The flip-flop 26 inputs the output of the fourth delay circuit to the set terminal, inputs a reset signal from a control circuit (not shown) to the reset terminal, and the output becomes H when the set terminal is at the H level and the reset terminal is at the L level. The fourth flip-flop to be set, and its output signal becomes a reverse voltage signal continuous non-abnormal signal (RV signal continuous non-abnormal).

図6は図5の回路の動作を示すタイムチャートである。変換器が運転中は、図1に示す電力系統と変圧器7及び8の間に設置されている図示されない遮断器は投入状態であるので遮断器開放状態信号はLレベルであり、図示されない制御回路からのバイパスペア信号(BPP信号)もLレベルである。よって論理和回路12の出力はLレベルであり、反転回路32の出力はHレベルである。   FIG. 6 is a time chart showing the operation of the circuit of FIG. While the converter is in operation, since the circuit breaker (not shown) installed between the power system shown in FIG. 1 and the transformers 7 and 8 is in the on state, the circuit breaker open state signal is at L level, and control not shown in the figure. The bypass pair signal (BPP signal) from the circuit is also at the L level. Therefore, the output of the OR circuit 12 is L level, and the output of the inverting circuit 32 is H level.

さらに、変換器が運転中はサイリスタバルブがターンオンとターンオフを繰り返すので、時刻t1でサイリスタがターンオフし、サイリスタの電圧が逆電圧検出レベルを負方向に超えるとRV信号がHレベルとなり、反転回路18の出力はLレベルであり、論理積回路15の出力はHレベルであり、論理積回路16の出力はLレベルである。このときサイリスタの電圧は順電圧検出レベル以下であるので論理和回路31の出力であるFV信号はLレベルであり、反転回路17の出力はHレベルであり、論理積回路13の出力はLレベルであり、論理積回路14の出力はHレベルである。   Further, since the thyristor valve repeats turning on and off while the converter is operating, the thyristor is turned off at time t1, and when the voltage of the thyristor exceeds the reverse voltage detection level in the negative direction, the RV signal becomes H level, and the inverting circuit 18 Are at the L level, the output of the AND circuit 15 is at the H level, and the output of the AND circuit 16 is at the L level. At this time, since the voltage of the thyristor is lower than the forward voltage detection level, the FV signal output from the OR circuit 31 is at L level, the output of the inverting circuit 17 is at H level, and the output of the AND circuit 13 is at L level. The output of the AND circuit 14 is at the H level.

時刻t2でサイリスタの電圧が逆電圧検出レベルを正方向に超えるとRV信号がLレベルとなり、反転回路18の出力はHレベルであり、論理積回路15の出力はLレベルであり、論理積回路16の出力はHレベルである。さらにサイリスタの電圧が順電圧検出レベルを正方向に超えると論理和回路31の出力であるFV信号はHレベルとなり、反転回路17の出力はLレベルとなり、論理積回路13の出力はHレベルであり、論理積回路14の出力はLレベルである。   When the voltage of the thyristor exceeds the reverse voltage detection level in the positive direction at time t2, the RV signal becomes L level, the output of the inverting circuit 18 is H level, the output of the AND circuit 15 is L level, and the AND circuit The output of 16 is H level. Further, when the voltage of the thyristor exceeds the forward voltage detection level in the positive direction, the FV signal that is the output of the OR circuit 31 becomes H level, the output of the inverting circuit 17 becomes L level, and the output of the AND circuit 13 is H level. Yes, the output of the AND circuit 14 is at L level.

時刻t3でサイリスタがターンオフすると、このときサイリスタの電圧は順電圧検出レベル以下であるので論理和回路31の出力であるFV信号はLレベルであり、反転回路17の出力はHレベルであり、論理積回路13の出力はLレベルであり、論理積回路14の出力はHレベルである。   When the thyristor is turned off at time t3, since the voltage of the thyristor is below the forward voltage detection level at this time, the FV signal that is the output of the OR circuit 31 is L level, and the output of the inverting circuit 17 is H level. The output of the product circuit 13 is L level, and the output of the AND circuit 14 is H level.

時刻t4でサイリスタがターンオフし、サイリスタの電圧が逆電圧検出レベルを負方向に超えるとRV信号がHレベルとなり、反転回路18の出力はLレベルであり、論理積回路15の出力はHレベルであり、論理積回路16の出力はLレベルである。   When the thyristor is turned off at time t4 and the voltage of the thyristor exceeds the reverse voltage detection level in the negative direction, the RV signal becomes H level, the output of the inverting circuit 18 is L level, and the output of the AND circuit 15 is H level. Yes, the output of the AND circuit 16 is at L level.

この様に、電力系統の周波数の1サイクルの間に1回以上HレベルとLレベルを繰り返すので、論理積回路13、14、15、16は各々遅延回路19、20、21、22の設定時限T1、T2、T3、T4より長い期間継続してHレベルとなることは無い。よってフリップフロップ23、24、25、26はセットされることがないので順電圧無異常検出信号(FV信号連続無異常)、逆電圧有異常検出信号(RV信号連続有異常)、逆電圧無異常検出信号(RV信号連続無異常)のいずれも検出されないことになる。   In this manner, since the H level and the L level are repeated at least once during one cycle of the frequency of the power system, the AND circuits 13, 14, 15, and 16 are set time limits of the delay circuits 19, 20, 21, and 22, respectively. There is no continuous H level for a period longer than T1, T2, T3, and T4. Therefore, since the flip-flops 23, 24, 25 and 26 are not set, the forward voltage no abnormality detection signal (FV signal continuous no abnormality), the reverse voltage presence abnormality detection signal (RV signal continuous abnormality), the reverse voltage no abnormality None of the detection signals (RV signal continuous no abnormality) is detected.

ここで、図6には記載されていないが、運転中に何らかの部品故障で逆電圧信号RVが連続的にHレベルになると論理積回路15の出力が連続的にHレベルとなるので遅延回路21の設定時限T3以上の間、論理積回路15の出力がHレベルを継続した段階でフリップフロプ26がセットされ逆電圧有異常検出信号(RV信号連続有異常)となる。   Here, although not shown in FIG. 6, when the reverse voltage signal RV continuously becomes H level due to some component failure during operation, the output of the AND circuit 15 continuously becomes H level, so that the delay circuit 21 The flip-flop 26 is set when the output of the AND circuit 15 continues to be at the H level for the set time T3 or longer, and becomes a reverse voltage abnormality detection signal (RV signal continuous abnormality).

尚、バイパスペア期間中は装置故障が発生しなくても主回路的にFV信号及びRV信号が継続的にLレベルになるので、図示されない制御回路からBPP信号をHレベルにすることにより論理和回路12の出力がHレベルとなり、さらに反転回路32の出力がLレベルとなるので、論理積回路13、14、15、16の片端の入力がLレベルとなるのでもう片端の信号状態に関係なく論理積回路13、14、15、16の出力はLレベルとなることにより順電圧有異常検出信号(FV信号連続有異常)、順電圧無異常検出信号(FV信号連続無異常)、逆電圧有異常検出信号(RV信号連続有異常)、逆電圧無異常検出信号(RV信号連続無異常)の不要動作を防いでいる。   During the bypass pair period, the FV signal and the RV signal are continuously at the L level in the main circuit even if no device failure occurs. Therefore, the logical sum is obtained by setting the BPP signal to the H level from a control circuit (not shown). Since the output of the circuit 12 becomes H level and the output of the inverting circuit 32 becomes L level, the input at one end of the AND circuits 13, 14, 15 and 16 becomes L level, so regardless of the signal state at the other end. When the outputs of the AND circuits 13, 14, 15, and 16 become L level, a forward voltage presence / absence detection signal (FV signal continuous presence / absence), a forward voltage absence / abnormality detection signal (FV signal continuity / abnormality), a reverse voltage presence Unnecessary operations of the abnormality detection signal (RV signal continuous abnormality) and the reverse voltage non-abnormality detection signal (RV signal continuous abnormality) are prevented.

さらに、図1に示す電力系統と変圧器7及び8の間に設置されている図示されない遮断器が開放状態である場合は主回路的にFV信号及びRV信号が継続的にLレベルになるほか、誘導や残留電荷等でFV信号及びRV信号が継続的にHレベルになることがあるので、図1に示す電力系統と変圧器7及び8の間に設置されている図示されない遮断器からの遮断器の開放状態信号がHレベルになるので、論理和回路12の出力がHレベルとなり、さらに反転回路32の出力がLレベルとなり、論理積回路13、14、15、16の片端の入力がLレベルとなるのでもう片端の信号状態に関係なく論理積回路13、14、15、16の出力はLレベルとなることにより順電圧有異常検出信号(FV信号連続有異常)、順電圧無異常検出信号(FV信号連続無異常)、逆電圧有異常検出信号(RV信号連続有異常)、逆電圧無異常検出信号(RV信号連続無異常)の不要動作を防いでいる。   Further, when a circuit breaker (not shown) installed between the power system shown in FIG. 1 and the transformers 7 and 8 is in an open state, the FV signal and the RV signal are continuously at the L level in the main circuit. Since the FV signal and the RV signal may be continuously at H level due to induction, residual charge, etc., the circuit breaker (not shown) installed between the power system shown in FIG. Since the circuit breaker open state signal becomes H level, the output of the OR circuit 12 becomes H level, the output of the inverting circuit 32 becomes L level, and the input at one end of the AND circuits 13, 14, 15 and 16 is applied. Since it becomes L level, regardless of the signal state at the other end, the outputs of the AND circuits 13, 14, 15, 16 become L level, so that a forward voltage presence / absence detection signal (FV signal continuous presence / absence) and forward voltage no abnormality Detection signal (FV No. Continuous no abnormality), the reverse voltage chromatic abnormality detection signal (RV signal continuous chromatic abnormality), thereby preventing unnecessary operations of the inverse voltage is not abnormal detection signal (RV signal continuous no abnormality).

しかし、バイパスペア状態中でなくとも6パルスブリッジを直列に接続した12相変換器はバイパスペア状態からゲートブロック状態に移行する場合にバイパスペアアームの消弧タイミングが交流電圧と、強制点弧回路(強点回路)の働きにより微妙にずれることがある。このときのタイミングによっては、12相変換器の上ブリッジである変換器5と下ブリッジである変換器6が逆極性に直流定格電圧近傍まで充電されることがある。ゲートブロックした後にアームに加わる交流電圧成分は相電圧相当になり、直流成分の量によってはアームの順電圧検出回路或いは逆電圧検出回路が連続的に動作したり、連続的に動作しなかったりして異常検出回路が不要動作する場合があった。   However, even if the 12-phase converter in which 6 pulse bridges are connected in series is not in the bypass pair state, when the transition from the bypass pair state to the gate block state is made, the extinction timing of the bypass pair arm is the AC voltage and the forced ignition circuit It may shift slightly due to the action of (strong point circuit). Depending on the timing at this time, the converter 5 that is the upper bridge of the 12-phase converter and the converter 6 that is the lower bridge may be charged to the vicinity of the DC rated voltage in reverse polarity. The AC voltage component applied to the arm after the gate block is equivalent to the phase voltage, and depending on the amount of DC component, the forward voltage detection circuit or reverse voltage detection circuit of the arm may operate continuously or may not operate continuously. As a result, the anomaly detection circuit may operate unnecessarily.

本現象を図6のタイミングチャートで説明する。時刻t5からt6の期間はバイパスペア期間である。この期間は図示されない制御回路からBPP信号をHレベルなるので論理和回路12の出力がHレベルとなり、反転回路32の出力はLレベルとなるので論理積回路13〜16の出力はすべてLレベルとなる。時刻t6で図示されない制御回路からのゲートブロック信号が出力されると図示されない制御回路からBPP信号もLレベルとなる。このときバイパスペアアームはまだ通電中であるので当該サイリスタバルブの電圧は図6に示すようにほぼゼロでありFV信号(論理和回路31出力)及びRV信号はLレベルであり、論理積回路14及び16の出力はHレベルとなる。   This phenomenon will be described with reference to the timing chart of FIG. The period from time t5 to t6 is a bypass pair period. During this period, since the BPP signal becomes H level from a control circuit (not shown), the output of the OR circuit 12 becomes H level, and the output of the inverting circuit 32 becomes L level, so that the outputs of the AND circuits 13 to 16 all become L level. Become. When a gate block signal is output from a control circuit (not shown) at time t6, the BPP signal also goes to L level from the control circuit (not shown). At this time, since the bypass pair arm is still energized, the voltage of the thyristor valve is almost zero as shown in FIG. 6, the FV signal (output of the OR circuit 31) and the RV signal are L level, and the AND circuit 14 And 16 outputs become H level.

時刻t6以降はサイリスタバルブはターンオンしないので、時刻t7で直流回路の電流が切れサイリスタがターンオフするとサイリスタには電圧が加わるようになる。6パルスブリッジを直列に接続した12相変換器はバイパスペア状態からゲートブロック状態に移行する場合にバイパスペアアームの消弧タイミングが交流電圧と、強制点弧回路(強点回路)の働きにより微妙にずれることがある。このときのタイミングによっては、12相変換器の上ブリッジと下ブリッジが逆極性に直流定格電圧近傍まで充電されることがある。すなわち変換器5と変換器6が逆極性に充電されるということである。   Since the thyristor valve is not turned on after time t6, when the current of the DC circuit is cut off and the thyristor is turned off at time t7, a voltage is applied to the thyristor. The 12-phase converter with 6-pulse bridges connected in series is sensitive to the timing of extinguishing the bypass pair arm due to the AC voltage and the forced firing circuit (strong point circuit) when transitioning from the bypass pair state to the gate block state. May shift. Depending on the timing at this time, the upper bridge and the lower bridge of the 12-phase converter may be charged to the vicinity of the DC rated voltage with opposite polarity. That is, the converter 5 and the converter 6 are charged with opposite polarities.

図6ではこうした場合の波形で変換器5が順方向に充電され変換器6が逆方向に充電された場合を示している。t7でサイリスタバルブがターンオフするとアームに加わる交流電圧成分は相電圧相当になり、直流成分が交流成分より大きいと時刻t8の様にサイリスタに順方向の直流電圧が重畳されているので、交流成分の負方向のピ−クに於いてもサイリスタの電圧は順電圧検出以上の値である。よって、FV信号はHレベルでありRV信号はLレベルを維持する。反転回路32の出力がt6以降はHレベルであるので、論理積回路13の出力はHレベルを維持し、論理積回路14の出力はLレベルを維持し、論理積回路15の出力はLレベルを維押し、論理積回路16の出力はHレベルを維持する。サイリスタ変換器に重畳された直流成分はサイリスタに並列に接続された分圧抵抗たとえばRD1からRD7等により徐々に放電し減少してゆく。この放電時定数は回路定数によって決るが百ms程度になることもある。   FIG. 6 shows a case where the converter 5 is charged in the forward direction and the converter 6 is charged in the reverse direction with such a waveform. When the thyristor valve is turned off at t7, the AC voltage component applied to the arm is equivalent to the phase voltage. When the DC component is greater than the AC component, the forward DC voltage is superimposed on the thyristor as shown at time t8. Even at the negative peak, the voltage of the thyristor is higher than the forward voltage detection. Therefore, the FV signal is at the H level and the RV signal is maintained at the L level. Since the output of the inverting circuit 32 is at the H level after t6, the output of the AND circuit 13 is maintained at the H level, the output of the AND circuit 14 is maintained at the L level, and the output of the AND circuit 15 is at the L level. , And the output of the AND circuit 16 maintains the H level. The direct current component superimposed on the thyristor converter is gradually discharged and reduced by a voltage dividing resistor connected in parallel to the thyristor, for example, RD1 to RD7. This discharge time constant is determined by a circuit constant, but may be about 100 ms.

図6に示す様に時刻t9でサイリスタの電圧が順電圧検出レベル以下となるとFV信号がLレベルになるので、論理積回路13の出力はLレベルとなり、論理積回路14の出力はHレベルとなる。しかし、直流成分の重畳量が相当量あるので、サイリスタの電圧は負方向に逆電圧検出レベルを越えることはなく、時刻t10で再びサイリスタの電圧が順電圧検出レベル以上となるとFV信号がHレベルになるので、論理積回路13の出力はHレベルとなり、論理積回路14の出力はLレベルとなる。   As shown in FIG. 6, when the voltage of the thyristor becomes equal to or lower than the forward voltage detection level at time t9, the FV signal becomes L level, so that the output of the AND circuit 13 becomes L level and the output of the AND circuit 14 becomes H level. Become. However, since there is a considerable amount of DC component superposition, the thyristor voltage does not exceed the reverse voltage detection level in the negative direction, and when the thyristor voltage becomes equal to or higher than the forward voltage detection level again at time t10, the FV signal becomes H level. Therefore, the output of the AND circuit 13 becomes H level, and the output of the AND circuit 14 becomes L level.

さらに直流成分が減衰し時刻t12になると、でサイリスタの電圧が順電圧検出レベル以下となるとFV信号がLレベルになるので、論理積回路13の出力はLレベルとなり、論理積回路14の出力はHレベルとなる。そして時刻t13になりサイリスタの電圧が負方向に逆電圧検出レベルを超えるとRV信号がHレベルになるので、論理積回路15の出力はHレベルとなり、論理積回路16の出力はLレベルとなる。   Further, when the direct current component is attenuated and time t12 is reached, when the voltage of the thyristor falls below the forward voltage detection level, the FV signal becomes L level, so that the output of the AND circuit 13 becomes L level and the output of the AND circuit 14 becomes Becomes H level. At time t13, when the thyristor voltage exceeds the reverse voltage detection level in the negative direction, the RV signal becomes H level, so that the output of the AND circuit 15 becomes H level and the output of the AND circuit 16 becomes L level. .

さらに、時刻t14になりサイリスタの電圧が逆電圧検出レベルを上回るとRV信号がLレベルになるので、論理積回路15の出力はLレベルとなり、論理積回路16の出力はHレベルとなる。   Further, when the voltage of the thyristor exceeds the reverse voltage detection level at time t14, the RV signal becomes L level, so that the output of the AND circuit 15 becomes L level and the output of the AND circuit 16 becomes H level.

さらに、時刻t15になりサイリスタの電圧が順電圧検出レベル以上となるとFV信号がHレベルになるので、論理積回路13の出力はHレベルとなり、論理積回路14の出力はLレベルとなる。   Further, at time t15, when the voltage of the thyristor becomes equal to or higher than the forward voltage detection level, the FV signal becomes H level, so that the output of the AND circuit 13 becomes H level and the output of the AND circuit 14 becomes L level.

以降サイリスタの負方向の電圧ピーク値がサイリスタの逆電圧検出レベルを負方向に超えるので同様な繰り返しになり、FV信号及びRV信号はHレベルとLレベルを繰り返すことになる。   Thereafter, since the voltage peak value in the negative direction of the thyristor exceeds the reverse voltage detection level of the thyristor in the negative direction, the same repetition is performed, and the FV signal and the RV signal repeat H level and L level.

図6から判るように論理積回路16の出力はt6からt13の期間Hレベルが継続される。図6では論理積回路16の出力がHレベルである期間が遅延回路22の設定時限(100ms程度)より長ので、時刻t11にて遅延回路22の出力がHレベルとなりフリップフロップ26をセットするので逆電圧無異常検出信号(RV信号連続無異常)が動作してしまう現象が生じる。図6では逆電圧無異常検出信号(RV信号連続無異常)の不要動作の例を示したが、遅延回路19〜22の設定値や重畳する直流電圧の極性により他の電圧信号の異常検出か不要に検出されることになる。   As can be seen from FIG. 6, the output of the AND circuit 16 is kept at the H level during the period from t6 to t13. In FIG. 6, since the period during which the output of the AND circuit 16 is at the H level is longer than the set time limit (about 100 ms) of the delay circuit 22, the output of the delay circuit 22 becomes the H level at time t11 and the flip-flop 26 is set. A phenomenon occurs in which the reverse voltage no abnormality detection signal (RV signal continuous no abnormality) operates. FIG. 6 shows an example of the unnecessary operation of the reverse voltage no-abnormality detection signal (RV signal continuous no-abnormality). However, whether other voltage signal abnormality is detected by the set values of the delay circuits 19 to 22 or the polarity of the superimposed DC voltage is shown. It will be detected unnecessarily.

このように従来の回路では装置故障が発生しなくとも停止時の主回路現象により電圧検出回路の異常を不要に検出してしまう問題があった。   As described above, the conventional circuit has a problem that the abnormality of the voltage detection circuit is unnecessarily detected due to the main circuit phenomenon at the time of stop even if no device failure occurs.

こうした不要検出を回避するためには順電圧回路FV及び逆電圧検出回路RVの時限を極端に長くすることにより、直流電圧の重畳という過渡現象の影響を排除しようとすると、商用周波数浸入検出リレ−の検出時限(概略150ms)や連続転流失敗検出との協調がとれなくなり、実際の動作が発生した場合に不具合の原因究明がしづらくなるという問題が発生する。   In order to avoid such unnecessary detection, if the time limit of the forward voltage circuit FV and the reverse voltage detection circuit RV is made extremely long to eliminate the influence of the transient phenomenon of DC voltage superposition, a commercial frequency intrusion detection relay is used. The detection time limit (approximately 150 ms) and the continuous commutation failure detection cannot be coordinated, and there is a problem that it becomes difficult to investigate the cause of the malfunction when an actual operation occurs.

そこで、本実施形態の電圧検出異常検出回路は、前述した図1から図4までに示されたサイリスタ変換器に、図7に示す構成を備えたものである。具体的には、論理和回路31は図4に示す各サイリスタバルブモジュールを構成する各サイリスタにそれぞれ印加される順電圧を検出して順電圧検出信号(FV信号)を出力する複数の順電圧検出回路FV1〜FVNを図示しない光―電気変換回路にて受信し、電気信号に変換した後にこれらの信号の論理和集約を行い順電圧検出信号(FV信号)を出力する。反転回路17は論理和回路31の出力を反転する第1の反転回路である。   In view of this, the voltage detection abnormality detection circuit of the present embodiment has the configuration shown in FIG. 7 in the thyristor converter shown in FIGS. 1 to 4 described above. Specifically, the OR circuit 31 detects a forward voltage applied to each thyristor constituting each thyristor valve module shown in FIG. 4, and outputs a plurality of forward voltage detection signals (FV signals). The circuits FV1 to FVN are received by a photoelectric conversion circuit (not shown), converted into an electrical signal, and then ORed together to output a forward voltage detection signal (FV signal). The inversion circuit 17 is a first inversion circuit that inverts the output of the OR circuit 31.

反転回路18は図4に示すサイリスタバルブモジュールを構成するサイリスタの少なくとも一つに印加される逆電圧を検出して逆電圧検出信号を出力する逆電圧検出回路RV1を図示しない光―電気変換回路にて受信し、電気信号に変換した逆電圧検出信号(RV信号)を反転する第2の反転回路である。   The inverting circuit 18 detects a reverse voltage applied to at least one of the thyristors constituting the thyristor valve module shown in FIG. 4 and outputs a reverse voltage detection signal to a photoelectric conversion circuit (not shown). And a second inverting circuit for inverting the reverse voltage detection signal (RV signal) received and converted into an electrical signal.

ワンショット回路11は図示されない制御回路からのゲートブロック信号を受信後所定時間T5、例えば140ms間Hレベルの信号を出力する回路である。   The one-shot circuit 11 is a circuit that outputs an H level signal for a predetermined time T5, for example, 140 ms after receiving a gate block signal from a control circuit (not shown).

論理和回路12aは図1に示す電力系統と変圧器7及び8の間に設置されている図示されない遮断器からの遮断器の開放状態信号と、図示されない制御回路からのバイパスペア信号(BPP信号)と、ワンショット回路11の出力信号の論理和を出力する論理和回路である。 The OR circuit 12a includes a circuit breaker open state signal from a circuit breaker (not shown) installed between the power system shown in FIG. 1 and the transformers 7 and 8, and a bypass pair signal (BPP signal) from a control circuit (not shown). ) And the logical sum of the output signals of the one-shot circuit 11.

反転回路32は論理和回路12aの出力を反転する第3の反転回路である。   The inverting circuit 32 is a third inverting circuit that inverts the output of the OR circuit 12a.

論理積回路13は論理和回路31の出力を一方の入力端子に入力し、他方の入力端子に第3の反転回路32の出力を入力し論理積条件が成立したとき論理信号を出力する第1の論理積回路である。 The logical product circuit 13 inputs the output of the logical sum circuit 31 to one input terminal, inputs the output of the third inverting circuit 32 to the other input terminal, and outputs a logical signal when the logical product condition is satisfied. AND circuit.

論理積回路14は第1の反転回路17の出力を一方の入力端子に入力し、他方の入力端子に第3の反転回路32の出力を入力し論理積条件が成立したとき論理信号を出力する第2の論理積回路である。   The AND circuit 14 inputs the output of the first inverting circuit 17 to one input terminal, inputs the output of the third inverting circuit 32 to the other input terminal, and outputs a logic signal when the AND condition is satisfied. This is a second AND circuit.

論理積回路15は図4に示すサイリスタバルブモジュールを構成するサイリスタの少なくとも一つに印加される逆電圧を検出して逆電圧検出信号を出力する逆電圧検出回路RV1を図示しない光―電気変換回路にて受信し、電気信号に変換した逆電圧検出信号(RV信号)を一方の入力端子に入力し、他方の入力端子に第3の反転回路32の出力を入力し論理積条件が成立したとき論理信号を出力する第3の論理積回路である。   The AND circuit 15 detects a reverse voltage applied to at least one of the thyristors constituting the thyristor valve module shown in FIG. 4, and outputs a reverse voltage detection signal RV1 which is not shown in the figure. When the reverse voltage detection signal (RV signal) received and converted into an electric signal is input to one input terminal and the output of the third inverting circuit 32 is input to the other input terminal, the logical product condition is satisfied. A third AND circuit that outputs a logic signal.

論理積回路16は第2の反転回路18の出力を一方の入力端子に入力し、他方の入力端子に第3の反転回路32の出力を入力し論理積条件が成立したとき論理信号を出力する第4の論理積回路である。   The AND circuit 16 inputs the output of the second inverting circuit 18 to one input terminal, inputs the output of the third inverting circuit 32 to the other input terminal, and outputs a logic signal when the AND condition is satisfied. This is a fourth logical product circuit.

遅延回路19は第1の論理積回路13の出力信号がHレベル状態である継続時間があらかじめ設定された時間T1以上である場合に出力がHレベルとなる第1の遅延回路である。   The delay circuit 19 is a first delay circuit whose output becomes H level when the duration time during which the output signal of the first AND circuit 13 is in the H level state is equal to or longer than a preset time T1.

遅延回路20は第2の論理積回路14の出力信号がHレベル状態である継続時間があらかじめ設定された時間T2以上である場合に出力がHレベルとなる第2の遅延回路である。   The delay circuit 20 is a second delay circuit whose output becomes H level when the duration time during which the output signal of the second AND circuit 14 is in the H level state is equal to or longer than a preset time T2.

遅延回路21は第3の論理積回路15の出力信号がHレベル状態である継続時間があらかじめ設定された時間T3以上である場合に出力がHレベルとなる第3の遅延回路である。   The delay circuit 21 is a third delay circuit whose output becomes H level when the duration time during which the output signal of the third AND circuit 15 is in the H level state is equal to or longer than a preset time T3.

遅延回路22は第4の論理積回路16の出力信号がHレベル状態である継続時間があらかじめ設定された時間T4以上である場合に出力がHレベルとなる第4の遅延回路である。   The delay circuit 22 is a fourth delay circuit whose output becomes H level when the duration time during which the output signal of the fourth AND circuit 16 is in the H level state is equal to or longer than a preset time T4.

フリップフロップ23は第1の遅延回路の出力をセット端子に入力し、図示しない制御回路からのリセット信号をリセット端子に入力し、セット端子Hレベル且つ、リセット端子がLレベルのとき出力がHにセットされる第1のフリップフロップであり、その出力信号は順電圧信号連続有異常信号(FV信号連続有異常)となる。   The flip-flop 23 inputs the output of the first delay circuit to the set terminal, inputs a reset signal from a control circuit (not shown) to the reset terminal, and the output becomes H when the set terminal is at the H level and the reset terminal is at the L level. This is the first flip-flop to be set, and its output signal becomes a forward voltage signal continuous abnormality signal (FV signal continuous abnormality).

フリップフロップ24は第2の遅延回路の出力をセット端子に入力し、図示しない制御回路からのリセット信号をリセット端子に入力し、セット端子Hレベル且つ、リセット端子がLレベルのとき出力がHにセットされる第2のフリップフロップであり、その出力信号は順電圧信号連続無異常信号(FV信号連続無異常)となる。   The flip-flop 24 inputs the output of the second delay circuit to the set terminal, inputs a reset signal from a control circuit (not shown) to the reset terminal, and the output becomes H when the set terminal is at the H level and the reset terminal is at the L level. The second flip-flop to be set, and its output signal becomes a forward voltage signal continuous non-abnormal signal (FV signal continuous non-abnormal).

フリップフロップ25は第3の遅延回路の出力をセット端子に入力し、図示しない制御回路からのリセット信号をリセット端子に入力し、セット端子Hレベル且つ、リセット端子がLレベルのとき出力がHにセットされる第3のフリップフロップであり、その出力信号は逆電圧信号連続有異常信号(RV信号連続有異常)となる。   The flip-flop 25 inputs the output of the third delay circuit to the set terminal, inputs a reset signal from a control circuit (not shown) to the reset terminal, and the output becomes H when the set terminal is at the H level and the reset terminal is at the L level. The third flip-flop to be set, and its output signal becomes a reverse voltage signal continuous abnormality signal (RV signal continuous abnormality).

フリップフロップ26は第4の遅延回路の出力をセット端子に入力し、図示しない制御回路からのリセット信号をリセット端子に入力し、セット端子Hレベル且つ、リセット端子がLレベルのとき出力がHにセットされる第4のフリップフロップであり、その出力信号は逆電圧信号連続無異常信号(RV信号連続無異常)となる。   The flip-flop 26 inputs the output of the fourth delay circuit to the set terminal, inputs a reset signal from a control circuit (not shown) to the reset terminal, and the output becomes H when the set terminal is at the H level and the reset terminal is at the L level. The fourth flip-flop to be set, and its output signal becomes a reverse voltage signal continuous non-abnormal signal (RV signal continuous non-abnormal).

ここで、遅延回路19〜22の設定時限T1〜T4は前述したように概略100ms程度に設定されることがある。   Here, the setting time periods T1 to T4 of the delay circuits 19 to 22 may be set to about 100 ms as described above.

図8は図7の回路の動作を示すタイムチャートである。時刻t6までは図6と同じなので説明を省略する。時刻t6で図示されない制御回路からのゲートブロック信号が出力されると図示されない制御回路からBPP信号もLレベルとなる。   FIG. 8 is a time chart showing the operation of the circuit of FIG. The description up to time t6 is omitted because it is the same as FIG. When a gate block signal is output from a control circuit (not shown) at time t6, the BPP signal also goes to L level from the control circuit (not shown).

さらに図示されない制御回路からのゲートブロック信号によりワンショット回路11の出力はあらかじめ設定された期間T5の間Hレベルとなり、その状態は時刻t16まで継続する。従って時刻t6から時刻t16の期間は論理和回路12aの出力は他の入力信号にかかわらずHレベルとなる。よって反転回路32の出力は時刻t6から時刻t16の期間はLレベルとなる。   Further, the output of the one-shot circuit 11 becomes H level during a preset period T5 by a gate block signal from a control circuit (not shown), and this state continues until time t16. Therefore, during the period from time t6 to time t16, the output of the OR circuit 12a becomes H level regardless of other input signals. Therefore, the output of the inverting circuit 32 is at the L level during the period from time t6 to time t16.

時刻t6においてはバイパスペアアームはまだ通電中であるので当該サイリスタバルブの電圧は図6に示すようにほぼゼロでありFV信号(論理和回路31出力)及びRV信号はLレベルであり、反転回路17及び18の出力はHレベルであるが、反転回路32の出力がLレベルであるので論理積回路13、14、15、及び16の出力LHレベルとなる。   At time t6, since the bypass pair arm is still energized, the voltage of the thyristor valve is almost zero as shown in FIG. 6, the FV signal (OR output 31) and the RV signal are at the L level, and the inverting circuit The outputs of 17 and 18 are at the H level, but since the output of the inverting circuit 32 is at the L level, the outputs of the AND circuits 13, 14, 15, and 16 become the LH level.

時刻t6以降はサイリスタバルブはターンオンしないので、時刻t7で直流回路の電流が切れサイリスタがターンオフするとサイリスタには電圧が加わるようになる。   Since the thyristor valve is not turned on after time t6, when the current of the DC circuit is cut off and the thyristor is turned off at time t7, a voltage is applied to the thyristor.

6パルスブリッジを直列に接続した12相変換器はバイパスペア状態からゲートブロック状態に移行する場合にバイパスペアアームの消弧タイミングが交流電圧と、強制点弧回路(強点回路)の働きにより微妙にずれることがある。このときのタイミングによっては、12相変換器の上ブリッジと下ブリッジが逆極性に直流定格電圧近傍まで充電されることがある。すなわち変換器5と変換器6が逆極性に充電されるということである。   The 12-phase converter with 6-pulse bridges connected in series is sensitive to the timing of extinguishing the bypass pair arm due to the AC voltage and the forced firing circuit (strong point circuit) when transitioning from the bypass pair state to the gate block state. May shift. Depending on the timing at this time, the upper bridge and the lower bridge of the 12-phase converter may be charged to the vicinity of the DC rated voltage with opposite polarity. That is, the converter 5 and the converter 6 are charged with opposite polarities.

図8ではこうした場合の波形で変換器5が順方向に充電され変換器6が逆方向に充電された場合を示している。t7でサイリスタバルブがターンオフするとアームに加わる交流電圧成分は相電圧相当になり、直流成分が交流成分より大きいと時刻t8の様にサイリスタに順方向の直流電圧が重畳されているので、交流成分の負方向のピ−クに於いてもサイリスタの電圧は順電圧検出以上の値である。よって、FV信号はHレベルでありRV信号はLレベルを維持する。反転回路32の出力がt6以降はLレベルであるので、論理積回路13、14、15及び16の出力はLレベルを維持する。サイリスタ変換器に重畳された直流成分はサイリスタに並列に接続された分圧抵抗たとえばRD1からRD7等により徐々に放電し減少してゆく。この放電時定数は回路定数によって決るが百ms程度になることもある。   FIG. 8 shows a case where the converter 5 is charged in the forward direction and the converter 6 is charged in the reverse direction with such a waveform. When the thyristor valve is turned off at t7, the AC voltage component applied to the arm is equivalent to the phase voltage. When the DC component is greater than the AC component, the forward DC voltage is superimposed on the thyristor as shown at time t8. Even at the negative peak, the voltage of the thyristor is higher than the forward voltage detection. Therefore, the FV signal is at the H level and the RV signal is maintained at the L level. Since the output of the inverting circuit 32 is at the L level after t6, the outputs of the AND circuits 13, 14, 15 and 16 maintain the L level. The direct current component superimposed on the thyristor converter is gradually discharged and reduced by a voltage dividing resistor connected in parallel to the thyristor, for example, RD1 to RD7. This discharge time constant is determined by a circuit constant, but may be about 100 ms.

図8に示す様に時刻t9でサイリスタの電圧が順電圧検出レベル以下となるとFV信号がLレベルになるが、反転回路32の出力がt6以降はLレベルであるので、論理積回路13、14、15及び16の出力はLレベルを維持する。   As shown in FIG. 8, when the voltage of the thyristor becomes equal to or lower than the forward voltage detection level at time t9, the FV signal becomes L level. However, since the output of the inverting circuit 32 is L level after t6, the AND circuits 13, 14 , 15 and 16 maintain the L level.

時刻t10で、直流成分の重畳量が相当量あるので、サイリスタの電圧は負方向に逆電圧検出レベルを越えることはなく、再びサイリスタの電圧が順電圧検出レベル以上となるとFV信号がHレベルになるが、反転回路32の出力がt6以降はLレベルであるので、論理積回路13、14、15及び16の出力はLレベルを維持する。   At time t10, since there is a considerable amount of DC component superposition, the thyristor voltage does not exceed the reverse voltage detection level in the negative direction, and when the thyristor voltage again exceeds the forward voltage detection level, the FV signal goes to H level. However, since the output of the inverting circuit 32 is at the L level after t6, the outputs of the AND circuits 13, 14, 15 and 16 maintain the L level.

さらに直流成分が減衰し時刻t12になると、サイリスタの電圧が順電圧検出レベル以下となるとFV信号がLレベルになるが、反転回路32の出力がt6以降はLレベルであるので、論理積回路13、14、15及び16の出力はLレベルを維持する。   Further, when the direct current component is attenuated and time t12 is reached, the FV signal becomes L level when the voltage of the thyristor falls below the forward voltage detection level, but the output of the inverting circuit 32 is L level after t6. , 14, 15 and 16 maintain the L level.

そして時刻t13になりサイリスタの電圧が負方向に逆電圧検出レベルを超えるとRV信号がHレベルになるが、反転回路32の出力がt6以降はLレベルであるので、論理積回路13、14、15及び16の出力はLレベルを維持する。 When the voltage of the thyristor exceeds the reverse voltage detection level in the negative direction at time t13, the RV signal becomes H level. However, since the output of the inverting circuit 32 is L level after t6, the AND circuits 13, 14, The outputs of 15 and 16 maintain the L level.

さらに、時刻t14になりサイリスタの電圧が逆電圧検出レベルを上回るとRV信号がLレベルになるが、反転回路32の出力がt6以降はLレベルであるので、論理積回路13、14、15及び16の出力はLレベルを維持する。   Further, when the voltage of the thyristor exceeds the reverse voltage detection level at time t14, the RV signal becomes L level. However, since the output of the inverting circuit 32 is L level after t6, the AND circuits 13, 14, 15 and The output of 16 maintains the L level.

さらに、時刻t15になりサイリスタの電圧が順電圧検出レベル以上となるとFV信号がHレベルになるが、反転回路32の出力がt6以降はLレベルであるので、論理積回路13、14、15及び16の出力はLレベルを維持する。   Further, when the voltage of the thyristor becomes equal to or higher than the forward voltage detection level at time t15, the FV signal becomes H level, but since the output of the inverting circuit 32 is L level after t6, the AND circuits 13, 14, 15 and The output of 16 maintains the L level.

ここで時刻t16になるとワンショット回路11の出力がLレベルになる。このとき図示されない遮断器からの遮断器の開放状態信号はLレベルであり、図示されない制御回路からのバイパスペア信号(BPP信号)もLレベルであるので、論理和回路12aの出力はLレベルとなり、反転回路32の出力はHレベルとなる。   Here, at time t16, the output of the one-shot circuit 11 becomes L level. At this time, the circuit breaker open state signal from the circuit breaker (not shown) is L level, and the bypass pair signal (BPP signal) from the control circuit (not shown) is also L level, so the output of the OR circuit 12a is L level. The output of the inverting circuit 32 becomes H level.

時刻t15以降はサイリスタの負方向の電圧ピーク値がサイリスタの逆電圧検出レベルを負方向に超えるので同様な繰り返しになり、FV信号及びRV信号はHレベルとLレベルを繰り返すことになるので、反転回路17及び18の出力もHレベルとLレベルを交互に繰り返しでいるが、時刻t16以降は論理積回路13、14、15及び16の出力もHレベルとLレベルを交互に繰り返しことになる。   After time t15, the voltage peak value in the negative direction of the thyristor exceeds the reverse voltage detection level of the thyristor in the negative direction, so that the same repetition occurs, and the FV signal and the RV signal repeat H level and L level. Although the outputs of the circuits 17 and 18 alternately repeat the H level and the L level, the outputs of the AND circuits 13, 14, 15 and 16 alternately repeat the H level and the L level after the time t16.

図8から判るようにRV信号は遅延回路22の設定期間以上Lレベルを継続するので、反転回路18の出力である論理積回路16の片端の入力は遅延回路22の設定期間以上Hレベルを継続することになる。しかし、この間反転回路32の出力はLレベルであるので、論理積回路16の出力はLレベルであり、遅延回路22の入力信号が設定期間以上Hレベルを継続することはない。したがって、時刻t11にて遅延回路22の出力がHレベルとはならず、フリップフロップ26をセットすることは無いので逆電圧無異常検出信号(RV信号連続無異常)が動作してしまうことは無い。よって停止時の直流電圧の重畳による逆電圧無異常検出回路(RV信号連続無異常)の異常を不要検出することは無くなる。   As can be seen from FIG. 8, since the RV signal continues to be at the L level for the set period of the delay circuit 22, the input at one end of the AND circuit 16 that is the output of the inverting circuit 18 continues to be at the H level for the set period of the delay circuit 22 Will do. However, since the output of the inverting circuit 32 is at the L level during this time, the output of the AND circuit 16 is at the L level, and the input signal of the delay circuit 22 does not continue to be at the H level for the set period or longer. Therefore, at time t11, the output of the delay circuit 22 does not become H level, and the flip-flop 26 is not set, so that the reverse voltage no abnormality detection signal (RV signal continuous no abnormality) does not operate. . Therefore, it is no longer necessary to detect an abnormality in the reverse voltage no abnormality detection circuit (RV signal continuous no abnormality) due to the superimposition of the DC voltage at the time of stop.

図8では逆電圧無異常検出信号(RV信号連続無異常)の不要動作防止の例を示したが、他の電圧信号の異常検出の不要動作についても同様に防止できる。   Although FIG. 8 shows an example of preventing unnecessary operation of the reverse voltage non-abnormality detection signal (RV signal continuous non-abnormality), the unnecessary operation of other voltage signal abnormality detection can be similarly prevented.

図7の実施形態を採用することにより順電圧回路及び逆電圧検出回路の時限を商用周波数検出リレ−の時限より短くすることができ、商用周波数検出リレ−の動作時の原因追及が容易になる。   By adopting the embodiment of FIG. 7, the time limit of the forward voltage circuit and the reverse voltage detection circuit can be made shorter than the time limit of the commercial frequency detection relay, and the cause of the commercial frequency detection relay can be easily traced. .

なお、商用周波数浸入検出リレ−は、図1の系統から直流回路の電圧を監視し、直流回路の電圧に交流系統の周波数成分が所定期間検出された場合に異常信号を出力するものである。   The commercial frequency intrusion detection relay monitors the voltage of the DC circuit from the system of FIG. 1 and outputs an abnormal signal when the frequency component of the AC system is detected for a predetermined period in the voltage of the DC circuit.

前述したサイリスタバルブは、複数組のサイリスタバルブモジュールにより構成されたものについて説明したが、サイリスタバルブモジュールが存在しないサイリスタバルブであっても同様に実施できる。   The thyristor valve described above has been described as being constituted by a plurality of sets of thyristor valve modules. However, a thyristor valve having no thyristor valve module can be similarly implemented.

本実施形態は図5において、逆電圧検出信号系、具体的には反転回路18、論理積回路15、16、遅延回路21、22、リセットフリップ25、26が存在しないもの、あるいは順電圧検出信号系、具体的には反転回路17、論理積回路13、14、遅延回路19、20、リセットフリップ23、24が存在しないものであっても同様に実施できる。   In this embodiment, in FIG. 5, the reverse voltage detection signal system, specifically, the inverting circuit 18, the AND circuits 15 and 16, the delay circuits 21 and 22, the reset flips 25 and 26 do not exist, or the forward voltage detection signal The system, specifically, the inverting circuit 17, the AND circuits 13 and 14, the delay circuits 19 and 20, and the reset flips 23 and 24 can be implemented similarly.

1、2…変圧器、3、4、5、6…サイリスタ変換器、5U、5V、5W、5X、5Y、5Z、6U、6V、6W、6X、6Y、6Z…サイリスタバルブ、7…高圧側変換用変圧器、8…低圧側変換用変圧器、9、10…DCリアクトル、5UM−1〜5UM−N…サイリスタバルブモジュール、AL1、AL2…アノードリアクトル、G1〜G7…ゲート用ライトガイド、TH1〜TH7…光サイリスタ、RS1〜RS7…抵抗、C1〜C7…コンデンサ、RD1〜RD7…分圧抵抗、VD1〜VD7…電圧検出器、FV1〜FV7…順電圧検出回路、RV1…逆電圧検出回路、F1〜F7、R1…電圧検出用ライトガイド、11…ワンショット回路、12、12a、31…論理和回路、13、14、15、16…論理積回路、17、18、32…反転回路、19、20、21、22…遅延回路、23、24、25、26…フリップフロップ。   1, 2 ... Transformer 3, 4, 5, 6 ... Thyristor converter, 5U, 5V, 5W, 5X, 5Y, 5Z, 6U, 6V, 6W, 6X, 6Y, 6Z ... Thyristor valve, 7 ... High pressure side Transformer for conversion, 8 ... Transformer for low voltage side conversion, 9, 10 ... DC reactor, 5UM-1 to 5UM-N ... Thyristor valve module, AL1, AL2 ... Anode reactor, G1-G7 ... Light guide for gate, TH1 TH7: Optical thyristor, RS1-RS7: Resistor, C1-C7: Capacitor, RD1-RD7: Voltage dividing resistor, VD1-VD7: Voltage detector, FV1-FV7: Forward voltage detection circuit, RV1: Reverse voltage detection circuit, F1 to F7, R1 ... light guide for voltage detection, 11 ... one-shot circuit, 12, 12a, 31 ... OR circuit, 13, 14, 15, 16 ... AND circuit, 17,18 32 ... inverting circuit, 19, 20, 21, 22 ... delay circuit, 23, 24, 25, 26 ... flip-flop.

Claims (3)

  1. 電力系統の電力を電力変換するものであって、前記電力系統との間に遮断器が接続され、複数個のサイリスタを直列接続して構成されるサイリスタバルブを備えたサイリスタ変換器において、
    前記各サイリスタにそれぞれ印加される順電圧を検出して順電圧検出信号を出力する複数の順電圧検出回路と、
    前記サイリスタの少なくとも一つに印加される逆電圧を検出して逆電圧検出信号を出力する逆電圧検出回路と、
    制御回路からのゲートブロック信号を受信後所定時間パルス信号を出力するワンショット回路と、
    前記ワンショット回路の出力信号、前記制御回路からのバイパスペア信号及び前記遮断器の開放状態を示す遮断器開放状態検出信号をそれぞれ入力し、これらの信号が全て存在しないとき論理信号を出力する論理和回路と、
    前記順電圧検出信号を反転する第1の反転回路と、
    前記逆電圧検出信号を反転する第2の反転回路と、
    前記論理和回路の出力をそれぞれ一方の入力端子に入力し、それぞれ他方の入力端子に前記順電圧検出信号前記逆電圧検出信号前記第1の反転回路、及び前記第2の反転回路の出力をそれぞれ入力し論理積条件が成立したとき論理信号をそれぞれ出力する4個の論理積回路と、
    前記各論理積回路の出力を入力し、前記ワンショット回路の出力パルス時間より短い所定時間だけ遅延させて出力する4個の遅延回路と、
    前記各遅延回路の出力をそれぞれ各々に有するセット端子に入力し、各々に有する出力端子から順電圧信号連続有異常信号逆電圧信号連続有異常信号順電圧信号連続無異常信号及び逆電圧信号連続無異常信号をそれぞれ出力し、前記制御回路からのリセット信号を各々に有するリセット端子に入力したとき出力信号が無しとなる4個のリセットフリップフロップと、
    を具備したことを特徴とするサイリスタ変換器の電圧検出異常検出回路。
    In a thyristor converter comprising a thyristor valve configured to convert electric power of an electric power system , wherein a circuit breaker is connected between the electric power system and a plurality of thyristors are connected in series,
    A plurality of forward voltage detection circuits for detecting a forward voltage applied to each thyristor and outputting a forward voltage detection signal;
    A reverse voltage detection circuit for detecting a reverse voltage applied to at least one of the thyristors and outputting a reverse voltage detection signal;
    A one-shot circuit for outputting a predetermined time Mapa pulse signal after receiving a gate block signal from the control circuit,
    The output signal of the one-shot circuit inputs respectively the bypass pair signal and breaker open state detection signal indicating the open state of the circuit breaker from the control circuit, for outputting a logic signal when these signals are all absent An OR circuit,
    A first inverting circuit for inverting the forward voltage detection signal;
    A second inverting circuit for inverting the reverse voltage detection signal;
    The output of the OR circuit is input to one input terminal, and the output of the forward voltage detection signal , the reverse voltage detection signal , the first inverter circuit, and the second inverter circuit is input to the other input terminal. 4 AND circuits for outputting logic signals when the AND condition is satisfied, and
    Four delay circuits for inputting the outputs of the logical product circuits and outputting the delayed outputs by a predetermined time shorter than the output pulse time of the one-shot circuit ;
    The output of each delay circuit is input to each set terminal, and a forward voltage signal continuous abnormality signal , a reverse voltage signal continuous abnormality signal , a forward voltage signal continuous abnormality signal , and a reverse voltage are output from each output terminal. Four reset flip-flops that each output a continuous signal non-abnormal signal and have no output signal when the reset signal from the control circuit is input to each reset terminal;
    A voltage detection abnormality detection circuit for a thyristor converter, comprising:
  2. 電力系統の電力を電力変換するものであって、前記電力系統との間に遮断器が接続され、複数個のサイリスタを直列接続して構成されるサイリスタバルブを備えたサイリスタ変換器において、
    前記各サイリスタにそれぞれ印加される順電圧を検出して順電圧検出信号を出力する複数の順電圧検出回路と、
    制御回路からのゲートブロック信号を受信後所定時間パルス信号を出力するワンショット回路と、
    前記ワンショット回路の出力信号、前記制御回路からのバイパスペア信号及び前記遮断器の開放状態を示す遮断器開放状態検出信号をそれぞれ入力し、これらの信号が全て存在しないとき論理信号を出力する論理和回路と、
    前記順電圧検出信号を反転する第1の反転回路と、
    前記論理和回路の出力をそれぞれ一方の入力端子に入力し、それぞれ他方の入力端子に前記順電圧検出信号と前記第1の反転回路の出力をそれぞれ入力し論理積条件が成立したとき論理信号をそれぞれ出力する2個の論理積回路と、
    前記各論理積回路の出力を入力し、前記ワンショット回路の出力パルス時間より短い所定時間だけ遅延させて出力する2個の遅延回路と、
    前記各遅延回路の出力をそれぞれ各々に有するセット端子に入力し、各々に有する出力端子から順電圧信号連続有異常信号及び順電圧信号連続無異常信号を出力し、前記制御回路からのリセット信号を各々に有するリセット端子に入力したとき出力信号が無しとなる2個のリセットフリップフロップと、
    を具備したことを特徴とするサイリスタ変換器の電圧検出異常検出回路。
    In a thyristor converter comprising a thyristor valve configured to convert electric power of an electric power system , wherein a circuit breaker is connected between the electric power system and a plurality of thyristors are connected in series,
    A plurality of forward voltage detection circuits for detecting a forward voltage applied to each thyristor and outputting a forward voltage detection signal;
    A one-shot circuit for outputting a predetermined time Mapa pulse signal after receiving a gate block signal from the control circuit,
    The output signal of the one-shot circuit inputs respectively the bypass pair signal and breaker open state detection signal indicating the open state of the circuit breaker from the control circuit, for outputting a logic signal when these signals are all absent An OR circuit,
    A first inverting circuit for inverting the forward voltage detection signal;
    The output of the OR circuit is input to one input terminal, and the forward voltage detection signal and the output of the first inverting circuit are input to the other input terminal, respectively, and a logical signal is output when the AND condition is satisfied. Two AND circuits that each output,
    Wherein each logical inputs the output of the circuit, two delay circuits output pulse a predetermined time during it only delays shorter than the time for the output of the one-shot circuit,
    The outputs of the delay circuits are respectively input to set terminals, the forward voltage signal continuous abnormal signal and the forward voltage signal continuous abnormal signal are output from the output terminals of the respective delay circuits, and the reset signal from the control circuit is output. Two reset flip-flops in which there is no output signal when input to the reset terminal of each,
    A voltage detection abnormality detection circuit for a thyristor converter, comprising:
  3. 電力系統の電力を電力変換するものであって、前記電力系統との間に遮断器が接続され、複数個のサイリスタを直列接続して構成されるサイリスタバルブを備えたサイリスタ変換器において、
    前記サイリスタの少なくとも一つに印加される逆電圧を検出して逆電圧検出信号を出力する逆電圧検出回路と、
    制御回路からのゲートブロック信号を受信後所定時間パルス信号を出力するワンショット回路と、
    前記ワンショット回路の出力信号、前記制御回路からのバイパスペア信号及び前記遮断器の開放状態を示す遮断器開放状態検出信号をそれぞれ入力し、これらの信号が全て存在しないとき論理信号を出力する論理和回路と、
    前記逆電圧検出信号を反転する第2の反転回路と、
    前記論理和回路の出力をそれぞれ一方の入力端子に入力し、それぞれ他方の入力端子に前記逆電圧検出信号及び前記第2の反転回路の出力をそれぞれ入力し論理積条件が成立したとき論理信号をそれぞれ出力する2個の論理積回路と、
    前記各論理積回路の出力を入力し、前記ワンショット回路の出力パルス時間より短い所定時間だけ遅延させて出力する2個の遅延回路と、
    前記各遅延回路の出力をそれぞれ各々に有するセット端子に入力し、各々に有する出力端子から逆電圧信号連続有異常信号および逆電圧信号連続無異常信号を出力し、前記制御回路からのリセット信号を各々に有するリセット端子に入力したとき出力信号が無しとなる2個のリセットフリップフロップと、
    を具備したことを特徴とするサイリスタ変換器の電圧検出異常検出回路。
    In a thyristor converter comprising a thyristor valve configured to convert electric power of an electric power system , wherein a circuit breaker is connected between the electric power system and a plurality of thyristors are connected in series,
    A reverse voltage detection circuit for detecting a reverse voltage applied to at least one of the thyristors and outputting a reverse voltage detection signal;
    A one-shot circuit that outputs a pulse signal for a predetermined time after receiving the gate block signal from the control circuit;
    The output signal of the one-shot circuit inputs respectively the bypass pair signal and breaker open state detection signal indicating the open state of the circuit breaker from the control circuit, for outputting a logic signal when these signals are all absent An OR circuit,
    A second inverting circuit for inverting the reverse voltage detection signal;
    The output of the OR circuit is input to one input terminal, the reverse voltage detection signal and the output of the second inverting circuit are input to the other input terminal, respectively, and a logical signal is output when the AND condition is satisfied. Two AND circuits that each output,
    Wherein each logical inputs the output of the circuit, two delay circuits output pulse a predetermined time during it only delays shorter than the time for the output of the one-shot circuit,
    The output of each delay circuit is input to each set terminal, and a reverse voltage signal continuous abnormal signal and a reverse voltage signal continuous abnormal signal are output from each output terminal, and a reset signal from the control circuit is output. Two reset flip-flops in which there is no output signal when input to the reset terminal of each,
    A voltage detection abnormality detection circuit for a thyristor converter, comprising:
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