JP6073955B2 - 複数の論理コアの実装を可能にするマイクロプロセッサのスタンバイの管理を最適化するための方法およびそのような方法を実行するコンピュータプログラム - Google Patents
複数の論理コアの実装を可能にするマイクロプロセッサのスタンバイの管理を最適化するための方法およびそのような方法を実行するコンピュータプログラム Download PDFInfo
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Description
本発明は、マイクロプロセッサにおけるスタンバイの管理に関し、さらに詳しくは、特
に高性能計算の関連において、例えば同時マルチスレッディングという名称で知られる技
術を実装するマイクロプロセッサなど、複数の論理コアの実装を可能にするマイクロプロ
セッサのスタンバイの管理を最適化する方法、ならびにそのような方法を実行するコンピ
ュータプログラムに関する。
に高性能計算の関連において、例えば同時マルチスレッディングという名称で知られる技
術を実装するマイクロプロセッサなど、複数の論理コアの実装を可能にするマイクロプロ
セッサのスタンバイの管理を最適化する方法、ならびにそのような方法を実行するコンピ
ュータプログラムに関する。
高性能計算（ＨＰＣ）が、特に航空、エネルギー、気候、および生命科学などの技術分
野において、大学および産業界における研究などのために開発されている。モデル化およ
びシミュレーションが、特により信頼できかつ消費するエネルギーも少ない革新的な製品
の開発コストの削減および商品化を迅速にすることを可能にする。研究技術者にとって、
高性能計算は、不可欠の研究手段となっている。
野において、大学および産業界における研究などのために開発されている。モデル化およ
びシミュレーションが、特により信頼できかつ消費するエネルギーも少ない革新的な製品
の開発コストの削減および商品化を迅速にすることを可能にする。研究技術者にとって、
高性能計算は、不可欠の研究手段となっている。
この計算は、一般に、クラスタと呼ばれるデータ処理システムにおいて実行される。ク
ラスタは、典型的には、相互接続されたノードの組を備えている。いくつかのノード（計
算ノード）は、計算タスクの実行に使用され、別のノード（ストレージノード）は、デー
タの記憶に使用され、他の１つ以上のノード（管理ノード）が、クラスタを管理する。各
々のノードは、例えばＬｉｎｕｘ（登録商標）などのオペレーティングシステムを実行す
るサーバである。ノード間の接続は、例えばＥｔｈｅｒｎｅｔ（登録商標）またはＩｎｆ
ｉｎｉｂａｎｄのリンク（Ｉｎｆｉｎｉｂａｎｄは商標である）を使用して行なわれる。
ラスタは、典型的には、相互接続されたノードの組を備えている。いくつかのノード（計
算ノード）は、計算タスクの実行に使用され、別のノード（ストレージノード）は、デー
タの記憶に使用され、他の１つ以上のノード（管理ノード）が、クラスタを管理する。各
々のノードは、例えばＬｉｎｕｘ（登録商標）などのオペレーティングシステムを実行す
るサーバである。ノード間の接続は、例えばＥｔｈｅｒｎｅｔ（登録商標）またはＩｎｆ
ｉｎｉｂａｎｄのリンク（Ｉｎｆｉｎｉｂａｎｄは商標である）を使用して行なわれる。
図１が、ファットツリー（ｆａｔ−ｔｒｅｅ）形式のクラスタの接続形態１００の一例
の概略図である。クラスタが、ノード（大まかに１０５で指し示されている）の組を備え
ている。組１１０に属するノードが、ここでは計算ノードである一方で、組１１５のノー
ドは、サービスノード（ストレージノードおよび管理ノード）である。計算ノードを、計
算アイランドと称される下位の組１２０にグループ化でき、組１１５は、サービスアイラ
ンドと称される。
の概略図である。クラスタが、ノード（大まかに１０５で指し示されている）の組を備え
ている。組１１０に属するノードが、ここでは計算ノードである一方で、組１１５のノー
ドは、サービスノード（ストレージノードおよび管理ノード）である。計算ノードを、計
算アイランドと称される下位の組１２０にグループ化でき、組１１５は、サービスアイラ
ンドと称される。
ノードは、スイッチによって例えば階層的に接続される。図１に示した例では、ノード
が第１のレベルのスイッチ１２５へと接続され、第１のレベルのスイッチ１２５が、第２
のレベルのスイッチ１３０へと接続され、次いで第２のレベルのスイッチ１３０が、第３
のレベルのスイッチ１３５へと接続されている。
が第１のレベルのスイッチ１２５へと接続され、第１のレベルのスイッチ１２５が、第２
のレベルのスイッチ１３０へと接続され、次いで第２のレベルのスイッチ１３０が、第３
のレベルのスイッチ１３５へと接続されている。
図２に示されるように、各々のノードは、通常は１つ以上のマイクロプロセッサ、ロー
カルメモリ、および通信インターフェイスを備えている。より具体的には、ここでは、ノ
ード２００が通信バス２０２を備えており、
中央演算ユニット（ＣＰＵ）またはマイクロプロセッサ２０４、
プログラムの実行時に生成および変更される変数およびパラメータを記録するように構
成されたレジスタを備えるランダムアクセスメモリ（ＲＡＭ）２０６の構成要素（図示の
ように、各々のランダムアクセスメモリ構成要素をマイクロプロセッサに組み合わせるこ
とができる）、ならびに
データの送信および受信を行なうように構成された通信インターフェイス２０８が通信
バス２０２へと接続されている。
カルメモリ、および通信インターフェイスを備えている。より具体的には、ここでは、ノ
ード２００が通信バス２０２を備えており、
中央演算ユニット（ＣＰＵ）またはマイクロプロセッサ２０４、
プログラムの実行時に生成および変更される変数およびパラメータを記録するように構
成されたレジスタを備えるランダムアクセスメモリ（ＲＡＭ）２０６の構成要素（図示の
ように、各々のランダムアクセスメモリ構成要素をマイクロプロセッサに組み合わせるこ
とができる）、ならびに
データの送信および受信を行なうように構成された通信インターフェイス２０８が通信
バス２０２へと接続されている。
ノード２００は、ここでは、特にプログラムの実行可能コードを収容することができる
ハードディスクなどの内部ストレージ手段２１２をさらに有している。
ハードディスクなどの内部ストレージ手段２１２をさらに有している。
通信バスが、ノード２００に含まれ、あるいはノード２００へと接続される種々の構成
要素の間の通信および相互運用を可能にしている。マイクロプロセッサ２０４が、１つ以
上のプログラムのソフトウェアコードの各部のインストラクションの実行を制御および指
揮する。起動時に、例えばハードディスクなどの不揮発メモリに保存された１つ以上のプ
ログラムが、ランダムアクセスメモリ２０６へと転送される。
要素の間の通信および相互運用を可能にしている。マイクロプロセッサ２０４が、１つ以
上のプログラムのソフトウェアコードの各部のインストラクションの実行を制御および指
揮する。起動時に、例えばハードディスクなどの不揮発メモリに保存された１つ以上のプ
ログラムが、ランダムアクセスメモリ２０６へと転送される。
各々のノードの性能を向上させるために、使用されるマイクロプロセッサは、多くの場
合にマルチコアのマイクロプロセッサであり、すなわち並行して使用することができる複
数のコアを備えるマイクロプロセッサである。
合にマルチコアのマイクロプロセッサであり、すなわち並行して使用することができる複
数のコアを備えるマイクロプロセッサである。
さらに、特定のマイクロプロセッサは、複数の論理コアを備えており、各々の物理コア
が、複数の論理コアを実装するように構成されている。同時マルチスレッディング（ある
いは、Ｉｎｔｅｌ（Ｉｎｔｅｌは商標である）の実装によれば、ハイパースレッディング
）と呼ばれるこの技術は、マイクロプロセッサの物理コアにおいて複数の基本プロセス（
スレッドと呼ばれる）を実質的に並列に実行することを可能にする（実行コンテキストが
同時にロードされ、スレッドが実行カーネルを共有する）。したがって、この技術を実装
する物理コアは、通常は物理コアを利用する論理層によってデュアルコアとして認識され
る。
が、複数の論理コアを実装するように構成されている。同時マルチスレッディング（ある
いは、Ｉｎｔｅｌ（Ｉｎｔｅｌは商標である）の実装によれば、ハイパースレッディング
）と呼ばれるこの技術は、マイクロプロセッサの物理コアにおいて複数の基本プロセス（
スレッドと呼ばれる）を実質的に並列に実行することを可能にする（実行コンテキストが
同時にロードされ、スレッドが実行カーネルを共有する）。したがって、この技術を実装
する物理コアは、通常は物理コアを利用する論理層によってデュアルコアとして認識され
る。
この技術を実装する物理コアは、論理コア間で共有されるリソースと、各々の論理コア
に特有のリソースとを含む。共有されるリソースは、典型的には、実行ユニット、キャッ
シュメモリ、およびバスインターフェイスである。特有のリソースは、特に論理コアのデ
ータおよびインストラクション、セグメント、および制御のためのレジスタ、ならびに割
り込みコントローラ（アドバンスト・プログラマブル・インターラプト・コントローラ（
Ａｄｖａｎｃｅｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌ
ｅｒ）を略してＡＰＩＣと呼ばれる）である。
に特有のリソースとを含む。共有されるリソースは、典型的には、実行ユニット、キャッ
シュメモリ、およびバスインターフェイスである。特有のリソースは、特に論理コアのデ
ータおよびインストラクション、セグメント、および制御のためのレジスタ、ならびに割
り込みコントローラ（アドバンスト・プログラマブル・インターラプト・コントローラ（
Ａｄｖａｎｃｅｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌ
ｅｒ）を略してＡＰＩＣと呼ばれる）である。
上述の技術は、特定の用途（特に、画像処理の用途）においてマイクロプロセッサの性
能の著しい向上を可能にできる一方で、他の用途（特に、科学計算の用途）においては、
性能がほんのわずかしか向上せず、低下することさえあることが明らかになっている。し
たがって、高性能計算に使用されるクラスタにおいては、クラスタのリソースを可能な限
り利用するようにクラスタを最適化するという原理に逆らい、通常は無効にされている。
能の著しい向上を可能にできる一方で、他の用途（特に、科学計算の用途）においては、
性能がほんのわずかしか向上せず、低下することさえあることが明らかになっている。し
たがって、高性能計算に使用されるクラスタにおいては、クラスタのリソースを可能な限
り利用するようにクラスタを最適化するという原理に逆らい、通常は無効にされている。
本発明は、上述した問題のうちの少なくとも１つを解決できるようにする。
本発明は、コンピュータにおいて、該コンピュータのマイクロプロセッサであって、少
なくとも２つの論理コアを実装することができ、該少なくとも２つの論理コアに共通の少
なくとも１つのリソースをスタンバイさせるための手段を備えている少なくとも１つのマ
イクロプロセッサに関し、該マイクロプロセッサの少なくとも一部のスタンバイの管理を
最適化するために、前記コンピュータの論理層において実行される方法であって、
前記少なくとも２つの論理コアの各々の所望のスタンバイ状態を決定するステップと、
前記少なくとも２つの論理コアのうちの１つの論理コアの前記所望のスタンバイ状態を
、前記少なくとも２つの論理コアのうちの残りの論理コアの前記所望のスタンバイ状態と
比較するステップと、
前記比較に応答して、前記スタンバイを準備し、さらには／あるいはスタンバイの期間
の後の前記少なくとも２つの論理コアのうちの前記１つの論理コアの復帰を可能にするイ
ンストラクションを開始するステップと
を含む方法に関する。
なくとも２つの論理コアを実装することができ、該少なくとも２つの論理コアに共通の少
なくとも１つのリソースをスタンバイさせるための手段を備えている少なくとも１つのマ
イクロプロセッサに関し、該マイクロプロセッサの少なくとも一部のスタンバイの管理を
最適化するために、前記コンピュータの論理層において実行される方法であって、
前記少なくとも２つの論理コアの各々の所望のスタンバイ状態を決定するステップと、
前記少なくとも２つの論理コアのうちの１つの論理コアの前記所望のスタンバイ状態を
、前記少なくとも２つの論理コアのうちの残りの論理コアの前記所望のスタンバイ状態と
比較するステップと、
前記比較に応答して、前記スタンバイを準備し、さらには／あるいはスタンバイの期間
の後の前記少なくとも２つの論理コアのうちの前記１つの論理コアの復帰を可能にするイ
ンストラクションを開始するステップと
を含む方法に関する。
このようにして、本発明による方法は、複数の論理コアを同じマイクロプロセッサに実
装することを、マイクロプロセッサの特定のリソースをスタンバイにする機能が使用され
るときの当該マイクロプロセッサの性能を知覚できるほどには低下させずに可能にする。
装することを、マイクロプロセッサの特定のリソースをスタンバイにする機能が使用され
るときの当該マイクロプロセッサの性能を知覚できるほどには低下させずに可能にする。
特定の実施の形態によれば、前記比較するステップが、
前記少なくとも２つの論理コアの各々の前記所望のスタンバイ状態に従って、前記マイ
クロプロセッサのスタンバイ状態を推定するステップと、
前記マイクロプロセッサの前記推定したスタンバイ状態を、前記少なくとも２つの論理
コアのうちの前記１つの論理コアの前記所望のスタンバイ状態と比較するステップと
を含んでおり、
前記スタンバイを準備し、さらには／あるいは前記少なくとも２つの論理コアのうちの
前記１つの論理コアの復帰を可能にする前記インストラクションが、前記マイクロプロセ
ッサの前記推定されたスタンバイ状態が前記少なくとも２つの論理コアのうちの前記１つ
の論理コアの前記推定されたスタンバイ状態に一致する場合に開始される。
前記少なくとも２つの論理コアの各々の前記所望のスタンバイ状態に従って、前記マイ
クロプロセッサのスタンバイ状態を推定するステップと、
前記マイクロプロセッサの前記推定したスタンバイ状態を、前記少なくとも２つの論理
コアのうちの前記１つの論理コアの前記所望のスタンバイ状態と比較するステップと
を含んでおり、
前記スタンバイを準備し、さらには／あるいは前記少なくとも２つの論理コアのうちの
前記１つの論理コアの復帰を可能にする前記インストラクションが、前記マイクロプロセ
ッサの前記推定されたスタンバイ状態が前記少なくとも２つの論理コアのうちの前記１つ
の論理コアの前記推定されたスタンバイ状態に一致する場合に開始される。
したがって、論理コアの所望のスタンバイ状態の間の比較の回数が、特に３つ以上の論
理コアが実装される場合に抑制される。
理コアが実装される場合に抑制される。
好都合には、この方法が、前記少なくとも２つの論理コアのうちの少なくとも１つの論
理コアの所望のスタンバイ状態の変化を検出するステップをさらに含み、前記比較するス
テップおよび前記インストラクションを開始するステップが、前記少なくとも２つの論理
コアのうちの前記少なくとも１つの論理コアの所望のスタンバイ状態の変化が検出された
場合に限って実行される。この検出ステップは、好ましくは前記論理層が属するオペレー
ティングシステムによって直接実行される。
理コアの所望のスタンバイ状態の変化を検出するステップをさらに含み、前記比較するス
テップおよび前記インストラクションを開始するステップが、前記少なくとも２つの論理
コアのうちの前記少なくとも１つの論理コアの所望のスタンバイ状態の変化が検出された
場合に限って実行される。この検出ステップは、好ましくは前記論理層が属するオペレー
ティングシステムによって直接実行される。
特定の実施の形態によれば、前記少なくとも１つのマイクロプロセッサが、マルチコア
のマイクロプロセッサであり、前記少なくとも２つの論理コアが、同じ物理コア内に実装
されている。したがって、本発明による方法を、特に高性能計算の関連に適合した高性能
のマイクロプロセッサにおいて実行することができる。
のマイクロプロセッサであり、前記少なくとも２つの論理コアが、同じ物理コア内に実装
されている。したがって、本発明による方法を、特に高性能計算の関連に適合した高性能
のマイクロプロセッサにおいて実行することができる。
さらに特定の実施の形態によれば、この方法が、前記少なくとも２つの論理コアのうち
の前記１つの論理コアの前記所望のスタンバイ状態を送信するステップをさらに含み、該
送信するステップが、前記インストラクションを開始するステップの後で実行される。し
たがって、本発明による方法の実施に、使用されるプロセッサのいかなる変更も必要でな
い。
の前記１つの論理コアの前記所望のスタンバイ状態を送信するステップをさらに含み、該
送信するステップが、前記インストラクションを開始するステップの後で実行される。し
たがって、本発明による方法の実施に、使用されるプロセッサのいかなる変更も必要でな
い。
前記論理層は、好ましくは前記コンピュータに実装されたオペレーティングシステムに
属する。
属する。
本方法は、好ましくは、前記マイクロプロセッサにおける論理コアの実装を可能にする
モードが有効であることを確認する最初のステップを含む。したがって、本発明による方
法が、適切なときにしか実行されない。
モードが有効であることを確認する最初のステップを含む。したがって、本発明による方
法が、適切なときにしか実行されない。
前記少なくとも２つの論理コアの実装は、例えば同時マルチスレッディングと呼ばれる
モードにもとづく。
モードにもとづく。
さらに本発明は、コンピュータ上で実行されたときに上述の方法の各ステップを実行す
るように構成されたインストラクションを含んでいるコンピュータプログラム、ならびに
コンピュータまたはマイクロプロセッサによって部分的または完全に読み取ることができ
、取り外し可能、あるいは取り外し可能ではない、上述の方法の各ステップを実行するた
めのコンピュータプログラムのコードインストラクションを含んでいる情報記憶手段に関
する。
るように構成されたインストラクションを含んでいるコンピュータプログラム、ならびに
コンピュータまたはマイクロプロセッサによって部分的または完全に読み取ることができ
、取り外し可能、あるいは取り外し可能ではない、上述の方法の各ステップを実行するた
めのコンピュータプログラムのコードインストラクションを含んでいる情報記憶手段に関
する。
このコンピュータプログラムおよびこの記憶手段によってもたらされる利点は、上述し
た利点と同様である。
た利点と同様である。
本発明の他の利点、目的、および特徴が、あくまでも本発明を限定するものではない例
として添付の図面に関連して提示される以下の詳細な説明から、明らかになるであろう。
として添付の図面に関連して提示される以下の詳細な説明から、明らかになるであろう。
すでに示したように、クラスタのノードにおいて使用することができる多数のマイクロ
プロセッサが、論理コアの生成を可能にする同時マルチスレッディング（あるいは、Ｉｎ
ｔｅｌ（Ｉｎｔｅｌは商標である）の実装によれば、ハイパースレッディング）と呼ばれ
る技術を実装している。これらのマイクロプロセッサが使用されるとき、この技術を有効
にでき、あるいは無効にすることができる。
プロセッサが、論理コアの生成を可能にする同時マルチスレッディング（あるいは、Ｉｎ
ｔｅｌ（Ｉｎｔｅｌは商標である）の実装によれば、ハイパースレッディング）と呼ばれ
る技術を実装している。これらのマイクロプロセッサが使用されるとき、この技術を有効
にでき、あるいは無効にすることができる。
図３は、クラスタに属するノードのマイクロプロセッサの論理アーキテクチャの概略図
であり、ここではマイクロプロセッサが、それぞれが２つの論理コアを実装する２つの物
理コアを備えており、すなわち高性能計算のアプリケーションの実行において、マイクロ
プロセッサの同時マルチスレッディングが有効にされている。ここでは、各々の物理コア
が、各々の物理コアに実装された異なる実行ユニットのおかげで、同じサイクルにおいて
最大４つのインストラクションを実行することができる。すなわち、２つの論理コアの各
々が、他方のコアによってなされる使用に応じて、最大４つのインストラクションを実行
することができる。コンフリクトの場合には、コンフリクト解決機構が、該当のリソース
を各々の論理コアに交互に帰属させる。
であり、ここではマイクロプロセッサが、それぞれが２つの論理コアを実装する２つの物
理コアを備えており、すなわち高性能計算のアプリケーションの実行において、マイクロ
プロセッサの同時マルチスレッディングが有効にされている。ここでは、各々の物理コア
が、各々の物理コアに実装された異なる実行ユニットのおかげで、同じサイクルにおいて
最大４つのインストラクションを実行することができる。すなわち、２つの論理コアの各
々が、他方のコアによってなされる使用に応じて、最大４つのインストラクションを実行
することができる。コンフリクトの場合には、コンフリクト解決機構が、該当のリソース
を各々の論理コアに交互に帰属させる。
図示のとおり、物理コア３００−１および３００−２が、システムバス３０５によって
接続されており、システムバス３０５には、特に通信インターフェイスおよびメモリを接
続することができる。各々の物理コアが、論理コア間で共有される実行ユニットと、各々
の論理コアに特有のインストラクションレジスタとを備えている。
接続されており、システムバス３０５には、特に通信インターフェイスおよびメモリを接
続することができる。各々の物理コアが、論理コア間で共有される実行ユニットと、各々
の論理コアに特有のインストラクションレジスタとを備えている。
したがって、物理コア３００−１が、実行ユニットの組３１０−１ならびに物理コア３
００−１の第１の論理コアへと接続されたインストラクションレジスタ３１５−１１およ
び物理コア３００−１の第２の論理コアへと接続されたインストラクションレジスタ３１
５−１２を備えている。同様に、物理コア３００−２が、実行ユニットの組３１０−２な
らびに物理コア３００−２の第１の論理コアへと接続されたインストラクションレジスタ
３１５−２１および物理コア３００−２の第２の論理コアへと接続されたインストラクシ
ョンレジスタ３１５−２２を備えている。
００−１の第１の論理コアへと接続されたインストラクションレジスタ３１５−１１およ
び物理コア３００−１の第２の論理コアへと接続されたインストラクションレジスタ３１
５−１２を備えている。同様に、物理コア３００−２が、実行ユニットの組３１０−２な
らびに物理コア３００−２の第１の論理コアへと接続されたインストラクションレジスタ
３１５−２１および物理コア３００−２の第２の論理コアへと接続されたインストラクシ
ョンレジスタ３１５−２２を備えている。
ここで、最適化の理由のため、物理コアの論理コアが、好ましくは実行中の高性能計算
のアプリケーションに関するインストラクションの実行へと割り当てられる一方で、同じ
物理コアの他方の論理コアが、好都合には一般的にデーモンと称されるオペレーティング
システムの補助的タスクの実行に関連付けられることに、注意すべきである。結果として
、論理コアへの負荷が、同じ物理コアの他方の論理コアへの負荷よりもはるかに大きくな
る。したがって、典型的には、論理コアへの負荷が１００パーセントに近付く一方で、同
じ物理コアの他方の論理コアへの負荷は、およそ５％である。
のアプリケーションに関するインストラクションの実行へと割り当てられる一方で、同じ
物理コアの他方の論理コアが、好都合には一般的にデーモンと称されるオペレーティング
システムの補助的タスクの実行に関連付けられることに、注意すべきである。結果として
、論理コアへの負荷が、同じ物理コアの他方の論理コアへの負荷よりもはるかに大きくな
る。したがって、典型的には、論理コアへの負荷が１００パーセントに近付く一方で、同
じ物理コアの他方の論理コアへの負荷は、およそ５％である。
一般に、同時マルチスレッディングモードが有効にされ、すなわち論理コアが使用され
、高性能計算のアプリケーションが実行されるとき、クラスタの性能が低下することが明
らかになっている。この現象を分析したところ、この性能の低下が、特にプロセッサの特
定の構成要素をスタンバイにする機能の管理に関係していることを示している。本発明は
、それらの機能を改良し、この性能の問題を軽減することを目的とする。
、高性能計算のアプリケーションが実行されるとき、クラスタの性能が低下することが明
らかになっている。この現象を分析したところ、この性能の低下が、特にプロセッサの特
定の構成要素をスタンバイにする機能の管理に関係していることを示している。本発明は
、それらの機能を改良し、この性能の問題を軽減することを目的とする。
まず最初に、エネルギーの節約および回路の温度制御の理由で、最近のマイクロプロセ
ッサが、それらのリソースの使用に応じて、プロセッサの性能を一時的に大きく低下させ
ることなく一部のリソースを停止させることができるスタンバイ機能を備えていることを
思い出すべきである（一般に、使用されておらず、あるいは少ししか使用されていないリ
ソースだけが該当する）。マイクロプロセッサのコアのスタンバイ状態は、一般に「Ｃ状
態（Ｃ−ｓｔａｔｅ）」と呼ばれ、Ｃｉによって表わされ、ここでｉは、ゼロからｎまで
変化する指数であり、ｎは典型的には８に等しい。状態Ｃ０において、コアならびにコア
に接続されたすべてのリソースがアクティブである一方で、状態Ｃ８においては、コアが
完全なスタンバイにある。中間の状態は、中間的なスタンバイの状態に相当する。例とし
て、物理コアのレベル１のキャッシュメモリ（キャッシュＬ１と称される）は、物理コア
がスタンバイの状態Ｃ３にあるときにスタンバイとなる。
ッサが、それらのリソースの使用に応じて、プロセッサの性能を一時的に大きく低下させ
ることなく一部のリソースを停止させることができるスタンバイ機能を備えていることを
思い出すべきである（一般に、使用されておらず、あるいは少ししか使用されていないリ
ソースだけが該当する）。マイクロプロセッサのコアのスタンバイ状態は、一般に「Ｃ状
態（Ｃ−ｓｔａｔｅ）」と呼ばれ、Ｃｉによって表わされ、ここでｉは、ゼロからｎまで
変化する指数であり、ｎは典型的には８に等しい。状態Ｃ０において、コアならびにコア
に接続されたすべてのリソースがアクティブである一方で、状態Ｃ８においては、コアが
完全なスタンバイにある。中間の状態は、中間的なスタンバイの状態に相当する。例とし
て、物理コアのレベル１のキャッシュメモリ（キャッシュＬ１と称される）は、物理コア
がスタンバイの状態Ｃ３にあるときにスタンバイとなる。
物理コアのスタンバイ状態は、多くの場合にオペレーティングシステムによって決定さ
れ、物理コアを備えるマイクロプロセッサへと送信される。次いで、マイクロプロセッサ
が、該当のリソースのスタンバイへの移行を管理し、あるいは対照的に、該当のリソース
のスタンバイの解除を管理する。さらに、マイクロプロセッサに物理コアに関するスタン
バイ状態を送信する前に、オペレーティングシステムは、スタンバイを準備し、さらには
／あるいはスタンバイの終わりにおける物理コアの復帰を可能にするインストラクション
を開始することができる。したがって、例えば、コアがスタンバイ状態Ｃ２からスタンバ
イ状態Ｃ３へと移行しなければならないとき、該当するレベル１のキャッシュメモリ（キ
ャッシュＬ１）の中身が、別のメモリ（典型的には、関連のレベル２のキャッシュメモリ
）へとコピーされる。物理コアは、このコピー作業の後でなければ、状態Ｃ３へと移行さ
れない。物理コアが状態Ｃ３から状態Ｃ２へと移行した後で、レベル１のキャッシュメモ
リの中身が、アプリケーションが該当のデータにアクセスするときに徐々に回復される。
れ、物理コアを備えるマイクロプロセッサへと送信される。次いで、マイクロプロセッサ
が、該当のリソースのスタンバイへの移行を管理し、あるいは対照的に、該当のリソース
のスタンバイの解除を管理する。さらに、マイクロプロセッサに物理コアに関するスタン
バイ状態を送信する前に、オペレーティングシステムは、スタンバイを準備し、さらには
／あるいはスタンバイの終わりにおける物理コアの復帰を可能にするインストラクション
を開始することができる。したがって、例えば、コアがスタンバイ状態Ｃ２からスタンバ
イ状態Ｃ３へと移行しなければならないとき、該当するレベル１のキャッシュメモリ（キ
ャッシュＬ１）の中身が、別のメモリ（典型的には、関連のレベル２のキャッシュメモリ
）へとコピーされる。物理コアは、このコピー作業の後でなければ、状態Ｃ３へと移行さ
れない。物理コアが状態Ｃ３から状態Ｃ２へと移行した後で、レベル１のキャッシュメモ
リの中身が、アプリケーションが該当のデータにアクセスするときに徐々に回復される。
同時マルチスレッディングモードが有効であり、すなわち論理コアが使用されていると
き、所望のスタンバイ状態がオペレーティングシステムによって各々の論理コアに組み合
わせられる。この所望のスタンバイ状態は、オペレーティングシステムによって決定され
、マイクロプロセッサへと送信され、次いでマイクロプロセッサが、受信した所望のスタ
ンバイの状態に応じて、特定のリソースをスタンバイに移行させることができる。論理コ
アの所望のスタンバイ状態が、別の論理コアの所望のスタンバイ状態とは異なる場合、マ
イクロプロセッサによって物理コアへと適用されるスタンバイ状態は、最も多くのリソー
スがアクティブとなるスタンバイ状態である。換言すると、２つの論理コアを備える物理
コアのスタンバイ状態Ｃｉは、２つの論理コアの所望のスタンバイ状態がそれぞれＣｊお
よびＣｋであるとき、以下の方法で決定される。
き、所望のスタンバイ状態がオペレーティングシステムによって各々の論理コアに組み合
わせられる。この所望のスタンバイ状態は、オペレーティングシステムによって決定され
、マイクロプロセッサへと送信され、次いでマイクロプロセッサが、受信した所望のスタ
ンバイの状態に応じて、特定のリソースをスタンバイに移行させることができる。論理コ
アの所望のスタンバイ状態が、別の論理コアの所望のスタンバイ状態とは異なる場合、マ
イクロプロセッサによって物理コアへと適用されるスタンバイ状態は、最も多くのリソー
スがアクティブとなるスタンバイ状態である。換言すると、２つの論理コアを備える物理
コアのスタンバイ状態Ｃｉは、２つの論理コアの所望のスタンバイ状態がそれぞれＣｊお
よびＣｋであるとき、以下の方法で決定される。
しかしながら、たとえ物理コアのスタンバイ状態が当該物理コアに係る論理コアの各々
の所望のスタンバイ状態に起因して変化することがなくても、スタンバイへの移行を準備
し、さらには／あるいは倫理コアの復帰を可能にするインストラクションを、スタンバイ
への移行に先立って実行することができる。この現象は、論理コアの所望のスタンバイ状
態がオペレーティングシステムによって決定される場合に、物理コアの状態を変化させる
決定が、物理コアを備えるマイクロプロセッサによって、オペレーティングシステムとは
無関係に行なわれるということに起因する。さらに、スタンバイへの移行を準備し、さら
には／あるいは論理コアの後の復帰を可能にするためのインストラクションの実行が、物
理コアを妨げる。したがって、例えば論理コアの所望のスタンバイ状態がＣ２からＣ３へ
と移行するとき、レベル１のキャッシュメモリの中身が別のメモリへとコピーされるが、
これが、このレベル１のキャッシュメモリを使用する他の論理コアに関して、レベル１の
キャッシュメモリを妨げる。これが、これらの論理コアの性能の低下につながる。
の所望のスタンバイ状態に起因して変化することがなくても、スタンバイへの移行を準備
し、さらには／あるいは倫理コアの復帰を可能にするインストラクションを、スタンバイ
への移行に先立って実行することができる。この現象は、論理コアの所望のスタンバイ状
態がオペレーティングシステムによって決定される場合に、物理コアの状態を変化させる
決定が、物理コアを備えるマイクロプロセッサによって、オペレーティングシステムとは
無関係に行なわれるということに起因する。さらに、スタンバイへの移行を準備し、さら
には／あるいは論理コアの後の復帰を可能にするためのインストラクションの実行が、物
理コアを妨げる。したがって、例えば論理コアの所望のスタンバイ状態がＣ２からＣ３へ
と移行するとき、レベル１のキャッシュメモリの中身が別のメモリへとコピーされるが、
これが、このレベル１のキャッシュメモリを使用する他の論理コアに関して、レベル１の
キャッシュメモリを妨げる。これが、これらの論理コアの性能の低下につながる。
したがって、本発明は、特に、スタンバイへの移行を準備し、さらには／あるいは論理
コアの復帰を可能にするインストラクションを、物理コアの推定されるスタンバイ状態の
みに応じて開始することからなり、すなわち該当の論理コアの所望のスタンバイ状態だけ
によるのではなく、物理コアの各々の論理コアの所望のスタンバイ状態に応じて開始する
ことからなる。換言すると、本発明は、物理コアに実装された論理コアの所望のスタンバ
イ状態に応じた物理コアのスタンバイへの移行の決定のための機構を、オペレーティング
システムにおいて模擬することを目的とする。
コアの復帰を可能にするインストラクションを、物理コアの推定されるスタンバイ状態の
みに応じて開始することからなり、すなわち該当の論理コアの所望のスタンバイ状態だけ
によるのではなく、物理コアの各々の論理コアの所望のスタンバイ状態に応じて開始する
ことからなる。換言すると、本発明は、物理コアに実装された論理コアの所望のスタンバ
イ状態に応じた物理コアのスタンバイへの移行の決定のための機構を、オペレーティング
システムにおいて模擬することを目的とする。
図４が、オペレーティングシステムと協働し、あるいはコンピュータの論理層と協働す
るマイクロプロセッサの物理コアを、当該物理コアに実装された各々の論理コアに関する
所望のスタンバイ状態に従ってスタンバイさせるためのプロセスを制御するために、オペ
レーティングシステムによって実行され、あるいはより一般的にはコンピュータの論理層
によって実行されるアルゴリズムの例を示している。
るマイクロプロセッサの物理コアを、当該物理コアに実装された各々の論理コアに関する
所望のスタンバイ状態に従ってスタンバイさせるためのプロセスを制御するために、オペ
レーティングシステムによって実行され、あるいはより一般的にはコンピュータの論理層
によって実行されるアルゴリズムの例を示している。
図４に示したアルゴリズムが、好ましくは同時マルチスレッディングが有効にされてい
る場合に限って実行されることに、注意すべきである。したがって、最初のステップ（図
示されていない）は、当該モードが有効であることを確認することからなる。
る場合に限って実行されることに、注意すべきである。したがって、最初のステップ（図
示されていない）は、当該モードが有効であることを確認することからなる。
時刻ｔにおける論理コアＣＬｒの所望のスタンバイ状態Ｃｊ（ｔ）（ＣＬｒ）を決定（
ステップ４００）した後で、その所望のスタンバイ状態が、Ｃｊ（ｔ−１）（ＣＬｒ）と
称される先の時刻（ｔ−１）における当該論理コアの所望のスタンバイ状態に対して変化
したか否かを判断するために、試験が実行される（ステップ４０５）。所望のスタンバイ
状態を見積もり、所望のスタンバイ状態の変化を判断するこれらのステップは、従来から
のシステムにおいて実行されるステップと同様である。それらは、特に、該当の論理コア
によって実行されるべきインストラクションの分析にもとづく。
ステップ４００）した後で、その所望のスタンバイ状態が、Ｃｊ（ｔ−１）（ＣＬｒ）と
称される先の時刻（ｔ−１）における当該論理コアの所望のスタンバイ状態に対して変化
したか否かを判断するために、試験が実行される（ステップ４０５）。所望のスタンバイ
状態を見積もり、所望のスタンバイ状態の変化を判断するこれらのステップは、従来から
のシステムにおいて実行されるステップと同様である。それらは、特に、該当の論理コア
によって実行されるべきインストラクションの分析にもとづく。
論理コアＣＬｒの所望のスタンバイ状態の変化が検出された場合、論理コアＣＬｒが実
装される物理コアＣＰｔのスタンバイ状態が推定される（ステップ４１０）。例として、
推定される物理コアＣＬｔのスタンバイ状態Ｃｉ（ＣＰｔ）は、最も多くのリソースが活
動するスタンバイ状態に相当し、すなわちこの物理コアに実装された論理コアの所望のス
タンバイ状態Ｃ０，・・・，ｎのうちで、指数が最も小さいスタンバイ状態に相当する。
当然ながら、物理コアのスタンバイ状態を推定するためのモデルは、物理コアそのものに
実際に実装されたものに一致していなければならない。
装される物理コアＣＰｔのスタンバイ状態が推定される（ステップ４１０）。例として、
推定される物理コアＣＬｔのスタンバイ状態Ｃｉ（ＣＰｔ）は、最も多くのリソースが活
動するスタンバイ状態に相当し、すなわちこの物理コアに実装された論理コアの所望のス
タンバイ状態Ｃ０，・・・，ｎのうちで、指数が最も小さいスタンバイ状態に相当する。
当然ながら、物理コアのスタンバイ状態を推定するためのモデルは、物理コアそのものに
実際に実装されたものに一致していなければならない。
次いで、論理コアＣＬｒの所望のスタンバイ状態Ｃｊ（ＣＬｒ）が、推定された物理コ
アＣＰｔのスタンバイ状態と同じであるか否かを判断し、すなわち指数ｉおよびｊが同じ
であるかを判断するための試験が実行される（ステップ４１５）。結果が肯定であり、論
理コアＣＬｒをそれまでのスタンバイ状態よりも深いスタンバイ状態へと移行させるべき
場合、オペレーティングシステム（または、論理層）は、スタンバイを準備し、さらには
／あるいはスタンバイの終了時の論理コアの後の復帰を可能にするためのインストラクシ
ョンを開始する（ステップ４２０）。このステップは、例えばレジスタの中身をコピーす
る動作を開始させることからなる。その後に、所望のスタンバイ状態Ｃｊ（ＣＬｒ）がプ
ロセッサへと送信され（ステップ４２５）、プロセッサが、物理コアＣＰｔ上に実装され
た残りの論理コアの所望のスタンバイ状態に応じて、この物理コアのスタンバイ状態を変
更し、あるいは変更しない。
アＣＰｔのスタンバイ状態と同じであるか否かを判断し、すなわち指数ｉおよびｊが同じ
であるかを判断するための試験が実行される（ステップ４１５）。結果が肯定であり、論
理コアＣＬｒをそれまでのスタンバイ状態よりも深いスタンバイ状態へと移行させるべき
場合、オペレーティングシステム（または、論理層）は、スタンバイを準備し、さらには
／あるいはスタンバイの終了時の論理コアの後の復帰を可能にするためのインストラクシ
ョンを開始する（ステップ４２０）。このステップは、例えばレジスタの中身をコピーす
る動作を開始させることからなる。その後に、所望のスタンバイ状態Ｃｊ（ＣＬｒ）がプ
ロセッサへと送信され（ステップ４２５）、プロセッサが、物理コアＣＰｔ上に実装され
た残りの論理コアの所望のスタンバイ状態に応じて、この物理コアのスタンバイ状態を変
更し、あるいは変更しない。
論理コアＣＬｒの所望のスタンバイ状態Ｃｊ（ＣＬｒ）が、推定された物理コアＣＰｔ
のスタンバイ状態と同じでない場合、スタンバイを準備し、さらには／あるいはスタンバ
イの終了時の論理コアＣＬｒの復帰を可能にするためのインストラクションは、マイクロ
プロセッサへと送信されない。しかしながら、図４に示されるとおり、それでもなお論理
コアＣＬｒの所望のスタンバイ状態Ｃｊ（ＣＬｒ）をマイクロプロセッサへと送信するこ
とができるが、このステップは、新たな所望のスタンバイ状態が該当の物理コアのスタン
バイ状態を変更しない場合には不要である。
のスタンバイ状態と同じでない場合、スタンバイを準備し、さらには／あるいはスタンバ
イの終了時の論理コアＣＬｒの復帰を可能にするためのインストラクションは、マイクロ
プロセッサへと送信されない。しかしながら、図４に示されるとおり、それでもなお論理
コアＣＬｒの所望のスタンバイ状態Ｃｊ（ＣＬｒ）をマイクロプロセッサへと送信するこ
とができるが、このステップは、新たな所望のスタンバイ状態が該当の物理コアのスタン
バイ状態を変更しない場合には不要である。
特定の実施の形態によれば、図４に示したアルゴリズムを、例えばＬｉｎｕｘカーネル
など、使用されるオペレーティングシステムのカーネルにおいて実行することができる。
このように、論理コアのスタンバイ状態のマイクロプロセッサへの伝達機能を傍受するこ
とによって、当該論理コアを実装する物理コアの推定したスタンバイ状態に応じて、スタ
ンバイを準備し、さらには／あるいは論理コアの復帰を可能にするためのインストラクシ
ョンを、開始したり、あるいは開始しないようにすることができる。推定は、当該物理コ
アに実装されるすべての論理コアの状態にもとづいて行なわれる。
など、使用されるオペレーティングシステムのカーネルにおいて実行することができる。
このように、論理コアのスタンバイ状態のマイクロプロセッサへの伝達機能を傍受するこ
とによって、当該論理コアを実装する物理コアの推定したスタンバイ状態に応じて、スタ
ンバイを準備し、さらには／あるいは論理コアの復帰を可能にするためのインストラクシ
ョンを、開始したり、あるいは開始しないようにすることができる。推定は、当該物理コ
アに実装されるすべての論理コアの状態にもとづいて行なわれる。
さらに、図４を参照して説明したアルゴリズムは、論理コアの所望のスタンバイ状態を
、この論理コアを実装する論理コアの推定によるスタンバイ状態と比較することを目的と
するが、同等の方法で、同じ物理コア上に実装された論理コアの所望のスタンバイ状態同
士を比較して、スタンバイを準備し、さらには／あるいは論理コアの後の復帰を可能にす
るためのインストラクションを、実行すべきか否かを判断することも可能である。
、この論理コアを実装する論理コアの推定によるスタンバイ状態と比較することを目的と
するが、同等の方法で、同じ物理コア上に実装された論理コアの所望のスタンバイ状態同
士を比較して、スタンバイを準備し、さらには／あるいは論理コアの後の復帰を可能にす
るためのインストラクションを、実行すべきか否かを判断することも可能である。
例として、２つの論理コアが同じ物理コアに実装される場合、第１の論理コアの所望の
スタンバイ状態が、第２の論理コアの所望のスタンバイ状態と比較される。このようにし
て、第１の論理コアのスタンバイ状態および所望のスタンバイ状態がＣ１であり、第２の
論理コアのスタンバイ状態がＣ１であり、第２の論理コアの所望のスタンバイ状態がＣ２
である場合に、第２の論理コアのスタンバイを準備し、さらには／あるいは後の復帰を可
能にするためのインストラクションは、これらの論理コアが実装される物理コアのスタン
バイ状態が変更されないため、実行されない。対照的に、第１および第２の論理コアのス
タンバイ状態がＣ１であり、第１および第２の論理コアの所望のスタンバイ状態がＣ２で
ある場合には、第１および第２の論理コアのスタンバイを準備し、さらには／あるいは後
の復帰を可能にするためのインストラクションが、これらの論理コアが実装される物理コ
アのスタンバイ状態が変更されるため、実行される。
スタンバイ状態が、第２の論理コアの所望のスタンバイ状態と比較される。このようにし
て、第１の論理コアのスタンバイ状態および所望のスタンバイ状態がＣ１であり、第２の
論理コアのスタンバイ状態がＣ１であり、第２の論理コアの所望のスタンバイ状態がＣ２
である場合に、第２の論理コアのスタンバイを準備し、さらには／あるいは後の復帰を可
能にするためのインストラクションは、これらの論理コアが実装される物理コアのスタン
バイ状態が変更されないため、実行されない。対照的に、第１および第２の論理コアのス
タンバイ状態がＣ１であり、第１および第２の論理コアの所望のスタンバイ状態がＣ２で
ある場合には、第１および第２の論理コアのスタンバイを準備し、さらには／あるいは後
の復帰を可能にするためのインストラクションが、これらの論理コアが実装される物理コ
アのスタンバイ状態が変更されるため、実行される。
当然ながら、特定のニーズを満たすために、当業者であれば以上の説明に変更を加える
ことができるであろう。
ことができるであろう。
Claims (9)
- コンピュータにおいて、前記コンピュータのマイクロプロセッサであって、少なくとも２つの論理コアを実装することができ、前記少なくとも２つの論理コアに共通の少なくとも１つの物理リソースのスタンバイ及び／又はスタンバイからの復帰を実行するための手段を備えている少なくとも１つのマイクロプロセッサに関し、該マイクロプロセッサの少なくとも一部のスタンバイの管理を最適化するために、前記コンピュータによって、前記コンピュータの論理層において実行される方法であって、
前記少なくとも２つの論理コアの各々のスタンバイ状態に関して所望の状態を決定するステップ（４００）と、
前記手段が前記物理リソースのスタンバイ及び／又はスタンバイからの復帰を実行するか否かを推定するために、前記少なくとも２つの論理コアのうちの１つの論理コアの前記所望の状態を、前記少なくとも２つの論理コアのうちの残りの論理コアの前記所望の状態と比較するステップと、
前記比較した結果に応答して、前記少なくとも２つの論理コアに共通の少なくとも一つの物理リソースの前記スタンバイに対しての準備、及び／又は前記少なくとも２つの論理コアに共通の少なくとも一つの物理リソースのスタンバイの期間の後の前記少なくとも２つの論理コアのうちの前記１つの論理コアの復帰に対しての準備をするインストラクションを開始するステップ（４２０）と
を含み、
前記比較するステップが、
前記少なくとも２つの論理コアの各々の前記所望の状態に従って、前記マイクロプロセッサのスタンバイ状態を推定するステップ（４１０）と、
前記マイクロプロセッサの前記推定したスタンバイ状態を、前記少なくとも２つの論理コアのうちの前記１つの論理コアの前記所望の状態と比較するステップ（４１５）と
を含んでおり、
前記スタンバイを準備し、さらには／あるいはスタンバイの期間の後の前記少なくとも２つの論理コアのうちの前記１つの論理コアの復帰を可能にする前記インストラクションが、前記マイクロプロセッサの前記推定したスタンバイ状態が前記少なくとも２つの論理コアのうちの前記１つの論理コアの前記推定されたスタンバイ状態に一致する場合に開始（４２０）されることを特徴とする方法。 - 前記少なくとも２つの論理コアのうちの少なくとも１つの論理コアの所望の状態の変化を検出するステップ（４０５）
をさらに含んでおり、
前記比較するステップおよび前記インストラクションを開始するステップが、前記少なくとも２つの論理コアのうちの前記少なくとも１つの論理コアの所望の状態の変化が検出される場合に限って実行される、請求項１に記載の方法。 - 前記少なくとも１つのマイクロプロセッサが、マルチコアのマイクロプロセッサであり、前記少なくとも２つの論理コアが同じ物理コア内に実装されている、請求項１または２に記載の方法。
- 前記少なくとも２つの論理コアのうちの前記１つの論理コアの前記所望の状態を前記マイクロプロセッサのスタンバイ機能を有する部分に送信するステップ（４２５）
をさらに含んでおり、
前記送信するステップが、前記インストラクションを開始するステップの後で実行される、請求項３に記載の方法。 - 前記論理層が、前記コンピュータに実装されたオペレーティングシステムに属する、請求項１から４のいずれか一項に記載の方法。
- 前記マイクロプロセッサにおける論理コアの実装を可能にするモードが有効であることを確認する最初のステップを含む、請求項１から５のいずれか一項に記載の方法。
- 前記少なくとも２つの論理コアの実装が、同時マルチスレッディングと呼ばれるモードにもとづいている、請求項１から６のいずれか一項に記載の方法。
- 請求項１から７のいずれか一項に記載の方法の各ステップをコンピュータに実行させるためのインストラクションを含んでいるコンピュータプログラム。
- コンピュータまたはマイクロプロセッサによって部分的または完全に読み取ることができ、取り外し可能、あるいは取り外し可能ではない、請求項１から７のいずれか一項に記載の方法の各ステップをコンピュータに実行させるためのコンピュータプログラムのコードインストラクションを含んでいる情報記憶手段。
Applications Claiming Priority (2)
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| JP2013510656A Pending JP2013531836A (ja) | 2010-05-19 | 2011-05-13 | 複数の論理コアの実装を可能にするマイクロプロセッサのスタンバイの管理を最適化するための方法およびそのような方法を実行するコンピュータプログラム |
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