JP6070115B2 - 情報処理装置、bmcおよびbiosアップデート方法 - Google Patents
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Description
CPU(Central Processing Unit)と、
BIOS(Basic Input / Output System)イメージとBIOSアップデートツールとを格納可能なメモリと、
CPUに接続された第1のチップセットと、
第1のチップセットに接続され、BIOS第1領域を格納可能な第1のROM(Read Only Memory)と、
第1のチップセットに接続された第1のBMC(Baseboard Management Controller)と、
CPUに接続された第2のチップセットと、
第2のチップセットに接続され、BIOS第1領域を格納可能な第2のROMと、
第2のチップセットに接続された第2のBMCとを備え、
第1および第2のBMCは、
第1あるいは第2のチップセットのいずれか1つを有効化するチップセット有効化部と、
BIOS第2領域を格納可能な不揮発メモリと、
不揮発メモリをCPUからアクセス可能とするインタフェース変換を行うインタフェース変換部と、
第1と第2のBMCとの間でBIOS第2領域の同期処理を行う同期部とを含む。
チップセットに接続されたBMCであって、
チップセットを有効化あるいは無効化するチップセット有効化部と、
BIOSの一部領域を格納可能な不揮発メモリと、
不揮発メモリをチップセットに接続されたCPUからアクセス可能とするインタフェース変換を行うインタフェース変換部と、
他のBMCとの間でBIOSの一部領域の同期処理を行う同期部とを備える。
CPUと、
BIOSイメージとBIOSアップデートツールとを格納可能なメモリと、
CPUに接続された第1のチップセットと、
第1のチップセットに接続された第1のROMと、
第1のチップセットに接続された第1のBMCと、
CPUに接続された第2のチップセットと、
第2のチップセットに接続された第2のROMと、
第2のチップセットに接続された第2のBMCとを備える情報処理装置のBIOSアップデート方法であって、
第1および第2のROMが、BIOS第1領域をあらかじめ格納しており、
第1および第2のBMCが、
BIOS第2領域をあらかじめ格納しており、
第1あるいは第2のチップセットのいずれか1つを有効化し、
BIOS第2領域をCPUからアクセス可能とするインタフェース変換を行い、
第1と第2のBMCとの間でBIOS第2領域の同期処理を行う。
図1は、本発明の第1の実施形態に係る情報処理装置の構成を表すブロック構成図である。本発明の第1の実施形態に係る情報処理装置1は、CPU(Central Processing Unit)10,20と、メモリ11,21と、ROM(Read Only Memory)12,22と、BMC(Baseboard Management Controller)13,23と、チップセット14,24とを備える。
次に、上述した第1の実施形態を基本とする、本発明の第2の実施の形態を説明する。以下の説明では、第1の実施形態と同様な構成については同一の参照番号を付与することにより、重複する説明を省略する。
10,20 CPU
11,21 メモリ
12,22 ROM
13,23 BMC
13a,23a インタフェース変換部
13b,23b 不揮発メモリ
13c,23c 同期部
13d,23d ネットワークインタフェース
13e,23e チップセット有効化部
14,24 チップセット
110,210 BIOS第1領域
111,211 BIOS第2領域
112 BIOSイメージ
113 BIOSアップデートツール
30 通信ネットワーク
900 コンピュータ
901 CPU
902 RAM
903 ROM
904 ハードディスクドライブ
905 ネットワークインタフェース
Claims (6)
- CPU(Central Processing Unit)と、
BIOS(Basic Input / Output System)イメージとBIOSアップデートツールとを格納可能なメモリと、
前記CPUに接続された第1のチップセットと、
前記第1のチップセットに接続され、BIOSのうち、アップデートによって更新されない領域であるBIOS第1領域を格納可能な第1のROM(Read Only Memory)と、
前記第1のチップセットに接続された第1のBMC(Baseboard Management Controller)と、
前記CPUに接続された第2のチップセットと、
前記第2のチップセットに接続され、前記BIOS第1領域を格納可能な第2のROMと、
前記第2のチップセットに接続された第2のBMCとを備え、
前記第1および第2のBMCは、
前記第1あるいは第2のチップセットのいずれか1つを有効化するチップセット有効化部と、
前記BIOSのうち、アップデートによって更新される領域であるBIOS第2領域を格納可能な不揮発メモリと、
前記不揮発メモリを前記CPUからアクセス可能とするインタフェース変換を行うインタフェース変換部と、
前記第1と第2のBMCとの間で前記BIOS第2領域の同期処理を行う同期部とを含む情報処理装置。 - 前記CPUが、前記BIOSアップデートツールを実行することにより、有効化されたチップセットに接続されたBMCの不揮発メモリに格納されたBIOS第2領域を前記BIOSイメージを用いてアップデートし、
有効化されていないチップセットに接続されたBMCの同期部が、前記有効化されたチップセットに接続されたBMCの同期部から前記BIOSイメージを受信し、前記有効化されていないチップセットに接続されたBMCの不揮発メモリに格納されたBIOS第2領域を前記BIOSイメージを用いてアップデートすることにより前記同期処理を行う請求項1に記載の情報処理装置。 - チップセットに接続されたBMCであって、
チップセットを有効化あるいは無効化するチップセット有効化部と、
BIOSのうち、アップデートによって更新される領域である一部領域を格納可能な不揮発メモリと、
前記不揮発メモリを前記チップセットに接続されたCPUからアクセス可能とするインタフェース変換を行うインタフェース変換部と、
他のBMCとの間で前記BIOSの一部領域の同期処理を行う同期部とを備えるBMC。 - 前記CPUに、前記不揮発メモリに格納されたBIOSの一部領域をBIOSイメージを用いてアップデートさせ、その後、前記同期部が、前記BIOSイメージを送信し、
前記同期部が、BIOSイメージを受信し、前記不揮発メモリに格納されたBIOSの一部領域を受信した前記BIOSイメージを用いてアップデートすることにより前記同期処理を行う請求項3に記載のBMC。 - CPUと、
BIOSイメージとBIOSアップデートツールとを格納可能なメモリと、
前記CPUに接続された第1のチップセットと、
前記第1のチップセットに接続された第1のROMと、
前記第1のチップセットに接続された第1のBMCと、
前記CPUに接続された第2のチップセットと、
前記第2のチップセットに接続された第2のROMと、
前記第2のチップセットに接続された第2のBMCとを備える情報処理装置のBIOSアップデート方法であって、
前記第1および第2のROMが、BIOSのうち、アップデートによって更新されない領域であるBIOS第1領域をあらかじめ格納しており、
前記第1および第2のBMCが、
前記BIOSのうち、アップデートによって更新される領域であるBIOS第2領域をあらかじめ格納しており、
前記第1あるいは第2のチップセットのいずれか1つを有効化し、
前記BIOS第2領域を前記CPUからアクセス可能とするインタフェース変換を行い、
前記第1と第2のBMCとの間で前記BIOS第2領域の同期処理を行うBIOSアップデート方法。 - 前記CPUが、前記BIOSアップデートツールを実行することにより、有効化されたチップセットに接続されたBMCに格納されたBIOS第2領域を前記BIOSイメージを用いてアップデートし、
有効化されていないチップセットに接続されたBMCが、前記有効化されたチップセットに接続されたBMCから前記新しいBIOSイメージを受信し、前記有効化されていないチップセットに接続されたBMCに格納されたBIOS第2領域を前記新しいBIOSイメージを用いてアップデートすることにより前記同期処理を行う請求項5に記載のBIOSアップデート方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2012259963A JP6070115B2 (ja) | 2012-11-28 | 2012-11-28 | 情報処理装置、bmcおよびbiosアップデート方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2012259963A JP6070115B2 (ja) | 2012-11-28 | 2012-11-28 | 情報処理装置、bmcおよびbiosアップデート方法 |
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JP2014106787A JP2014106787A (ja) | 2014-06-09 |
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP6070115B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6099843B2 (ja) * | 2015-03-27 | 2017-03-22 | 三菱電機株式会社 | 制御システム、及び通信ゲートウェイ装置 |
CN107632900A (zh) * | 2017-09-21 | 2018-01-26 | 联想(北京)有限公司 | 一种bios数据修复方法和整机柜服务器 |
KR102411260B1 (ko) * | 2020-11-06 | 2022-06-21 | 한국전자기술연구원 | 러기드 환경에서 관리 모듈간 데이터 이중화 처리 방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5022077A (en) * | 1989-08-25 | 1991-06-04 | International Business Machines Corp. | Apparatus and method for preventing unauthorized access to BIOS in a personal computer system |
US6385721B1 (en) * | 1999-01-22 | 2002-05-07 | Hewlett-Packard Company | Computer with bootable hibernation partition |
JP5211837B2 (ja) * | 2008-05-09 | 2013-06-12 | 富士通株式会社 | 制御方法、計算機システム及び制御プログラム |
JP5013324B2 (ja) * | 2010-01-29 | 2012-08-29 | 日本電気株式会社 | コンピュータ装置及びそのbiosアップデート方法 |
-
2012
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---|---|
JP2014106787A (ja) | 2014-06-09 |
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