JP5975894B2

JP5975894B2 - 画像形成装置

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Publication number: JP5975894B2
Application number: JP2013014702A
Authority: JP
Inventors: 亘掛布
Original assignee: Kyocera Document Solutions Inc
Current assignee: Kyocera Document Solutions Inc
Priority date: 2013-01-29
Filing date: 2013-01-29
Publication date: 2016-08-23
Anticipated expiration: 2033-01-29
Also published as: JP2014144590A

Description

本発明は、画像形成装置に関するものである。

インクジェットプリンターでは、インク吐出ノズルを主走査方向および副走査方向に配列したヘッドを主走査方向に走査するとともに、印刷用紙を副走査方向に移動させることで、主走査方向および副走査方向の２次元の画像を印刷する。そのとき、画像のある１ラインにおいて互いに隣接する画素について、副走査方向において互いに異なる位置にあるノズルでインクを吐出する。言い換えると、副走査方向における同一位置で主走査方向に沿って配列されるノズルのうち、画像の１ラインについてＮ個置きの一部のノズルを使用してインクの吐出を行う。

このため、あるインクジェットプリンターでは、ラスター画像データにおける各画素のデータを、インクを吐出する順序に合わせて並べ替え、並べ替えられたデータをバッファーメモリーに記憶し、そのバッファーメモリーからデータを読み出して印刷を行っている（特許文献１参照）。

また、あるインクジェットプリンターでは、画像処理を行う画像処理回路が、中間データを記憶させるバッファーとしてＲＡＭ（Random Access Memory）を使用している（特許文献２参照）。

特開２００５−２１２３１３号公報特開２００７−１６８１３０号公報

画像処理回路からＤＲＡＭ（Dynamic RAM）などのバッファーメモリーへのデータの書き込みについては、ライトＤＭＡ（Direct Memory Access）回路が行う。通常、ライトＤＭＡ回路は、ラスター画像データを、３２ビット、６４ビット、１２８ビットといったバス幅ごとにパックして書込データとし、その書込データを転送してバッファーメモリーに書き込む。そのとき、ライトＤＭＡ回路は、高速な内蔵のＳＲＡＭ（Static RAM）を、ラインバッファーとして使用し、ラスター画像データをラインバッファーに書き込む際に、上述の並べ替えを併せて行う。

他方、高速化などを目的として、ある画像処理回路は、１クロックで２画素分の画素データをまとめて出力する。

図６は、画像処理回路が１クロックで２画素分ずつの画素データを出力する画像形成装置の構成例を示すブロック図である。

図６において、画像処理回路１０１は、ラスター画像データを構成する一連の画素データを、１クロックにつき２画素分ずつ出力する。

分離回路１０２は、画像処理回路１０１から出力される２画素分の画素データのうち、奇数番目の画素データと偶数番目の画素データとを互いに分離し、奇数番目の画素データを第１処理モジュール１０３ａに供給し、偶数番目の画素データを第２処理モジュール１０３ｂに供給する。

２つの処理モジュール１０３ａ，１０３ｂは、同一の構成を有し、奇数番目の画素データと偶数番目の画素データとを並列に処理する。

第１処理モジュール１０３ａでは、奇数番目の画素データについて、並べ替え回路１１１が、上述の並べ替えを行い、ラインバッファーのメモリーモジュール１１２，１１３に画素データを書き込む。

ラインバッファーに使用されるＳＲＡＭのメモリーモジュールの出力ビット幅がバス幅より短い場合、１度にバス幅分のデータを出力可能とするために、複数個のメモリーモジュール１１２，１１３が使用される。例えば、１画素分の画素データのデータ長が４ビットであり、１ラインにつき１６画素（合計で６４ビット）を１つのグループとしてバッファーメモリー１０５に書き込む場合（つまり、バス幅が６４ビットである場合）、使用するメモリーモジュールの出力ビット幅が３２ビットであるとき、図６に示すように２個のメモリーモジュール１１２，１１３が使用される。

そして、書込コントローラー１１４が、２つのメモリーモジュール１１２，１１３からバス幅分の画素データを書込データとして読み出し、バス１０４を介してバッファーメモリー１０５に書き込む。

他方、第２処理モジュール１０３ｂでは、偶数番目の画素データについて、並べ替え回路１２１が、上述の並べ替えを行い、ラインバッファーのメモリーモジュール１２２，１２３に画素データを書き込む。

そして、書込コントローラー１２４が、２つのメモリーモジュール１２２，１２３からバス幅分の画素データを書込データとして読み出し、バス１０４を介してバッファーメモリー１０５に書き込む。

バッファーメモリー１０５に書き込まれたデータは、読込コントローラー１０６により読み込まれ、ヘッドコントローラー１０７に供給される。ヘッドコントローラー１０７は、そのデータに基づいてヘッド１０８を制御して印刷を行う。

このように、画像処理回路が１クロックで２画素分の画素データをまとめて出力する場合に、上述のように２つの処理モジュール１０３ａ，１０３ｂで並列して並べ替えおよびバッファーメモリー１０５への書き込みを行うことで、高速化が実現される。

上述のように、高速化は可能であるが、１クロックで画素データが供給される画素の数（上述の例では２）と同数の処理モジュールが必要になり、各処理モジュールにおいて、バス幅に合わせて複数のＳＲＡＭのメモリーモジュールが必要になる。したがって、多くのメモリーモジュールが必要となってしまう。

特に、このようなライトＤＭＡ回路を、ＦＰＧＡ（Field-Programmable Gate Array）などのプログラマブルデバイスで実現する場合、プログラマブルデバイスでは、予め用意されているＳＲＡＭの容量しか使用可能ではないため、上述のように、多くのメモリーモジュールが必要になると、プログラマブルデバイス内のＳＲＡＭが不足する可能性がある。

本発明は、上記の問題に鑑みてなされたものであり、高速なメモリーリソースの使用量を少なくしつつ、画像処理回路からまとめて供給される複数の画素データを高速に処理する画像形成装置を得ることを目的とする。

本発明に係る画像形成装置は、画像処理後のラスター画像データを、複数ｐ画素単位の画素データずつ出力する画像処理回路と、前記画像処理回路の出力画素単位の画素数ｐと同数の、複数のメモリーモジュールと、主走査方向および副走査方向にインク吐出ノズルを配列したヘッドと、（ａ）前記画像処理回路から前記ｐ画素単位で前記画素データを受け付け、（ｂ）前記インク吐出ノズルのインク吐出パターンに対応する複数ｎ画素置きの前記画素データが前記複数のメモリーモジュールのそれぞれにおける同一アドレスのワードに記憶されるように、受け付けた前記ｐ個の画素データを前記複数のメモリーモジュールに１画素分ずつ別々に書き込む並べ替え回路と、前記複数のメモリーモジュールのそれぞれにおける同一アドレスのワードを読み出して、バッファーメモリーのバス幅分の書込データとし、前記書込データを前記バッファーメモリーへ書き込む書込コントローラーとを備える。

本発明によれば、高速なメモリーリソースの使用量を少なくしつつ、画像処理回路からまとめて供給される複数の画素データを高速に処理する画像形成装置が得られる。

図１は、本発明の実施の形態に係る画像形成装置の構成を示すブロック図である。図２は、図１におけるヘッドのノズルのグループについて説明する図である。図３は、図１における画像処理回路から出力される画素データと、画素データが書き込まれるメモリーモジュールにおける位置とを説明する図である。図４は、図１における書込コントローラーの動作を説明する図である（１／２）。図５は、図１における書込コントローラーの動作を説明する図である（２／２）。図６は、画像処理回路が１クロックで２画素分ずつの画素データを出力する画像形成装置の構成例を示すブロック図である。

以下、図に基づいて本発明の実施の形態を説明する。

図１は、本発明の実施の形態に係る画像形成装置の構成を示すブロック図である。図１に示す画像形成装置は、インクジェット印刷機構を有する、プリンター、コピー機、ファクシミリ機、複合機などといった装置である。

この画像形成装置は、画像処理回路１、並べ替え回路２、ラインバッファー３、書込コントローラー４、バス５、バッファーメモリー６、読込コントローラー７、ヘッドコントローラー８、および複数のヘッド９を有する。

画像処理回路１は、ＰＤＬ（Page Description Language）データ、画像スキャンにより生成された画像データ、ファクシミリ受信により生成された画像データなどから、二値化または多値化されたラスター画像データを生成する。

画像処理回路１は、画像処理後のラスター画像データを、複数ｐ画素単位の画素データずつ出力する。この実施の形態では、ｐ＝２である。

並べ替え回路２は、そのラスター画像データを、ヘッド９のインク吐出ノズル（以下、単にノズルという）の配列およびノズルのインク吐出パターンに対応した配列に並べ替える。

また、ラインバッファー３は、画像処理回路１の出力画素単位の画素数ｐと同数（この実施の形態ではｐ＝２）の、複数のメモリーモジュール１１，１２を有する。ラインバッファー３は、上述の画素データの並べ替えに使用される。

各メモリーモジュール１１，１２は、デュアルポートのＳＲＡＭであり、各メモリーモジュール１１，１２の入力ビット幅は、画素データのサイズ（この実施の形態では４ビット）と同一であり、各メモリーモジュール１１，１２の出力ビット幅は、１ワードのサイズ（この実施の形態では、１６ビット）と同一である。各メモリーモジュール１１，１２の１ワードのサイズは、所定の複数（ここでは、４）画素分の画素データのサイズと同一である。

並べ替え回路２およびメモリーモジュール１１，１２は、ＦＰＧＡなどの１つのプログラマブルデバイスで構成される。

図２は、図１におけるヘッド９のノズルのグループについて説明する図である。図２は、印刷画像のある１ラインにおける各画素に対してインクを吐出する（つまりドットを形成する）ノズルを示している。グループは、ヘッド９において主走査方向に沿って１列に配列されているインク吐出ノズルのうち、ラスター画像データによる画像のあるラインについてインクを吐出するノズルのグループである。

図２に示す例では、ヘッド９は、副走査方向に５ライン分の（つまり、副走査方向の位置Ｓ０〜Ｓ４のそれぞれについて）ノズル配列を有する。各ノズル配列において、所定数置きのノズル（図２において斜線を付してあるノズル）が、ラスター画像データによる画像のある１ラインの形成のためにインクを吐出する。つまり、そのラインについて、ヘッド９における複数のノズル配列におけるその所定数置きのノズルがグループＧ０〜Ｇ４をそれぞれ構成する。例えば、図２において、グループＧ０には、位置（Ｐ１，Ｓ０）のノズル、位置（Ｐ６，Ｓ０）のノズル、および位置（Ｐｂ，Ｓ０）のノズルが含まれる。そして、そのグループＧ０のデータには、位置（Ｐ１，Ｓ０）のノズル、位置（Ｐ６，Ｓ０）のノズル、および位置（Ｐｂ，Ｓ０）のノズルに対応する画素データ（図２における１ライン内の、対応する画素の値）が含まれる。

なお、図２に示すラインの次のラインについては、図２に示すラインについてインクを吐出するノズル（斜線のノズル）に副走査方向に隣接するノズルがインクを吐出する。ただし、図２に示すラインについてインクを吐出するノズルが副走査方向における終端（位置Ｓ４）に位置している場合には、副走査方向における先頭（位置Ｓ０）に位置しているノズルが次のラインについてインクを吐出する。

なお、図２では、ヘッド９は副走査方向に５ライン分のノズル配列を有するが、ライン数は５に限定されるものではない。

並べ替え回路２は、（ａ）画像処理回路１からｐ画素単位で画素データを受け付け、（ｂ）ノズルのインク吐出パターンに対応する複数ｎ画素置きの画素データがメモリーモジュール１１，１２のそれぞれにおける同一アドレスのワードに記憶されるように、受け付けたｐ個の画素データをメモリーモジュール１１，１２に１画素分ずつ別々に書き込む。

また、ヘッド９における主走査方向に沿った１列のノズル配列のうち、画像の１ラインについてｎ個置きの一部のノズルがインクの吐出を行うため、並べ替え回路２は、ｎ画素置きの画素データが連続するように、ラインバッファー３に画素データを書き込む。

並べ替え回路２は、ｐ個の画素データにおける（ｉ＋１）番目の画素データを、、メモリーモジュール１１，１２の一方においてｉ番目の画素データを書き込むワードと同一アドレスの、メモリーモジュール１１，１２の他方におけるワードの次のワードに書き込む。

図３は、図１における画像処理回路１から出力される画素データと、画素データが書き込まれるメモリーモジュール１１，１２における位置とを説明する図である。図３（Ａ）は、図１における画像処理回路１から出力される画素データを示す図である。図３（Ｂ）は、その画素データが書き込まれるメモリーモジュール１１，１２における位置の一例を示す図である。

図３（Ｂ）に示す例では、１６画素置きの画素データが連続して書き込まれる。

図３（Ａ）に示すように、この実施の形態では、１クロックごとに画像処理回路１から２画素分ずつ画素データが出力される。

メモリーモジュール１１，１２の入力側のデータ幅が４ビットであり、４ビットごとに、書込位置が指定可能であり、図３（Ｂ）に示すように、画素データが書き込まれる。

例えば、０番目の画素データは、メモリーモジュール１１の０番地（出力側で見ると０番目のワード）に書き込まれ、１番目の画素データは、メモリーモジュール１２の４番地（出力側で見ると１番目のワード）に書き込まれる。（また、２番目の画素データは、メモリーモジュール１１の８番地（出力側で見ると２番目のワード）に書き込まれ、３番目の画素データは、メモリーモジュール１２の１２番地（出力側で見ると４番目のワード）に書き込まれる。

ｉ番目の画素データを書き込む番地ＡＤＤＲは、次式で特定される。

ＡＤＤＲ＝ｍ×ｍｏｄ（ｉ，ｎ）＋ｄｉｖ（ｉ，ｎ）−ｍｏｄ（ｄｉｖ（ｉ，ｎ×ｍ），ｐ）×ｍ＋（ｎ−ｐ）×ｍ×ｄｉｖ（ｉ，ｎ×ｍ×ｐ）

ここで、ｍは、１つのメモリーモジュール１１，１２から１度に読み出される画素データの数であり（ここでは、ｍ＝４）、ｎは、並べ替え時の画素間隔（図３（Ｂ）の例ではｎ＝１６）、ｐは、１クロックで画像処理回路１から供給される画素データの数である（ここでは、ｐ＝２）。また、ｄｉｖ（ａ，ｂ）およびｍｏｄ（ａ，ｂ）は、ａをｂで除算したときの商（整数）と剰余である。

また、ｉ番目の画素データを書き込むべきメモリーモジュールは、ｍｏｄ（ｄｉｖ（ｉ，ｎ×ｍ），ｐ）の値で特定される。

例えば、この実施の形態では、ｐ＝２であるので、偶数番目の画素データは、ｍｏｄ（ｄｉｖ（ｉ，ｎ×ｍ），２）＝０の場合には、メモリーモジュール１１のＡＤＤＲ番地に書き込まれ、ｍｏｄ（ｄｉｖ（ｉ，ｎ×ｍ），２）＝１の場合には、メモリーモジュール１２のＡＤＤＲ番地に書き込まれる。また、奇数番目の画素データは、ｍｏｄ（ｄｉｖ（ｉ，ｎ×ｍ），２）＝１の場合には、メモリーモジュール１１のＡＤＤＲ番地に書き込まれ、ｍｏｄ（ｄｉｖ（ｉ，ｎ×ｍ），２）＝０の場合には、メモリーモジュール１２のＡＤＤＲ番地に書き込まれる。

図１に戻り、書込コントローラー４は、ＤＭＡＣ（Direct Memory Access Controller）を内蔵し、バス５を介してバッファーメモリー６に対してライトコマンドを発行するとともに書込データを転送して、バッファーメモリー６へのデータ書き込みを行う。

また、書込コントローラー４は、メモリーモジュール１１，１２のそれぞれにおける同一アドレスのワードを読み出して、バッファーメモリー６のバス幅と同サイズの書込データとし、その書込データをバッファーメモリー６へ書き込む

書込コントローラー４は、書込データ内の画素データが昇順（または降順）に並ぶように、複数のメモリーモジュール１１，１２から読み出したワードを配列させて、書込データを生成する。

つまり、メモリーモジュール１２から読み出した１ワード分の画素データの画素より、メモリーモジュール１１から読み出した１ワード分の画素データの画素のほうが、順番が先である場合、メモリーモジュール１１から読み出した１ワード分の画素データ、メモリーモジュール１２から読み出した１ワード分の画素データの順で両者を結合して書込データを生成する。

一方、メモリーモジュール１２から読み出した１ワード分の画素データの画素より、メモリーモジュール１１から読み出した１ワード分の画素データの画素のほうが、順番が後である場合、メモリーモジュール１２から読み出した１ワード分の画素データ、メモリーモジュール１１から読み出した１ワード分の画素データの順で両者を結合して書込データを生成する。

図４および図５は、図１における書込コントローラー４の動作を説明する図である。

図３に示すようにメモリーモジュール１１，１２に画素データが書き込まれた場合、図４に示すように、書込コントローラー４は、メモリーモジュール１１，１２の０番目のワードからそれぞれ４画素分、合計８画素分の画素データ（０，１６，３２，４８，６４，８０，９６，１１２番目の画素データ）を読み出すとともに、１６番目のワードからそれぞれ４画素分、合計８画素分の画素データ（１２８，１４４，１６０，１７６，１９２，２０８，２２４，２４０番目の画素データ）を読み出し、それらを結合して、１６画素分の６４ビット長の書込データを生成する。

次に、図３に示すようにメモリーモジュール１１，１２に画素データが書き込まれた場合、図５（Ａ）に示すように、書込コントローラー４は、メモリーモジュール１１，１２の１番目のワードからそれぞれ４画素分、合計８画素分の画素データ（６５，８１，９７，１１３，１，１７，３３，４９番目の画素データ）を読み出すとともに、１７番目のワードからそれぞれ４画素分、合計８画素分の画素データ（１９３，２０９，２２５，２４１，１２９，１４５，１６１，１７７番目の画素データ）を読み出す。この場合、メモリーモジュール１１から読み出した６５，８１，９７，１１３番目の画素データの後ろに、メモリーモジュール１２から読み出した１，１７，３３，４９番目の画素データを結合し、メモリーモジュール１１から読み出した１２９，１４５，１６１，１７７番目の画素データの後ろに、メモリーモジュール１２から読み出した１９３，２０９，２２５，２４１番目の画素データを結合して、図５（Ｂ）に示すように、１，１７，３３，４９，６５，８１，９７，１１３，１２９，１４５，１６１，１７７，１９３，２０９，２２５，２４１番目の順で画素データを結合した６４ビット長の書込データを生成する。

バッファーメモリー６は、ＤＲＡＭなどのメモリーデバイスを有し、並べ替え後の画素データを一時的に記憶する。

読込コントローラー７は、ＤＭＡＣを内蔵し、バス５を介してバッファーメモリー６へリードコマンドを発行し、バッファーメモリー６から読込データを受信し、そのデータをヘッドコントローラー８に供給する。

ヘッドコントローラー８は、読込コントローラー７を使用して、並べ替え後の画素データをバッファーメモリー６から順番に読み出し、そのデータに基づいてヘッド９を制御して、その画素データの値に応じた階調でインクを吐出させて、印刷用紙に画像を印刷する。

ヘッド９は、主走査方向および副走査方向に配列されたノズルを有し、そのノズルでインクを吐出する。

次に、上記画像形成装置の動作について説明する。

画像処理回路１は、画像処理後のラスター画像データを、１クロックで２画素分の画素データずつ出力する。

並べ替え回路２は、この２つの画素データの０番目の画素データの書き込み位置ＡＤＤＲを特定するとともに、その画素データを書き込むメモリーモジュール（メモリーモジュール１１，１２の一方）を特定し、そのメモリーモジュールのＡＤＤＲ番地にその画素データを書き込む。また、並べ替え回路２は、この２つの画素データの１番目の画素データの書き込み位置ＡＤＤＲを特定するとともに、その画素データを書き込むメモリーモジュール（メモリーモジュール１１，１２の他方）を特定し、そのメモリーモジュールのＡＤＤＲ番地にその画素データを書き込む。

このようにして、並べ替え回路２は、画像処理回路１からの画素データをメモリーモジュール１１，１２に書き込んでいく。

そして、書込コントローラー４は、順番に、メモリーモジュール１１，１２の同一番地のワードを読み出して書込データを生成し、その書込データを、ＤＭＡ転送してバッファーメモリー６に書き込む。

このようにして、バッファーメモリー６に、並べ替え後の画素データが記憶される。

そして、読込コントローラー７は、そのデータをバッファーメモリー６から読み出し、ヘッドコントローラー８に供給する。ヘッドコントローラー８は、ヘッド９を制御して、そのデータに従ってインクを吐出させ、印刷を実行する。

以上のように、上記実施の形態によれば、画像処理回路１からまとめて供給される画素データの数と同数のメモリーモジュール１１，１２があればよく、高速なメモリーリソースの使用量を少なくしつつ、画像処理回路１からまとめて供給される複数の画素データが高速に処理される。

なお、上述の実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。

例えば、上記実施の形態において、画像処理回路１から出力される画素データの数ｐ、つまり、ラインバッファー３におけるメモリーモジュールの数は、２に限定されず、４など、他の数でもよい。

また、上記実施の形態において、図３（Ｂ）に示す例では、メモリーモジュール１１，１２において、１６画素置きの画素データが連続するように配列されているが、上述のヘッドのグループの設定等に応じて、別の画素数置きの画素データが連続するように配列されるようにしてもよい。

本発明は、例えば、インクジェットプリンターに適用可能である。

１画像処理回路
２並べ替え回路
４書込コントローラー
６バッファーメモリー
９ヘッド
１１，１２メモリーモジュール

Claims

画像処理後のラスター画像データを、複数ｐ画素単位の画素データずつ出力する画像処理回路と、
前記画像処理回路の出力画素単位の画素数ｐと同数の、複数のメモリーモジュールと、
主走査方向および副走査方向にインク吐出ノズルを配列したヘッドと、
（ａ）前記画像処理回路から前記ｐ画素単位で前記画素データを受け付け、（ｂ）前記インク吐出ノズルのインク吐出パターンに対応する複数ｎ画素置きの前記画素データが前記複数のメモリーモジュールのそれぞれにおける同一アドレスのワードに記憶されるように、受け付けた前記ｐ個の画素データを前記複数のメモリーモジュールに１画素分ずつ別々に書き込む並べ替え回路と、
前記複数のメモリーモジュールのそれぞれにおける同一アドレスのワードを読み出して、バッファーメモリーのバス幅分の書込データとし、前記書込データを前記バッファーメモリーへ書き込む書込コントローラーと、
を備えることを特徴とする画像形成装置。
前記並べ替え回路は、前記ｐ個の画素データにおける（ｉ＋１）番目の画素データを、前記複数のメモリーモジュールの１つにおいてｉ番目の画素データを書き込むワードと同一アドレスの、前記複数のメモリーモジュールの別の１つにおけるワードの次のワードに書き込むことを特徴とする請求項１記載の画像形成装置。
前記書込コントローラーは、前記書込データ内の画素データが一様に昇順または一様に降順に並ぶように、前記複数のメモリーモジュールから読み出した前記ワードを配列させて、前記書込データを生成することを特徴とする請求項１または請求項２記載の画像形成装置。
前記メモリーモジュールは、それぞれ、デュアルポートのスタティックＲＡＭであり、
前記メモリーモジュールの入力ビット幅は、前記画素データのサイズと同一であり、
前記メモリーモジュールの出力ビット幅は、１ワードのサイズと同一であり、
前記メモリーモジュールの１ワードのサイズは、所定の複数画素分の前記画素データのサイズと同一であること、
を特徴とする請求項１から請求項３のうちのいずれか１項記載の画像形成装置。
前記並べ替え回路および前記複数のメモリーモジュールは、１つのプログラマブルデバイスに内蔵されていることを特徴とする請求項１から請求項４のうちのいずれか１項記載の画像形成装置。