JP5958057B2 - Optical transceiver - Google Patents

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本発明は、ＸＦＰ規格に準拠した光トランシーバに関する。   The present invention relates to an optical transceiver conforming to the XFP standard.

光トランシーバにはＸＦＰ規格（非特許文献１）に準拠したものが用いられる。ＸＦＰ規格に準拠した光トランシーバは、Ｐ＿Ｄｏｗｎ端子と、Ｍｏｄ＿Ａｂｓ端子とを有する。Ｐ＿Ｄｏｗｎ端子は、光トランシーバの監視制御機能を有効にしたまま光通信に関係する機能を止める端子である。Ｐ＿Ｄｏｗｎ端子は、消費電力を抑制した状態に切り替えるための端子である。Ｐ＿Ｄｏｗｎ端子は、光トランシーバ内でＣＰＵまたは制御回路に接続されている。Ｍｏｄ＿Ａｂｓ端子（Ｍｏｄ＿Ａｂｓ：Module Absence）は、光トランシーバが通信装置（ホスト装置）へ装着されたことを検出するための端子である。Ｍｏｄ＿Ａｂｓ端子は、光トランシーバ内で直接または抵抗を経由してＧＮＤに接続されている。光トランシーバは、ＳＣＬ端子及びＳＤＡ端子を有する。ＳＣＬ端子及びＳＤＡ端子は、Ｉ２Ｃ規格に準拠した二線式シリアルインタフェースの二つの端子である。光トランシーバにおいて、ＳＣＬ端子及びＳＤＡ端子は、光トランシーバのコントローラ（ＣＰＵ）に設けられたＩ２Ｃレシーバ（光トランシーバの識別情報を格納したメモリまたは監視制御用のレジスタを含む。）に接続されている。なお、Ｉ２Ｃレシーバとコントローラとが別体となっている構成の光トランシーバも存在する。光トランシーバは、Ｍｏｄ＿ＤｅＳｅｌ端子を有する。Ｍｏｄ＿ＤｅＳｅｌ端子は、ＳＣＬとＳＤＡとによるＩ２Ｃバスへの応答を制御する端子である。Ｍｏｄ＿ＤｅＳｅｌ端子は、Ｈｉｇｈ状態のときはＩ２Ｃアクセス要求を無視し、Ｌｏｗ状態のときはＩ２Ｃアクセス要求に応答する。Ｍｏｄ＿ＤｅＳｅｌ端子は、１つのＩ２Ｃバスに複数のＸＦＰトランシーバを並列に接続することを可能とする。 An optical transceiver conforming to the XFP standard (Non-Patent Document 1) is used. An optical transceiver conforming to the XFP standard has a P_Down terminal and a Mod_Abs terminal. The P_Down terminal is a terminal that stops a function related to optical communication while enabling the supervisory control function of the optical transceiver. The P_Down terminal is a terminal for switching to a state in which power consumption is suppressed. The P_Down terminal is connected to the CPU or the control circuit in the optical transceiver. A Mod_Abs terminal (Mod_Abs: Module Absence) is a terminal for detecting that the optical transceiver is attached to the communication device (host device). The Mod_Abs terminal is connected to GND directly or via a resistor in the optical transceiver. The optical transceiver has an SCL terminal and an SDA terminal. The SCL terminal and the SDA terminal are two terminals of a two-wire serial interface conforming to the I 2 C standard. In the optical transceiver, the SCL terminal and the SDA terminal are connected to an I 2 C receiver (including a memory storing the identification information of the optical transceiver or a register for supervisory control) provided in the controller (CPU) of the optical transceiver. Yes. There is also an optical transceiver having a configuration in which the I 2 C receiver and the controller are separated. The optical transceiver has a Mod_DeSel terminal. The Mod_DeSel terminal is a terminal that controls a response to the I 2 C bus by SCL and SDA. The Mod_DeSel terminal ignores the I 2 C access request when in the High state, and responds to the I 2 C access request when in the Low state. The Mod_DeSel terminal allows a plurality of XFP transceivers to be connected in parallel to one I 2 C bus.

光トランシーバは、送信部と受信部とを有する。受信部は、外部から光信号を受信し、この光信号を電気信号に変換する。受信部は、光信号を受けるフォトダイオード（ＰＤ）と、ＰＤからの出力信号を増幅するトランスインピーダンスアンプ（ＴＩＡ）とを有する。送信部は、電気信号を光信号に変換し、この光信号を外部に送信する。送信部は、光信号を出力するレーザダイオード（ＬＤ）と、ＬＤを駆動するドライバ回路（ＬＤＤ）とを有する。光トランシーバのコントローラは、ＬＤＤに接続されており、送信部の監視及び制御を行う。   The optical transceiver has a transmitter and a receiver. The receiving unit receives an optical signal from the outside and converts the optical signal into an electric signal. The receiving unit includes a photodiode (PD) that receives an optical signal and a transimpedance amplifier (TIA) that amplifies an output signal from the PD. The transmission unit converts an electrical signal into an optical signal and transmits the optical signal to the outside. The transmission unit includes a laser diode (LD) that outputs an optical signal and a driver circuit (LDD) that drives the LD. The controller of the optical transceiver is connected to the LDD and monitors and controls the transmission unit.

光トランシーバのコントローラのＣＰＵは、コントローラ内のメモリに格納されたファームウェアのコンピュータプログラムを実行することによって、送信部と受信部とに対する監視及び制御を行う。ファームウェアのコンピュータプログラムは、更新可能である。光トランシーバのコントローラは、ファームウェアのコンピュータプログラムを、外部からダウンロードする。ダウンロードするためのインターフェースの具体例は、非特許文献２，３，４に開示されている。非特許文献２，３，４には、シリアルバスを用いたインターフェースが開示されている。シリアルバスは、二種類の信号線、すなわち、クロック信号線及びデータ信号線からなる。   The CPU of the controller of the optical transceiver performs monitoring and control of the transmission unit and the reception unit by executing a computer program of firmware stored in a memory in the controller. The firmware computer program can be updated. The controller of the optical transceiver downloads a firmware computer program from the outside. Specific examples of the interface for downloading are disclosed in Non-Patent Documents 2, 3, and 4. Non-Patent Documents 2, 3 and 4 disclose an interface using a serial bus. The serial bus includes two types of signal lines, that is, a clock signal line and a data signal line.

特許文献１には光トランシーバのファームウェアのダウンロードに係る技術が開示されている。特許文献１に記載の光トランシーバは、入力電気信号を受信し、増幅して出力する駆動増幅器と、増幅された入力電気信号を受信し、光信号に変換して伝送路光ファイバに出力する発光素子と、ファームウェア又は初期値を保持し、ファームウェア又は初期値を用いて駆動増幅器及び発光素子の動作を制御するとともに、伝送路光ファイバ上の光信号に外部から重畳された書き込み光信号に応じて、ファームウェア又は初期値を書き込み又は書き換える制御回路とを有する。   Patent Document 1 discloses a technique related to downloading firmware of an optical transceiver. The optical transceiver described in Patent Document 1 receives a drive electric amplifier that receives, amplifies, and outputs an input electrical signal, and emits light that receives the amplified input electrical signal, converts it to an optical signal, and outputs the optical signal to a transmission line optical fiber. The device and the firmware or the initial value are held, and the operation of the drive amplifier and the light emitting device is controlled using the firmware or the initial value, and the optical signal on the transmission line optical fiber is controlled according to the writing optical signal superimposed from the outside. And a control circuit for writing or rewriting firmware or initial values.

特開２０１１−１０９４００号公報JP 2011-109400 A

”SFFCommittee, INF-8077i 10 Gigabit Small Form Factor Pluggable Module, Revision, 4.5 August 31, 2005、[retrieved on 23 March 2012]、Retrievedfrom the Internet：＜URL:ftp://ftp.seagate.com/pub/sff/INF-8077.PDF”SFFCommittee, INF-8077i 10 Gigabit Small Form Factor Pluggable Module, Revision, 4.5 August 31, 2005, [retrieved on 23 March 2012], Retrieved from the Internet: <URL: ftp://ftp.seagate.com/pub/sff /INF-8077.PDF “Downloading（In-Circuit Programming）via I2C”、アナデバADuC7023、Ｐ．３２、[online]、[retrieved on 23 March 2012]、Retrieved from the Internet：＜URL:http://www.analog.com/jp/processors-dsp/analog-microcontrollers/aduc7023/processors/product.html＞、＜URL:http://www.analog.com/static/imported-files/data_sheets/ADuC7023.pdf＞“Downloading (In-Circuit Programming) via I2C”, Anadeva ADuC7023, p. 32, [online], [retrieved on 23 March 2012], Retrieved from the Internet: <URL: http://www.analog.com/jp/processors-dsp/analog-microcontrollers/aduc7023/processors/product.html> , <URL: http: //www.analog.com/static/imported-files/data_sheets/ADuC7023.pdf> “LPC111x/LPC11Cxx Serial Wire Debug (SWD)”、NXP、Ｐ．３４４、Chapter22、[online]、[retrieved on 23 March 2012]、Retrieved from the Internet:＜URL:http://www.nxp.com/technical-support-portal/50809/71391/user-manuals＞、＜URL:http://www.nxp.com/documents/user_manual/UM10398.pdf＞“LPC111x / LPC11Cxx Serial Wire Debug (SWD)”, NXP, P.M. 344, Chapter 22, [online], [retrieved on 23 March 2012], Retrieved from the Internet: <URL: http://www.nxp.com/technical-support-portal/50809/71391/user-manuals>, < URL: http://www.nxp.com/documents/user_manual/UM10398.pdf> “C2Interface”、Silabs、Ｐ．２２３、[online]、[retrieved on 23 March 2012]、Retrieved from the Internet:＜URL:http://www.silabs.com/support/pages/support.aspx?ProductFamily=Small+Form+Factor+MCUs#Data_Sheets＞、＜URL:http://www.silabs.com/pages/DownloadDoc.aspx?FILEURL=Support%20Documents/TechnicalDocs/C8051F31x.pdf&src=SupportDocLibrary＞“C2Interface”, Silabs, P.A. 223, [online], [retrieved on 23 March 2012], Retrieved from the Internet: <URL: http://www.silabs.com/support/pages/support.aspx?ProductFamily=Small+Form+Factor+MCUs# Data_Sheets>, <URL: http://www.silabs.com/pages/DownloadDoc.aspx?FILEURL=Support%20Documents/TechnicalDocs/C8051F31x.pdf&src=SupportDocLibrary>

光トランシーバの動作制御を行うコントローラ内のメモリにファームウェアのコンピュータプログラムを書き込むには、ダウンロードインターフェース端子が光トランシーバの外部には露出していないので（ＸＦＰ ＭＳＡでは、そのような外部端子を規定していない）、光トランシーバを分解し、ダウンロードインターフェース端子に接続するコネクタを追加する加工等が必要となる。これに対し、特許文献１の光トランシーバは、ファームウェアのコンピュータプログラムを示す信号を光信号として受信し、この光信号を光トランシーバのコントローラ内のメモリに書き込み可能な電気信号に変換するので、光トランシーバを分解しコネクタを追加する加工等を行うこと無く、ファームウェアのコンピュータプログラムを光トランシーバのコントローラ内のメモリに書き込むことができる。また、光トランシーバのコントローラからのリターン信号を光信号に変換し、この光信号を外部に出力することによって、光トランシーバを分解しコネクタを追加する加工等を行うこと無く、光トランシーバのコントローラからのリターン信号の読み出しが可能となる。   In order to write the firmware computer program to the memory in the controller that controls the operation of the optical transceiver, the download interface terminal is not exposed to the outside of the optical transceiver (the XFP MSA defines such an external terminal. No), it is necessary to disassemble the optical transceiver and add a connector to connect to the download interface terminal. On the other hand, the optical transceiver of Patent Document 1 receives a signal indicating a computer program of firmware as an optical signal and converts the optical signal into an electrical signal writable in a memory in the controller of the optical transceiver. The computer program of the firmware can be written to the memory in the controller of the optical transceiver without disassembling the device and adding a connector. Also, by converting the return signal from the optical transceiver controller into an optical signal and outputting the optical signal to the outside, it is possible to disassemble the optical transceiver and add a connector, etc. The return signal can be read out.

しかしながら、特許文献１のように、光信号を、光トランシーバのコントローラ内のメモリに書き込み可能な電気信号に変換するためには、光信号を電気信号に変換するための回路、フィルタ回路及び検波を行う回路、等の構成が更に必要となる。また、光トランシーバのコントローラからのリターン信号を光信号に変換するためには、光トランシーバのコントローラからの電気信号を光信号に変換する回路が更に必要となる。光トランシーバ以外においても、ファームウェアを示す電気信号を光トランシーバに送信する光信号に変換する装置と、光トランシーバから受信した光信号を電気信号に変換する装置とが更に必要になる。従って、回路が複雑となり、回路の規模も増大し、更に、コストも増大する。そこで、本発明の目的は、上記の事情を鑑みてなされたものであり、ＸＦＰ規格に準拠した光トランシーバにおいて、光トランシーバのコントローラに対する書き込みを容易にすることである。   However, as in Patent Document 1, in order to convert an optical signal into an electrical signal writable in a memory in the controller of the optical transceiver, a circuit for converting the optical signal into an electrical signal, a filter circuit, and detection are used. Further configuration of a circuit to be performed is required. Further, in order to convert a return signal from the controller of the optical transceiver into an optical signal, a circuit for converting an electrical signal from the controller of the optical transceiver into an optical signal is further required. In addition to the optical transceiver, an apparatus for converting an electrical signal indicating firmware into an optical signal to be transmitted to the optical transceiver and an apparatus for converting an optical signal received from the optical transceiver into an electrical signal are further required. Therefore, the circuit becomes complicated, the scale of the circuit increases, and the cost also increases. Accordingly, an object of the present invention has been made in view of the above circumstances, and is to facilitate writing to a controller of an optical transceiver in an optical transceiver compliant with the XFP standard.

本発明の光トランシーバは、ＸＦＰ規格（10GigabitSmallFormFactorPluggable）に準拠した光トランシーバであって、電気信号を光信号に変換する送信部と、光信号を電気信号に変換する受信部と、ファームウェアのコンピュータプログラムを実行することによって前記送信部と前記受信部とを制御するコントローラと、前記コントローラに対する制御用のクロック信号を受信するＳＣＬ端子と、前記コントローラに対する制御用のデータ信号を受信するＳＤＡ端子と、前記光トランシーバが外部装置に装着されたことを検出するためのＭｏｄ＿Ａｂｓ端子と、ファームウェアのコンピュータプログラムのダウンロードに用いるクロック信号を受信する第１の端子と、ファームウェアのコンピュータプログラムを受信する第２の端子と、第１〜第６の信号線と、ロジック回路と、を備え、前記コントローラは、ファームウェアのコンピュータプログラムが格納されたメモリを有し、前記コントローラは、ファームウェアのコンピュータプログラムのダウンロードに用いるクロック信号を受けるクロック端子を有し、前記コントローラは、ファームウェアのコンピュータプログラムを受けるデータ端子を有し、前記第１の信号線は、前記第１の端子と前記ロジック回路の入力端とを接続し、前記第２の信号線は、前記Ｍｏｄ＿Ａｂｓ端子と前記ロジック回路の入力端とを接続し、前記第３の信号線は、前記第２の端子と前記データ端子とを接続し、前記第４の信号線は、前記ロジック回路の出力端と前記クロック端子とを接続し、前記第５の信号線は、前記ＳＣＬ端子と前記コントローラとを接続し、前記第６の信号線は、前記ＳＤＡ端子と前記コントローラとを接続し、前記第１の端子は、前記第１の信号線、前記ロジック回路、及び前記第４の信号線を介して、前記クロック端子に接続されており、前記Ｍｏｄ＿Ａｂｓ端子は、前記第２の信号線、前記ロジック回路、及び前記第４の信号線を介して、前記クロック端子に接続されており、前記コントローラは、前記コントローラに対する制御用のクロック信号を、前記ＳＣＬ端子及び前記第５の信号線を介して外部から受け、前記コントローラは、前記コントローラに対する制御用のデータ信号を、前記ＳＤＡ端子及び前記第６の信号線を介して外部から受け、前記コントローラは、ファームウェアのコンピュータプログラムのダウンロードに用いるクロック信号を、前記第１の端子、前記第１の信号線、前記ロジック回路、前記第４の信号線、及び前記クロック端子を介して外部から受け、前記コントローラは、ファームウェアのコンピュータプログラムを、前記第２の端子、前記第３の信号線、及び前記データ端子を介して外部から受け、前記コントローラは、前記第２の端子、前記第３の信号線、及び前記データ端子を介してダウンロードしたファームウェアのコンピュータプログラムを、前記メモリに格納することを特徴とする。   The optical transceiver of the present invention is an optical transceiver compliant with the XFP standard (10GigabitSmallFormFactorPluggable), and includes a transmitter that converts an electrical signal into an optical signal, a receiver that converts an optical signal into an electrical signal, and a computer program for firmware. A controller that controls the transmitter and the receiver by executing, an SCL terminal that receives a control clock signal for the controller, an SDA terminal that receives a control data signal for the controller, and the optical A Mod_Abs terminal for detecting that the transceiver is attached to the external device; a first terminal for receiving a clock signal used for downloading the firmware computer program; and a second terminal for receiving the firmware computer program; 1st to 6th faith The controller has a memory in which a firmware computer program is stored, the controller has a clock terminal for receiving a clock signal used for downloading the firmware computer program, The controller has a data terminal for receiving a computer program of firmware, the first signal line connects the first terminal and an input terminal of the logic circuit, and the second signal line is the Mod_Abs. A terminal connected to the input terminal of the logic circuit, the third signal line connects the second terminal and the data terminal, and the fourth signal line connects to the output terminal of the logic circuit. The clock terminal is connected, and the fifth signal line connects the SCL terminal and the controller. The sixth signal line connects the SDA terminal and the controller, and the first terminal passes through the first signal line, the logic circuit, and the fourth signal line. The Mod_Abs terminal is connected to the clock terminal via the second signal line, the logic circuit, and the fourth signal line, and the controller is connected to the clock terminal. A control clock signal for the controller is received from the outside via the SCL terminal and the fifth signal line, and the controller receives a control data signal for the controller from the SDA terminal and the sixth signal line. The controller receives the clock signal used for downloading the firmware computer program from the outside through the first terminal. The controller receives the computer program of firmware from the outside via the child, the first signal line, the logic circuit, the fourth signal line, and the clock terminal. The controller receives the signal line from the outside via the data terminal and the data terminal, and the controller downloads the computer program of the firmware downloaded via the second terminal, the third signal line, and the data terminal to the memory. It is characterized by storing.

このように、本発明に係る光トランシーバによれば、ファームウェアのコンピュータプログラムのダウンロードに用いるクロック信号を受けるクロック端子がＸＦＰ規格の第１の端子及びＭｏｄ＿Ａｂｓ端子に接続され、ファームウェアのコンピュータプログラムを受けるデータ端子がＸＦＰ規格の第２の端子に接続されている。よって、ＸＦＰ規格に準拠した光トランシーバを分解しコネクタを追加する加工等を行うこと無く、回路を複雑とすること無く、回路の規模を増大させること無く、コストも増大させること無く、既存のＸＦＰ規格の端子を用いることによって、ファームウェアのコンピュータプログラムを外部からダウンロードできる。   Thus, according to the optical transceiver of the present invention, the clock terminal that receives the clock signal used for downloading the firmware computer program is connected to the first terminal of the XFP standard and the Mod_Abs terminal, and the data that receives the firmware computer program is received. The terminal is connected to the second terminal of the XFP standard. Therefore, the existing XFP can be used without disassembling the optical transceiver conforming to the XFP standard and adding a connector, without complicating the circuit, without increasing the scale of the circuit, and without increasing the cost. By using a standard terminal, a firmware computer program can be downloaded from the outside.

本発明に係る光トランシーバにおいて、前記Ｍｏｄ＿Ａｂｓ端子と前記第２の信号線とにおける信号がＬｏｗ状態のときに、前記ロジック回路の出力端と前記第４の信号線とにおける信号がＬｏｗ状態になる、ことが好ましい。従って、本発明は、コンピュータプログラムのダウンロードを行っていないときに、クロック端子をＬｏｗ状態にする場合において、Ｍｏｄ＿Ａｂｓ端子の信号がＬｏｗ状態のときにクロック端子に入力される信号がＬｏｗ状態となり、通信待ち状態となる。このため、クロック端子及びデータ端子を介したコントローラのダウンロードインターフェース（ファームウェアのコンピュータプログラムをダウンロードするためのＸＦＰ規格のインターフェース）が動作することがなく、よって、光トランシーバが光通信装置と通信を行っている最中には、光トランシーバは、このダウンロードインターフェースによる影響を受けない。   In the optical transceiver according to the present invention, when the signal at the Mod_Abs terminal and the second signal line is in the Low state, the signal at the output terminal of the logic circuit and the fourth signal line are in the Low state. It is preferable. Therefore, according to the present invention, when the computer terminal is not downloaded, when the clock terminal is set to the low state, the signal input to the clock terminal is set to the low state when the signal of the Mod_Abs terminal is in the low state. It will be in a waiting state. For this reason, the download interface of the controller via the clock terminal and the data terminal (XFP standard interface for downloading the firmware computer program) does not operate, so the optical transceiver communicates with the optical communication device. In the meantime, the optical transceiver is not affected by this download interface.

本発明に係る光トランシーバにおいて、前記Ｍｏｄ＿Ａｂｓ端子と前記第２の信号線とにおける信号がＬｏｗ状態のときに、前記ロジック回路の出力端と前記第４の信号線とにおける信号がＨｉｇｈ状態になる、ことが好ましい。従って、本発明は、コンピュータプログラムのダウンロードを行っていないときに、クロック端子をＨｉｇｈ状態にする場合において、光トランシーバが光通信装置と通信を行っている最中には、クロック端子及びデータ端子を介したコントローラのダウンロードインターフェースが動作しない構成とすることができる。   In the optical transceiver according to the present invention, when the signal at the Mod_Abs terminal and the second signal line is in a low state, the signal at the output terminal of the logic circuit and the fourth signal line is in a high state. It is preferable. Therefore, according to the present invention, when the computer terminal is not downloaded and the clock terminal is set to the High state, the clock terminal and the data terminal are connected while the optical transceiver is communicating with the optical communication device. The controller download interface may not be operated.

本発明に係る光トランシーバにおいて、前記Ｍｏｄ＿Ａｂｓ端子と前記第２の信号線とにおける信号がＨｉｇｈ状態のときに、前記第１の端子における信号の状態が前記クロック端子に伝達される、ことが好ましい。従って、ファームウェアダウンロード装置に光トランシーバが接続され、Ｍｏｄ＿Ａｂｓ端子がＨｉｇｈ状態になると、第１の端子の信号がクロック端子に伝達されるようになり、ファームウェアのコンピュータプログラムのダウンロードが可能となる。   In the optical transceiver according to the present invention, it is preferable that the state of the signal at the first terminal is transmitted to the clock terminal when the signals at the Mod_Abs terminal and the second signal line are in a high state. Therefore, when the optical transceiver is connected to the firmware download apparatus and the Mod_Abs terminal is in the high state, the signal of the first terminal is transmitted to the clock terminal, and the firmware computer program can be downloaded.

本発明に係る光トランシーバにおいて、前記第３の信号線を介して前記データ端子と接続されている前記第２の端子は、Ｐ＿Ｄｏｗｎ端子である、ことが好ましい。従って、ファームウェアダウンロード装置に光トランシーバが接続されたときに、ファームウェアのコンピュータプログラムを、Ｐ＿Ｄｏｗｎ端子を介してダウンロードできる。   In the optical transceiver according to the present invention, it is preferable that the second terminal connected to the data terminal via the third signal line is a P_Down terminal. Therefore, when the optical transceiver is connected to the firmware download device, the firmware computer program can be downloaded via the P_Down terminal.

本発明に係る光トランシーバにおいて、前記Ｍｏｄ＿Ａｂｓ端子と前記第２の信号線とにおける信号がＨｉｇｈ状態のときに、前記第１の端子における信号の状態が前記クロック端子に伝達される、ことが好ましい。従って、ファームウェアダウンロード装置に光トランシーバが接続され、Ｍｏｄ＿Ａｂｓ端子がＨｉｇｈ状態になると、第１の端子の信号がクロック端子に伝達されるようになり、ファームウェアのコンピュータプログラムのダウンロードが可能となる。   In the optical transceiver according to the present invention, it is preferable that the state of the signal at the first terminal is transmitted to the clock terminal when the signals at the Mod_Abs terminal and the second signal line are in a high state. Therefore, when the optical transceiver is connected to the firmware download apparatus and the Mod_Abs terminal is in the high state, the signal of the first terminal is transmitted to the clock terminal, and the firmware computer program can be downloaded.

本発明に係る光トランシーバにおいて、前記第３の信号線を介して前記データ端子と接続されている前記第２の端子は、Ｐ＿Ｄｏｗｎ端子である、ことが好ましい。従って、ファームウェアダウンロード装置に光トランシーバが接続されたときに、ファームウェアのコンピュータプログラムを、Ｐ＿Ｄｏｗｎ端子を介してダウンロードできる。   In the optical transceiver according to the present invention, it is preferable that the second terminal connected to the data terminal via the third signal line is a P_Down terminal. Therefore, when the optical transceiver is connected to the firmware download device, the firmware computer program can be downloaded via the P_Down terminal.

本発明に係る光トランシーバにおいて、前記ロジック回路は、ＯＲ回路であり、前記Ｍｏｄ＿Ａｂｓ端子及び前記第２の信号線を通る信号は、反転されてから前記ＯＲ回路に入力される、ことが好ましい。従って、本発明は、コンピュータプログラムのダウンロードを行っていないときに、クロック端子をＨｉｇｈ状態にする場合において、光トランシーバが光通信装置に接続され、Ｍｏｄ＿Ａｂｓ端子の信号がＬｏｗ状態となっているときには、クロック端子がＨｉｇｈ状態に維持される。このため、光トランシーバが光通信装置と通信を行っている最中には、光トランシーバは、ダウンロードインターフェースによる影響を受けない。   In the optical transceiver according to the present invention, it is preferable that the logic circuit is an OR circuit, and a signal passing through the Mod_Abs terminal and the second signal line is inverted and then input to the OR circuit. Therefore, according to the present invention, when the computer terminal is not downloaded and the clock terminal is set to the high state, the optical transceiver is connected to the optical communication device and the signal of the Mod_Abs terminal is in the low state. The clock terminal is maintained in a high state. Therefore, the optical transceiver is not affected by the download interface while the optical transceiver is communicating with the optical communication device.

本発明に係る光トランシーバにおいて、前記ロジック回路は、ＮＰＮトランジスタとプルアップ抵抗素子とから成り、前記ＮＰＮトランジスタのベース端子は、前記第２の信号線を介して前記Ｍｏｄ＿Ａｂｓ端子に接続され、前記ＮＰＮトランジスタのコレクタ端子は、前記第４の信号線を介して前記クロック端子に接続され、前記ＮＰＮトランジスタのエミッタ端子は、前記第１の信号線を介して前記第１の端子に接続され、前記プルアップ抵抗素子の一端は、前記ＮＰＮトランジスタの前記コレクタ端子に接続される、ことが好ましい。従って、本発明は、ロジック回路をＮＰＮトランジスタとプルアップ抵抗素子とから成る簡単な構成によって実現できる。   In the optical transceiver according to the present invention, the logic circuit includes an NPN transistor and a pull-up resistor element, and a base terminal of the NPN transistor is connected to the Mod_Abs terminal via the second signal line. The collector terminal of the transistor is connected to the clock terminal via the fourth signal line, and the emitter terminal of the NPN transistor is connected to the first terminal via the first signal line, and the pull terminal One end of the up resistance element is preferably connected to the collector terminal of the NPN transistor. Therefore, according to the present invention, the logic circuit can be realized by a simple configuration including the NPN transistor and the pull-up resistor element.

本発明によれば、ＸＦＰ規格に準拠した光トランシーバにおいて、光トランシーバのコントローラに対するファームウェアの書き込みを容易にできる。   According to the present invention, in an optical transceiver compliant with the XFP standard, it is possible to easily write firmware to the controller of the optical transceiver.

実施形態に係る光トランシーバの構成を示す図である。It is a figure which shows the structure of the optical transceiver which concerns on embodiment. ファームウェア書き込み装置に接続された実施形態に係る光トランシーバの構成を示す図である。It is a figure which shows the structure of the optical transceiver which concerns on embodiment connected to the firmware writer. 光通信装置に接続された実施形態に係る光トランシーバの構成を示す図である。It is a figure which shows the structure of the optical transceiver which concerns on embodiment connected to the optical communication apparatus. 変形例に係る光トランシーバの構成を示す。The structure of the optical transceiver which concerns on a modification is shown. ＸＦＰＭＳＡで規定された端子を示す。The terminal prescribed | regulated by XFPMSA is shown. 変形例に係る光トランシーバにファームウェア書き込み装置が接続された図を示す。The figure which the firmware writing apparatus was connected to the optical transceiver which concerns on a modification is shown. 変形例に係る光トランシーバの構成を示す。The structure of the optical transceiver which concerns on a modification is shown. 変形例に係る光トランシーバの構成を示す。The structure of the optical transceiver which concerns on a modification is shown. 変形例に係る光トランシーバの構成を示す。The structure of the optical transceiver which concerns on a modification is shown. 変形例に係る光トランシーバの構成を示す。The structure of the optical transceiver which concerns on a modification is shown. 変形例に係る光トランシーバの構成を示す。The structure of the optical transceiver which concerns on a modification is shown.

以下、図面を参照して、本発明に係る好適な実施形態について詳細に説明する。なお、図面の説明において、可能な場合には、同一要素には同一符号を付し、重複する説明を省略する。図１〜３を参照して、実施形態に係る光トランシーバを説明する。図１は、実施形態に係る光トランシーバの構成を示す図である。図２は、ファームウェア書き込み装置に接続された実施形態に係る光トランシーバの構成を示す図である。図３は、光通信装置に接続された実施形態に係る光トランシーバの構成を示す図である。   Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. In the description of the drawings, if possible, the same elements are denoted by the same reference numerals, and redundant description is omitted. The optical transceiver according to the embodiment will be described with reference to FIGS. FIG. 1 is a diagram illustrating a configuration of an optical transceiver according to an embodiment. FIG. 2 is a diagram illustrating a configuration of the optical transceiver according to the embodiment connected to the firmware writing apparatus. FIG. 3 is a diagram illustrating a configuration of the optical transceiver according to the embodiment connected to the optical communication apparatus.

図１〜３に示す光トランシーバ１は、実施形態に係る光トランシーバである。光トランシーバ１の構成は、ＸＦＰ規格（10Gigabit Small Form Factor Pluggable）に準拠している。光トランシーバ１は、ファームウェア書き込み装置１１、及び、光通信装置１５に接続されて用いられる。光トランシーバ１は、光ファイバに接続され、光ファイバを介して光信号を送受する。   An optical transceiver 1 illustrated in FIGS. 1 to 3 is an optical transceiver according to an embodiment. The configuration of the optical transceiver 1 conforms to the XFP standard (10 Gigabit Small Form Factor Pluggable). The optical transceiver 1 is used by being connected to a firmware writing device 11 and an optical communication device 15. The optical transceiver 1 is connected to an optical fiber and transmits / receives an optical signal via the optical fiber.

光トランシーバ１は、送信部３、受信部５、コントローラ７、クロック端子７ｅ、データ端子７ｆ、ＡＮＤゲート７ｙ、プルアップ抵抗素子９ａ、プルアップ抵抗素子９ｂ、プルダウン抵抗素子９ｃ、電源Ｖｃｃ１及び電源Ｖｃｃ２を備える。光トランシーバ１は、信号入力端子３ｅ、信号入力端子３ｉ、信号出力端子５ｅ、Ｐ＿Ｄｏｗｎ端子７ｐ、Ｍｏｄ＿Ａｂｓ端子７ｑ、Ｍｏｄ＿ＤｅＳｅｌ端子７ｒ、ＳＣＬ端子７ｓ及びＳＤＡ端子７ｔを備える。光トランシーバ１は、信号線３ｆ、信号線３ｊ、信号線５ｆ、信号線７ｃ、信号線７ｄ、信号線７ｇ、信号線７ｈ、信号線７ｉ、信号線７ｊ、信号線７ｋ、信号線７ｌ、信号線７ｍ及び信号線７ｎを有する。信号入力端子３ｅ、信号入力端子３ｉ、信号出力端子５ｅ、Ｐ＿Ｄｏｗｎ端子７ｐ、Ｍｏｄ＿Ａｂｓ端子７ｑ、Ｍｏｄ＿ＤｅＳｅｌ端子７ｒ、ＳＣＬ端子７ｓ及びＳＤＡ端子７ｔは、ＸＦＰ規格に準拠しており、ファームウェア書き込み装置１１及び光通信装置１５の複数の端子にそれぞれ接続可能である。   The optical transceiver 1 includes a transmitter 3, a receiver 5, a controller 7, a clock terminal 7e, a data terminal 7f, an AND gate 7y, a pull-up resistor element 9a, a pull-up resistor element 9b, a pull-down resistor element 9c, a power supply Vcc1 and a power supply Vcc2. Is provided. The optical transceiver 1 includes a signal input terminal 3e, a signal input terminal 3i, a signal output terminal 5e, a P_Down terminal 7p, a Mod_Abs terminal 7q, a Mod_DeSel terminal 7r, an SCL terminal 7s, and an SDA terminal 7t. The optical transceiver 1 includes a signal line 3f, a signal line 3j, a signal line 5f, a signal line 7c, a signal line 7d, a signal line 7g, a signal line 7h, a signal line 7i, a signal line 7j, a signal line 7k, a signal line 7l, a signal It has a line 7m and a signal line 7n. The signal input terminal 3e, the signal input terminal 3i, the signal output terminal 5e, the P_Down terminal 7p, the Mod_Abs terminal 7q, the Mod_DeSel terminal 7r, the SCL terminal 7s, and the SDA terminal 7t comply with the XFP standard, and the firmware writing device 11 and optical Each of the communication devices 15 can be connected to a plurality of terminals.

送信部３は、信号入力端子３ｅと信号線３ｆとを介して入力される電気信号を光信号３ｇに変換する。送信部３は、ＬＤ３ａ（ＬＤ：Laser Diode）と、ＬＤＤ３ｂ（LD Driver）と、検出素子３ｈとを有する。送信部３は、駆動信号線３ｃとモニタ信号線３ｄとを有する。駆動信号線３ｃは、ＬＤ３ａとＬＤＤ３ｂとを接続する。モニタ信号線３ｄは、検出素子３ｈとＬＤＤ３ｂとを接続する。信号線３ｆは、ＬＤＤ３ｂと信号入力端子３ｅとを接続する。ＬＤＤ３ｂは、信号線３ｆと信号線３ｊと信号線７ｃとに接続されている。ＬＤ３ａは、光信号３ｇを光ファイバに出力する。ＬＤ３ａは、駆動信号線３ｃを介してＬＤＤ３ｂから入力される駆動信号に応じて、光信号３ｇを出力する。   The transmitter 3 converts an electrical signal input via the signal input terminal 3e and the signal line 3f into an optical signal 3g. The transmission unit 3 includes an LD 3a (LD: Laser Diode), an LDD 3b (LD Driver), and a detection element 3h. The transmission unit 3 includes a drive signal line 3c and a monitor signal line 3d. The drive signal line 3c connects the LD 3a and the LDD 3b. The monitor signal line 3d connects the detection element 3h and the LDD 3b. The signal line 3f connects the LDD 3b and the signal input terminal 3e. The LDD 3b is connected to the signal line 3f, the signal line 3j, and the signal line 7c. The LD 3a outputs the optical signal 3g to the optical fiber. The LD 3a outputs an optical signal 3g according to the drive signal input from the LDD 3b via the drive signal line 3c.

検出素子３ｈは、ＬＤ３ａの発光強度をモニタするためのフォトダイオードである。検出素子３ｈは、ＬＤ３ａの発光強度を検出し、発光強度に応じた電気信号（電流）を出力する。検出素子３ｈから出力される電気信号は、モニタ信号線３ｄ、ＬＤＤ３ｂ、信号線７ｃを介してコントローラ７に送られる。   The detection element 3h is a photodiode for monitoring the light emission intensity of the LD 3a. The detection element 3h detects the light emission intensity of the LD 3a and outputs an electric signal (current) corresponding to the light emission intensity. The electrical signal output from the detection element 3h is sent to the controller 7 via the monitor signal line 3d, the LDD 3b, and the signal line 7c.

ＬＤＤ３ｂは、信号線７ｃを介して、コントローラ７から制御・監視を受ける。ＬＤＤ３ｂは、信号入力端子３ｅと信号線３ｆとを介して外部（光通信装置１５）から電気信号を受ける。ＬＤＤ３ｂは、信号入力端子３ｉと信号線３ｊとを介して光通信装置１５から基準クロック信号を受ける。ＬＤＤ３ｂは、光通信装置１５からの、電気信号と、基準クロック信号とに応じて、ＬＤ３ａに対する駆動信号を、駆動信号線３ｃに出力する。   The LDD 3b receives control and monitoring from the controller 7 through the signal line 7c. The LDD 3b receives an electrical signal from the outside (the optical communication device 15) via the signal input terminal 3e and the signal line 3f. The LDD 3b receives a reference clock signal from the optical communication device 15 through the signal input terminal 3i and the signal line 3j. The LDD 3b outputs a drive signal for the LD 3a to the drive signal line 3c according to the electrical signal and the reference clock signal from the optical communication device 15.

受信部５は、受信部５に入力される光信号５ｇを電気的な受信信号に変換し、この受信信号を信号線５ｆと信号出力端子５ｅとを介して外部（光通信装置１５）に出力する。受信部５は、ＰＤ５ａ（ＰＤ：Photo Diode）とＴＩＡ５ｂ（ＴＩＡ：Trans Impedance Amplifier）とを有する。受信部５は、受信信号線５ｃとモニタ信号線５ｄとを有する。受信信号線５ｃは、ＰＤ５ａとＴＩＡ５ｂとを接続する。モニタ信号線５ｄは、ＰＤ５ａとＴＩＡ５ｂとを接続する。信号線５ｆは、ＴＩＡ５ｂと信号出力端子５ｅとを接続する。ＴＩＡ５ｂは、信号線５ｆと信号線７ｄとに接続されている。   The reception unit 5 converts the optical signal 5g input to the reception unit 5 into an electrical reception signal, and outputs the reception signal to the outside (the optical communication device 15) via the signal line 5f and the signal output terminal 5e. To do. The receiving unit 5 includes a PD 5a (PD: Photo Diode) and a TIA 5b (TIA: Trans Impedance Amplifier). The reception unit 5 includes a reception signal line 5c and a monitor signal line 5d. The reception signal line 5c connects the PD 5a and the TIA 5b. The monitor signal line 5d connects the PD 5a and the TIA 5b. The signal line 5f connects the TIA 5b and the signal output terminal 5e. The TIA 5b is connected to the signal line 5f and the signal line 7d.

ＰＤ５ａは、光ファイバから光信号５ｇを受ける。ＰＤ５ａは、光信号５ｇに対応する電気信号を、受信信号線５ｃを介して、ＴＩＡ５ｂに出力する。ＰＤ５ａは、光信号５ｇのモニタ結果を示すモニタ信号を、モニタ信号線５ｄ、ＴＩＡ５ｂ、信号線７ｄを介してコントローラ７に送る。ＰＤ５ａからモニタ信号線５ｄを介して出力される電気信号は、光信号５ｇの光強度を示す。   The PD 5a receives an optical signal 5g from the optical fiber. The PD 5a outputs an electrical signal corresponding to the optical signal 5g to the TIA 5b via the reception signal line 5c. The PD 5a sends a monitor signal indicating the monitoring result of the optical signal 5g to the controller 7 via the monitor signal line 5d, the TIA 5b, and the signal line 7d. The electrical signal output from the PD 5a via the monitor signal line 5d indicates the light intensity of the optical signal 5g.

ＴＩＡ５ｂは、信号線７ｄを介して、コントローラ７から制御・監視を受ける。ＴＩＡ５ｂは、光信号５ｇに応じてＰＤ５ａから受信信号線５ｃを介して送られる電気信号を増幅し、この増幅後の電気信号（受信信号）を、信号線５ｆと信号出力端子５ｅとを介して外部（光通信装置１５）に出力する。   The TIA 5b receives control and monitoring from the controller 7 via the signal line 7d. The TIA 5b amplifies the electrical signal sent from the PD 5a via the reception signal line 5c in response to the optical signal 5g, and the amplified electrical signal (reception signal) is transmitted via the signal line 5f and the signal output terminal 5e. Output to the outside (optical communication device 15).

コントローラ７は、Ｉ２Ｃレシーバ７ａ、メモリ７ｂ及びバッファＢｕｆ１を有する。コントローラ７は、図示しないＣＰＵ、ＲＯＭ、ＲＡＭ等を有し、メモリ７ｂは、このＲＯＭを含む。メモリ７ｂは、特に、ファームウェアのコンピュータプログラムＰｒを格納する。コントローラ７のＣＰＵは、メモリ７ｂに格納されているコンピュータプログラムＰｒを実行する。コントローラ７のＣＰＵは、コンピュータプログラムＰｒを実行することによって、光トランシーバ１の各種センサ（例えば、検出素子３ｈや図示しない温度センサ等）を用いて、光トランシーバ１の電源電圧の監視、光トランシーバ１の内部温度の監視、ＬＤ３ａ及びＴＩＡ５ｂの動作の監視など、光トランシーバ１の動作を統括的に監視し、更に、送信部３及び受信部５のオン・オフの制御、送信部３から出力される信号の伝送速度の設定など、光トランシーバ１の動作を統括的に制御する。 The controller 7 includes an I 2 C receiver 7a, a memory 7b, and a buffer Buf1. The controller 7 includes a CPU, ROM, RAM, and the like (not shown), and the memory 7b includes this ROM. In particular, the memory 7b stores a computer program Pr of firmware. The CPU of the controller 7 executes the computer program Pr stored in the memory 7b. The CPU of the controller 7 executes the computer program Pr to monitor the power supply voltage of the optical transceiver 1 using various sensors of the optical transceiver 1 (for example, the detection element 3h, a temperature sensor not shown), and the like. The operation of the optical transceiver 1 is comprehensively monitored, such as monitoring the internal temperature of the optical fiber, monitoring of the operation of the LD 3a and the TIA 5b, and further, on / off control of the transmission unit 3 and the reception unit 5, and output from the transmission unit 3 The operation of the optical transceiver 1 is comprehensively controlled, such as setting the signal transmission speed.

バッファＢｕｆ１は、クロック端子７ｅとデータ端子７ｆとに接続されている。信号線７ｌは、クロック端子７ｅと、ＡＮＤゲート７ｙの出力端７ｙ３とを接続する。信号線７ｈは、ＡＮＤゲート７ｙの入力端７ｙ１と、Ｐ＿Ｄｏｗｎ端子７ｐとを接続する。Ｐ＿Ｄｏｗｎ端子７ｐは、光トランシーバ１の監視制御機能を有効にしたまま光通信に関係する機能を止め、光トランシーバ１を制御する制御信号を入力する端子である。信号線７ｈには、プルアップ抵抗素子９ａの一端が接続されている。プルアップ抵抗素子９ａの他端には、電源Ｖｃｃ１が接続されている。Ｐ＿Ｄｏｗｎ端子７ｐは、プルアップ抵抗素子９ａを介してプルアップされている。   The buffer Buf1 is connected to the clock terminal 7e and the data terminal 7f. The signal line 7l connects the clock terminal 7e and the output terminal 7y3 of the AND gate 7y. The signal line 7h connects the input terminal 7y1 of the AND gate 7y and the P_Down terminal 7p. The P_Down terminal 7p is a terminal for inputting a control signal for controlling the optical transceiver 1 while stopping the function related to the optical communication while the monitoring control function of the optical transceiver 1 is enabled. One end of a pull-up resistor element 9a is connected to the signal line 7h. A power supply Vcc1 is connected to the other end of the pull-up resistor element 9a. The P_Down terminal 7p is pulled up via a pull-up resistor element 9a.

信号線７ｉは、ＡＮＤゲート７ｙの入力端７ｙ２と、Ｍｏｄ＿Ａｂｓ端子７ｑとを接続する。Ｍｏｄ＿Ａｂｓ端子７ｑは、外部装置の装着状態を検出する信号を出力する端子である。信号線７ｉには、プルダウン抵抗素子９ｃの一端が接続されている。プルダウン抵抗素子９ｃの他端には、シグナルグラウンドが接続されている。Ｍｏｄ＿Ａｂｓ端子７ｑは、プルダウン抵抗素子９ｃを介してプルダウンされている。   The signal line 7i connects the input terminal 7y2 of the AND gate 7y and the Mod_Abs terminal 7q. The Mod_Abs terminal 7q is a terminal that outputs a signal for detecting the mounting state of the external device. One end of a pull-down resistor element 9c is connected to the signal line 7i. A signal ground is connected to the other end of the pull-down resistor element 9c. The Mod_Abs terminal 7q is pulled down via a pull-down resistor element 9c.

信号線７ｊは、データ端子７ｆとＭｏｄ＿ＤｅＳｅｌ端子７ｒとを接続する。信号線７ｊには、プルアップ抵抗素子９ｂの一端が接続されている。プルアップ抵抗素子９ｂの他端には、電源Ｖｃｃ２が接続されている。Ｍｏｄ＿ＤｅＳｅｌ端子７ｒは、プルアップ抵抗素子９ｂを介してプルアップされている。   The signal line 7j connects the data terminal 7f and the Mod_DeSel terminal 7r. One end of a pull-up resistor element 9b is connected to the signal line 7j. A power supply Vcc2 is connected to the other end of the pull-up resistor element 9b. The Mod_DeSel terminal 7r is pulled up via a pull-up resistor element 9b.

コントローラ７は、端子７ｕと端子７ｖと端子７ｗと端子７ｘとを更に有し、Ｉ２Ｃレシーバ７ａは、バッファＢｕｆ２を有する。バッファＢｕｆ２は、端子７ｕと端子７ｖと端子７ｗと端子７ｘとに接続されている。信号線７ｇは、端子７ｕとＰ＿Ｄｏｗｎ端子７ｐとを接続する。信号線７ｋは、端子７ｖとＭｏｄ＿ＤｅＳｅｌ端子７ｒとを接続する。信号線７ｍは、端子７ｗとＳＣＬ端子７ｓとを接続する。信号線７ｎは、端子７ｘとＳＤＡ端子７ｔとを接続する。信号線７ｍと信号線７ｎとは、Ｉ２Ｃバスを構成することができる。Ｍｏｄ＿ＤｅＳｅｌ端子７ｒは、ＳＣＬ端子７ｓとＳＤＡ端子７ｔとによるＩ２Ｃバスへの応答を制御する端子である。 The controller 7 further includes a terminal 7u, a terminal 7v, a terminal 7w, and a terminal 7x, and the I 2 C receiver 7a includes a buffer Buf2. The buffer Buf2 is connected to the terminal 7u, the terminal 7v, the terminal 7w, and the terminal 7x. The signal line 7g connects the terminal 7u and the P_Down terminal 7p. The signal line 7k connects the terminal 7v and the Mod_DeSel terminal 7r. The signal line 7m connects the terminal 7w and the SCL terminal 7s. The signal line 7n connects the terminal 7x and the SDA terminal 7t. The signal line 7m and the signal line 7n can constitute an I 2 C bus. The Mod_DeSel terminal 7r is a terminal that controls a response to the I 2 C bus by the SCL terminal 7s and the SDA terminal 7t.

Ｉ２Ｃレシーバ７ａは、メモリやレジスタを更に有する。Ｉ２Ｃレシーバ７ａのメモリには、光トランシーバ１の識別情報を示すデータが格納される。Ｉ２Ｃレシーバ７ａのレジスタは、コントローラ７のＣＰＵによってコンピュータプログラムＰｒの実行時などに用いられる。なお、Ｉ２Ｃレシーバ７ａは、コントローラ７とは別体に設けることもできる。 The I 2 C receiver 7a further includes a memory and a register. Data indicating the identification information of the optical transceiver 1 is stored in the memory of the I 2 C receiver 7a. The register of the I 2 C receiver 7a is used by the CPU of the controller 7 when the computer program Pr is executed. The I 2 C receiver 7 a can be provided separately from the controller 7.

図２には、光トランシーバ１に接続されたファームウェア書き込み装置１１の構成が示されている。ファームウェア書き込み装置１１は、コンピュータプログラムＰｒをコントローラ７に提供するための装置である。コントローラ７は、Ｐ＿Ｄｏｗｎ端子７ｐとＭｏｄ＿ＤｅＳｅｌ端子７ｒとを用いて、ファームウェア書き込み装置１１からコンピュータプログラムＰｒをダウンロードする。ファームウェア書き込み装置１１は、ファームウェアダウンロード装置１３、信号線１３ａ、信号線１３ｂ、信号線１３ｄ、Ｖｃｃ１３ｅ、端子１３ｆ及び端子１３ｇを備える。ファームウェアダウンロード装置１３は、バッファＢｕｆ３を有する。端子１３ｆと端子１３ｇとは、バッファＢｕｆ３に接続されている。   FIG. 2 shows the configuration of the firmware writing device 11 connected to the optical transceiver 1. The firmware writing device 11 is a device for providing the computer program Pr to the controller 7. The controller 7 downloads the computer program Pr from the firmware writing device 11 using the P_Down terminal 7p and the Mod_DeSel terminal 7r. The firmware writing device 11 includes a firmware download device 13, a signal line 13a, a signal line 13b, a signal line 13d, a Vcc 13e, a terminal 13f, and a terminal 13g. The firmware download device 13 has a buffer Buf3. The terminal 13f and the terminal 13g are connected to the buffer Buf3.

ファームウェア書き込み装置１１が光トランシーバ１に接続されている場合に、信号線１３ａは、端子１３ｆとＰ＿Ｄｏｗｎ端子７ｐとを接続する。ファームウェア書き込み装置１１が光トランシーバ１に接続されている場合に、信号線１３ｂは、端子１３ｇとＭｏｄ＿ＤｅＳｅｌ端子７ｒとを接続する。ファームウェア書き込み装置１１が光トランシーバ１に接続されている場合に、信号線１３ｄは、電源１３ｅとＭｏｄ＿Ａｂｓ端子７ｑとを接続し、よって、Ｍｏｄ＿Ａｂｓ端子７ｑは、信号線１３ｄを介して、Ｖｃｃ１３ｅによってプルアップされる。信号線１３ａと信号線１３ｂとは、Ｉ２Ｃバスを構成することができる。 When the firmware writing device 11 is connected to the optical transceiver 1, the signal line 13a connects the terminal 13f and the P_Down terminal 7p. When the firmware writing device 11 is connected to the optical transceiver 1, the signal line 13b connects the terminal 13g and the Mod_DeSel terminal 7r. When the firmware writing device 11 is connected to the optical transceiver 1, the signal line 13d connects the power supply 13e and the Mod_Abs terminal 7q, and thus the Mod_Abs terminal 7q is pulled up by the Vcc 13e via the signal line 13d. Is done. The signal line 13a and the signal line 13b can constitute an I 2 C bus.

クロック端子７ｅは、ファームウェア書き込み装置１１が光トランシーバ１に接続されている場合に、端子１３ｆ、信号線１３ａ、Ｐ＿Ｄｏｗｎ端子７ｐ、信号線７ｈ、ＡＮＤゲート７ｙ、信号線７ｌを介して、ファームウェアダウンロード装置１３から、コンピュータプログラムＰｒのダウンロードに用いるクロック信号を受ける。   When the firmware writing device 11 is connected to the optical transceiver 1, the clock terminal 7e is connected to the firmware download device via the terminal 13f, the signal line 13a, the P_Down terminal 7p, the signal line 7h, the AND gate 7y, and the signal line 7l. 13 receives a clock signal used for downloading the computer program Pr.

データ端子７ｆは、ファームウェア書き込み装置１１が光トランシーバ１に接続されている場合に、端子１３ｇ、信号線１３ｂ、Ｍｏｄ＿ＤｅＳｅｌ端子７ｒ、信号線７ｊを介して、ファームウェアダウンロード装置１３から、コンピュータプログラムＰｒを受ける。ファームウェア書き込み装置１１が接続されている光トランシーバ１において、コントローラ７は、端子１３ｇ、信号線１３ｂ、Ｍｏｄ＿ＤｅＳｅｌ端子７ｒ、信号線７ｊ、データ端子７ｆを介して、コンピュータプログラムＰｒをダウンロードし、ダウンロードしたコンピュータプログラムＰｒを、メモリ７ｂに格納する。   The data terminal 7f receives the computer program Pr from the firmware download apparatus 13 via the terminal 13g, the signal line 13b, the Mod_DeSel terminal 7r, and the signal line 7j when the firmware writing apparatus 11 is connected to the optical transceiver 1. . In the optical transceiver 1 to which the firmware writing device 11 is connected, the controller 7 downloads the computer program Pr via the terminal 13g, the signal line 13b, the Mod_DeSel terminal 7r, the signal line 7j, and the data terminal 7f, and the downloaded computer The program Pr is stored in the memory 7b.

次に、コンピュータプログラムＰｒをダウンロードする場合の光トランシーバ１の動作を説明する。光トランシーバ１は、ファームウェアのコンピュータプログラムＰｒをダウンロードする場合、図２に示すように、コンピュータプログラムＰｒの提供元であるファームウェア書き込み装置１１に接続される。ファームウェアダウンロード装置１３の端子１３ｆが、Ｐ＿Ｄｏｗｎ端子７ｐを経由してクロック端子７ｅに接続される。また、ファームウェアダウンロード装置１３の端子１３ｇが、Ｍｏｄ＿ＤｅＳｅｌ端子７ｒを経由してデータ端子７ｆに接続される。このとき、ファームウェアダウンロード装置１３から、クロック信号が、端子１３ｆ、信号線１３ａ、Ｐ＿Ｄｏｗｎ端子７ｐ、信号線７ｈを介して、ＡＮＤゲート７ｙに入力される。ファームウェアダウンロード装置１３から、データ信号が、端子１３ｇ、信号線１３ｂ、Ｍｏｄ＿ＤｅＳｅｌ端子７ｒ、信号線７ｊを介して、データ端子７ｆに入力される。   Next, the operation of the optical transceiver 1 when downloading the computer program Pr will be described. When downloading the firmware computer program Pr, the optical transceiver 1 is connected to a firmware writing device 11 that is a provider of the computer program Pr, as shown in FIG. The terminal 13f of the firmware download device 13 is connected to the clock terminal 7e via the P_Down terminal 7p. Further, the terminal 13g of the firmware download device 13 is connected to the data terminal 7f via the Mod_DeSel terminal 7r. At this time, the clock signal is input from the firmware download device 13 to the AND gate 7y via the terminal 13f, the signal line 13a, the P_Down terminal 7p, and the signal line 7h. A data signal is input from the firmware download device 13 to the data terminal 7f via the terminal 13g, the signal line 13b, the Mod_DeSel terminal 7r, and the signal line 7j.

端子１３ｆとクロック端子７ｅとの間でクロック信号が送受できるためには、Ｈｉｇｈ状態のクロック信号が端子１３ｆから出力された場合に、コントローラ７がクロック端子７ｅを介してこのＨｉｇｈ状態のクロック信号を検知できる必要がある。コントローラ７がクロック端子７ｅを介してＨｉｇｈ状態のクロック信号を検知できるためには、プルアップ抵抗素子９ａの抵抗値Ｒ１を、端子１３ｆがＨｉｇｈ状態の場合にクロック端子７ｅもＨｉｇｈ状態であるとコントローラ７が検知できるように、設定する必要がある。   In order to be able to transmit and receive the clock signal between the terminal 13f and the clock terminal 7e, when the clock signal in the high state is output from the terminal 13f, the controller 7 sends the clock signal in the high state via the clock terminal 7e. It needs to be detectable. In order for the controller 7 to detect the clock signal in the high state via the clock terminal 7e, the resistance value R1 of the pull-up resistor element 9a is determined so that the controller 7d is in the high state when the terminal 13f is in the high state It is necessary to set so that 7 can be detected.

具体的には、クロック端子７ｅがＨｉｇｈ状態であるとコントローラ７が検知するクロック端子７ｅの閾値電位をＶＩＨとし、クロック端子７ｅの実際の電位をＶ１とすると、Ｖ１がＶＩＨよりも大きいこと（Ｖ１＞ＶＩＨ）が必要となる。ここで、プルアップ抵抗素子９ａを流れる電流をＩ１とし、プルアップ抵抗素子９ａの抵抗値をＲ１とすると、Ｖ１＝Ｒ１×Ｉ１の関係が成立するので、端子１３ｆがＨｉｇｈ状態の場合にクロック端子７ｅがＨｉｇｈ状態であることをコントローラ７が検知できるためには、Ｖ１＞ＶＩＨの関係から、プルアップ抵抗素子９ａの抵抗値Ｒ１が、Ｒ１＞ＶＩＨ／Ｉ１の関係を満たす必要がある。   Specifically, when the threshold potential of the clock terminal 7e detected by the controller 7 when the clock terminal 7e is in the High state is VIH and the actual potential of the clock terminal 7e is V1, V1 is larger than VIH (V1 > VIH) is required. Here, assuming that the current flowing through the pull-up resistor element 9a is I1 and the resistance value of the pull-up resistor element 9a is R1, the relationship of V1 = R1 × I1 is established. Therefore, when the terminal 13f is in the high state, the clock terminal In order for the controller 7 to detect that 7e is in the high state, the resistance value R1 of the pull-up resistor element 9a needs to satisfy the relationship of R1> VIH / I1 from the relationship of V1> VIH.

光トランシーバ１がファームウェア書き込み装置１１に接続されている場合、ＡＮＤゲート７ｙは、Ｈｉｇｈ状態の信号を、Ｍｏｄ＿Ａｂｓ端子７ｑ、信号線７ｉ、入力端７ｙ２を介して、ファームウェア書き込み装置１１から受ける。Ｍｏｄ＿Ａｂｓ端子７ｑ及び信号線７ｉにおける信号がＨｉｇｈ状態のときに、Ｐ＿Ｄｏｗｎ端子７ｐにおける信号の状態がクロック端子７ｅに伝達される。よって、ＡＮＤゲート７ｙは、ファームウェア書き込み装置１１から受けたクロック信号を出力端７ｙ３及び信号線７ｌを介してクロック端子７ｅに送る。従って、コントローラ７へのファームウェアのコンピュータプログラムＰｒのダウンロードが正常に行える。   When the optical transceiver 1 is connected to the firmware writing device 11, the AND gate 7y receives a high-state signal from the firmware writing device 11 via the Mod_Abs terminal 7q, the signal line 7i, and the input terminal 7y2. When the signals at the Mod_Abs terminal 7q and the signal line 7i are in a high state, the state of the signal at the P_Down terminal 7p is transmitted to the clock terminal 7e. Therefore, the AND gate 7y sends the clock signal received from the firmware writing device 11 to the clock terminal 7e via the output terminal 7y3 and the signal line 7l. Therefore, the firmware computer program Pr can be normally downloaded to the controller 7.

なお、Ｍｏｄ＿ＤｅＳｅｌ端子７ｒは、Ｉ２Ｃレシーバ７ａの入力端子なので、データ端子７ｆのデータに影響を与えることはない。Ｍｏｄ＿ＤｅＳｅｌ端子７ｒには、Ｉ２Ｃバスアクセス応答の有無を制御するＭｏｄ＿ＤｅＳｅｌ信号が入力される。また、コンピュータプログラムＰｒのダウンロード時は、ＳＣＬ端子７ｓ、ＳＤＡ端子７ｔへの入力がないため、Ｉ２Ｃレシーバ７ａが誤動作することはない。 Since the Mod_DeSel terminal 7r is an input terminal of the I 2 C receiver 7a, the data at the data terminal 7f is not affected. A Mod_DeSel signal for controlling presence / absence of an I 2 C bus access response is input to the Mod_DeSel terminal 7r. Further, when the computer program Pr is downloaded, there is no input to the SCL terminal 7s and the SDA terminal 7t, so that the I 2 C receiver 7a does not malfunction.

図３には、光通信装置１５が接続された光トランシーバ１の構成が示されている。光通信装置１５は、光トランシーバ１が送信する光信号３ｇに対応する電気的な信号を光トランシーバ１に出力し、光トランシーバ１が受信した光信号５ｇに対応する電気的な受信信号を光トランシーバ１から受ける従来の光通信装置である。光通信装置１５は、信号変換装置１７、信号線１７ａ、信号線１７ｂ、信号線１７ｃ、信号出力端子１７ｄ、信号出力端子１７ｅ、信号入力端子１７ｆ、制御部１９、プルアップ抵抗素子１９ａ、プルアップ抵抗素子１９ｂ、プルアップ抵抗素子１９ｃ、信号線１９ｄ、信号線１９ｅ、信号線１９ｆ、信号線１９ｇ、信号線１９ｈ、端子１９ｉ、端子１９ｊ、端子１９ｋ、端子１９ｌ、端子１９ｍ、電源Ｖｃｃ３、電源Ｖｃｃ４及び電源Ｖｃｃ５を備える。   FIG. 3 shows the configuration of the optical transceiver 1 to which the optical communication device 15 is connected. The optical communication device 15 outputs an electrical signal corresponding to the optical signal 3g transmitted by the optical transceiver 1 to the optical transceiver 1, and receives an electrical reception signal corresponding to the optical signal 5g received by the optical transceiver 1 as the optical transceiver. 1 is a conventional optical communication apparatus received from No. 1; The optical communication device 15 includes a signal conversion device 17, a signal line 17a, a signal line 17b, a signal line 17c, a signal output terminal 17d, a signal output terminal 17e, a signal input terminal 17f, a control unit 19, a pull-up resistor element 19a, and a pull-up resistor. Resistive element 19b, pull-up resistive element 19c, signal line 19d, signal line 19e, signal line 19f, signal line 19g, signal line 19h, terminal 19i, terminal 19j, terminal 19k, terminal 19l, terminal 19m, power supply Vcc3, power supply Vcc4 And a power supply Vcc5.

信号変換装置１７は、バッファＢｕｆ４を有する。バッファＢｕｆ４は、信号出力端子１７ｄと信号出力端子１７ｅと信号入力端子１７ｆとに接続されている。制御部１９は、バッファＢｕｆ５を有する。バッファＢｕｆ５は、端子１９ｉと端子１９ｊと端子１９ｋと端子１９ｌと端子１９ｍとに接続されている。   The signal conversion device 17 includes a buffer Buf4. The buffer Buf4 is connected to the signal output terminal 17d, the signal output terminal 17e, and the signal input terminal 17f. The control unit 19 includes a buffer Buf5. The buffer Buf5 is connected to the terminal 19i, the terminal 19j, the terminal 19k, the terminal 19l, and the terminal 19m.

プルアップ抵抗素子１９ａの一端は、信号線１９ｅに接続されている。プルアップ抵抗素子１９ａの他端は、電源Ｖｃｃ３に接続されている。端子１９ｊは、プルアップ抵抗素子１９ａによってプルアップされている。ＸＦＰ規格によれば、プルアップ抵抗素子１９ａは、４．７ｋΩ以上１０ｋΩ以下である。プルアップ抵抗素子１９ｂの一端は、信号線１９ｇに接続されている。プルアップ抵抗素子１９ｂの他端は、電源Ｖｃｃ４に接続されている。端子１９ｌは、プルアップ抵抗素子１９ｂによってプルアップされている。プルアップ抵抗素子１９ｃの一端は、信号線１９ｈに接続されている。プルアップ抵抗素子１９ｃの他端は、電源Ｖｃｃ５に接続されている。端子１９ｍは、プルアップ抵抗素子１９ｃによってプルアップされている。   One end of the pull-up resistor element 19a is connected to the signal line 19e. The other end of the pull-up resistor element 19a is connected to the power supply Vcc3. The terminal 19j is pulled up by a pull-up resistor element 19a. According to the XFP standard, the pull-up resistance element 19a is not less than 4.7 kΩ and not more than 10 kΩ. One end of the pull-up resistor element 19b is connected to the signal line 19g. The other end of the pull-up resistor element 19b is connected to the power supply Vcc4. The terminal 19l is pulled up by a pull-up resistor element 19b. One end of the pull-up resistor element 19c is connected to the signal line 19h. The other end of the pull-up resistor element 19c is connected to the power supply Vcc5. The terminal 19m is pulled up by a pull-up resistor element 19c.

信号線１７ａは、光通信装置１５が光トランシーバ１に接続されている場合に、信号出力端子１７ｄと信号入力端子３ｅとを接続する。信号線１７ｂは、光通信装置１５が光トランシーバ１に接続されている場合に、信号出力端子１７ｅと信号入力端子３ｉとを接続する。信号線１７ｃは、光通信装置１５が光トランシーバ１に接続されている場合に、信号入力端子１７ｆと信号出力端子５ｅとを接続する。信号線１９ｄは、光通信装置１５が光トランシーバ１に接続されている場合に、端子１９ｉとＰ＿Ｄｏｗｎ端子７ｐとを接続する。信号線１９ｅは、光通信装置１５が光トランシーバ１に接続されている場合に、端子１９ｊとＭｏｄ＿Ａｂｓ端子７ｑとを接続し、よって、Ｍｏｄ＿Ａｂｓ端子７ｑは、電源Ｖｃｃ３にプルアップされ、プルダウン抵抗素子９ｃによってプルダウンされる。信号線１９ｆは、光通信装置１５が光トランシーバ１に接続されている場合に、端子１９ｋとＭｏｄ＿ＤｅＳｅｌ端子７ｒとを接続する。信号線１９ｇは、光通信装置１５が光トランシーバ１に接続されている場合に、端子１９ｌとＳＣＬ端子７ｓとを接続し、よって、ＳＣＬ端子７ｓは、電源Ｖｃｃ４によってプルアップされる。信号線１９ｈは、光通信装置１５が光トランシーバ１に接続されている場合に、端子１９ｍとＳＤＡ端子７ｔとを接続し、よって、ＳＤＡ端子７ｔは、電源Ｖｃｃ５によってプルアップされる。信号線１９ｇと信号線１９ｈとは、Ｉ２Ｃバスを構成することができる。 The signal line 17a connects the signal output terminal 17d and the signal input terminal 3e when the optical communication device 15 is connected to the optical transceiver 1. The signal line 17b connects the signal output terminal 17e and the signal input terminal 3i when the optical communication device 15 is connected to the optical transceiver 1. The signal line 17c connects the signal input terminal 17f and the signal output terminal 5e when the optical communication device 15 is connected to the optical transceiver 1. The signal line 19d connects the terminal 19i and the P_Down terminal 7p when the optical communication device 15 is connected to the optical transceiver 1. When the optical communication device 15 is connected to the optical transceiver 1, the signal line 19e connects the terminal 19j and the Mod_Abs terminal 7q. Therefore, the Mod_Abs terminal 7q is pulled up to the power source Vcc3, and the pull-down resistor element 9c. Pulled down by The signal line 19f connects the terminal 19k and the Mod_DeSel terminal 7r when the optical communication device 15 is connected to the optical transceiver 1. When the optical communication device 15 is connected to the optical transceiver 1, the signal line 19g connects the terminal 19l and the SCL terminal 7s, and thus the SCL terminal 7s is pulled up by the power supply Vcc4. The signal line 19h connects the terminal 19m and the SDA terminal 7t when the optical communication device 15 is connected to the optical transceiver 1, and thus the SDA terminal 7t is pulled up by the power supply Vcc5. The signal line 19g and the signal line 19h can constitute an I 2 C bus.

信号変換装置１７は、シリアル／パラレル変換部を有するＳＥＲＤＥＳ（シリアライザ／デシリアライザ）を含む。信号変換装置１７は、光通信装置１５が光トランシーバ１に接続されている場合に、送信部３に出力する電気信号を、信号出力端子１７ｄから出力する。信号変換装置１７は、光通信装置１５が光トランシーバ１に接続されている場合に、送信部３に出力する基準クロック信号を、信号出力端子１７ｅから出力する。信号変換装置１７は、光通信装置１５が光トランシーバ１に接続されている場合に、受信部５から入力される電気信号を、信号入力端子１７ｆを介して受ける。   The signal converter 17 includes a SERDES (serializer / deserializer) having a serial / parallel converter. When the optical communication device 15 is connected to the optical transceiver 1, the signal conversion device 17 outputs an electrical signal output to the transmission unit 3 from the signal output terminal 17d. When the optical communication device 15 is connected to the optical transceiver 1, the signal conversion device 17 outputs the reference clock signal output to the transmission unit 3 from the signal output terminal 17e. When the optical communication device 15 is connected to the optical transceiver 1, the signal conversion device 17 receives an electrical signal input from the reception unit 5 via the signal input terminal 17f.

光通信装置１５が接続されている光トランシーバ１において、光トランシーバ１のＬＤＤ３ｂは、光信号３ｇに対応する電気的な送信信号を、信号出力端子１７ｄ、信号線１７ａ、信号入力端子３ｅ、信号線３ｆを介して、信号変換装置１７から受ける。光通信装置１５が接続されている光トランシーバ１において、光トランシーバ１のＬＤＤ３ｂは、基準クロック信号を、信号出力端子１７ｅ、信号線１７ｂ、信号入力端子３ｉ、信号線３ｊを介して、信号変換装置１７から受ける。光通信装置１５が接続されている光トランシーバ１において、光トランシーバ１のＴＩＡ５ｂは、光信号５ｇに対応する電気的な受信信号を、信号線５ｆ、信号出力端子５ｅ、信号線１７ｃ、信号入力端子１７ｆを介して、信号変換装置１７に送る。   In the optical transceiver 1 to which the optical communication device 15 is connected, the LDD 3b of the optical transceiver 1 transmits an electrical transmission signal corresponding to the optical signal 3g to the signal output terminal 17d, the signal line 17a, the signal input terminal 3e, and the signal line. Received from the signal converter 17 via 3f. In the optical transceiver 1 to which the optical communication device 15 is connected, the LDD 3b of the optical transceiver 1 sends a reference clock signal to the signal conversion device via the signal output terminal 17e, the signal line 17b, the signal input terminal 3i, and the signal line 3j. Receive from 17. In the optical transceiver 1 to which the optical communication device 15 is connected, the TIA 5b of the optical transceiver 1 receives an electrical reception signal corresponding to the optical signal 5g as a signal line 5f, a signal output terminal 5e, a signal line 17c, and a signal input terminal. It is sent to the signal converter 17 via 17f.

光通信装置１５が接続されている光トランシーバ１において、コントローラ７は、コントローラ７に対する制御用のクロック信号を、端子１９ｌ、信号線１９ｇ、ＳＣＬ端子７ｓ、信号線７ｍ、端子７ｗ、Ｉ２Ｃレシーバ７ａを介して、制御部１９から受ける。光通信装置１５が接続されている光トランシーバ１において、コントローラ７は、コントローラ７に対する制御用のデータ信号を、端子１９ｍ、信号線１９ｈ、ＳＤＡ端子７ｔ、信号線７ｎ、端子７ｘ、Ｉ２Ｃレシーバ７ａを介して、制御部１９から受ける。 In the optical transceiver 1 to which the optical communication device 15 is connected, the controller 7 sends a control clock signal for the controller 7 to the terminal 19l, the signal line 19g, the SCL terminal 7s, the signal line 7m, the terminal 7w, and the I 2 C receiver. Received from the control unit 19 via 7a. In the optical transceiver 1 to which the optical communication device 15 is connected, the controller 7 sends a control data signal for the controller 7 to a terminal 19m, a signal line 19h, an SDA terminal 7t, a signal line 7n, a terminal 7x, and an I 2 C receiver. Received from the control unit 19 via 7a.

次に、光通信装置１５に接続されている光トランシーバ１の動作を説明する。光通信装置１５が光トランシーバ１に接続されている場合、制御部１９は、コントローラ７と信号変換装置１７とに対する制御を行う。制御部１９は、光通信装置１５に光トランシーバ１が装着されているか否かを、端子１９ｊを介して検知する。光トランシーバ１が光通信装置１５に装着されていることを制御部１９が端子１９ｊを介して検知するためには、端子１９ｊがＬｏｗ状態であると制御部１９が検知できるように、プルダウン抵抗素子９ｃの抵抗値Ｒ２とプルアップ抵抗素子１９ａの抵抗値Ｒ３とを、設定する必要がある。   Next, the operation of the optical transceiver 1 connected to the optical communication device 15 will be described. When the optical communication device 15 is connected to the optical transceiver 1, the control unit 19 controls the controller 7 and the signal conversion device 17. The control unit 19 detects whether or not the optical transceiver 1 is attached to the optical communication device 15 via the terminal 19j. In order for the control unit 19 to detect that the optical transceiver 1 is attached to the optical communication device 15 via the terminal 19j, a pull-down resistance element is used so that the control unit 19 can detect that the terminal 19j is in the low state. It is necessary to set the resistance value R2 of 9c and the resistance value R3 of the pull-up resistance element 19a.

具体的には、端子１９ｊがＬｏｗ状態であると制御部１９によって検知される端子１９ｊの閾値電位をＶ１Ｌとし、端子１９ｊの実際の電位をＶ２とすると、Ｖ２がＶ１Ｌよりも小さいこと（Ｖ２＜Ｖ１Ｌ）が必要となる。ここで、プルアップ抵抗素子１９ａとプルダウン抵抗素子９ｃとに流れる電流値をＩ２とし、電源Ｖｃｃ３の電圧をＶ３とすると、Ｖ３＝（Ｒ２＋Ｒ３）×Ｉ２、Ｖ２＝Ｒ２×Ｉ２の関係が成立するので、光トランシーバ１が装着されているか否かを制御部１９が端子１９ｊを介して検知できるためには、Ｖ２＜Ｖ１Ｌの関係から、プルダウン抵抗素子９ｃの抵抗値Ｒ２とプルアップ抵抗素子１９ａの抵抗値Ｒ３とが、Ｒ２＜Ｖ１Ｌ×Ｒ３／（Ｖ３−Ｖ１Ｌ）の関係を満たす必要がある。   Specifically, assuming that the threshold potential of the terminal 19j detected by the control unit 19 when the terminal 19j is in the Low state is V1L and the actual potential of the terminal 19j is V2, V2 is smaller than V1L (V2 < V1L) is required. Here, if the current value flowing through the pull-up resistor element 19a and the pull-down resistor element 9c is I2, and the voltage of the power supply Vcc3 is V3, the relationship of V3 = (R2 + R3) × I2 and V2 = R2 × I2 is established. In order for the control unit 19 to detect whether or not the optical transceiver 1 is mounted via the terminal 19j, the resistance value R2 of the pull-down resistor element 9c and the resistance of the pull-up resistor element 19a are determined from the relationship of V2 <V1L. The value R3 needs to satisfy the relationship of R2 <V1L × R3 / (V3−V1L).

光トランシーバ１が光通信装置１５に接続されている場合、ＡＮＤゲート７ｙは、Ｌｏｗ状態の信号を、端子１９ｊ、信号線１９ｅ、Ｍｏｄ＿Ａｂｓ端子７ｑ、信号線７ｉ、入力端７ｙ２を介して、制御部１９から受ける。よって、光トランシーバ１が光通信装置１５に接続されている場合、ＡＮＤゲート７ｙは、Ｐ＿Ｄｏｗｎ端子７ｐの状態にかかわらず、Ｌｏｗ状態の信号を出力端７ｙ３及び信号線７ｌを介してクロック端子７ｅに送る。   When the optical transceiver 1 is connected to the optical communication device 15, the AND gate 7y sends a Low signal to the control unit via the terminal 19j, the signal line 19e, the Mod_Abs terminal 7q, the signal line 7i, and the input terminal 7y2. Receive from 19. Therefore, when the optical transceiver 1 is connected to the optical communication device 15, the AND gate 7y sends the Low state signal to the clock terminal 7e via the output terminal 7y3 and the signal line 7l regardless of the state of the P_Down terminal 7p. send.

このように、光トランシーバ１が光通信装置１５に接続されている場合、クロック端子７ｅはＬｏｗ状態に維持されるので、クロック端子７ｅ及びデータ端子７ｆを介したコントローラ７のダウンロードインターフェース（ファームウェアのコンピュータプログラムＰｒをダウンロードするためのＸＦＰ規格のインターフェース）は、通信待ち状態に維持される（すなわち、コントローラ７のデータ端子７ｆのインピーダンスは、Ｈｉｇｈ状態に維持される）。すなわち、コントローラ７のダウンロードインターフェースは、クロック端子７ｅからの出力がＬｏｗ状態に維持されている場合には動作しない。従って、光通信装置１５の制御部１９と光トランシーバ１のＩ２Ｃレシーバ７ａとは、コントローラ７のダウンロードインターフェースによって影響されることなく、正常に通信を行う。 As described above, when the optical transceiver 1 is connected to the optical communication device 15, the clock terminal 7e is maintained in the low state, and therefore the download interface (firmware computer) of the controller 7 via the clock terminal 7e and the data terminal 7f. The XFP standard interface for downloading the program Pr is maintained in the communication waiting state (that is, the impedance of the data terminal 7f of the controller 7 is maintained in the High state). That is, the download interface of the controller 7 does not operate when the output from the clock terminal 7e is maintained in the Low state. Therefore, the control unit 19 of the optical communication device 15 and the I 2 C receiver 7 a of the optical transceiver 1 communicate normally without being influenced by the download interface of the controller 7.

以上のように、光トランシーバ１は、従来の光通信装置１５に装着されても、正常に動作する。さらに、光トランシーバ１では、光トランシーバ１が光通信装置１５に装着されている間、クロック端子７ｅがＬｏｗ状態に維持されるので、クロック端子７ｅ及びデータ端子７ｆを介したコントローラ７のダウンロードインターフェースが動作することがなく、よって、コントローラ７が、コンピュータプログラムＰｒを誤ってダウンロードしてファームウェアの更新を行う、ということが回避される。   As described above, the optical transceiver 1 operates normally even when attached to the conventional optical communication device 15. Further, in the optical transceiver 1, since the clock terminal 7e is maintained in the Low state while the optical transceiver 1 is mounted on the optical communication device 15, a download interface of the controller 7 via the clock terminal 7e and the data terminal 7f is provided. Therefore, it is avoided that the controller 7 erroneously downloads the computer program Pr and updates the firmware.

以上説明した構成の光トランシーバ１によれば、ファームウェアのコンピュータプログラムＰｒのダウンロードに用いるクロック信号を受けるクロック端子７ｅがＸＦＰ規格のＰ＿Ｄｏｗｎ端子７ｐ及びＭｏｄ＿Ａｂｓ端子７ｑに接続され、コンピュータプログラムＰｒを受けるデータ端子７ｆがＸＦＰ規格のＭｏｄ＿ＤｅＳｅｌ端子７ｒに接続されている。よって、ＸＦＰ規格に準拠した光トランシーバ１を分解しコネクタを追加する加工等を行うこと無く、回路を複雑とすること無く、回路の規模を増大させること無く、コストも増大させること無く、既存のＸＦＰ規格の端子（少なくともＰ＿Ｄｏｗｎ端子７ｐ、Ｍｏｄ＿Ａｂｓ端子７ｑ及びＭｏｄ＿ＤｅＳｅｌ端子７ｒ）を用いることによって、ファームウェアのコンピュータプログラムＰｒを外部のファームウェア書き込み装置１１からダウンロードできる。   According to the optical transceiver 1 having the configuration described above, the clock terminal 7e that receives the clock signal used for downloading the computer program Pr of the firmware is connected to the P_Down terminal 7p and the Mod_Abs terminal 7q of the XFP standard, and the data terminal that receives the computer program Pr. 7f is connected to the Mod_DeSel terminal 7r of the XFP standard. Therefore, without disassembling the optical transceiver 1 compliant with the XFP standard and adding a connector, etc., without complicating the circuit, without increasing the scale of the circuit, without increasing the cost, The firmware computer program Pr can be downloaded from the external firmware writing device 11 by using the XFP standard terminals (at least the P_Down terminal 7p, the Mod_Abs terminal 7q, and the Mod_DeSel terminal 7r).

光トランシーバ１によれば、Ｍｏｄ＿Ａｂｓ端子７ｑ及び信号線７ｉにおける信号がＬｏｗ状態のときに、ＡＮＤゲート７ｙの出力端７ｙ３及び信号線７ｌにおける信号がＬｏｗ状態になる。従って、コンピュータプログラムＰｒのダウンロードを行っていないときに、クロック端子７ｅをＬｏｗ状態にする場合において、Ｍｏｄ＿Ａｂｓ端子７ｑの信号がＬｏｗ状態のときにクロック端子７ｅに入力される信号がＬｏｗ状態となり、通信待ち状態となる。このため、クロック端子７ｅ及びデータ端子７ｆを介したコントローラ７のダウンロードインターフェース（ファームウェアのコンピュータプログラムＰｒをダウンロードするためのＸＦＰ規格のインターフェース）が動作することがなく、よって、光トランシーバ１が光通信装置１５と通信を行っている最中には、光トランシーバ１は、このダウンロードインターフェースによる影響を受けない。   According to the optical transceiver 1, when the signal at the Mod_Abs terminal 7q and the signal line 7i is in the low state, the signal at the output terminal 7y3 of the AND gate 7y and the signal line 7l is in the low state. Therefore, when the computer terminal Pr is not downloaded and the clock terminal 7e is set to the low state, the signal input to the clock terminal 7e is in the low state when the signal at the Mod_Abs terminal 7q is in the low state. It will be in a waiting state. Therefore, the download interface of the controller 7 (XFP standard interface for downloading the firmware computer program Pr) via the clock terminal 7e and the data terminal 7f does not operate, and thus the optical transceiver 1 is connected to the optical communication device. During the communication with the optical transceiver 15, the optical transceiver 1 is not affected by the download interface.

光トランシーバ１によれば、光トランシーバ１が光通信装置１５と通信を行っている最中には、通信待ち状態が保持される。データ端子７ｆは、双方向信号で、通信待ち状態ではハイインピーダンス状態を維持するため、光通信装置１５から、Ｍｏｄ＿ＤｅＳｅｌ端子７ｒ、信号線７ｋ、端子７ｖを介して、Ｍｏｄ＿ＤｅＳｅｌ信号がＩ２Ｃレシーバ７ａに伝達される。 According to the optical transceiver 1, the communication waiting state is maintained while the optical transceiver 1 is communicating with the optical communication device 15. Data terminal 7f is a bidirectional signal, to maintain the high impedance state in a communication waiting state, the optical communication apparatus 15, via Mod_DeSel terminal 7r, signal lines 7k, the terminal 7v, Mod_DeSel signal I 2 C receivers 7a Is transmitted to.

（変形例）図４に、光トランシーバ１の変形例（光トランシーバ１ａ）を示す。光トランシーバ１ａにおいては、光トランシーバ１のＡＮＤゲート７ｙが、ＯＲゲート７ｚ（ＯＲ回路）に換えられており、更に、光トランシーバ１のコントローラ７が、コントローラ７１に換えられており、光トランシーバ１の構成と光トランシーバ１ａの構成との相違点は、ＡＮＤゲート７ｙとＯＲゲート７ｚとの相違、及びコントローラ７とコントローラ７１との相違のみである。光トランシーバ１ａは、クロック端子７ｅがＨｉｇｈ状態に維持されている場合にはファームウェアのコンピュータプログラムＰｒをダウンロードしない（通信待ち状態）、という仕様に構成されており、この仕様は、光トランシーバ１と逆の仕様である。   (Modification) FIG. 4 shows a modification of the optical transceiver 1 (optical transceiver 1a). In the optical transceiver 1a, the AND gate 7y of the optical transceiver 1 is replaced with an OR gate 7z (OR circuit), and the controller 7 of the optical transceiver 1 is replaced with a controller 71. The only difference between the configuration and the configuration of the optical transceiver 1a is the difference between the AND gate 7y and the OR gate 7z, and the difference between the controller 7 and the controller 71. The optical transceiver 1a is configured so as not to download the firmware computer program Pr (waiting for communication) when the clock terminal 7e is maintained in the High state. This specification is opposite to that of the optical transceiver 1. This is the specification.

ＯＲゲート７ｚの入力端７ｚ１は、信号線７ｈを介してＰ＿Ｄｏｗｎ端子７ｐに接続されている。ＯＲゲート７ｚの入力端７ｚ２は、信号線７ｉを介してＭｏｄ＿Ａｂｓ端子７ｑに接続されている。ＯＲゲート７ｚの出力端７ｚ３は、信号線７ｌを介してクロック端子７ｅに接続されている。   An input terminal 7z1 of the OR gate 7z is connected to a P_Down terminal 7p through a signal line 7h. An input terminal 7z2 of the OR gate 7z is connected to a Mod_Abs terminal 7q through a signal line 7i. The output terminal 7z3 of the OR gate 7z is connected to the clock terminal 7e via the signal line 7l.

ＯＲゲート７ｚは、コンピュータプログラムＰｒのダウンロードに用いるクロック信号を、Ｐ＿Ｄｏｗｎ端子７ｐ、信号線７ｈ及び入力端７ｚ１を介して、外部のファームウェア書き込み装置１１から受ける。   The OR gate 7z receives a clock signal used for downloading the computer program Pr from the external firmware writing device 11 via the P_Down terminal 7p, the signal line 7h, and the input terminal 7z1.

ＯＲゲート７ｚは、光トランシーバ１ａがファームウェア書き込み装置１１に接続されている場合、Ｈｉｇｈ状態の信号を、Ｍｏｄ＿Ａｂｓ端子７ｑ、信号線７ｉ、入力端７ｚ２を介して、ファームウェア書き込み装置１１から受け、信号を反転させてＬｏｗ状態とする。このとき、ＯＲゲート７ｚは、クロック信号を、Ｐ＿Ｄｏｗｎ端子７ｐ、信号線７ｈ、入力端７ｚ１を介して、ファームウェア書き込み装置１１から受け、このクロック信号の状態を、出力端７ｚ３、信号線７ｌを介して、クロック端子７ｅに伝達する。従って、ファームウェアのコンピュータプログラムＰｒを外部のファームウェア書き込み装置１１からダウンロードできる。   When the optical transceiver 1a is connected to the firmware writing device 11, the OR gate 7z receives a signal in the High state from the firmware writing device 11 via the Mod_Abs terminal 7q, the signal line 7i, and the input terminal 7z2, and receives the signal. Inverted to Low state. At this time, the OR gate 7z receives the clock signal from the firmware writing device 11 through the P_Down terminal 7p, the signal line 7h, and the input terminal 7z1, and the state of this clock signal is transmitted through the output terminal 7z3 and the signal line 7l. To the clock terminal 7e. Therefore, the firmware computer program Pr can be downloaded from the external firmware writing device 11.

ＯＲゲート７ｚは、光トランシーバ１ａが光通信装置１５に接続されている場合、Ｌｏｗ状態の信号を、Ｍｏｄ＿Ａｂｓ端子７ｑ、信号線７ｉ、入力端７ｚ２を介して、光通信装置１５から受け、信号を反転させてＨｉｇｈ状態とする。このとき、ＯＲゲート７ｚは、Ｈｉｇｈ状態の信号を、出力端７ｚ３、信号線７ｌを介して、クロック端子７ｅに送る。よって、光トランシーバ１ａが光通信装置１５に接続されている場合、クロック端子７ｅは、Ｐ＿Ｄｏｗｎ端子７ｐの状態にかかわらず、Ｈｉｇｈ状態に維持され、通信待ち状態になる。   When the optical transceiver 1a is connected to the optical communication device 15, the OR gate 7z receives a Low signal from the optical communication device 15 via the Mod_Abs terminal 7q, the signal line 7i, and the input terminal 7z2, and receives the signal. Invert to high state. At this time, the OR gate 7z sends a High state signal to the clock terminal 7e via the output terminal 7z3 and the signal line 7l. Therefore, when the optical transceiver 1a is connected to the optical communication device 15, the clock terminal 7e is maintained in the High state regardless of the state of the P_Down terminal 7p, and enters the communication waiting state.

光トランシーバ１ａによれば、Ｍｏｄ＿Ａｂｓ端子７ｑ及び信号線７ｉにおける信号がＬｏｗ状態のときに、ＯＲゲート７ｚの出力端７ｚ３及び信号線７ｌにおける信号がＨｉｇｈ状態に維持される。従って、コンピュータプログラムＰｒのダウンロードを行っていないときに、クロック端子７ｅをＨｉｇｈ状態にする場合において、光トランシーバ１ａが光通信装置１５と通信を行っている最中には、クロック端子７ｅ及びデータ端子７ｆを介したダウンロードインターフェースが動作しない構成とすることができる。   According to the optical transceiver 1a, when the signal at the Mod_Abs terminal 7q and the signal line 7i is in the low state, the signal at the output terminal 7z3 of the OR gate 7z and the signal line 7l is maintained in the high state. Therefore, when the computer terminal Pr is not downloaded and the clock terminal 7e is set to the high state, the clock terminal 7e and the data terminal are in the middle of the optical transceiver 1a communicating with the optical communication device 15. The download interface via 7f can be configured not to operate.

また、光トランシーバ１ａによれば、Ｍｏｄ＿Ａｂｓ端子７ｑ及び信号線７ｉを通る信号は、反転されてからＯＲゲート７ｚに入力される。従って、コンピュータプログラムＰｒのダウンロードを行っていないときに、クロック端子７ｅをＨｉｇｈ状態にする場合において、光トランシーバ１ａが光通信装置１５に接続され、Ｍｏｄ＿Ａｂｓ端子７ｑの信号がＬｏｗ状態となっているときには、クロック端子７ｅがＨｉｇｈ状態に維持される。このため、光トランシーバ１ａが光通信装置１５と通信を行っている最中には、ダウンロードインターフェースによる影響を受けない。   According to the optical transceiver 1a, the signal passing through the Mod_Abs terminal 7q and the signal line 7i is inverted and then input to the OR gate 7z. Accordingly, when the computer terminal Pr is not downloaded and the clock terminal 7e is set to the high state, the optical transceiver 1a is connected to the optical communication device 15 and the signal of the Mod_Abs terminal 7q is in the low state. The clock terminal 7e is maintained in a high state. For this reason, while the optical transceiver 1a is communicating with the optical communication device 15, it is not affected by the download interface.

（変形例）図５に、ＸＦＰＭＳＡで規定された端子を示す。図６に、光トランシーバ１の変形例（光トランシーバ１ｂ）を示す。光トランシーバ１ｂにおいては、光トランシーバ１のＰ＿Ｄｏｗｎ端子７ｐが、図５のＴＸ＿ＤＩＳ端子７ａ１に換えられており、更に、光トランシーバ１のＭｏｄ＿ＤｅＳｅｌ端子７ｒが、図５のＰ＿Ｄｏｗｎ端子７ａ２に換えられており、光トランシーバ１の構成と光トランシーバ１ｂの構成との相違点は、Ｐ＿Ｄｏｗｎ端子７ｐとＴＸ＿ＤＩＳ端子７ａ１との相違、及びＭｏｄ＿ＤｅＳｅｌ端子７ｒとＰ＿Ｄｏｗｎ端子７ａ２との相違のみである。   (Modification) FIG. 5 shows terminals defined by XFPMSA. FIG. 6 shows a modification of the optical transceiver 1 (optical transceiver 1b). In the optical transceiver 1b, the P_Down terminal 7p of the optical transceiver 1 is replaced with the TX_DIS terminal 7a1 of FIG. 5, and the Mod_DeSel terminal 7r of the optical transceiver 1 is replaced with the P_Down terminal 7a2 of FIG. The difference between the configuration of the optical transceiver 1 and the configuration of the optical transceiver 1b is only the difference between the P_Down terminal 7p and the TX_DIS terminal 7a1, and the difference between the Mod_DeSel terminal 7r and the P_Down terminal 7a2.

ＴＸ＿ＤＩＳ端子７ａ１は、信号線７ｈを介してＡＮＤゲート７ｙの入力端７ｙ１に接続されている。ＴＸ＿ＤＩＳ端子７ａ１は、信号線７ｇを介して端子７ｕに接続されている。光トランシーバ１ｂがファームウェア書き込み装置１１に接続されている場合、ＴＸ＿ＤＩＳ端子７ａ１は、信号線１３ａを介して端子１３ｆに接続される。Ｐ＿Ｄｏｗｎ端子７ａ２は、信号線７ｊを介してデータ端子７ｆに接続されている。Ｐ＿Ｄｏｗｎ端子７ａ２は、信号線７ｋを介して端子７ｖに接続されている。光トランシーバ１ｂがファームウェア書き込み装置１１に接続されている場合、Ｐ＿Ｄｏｗｎ端子７ａ２は、信号線１３ｂを介して端子１３ｇに接続される。   The TX_DIS terminal 7a1 is connected to the input terminal 7y1 of the AND gate 7y via the signal line 7h. The TX_DIS terminal 7a1 is connected to the terminal 7u through the signal line 7g. When the optical transceiver 1b is connected to the firmware writing device 11, the TX_DIS terminal 7a1 is connected to the terminal 13f via the signal line 13a. The P_Down terminal 7a2 is connected to the data terminal 7f through the signal line 7j. The P_Down terminal 7a2 is connected to the terminal 7v through the signal line 7k. When the optical transceiver 1b is connected to the firmware writing device 11, the P_Down terminal 7a2 is connected to the terminal 13g via the signal line 13b.

光トランシーバ１ｂがファームウェア書き込み装置１１に接続されている場合、ＡＮＤゲート７ｙは、Ｈｉｇｈ状態の信号を、Ｍｏｄ＿Ａｂｓ端子７ｑ、信号線７ｉ、入力端７ｙ２を介して、ファームウェア書き込み装置１１から受ける。よって、光トランシーバ１ｂがファームウェア書き込み装置１１に接続されている場合、ＡＮＤゲート７ｙは、端子１３ｆ、信号線１３ａ、ＴＸ＿ＤＩＳ端子７ａ１、信号線７ｈ、入力端７ｙ１を介して、ファームウェア書き込み装置１１からクロック信号を受け、このクロック信号の状態を、出力端７ｙ３、信号線７ｌを介してクロック端子７ｅに伝達する。従って、ファームウェアのコンピュータプログラムＰｒを外部のファームウェア書き込み装置１１からダウンロードできる。   When the optical transceiver 1b is connected to the firmware writing device 11, the AND gate 7y receives a high state signal from the firmware writing device 11 via the Mod_Abs terminal 7q, the signal line 7i, and the input terminal 7y2. Therefore, when the optical transceiver 1b is connected to the firmware writing device 11, the AND gate 7y receives a clock from the firmware writing device 11 via the terminal 13f, the signal line 13a, the TX_DIS terminal 7a1, the signal line 7h, and the input terminal 7y1. The signal is received and the state of the clock signal is transmitted to the clock terminal 7e via the output terminal 7y3 and the signal line 7l. Therefore, the firmware computer program Pr can be downloaded from the external firmware writing device 11.

光トランシーバ１ｂが光通信装置１５に接続されている場合、ＡＮＤゲート７ｙは、Ｌｏｗ状態の信号を、Ｍｏｄ＿Ａｂｓ端子７ｑ、信号線７ｉ及び入力端７ｙ２を介して光通信装置１５から受ける。よって、光トランシーバ１ｂが光通信装置１５に接続されている場合、ＡＮＤゲート７ｙは、ＴＸ＿ＤＩＳ端子７ａ１の状態にかかわらず、Ｌｏｗ状態の信号を、出力端７ｙ３、信号線７ｌを介して、クロック端子７ｅに送る。よって、光トランシーバ１ｂが光通信装置１５に接続されている場合、クロック端子７ｅはＬｏｗ状態に維持され、通信待ち状態になる。   When the optical transceiver 1b is connected to the optical communication device 15, the AND gate 7y receives a Low signal from the optical communication device 15 via the Mod_Abs terminal 7q, the signal line 7i, and the input terminal 7y2. Therefore, when the optical transceiver 1b is connected to the optical communication device 15, the AND gate 7y sends the Low state signal to the clock terminal via the output terminal 7y3 and the signal line 7l regardless of the state of the TX_DIS terminal 7a1. Send to 7e. Therefore, when the optical transceiver 1b is connected to the optical communication device 15, the clock terminal 7e is maintained in the Low state and enters a communication waiting state.

光トランシーバ１ｂのように、Ｐ＿Ｄｏｗｎ端子７ｐの代わりにＴＸ＿ＤＩＳ端子７ａ１を、Ｍｏｄ＿ＤｅＳｅｌ端子７ｒの代わりにＰ＿Ｄｏｗｎ端子７ａ２を用いた場合でも、光トランシーバ１と同様の効果が得られる。なお、図５のＴＸ＿ＤＩＳ端子、Ｍｏｄ＿ＤｅＳｅｌ端子、及びＰ＿Ｄｏｗｎ／ＲＳＴ端子から任意の２つの端子を選択して、Ｐ＿Ｄｏｗｎ端子７ｐ、及びＭｏｄ＿ＤｅＳｅｌ端子７ｒの代わりとすることができる。   Even when the TX_DIS terminal 7a1 is used instead of the P_Down terminal 7p and the P_Down terminal 7a2 is used instead of the Mod_DeSel terminal 7r as in the optical transceiver 1b, the same effect as the optical transceiver 1 can be obtained. Note that any two terminals can be selected from the TX_DIS terminal, the Mod_DeSel terminal, and the P_Down / RST terminal in FIG. 5 to replace the P_Down terminal 7p and the Mod_DeSel terminal 7r.

（変形例）図７に、光トランシーバ１の変形例（光トランシーバ１ｃ）を示す。光トランシーバ１ｃにおいては、光トランシーバ１のＡＮＤゲート７ｙが、ロジック回路２１に換えられており、光トランシーバ１の構成と光トランシーバ１ｃの構成との相違点は、ＡＮＤゲート７ｙとロジック回路２１との相違のみである。   (Modification) FIG. 7 shows a modification of the optical transceiver 1 (optical transceiver 1c). In the optical transceiver 1c, the AND gate 7y of the optical transceiver 1 is replaced with a logic circuit 21, and the difference between the configuration of the optical transceiver 1 and the configuration of the optical transceiver 1c is that the AND gate 7y and the logic circuit 21 are different. Only the difference.

ロジック回路２１は、ＮＰＮトランジスタ素子２１ａ及びプルアップ抵抗素子２１ｂから成る。ＮＰＮトランジスタ素子２１ａのベース端子は、信号線７ｉに接続されている。ＮＰＮトランジスタ素子２１ａのエミッタ端子は、信号線７ｈに接続されている。ＮＰＮトランジスタ素子２１ａのコレクタ端子は、信号線７ｌに接続されている。ＮＰＮトランジスタ素子２１ａのコレクタ端子は、プルアップ抵抗素子２１ｂによってプルアップされている。プルアップ抵抗素子２１ｂの一端は、電源Ｖｃｃ６に接続され、プルアップ抵抗素子２１ｂの他端は、ＮＰＮトランジスタ素子２１ａのコレクタ端子に接続されている。   The logic circuit 21 includes an NPN transistor element 21a and a pull-up resistor element 21b. The base terminal of the NPN transistor element 21a is connected to the signal line 7i. The emitter terminal of the NPN transistor element 21a is connected to the signal line 7h. The collector terminal of the NPN transistor element 21a is connected to the signal line 7l. The collector terminal of the NPN transistor element 21a is pulled up by the pull-up resistor element 21b. One end of the pull-up resistor element 21b is connected to the power supply Vcc6, and the other end of the pull-up resistor element 21b is connected to the collector terminal of the NPN transistor element 21a.

ファームウェア書き込み装置１１に接続されている光トランシーバ１ｃの動作を説明する。ファームウェア書き込み装置１１に光トランシーバ１ｃが接続された場合、Ｈｉｇｈ状態の信号が、Ｍｏｄ＿Ａｂｓ端子７ｑ、信号線７ｉを介して、ファームウェア書き込み装置１１から、ＮＰＮトランジスタ素子２１ａのベース端子に入力される。Ｐ＿Ｄｏｗｎ端子７ｐがＬｏｗ状態の場合、ＮＰＮトランジスタ素子２１ａのベース端子からＮＰＮトランジスタ素子２１ａのエミッタ端子に電流が流れ、ＮＰＮトランジスタ素子２１ａのコレクタ端子からもＮＰＮトランジスタ素子２１ａのエミッタ端子に電流が流れ、ＮＰＮトランジスタ素子２１ａのコレクタ端子の電位が下降し、クロック端子７ｅがＬｏｗ状態になる。また、Ｐ＿Ｄｏｗｎ端子７ｐがＨｉｇｈ状態の場合、ＮＰＮトランジスタ素子２１ａのベース端子からＮＰＮトランジスタ素子２１ａのエミッタ端子に電流が流れず、ＮＰＮトランジスタ素子２１ａのコレクタ端子の電位が上昇し、クロック端子７ｅがＨｉｇｈ状態になる。このように、Ｐ＿Ｄｏｗｎ端子７ｐの信号の状態がクロック端子７ｅに伝達されるため、コンピュータプログラムＰｒをダウンロード可能となる。   The operation of the optical transceiver 1c connected to the firmware writing device 11 will be described. When the optical transceiver 1c is connected to the firmware writing device 11, a high state signal is input from the firmware writing device 11 to the base terminal of the NPN transistor element 21a via the Mod_Abs terminal 7q and the signal line 7i. When the P_Down terminal 7p is in a low state, a current flows from the base terminal of the NPN transistor element 21a to the emitter terminal of the NPN transistor element 21a, and a current also flows from the collector terminal of the NPN transistor element 21a to the emitter terminal of the NPN transistor element 21a. The potential of the collector terminal of the NPN transistor element 21a is lowered, and the clock terminal 7e is in a low state. When the P_Down terminal 7p is in a high state, no current flows from the base terminal of the NPN transistor element 21a to the emitter terminal of the NPN transistor element 21a, the potential of the collector terminal of the NPN transistor element 21a rises, and the clock terminal 7e becomes high. It becomes a state. Thus, since the signal state of the P_Down terminal 7p is transmitted to the clock terminal 7e, the computer program Pr can be downloaded.

光通信装置１５に接続されている光トランシーバ１ｃの動作を説明する。光通信装置１５に光トランシーバ１ｃが接続された場合、Ｌｏｗ状態の信号が、Ｍｏｄ＿Ａｂｓ端子７ｑ、信号線７ｉを介して、光通信装置１５から、ＮＰＮトランジスタ素子２１ａのベース端子に入力される。このとき、ＮＰＮトランジスタ素子２１ａのベース端子からＮＰＮトランジスタ素子２１ａのエミッタ端子に電流が流れず、ＮＰＮトランジスタ素子２１ａのコレクタ端子の電位が上昇し、クロック端子７ｅが、Ｐ＿Ｄｏｗｎ端子７ｐの状態にかかわらず、Ｈｉｇｈ状態に維持される。従って、クロック端子７ｅ及びデータ端子７ｆを介したコントローラ７のダウンロードインターフェースは、通信待ち状態となる（データ端子７ｆのインピーダンスがＨｉｇｈ状態となる）。   The operation of the optical transceiver 1c connected to the optical communication device 15 will be described. When the optical transceiver 1c is connected to the optical communication device 15, a Low state signal is input from the optical communication device 15 to the base terminal of the NPN transistor element 21a via the Mod_Abs terminal 7q and the signal line 7i. At this time, no current flows from the base terminal of the NPN transistor element 21a to the emitter terminal of the NPN transistor element 21a, the potential of the collector terminal of the NPN transistor element 21a rises, and the clock terminal 7e becomes independent of the state of the P_Down terminal 7p. , Maintained in a high state. Therefore, the download interface of the controller 7 via the clock terminal 7e and the data terminal 7f is in a communication waiting state (the impedance of the data terminal 7f is in a high state).

以上説明したように、ＮＰＮトランジスタ素子２１ａとプルアップ抵抗素子２１ｂとから成る簡単な構成によってロジック回路２１が構成できる。また、光トランシーバ１のＡＮＤゲート７ｙの代わりとしては、図８に示すＮｃｈＦＥＴ２３（N channel Field Effect Transistor）、図９に示すダイオード２５を用いることができる。   As described above, the logic circuit 21 can be configured with a simple configuration including the NPN transistor element 21a and the pull-up resistor element 21b. As an alternative to the AND gate 7y of the optical transceiver 1, an Nch FET 23 (N channel field effect transistor) shown in FIG. 8 and a diode 25 shown in FIG. 9 can be used.

図８は、ＮｃｈＦＥＴ２３を備えた光トランシーバ１の変形例（光トランシーバ１ｄ）を示す。光トランシーバ１ｄを光通信装置１５と接続した場合、Ｍｏｄ＿Ａｂｓ端子７ｑはＬｏｗ状態となり、ＮｃｈＦＥＴ２３のソース端子に対するゲート電圧が下がり、ＮｃｈＦＥＴ２３はオフ状態になる。その結果、クロック端子７ｅがＬｏｗ状態となって、通信待ち状態となる。光トランシーバ１ｄをファームウェア書き込み装置１１と接続した場合、Ｍｏｄ＿Ａｂｓ端子７ｑがＨｉｇｈ状態となり、ＮｃｈＦＥＴ２３はオン状態になる。その結果、Ｐ＿Ｄｏｗｎ端子７ｐの電位がクロック端子７ｅに伝達し、コンピュータプログラムＰｒのダウンロードが可能となる。   FIG. 8 shows a modification (optical transceiver 1 d) of the optical transceiver 1 including the NchFET 23. When the optical transceiver 1d is connected to the optical communication device 15, the Mod_Abs terminal 7q is in a low state, the gate voltage with respect to the source terminal of the NchFET 23 is lowered, and the NchFET 23 is turned off. As a result, the clock terminal 7e is in a low state and is in a communication waiting state. When the optical transceiver 1d is connected to the firmware writing device 11, the Mod_Abs terminal 7q is in a high state, and the NchFET 23 is in an on state. As a result, the potential of the P_Down terminal 7p is transmitted to the clock terminal 7e, and the computer program Pr can be downloaded.

図９は、ダイオード２５を備えた光トランシーバ１の変形例（光トランシーバ１ｅ）を示す。光トランシーバ１ｅを光通信装置１５と接続した場合、Ｍｏｄ＿Ａｂｓ端子７ｑはＬｏｗ状態となり、ダイオード２５のカソード側がＬｏｗ状態になる。クロック端子７ｅは、Ｐ＿Ｄｏｗｎ端子７ｐがＬｏｗ状態の場合はそのままＬｏｗ状態になる。クロック端子７ｅは、Ｐ＿Ｄｏｗｎ端子７ｐがＨｉｇｈ状態の場合はダイオード２５に電流が流れ、その結果Ｌｏｗ状態になる。よって、光トランシーバ１ｅを光通信装置１５と接続した場合、通信待ち状態となる。光トランシーバ１ｅをファームウェア書き込み装置１１と接続した場合、Ｍｏｄ＿Ａｂｓ端子７ｑはＨｉｇｈ状態となり、クロック端子７ｅは、Ｐ＿Ｄｏｗｎ端子７ｐがＨｉｇｈ状態の場合はそのままＨｉｇｈ状態になる。クロック端子７ｅは、Ｐ＿Ｄｏｗｎ端子７ｐがＬｏｗ状態の場合はダイオード２５に電流が流れず、その結果Ｌｏｗ状態になる。このように、光トランシーバ１ｅをファームウェア書き込み装置１１と接続した場合、Ｐ＿Ｄｏｗｎ端子７ｐの電位がクロック端子７ｅに伝達し、コンピュータプログラムＰｒのダウンロードが可能となる。   FIG. 9 shows a modification (optical transceiver 1 e) of the optical transceiver 1 including the diode 25. When the optical transceiver 1e is connected to the optical communication device 15, the Mod_Abs terminal 7q is in a low state, and the cathode side of the diode 25 is in a low state. The clock terminal 7e is in the Low state as it is when the P_Down terminal 7p is in the Low state. When the P_Down terminal 7p is in the high state, the clock terminal 7e is in a low state as a result of current flowing through the diode 25. Therefore, when the optical transceiver 1e is connected to the optical communication device 15, the communication wait state is entered. When the optical transceiver 1e is connected to the firmware writing device 11, the Mod_Abs terminal 7q is in the High state, and the clock terminal 7e is in the High state as it is when the P_Down terminal 7p is in the High state. When the P_Down terminal 7p is in the low state, the clock terminal 7e does not flow through the diode 25, and as a result, enters the low state. As described above, when the optical transceiver 1e is connected to the firmware writing device 11, the potential of the P_Down terminal 7p is transmitted to the clock terminal 7e, and the computer program Pr can be downloaded.

また、光トランシーバ１のＡＮＤゲート７ｙの代わりとしては、、図１０に示すセレクタＩＣ２７、図１１に示すＣＰＬＤ２９（Complex Programmable Logic Device）を用いることが可能である。セレクタＩＣ２７は、アナログセレクタＩＣであり、例えばＡＤＧ６１９又はＡＤＧ６２０と呼ばれるＩＣを用いることができる。また、ＣＰＬＤ２９は、構成をプログラミングによって設定可能な回路であり、ＣＰＬＤ２９の他、ＦＰＧＡ（Field Programmable Gate Array）を用いることもできる。さらに、光トランシーバ１のＡＮＤゲート７ｙの代わりとしては、Ｐ＿Ｄｏｗｎ端子７ｐがＬｏｗ状態のときにクロック端子７ｅがＬｏｗ状態となり、Ｐ＿Ｄｏｗｎ端子７ｐがＨｉｇｈ状態にときにクロック端子７ｅがＨｉｇｈ状態となる論理回路であれば、いかなる回路を用いることも可能である。   In place of the AND gate 7y of the optical transceiver 1, a selector IC 27 shown in FIG. 10 and a CPLD 29 (Complex Programmable Logic Device) shown in FIG. 11 can be used. The selector IC 27 is an analog selector IC, and for example, an IC called ADG619 or ADG620 can be used. The CPLD 29 is a circuit whose configuration can be set by programming. In addition to the CPLD 29, an FPGA (Field Programmable Gate Array) can also be used. Further, as an alternative to the AND gate 7y of the optical transceiver 1, the clock terminal 7e is in the low state when the P_Down terminal 7p is in the low state, and the clock terminal 7e is in the high state when the P_Down terminal 7p is in the high state. Any circuit can be used.

以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置及び詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲及びその精神の範囲から来る全ての修正及び変更に権利を請求する。   While the principles of the invention have been illustrated and described in the preferred embodiments, it will be appreciated by those skilled in the art that the invention can be modified in arrangement and detail without departing from such principles. The present invention is not limited to the specific configuration disclosed in the present embodiment. We therefore claim all modifications and changes that come within the scope and spirit of the following claims.

１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ…光トランシーバ、３…送信部、３ａ…ＬＤ、３ｂ…ＬＤＤ、３ｃ…駆動信号線、３ｄ，５ｄ…モニタ信号線、３ｇ，５ｇ…光信号、３ｈ…検出素子、５…受信部、５ａ…ＰＤ、５ｂ…ＴＩＡ、５ｃ…受信信号線、７，７１…コントローラ、７ａ…Ｉ２Ｃレシーバ、７ｂ…メモリ、７ｅ…クロック端子、７ｆ…データ端子、７ｇ…信号線、７ｈ…信号線（第１の信号線）、７ｉ…信号線（第２の信号線）、７ｊ…信号線（第３の信号線）、７ｋ…信号線、７ｌ…信号線（第４の信号線）、７ｍ…信号線（第５の信号線）、７ｎ…信号線（第６の信号線）、７ｐ…Ｐ＿Ｄｏｗｎ端子（第１の端子）、７ｑ…Ｍｏｄ＿Ａｂｓ端子、７ｒ…Ｍｏｄ＿ＤｅＳｅｌ端子（第２の端子）、７ｓ…ＳＣＬ端子、７ｔ…ＳＤＡ端子、７ｙ…ＡＮＤゲート（ロジック回路）、７ａ１…ＴＸ＿ＤＩＳ端子（第１の端子）、７ａ２…Ｐ＿Ｄｏｗｎ端子（第２の端子）、７ｙ１，７ｙ２，７ｚ１，７ｚ２…入力端、７ｙ３，７ｚ３…出力端、７ｚ…ＯＲゲート（ロジック回路、ＯＲ回路）、９ａ，９ｂ，２１ａ…プルアップ抵抗素子、９ｃ…プルダウン抵抗素子、１１…ファームウェア書き込み装置、１３…ファームウェアダウンロード装置、１５…光通信装置、１９…制御部、２１…ロジック回路、２１ａ…ＮＰＮトランジスタ素子、２３…ＦＥＴ（ロジック回路）、２５…ダイオード（ロジック回路）、２７…セレクタＩＣ（ロジック回路）、２９…ＣＰＬＤ（ロジック回路）、Ｂｕｆ１，Ｂｕｆ２，Ｂｕｆ３，Ｂｕｆ４，Ｂｕｆ５…バッファ、Ｐｒ…コンピュータプログラム、Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３，Ｖｃｃ４，Ｖｃｃ５，Ｖｃｃ６…電源。 1, 1a, 1b, 1c, 1d, 1e, 1f, 1g ... optical transceiver, 3 ... transmission unit, 3a ... LD, 3b ... LDD, 3c ... drive signal line, 3d, 5d ... monitor signal line, 3g, 5g ... optical signals, 3h ... detection device, 5 ... receiving unit, 5a ... PD, 5b ... TIA, 5c ... reception signal line, 7,71 ... controller, 7a ... I 2 C receiver, 7b ... memory, 7e ... clock terminal, 7f Data terminal 7g Signal line 7h Signal line (first signal line) 7i Signal line (second signal line) 7j Signal line (third signal line) 7k Signal line 7l ... signal line (fourth signal line), 7m ... signal line (fifth signal line), 7n ... signal line (sixth signal line), 7p ... P_Down terminal (first terminal), 7q ... Mod_Abs Terminal, 7r ... Mod_DeSel terminal (second terminal), 7s ... SCL end , 7t ... SDA terminal, 7y ... AND gate (logic circuit), 7a1 ... TX_DIS terminal (first terminal), 7a2 ... P_Down terminal (second terminal), 7y1, 7y2, 7z1, 7z2 ... input terminal, 7y3 7z3: Output terminal, 7z: OR gate (logic circuit, OR circuit), 9a, 9b, 21a ... Pull-up resistor element, 9c ... Pull-down resistor element, 11 ... Firmware writing device, 13 ... Firmware download device, 15 ... Optical communication Device: 19 ... Control unit, 21 ... Logic circuit, 21a ... NPN transistor element, 23 ... FET (logic circuit), 25 ... Diode (logic circuit), 27 ... Selector IC (logic circuit), 29 ... CPLD (logic circuit) , Buf1, Buf2, Buf3, Buf4, Buf5 ... buffer, Pr ... Computer program, Vcc1, Vcc2, Vcc3, Vcc4, Vcc5, Vcc6...

Claims (10)

ＸＦＰ規格（10Gigabit Small Form Factor Pluggable）に準拠した光トランシーバであって、
電気信号を光信号に変換する送信部と、
光信号を電気信号に変換する受信部と、
ファームウェアのコンピュータプログラムを実行することによって前記送信部と前記受信部とを制御するコントローラと、
前記コントローラに対する制御用のクロック信号を受信するＳＣＬ端子と、
前記コントローラに対する制御用のデータ信号を受信するＳＤＡ端子と、
前記光トランシーバが外部装置に装着されたことを検出するためのＭｏｄ＿Ａｂｓ端子と、
ファームウェアのコンピュータプログラムのダウンロードに用いるクロック信号を受信するＰ＿Ｄｏｗｎ端子と、
ファームウェアのコンピュータプログラムを受信するＭｏｄ＿ＤｅＳｅｌ端子と、
第１〜第６の信号線と、
ロジック回路と、
を備え、
前記コントローラは、ファームウェアのコンピュータプログラムが格納されたメモリを有し、
前記コントローラは、ファームウェアのコンピュータプログラムのダウンロードに用いるクロック信号を受けるクロック端子を有し、
前記コントローラは、ファームウェアのコンピュータプログラムを受けるデータ端子を有し、
前記第１の信号線は、前記Ｐ＿Ｄｏｗｎ端子と前記ロジック回路の入力端とを接続し、
前記第２の信号線は、前記Ｍｏｄ＿Ａｂｓ端子と前記ロジック回路の入力端とを接続し、
前記第３の信号線は、前記Ｍｏｄ＿ＤｅＳｅｌ端子と前記データ端子とを接続し、
前記第４の信号線は、前記ロジック回路の出力端と前記クロック端子とを接続し、
前記第５の信号線は、前記ＳＣＬ端子と前記コントローラとを接続し、
前記第６の信号線は、前記ＳＤＡ端子と前記コントローラとを接続し、
前記Ｐ＿Ｄｏｗｎ端子は、前記第１の信号線、前記ロジック回路、及び前記第４の信号線を介して、前記クロック端子に接続されており、
前記Ｍｏｄ＿Ａｂｓ端子は、前記第２の信号線、前記ロジック回路、及び前記第４の信号線を介して、前記クロック端子に接続されており、
前記コントローラは、前記コントローラに対する制御用のクロック信号を、前記ＳＣＬ端子及び前記第５の信号線を介して外部から受け、
前記コントローラは、前記コントローラに対する制御用のデータ信号を、前記ＳＤＡ端子及び前記第６の信号線を介して外部から受け、
前記コントローラは、ファームウェアのコンピュータプログラムのダウンロードに用いるクロック信号を、前記Ｐ＿Ｄｏｗｎ端子、前記第１の信号線、前記ロジック回路、前記第４の信号線、及び前記クロック端子を介して外部から受け、
前記コントローラは、ファームウェアのコンピュータプログラムを、前記Ｍｏｄ＿ＤｅＳｅｌ端子、前記第３の信号線、及び前記データ端子を介して外部から受け、
前記コントローラは、前記Ｍｏｄ＿ＤｅＳｅｌ端子、前記第３の信号線、及び前記データ端子を介してダウンロードしたファームウェアのコンピュータプログラムを、前記メモリに格納する、光トランシーバ。 An optical transceiver that conforms to the XFP standard (10 Gigabit Small Form Factor Pluggable)
A transmitter for converting an electrical signal into an optical signal;
A receiver that converts an optical signal into an electrical signal;
A controller that controls the transmitting unit and the receiving unit by executing a computer program of firmware;
An SCL terminal for receiving a control clock signal for the controller;
An SDA terminal for receiving a control data signal for the controller;
A Mod_Abs terminal for detecting that the optical transceiver is attached to an external device;
A P_Down terminal for receiving a clock signal used for downloading the computer program of the firmware;
A Mod_DeSel terminal for receiving a firmware computer program;
First to sixth signal lines;
Logic circuit;
With
The controller has a memory in which a computer program of firmware is stored,
The controller has a clock terminal for receiving a clock signal used for downloading a computer program of firmware,
The controller has a data terminal for receiving a firmware computer program,
The first signal line connects the P_Down terminal and the input terminal of the logic circuit,
The second signal line connects the Mod_Abs terminal and an input end of the logic circuit,
The third signal line connects the Mod_DeSel terminal and the data terminal,
The fourth signal line connects the output terminal of the logic circuit and the clock terminal,
The fifth signal line connects the SCL terminal and the controller,
The sixth signal line connects the SDA terminal and the controller,
The P_Down terminal is connected to the clock terminal via the first signal line, the logic circuit, and the fourth signal line,
The Mod_Abs terminal is connected to the clock terminal via the second signal line, the logic circuit, and the fourth signal line.
The controller receives a control clock signal for the controller from the outside via the SCL terminal and the fifth signal line,
The controller receives a control data signal for the controller from the outside via the SDA terminal and the sixth signal line,
The controller receives a clock signal used for downloading a computer program of firmware from the outside through the P_Down terminal , the first signal line, the logic circuit, the fourth signal line, and the clock terminal.
The controller receives a firmware computer program from the outside via the Mod_DeSel terminal , the third signal line, and the data terminal,
The optical transceiver, wherein the controller stores in the memory a computer program of firmware downloaded via the Mod_DeSel terminal , the third signal line, and the data terminal. 前記Ｍｏｄ＿Ａｂｓ端子と前記第２の信号線とにおける信号がＬｏｗ状態のときに、前記ロジック回路の出力端と前記第４の信号線とにおける信号がＬｏｗ状態になり、
前記Ｍｏｄ＿Ａｂｓ端子と前記第２の信号線とにおける信号がＨｉｇｈ状態のときに、前記Ｐ＿Ｄｏｗｎ端子における信号の状態が前記クロック端子に伝達される、ことを特徴とする請求項１に記載の光トランシーバ。 Wherein when the signal at the Mod_Abs terminal and said second signal line is Low state, Ri Do the signal is Low state at the output terminal and said fourth signal line of the logic circuit,
2. The optical transceiver according to claim 1 , wherein when a signal at the Mod_Abs terminal and the second signal line is in a high state, a state of the signal at the P_Down terminal is transmitted to the clock terminal . 前記Ｍｏｄ＿Ａｂｓ端子と前記第２の信号線とにおける信号がＬｏｗ状態のときに、前記ロジック回路の出力端と前記第４の信号線とにおける信号がＨｉｇｈ状態になり、
前記Ｍｏｄ＿Ａｂｓ端子と前記第２の信号線とにおける信号がＨｉｇｈ状態のときに、前記Ｐ＿Ｄｏｗｎ端子における信号の状態が前記クロック端子に伝達される、ことを特徴とする請求項１に記載の光トランシーバ。 Wherein when the signal at the Mod_Abs terminal and said second signal line is Low state, Ri Do to signal a High state at the output terminal and said fourth signal line of the logic circuit,
The optical transceiver of claim 1, the signal at the Mod_Abs terminal and the second signal line is at the High state, the state of the signal at the P_Down terminal is transmitted to the clock terminal, it is characterized. 前記ロジック回路は、ＯＲ回路であり、
前記Ｍｏｄ＿Ａｂｓ端子及び前記第２の信号線を通る信号は、反転されてから前記ＯＲ回路に入力される、ことを特徴とする請求項１又は３に記載の光トランシーバ。 The logic circuit is an OR circuit,
4. The optical transceiver according to claim 1 , wherein a signal passing through the Mod_Abs terminal and the second signal line is inverted and then input to the OR circuit. 5. 前記ロジック回路は、ＮＰＮトランジスタとプルアップ抵抗素子とから成り、
前記ＮＰＮトランジスタのベース端子は、前記第２の信号線を介して前記Ｍｏｄ＿Ａｂｓ端子に接続され、
前記ＮＰＮトランジスタのコレクタ端子は、前記第４の信号線を介して前記クロック端子に接続され、
前記ＮＰＮトランジスタのエミッタ端子は、前記第１の信号線を介して前記Ｐ＿Ｄｏｗｎ端子に接続され、
前記プルアップ抵抗素子の一端は、前記ＮＰＮトランジスタの前記コレクタ端子に接続される、ことを特徴とする請求項１又は３に記載の光トランシーバ。 The logic circuit includes an NPN transistor and a pull-up resistor element,
The base terminal of the NPN transistor is connected to the Mod_Abs terminal via the second signal line,
A collector terminal of the NPN transistor is connected to the clock terminal via the fourth signal line;
The emitter terminal of the NPN transistor is connected to the P_Down terminal via the first signal line,
The pull-up end of the resistance element, the optical transceiver according to claim 1 or 3 wherein is connected to the collector terminal of the NPN transistor, it is characterized. ＸＦＰ規格（10Gigabit Small Form Factor Pluggable）に準拠した光トランシーバであって、
電気信号を光信号に変換する送信部と、
光信号を電気信号に変換する受信部と、
ファームウェアのコンピュータプログラムを実行することによって前記送信部と前記受信部とを制御するコントローラと、
前記コントローラに対する制御用のクロック信号を受信するＳＣＬ端子と、
前記コントローラに対する制御用のデータ信号を受信するＳＤＡ端子と、
前記光トランシーバが外部装置に装着されたことを検出するためのＭｏｄ＿Ａｂｓ端子と、
ファームウェアのコンピュータプログラムのダウンロードに用いるクロック信号を受信するＴＸ＿ＤＩＳ端子と、
ファームウェアのコンピュータプログラムを受信するＰ＿Ｄｏｗｎ端子と、
第１〜第６の信号線と、
ロジック回路と、
を備え、
前記コントローラは、ファームウェアのコンピュータプログラムが格納されたメモリを有し、
前記コントローラは、ファームウェアのコンピュータプログラムのダウンロードに用いるクロック信号を受けるクロック端子を有し、
前記コントローラは、ファームウェアのコンピュータプログラムを受けるデータ端子を有し、
前記第１の信号線は、前記ＴＸ＿ＤＩＳ端子と前記ロジック回路の入力端とを接続し、
前記第２の信号線は、前記Ｍｏｄ＿Ａｂｓ端子と前記ロジック回路の入力端とを接続し、
前記第３の信号線は、前記Ｐ＿Ｄｏｗｎ端子と前記データ端子とを接続し、
前記第４の信号線は、前記ロジック回路の出力端と前記クロック端子とを接続し、
前記第５の信号線は、前記ＳＣＬ端子と前記コントローラとを接続し、
前記第６の信号線は、前記ＳＤＡ端子と前記コントローラとを接続し、
前記ＴＸ＿ＤＩＳ端子は、前記第１の信号線、前記ロジック回路、及び前記第４の信号線を介して、前記クロック端子に接続されており、
前記Ｍｏｄ＿Ａｂｓ端子は、前記第２の信号線、前記ロジック回路、及び前記第４の信号線を介して、前記クロック端子に接続されており、
前記コントローラは、前記コントローラに対する制御用のクロック信号を、前記ＳＣＬ端子及び前記第５の信号線を介して外部から受け、
前記コントローラは、前記コントローラに対する制御用のデータ信号を、前記ＳＤＡ端子及び前記第６の信号線を介して外部から受け、
前記コントローラは、ファームウェアのコンピュータプログラムのダウンロードに用いるクロック信号を、前記ＴＸ＿ＤＩＳ端子、前記第１の信号線、前記ロジック回路、前記第４の信号線、及び前記クロック端子を介して外部から受け、
前記コントローラは、ファームウェアのコンピュータプログラムを、前記Ｐ＿Ｄｏｗｎ端子、前記第３の信号線、及び前記データ端子を介して外部から受け、
前記コントローラは、前記Ｐ＿Ｄｏｗｎ端子、前記第３の信号線、及び前記データ端子を介してダウンロードしたファームウェアのコンピュータプログラムを、前記メモリに格納する、光トランシーバ。 An optical transceiver that conforms to the XFP standard (10 Gigabit Small Form Factor Pluggable)
A transmitter for converting an electrical signal into an optical signal;
A receiver that converts an optical signal into an electrical signal;
A controller that controls the transmitting unit and the receiving unit by executing a computer program of firmware;
An SCL terminal for receiving a control clock signal for the controller;
An SDA terminal for receiving a control data signal for the controller;
A Mod_Abs terminal for detecting that the optical transceiver is attached to an external device;
A TX_DIS terminal for receiving a clock signal used for downloading the computer program of the firmware;
A P_Down terminal for receiving a firmware computer program;
First to sixth signal lines;
Logic circuit;
With
The controller has a memory in which a computer program of firmware is stored,
The controller has a clock terminal for receiving a clock signal used for downloading a computer program of firmware,
The controller has a data terminal for receiving a firmware computer program,
The first signal line connects the TX_DIS terminal and an input end of the logic circuit,
The second signal line connects the Mod_Abs terminal and an input end of the logic circuit,
The third signal line connects the P_Down terminal and the data terminal,
The fourth signal line connects the output terminal of the logic circuit and the clock terminal,
The fifth signal line connects the SCL terminal and the controller,
The sixth signal line connects the SDA terminal and the controller,
The TX_DIS terminal is connected to the clock terminal via the first signal line, the logic circuit, and the fourth signal line,
The Mod_Abs terminal is connected to the clock terminal via the second signal line, the logic circuit, and the fourth signal line.
The controller receives a control clock signal for the controller from the outside via the SCL terminal and the fifth signal line,
The controller receives a control data signal for the controller from the outside via the SDA terminal and the sixth signal line,
The controller receives a clock signal used for downloading a computer program of firmware from the outside via the TX_DIS terminal , the first signal line, the logic circuit, the fourth signal line, and the clock terminal,
The controller receives a firmware computer program from the outside via the P_Down terminal , the third signal line, and the data terminal,
The optical transceiver stores the computer program of firmware downloaded through the P_Down terminal , the third signal line, and the data terminal in the memory. 前記Ｍｏｄ＿Ａｂｓ端子と前記第２の信号線とにおける信号がＬｏｗ状態のときに、前記ロジック回路の出力端と前記第４の信号線とにおける信号がＬｏｗ状態になり、
前記Ｍｏｄ＿Ａｂｓ端子と前記第２の信号線とにおける信号がＨｉｇｈ状態のときに、前記ＴＸ＿ＤＩＳ端子における信号の状態が前記クロック端子に伝達される、ことを特徴とする請求項６に記載の光トランシーバ。 Wherein when the signal at the Mod_Abs terminal and said second signal line is Low state, Ri Do the signal is Low state at the output terminal and said fourth signal line of the logic circuit,
The optical transceiver according to claim 6 , wherein when a signal at the Mod_Abs terminal and the second signal line is in a high state, a state of the signal at the TX_DIS terminal is transmitted to the clock terminal . 前記Ｍｏｄ＿Ａｂｓ端子と前記第２の信号線とにおける信号がＬｏｗ状態のときに、前記ロジック回路の出力端と前記第４の信号線とにおける信号がＨｉｇｈ状態になり、
前記Ｍｏｄ＿Ａｂｓ端子と前記第２の信号線とにおける信号がＨｉｇｈ状態のときに、前記ＴＸ＿ＤＩＳ端子における信号の状態が前記クロック端子に伝達される、ことを特徴とする請求項６に記載の光トランシーバ。 Wherein when the signal at the Mod_Abs terminal and said second signal line is Low state, Ri Do to signal a High state at the output terminal and said fourth signal line of the logic circuit,
The optical transceiver according to claim 6 , wherein when a signal at the Mod_Abs terminal and the second signal line is in a high state, a state of the signal at the TX_DIS terminal is transmitted to the clock terminal . 前記ロジック回路は、ＯＲ回路であり、
前記Ｍｏｄ＿Ａｂｓ端子及び前記第２の信号線を通る信号は、反転されてから前記ＯＲ回路に入力される、ことを特徴とする請求項６又は８に記載の光トランシーバ。 The logic circuit is an OR circuit,
9. The optical transceiver according to claim 6 , wherein a signal passing through the Mod_Abs terminal and the second signal line is inverted and then input to the OR circuit. 前記ロジック回路は、ＮＰＮトランジスタとプルアップ抵抗素子とから成り、
前記ＮＰＮトランジスタのベース端子は、前記第２の信号線を介して前記Ｍｏｄ＿Ａｂｓ端子に接続され、
前記ＮＰＮトランジスタのコレクタ端子は、前記第４の信号線を介して前記クロック端子に接続され、
前記ＮＰＮトランジスタのエミッタ端子は、前記第１の信号線を介して前記ＴＸ＿ＤＩＳ端子に接続され、
前記プルアップ抵抗素子の一端は、前記ＮＰＮトランジスタの前記コレクタ端子に接続される、ことを特徴とする請求項６又は８に記載の光トランシーバ。 The logic circuit includes an NPN transistor and a pull-up resistor element,
The base terminal of the NPN transistor is connected to the Mod_Abs terminal via the second signal line,
A collector terminal of the NPN transistor is connected to the clock terminal via the fourth signal line;
The emitter terminal of the NPN transistor is connected to the TX_DIS terminal via the first signal line,
9. The optical transceiver according to claim 6 , wherein one end of the pull-up resistor element is connected to the collector terminal of the NPN transistor.
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