JP5927666B2

JP5927666B2 - Test method of semiconductor switch element

Info

Publication number: JP5927666B2
Application number: JP2012082329A
Authority: JP
Inventors: 宮澤　直行; 直行宮澤
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2012-03-30
Filing date: 2012-03-30
Publication date: 2016-06-01
Anticipated expiration: 2032-03-30
Also published as: JP2013211802A

Description

本発明は、半導体スイッチ素子の試験方法に関し、例えばシャントＦＥＴを備えた半導体スイッチ素子の試験方法に関する。 The present invention relates to a method of testing a semiconductor switching element, for example, it relates to a method of testing a semiconductor switching device having a shunt FET.

マイクロ波、準ミリ波およびミリ波等の高周波信号をスイッチングするスイッチとして、ＳＰＤＴ（Single Pole Double Throw）スイッチが知られている（例えば特許文献１）。ＳＰＤＴスイッチは、１つの共通ノードを２つの入出力端子のいずれかと接続するスイッチである。ＳＰＤＴスイッチには、同一の半導体チップに形成された複数のＦＥＴ（Field Effect Transistor）が用いられる。ＳＰＤＴスイッチは、第１および第２直列ＦＥＴと、第１および第２シャントＦＥＴと、を有している。第１および第２直列ＦＥＴは、ソースおよびドレインの一方が共通ノードに電気的に接続され、ソースおよびドレインの他方がそれぞれ第１および第２入出力ノードに電気的に接続されている。第１および第２シャントＦＥＴは、ソースおよびドレインの一方がそれぞれ第１および第２入出力ノードに電気的に接続されている。 An SPDT (Single Pole Double Throw) switch is known as a switch that switches high-frequency signals such as microwaves, quasi-millimeter waves, and millimeter waves (for example, Patent Document 1). The SPDT switch is a switch that connects one common node to one of two input / output terminals. In the SPDT switch, a plurality of FETs (Field Effect Transistors) formed on the same semiconductor chip are used. The SPDT switch has first and second series FETs and first and second shunt FETs. In the first and second series FETs, one of the source and the drain is electrically connected to the common node, and the other of the source and the drain is electrically connected to the first and second input / output nodes, respectively. In the first and second shunt FETs, one of the source and the drain is electrically connected to the first and second input / output nodes, respectively.

特開平１０−１５０３９５号公報JP-A-10-150395

ＳＰＤＴスイッチは、半導体チップ上において、第１直列ＦＥＴと第２シャントＦＥＴとのゲートが電気的に接続されている。さらに、第２直列ＦＥＴと第１シャントＦＥＴとのゲートが電気的に接続されている。よって、第１および第２直列ＦＥＴ並びに第１および第２シャントＦＥＴを独立に試験することができない。 In the SPDT switch, the gates of the first series FET and the second shunt FET are electrically connected on the semiconductor chip. Furthermore, the gates of the second series FET and the first shunt FET are electrically connected. Thus, the first and second series FETs and the first and second shunt FETs cannot be tested independently.

一般的に、半導体スイッチ素子は、スイッチ素子としての通過特性や遮断特性などが評価される。スイッチ素子としては、第１直列ＦＥＴと第２シャントＦＥＴのゲートが電気的に接続されており、また第２直列ＦＥＴと第１シャントＦＥＴとのゲートが電気的に接続されていることで回路が完成する。このため、これらゲートは、半導体チップの製造プロセスにおいて形成される配線工程によって、互いに接続されている。 In general, a semiconductor switch element is evaluated for a pass characteristic, a cut-off characteristic, and the like as a switch element. As the switching element, the gate of the first series FET and the second shunt FET is electrically connected, and the gate of the second series FET and the first shunt FET is electrically connected. Complete. For this reason, these gates are connected to each other by a wiring process formed in the manufacturing process of the semiconductor chip.

しかし、各ＦＥＴ個々の諸特性を試験する場合、上記のように半導体チップのレベルで各ゲートが接続されていると、正確な試験を実施することができない。 However, when testing various characteristics of each FET, if each gate is connected at the level of the semiconductor chip as described above, an accurate test cannot be performed.

本発明は、上記課題に鑑みなされたものであり、各ＦＥＴを独立に試験可能とすることを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to enable each FET to be independently tested.

本発明は、直列に接続された第１直列ＦＥＴおよび第２直列ＦＥＴと、前記第１直列ＦＥＴおよび前記第２直列ＦＥＴの間に接続された共通ノードと、前記第１直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第１入出力ノードと、前記第２直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第２入出力ノードと、前記第１入出力ノードに接続された第１シャントＦＥＴと、前記第２入出力ノードに接続された第２シャントＦＥＴと、前記第１直列ＦＥＴ、前記第２直列ＦＥＴ、前記第１シャントＦＥＴおよび前記第２シャントＦＥＴのゲートにそれぞれ対応して電気的に接続して設けられるとともに、それぞれ互いに電気的に分離してなる複数の第１パッドと、を備える半導体チップを準備する工程と、前記複数の第１パッドのうち、１つを選択して前記ゲートに入力を与えて、対応する前記ＦＥＴの試験を実施する工程と、前記試験を実施する工程の後、前記第１直列ＦＥＴと前記第２シャントＦＥＴとに接続された前記第１パッド同士、および前記第２直列ＦＥＴと前記第１シャントＦＥＴとに接続された前記第１パッド同士を互いに電気的に接続する工程と、を有することを特徴とする半導体スイッチ素子の試験方法である。 The present invention includes a first series FET and a second series FET connected in series, a common node connected between the first series FET and the second series FET, and the common node of the first series FET. A first input / output node connected to one of the source and drain opposite to the first and a second input connected to one of the source and drain opposite to the common node of the second series FET. An input / output node; a first shunt FET connected to the first input / output node; a second shunt FET connected to the second input / output node; the first series FET; the second series FET; Corresponding to the gates of the first shunt FET and the second shunt FET, the first shunt FET and the first shunt FET are electrically connected to each other, and are electrically separated from each other. Providing a semiconductor chip comprising: a step of selecting one of the plurality of first pads and applying an input to the gate to perform a test of the corresponding FET; and The first pads connected to the first series FET and the second shunt FET and the first pads connected to the second series FET and the first shunt FET And a step of electrically connecting each other to each other.

本発明は、直列に接続された第１直列ＦＥＴおよび第２直列ＦＥＴと、前記第１直列ＦＥＴおよび前記第２直列ＦＥＴの間に接続された共通ノードと、前記第１直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第１入出力ノードと、前記第２直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第２入出力ノードと、前記第１入出力ノードに接続された第１シャントＦＥＴと、前記第２入出力ノードに接続された第２シャントＦＥＴと、前記第１直列ＦＥＴ、前記第２直列ＦＥＴ、前記第１シャントＦＥＴおよび前記第２シャントＦＥＴのゲートにそれぞれ対応して電気的に接続して設けられるとともに、それぞれ互いに電気的に分離してなる複数の第１パッドと、を備える半導体チップと、前記第１直列ＦＥＴに接続される前記第１パッドと前記第２シャントＦＥＴに接続される前記第１パッドとを電気的に接続する第１接続手段と、前記第２直列ＦＥＴに接続される前記第１パッドと前記第１シャントＦＥＴに接続される前記第１パッドとを電気的に接続する第２接続手段と、を備える半導体スイッチ素子を準備する工程と、前記第１接続手段および前記第２接続手段の少なくとも一方を切断する工程と、前記複数の第１パッドのうち、１つを選択して前記ゲートに入力を与えて、対応する前記ＦＥＴの試験を実施する工程と、を有することを特徴とする半導体スイッチ素子の試験方法である。 The present invention includes a first series FET and a second series FET connected in series, a common node connected between the first series FET and the second series FET, and the common node of the first series FET. A first input / output node connected to one of the source and drain opposite to the first and a second input connected to one of the source and drain opposite to the common node of the second series FET. An input / output node; a first shunt FET connected to the first input / output node; a second shunt FET connected to the second input / output node; the first series FET; the second series FET; Corresponding to the gates of the first shunt FET and the second shunt FET, the first shunt FET and the first shunt FET are electrically connected to each other, and are electrically separated from each other. A first connecting means for electrically connecting the first pad connected to the first series FET and the first pad connected to the second shunt FET; Preparing a semiconductor switch element comprising: a second connection means for electrically connecting the first pad connected to a second series FET and the first pad connected to the first shunt FET; Cutting at least one of the first connection means and the second connection means; selecting one of the plurality of first pads and applying an input to the gate; and testing the corresponding FET A test method for a semiconductor switch element, comprising:

本発明は、半導体チップ上に、互いに直列に接続された第１直列ＦＥＴおよび第２直列ＦＥＴと、前記第１直列ＦＥＴおよび前記第２直列ＦＥＴの間に接続された共通ノードと、前記第１直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第１入出力ノードと、前記第２直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第２入出力ノードと、前記第１入出力ノードに接続された第１シャントＦＥＴと、前記第２入出力ノードに接続された第２シャントＦＥＴと、前記第１直列ＦＥＴ、前記第２直列ＦＥＴ、前記第１シャントＦＥＴおよび前記第２シャントＦＥＴのゲートにそれぞれ対応して電気的に接続して設けられるとともに、前記半導体チップ上においては、それぞれ互いに電気的に分離してなる複数の第１パッドとが設けられ、前記第１直列ＦＥＴに接続される前記第１パッドと前記第２シャントＦＥＴに接続される前記第１パッドとは、互いに隣接して配置され、前記第２直列ＦＥＴに接続される前記第１パッドと前記第１シャントＦＥＴに接続される前記第１パッドとは、互いに隣接して配置され、前記第１直列ＦＥＴに接続される前記第１パッドと前記第２シャントＦＥＴに接続される前記第１パッドとを電気的に接続する第１接続手段と、前記第２直列ＦＥＴに接続される前記第１パッドと前記第１シャントＦＥＴに接続される前記第１パッドとを電気的に接続する第２接続手段と、を備えることを特徴とする半導体スイッチ素子である。 The present invention includes a first serial FET and a second serial FET connected in series to each other on a semiconductor chip, a common node connected between the first serial FET and the second serial FET, and the first A first input / output node connected to one of the source and drain opposite to the common node of the series FET, and one of the source and drain opposite to the common node of the second series FET A second input / output node connected to the first input / output node; a second shunt FET connected to the second input / output node; the first series FET; The second series FET, the first shunt FET, and the second shunt FET are provided in electrical connection corresponding to the gates of the second shunt FET and the second shunt FET. A plurality of first pads that are electrically separated from each other, and the first pad connected to the first series FET and the first pad connected to the second shunt FET; Are disposed adjacent to each other, and the first pad connected to the second series FET and the first pad connected to the first shunt FET are disposed adjacent to each other, and the first series First connection means for electrically connecting the first pad connected to the FET and the first pad connected to the second shunt FET; and the first pad connected to the second series FET; A semiconductor switch element comprising: a second connection means for electrically connecting the first pad connected to the first shunt FET.

本発明によれば、各ＦＥＴを独立に試験可能とすることができる。 According to the present invention, each FET can be independently tested.

図１（ａ）は、比較例に係るスイッチの半導体チップ内の回路図、図１（ｂ）は、半導体チップの平面図、図１（ｃ）は、半導体チップを搭載部に搭載した平面図である。1A is a circuit diagram in a semiconductor chip of a switch according to a comparative example, FIG. 1B is a plan view of the semiconductor chip, and FIG. 1C is a plan view in which the semiconductor chip is mounted on a mounting portion. It is. 図２（ａ）は、実施例１に係るスイッチの半導体チップ内の回路図、図２（ｂ）は、半導体チップの平面図、図２（ｃ）は、半導体チップを搭載部に搭載した平面図である。2A is a circuit diagram in the semiconductor chip of the switch according to the first embodiment, FIG. 2B is a plan view of the semiconductor chip, and FIG. 2C is a plane in which the semiconductor chip is mounted on the mounting portion. FIG. 図３は、実施例２に係るスイッチの半導体チップを搭載部に搭載した平面図である。FIG. 3 is a plan view of the switch semiconductor chip according to the second embodiment mounted on a mounting portion. 図４は、実施例３に係るスイッチの回路図である。FIG. 4 is a circuit diagram of a switch according to the third embodiment. 図５は、実施例４に係るスイッチの半導体チップを搭載部に搭載した平面図である。FIG. 5 is a plan view of the switch semiconductor chip according to the fourth embodiment mounted on a mounting portion. 図６（ａ）および（ｂ）は、それぞれ実施例５および実施例６に係る試験方法を示すフローチャートである。FIGS. 6A and 6B are flowcharts showing test methods according to Example 5 and Example 6, respectively.

まず、比較例に係るスイッチについて説明する。図１（ａ）は、比較例に係るスイッチの半導体チップ内の回路図、図１（ｂ）は、半導体チップの平面図、図１（ｃ）は、半導体チップを搭載部に搭載した平面図である。図１（ａ）に示すように、直列ＦＥＴ１２（第１直列ＦＥＴ）のソースおよびドレインのいずれか一方が共通ノード４１に、ソースおよびドレインの他方が入出力ノード４３（第１入出力ノード）にそれぞれ電気的に接続されている。直列ＦＥＴ１４（第２直列ＦＥＴ）のソースおよびドレインのいずれか一方が共通ノード４１に、ソースおよびドレインの他方が入出力ノード４５（第２入出力ノード）に電気的に接続されている。このように、直列ＦＥＴ１２と１４とは直接に電気的に接続され、直列ＦＥＴ１２と１４との間に共通ノード４１が電気的に接続されている。入出力ノード４３は、直列ＦＥＴ１２の共通ノード４１とは反対側のソースおよびドレインのいずれか一方に電気的に接続されている。入出力ノード４５は、直列ＦＥＴ１４の共通ノード４１とは反対側のソースおよびドレインのいずれか一方に電気的に接続されている。 First, a switch according to a comparative example will be described. 1A is a circuit diagram in a semiconductor chip of a switch according to a comparative example, FIG. 1B is a plan view of the semiconductor chip, and FIG. 1C is a plan view in which the semiconductor chip is mounted on a mounting portion. It is. As shown in FIG. 1A, one of the source and drain of the series FET 12 (first series FET) is the common node 41, and the other of the source and drain is the input / output node 43 (first input / output node). Each is electrically connected. One of the source and drain of the series FET 14 (second series FET) is electrically connected to the common node 41, and the other of the source and drain is electrically connected to the input / output node 45 (second input / output node). Thus, the series FETs 12 and 14 are directly electrically connected, and the common node 41 is electrically connected between the series FETs 12 and 14. The input / output node 43 is electrically connected to either the source or the drain on the opposite side to the common node 41 of the series FET 12. The input / output node 45 is electrically connected to either the source or the drain on the opposite side to the common node 41 of the series FET 14.

シャントＦＥＴ１６（第１シャントＦＥＴ）のソースおよびドレインのいずれか一方が入出力ノード４３に、ソースおよびドレインの他方がグランドに電気的に接続されている。シャントＦＥＴ１８（第２シャントＦＥＴ）のソースおよびドレインのいずれか一方が入出力ノード４５に、ソースおよびドレインの他方がグランドに電気的に接続されている。 One of the source and drain of the shunt FET 16 (first shunt FET) is electrically connected to the input / output node 43, and the other of the source and drain is electrically connected to the ground. One of the source and drain of the shunt FET 18 (second shunt FET) is electrically connected to the input / output node 45, and the other of the source and drain is electrically connected to the ground.

直列ＦＥＴ１２およびシャントＦＥＴ１８のゲートが共通にそれぞれ抵抗２２および２８を介しパッド３１に電気的に接続されている。直列ＦＥＴ１４およびシャントＦＥＴ１６のゲートが共通にそれぞれ抵抗２４および２６を介しパッド３５に電気的に接続されている。共通ノード４１にはパッド４０が電気的に接続されている。入出力ノード４３および入出力ノード４５にはそれぞれパッド４２および４４が電気的に接続されている。 The gates of the series FET 12 and the shunt FET 18 are electrically connected to the pad 31 via resistors 22 and 28, respectively. The gates of the series FET 14 and the shunt FET 16 are electrically connected to the pad 35 through resistors 24 and 26, respectively. A pad 40 is electrically connected to the common node 41. Pads 42 and 44 are electrically connected to the input / output node 43 and the input / output node 45, respectively.

例えば、パッド３１にハイレベルの制御信号を入力することにより、ＦＥＴ１２および１８がオン状態となる。パッド３５にローレベルの制御信号を入力することにより、ＦＥＴ１４および１６がオフ状態となる。この状態において、パッド４０に入力した高周波信号はパッド４２から出力される。または、パッド４２に入力した高周波信号はパッド４０から出力される。パッド３１および３５にそれぞれローレベルおよびハイレベルを入力することにより、ＦＥＴ１２および１８がオフ状態となり、ＦＥＴ１４および１６がオン状態となる。この状態において、パッド４０に入力した高周波信号はパッド４４から出力される。または、パッド４４に入力した高周波信号はパッド４２から出力される。このように、比較例においては、パッド３１および３５に入力される制御信号に基づき、パッド４０と４２との間と、パッド４０と４４との間のいずれか一方を導通状態とし、他方を遮断状態とすることができる。 For example, when a high level control signal is input to the pad 31, the FETs 12 and 18 are turned on. By inputting a low-level control signal to the pad 35, the FETs 14 and 16 are turned off. In this state, the high frequency signal input to the pad 40 is output from the pad 42. Alternatively, the high frequency signal input to the pad 42 is output from the pad 40. By inputting a low level and a high level to the pads 31 and 35, the FETs 12 and 18 are turned off, and the FETs 14 and 16 are turned on. In this state, the high frequency signal input to the pad 40 is output from the pad 44. Alternatively, the high frequency signal input to the pad 44 is output from the pad 42. As described above, in the comparative example, based on the control signal input to the pads 31 and 35, either one of the pads 40 and 42 or between the pads 40 and 44 is turned on and the other is shut off. State.

図１（ｂ）に示すように、半導体チップ１０の上面には、Ａｕ等の金属を含むパッド３１、３５、４０、４２および４４が形成されている。各ＦＥＴ等の図示は省略している。図１（ｃ）に示すように、半導体チップ１０がパッケージ等の搭載部５０上に搭載されている。搭載部５０上面には、Ａｕ等の金属を含むパッド５１、５５、６０、６２および６４が形成されている。パッド３１、３５、４０、４２および４４とパッド５１、５５、６０、６２および６４とは、Ａｕ等の金属を含むボンディングワイヤ７０により電気的に接続されている。 As shown in FIG. 1B, pads 31, 35, 40, 42 and 44 containing a metal such as Au are formed on the upper surface of the semiconductor chip 10. Illustration of each FET etc. is omitted. As shown in FIG. 1C, the semiconductor chip 10 is mounted on a mounting portion 50 such as a package. Pads 51, 55, 60, 62, and 64 containing a metal such as Au are formed on the upper surface of the mounting portion 50. The pads 31, 35, 40, 42 and 44 and the pads 51, 55, 60, 62 and 64 are electrically connected by a bonding wire 70 containing a metal such as Au.

比較例においては、半導体チップ１０上で直列ＦＥＴ１２とシャントＦＥＴ１８とのゲートが半導体チップ１０上で共通に接続されている。また、半導体チップ１０上で直列ＦＥＴ１４とシャントＦＥＴ１６とのゲートが共通に接続されている。このため、個々のＦＥＴ１２から１８を、チップ状態またはウエハ状態において試験することができない。例えば、チップ状態またはウエハ状態においてＤＣ（直流）試験することができない。以下に、チップ状態またはウエハ状態において試験することが可能な実施例について説明する。 In the comparative example, the gates of the series FET 12 and the shunt FET 18 are connected in common on the semiconductor chip 10 on the semiconductor chip 10. Further, the gates of the series FET 14 and the shunt FET 16 are connected in common on the semiconductor chip 10. For this reason, the individual FETs 12 to 18 cannot be tested in a chip state or a wafer state. For example, a DC (direct current) test cannot be performed in a chip state or a wafer state. In the following, embodiments that can be tested in a chip state or a wafer state will be described.

図２（ａ）は、実施例１に係るスイッチの半導体チップ内の回路図、図２（ｂ）は、半導体チップの平面図、図２（ｃ）は、半導体チップを搭載部に搭載した平面図である。図２（ａ）に示すように、直列ＦＥＴ１２、１４、シャントＦＥＴ１６、１８はそれぞれ抵抗２２から２８を介しパッド３２から３８（第１パッド）に電気的に接続されている。その他の構成は比較例の図１（ａ）と同じであり、説明を省略する。 2A is a circuit diagram in the semiconductor chip of the switch according to the first embodiment, FIG. 2B is a plan view of the semiconductor chip, and FIG. 2C is a plane in which the semiconductor chip is mounted on the mounting portion. FIG. As shown in FIG. 2A, the series FETs 12 and 14 and the shunt FETs 16 and 18 are electrically connected to pads 32 to 38 (first pads) through resistors 22 to 28, respectively. Other configurations are the same as those of the comparative example shown in FIG.

図２（ｂ）に示すように、半導体チップ１０の上面にパッド３２から３８が電気的に分離され設けられている。図２（ｃ）に示すように、搭載部５０の上面にパッド５２から５８が設けられている。パッド３２から３８は、それぞれパッド５２から５８とボンディングワイヤ７０を介し電気的に接続されている。その他の構成は、比較例の図１（ｂ）および図１（ｃ）と同じであり、説明を省略する。 As shown in FIG. 2B, pads 32 to 38 are electrically separated and provided on the upper surface of the semiconductor chip 10. As shown in FIG. 2C, pads 52 to 58 are provided on the upper surface of the mounting portion 50. The pads 32 to 38 are electrically connected to the pads 52 to 58 via bonding wires 70, respectively. Other configurations are the same as those in FIGS. 1B and 1C of the comparative example, and a description thereof is omitted.

表１は、パッド５２から５８にハイレベルまたはローレベルの制御信号を印加した場合に、パッド６０と６２との間、およびパッド６０と６２との間が導通状態または遮断状態になるかを示した真偽表である。

Table 1 shows whether the

pads

52 and 58 are turned on or off between the

pads

60 and 62 and between the

pads

60 and 62 when a high level or low level control signal is applied. It is a true / false table.

表１に示すように、動作１として、パッド５２および５８にハイレベルの制御信号、パッド５４および５６にローレベルの制御信号を印加すると、パッド６０と６２との間は導通状態、パッド６０と６４との間は遮断状態となる。これは、比較例のパッド５１にハイレベル、パッド５５にローレベルを印加した場合と同様である。動作２として、パッド５２および５８にローレベル、パッド５４および５６にハイレベルを印加すると、パッド６０と６２との間は遮断状態、パッド６０と６４との間は導通状態となる。これは、比較例のパッド５１にハイレベル、パッド５５にローレベルを印加した場合と同様である。動作３として、パッド５２および５４にローレベル、パッド５６および５８にハイレベルを印加すると、パッド６０と６２との間は遮断状態、パッド６０と６４との間は遮断状態となる。この動作は、比較例においては実現できない。動作４として、パッド５２および５４にハイレベル、パッド５６および５８にローレベルを印加すると、パッド６０と６２との間は導通状態、パッド６０と６４との間は導通状態となる。この動作は、比較例においては実現できない。 As shown in Table 1, as operation 1, when a high level control signal is applied to the pads 52 and 58 and a low level control signal is applied to the pads 54 and 56, the pad 60 and 62 are in a conductive state. 64 is in a blocking state. This is the same as when the high level is applied to the pad 51 and the low level is applied to the pad 55 in the comparative example. As operation 2, when a low level is applied to the pads 52 and 58 and a high level is applied to the pads 54 and 56, the pads 60 and 62 are cut off and the pads 60 and 64 are turned on. This is the same as when the high level is applied to the pad 51 and the low level is applied to the pad 55 in the comparative example. As operation 3, when a low level is applied to the pads 52 and 54 and a high level is applied to the pads 56 and 58, the pads 60 and 62 are cut off and the pads 60 and 64 are cut off. This operation cannot be realized in the comparative example. As operation 4, when a high level is applied to the pads 52 and 54 and a low level is applied to the pads 56 and 58, the pads 60 and 62 become conductive and the pads 60 and 64 become conductive. This operation cannot be realized in the comparative example.

実施例１によれば、パッド３２から３８は、直列ＦＥＴ１２および１４並びに、シャントＦＥＴ１６および１８のゲートに対応して設けられ、それぞれゲートに電気的に接続されている。パッド３２から３８は、半導体チップ１０上において互いに電気的に分離され設けられている。これにより、半導体チップ１０をチップ状態またはウエハ状態において試験する際に、例えば、図２（ｂ）の状態において、各ＦＥＴ１２から１８を独立に試験することができる。また、表１のように、比較例では実現できなかったパッド６０と６２との間、およびパッド６０と６４との間の両方を遮断状態または導通状態にすることができる。 According to the first embodiment, the pads 32 to 38 are provided corresponding to the gates of the series FETs 12 and 14 and the shunt FETs 16 and 18 and are electrically connected to the gates, respectively. The pads 32 to 38 are electrically separated from each other on the semiconductor chip 10. Thereby, when testing the semiconductor chip 10 in the chip state or the wafer state, for example, in the state of FIG. 2B, each FET 12 to 18 can be tested independently. Moreover, as shown in Table 1, both the pads 60 and 62 and the pads 60 and 64 that could not be realized in the comparative example can be in a cut-off state or a conductive state.

実施例１ではパッド３２とパッド３８、パッド３４とパッド３６とは互いに電気的に接続されていないが、半導体スイッチ素子として完成させるためには、パッド３２とパッド３８とをボンディングワイヤまたは配線等の第１接続手段を用い電気的に接続し、パッド３４とパッド３６とをボンディングワイヤまたは配線等の第２接続手段を用い電気的に接続すればよい。また、例えば、パッド５２と５８とを電気的に接続し、パッド５４と５６とを電気的に接続してもよい。 In the first embodiment, the pad 32 and the pad 38 and the pad 34 and the pad 36 are not electrically connected to each other. However, in order to complete the semiconductor switch element, the pad 32 and the pad 38 are bonded to each other by bonding wires or wirings. The first connection means may be electrically connected, and the pad 34 and the pad 36 may be electrically connected using a second connection means such as a bonding wire or wiring. Further, for example, the pads 52 and 58 may be electrically connected and the pads 54 and 56 may be electrically connected.

図３は、実施例２に係るスイッチの半導体チップを搭載部に搭載した平面図である。図３のように、パッド５２から５８とパッド８２から８８との間に抵抗７２から７８が接続されている。その他の構成は実施例１と同じであり説明を省略する。 FIG. 3 is a plan view of the switch semiconductor chip according to the second embodiment mounted on a mounting portion. As shown in FIG. 3, resistors 72 to 78 are connected between the pads 52 to 58 and the pads 82 to 88. Other configurations are the same as those of the first embodiment, and the description thereof is omitted.

１ＧＨｚ程度の高い周波数においては、ＦＥＴ１２から１８のゲートとソースとの間の容量Ｃｇｓおよびゲートとドレインとの間の容量Ｃｇｄによるインピーダンスは、抵抗２２から２８（例えば抵抗値は２０ｋΩ）に比べ十分小さい。よって、ＦＥＴ１２から１８のゲートに制御信号を印加でき、安定に動作する。一方、数十ＭＨｚ程度の低い周波数は、容量ＣｇｓおよびＣｇｄのインピーダンスが抵抗２２から２８程度となってしまう。例えば直列ＦＥＴ１２および１４においては、ソースとゲートとの間に低い周波数の信号が流れる。この場合、抵抗２２および２４が十分機能せず、直列ＦＥＴ１２および１４の動作が不安定になる。 At a high frequency of about 1 GHz, the impedance due to the capacitance Cgs between the gate and the source of the FETs 12 to 18 and the capacitance Cgd between the gate and the drain is sufficiently smaller than the resistances 22 to 28 (for example, the resistance value is 20 kΩ). . Therefore, a control signal can be applied to the gates of the FETs 12 to 18, and the operation is stable. On the other hand, at a low frequency of about several tens of MHz, the impedances of the capacitors Cgs and Cgd are about 22 to 28 from the resistors. For example, in series FETs 12 and 14, a low frequency signal flows between the source and the gate. In this case, the resistors 22 and 24 do not function sufficiently, and the operations of the series FETs 12 and 14 become unstable.

実施例２によれば、搭載部５０は、複数のパッド５２から５８にそれぞれ直列に電気的に接続された複数の抵抗７２から７８を備える。このように、各ＦＥＴ１２から１８のゲートにそれぞれ直列に抵抗７２から７８（例えば抵抗値は１００ｋΩ）を接続する。抵抗７２から７８の抵抗値を抵抗２２から２８より大きくすることにより、低い周波数においてもスイッチを安定に動作させることができる。すなわち、スイッチング可能な下限周波数をより低くすることができる。抵抗７２から７８に相当する抵抗を半導体チップ１０に形成すると、チップサイズが大きくなってしまう。そこで、抵抗７２から７８を半導体チップ１０の外に設けることにより、下限周波数が低くなくてもよい用途には、実施例１のように抵抗７２から７８を設けずに用い、下限周波数が低い用途には、実施例２のように、抵抗７２から７８を設けることができる。これにより、用途によらず同じ半導体チップ１０を用いることができる。 According to the second embodiment, the mounting unit 50 includes a plurality of resistors 72 to 78 electrically connected in series to the plurality of pads 52 to 58, respectively. Thus, the resistors 72 to 78 (for example, the resistance value is 100 kΩ) are connected in series to the gates of the FETs 12 to 18 respectively. By making the resistance values of the resistors 72 to 78 larger than the resistors 22 to 28, the switch can be stably operated even at a low frequency. That is, the switchable lower limit frequency can be further lowered. If resistors corresponding to the resistors 72 to 78 are formed on the semiconductor chip 10, the chip size is increased. Therefore, by providing the resistors 72 to 78 outside the semiconductor chip 10, it is possible to use the resistors 72 to 78 without providing the resistors 72 to 78 as in the first embodiment. As in the second embodiment, the resistors 72 to 78 can be provided. Thereby, the same semiconductor chip 10 can be used regardless of the application.

直列ＦＥＴ１２および１４とシャントＦＥＴ１６および１８とでは、抵抗７２から７８の最適な抵抗値が異なる。実施例２では、各ＦＥＴ１６および１８に独立に抵抗７２から７８を接続できる。よって、スイッチの最適化がより容易となる。実施例２においては、パッド５２から５８とパッド８２から８８との間に抵抗７２から７８を接続する例を説明したが、抵抗７２から７８に代えインダクタを接続することもできる。また、抵抗とインダクタとの両方を接続することもできる。さらに、その他の回路素子を接続することもできる。 The optimum resistance values of the resistors 72 to 78 are different between the series FETs 12 and 14 and the shunt FETs 16 and 18. In the second embodiment, resistors 72 to 78 can be connected to the FETs 16 and 18 independently. Therefore, optimization of the switch becomes easier. In the second embodiment, the example in which the resistors 72 to 78 are connected between the pads 52 to 58 and the pads 82 to 88 has been described, but an inductor can be connected instead of the resistors 72 to 78. It is also possible to connect both a resistor and an inductor. Furthermore, other circuit elements can be connected.

実施例２ではパッド８２とパッド８８、パッド８４とパッド８６とは互いに電気的に接続されていないが、半導体スイッチ素子として完成させるためには、これらを互いに接続すればよい。 In the second embodiment, the pad 82 and the pad 88, and the pad 84 and the pad 86 are not electrically connected to each other. However, in order to complete the semiconductor switch element, they may be connected to each other.

図４は、実施例３に係るスイッチの回路図である。図４に示すように、実施例３に係るスイッチは、搭載部５０に２つの半導体チップ１０ａおよび１０ｂを搭載している。２つの半導体チップ１０および１０ｂのパッド４０が共通に共通端子９０に電気的に接続されている。２つの半導体チップ１０ａおよび１０ｂそれぞれにおいて、パッド４２と４４とが共通に入出力端子９２および９４に電気的に接続されている。端子９０、９２および９４は、搭載部５０に形成されたパッドである。これにより、実施例３に係るスイッチをＳＰＤＴとして機能させることができる。例えば、一方の半導体チップ１０ａのパッド３２から３８に表１の動作３の制御信号を印加する。他方の半導体チップ１０ｂのパッド３２から３８に表１の動作４の信号を印加する。これにより、端子９０と９２との間が遮断状態となり、端子９０と９４との間が導通状態となる。半導体チップ１０ａに動作４の制御信号を印加し、半導体チップ１０ｂに動作３の制御信号を印加する。これにより、端子９０と９２との間が導通状態となり、端子９０と９４との間が遮断状態となる。導通状態の半導体チップ１０ａまた１０ｂにおいては、ＦＥＴ１２および１４との導通状態となるため、１つのＦＥＴ１２または１４が信号を通過させるのに比べ、２倍の電力の信号を通過させることができる。 FIG. 4 is a circuit diagram of a switch according to the third embodiment. As shown in FIG. 4, in the switch according to the third embodiment, two semiconductor chips 10 a and 10 b are mounted on the mounting portion 50. The pads 40 of the two semiconductor chips 10 and 10b are electrically connected to the common terminal 90 in common. In each of the two semiconductor chips 10a and 10b, the pads 42 and 44 are electrically connected to the input / output terminals 92 and 94 in common. Terminals 90, 92 and 94 are pads formed on the mounting portion 50. As a result, the switch according to the third embodiment can function as an SPDT. For example, the control signal of the operation 3 in Table 1 is applied to the pads 32 to 38 of one semiconductor chip 10a. The signal of the operation 4 in Table 1 is applied to the pads 32 to 38 of the other semiconductor chip 10b. As a result, the terminals 90 and 92 are disconnected and the terminals 90 and 94 are conductive. The control signal for operation 4 is applied to the semiconductor chip 10a, and the control signal for operation 3 is applied to the semiconductor chip 10b. As a result, the terminals 90 and 92 are electrically connected, and the terminals 90 and 94 are disconnected. Since the semiconductor chip 10a or 10b in the conductive state is in a conductive state with the FETs 12 and 14, a signal having twice the power can be passed as compared with the case where one FET 12 or 14 passes the signal.

実施例３は、搭載部５０に２つの半導体チップ１０ａおよび１０ｂを搭載する例を説明したが、半導体チップを３つ以上搭載してもよい。このように、搭載部５０が、複数の半導体チップ１０を搭載する。搭載部５０は共通端子９０と複数の入出力端子９２および９４を備えている。共通端子９０は、複数の半導体チップ１０の共通ノード４１が共通に電気的に接続されている。複数の入出力端子９２および９４は、それぞれ複数の半導体チップ１０ａおよび１０ｂの入出力ノード４３と４５とに共通に電気的に接続されている。これにより、半導体チップ１０を用い２倍の電力の信号をスイッチングできるＳＰＮＴ（Single Pole N Throw）スイッチを実現できる。 In the third embodiment, the example in which the two semiconductor chips 10a and 10b are mounted on the mounting portion 50 has been described. However, three or more semiconductor chips may be mounted. As described above, the mounting unit 50 mounts the plurality of semiconductor chips 10. The mounting unit 50 includes a common terminal 90 and a plurality of input / output terminals 92 and 94. The common terminal 90 is electrically connected to the common nodes 41 of the plurality of semiconductor chips 10 in common. The plurality of input / output terminals 92 and 94 are electrically connected in common to the input / output nodes 43 and 45 of the plurality of semiconductor chips 10a and 10b, respectively. As a result, an SPNT (Single Pole N Throw) switch capable of switching a signal with double power using the semiconductor chip 10 can be realized.

図５は、実施例４に係るスイッチの半導体チップを搭載部に搭載した平面図である。半導体チップ１０の回路図および平面図は、実施例２の図２（ａ）および図２（ｂ）と同じであり、説明を省略する。図５に示すように、搭載部５０には、パッド５２および５８の代わりにパッド５１が、パッド５４および５６の代わりにパッド５５設けられている。半導体チップ１０のパッド３２および３８は、それぞれボンディングワイヤ７０を用いパッド５１に電気的に接続されている。ボンディングワイヤ７０およびパッド５１はパッド３２と３８とを電気的に接続する第１接続手段である。半導体チップ１０のパッド３４および３６は、それぞれボンディングワイヤ７０を用いパッド５５に電気的に接続されている。ボンディングワイヤ７０およびパッド５５はパッド３４と３６とを電気的に接続する第２接続手段である。その他の構成は、実施例１の図２（ｃ）と同じであり説明を省略する。 FIG. 5 is a plan view of the switch semiconductor chip according to the fourth embodiment mounted on a mounting portion. A circuit diagram and a plan view of the semiconductor chip 10 are the same as those of FIG. 2A and FIG. As shown in FIG. 5, the mounting unit 50 is provided with a pad 51 instead of the pads 52 and 58 and a pad 55 instead of the pads 54 and 56. The pads 32 and 38 of the semiconductor chip 10 are electrically connected to the pads 51 using bonding wires 70, respectively. The bonding wire 70 and the pad 51 are first connection means for electrically connecting the pads 32 and 38. The pads 34 and 36 of the semiconductor chip 10 are electrically connected to the pads 55 using bonding wires 70, respectively. The bonding wire 70 and the pad 55 are second connection means for electrically connecting the pads 34 and 36. Other configurations are the same as those of the first embodiment shown in FIG.

実施例４によれば、パッド３２と３８とが共通にパッド５１（第２パッド）に電気的に接続され、パッド３４と３６とが共通にパッド５５（第２パッド）に電気的に接続されている。これにより、半導体チップ１０の各ＦＥＴ１２から１８をチップ状態またはウエハ状態で試験することができる。また、搭載部５０のパッドを比較例と同じ配置とすることができる。 According to the fourth embodiment, the pads 32 and 38 are electrically connected to the pad 51 (second pad) in common, and the pads 34 and 36 are electrically connected to the pad 55 (second pad) in common. ing. Thereby, each FET12-18 of the semiconductor chip 10 can be tested in a chip state or a wafer state. Further, the pads of the mounting portion 50 can be arranged in the same manner as in the comparative example.

パッド３２と３８とは半導体チップ１０上において隣接して配置されている。パッド３４と３６とは半導体チップ１０上において隣接して配置されている。例えば、パッド３２と３８との間には他のパッドが設けられておらず、パッド３２ト３８との間には他のパッドが設けられていない。これにより、ボンディングワイヤ７０を短くできる。 The pads 32 and 38 are disposed adjacent to each other on the semiconductor chip 10. The pads 34 and 36 are disposed adjacent to each other on the semiconductor chip 10. For example, no other pad is provided between the pads 32 and 38, and no other pad is provided between the pads 32 and 38. Thereby, the bonding wire 70 can be shortened.

実施例１から４において、ＦＥＴ１２から１８は、ＧａＡｓ系半導体層として、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓおよびＡｌＩｎＧａＡｓの少なくとも１つの層を含んでもよい。また、ＦＥＴ１２から１８は、窒化物半導体層としては、例えばＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＮおよびＡｌＩｎＧａＮの少なくとも１つの層を含んでもよい。実施例１から４において、シャントＦＥＴ１６および１８のソースおよびドレインの他方は、グランドに直接接続されているが、基準電位に接続されていてもよい。また、他の回路要素を介しグランド等の基準電位に電気的に接続されていてもよい。 In the first to fourth embodiments, the FETs 12 to 18 may include at least one layer of, for example, GaAs, AlGaAs, InGaAs, and AlInGaAs as a GaAs-based semiconductor layer. Further, the FETs 12 to 18 may include at least one layer of, for example, GaN, AlN, InN, AlGaN, InGaN, AlInN, and AlInGaN as the nitride semiconductor layer. In the first to fourth embodiments, the other of the sources and drains of the shunt FETs 16 and 18 is directly connected to the ground, but may be connected to a reference potential. Further, it may be electrically connected to a reference potential such as a ground via another circuit element.

また、実施例１から４において、ＦＥＴ１２から１８は、それぞれ複数のＦＥＴが直列に電気的に接続されていてもよい。例えば、ＦＥＴ１２は、共通ノード４１と入出力ノード４３との間に、複数のＦＥＴにうち隣接するＦＥＴのソースとドレインとが電気的に接続され、複数のＦＥＴのゲートは抵抗２２を介しパッド３２に共通に電気的に接続されていてもよい。ＦＥＴ１４から１８についても同様である。 In the first to fourth embodiments, the FETs 12 to 18 may each have a plurality of FETs electrically connected in series. For example, in the FET 12, between the common node 41 and the input / output node 43, the sources and drains of the adjacent FETs among the plurality of FETs are electrically connected, and the gates of the plurality of FETs are pad 32 via the resistor 22. May be electrically connected in common. The same applies to the FETs 14 to 18.

さらに、実施例１から４において、搭載部５０は、例えばパッケージまたは配線基板とすることができる。搭載部５０は、例えばセラミックまたは樹脂から形成される絶縁層と、絶縁層上に形成されたパッド５２から６４と、を含む。半導体チップ１０は、搭載部５０の上面に、バンプを用いフリップチップ実装されていてもよい。 Furthermore, in the first to fourth embodiments, the mounting unit 50 can be a package or a wiring board, for example. The mounting unit 50 includes an insulating layer formed of, for example, ceramic or resin, and pads 52 to 64 formed on the insulating layer. The semiconductor chip 10 may be flip-chip mounted on the upper surface of the mounting unit 50 using bumps.

実施例５は試験方法に関する例である。図６（ａ）は、実施例５に係る試験方法を示すフローチャートである。図６（ａ）に示すように、ウエハ状態、チップ状態（例えば図２（ｂ）の状態）または搭載部５０に半導体チップ１０が搭載された状態（例えば図２（ｃ）または図３の状態）の半導体チップ１０を準備する（ステップＳ１０）。この状態においては、パッド３２とパッド３８とは電気的に接続されていない。また、パッド３４とパッド３６とは電気的に接続されていない。 Example 5 is an example relating to a test method. FIG. 6A is a flowchart illustrating the test method according to the fifth embodiment. 6A, the wafer state, the chip state (for example, the state of FIG. 2B), or the state in which the semiconductor chip 10 is mounted on the mounting portion 50 (for example, the state of FIG. 2C or FIG. 3). ) Semiconductor chip 10 is prepared (step S10). In this state, the pad 32 and the pad 38 are not electrically connected. Further, the pad 34 and the pad 36 are not electrically connected.

次に、半導体チップ１０を試験する（ステップＳ１２）。例えばバッド３２から３８のうち１つを選択して、ＦＥＴ１６および１８のいずれかのゲートに入力（例えば電圧等の信号）を与えて、対応するＦＥＴ１６および１８の試験を実施する。ＦＥＴ１６から１８の全てについて試験してもよいし、一部の試験を行なってもよい。なお、ステップＳ１２は、例えばスイッチ素子の出荷前の試験等に適用できる。 Next, the semiconductor chip 10 is tested (step S12). For example, one of the buds 32 to 38 is selected and an input (eg, a signal such as a voltage) is applied to the gate of either FET 16 and 18 to test the corresponding FET 16 and 18. All of the FETs 16 to 18 may be tested, or a part of the tests may be performed. Note that step S12 can be applied to, for example, a test before shipping the switch element.

試験を実施した後、第１直列ＦＥＴ１２と第２シャントＦＥＴ１８とに接続されたパッド３２と３８同士を互いに電気的に接続する。さらに、第２直列ＦＥＴ１４と第１シャントＦＥＴ１６とに接続されたパッド３４と３６同士を互いに電気的に接続する。パッドの電気的な接続方法としては、例えばボンデキングワイヤを用いる方法がある。 After performing the test, the pads 32 and 38 connected to the first series FET 12 and the second shunt FET 18 are electrically connected to each other. Further, the pads 34 and 36 connected to the second series FET 14 and the first shunt FET 16 are electrically connected to each other. As an electrical connection method of the pad, for example, there is a method using a bonding king wire.

実施例５によれば、各ＦＥＴ１２から１８を独立に試験することができる。 According to Example 5, each FET 12 to 18 can be tested independently.

実施例６はスイッチ素子が完成した後の特性解析に用いる試験方法に関する例である。図６（ｂ）は、実施例６に係る試験方法を示すフローチャートである。まず、半導体スイッチ素子を準備する（ステップＳ２０）。例えば実施例４の半導体スイッチ素子を準備する。 Example 6 is an example relating to a test method used for characteristic analysis after the switch element is completed. FIG. 6B is a flowchart illustrating a test method according to the sixth embodiment. First, a semiconductor switch element is prepared (step S20). For example, the semiconductor switch element of Example 4 is prepared.

次に、パッド３２と３８とを接続する第１接続手段と、パッド３４と３６とを接続する第２接続手段と、の少なくとも一方を切断する（ステップＳ２２）。切断は、例えば図５のボンディングワイヤ７０を切断する。第１接続手段および第２接続手段がボンディングワイヤを含む場合、ボンディングワイヤ７０を切断することにより、第１接続手段および第２接続手段を容易に切断することができる。または、搭載部５０に設けられたパッドを切断してもよい。切断は、パッド３２とパッド３８との間と、あるいはパッド３４とパッド３６の間と、のいずれか一方だけでもよいし、両方切断してもよい。片方だけ切断する場合には、切断によってゲートが電気的に分離されたＦＥＴだけが、ステップＳ２４において独立に試験できる。 Next, at least one of the first connecting means for connecting the pads 32 and 38 and the second connecting means for connecting the pads 34 and 36 is cut (step S22). For example, the bonding wire 70 shown in FIG. 5 is cut. When the first connecting means and the second connecting means include a bonding wire, the first connecting means and the second connecting means can be easily cut by cutting the bonding wire 70. Or you may cut | disconnect the pad provided in the mounting part 50. FIG. The cutting may be performed either between the pad 32 and the pad 38, or between the pad 34 and the pad 36, or both. If only one is cut, only FETs whose gates are electrically isolated by cutting can be independently tested in step S24.

次に、半導体チップを電気的に試験する（ステップＳ２４）。例えばバッド３２から３８のうち１つを選択して、ＦＥＴ１６および１８のいずれかのゲートに入力を与えて、対応するＦＥＴ１６および１８の試験を実施する。ＦＥＴ１６から１８の全てについて試験してもよいし、一部の試験を行なってもよい。 Next, the semiconductor chip is electrically tested (step S24). For example, one of the buds 32 to 38 is selected and an input is applied to the gate of either FET 16 or 18 to test the corresponding FET 16 or 18. All of the FETs 16 to 18 may be tested, or a part of the tests may be performed.

実施例６によれば、各ＦＥＴ１２から１８のゲートに個別にパッド３２から３８が設けられているため、各ＦＥＴ１２から１８を個別に試験をすることができる。これにより、例えば、スイッチ素子に障害が発生した場合、ＦＥＴ毎に特性を解析することができる。 According to the sixth embodiment, since the pads 32 to 38 are individually provided on the gates of the FETs 12 to 18, the FETs 12 to 18 can be individually tested. Thereby, for example, when a failure occurs in the switch element, the characteristics can be analyzed for each FET.

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

１０半導体チップ
１２〜１８ＦＥＴ
２２〜２８抵抗
３２〜３８第１パッド
５０搭載部
５１〜６４第２パッド 10 Semiconductor chip 12-18 FET
22-28 Resistance 32-38 1st pad 50 Mounting part 51-64 2nd pad

Claims

A first series FET and a second series FET connected in series;
A common node connected between the first series FET and the second series FET;
A first input / output node connected to one of a source and a drain opposite to the common node of the first series FET;
A second input / output node connected to one of a source and a drain opposite to the common node of the second series FET;
A first shunt FET connected to the first input / output node;
A second shunt FET connected to the second input / output node;
A plurality of the first series FETs, the second series FETs, the first shunt FETs, and the second shunt FETs that are electrically connected to each other and electrically separated from each other. A first pad of
Preparing a semiconductor chip comprising:
Selecting one of the plurality of first pads and applying an input to the gate to test the corresponding FET ;
After the step of performing the test, the first pads connected to the first series FET and the second shunt FET and the second pads connected to the second series FET and the first shunt FET. Electrically connecting one pad to each other;
A test method for a semiconductor switch element, comprising:

A first series FET and a second series FET connected in series;
A common node connected between the first series FET and the second series FET;
A first input / output node connected to one of a source and a drain opposite to the common node of the first series FET;
A second input / output node connected to one of a source and a drain opposite to the common node of the second series FET;
A first shunt FET connected to the first input / output node;
A second shunt FET connected to the second input / output node;
A plurality of the first series FETs, the second series FETs, the first shunt FETs, and the second shunt FETs that are electrically connected to each other and electrically separated from each other. A first chip, and a semiconductor chip comprising:
First connection means for electrically connecting the first pad connected to the first series FET and the first pad connected to the second shunt FET;
Second connection means for electrically connecting the first pad connected to the second series FET and the first pad connected to the first shunt FET;
Preparing a semiconductor switch element comprising:
Cutting at least one of the first connecting means and the second connecting means;
Of the plurality of first pads, the first pad connected to the first connecting means cut by the cutting step and the first pad connected to the second connecting means cut by the cutting step. Selecting at least one of the pads and providing an input to the gate to test the corresponding FET ;
A test method for a semiconductor switch element, comprising: