JP5927666B2 - Test method of semiconductor switch element - Google Patents
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Description
本発明は、半導体スイッチ素子の試験方法に関し、例えばシャントFETを備えた半導体スイッチ素子の試験方法に関する。 The present invention relates to a method of testing a semiconductor switching element, for example, it relates to a method of testing a semiconductor switching device having a shunt FET.
マイクロ波、準ミリ波およびミリ波等の高周波信号をスイッチングするスイッチとして、SPDT(Single Pole Double Throw)スイッチが知られている(例えば特許文献1)。SPDTスイッチは、1つの共通ノードを2つの入出力端子のいずれかと接続するスイッチである。SPDTスイッチには、同一の半導体チップに形成された複数のFET(Field Effect Transistor)が用いられる。SPDTスイッチは、第1および第2直列FETと、第1および第2シャントFETと、を有している。第1および第2直列FETは、ソースおよびドレインの一方が共通ノードに電気的に接続され、ソースおよびドレインの他方がそれぞれ第1および第2入出力ノードに電気的に接続されている。第1および第2シャントFETは、ソースおよびドレインの一方がそれぞれ第1および第2入出力ノードに電気的に接続されている。 An SPDT (Single Pole Double Throw) switch is known as a switch that switches high-frequency signals such as microwaves, quasi-millimeter waves, and millimeter waves (for example, Patent Document 1). The SPDT switch is a switch that connects one common node to one of two input / output terminals. In the SPDT switch, a plurality of FETs (Field Effect Transistors) formed on the same semiconductor chip are used. The SPDT switch has first and second series FETs and first and second shunt FETs. In the first and second series FETs, one of the source and the drain is electrically connected to the common node, and the other of the source and the drain is electrically connected to the first and second input / output nodes, respectively. In the first and second shunt FETs, one of the source and the drain is electrically connected to the first and second input / output nodes, respectively.
SPDTスイッチは、半導体チップ上において、第1直列FETと第2シャントFETとのゲートが電気的に接続されている。さらに、第2直列FETと第1シャントFETとのゲートが電気的に接続されている。よって、第1および第2直列FET並びに第1および第2シャントFETを独立に試験することができない。 In the SPDT switch, the gates of the first series FET and the second shunt FET are electrically connected on the semiconductor chip. Furthermore, the gates of the second series FET and the first shunt FET are electrically connected. Thus, the first and second series FETs and the first and second shunt FETs cannot be tested independently.
一般的に、半導体スイッチ素子は、スイッチ素子としての通過特性や遮断特性などが評価される。スイッチ素子としては、第1直列FETと第2シャントFETのゲートが電気的に接続されており、また第2直列FETと第1シャントFETとのゲートが電気的に接続されていることで回路が完成する。このため、これらゲートは、半導体チップの製造プロセスにおいて形成される配線工程によって、互いに接続されている。 In general, a semiconductor switch element is evaluated for a pass characteristic, a cut-off characteristic, and the like as a switch element. As the switching element, the gate of the first series FET and the second shunt FET is electrically connected, and the gate of the second series FET and the first shunt FET is electrically connected. Complete. For this reason, these gates are connected to each other by a wiring process formed in the manufacturing process of the semiconductor chip.
しかし、各FET個々の諸特性を試験する場合、上記のように半導体チップのレベルで各ゲートが接続されていると、正確な試験を実施することができない。 However, when testing various characteristics of each FET, if each gate is connected at the level of the semiconductor chip as described above, an accurate test cannot be performed.
本発明は、上記課題に鑑みなされたものであり、各FETを独立に試験可能とすることを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to enable each FET to be independently tested.
本発明は、直列に接続された第1直列FETおよび第2直列FETと、前記第1直列FETおよび前記第2直列FETの間に接続された共通ノードと、前記第1直列FETの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第1入出力ノードと、前記第2直列FETの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第2入出力ノードと、前記第1入出力ノードに接続された第1シャントFETと、前記第2入出力ノードに接続された第2シャントFETと、前記第1直列FET、前記第2直列FET、前記第1シャントFETおよび前記第2シャントFETのゲートにそれぞれ対応して電気的に接続して設けられるとともに、それぞれ互いに電気的に分離してなる複数の第1パッドと、を備える半導体チップを準備する工程と、前記複数の第1パッドのうち、1つを選択して前記ゲートに入力を与えて、対応する前記FETの試験を実施する工程と、前記試験を実施する工程の後、前記第1直列FETと前記第2シャントFETとに接続された前記第1パッド同士、および前記第2直列FETと前記第1シャントFETとに接続された前記第1パッド同士を互いに電気的に接続する工程と、を有することを特徴とする半導体スイッチ素子の試験方法である。 The present invention includes a first series FET and a second series FET connected in series, a common node connected between the first series FET and the second series FET, and the common node of the first series FET. A first input / output node connected to one of the source and drain opposite to the first and a second input connected to one of the source and drain opposite to the common node of the second series FET. An input / output node; a first shunt FET connected to the first input / output node; a second shunt FET connected to the second input / output node; the first series FET; the second series FET; Corresponding to the gates of the first shunt FET and the second shunt FET, the first shunt FET and the first shunt FET are electrically connected to each other, and are electrically separated from each other. Providing a semiconductor chip comprising: a step of selecting one of the plurality of first pads and applying an input to the gate to perform a test of the corresponding FET; and The first pads connected to the first series FET and the second shunt FET and the first pads connected to the second series FET and the first shunt FET And a step of electrically connecting each other to each other.
本発明は、直列に接続された第1直列FETおよび第2直列FETと、前記第1直列FETおよび前記第2直列FETの間に接続された共通ノードと、前記第1直列FETの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第1入出力ノードと、前記第2直列FETの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第2入出力ノードと、前記第1入出力ノードに接続された第1シャントFETと、前記第2入出力ノードに接続された第2シャントFETと、前記第1直列FET、前記第2直列FET、前記第1シャントFETおよび前記第2シャントFETのゲートにそれぞれ対応して電気的に接続して設けられるとともに、それぞれ互いに電気的に分離してなる複数の第1パッドと、を備える半導体チップと、前記第1直列FETに接続される前記第1パッドと前記第2シャントFETに接続される前記第1パッドとを電気的に接続する第1接続手段と、前記第2直列FETに接続される前記第1パッドと前記第1シャントFETに接続される前記第1パッドとを電気的に接続する第2接続手段と、を備える半導体スイッチ素子を準備する工程と、前記第1接続手段および前記第2接続手段の少なくとも一方を切断する工程と、前記複数の第1パッドのうち、1つを選択して前記ゲートに入力を与えて、対応する前記FETの試験を実施する工程と、を有することを特徴とする半導体スイッチ素子の試験方法である。 The present invention includes a first series FET and a second series FET connected in series, a common node connected between the first series FET and the second series FET, and the common node of the first series FET. A first input / output node connected to one of the source and drain opposite to the first and a second input connected to one of the source and drain opposite to the common node of the second series FET. An input / output node; a first shunt FET connected to the first input / output node; a second shunt FET connected to the second input / output node; the first series FET; the second series FET; Corresponding to the gates of the first shunt FET and the second shunt FET, the first shunt FET and the first shunt FET are electrically connected to each other, and are electrically separated from each other. A first connecting means for electrically connecting the first pad connected to the first series FET and the first pad connected to the second shunt FET; Preparing a semiconductor switch element comprising: a second connection means for electrically connecting the first pad connected to a second series FET and the first pad connected to the first shunt FET; Cutting at least one of the first connection means and the second connection means; selecting one of the plurality of first pads and applying an input to the gate; and testing the corresponding FET A test method for a semiconductor switch element, comprising:
本発明は、半導体チップ上に、互いに直列に接続された第1直列FETおよび第2直列FETと、前記第1直列FETおよび前記第2直列FETの間に接続された共通ノードと、前記第1直列FETの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第1入出力ノードと、前記第2直列FETの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第2入出力ノードと、前記第1入出力ノードに接続された第1シャントFETと、前記第2入出力ノードに接続された第2シャントFETと、前記第1直列FET、前記第2直列FET、前記第1シャントFETおよび前記第2シャントFETのゲートにそれぞれ対応して電気的に接続して設けられるとともに、前記半導体チップ上においては、それぞれ互いに電気的に分離してなる複数の第1パッドとが設けられ、前記第1直列FETに接続される前記第1パッドと前記第2シャントFETに接続される前記第1パッドとは、互いに隣接して配置され、前記第2直列FETに接続される前記第1パッドと前記第1シャントFETに接続される前記第1パッドとは、互いに隣接して配置され、前記第1直列FETに接続される前記第1パッドと前記第2シャントFETに接続される前記第1パッドとを電気的に接続する第1接続手段と、前記第2直列FETに接続される前記第1パッドと前記第1シャントFETに接続される前記第1パッドとを電気的に接続する第2接続手段と、を備えることを特徴とする半導体スイッチ素子である。 The present invention includes a first serial FET and a second serial FET connected in series to each other on a semiconductor chip, a common node connected between the first serial FET and the second serial FET, and the first A first input / output node connected to one of the source and drain opposite to the common node of the series FET, and one of the source and drain opposite to the common node of the second series FET A second input / output node connected to the first input / output node; a second shunt FET connected to the second input / output node; the first series FET; The second series FET, the first shunt FET, and the second shunt FET are provided in electrical connection corresponding to the gates of the second shunt FET and the second shunt FET. A plurality of first pads that are electrically separated from each other, and the first pad connected to the first series FET and the first pad connected to the second shunt FET; Are disposed adjacent to each other, and the first pad connected to the second series FET and the first pad connected to the first shunt FET are disposed adjacent to each other, and the first series First connection means for electrically connecting the first pad connected to the FET and the first pad connected to the second shunt FET; and the first pad connected to the second series FET; A semiconductor switch element comprising: a second connection means for electrically connecting the first pad connected to the first shunt FET.
本発明によれば、各FETを独立に試験可能とすることができる。 According to the present invention, each FET can be independently tested.
まず、比較例に係るスイッチについて説明する。図1(a)は、比較例に係るスイッチの半導体チップ内の回路図、図1(b)は、半導体チップの平面図、図1(c)は、半導体チップを搭載部に搭載した平面図である。図1(a)に示すように、直列FET12(第1直列FET)のソースおよびドレインのいずれか一方が共通ノード41に、ソースおよびドレインの他方が入出力ノード43(第1入出力ノード)にそれぞれ電気的に接続されている。直列FET14(第2直列FET)のソースおよびドレインのいずれか一方が共通ノード41に、ソースおよびドレインの他方が入出力ノード45(第2入出力ノード)に電気的に接続されている。このように、直列FET12と14とは直接に電気的に接続され、直列FET12と14との間に共通ノード41が電気的に接続されている。入出力ノード43は、直列FET12の共通ノード41とは反対側のソースおよびドレインのいずれか一方に電気的に接続されている。入出力ノード45は、直列FET14の共通ノード41とは反対側のソースおよびドレインのいずれか一方に電気的に接続されている。
First, a switch according to a comparative example will be described. 1A is a circuit diagram in a semiconductor chip of a switch according to a comparative example, FIG. 1B is a plan view of the semiconductor chip, and FIG. 1C is a plan view in which the semiconductor chip is mounted on a mounting portion. It is. As shown in FIG. 1A, one of the source and drain of the series FET 12 (first series FET) is the
シャントFET16(第1シャントFET)のソースおよびドレインのいずれか一方が入出力ノード43に、ソースおよびドレインの他方がグランドに電気的に接続されている。シャントFET18(第2シャントFET)のソースおよびドレインのいずれか一方が入出力ノード45に、ソースおよびドレインの他方がグランドに電気的に接続されている。
One of the source and drain of the shunt FET 16 (first shunt FET) is electrically connected to the input /
直列FET12およびシャントFET18のゲートが共通にそれぞれ抵抗22および28を介しパッド31に電気的に接続されている。直列FET14およびシャントFET16のゲートが共通にそれぞれ抵抗24および26を介しパッド35に電気的に接続されている。共通ノード41にはパッド40が電気的に接続されている。入出力ノード43および入出力ノード45にはそれぞれパッド42および44が電気的に接続されている。
The gates of the series FET 12 and the shunt FET 18 are electrically connected to the
例えば、パッド31にハイレベルの制御信号を入力することにより、FET12および18がオン状態となる。パッド35にローレベルの制御信号を入力することにより、FET14および16がオフ状態となる。この状態において、パッド40に入力した高周波信号はパッド42から出力される。または、パッド42に入力した高周波信号はパッド40から出力される。パッド31および35にそれぞれローレベルおよびハイレベルを入力することにより、FET12および18がオフ状態となり、FET14および16がオン状態となる。この状態において、パッド40に入力した高周波信号はパッド44から出力される。または、パッド44に入力した高周波信号はパッド42から出力される。このように、比較例においては、パッド31および35に入力される制御信号に基づき、パッド40と42との間と、パッド40と44との間のいずれか一方を導通状態とし、他方を遮断状態とすることができる。
For example, when a high level control signal is input to the
図1(b)に示すように、半導体チップ10の上面には、Au等の金属を含むパッド31、35、40、42および44が形成されている。各FET等の図示は省略している。図1(c)に示すように、半導体チップ10がパッケージ等の搭載部50上に搭載されている。搭載部50上面には、Au等の金属を含むパッド51、55、60、62および64が形成されている。パッド31、35、40、42および44とパッド51、55、60、62および64とは、Au等の金属を含むボンディングワイヤ70により電気的に接続されている。
As shown in FIG. 1B,
比較例においては、半導体チップ10上で直列FET12とシャントFET18とのゲートが半導体チップ10上で共通に接続されている。また、半導体チップ10上で直列FET14とシャントFET16とのゲートが共通に接続されている。このため、個々のFET12から18を、チップ状態またはウエハ状態において試験することができない。例えば、チップ状態またはウエハ状態においてDC(直流)試験することができない。以下に、チップ状態またはウエハ状態において試験することが可能な実施例について説明する。
In the comparative example, the gates of the
図2(a)は、実施例1に係るスイッチの半導体チップ内の回路図、図2(b)は、半導体チップの平面図、図2(c)は、半導体チップを搭載部に搭載した平面図である。図2(a)に示すように、直列FET12、14、シャントFET16、18はそれぞれ抵抗22から28を介しパッド32から38(第1パッド)に電気的に接続されている。その他の構成は比較例の図1(a)と同じであり、説明を省略する。
2A is a circuit diagram in the semiconductor chip of the switch according to the first embodiment, FIG. 2B is a plan view of the semiconductor chip, and FIG. 2C is a plane in which the semiconductor chip is mounted on the mounting portion. FIG. As shown in FIG. 2A, the
図2(b)に示すように、半導体チップ10の上面にパッド32から38が電気的に分離され設けられている。図2(c)に示すように、搭載部50の上面にパッド52から58が設けられている。パッド32から38は、それぞれパッド52から58とボンディングワイヤ70を介し電気的に接続されている。その他の構成は、比較例の図1(b)および図1(c)と同じであり、説明を省略する。
As shown in FIG. 2B,
表1は、パッド52から58にハイレベルまたはローレベルの制御信号を印加した場合に、パッド60と62との間、およびパッド60と62との間が導通状態または遮断状態になるかを示した真偽表である。
表1に示すように、動作1として、パッド52および58にハイレベルの制御信号、パッド54および56にローレベルの制御信号を印加すると、パッド60と62との間は導通状態、パッド60と64との間は遮断状態となる。これは、比較例のパッド51にハイレベル、パッド55にローレベルを印加した場合と同様である。動作2として、パッド52および58にローレベル、パッド54および56にハイレベルを印加すると、パッド60と62との間は遮断状態、パッド60と64との間は導通状態となる。これは、比較例のパッド51にハイレベル、パッド55にローレベルを印加した場合と同様である。動作3として、パッド52および54にローレベル、パッド56および58にハイレベルを印加すると、パッド60と62との間は遮断状態、パッド60と64との間は遮断状態となる。この動作は、比較例においては実現できない。動作4として、パッド52および54にハイレベル、パッド56および58にローレベルを印加すると、パッド60と62との間は導通状態、パッド60と64との間は導通状態となる。この動作は、比較例においては実現できない。
As shown in Table 1, as operation 1, when a high level control signal is applied to the
実施例1によれば、パッド32から38は、直列FET12および14並びに、シャントFET16および18のゲートに対応して設けられ、それぞれゲートに電気的に接続されている。パッド32から38は、半導体チップ10上において互いに電気的に分離され設けられている。これにより、半導体チップ10をチップ状態またはウエハ状態において試験する際に、例えば、図2(b)の状態において、各FET12から18を独立に試験することができる。また、表1のように、比較例では実現できなかったパッド60と62との間、およびパッド60と64との間の両方を遮断状態または導通状態にすることができる。
According to the first embodiment, the
実施例1ではパッド32とパッド38、パッド34とパッド36とは互いに電気的に接続されていないが、半導体スイッチ素子として完成させるためには、パッド32とパッド38とをボンディングワイヤまたは配線等の第1接続手段を用い電気的に接続し、パッド34とパッド36とをボンディングワイヤまたは配線等の第2接続手段を用い電気的に接続すればよい。また、例えば、パッド52と58とを電気的に接続し、パッド54と56とを電気的に接続してもよい。
In the first embodiment, the
図3は、実施例2に係るスイッチの半導体チップを搭載部に搭載した平面図である。図3のように、パッド52から58とパッド82から88との間に抵抗72から78が接続されている。その他の構成は実施例1と同じであり説明を省略する。
FIG. 3 is a plan view of the switch semiconductor chip according to the second embodiment mounted on a mounting portion. As shown in FIG. 3,
1GHz程度の高い周波数においては、FET12から18のゲートとソースとの間の容量Cgsおよびゲートとドレインとの間の容量Cgdによるインピーダンスは、抵抗22から28(例えば抵抗値は20kΩ)に比べ十分小さい。よって、FET12から18のゲートに制御信号を印加でき、安定に動作する。一方、数十MHz程度の低い周波数は、容量CgsおよびCgdのインピーダンスが抵抗22から28程度となってしまう。例えば直列FET12および14においては、ソースとゲートとの間に低い周波数の信号が流れる。この場合、抵抗22および24が十分機能せず、直列FET12および14の動作が不安定になる。
At a high frequency of about 1 GHz, the impedance due to the capacitance Cgs between the gate and the source of the
実施例2によれば、搭載部50は、複数のパッド52から58にそれぞれ直列に電気的に接続された複数の抵抗72から78を備える。このように、各FET12から18のゲートにそれぞれ直列に抵抗72から78(例えば抵抗値は100kΩ)を接続する。抵抗72から78の抵抗値を抵抗22から28より大きくすることにより、低い周波数においてもスイッチを安定に動作させることができる。すなわち、スイッチング可能な下限周波数をより低くすることができる。抵抗72から78に相当する抵抗を半導体チップ10に形成すると、チップサイズが大きくなってしまう。そこで、抵抗72から78を半導体チップ10の外に設けることにより、下限周波数が低くなくてもよい用途には、実施例1のように抵抗72から78を設けずに用い、下限周波数が低い用途には、実施例2のように、抵抗72から78を設けることができる。これにより、用途によらず同じ半導体チップ10を用いることができる。
According to the second embodiment, the mounting
直列FET12および14とシャントFET16および18とでは、抵抗72から78の最適な抵抗値が異なる。実施例2では、各FET16および18に独立に抵抗72から78を接続できる。よって、スイッチの最適化がより容易となる。実施例2においては、パッド52から58とパッド82から88との間に抵抗72から78を接続する例を説明したが、抵抗72から78に代えインダクタを接続することもできる。また、抵抗とインダクタとの両方を接続することもできる。さらに、その他の回路素子を接続することもできる。
The optimum resistance values of the
実施例2ではパッド82とパッド88、パッド84とパッド86とは互いに電気的に接続されていないが、半導体スイッチ素子として完成させるためには、これらを互いに接続すればよい。
In the second embodiment, the
図4は、実施例3に係るスイッチの回路図である。図4に示すように、実施例3に係るスイッチは、搭載部50に2つの半導体チップ10aおよび10bを搭載している。2つの半導体チップ10および10bのパッド40が共通に共通端子90に電気的に接続されている。2つの半導体チップ10aおよび10bそれぞれにおいて、パッド42と44とが共通に入出力端子92および94に電気的に接続されている。端子90、92および94は、搭載部50に形成されたパッドである。これにより、実施例3に係るスイッチをSPDTとして機能させることができる。例えば、一方の半導体チップ10aのパッド32から38に表1の動作3の制御信号を印加する。他方の半導体チップ10bのパッド32から38に表1の動作4の信号を印加する。これにより、端子90と92との間が遮断状態となり、端子90と94との間が導通状態となる。半導体チップ10aに動作4の制御信号を印加し、半導体チップ10bに動作3の制御信号を印加する。これにより、端子90と92との間が導通状態となり、端子90と94との間が遮断状態となる。導通状態の半導体チップ10aまた10bにおいては、FET12および14との導通状態となるため、1つのFET12または14が信号を通過させるのに比べ、2倍の電力の信号を通過させることができる。
FIG. 4 is a circuit diagram of a switch according to the third embodiment. As shown in FIG. 4, in the switch according to the third embodiment, two
実施例3は、搭載部50に2つの半導体チップ10aおよび10bを搭載する例を説明したが、半導体チップを3つ以上搭載してもよい。このように、搭載部50が、複数の半導体チップ10を搭載する。搭載部50は共通端子90と複数の入出力端子92および94を備えている。共通端子90は、複数の半導体チップ10の共通ノード41が共通に電気的に接続されている。複数の入出力端子92および94は、それぞれ複数の半導体チップ10aおよび10bの入出力ノード43と45とに共通に電気的に接続されている。これにより、半導体チップ10を用い2倍の電力の信号をスイッチングできるSPNT(Single Pole N Throw)スイッチを実現できる。
In the third embodiment, the example in which the two
図5は、実施例4に係るスイッチの半導体チップを搭載部に搭載した平面図である。半導体チップ10の回路図および平面図は、実施例2の図2(a)および図2(b)と同じであり、説明を省略する。図5に示すように、搭載部50には、パッド52および58の代わりにパッド51が、パッド54および56の代わりにパッド55設けられている。半導体チップ10のパッド32および38は、それぞれボンディングワイヤ70を用いパッド51に電気的に接続されている。ボンディングワイヤ70およびパッド51はパッド32と38とを電気的に接続する第1接続手段である。半導体チップ10のパッド34および36は、それぞれボンディングワイヤ70を用いパッド55に電気的に接続されている。ボンディングワイヤ70およびパッド55はパッド34と36とを電気的に接続する第2接続手段である。その他の構成は、実施例1の図2(c)と同じであり説明を省略する。
FIG. 5 is a plan view of the switch semiconductor chip according to the fourth embodiment mounted on a mounting portion. A circuit diagram and a plan view of the
実施例4によれば、パッド32と38とが共通にパッド51(第2パッド)に電気的に接続され、パッド34と36とが共通にパッド55(第2パッド)に電気的に接続されている。これにより、半導体チップ10の各FET12から18をチップ状態またはウエハ状態で試験することができる。また、搭載部50のパッドを比較例と同じ配置とすることができる。
According to the fourth embodiment, the
パッド32と38とは半導体チップ10上において隣接して配置されている。パッド34と36とは半導体チップ10上において隣接して配置されている。例えば、パッド32と38との間には他のパッドが設けられておらず、パッド32ト38との間には他のパッドが設けられていない。これにより、ボンディングワイヤ70を短くできる。
The
実施例1から4において、FET12から18は、GaAs系半導体層として、例えばGaAs、AlGaAs、InGaAsおよびAlInGaAsの少なくとも1つの層を含んでもよい。また、FET12から18は、窒化物半導体層としては、例えばGaN、AlN、InN、AlGaN、InGaN、AlInNおよびAlInGaNの少なくとも1つの層を含んでもよい。実施例1から4において、シャントFET16および18のソースおよびドレインの他方は、グランドに直接接続されているが、基準電位に接続されていてもよい。また、他の回路要素を介しグランド等の基準電位に電気的に接続されていてもよい。
In the first to fourth embodiments, the
また、実施例1から4において、FET12から18は、それぞれ複数のFETが直列に電気的に接続されていてもよい。例えば、FET12は、共通ノード41と入出力ノード43との間に、複数のFETにうち隣接するFETのソースとドレインとが電気的に接続され、複数のFETのゲートは抵抗22を介しパッド32に共通に電気的に接続されていてもよい。FET14から18についても同様である。
In the first to fourth embodiments, the
さらに、実施例1から4において、搭載部50は、例えばパッケージまたは配線基板とすることができる。搭載部50は、例えばセラミックまたは樹脂から形成される絶縁層と、絶縁層上に形成されたパッド52から64と、を含む。半導体チップ10は、搭載部50の上面に、バンプを用いフリップチップ実装されていてもよい。
Furthermore, in the first to fourth embodiments, the mounting
実施例5は試験方法に関する例である。図6(a)は、実施例5に係る試験方法を示すフローチャートである。図6(a)に示すように、ウエハ状態、チップ状態(例えば図2(b)の状態)または搭載部50に半導体チップ10が搭載された状態(例えば図2(c)または図3の状態)の半導体チップ10を準備する(ステップS10)。この状態においては、パッド32とパッド38とは電気的に接続されていない。また、パッド34とパッド36とは電気的に接続されていない。
Example 5 is an example relating to a test method. FIG. 6A is a flowchart illustrating the test method according to the fifth embodiment. 6A, the wafer state, the chip state (for example, the state of FIG. 2B), or the state in which the
次に、半導体チップ10を試験する(ステップS12)。例えばバッド32から38のうち1つを選択して、FET16および18のいずれかのゲートに入力(例えば電圧等の信号)を与えて、対応するFET16および18の試験を実施する。FET16から18の全てについて試験してもよいし、一部の試験を行なってもよい。なお、ステップS12は、例えばスイッチ素子の出荷前の試験等に適用できる。
Next, the
試験を実施した後、第1直列FET12と第2シャントFET18とに接続されたパッド32と38同士を互いに電気的に接続する。さらに、第2直列FET14と第1シャントFET16とに接続されたパッド34と36同士を互いに電気的に接続する。パッドの電気的な接続方法としては、例えばボンデキングワイヤを用いる方法がある。
After performing the test, the
実施例5によれば、各FET12から18を独立に試験することができる。
According to Example 5, each
実施例6はスイッチ素子が完成した後の特性解析に用いる試験方法に関する例である。図6(b)は、実施例6に係る試験方法を示すフローチャートである。まず、半導体スイッチ素子を準備する(ステップS20)。例えば実施例4の半導体スイッチ素子を準備する。 Example 6 is an example relating to a test method used for characteristic analysis after the switch element is completed. FIG. 6B is a flowchart illustrating a test method according to the sixth embodiment. First, a semiconductor switch element is prepared (step S20). For example, the semiconductor switch element of Example 4 is prepared.
次に、パッド32と38とを接続する第1接続手段と、パッド34と36とを接続する第2接続手段と、の少なくとも一方を切断する(ステップS22)。切断は、例えば図5のボンディングワイヤ70を切断する。第1接続手段および第2接続手段がボンディングワイヤを含む場合、ボンディングワイヤ70を切断することにより、第1接続手段および第2接続手段を容易に切断することができる。または、搭載部50に設けられたパッドを切断してもよい。切断は、パッド32とパッド38との間と、あるいはパッド34とパッド36の間と、のいずれか一方だけでもよいし、両方切断してもよい。片方だけ切断する場合には、切断によってゲートが電気的に分離されたFETだけが、ステップS24において独立に試験できる。
Next, at least one of the first connecting means for connecting the
次に、半導体チップを電気的に試験する(ステップS24)。例えばバッド32から38のうち1つを選択して、FET16および18のいずれかのゲートに入力を与えて、対応するFET16および18の試験を実施する。FET16から18の全てについて試験してもよいし、一部の試験を行なってもよい。
Next, the semiconductor chip is electrically tested (step S24). For example, one of the
実施例6によれば、各FET12から18のゲートに個別にパッド32から38が設けられているため、各FET12から18を個別に試験をすることができる。これにより、例えば、スイッチ素子に障害が発生した場合、FET毎に特性を解析することができる。
According to the sixth embodiment, since the
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.
10 半導体チップ
12〜18 FET
22〜28 抵抗
32〜38 第1パッド
50 搭載部
51〜64 第2パッド
10 Semiconductor chip 12-18 FET
22-28 Resistance 32-38
Claims (2)
前記第1直列FETおよび前記第2直列FETの間に接続された共通ノードと、
前記第1直列FETの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第1入出力ノードと、
前記第2直列FETの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第2入出力ノードと、
前記第1入出力ノードに接続された第1シャントFETと、
前記第2入出力ノードに接続された第2シャントFETと、
前記第1直列FET、前記第2直列FET、前記第1シャントFETおよび前記第2シャントFETのゲートにそれぞれ対応して電気的に接続して設けられるとともに、それぞれ互いに電気的に分離してなる複数の第1パッドと、
を備える半導体チップを準備する工程と、
前記複数の第1パッドのうち、1つを選択して前記ゲートに入力を与えて、対応するFETの試験を実施する工程と、
前記試験を実施する工程の後、前記第1直列FETと前記第2シャントFETとに接続された前記第1パッド同士、および前記第2直列FETと前記第1シャントFETとに接続された前記第1パッド同士を互いに電気的に接続する工程と、
を有することを特徴とする半導体スイッチ素子の試験方法。 A first series FET and a second series FET connected in series;
A common node connected between the first series FET and the second series FET;
A first input / output node connected to one of a source and a drain opposite to the common node of the first series FET;
A second input / output node connected to one of a source and a drain opposite to the common node of the second series FET;
A first shunt FET connected to the first input / output node;
A second shunt FET connected to the second input / output node;
A plurality of the first series FETs, the second series FETs, the first shunt FETs, and the second shunt FETs that are electrically connected to each other and electrically separated from each other. A first pad of
Preparing a semiconductor chip comprising:
Selecting one of the plurality of first pads and applying an input to the gate to test the corresponding FET ;
After the step of performing the test, the first pads connected to the first series FET and the second shunt FET and the second pads connected to the second series FET and the first shunt FET. Electrically connecting one pad to each other;
A test method for a semiconductor switch element, comprising:
前記第1直列FETおよび前記第2直列FETの間に接続された共通ノードと、
前記第1直列FETの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第1入出力ノードと、
前記第2直列FETの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第2入出力ノードと、
前記第1入出力ノードに接続された第1シャントFETと、
前記第2入出力ノードに接続された第2シャントFETと、
前記第1直列FET、前記第2直列FET、前記第1シャントFETおよび前記第2シャントFETのゲートにそれぞれ対応して電気的に接続して設けられるとともに、それぞれ互いに電気的に分離してなる複数の第1パッドと、を備える半導体チップと、
前記第1直列FETに接続される前記第1パッドと前記第2シャントFETに接続される前記第1パッドとを電気的に接続する第1接続手段と、
前記第2直列FETに接続される前記第1パッドと前記第1シャントFETに接続される前記第1パッドとを電気的に接続する第2接続手段と、
を備える半導体スイッチ素子を準備する工程と、
前記第1接続手段および前記第2接続手段の少なくとも一方を切断する工程と、
前記複数の第1パッドのうち、前記切断する工程により切断された第1接続手段に接続されていた第1パッド、および前記切断する工程により切断された第2接続手段に接続されていた第1パッドの少なくとも一方を選択して前記ゲートに入力を与えて、対応するFETの試験を実施する工程と、
を有することを特徴とする半導体スイッチ素子の試験方法。 A first series FET and a second series FET connected in series;
A common node connected between the first series FET and the second series FET;
A first input / output node connected to one of a source and a drain opposite to the common node of the first series FET;
A second input / output node connected to one of a source and a drain opposite to the common node of the second series FET;
A first shunt FET connected to the first input / output node;
A second shunt FET connected to the second input / output node;
A plurality of the first series FETs, the second series FETs, the first shunt FETs, and the second shunt FETs that are electrically connected to each other and electrically separated from each other. A first chip, and a semiconductor chip comprising:
First connection means for electrically connecting the first pad connected to the first series FET and the first pad connected to the second shunt FET;
Second connection means for electrically connecting the first pad connected to the second series FET and the first pad connected to the first shunt FET;
Preparing a semiconductor switch element comprising:
Cutting at least one of the first connecting means and the second connecting means;
Of the plurality of first pads, the first pad connected to the first connecting means cut by the cutting step and the first pad connected to the second connecting means cut by the cutting step. Selecting at least one of the pads and providing an input to the gate to test the corresponding FET ;
A test method for a semiconductor switch element, comprising:
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