JP5908389B2 - Nonvolatile semiconductor memory device - Google Patents
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Description
以下に記載する実施の形態は、不揮発性半導体記憶装置に関する。 Embodiments described below relate to a nonvolatile semiconductor memory device.
従来、シリコン基板上の2次元平面内に素子を集積して、LSIが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする(微細化する)のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。そこで、近年、メモリの集積度を高めるために、メモリセルを3次元的に配置した半導体記憶装置が多数提案されている(特許文献1乃至3参照)。
Conventionally, LSIs have been formed by integrating elements in a two-dimensional plane on a silicon substrate. In order to increase the storage capacity of a memory, it is common to reduce the size of one element (miniaturize), but in recent years, the miniaturization has become costly and technically difficult. For miniaturization, photolithography technology needs to be improved, but the cost required for the lithography process is steadily increasing. Even if miniaturization is achieved, it is expected that physical limits such as breakdown voltage between elements will be reached unless the drive voltage is scaled. That is, there is a high possibility that operation as a device is difficult. In recent years, therefore, many semiconductor memory devices in which memory cells are arranged three-dimensionally have been proposed in order to increase the degree of memory integration (see
メモリセルを3次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある(特許文献1乃至3)。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層の導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル(ボディ)部として機能する。柱状半導体の周りには、メモリゲート絶縁層が設けられている。これら導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングスと呼ばれる。
As one of conventional semiconductor memory devices in which memory cells are arranged three-dimensionally, there is a semiconductor memory device using a transistor having a cylindrical structure (
上記従来技術においては、積層された導電層に対して、一括で孔を開口する。続いて、形成した孔の側壁にメモリゲート絶縁層を形成し、希フッ酸処理を行う。そして、孔を埋めるように柱状半導体を形成する。これら工程を複数回に亘って繰り返し、メモリセルを3次元的に形成する。しかしながら、希フッ酸処理により、メモリゲート絶縁層がエッチング除去されるという問題が生じる。 In the above prior art, holes are opened collectively for the stacked conductive layers. Subsequently, a memory gate insulating layer is formed on the side wall of the formed hole, and diluted hydrofluoric acid treatment is performed. Then, a columnar semiconductor is formed so as to fill the hole. These steps are repeated a plurality of times to form memory cells three-dimensionally. However, the dilute hydrofluoric acid treatment causes a problem that the memory gate insulating layer is removed by etching.
以下に記載する実施の形態は、高い信頼性を有し且つ安価な不揮発性半導体記憶装置を提供する。 Embodiments described below provide a highly reliable and inexpensive nonvolatile semiconductor memory device.
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する。メモリストリングスは、基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下部を連結させるように形成された連結部を有する半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を覆うように形成された第1導電層と、前記連結部の周囲に形成されるゲート絶縁膜と、前記連結部の下面及び側面に前記ゲート絶縁膜を介して形成される第2導電層と、前記連結部の上面に前記ゲート絶縁膜を介して形成される第3導電層とを備える。 A nonvolatile semiconductor memory device according to one embodiment of the present invention includes a plurality of memory strings in which a plurality of electrically rewritable memory cells are connected in series. The memory string surrounds a side surface of the columnar portion and a semiconductor layer having a pair of columnar portions extending in a direction perpendicular to the substrate and a connection portion formed so as to connect lower portions of the pair of columnar portions. The formed charge storage layer, the first conductive layer formed to cover the side surface of the columnar part and the charge storage layer, the gate insulating film formed around the connection part, and the lower surface of the connection part And a second conductive layer formed on the side surface via the gate insulating film, and a third conductive layer formed on the upper surface of the connecting portion via the gate insulating film.
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。 Hereinafter, an embodiment of a nonvolatile semiconductor memory device according to the present invention will be described with reference to the drawings.
[第1実施形態]
(第1実施形態に係る不揮発性半導体記憶装置100の構成)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、第1実施形態に係る不揮発性半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGSm)駆動回路14、ドレイン側選択ゲート線(SGDm)駆動回路15、センスアンプ16、ソース線駆動回路17、及びバックゲートトランジスタ駆動回路18を有する。メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。ワード線駆動回路13は、ワード線WLmに印加する電圧を制御する。ソース側選択ゲート線(SGSm)駆動回路14は、ソース側選択ゲート線SGSmに印加する電圧を制御する。ドレイン側選択ゲート線(SGDm)駆動回路15は、ドレイン側選択ゲート線(SGDm)に印加する電圧を制御する。センスアンプ16は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路17は、ソース線SLnに印加する電圧を制御する。バックゲートトランジスタ駆動回路18は、バックゲート線BGに印加する電圧を制御する。なお、上記の他、第1実施形態に係る不揮発性半導体記憶装置100は、ビット線BLnに印加する電圧を制御するビット線駆動回路を有する。(図示略)。
[First Embodiment]
(Configuration of Nonvolatile Semiconductor Memory Device 100 according to First Embodiment)
FIG. 1 is a schematic view of a nonvolatile semiconductor memory device 100 according to the first embodiment of the present invention. As shown in FIG. 1, the nonvolatile semiconductor memory device 100 according to the first embodiment mainly includes a
図2は、第1実施形態に係る不揮発性半導体記憶装置100のメモリトランジスタ領域12の一部の概略斜視図である。第1実施形態においては、メモリトランジスタ領域12は、メモリトランジスタ(MTr1mn〜MTr8mn)、ソース側選択トランジスタSSTrmn及びドレイン側選択トランジスタSDTrmnからなるメモリストリングスMSをm×n個(m、nは自然数)を有している。図2においては、m=6、n=2の一例を示している。図3は、図2の一部拡大断面図である。
FIG. 2 is a schematic perspective view of a part of the
第1実施形態に係る不揮発性半導体記憶装置100において、メモリトランジスタ領域12には、複数のメモリストリングスMSが設けられている。詳しくは後述するが、メモリストリングスMSは、電気的に書き換え可能な複数のメモリトランジスタMTrmnが直列に接続された構成を有する。図1及び図2に示すように、メモリストリングスMSを構成するメモリトランジスタMTrmnは、半導体層を複数積層することによって形成されている。
In the nonvolatile semiconductor memory device 100 according to the first embodiment, the
各メモリストリングスMSは、U字状半導体SCmn、ワード線WLmn(WLm1〜WLm8)、ソース側選択ゲート線SGSm、ドレイン側選択ゲート線SGDmを有する。また、メモリストリングスMSは、バックゲート線BGを有する。
Each memory string MS includes a U-shaped semiconductor SC mn , a word line WL mn (
U字状半導体SCmnは、ロウ方向からみてU字状に形成されている。U字状半導体SCmnは、半導体基板Baに対して略垂直方向に延びる一対の柱状部CLmn、及び一対の柱状部CLmnの下端を連結させるように形成された連結部JPmnを有する。また、図3に示すように、U字状半導体SCmnは、一方の柱状部CLmnの上端から連結部JPmnを介して他方の柱状部CLmnの上端へと連通する中空H1を有する。中空H1内には、絶縁部Iが形成されている。なお、柱状部CLmnは、円柱状であっても、角柱状であってもよい。また、柱状部CLmnは、段々形状を有する柱状であってもよい。ここで、ロウ方向は、積層方向に直交する方向であり、後述するカラム方向は、垂直方向及びロウ方向に直交する方向である。 The U-shaped semiconductor SC mn is formed in a U shape when viewed from the row direction. The U-shaped semiconductor SC mn includes a pair of columnar portions CL mn extending in a substantially vertical direction with respect to the semiconductor substrate Ba, and a connection portion JP mn formed to connect the lower ends of the pair of columnar portions CL mn . Further, as shown in FIG. 3, U-shaped semiconductor SC mn has a hollow H1 from the upper end of one of the columnar portion CL mn via the connection portion JP mn communicated to the upper end of the other columnar portion CL mn. An insulating portion I is formed in the hollow H1. Note that the columnar portion CL mn may be cylindrical or prismatic. Further, the columnar portion CL mn may be a columnar shape having a stepped shape. Here, the row direction is a direction orthogonal to the stacking direction, and a column direction described later is a direction orthogonal to the vertical direction and the row direction.
U字状半導体SCmnは、一対の柱状部CLmnの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、U字状半導体SCmnは、ロウ方向及びカラム方向から構成される面内にマトリクス状となるように配置されている。 The U-shaped semiconductor SC mn is arranged so that a straight line connecting the central axes of the pair of columnar portions CL mn is parallel to the column direction. Further, the U-shaped semiconductor SC mn is arranged in a matrix form in a plane constituted by the row direction and the column direction.
各層のワード線WLmnは、ロウ方向に平行に延びる形状を有している。各層のワード線WLmnは、カラム方向に第1の間隔を設けて、互いに絶縁分離してライン状に繰り返して形成されている。 The word line WL mn of each layer has a shape extending in parallel to the row direction. The word lines WL mn of each layer are repeatedly formed in a line with a first interval in the column direction and insulated from each other.
カラム方向の同位置に設けられロウ方向に並ぶメモリトランジスタ(MTr1mn〜MTr8mn)のゲートは、同一のワード線WLmnに接続されている。各ワード線WLmnは、メモリストリングスMSに略垂直に配置されている。ワード線WLmnのロウ方向の端部及びカラム方向の端部は、階段状に形成されている。なお、ワード線WLmnのカラム方向の端部は、階段状に限られない。例えば、ワード線WLmnのカラム方向の端部は、カラム方向の所定位置にて揃って形成されていてもよい。 The gates of the memory transistors (MTr1 mn to MTr8 mn ) provided at the same position in the column direction and arranged in the row direction are connected to the same word line WL mn . Each word line WL mn is disposed substantially perpendicular to the memory string MS. An end portion in the row direction and an end portion in the column direction of the word line WL mn are formed in a step shape. Note that the end of the word line WL mn in the column direction is not limited to a step shape. For example, the end portions of the word lines WL mn in the column direction may be formed at predetermined positions in the column direction.
図3に示すように、ワード線WLmnと柱状部CLmnとの間には、ONO(Oxide-Nitride-Oxide)層NLが形成されている。ONO層NLは、柱状部CLmnに接するトンネル絶縁層TI、トンネル絶縁層TIに接する電荷蓄積層EC、及び電荷蓄積層ECに接するブロック絶縁層BIを有する。電荷蓄積層ECは、電荷を蓄積する機能を有する。 As shown in FIG. 3, between the word line WL mn and the columnar portion CL mn is, ONO (Oxide-Nitride-Oxide ) layer NL is formed. The ONO layer NL includes a tunnel insulating layer TI in contact with the columnar portion CLmn , a charge storage layer EC in contact with the tunnel insulating layer TI, and a block insulating layer BI in contact with the charge storage layer EC. The charge storage layer EC has a function of storing charges.
上記構成を換言すると、電荷蓄積層ECは、柱状部CLmnの側面を取り囲むように形成されている。また、各ワード線WLmnは、柱状部CLmnの側面及び電荷蓄積層ECを取り囲むように形成されている。また、各々のワード線WLmnは、カラム方向に隣接する各柱状部CLmn毎に分割されている。 In other words, the charge storage layer EC is formed so as to surround the side surface of the columnar portion CLmn . Each word line WL mn is formed so as to surround the side surface of the columnar portion CL mn and the charge storage layer EC. Each word line WL mn is divided for each columnar portion CL mn adjacent in the column direction.
ドレイン側選択ゲート線SGDmは、最上部のワード線WLmnの上部に設けられている。ドレイン側選択ゲート線SGDmは、ロウ方向に平行に延びる形状を有している。ドレイン側選択ゲート線SGDmは、カラム方向に第1の間隔D1、又は第2の間隔D2(D2>D1)を交互に設けて、互いに絶縁分離してライン状に繰り返し形成されている。ドレイン側選択ゲート線SGDmは、後述するソース側選択ゲート線SGSmを間に挟んで第2の間隔D2で形成されている。また、ドレイン側選択ゲート線SGDmのカラム方向の中心を貫通して柱状部CLmnが形成されている。図3に示すように、ドレイン側選択ゲート線SGDmと柱状部CLmnとの間には、ゲート絶縁層DGIが形成されている。 The drain side selection gate line SGD m is provided at an upper portion of the top of the word lines WL mn. The drain side selection gate line SGD m has a shape extending in parallel to the row direction. The drain side selection gate line SGD m is provided first distance D1 in the column direction, or the second distance D2 to (D2> D1) alternately, are formed repeatedly in a line shape dielectrically isolated from each other. The drain side selection gate line SGD m is formed by the second distance D2 in between the source side select gate line SGS m, which will be described later. Further, a columnar portion CL mn is formed through the center in the column direction of the drain side select gate line SGD m . As shown in FIG. 3, a gate insulating layer DGI is formed between the drain side select gate line SGD m and the columnar part CL mn .
ソース側選択ゲート線SGSmは、最上部のワード線WLmnの上部に設けられている。ソース側選択ゲート線SGSmは、ロウ方向に平行に延びる形状を有している。ソース側選択ゲート線SGSmは、カラム方向に第1の間隔D1、第2の間隔D2を交互に設けて、互いに絶縁分離してライン状に繰り返し形成されている。ソース側選択ゲート線SGSmは、ドレイン側選択ゲート線SGDmを挟んで第2の間隔D2で形成されている。また、ソース側選択ゲート線SGSmのカラム方向の中心を貫通して柱状部CLmnが形成されている。図3に示すように、ソース側選択ゲート線SGSmと柱状部CLmnとの間には、ゲート絶縁層SGIが形成されている。 Source-side select gate line SGS m are provided above the uppermost word line WL mn. Source-side select gate line SGS m has a shape extending in parallel to the row direction. Source-side select gate line SGS m is first distance D1 in the column direction, the second distance D2 is provided alternately, are repeatedly formed in a line shape dielectrically isolated from each other. Source-side select gate line SGS m are formed in the second spacing D2 across the drain-side select gate line SGD m. Further, a columnar portion CL mn is formed through the center in the column direction of the source side select gate line SGS m . As shown in FIG. 3, a gate insulating layer SGI is formed between the source-side selection gate line SGS m and the columnar part CL mn .
上記構成を換言すると、カラム方向に、第1の間隔D1を設けて、2つのドレイン側選択ゲート線SGDm、2つのソース側選択ゲート線SGSmが、交互に形成されている。また、各ドレイン側選択ゲート線SGDm及び各ソース側選択ゲート線SGSmは、柱状部CLmn及びゲート絶縁層SGI、DGIを取り囲むように形成されている。また、各ドレイン側選択ゲート線SGDm及び各ソース側選択ゲート線SGSmは、カラム方向に隣接する各CLmn毎に分割されている。 In other words, the two drain-side selection gate lines SGD m and the two source-side selection gate lines SGS m are alternately formed with a first interval D1 in the column direction. In addition, each drain-side selection gate line SGD m and each source-side selection gate line SGS m are formed so as to surround the columnar portion CL mn and the gate insulating layers SGI and DGI. Further, each drain-side selection gate line SGD m and each source-side selection gate line SGS m are divided for each CL mn adjacent in the column direction.
バックゲート線BGは、複数の連結部JPmnの下部を覆うように、ロウ方向及びカラム方向に2次元的に広がって形成されている。図3に示すように、バックゲート線BGと連結部JPmnとの間には、上述したONO層NLが形成されている。 The back gate line BG is formed to extend two-dimensionally in the row direction and the column direction so as to cover the lower portions of the plurality of connecting portions JPmn . As shown in FIG. 3, the above-described ONO layer NL is formed between the back gate line BG and the connecting portion JP mn .
また、カラム方向に隣接するU字状半導体SCmnの柱状部CLmnの上端には、ソース線SLnが形成されている。 Further, the upper end of the columnar portion CL mn of the U-shaped semiconductor SC mn adjacent in the column direction, source lines SL n are formed.
また、ドレイン側選択ゲート線SGDmの上方に延びる柱状部CLmnの上端には、プラグ線PLmnを介してビット線BLnが形成されている。各ビット線BLnは、ソース線SLnよりも上方に位置するように形成されている。各ビット線BLnは、ロウ方向に所定間隔を設けてカラム方向に延びるライン状に繰り返し形成されている。 Further, the upper end of the columnar portion CL mn extending upward of the drain side select gate line SGD m, the bit lines BL n via a plug lines PL mn are formed. Each bit line BL n is formed so as to be positioned above the source line SL n. Each bit line BL n is repeatedly formed in a line shape extending in the column direction with a predetermined distance in the row direction.
次に、図2〜図4を参照して、第1実施形態におけるメモリストリングスMSにより構成される回路構成を説明する。図4は、第1実施形態における一つのメモリストリングスMSの回路図である。 Next, with reference to FIGS. 2 to 4, a circuit configuration constituted by the memory strings MS in the first embodiment will be described. FIG. 4 is a circuit diagram of one memory string MS in the first embodiment.
図2〜図4に示すように、第1実施形態において、各メモリストリングスMSは、8つのメモリトランジスタMTr1mn〜MTr8mn、ソース側選択トランジスタSSTrmn、ドレイン側選択トランジスタSDTrmn、及びバックゲートトランジスタBGTrmnを有している。これら8つのメモリトランジスタMTr1mn〜MTr8mn並びにソース側選択トランジスタSSTrmn及びドレイン側選択トランジスタSDTrmnは、それぞれ直列に接続されている(図4参照)。また、ソース線SLnには、制御回路が接続されている。 As shown in FIGS. 2 to 4, in the first embodiment, each memory string MS includes eight memory transistors MTr1 mn to MTr8 mn , a source side selection transistor SSTr mn , a drain side selection transistor SDTr mn , and a back gate transistor. BGTr mn . The eight memory transistors MTr1 mn to MTr8 mn , the source side selection transistor SSTr mn, and the drain side selection transistor SDTr mn are each connected in series (see FIG. 4). Further, the source line SL n, the control circuit is connected.
各メモリトランジスタMTrmnは、柱状部CLmn、ONO層NL(電荷蓄積層EC)、及びワード線WLmnにより構成されている。ワード線WLmnのONO層NLに接する端部は、メモリトランジスタMTrmnの制御ゲート電極として機能する。 Each memory transistor MTr mn includes a columnar portion CL mn , an ONO layer NL (charge storage layer EC), and a word line WL mn . An end portion of the word line WL mn in contact with the ONO layer NL functions as a control gate electrode of the memory transistor MTr mn .
ドレイン側選択トランジスタSDTrmnは、柱状部CLmn、ゲート絶縁層DGI、及びドレイン側選択ゲート線SGDmにより構成されている。ドレイン側選択ゲート線SGDmのゲート絶縁層DGIに接する端部は、ドレイン側選択トランジスタSDTrmnの制御ゲート電極として機能する。 The drain side select transistor SDTr mn is configured by a columnar portion CL mn , a gate insulating layer DGI, and a drain side select gate line SGD m . An end portion of the drain side select gate line SGD m that is in contact with the gate insulating layer DGI functions as a control gate electrode of the drain side select transistor SDTr mn .
ソース側選択トランジスタSSTrmnは、柱状部CLmn、ゲート絶縁層SGI、及びソース側選択ゲート線SGSmにより構成されている。ソース側選択ゲート線SGSmのゲート絶縁層SGIに接する端部は、ソース側選択トランジスタSSTrmnの制御ゲート電極として機能する。 The source side select transistor SSTr mn includes a columnar portion CL mn , a gate insulating layer SGI, and a source side select gate line SGS m . End in contact with the gate insulating layer SGI of the source side select gate line SGS m functions as a control gate electrode of the source side select transistors SSTr mn.
バックゲートトランジスタBGTrmnは、連結部JPmn、ONO層NL(電荷蓄積層EC)、及びバックゲート線BGにより構成されている。バックゲート線BGのONO層NLに接する端部は、バックゲートトランジスタBGTrmnの制御ゲート電極として機能する。 The back gate transistor BGTr mn includes a connection portion JP mn , an ONO layer NL (charge storage layer EC), and a back gate line BG. An end portion of the back gate line BG in contact with the ONO layer NL functions as a control gate electrode of the back gate transistor BGTr mn .
(第1実施形態に係る不揮発性半導体装置100の具体的構成)
次に、図5及び図6を参照して、第1実施形態に係る不揮発性半導体装置100の具体的構成について説明する。図5は、第1実施形態に係る不揮発性半導体装置100のメモリトランジスタ領域12の断面図であり、図6は、そのメモリトランジスタ領域12の終端及び周辺領域Phのロウ方向断面図である。また、図5(a)は、カラム方向の断面を示し、図5(b)は、ロウ方向の断面を示す。図5及び図6においては、上記図1〜図4とは異なり、16個のメモリトランジスタが直列接続したメモリストリングスを示している。
(Specific Configuration of Nonvolatile Semiconductor Device 100 according to First Embodiment)
Next, a specific configuration of the nonvolatile semiconductor device 100 according to the first embodiment will be described with reference to FIGS. FIG. 5 is a cross-sectional view of the
先ず、第1実施形態に係る不揮発性半導体記憶装置100のメモリセトランジスタ領域12の構成について説明する。図5及び図6に示すように、メモリセトランジスタ領域12(メモリストリングスMS)は、半導体基板Baから積層方向に、順次、バックゲートトランジスタ層20、メモリトランジスタ層30、選択トランジスタ層40、及び配線層50を有する。バックゲートトランジスタ層20は、上述したバックゲートトランジスタBGTrmnとして機能する。メモリトランジスタ層30は、上述したメモリトランジスタMTrmnとして機能する。選択トランジスタ層30は、上述したソース側選択トランジスタ層SSTrmn及びドレイン側選択トランジスタSDTrmnとして機能する
First, the configuration of the
バックゲートトランジスタ層20は、半導体基板Baの上に順次積層されたバックゲート絶縁層21、及びバックゲート導電層22を有する。これらバックゲート絶縁層21、及びバックゲート導電層22は、メモリトランジスタ領域12の端部までロウ方向及びカラム方向に広がって形成されている。また、バックゲートトランジスタ層20は、バックゲート絶縁層21、及びバックゲート導電層22のロウ方向及びカラム方向の端部側面を覆う側壁絶縁層23を有する。
The back
バックゲート導電層22は、後述するU字状半導体層63の連結部63aの下面及び側面を覆い且つ連結部63aの上面と同じ高さまで形成されている。
The back gate
バックゲート絶縁層21は、酸化シリコン(SiO2)にて構成されている。バックゲート導電層22は、ポリシリコン(p−Si)にて構成されている。側壁絶縁層23は、酸化シリコン(SiO2)にて構成されている。
The back
また、バックゲートトランジスタ層20は、バックゲート導電層22を堀込むように形成されたバックゲートホール24を有する。バックゲートホール24は、ロウ方向に短手、カラム方向に長手とした開口部を有する。バックゲートホール24は、ロウ方向及びカラム方向に所定間隔毎に形成されている。換言すると、バックゲートホール24は、ロウ方向及びカラム方向を含む面内にてマトリクス状に形成されている。
Further, the back
メモリトランジスタ層30は、バックゲート導電層22の上に、交互に積層された第1〜第4ワード線間絶縁層31a〜31d、及び第1〜第4ワード線導電層32a〜32dを有する。また、メモリトランジスタ層30は、第4ワード線導電層32dの上に堆積された第1分離絶縁層33aを有する。また、メモリトランジスタ層30は、第1分離絶縁層33aの上に、交互に積層された第5〜第8ワード線間絶縁層31e〜31h、及び第5〜第8ワード線導電層32e〜32hを有する。また、メモリトランジスタ層30は、第8ワード線導電層32hの上に順次堆積された第2分離絶縁層33b、及びメモリ保護絶縁層34を有する。
The
第1〜第8ワード線間絶縁層31a〜31h、第1〜第8ワード線導電層32a〜32h、第1分離絶縁層33a、及び第2分離絶縁層33bは、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。第1〜第8ワード線間絶縁層31a〜31h、第1〜第8ワード線導電層32a〜32h、第1分離絶縁層33a、及び第2分離絶縁層33bは、ロウ方向の端部にて階段状に加工されている。メモリ保護絶縁層34は、第1〜第8ワード線間絶縁層31a〜31h、第1〜第8ワード線導電層32a〜32h、第1分離絶縁層33a、及び第2分離絶縁層33bのロウ方向及びカラム方向の端部、及び第2分離絶縁層33bの上面を覆うように形成されている。また、各第1〜第8ワード線導電層32a〜32hのカラム方向の端部側面には、シリサイド膜36が形成されている。
The first to eighth inter-wordline insulating
第1〜第8ワード線間絶縁層31a〜31hは、酸化シリコン(SiO2)にて構成されている。第1〜第8ワード線導電層32a〜32hは、ポリシリコン(p−Si)にて構成されている。第1分離絶縁層33a及び第2分離絶縁層33bは、酸化シリコン(SiO2)にて構成されている。メモリ保護絶縁層34は、窒化シリコン(SiN)にて構成されている。シリサイド膜36は、ケイ化コバルト(CoSi2)にて構成されている。
The first to eighth inter-wordline insulating
また、メモリトランジスタ層30は、第1分離絶縁層33a、第1〜第4ワード線間絶縁層31a〜31d、第1〜第4ワード線導電層32a〜32dを貫通するように形成された第1メモリホール35aを有する。第1メモリホール35aは、各バックゲートホール24のカラム方向の両端近傍の位置に整合するように形成されている。また、メモリトランジスタ層30は、第2分離絶縁層33b、第5〜第8ワード線間絶縁層31e〜31h、第5〜第8ワード線導電層32e〜32h、第1分離絶縁層33aを貫通し、第4ワード線導電層32dを堀込むように形成された第2メモリホール35bを有する。つまり、第1メモリホール35aと第2メモリホール35bとは、積層方向において所定長さだけオーバラップして形成されている。このオーバラップの長さは、予想される合わせずれの最大値、例えば、最小加工寸法の1/3程度とする。なお、図5において、第1メモリホール35aと第2メモリホール35bの中心軸は、ずれて形成されているが、中心軸を揃えて形成した構成であってもよい。
The
選択トランジスタ層40は、メモリ保護絶縁層34の上に堆積されたドレイン側導電層41、ソース側導電層42、層間絶縁層43を有する。これらドレイン側導電層41、ソース側導電層42、層間絶縁層43は、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。
The
ドレイン側導電層41は、カラム方向において第1の間隔D1又は第2の間隔D2を交互に設けて形成されている。同様に、ソース側導電層42は、カラム方向において第1の間隔D1又は第2の間隔D2を交互に設けて形成されている。カラム方向に第2の間隔D2をもって形成されたドレイン側導電層41の間に、第1の間隔D1をもって形成された2層のソース側導電層41が形成されている。また、カラム方向に第2の間隔D2をもって形成されたソース側導電層42の間に、第1の間隔D1をもって形成された2層のドレイン側導電層42が形成されている。層間絶縁層43は、上記のように形成されたドレイン側導電層41及びソース側導電層42の間に形成されている。
The drain side
また、選択トランジスタ層40は、ドレイン側導電層41、ソース側導電層42、及び層間絶縁層43上に形成された選択トランジスタ絶縁層44を有する。
Further, the
ドレイン側導電層41及びソース側導電層42は、ポリシリコン(p−Si)にて構成されている。層間絶縁層43、及び選択トランジスタ絶縁層44は、酸化シリコン(SiO2)にて構成されている。
The drain side
また、選択トランジスタ層40は、選択トランジスタ絶縁層44及びドレイン側導電層41を貫通するように形成されたドレイン側ホール45aを有する。また、選択トランジスタ層40は、選択トランジスタ絶縁層44及びソース側導電層42を貫通するように形成されたソース側ホール45bを有する。ドレイン側ホール45a及びソース側ホール45bは、第2メモリホール35bに整合する位置に形成されている。カラム方向に隣接するソース側ホール45bの上部には選択トランジスタ絶縁層44を掘り込むようにソース線配線溝45cが形成されている。ソース線配線溝45cは、カラム方向に隣接するソース側ホール45bの上部を繋ぎ且つロウ方向に延びて形成されている。
The
上記構成において、ドレイン側ホール45aに面する側壁には、ドレイン側ゲート絶縁層61aが形成されている。また、ソース側ホール45bに面する側壁には、ソース側ゲート絶縁層61bが形成されている。また、第2メモリホール35b、第1メモリホール35a、及びバックゲートホール24に面する側壁には、メモリゲート絶縁層62が形成されている。また、ドレイン側ホール45a、ソース側ホール45bの第1の高さまで、ドレイン側ゲート絶縁層61a、ソース側ゲート絶縁層61b、及びメモリゲート絶縁層62に接するようにU字状半導体層63が形成されている。U字状半導体層63は、中空を有する。U字状半導体層63の中空内には、内部絶縁層64が形成されている。
In the above configuration, the drain side
ドレイン側ゲート絶縁層61a及びソース側ゲート絶縁層61bは、筒状の形状を有する。メモリゲート絶縁層62は、ロウ方向からみてU字状の形状を有する。メモリゲート絶縁層62は、一方の上端から他方の上端へと連なる中空を有する。U字状半導体層63は、ロウ方向からみてU字状の形状を有する。U字状半導体層63は、ロウ方向からみて半導体基板Baに対して垂直方向に延びる一対の柱状部63a、及び一対の柱状部63aの下端を連結させるように形成された連結部63bを有する。
The drain side
U字状半導体層63は、上述したU字状半導体SCmnとして機能する。バックゲート導電層22は、バックゲート線BGとして機能する。また、バックゲート導電層22の連結部63a近傍となる端部は、バックゲートトランジスタBGTrmnの制御ゲートとして機能する。第1〜第8ワード線導電層32a〜32hは、ワード線WLm1〜WLm8として機能する。また、第1〜第8ワード線導電層32a〜32hの柱状部63b近傍となる端部は、メモリトランジスタMTrmnの制御ゲートとして機能する。ドレイン側導電層41は、ドレイン側選択ゲート線SGDmとして機能する。また、ドレイン側導電層41の柱状部63b近傍となる端部は、ドレイン側選択トランジスタSDTrmnの制御ゲートとして機能する。ソース側導電層42は、ソース側選択ゲート線SGSmとして機能する。また、ソース側導電層42の柱状部63b近傍となる端部は、ソース側選択トランジスタSSTrmnの制御ゲートとして機能する。また、内部絶縁層64は、絶縁部Iに対応する。
The
また、上記構成において、ソース側ホール45bの第1の高さからソース線配線溝45c内を満たすようにソース線導電層65が形成されている。ソース線導電層65は、半導体基板Ba平行な板状に形成されている。ソース線導電層65は、上述したソース線SLnに対応する。
In the above configuration, the source line
ドレイン側ゲート絶縁層61a及びソース側ゲート絶縁層61bは、酸化シリコン(SiO2)にて構成されている。メモリゲート絶縁層62は、ブロック絶縁層BI、電荷蓄積層EC、トンネル絶縁層TIから構成されている。ブロック絶縁層BIは、酸化シリコン(SiO2)にて構成されている。電荷蓄積層ECは、窒化シリコン(SiN)にて構成されている。トンネル絶縁層TIは、酸化シリコン(SiO2)にて構成されている。つまり、メモリゲート絶縁層62は、ONO層にて構成されている。U字状半導体層63は、ポリシリコン(p−Si)にて構成されている。内部絶縁層64は、酸化シリコン(SiO2)にて構成されている。ソース線導電層65は、チタン(Ti)−窒化チタン(TiN)−タングステン(W)にて構成されている。
The drain side
配線層50は、選択トランジスタ絶縁層44上に順次積層された第1配線絶縁層51、第2配線絶縁層52、第3配線絶縁層53、及び第4配線絶縁層54を有する。
The
第1〜第3配線絶縁層51〜53は、酸化シリコン(SiO2)にて構成されている。第4配線絶縁層54は、窒化シリコン(SiN)にて構成されている。
The first to third
また、配線層50は、第1配線絶縁層51を堀込むように形成されたビット線配線溝56a、及びビット線配線溝56aの下方から第1配線絶縁層51を貫通するように形成されたビット線プラグホール56を有する。
The
ビット線配線溝56aは、ビット線プラグホール56に整合する位置に形成されている。ビット線配線溝56aは、カラム方向に延びるように形成され、且つロウ方向に所定間隔を設けて繰り返しライン状に形成されている。ビット線プラグホール56は、ドレイン側ホール45aに整合する位置に形成されている。
The bit
ビット線配線溝56a内には、ビット線導電層55が形成されている。ビット線導電層55は、上述したビット線BLnに対応する。また、ドレイン側ホール45a内のU字状半導体層63の上面からビット線プラグホール56の開口部まで、ビット線プラグ層57が形成されている。ビット線導電層55は、カラム方向に延びるように形成され、且つロウ方向に所定間隔を設けて繰り返しライン状に形成されている。また、ビット線プラグ層57は、ビット線導電層55の下面に接するように柱状に形成されている。
A bit line
ビット線導電層55は、タンタル(Ta)−窒化タンタル(TaN)−銅(Cu)にて構成されている。ビット線プラグ層57は、チタン(Ti)−窒化チタン(TiN)−タングステン(W)にて構成されている。
The bit line
次に、第1実施形態に係る不揮発性半導体記憶装置の周辺領域Phについて説明する。図6に示すように、周辺領域Phにおいて、半導体基板Ba上には、ベース領域71が形成されている。
Next, the peripheral region Ph of the nonvolatile semiconductor memory device according to the first embodiment will be described. As shown in FIG. 6, a
半導体基板Baのベース領域71上には、ゲート絶縁層81、ゲート導電層82が設けられている。また、ゲート絶縁層81及びゲート導電層82の側壁には、側壁絶縁層83が設けられている。つまり、周辺領域Phにおいて、ベース領域71、ゲート絶縁層81,ゲート導電層82により、トランジスタが構成されている。このトランジスタは、周辺領域Phに形成される周辺回路に用いられる。
A
また、ゲート絶縁層81、ゲート導電層82、及び側壁絶縁層83を埋めるように、メモリトランジスタ領域12のドレイン側導電層41及びソース側導電層42の上面まで、層間絶縁層43が形成されている。また、層間絶縁層43上には、選択トランジスタ絶縁層44が形成されている。
Further, an
さらに、周辺領域Phにおいて、選択トランジスタ絶縁層44上には、順次積層された第1配線絶縁層51、第2配線絶縁層52、第3配線層84、第3配線絶縁層53、及び第4配線絶縁層54が形成されている。
Further, in the peripheral region Ph, the first
周辺領域Phにおいて、選択トランジスタ絶縁層44、或いは選択トランジスタ絶縁層44及び層間絶縁層43を貫通するように第1プラグホール85aが形成されている。各第1プラグホール85aは、ドレイン側導電層41、ソース側導電層42、第1〜第8ワード線導電層32a〜32h、バックゲート導電層22、ゲート導電層82、及びベース領域71に達するように形成されている。
In the peripheral region Ph, a
各第1プラグホール85aの上部には、選択トランジスタ絶縁層44を掘り込むようにカラム方向に延びる第1配線溝85bが形成されている。各第1配線溝85bの上部には、各第1プラグホール85aと整合する位置に第1配線絶縁層51を貫通するように第2プラグホール85cが形成されている。各第2プラグホール85cの上部には、第1配線絶縁層51を掘り込むようにロウ方向或いはカラム方向に延びる第2配線溝85dが形成されている。各第2配線溝85dの上部には、第2プラグホール85cと整合する位置に第2配線絶縁層52を貫通するように第3プラグホール85eが形成されている。
A
各第1プラグホール85a内には、第1プラグ導電層86aが形成されている。各第1配線溝85b内には、第1配線層86bが形成されている。各第2プラグホール85c内には、第2プラグ導電層86cが形成されている。各第2配線溝85dには、第2配線層86dが形成されている。各第3プラグホール85e内には、第2配線層86dの上面に接するように第3配線層84が下方に突出して形成されている。
A first plug
第1プラグ導電層86a、第1配線層86b、及び第2プラグ導電層86cは、チタン(Ti)−窒化チタン(TiN)−タングステン(W)にて構成されている。第2配線層86dは、タンタル(Ta)−窒化タンタル(TaN)−銅(Cu)にて構成されている。第3配線層84は、チタン(Ti)−窒化チタン(TiN)−アルミ・銅(AlCu)にて構成されている。
The first plug
(第1実施形態に係る不揮発性半導体記憶装置100の動作)
次に、再び図1〜図4を参照して、第1実施形態に係る不揮発性半導体装置100の動作を説明する。メモリトランジスタMTr1mn〜MTr8mnにおける「読み出し動作」、「書き込み動作」、「消去動作」について説明する。なお、「読み出し動作」、「書き込み動作」については、メモリトランジスタMTr4mnを読み出し、書き込みの対象とする場合を例として説明する。また、電荷蓄積層ECに電荷が蓄積されていない状態のメモリトランジスタMTrの閾値Vth(中性閾値)が0V付近にあるとして説明する。
(Operation of Nonvolatile Semiconductor Memory Device 100 According to First Embodiment)
Next, the operation of the nonvolatile semiconductor device 100 according to the first embodiment will be described with reference to FIGS. 1 to 4 again. The “read operation”, “write operation”, and “erase operation” in the memory transistors MTr1 mn to MTr8 mn will be described. The “read operation” and “write operation” will be described as an example in which the memory transistor MTr4 mn is read and used as a write target. In the following description, it is assumed that the threshold value Vth (neutral threshold value) of the memory transistor MTr in a state where no charge is stored in the charge storage layer EC is around 0V.
(読み出し動作)
メモリトランジスタMTr4mnからのデータ読み出し時、ビット線駆動回路は、ビット線BLnにビット線電圧Vblを印加する。ソース線駆動回路17は、ソース線SLnを0Vとする。ソース側選択ゲート線駆動回路14は、ソース側選択ゲート線SGSmに駆動電圧Vddを印加する。ドレイン側選択ゲート線駆動回路15は、ドレイン側選択ゲート線SGDmに駆動電圧Vddを印加する。バックゲート線駆動回路19は、バックゲート線BGに導通電圧Vjを印加する。つまり、ソース側選択トランジスタSSTrmn、ドレイン側選択トランジスタSSTrmn、及びバックゲートトランジスタBGTrmnをオン状態とする。
(Read operation)
At the time of data reading from the memory transistor MTr4 mn, the bit line drive circuit applies a bit line voltage Vbl on the bit line BL n. The source line driver circuit 17, and 0V to the source line SL n. Source-side selection gate line drive circuit 14 applies a driving voltage Vdd to the source side selection gate line SGS m. The drain side selection gate
また、読み出し時、ワード線駆動回路13は、読み出したいビット(MTr4mn)が接続されているワード線WLm4を0Vとする。一方、ワード線駆動回路13は、その他のビットが接続されているワード線WLmnを読出電圧Vread(例えば、4.5V)に設定する。これにより、読み出したいメモリトランジスタMTr4mnの閾値電圧Vthが0Vより大きいか小さいかにより、ビット線BLnに電流が流れるかどうかが決まる。したがって、センスアンプ16によりビット線BLnの電流をセンスすることで、メモリトランジスタMTr4mnのデータ情報を読み出すことが可能となる。
At the time of reading, the word line driving circuit 13 sets the
(書き込み動作)
メモリトランジスタMTr4mnにデータ”0”を書き込む場合、即ち、メモリトランジスタMTr4mnの電荷蓄積層ECに電子を注入して、メモリトランジスタMTr4mnの閾値電圧Vthを上げる場合、ビット線駆動回路は、ビット線Blmを0Vとする。ソース線駆動回路17は、ソース線SLnに駆動電圧Vdd(例えば、3V)を印加する。ソース側選択ゲート線駆動回路14は、ソース側選択ゲート線SGSmにオフ電圧Voff(例えば、0V)を印加する。ドレイン側選択ゲート線駆動回路15は、ドレイン側選択ゲート線SGDmに駆動電圧Vddを印加する。バックゲート線駆動回路19は、バックゲート線BGに導通電圧Vjを印加する。
(Write operation)
When writing data "0" to the memory transistor MTr4 mn, i.e., by injecting electrons into the charge storage layer EC of the memory transistor MTr4 mn, when raising the threshold voltage Vth of the memory transistor MTr4 mn, the bit line drive circuit, bit The line Blm is set to 0V. The source line drive circuit 17 applies a drive voltage Vdd (for example, 3 V) to the source line SLn. Source-side selection gate line drive circuit 14 applies a source side selection gate line SGS m to the off-voltage Voff (for example, 0V). The drain side selection gate
また、データ”0”の書き込み時、ワード線駆動回路13は、書き込みたいビット(MTr4mn)のワード線WLm4にプログラム電圧Vprog(例えば18V)を印加する。一方、ワード線駆動回路13は、その他のワード線WLmnにパス電圧Vpass(例えば10V)を印加する。これにより、所望のビット(MTr4mn)においてのみ電荷蓄積層ECに印加される電界強度が強くなり電荷蓄積層ECに電子が注入され、メモリトランジスタMTr4mnの閾値電圧Vthが正の方向にシフトする。
At the time of writing data “0”, the word line drive circuit 13 applies a program voltage Vprog (for example, 18 V) to the
メモリトランジスタMTr4mnにデータ”1”を書き込む場合、即ち、メモリトランジスタMTr4mの消去状態から閾値電圧Vthを上げない(電荷蓄積層ECに電子を注入しない)場合、ビット線駆動回路は、ビット線BLnに駆動電圧Vddを印加する。なお、その他の駆動回路は、データ”0”の書き込み時と同様の動作を実行する。このビット線BLnへの駆動電圧Vddの印加により、ドレイン側選択トランジスタSDTrmnのゲート電位とそのソース電位とが同電位になる。これにより、ドレイン側選択トランジスタSDTrmnがオフ状態になり、メモリトランジスタMTr4mnのチャネル形成領域(ボディ部)とワード線WLm4との間の電位差が低減するため、メモリトランジスタMTr4mnの電荷蓄積層ECには電子の注入がおこらない。
When data “1” is written to the memory transistor MTr4 mn , that is, when the threshold voltage Vth is not increased from the erased state of the memory transistor MTr4m (electrons are not injected into the charge storage layer EC), the bit line driving circuit A drive voltage Vdd is applied to n . Note that the other drive circuits perform the same operation as when data “0” is written. The application of the drive voltage Vdd to the bit line BL n, the gate potential of the drain side select transistors SDTr mn and its source potential is the same potential. As a result, the drain side select transistor SDTr mn is turned off, and the potential difference between the channel formation region (body part) of the memory transistor MTr4 mn and the
(消去動作)
データの消去時には、複数のメモリストリングスMSからなるブロック単位でメモリトランジスタのデータの消去を行う。
(Erase operation)
At the time of erasing data, the data in the memory transistor is erased in units of a block composed of a plurality of memory strings MS.
先ず、バックゲート線駆動回路19は、バックゲート線BGに導通電圧Vjを印加する。続いて、選択ブロック(消去したいブロック)において、ソース線SLnの一端に消去電圧Verase(例えば20V)を印加し、また、ソース線SLnをフローティング状態とする。そして、このソース線SLnをフローティング状態にするタイミングと若干時間をずらして、ソース側選択ゲート線駆動回路14は、ソース側選択トランジスタSSTrmnの電位を上昇(例えば15V)させる。同様に、ドレイン側選択ゲート線駆動回路15は、ドレイン側選択トランジスタSDTrmnの電位を上昇(例えば15V)させる。このような動作により、ソース側選択トランジスタSSTrmnのゲート端付近でGIDL(Gate Induced Drain Leak)電流が発生し、生成したホールがメモリトランジスタMTr1mn〜MTr8mnのボディ部となる柱状部CLmnの内部に流れる。一方、電子が、ソース線SLnの方向に流れる。これにより、メモリトランジスタMTrのチャネル形成領域(ボディ部)には消去電圧Veraseに近い電位が伝達するため、ワード駆動回路13が、ワード線WLm1〜WLm8を例えば0Vに設定すると、メモリトランジスタMTr1mn〜MTr8mnの電荷蓄積層ECの電子が、引き抜かれる。つまり、メモリトランジスタMTr1mn〜MTr8mnのデータの消去が行われる。
First, the back gate line driving circuit 19 applies the conduction voltage Vj to the back gate line BG. Subsequently, in the selected block (erase want block), and applying the erase to one end of the source line SL n voltage Verase (e.g. 20V), also a floating state source line SL n. Then, the source line SL n by shifting some time and when to a floating state, the source side selection gate line drive circuit 14, increase the potential of the source side select transistors SSTr mn causes (e.g., 15V). Similarly, the drain side select gate
一方、選択ブロックのメモリトランジスタのデータ消去を行うとき、非選択ブロックにおいては、ワード線WLm1〜WLm8をフローティング状態とする。これにより、メモリトランジスタMTr1mn〜MTr8mnのチャネル形成領域(ボディ部)の電位の上昇とともに、カップリングによってワード線WLm1〜WLm8の電位が上昇する。したがって、ワード線WLm1〜WLm8とメモリトランジスタMTr1〜MTr8mnの電荷蓄積層ECとの間に電位差が生じないため、電荷蓄積層ECから電子の引き抜き(消去)が行われない。
On the other hand, when erasing data of the memory transistors in the selected block, the word lines
(第1実施形態に係る不揮発性半導体記憶装置100の製造方法)
次に、図7〜図46を参照して、第1実施形態に係る不揮発性半導体記憶装置100の製造方法を説明する。図7〜図45の奇数番の図は、メモリトランジスタ領域12を示す断面図である。図7〜図45の奇数番における図において、(a)は、ロウ方向の断面図であり、(b)は、カラム方向の断面図である。図8〜図46の偶数番の図は、メモリトランジスタ領域12の終端及び周辺領域Phを示すカラム方向の断面図である。
(Method for Manufacturing Nonvolatile Semiconductor Memory Device 100 According to First Embodiment)
Next, with reference to FIGS. 7 to 46, a method for manufacturing the nonvolatile semiconductor memory device 100 in accordance with the first embodiment will be described. 7 to 45 are cross-sectional views showing the
先ず、図7及び図8に示すように、周辺領域Phとなる位置の表面にベース領域71を形成した半導体基板Baを用意する。次に、半導体基板Ba上に酸化シリコン(SiO2)及びポリシリコン(p−Si)を堆積させた後、リソグラフィ法やRIE(Reactive Ion Etching)法、イオン注入法を用いて、メモリトランジスタ領域12にて、バックゲート絶縁層21、バックゲート導電層22、及び側壁絶縁層23を形成する。また、周辺領域Phにて、ゲート絶縁層81、ゲート導電層82、及び側壁絶縁層83を形成する。
First, as shown in FIGS. 7 and 8, a semiconductor substrate Ba is prepared in which a
次に、図9及び図10に示すように、周辺領域Phにおいて、半導体基板Baの上面からゲート導電層82(バックゲート導電層22)の上面まで酸化シリコン(SiO2)を堆積させ、層間絶縁層83aを形成する。続いて、メモリトランジスタ領域12において、バックゲート導電層22を堀込み、バックゲートホール24を形成する。バックゲートホール24は、ロウ方向に短手、カラム方向に長手となるような島状の開口部を有するように形成する。バックゲートホール24は、ロウ方向及びカラム方向に所定間隔毎に形成する。次に、バックゲートホール24内を埋めるように窒化シリコン(SiN)を堆積させる。続いて、化学機械研磨法(CMP:Chemical Mechanical Polishing)、又はRIE法でバックゲート導電層22の上部の窒化シリコン(SiN)を除去し、バックゲートホール24内に第1犠牲層91を形成する。なお、図9に示すように、バックゲートホール24は、バックゲート導電層22を貫通しない深さまで形成しているが、バックゲート導電層22を貫通するように形成してもよい。
Next, as shown in FIGS. 9 and 10, in the peripheral region Ph, silicon oxide (SiO 2 ) is deposited from the upper surface of the semiconductor substrate Ba to the upper surface of the gate conductive layer 82 (back gate conductive layer 22), and interlayer insulation is performed.
次に、図11及び図12に示すように、バックゲート導電層22、犠牲層91、ゲート導電層82、及び層間絶縁層83a上に、交互に酸化シリコン(SiO2)、ポリシリコン(p−Si)を積層させ、第1〜第4板状ワード線間絶縁層31a’〜31d’、第1〜第4板状ポリシリコン導電層32a’〜32d’、及び第1板状分離絶縁層33a’を形成する。これら第1〜第4板状ワード線間絶縁層31a’〜31d’、第1〜第4板状ポリシリコン導電層32a’〜32d’、及び第1板状分離絶縁層33a’は、積層方向に直交する方向(ロウ方向、及びカラム方向)に2次元的に広がるように形成される。
Next, as shown in FIGS. 11 and 12, on the back gate
続いて、第1〜第4板状ワード線間絶縁層31a’〜31d’、第1〜第4板状ポリシリコン層32a’〜32d’、及び第1板状分離絶縁層33a’を貫通するように第1メモリホール35aを形成する。また、第1メモリホール35aは、バックゲートホール24のカラム方向の両端付近に整合する位置に形成する。第1メモリホール35a内には、窒化シリコン(SiN)を堆積させ、第2犠牲層92aを形成する。
Subsequently, the first to fourth plate-like word line insulating
続いて、第1板状分離絶縁層33’a上に、交互に酸化シリコン(SiO2)、ポリシリコン(p−Si)を積層させ、第5〜第8板状ワード線間絶縁層31e’〜31h’、第5〜第8板状ポリシリコン層32e’〜32h’、及び第2板状分離絶縁層33b’を形成する。これら第5〜第8板状ワード線間絶縁層31e’〜31h’、第5〜第8板状ポリシリコン層32e’〜32h’、及び第2板状分離絶縁層33b’は、積層方向に直交する方向(ロウ方向、及びカラム方向)に2次元的に広がるように形成される。
Subsequently, silicon oxide (SiO 2 ) and polysilicon (p-Si) are alternately stacked on the first plate-like isolation /
続いて、第2板状分離絶縁層33b’、第5〜第8板状ワード線間絶縁層31e’〜31h’、及び第5〜第8板状ポリシリコン層32e’〜32h’、第1板状分離絶縁層33a’を貫通し、第4板状ワード線ポリシリコン層32d’を掘り込むように第2メモリホール35bを形成する。また、第2メモリホール35bは、第1メモリホール35aに整合する位置に形成する。第2メモリホール35b内には、窒化シリコン(SiN)を堆積させ、第3犠牲層92bを形成する。
Subsequently, the second plate-like
次に、図13及び図14に示すように、第1犠牲層91、第2犠牲層92a、及び第3犠牲層92bを除去する。例えば、第1犠牲層91、第2犠牲層92a、及び第3犠牲層92bの除去は、熱燐酸溶液中で行う。このような図13及び図14に示す工程を経て、再び、第1メモリホール35a、第2メモリホール35b、及びバックゲートホール24が形成される。第1メモリホール35a、第2メモリホール35b、及びバックゲートホール24は、連通しており、ロウ方向からみてU字状に形成されている。続いて、希フッ酸処理により、露出したバックゲート導電層22の表面、及び露出した第1〜第8板状ポリシリコン層32a〜32hの表面を清浄化し、自然酸化膜を除去する。
Next, as shown in FIGS. 13 and 14, the first
続いて、図15及び図16に示すように、バックゲートホール24、第1メモリホール35a、及び第2メモリホール35bに面する側壁、及び第2板状分離絶縁層33b’を覆うように、メモリゲート絶縁層62を形成する。具体的には、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化シリコン(SiO2)を堆積させ、メモリゲート絶縁層62を形成する。
Subsequently, as shown in FIGS. 15 and 16, the side walls facing the
次に、図17及び図18に示すように、メモリゲート絶縁層62上に、アモルファスシリコン(a−Si)を堆積させ、アモルファスシリコン層93を形成する。アモルファスシリコン層93は、中空93aを有するように形成する。換言すると、アモルファスシリコン層93は、バックゲートホール24内、第1メモリホール35a内、及び第2メモリホール35b内を完全に埋めないように形成する。
Next, as shown in FIGS. 17 and 18, amorphous silicon (a-Si) is deposited on the memory
続いて、図19及び図20に示すように、中空93aに面するアモルファスシリコン層93の側壁を熱酸化させ、酸化シリコン(SiO2)を形成する。また、残存したアモルファスシリコン層93を結晶化させ、ポリシリコン(p−Si)を形成し、U字状半導体層63を形成する。また、U字状半導体層63の中空93aに形成された酸化シリコン(SiO2)上に、さらにCVD(Chemical Vapor Deposition)法にて酸化シリコン(SiO2)を堆積し、中空93a内を埋めるように内部絶縁層64を形成する。さらに、CMP処理により、第2板状分離絶縁層33b’上に堆積されたメモリゲート絶縁層62、U字状半導体層63、及び内部絶縁層64を除去する。
Subsequently, as shown in FIGS. 19 and 20, the side wall of the
次に、図21及び図22に示すように、第1〜第8板状ワード線間絶縁層31a’〜31h’、第1〜第8板状ポリシリコン層32a’〜32h ’、及び第1,第2板状分離絶縁層32a’,32b’の周辺領域Ph側の端部を階段状に加工する。この工程は、例えば、レジスト膜のスリミングとRIE(又はリソグラフィ)を繰り返すことによって実行される。
Next, as shown in FIGS. 21 and 22, the first to eighth plate-like inter-wordline insulating
続いて、図23及び図24に示すように、メモリトランジスタ領域12において、第2板状分離絶縁層33b’、及び階段状に加工した端部を覆うように窒化シリコン(SiN)を堆積させ、メモリ保護絶縁層34を形成する。次に、メモリトランジスタ領域12及び周辺領域Phにおいて、メモリ保護絶縁層34の最上面まで酸化シリコン(SiO2)を堆積させ、層間絶縁層43を形成する。
Subsequently, as shown in FIGS. 23 and 24, in the
次に、図25及び図26に示すように、メモリトランジスタ領域12において、ロウ方向に延び、カラム方向に所定間隔を設けて繰り返してライン状にメモリ分離溝94を形成する。メモリ分離溝94は、カラム方向における第1メモリホール35a及び第2メモリホール35bの間に位置するように形成する。メモリ分離溝94は、メモリ保護絶縁層34’、第1〜第8板状ワード線間絶縁層31a’〜31h’、第1〜第8板状ポリシリコン層32a’〜32h’、及び第1,第2分離絶縁層33a’,33b’を貫通するように形成する。
Next, as shown in FIG. 25 and FIG. 26, in the
上記図25及び図26に示すメモリ分離溝94の形成工程によって、第1〜第8板状ワード線間絶縁層31a’〜31h’は、ロウ方向に平行に延びる形状を有し、カラム方向に第1の間隔を設けて繰り返しライン状に形成された第1〜第8ワード線間絶縁層31a〜31hとなる。また、第1〜第8板状ポリシリコン層32a’〜32h’は、ロウ方向に平行に延びる形状を有し、カラム方向に第1の間隔を設けて繰り返しライン状に形成された第1〜第8ワード線導電層32a〜32hとなる。また、第1,第2板状分離絶縁層33a’,33b’は、ロウ方向に平行に延びる形状を有し、カラム方向に第1の間隔を設けて繰り返しライン状に形成された第1,第2分離絶縁層33a,33bとなる。
25 and FIG. 26, the first to eighth plate-like word line insulating
続いて、図27及び図28に示すように、メモリ分離溝94の側面にコバルト(Co)膜をCVD法により堆積させる。この後、更に、RTA(Rapid Thermal Annealing)処理を施すことにより、コバルト膜は、第1〜第8ワード線導電層32a〜32hを構成するポリシリコン(p−Si)と自己整合的に反応し、第1〜第8ワード線導電層32a〜32hの表面にシリサイド膜36を形成する。なお、未反応のコバルト膜は、硫酸・過酸化水素水混合液中で除去する。
Subsequently, as shown in FIGS. 27 and 28, a cobalt (Co) film is deposited on the side surface of the
次に、図29及び図30に示すように、窒化シリコン(SiN)にてメモリ分離溝94を埋め、メモリ保護絶縁層34をメモリ分離溝94内へと延びるように形成する。
Next, as shown in FIGS. 29 and 30, the
続いて、メモリ保護絶縁層34上に、ポリシリコン(p−Si)を堆積させる。そして、メモリ分離溝94と整合する位置で、選択トランジスタ分離溝95を形成する。選択トランジスタ分離溝95は、カラム方向に所定間隔を設けて繰り返しライン状に形成する。この工程によって、ドレイン側導電層41、及びソース側導電層42が形成される。
Subsequently, polysilicon (p-Si) is deposited on the memory
次に、図31及び図32に示すように、ドレイン側導電層41、及びソース側導電層42上に酸化シリコン(SiO2)を堆積させ、選択トランジスタ絶縁層44を形成する。続いて、第2メモリホール35bと整合するように、選択トランジスタ絶縁層44、ドレイン側導電層41、及び層間絶縁層34を貫通するようにドレイン側ホール45aを形成する。また、第2メモリホール35bと整合するように、選択トランジスタ絶縁層44、ソース側導電層42、及び層間絶縁層34を貫通するようにソース側ホール45bを形成する。
Next, as shown in FIGS. 31 and 32, silicon oxide (SiO 2 ) is deposited on the drain-side
次に、図33及び図34に示すように、窒化シリコン(SiN)を堆積させた後、リソグラフィ工程を行う。この工程によって、ドレイン側ホール45a及びソース側ホール45bの側壁にドレイン側ゲート絶縁層61a及びソース側ゲート絶縁層61bを形成する。
Next, as shown in FIGS. 33 and 34, after depositing silicon nitride (SiN), a lithography process is performed. By this step, the drain side
続いて、ドレイン側導電層41及びソース側導電層42より高い所定位置まで、ドレイン側ホール45a及びソース側ホール45b内のゲート絶縁層61aに接するようにポリシリコン(p−Si)を堆積させる。つまり、U字状半導体層63の上面をドレイン側導電層41及びソース側導電層42より高い所定位置まで延ばして形成する。
Subsequently, polysilicon (p-Si) is deposited up to a predetermined position higher than the drain side
次に、図35及び図36に示すように、周辺領域Phにおいて、選択トランジスタ絶縁層44、層間絶縁層43、及びメモリ保護絶縁層34を貫通するように第1プラグホール85aを形成する。第1プラグホール85aは、ベース領域71、ゲート導電層82、バックゲート導電層22、第1〜第8ワード線導電層32a〜32h、ドレイン側導電層41、ソース側導電層42に達するように形成する。なお、図36においては、ソース側導電層42に達する第1プラグホール85aの図示、第1ワード線導電層32a、及び第3〜第8ワード線導電層32c〜32hに達する第1プラグホール85aの図示を省略している。
Next, as shown in FIGS. 35 and 36, the
続いて、図37及び図38に示すように、カラム方向に隣接する各ソース側ホール45bの上部をカラム方向につなぐように選択トランジスタ絶縁層44を堀込み、ソース線配線溝45cを形成する。ソース線配線溝45cは、カラム方向に短手、ロウ方向に長手となる矩形状の開口を有するように形成する。同時に、周辺領域Phにおいては、各第1プラグホール85aの上部にて、選択トランジスタ絶縁層44を掘込み、第1配線溝85bを形成する。
Subsequently, as shown in FIGS. 37 and 38, the select
次に、図39及び図40に示すように、ソース線配線溝45c、及び第1配線溝85b及び第1プラグホール85aを埋めるように、チタン(Ti)、窒化チタン(TiN)、タングステン(W)を順次堆積させる。この後、選択トランジスタ絶縁層44の上面に堆積されたチタン(Ti)、窒化チタン(TiN)、タングステン(W)をCMPにより除去する。上記工程(所謂、デュアルダマシン工程)を経て、ソース線配線溝45cを埋めるようにソース線導電層65を形成する。また、第1プラグホール85aを埋めるように第1プラグ導電層86aを形成し、第1配線溝85bを埋めるように第1配線層86bを形成する。
Next, as shown in FIGS. 39 and 40, titanium (Ti), titanium nitride (TiN), tungsten (W) is formed so as to fill the source
続いて、図41及び図42に示すように、選択トランジスタ絶縁層44上に、酸化シリコン(SiO2)を堆積させ、第1配線絶縁層51を形成する。次に、第1配線絶縁層51を貫通するようにビット線プラグホール56、及び第2プラグホール85cを形成する。ビット線プラグホール56は、ドレイン側ホール45aに整合する位置に形成する。また、第2プラグホール85cは、第1プラグホール85aに整合する位置に形成する。
Subsequently, as shown in FIGS. 41 and 42, silicon oxide (SiO 2 ) is deposited on the select
次に、ビット線プラグホール56及び第2プラグホール85cを埋めるように、チタン(Ti)、窒化チタン(TiN)、及びタングステン(W)を順次堆積する。続いて、第1配線絶縁層51上のチタン(Ti)、窒化チタン(TiN)、及びタングステン(W)をCMPにより除去する。上記図41及び図42に示す工程を経て、ビット線プラグホール56内には、ビット線プラグ層57が形成される。また、第2プラグホール85c内には、第2プラグ導電層86cが形成される。
Next, titanium (Ti), titanium nitride (TiN), and tungsten (W) are sequentially deposited so as to fill the bit
続いて、図43及び図44に示すように、酸化シリコン(SiO2)を堆積させ、第1配線絶縁層51の上面をさらに高く形成する。次に、第1配線絶縁層51を堀込むように、ビット線配線溝56aを形成する。ビット線配線溝56aは、ビット線プラグホール56に整合する位置に形成する。ビット線配線溝56aは、カラム方向に延びるように形成し、且つロウ方向に所定間隔を設けて繰り返しライン状に形成する。また、周辺領域Phにおいて、第1配線絶縁層51を堀込むように、第2配線溝85dを形成する。
Subsequently, as shown in FIGS. 43 and 44, silicon oxide (SiO 2 ) is deposited to form a higher upper surface of the first
次に、ビット線配線溝56a及び第2配線溝85dを埋めるように、タンタル(Ta)−窒化タンタル(TaN)−銅(Cu)を順次堆積させる。続いて、第1配線絶縁層51上のタンタル(Ta)−窒化タンタル(TaN)−銅(Cu)をCMPにより除去する。以上の工程を経て、ビット線配線溝56aには、ビット線導電層55が形成される。また、第2配線溝86dには、第2配線層86dが形成される。
Next, tantalum (Ta) -tantalum nitride (TaN) -copper (Cu) is sequentially deposited so as to fill the bit
続いて、図45及び図46に示すように、第1配線絶縁層51上に酸化シリコン(SiO2)を堆積させ、第2配線絶縁層52を形成する。次に、周辺領域Phにおいて、第2配線絶縁層52を貫通するように、第3プラグホール85eを形成する。第3プラグホール85eは、第2配線溝86dに整合する位置に形成する。続いて、第3プラグホール85eを埋めるように、且つ第2配線絶縁層52の上面の所定高さまで(Ti)−窒化チタン(TiN)−アルミ・銅(AlCu)を順次堆積する。次に、チタン(Ti)−窒化チタン(TiN)−アルミ・銅(AlCu)を所定の形状に加工する。以上の工程を経て、チタン(Ti)−窒化チタン(TiN)−アルミ・銅(AlCu)から第3配線層84が形成される。また、同様の工程を経て、ボンディングパッドが形成される(図示略)。
Subsequently, as shown in FIGS. 45 and 46, silicon oxide (SiO 2 ) is deposited on the first
図45及び図46に続いて、第2配線絶縁層52及び第3配線層84の上に、酸化シリコン(SiO2)及び窒化シリコン(SiN)を堆積させ、第3配線絶縁層53及び第4配線絶縁層54を形成する。以上の工程を経て、図5及び図6に示すような第1実施形態に係る不揮発性半導体記憶装置100が製造される。
45 and 46, silicon oxide (SiO 2 ) and silicon nitride (SiN) are deposited on the second
(第1実施形態に係る不揮発性半導体記憶装置100の効果)
次に、第1実施形態に係る不揮発性半導体記憶装置100の効果について説明する。第1実施形態に係る不揮発性半導体記憶装置100は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置100は、上記製造工程にて説明したように、メモリトランジスタMTrmnとなる各層、及びソース側選択トランジスタSSTrmn,ドレイン側選択トランジスタ層SDTrmnとなる各層を、ワード線WLmnの積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置100を製造することが可能である。
(Effect of Nonvolatile Semiconductor Memory Device 100 According to First Embodiment)
Next, effects of the nonvolatile semiconductor memory device 100 according to the first embodiment will be described. The nonvolatile semiconductor memory device 100 according to the first embodiment can be highly integrated as shown in the stacked structure. In addition, as described in the above manufacturing process, the nonvolatile semiconductor memory device 100 includes each layer serving as the memory transistor MTr mn and each layer serving as the source side selection transistor SSTr mn and the drain side selection transistor layer SDTr mn as word lines. Regardless of the number of stacked layers of WL mn , it can be manufactured with a predetermined number of lithography steps. That is, the nonvolatile semiconductor memory device 100 can be manufactured at a low cost.
また、第1実施形態に係る不揮発性半導体記憶装置100は、U字状半導体層SCmnの連結部JPmn(U字状の下部)に接するバックゲート線BGを有する。そして、このバックゲート線BGは、連結部JPmnにチャネルを形成するバックゲートトランジスタBGTrmnとして機能する。したがって、ノン・ドープに近い状態のU字状半導体層SCmnにて、良好な導通を有するメモリストリングスMSを構成することができる。 In addition, the nonvolatile semiconductor memory device 100 according to the first embodiment includes the back gate line BG in contact with the connection portion JP mn (U-shaped lower portion) of the U-shaped semiconductor layer SC mn . The back gate line BG functions as a back gate transistor BGTr mn that forms a channel in the connection portion JP mn . Therefore, the memory string MS having good conduction can be configured with the U-shaped semiconductor layer SC mn in a state close to non-doping.
また、第1実施形態に係る不揮発性半導体記憶装置100は、ソース線SLn(ソース線導電層65)は、チタン(Ti)−窒化チタン(TiN)−タングステン(W)にて構成されている。したがって、第1実施形態に係る不揮発性半導体記憶装置100は、ソース線SLnをポリシリコン等の半導体により構成した場合と比較して、読み出し速度を向上させることができる。 In the nonvolatile semiconductor memory device 100 according to the first embodiment, the source line SL n (source line conductive layer 65) is composed of titanium (Ti) -titanium nitride (TiN) -tungsten (W). . Accordingly, the nonvolatile semiconductor memory device 100 according to the first embodiment, as compared with the case where the source line SL n by a semiconductor such as polysilicon, can be improved reading speed.
ここで、複数回に分けてポリシリコンを堆積させてU字状半導体層63を形成する比較例を考える。比較例の製造工程においては、例えば、第1メモリホール35a内に、犠牲層91の代わりとして、ポリシリコンを形成する。続いて、ポリシリコンの上部に第5〜第8ワード線導電層32e〜32hを形成し、第2メモリホール35bを形成し、第2メモリホール35b内にメモリゲート絶縁層32を形成する。
Here, consider a comparative example in which the
上記比較例においては、続いて、第2メモリホール35b内にポリシリコンを堆積させる際、第2メモリホール35bの底部(第1メモリホール35a内のポリシリコンの上面)の自然酸化膜をウェット処理によって、除去する必要が生じる。しかしながら、このウェット処理によって、第2メモリホール35b内のメモリゲート絶縁層32をエッチング除去してしまうという問題が生じる。
In the comparative example, subsequently, when polysilicon is deposited in the
また、このような比較例における製造工程では、第1メモリホール35a内のポリシリコンと第2メモリホール35b内のポリシリコンとの間にコンタクト抵抗が生じる。このコンタクト抵抗により、U字状半導体層62を流れる電流は、不安定となる。
Further, in the manufacturing process in such a comparative example, a contact resistance is generated between the polysilicon in the
一方、第1実施形態に係る不揮発性半導体記憶装置100の製造工程においては、ウェット処理を行うことなく、メモリゲート絶縁層62、及びU字状半導体層63を形成することができる。つまり、バックゲートホール24、第1メモリホール35a、及び第2メモリホール35b内に連続したメモリゲート絶縁層62、及びU字状半導体層63を形成している。したがって、第1実施形態に係る不揮発性半導体記憶装置100において、メモリゲート絶縁層62は、エッチング除去されることなく、所定の厚みで形成することができる。また、ウェット処理の必要がなく、メモリゲート絶縁層62を構成する材料の選択の幅が広がる。したがって、メモリゲート絶縁層62を多値化に対応した材料にて構成することも可能である。これによりさらに、メモリ素子の高密度化を図ることができる。
On the other hand, in the manufacturing process of the nonvolatile semiconductor memory device 100 according to the first embodiment, the memory
更に、U字状半導体層63は、連続して形成されているので、第1メモリホール35aと第2メモリホール35bとの境界にコンタクト抵抗を有しない。したがって、第1実施形態に係る不揮発性半導体記憶装置100において、U字状半導体層62は、比較例よりも、安定して電流を流すことが可能である。
Furthermore, since the
また、第1実施形態に係る不揮発性半導体記憶装置100においては、U字状半導体層62は、中空を有して形成されている。この構成により、バックゲートホール24の径、第1メモリホール35aの径、及び第2メモリホール35bの径によらず、一定の厚みを有するU字状半導体層62を形成することが可能である。つまり、第1実施形態に係る不揮発性半導体装置100は、製造時の開口径のバラツキによらず、メモリトランジスタMTrmnの特性を保つことが可能である。
In the nonvolatile semiconductor memory device 100 according to the first embodiment, the
また、第1実施形態に係る不揮発性半導体記憶装置100においては、第1メモリホール35aと第2メモリホール35bとは積層方向にてオーバラップして形成されている。したがって、第1メモリホール35aの中心位置と第2メモリホール35bの中心位置とが、所定長さずれる場合であっても、第1メモリホール35aと第2メモリホール35bとを連通させることができる。つまり、第1実施形態に係る不揮発性半導体記憶装置100は、信頼性を高めることが可能であり、また歩留まりの低下を抑制することができる。
In the nonvolatile semiconductor memory device 100 according to the first embodiment, the
また、第1実施形態に係る不揮発性半導体装置100においては、ドレイン側選択トランジスタ層41、及びソース側選択トランジスタ層42は、堆積させた同一の層から構成する。したがって、第1実施形態に係る不揮発性半導体装置100は、プロセスコストを低減することができる。
Further, in the nonvolatile semiconductor device 100 according to the first embodiment, the drain side
以上のように、第1実施形態に係る不揮発性半導体記憶装置100は、高い信頼性を有し且つ安価に製造することが可能である。 As described above, the nonvolatile semiconductor memory device 100 according to the first embodiment has high reliability and can be manufactured at low cost.
[第2実施形態]
(第2実施形態に係る不揮発性半導体記憶装置の構成)
次に、図47及び図48を参照して、第2実施形態に係る不揮発性半導体記憶装置の構成について説明する。図47は、第2実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部概略斜視図であり、図48は、メモリトランジスタ領域の断面図である。
[Second Embodiment]
(Configuration of Nonvolatile Semiconductor Memory Device According to Second Embodiment)
Next, with reference to FIGS. 47 and 48, the configuration of the nonvolatile semiconductor memory device in accordance with the second embodiment will be explained. FIG. 47 is a partial schematic perspective view of the memory transistor region of the nonvolatile semiconductor memory device according to the second embodiment, and FIG. 48 is a cross-sectional view of the memory transistor region.
図47及び図48に示すように、第2実施形態に係る不揮発性半導体記憶装置においては、第1実施形態と比較して、メモリトランジスタ層30a、及び選択トランジスタ層40aの構成が異なる。
As shown in FIGS. 47 and 48, in the nonvolatile semiconductor memory device according to the second embodiment, the configurations of the
メモリトランジスタ層30a、及び選択トランジスタ層40aにおいては、第1実施形態と比較して、ソース側選択ゲート線SGSm’(ソース側導電層421)、ワード線WLm1’〜WLm8’(第1〜第8ワード線導電層321a〜321h)の構成が異なる。
In the
第2実施形態において、ワード線WLm1’〜WLm8’、及びソース側選択ゲート線SGSm’は、カラム方向に隣接する一対の柱状部CLmn(U字状半導体層63)を取り囲むように形成されている。換言すると、ワード線WLm1’〜WLm8’、及びソース側選択ゲート線SGSm’は、カラム方向に隣接するU字状半導体層Smnを構成する一対の柱状部CLmn毎に分割されている。なお、ドレイン側選択ゲート線SGDmは、第1実施形態と同様の構成を有する。ソース側選択ゲート線SGSm’も、第1実施形態と同様の構成としてもよい。 In the second embodiment, the word line WL m 1'~WL m 8 ', and the source side selection gate line SGS m' surrounds the pair of columnar portions CL mn (U-shaped semiconductor layer 63) adjacent in the column direction It is formed as follows. In other words, the word line WL m 1'~WL m 8 ', and the source side selection gate line SGS m' is divided into a pair of each columnar portion CL mn constituting the U-shaped semiconductor layer S mn adjacent in the column direction Has been. The drain side selection gate line SGD m has the same configuration as the first embodiment. The source side select gate line SGS m ′ may also have the same configuration as in the first embodiment.
(第2実施形態に係る不揮発性半導体記憶装置の製造方法)
次に、第2実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。第2実施形態に係る不揮発性半導体記憶装置の製造工程においては、第1実施形態の図25及び図26に示す工程にて、カラム方向に隣接する各U字状半導体層63の間に、メモリ分離溝94を形成しない。換言すると、第2実施形態に係る不揮発性半導体記憶装置の製造工程においては、各U字状半導体層63のカラム方向の中心にのみにメモリ分離溝94を形成する。この後、第1実施形態と同様の工程を経て、第2実施形態に係る不揮発性半導体記憶装置は製造される。
(Method for Manufacturing Nonvolatile Semiconductor Memory Device According to Second Embodiment)
Next, a method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment will be described. In the manufacturing process of the nonvolatile semiconductor memory device according to the second embodiment, in the process shown in FIGS. 25 and 26 of the first embodiment, a memory is provided between each
(第2実施形態に係る不揮発性半導体記憶装置の効果)
第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。
(Effects of Nonvolatile Semiconductor Memory Device According to Second Embodiment)
The nonvolatile semiconductor memory device according to the second embodiment has the same effects as those of the first embodiment.
また、第2実施形態に係る不揮発性半導体記憶装置において、ワード線WLm5’〜WLm8’、及びソース側選択ゲート線SGSm’は、カラム方向に隣接する一対の柱状部CLmを取り囲むように形成されている。つまり、ワード線WLm1’〜WLm8’、及びソース側選択ゲート線SGSm’は、第1実施形態と比較して、カラム方向に幅広に形成されている。これにより、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と比較して、第1プラグ導電層86aとソース側選択ゲート線SGSm’(ソース側導電層421)との間のコンタクト抵抗、及び第1プラグ導電層86aとワード線WLm1’〜WLm8’(第1〜第8ワード線導電層321a〜321h)との間のコンタクト抵抗を低減させることができる。
In the nonvolatile semiconductor memory device according to the second embodiment, the word lines WL m 5 ′ to WL m 8 ′ and the source side select gate line SGS m ′ include a pair of columnar portions CL m adjacent in the column direction. It is formed so as to surround it. That is, the word line WL m 1'~WL m 8 ', and the source side selection gate line SGS m' is different from the first embodiment, is formed wider in the column direction. Thereby, the non-volatile semiconductor storage device according to the second embodiment is provided between the first plug
また、第2実施形態に係る不揮発性半導体装置は、第1実施形態と比較して、その製造工程において、カラム方向に隣接するU字状半導体層63の間に、メモリ分離溝94を形成しない。したがって、第1実施形態の図27及び図28に示す工程(シリサイド工程)を行う際、金属膜を形成する部分のアスペクト比を低下させることができるので、そのシリサイド工程におけるプロセス安定性を向上させることができる。
Further, in the non-volatile semiconductor device according to the second embodiment, the
[第3実施形態]
(第3実施形態に係る不揮発性半導体記憶装置の構成)
次に、図49及び図50を参照して、第3実施形態に係る不揮発性半導体記憶装置の構成について説明する。図49は、第3実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部概略斜視図であり、図50は、メモリトランジスタ領域の断面図である。
[Third Embodiment]
(Configuration of Nonvolatile Semiconductor Memory Device According to Third Embodiment)
Next, with reference to FIGS. 49 and 50, the structure of the nonvolatile semiconductor memory device in accordance with the third embodiment will be explained. 49 is a partial schematic perspective view of the memory transistor region of the nonvolatile semiconductor memory device according to the third embodiment, and FIG. 50 is a cross-sectional view of the memory transistor region.
図49及び図50に示すように、第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と比較して、バックゲート線BG’(バックゲートトランジスタ層20a)の構成が異なる。第3実施形態に係るバックゲート線BG’(バックゲートトランジスタ層20a)は、第1バックゲート線BG1’(第1バックゲート導電層22a)、及び第1バックゲート線BG1’(第1バックゲート導電層22a)の上部に形成された第2バックゲート線BG2’(第2バックゲート導電層22b)を有する。第1バックゲート線BG1’(第1バックゲート導電層22a)は、第1実施形態と同様に連結部JPmn(U字状半導体層63の下部)の下面を及び側面を覆い且つ上面と同じ高さまで形成されている。第2バックゲート線BG2’(第2バックゲート導電層22b)は、連結部JPmn(連結部63a)の上面を覆うように形成されている。
As shown in FIGS. 49 and 50, the nonvolatile semiconductor memory device according to the third embodiment differs from the first embodiment in the configuration of the back gate line BG ′ (back
(第3実施形態に係る不揮発性半導体記憶装置の製造方法)
次に、第3実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態の図11及び図12に示す工程を経て、第1バックゲート導電層22aを形成する。続いて、第1犠牲層91を形成した後、第1犠牲層91上にポリシリコンを堆積させ、さらに第2バックゲート導電層22bを形成する。この後、第1実施形態の図13〜図46に示す工程を経て、図50に示す第3実施形態に係る不揮発性半導体記憶装置が製造される。
(Method for Manufacturing Nonvolatile Semiconductor Memory Device According to Third Embodiment)
Next, a method for manufacturing the nonvolatile semiconductor memory device according to the third embodiment will be described. In the nonvolatile semiconductor memory device according to the third embodiment, the first back gate
(第3実施形態に係る不揮発性半導体記憶装置の効果)
第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。
(Effects of Nonvolatile Semiconductor Memory Device According to Third Embodiment)
The nonvolatile semiconductor memory device according to the third embodiment has the same effects as those of the first embodiment.
また、第3実施形態に係る不揮発性半導体記憶装置は、連結部JPmnの下面及び側面を覆い且つ上面と同じ高さまで形成された第1バックゲート線BG1’、及び連結部JPmnの上端を覆う第2バックゲート線BG2’を有する。したがって、第1バックゲート線BG1’及び第2バックゲート線BG2’により、連結部JPmnの全周に亘ってチャネルを形成することができる。つまり、第3実施形態に係る不揮発性半導体記憶装置は、第1及び第2実施形態と比較して、連結部JPmnをさらに低抵抗化することができる。 The nonvolatile according to the third embodiment a semiconductor memory device, a first back gate line BG1 formed to the same height as the and top covers the lower and side surfaces of the connecting portions JPmn ', and covers the upper end of the connecting portion JP mn A second back gate line BG2 ′ is included. Accordingly, the first back gate line BG1 ′ and the second back gate line BG2 ′ can form a channel over the entire circumference of the connection portion JPmn . That is, the nonvolatile semiconductor memory device according to the third embodiment can further reduce the resistance of the connecting portion JP mn as compared with the first and second embodiments.
また、製造工程において、上記第2バックゲート線BG2’の厚みを変えることにより、第1及び第2実施形態と比較して、最下層のワード線WLmnと連結部JPmnとの間の距離を容易に設計変更することが可能である。 Further, in the manufacturing process, by changing the thickness of the second back gate line BG2 ′, the distance between the lowermost word line WL mn and the connecting portion JP mn as compared with the first and second embodiments. It is possible to change the design easily.
[第4実施形態]
(第4実施形態に係る不揮発性半導体記憶装置の構成)
次に、図51を参照して、第4実施形態に係る不揮発性半導体記憶装置の構成について説明する。図51は、第4実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部概略上面図である。
[Fourth Embodiment]
(Configuration of Nonvolatile Semiconductor Memory Device According to Fourth Embodiment)
Next, the configuration of the nonvolatile semiconductor memory device according to the fourth embodiment will be described with reference to FIG. FIG. 51 is a partial schematic top view of the memory transistor region of the nonvolatile semiconductor memory device according to the fourth embodiment.
図51に示すように、第4実施形態に係る不揮発性半導体記憶装置は、第1実施形態と比較して、ワード線WLmn’’の構成が異なる。 As shown in FIG. 51, the nonvolatile semiconductor memory device according to the fourth embodiment differs from the first embodiment in the configuration of the word line WL mn ″.
第4実施形態において、各ワード線WLmn’’は、積層方向の各位置においてロウ方向及びカラム方向に2次元に広がる形状を有する。また、上面からみて、各ワード線WLmn’’は、ロウ方向の所定位置Aを中心に櫛刃形状となるように破断されている。そして、各ワード線WLmn’’が破断された領域Bの上層にビット線BLが形成されている。つまり、この領域Bが、メモリトランジスタ領域12’として機能する。
In the fourth embodiment, each word line WLmn ″ has a shape that extends two-dimensionally in the row direction and the column direction at each position in the stacking direction. Further, as viewed from the top, each word line WLmn ″ is broken so as to have a comb-blade shape around a predetermined position A in the row direction. A bit line BL is formed in an upper layer of the region B where each word line WLmn ″ is broken. That is, this region B functions as the
(第4実施形態に係る不揮発性半導体記憶装置の効果)
第4実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。
(Effects of Nonvolatile Semiconductor Memory Device According to Fourth Embodiment)
The nonvolatile semiconductor memory device according to the fourth embodiment has the same effects as those of the first embodiment.
また、第4実施形態に係る不揮発性半導体記憶装置において、上面からみて、各ワード線WLmn’’は、積層方向の各位置においてロウ方向及びカラム方向に2次元に広がる形状を有する。また、上面からみて、各ワード線WLmn’’は、ロウ方向の所定位置Aを中心に櫛刃形状となるように破断されている。したがって、第4実施形態に係る不揮発性半導体記憶装置は、第1〜第3実施形態のようにワード線WLmnをライン状に加工しないため、第1〜第3実施形態よりも製造工程を容易に行うことができる。また、上記ワード線WLmn’’の構成から、ワード線駆動回路13を共通化することができる。したがって、第4実施形態に係る不揮発性半導体記憶装置は、ワード線駆動回路13等を含む制御回路の占有面積を縮小化することができる。 In the nonvolatile semiconductor memory device according to the fourth embodiment, each word line WLmn ″ has a shape that extends two-dimensionally in the row direction and the column direction at each position in the stacking direction when viewed from above. Further, as viewed from the top, each word line WLmn ″ is broken so as to have a comb-blade shape around a predetermined position A in the row direction. Therefore, since the nonvolatile semiconductor memory device according to the fourth embodiment does not process the word line WLmn in a line shape unlike the first to third embodiments, the manufacturing process is easier than the first to third embodiments. It can be carried out. Further, the word line drive circuit 13 can be shared by the configuration of the word line WLmn ″. Therefore, the nonvolatile semiconductor memory device according to the fourth embodiment can reduce the area occupied by the control circuit including the word line driving circuit 13 and the like.
[その他実施形態]
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
[Other embodiments]
Although one embodiment of the nonvolatile semiconductor memory device has been described above, the present invention is not limited to the above-described embodiment, and various modifications, additions, substitutions, and the like can be made without departing from the spirit of the invention. Is possible.
例えば、上記第1実施形態において、バックゲート線BGは、読み出し動作、書き込み動作、消去動作の実行に際して、導通電圧Vjを印加する構成としたが、通常時においても導通電圧Vjを印加する構成としてもよい。 For example, in the first embodiment, the back gate line BG is configured to apply the conduction voltage Vj when executing the read operation, the write operation, and the erase operation. However, the back gate line BG is configured to apply the conduction voltage Vj even during normal operation. Also good.
また、上記第1実施形態において、バックゲート導電層22は、U字状半導体層63の連結部63aの下面及び側面を覆う構成であるが、バックゲート導電層22は、連結部63aの側面のみを覆う構成としてもよい。また、バックゲート導電層22は、連結部63aの底面のみを覆う構成としてもよい。
In the first embodiment, the back gate
100…不揮発性半導体記憶装置、12…メモリトランジスタ領域、13…ワード線駆動回路、14…ソース側選択ゲート線駆動回路、15…ドレイン側選択ゲート線駆動回路、16…センスアンプ、17…ソース線駆動回路、18…バックゲートトランジスタ駆動回路、20,20a…バックゲートトランジスタ層、30,30a…メモリトランジスタ層、40,40a…選択トランジスタ層、Ba…半導体基板、CLmn…U字状半導体、MTr1mn〜MTr8mn…メモリトランジスタ、SSTrmn…ソース側選択トランジスタ、SDTrmn…ドレイン側選択トランジスタ、BGTrmn…バックゲートトランジスタ。 DESCRIPTION OF SYMBOLS 100 ... Nonvolatile semiconductor memory device, 12 ... Memory transistor area | region, 13 ... Word line drive circuit, 14 ... Source side selection gate line drive circuit, 15 ... Drain side selection gate line drive circuit, 16 ... Sense amplifier, 17 ... Source line Drive circuit, 18 ... back gate transistor drive circuit, 20, 20a ... back gate transistor layer, 30, 30a ... memory transistor layer, 40, 40a ... select transistor layer, Ba ... semiconductor substrate, CLmn ... U-shaped semiconductor, MTr1 mn to MTr8 mn ... memory transistor, SSTr mn ... source side selection transistor, SDTr mn ... drain side selection transistor, BGTr mn ... back gate transistor.
Claims (11)
前記メモリストリングスは、
基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と、
前記柱状部の側面を取り囲んで形成された電荷蓄積層を含む第1の絶縁膜と、
前記柱状部の側面及び前記第1の絶縁膜を取り囲んで形成された第1導電層と、
前記連結部の周囲に形成される第2の絶縁膜と、
前記連結部に前記第2の絶縁膜を介して形成され且つ前記第1導電層の垂直下方に配置される第2導電層と
を備える
ことを特徴とする不揮発性半導体記憶装置。 A non-volatile semiconductor memory device having a plurality of memory strings in which a plurality of electrically rewritable memory cells are connected in series,
The memory strings are
A semiconductor layer having a pair of columnar portions extending in a direction perpendicular to the substrate, and a connecting portion formed to connect the lower ends of the pair of columnar portions;
A first insulating film including a charge storage layer formed surrounding a side surface of the columnar part;
A first conductive layer formed surrounding a side surface of the columnar part and the first insulating film;
A second insulating film formed around the connecting portion;
A non-volatile semiconductor memory device comprising: a second conductive layer formed in the connecting portion via the second insulating film and disposed vertically below the first conductive layer .
ことを特徴とする請求項1乃至3に記載の不揮発性半導体記憶装置。 When the direction connecting the pair of columnar portions to the first direction, claim wherein each of the first conductive layer is characterized by being divided for each said pillar portion adjacent to said first direction 1 4. The nonvolatile semiconductor memory device according to any one of items 3 to 3.
ことを特徴とする請求項1乃至3に記載の不揮発性半導体記憶装置。 When the direction connecting the pair of columnar portions to the first direction, each of said first conductive layer that is divided into a plurality of each of the columnar portions constituting the semiconductor layer adjacent to said first direction The nonvolatile semiconductor memory device according to claim 1, wherein
前記第3の絶縁膜を取り囲んで形成された第4導電層と
を更に備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置。 A third insulating film formed surrounding the upper side surface of the columnar part;
The nonvolatile semiconductor memory device according to claim 1, further comprising: a fourth conductive layer formed surrounding the third insulating film.
前記一対の柱状部を結ぶ方向を第1方向とし、前記積層方向及び前記第1方向に対し垂直な方向を第2方向とした場合、前記第1導電層は、前記第2方向において互いに噛み合う一対の櫛刃形状の導電層とされていることを特徴とする請求項1記載の不揮発性半導体記憶装置。 A plurality of the first conductive layers are stacked in the stacking direction,
When a direction connecting the pair of columnar portions is a first direction and a direction perpendicular to the stacking direction and the first direction is a second direction, the first conductive layer is a pair that meshes with each other in the second direction. 2. The nonvolatile semiconductor memory device according to claim 1, wherein the conductive layer has a comb-blade shape.
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