JP5888917B2

JP5888917B2 - Semiconductor memory

Info

Publication number: JP5888917B2
Application number: JP2011210579A
Authority: JP
Inventors: 和一郎藤枝
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2011-09-27
Filing date: 2011-09-27
Publication date: 2016-03-22
Anticipated expiration: 2031-09-27
Also published as: JP2013073640A

Description

本発明は、半導体メモリに関し、特に複数のメモリセルで１データを記憶する半導体メモリに関する。 The present invention relates to a semiconductor memory, and more particularly to a semiconductor memory that stores one data in a plurality of memory cells.

高速化及び低消費電力化を図る半導体メモリとして、一対のメモリセルで１ビット分のデータを記憶するようにした半導体メモリが知られている（例えば、特許文献１又は２参照）。この半導体メモリでは、一対のメモリセルは２つのトランジスタで構成されており、これらトランジスタ各々のゲート端には共通のワード線、各々のドレイン端にはビット線が個別に接続されている。 2. Description of the Related Art A semiconductor memory in which 1-bit data is stored in a pair of memory cells is known as a semiconductor memory for achieving high speed and low power consumption (see, for example, Patent Document 1 or 2). In this semiconductor memory, a pair of memory cells is composed of two transistors, and a common word line is connected to the gate ends of these transistors, and a bit line is individually connected to each drain end.

この半導体メモリにデータを書き込む場合、データの値（０又は１）に基づき、一対のメモリセルの内の一方又は他方だけに所定量の電荷を蓄積させる。尚、メモリセル内に蓄積させる電荷量を所定量に到らせるべく、メモリセルに印加する書込電圧を段階的に増加させつつ各段階毎にデータの読み出しを行い、その読出電流値が所定閾値よりも低下したか否かを判定するベリファイ処理を実行する。この際、読出電流値が所定閾値より低下したらメモリセルに対する書き込みが終了したと判断する。かかるデータ書き込みの終了後、上記した一対のメモリセルから読み出しを行うと、電荷が蓄積されていないメモリセルからは電流が送出される一方、所定量の電荷が蓄積されたメモリセルからは電流が送出されない。そこで、かかる半導体メモリからデータを読み出す場合には、一対のメモリセルから夫々のビット線を介して読み出された読出信号同士の差を差動増幅回路で求め、その差に基づき、読み出されたデータの値（０又は１）を判定する。 When data is written to the semiconductor memory, a predetermined amount of charge is accumulated only in one or the other of the pair of memory cells based on the data value (0 or 1). In order to reach a predetermined amount of charge to be accumulated in the memory cell, data is read at each stage while increasing the write voltage applied to the memory cell in stages, and the read current value is predetermined. A verify process for determining whether or not the threshold value has fallen below the threshold value is executed. At this time, if the read current value falls below a predetermined threshold value, it is determined that the writing to the memory cell is completed. When data is read from the pair of memory cells after the data writing is completed, a current is sent from the memory cell in which no charge is stored, while a current is sent from the memory cell in which a predetermined amount of charge is stored. Not sent out. Therefore, when reading data from such a semiconductor memory, a difference between read signals read from the pair of memory cells via the respective bit lines is obtained by a differential amplifier circuit, and the data is read based on the difference. The data value (0 or 1) is determined.

また、メモリセルに書き込まれたデータを書き換える場合には、データを一度消去してその後新たにデータを書き込む。尚、データが消去された状態とは、その読出時に一対のトランジスタから共に電流が送出されるような電荷の蓄積状態である。 In addition, when data written in a memory cell is rewritten, the data is once erased and then newly written. Note that the state in which data is erased is a charge accumulation state in which current is sent from a pair of transistors at the time of reading.

従って、このデータが消去された状態で上記したベリファイ処理によるデータ書き込みを行うと、そのベリファイ処理の初期段階では、一対のメモリセルから共に略同一の電流が送出される為、上記した差動増幅回路が不安定な状態となる。 Accordingly, when data is written by the above-described verify process in a state where this data is erased, substantially the same current is sent from the pair of memory cells at the initial stage of the verify process. The circuit becomes unstable.

よって、本来、データが消去された状態では、これをデータ値「１」が書き込まれた状態であると判定しなければならないが、差動増幅回路が不安定な状態となるので判定結果に誤りが生じてしまうという問題があった。 Therefore, originally, in the state where the data is erased, it must be determined that the data value “1” is written, but since the differential amplifier circuit becomes unstable, the determination result is incorrect. There was a problem that would occur.

特許第２５３７２６４号公報Japanese Patent No. 2537264 特開２００８−１１７５１０号公報JP 2008-117510 A

本発明は、読み出しデータの精度を高めることが可能な半導体メモリを提供することを目的とする。 An object of the present invention is to provide a semiconductor memory capable of improving the accuracy of read data.

本発明による半導体メモリは、第１ビット線に接続されている第１記憶素子及び第２ビット線に接続されている第２記憶素子を各々が含む複数のメモリセルを有する半導体メモリであって、前記メモリセルの１つから前記第１及び第２ビット線各々を介して読み出された読出信号同士の差分に基づいて前記メモリセルから読み出されたデータの値を判定して暫定読出データを得るデータ判定部と、前記第１及び第２ビット線に共に電流が流れているか否かを検出することにより前記メモリセルの１つがデータ消去状態にあるか否かを示す消去状態検出信号を生成する消去状態検出部と、前記消去状態検出信号が前記データ消去状態を示さない場合には前記暫定読出データを前記メモリセルの１つからの読出データとして出力する一方、前記消去状態検出信号が前記データ消去状態を示す場合には固定のデータ値を前記読出データとして出力する読出データ出力部と、を有する。 A semiconductor memory according to the present invention is a semiconductor memory having a plurality of memory cells each including a first memory element connected to a first bit line and a second memory element connected to a second bit line, Temporary read data is obtained by determining a value of data read from the memory cell based on a difference between read signals read from one of the memory cells via the first and second bit lines. And obtaining an erase state detection signal indicating whether one of the memory cells is in a data erase state by detecting whether a current flows through both the first and second bit lines. An erasure state detecting unit that outputs the provisional read data as read data from one of the memory cells when the erase state detection signal does not indicate the data erase state. State detection signal has a read data output unit for outputting the data value of the fixed as the read data to indicate the data erased state.

本発明においては、メモリセルから第１及び第２ビット線を介して読み出された読出信号同士の差分に基づき読出データの値を判定するにあたり、上記第１及び第２ビット線に共に電流が流れている場合にはメモリセルがデータ消去状態にあると判断し、この際、上記の如く判定したデータの値に拘わらず固定のデータ値を読出データとして出力するようにしている。よって、読み出し時において第１及び第２ビット線に共に電流が送出されてしまうという、データ消去状態にあるメモリセルからでも、精度良くその状態を示す読出データ信号を生成することが可能となる。 In the present invention, when determining the value of the read data based on the difference between the read signals read from the memory cell via the first and second bit lines, current is applied to both the first and second bit lines. If it is flowing, it is determined that the memory cell is in the data erasure state, and at this time, a fixed data value is output as read data regardless of the data value determined as described above. Therefore, it is possible to accurately generate a read data signal indicating the state even from a memory cell in a data erase state in which current is sent to both the first and second bit lines during reading.

本発明に係る半導体メモリの構成を示すブロック図である。1 is a block diagram showing a configuration of a semiconductor memory according to the present invention. メモリセルＴＣの内部構成を示す回路図である。It is a circuit diagram which shows the internal structure of the memory cell TC. プリチャージ部７によるプリチャージ動作を示すタイムチャートである。3 is a time chart showing a precharge operation by a precharge unit 7; データ判定部８の内部構成を示す回路図である。4 is a circuit diagram showing an internal configuration of a data determination unit 8. FIG. 消去状態検出部９の内部構成を示す回路図である。3 is a circuit diagram showing an internal configuration of an erase state detection unit 9. FIG. 図１に示す半導体メモリにおける読み出し動作を示すタイムチャートである。2 is a time chart showing a read operation in the semiconductor memory shown in FIG. 1.

本発明に係る半導体メモリは、メモリセル（ＴＣ）から第１及び第２ビット線（ＢＬ、ＢＬＣ）を介して読み出された読出信号同士の差分に基づき暫定的な読出データの値（ＲＤ）を判定しつつ（８）、上記第１及び第２ビット線に共に電流が流れているか否かを検出することによりメモリセルがデータ消去状態にあるか否かを検出する（９）。この際、メモリセルがデータ消去状態では無い場合には、上記した暫定的な読出データの値をそのまま読出データとして出力する一方、メモリセルがデータ消去状態である場合には固定のデータ値を読出データとして出力する（１０）。 The semiconductor memory according to the present invention has a provisional read data value (RD) based on a difference between read signals read from the memory cell (TC) via the first and second bit lines (BL, BLC). Whether or not the memory cell is in the data erasure state is detected by detecting whether or not a current flows through both the first and second bit lines (9). At this time, if the memory cell is not in the data erased state, the above-described provisional read data value is output as it is as read data, while if the memory cell is in the data erased state, a fixed data value is read out. Output as data (10).

以下、図面を参照して本発明の実施形態について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明による半導体メモリの概略構成を示すブロック図である。 FIG. 1 is a block diagram showing a schematic configuration of a semiconductor memory according to the present invention.

図１において、メモリセルブロック１には、ワード線ＷＬ_０〜ＷＬ_ｎと、夫々一対のビット線（ＢＬ_０、ＢＬＶ_０）〜（ＢＬ_ｍ、ＢＬＶ_ｍ）とが交叉して形成されており、一対のビット線及びワード線の交叉部にメモリセルＴＣ_００〜ＴＣ_ｍｎが配置されている。 In FIG. 1, in the memory cell block 1, word lines WL _{0 to} WL _n and a pair of bit lines (BL ₀ , BLV ₀ ) to (BL _m , BLV _m ) are formed so as to cross each other. Memory cells TC _{00 to} TC _mn are arranged at the intersection of a pair of bit lines and word lines.

図２は、各メモリセルＴＣの内部構成の一例を示す回路図である。 FIG. 2 is a circuit diagram showing an example of the internal configuration of each memory cell TC.

図２において、メモリセルＴＣは、夫々がｎチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)である、第１の記憶素子としてのトランジスタＱ１及び第２の記憶素子としてのトランジスタＱ２から構成される。トランジスタＱ１及びＱ２各々のソース端子には接地電位ＧＮＤが印加されており、各々のゲート端子にはワード線ＷＬが接続されている。また、トランジスタＱ１のドレイン端子には第１のビット線としてのビット線ＢＬが接続されており、トランジスタＱ２のドレイン端子には第２のビット線としてのビット線ＢＬＶが接続されている。ここで、ワード線ＷＬに論理レベル１のワード線選択信号を供給しつつビット線ＢＬＶを接地電位に設定し、ビット線ＢＬに書込電圧を印加すると、トランジスタＱ１及びＱ２の内のＱ１のみがオン状態となり、このトランジスタＱ１側に電荷が蓄積される。かかる状態でワード線ＷＬに論理レベル１のワード線選択信号を供給すると、トランジスタＱ１及びＱ２の内で電荷が蓄積されていない方、つまりトランジスタＱ２のみがオン状態となりビット線ＢＬＶに電流が送出される。尚、電荷が蓄積されたトランジスタＱ１の方はオフ状態となり、ビット線ＢＬには電流が送出されない。この状態が、論理レベル１のデータが書き込まれた状態である。一方、ワード線ＷＬに論理レベル１のワード線選択信号を供給しつつビット線ＢＬを接地電位に設定し、ビット線ＢＬＶに書込電圧を印加すると、トランジスタＱ１及びＱ２の内のＱ２のみがオン状態となり、このトランジスタＱ２側に電荷が蓄積される。かかる状態でワード線ＷＬに論理レベル１のワード線選択信号を供給すると、トランジスタＱ１及びＱ２の内で電荷が蓄積されていない方、つまりトランジスタＱ１のみがオン状態となりビット線ＢＬに電流が送出される。尚、電荷が蓄積されたトランジスタＱ２の方はオフ状態となり、ビット線ＢＬＶには電流が送出されない。この状態が、論理レベル０のデータが書き込まれた状態である。 In FIG. 2, each of the memory cells TC is an n-channel MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor), and includes a transistor Q1 as a first memory element and a transistor Q2 as a second memory element. Composed. A ground potential GND is applied to the source terminals of the transistors Q1 and Q2, and a word line WL is connected to each gate terminal. A bit line BL as a first bit line is connected to the drain terminal of the transistor Q1, and a bit line BLV as a second bit line is connected to the drain terminal of the transistor Q2. Here, if the bit line BLV is set to the ground potential while supplying the word line selection signal of the logic level 1 to the word line WL, and the write voltage is applied to the bit line BL, only Q1 of the transistors Q1 and Q2 is applied. The transistor is turned on, and charges are accumulated on the transistor Q1 side. When a word line selection signal of logic level 1 is supplied to the word line WL in such a state, only one of the transistors Q1 and Q2 in which no charge is accumulated, that is, the transistor Q2 is turned on and current is sent to the bit line BLV. The Note that the transistor Q1 in which charge is accumulated is turned off, and no current is sent to the bit line BL. This state is a state in which logic level 1 data is written. On the other hand, when the bit line BL is set to the ground potential while supplying the word line selection signal of the logic level 1 to the word line WL and the write voltage is applied to the bit line BLV, only Q2 of the transistors Q1 and Q2 is turned on. The charge is accumulated on the transistor Q2 side. When a word line selection signal of logic level 1 is supplied to the word line WL in such a state, only one of the transistors Q1 and Q2 in which no charge is accumulated, that is, the transistor Q1 is turned on and current is sent to the bit line BL. The Note that the transistor Q2 in which charge is accumulated is turned off, and no current is sent to the bit line BLV. This state is a state in which data of logic level 0 is written.

入力バッファ部２は、入力データ信号として、書込対象となるデータ（以下、書込データと称する）及びその書き込み番地を示すアドレスデータが供給された場合には、これらを取り込んで記憶する。この際、入力バッファ部２は、かかるアドレスデータをロウデコーダ３に供給すると共にアドレスデータ及び書込データをカラムデコーダ４に供給する。また、入力バッファ部２は、入力データ信号として、読み出すべきデータの番地を示すアドレスデータが供給された場合には、このアドレスデータを一旦、取り込んで記憶し、これをロウデコーダ３及びカラムデコーダ４に供給する。 When the input buffer 2 is supplied with data to be written (hereinafter referred to as write data) and address data indicating the write address as input data signals, the input buffer 2 captures and stores them. At this time, the input buffer unit 2 supplies the address data to the row decoder 3 and also supplies the address data and write data to the column decoder 4. In addition, when the address data indicating the address of the data to be read is supplied as the input data signal, the input buffer unit 2 temporarily captures and stores the address data, and stores the address data in the row decoder 3 and the column decoder 4. To supply.

ロウデコーダ３は、ワード線ＷＬ_０〜ＷＬ_ｎの内で上記したアドレスデータによって示される番地に対応したワード線ＷＬにはこのワード線ＷＬを選択状態に設定すべき論理レベル１のワード線選択信号を供給し、それ以外のワード線ＷＬの各々にはワード線ＷＬを非選択状態に設定させるべき論理レベル０のワード線選択信号を供給する。 The row decoder 3 has a logic level 1 word line selection signal for setting the word line WL to the selected state for the word line WL corresponding to the address indicated by the address data among the word lines WL _{0 to} WL _n. Is supplied to each of the other word lines WL, and a logic level 0 word line selection signal for setting the word line WL to a non-selected state is supplied.

カラムデコーダ４は、一対のビット線（ＢＬ_０、ＢＬＶ_０）〜（ＢＬ_ｍ、ＢＬＶ_ｍ）各々の内から、上記したアドレスデータによって示される番地に対応した一対のビット線ＢＬ及びＢＬＶを選択すべきビット線選択信号をビット線選択部６に供給する。 The column decoder 4 selects a pair of bit lines BL and BLV corresponding to the address indicated by the address data from each of the pair of bit lines (BL ₀ , BLV ₀ ) to (BL _m , BLV _m ). A power bit line selection signal is supplied to the bit line selection unit 6.

コントロール部５は、上記した如きアドレスデータが供給される度、或いはアドレスデータの値が変化する度に、図３に示す如きプリチャージ期間ＰＴに亘り論理レベル０となるパルス状のプリチャージ信号ｐｒｅｂを生成してプリチャージ部７に供給する。また、コントロール部５は、プリチャージ信号ｐｒｅｂによるパルスの印加直後、つまり図３に示す如きプリチャージ信号ｐｒｅｂが論理レベル０の状態から論理レベル１の状態への遷移に応じて、論理レベル１の状態から論理レベル０の状態に遷移する活性化信号ｓｅｎｎを生成してデータ判定部８に供給する。 Each time the address data as described above is supplied or the value of the address data changes, the control unit 5 performs a pulse-like precharge signal preb that becomes a logic level 0 for the precharge period PT as shown in FIG. Is supplied to the precharge unit 7. Further, the controller 5 immediately after the application of the pulse by the precharge signal preb, that is, in response to the transition of the precharge signal preb from the logic level 0 state to the logic level 1 state as shown in FIG. An activation signal senn that transitions from a state to a logic level 0 state is generated and supplied to the data determination unit 8.

ビット線選択部６は、一対のビット線（ＢＬ_０、ＢＬＶ_０）〜（ＢＬ_ｍ、ＢＬＶ_ｍ）の内から、上記したビット線選択信号によって示される一対のビット線ＢＬ及びＢＬＶを選択し、この選択したビット線ＢＬ及びＢＬＶと、一対の出力線ＩＯ及びＩＯＶとを電気的に接続する。これにより、ビット線選択部６は、選択したビット線ＢＬ及びＢＬＶ上に夫々読み出された読出信号を一対の出力線ＩＯ及びＩＯＶを介してデータ判定部８及び消去状態検出部９に供給する。 The bit line selection unit 6 selects a pair of bit lines BL and BLV indicated by the bit line selection signal from the pair of bit lines (BL ₀ , BLV ₀ ) to (BL _m , BLV _m ), The selected bit lines BL and BLV are electrically connected to the pair of output lines IO and IOV. As a result, the bit line selection unit 6 supplies read signals read on the selected bit lines BL and BLV to the data determination unit 8 and the erased state detection unit 9 via the pair of output lines IO and IOV, respectively. .

プリチャージ部７は、夫々がｐチャネル型のＭＯＳＦＥＴである２つのトランジスタ７１及び７２から構成される。トランジスタ７１及び７２各々のソース端子には電源電圧ＶＤＤが印加されており、各々のゲート端子にはプリチャージ信号ｐｒｅｂが供給されている。また、トランジスタ７１のドレイン端子は出力線ＩＯに接続されており、トランジスタ７２のドレイン端子が出力線ＩＯＶに接続されている。トランジスタ７１及び７２は、プリチャージ信号ｐｒｅｂが論理レベル０の状態にある間にのみオン状態となり、電源電圧ＶＤＤを一対の出力線ＩＯ及びＩＯＶに印加するという、いわゆるプリチャージ動作を行う。かかるプリチャージ動作により、図３に示す如く出力線ＩＯ及びＩＯＶ各々上の電圧が論理レベル１に対応したレベルまで上昇する。 The precharge unit 7 includes two transistors 71 and 72 each of which is a p-channel MOSFET. A power supply voltage VDD is applied to the source terminals of the transistors 71 and 72, and a precharge signal preb is supplied to each gate terminal. The drain terminal of the transistor 71 is connected to the output line IO, and the drain terminal of the transistor 72 is connected to the output line IOV. The transistors 71 and 72 are turned on only while the precharge signal preb is in the logic level 0 state, and perform a so-called precharge operation in which the power supply voltage VDD is applied to the pair of output lines IO and IOV. By such a precharge operation, the voltages on the output lines IO and IOV rise to the level corresponding to the logic level 1 as shown in FIG.

データ判定部８は、コントロール部５から供給された論理レベル０の活性化信号ｓｅｎｎに応じて動作活性状態となり、ビット線ＢＬ及びＢＬＶを介して出力線ＩＯ及びＩＯＶの各々上に送出された読出信号同士の差分を示す差分信号（後述する）を生成する。そして、データ判定部８は、この差分信号を２値化したものを、メモリセルＴＣから読み出されたデータの暫定値を示す暫定読出データＲＤとしてオアゲート１０に供給する。要するに、データ判定部８は、メモリセルＴＣからビット線ＢＬ及びＢＬＶ各々を介して読み出された読出信号同士の差分に基づいて、このメモリセルＴＣから読み出されたデータの暫定値を判定し、その暫定値を示す暫定読出データＲＤを生成するのである。 The data determination unit 8 is activated in response to the logic level 0 activation signal senn supplied from the control unit 5 and is read on each of the output lines IO and IOV via the bit lines BL and BLV. A difference signal (described later) indicating the difference between the signals is generated. Then, the data determination unit 8 supplies the binarized version of the difference signal to the OR gate 10 as provisional read data RD indicating the provisional value of the data read from the memory cell TC. In short, the data determination unit 8 determines the provisional value of the data read from the memory cell TC based on the difference between the read signals read from the memory cell TC via the bit lines BL and BLV. Then, provisional read data RD indicating the provisional value is generated.

図４は、データ判定部８の内部構成の一例を示す回路図である。 FIG. 4 is a circuit diagram illustrating an example of an internal configuration of the data determination unit 8.

図４に示すように、データ判定部８は、夫々ｐチャネル型のＭＯＳＦＥＴであるトランジスタ８１〜８５、及び夫々がｎチャネル型のＭＯＳＦＥＴであるトランジスタ８６〜８８からなる差動増幅回路と、２値化回路としてのバッファ８９から構成される。 As shown in FIG. 4, the data determination unit 8 includes a differential amplifier circuit composed of transistors 81 to 85, which are p-channel MOSFETs, and transistors 86 to 88, each of which is an n-channel MOSFET. It comprises a buffer 89 as a circuit.

図４において、トランジスタ８１のソース端子には電源電圧ＶＤＤが印加されており、そのゲート端子には上記した活性化信号ｓｅｎｎが供給されている。トランジスタ８１のドレイン端子にはトランジスタ８２及び８３各々のソース端子が接続されている。トランジスタ８２のゲート端子には出力線ＩＯＶが接続されており、そのドレイン端子にはトランジスタ８４のソース端子及びトランジスタ８６のドレイン端子が接続されている。トランジスタ８３のゲート端子には出力線ＩＯが接続されており、そのドレイン端子にはトランジスタ８５及び８６各々のソース端子が接続されている。トランジスタ８６のゲート端子には活性化信号ｓｅｎｎが供給されている。トランジスタ８４のゲート端子には活性化信号ｓｅｎｎが供給されており、そのドレイン端子にはトランジスタ８７のドレイン端子及びトランジスタ８８のゲート端子が夫々接続されている。トランジスタ８５のゲート端子には活性化信号ｓｅｎｎが供給されており、そのドレイン端子にはトランジスタ８８のドレイン端子及びトランジスタ８７のゲート端子が夫々接続されている。トランジスタ８７及び８８のソース端子には接地電位ＧＮＤが印加されている。トランジスタ８５及び８８各々のドレイン端子同士の接続点はバッファ８９の入力端子に接続されている。バッファ８９は、かかる接続点上の信号レベルが２値判定閾値よりも高い場合には論理レベル１、低い場合には論理レベル０を示すデータを暫定読出データＲＤとしてオアゲート１０に供給する。 In FIG. 4, the power supply voltage VDD is applied to the source terminal of the transistor 81, and the activation signal senn is supplied to the gate terminal. The source terminal of each of the transistors 82 and 83 is connected to the drain terminal of the transistor 81. An output line IOV is connected to the gate terminal of the transistor 82, and the source terminal of the transistor 84 and the drain terminal of the transistor 86 are connected to the drain terminal thereof. An output line IO is connected to the gate terminal of the transistor 83, and the source terminals of the transistors 85 and 86 are connected to the drain terminal thereof. The activation signal senn is supplied to the gate terminal of the transistor 86. The activation signal senn is supplied to the gate terminal of the transistor 84, and the drain terminal of the transistor 87 and the gate terminal of the transistor 88 are connected to the drain terminal, respectively. The activation signal senn is supplied to the gate terminal of the transistor 85, and the drain terminal of the transistor 88 and the gate terminal of the transistor 87 are connected to the drain terminal, respectively. A ground potential GND is applied to the source terminals of the transistors 87 and 88. The connection point between the drain terminals of the transistors 85 and 88 is connected to the input terminal of the buffer 89. The buffer 89 supplies the OR gate 10 with data indicating the logical level 1 when the signal level at the connection point is higher than the binary determination threshold value, and indicating the logical level 0 when the signal level is lower than the binary determination threshold value.

図４に示す如きデータ判定部８の構成では、活性化信号ｓｅｎｎが論理レベル１の状態にある間は、トランジスタ８１がオフ状態、トランジスタ８６がオン状態に設定される。これにより、トランジスタ８２及び８３への電源電圧ＶＤＤの供給が遮断され、且つトランジスタ８２及び８３各々のドレイン端子同士が短絡した状態となるので、データ判定部８は非活性状態となる。その後、活性化信号ｓｅｎｎが論理レベル１から論理レベル０の状態に遷移すると、トランジスタ８１を介してトランジスタ８２及び８３各々に電源電圧ＶＤＤの供給が開始されると共に、トランジスタ８２及び８３各々のドレイン端子同士の短絡状態が解除される。これにより、出力線ＩＯＶを介してトランジスタ８２のゲート端子に供給された信号のレベルと、出力線ＩＯを介してトランジスタ８３のゲート端子に供給された信号のレベルとの差分を増幅した信号が差分信号Ｓとしてトランジスタ８５及び８８各々のドレイン端子同士の接続点から送出される。バッファ８９は、この差分信号Ｓを２値化したものを暫定読出データＲＤとしてオアゲート１０に供給する。例えば、論理レベル１のデータが書き込まれているメモリセルＴＣからデータの読み出しを行うと、一対のビット線ＢＬ及びＢＬＶの内のＢＬＶ側にのみ電流が送出され、この送出電流に対応した信号が出力線ＩＯＶを介してデータ判定部８に供給される。この際、出力線ＩＯＶには電流が送出され、出力線ＩＯからは電流の送出が為されない状態になり、出力線ＩＯＶ上の信号レベルと出力線ＩＯ上の信号レベルとに正極性の差異が生じる。よって、データ判定部８は、両者の差分値に基づき２値判定閾値よりも高いレベルを有する、論理レベル１に対応した暫定読出データＲＤを生成する。一方、論理レベル０のデータが書き込まれているメモリセルＴＣからデータの読み出しを行うと、一対のビット線ＢＬ及びＢＬＶの内のＢＬ側にのみ電流が送出され、この送出電流に対応した信号が出力線ＩＯを介してデータ判定部８に供給される。この際、出力線ＩＯには電流が送出され、出力線ＩＯＶからは電流の送出が為されない状態になることから、出力線ＩＯＶ上の信号レベルと出力線ＩＯ上の信号レベルとに負極性の差異が生じる。よって、データ判定部８は、両者の差分値に基づき２値判定閾値よりも低いレベルを有する論理レベル０に対応した暫定読出データＲＤを生成する。 In the configuration of the data determination unit 8 as shown in FIG. 4, the transistor 81 is set to the off state and the transistor 86 is set to the on state while the activation signal senn is in the logic level 1 state. As a result, the supply of the power supply voltage VDD to the transistors 82 and 83 is interrupted, and the drain terminals of the transistors 82 and 83 are short-circuited, so that the data determination unit 8 is deactivated. Thereafter, when the activation signal senn transitions from the logic level 1 to the logic level 0, the supply of the power supply voltage VDD to the transistors 82 and 83 is started via the transistor 81, and the drain terminals of the transistors 82 and 83 are also connected. The short circuit state between each other is released. As a result, a signal obtained by amplifying the difference between the level of the signal supplied to the gate terminal of the transistor 82 via the output line IOV and the level of the signal supplied to the gate terminal of the transistor 83 via the output line IO is a difference. The signal S is sent from the connection point between the drain terminals of the transistors 85 and 88. The buffer 89 supplies the binary signal of the difference signal S to the OR gate 10 as temporary read data RD. For example, when data is read from a memory cell TC in which data of logic level 1 is written, current is sent only to the BLV side of the pair of bit lines BL and BLV, and a signal corresponding to this send current is sent. The data is supplied to the data determination unit 8 via the output line IOV. At this time, a current is sent to the output line IOV and no current is sent from the output line IO, and there is a difference in positive polarity between the signal level on the output line IOV and the signal level on the output line IO. Arise. Therefore, the data determination unit 8 generates provisional read data RD corresponding to the logic level 1 having a level higher than the binary determination threshold based on the difference value between the two. On the other hand, when data is read from the memory cell TC in which data of logic level 0 is written, current is sent only to the BL side of the pair of bit lines BL and BLV, and a signal corresponding to this send current is generated. The data is supplied to the data determination unit 8 via the output line IO. At this time, since current is sent to the output line IO and no current is sent from the output line IOV, the signal level on the output line IOV and the signal level on the output line IO are negative. Differences occur. Therefore, the data determination unit 8 generates provisional read data RD corresponding to the logical level 0 having a level lower than the binary determination threshold based on the difference value between the two.

消去状態検出部９は、活性化信号ｓｅｎｎがデータ判定部８の動作を活性化させることを示す論理レベル０の状態にある間だけ、一対の出力線ＩＯ及びＩＯＶの各々に流れる電流の状態に基づきメモリセルＴＣがデータ消去状態にあるか否かを検出する。そして、消去状態検出部９は、メモリセルＴＣがデータ消去状態にあるか否かを示す消去状態検出信号ｅｄｎをオアゲート１０に供給する。尚、メモリセルＴＣのデータ消去状態とは、メモリセルＴＣにデータが書き込まれた後、そのデータが消去されたが故に、メモリセルＴＣのトランジスタＱ１及びＱ２各々の残留電荷の量が共に０となっている状態である。この際、データ消去状態にあるメモリセルＴＣからデータの読み出しを行うと、一対の出力線ＩＯ及びＩＯＶ上には共に電流が送出される。一方、データが書き込まれた状態にあるメモリセルＴＣからデータの読み出しを行うと、一対の出力線ＩＯ及びＩＯＶの内の一方の出力線にだけ電流が送出される。 The erase state detection unit 9 changes the state of the current flowing through each of the pair of output lines IO and IOV only while the activation signal senn is in the state of logic level 0 indicating that the operation of the data determination unit 8 is activated. Based on this, it is detected whether or not the memory cell TC is in the data erase state. Then, the erase state detection unit 9 supplies an erase state detection signal edn indicating whether or not the memory cell TC is in the data erase state to the OR gate 10. Note that the data erase state of the memory cell TC means that after the data is written to the memory cell TC, the data is erased, so that the amounts of residual charges in the transistors Q1 and Q2 of the memory cell TC are both 0. It is in a state. At this time, when data is read from the memory cell TC in the data erased state, current is sent to both the pair of output lines IO and IOV. On the other hand, when data is read from the memory cell TC in which data is written, current is sent only to one of the pair of output lines IO and IOV.

図５は、消去状態検出部９の内部構成の一例を示す回路図である。 FIG. 5 is a circuit diagram showing an example of the internal configuration of the erased state detecting unit 9.

図５に示すように、消去状態検出部９は、夫々ｐチャネル型のＭＯＳＦＥＴであるトランジスタ９１〜９３、夫々ｎチャネル型のＭＯＳＦＥＴであるトランジスタ９４、９５、及びアンドゲート９６を備える。 As shown in FIG. 5, the erase state detection unit 9 includes transistors 91 to 93 that are p-channel MOSFETs, transistors 94 and 95 that are n-channel MOSFETs, and an AND gate 96, respectively.

図５において、トランジスタ９１のソース端子には電源電圧ＶＤＤが印加されており、そのゲート端子には上記した活性化信号ｓｅｎｎが供給されている。トランジスタ９１のドレイン端子にはトランジスタ９２及び９３各々のソース端子が接続されている。トランジスタ９２のゲート端子には一対の出力線ＩＯ及びＩＯＶの内のＩＯＶが接続されており、そのドレイン端子にはトランジスタ９４のドレイン端子が接続されている。トランジスタ９４のソース端子には接地電位ＧＮＤが印加されており、そのゲート端子には活性化信号ｓｅｎｎが供給されている。トランジスタ９３のゲート端子には一対の出力線ＩＯ及びＩＯＶの内のＩＯが接続されており、そのドレイン端子にはトランジスタ９５のドレイン端子が接続されている。トランジスタ９５のソース端子には接地電位ＧＮＤが印加されており、そのゲート端子には活性化信号ｓｅｎｎが供給されている。トランジスタ９３及び９５各々のドレイン端子同士を接続する接続点と、アンドゲート９６の第１入力端と、が接続されている。トランジスタ９２及び９４各々のドレイン端子同士を接続する接続点と、アンドゲート９６の第２入力端と、が接続されている。アンドゲート９６は、その第１入力端子に供給された信号と第２入力端子に供給された信号との論理積を求め、その論理積結果をメモリセルＴＣが消去状態にあるか否かを示す消去状態検出信号ｅｄｎとしてオアゲート１０に供給する。 In FIG. 5, the power supply voltage VDD is applied to the source terminal of the transistor 91, and the activation signal senn is supplied to the gate terminal. The source terminal of each of the transistors 92 and 93 is connected to the drain terminal of the transistor 91. An IOV of the pair of output lines IO and IOV is connected to the gate terminal of the transistor 92, and the drain terminal of the transistor 94 is connected to its drain terminal. The ground potential GND is applied to the source terminal of the transistor 94, and the activation signal senn is supplied to the gate terminal. The gate terminal of the transistor 93 is connected to IO of the pair of output lines IO and IOV, and the drain terminal of the transistor 93 is connected to the drain terminal of the transistor 95. The ground potential GND is applied to the source terminal of the transistor 95, and the activation signal senn is supplied to the gate terminal. A connection point connecting the drain terminals of the transistors 93 and 95 and the first input terminal of the AND gate 96 are connected. A connection point connecting the drain terminals of the transistors 92 and 94 and the second input terminal of the AND gate 96 are connected. The AND gate 96 calculates the logical product of the signal supplied to the first input terminal and the signal supplied to the second input terminal, and indicates whether the memory cell TC is in the erased state based on the logical product result. The erase state detection signal edn is supplied to the OR gate 10.

図５に示す如き消去状態検出部９の構成では、活性化信号ｓｅｎｎが論理レベル１の状態にある間はトランジスタ９４及び９５が共にオン状態に設定される。これにより、アンドゲート９６の第１及び第２入力端には、共に接地電位ＧＮＤに対応した論理レベル０の信号が供給される。よって、この間、アンドゲート９６は、論理レベル１を示す消去状態検出信号ｅｄｎを生成する。その後、活性化信号ｓｅｎｎが論理レベル１から論理レベル０の状態に遷移すると、トランジスタ９１を介してトランジスタ９２及び９３各々に電源電圧ＶＤＤの供給が開始される。これにより、トランジスタ９３は、ビット線ＢＬを介して出力線ＩＯに流れ込んだ電流に対応した検出信号ｅをアンドゲート９６の第１入力端子に供給する。この際、出力線ＩＯ上に電流が流れている場合には、それに伴いトランジスタ９３のドレイン端子上には論理レベル１に対応したレベルを有する検出信号ｅが送出される。一方、出力線ＩＯ上に電流が流れていない場合には、トランジスタ９３のドレイン端子上には論理レベル０に対応した接地電位ＧＮＤを有する検出信号ｅが送出される。この間、トランジスタ９２は、出力線ＩＯＶに流れる電流に対応した検出信号ｅｎをアンドゲート９６の第２入力端子に供給する。この際、出力線ＩＯＶ上に電流が流れている場合には、それに伴いトランジスタ９２のドレイン端子上には論理レベル１に対応したレベルを有する検出信号ｅｎが送出される。一方、出力線ＩＯＶ上に電流が流れていない場合には、トランジスタ９２のドレイン端子上には論理レベル０に対応した接地電位ＧＮＤを有する検出信号ｅｎが送出される。よって、アンドゲート９６は、上記検出信号ｅ及びｅｎが共に論理レベル１である場合、つまり一対の出力線ＩＯ及びＩＯＶ上に共に電流が流れている場合にだけ、メモリセルＴＣが消去状態にあることを示す論理レベル１の消去状態検出信号ｅｄｎを生成し、これをオアゲート１０に供給する。尚、上記検出信号ｅ及びｅｎの内の一方が論理レベル０である場合、つまりメモリセルＴＣがデータ書き込み済み状態にある場合には、アンドゲート９６は、メモリセルＴＣが消去状態にはないことを示す論理レベル０の消去状態検出信号ｅｄｎを生成しこれをオアゲート１０に供給する。 In the configuration of the erase state detection unit 9 as shown in FIG. 5, both the transistors 94 and 95 are set to the on state while the activation signal senn is in the logic level 1 state. As a result, both the first and second input terminals of the AND gate 96 are supplied with a logic level 0 signal corresponding to the ground potential GND. Accordingly, during this time, the AND gate 96 generates the erased state detection signal edn indicating the logic level 1. Thereafter, when the activation signal senn transitions from the logic level 1 to the logic level 0, supply of the power supply voltage VDD to the transistors 92 and 93 via the transistor 91 is started. Thus, the transistor 93 supplies the detection signal e corresponding to the current flowing into the output line IO via the bit line BL to the first input terminal of the AND gate 96. At this time, if a current flows on the output line IO, a detection signal e having a level corresponding to the logic level 1 is sent to the drain terminal of the transistor 93 accordingly. On the other hand, when no current flows on the output line IO, the detection signal e having the ground potential GND corresponding to the logic level 0 is sent to the drain terminal of the transistor 93. During this time, the transistor 92 supplies the detection signal en corresponding to the current flowing through the output line IOV to the second input terminal of the AND gate 96. At this time, if a current is flowing on the output line IOV, the detection signal en having a level corresponding to the logic level 1 is sent to the drain terminal of the transistor 92 accordingly. On the other hand, when no current flows on the output line IOV, the detection signal en having the ground potential GND corresponding to the logic level 0 is sent to the drain terminal of the transistor 92. Therefore, in the AND gate 96, the memory cell TC is in the erased state only when both the detection signals e and en are at the logic level 1, that is, when both currents are flowing through the pair of output lines IO and IOV. An erasure state detection signal edn of logic level 1 indicating this is generated and supplied to the OR gate 10. Note that when one of the detection signals e and en is at a logic level 0, that is, when the memory cell TC is in a data-written state, the AND gate 96 does not indicate that the memory cell TC is in an erased state. Is generated and supplied to the OR gate 10.

オアゲート１０は、データ判定部８から供給された暫定読出データＲＤと、消去状態検出部９から供給された消去状態検出信号ｅｄｎとの論理和を求め、その論理和結果を、メモリセルＴＣから読み出されたデータの値を示す読出データ信号として送出する。すなわち、オアゲート１０は、メモリセルＴＣが消去状態には無いことを示す論理レベル０の消去状態検出信号ｅｄｎが供給されている場合には、暫定読出データＲＤをそのまま読出データ信号として出力する。一方、メモリセルＴＣが消去状態にあることを示す論理レベル１の消去状態検出信号ｅｄｎが供給されている場合には、オアゲート１０は、暫定読出データＲＤの値に拘わらず、消去状態検出信号ｅｄｎにて示される論理レベル１を有する読出データ信号を出力する。 The OR gate 10 obtains a logical sum of the provisional read data RD supplied from the data determination unit 8 and the erase state detection signal edn supplied from the erase state detection unit 9, and reads the logical sum result from the memory cell TC. It is sent out as a read data signal indicating the value of the output data. That is, the OR gate 10 outputs the provisional read data RD as it is as a read data signal when the erase state detection signal edn of logic level 0 indicating that the memory cell TC is not in the erase state is supplied. On the other hand, when the erase state detection signal edn of logic level 1 indicating that the memory cell TC is in the erase state is supplied, the OR gate 10 receives the erase state detection signal edn regardless of the value of the provisional read data RD. A read data signal having a logic level 1 indicated by is output.

次に、上記した半導体メモリによるデータの読み出し動作について、データが書き込まれた状態にあるメモリセルＴＣからデータを読み出す場合の動作と、データ消去状態にあるメモリセルＴＣからデータを読み出す場合の動作とに分けて説明する。 Next, regarding the data read operation by the semiconductor memory described above, an operation in the case where data is read from the memory cell TC in which data is written, and an operation in the case where data is read from the memory cell TC in the data erase state This will be explained separately.

図６（ａ）は、データが書き込まれた状態にあるメモリセルＴＣからデータを読み出す場合の動作を示すタイムチャートである。 FIG. 6A is a time chart showing an operation when data is read from the memory cell TC in which data is written.

図６（ａ）に示すように、コントロール部５から供給された論理レベル０のプリチャージ信号ｐｒｅｂに応じて、先ず、プリチャージ部７が一対の出力線ＩＯ及びＩＯＶを個別にプリチャージする。かかるプリチャージ動作により、図６（ａ）に示す如く出力線ＩＯ及びＩＯＶ各々上の電圧が論理レベル１に対応したレベルまで上昇する。また、出力線ＩＯ及びＩＯＶ各々の電圧上昇に伴い、ビット線選択部６によって選択された一対のビット線ＢＬ及びＢＬＶ上の電圧も上昇する。次に、コントロール部５から供給された論理レベル０の活性化信号ｓｅｎｎに応じてデータ判定部８が動作を開始する。そして、ロウデコーダ３から論理レベル１のワード線選択信号が供給されると、データ書き込み済みのメモリセルＴＣに接続されている一対のビット線ＢＬ及びＢＬＶの内の一方のビット線側だけに電流が送出される。尚、図６（ａ）では、ビット線ＢＬ及びＢＬＶの内のＢＬ側だけに電流が送出され、それに伴いビット線ＢＬ及び出力線ＩＯ上の電圧が徐々に低下している状態を示している。この際、ビット線ＢＬＶには電流が送出されないので、図６（ａ）に示すようにビット線ＢＬＶ及び出力線ＩＯＶ上の電圧は変化しない。このように、一対の出力線ＯＶ及びＩＯＶの内のＩＯＶの方には電流が送出されていないことから、消去状態検出部９は、図６（ａ）に示す如き論理レベル０の消去状態検出信号ｅｄｎをオアゲート１０に供給する。これにより、オアゲート１０は、データ判定部８から供給された暫定読出データＲＤを、そのままメモリセルＴＣから読み出されたデータを示す読出データ信号として送出する。 As shown in FIG. 6A, in response to the logic level 0 precharge signal preb supplied from the control unit 5, first, the precharge unit 7 precharges the pair of output lines IO and IOV individually. By such a precharge operation, the voltages on the output lines IO and IOV are raised to a level corresponding to the logic level 1 as shown in FIG. As the voltages of the output lines IO and IOV rise, the voltages on the pair of bit lines BL and BLV selected by the bit line selection unit 6 also rise. Next, the data determination unit 8 starts its operation in response to the logic level 0 activation signal senn supplied from the control unit 5. When a word line selection signal of logic level 1 is supplied from the row decoder 3, a current is applied only to one bit line side of the pair of bit lines BL and BLV connected to the memory cell TC to which data has been written. Is sent out. FIG. 6A shows a state in which current is sent only to the BL side of the bit lines BL and BLV, and the voltage on the bit line BL and the output line IO is gradually reduced accordingly. . At this time, since no current is sent to the bit line BLV, the voltages on the bit line BLV and the output line IOV do not change as shown in FIG. As described above, since no current is sent to the IOV of the pair of output lines OV and IOV, the erase state detection unit 9 detects the erase state of logic level 0 as shown in FIG. The signal edn is supplied to the OR gate 10. As a result, the OR gate 10 sends the provisional read data RD supplied from the data determination unit 8 as it is as a read data signal indicating the data read from the memory cell TC.

一方、図６（ｂ）は、データ消去状態にあるメモリセルＴＣからデータを読み出す場合の動作を示すタイムチャートである。 On the other hand, FIG. 6B is a time chart showing an operation when data is read from the memory cell TC in the data erase state.

図６（ｂ）に示すように、コントロール部５から供給された論理レベル０のプリチャージ信号ｐｒｅｂに応じて、先ず、プリチャージ部７が一対の出力線ＩＯ及びＩＯＶを個別にプリチャージする。かかるプリチャージ動作により、図６（ｂ）に示す如く出力線ＩＯ及びＩＯＶ各々上の電圧が論理レベル１に対応したレベルまで上昇する。また、出力線ＩＯ及びＩＯＶ各々の電圧上昇に伴い、ビット線選択部６によって選択された一対のビット線ＢＬ及びＢＬＶ上の電圧も夫々上昇する。次に、コントロール部５から供給された論理レベル０の活性化信号ｓｅｎｎに応じてデータ判定部８が動作を開始する。そして、ロウデコーダ３から論理レベル１のワード線選択信号が供給されると、データ消去済みの状態にあるメモリセルＴＣに接続されている一対のビット線ＢＬ及びＢＬＶの双方に電流が送出され、それに伴いビット線ＢＬ及びＢＬＶ、並びに出力線ＩＯ及びＩＯＶ上の電圧が徐々に低下する。尚、このように、一対の出力線ＯＶ及びＩＯＶの双方に電流が送出されていることから、データ判定部８の出力結果、つまり暫定読出データＲＤが不安定になる虞がある。ここで、消去状態検出部９は、図６（ｂ）に示す如き論理レベル０から論理レベル１に遷移する消去状態検出信号ｅｄｎをオアゲート１０に供給する。これにより、オアゲート１０は、データ判定部８から供給された暫定読出データＲＤに拘わらず、読出データとして論理レベル１を示す読出データ信号を出力する。 As shown in FIG. 6B, in response to the logic level 0 precharge signal preb supplied from the control unit 5, the precharge unit 7 first precharges the pair of output lines IO and IOV individually. By such a precharge operation, the voltages on the output lines IO and IOV are raised to a level corresponding to the logic level 1 as shown in FIG. As the voltages of the output lines IO and IOV rise, the voltages on the pair of bit lines BL and BLV selected by the bit line selector 6 also rise. Next, the data determination unit 8 starts its operation in response to the logic level 0 activation signal senn supplied from the control unit 5. When a word line selection signal of logic level 1 is supplied from the row decoder 3, current is sent to both the pair of bit lines BL and BLV connected to the memory cell TC in the data erased state. Accordingly, the voltages on the bit lines BL and BLV and the output lines IO and IOV gradually decrease. As described above, since the current is sent to both the pair of output lines OV and IOV, the output result of the data determination unit 8, that is, the provisional read data RD may become unstable. Here, the erasure state detection unit 9 supplies the OR gate 10 with an erasure state detection signal edn for transitioning from the logic level 0 to the logic level 1 as shown in FIG. As a result, the OR gate 10 outputs a read data signal indicating a logic level 1 as read data regardless of the provisional read data RD supplied from the data determination unit 8.

以上の如く、図１に示す半導体メモリでは、消去状態検出部９により、読み出し対象となっているメモリセルＴＣに接続されているビット線ＢＬ及びＢＬＶ上に電流が送出されているか否かを出力線ＩＯ及びＩＯＶを介して検出することにより、メモリセルＴＣがデータ消去状態にあるか否かを検出する。ここで、メモリセルＴＣがデータ消去状態には無いと検出された場合、つまりメモリセルＴＣにデータが書き込まれた状態にある場合には、読出データ出力部としてのオアゲート１０により、データ判定部８で得られた暫定読出データＲＤをそのまま読出データ信号として出力する。一方、メモリセルＴＣがデータ消去状態にある場合には、上記した暫定読出データＲＤに拘わらず、所定の固定データ値（例えば論理レベル１）を示す読出データ信号を出力するようにしている。 As described above, in the semiconductor memory shown in FIG. 1, the erasure state detection unit 9 outputs whether or not current is sent to the bit lines BL and BLV connected to the memory cell TC to be read. By detecting via the lines IO and IOV, it is detected whether or not the memory cell TC is in the data erase state. Here, when it is detected that the memory cell TC is not in the data erasure state, that is, when data is written in the memory cell TC, the data determination unit 8 is operated by the OR gate 10 as the read data output unit. The provisional read data RD obtained in the above is output as a read data signal as it is. On the other hand, when the memory cell TC is in the data erase state, a read data signal indicating a predetermined fixed data value (for example, logic level 1) is output regardless of the provisional read data RD.

よって、その読み出し時においてメモリセルに接続されている一対のビット線（ＢＬ、ＢＬＶ）に共に電流が送出されてしまうという、データ消去状態にあるメモリセルからでも、安定して正しい読出データ信号を生成することが可能となる。 Therefore, a correct read data signal can be stably output even from a memory cell in a data erase state in which current is sent to a pair of bit lines (BL, BLV) connected to the memory cell at the time of reading. Can be generated.

１メモリセルブロック
５コントロール部
７プリチャージ部
８データ判定部
９消去状態検出部
１０オアゲート DESCRIPTION OF SYMBOLS 1 Memory cell block 5 Control part 7 Precharge part 8 Data determination part 9 Erase state detection part 10 OR gate

Claims

A semiconductor memory having a plurality of memory cells each including a first memory element connected to a first bit line and a second memory element connected to a second bit line,
Temporary read data is obtained by determining a value of data read from the memory cell based on a difference between read signals read from one of the memory cells via the first and second bit lines. A data determination unit to obtain;
An erasure state detection unit for generating an erasure state detection signal indicating whether one of the memory cells is in a data erasure state by detecting whether or not a current flows through both the first and second bit lines; ,
When the erase state detection signal does not indicate the data erase state, the provisional read data is output as read data from one of the memory cells, while the erase state detection signal indicates the data erase state. And a read data output unit for outputting a fixed data value as the read data.

The data determination unit is configured to amplify a difference between read signals read through the first and second bit lines to obtain a differential signal, and to binarize the differential signal A binarization circuit that uses the provisional read data as
It said read data output unit, a semiconductor memory according to claim 1, wherein prior Ki暫 a constant read data calculated logical sum of the erase state detection signal the logical sum result and outputs as the read data.

A precharge unit for precharging each of the first and second bit lines over a precharge period;
The erase state detection unit is in an inactive state during the precharge period, transitions to an active state immediately after the end of the precharge period, and whether or not a current flows through the first and second bit lines. 3. The semiconductor memory according to claim 1, wherein a detection operation is started.