JP5869968B2 - Decoding device - Google Patents
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Description
本開示は、通信の伝送路において生じる信号の誤り訂正に好適な復号装置に関する。 The present disclosure relates to a decoding apparatus suitable for error correction of a signal generated in a communication transmission line.
情報通信においては、データ転送速度の高速化が要求されている。このため、高速伝送に対応した復号処理が必要とされている。 In information communication, it is required to increase the data transfer rate. For this reason, a decoding process corresponding to high-speed transmission is required.
高速伝送に対応した復号処理を行う従来例として、例えば特許文献1には、復号処理を部分的に並列処理化する方法(部分並列復号方式)が開示されている。
As a conventional example for performing decoding processing corresponding to high-speed transmission, for example,
本発明者らは、高速伝送に対応した復号処理を行う復号装置を検討した。しかしならが、従来の並列処理化方法を用いても、高速伝送に十分に対応した復号処理結果を得ることは困難であった。 The present inventors have studied a decoding device that performs a decoding process corresponding to high-speed transmission. However, even if the conventional parallel processing method is used, it has been difficult to obtain a decoding processing result sufficiently corresponding to high-speed transmission.
従って、本開示は、前記課題を解決するために、高速伝送に対応した復号処理の処理能力を一層向上させることができる復号装置を提供する。 Therefore, in order to solve the above-described problem, the present disclosure provides a decoding device that can further improve the processing capability of decoding processing corresponding to high-speed transmission.
本開示は、受信パケットを復調処理した複数の尤度を記憶する記憶部と、復号に用いる検査行列を分割した部分検査行列をそれぞれ用いて、前記尤度毎に並列に復号処理する復号コアを複数有する復号部と、を備え、前記部分検査行列は、行数が列数以上となる行列である、復号装置を提供する。 The present disclosure uses a storage unit that stores a plurality of likelihoods obtained by demodulating a received packet and a partial check matrix obtained by dividing a check matrix used for decoding, and a decoding core that performs decoding processing in parallel for each likelihood. A decoding device having a plurality of decoding units, wherein the partial parity check matrix is a matrix whose number of rows is equal to or greater than the number of columns.
本開示によれば、高速な復号処理が可能な復号装置を実現できる。 According to the present disclosure, a decoding device capable of high-speed decoding processing can be realized.
<本開示に至る経緯>
情報通信においては、データ転送速度の高速化を始めとした通信機能の高度化が推進されている。例えば無線LAN(Local Area Network)、移動体通信に代表される無線通信分野においても、近年、高速無線通信への需要が高まっている。高速無線通信規格として、例えば「IEEE802.11ad」の標準化が進められている。通信速度の高速化に対応するため、誤り訂正復号においても高速な復号処理が必要とされている。
<Background to this disclosure>
In information communication, advancement of communication functions such as an increase in data transfer speed has been promoted. For example, in the wireless communication field represented by a wireless local area network (LAN) and mobile communication, demand for high-speed wireless communication has been increasing in recent years. For example, “IEEE802.11ad” is being standardized as a high-speed wireless communication standard. In order to cope with an increase in communication speed, high-speed decoding processing is required also in error correction decoding.
IEEE802.11adでは、伝送路としての無線伝搬路における信号の誤りを訂正するための符号として、LDPC符号(Low Density Parity Check Code)を採用してい
る。LDPC符号は、ターボ符号と比較して相対的に高速復号装置を実装しやすいという利点がある。
IEEE 802.11ad employs an LDPC code (Low Density Parity Check Code) as a code for correcting a signal error in a radio propagation path as a transmission path. The LDPC code has an advantage that it is relatively easy to mount a high-speed decoding device as compared with the turbo code.
ここで、通信速度を更に向上させる一つの方法として、伝送データの変調多値数を増加することがあげられる。 Here, one method for further improving the communication speed is to increase the number of modulation levels of transmission data.
例えば、変調方式を、BPSK(Binary Phase Shift Keying、多値数=1)からQP
SK(Quadrature Phase Shift Keying、多値数=2)に、変更した場合、LDPC復号
装置では、変調多値数の増加に応じて2倍の処理能力を要求される。
For example, the modulation method is changed from BPSK (Binary Phase Shift Keying, multi-value number = 1) to QP.
When changed to SK (Quadrature Phase Shift Keying, multi-value number = 2), the LDPC decoding apparatus is required to have a processing capacity that is double as the modulation multi-value number increases.
しかし、特許文献1の部分並列復号方式では、クロック速度同一の条件下において処理スループットを倍増させることは困難であるという課題がある。理由は、以下に示すとおりである。
However, the partially parallel decoding method of
部分並列復号方式によるLDPC符号の復号処理において、列処理は、処理対象行の行処理が完了してから開始されるためである。 This is because in the decoding process of the LDPC code by the partial parallel decoding method, the column processing is started after the row processing of the processing target row is completed.
また、復号単位の1つである1イタレーション(iteration)当たりの行処理(最小値
探索)に必要な演算量は一定である。更に、復号処理の1サイクル当たりに、シリアル処理可能な演算量は限られている。
In addition, the amount of calculation required for row processing (minimum value search) per iteration, which is one of decoding units, is constant. Furthermore, the amount of computation that can be serially processed per cycle of decoding processing is limited.
ここで、部分並列数(演算器の数)を増やして1サイクル当たりの処理能力を増やしたとしても、行処理演算量は一定であり、かつシリアル処理可能な演算数は限られているので、1イタレーション当たりの行処理に必要な処理サイクル数は減少しない。これは、列処理完了後に行処理を開始する場合においても同様である。 Here, even if the partial parallel number (the number of arithmetic units) is increased to increase the processing capacity per cycle, the row processing calculation amount is constant and the number of operations that can be serially processed is limited. The number of processing cycles required for row processing per iteration does not decrease. The same applies to the case where row processing is started after completion of column processing.
したがって、部分並列数を増やしたとしても、1イタレーションの処理時間がボトルネックとなり、高速処理が困難となる。一方、処理時間を短縮するために、復号回路のクロック速度を上げると、消費電力が増大する別の課題が生じる。 Therefore, even if the number of partial parallels is increased, the processing time for one iteration becomes a bottleneck and high-speed processing becomes difficult. On the other hand, when the clock speed of the decoding circuit is increased in order to shorten the processing time, another problem that power consumption increases occurs.
<本開示の概要>
第1開示は、受信パケットを復調処理した複数の尤度を記憶する記憶部と、復号に用いる検査行列を分割した部分検査行列をそれぞれ用いて、前記尤度毎に並列に復号処理する復号コアを複数有する復号部と、を備え、前記部分検査行列は、行数が列数以上となる行列である、復号装置を含む。
<Outline of this disclosure>
The first disclosure uses a storage unit that stores a plurality of likelihoods obtained by demodulating received packets, and a partial check matrix obtained by dividing a check matrix used for decoding, respectively, and performs decoding processing in parallel for each likelihood. And the partial check matrix includes a decoding device having a number of rows equal to or greater than the number of columns.
これにより、複数の復号コアにおいて復号処理を分散し、第1の復号コアと第2の復号
コアとが並列的に処理可能であるため、全体の復号処理速度を向上でき、伝送データの変調多値数の変化にも対応できる。復号コアのクロック速度を上げなくても処理時間を短縮でき、低消費電力化を図れる。また、部分並列復号方式に対応して、復号コアごとに列処理を分散処理することによって、処理時間を短縮できる。
As a result, the decoding processing is distributed in a plurality of decoding cores, and the first decoding core and the second decoding core can be processed in parallel. Therefore, the entire decoding processing speed can be improved, and the transmission data can be modulated in many ways. It can respond to changes in the number of values. The processing time can be shortened without increasing the clock speed of the decoding core, and the power consumption can be reduced. In addition, processing time can be shortened by performing distributed processing for each decoding core corresponding to the partial parallel decoding method.
また、第2開示は、上記第1開示の復号装置であって、前記受信パケットのMCS情報を取得するMCS情報取得部と、前記復号コアの動作用のクロックを選択的に出力するクロック出力部と、を備え、前記クロック出力部は、前記MCS情報に基づき、前記受信パケットを伝送する通信方式が、所定の高速通信よりも遅い所定の低速通信では、前記高速通信においてクロックを供給する復号コア数よりも少ない数の復号コアに対して前記クロックを供給する、復号装置を含む。 The second disclosure is the decoding device according to the first disclosure, wherein the MCS information acquisition unit acquires MCS information of the received packet, and the clock output unit selectively outputs a clock for operating the decoding core. And the clock output unit is a decoding core that supplies a clock in the high-speed communication in a predetermined low-speed communication in which a communication method for transmitting the received packet is slower than a predetermined high-speed communication based on the MCS information. A decoding device for supplying the clock to a number of decoding cores less than the number;
これにより、低速通信の場合、高速通信の場合よりも少ない数の復号コアに対してクロックを供給することにより、動作する復号コアの数を減少でき、消費電力を削減できる。 Thereby, in the case of low-speed communication, the number of operating decoding cores can be reduced and power consumption can be reduced by supplying clocks to a smaller number of decoding cores than in the case of high-speed communication.
また、第3開示は、上記第1開示の復号装置であって、前記受信パケットのMCS情報を取得するMCS情報取得部と、前記MCS情報に含まれる変調方式の多値数に応じて、前記復号コアの通常動作に用いる第1のクロックと前記第1のクロックよりも低速の第2のクロックとのいずれかを出力するクロック出力部と、前記MCS情報に含まれる変調方式の多値数に応じて、前記クロック出力部が前記第1のクロックを出力する場合、前記復号部に供給する、通常動作電圧の第1の電源を出力し、前記クロック出力部が前記第2のクロックを出力する場合、前記通常動作電圧よりも低電圧の第2の電源を出力する電源部と、を備える、復号装置を含む。 Further, the third disclosure is the decoding device according to the first disclosure, wherein the MCS information acquisition unit that acquires MCS information of the received packet, and the number of modulation schemes included in the MCS information, A clock output unit that outputs either a first clock used for normal operation of the decoding core or a second clock that is slower than the first clock; and a multilevel number of modulation schemes included in the MCS information. Accordingly, when the clock output unit outputs the first clock, the first power source of the normal operation voltage supplied to the decoding unit is output, and the clock output unit outputs the second clock. A decoding device comprising: a power supply unit that outputs a second power supply having a voltage lower than the normal operating voltage.
これにより、通信方式が、復号コアの最高処理速度よりも低い処理速度により処理可能な通信方式である場合、復号部を動作させるクロック周波数を下げることにより、消費電力を低減できる。また、電源電圧を下げることにより、消費電力を低減できる。 Thus, when the communication method is a communication method that can be processed at a processing speed lower than the maximum processing speed of the decoding core, the power consumption can be reduced by lowering the clock frequency for operating the decoding unit. Further, power consumption can be reduced by lowering the power supply voltage.
また、第4開示は、上記第3開示の復号装置であって、前記電源部は、通信相手との通信初期化時に自装置の許容通信速度に関する情報を通信相手に通知し、変調多値数の少ない低速通信を許容することを通信相手に通知した場合、予め前記第2の電源の低電圧電源を出力する、復号装置を含む。 The fourth disclosure is the decoding device according to the third disclosure, wherein the power supply unit notifies the communication partner of information relating to an allowable communication speed of the own device at the time of communication initialization with the communication partner, and the modulation multi-value number A decoding device that outputs a low-voltage power supply of the second power supply in advance when the communication partner is notified that low-speed communication with a small amount of communication is permitted.
これにより、低速通信を許容することを通信相手に通知し、予め低電圧電源を用いて復号コアを動作させることにより、消費電力を低減できる。 Thereby, it is possible to reduce power consumption by notifying a communication partner that low-speed communication is permitted and operating the decoding core using a low-voltage power source in advance.
また、第5開示は、上記第4開示の復号装置であって、通信速度又は消費電力に関するユーザ志向情報を入力する設定部を更に有し、前記クロック出力部は、前記ユーザ志向情報に基づいて、出力するクロックを選択し、前記電源部は、前記ユーザ志向情報に基づいて、出力する電圧を選択する、復号装置を含む。ここで、例えば、省電力志向の場合は低速通信を優先し、ベストエフォート(高速通信)志向の場合は高速通信を優先する。 The fifth disclosure is the decoding device according to the fourth disclosure, further including a setting unit that inputs user-oriented information regarding communication speed or power consumption, wherein the clock output unit is based on the user-oriented information. , Selecting a clock to be output, and the power supply unit includes a decoding device that selects a voltage to be output based on the user-oriented information. Here, for example, priority is given to low-speed communication in the case of power saving, and priority is given to high-speed communication in the case of best effort (high-speed communication).
例えば、ユーザが高速通信よりも低消費電力動作を志向している場合、許容MCSを低速通信用(例えばBPSK)に限定する。一方、ユーザが高速通信を志向している場合、許容MCSを高速通信用(例えばQPSK)まで許容する。 For example, if the user is more interested in low power consumption operation than high-speed communication, the allowable MCS is limited to low-speed communication (for example, BPSK). On the other hand, when the user intends to perform high-speed communication, the allowable MCS is permitted up to high-speed communication (for example, QPSK).
これにより、ユーザ志向に応じて、省電力志向の場合は低速通信を優先し、消費電力を低減できる。 Thereby, according to the user orientation, in the case of power saving orientation, low-speed communication is prioritized and power consumption can be reduced.
また、第6開示は、上記第4開示または第5開示の復号装置であって、前記復号対象デ
ータを伝送する伝搬路環境を推定する伝搬路環境推定部を備え、前記復号部は、前記通信初期化時の伝搬路環境推定値を用いて前記許容通信速度を設定する、復号装置を含む。
Further, a sixth disclosure is the decoding device according to the fourth disclosure or the fifth disclosure, and includes a propagation path environment estimation unit that estimates a propagation path environment for transmitting the decoding target data, and the decoding unit includes the communication A decoding device configured to set the allowable communication speed using a propagation path environment estimated value at initialization;
これにより、通信開始時の伝搬路環境推定値に応じて、許容通信速度を設定でき、低速通信を許容する場合、消費電力を低減できる。 Thereby, according to the propagation path environment estimated value at the time of communication start, an allowable communication speed can be set, and when low-speed communication is permitted, power consumption can be reduced.
また、第7開示は、上記第1開示から第3開示のいずれか一つの復号装置であって、前記復号対象データを伝送する伝搬路環境を推定する伝搬路環境推定部を備え、前記制御部は、前記伝搬路環境の推定結果に基づき、伝搬路環境推定値が所定値以上では、前記復号コアの復号処理におけるイタレーション回数を、前記伝搬路環境推定値が所定値未満の場合よりも少なくする、復号装置を含む。 The seventh disclosure is the decoding device according to any one of the first disclosure to the third disclosure, and includes a propagation path environment estimation unit that estimates a propagation path environment for transmitting the decoding target data, and the control unit Based on the estimation result of the propagation path environment, when the propagation path environment estimated value is equal to or greater than a predetermined value, the number of iterations in the decoding process of the decoding core is less than when the propagation path environment estimated value is less than the predetermined value. A decoding device.
例えば、復号部は、最大イタレーション回数が2r回のMCS(例えばBPSK、QPSK)と、最大イタレーション回数がr回以下のMCS(例えば16QAM)との複数の復号モードを有し、制御部は、上記復号モードを用いて通信できる伝搬路環境推定値の閾値テーブルを有し、伝搬路環境推定部から得られる伝搬路環境推定値が閾値テーブルの閾値を超えている場合、通信相手に対し通信可能なMCSを通知する。 For example, the decoding unit has a plurality of decoding modes of MCS (for example, BPSK, QPSK) having a maximum number of iterations of 2r and MCS (for example, 16QAM) having a maximum number of iterations of r or less, and the control unit has If there is a threshold table of propagation path environment estimation values that can be communicated using the decoding mode, and the propagation path environment estimation value obtained from the propagation path environment estimation unit exceeds the threshold value of the threshold table, communication is performed to the communication partner. Notify possible MCS.
これにより、伝搬路環境推定値が所定値以上では、復号コアの復号処理におけるイタレーション回数を少なくすることにより、伝搬路環境が良好な場合に誤り訂正能力を確保し、更に、処理時間を短縮でき、高速復号を実現できる。 As a result, if the channel environment estimated value is greater than or equal to a predetermined value, the number of iterations in the decoding process of the decoding core is reduced, thereby ensuring error correction capability when the channel environment is good and further reducing the processing time. And high-speed decoding can be realized.
<実施形態>
以下に本開示に係る復号装置の実施形態について説明する。以下の各実施形態では、本開示に係る復号装置を用いて説明するが、復号装置の動作を規定した復号方法として表現しても良い。なお、以下の実施形態において、同一の構成には同一の符号を付し、その説明は重複するので省略する。
<Embodiment>
Hereinafter, an embodiment of a decoding device according to the present disclosure will be described. Each of the following embodiments will be described using the decoding device according to the present disclosure, but may be expressed as a decoding method that defines the operation of the decoding device. In the following embodiments, the same components are denoted by the same reference numerals, and the description thereof will be omitted because it is redundant.
(第1の実施形態)
図1は、第1の実施形態に係る復号装置の構成を示すブロック図である。第1の実施形態は、高速復号処理を実現する構成例である。
(First embodiment)
FIG. 1 is a block diagram showing the configuration of the decoding apparatus according to the first embodiment. The first embodiment is a configuration example for realizing high-speed decoding processing.
本実施形態の復号装置は、復号部10、尤度記憶部21、選択部22、及び制御部51を含む構成である。
The decoding device according to the present embodiment includes a
復号部10は、複数の復号コア11−1〜11−Nを有する。図示例では、N個の復号コア11−1〜11−Nを有する例を示しているが、復号コアの数は任意である。以降では、復号コア11−1〜11−N(Nは1以上の整数)を代表して復号コア11として表す場合もある。復号コア11の構成及び動作については後述する。
The
記憶部の一例としての尤度記憶部21は、例えばメモリを有して構成され、復号対象データの一例としての受信パケットの復調処理により得られた尤度を記憶する。例えば無線通信装置の受信機では、受信信号を復調処理した結果の尤度を記憶する。復号対象データとしては、尤度に限定されず、符号化されたデータを適宜用いてもよい。
The
復号部10の復号コア11は、入力される尤度のデータを処理し、単位時間当たりに1コードワードに相当する復号ビットを復号する。ここで、コードワードとは符号化装置において符号化したLDPC符号語のことであり、1コードワードは情報ビットをLDPC符号化した1語に相当する。復号コア11は、復号結果として硬判定ビット(復号ビット)を出力する。
The
図2は、第1の実施形態における復号処理のタイミングを示すタイミングチャートである。復号コア11において、尤度記憶部21から入力される尤度として、尤度#1、尤度#2、尤度#3、尤度#4、〜、尤度#m(mは、1以上の整数)を、時系列に順次入力される。尤度#mはコードワード#mに対応する尤度である。
FIG. 2 is a timing chart showing the timing of decoding processing in the first embodiment. In the
第1の復号コア11−1(復号コア#1)は、第1の尤度(尤度#1)を復号処理し、第1の復号ビット(復号ビット#1)を出力する。また、第2の復号コア11−2(復号コア#2)は、第2の尤度(尤度#2)を復号処理し、第2の復号ビット(復号ビット#2)を出力する。第1の復号コア11−1は、尤度#3の復号処理開始前に、尤度#1の復号処理を完了させる。復号処理完了後、第1の復号コア11−1は尤度#3の復号処理を開始する。
The first decoding core 11-1 (decoding core # 1) decodes the first likelihood (likelihood # 1) and outputs a first decoding bit (decoding bit # 1). The second decoding core 11-2 (decoding core # 2) decodes the second likelihood (likelihood # 2) and outputs a second decoding bit (decoding bit # 2). The first decoding core 11-1 completes the decoding process for the
以下、同様にして、複数の復号コア11−1、11−2は、入力される尤度を交互に復号処理する。なお、図示例では、2つの復号コア11−1、11−2(復号コア#1、#2)を動作させて交互に復号するが、3つ以上の復号コアを用いて同様な手順にて順番に復号タイミングをずらして、並列的に復号してもよい。
Hereinafter, similarly, the plurality of decoding cores 11-1 and 11-2 alternately decode input likelihoods. In the illustrated example, two decoding cores 11-1 and 11-2 (
制御部51は、復号部10の復号処理を制御する。制御部51は、復号部10の複数の復号コア11−1〜11−Nに対し、各復号コアの復号タイミングを制御し、所定の復号スケジューリングに従った復号タイミングにて復号処理が行われるよう制御する。図2の例では、制御部51は、2つの復号コア11−1、11−2(復号コア#1、#2)に対して、前述した復号タイミングにて復号するために、復号部10を制御する。
The
制御部51は、復号タイミングに関して、「受信符号語有効信号」を用いて判断する。受信符号語有効信号は、例えばパケット同期タイミングから換算したパケット内の尤度の位置を示す信号として提供される。
The
制御部51は、各尤度の復号タイミングに基づき、尤度記憶部21に対して復号する尤度の尤度読み出し制御を実施する。例えば、制御部51は、尤度#1の復号時には尤度記憶部12から尤度#1を復号コア11−1(復号コア#1)へと読み出す制御を行う。
Based on the decoding timing of each likelihood, the
選択部22は、制御部51の制御に基づき、復号部10の複数の復号コア11−1〜11−Nから出力される硬判定ビット(復号ビット)を選択し出力することにより、正しい順序での復号結果を出力させる。制御部51は、復号スケジューリングに従って選択部22における選択動作を制御する。図2の例では、選択部22は復号(尤度#1)、復号(尤度#2)、復号(尤度#3)、復号(尤度#4)、〜、復号(尤度#m)(mは、1以上の整数)により得られた復号ビットを順番に選択し出力する。図2に示される出力復号ビットが、選択部22により選択し出力された復号ビットに相当する。
The
次に、復号コア11の構成及び動作を詳細に説明する。復号コア11は、列処理部111、行処理部112、事前値記憶部113、外部値記憶部114、及び硬判定部115を含む構成である。
Next, the configuration and operation of the
列処理部111は、列処理演算を実施する。事前値記憶部113は、列処理部111の列処理により得られる事前値を記憶する。行処理部112は、行処理演算を実施する。外部値記憶部114は、行処理部112の行処理により得られる外部値を記憶する。硬判定部115は、列処理部111及び行処理部112の復号処理により得られた軟判定値を用いて、硬判定ビットを生成し出力する。
The
部分並列復号方式の復号処理について説明する。図3は、部分並列復号の処理単位に分割した部分検査行列、部分検査行列に対応して分割した尤度、及び、尤度を分割するために用いる分割したコードワードの例を示す図である。本実施形態では、対象データの復号処理を実施するために、部分並列復号の処理単位に分割した検査行列を用いる。 Decoding processing of the partial parallel decoding method will be described. FIG. 3 is a diagram illustrating an example of a partial check matrix divided into processing units of partial parallel decoding, a likelihood divided corresponding to the partial check matrix, and a divided codeword used for dividing the likelihood. . In the present embodiment, a check matrix divided into processing units for partial parallel decoding is used in order to perform decoding processing of target data.
まず、検査行列Hは、符号化装置と復号装置とにおいて同じ行列を用いる。また、符号化装置において符号化されたデータビット系列であるコードワードを、復号化装置において復号することで、復号ビットが得られる。ここで、検査行列をH、コードワードをC、尤度をSとすると、
H * C = 0 …(1)
の関係が、符号化装置において成り立つ。
First, the check matrix H uses the same matrix in the encoding device and the decoding device. In addition, a decoded bit is obtained by decoding a code word, which is a data bit sequence encoded by the encoding device, by the decoding device. Here, when the check matrix is H, the codeword is C, and the likelihood is S,
H * C = 0 (1)
This relationship holds in the encoding apparatus.
本実施形態では、復号装置において、検査行列Hを、Hsub 1,Hsub 2,Hsub 3,〜,Hsub N−1,Hsub Nのように、部分並列復号の処理単位に分割した部分行列を用いる。ここで、検査行列を分割した部分行列の行数が列数以上となるよう検査行列Hを分割する。
In the present embodiment, the decoding device uses a partial matrix obtained by dividing the parity check matrix H into processing units for partial parallel decoding, such as
ここで、式(1)を満たすように、検査行列Hを分割した部分行列に対して乗算されるコードワードをCsub 1,Csub 2,Csub 3,〜,Csub N−1,Csub Nと分割すると下記の式(2)が成立する。 Here, when the codeword multiplied by the submatrix obtained by dividing the check matrix H is divided into Csub1, Csub2, Csub3,..., CsubN-1, CsubN so as to satisfy the expression (1). The following formula (2) is established.
[Hsub 1,Hsub 2,〜,Hsub N]
*[Csub 1T,Csub 2T,〜,Csub NT]T= 0
[Hsub 1*Csub 1+〜+Hsub N*Csub N] = 0 …(2)
(Tは転置を表す)
[
* [
[
(T represents transposition)
つまり、Hsub M(Mは整数)にCsub Mが乗算されるようコードワードのベクトルを決定する。 That is, the codeword vector is determined so that Hsub M (M is an integer) is multiplied by Csub M.
次に、復号装置で用いる尤度Sを、分割した各コードワードCsub Mと同一の長さのベクトルを用いて、分割する。分割した尤度Sを、Ssub 1,Ssub 2,Ssub 3,〜,Ssub N−1,Ssub Nを用いて表した行列を図3に示す。
以上の方法により、尤度の分割を行う。
Next, the likelihood S used in the decoding apparatus is divided using a vector having the same length as each divided codeword Csub M. FIG. 3 shows a matrix that represents the likelihood S divided by using
The likelihood is divided by the above method.
本実施形態の復号コア11では、Hsub 1,2,3,…,Nの順に列処理及び行処理を実施する。
In the
本実施形態では、検査行列を分割した部分行列の行数が列数以上となるよう検査行列を分割する。 In this embodiment, the parity check matrix is divided so that the number of rows of the partial matrix obtained by dividing the parity check matrix is equal to or greater than the number of columns.
上記のように分割する理由は以下のとおりである。
(i)事前値記憶部の記憶容量を削減できる。
(ii)部分並列復号における行処理時に用いる比較器数を削減できる。
(iii)外部値記憶部の記憶容量を削減できる。
The reason for dividing as described above is as follows.
(I) The storage capacity of the prior value storage unit can be reduced.
(Ii) The number of comparators used during row processing in partial parallel decoding can be reduced.
(Iii) The storage capacity of the external value storage unit can be reduced.
上記理由のうち、(ii)比較器削減、及び(iii)外部値記憶容量削減、の要因について以下に説明する。本実施形態では、復号方式として、Min−Sum復号アルゴリズムを用いて説明する。なお、復号方式はこれに限定されず、Sum−Product復号を始めとした他の復号方式を用いてもよい。復号アルゴリズムの詳細については、例えば参考文献1(和田山 正著、「低密度パリティ検査符号とその復号法」、トリケップス
出版、2002年6月5日、(P92−P99))に説明されている。
Among the reasons described above, factors of (ii) comparator reduction and (iii) external value storage capacity reduction will be described below. In the present embodiment, a description will be given using a Min-Sum decoding algorithm as a decoding method. Note that the decoding method is not limited to this, and other decoding methods such as Sum-Product decoding may be used. Details of the decoding algorithm are described in, for example, Reference 1 (Masawa Wadayama, “Low Density Parity Check Code and its Decoding Method”, Trikeps Publishing, June 5, 2002, (P92-P99)). .
列処理部111及び行処理部112の処理により、外部値αmn、事前値βmnは、次の式(3)、式(4)によって求められる。
By the processing of the
式(3)のmin|βmn|の項を計算する列処理、行処理は、Hsub 1,Hsub
2,〜,Hsub Nの部分並列単位毎に順次実施する。現状の最小値をβ_minとする。β_minは外部値記憶部114に格納されている。
The column processing and row processing for calculating the term min | βmn | in equation (3) are Hsub 1 and Hsub.
2,..., Hsub N are executed sequentially for each partial parallel unit. Let β_min be the current minimum value. β_min is stored in the external
Hsub 1の行処理により探索された最小値と、β_minとを比較し、より小さい方が新たなβ_minとなる。
β_min = min(β_min,β_Hsub x) …(5)
ここで、β_Hsub x、はHsub xの行処理により求められたβ値とする。
The minimum value searched by the row processing of
β_min = min (β_min, β_Hsub x) (5)
Here, β_Hsub x is a β value obtained by the row processing of Hsub x.
本実施形態では、上記より、比較演算を分散して実施できるため、検査行列を分割した部分行列の行数を列数以上にすることによって比較器数を削減できる。また、β_minは更新した値を記憶すればよいので、外部値記憶部114の容量を削減できる。
In the present embodiment, as described above, since the comparison operation can be performed in a distributed manner, the number of comparators can be reduced by making the number of rows of the partial matrix obtained by dividing the check matrix equal to or greater than the number of columns. Further, since β_min only needs to store the updated value, the capacity of the external
上記理由のうち、(i)事前値記憶容量削減、の要因について説明する。本実施形態では、列処理演算結果により得られる事前値を保存することなく行処理に反映して使用できるため、従来例の部分並列復号方式のように、全ての列処理中間演算結果を保存しておく必要がない。 Among the reasons described above, the factor of (i) reduction of the prior value storage capacity will be described. In this embodiment, since the prior value obtained from the column processing calculation result can be reflected and used in the row processing without saving, all the column processing intermediate calculation results are saved as in the conventional partial parallel decoding method. There is no need to keep it.
つまり、必要となる事前値記憶容量は、部分行列Hsub xに対応する列処理が完了した後に行処理が実施されるまでであり、パイプラインレジスタでよい。従って、事前値記憶部113をパイプラインレジスタとして構成でき、事前値記憶部113の容量を削減できる。図4を用いて詳細を説明する。
That is, the required prior value storage capacity is from the completion of the column processing corresponding to the submatrix Hsub x until the row processing is performed, and may be a pipeline register. Therefore, the prior
図4は、部分並列復号における列処理及び行処理のタイミングを示す図であり、復号処理時の復号スケジューリングを表している。ここで復号スケジューリングとは、部分並列復号方式における行処理、列処理を行う順序のことを表す。 FIG. 4 is a diagram showing the timing of column processing and row processing in partial parallel decoding, and represents decoding scheduling at the time of decoding processing. Here, decoding scheduling represents the order in which row processing and column processing are performed in the partially parallel decoding method.
部分並列復号において、行処理は処理対象となる行が含まれる列の列処理が終了した後に実施される。したがって、列処理Hsub 1の後に、行処理Hsub 1の順序によって処理が実施される。つまり、Hsub 1の列処理を行った後、Hsub 1の行処理を行い、更に、Hsub 2の列処理を行う。
In the partial parallel decoding, the row processing is performed after the column processing of the column including the row to be processed is completed. Therefore, after the
以降、Hsub Nまで同様にして列処理及び行処理を実行する。Hsub 1〜Hsub Nまで、順次、行処理及び列処理がパイプライン処理され、行処理Hsub Nが完了した時点において1イタレーション終了である。
Thereafter, column processing and row processing are executed in the same manner up to Hsub N. Row processing and column processing are sequentially pipelined from
よって、列処理Hsub 1の開始から行処理Hsub Nの終了までの処理に要する時間が、1イタレーション処理遅延となる。1イタレーション終了後、次のイタレーションを開始できる。
Therefore, the time required for processing from the start of the
このように、Hsub xに対応する列処理が完了した後に、列処理結果を用いた行処理が実施されるため、事前値記憶部113は、部分行列Hsub xに対応した容量のパイプラインレジスタを用いて構成できる。
As described above, after the column processing corresponding to Hsub x is completed, row processing using the column processing result is performed. Therefore, the prior
なお、図4において、列処理Hsub 1に対応する時刻において、行処理は、実施されていないため、空白となっている。
In FIG. 4, at the time corresponding to the
図5は、部分並列復号による復号処理の全過程を示す概略図である。列処理部111及び行処理部112において、復号処理の1イタレーションが所定回数繰り返された後、硬判定部115において硬判定が実施され、復号完了する。このときの「1尤度復号」が、図2における「復号(尤度#x)」に相当する。
FIG. 5 is a schematic diagram showing the entire process of decoding processing by partial parallel decoding. In the
図6は、部分並列復号において列処理の並列演算数を2倍にした場合の一例を示す図であり、列処理の並列演算数を2倍にしてもイタレーション処理遅延が小さくならないことについて説明する。 FIG. 6 is a diagram illustrating an example of doubling the number of parallel operations for column processing in partial parallel decoding, and explaining that the iteration processing delay does not decrease even if the number of parallel operations for column processing is doubled. To do.
まず、列処理の並列演算数を2倍にすることによって、Hsub 1とHsub 2とは同時に並列処理が可能である。一方、Hsub 1とHsub 2との行処理は、最小値探索(β_minの計算)が直列処理(シリアル処理)になるため、列処理のように、並列処理の構成とはならない。
First,
Hsub 1とHsub 2との行処理を一括して実施する演算は、
β_min = min(β_min,β_Hsub 1、Hsub 2) …(6)として表現されるが、実際の演算としては、
β_min1 = min(β_min,β_Hsub 1)
β_min = min(β_min1,β_Hsub 2) …(7)
である。すなわちβ_minを求めるためにはまずβ_min1を求めなければならず、直列処理が必要となる。
The operation for collectively performing the row processing of
β_min = min (β_min,
β_min1 = min (β_min, β_Hsub 1)
β_min = min (β_min1, β_Hsub 2) (7)
It is. That is, in order to obtain β_min, β_min1 must first be obtained, and serial processing is required.
このため、処理遅延の削減は困難となり、1イタレーション処理遅延は、図4と比較して処理時間が変わらない、Hsub1個の処理時間×(N+1)の時間が必要となる。したがって、単純に列処理の並列演算数を増やすでは、復号処理時間の短縮が困難であることがわかる。 For this reason, it is difficult to reduce the processing delay, and one iteration processing delay requires a processing time of Hsub × (N + 1) that does not change the processing time as compared with FIG. Therefore, it can be seen that it is difficult to shorten the decoding processing time by simply increasing the number of parallel operations in column processing.
上記より、本実施形態では、復号部において復号コアを複数有するマルチコア構成とし、復号処理を復号コア毎に分散させている。このため、従来の検査行列を部分行列に分割しない復号方法では、行処理、列処理がパイプライン処理できないので、Hsub1個の処理時間×N×2の処理遅延、であったのに対して高速復号処理が実現できる。 As described above, in the present embodiment, the decoding unit has a multi-core configuration having a plurality of decoding cores, and the decoding process is distributed for each decoding core. For this reason, in the conventional decoding method in which the parity check matrix is not divided into sub-matrices, the row processing and the column processing cannot be pipelined, so that the processing time of Hsub1 × N × 2 processing delay is high speed. Decoding processing can be realized.
また、上記構成を用いることで、復号回路のクロック速度を上げなくても、1イタレーション当たりの処理時間を短縮でき、高速化に伴う消費電力の増加を抑制できる。また、
部分並列復号方式を用いたとしても、上記構成を用いることで、事前値記憶部及び外部値記憶部の記憶容量を削減でき、高速化に伴う装置構成の大型化、複雑化を抑制できる。
Further, by using the above configuration, the processing time per iteration can be shortened without increasing the clock speed of the decoding circuit, and an increase in power consumption accompanying the increase in speed can be suppressed. Also,
Even if the partial parallel decoding method is used, by using the above configuration, it is possible to reduce the storage capacity of the prior value storage unit and the external value storage unit, and it is possible to suppress the increase in size and complexity of the device configuration accompanying the increase in speed.
(第2の実施形態)
図7は、第2の実施形態に係る復号装置の構成を示すブロック図である。第2の実施形態は、高速復号処理及び低消費電力化を実現する構成例である。
(Second Embodiment)
FIG. 7 is a block diagram showing the configuration of the decoding apparatus according to the second embodiment. The second embodiment is a configuration example that realizes high-speed decoding processing and low power consumption.
第2の実施形態の復号装置は、復号部10、尤度記憶部21、選択部22、クロック生成部23、クロックゲート部24、ヘッダ解析部25、及び制御部52を含む構成である。
The decoding device according to the second embodiment includes a
例えば、IEEE802.11adによるパケット通信システムでは、変調方式と符号化率との複数の組合せに対応している。この複数の組合せは、MCS(Modulation and Coding Scheme)情報と呼ばれ、パケット通信におけるヘッダに記載されている。 For example, the packet communication system based on IEEE 802.11ad supports a plurality of combinations of modulation schemes and coding rates. The plurality of combinations are called MCS (Modulation and Coding Scheme) information and are described in a header in packet communication.
例えば、複数の通信方式に対応可能であり、2ビット/シンボルのQPSK通信時に最大能力にて動作する復号装置は、1ビット/シンボルのBPSK通信時に、1ビット分の復号コアが余剰となるため、アイドル状態になる復号コアが存在する。 For example, a decoding apparatus that can support a plurality of communication methods and operates at the maximum capacity during QPSK communication of 2 bits / symbol has a redundant decoding core for 1 bit during BPSK communication of 1 bit / symbol. There is a decoding core that goes into an idle state.
ここで、アイドル状態の復号コアも電力を消費してしまうため、不要な電力消費が生じるという課題がある。第2の実施形態では、不要な電力消費を削減させて低消費電力動作を可能とする。 Here, since the idle decoding core also consumes power, there is a problem that unnecessary power consumption occurs. In the second embodiment, unnecessary power consumption is reduced to enable low power consumption operation.
MCS情報取得部の一例としてのヘッダ解析部25は、パケット通信におけるヘッダを解析する。ヘッダは、MCS情報を含んでいる。ヘッダ解析部25は、受信パケットのヘッダの解析結果に基づき、MCS情報を取得し、取得したMCS情報を制御部52に通知する。
The
クロック生成部23は、例えば発振器を有して構成され、復号部10を含む復号装置の回路を動作させるためのクロックを生成する。制御部52は、MCS情報に応じてクロックゲート部24から復号部10へのクロック供給を制御する。クロック出力部の一例としてのクロックゲート部24は、クロックを選択的に出力可能である。クロックゲート部24は、制御部52の制御に基づき、クロック生成部23において生成されたクロックをゲーティングし、各復号コア11−1〜11−Nへのクロックの供給または停止を行う。
The
図8は、第2の実施形態における復号処理のタイミングを示すタイミングチャートである。第2の実施形態では、複数の通信方式に対応し、QPSK通信とBPSK通信とを切り替えて通信する場合を想定する。図8(A)はQPSK通信時の動作を示し、図8(B)はBPSK通信時の動作を示している。本例では、QPSK通信が所定の高速通信、BPSK通信が所定の低速通信に相当する。 FIG. 8 is a timing chart showing the timing of the decoding process in the second embodiment. In the second embodiment, it is assumed that communication is performed by switching between QPSK communication and BPSK communication, corresponding to a plurality of communication methods. FIG. 8A shows the operation during QPSK communication, and FIG. 8B shows the operation during BPSK communication. In this example, QPSK communication corresponds to predetermined high-speed communication, and BPSK communication corresponds to predetermined low-speed communication.
QPSK通信時には、クロックゲート部24は、2つの復号コアにクロックを供給して各復号コアを動作させる。すなわち、クロックゲート部24は、第1の復号コア11−1(復号コア#1)にクロック#1を供給し、第2の復号コア11−2(復号コア#2)にクロック#2を供給する。これにより、図2に示した第1の実施形態と同様、2つの復号コア11−1、11−2によって分散して復号処理を行い、尤度#1、#2、#3、#4、〜、#mを復号する。
During QPSK communication, the
BPSK通信時には、クロックゲート部24は、QPSK通信時よりも少ない数、本例では1つの復号コアにクロックを供給して動作させる。すなわち、クロックゲート部24
は、第1の復号コア11−1(復号コア#1)にクロック#1を供給し、第2の復号コア11−2(復号コア#2)へのクロック供給を停止する。これにより、図8(B)では、1つの復号コア11−1によって復号処理を行い、尤度#1、#2、〜、#mを復号する。
At the time of BPSK communication, the
Supplies the
BPSK通信では、QPSK通信と比較して、各コードワードの伝送レートが半分(伝送時間が2倍)であり、入力尤度の入力レートが半分となるため、復号コアは半分の処理能力(2倍の処理時間)にて復号処理可能である。このため、制御部52は、復号部10における複数の復号コア11−1〜11−Nのうちの半数の復号コアを動作させ、半数のアイドル状態の復号コアを休止させ、不要な消費電力を削減する。
In BPSK communication, the transmission rate of each codeword is half (transmission time is twice) and the input rate of input likelihood is halved compared to QPSK communication, so that the decoding core has half the processing capacity (2 Double the processing time). For this reason, the
上記より、本実施形態では、ヘッダ解析結果より得られるMCS情報に基づき、アイドル状態となる復号コアのクロックをゲーティングし、アイドル状態の復号コアの動作を停止させる。これにより、アイドル状態の復号コアにおける不要な電力消費を削減でき、消費電力を低減できる。したがって、高速復号処理を実現する構成において、例えば通信方式、伝送レートに代表される動作時の各種状況に応じて消費電力を低減し、低消費電力化を図れる。 As described above, in this embodiment, based on the MCS information obtained from the header analysis result, the clock of the decoding core in the idle state is gated, and the operation of the decoding core in the idle state is stopped. Thereby, unnecessary power consumption in the decoding core in the idle state can be reduced, and power consumption can be reduced. Therefore, in a configuration that realizes high-speed decoding processing, for example, power consumption can be reduced and power consumption can be reduced according to various situations during operation typified by a communication method and a transmission rate.
(第3の実施形態)
図9は、第3の実施形態に係る復号装置の構成を示すブロック図である。第3の実施形態は、復号装置の最大イタレーション回数が所定値以下である場合にも、伝搬路環境が良好な場合は高スループットを実現する構成例である。
(Third embodiment)
FIG. 9 is a block diagram illustrating a configuration of a decoding device according to the third embodiment. The third embodiment is a configuration example that realizes high throughput when the propagation path environment is good even when the maximum number of iterations of the decoding apparatus is equal to or less than a predetermined value.
第3の実施形態の復号装置は、復号部10、尤度記憶部21、選択部22、クロック生成部23、クロックゲート部24、ヘッダ解析部25、無線部26、復調部27、伝搬路環境推定部28、及び制御部53を含む構成である。
The decoding apparatus according to the third embodiment includes a
無線部26は、増幅器、周波数変換器を含む高周波回路を有し、アンテナにて受信した無線信号の増幅、周波数変換を含む無線信号処理を行う。復調部27は、例えば信号処理回路を有する電子回路により構成され、無線部26から出力される受信信号の復調処理を行い、受信信号に関する尤度を出力する。
The
伝搬路環境推定部28は、復調部27にて復調された受信信号に基づき、無線信号の伝搬路環境、例えばSNR(Signal to Noise Ratio)、CNR(Carrier to Noise Ratio
)、RSSI(Received Signal Strength Indicator)に代表される受信信号の品質を推定する。
The propagation path
) And the quality of a received signal typified by RSSI (Received Signal Strength Indicator).
制御部53は、伝搬路環境推定部28による伝搬路環境の推定結果に基づき、伝搬路環境が良好であると判断した場合、復号コア11の復号処理におけるイタレーション回数を減少させる。
When the
例えば、最大イタレーション回数が2r回のMCS(例えばBPSK、QPSK)に対応する第1の復号モードと、最大イタレーション回数がr回以下のMCS(例えば16QAM)に対応する第2の復号モードとを有しているとする。 For example, a first decoding mode corresponding to MCS (for example, BPSK, QPSK) having a maximum number of iterations of 2r, and a second decoding mode corresponding to MCS (for example, 16QAM) having a maximum number of iterations of r or less. Suppose you have
第1の復号モードは、伝搬路環境推定値が所定値未満であり、通信方式として低速通信が選択される場合が多い。 In the first decoding mode, the propagation path environment estimated value is less than a predetermined value, and low-speed communication is often selected as the communication method.
第2の復号モードは、伝搬路環境推定値が所定値以上であり、通信方式として高速通信が選択される場合が多い。伝搬路環境が良好である場合、第2の復号モードを用いて、少
ないイタレーション回数による復号処理を行う。
In the second decoding mode, the propagation path environment estimated value is not less than a predetermined value, and high-speed communication is often selected as the communication method. When the propagation path environment is good, the decoding process with a small number of iterations is performed using the second decoding mode.
制御部53は、高速通信が可能であることを通信相手へフィードバックする。
The
図10は、第3の実施形態における復号処理のタイミングを示すタイミングチャートである。第3の実施形態では、伝搬路環境が良好である場合に、16QAM通信を行う場合を想定する。16QAM通信では、各コードワードの伝送レート(入力尤度の入力レート)がQPSKのさらに2倍(伝送時間がQPSKの半分)である。 FIG. 10 is a timing chart showing the timing of the decoding process in the third embodiment. In the third embodiment, it is assumed that 16QAM communication is performed when the propagation path environment is good. In 16QAM communication, the transmission rate (input likelihood input rate) of each codeword is twice that of QPSK (transmission time is half of QPSK).
高速通信時は、入力尤度の入力レートが高いため、より高いクロック周波数の復号コアを用いるか、復号コアの数を多くして対応することが考えられる。 At the time of high-speed communication, since the input rate of the input likelihood is high, it can be considered to use a decoding core with a higher clock frequency or increase the number of decoding cores.
これに対して本実施形態では、復号装置の最大イタレーション回数が所定値以下である場合にも、良好な伝搬路環境では、通信相手へフィードバックして高速通信を行い、復号処理におけるイタレーション回数を少なくした第2の復号モードを用いて、1尤度あたりの復号時間を短くする。なお、良好な伝搬路環境以外では、第1の実施形態、又は第2の実施形態における復号方法である第1の復号モードを用いる。 On the other hand, in the present embodiment, even when the maximum number of iterations of the decoding device is less than or equal to a predetermined value, in a good propagation path environment, high-speed communication is performed by feedback to the communication partner, and the number of iterations in decoding The decoding time per likelihood is shortened by using the second decoding mode in which is reduced. Note that, except for a good propagation path environment, the first decoding mode that is the decoding method in the first embodiment or the second embodiment is used.
イタレーション回数を少なくすると誤り訂正能力が劣化するが、伝搬路環境が良好であるため、受信信号に含まれる誤りが統計的に少ない状態である。誤り発生率が低いため、少ないイタレーション回数でも誤り訂正できる。 If the number of iterations is reduced, the error correction capability deteriorates. However, since the propagation path environment is good, the number of errors included in the received signal is statistically small. Since the error occurrence rate is low, errors can be corrected even with a small number of iterations.
本実施形態によれば、復号装置は、高速通信時において最大イタレーション回数が所定値以下であっても、伝搬路環境が良好な場合には、第1の復号モードから第2の復号モードに切り換えることによって、高スループットを実現できる。 According to the present embodiment, the decoding device changes from the first decoding mode to the second decoding mode when the propagation path environment is good even when the maximum number of iterations is not more than a predetermined value during high-speed communication. High throughput can be realized by switching.
(第4の実施形態)
図11は、第4の実施形態に係る復号装置の構成を示すブロック図である。第4の実施形態は、復号装置の低消費電力化を実現する別の構成例である。
(Fourth embodiment)
FIG. 11 is a block diagram illustrating a configuration of a decoding device according to the fourth embodiment. The fourth embodiment is another configuration example for realizing low power consumption of the decoding device.
第4の実施形態の復号装置は、復号部10、尤度記憶部21、選択部22、クロック生成部23、クロックゲート部24、ヘッダ解析部25、無線部26、復調部27、伝搬路環境推定部28、クロック分周部29、電源31、低電圧電源32、設定部33、及び制御部54を含む構成である。
The decoding device according to the fourth embodiment includes a
クロック分周部29は、例えば分周器を有して構成され、クロック生成部23にて生成された回路動作用のクロックを分周し、低速クロックを出力する。クロックゲート部24は、制御部54の制御に基づいてクロックの出力切り替えを行い、クロック生成部23からのクロックまたはクロック分周部29からの低速クロックを各復号コア11−1〜11−Nへ供給する。本例では、クロック生成部23からのクロックが第1のクロック、クロック分周部29からの低速クロックが第2のクロックに相当する。クロック分周部29及びクロックゲート部24がクロック出力部の機能を実現する。
The
本例では、電源31は、通常動作電圧の電力を出力する第1の電源に相当する。低電圧電源32は、通常動作電圧より低い電圧の電力を出力する第2の電源に相当する。電源31、及び低電圧電源32は、それぞれ所定電力を出力する電源回路により実現される。
In this example, the
設定部33は、ユーザによる設定入力を受け付け、ユーザの志向を設定する。ユーザ志向の設定情報は制御部54に送られる。ユーザ志向として、例えばベストエフォート(高速通信)志向または省電力志向を設定する。
The setting
制御部54は、ユーザ志向に応じて、低速通信時(低スループット時)には、クロック分周部29からの低速クロックを復号部10に供給してクロック速度を落とし、低電圧電源32からの電力を復号部10に供給して電源電圧を下げる。
The
本実施形態の復号部10は、例えば、QPSKの通信速度に対応して復号処理する能力を有している。復号部10は、受信パケットの変調方式がBPSKであれば、QPSKの通信速度に対応した復号処理方法を用いた上でクロック速度を低速にしても復号処理が可能である。
For example, the
例えば通常のクロック周波数をK、QPSKの通信速度に対応した復号処理を実施した際の1尤度復号にかかるクロックサイクル数をLとする。このとき1尤度の復号に必要な時間はTq=L/Kである。ここでクロック速度を半分のK/2にしたとする。このとき1コードワードの復号に必要な時間はTb=L/(K/2)=2L/K=2Tqとなり2倍の時間が必要となる。 For example, the normal clock frequency is K, and the number of clock cycles for 1-likelihood decoding when decoding processing corresponding to the communication speed of QPSK is performed is L. At this time, the time required for decoding with one likelihood is Tq = L / K. Here, it is assumed that the clock speed is halved to K / 2. At this time, the time required for decoding one codeword is Tb = L / (K / 2) = 2L / K = 2Tq, which is twice as long.
一方でBPSKの通信速度に対応した復号処理で1尤度の復号に必要となる時間はTb=2Tqである。これは、QPSKが2ビット/シンボルの伝送レートに対して、BPSKは1ビット/シンボルの伝送レートであるためである。 On the other hand, the time required for 1 likelihood decoding in the decoding process corresponding to the communication speed of BPSK is Tb = 2Tq. This is because QPSK has a transmission rate of 1 bit / symbol while QPSK has a transmission rate of 2 bits / symbol.
従って、QPSKに対応した復号部10において、クロック速度を半分にしてもBPSKを用いたパケットの復号処理が可能である。
Therefore, the
復号部10が処理可能な変調多値数をN、受信パケットに用いられている変調方式の多値数をM、クロックの分周数をRとする。
It is assumed that the modulation multilevel number that can be processed by the
復号部10は、
N / R ≧ M …(8)
を満たしていれば、クロック速度を低速にできる。
The
N / R ≧ M (8)
If the above is satisfied, the clock speed can be lowered.
よって、制御部54は、ヘッダ解析部25のヘッダ解析結果によって取得したMCS情報に基づき、受信パケットがBPSK変調である場合、すなわちBPSK通信時には、クロック速度を低下させる。クロックゲート部24は、制御部54の制御により、クロック分周部29からの低速クロックを復号コア11に供給する。
Therefore, the
なお、クロック速度が低速の場合、電源電圧を低下させても回路を駆動させることは可能である(参考文献2:「極低電圧動作による低エネルギーLSI」、電子情報通信学会誌 Vol.93、No.11、pp943−p47、2010年11月 参照)。よって、制御部54は、BPSK通信時には、低電圧電源32を使用して低電圧の電力を復号コア11に供給する。
When the clock speed is low, it is possible to drive the circuit even if the power supply voltage is lowered (Reference 2: “Low Energy LSI by Extremely Low Voltage Operation”, IEICE Journal Vol.93, No. 11, pp943-p47, November 2010). Therefore, the
第4の実施形態では、復号コア11の最高処理速度よりも低い処理速度にて処理可能な通信方式である場合、復号コア11へ供給するクロックを低速クロックとし、電源を低電圧電源にする。低電圧電源32から供給する電圧値は、電源31からの通常動作電圧より低く、低速クロックにより復号コア11を駆動可能な最低電圧以上とする。
In the fourth embodiment, when the communication method allows processing at a processing speed lower than the maximum processing speed of the
回路の電源電圧とクロック周波数との関係については、参考文献2に記載があるように、通常動作電圧に対し、電源電圧を下げた場合にも動作クロックを低速にすることで回路を駆動できる。また、電源電圧及び動作クロックを低速にすることで消費電力を低減できることが記載されている。
As described in
ここで、QPSK通信において設定されたクロック周波数、電源電圧に対して、BPSK通信において、電源電圧を下げると、電源電圧の低下によって復号コア11の動作可能なクロック周波数が下がる。
Here, when the power supply voltage is lowered in the BPSK communication with respect to the clock frequency and the power supply voltage set in the QPSK communication, the clock frequency at which the
しかし、本実施形態において、BPSK通信において必要とされるクロック周波数は、QPSK通信において必要とされるクロック周波数の半分であるため、復号コア11において、電源電圧の低下による動作クロック周波数の低下の下限は、元のクロック周波数の半分までであれば、所望イタレーション回数を満たす動作が可能である。さらにクロック周波数を下げること及び電源電圧を下げることにより消費電力を低減できる。
However, in this embodiment, since the clock frequency required in BPSK communication is half of the clock frequency required in QPSK communication, the lower limit of the operation clock frequency decrease due to the power supply voltage decrease in the
つまり、本実施形態では、低電圧電源32に変更する場合は、クロック分周部29に変更する。
That is, in the present embodiment, when changing to the low
回路の消費電力は、電源電圧の2乗に比例し、動作クロック周波数に比例する。よって、低電圧駆動、低速クロック動作を行うことにより、消費電力を低減できる。 The power consumption of the circuit is proportional to the square of the power supply voltage and proportional to the operation clock frequency. Therefore, power consumption can be reduced by performing low-voltage driving and low-speed clock operation.
また、電源電圧を下げる場合、受信パケットのMCSを解析してから低電圧電源を駆動してもよいが、より安定して低電圧電源を用いて復号装置を駆動させるために、本実施形態では以下の制御を行う。 When the power supply voltage is lowered, the low voltage power supply may be driven after analyzing the MCS of the received packet. However, in order to drive the decoding apparatus using the low voltage power supply more stably, in this embodiment, The following control is performed.
制御部54は、通信開始時に通信相手とハンドシェイクを行う時点において、通信相手に対し受信側が許容する許容通信速度に関する情報(例えば、MCS、通信スループット)を送信側の通信相手にフィードバックする。通信相手の送信装置は、受信側(本実施形態の復号装置を有する受信装置)の許容通信速度によって通信する。許容通信速度として、ここでは許容MCSを用いる。
The
図13は、第4の実施形態における通信初期化時のハンドシェイク手順を示すシーケンス図である。受信装置STA 2(Rx)と、通信相手の送信装置STA 1(Tx)とは、本実施形態の復号装置を有する。 FIG. 13 is a sequence diagram illustrating a handshake procedure at the time of communication initialization in the fourth embodiment. The receiving device STA 2 (Rx) and the communication partner transmitting device STA 1 (Tx) have the decoding device of this embodiment.
まず送信装置STA 1は、リンク確立リクエストを受信装置STA 2へ送信し[1]、受信装置STA 2は、リンク確立リクエストを受けて伝搬路環境推定を行う[2]。そして、受信装置STA 2は、リンク確立を承認し[3]、予め設定されたユーザ志向に対応するMCSを参照し、許容MCS情報を送信装置STA 1へフィードバックする。
First, the transmitting
送信装置STA 1は、許容MCS情報を受けてリンク確立の確認を完了する[4]。その後、送信装置STA 1は、許容MCSによって通信を開始し、受信装置STA 2へ送信データを送信する[5]。以降は、送信装置STA 1と受信装置STA 2との間において設定されたMCSを用いて通信が行われる。受信装置STA 2は、受信データを正常に復調及び復号できた場合、ACKを送信装置STA 1へフィードバックする。
The transmitting
通信初期化時に通信相手へ許容通信速度情報を通知するため、受信側の装置は予め低電圧電源にて駆動できる。 Since the allowable communication speed information is notified to the communication partner at the time of communication initialization, the receiving device can be driven in advance by a low voltage power source.
また、受信側が許容するMCSに代表される許容通信速度情報は、ユーザの志向に応じて制御してもよい。例えば、ユーザが高速通信よりも低消費電力動作を志向している場合、制御部54は許容MCSを、例えば、BPSKに限定する。一方、ユーザが高速通信を
志向している場合、制御部54は、例えば、「許容MCSはQPSKまでである」といった制御を実施する。
Further, the allowable communication speed information represented by MCS allowed by the receiving side may be controlled according to the user's intention. For example, when the user intends to operate with low power consumption rather than high-speed communication, the
図12は、伝搬路環境とユーザ志向別のMCSとの関係の一例を示す図である。制御部54は、ユーザ志向情報として、例えば伝搬路環境推定値とユーザ志向に基づくMCSとを関連付けたテーブルを持っている。MCSの値1〜3は、1が低伝送レートの通信(例えばBPSK)、2が中伝送レートの通信(例えばQPSK)、3が高伝送レートの通信(例えば16QAM)とする。
FIG. 12 is a diagram illustrating an example of a relationship between a propagation path environment and user-oriented MCS. The
ベストエフォート志向(通信速度志向)では、伝送速度を優先し、伝搬路環境が良好な場合は高速通信を行う。省電力志向では、消費電力を優先し、伝搬路環境が良好であっても低速または中程度の通信を行う。 In the best effort orientation (communication speed orientation), transmission speed is given priority, and high-speed communication is performed when the propagation path environment is good. In the power saving direction, priority is given to power consumption, and low-speed or moderate communication is performed even if the propagation path environment is good.
制御部54は、推定した伝搬路環境推定値Pest(例えばCNR、 SNR、 RSSI)とテーブルに記載された閾値(図12の例ではP1、P2)と比較し、対応するMCSを送信側の通信相手へフィードバックする。送信側の通信装置は、フィードバック情報に基づいてMCSを決定し、MCSに従って生成した送信データを送信する。
The
本実施形態によれば、復号回路の処理能力に対して低速な通信を行う場合には、低速クロック、低電圧電源を使用することにより、消費電力を低減し、低消費電力化を実現できる。 According to the present embodiment, when performing low-speed communication with respect to the processing capability of the decoding circuit, the power consumption can be reduced and the power consumption can be reduced by using a low-speed clock and a low-voltage power supply.
以上、図面を参照しながら各種の実施形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。また、開示の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。 While various embodiments have been described above with reference to the drawings, it goes without saying that the present disclosure is not limited to such examples. It will be apparent to those skilled in the art that various changes and modifications can be made within the scope of the claims, and these are naturally within the technical scope of the present disclosure. Understood. In addition, each component in the above embodiment may be arbitrarily combined within a scope that does not depart from the spirit of the disclosure.
上記各実施形態では、本開示を、ハードウェアを用いて構成する場合を例にとって説明したが、本開示はハードウェアとの連携においてソフトウェアでも実現可能である。 In each of the above-described embodiments, the present disclosure has been described by taking as an example the case where the present disclosure is configured using hardware. However, the present disclosure can also be realized by software in cooperation with hardware.
また、上記各実施形態の説明に用いた各機能ブロックは、典型的には集積回路であるLSIとして実現される。これらは個別に1チップ化されてもよいし、各機能ブロックの一部又は全てを含むように1チップ化されてもよい。ここでは、LSIとしたが、集積度の違いにより、IC、システムLSI、スーパーLSI、ウルトラLSIと呼称されることもある。 In addition, each functional block used in the description of each of the above embodiments is typically realized as an LSI that is an integrated circuit. These may be individually made into one chip, or may be made into one chip so as to include a part or all of each functional block. The name used here is LSI, but it may also be called IC, system LSI, super LSI, or ultra LSI depending on the degree of integration.
また、集積回路化の手法にはLSIに限らず、専用回路または汎用プロセッサを用いて実現してもよい。LSI製造後に、プログラムすることが可能なFPGA(Field Programmable Gate Array)、又は、LSI内部の回路セルの接続、設定が再構成可能なリコンフィグラブル・プロセッサーを利用してもよい。 Further, the method of circuit integration is not limited to LSI, and may be realized using a dedicated circuit or a general-purpose processor. An FPGA (Field Programmable Gate Array) that can be programmed after manufacturing the LSI, or a reconfigurable processor in which connection and setting of circuit cells in the LSI can be reconfigured may be used.
さらには、半導体技術の進歩または派生する別技術によりLSIに置き換わる集積回路化の技術が登場すれば、当然、別技術を用いて機能ブロックの集積化を行ってもよい。バイオ技術の適用等が可能性としてありえる。 Furthermore, if integrated circuit technology comes out to replace LSI's as a result of the advancement of semiconductor technology or a derivative other technology, it is naturally also possible to carry out function block integration using another technology. Biotechnology can be applied.
本開示は、高速な復号処理が可能となる効果を有し、例えば通信の伝送路において生じる信号の誤りを訂正する誤り訂正復号装置において、高速、低消費電力な復号処理を実現するものとして有用である。 The present disclosure has an effect of enabling high-speed decoding processing, and is useful as an implementation of high-speed, low-power-consumption decoding processing, for example, in an error correction decoding device that corrects an error in a signal generated in a communication transmission line. It is.
10 復号部
11、11−1〜11−N 復号コア
21 尤度記憶部
22 選択部
23 クロック生成部
24 クロックゲート部
25 ヘッダ解析部
26 無線部
27 復調部
28 伝搬路環境推定部
29 クロック分周部
31 電源
32 低電圧電源
33 設定部
51、52、53、54 制御部
111 列処理部
112 行処理部
113 事前値記憶部
114 外部値記憶部
115 硬判定部
DESCRIPTION OF
Claims (5)
復号に用いる検査行列を分割した部分検査行列をそれぞれ用いて、前記尤度毎に並列に復号処理する復号コアを複数有する復号部と、
前記受信パケットのMCS情報を取得するMCS情報取得部と、
前記復号コアの動作用のクロックを選択的に出力するクロック出力部と、を備え、
前記部分検査行列は、行数が列数以上となる行列であり、
前記クロック出力部は、前記MCS情報に基づき、前記受信パケットを伝送する通信方式が、所定の高速通信よりも遅い所定の低速通信では、
前記高速通信においてクロックを供給する復号コア数よりも少ない数の復号コアに対して前記クロックを供給する、
復号装置。 A storage unit for storing a plurality of likelihoods obtained by demodulating the received packet;
A decoding unit having a plurality of decoding cores that perform decoding processing in parallel for each likelihood using a partial check matrix obtained by dividing a check matrix used for decoding,
An MCS information acquisition unit for acquiring MCS information of the received packet;
A clock output unit that selectively outputs a clock for operating the decoding core, and
The partial check matrix is a matrix whose number of rows is equal to or greater than the number of columns,
Based on the MCS information, the clock output unit is configured to transmit the received packet in a predetermined low-speed communication that is slower than a predetermined high-speed communication.
Supplying the clock to a smaller number of decoding cores than the number of decoding cores supplying the clock in the high-speed communication;
Decoding device.
復号に用いる検査行列を分割した部分検査行列をそれぞれ用いて、前記尤度毎に並列に復号処理する復号コアを複数有する復号部と、
前記受信パケットのMCS情報を取得するMCS情報取得部と、
前記MCS情報に含まれる変調方式の多値数に応じて、前記復号コアの通常動作に用いる第1のクロックと前記第1のクロックよりも低速の第2のクロックとのいずれかを出力するクロック出力部と、
前記MCS情報に含まれる変調方式の多値数に応じて、
前記クロック出力部が前記第1のクロックを出力する場合、前記復号部に供給する、通常動作電圧の第1の電源を出力し、
前記クロック出力部が前記第2のクロックを出力する場合、前記通常動作電圧よりも低電圧の第2の電源を出力する電源部と、
を備え、
前記部分検査行列は、行数が列数以上となる行列である、
復号装置。 A storage unit for storing a plurality of likelihoods obtained by demodulating the received packet;
A decoding unit having a plurality of decoding cores that perform decoding processing in parallel for each likelihood using a partial check matrix obtained by dividing a check matrix used for decoding,
An MCS information acquisition unit for acquiring MCS information of the received packet;
A clock that outputs either the first clock used for the normal operation of the decoding core or the second clock slower than the first clock according to the multi-value number of the modulation method included in the MCS information An output section;
According to the multi-level number of modulation schemes included in the MCS information,
When the clock output unit outputs the first clock, the first power source of the normal operating voltage supplied to the decoding unit is output;
When the clock output unit outputs the second clock, a power supply unit that outputs a second power supply having a voltage lower than the normal operation voltage;
Bei to give a,
The partial check matrix is a matrix whose number of rows is equal to or greater than the number of columns.
Decoding device.
前記電源部は、
通信相手との通信初期化時に自装置の許容通信速度に関する情報を通信相手に通知し、変調多値数の少ない低速通信を許容することを通信相手に通知した場合、
予め前記第2の電源の低電圧電源を出力する、
復号装置。 The decoding device according to claim 2 ,
The power supply unit is
When notifying the communication partner of information regarding the allowable communication speed of the own device at the time of communication initialization with the communication partner, and notifying the communication partner that low-speed communication with a small number of modulation multivalues is allowed
Outputting a low-voltage power source of the second power source in advance;
Decoding device.
通信速度又は消費電力に関するユーザ志向情報を入力する設定部を更に有し、
前記クロック出力部は、
前記ユーザ志向情報に基づいて、出力するクロックを選択し、
前記電源部は、
前記ユーザ志向情報に基づいて、出力する電圧を選択する、
復号装置。 The decoding device according to claim 3 , wherein
It further has a setting unit for inputting user-oriented information regarding communication speed or power consumption,
The clock output unit
Based on the user-oriented information, select a clock to output,
The power supply unit is
Selecting a voltage to be output based on the user-oriented information;
Decoding device.
前記復号対象データを伝送する伝搬路環境を推定する伝搬路環境推定部を備え、
前記復号部は、
前記通信初期化時の伝搬路環境推定値を用いて前記許容通信速度を設定する、
復号装置。 The decoding device according to claim 3 or 4 ,
A propagation path environment estimation unit for estimating a propagation path environment for transmitting the decoding target data;
The decoding unit
Setting the allowable communication speed using a propagation path environment estimated value at the time of the communication initialization,
Decoding device.
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