JP5867290B2 - Manufacturing method of semiconductor device - Google Patents

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本発明は半導体装置の製造に関する。   The present invention relates to the manufacture of semiconductor devices.

フラッシュメモリはゲート電極直下の電荷蓄積膜に情報を電荷の形で蓄積する不揮発性記憶素子であるが、最近ではフラッシュメモリを、ロジック動作を行う高速半導体素子とともに同一の半導体基板上に集積した、いわゆるロジックフラッシュ混載素子の技術が要求されている。このようなロジックフラッシュ混載素子においても、ロジック動作の速度を向上させ、またフラッシュメモリのメモリ容量を拡張すべく、さらなる微細化が進んでいる。   Flash memory is a non-volatile storage element that stores information in the form of charges in a charge storage film directly under the gate electrode. Recently, flash memory is integrated on the same semiconductor substrate together with high-speed semiconductor elements that perform logic operations. A so-called logic flash mixed element technology is required. Even in such a logic flash mixed element, further miniaturization is progressing in order to improve the speed of logic operation and expand the memory capacity of the flash memory.

特開２００１−１６８３０６号公報JP 2001-168306 A 特開平１１−３１２７９６公報Japanese Patent Laid-Open No. 11-312796

このような微細化されたフラッシュメモリでは、一のメモリセルの電荷蓄積膜が隣接したメモリセルの電荷蓄積膜に連続していた場合、前記一のメモリセルにおいて電荷蓄積膜に蓄積された電荷が、当該電荷蓄積膜を伝って隣接のメモリセルに移動する問題が生じることがある。このため微細化されたフラッシュメモリでは電荷蓄積膜を、それぞれのメモリセルに対応して分離させるのが好ましい。   In such a miniaturized flash memory, when the charge storage film of one memory cell is continuous with the charge storage film of an adjacent memory cell, the charge stored in the charge storage film in the one memory cell is reduced. In some cases, there is a problem of moving to an adjacent memory cell through the charge storage film. Therefore, in a miniaturized flash memory, it is preferable to separate the charge storage film corresponding to each memory cell.

ところが、フラッシュメモリを、高速ロジック動作を行う高速半導体素子とともに、同一の半導体基板上に集積化した半導体装置では、このような電荷蓄積膜を個々のメモリ素子に対応して分離させようとすると、分離に伴うエッチングが、フラッシュメモリのメモリセルや高速半導体素子に様々な悪影響を及ぼす恐れがある。   However, in a semiconductor device in which a flash memory is integrated on the same semiconductor substrate together with a high-speed semiconductor element that performs high-speed logic operation, when trying to separate such a charge storage film corresponding to each memory element, Etching accompanying the separation may have various adverse effects on the memory cells and high-speed semiconductor elements of the flash memory.

一の側面によれば半導体装置の製造方法は、半導体基板の第１の領域に、素子分離領域によりフラッシュメモリセル領域を、また前記半導体基板の第２の領域に、前記素子分離領域によりロジック素子領域を画成する工程と、前記第１および第２の領域上に、第１の膜を形成する工程と、前記第１の膜を前記第１の領域において前記半導体基板の表面からエッチングにより除去し、前記第１の領域において前記半導体基板の表面を露出する工程と、前記第１の領域および前記第２の領域にわたり、前記第１の領域においては前記半導体基板上に、また前記第２の領域においては前記第１の膜上に第２の膜を、形成する工程と、前記第１の領域に、前記第２の膜を前記フラッシュメモリセル領域において覆い前記素子分離領域において露出する第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクに前記第２の膜をパターニングし、前記第２の膜を前記第１の領域においては前記素子分離領域上から、また前記第２の領域においては前記第１の膜上から、エッチングにより除去する工程と、前記第１のレジストパターンを除去した後、前記第１の領域を第２のレジストパターンにより覆い、前記第２のレジストパターンをマスクに前記第２の素子領域から、前記第１の膜をエッチングにより除去し、前記半導体基板の表面を露出する工程と、前記第２のレジストパターンを除去する工程と、前記第１の領域において前記第２の膜を電荷蓄積膜としてフラッシュメモリ素子を、また前記第２の領域において前記ロジック素子領域にロジック素子を形成する工程と、を含む。   According to one aspect, a method of manufacturing a semiconductor device includes: a flash memory cell region in a first region of a semiconductor substrate by an element isolation region; and a logic element in the second region of the semiconductor substrate by the element isolation region. Defining a region; forming a first film on the first and second regions; and removing the first film from the surface of the semiconductor substrate in the first region by etching. And exposing the surface of the semiconductor substrate in the first region, over the first region and the second region, in the first region on the semiconductor substrate, and in the second region. Forming a second film on the first film in the region; covering the second film in the flash memory cell region in the first region; and exposing the second film in the element isolation region. Forming a first resist pattern, patterning the second film using the first resist pattern as a mask, and forming the second film from the element isolation region in the first region, and In the second region, a step of removing from the first film by etching, and after removing the first resist pattern, the first region is covered with a second resist pattern, and the second region Using the resist pattern as a mask, the step of removing the first film from the second element region by etching to expose the surface of the semiconductor substrate, the step of removing the second resist pattern, and the first The flash memory device is formed using the second film as a charge storage film in the region, and the logic device is formed in the logic device region in the second region. And, including the.

本発明によれば、前記第２の領域を、第１の膜により覆っておくことにより、前記第１の領域において電荷蓄積膜をパターニングする際のエッチングを、前記電荷蓄積膜の下の素子分離絶縁膜がエッチングされる条件で実行することにより、前記メモリセル領域上における前記第１のレジストパターンの消耗を抑制でき、エッチングに伴う前記メモリセル領域へのダメージを回避することが可能となる。また前記第２の領域において引き続き、前記素子分離領域よりもエッチング速度の大きい膜を除去することにより、ダメージの無い平坦な半導体基板表面を露出することが可能となり、前記第２の領域に形成される高速半導体素子において特性の変化が阻止される。   According to the present invention, the second region is covered with the first film, so that the etching for patterning the charge storage film in the first region can be performed by element isolation under the charge storage film. By performing the process under conditions where the insulating film is etched, the consumption of the first resist pattern on the memory cell region can be suppressed, and damage to the memory cell region due to etching can be avoided. Further, by continuously removing the film having an etching rate higher than that of the element isolation region in the second region, it is possible to expose a flat semiconductor substrate surface without damage, which is formed in the second region. In high-speed semiconductor devices, changes in characteristics are prevented.

第１の実施形態による半導体装置の製造工程を示す図（その１）である。FIG. 6 is a diagram (part 1) illustrating a manufacturing process of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その２）である。FIG. 9 is a diagram (part 2) illustrating a manufacturing process of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その３）である。FIG. 6 is a diagram (No. 3) for illustrating a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その４）である。FIG. 6 is a diagram (part 4) illustrating a manufacturing process of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その５）である。FIG. 8 is a diagram (No. 5) for illustrating a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その６）である。FIG. 6 is a view (No. 6) illustrating a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その７）である。FIG. 7 is a view (No. 7) for illustrating a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その８）である。FIG. 8 is a diagram (No. 8) for illustrating a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その９）である。FIG. 9 is a diagram (No. 9) for illustrating a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その１０）である。FIG. 10 is a diagram (No. 10) for illustrating a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その１１）である。FIG. 11 is a view (No. 11) showing a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その１２）である。FIG. 12 is a view (No. 12) showing a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その１３）である。FIG. 13 is a view (No. 13) showing a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その１４）である。It is FIG. (14) which shows the manufacturing process of the semiconductor device by 1st Embodiment. 第１の実施形態による半導体装置の製造工程を示す図（その１５）である。FIG. 15 is a view (No. 15) showing a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その１６）である。It is FIG. (16) which shows the manufacturing process of the semiconductor device by 1st Embodiment. 第１の実施形態による半導体装置の製造工程を示す図（その１７）である。FIG. 17 is a view (No. 17) showing a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その１８）である。It is FIG. (18) which shows the manufacturing process of the semiconductor device by 1st Embodiment. 第１の実施形態による半導体装置の製造工程を示す図（その１９）である。FIG. 19 is a diagram (19) illustrating the manufacturing process of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その２０）である。FIG. 20 is a view (No. 20) illustrating the process for manufacturing the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その２１）である。FIG. 22 is a view (No. 21) showing a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その２２）である。FIG. 22 is a view (No. 22) illustrating the manufacturing process of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その２３）である。FIG. 23 is a view (No. 23) illustrating the manufacturing process of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その２４）である。FIG. 24 is a view (No. 24) illustrating the manufacturing process of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その２５）である。FIG. 25 is a view (No. 25) showing a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その２６）である。FIG. 26 is a view (No. 26) showing a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その２７）である。FIG. 27 is a view (No. 27) showing a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その２８）である。FIG. 28 is a view (No. 28) illustrating the manufacturing process of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その２９）である。FIG. 29 is a view (No. 29) illustrating the manufacturing process of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その３０）である。FIG. 30 is a diagram (No. 30) for illustrating a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その３１）である。FIG. 32 is a view (No. 31) showing a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その３２）である。FIG. 32 is a view (No. 32) illustrating the manufacturing process of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その３３）である。FIG. 33 is a view (No. 33) showing a manufacturing step of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その３４）である。FIG. 34 is a view (No. 34) showing the manufacturing process of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その３５）である。FIG. 35 is a view (No. 35) showing the manufacturing process of the semiconductor device according to the first embodiment; 第１の実施形態による半導体装置の製造工程を示す図（その３６）である。It is FIG. (The 36) which shows the manufacturing process of the semiconductor device by 1st Embodiment. 第１の比較対照例による半導体装置の製造工程を示す図（その１）である。It is FIG. (The 1) which shows the manufacturing process of the semiconductor device by a 1st comparative example. 第１の比較対照例による半導体装置の製造工程を示す図（その２）である。It is FIG. (2) which shows the manufacturing process of the semiconductor device by a 1st comparative example. 第１の比較対照例による半導体装置の製造工程を示す図（その３）である。It is FIG. (The 3) which shows the manufacturing process of the semiconductor device by a 1st comparative example. 第２の比較対照例による半導体装置の製造工程を示す図（その１）である。It is FIG. (The 1) which shows the manufacturing process of the semiconductor device by the 2nd comparative example. 第２の比較対照例による半導体装置の製造工程を示す図（その２）である。It is FIG. (2) which shows the manufacturing process of the semiconductor device by the 2nd comparative example. 一変形例による半導体装置の製造工程を示す図（その１）である。It is FIG. (1) which shows the manufacturing process of the semiconductor device by one modification. 一変形例による半導体装置の製造工程を示す図（その２）である。It is FIG. (2) which shows the manufacturing process of the semiconductor device by one modification. 第２の実施形態による半導体装置の製造工程を示す図（その１）である。FIG. 10 is a diagram (part 1) illustrating a manufacturing process of the semiconductor device according to the second embodiment; 第２の実施形態による半導体装置の製造工程を示す図（その２）である。FIG. 11 is a diagram (part 2) illustrating a manufacturing process of the semiconductor device according to the second embodiment; 第２の実施形態による半導体装置の製造工程を示す図（その３）である。FIG. 11 is a diagram (No. 3) for illustrating a manufacturing step of the semiconductor device according to the second embodiment; 第２の実施形態による半導体装置の製造工程を示す図（その４）である。FIG. 14 is a diagram (No. 4) for illustrating a manufacturing step of the semiconductor device according to the second embodiment; 第３の実施形態による半導体装置の製造工程を示す図（その１）である。It is FIG. (1) which shows the manufacturing process of the semiconductor device by 3rd Embodiment. 第３の実施形態による半導体装置の製造工程を示す図（その２）である。It is FIG. (2) which shows the manufacturing process of the semiconductor device by 3rd Embodiment. 第３の実施形態による半導体装置の製造工程を示す図（その３）である。FIG. 10 is a diagram (No. 3) for illustrating a manufacturing step of the semiconductor device according to the third embodiment; 第３の実施形態による半導体装置の製造工程を示す図（その４）である。It is FIG. (4) which shows the manufacturing process of the semiconductor device by 3rd Embodiment.

［第１の実施形態］
以下、第１の実施形態による半導体装置の製造方法を、図１〜図３６を参照しながら説明する。 [First Embodiment]
The semiconductor device manufacturing method according to the first embodiment will be described below with reference to FIGS.

図１は、フラッシュメモリのための第１の基板領域１１Ａを示すシリコン基板２１の断面図、図２はロジック素子のための第２の基板領域１１Ｂを示すやはり前記シリコン基板２１の断面図であり、図１中、左側はワード線に垂直方向の断面図、右側はワード線に平行な方向の断面図を示す。一方図２中、左側は電源電圧が１．２Ｖの低電圧素子のための基板領域１１Ｃを示しており、右側は電源電圧が３．３Ｖの高電圧素子のための基板領域１１Ｄを示している。図３〜図３６のうち、奇数番目の図面は図１と同様な断面を示しており、偶数番目の図面は図２と同様な断面を示している。   1 is a cross-sectional view of a silicon substrate 21 showing a first substrate region 11A for a flash memory, and FIG. 2 is a cross-sectional view of the silicon substrate 21 showing a second substrate region 11B for a logic element. In FIG. 1, the left side is a cross-sectional view perpendicular to the word line, and the right side is a cross-sectional view parallel to the word line. On the other hand, in FIG. 2, the left side shows a substrate region 11C for a low voltage element having a power supply voltage of 1.2V, and the right side shows a substrate region 11D for a high voltage element having a power supply voltage of 3.3V. . 3 to 36, the odd-numbered drawings show the same cross section as FIG. 1, and the even-numbered drawings show the same cross section as FIG.

まず図１を参照するに、前記第１の基板領域１１Ａにおいては右側の断面図に示す紙面に垂直方向に互いに平行に延在するＳＴＩ型の素子分離領域２１Ｉにより、多数の素子領域２１Ａが紙面に垂直方向に、互いに平行に画成されている。また前記シリコン基板２１の表面にはウェット熱酸化により、犠牲酸化膜１１Ｅが、例えば１０ｎｍの膜厚に形成されている。前記ＳＴＩ型の素子分離領域２１Ｉは、前記シリコン基板２１中に形成された素子分離溝を、堆積とスパッタエッチングを競合させる高密度プラズマＣＶＤ法によりシリコン酸化膜を充填し、さらに余計なシリコン酸化膜を化学機械研磨（ＣＭＰ）法により除去することにより形成される。前記素子分離領域２１Ｉには、素子分離溝を形成する際にマスクとして使われたシリコン酸化膜とシリコン窒化膜に対応して、突出部が形成されている。   Referring first to FIG. 1, in the first substrate region 11A, a large number of device regions 21A are formed on a paper surface by STI-type device isolation regions 21I extending in parallel to each other in a direction perpendicular to the paper surface shown in the right sectional view. Are perpendicular to each other and parallel to each other. A sacrificial oxide film 11E is formed on the surface of the silicon substrate 21 to a thickness of, for example, 10 nm by wet thermal oxidation. In the STI type element isolation region 21I, an element isolation groove formed in the silicon substrate 21 is filled with a silicon oxide film by a high density plasma CVD method in which deposition and sputter etching compete with each other. Is removed by a chemical mechanical polishing (CMP) method. In the element isolation region 21I, protrusions are formed corresponding to the silicon oxide film and silicon nitride film used as a mask when forming the element isolation trench.

次に図２を参照するに、左側の低電圧素子のための領域１１Ｃは素子分離領域２１ＩによりｐチャネルＭＯＳトランジスタＰＭＯＳＬのための素子領域２１ＣとｎチャネルＭＯＳトランジスタＮＭＯＳＬのための素子領域２１Ｄとに分割されており、右側の高電圧素子のための領域１１Ｄは素子分離領域２１ＩによりｎチャネルＭＯＳトランジスタＮＭＯＳＨのための素子領域２１ＥとｐチャネルＭＯＳトランジスタＰＭＯＳＨのための素子領域２１Ｆとに分割されている。前記素子領域２１Ｃ〜２１Ｆの表面にも、前記犠牲酸化膜１１Ｅが熱酸化により形成されている。   Next, referring to FIG. 2, the region 11C for the low voltage element on the left side is divided into an element region 21C for the p-channel MOS transistor PMOSL and an element region 21D for the n-channel MOS transistor NMOSL by the element isolation region 21I. The region 11D for the high-voltage element on the right side is divided into an element region 21E for the n-channel MOS transistor NMOSH and an element region 21F for the p-channel MOS transistor PMOSH by the element isolation region 21I. . The sacrificial oxide film 11E is also formed on the surfaces of the element regions 21C to 21F by thermal oxidation.

次に図３の工程において前記シリコン基板２１中、前記領域１１Ａに例えばＡｓやＰなどｎ型の不純物元素を第１の大きな加速エネルギで、次いでより低い加速エネルギでイオン注入し、前記シリコン基板２１中、前記領域１１Ａにおいて深いｎ型ウェル２１ＤＮＷとより浅いｐ型ウェル２１ＦＰＷとを順次形成する。例えば前記深いｎ型ウェル２１ＤＮＷは１０００ｋｅＶ〜３０００ｋｅＶの加速電圧下、１×１０１３ｃｍ−２〜５×１０１３ｃｍ−２のドーズ量でＰのイオン注入を行うことにより、形成することができる。また前記より浅いｐ型ウェル２１ＦＰＷは３００ｋｅＶ〜５００ｋｅＶの加速電圧下、５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２のドーズ量でＢのイオン注入を行うことにより、形成することができる。 Next, in the step of FIG. 3, an n-type impurity element such as As or P is ion-implanted into the region 11A in the silicon substrate 21 with a first large acceleration energy and then with a lower acceleration energy. In the region 11A, a deep n-type well 21DNW and a shallower p-type well 21FPW are sequentially formed. For example, the deep n-type well 21DNW can be formed by performing ion implantation of P at a dose of 1 × 10 13 cm −2 to 5 × 10 13 cm −2 under an acceleration voltage of 1000 keV to 3000 keV. The shallower p-type well 21FPW can be formed by performing B ion implantation at a dose of 5 × 10 12 cm −2 to 5 × 10 13 cm −2 under an acceleration voltage of 300 keV to 500 keV. .

さらに図３の工程では、前記シリコン基板２１中、前記領域１１Ａ、従って素子領域２１Ａ，２１Ｂの表面部分に例えばＢなどｐ型の不純物元素を第３の小さな加速エネルギでイオン注入し、前記素子領域２１Ａ，２１Ｂに形成されるフラッシュメモリのためのチャネルドープを行う。なお図３の工程において深いｎ型ウェル２１ＤＮＷを形成するイオン注入処理とより浅いｐ型ウェル２１ＦＰＷを形成するイオン注入処理、さらにチャネルドープの順序は任意に変更してよい。   Further, in the step of FIG. 3, a p-type impurity element such as B is ion-implanted with a third small acceleration energy into the surface of the region 11A, and thus the device regions 21A and 21B, in the silicon substrate 21, and the device region. Channel doping is performed for the flash memory formed in 21A and 21B. In the step of FIG. 3, the order of ion implantation processing for forming the deep n-type well 21DNW, ion implantation processing for forming the shallower p-type well 21FPW, and channel doping may be arbitrarily changed.

さらに図４の工程において前記基板領域１１Ｃのうち素子領域２１ＣにＢなどのｐ型不純物元素を導入することにより、ｎ型ウェル２１Ｃｐｗを形成する。例えば前記ｐ型ウェル２１Ｃｐｗは、１００ｋｅＶ〜２００ｋｅＶの加速電圧下、５×１０１２ｃｍ−２〜１×１０１３ｃｍ−２のドーズ量でＢのイオン注入を行うことにより、形成することができる。さらに図示は省略するが、図４の工程において前記素子領域２１Ｃの表面部分にＰやＡｓなどのｎ型不純物元素を低い加速電圧でイオン注入し、前記素子領域２１Ｃに形成される低電圧ｎチャネルＭＯＳトランジスタのチャネルドープを行う。 Further, in the step of FIG. 4, an n-type well 21Cpw is formed by introducing a p-type impurity element such as B into the element region 21C of the substrate region 11C. For example, the p-type well 21Cpw can be formed by performing B ion implantation at a dose of 5 × 10 12 cm −2 to 1 × 10 13 cm −2 under an acceleration voltage of 100 keV to 200 keV. Further, although not shown, an n-type impurity element such as P or As is ion-implanted into the surface portion of the element region 21C at a low acceleration voltage in the step of FIG. 4 to form a low-voltage n-channel formed in the element region 21C. Channel doping of the MOS transistor is performed.

同様に図４の工程において前記基板領域１１Ｃのうち素子領域２１ＤにＰやＡｓなどのｎ型不純物元素を導入することにより、ｎ型ウェル２１Ｄｎｗを形成する。例えば前記ｎ型ウェル２１Ｄｎｗは、２００ｋｅＶ〜５００ｋｅＶの加速電圧下、５×１０１２ｃｍ−２〜１×１０１３ｃｍ−２のドーズ量でＰのイオン注入を行うことにより、形成することができる。さらに図示は省略するが、図４の工程において前記素子領域２１Ｄの表面部分にＢなどのｐ型不純物元素を低い加速電圧でイオン注入し、前記素子領域２１Ｄに形成される低電圧ｐチャネルＭＯＳトランジスタのチャネルドープを行う。 Similarly, in the step of FIG. 4, an n-type well 21Dnw is formed by introducing an n-type impurity element such as P or As into the element region 21D in the substrate region 11C. For example, the n-type well 21Dnw can be formed by performing ion implantation of P at a dose of 5 × 10 12 cm −2 to 1 × 10 13 cm −2 under an acceleration voltage of 200 keV to 500 keV. Further, although not shown in the drawing, a p-type impurity element such as B is ion-implanted at a low acceleration voltage into the surface portion of the element region 21D in the step of FIG. Perform channel doping.

さらに図４の工程において前記基板領域１１Ｄのうち素子領域２１ＥにＢなどのｐ型不純物元素を導入することにより、ｐ型ウェル２１Ｅｐｗを形成する。例えば前記ｐ型ウェル２１Ｅｐｗは、１００ｋｅＶ〜２００ｋｅＶの加速電圧下、５×１０１２ｃｍ−２〜１×１０１３ｃｍ−２のドーズ量でＢのイオン注入を行うことにより、形成することができる。さらに図示は省略するが、図４の工程において前記素子領域２１Ｅの表面部分にＰやＡｓなどのｎ型不純物元素を低い加速電圧でイオン注入し、前記素子領域２１Ｅに形成される高電圧ｎチャネルＭＯＳトランジスタのチャネルドープを行う。 Further, in the step of FIG. 4, a p-type well 21Epw is formed by introducing a p-type impurity element such as B into the element region 21E in the substrate region 11D. For example, the p-type well 21Epw can be formed by implanting B ions at a dose of 5 × 10 12 cm −2 to 1 × 10 13 cm −2 under an acceleration voltage of 100 keV to 200 keV. Further, although not shown in the figure, an n-type impurity element such as P or As is ion-implanted with a low acceleration voltage into the surface portion of the element region 21E in the step of FIG. Channel doping of the MOS transistor is performed.

さらに図４の工程において前記基板領域１１Ｄのうち素子領域２１ＦにＰやＡｓなどのｎ型不純物元素を導入することにより、ｎ型ウェル２１Ｅｎｗを形成する。例えば前記ｎ型ウェル２１Ｆｎｗは、２００ｋｅＶ〜５００ｋｅＶの加速電圧下、５×１０１２ｃｍ−２〜１×１０１３ｃｍ−２のドーズ量でＰのイオン注入を行うことにより、形成することができる。さらに図示は省略するが、図４の工程において前記素子領域２１Ｆの表面部分にＢなどのｐ型不純物元素を低い加速電圧でイオン注入し、前記素子領域２１Ｆに形成される高電圧ｐチャネルＭＯＳトランジスタのチャネルドープを行う。 Further, in the step of FIG. 4, an n-type well 21Enw is formed by introducing an n-type impurity element such as P or As into the element region 21F in the substrate region 11D. For example, the n-type well 21Fnw can be formed by implanting P ions at a dose of 5 × 10 12 cm −2 to 1 × 10 13 cm −2 under an acceleration voltage of 200 keV to 500 keV. Although not shown, a high-voltage p-channel MOS transistor formed in the element region 21F is formed by ion-implanting a p-type impurity element such as B into the surface portion of the element region 21F at a low acceleration voltage in the step of FIG. Perform channel doping.

次に本実施形態では図５および図６の工程において、前記シリコン基板２１上に例えばＴＥＯＳを原料としたＣＶＤ法により、保護膜２２を１０ｎｍ〜１００ｎｍ、例えば４５ｎｍの膜厚に形成する。前記保護膜２２は前記シリコン基板２１の全面にわたり、前記基板領域１１Ａ〜基板領域１１Ｄを覆って、下地の形状に沿って形成される。このようにして形成された保護膜２２はシリコン酸化膜よりなるが、例えばＨＦによるウェットエッチングを施された場合、高密度プラズマＣＶＤ法により形成されたＳＴＩ型の素子分離領域２１Ｉを構成するシリコン酸化膜よりも大きなエッチング速度を示す。   Next, in the present embodiment, in the steps of FIGS. 5 and 6, the protective film 22 is formed to a thickness of 10 nm to 100 nm, for example, 45 nm on the silicon substrate 21 by, for example, a CVD method using TEOS as a raw material. The protective film 22 is formed over the entire surface of the silicon substrate 21 so as to cover the substrate region 11A to the substrate region 11D and to have a base shape. The protective film 22 formed in this way is made of a silicon oxide film. For example, when wet etching with HF is performed, the silicon oxide constituting the STI type element isolation region 21I formed by high-density plasma CVD is used. The etching rate is higher than that of the film.

次に図７および図８の工程において前記基板領域１１Ｃおよび基板領域１１Ｄをレジストパターン２３で覆い、前記基板領域１１Ａにおいて前記保護膜２２を、その下の犠牲酸化膜ともども、例えばＨＦを使ったウェットエッチングにより除去する。その結果、前記基板領域１１Ａにおいては当初のシリコン基板１１の表面が露出される。本実施形態では、前記保護膜２２を、前記素子分離領域２１Ｉを構成する、高密度プラズマＣＶＤ法で形成されたシリコン酸化膜よりもエッチング速度の大きいシリコン酸化膜により形成しているため、このように図７の工程において前記保護膜２２をエッチングにより除去しても、素子分離領域２１Ｉのかかるエッチングによる沈み込み（図示せず）を最小限に止めることが可能である。   Next, in the steps of FIGS. 7 and 8, the substrate region 11C and the substrate region 11D are covered with a resist pattern 23, the protective film 22 is covered with the sacrificial oxide film in the substrate region 11A, and wet using, for example, HF. Remove by etching. As a result, the original surface of the silicon substrate 11 is exposed in the substrate region 11A. In the present embodiment, the protective film 22 is formed of a silicon oxide film having a higher etching rate than that of the silicon oxide film formed by the high-density plasma CVD method, which constitutes the element isolation region 21I. In addition, even if the protective film 22 is removed by etching in the process of FIG. 7, it is possible to minimize sinking (not shown) due to the etching of the element isolation region 21I.

次に図９および図１０の工程において前記レジストパターン２３を除去し、前記基板領域１１Ａにおいては露出されたシリコン基板２１の表面に、また前記基板領域１１Ｃおよび基板領域１１Ｄにおいては前記保護膜２２上に、酸化膜２３ＡとＳｉＮ膜２３Ｂと酸化膜２３Ｃを積層したいわゆるＯＮＯ構造の絶縁膜２３ＯＮＯが、熱酸化処理またはプラズマ酸化処理、ＣＶＤ処理、熱酸化処理またはプラズマ酸化処理を順次実行することにより形成される。なおかかるＯＮＯ膜２３ＯＮＯを熱酸化膜よりなる素子分離領域２１Ｉ上に形成する場合には、下地膜が酸化膜であるため最下層の酸化膜２３Ａは形成されない。同様に前記基板領域１１Ｃ，１１Ｄにおいては前記保護膜２２上にＳｉＮ膜２３Ｂとこれを酸化して形成したシリコン酸化膜２３Ｃを積層したＯＮＯ膜２３ＯＮＯが形成される。本実施形態においては、前記ＯＮＯ膜２３ＯＮＯの膜厚を、前記保護膜２２の膜厚よりも実質的に小さく形成する。 Next, the resist pattern 23 is removed in the steps of FIGS. 9 and 10, and the exposed surface of the silicon substrate 21 is exposed in the substrate region 11A, and the protective film 22 is exposed in the substrate region 11C and the substrate region 11D. In addition, the insulating film 23 ONO having a so-called ONO structure in which the oxide film 23A, the SiN film 23B, and the oxide film 23C are stacked performs thermal oxidation processing, plasma oxidation processing, CVD processing, thermal oxidation processing, or plasma oxidation processing sequentially. It is formed. When the ONO film 23 ONO is formed on the element isolation region 21I made of a thermal oxide film, the lowermost oxide film 23A is not formed because the base film is an oxide film. Similarly, an ONO film 23 ONO in which a SiN film 23B and a silicon oxide film 23C formed by oxidizing the SiN film 23B are stacked on the protective film 22 is formed in the substrate regions 11C and 11D. In the present embodiment, the thickness of the ONO film 23 ONO is substantially smaller than the thickness of the protective film 22.

次に図１１および図１２の工程において前記基板領域１１Ａおよび基板領域１１Ｃ，基板領域１１Ｄ上に、前記ＯＮＯ膜２３ＯＮＯを覆ってレジスト膜２４を形成し、これを前記基板領域１１Ｃおよび基板領域１１Ｄにおいて除去し、さらに前記基板領域１１Ａにおいてパターニングし、前記基板領域１１Ａにおいて前記ＯＮＯ膜２３ＯＮＯを露出するレジスト開口部２４Ａを前記素子分離領域２１Ｉに対応して形成する。 Next, in the steps of FIGS. 11 and 12, a resist film 24 is formed on the substrate region 11A, the substrate region 11C, and the substrate region 11D so as to cover the ONO film 23 ONO , and this is formed into the substrate region 11C and the substrate region 11D. Then, patterning is performed in the substrate region 11A, and a resist opening 24A that exposes the ONO film 23 ONO in the substrate region 11A is formed corresponding to the element isolation region 21I.

さらに図１３および図１４の工程において、前記レジスト膜２４を前記基板領域１１Ａに残したまま、露出されたＯＮＯ膜２３ＯＮＯを、ＣＦ４あるいはＳＦ６、あるいはＮＦ３などの酸素を含まず、従ってレジスト開口部２４Ａにおいてレジスト膜２４の顕著な後退を生じないエッチングガスを使ってドライエッチングし、前記ＯＮＯ膜２３ＯＮＯ中に、前記ＯＮＯ膜２３ＯＮＯを貫通しその下の素子分離領域２１Ｉに到達する凹部２１Ｖを形成する。このような凹部２１Ｖの形成により、前記ＯＮＯ膜２３ＯＮＯは、相互に分離した多数のＯＮＯパターン２３Ｐに分離される。なおこのようなＣＦ４あるいはＳＦ６、あるいはＮＦ３を使ったドライエッチングでは、シリコン酸化膜とシリコン窒化膜とでエッチング速度が同等になり、一方を他方のエッチングストッパとして選択的なエッチングを行うことは困難で、エッチングの結果前記凹部２１Ｖは、一回のドライエッチングで前記素子分離領域２１Ｉに進入するように形成される。このようなドライエッチングは、例えばＣＦ４ガスを使った場合、５．０Ｐａの圧力下、Ａｒガスの分圧を例えば４．０Ｐａ〜４．５Ｐａに設定し、前記ＣＦ４ガスの分圧を例えば１．０Ｐａ〜０．５Ｐａに設定することで実行することができ、例えば１００ｎｍ／分のエッチング速度を達成することができる。またＳＦ６ガスを使う場合、前記ドライエッチングは、１．０Ｐａの圧力下、Ａｒガスの分圧を例えば０．８Ｐａ〜０．９Ｐａに設定し、前記ＳＦ６ガスの分圧を例えば０．２Ｐａ〜０．１Ｐａに設定することで実行することができ、例えば１２０ｎｍ／分のエッチング速度を達成できる。またＮＦ３ガスを使う場合、前記ドライエッチングは、１．０Ｐａの圧力下、Ａｒガスの分圧を例えば０．９０Ｐａ〜０．９５Ｐａに設定し、前記ＮＦ３ガスの分圧を例えば０．１０Ｐａ〜０．０５Ｐａに設定することで実行することができ、例えば１５０ｎｍ／分のエッチング速度を達成できる。 Further, in the steps of FIGS. 13 and 14, the exposed ONO film 23 ONO does not contain oxygen such as CF 4, SF 6 , or NF 3 while leaving the resist film 24 in the substrate region 11 A. dry etching using an etching gas in the resist opening portion 24A does not cause a significant regression of the resist film 24, the in the ONO film 23 in ONO, to reach the ONO film 23 ONO the penetrating device isolation region 21I thereunder A recess 21V is formed. The ONO film 23 ONO is separated into a large number of ONO patterns 23P separated from each other by the formation of the recess 21V. In such dry etching using CF 4, SF 6 , or NF 3 , the etching rate is equal between the silicon oxide film and the silicon nitride film, and selective etching is performed using one as the other etching stopper. As a result of etching, the recess 21V is formed so as to enter the element isolation region 21I by one dry etching. In such dry etching, for example, when CF 4 gas is used, the partial pressure of Ar gas is set to 4.0 Pa to 4.5 Pa under a pressure of 5.0 Pa, and the partial pressure of the CF 4 gas is set to, for example, For example, an etching rate of 100 nm / min can be achieved by setting the pressure to 1.0 Pa to 0.5 Pa. When SF 6 gas is used, the dry etching is performed under the condition that the partial pressure of Ar gas is set to 0.8 Pa to 0.9 Pa, for example, and the partial pressure of SF 6 gas is set to 0.2 Pa, for example, under a pressure of 1.0 Pa. For example, an etching rate of 120 nm / min can be achieved. When NF 3 gas is used, the dry etching is performed by setting the partial pressure of Ar gas to, for example, 0.90 Pa to 0.95 Pa under a pressure of 1.0 Pa, and the partial pressure of the NF 3 gas to, for example, 0.10 Pa. For example, an etching rate of 150 nm / min can be achieved.

先にも述べたように、図１３，図１４の工程においてレジスト膜２４の後退はエッチングガスが酸素を含まないためわずかであり、このため本実施形態では、後でフラッシュメモリの電荷蓄積膜となるＯＮＯパタ―ン２３Ｐへのプラズマダメージの導入を抑制することができる。またロジック素子が形成される基板領域１１Ｃおよび基板領域１１Ｄは、前記ドライエッチングの間、前記保護膜２２により保護されており、このためロジック素子のチャネル領域が形成されるシリコン基板２１に表面にイオンなどの荷電粒子が打ち込まれたり、あるいはシリコン基板２１の表面がエッチングされて不規則な表面が生成されたりする問題が生じることはない。さらに前記図１３および図１４の工程において前記保護膜２２は前記ＯＮＯ膜２３ＯＮＯの膜厚よりも実質的に厚く形成されているため、このようなドライエッチングを行っても前記保護膜２２が消失してシリコン基板２１の表面が露出することはない。 As described above, in the steps of FIGS. 13 and 14, the resist film 24 recedes slightly because the etching gas does not contain oxygen. Therefore, in this embodiment, the charge storage film of the flash memory is formed later. The introduction of plasma damage to the ONO pattern 23P can be suppressed. Further, the substrate region 11C and the substrate region 11D in which the logic element is formed are protected by the protective film 22 during the dry etching, and therefore, ions are formed on the surface of the silicon substrate 21 in which the channel region of the logic element is formed. There is no problem that charged particles such as those are implanted or the surface of the silicon substrate 21 is etched to generate an irregular surface. Further, since the protective film 22 is formed substantially thicker than the ONO film 23 ONO in the steps of FIGS. 13 and 14, the protective film 22 disappears even if such dry etching is performed. Thus, the surface of the silicon substrate 21 is not exposed.

次に図１５および図１６の工程においてプラズマ酸化処理を行い、前記ＯＮＯパタ―ン２３Ｐのうち電荷蓄積層となるＳｉＮ膜２３Ｂに前記図１３および図１４の工程で生じた露出端面を、図１５中、○で囲んで示したように酸化し、前記露出端面を前記酸化膜２３Ｃに連続する酸化膜により覆う。このように前記露出端面を酸化膜により覆うことにより、前記ＳｉＮ膜２３Ｂと後で形成されるポリシリコン制御電極パタ―ンとの接触が防止され、前記ＳｉＮ膜２３Ｂの電荷保持特性が向上する。   Next, plasma oxidation is performed in the steps of FIGS. 15 and 16, and the exposed end face generated in the steps of FIGS. 13 and 14 is formed on the SiN film 23B serving as a charge storage layer in the ONO pattern 23P. In the middle, oxidation is performed as indicated by circles, and the exposed end face is covered with an oxide film continuous to the oxide film 23C. By covering the exposed end face with the oxide film in this way, contact between the SiN film 23B and a polysilicon control electrode pattern to be formed later is prevented, and the charge retention characteristics of the SiN film 23B are improved.

さらに図１７および図１８の工程において前記基板領域１１Ａをレジスト膜２５で保護し、前記基板領域１１Ｃおよび１１Ｄから前記犠牲酸化膜１１Ｅを、例えばＨＦをエッチャントとしたウェットエッチングにより除去する。図１８の工程の結果、前記基板領域１１Ｃにおいては素子領域２１Ｃおよび２１Ｄに対応したシリコン基板２１の表面が、また前記基板領域１１Ｄにおいては素子領域２１Ｅおよび２１Ｆに対応したシリコン基板２１の表面が、露出される。図１７および図１８の工程においても、前記保護膜２２を、前記素子分離領域２１Ｉを構成する、高密度プラズマＣＶＤ法で形成されたシリコン酸化膜よりもエッチング速度の大きいシリコン酸化膜により形成しているため、前記保護膜２２をエッチングにより除去しても、素子分離領域２１Ｉのかかるエッチングによる沈み込み（図示せず）を最小限に止めることが可能である。   Further, in the steps of FIGS. 17 and 18, the substrate region 11A is protected by a resist film 25, and the sacrificial oxide film 11E is removed from the substrate regions 11C and 11D by, for example, wet etching using HF as an etchant. As a result of the process of FIG. 18, the surface of the silicon substrate 21 corresponding to the element regions 21C and 21D in the substrate region 11C and the surface of the silicon substrate 21 corresponding to the element regions 21E and 21F in the substrate region 11D Exposed. Also in the steps of FIGS. 17 and 18, the protective film 22 is formed of a silicon oxide film that forms the element isolation region 21I and has a higher etching rate than a silicon oxide film formed by a high-density plasma CVD method. Therefore, even if the protective film 22 is removed by etching, sinking (not shown) due to the etching of the element isolation region 21I can be minimized.

次に図１９および図２０の工程において前記レジスト膜２５が除去され、前記基板領域１１Ｄにおいて露出されたシリコン基板２１の表面に、例えば３．３Ｖの高電圧で動作するトランジスタのためのゲート絶縁膜２６を、熱酸化により４ｎｍ〜１０ｎｍ、例えば７ｎｍの膜厚に形成する。同じゲート絶縁膜２６は、同時に基板領域１１Ｃにおいても前記露出シリコン基板２１の表面に形成される。   Next, in the steps of FIGS. 19 and 20, the resist film 25 is removed, and a gate insulating film for a transistor operating at a high voltage of 3.3 V, for example, is formed on the surface of the silicon substrate 21 exposed in the substrate region 11D. 26 is formed to a thickness of 4 nm to 10 nm, for example, 7 nm by thermal oxidation. The same gate insulating film 26 is simultaneously formed on the surface of the exposed silicon substrate 21 in the substrate region 11C.

次に図２１および図２２の工程において前記シリコン基板２１上に前記基板領域１１Ａおよび１１Ｃ〜１１Ｄにわたりレジスト膜２７を形成し、さらにこれをパターニングして、図２２の基板領域１１Ｃを露出させる。さらにこのようにしてパターニングされたレジスト膜２７をマスクに、前記基板領域１１Ｃから前記ゲート絶縁膜２６を除去し、再びシリコン基板２１の表面を露出させる。   Next, in the steps of FIGS. 21 and 22, a resist film 27 is formed over the substrate regions 11A and 11C to 11D on the silicon substrate 21, and further patterned to expose the substrate region 11C of FIG. Further, using the resist film 27 thus patterned as a mask, the gate insulating film 26 is removed from the substrate region 11C, and the surface of the silicon substrate 21 is exposed again.

さらに図２３および図２４の工程において前記レジスト膜２７を除去し、さらに熱酸化により前記基板領域１１Ｃにおいて前記シリコン基板２１の露出表面に、例えば１．２Ｖの低電圧で動作するトランジスタのためのゲート絶縁膜２８を熱酸化により、前記ゲート絶縁膜２６の膜厚よりも薄い１．４ｎｍ〜２ｎｍの膜厚に形成する。   Further, the resist film 27 is removed in the steps of FIGS. 23 and 24, and the gate for the transistor operating at a low voltage of, for example, 1.2 V is formed on the exposed surface of the silicon substrate 21 in the substrate region 11C by thermal oxidation. The insulating film 28 is formed by thermal oxidation to a thickness of 1.4 nm to 2 nm, which is thinner than the thickness of the gate insulating film 26.

次に図２５および図２６の工程において、前記シリコン基板２１上に前記素子領域１１Ａ、および前記素子領域１１Ｃおよび素子領域１１Ｄにわたり、ポリシリコン膜を堆積し、さらにこれをパターニングすることにより、前記基板領域１１Ａにおいてはポリシリコンゲート電極パターン２９Ａ，２９Ｂを、それぞれ素子領域２１Ａおよび２１Ｂに対応して形成する。図２５の断面図のうち右側の断面では、前記ゲート電極パターン２９Ａおよび２９Ｂは紙面に垂直な方向に、左側の断面図よりわかるように多数の素子領域２１Ａ，２１Ｂ・・・上を順次通過しながら延在している。   Next, in the steps of FIGS. 25 and 26, a polysilicon film is deposited on the silicon substrate 21 over the element region 11A, the element region 11C, and the element region 11D, and further patterned to form the substrate. In region 11A, polysilicon gate electrode patterns 29A and 29B are formed corresponding to element regions 21A and 21B, respectively. 25, the gate electrode patterns 29A and 29B sequentially pass over a large number of element regions 21A, 21B,... As seen from the left sectional view in the direction perpendicular to the paper surface. While extending.

一方前記基板領域１１Ｃにおいては前記ポリシリコン膜のパターニングの結果、ポリシリコンゲート電極パターン２９Ｃおよび２９Ｄが、それぞれ先にｐ型ウェル２１Ｃｐｗおよびｎ型ウェル２１Ｄｎｗが形成された素子領域２１Ｃおよび２１Ｄ上に、紙面に垂直方向に延在するように形成されており、同様に基板領域１１Ｄにおいては前記ポリシリコン膜のパターニングの結果、ポリシリコンゲート電極パターン２９Ｅおよび２９Ｆが、それぞれ先にｐ型ウェル２１Ｅｐｗおよびｎ型ウェル２１Ｆｎｗが形成された素子領域２１Ｅおよび２１Ｆ上に、やはり紙面に垂直方向に延在するように形成されている。   On the other hand, in the substrate region 11C, as a result of patterning of the polysilicon film, polysilicon gate electrode patterns 29C and 29D are respectively formed on the element regions 21C and 21D on which the p-type well 21Cpw and the n-type well 21Dnw are respectively formed. Similarly, as a result of the patterning of the polysilicon film in the substrate region 11D, polysilicon gate electrode patterns 29E and 29F are first formed in the p-type wells 21Epw and n, respectively, in the substrate region 11D. On the element regions 21E and 21F where the mold well 21Fnw is formed, it is formed so as to extend in the direction perpendicular to the paper surface.

さらに図２７および図２８の工程において、前記基板領域１１Ｃにおいて前記ポリシリコンゲート電極パターン２９Ｃおよび２９Ｄを覆うように、また前記基板領域１１Ｄにおいて前記ポリシリコンゲート電極パターン２９Ｅおよび２９Ｆを覆うようにレジスト膜３０が形成され、前記基板領域１１Ａにおいて前記ポリシリコンゲート電極パターン２９Ａ，２９Ｂをマスクにその下のＯＮＯパタ―ン２３Ｐをパターニングする。これにより電荷保持膜として機能するＯＮＯパタ―ン２３Ｐは、個々のゲート電極パタ―ン２９Ａあるいは２９Ｂの下においても相互に分離される。   27 and 28, a resist film is formed so as to cover the polysilicon gate electrode patterns 29C and 29D in the substrate region 11C and to cover the polysilicon gate electrode patterns 29E and 29F in the substrate region 11D. 30 is formed and the underlying ONO pattern 23P is patterned in the substrate region 11A using the polysilicon gate electrode patterns 29A and 29B as a mask. As a result, the ONO pattern 23P functioning as a charge holding film is separated from each other even under the individual gate electrode patterns 29A or 29B.

次に図３１および図３２の工程において前記基板領域１１Ｃおよび１１Ｄをレジストパターン（図示せず）により覆い、前記基板領域１１Ａにおいて前記ポリシリコンゲート電極パタ―ン２９Ａおよび２９Ｂをマスクに前記シリコン基板２１中にｎ型の不純物元素をイオン注入することにより、前記素子領域２１Ａ，２１Ｂ・・・中に前記ポリシリコンゲート電極パタ―ン２９Ａおよび２９Ｂに隣接して、ｎ型拡散領域３０ａ〜３０ｄを、前記素子領域２１Ａ，２１Ｂに形成されるフラッシュメモリのソースエクステンション領域あるいはドレインエクステンション領域として形成する。前記ｎ型拡散領域３０ａ〜３０ｄは例えばＡｓをドーパントとして使う場合、イオン注入を１０ｋｅＶ〜４０ｋｅＶの加速電圧下、１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２のドーズ量で行うことにより形成できる。なお図示の例では拡散領域３０ｂと３０ｃとは実際には連続した単一の拡散領域を構成している。 Next, in the steps of FIGS. 31 and 32, the substrate regions 11C and 11D are covered with a resist pattern (not shown), and the silicon substrate 21 is masked in the substrate region 11A using the polysilicon gate electrode patterns 29A and 29B as a mask. By ion-implanting an n-type impurity element therein, the n-type diffusion regions 30a to 30d are formed adjacent to the polysilicon gate electrode patterns 29A and 29B in the element regions 21A, 21B. It is formed as a source extension region or a drain extension region of the flash memory formed in the element regions 21A and 21B. For example, when As is used as the dopant, the n-type diffusion regions 30a to 30d are formed by performing ion implantation at a dose of 1 × 10 14 cm −2 to 1 × 10 15 cm −2 under an acceleration voltage of 10 keV to 40 keV. Can be formed. In the illustrated example, the diffusion regions 30b and 30c actually constitute a single continuous diffusion region.

さらに図３１および図３２の工程では前記基板領域１１Ａおよび基板領域１１Ｄ、さらに前記基板領域１１Ｃのうち素子領域２１Ｄをレジストパターン（図示せず）で覆い、前記基板領域１１Ｃにおいてシリコン基板２１中にＡｓあるいはＰなどｎ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｃをマスクにイオン注入することにより、前記素子領域２１Ｃ中、ゲート電極パタ―ン２９Ｃの両側に前記素子領域２１Ｃに形成され低電圧動作する高速ｎチャネルＭＯＳトランジスタのソースエクステンション領域あるいはドレインエクステンション領域となるｎ拡散領域３１ａ，３１ｂがそれぞれ形成される。前記ｎ型拡散領域３１ａ，３１ｂは例えばＡｓをドーパントとして使う場合、イオン注入を１ｋｅＶ〜５ｋｅＶの加速電圧下、１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２のドーズ量で行うことにより形成できる。また前記ｎ型拡散領域３１ａ，３１ｂは、例えばＰをドーパントとして使う場合、イオン注入を１ｋｅＶ〜５ｋｅＶの加速電圧下、１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２のドーズ量で行うことにより形成できる。さらに前記基板領域１１Ｃにおいてシリコン基板２１中にＢなどｐ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｃをマスクにイオン注入することにより、ポケット注入（図示せず）が行われ、ショートチャネル効果の調整がなされる。前記ポケット注入は例えばＢをドーパントとして使う場合、イオン注入を１ｋｅＶ〜１０ｋｅＶの加速電圧下、５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２のドーズ量で行われる。 Further, in the steps of FIGS. 31 and 32, the substrate region 11A and the substrate region 11D, and the element region 21D of the substrate region 11C are covered with a resist pattern (not shown), and the substrate region 11C includes As in the silicon substrate 21. Alternatively, an n-type impurity element such as P is ion-implanted using the polysilicon gate electrode pattern 29C as a mask, so that the element region 21C is formed on both sides of the gate electrode pattern 29C in the element region 21C. N diffusion regions 31a and 31b are formed as source extension regions or drain extension regions of a high-speed n-channel MOS transistor that operates with voltage. For example, when As is used as the dopant, the n-type diffusion regions 31a and 31b are subjected to ion implantation at a dose of 1 × 10 14 cm −2 to 1 × 10 15 cm −2 under an acceleration voltage of 1 keV to 5 keV. Can be formed. In the n-type diffusion regions 31a and 31b, for example, when P is used as a dopant, ion implantation is performed with an acceleration voltage of 1 keV to 5 keV and a dose of 1 × 10 14 cm −2 to 1 × 10 15 cm −2. Can be formed. Further, by implanting a p-type impurity element such as B into the silicon substrate 21 in the substrate region 11C using the polysilicon gate electrode pattern 29C as a mask, pocket implantation (not shown) is performed, and a short channel is formed. The effect is adjusted. For example, when B is used as a dopant, the pocket implantation is performed at a dose of 5 × 10 12 cm −2 to 5 × 10 13 cm −2 under an acceleration voltage of 1 keV to 10 keV.

さらに図３１および図３２の工程では前記基板領域１１Ａおよび基板領域１１Ｄ、さらに前記基板領域１１Ｃのうち素子領域２１Ｃをレジストパターン（図示せず）で覆い、前記基板領域１１Ｃにおいてシリコン基板２１中にＢなどｐ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｄをマスクにイオン注入することにより、前記素子領域２１Ｄ中、ゲート電極パタ―ン２９Ｄの両側に前記素子領域２１Ｄに形成され低電圧動作する高速ｐチャネルＭＯＳトランジスタのソースエクステンション領域あるいはドレインエクステンション領域となるｐ拡散領域３１ｃ，３１ｄがそれぞれ形成される。前記ｐ型拡散領域３１ｃ，３１ｄは例えばＢをドーパントとして使う場合、イオン注入を０．５ｋｅＶ〜１ｋｅＶの加速電圧下、１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２のドーズ量で行うことにより形成できる。さらに前記基板領域１１Ｃにおいてシリコン基板２１中にＰなどｎ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｄをマスクにイオン注入することにより、ポケット注入（図示せず）が行われ、ショートチャネル効果の調整がなされる。前記ポケット注入は例えばＰをドーパントとして使う場合、イオン注入を１５ｋｅＶ〜３０ｋｅＶの加速電圧下、５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２のドーズ量で行われる。 Further, in the steps of FIGS. 31 and 32, the substrate region 11A, the substrate region 11D, and the element region 21C of the substrate region 11C are covered with a resist pattern (not shown), and the substrate region 11C contains B in the silicon substrate 21. The p-type impurity element is ion-implanted using the polysilicon gate electrode pattern 29D as a mask to form low-voltage operation in the element region 21D on both sides of the gate electrode pattern 29D. The p diffusion regions 31c and 31d, which become the source extension region or the drain extension region of the high-speed p-channel MOS transistor, are formed. In the p-type diffusion regions 31c and 31d, for example, when B is used as a dopant, ion implantation is performed with an acceleration voltage of 0.5 keV to 1 keV and a dose of 1 × 10 14 cm −2 to 1 × 10 15 cm −2. Can be formed. Further, by implanting n-type impurity elements such as P into the silicon substrate 21 in the substrate region 11C using the polysilicon gate electrode pattern 29D as a mask, pocket implantation (not shown) is performed, and a short channel is formed. The effect is adjusted. For example, when P is used as a dopant, the pocket implantation is performed under an acceleration voltage of 15 keV to 30 keV and a dose of 5 × 10 12 cm −2 to 5 × 10 13 cm −2 .

さらに図３１および図３２の工程では前記基板領域１１Ａおよび基板領域１１Ｃ、さらに前記基板領域１１Ｄのうち素子領域２１Ｆをレジストパターン（図示せず）で覆い、前記基板領域１１Ｄにおいてシリコン基板２１中にＡｓあるいはＰなどｎ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｅをマスクにイオン注入することにより、前記素子領域２１Ｅ中、ゲート電極パタ―ン２９Ｅの両側に、前記素子領域２１Ｅに形成され高電圧動作する高速ｎチャネルＭＯＳトランジスタのソースエクステンション領域あるいはドレインエクステンション領域となるｎ拡散領域３２ａ，３２ｂがそれぞれ形成される。前記ｎ型拡散領域３２ａ，３２ｂは例えばＰをドーパントとして使う場合、イオン注入を３０ｋｅＶ〜４０ｋｅＶの加速電圧下、１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量で行うことにより形成できる。 Further, in the steps of FIGS. 31 and 32, the substrate region 11A, the substrate region 11C, and the element region 21F of the substrate region 11D are covered with a resist pattern (not shown), and the substrate region 11D includes As in the silicon substrate 21. Alternatively, an n-type impurity element such as P is ion-implanted using the polysilicon gate electrode pattern 29E as a mask to form the element region 21E in the element region 21E on both sides of the gate electrode pattern 29E. N diffusion regions 32a and 32b are formed as source extension regions or drain extension regions of a high-speed n-channel MOS transistor that operates at a high voltage. In the n-type diffusion regions 32a and 32b, for example, when P is used as a dopant, ion implantation is performed at a dose of 1 × 10 13 cm −2 to 1 × 10 14 cm −2 under an acceleration voltage of 30 keV to 40 keV. Can be formed.

さらに図３１および図３２の工程では前記基板領域１１Ａおよび基板領域１１Ｃ、さらに前記基板領域１１Ｄのうち素子領域２１Ｅをレジストパターン（図示せず）で覆い、前記基板領域１１Ｄにおいてシリコン基板２１中にＢなどｐ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｆをマスクにイオン注入することにより、前記素子領域２１Ｆ中、ゲート電極パタ―ン２９Ｆの両側に前記素子領域２１Ｆに形成され高電圧動作する高速ｐチャネルＭＯＳトランジスタのソースエクステンション領域あるいはドレインエクステンション領域となるｐ拡散領域３２ｃ，３２ｄがそれぞれ形成される。前記ｐ型拡散領域３２ｃ，３２ｄは例えばＢＦをドーパントとして使う場合、イオン注入を５ｋｅＶ〜２０ｋｅＶの加速電圧下、１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量で行うことにより形成できる。 Further, in the steps of FIGS. 31 and 32, the substrate region 11A and the substrate region 11C, and the element region 21E of the substrate region 11D are covered with a resist pattern (not shown), and the substrate region 11D contains B in the silicon substrate 21. The p-type impurity element is ion-implanted using the polysilicon gate electrode pattern 29F as a mask to form high-voltage operation in the element region 21F on both sides of the gate electrode pattern 29F. The p diffusion regions 32c and 32d, which serve as the source extension region or drain extension region of the high-speed p-channel MOS transistor to be formed, are formed. For example, in the case where BF is used as a dopant, the p-type diffusion regions 32c and 32d are formed by performing ion implantation at a dose of 1 × 10 13 cm −2 to 1 × 10 14 cm −2 under an acceleration voltage of 5 keV to 20 keV. Can be formed.

次に図３３および３４の工程において、前記ポリシリコンゲート電極２９Ａ〜２９Ｆの相対向する側壁面上に側壁絶縁膜を形成する。さらに図３３および図３４の工程においては前記基板領域１１Ｃおよび１１Ｄをレジストパターン（図示せず）により覆い、前記基板領域１１Ａにおいて前記ポリシリコンゲート電極パタ―ン２９Ａおよび２９Ｂおよびその側壁絶縁膜をマスクに前記シリコン基板２１中にｎ型の不純物元素をイオン注入することにより、前記素子領域２１Ａ，２１Ｂ・・・中に前記ポリシリコンゲート電極パタ―ン２９Ａおよび２９Ｂの側壁絶縁膜のそれぞれ外側にｎ＋型拡散領域３０ｅおよび３０ｆあるいは３０ｇ，３０ｈを、前記素子領域２１Ａ，２１Ｂに形成されるフラッシュメモリのソース領域あるいはドレイン領域として形成する。前記ｎ＋型拡散領域３０ｅ〜３０ｈは例えばＰをドーパントとして使う場合、イオン注入を５ｋｅＶ〜１０ｋｅＶの加速電圧下、１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２のドーズ量で行うことにより形成できる。ここで前記拡散領域３０ｆおよび３０ｇは連続して、単一のｎ＋型拡散領域を形成する。 Next, in the steps of FIGS. 33 and 34, sidewall insulating films are formed on the opposite sidewall surfaces of the polysilicon gate electrodes 29A to 29F. 33 and 34, the substrate regions 11C and 11D are covered with a resist pattern (not shown), and the polysilicon gate electrode patterns 29A and 29B and the side wall insulating films thereof are masked in the substrate region 11A. Are ion-implanted into the silicon substrate 21 to form n regions on the outer sides of the sidewall insulating films of the polysilicon gate electrode patterns 29A and 29B in the element regions 21A, 21B. The + type diffusion regions 30e and 30f or 30g and 30h are formed as the source region or drain region of the flash memory formed in the element regions 21A and 21B. In the n + -type diffusion regions 30e to 30h, for example, when P is used as a dopant, ion implantation is performed with an acceleration voltage of 5 keV to 10 keV and a dose of 1 × 10 15 cm −2 to 1 × 10 16 cm −2. Can be formed. Here, the diffusion regions 30f and 30g continuously form a single n + -type diffusion region.

さらに図３３および図３４の工程では前記基板領域１１Ａおよび基板領域１１Ｄ、さらに前記基板領域１１Ｃのうち素子領域２１Ｄをレジストパターン（図示せず）で覆い、前記基板領域１１Ｃにおいてシリコン基板２１中にＡｓあるいはＰなどｎ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｃおよびその側壁絶縁膜をマスクにイオン注入することにより、前記素子領域２１Ｃ中、ゲート電極パタ―ン２９Ｃの側壁絶縁膜の外側に、前記素子領域２１Ｃに形成され低電圧動作する高速ｎチャネルＭＯＳトランジスタのソース領域あるいはドレイン領域となるｎ＋拡散領域３１ｅおよび３１ｆがそれぞれ形成される。前記ｎ＋型拡散領域３１ｅおよび３１ｆは例えばＰをドーパントとして使う場合、イオン注入を５ｋｅＶ〜１０ｋｅＶの加速電圧下、１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２のドーズ量で行うことにより形成できる。 Further, in the steps of FIGS. 33 and 34, the substrate region 11A and the substrate region 11D, and the element region 21D of the substrate region 11C are covered with a resist pattern (not shown), and the substrate region 11C includes As in the silicon substrate 21. Alternatively, an n-type impurity element such as P is ion-implanted using the polysilicon gate electrode pattern 29C and its side wall insulating film as a mask, so that the outside of the side wall insulating film of the gate electrode pattern 29C in the element region 21C. In addition, n + diffusion regions 31e and 31f are formed in the element region 21C and serve as the source region or drain region of the high-speed n-channel MOS transistor operating at a low voltage. In the n + -type diffusion regions 31e and 31f, for example, when P is used as a dopant, ion implantation is performed with an acceleration voltage of 5 keV to 10 keV and a dose of 1 × 10 15 cm −2 to 1 × 10 16 cm −2. Can be formed.

さらに図３３および図３４の工程では前記基板領域１１Ａおよび基板領域１１Ｄ、さらに前記基板領域１１Ｃのうち素子領域２１Ｃをレジストパターン（図示せず）で覆い、前記基板領域１１Ｃにおいてシリコン基板２１中にＢなどｐ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｄおよびその側壁絶縁膜をマスクにイオン注入することにより、前記素子領域２１Ｄ中、ゲート電極パタ―ン２９Ｄの側壁絶縁膜の外側に前記素子領域２１Ｄに形成され低電圧動作する高速ｐチャネルＭＯＳトランジスタのソース領域あるいはドレイン領域となるｐ＋拡散領域３１ｇおよび３１ｈがそれぞれ形成される。前記ｐ＋型拡散領域３１ｇおよび３１ｈは例えばＢをドーパントとして使う場合、イオン注入を１ｋｅＶ〜１０ｋｅＶの加速電圧下、１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２のドーズ量で行うことにより形成できる。 Further, in the steps of FIGS. 33 and 34, the substrate region 11A and the substrate region 11D, and the element region 21C of the substrate region 11C are covered with a resist pattern (not shown). The p-type impurity element is ion-implanted using the polysilicon gate electrode pattern 29D and its sidewall insulating film as a mask, so that the element region 21D has the gate electrode pattern 29D outside the sidewall insulating film. P + diffusion regions 31g and 31h, which are the source region or drain region of the high-speed p-channel MOS transistor formed in element region 21D and operating at a low voltage, are formed. In the p + -type diffusion regions 31g and 31h, for example, when B is used as a dopant, ion implantation is performed with an acceleration voltage of 1 keV to 10 keV and a dose of 1 × 10 15 cm −2 to 1 × 10 16 cm −2. Can be formed.

さらに図３３および図３４の工程では前記基板領域１１Ａおよび基板領域１１Ｃ、さらに前記基板領域１１Ｄのうち素子領域２１Ｆをレジストパターン（図示せず）で覆い、前記基板領域１１Ｄにおいてシリコン基板２１中にＡｓあるいはＰなどｎ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｅをマスクにイオン注入することにより、前記素子領域２１Ｅ中、ゲート電極パタ―ン２９Ｅの両側でその側壁絶縁膜の外側に、前記素子領域２１Ｅに形成され高電圧動作する高速ｎチャネルＭＯＳトランジスタのソース領域あるいはドレイン領域となるｎ＋拡散領域３２ｅ，３２ｆがそれぞれ形成される。前記ｎ＋型拡散領域３２ｅ，３２ｆは例えばＰをドーパントとして使う場合、イオン注入を５ｋｅＶ〜１０ｋｅＶの加速電圧下、１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２のドーズ量で行うことにより形成できる。 Further, in the steps of FIGS. 33 and 34, the substrate region 11A and the substrate region 11C, and the element region 21F of the substrate region 11D are covered with a resist pattern (not shown), and the substrate region 11D includes As in the silicon substrate 21. Alternatively, an n-type impurity element such as P is ion-implanted using the polysilicon gate electrode pattern 29E as a mask, so that both sides of the gate electrode pattern 29E are outside the sidewall insulating film in the element region 21E. N + diffusion regions 32e and 32f are formed in the element region 21E and serve as the source region or drain region of the high-speed n-channel MOS transistor operating at a high voltage. In the n + -type diffusion regions 32e and 32f, for example, when P is used as a dopant, ion implantation is performed with an acceleration voltage of 5 keV to 10 keV and a dose of 1 × 10 15 cm −2 to 1 × 10 16 cm −2. Can be formed.

さらに図３３および図３４の工程では前記基板領域１１Ａおよび基板領域１１Ｃ、さらに前記基板領域１１Ｄのうち素子領域２１Ｅをレジストパターン（図示せず）で覆い、前記基板領域１１Ｄにおいてシリコン基板２１中にＢなどｐ型の不純物元素を、前記ポリシリコンゲート電極パタ―ン２９Ｆおよびその側壁絶縁膜をマスクにイオン注入することにより、前記素子領域２１Ｆ中、ゲート電極パタ―ン２９Ｆの側壁絶縁膜の外側に前記素子領域２１Ｆに形成され高電圧動作する高速ｐチャネルＭＯＳトランジスタのソース領域あるいはドレイン領域となるｐ＋拡散領域３２ｇ，３２ｈがそれぞれ形成される。前記ｐ＋型拡散領域３２ｇ，３２ｈは例えばＢをドーパントとして使う場合、イオン注入を１ｋｅＶ〜１０ｋｅＶの加速電圧下、１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２のドーズ量で行うことにより形成できる。 Further, in the steps of FIGS. 33 and 34, the substrate region 11A and the substrate region 11C, and the element region 21E of the substrate region 11D are covered with a resist pattern (not shown). P-type impurity element is ion-implanted using the polysilicon gate electrode pattern 29F and its side wall insulating film as a mask, so that the element region 21F is exposed outside the side wall insulating film of the gate electrode pattern 29F. P + diffusion regions 32g and 32h are formed in the element region 21F and serve as the source region or drain region of the high-speed p-channel MOS transistor operating at a high voltage. In the p + -type diffusion regions 32g and 32h, for example, when B is used as a dopant, ion implantation is performed with an acceleration voltage of 1 keV to 10 keV and a dose of 1 × 10 15 cm −2 to 1 × 10 16 cm −2. Can be formed.

さらに図３５および図３６の工程で前記ポリシリコンゲート電極パタ―ン２９Ａ，２９Ｂ，２９Ｃ，２９Ｄ，２９Ｅおよび２９Ｆ上にシリサイド層３１が形成され、同時にシリサイド層３２が前記ｎ＋型拡散領域３０ｅ，３０ｆ，ｐ＋型拡散領域３０ｇ，３０ｈ、ｎ＋型拡散領域３１ｅ，３１ｆ，ｐ＋型拡散領域３１ｇ，３１ｈ、さらにｎ＋型拡散領域３２ｅ，３２ｆ，ｐ＋型拡散領域３２ｇ，３２ｈ上に形成され、半導体装置の製造が終了する。 35 and 36, a silicide layer 31 is formed on the polysilicon gate electrode patterns 29A, 29B, 29C, 29D, 29E and 29F, and at the same time, the silicide layer 32 is formed into the n + -type diffusion regions 30e, 30f, p + type diffusion regions 30g, 30h, n + type diffusion regions 31e, 31f, p + type diffusion regions 31g, 31h, and further formed on n + type diffusion regions 32e, 32f, p + type diffusion regions 32g, 32h. This completes the manufacture of the semiconductor device.

［比較対照例１］
図３７〜図３９は、第１の比較対照例による半導体装置の製造方法の一部を示す工程断面図である。ただし図３７〜図３９中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。 [Comparative Example 1]
37 to 39 are process cross-sectional views illustrating a part of the semiconductor device manufacturing method according to the first comparative example. However, in FIGS. 37 to 39, portions corresponding to the portions described above are denoted by the same reference numerals, and description thereof is omitted.

本比較対照例では、前記図１３および図１４におけるＯＮＯ膜２３ＯＮＯのパターニングの際に、シリコン酸化膜に作用する選択エッチングとシリコン窒化膜に作用する選択エッチングを組みあわせている。ただし図３７〜図３９は前記シリコン基板２１のうち、基板領域１１Ａおよび１１Ｃのみを示しており、また基板領域１１Ａでは例えば先の図１３の左側の断面図のみを示している。 In this comparative example, the selective etching that acts on the silicon oxide film and the selective etching that acts on the silicon nitride film are combined in the patterning of the ONO film 23 ONO in FIGS. However, FIGS. 37 to 39 show only the substrate regions 11A and 11C of the silicon substrate 21, and the substrate region 11A shows, for example, only the left sectional view of FIG.

図１１および図１２に対応する図３７を参照するに、本実施形態では前記レジスト膜２４中に前記ＯＮＯ膜２３ＯＮＯを露出するレジスト開口部２４Ａが形成され、図１３および図１４に対応する図３８の工程において、例えばフルオロカーボン（ＣｘＦｙ）とＡｒと酸素の混合ガスを使ったドライエッチングにより、前記ＯＮＯ膜２３ＯＮＯの最上部のシリコン酸化膜２３Ｃが、その下のＳｉＮ膜２３Ｎに対して選択的に除去される。 Referring to FIG. 37 corresponding to FIGS. 11 and 12, in this embodiment, a resist opening 24A exposing the ONO film 23 ONO is formed in the resist film 24, and is a view corresponding to FIGS. In the step 38, the silicon oxide film 23C at the top of the ONO film 23 ONO is selectively selected with respect to the SiN film 23N underneath by dry etching using a mixed gas of fluorocarbon (CxFy), Ar and oxygen, for example. Removed.

さらに図３９の工程において、前記図３８の工程の結果露出されたＳｉＮ膜２３Ｂが、フッ化炭化水素（ＣＨｘＦｙ）とＡｒと酸素の混合ガスを使ったドライエッチングにより、その下のＳＴＩ構造の素子分離領域２１Ｉに対して選択的に除去され、電荷蓄積膜として機能するＳｉＮ膜２３Ｂが個々のパタ―ン２３Ｐへとパターニングされる。   Further, in the step of FIG. 39, the SiN film 23B exposed as a result of the step of FIG. 38 is subjected to dry etching using a mixed gas of fluorinated hydrocarbon (CHxFy), Ar, and oxygen, thereby forming an STI structure element therebelow. The SiN film 23B, which is selectively removed from the isolation region 21I and functions as a charge storage film, is patterned into individual patterns 23P.

しかしこのような比較対照例１による工程では、特に図３９のドライエッチングの際に、エッチングガス中に含まれる酸素により、前記レジスト膜２４がレジスト開口部２４Ａにおいて著しく後退してしまう。このようにレジスト膜２４が後退してしまうと、図３９よりわかるように電荷蓄積膜となるＯＮＯパタ―ン２３Ｐの実質的な部分が露出してしまい、ドライエッチングの際に生じるイオンやその他の電荷により損傷を受けてしまう。すなわちこのような膜では、電荷を安定して長時間保持することが魂胆となる問題が生じる。   However, in the process according to Comparative Example 1 as described above, particularly in the dry etching of FIG. 39, the resist film 24 is retreated significantly in the resist opening 24A due to oxygen contained in the etching gas. When the resist film 24 recedes in this manner, as shown in FIG. 39, a substantial portion of the ONO pattern 23P that becomes the charge storage film is exposed, and ions and other generated during dry etching are exposed. Damaged by charge. That is, in such a film, there arises a problem that it is daring to hold charges stably for a long time.

また図３９の工程ではロジック素子のための基板領域１１Ｃにおいても、シリコン基板２１の表面が非常に薄いシリコン酸化膜２３Ａで覆われているだけなので、同様にエッチングによる損傷を受けてしまう。さらに図３９よりわかるように基板に垂直な方向に作用するドライエッチングでは、素子分離領域２１Ｉの一部、特に段差部に当初のＯＮＯ膜２３ＯＮＯの一部が残渣として残留しやすいが、このようなＯＮＯ構造の膜が素子分離構造２１Ｉに接して残留してしまうと、蓄積された電荷によりロジック領域１１Ｃにおいて半導体装置の動作が不安定になってしまう問題が生じる。 In the step of FIG. 39, the surface of the silicon substrate 21 is also covered with a very thin silicon oxide film 23A in the substrate region 11C for the logic element, and thus is similarly damaged by etching. Further, as can be seen from FIG. 39, in the dry etching acting in the direction perpendicular to the substrate, a part of the element isolation region 21I, particularly a part of the original ONO film 23 ONO tends to remain as a residue in the step portion. If a thin ONO structure film remains in contact with the element isolation structure 21I, there is a problem that the operation of the semiconductor device becomes unstable in the logic region 11C due to the accumulated charge.

［比較対照例２］
図４０〜図４１は、第２の比較対照例による半導体装置の製造方法の一部を示す工程断面図である。ただし図４０〜図４１中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。 [Comparative Control Example 2]
40 to 41 are process cross-sectional views illustrating a part of the semiconductor device manufacturing method according to the second comparative example. However, in FIGS. 40 to 41, the same reference numerals are assigned to the portions corresponding to the portions described above, and the description thereof is omitted.

本比較対照例では、前記図１３および図１４におけるＯＮＯ膜２３ＯＮＯのパターニングの際に、ＣＦ４をエッチングガスに使ってシリコン酸化膜とシリコン窒化膜を同時にエッチングしている。図４０および図４１においても、前記シリコン基板２１のうち基板領域１１Ａおよび１１Ｃのみが示されており、また基板領域１１Ａでは例えば先の図１３の左側の断面図のみが示されている。 In this comparative example, the silicon oxide film and the silicon nitride film are simultaneously etched using CF 4 as an etching gas when the ONO film 23 ONO in FIGS. 13 and 14 is patterned. 40 and 41, only the substrate regions 11A and 11C of the silicon substrate 21 are shown. In the substrate region 11A, for example, only the left sectional view of FIG. 13 is shown.

図４０〜図４１の比較対照例では、基板領域１１Ｃにおいて前記ＯＮＯ膜２３ＯＮＯがシリコン基板２１上に直接に形成されている。 40 to 41, the ONO film 23 ONO is directly formed on the silicon substrate 21 in the substrate region 11C.

このため、図４０のレジスト膜２４のパターニング工程の後、前記ＯＮＯ膜２３ＯＮＯをドライエッチングするとエッチングはＳＴＩ型の素子分離領域２１Ｉにまで進行し、一度のエッチングで前記ＯＮＯ膜２３ＯＮＯが個々のＯＮＯパタ―ン２３Ｐへと分離する。 Therefore, when the ONO film 23 ONO is dry-etched after the patterning process of the resist film 24 of FIG. 40, the etching proceeds to the STI type element isolation region 21I, and the ONO film 23 ONO is individually etched by one etching. Separated into ONO pattern 23P.

比較対照例２では、エッチングの際に酸素を含まないエッチングガスを使っており、このためレジスト膜２４がレジスト開口部２４Ａにおいて後退する問題は回避できるが、このような構成では、エッチングの結果、前記基板領域１１Ｃにおいてシリコン基板２１が露出してしまい、基板表面に符号２１Ｘで概略的に示すように電荷やその他の欠陥が打ち込まれたりスパッタにより不規則にエッチングされたりするなどの欠陥が発生する問題が生じ、かかる基板領域１１Ｃに形成される高速ロジック素子の特性が劣化してしまう。   In Comparative Example 2, an etching gas not containing oxygen is used for etching, and thus the problem that the resist film 24 recedes in the resist opening 24A can be avoided. However, in such a configuration, as a result of etching, In the substrate region 11C, the silicon substrate 21 is exposed, and defects such as electric charges and other defects are implanted on the substrate surface or irregularly etched by sputtering as schematically indicated by reference numeral 21X. A problem occurs, and the characteristics of the high-speed logic element formed in the substrate region 11C are deteriorated.

このような比較対照例１および比較対照例２に対し、本実施形態の方法により製造された半導体装置では、先に図１３および図１４の工程で説明したようにＯＮＯ膜２３ＯＮＯを個々のＯＮＯパタ―ン２３Ｐへとパターニングするドライエッチングプロセスにおいてエッチングガスとして酸素を含まないガスを使っているためレジスト開口部２４Ａにおけるレジスト膜２４の後退が抑制される、パターニングにより形成されるＯＮＯ膜パタ―ン２３Ｐはドライエッチングプロセスの間、前記レジスト膜２４により保護される。このため電荷蓄積膜として使われるＯＮＯパタ―ン２３Ｐのプラズマダメージが回避され、得られるフラッシュメモリは優れた電荷保持特性を示す。またこのようなドライエッチングによるＯＮＯ膜パタ―ン２３Ｐのパターニングの際、ロジック素子が形成される基板領域１１Ｃ，１１Ｄでは素子領域２１Ｃ〜２１Ｆの表面が前記保護膜２２で覆われており、ロジック素子のチャネル領域が形成される素子領域２１〜２１Ｆの表面に荷電粒子が打ち込まれたりスパッタにより不規則な形状にエッチングされたりする問題を回避することができる。なお図１３の工程では前記ＯＮＯ膜２３ＯＮＯのパターニングのためのドライエッチングの際、前記保護膜２２を、ＴＥＯＳを原料としたシリコン酸化膜で形成している場合には保護膜２２もエッチングを受ける。しかし前記保護膜２２の膜厚は前記ＯＮＯ膜２３ＯＮＯの膜厚よりも厚く、このため膜厚の減少は生じても保護膜２２が前記基板領域１１Ｃあるいは１１Ｄから除去されたりシリコン基板の表面が露出したりすることはない。 In contrast to the comparative example 1 and the comparative example 2, in the semiconductor device manufactured by the method of the present embodiment, the ONO films 23 ONO are individually turned on as shown in the steps of FIGS. In the dry etching process for patterning to the pattern 23P, since a gas not containing oxygen is used as an etching gas, the recess of the resist film 24 in the resist opening 24A is suppressed, and the ONO film pattern formed by patterning is suppressed. 23P is protected by the resist film 24 during the dry etching process. For this reason, plasma damage of the ONO pattern 23P used as the charge storage film is avoided, and the obtained flash memory exhibits excellent charge retention characteristics. When patterning the ONO film pattern 23P by such dry etching, the surface of the element regions 21C to 21F is covered with the protective film 22 in the substrate regions 11C and 11D where the logic elements are formed. It is possible to avoid the problem that charged particles are implanted into the surface of the element regions 21 to 21F where the channel region is formed or etched into an irregular shape by sputtering. In the process of FIG. 13, when the protective film 22 is formed of a silicon oxide film using TEOS as a raw material during dry etching for patterning the ONO film 23 ONO , the protective film 22 is also etched. . However, the thickness of the protective film 22 is thicker than that of the ONO film 23 ONO . Therefore, even if the film thickness is reduced, the protective film 22 is removed from the substrate region 11C or 11D or the surface of the silicon substrate is removed. There is no exposure.

また本実施形態では図１３および図１４の工程において前記基板領域１１Ｃ，１１ＤのＯＮＯ膜２３ＯＮＯを除去する場合、仮にＳｉＮ膜２３Ｂの一部が残ったとしても、前記保護膜２２は図１７および図１８の工程で除去されるため、プロセスに不具合が生じることはない。 In this embodiment, when the ONO film 23 ONO in the substrate regions 11C and 11D is removed in the steps of FIGS. 13 and 14, even if a part of the SiN film 23B remains, the protective film 22 is formed as shown in FIG. Since it is removed in the step of FIG. 18, there is no problem in the process.

なお本実施形態において保護膜２２はＴＥＯＳを原料としたプラズマＣＶＤ法により形成されたシリコン酸化膜に限定されるものではなく、基板２１を構成するシリコンに対して選択的にエッチングされ前記素子分離領域２１Ｉを構成するシリコン酸化膜よりも大きなエッチング速度を示す膜であれば、他の膜、例えばＰＳＧ膜やＢＰＳＧ膜などを使うことも可能である。このようなＰＳＧ膜、ＢＰＳＧ膜は、例えばプラズマＣＶＤ法により形成することができる。また前記保護膜２２は後で除去されるものであるため、絶縁膜に限定されるものではなく、他の半導体膜や金属膜でも、シリコンに対して選択的にエッチングされ、かつ素子分離領域２１Ｉを構成するシリコン酸化膜よりも大きなエッチング速度を示す膜であれば、使うことが可能である。   In this embodiment, the protective film 22 is not limited to a silicon oxide film formed by a plasma CVD method using TEOS as a raw material, but is selectively etched with respect to silicon constituting the substrate 21 and the element isolation region. Other films, such as a PSG film or a BPSG film, can be used as long as they have a higher etching rate than the silicon oxide film constituting 21I. Such PSG film and BPSG film can be formed by, for example, a plasma CVD method. Since the protective film 22 is removed later, the protective film 22 is not limited to an insulating film, and other semiconductor films and metal films are selectively etched with respect to silicon, and the element isolation region 21I. Any film can be used as long as it exhibits an etching rate larger than that of the silicon oxide film constituting the film.

また本実施形態において、フラッシュメモリの電荷蓄積膜として、前記ＯＮＯ膜２３ＯＮＯを構成する最上部酸化膜２３Ｃの代わりにＡｌ２Ｏ３膜やＨｆＯ２膜などの高誘電体膜を使っても、同様な効果を得ることができる。Ａｌ２Ｏ３膜やＨｆＯ２膜は、ＭＯＣＶＤ法あるいはＡＬＤ法により形成することができる。なおこのような高誘電体膜は、一般に完全なエッチングのためにはオーバーエッチングが必要になる、いわゆる難エッチング性の材料であり、前記ＯＮＯ膜２３ＯＮＯの最上部酸化膜２３Ｃに使った場合、その下のＳｉＮ膜２３Ｂに対して選択性が得られるような条件ではドライエッチングは困難である。これに対し本実施形態では、前記図１３および図１４の工程において、エッチングを膜２３Ａ〜２３Ｃで選択性が実質的に生じないような条件で行っており、同時に基板領域１１Ｃ，１１Ｄにおいて保護膜２２にもエッチングは生じるが、前記保護膜２２は大きな膜厚で形成されているため、消失することはない。 In the present embodiment, a high dielectric film such as an Al 2 O 3 film or an HfO 2 film may be used as the charge storage film of the flash memory instead of the uppermost oxide film 23C constituting the ONO film 23 ONO . Similar effects can be obtained. The Al 2 O 3 film and the HfO 2 film can be formed by the MOCVD method or the ALD method. Such a high dielectric film is a so-called difficult-to-etch material that generally requires over-etching for complete etching. When used as the uppermost oxide film 23C of the ONO film 23 ONO , Dry etching is difficult under the condition that selectivity is obtained for the SiN film 23B below the SiN film 23B. On the other hand, in the present embodiment, in the steps of FIGS. 13 and 14, the etching is performed under the condition that the selectivity does not substantially occur in the films 23A to 23C, and at the same time, the protective film in the substrate regions 11C and 11D Although etching also occurs in the film 22, the protective film 22 is formed with a large film thickness and therefore does not disappear.

さらに本実施形態において、前記ＯＮＯ膜２３ＯＮＯにおいてＳｉＮ膜の代わりにシリコン酸化膜注にシリコンナノクリスタルを包含した絶縁膜を使っても、同様な効果を得ることができる。すなわち本実施形態においてフラッシュメモリの電荷蓄積膜は、ＯＮＯ膜に限定されるものではない。さらに前記ＯＮＯ膜２３ＯＮＯを構成するＳｉＮ膜は、組成がＳｉｘＮ４：ｘ＞３で表される化学量論組成Ｓｉ３Ｎ４のものに限定されるものではなく、よりＳｉリッチなＳｉＮ膜を使うことも可能である。 Further, in the present embodiment, the same effect can be obtained by using an insulating film including silicon nanocrystals in the silicon oxide filmNote instead of the SiN film in the ONO film 23 ONO . That is, in this embodiment, the charge storage film of the flash memory is not limited to the ONO film. Further, the SiN film constituting the ONO film 23 ONO is not limited to the one having the stoichiometric composition Si 3 N 4 represented by the composition of SixN 4 : x> 3. It can also be used.

なお本実施形態ではフラッシュメモリ素子のチャネルドープは前記図３の工程において行っているが、これを前記図５および図６の工程の後、かつ前記図７および図８の工程の前に、図４２および図４３の変形例において示すように前記基板領域１１Ｃおよび１１Ｄをレジストパターン３３により覆い、ｐ型不純物元素のイオン注入を前記素子領域２１Ａ，２１Ｂの表面部分に対して実行することで行うことも可能である。   In the present embodiment, the channel doping of the flash memory device is performed in the step of FIG. 3, but this is performed after the steps of FIGS. 5 and 6 and before the steps of FIGS. 42 and FIG. 43, the substrate regions 11C and 11D are covered with a resist pattern 33, and ion implantation of a p-type impurity element is performed on the surface portions of the element regions 21A and 21B. Is also possible.

本変形例の場合、チャネルドープ工程の後、前記レジストパターン３３を使って前記基板領域１１Ａから前記保護膜２２を除去することにより、レジストプロセスを増やすことなく、そのまま次の図７および図８の工程に進むことが可能となる。この場合、レジストパターン３３が図７および図８のレジストパターン２３に対応する。

［第２の実施形態］
図４４〜図４７は、第２の実施形態による半導体装置の製造方法を示す工程断面図である。第２の実施形態は前記第１の実施形態の一変形例であり、前記図１３および図１４の工程に引き続き実行される。先の実施形態と同様、図４４は、フラッシュメモリのための第１の基板領域１１Ａを示すシリコン基板２１の断面図、図４５はロジック素子のための第２の基板領域１１Ｂを示すやはり前記シリコン基板２１の断面図であり、図４４中、左側はワード線に垂直方向の断面図、右側はワード線に平行な方向の断面図を示す。一方図４５中、左側は電源電圧が１．２Ｖの低電圧素子のための基板領域１１Ｃを示しており、右側は電源電圧が３．３Ｖの高電圧素子のための基板領域１１Ｄを示している。図４６および図４７も同様である。 In the case of this modified example, after the channel doping step, the protective film 22 is removed from the substrate region 11A using the resist pattern 33, so that the number of resist processes is increased without increasing the resist process. It is possible to proceed to the process. In this case, the resist pattern 33 corresponds to the resist pattern 23 in FIGS.

[Second Embodiment]
44 to 47 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the second embodiment. The second embodiment is a modification of the first embodiment, and is executed subsequent to the steps of FIGS. 13 and 14. Similar to the previous embodiment, FIG. 44 is a cross-sectional view of the silicon substrate 21 showing the first substrate region 11A for the flash memory, and FIG. 45 is also the silicon substrate showing the second substrate region 11B for the logic element. 44 is a cross-sectional view of the substrate 21, and in FIG. 44, the left side is a cross-sectional view perpendicular to the word line, and the right side is a cross-sectional view parallel to the word line. On the other hand, in FIG. 45, the left side shows a substrate region 11C for a low voltage element having a power supply voltage of 1.2V, and the right side shows a substrate region 11D for a high voltage element having a power supply voltage of 3.3V. . The same applies to FIGS. 46 and 47.

図４４および図４５を参照するに、本実施形態では先の図１３および図１４の工程の後、前記レジストパターン２４を除去し、新たにレジストパターン３４により基板領域１１Ａおよび基板領域１１Ｃを覆う。   44 and 45, in this embodiment, after the steps of FIGS. 13 and 14, the resist pattern 24 is removed, and the substrate region 11A and the substrate region 11C are newly covered with the resist pattern 34.

さらに本実施形態では前記レジストパターン３４をマスクに前記基板領域１１Ｄにおいて前記保護膜２２をウェットエッチングにより先の実施形態と同様にして除去し、前記レジストパターン３４を除去した後、図４６および図４７の工程において熱酸化により前記基板領域１１Ｄにおいて素子領域２１Ｅ，２１Ｆを構成するシリコン基板２１の表面に、高電圧ｎチャネルＭＯＳトランジスタおよび高電圧ｐチャネルＭＯＳトランジスタのゲート絶縁膜となる厚い熱酸化膜２６を形成する。   Furthermore, in this embodiment, the protective film 22 is removed by wet etching in the same manner as the previous embodiment in the substrate region 11D using the resist pattern 34 as a mask, and after the resist pattern 34 is removed, FIGS. A thick thermal oxide film 26 serving as a gate insulating film of the high-voltage n-channel MOS transistor and the high-voltage p-channel MOS transistor is formed on the surface of the silicon substrate 21 constituting the element regions 21E and 21F in the substrate region 11D by thermal oxidation in Form.

さらに図示は省略するが、前記基板領域１１Ａおよび１１Ｄをレジスト膜で保護し、前記基板領域１１Ｃにおいて前記保護膜２２を除去して素子領域２１Ｃ，２１Ｄにおいて前記シリコン基板２１の表面を露出し、さらに露出表面を熱酸化することにより、前記素子領域２１Ｃ，２１Ｄに、前記低電圧ｎチャネルＭＯＳトランジスタおよび低電圧ｐチャネルＭＯＳトランジスタのゲート絶縁膜となる薄い熱酸化膜２８を形成することができる。   Although not shown, the substrate regions 11A and 11D are protected by a resist film, the protective film 22 is removed in the substrate region 11C, and the surface of the silicon substrate 21 is exposed in the element regions 21C and 21D. By thermally oxidizing the exposed surface, a thin thermal oxide film 28 serving as a gate insulating film of the low-voltage n-channel MOS transistor and low-voltage p-channel MOS transistor can be formed in the element regions 21C and 21D.

また本実施形態では、このようなプロセスを繰り返すことにより、前記シリコン基板２１上に、必要に応じて他の電源電圧、例えば５．５Ｖの電源電圧で動作するＭＯＳトランジスタの更に厚いゲート絶縁膜を、同様にして形成することが可能となる。   In this embodiment, by repeating such a process, a thicker gate insulating film of a MOS transistor that operates at another power supply voltage, for example, a power supply voltage of 5.5 V, is formed on the silicon substrate 21 as necessary. It can be formed in the same manner.

以後は、図２５〜図３６の工程を実行することにより、所望の半導体装置が製造される。   Thereafter, a desired semiconductor device is manufactured by executing the steps of FIGS.

かかる構成によれば、前記図４４および図４５の工程において基板領域１１Ｄから前記保護膜２２およびその下の犠牲酸化膜１１Ｅをエッチングで除去する際、他の基板領域１１Ａや１１Ｃはエッチングの影響を受けることがなく、これらの基板領域に形成される半導体装置にエッチングの影響が及ぶことはない。   According to this configuration, when the protective film 22 and the sacrificial oxide film 11E thereunder are removed from the substrate region 11D by etching in the steps of FIGS. 44 and 45, the other substrate regions 11A and 11C are affected by the etching. The semiconductor device formed in these substrate regions is not affected by etching.

なお本実施形態において前記図４６および図４７の工程において酸化膜２６を形成する際に、熱酸化処理の代わりに酸化力の強いプラズマ酸化処理を行うことにより、前記酸化膜２６の形成と同時に、先の図１５の工程で説明した、前記凹部２１Ｖに露出する前記ＳｉＮ膜２６Ｂの端面を前記図１５の工程と同様にして酸化することができ、電荷蓄積膜となるＳｉＮ膜２３Ｂに蓄積された電荷のリークを低減することが可能となる。このようなプラズマ酸化処理としては、前記ＯＮＯパタ―ン２３Ｐに対するダメージを低減できるリモートプラズマ酸化処理を行うことが可能である。

［第３の実施形態］
図４８〜図５１は、第３の実施形態による半導体装置の製造方法を示す工程断面図である。前記第３の実施形態も前記第１の実施形態の一変形例であり、図２３および図２４の工程の後、図２５および図２６の工程の代わりに実行される。先の実施形態と同様、図４８は、フラッシュメモリのための第１の基板領域１１Ａを示すシリコン基板２１の断面図、図４９はロジック素子のための第２の基板領域１１Ｂを示すやはり前記シリコン基板２１の断面図であり、図４８中、左側はワード線に垂直方向の断面図、右側はワード線に平行な方向の断面図を示す。一方図４９中、左側は電源電圧が１．２Ｖの低電圧素子のための基板領域１１Ｃを示しており、右側は電源電圧が３．３Ｖの高電圧素子のための基板領域１１Ｄを示している。図４５０および図５１も同様である。 In this embodiment, when the oxide film 26 is formed in the steps of FIGS. 46 and 47, a plasma oxidation process having strong oxidizing power is performed instead of the thermal oxidation process, so that the oxide film 26 is formed simultaneously. The end face of the SiN film 26B exposed in the recess 21V described in the previous step of FIG. 15 can be oxidized in the same manner as in the step of FIG. 15, and is accumulated in the SiN film 23B serving as a charge storage film. Charge leakage can be reduced. As such a plasma oxidation process, it is possible to perform a remote plasma oxidation process that can reduce damage to the ONO pattern 23P.

[Third Embodiment]
48 to 51 are process cross-sectional views illustrating the method of manufacturing the semiconductor device according to the third embodiment. The third embodiment is also a modification of the first embodiment, and is executed after the steps of FIGS. 23 and 24 instead of the steps of FIGS. As in the previous embodiment, FIG. 48 is a cross-sectional view of the silicon substrate 21 showing the first substrate region 11A for the flash memory, and FIG. 49 is also the silicon substrate showing the second substrate region 11B for the logic element. 48 is a cross-sectional view of the substrate 21. In FIG. 48, the left side is a cross-sectional view perpendicular to the word line, and the right side is a cross-sectional view parallel to the word line. On the other hand, in FIG. 49, the left side shows a substrate region 11C for a low voltage element having a power supply voltage of 1.2V, and the right side shows a substrate region 11D for a high voltage element having a power supply voltage of 3.3V. . The same applies to FIGS. 450 and 51.

図４８および図４９を参照するに、本実施形態では前記基板領域１１Ａを露出し基板領域１１Ｃ，１１Ｄを覆うレジスト膜３５が前記シリコン基板２１上に形成され、前記レジスト膜３５をマスクに前記基板領域１１Ａにおいてシリコン基板２１中にｎ型の不純物元素を、前記ＯＮＯ膜２３ＯＮＯを介してイオン注入することにより、前記基板領域１１Ａに前記図３１と同様なｎ型拡散領域３０ａ〜３０ｄが、前記ゲート電極２９Ａ，２９Ｂをマスクに形成される。 48 and 49, in this embodiment, a resist film 35 that exposes the substrate region 11A and covers the substrate regions 11C and 11D is formed on the silicon substrate 21, and the substrate is formed using the resist film 35 as a mask. In the region 11A, an n-type impurity element is ion-implanted into the silicon substrate 21 through the ONO film 23 ONO , whereby n-type diffusion regions 30a to 30d similar to FIG. The gate electrodes 29A and 29B are used as masks.

次に本実施形態では同じレジスト膜３５およびポリシリコンゲート電極パタ―ン２９Ａ，２９Ｂをマスクに、前記基板領域１１Ａにおいて前記ＯＮＯ膜２３ＯＮＯをＯＮＯパターニング２３Ｐにパターニングする。その際、本実施形態では先の図４８および図４９のイオン注入工程と図５０および５１のエッチング工程で、同一のレジストパターンをマスクとして使うことが可能で、工程数が増加することがない。 Next, in this embodiment, the ONO film 23 ONO is patterned into the ONO patterning 23P in the substrate region 11A using the same resist film 35 and polysilicon gate electrode patterns 29A and 29B as a mask. At this time, in this embodiment, the same resist pattern can be used as a mask in the ion implantation process of FIGS. 48 and 49 and the etching process of FIGS. 50 and 51, and the number of processes does not increase.

以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。   As mentioned above, although this invention was described about preferable embodiment, this invention is not limited to this specific embodiment, A various deformation | transformation and change are possible within the summary described in the claim.

１１Ａ〜１１Ｄ 基板領域
１１Ｅ 犠牲酸化膜
２１ シリコン基板
２１Ａ〜２１Ｆ 素子領域
２１ＤＮＷ 深いｎ型ウェル
２１ＦＰＷ ｐ型ウェル
２１Ｃｐｗ，２１Ｅｐｗ ｐ型ウェル
２１Ｄｎｗ，２１Ｆｎｗ ｎ型ウェル
２１Ｉ 素子分離領域
２１Ｖ 凹部
２１Ｘ
２２ 保護膜
２３，２４，２５，２７ レジスト膜
２３ＯＮＯ 電荷蓄積膜
２３Ａ 熱酸化膜
２３Ｂ ＳｉＮ膜
２３Ｃ 熱酸化膜またはhigh-K誘電体膜
２３Ｐ 電荷蓄積膜パタ―ン
２４Ａ レジスト開口部
２６，２８ ゲート絶縁膜
２９Ａ〜２９Ｆ ポリシリコン電極パタ―ン
３０ａ〜３１ｈ，３１ａ〜３１ｈ，３２ａ〜３２ｈ 拡散領域
３１０，３２０ シリサイド層 11A to 11D substrate region 11E sacrificial oxide film 21 silicon substrate 21A to 21F element region 21DNW deep n-type well 21FPW p-type well 21Cpw, 21Epw p-type well 21Dnw, 21Fnw n-type well 21I element isolation region 21V recess 21X
22 Protective film 23, 24, 25, 27 Resist film 23 ONO charge storage film 23 A Thermal oxide film 23 B SiN film 23 C Thermal oxide film or high-K dielectric film 23 P Charge storage film pattern 24 A Resist opening 26, 28 Gate Insulating films 29A-29F Polysilicon electrode patterns 30a-31h, 31a-31h, 32a-32h Diffusion regions 310, 320 Silicide layers

Claims (10)

半導体基板の第１の領域に、素子分離領域によりフラッシュメモリセル領域を、また前記半導体基板の第２の領域に、前記素子分離領域によりロジック素子領域を画成する工程と、
前記第１および第２の領域上に、第１の膜を形成する工程と、
前記第１の膜を前記第１の領域において前記半導体基板の表面からエッチングにより除去し、前記第１の領域において前記半導体基板の表面を露出する工程と、
前記第１の領域および前記第２の領域にわたり、前記第１の領域においては前記半導体基板上に、また前記第２の領域においては前記第１の膜上に第２の膜を、形成する工程と、
前記第１の領域に、前記第２の膜を前記フラッシュメモリセル領域において覆い前記素子分離領域において露出する第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクに前記第２の膜をパターニングし、前記第２の膜を前記第１の領域においては前記素子分離領域上から、また前記第２の領域においては前記第１の膜上から、エッチングにより除去する工程と、
前記第１のレジストパターンを除去した後、前記第１の領域を第２のレジストパターンにより覆い、前記第２のレジストパターンをマスクに前記第２の領域から、前記第１の膜をエッチングにより除去し、前記半導体基板の表面を露出する工程と、
前記第２のレジストパターンを除去する工程と、
前記第１の領域において前記第２の膜を電荷蓄積膜としてフラッシュメモリ素子を、また前記第２の領域において前記ロジック素子領域にロジック素子を形成する工程と、
を含むこと、を特徴とする半導体装置の製造方法。 Defining a flash memory cell region by a device isolation region in a first region of a semiconductor substrate and a logic device region by the device isolation region in a second region of the semiconductor substrate;
Forming a first film on the first and second regions;
Removing the first film from the surface of the semiconductor substrate in the first region by etching, and exposing the surface of the semiconductor substrate in the first region;
Forming a second film on the semiconductor substrate in the first region and on the first film in the second region over the first region and the second region; When,
Forming a first resist pattern in the first region, covering the second film in the flash memory cell region and exposing in the element isolation region;
The second film is patterned using the first resist pattern as a mask, and the second film is formed on the element isolation region in the first region and the first film in the second region. Removing from the film by etching;
After removing the first resist pattern, wherein the first region is covered by the second resist pattern, from the second realm said second resist pattern as a mask, by etching said first film Removing and exposing the surface of the semiconductor substrate;
Removing the second resist pattern;
Forming a flash memory element using the second film as a charge storage film in the first region, and forming a logic element in the logic element region in the second region;
A method for manufacturing a semiconductor device, comprising: 前記素子分離領域は絶縁膜を有し、
前記第２の膜をパターニングする工程は、前記第２の膜の下の前記絶縁膜の一部を除去する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。 The element isolation region has an insulating film,
2. The method of manufacturing a semiconductor device according to claim 1, wherein the step of patterning the second film includes a step of removing a part of the insulating film under the second film. 前記素子分離領域は絶縁膜を有し、
前記第１の膜は、前記絶縁膜よりエッチング速度が高いことを特徴とする請求項１に記載の半導体装置の製造方法。 The element isolation region has an insulating film,
The method of manufacturing a semiconductor device according to claim 1, wherein the first film has an etching rate higher than that of the insulating film. 前記第２の膜をパターニングする工程の後、
パターニングされた前記第２の膜の側壁を酸化する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。 After patterning the second film,
The method for manufacturing a semiconductor device according to claim 1, further comprising a step of oxidizing the side wall of the patterned second film. 前記第２の膜をパターニングする工程におけるエッチングは、ＣＦ４，ＳＦ６，ＮＦ３のいずれかをエッチングガス種として使って実行されることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。 The etching in the step of patterning the second film is performed using any one of CF 4 , SF 6 , and NF 3 as an etching gas species. A method for manufacturing a semiconductor device according to item. 前記第１の膜をパターニングする工程は、ＨＦをエッチャントとしたウェットエッチングにより実行されることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 1, wherein the step of patterning the first film is performed by wet etching using HF as an etchant. 前記第１の膜を形成する工程において前記第１の膜は、前記第２の膜よりも厚く形成されることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置の製造方法。   The semiconductor device according to claim 1, wherein in the step of forming the first film, the first film is formed thicker than the second film. Production method. 前記絶縁膜は高密度プラズマＣＶＤ法により形成されたシリコン酸化膜よりなり、前記第１の膜はプラズマＣＶＤ法により形成されたシリコン酸化膜、ＰＳＧ膜、ＢＰＳＧ膜よりなることを特徴とする請求項２または３記載の半導体装置の製造方法。 The insulating film is made of a silicon oxide film formed by a high-density plasma CVD method, and the first film is made of a silicon oxide film, a PSG film, or a BPSG film formed by a plasma CVD method. 2. A method for manufacturing a semiconductor device according to 2 or 3 . 前記第２の膜は、シリコン酸化膜とシリコン窒化膜と別の絶縁膜とを積層した構造を有し、前記別の絶縁膜はシリコン酸化膜あるいは高誘電体膜よりなることを特徴とする請求項１〜８のうち、いずれか一項記載の半導体装置の製造方法。   The second film has a structure in which a silicon oxide film, a silicon nitride film, and another insulating film are laminated, and the another insulating film is made of a silicon oxide film or a high dielectric film. Item 9. The method for manufacturing a semiconductor device according to any one of Items 1 to 8. 前記シリコン窒化膜は、化学量論組成よりもＳｉリッチな膜であることを特徴とする請求項９記載の半導体装置の製造方法。   10. The method of manufacturing a semiconductor device according to claim 9, wherein the silicon nitride film is a film that is richer in Si than the stoichiometric composition.
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