JP5862538B2 - PWM controller - Google Patents
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Description
本発明は、複数の負荷にそれぞれ接続されたスイッチング素子(以下、SW素子と略記)を共通する周期のPWM信号でON/OFFする、PWM制御装置に関する。 The present invention relates to a PWM control device that turns on / off switching elements (hereinafter abbreviated as SW elements) connected to a plurality of loads with a PWM signal having a common period.
複数の負荷にそれぞれ接続されたSW素子を共通する周期のPWM信号でON/OFFするPWM制御装置が、例えば、特開平9−331696号公報(特許文献1)と特開2004−274975号公報(特許文献2)に開示されている。 For example, JP-A-9-331696 (Patent Document 1) and JP-A-2004-274975 (Japanese Patent Laid-Open No. 2004-274975) (see, for example, JP-A-9-331696) It is disclosed in Patent Document 2).
図11は、特許文献1,2と同様の従来のPWM制御装置による制御例を説明する図で、PWM信号Sa〜Sdのタイミングチャートである。
FIG. 11 is a diagram for explaining an example of control by a conventional PWM control device similar to
図11に示す4つのPWM信号Sa〜Sdは、電源とグランドの間に並列接続された4本のソレノイド(負荷)をそれぞれ駆動するSW素子の制御信号で、共通する周期T0を有しており、該周期T0でそれぞれのSW素子をON/OFFしている。一方、各負荷に供給する電流は、それぞれの負荷で異なっており、図中に括弧付きで示したPWM信号Sa〜Sdのデューティ比(パルス幅)Da〜Ddで制御する。 The four PWM signals Sa to Sd shown in FIG. 11 are control signals for the SW elements that respectively drive four solenoids (loads) connected in parallel between the power source and the ground, and have a common cycle T0. Each SW element is turned ON / OFF at the cycle T0. On the other hand, the current supplied to each load differs depending on the load, and is controlled by the duty ratios (pulse widths) Da to Dd of the PWM signals Sa to Sd shown in parentheses in the figure.
図11に示す4つのPWM信号Sa〜Sdは、一番上のPWM信号Saを基準にして、残りのPWM信号Sb〜Sdの周期T0内における立ち上りの位相が、順に、決められた一定の位相差U0だけ遅れた設定となっている。これによれば、4つのPWM信号Sa〜Sdのうち、いずれかの立ち上りの位相が重なる場合に較べて、PWM信号Sa〜Sdの急激な立ち上りに伴って発生する電磁ノイズを抑制することが可能である。また、図11の位相差U0を90°に設定すれば、例えばデューティ比Da〜Ddが0.5で等しい場合、PWM信号Sa〜Sdのそれぞれのパルスを、周期T0内で均一に分散させることができる。従って、これによれば、PWM信号Sa〜Sdによる各SW素子のON/OFFに伴った、電源電圧の変動を抑制することができる。 The four PWM signals Sa to Sd shown in FIG. 11 have a constant phase in which the rising phases in the period T0 of the remaining PWM signals Sb to Sd are sequentially determined with reference to the topmost PWM signal Sa. The setting is delayed by the phase difference U0. According to this, it is possible to suppress the electromagnetic noise generated due to the sudden rise of the PWM signals Sa to Sd, compared to the case where the phases of any of the four PWM signals Sa to Sd overlap. It is. Further, if the phase difference U0 in FIG. 11 is set to 90 °, for example, when the duty ratios Da to Dd are equal to 0.5, the respective pulses of the PWM signals Sa to Sd are uniformly dispersed within the period T0. Can do. Therefore, according to this, the fluctuation | variation of a power supply voltage accompanying ON / OFF of each SW element by PWM signal Sa-Sd can be suppressed.
電源とグランドの間に並列接続された複数の負荷に対して、各負荷にそれぞれ接続されたSW素子を共通する周期のPWM信号でON/OFFする場合、複数の負荷の全てを同時に通電させて駆動する用途だけでなく、同時に通電する負荷の組合せを変えながら、該複数の負荷を駆動する用途が多数ある。従って、図11に示した従来のPWM制御装置で、例えば上の2つのPWM信号Sa,SbでSW素子をON/OFFする場合、それらのパルスは、周期T0内で片寄って存在することになる。また、4つのPWM信号Sa〜Sdのデューティ比Da〜Ddは、必ずしも等しくない。従ってこの場合には、図11に示したPWM信号Sa〜Sdのように一定の位相差U0だけ遅れた設定としても、必ずしもPWM信号Sa〜Sdのそれぞれのパルスが周期T0内で均一に分散するわけではない。例えば、PWM信号Sa〜Scのデューティ比Da〜Dcが1に近く、PWM信号Sdのデューティ比Ddが0.1に近い場合である。従って、上記した同時に通電する負荷の組合せを変えながら複数の負荷を駆動する場合や、PWM信号のデューティ比が各負荷(SW素子)で異なる場合には、電源変動を抑える上で、図11に示した従来のPWM制御装置による制御が最適であるとは言えない。 When a plurality of loads connected in parallel between the power source and the ground are turned ON / OFF by a PWM signal having a common cycle for each SW element connected to each load, all the loads are energized simultaneously. In addition to driving applications, there are many applications that drive a plurality of loads while changing the combination of loads that are energized simultaneously. Therefore, in the conventional PWM control apparatus shown in FIG. 11, for example, when the SW element is turned on / off by the above two PWM signals Sa and Sb, these pulses are present in a shifted manner in the period T0. . Further, the duty ratios Da to Dd of the four PWM signals Sa to Sd are not necessarily equal. Therefore, in this case, even if the setting is delayed by a certain phase difference U0 as in the PWM signals Sa to Sd shown in FIG. 11, the pulses of the PWM signals Sa to Sd are not necessarily uniformly distributed within the period T0. Do not mean. For example, the duty ratios Da to Dc of the PWM signals Sa to Sc are close to 1, and the duty ratio Dd of the PWM signal Sd is close to 0.1. Therefore, when driving a plurality of loads while changing the combination of loads that are energized at the same time or when the duty ratio of the PWM signal is different for each load (SW element), FIG. It cannot be said that the control by the conventional PWM controller shown is optimal.
そこで本発明は、同時に通電する負荷の組合せを変えながら複数の負荷を駆動する場合や、PWM信号のデューティ比が各負荷(SW素子)で異なる場合であっても、より確実に電源変動を抑制することのできるPWM制御装置を提供することを目的としている。 Therefore, the present invention more reliably suppresses fluctuations in the power supply even when driving a plurality of loads while changing the combination of loads to be energized at the same time, or when the duty ratio of the PWM signal is different for each load (SW element). It is an object of the present invention to provide a PWM control device that can do this.
請求項1,2,4に記載のPWM制御装置は、N個(N≧2)の負荷が、電源とグランドの間に並列接続され、同時に通電する負荷の組合せを変えながら、各負荷にそれぞれ接続されたSW素子を、共通する周期を持ったそれぞれのPWM信号でON/OFFし、PWM信号のデューティ比(パルス幅)で、負荷に供給する電流を制御するPWM制御装置で、前記組合せ毎に、該組合せを構成するPWM信号の前記周期内における立ち上りまたは立ち下りの位相が設定されている。
The PWM control device according to
電源とグランドの間に並列接続された複数の負荷に対して、各負荷にそれぞれ接続されたSW素子を共通する周期のPWM信号でON/OFFする場合、複数の負荷の全てを同時に通電させて駆動する用途だけでなく、同時に通電する負荷の組合せを変えながら、該複数の負荷を駆動する用途が多数ある。 When a plurality of loads connected in parallel between the power source and the ground are turned ON / OFF by a PWM signal having a common cycle for each SW element connected to each load, all the loads are energized simultaneously. In addition to driving applications, there are many applications that drive a plurality of loads while changing the combination of loads that are energized simultaneously.
上記したPWM制御装置は、後者の用途にも最適に適用できるように構成されたものであり、同時に通電する負荷の組合せ毎に、該組合せを構成するPWM信号の周期内における立ち上りまたは立ち下りの位相が設定されている点に特徴がある。すなわち、従来のPWM制御装置のようにN個(N≧2)の複数の負荷を駆動する各PWM信号に対して一定の位相差を一律に設定するのではなく、同時に通電するn個(2≦n≦N)の負荷の組合せ(従って、該負荷を駆動するPWM信号の組合せ)毎に、PWM信号の立ち上りまたは立ち下りの位相を予め細かく設定する構成としている。これによって、従来のPWM制御装置では行われていなかった、電源変動を抑制するための後述する種々の設定が可能となる。 The above-described PWM control device is configured to be optimally applicable to the latter application, and for each combination of loads that are energized at the same time, the rise or fall within the period of the PWM signal that constitutes the combination. It is characterized in that the phase is set. That is, a constant phase difference is not uniformly set for each PWM signal for driving a plurality of N (N ≧ 2) loads as in the conventional PWM control device, but n (2 For each combination of loads ≦ n ≦ N) (therefore, a combination of PWM signals for driving the loads), the rising or falling phase of the PWM signal is set in advance in detail. As a result, various settings to be described later for suppressing power supply fluctuation, which have not been performed in the conventional PWM control device, can be performed.
同時に通電する負荷の組合せ毎に位相を設定する効果は、請求項9に記載のように、電源とグランドの間に並列接続される負荷の数Nが3以上で、並列接続される負荷の数Nが多くなるほど有効である。 The effect of setting the phase for each combination of simultaneously energized loads is that the number N of loads connected in parallel between the power source and the ground is 3 or more and the number of loads connected in parallel as described in claim 9. The more N, the more effective.
請求項1,5に記載のように、前記組合せにおいて、前記周期内の任意の時刻で同時にONするSW素子の数が最小となるように、前記PWM信号の位相が設定されてなることが好ましい。
As described in
これによれば、同時に通電する負荷の各組合せにおいて、同時にON状態となるSW素子の重なり数が最小となるため、電源の最大電流負荷能力を抑制できると共に、電源電圧および負荷電流の最大変動幅も小さくすることができる。 According to this, in each combination of simultaneously energized loads, the number of overlapping SW elements that are simultaneously ON is minimized, so that the maximum current load capability of the power supply can be suppressed and the maximum fluctuation range of the power supply voltage and load current can be suppressed. Can also be reduced.
また、請求項3,4に記載のように、フェールセーフのためN個の負荷への通電を一括してON/OFFするように、共通スイッチング素子(以下、共通SW素子と略記)が、N個の負荷とグランド間または電源間に挿入されている場合がある。この場合には、該共通SW素子への電力集中および該共通SW素子での損失や発熱を抑えることができ、該共通SW素子の小型化や信頼性の向上を図ることができる。
Further, as described in
同時に通電する負荷の各組合せにおいて、上記した周期内の任意の時刻で同時にONするSW素子の数を最小とする位相設定は、言わば、組合せを構成するPWM信号の各時刻における瞬間的な規定である。電源電圧や負荷電流の変動幅を抑制するためには、上記した各時刻における瞬間的な規定に加えて、組合せを構成するPWM信号の各パルスが周期内で均一に分散して、周期内においても電源電圧や負荷電流の変動幅が平均化されていることが好ましい。 In each combination of simultaneously energized loads, the phase setting that minimizes the number of SW elements that are simultaneously turned on at an arbitrary time within the above-described period is, in other words, an instantaneous definition at each time of the PWM signals that constitute the combination. is there. In order to suppress the fluctuation range of the power supply voltage and the load current, in addition to the instantaneous definition at each time described above, each pulse of the PWM signal constituting the combination is uniformly distributed within the period, and within the period However, it is preferable that the fluctuation range of the power supply voltage and the load current is averaged.
例えばデューティ比が0.2の4つのPWM信号で上記組合せが構成される場合は、デューティ比の合計が0.8(<1)であり、いずれのPWM信号のパルスも重ならないように周期内に分散配置できる。従って、一つのPWM信号がOFFした後、0.05×周期の間隔を開けて次のPWM信号がONすれば、4つのPWM信号のONパルスを周期内に均一に分散させることができる。位相間隔で表せば、0.05×360°=18°である。 For example, when the above combination is configured by four PWM signals having a duty ratio of 0.2, the sum of the duty ratios is 0.8 (<1), and the PWM signal pulses do not overlap with each other. Can be distributed. Accordingly, if one PWM signal is turned off and then the next PWM signal is turned on with an interval of 0.05 × cycle, the ON pulses of the four PWM signals can be uniformly distributed within the cycle. Expressed in terms of phase interval, 0.05 × 360 ° = 18 °.
逆に、例えばデューティ比が0.3の4つのPWM信号で上記組合せが構成される場合は、デューティ比Da〜Ddの合計が1.2(>1)であり、PWM信号の各パルスを周期内に配置したとき、必ず重なりが生じる。この場合には、一つのPWM信号がOFFする前に、0.05×周期だけ重なるように次のPWM信号を先行してONすれば、4つのPWM信号の重なりを周期内に均一に分散させることができる。 Conversely, for example, when the above combination is configured by four PWM signals having a duty ratio of 0.3, the sum of the duty ratios Da to Dd is 1.2 (> 1), and each pulse of the PWM signal is cycled. When placed inside, an overlap always occurs. In this case, if the next PWM signal is turned on in advance so that it overlaps by 0.05 × cycle before one PWM signal is turned off, the overlap of the four PWM signals is uniformly distributed within the cycle. be able to.
そこで、上記した各時刻における瞬間的な規定に加えて、組合せを構成するPWM信号の各パルスを周期内でできるだけ均一に分散し、周期内において電源電圧や負荷電流の変動幅が平均化するためには、組合せを構成するPWM信号を、次のように定式化しておくことが好ましい。 Therefore, in addition to the instantaneous definition at each time described above, each pulse of the PWM signal constituting the combination is distributed as uniformly as possible within the period, and the fluctuation range of the power supply voltage and the load current is averaged within the period. For this, it is preferable to formulate the PWM signals constituting the combination as follows.
すなわち、請求項1,6に記載のように、前記組合せを構成する負荷をn個(2≦n≦N)とした時、該組合せを構成するPWM信号のいずれか1つを基準のPWM信号S1として選択し、前記PWM信号S1のデューティ比をD1とし、残りのPWM信号Sj(j=2,・・・,n)のデューティ比をDjとして、前記PWM信号S1の立ち上りの位相U1を0°とした時、前記PWM信号Sjの立ち上りの位相Ujが、
(数1) Uj=s〈ΣDk−1+(j−1)×α0〉×360°、(但し、s〈x〉は、xの小数部。Σは、kが2〜jまでの和。α0は、互いに隣接するPWM信号のONパルスの間隔または重なり期間の周期に対する比率で、−1<α0<1で、一定の値。)に設定されてなる構成を採用する。
That is, as described in
(Expression 1) U j = s <ΣD k−1 + (j−1) × α0> × 360 ° (where s <x> is a fractional part of x. Σ is k from 2 to j The sum α0 is a ratio with respect to the interval of the ON pulses of the PWM signals adjacent to each other or the period of the overlap period, and is set to −1 <α0 <1 and a constant value.
上記数式1による位相の定式化は、任意デューティ比Diのn個のPWM信号Si(i=1,・・・,n)で組合せが構成されているとき、α0>0の場合には、一つのPWM信号がOFFした後で、一定のα0の期間を開けて次のPWM信号がONするように、立ち上りの位相を設定するものである。また、α0<0の場合には、一つのPWM信号がOFFする前に、一定のα0の重なり期間を設けて次のPWM信号がONするように、立ち上りの位相を設定するものである。言い換えれば、上記数式1による位相の定式化は、任意デューティ比を持つn個のPWM信号の組合せについて、n個のPWM信号のONパルスを、一定のα0の期間を開けてまたは一定のα0の期間を重ねて、順に周期内に配置する設定である。
Formulation of phase by the
また、請求項7に記載のように、α0が0に設定される場合には、一つのPWM信号がOFFすると同時に次のPWM信号がONする設定で、任意デューティ比のn個のPWM信号が、間隔を置かずに、重なりなく周期内で順にONしていく設定である。 Further, as described in claim 7 , when α0 is set to 0, n PWM signals having an arbitrary duty ratio are set so that one PWM signal is turned OFF and the next PWM signal is turned ON at the same time. In this setting, the intervals are turned on in order without overlapping and in a cycle.
この設定は、各PWM信号のパルスの重なりが最小限に抑えられる設定であり、周期内の任意の時刻で、同時にONするSW素子の数を最小とする位相設定となっている。尚、一般的には、この設定において、任意デューティ比を持つ各PWM信号の立ち上りの位相が一致することはほとんどない。しかしながら、特定のPWM信号で立ち上りの位相がたまたま一致する場合には、α0を0とわずかに異なる値に設定することで、PWM信号の立ち上りが重なることに起因した大きな電磁ノイズの発生を防止することができる。 This setting is a setting that minimizes the overlap of pulses of each PWM signal, and is a phase setting that minimizes the number of SW elements that are simultaneously turned on at an arbitrary time in the cycle. In general, in this setting, the rising phases of the PWM signals having an arbitrary duty ratio rarely coincide. However, when the rising phase happens to coincide with a specific PWM signal, α0 is set to a value slightly different from 0 to prevent generation of large electromagnetic noise caused by overlapping rising edges of the PWM signal. be able to.
また、請求項8に記載のように、前記組合せを構成するPWM信号のデューティ比D1〜Dnが、一定の値D0である場合において、n×D0≦1の時には、数式1による位相の定式化で、前記α0が、
(数2) α0=(1−n×D0)/nに設定されてなり、n×D0>1の時には、数式1による位相の定式化で、前記α0が、
(数3) α0=−(n×D0−1)/nに設定されてなることが好ましい。
Further, as described in claim 8, when the duty ratios D 1 to D n of the PWM signals constituting the combination are a constant value D0, when n × D0 ≦ 1, In the formulation, α0 is
(Equation 2) α0 = (1−n × D0) / n is set, and when n × D0> 1, the above-mentioned α0 is obtained by the formulation of the phase according to
(Equation 3) It is preferable that α0 = − (n × D0-1) / n.
組合せを構成するn個のPWM信号のデューティ比D1〜Dnが全て等しく、一定の値D0である場合において、n×D0≦1の時には、n個のPWM信号のONパルスを重ならないように周期内に配置することができる。数式2は、一周期内における全てのPWM信号のOFF期間を合計した比率をn等分した値である。前述したように、α0>0の場合には、各PWM信号のONパルスをα0の比率の期間を開けて順に周期内に配置する設定であり、各PWM信号のデューティ比は一定の値D0であるため、数式2の設定によれば、各PWM信号のOFF期間を周期内で均一に分散配置することができる。
When the duty ratios D 1 to D n of the n PWM signals constituting the combination are all equal and have a constant value D0, when n × D0 ≦ 1, the ON pulses of the n PWM signals are not overlapped. Can be arranged within a period.
逆に、n×D0>1の時には、n個のPWM信号のONパルスを周期内に配置したとき、必ず重なりが生じる。数式3は、一周期内に収まらない全てのPWM信号のON期間の重なりを合計した比率をn等分した値である。前述したように、α0<0の場合には、各PWM信号のONパルスをα0の比率の期間を重ねて順に周期内に配置する設定であり、各PWM信号のデューティ比は一定の値D0であるため、数式3の設定によれば、各PWM信号のON期間の重なりを周期内で均一に分散配置することができる。
Conversely, when n × D0> 1, an overlap always occurs when the ON pulses of n PWM signals are arranged in a cycle.
以上のようにして、n個のPWM信号のデューティ比が一定の値D0である場合には、数式1と数式2または数式1と数式3により、組合せを構成するPWM信号の各パルスを周期内で均一に分散し、周期内において電源電圧や負荷電流の変動幅を平均化することが可能である。
As described above, when the duty ratio of the n PWM signals is a constant value D0, each pulse of the PWM signals constituting the combination is included in the cycle according to
上記PWM制御装置においては、同時に通電する負荷の組合せ毎にPWM信号の位相が設定されるが、請求項10に記載のように、該組合せを構成するPWM信号の立ち上りまたは立ち下りの位相は、前記周期内で、互いに異なる値に設定されることが好ましい。これによれば、PWM信号の立ち上りまたは立ち下りが重なって、大きな電磁ノイズが発生しないようにすることができる。
In the PWM control device, the phase of the PWM signal is set for each combination of loads that are energized at the same time.As described in
また、請求項2に記載のように、前記組合せを変更する場合において、変更の前後で通電を継続する負荷が有る場合には、該負荷のPWM信号を基準にして、変更後の組合せにおける残りのPWM信号の立ち上りまたは立ち下りの位相を設定することが好ましい。
Further, as described in
通電パターンを変化させる場合において、上記のように通電を継続するPWM信号がある場合には、該PWM信号を基準にすることで、他のPWM信号の位相設定を1周期内で完了することができる。 When the energization pattern is changed, if there is a PWM signal that continues energization as described above, the phase setting of the other PWM signals can be completed within one cycle by using the PWM signal as a reference. it can.
以上のようにして、上記したPWM制御装置は、同時に通電する負荷の組合せを変えながら複数の負荷を駆動する場合や、PWM信号のデューティ比が各負荷(SW素子)で異なる場合であっても、より確実に電源変動を抑制することのできるPWM制御装置とすることができる。 As described above, the above-described PWM control apparatus can drive a plurality of loads while changing the combination of loads that are energized at the same time, or even when the duty ratio of the PWM signal is different for each load (SW element). Thus, it is possible to provide a PWM control device that can more reliably suppress power supply fluctuations.
本発明に係るPWM制御装置は、N個(N≧2)の負荷が、電源とグランドの間に並列接続され、同時に通電する負荷の組合せを変えながら、各負荷にそれぞれ接続されたSW素子を、共通する周期を持ったそれぞれのPWM信号でON/OFFし、PWM信号のデューティ比(パルス幅)で、負荷に供給する電流を制御するPWM制御装置に関する。 In the PWM control device according to the present invention, N (N ≧ 2) loads are connected in parallel between the power source and the ground, and the SW elements connected to the respective loads are changed while changing the combination of the loads that are energized at the same time. The present invention relates to a PWM control device that turns on / off each PWM signal having a common cycle and controls a current supplied to a load with a duty ratio (pulse width) of the PWM signal.
以下、本発明を実施するための形態を、図に基づいて説明する。 DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
図1は、本発明に係るPWM制御装置の回路構成の一例を示した図で、車載用のPWM制御装置10の要部を示した図である。図2は、図1に示したPWM制御装置10による、4個の負荷La〜Ldに対する通電パターン(同時に通電する負荷の組合せ)の一例と、各通電パターンA〜Eを構成するPWM信号の位相差の設定例を示した図である。図3〜図5は、図2に示した通電パターンA〜Eと位相差について、各負荷La〜Ldにそれぞれ接続されたSW素子を駆動するPWM信号Sa〜Sdのタイミングチャートを示した図である。また、図6は、図3〜5に示した各通電パターンA〜Eを順に切り替えた場合の例について、PWM信号Sa〜Sdのタイミングチャートを示した図である。
FIG. 1 is a diagram showing an example of a circuit configuration of a PWM control device according to the present invention, and shows a main part of an in-vehicle
図1では、4個の負荷La〜Ldが、電源(+B、車載バッテリ)とグランドの間に並列接続されている。一点鎖線で囲ったPWM制御装置10は、同時に通電する負荷La〜Ldの組合せを変えながら、各負荷La〜Ldにそれぞれ接続されたSW素子Qa〜Qdを、共通する周期T0を持ったそれぞれのPWM信号Sa〜SdでON/OFFする。また、各負荷La〜Ldに供給する電流は、それぞれ、PWM信号Sa〜Sdのデューティ比Da〜Ddで制御する。
In FIG. 1, four loads La to Ld are connected in parallel between a power supply (+ B, on-vehicle battery) and ground. The
各PWM信号Sa〜Sdは、マイクロコンピュータ(以下、マイコンと略記)1から出力され、ゲート駆動回路2を介して、各SW素子Qa〜Qdのゲートに入力される。各負荷La〜Ldに流れる電流は、電流検出用のシャント抵抗3と差動アンプ4を介して、マイコン1にフィードバックされる。また、各SW素子Qa〜Qdの下流側には、PWM信号Sa〜SdのOFF時において負荷La〜Ldに流れていた電流を還流するダイオード5が、各負荷La〜Ldと並列に接続されている。
The PWM signals Sa to Sd are output from a microcomputer (hereinafter abbreviated as “microcomputer”) 1 and are input to the gates of the SW elements Qa to Qd via the
負荷La〜Ldは、例えば、オートマチックトランスミッション(AT)制御用油圧ソレノイド、可変バルブタイミング装置(VCT)の制御用油圧ソレノイドなどであり、これらの負荷La〜Ldに通電する目標電流は互いに異なる。このため、マイコン1が、負荷La〜Ld毎に独立してPWM信号Sa〜Sdのデューティ比Da〜Ddを設定し、これらの設定条件に合わせてSW素子Qa〜Qd(負荷La〜Ld)を駆動制御する。
The loads La to Ld are, for example, a hydraulic solenoid for controlling an automatic transmission (AT), a hydraulic solenoid for controlling a variable valve timing device (VCT), and the like, and target currents to be supplied to these loads La to Ld are different from each other. Therefore, the
また、図1のPWM制御装置10では、フェールセーフのため、4個の負荷La〜Ldへの通電を一括してON/OFFするように、共通SW素子QXが、4個の負荷La〜Ldとグランド間に挿入されている。
Further, in the
図1に示したPWM制御装置10のように、電源とグランドの間に並列接続された複数の負荷に対して、各負荷にそれぞれ接続されたSW素子を共通する周期のPWM信号でON/OFFする場合、複数の負荷の全てを同時に通電させて駆動する用途だけでなく、同時に通電する負荷の組合せを変えながら、該複数の負荷を駆動する用途が多数ある。
As with the
本発明に係る図1のPWM制御装置10は、後者の用途にも最適に適用できるように構成されたものであり、図2〜図6でその制御を例示するように、同時に通電する負荷La〜Ldの組合せを変えながらSW素子Qa〜QdをON/OFFする場合において、同時に通電する組合せ毎に、PWM信号Sa〜Sdの位相を設定して制御する点に特徴がある。
The
一方、図11の制御例で説明した従来のPWM制御装置も、図1に例示したPWM制御装置10と同様の回路構成からなる。しかしながら、先に課題欄で説明したように、従来のPWM制御装置では、図11に示したように、上記した2種類の用途とは無関係に、4個の負荷La〜Ldをそれぞれ駆動するPWM信号Sa〜Sdの周期T0内における立ち上りの位相が、決められた一定の位相差U0を持つように、一律に設定されていた。このように、従来のPWM制御装置では位相差U0によって各PWM信号Sa〜Sdの立ち上りまたは立ち下りの位相が重ならないように設定されているため、PWM信号Sa〜Sdの立ち上りまたは立ち下りが重なりに起因する大きな電磁ノイズが発生しないようになっている。しかしながら、上記のように位相差U0が設定された従来のPWM制御装置では、前述した後者の用途に適用する場合、次のような問題点がある。
On the other hand, the conventional PWM control apparatus described in the control example of FIG. 11 also has the same circuit configuration as the
図1と同様の回路構成を持ち、4つの負荷La〜Ldを駆動できる従来のPWM制御装置において、例えば2つの負荷La,Lbだけを駆動する場合には、該2つの負荷La,Lbを駆動するSW素子Qa,Qbの図11に示したPWM信号Sa,Sbのパルスが、周期T0内で片寄って存在する。また、図11に示した4つの負荷La〜Ldをそれぞれ駆動するPWM信号Sa〜Sdのデューティ比Da〜Ddは、上述したように、必ずしも等しくない。従ってこの場合には、4つのPWM信号Sa〜Sdが一定の位相差U0を持つ設定としても、必ずしもPWM信号Sa〜Sdのそれぞれのパルスが周期T0内で均一に分散するわけではない。例えば、3つのPWM信号Sa〜Scのデューティ比Da〜Dcが1に近く、残る1つのPWM信号Sdのデューティ比Ddが0.1に近い場合である。従って、上記した同時に通電する負荷の組合せを変えながら複数の負荷を駆動する場合や、PWM信号のデューティ比が各負荷(SW素子)で異なる場合には、一定の位相差を一律に設定する従来のPWM制御装置は、電源変動を抑える上で最適とは言えない。 In the conventional PWM control apparatus having the same circuit configuration as that of FIG. 1 and capable of driving four loads La to Ld, for example, when driving only two loads La and Lb, the two loads La and Lb are driven. The pulses of the PWM signals Sa and Sb shown in FIG. 11 of the SW elements Qa and Qb to be present are offset in the period T0. Further, as described above, the duty ratios Da to Dd of the PWM signals Sa to Sd for driving the four loads La to Ld shown in FIG. 11 are not necessarily equal. Therefore, in this case, even if the four PWM signals Sa to Sd are set to have a constant phase difference U0, the pulses of the PWM signals Sa to Sd are not necessarily uniformly distributed within the period T0. For example, this is a case where the duty ratios Da to Dc of the three PWM signals Sa to Sc are close to 1, and the duty ratio Dd of the remaining one PWM signal Sd is close to 0.1. Therefore, when a plurality of loads are driven while changing the combination of loads that are simultaneously energized as described above, or when the duty ratio of the PWM signal is different for each load (SW element), a conventional constant phase difference is set uniformly. This PWM control device is not optimal for suppressing power supply fluctuations.
以下、上記問題点を解決する本発明のPWM制御装置による制御を、図2〜図6に示した制御例で、具体的に説明する。尚、図2〜図6の制御例では、理解し易いように簡単化して、各PWM信号Sa〜Sdのデューティ比Da〜Ddを、一定の0.5としている。 Hereinafter, the control by the PWM control device of the present invention that solves the above-described problems will be specifically described with reference to control examples shown in FIGS. In the control examples of FIGS. 2 to 6, the duty ratios Da to Dd of the PWM signals Sa to Sd are set to a constant value of 0.5 for simplicity of understanding.
図2では、4個の負荷La〜Ldに対する通電パターン(同時に通電する負荷の組合せ)の例として、通電パターンA〜Eが示されている。通電パターンAは、2つの負荷La,Lbを同時に通電する組合せである。通電パターンBは、2つの負荷Lb,Lcを同時に通電する組合せである。通電パターンCは、3つの負荷La,Lc,Ldを同時に通電する組合せである。通電パターンDは、3つの負荷Lb,Lc,Ldを同時に通電する組合せである。通電パターンEは、4つの負荷La〜Ldを同時に通電する組合せである。 In FIG. 2, energization patterns A to E are shown as examples of energization patterns (combinations of loads energized simultaneously) for the four loads La to Ld. The energization pattern A is a combination in which the two loads La and Lb are energized simultaneously. The energization pattern B is a combination in which the two loads Lb and Lc are energized simultaneously. The energization pattern C is a combination in which the three loads La, Lc, and Ld are energized simultaneously. The energization pattern D is a combination in which the three loads Lb, Lc, and Ld are energized simultaneously. The energization pattern E is a combination in which the four loads La to Ld are energized simultaneously.
図1のPWM制御装置10では、図6で例示したように、通電パターンA〜Eを切り替えて、同時に通電する負荷La〜Ldの組合せを変えながら、SW素子Qa〜QdをON/OFFする。
In the
また、本発明に係るPWM制御装置では、同時に通電する組合せ毎に、PWM信号の立ち上りまたは立ち下りの位相を設定する。図1のPWM制御装置10では、図2〜図5に例示したように、通電パターン(同時に通電する負荷の組合せ)A〜E毎に、PWM信号Sa〜Sdの立ち上りの位相を設定している。図2〜図5の制御例において、図3(a)に示す2つの負荷La,Lbを同時に通電する通電パターンAでは、PWM信号Sa,Sbの立ち上りの位相差を180°としている。図3(b)に示す2つの負荷Lb,Lcを同時に通電する通電パターンBでは、PWM信号Sb,Scの立ち上りの位相差を180°としている。図4(a)に示す3つの負荷La,Lc,Ldを同時に通電する通電パターンCでは、PWM信号Sa,Sc,Sdの立ち上りの位相差を120°としている。図4(b)に示す3つの負荷Lb,Lc,Ldを同時に通電する通電パターンDでは、PWM信号Sb,Sc,Sdの立ち上りの位相差を120°としている。図5に示す4つの負荷La〜Ldを同時に通電する通電パターンEでは、PWM信号Sa〜Sdの立ち上りの位相差を90°としている。
In the PWM control device according to the present invention, the rising or falling phase of the PWM signal is set for each combination that is energized simultaneously. In the
上記したように、本発明に係るPWM制御装置は、同時に通電する負荷の組合せ毎に、該組合せを構成するPWM信号の周期内における立ち上りまたは立ち下りの位相が設定されている点に特徴がある。すなわち、従来のPWM制御装置のようにN個(N≧2)の複数の負荷を駆動する各PWM信号に対して一定の位相差を一律に設定するのではなく、同時に通電するn個(2≦n≦N)の負荷の組合せ(従って、該負荷を駆動するSW素子のPWM信号の組合せ)毎に、PWM信号の立ち上りまたは立ち下りの位相を予め細かく設定する構成としている。これによって、従来のPWM制御装置では行われていなかった、電源変動を抑制するための後述する種々の設定が可能となる。 As described above, the PWM control device according to the present invention is characterized in that, for each combination of loads that are energized at the same time, the rising or falling phase is set within the period of the PWM signal that constitutes the combination. . That is, a constant phase difference is not uniformly set for each PWM signal for driving a plurality of N (N ≧ 2) loads as in the conventional PWM control device, but n (2 For each combination of loads ≦ n ≦ N (and therefore, a combination of PWM signals of SW elements that drive the loads), the rising or falling phase of the PWM signal is set in advance in detail. As a result, various settings to be described later for suppressing power supply fluctuation, which have not been performed in the conventional PWM control device, can be performed.
本発明に係るPWM制御装置において、同時に通電する負荷の組合せ毎に位相を設定する効果は、特に、電源とグランドの間に並列接続される負荷の数Nが3以上で、並列接続される負荷の数Nが多くなるほど有効である。 In the PWM control device according to the present invention, the effect of setting the phase for each combination of simultaneously energized loads is particularly that the number N of loads connected in parallel between the power source and the ground is 3 or more and the loads connected in parallel The greater the number N of is, the more effective.
本発明に係るPWM制御装置においては、上記したように同時に通電する負荷の組合せ毎にPWM信号の位相が設定されるが、該組合せを構成するPWM信号の立ち上りまたは立ち下りの位相は、周期内で、互いに異なる値に設定されることが好ましい。これによれば、図11の制御例でも説明したように、PWM信号の立ち上りまたは立ち下りが重なって、大きな電磁ノイズが発生しないようにすることができる。図2〜図6に例示した制御では、この設定条件が満たされている。すなわち、図3〜図5に例示した通電パターンA〜Eのいずれにおいても、PWM信号Sa〜Sdの立ち上りの位相は、周期T0内で、互いに異なる値に設定されている。 In the PWM control device according to the present invention, the phase of the PWM signal is set for each combination of loads that are simultaneously energized as described above. The rising or falling phase of the PWM signal that constitutes the combination is within the cycle. Therefore, it is preferable that the values are set to different values. According to this, as described in the control example of FIG. 11, it is possible to prevent the generation of large electromagnetic noise by overlapping the rising or falling edges of the PWM signal. In the control illustrated in FIGS. 2 to 6, this setting condition is satisfied. That is, in any of the energization patterns A to E illustrated in FIGS. 3 to 5, the rising phases of the PWM signals Sa to Sd are set to different values within the period T0.
また、本発明に係るPWM制御装置は、同時に通電する負荷の前記した各組合せにおいて、周期内の任意の時刻で同時にONするSW素子の数が最小となるように、PWM信号の位相が設定されていることが好ましい。 In the PWM control device according to the present invention, the phase of the PWM signal is set so that the number of SW elements that are simultaneously turned on at any time in the cycle is minimized in each combination of loads that are energized simultaneously. It is preferable.
図7は、図1の4つの負荷La〜Ldを同時に通電する場合において、上記した周期内の任意の時刻で同時にONするSW素子の数を最小とする位相設定条件を説明する図である。図7(a)は、周期T0内で同時にONするSW素子の数が最大となる位相設定であり、図7(b)は、周期T0内で同時にONするSW素子の数が最小となる位相設定である。尚、図7の制御例では、理解し易いように簡単化して、各PWM信号Sa〜Sdのデューティ比Da〜Ddを、一定の0.25としている。 FIG. 7 is a diagram for explaining a phase setting condition that minimizes the number of SW elements that are simultaneously turned on at an arbitrary time within the above-described period when the four loads La to Ld of FIG. 1 are energized simultaneously. FIG. 7A shows the phase setting that maximizes the number of SW elements that are simultaneously turned on within the period T0, and FIG. 7B shows the phase setting that minimizes the number of SW elements that are simultaneously turned on within the period T0. It is a setting. In the control example of FIG. 7, the duty ratios Da to Dd of the PWM signals Sa to Sd are set to a constant 0.25 so as to be easily understood.
図7(a)に示す位相設定は、PWM信号Sa〜Sdを全て同時に立ち上げる位相設定で、この場合には、周期T0内で同時にONするSW素子の数が4となる期間がある。一方、図7(b)に示す位相設定は、PWM信号Sa〜Sdを位相差90°で順に立ち上げる位相設定で、この場合には、周期T0内で同時にONするSW素子の数が1となる期間がある。尚、(a)と(b)の中間の位相設定で、PWM信号Sa〜Sdを位相差45°で順に立ち上げる位相設定では、周期T0内で同時にONするSW素子の数が2となる期間がある。従って、上記した周期内の任意の時刻で同時にONするSW素子の数が最小となるPWM信号の位相設定条件は、(b)の位相設定で実現されており、この場合には、周期T0内の任意の時刻で同時にONするSW素子の数1が最小となっている。
The phase setting shown in FIG. 7A is a phase setting in which the PWM signals Sa to Sd are all raised at the same time. In this case, there is a period in which the number of SW elements that are simultaneously turned ON within the period T0 is four. On the other hand, the phase setting shown in FIG. 7B is a phase setting in which the PWM signals Sa to Sd are sequentially raised at a phase difference of 90 °. In this case, the number of SW elements that are simultaneously turned ON within the period T0 is 1. There is a period. In the phase setting in which the PWM signals Sa to Sd are sequentially raised with a phase difference of 45 ° in the intermediate phase setting between (a) and (b), the period in which the number of SW elements that are simultaneously turned ON within the period T0 is two. There is. Accordingly, the phase setting condition of the PWM signal that minimizes the number of SW elements that are simultaneously turned on at an arbitrary time within the above period is realized by the phase setting of (b). In this case, within the period T0 The
上記した位相設定条件によれば、同時に通電する負荷の各組合せにおいて、同時にON状態となるSW素子の重なり数が最小となるため、図1に示す電源(+B)の最大電流負荷能力を抑制できると共に、電源電圧および負荷電流の最大変動幅も小さくすることができる。 According to the phase setting conditions described above, in each combination of loads that are energized at the same time, the number of overlapping SW elements that are simultaneously ON is minimized, so that the maximum current load capability of the power source (+ B) shown in FIG. 1 can be suppressed. At the same time, the maximum fluctuation range of the power supply voltage and the load current can be reduced.
また、例えば、図1のPWM制御装置10で例示したように、フェールセーフのためN個の負荷への通電を一括してON/OFFするように、共通SW素子が、N個の負荷とグランド間または電源間に挿入されている場合がある。図1のPWM制御装置10では、4個の負荷La〜Ldへの通電を一括してON/OFFする共通SW素子QXが、負荷La〜Ldとグランド間に挿入されている。この場合には、上記した位相設定条件により、該共通SW素子への電力集中および該共通SW素子での損失や発熱を抑えることができ、該共通SW素子の小型化や信頼性の向上を図ることができる。
Further, for example, as illustrated in the
同時に通電する負荷の各組合せにおいて、上記した組合せを構成するPWM信号の立ち上りまたは立ち下りを周期内で互いに異なる値にする位相設定や、周期内の任意の時刻で同時にONするSW素子の数を最小とする位相設定は、言わば、組合せを構成するPWM信号の各時刻における瞬間的な規定である。電源電圧や負荷電流の変動幅を抑制するためには、上記した各時刻における瞬間的な規定に加えて、組合せを構成するPWM信号の各パルスが周期内で均一に分散して、周期内においても電源電圧や負荷電流の変動幅が平均化されていることが好ましい。 For each combination of simultaneously energized loads, the phase setting that makes the rise or fall of the PWM signals constituting the combination different from each other within the period, and the number of SW elements that are simultaneously turned on at any time within the period The minimum phase setting is an instantaneous definition at each time of the PWM signals constituting the combination. In order to suppress the fluctuation range of the power supply voltage and the load current, in addition to the instantaneous definition at each time described above, each pulse of the PWM signal constituting the combination is uniformly distributed within the period, and within the period However, it is preferable that the fluctuation range of the power supply voltage and the load current is averaged.
図8は、図1の4つの負荷La〜Ldを同時に通電する場合において、上記したPWM信号Sa〜Sdの各パルスを周期T0内で均一に分散する位相設定条件を説明する図である。図8(a)は、各PWM信号Sa〜Sdのデューティ比Da〜Ddが一定の0.2で、PWM信号Sa〜Sdの各パルスを周期T0内で互いに重ならないように配置できる場合である。図8(b)は、各PWM信号Sa〜Sdのデューティ比Da〜Ddが一定の0.3で、PWM信号Sa〜Sdの各パルスを周期T0内に配置したとき、必ず重なりが生じる場合である。 FIG. 8 is a diagram illustrating a phase setting condition for uniformly distributing the pulses of the PWM signals Sa to Sd described above within the period T0 when the four loads La to Ld of FIG. 1 are energized simultaneously. FIG. 8A shows a case where the duty ratios Da to Dd of the PWM signals Sa to Sd are constant 0.2 and the pulses of the PWM signals Sa to Sd can be arranged so as not to overlap each other within the period T0. . FIG. 8B shows the case where the duty ratios Da to Dd of the PWM signals Sa to Sd are constant 0.3 and the pulses always occur when the pulses of the PWM signals Sa to Sd are arranged within the period T0. is there.
図8(a)に示すように、デューティ比Da〜Ddが0.2の4つのPWM信号Sa〜Sdで組合せが構成される場合は、デューティ比Da〜Ddの合計が0.8(<1)であり、いずれのPWM信号Sa〜Sdのパルスも重ならないように周期T0(1)内に分散配置できる。従って、一つのPWM信号がOFFした後、0.05×周期の間隔を開けて次のPWM信号がONすれば、4つのPWM信号のONパルスを周期内に均一に分散させることができる。位相間隔で表せば、0.05×360°=18°である。 As shown in FIG. 8A, when the combination is constituted by four PWM signals Sa to Sd having a duty ratio Da to Dd of 0.2, the sum of the duty ratios Da to Dd is 0.8 (<1 ), And the pulses of any of the PWM signals Sa to Sd can be distributed within the period T0 (1) so as not to overlap. Accordingly, if one PWM signal is turned off and then the next PWM signal is turned on with an interval of 0.05 × cycle, the ON pulses of the four PWM signals can be uniformly distributed within the cycle. Expressed in terms of phase interval, 0.05 × 360 ° = 18 °.
逆に、デューティ比Da〜Ddが0.3の4つのPWM信号Sa〜Sdで組合せが構成される場合は、デューティ比Da〜Ddの合計が1.2(>1)であり、PWM信号Sa〜Sdの各パルスを周期T0内に配置したとき、必ず重なりが生じる。この場合には、図8(b)に示すように、一つのPWM信号がOFFする前に、0.05×周期だけ重なるように次のPWM信号を先行してONすれば、4つのPWM信号の重なりを周期T0内に均一に分散させることができる。位相間隔で表せば、−0.05×360°=−18°である。 On the contrary, when the combination is constituted by four PWM signals Sa to Sd having the duty ratios Da to Dd of 0.3, the sum of the duty ratios Da to Dd is 1.2 (> 1), and the PWM signal Sa When each pulse of .about.Sd is arranged within the period T0, an overlap always occurs. In this case, as shown in FIG. 8B, if the next PWM signal is turned on in advance so that it overlaps by 0.05 × cycle before one PWM signal is turned off, four PWM signals are obtained. Can be uniformly distributed within the period T0. In terms of the phase interval, −0.05 × 360 ° = −18 °.
上記した各時刻における瞬間的な規定に加えて、組合せを構成するPWM信号の各パルスを周期内でできるだけ均一に分散し、周期内において電源電圧や負荷電流の変動幅が平均化するためには、組合せを構成するPWM信号を、次のように定式化しておくことが好ましい。 In addition to the instantaneous provisions described above at each time, in order to distribute the pulses of the PWM signals that make up the combination as uniformly as possible within the period, and to average the fluctuation range of the power supply voltage and load current within the period The PWM signals constituting the combination are preferably formulated as follows.
すなわち、電源とグランドの間に並列接続される負荷がN個(N≧2)で、期間毎に同時に通電する負荷の組合せを変えながら、負荷に電流を供給する場合において、ある期間の同時に通電する組合せを構成する負荷をn個(2≦n≦N)とした時、該組合せを構成するPWM信号のいずれか1つを基準のPWM信号S1として選択する。この基準とするPWM信号S1のデューティ比をD1とし、立ち上りの位相U1を0°とする。 That is, when N loads (N ≧ 2) are connected in parallel between the power source and the ground, and a current is supplied to the load while changing the combination of loads that are simultaneously energized every period, energization is simultaneously performed for a certain period. When n loads (2 ≦ n ≦ N) are included in the combination to be selected, any one of the PWM signals forming the combination is selected as the reference PWM signal S1. The duty ratio of the PWM signal S1 to the reference as D 1, the phase U 1 rising to 0 °.
残りのPWM信号Sj(j=2,・・・,n)のデューティ比をDjとして、各PWM信号Sjの立ち上りの位相Ujを、
(数1) Uj=s〈ΣDk−1+(j−1)×α0〉×360°、(但し、s〈x〉は、xの小数部。Σは、kが2〜jまでの和。α0は、互いに隣接するPWM信号のONパルスの間隔または重なり期間の周期に対する比率で、−1<α0<1で、一定の値。)
に設定する。
With the duty ratio of the remaining PWM signals Sj (j = 2,..., N) as D j , the rising phase U j of each PWM signal Sj is
(Expression 1) U j = s <ΣD k−1 + (j−1) × α0> × 360 ° (where s <x> is a fractional part of x. Σ is k from 2 to j .Alpha.0 is a ratio to the interval of the ON pulses of the PWM signals adjacent to each other or the period of the overlap period, and is a constant value with -1 <.alpha.0 <1.)
Set to.
上記数式1による位相の定式化は、任意デューティ比Diのn個のPWM信号Si(i=1,・・・,n)で組合せが構成されているとき、α0>0の場合には、一つのPWM信号がOFFした後で、一定のα0の期間を開けて次のPWM信号がONするように、立ち上りの位相を設定するものである。また、α0<0の場合には、一つのPWM信号がOFFする前に、一定のα0の重なり期間を設けて次のPWM信号がONするように、立ち上りの位相を設定するものである。言い換えれば、上記数式1による位相の定式化は、任意デューティ比を持つn個のPWM信号の組合せについて、n個のPWM信号のONパルスを、一定のα0の期間を開けてまたは一定のα0の期間を重ねて、順に周期内に配置する設定である。
Formulation of phase by the
また、数式1のα0が0に設定される場合には、一つのPWM信号がOFFすると同時に次のPWM信号がONする設定で、任意デューティ比Diのn個のPWM信号Si(i=1,・・・,n)が、間隔を置かずに、重なりなく周期T0内で順にONしていく設定である。
When α0 in
図9は、図1の4つの負荷La〜Ldを同時に通電する場合において、4つのPWM信号Sa〜Sdのデューティ比Da〜Ddがそれぞれ異なっており、数式1のα0が0に設定される場合の位相設定例を示した図である。 FIG. 9 shows a case where the duty ratios Da to Dd of the four PWM signals Sa to Sd are different from each other when the four loads La to Ld of FIG. It is the figure which showed the example of phase setting.
図9(a)は、デューティ比の合計が1以下となる場合の一例で、デューティ比(0.1,0.2,0.3,0.4)の4つの信号で通電パターンEの組合せが構成されている。デューティ比の合計は1であり、この場合には、いずれのPWM信号のパルスも重ならないように周期T0(1)内に配置できる。この例では、デューティ比0.1の信号を基準のPWM信号S1として選択し、数式1によって、残ったPWM信号S2〜S3の図中に示した立ち上りの位相36°,108°,216°を設定している。
FIG. 9A shows an example in which the sum of duty ratios is 1 or less, and a combination of energization patterns E with four signals having duty ratios (0.1, 0.2, 0.3, 0.4). Is configured. The sum of the duty ratios is 1, and in this case, the pulses can be arranged in the period T0 (1) so that no pulse of any PWM signal overlaps. In this example, a signal having a duty ratio of 0.1 is selected as the reference PWM signal S1, and the rising phases 36 °, 108 °, and 216 ° shown in the figure of the remaining PWM signals S2 to S3 are expressed by
図9(b)は、デューティ比の合計が1より大きい場合の一例で、デューティ比(0.5,0.6,0.7,0.8)の4つの信号で通電パターンEの組合せが構成されている。デューティ比の合計は2.6であり、この場合にはどのように配置しても、最小で3つのPWM信号のONパルスが重なる時刻が周期T0(1)内で存在する。この例では、デューティ比0.5の信号を基準のPWM信号S1として選択し、数式1によって、残ったPWM信号S2〜S3の図中に示した立ち上りの位相180°,36°,288°を設定している。
FIG. 9B shows an example in which the sum of the duty ratios is greater than 1, and the combination of the energization patterns E is represented by four signals having the duty ratios (0.5, 0.6, 0.7, 0.8). It is configured. The total of the duty ratios is 2.6. In this case, no matter how they are arranged, there is a time when the ON pulses of three PWM signals overlap at a minimum in the period T0 (1). In this example, a signal with a duty ratio of 0.5 is selected as the reference PWM signal S1, and the rising
尚、(a)と(b)のどちらにおいても、基準のPWM信号S1の選択は、いずれのデューティ比を持った信号でもよく、残ったPWM信号S2〜S3の立ち上げの順序も、任意である。 In both (a) and (b), the selection of the reference PWM signal S1 may be any signal having any duty ratio, and the order of raising the remaining PWM signals S2 to S3 is arbitrary. is there.
図9(a),(b)の例からわかるように、数式1においてα0を0にする設定は、各PWM信号のパルスの重なりが最小限に抑えられる設定であり、周期T0(1)内の任意の時刻で、同時にONするSW素子の数を最小とする位相設定となっている。尚、一般的には、この設定において、任意デューティ比を持つ各PWM信号の立ち上りの位相が一致することはほとんどない。しかしながら、特定のPWM信号で立ち上りの位相がたまたま一致する場合には、α0を0とわずかに異なる値に設定することで、PWM信号の立ち上りが重なることに起因した大きな電磁ノイズの発生を防止することができる。
As can be seen from the examples of FIGS. 9A and 9B, the setting of α0 to 0 in
また、図8(a),(b)に例示した組合せを構成するPWM信号のデューティ比が等しい場合で、各PWM信号のパルスを周期T0内で均一に分散する設定も、数式1の位相設定で可能である。
In addition, when the duty ratios of the PWM signals constituting the combination illustrated in FIGS. 8A and 8B are equal, the setting for uniformly distributing the pulses of each PWM signal within the period T0 is also the phase setting of
すなわち、組合せを構成するPWM信号のデューティ比D1〜Dnが、一定の値D0である場合において、n×D0≦1の時には、数式1による位相の定式化で、前記α0を、
(数2) α0=(1−n×D0)/n
に設定する。図8(a)の例では、n=4で、D0=0.2であり、数式2より、α0=0.05となり、18°の位相間隔に相当する。
That is, when the duty ratios D 1 to D n of the PWM signals constituting the combination are
(Expression 2) α0 = (1−n × D0) / n
Set to. In the example of FIG. 8A, n = 4, D0 = 0.2, and α0 = 0.05 from
また、n×D0>1の時には、数式1による位相の定式化で、前記α0を、
(数3) α0=−(n×D0−1)/n
に設定する。図8(b)の例では、n=4で、D0=0.3であり、数式3より、α0=−0.05となり、−18°の位相間隔に相当する。
Further, when n × D0> 1, the above-described α0 is expressed by the phase formulation according to
(Equation 3) α0 = − (n × D0-1) / n
Set to. In the example of FIG. 8B, n = 4, D0 = 0.3, and from
組合せを構成するn個のPWM信号のデューティ比D1〜Dnが全て等しく、一定の値D0である場合において、n×D0≦1の時には、n個のPWM信号のONパルスを重ならないように周期内に配置することができる。数式2は、一周期内における全てのPWM信号のOFF期間を合計した比率をn等分した値である。前述したように、α0>0の場合には、各PWM信号のONパルスをα0の比率の期間を開けて順に周期内に配置する設定であり、各PWM信号のデューティ比は一定の値D0であるため、数式2の設定によれば、各PWM信号のOFF期間を周期内で均一に分散配置することができる。
When the duty ratios D 1 to D n of the n PWM signals constituting the combination are all equal and have a constant value D0, when n × D0 ≦ 1, the ON pulses of the n PWM signals are not overlapped. Can be arranged within a period.
逆に、n×D0>1の時には、n個のPWM信号のONパルスを周期内に配置したとき、必ず重なりが生じる。数式3は、一周期内に収まらない全てのPWM信号のON期間の重なりを合計した比率をn等分した値である。前述したように、α0<0の場合には、各PWM信号のONパルスをα0の比率の期間を重ねて順に周期内に配置する設定であり、各PWM信号のデューティ比は一定の値D0であるため、数式3の設定によれば、各PWM信号のON期間の重なりを周期内で均一に分散配置することができる。
Conversely, when n × D0> 1, an overlap always occurs when the ON pulses of n PWM signals are arranged in a cycle.
以上のようにして、n個のPWM信号のデューティ比が一定の値D0である場合には、数式1と数式2または数式1と数式3により、組合せを構成するPWM信号の各パルスを周期内で均一に分散し、周期内において電源電圧や負荷電流の変動幅を平均化することが可能である。
As described above, when the duty ratio of the n PWM signals is a constant value D0, each pulse of the PWM signals constituting the combination is included in the cycle according to
尚、数式1による位相の定式化は、基準とするPWM信号S1の立ち上りの位相U1を0°として、残りのPWM信号Sjの立ち上りの位相Ujを記述するものである。各PWM信号の立ち下がりの位相は、デューティ比D1〜Dnが与えられているので、一意的に定まる。逆に、基準とするPWM信号S1の立ち下りの位相V1を0°として、残りのPWM信号Sjの立ち下りの位相Vjを記述することもできる。この場合には、各PWM信号を逆向きに並べ、数式1の符号を反転することで記述可能となる。
The phase formulation according to
次に、本発明に係るPWM制御装置において、同時に通電する負荷の組合せを変更する場合の好ましい方法について説明する。 Next, in the PWM control device according to the present invention, a preferable method when changing the combination of loads to be energized simultaneously will be described.
図6に例示したが、組合せの変更の前後で通電を継続する負荷が有る場合には、該負荷のPWM信号を基準にして、変更後の組合せにおける残りのPWM信号の立ち上りまたは立ち下りの位相を設定することが好ましい。
通電パターンを変化させる場合において、上記のように通電を継続するPWM信号がある場合には、該PWM信号を基準にすることで、他のPWM信号の位相設定を1周期内で完了することができる。
As illustrated in FIG. 6, when there is a load that is energized before and after the change of the combination, the rising or falling phase of the remaining PWM signal in the combination after the change with reference to the PWM signal of the load Is preferably set.
When the energization pattern is changed, if there is a PWM signal that continues energization as described above, the phase setting of the other PWM signals can be completed within one cycle by using the PWM signal as a reference. it can.
図6では、一点鎖線で示した各通電パターンの切替時点において、丸印で示した変更の前後で通電を継続するPWM信号(負荷)を基準にして、残りのPWM信号の立ち上り位相を設定している。前述した数式1で位相設定する場合には、丸印で示した変更の前後で通電を継続するPWM信号(負荷)を、基準のPWM信号S1とする。
In FIG. 6, at the time of switching each energization pattern indicated by the one-dot chain line, the rising phase of the remaining PWM signal is set with reference to the PWM signal (load) that continues energization before and after the change indicated by the circle. ing. When the phase is set by the above-described
図10は、同時に通電する負荷の組合せ(通電パターン)を変更する場合において、上記した数式1〜3により新たな組合せを構成する各PWM信号の位相を設定する際のフローチャートの一例である。
FIG. 10 is an example of a flowchart for setting the phase of each PWM signal that constitutes a new combination according to the
図10に示すフローでは、通電パターンを変更する際に、最初のステップP1で、同時に通電する負荷の数nが、2以上であるかどうかを判定する。nが1であれば、該負荷のPWM信号は任意の位相に設定してよい。また、nが0であれば、全ての負荷の通電を停止する。従って、nが2より小さい場合は、位相の設定を終了する。nが2以上であれば、次のステップP2に進む。 In the flow shown in FIG. 10, when changing the energization pattern, it is determined in the first step P1 whether the number n of loads to be energized simultaneously is 2 or more. If n is 1, the PWM signal of the load may be set to an arbitrary phase. If n is 0, the energization of all loads is stopped. Therefore, when n is smaller than 2, the phase setting is terminated. If n is 2 or more, the process proceeds to the next step P2.
ステップP2では、2以上の同時に通電される負荷のそれぞれのPWM信号から、基準のPWM信号S1を選択し、その立ち上りの位相U1を0°に設定する。基準とするPWM信号は、n個のPWM信号から任意の信号を選択可能であり、図6に示したように変更の前後で通電を継続する負荷がある場合には、そのPWM信号を選択することが好ましい。 In step P2, the two or more respective PWM signal of the load to be energized simultaneously, selects the PWM signal S1 criteria setting the phase U 1 of the rising to 0 °. As the reference PWM signal, an arbitrary signal can be selected from the n PWM signals, and when there is a load to continue energization before and after the change as shown in FIG. 6, the PWM signal is selected. It is preferable.
次に、ステップP3では、全てのPWM信号のデューティ比D1〜Dnが、一定の値D0であるかどうかを判定する。全てのPWM信号のデューティ比が同じであれば、次のステップP4に進み、異なるデューティ比のPWM信号がある場合には、ステップP7に進む。 Next, in step P3, it is determined whether the duty ratios D 1 to D n of all PWM signals are a constant value D0. If the duty ratios of all the PWM signals are the same, the process proceeds to the next step P4, and if there are PWM signals having different duty ratios, the process proceeds to step P7.
ステップP4では、全PWM信号のデューティ比の合計n×D0が、1以下であるかどうかを判定する。n×D0が1以下であれば、ステップP5へ進み、n×D0が1より大きければ、ステップP6へ進む。 In Step P4, it is determined whether or not the total duty ratio n × D0 of all PWM signals is 1 or less. If n × D0 is 1 or less, the process proceeds to step P5, and if n × D0 is greater than 1, the process proceeds to step P6.
n×D0が1以下である場合のステップP5では、PWM信号S1を基準として、残りのPWM信号Sj(j=2,・・・,n)の立ち上りの位相Ujを、数式1と数式2で計算し、位相の設定を終了する。このフローでは、例えば図8(a)に示したように、全てのPWM信号のONパルスを周期内に均一に分散させる位相設定が得られる。
In Step P5 in the case where n × D0 is 1 or less, the rising phase U j of the remaining PWM signal Sj (j = 2,..., n) is expressed by
また、n×D0が1より大きい場合のステップP6では、残りのPWM信号Sj(j=2,・・・,n)の立ち上りの位相Ujを、数式1と数式3で計算し、位相の設定を終了する。このフローでは、例えば図8(b)に示したように、各PWM信号の重なりを周期内に均一に分散させる位相設定が得られる。
In step P6 in the case where n × D0 is larger than 1, the rising phase U j of the remaining PWM signal Sj (j = 2,..., N) is calculated by
一方、異なるデューティ比のPWM信号がある場合のステップP7では、数式1において、最初にα0=0に設定して、残りのPWM信号Sj(j=2,・・・,n)の立ち上りの位相Ujを計算する。これによって、例えば図9(a),(b)に示したように、一つのPWM信号がOFFすると同時に次のPWM信号がONする位相設定が得られる。
On the other hand, in step P7 in the case where there are PWM signals having different duty ratios, in
次に、ステップP8では、ステップP7で位相設定した各PWM信号について、立ち上りまたは立ち下りの位相が互いに一致するものがあるかどうかを判定する。一致するものがあれば、次のステップP9に進み、一致するものがなければ、ステップP7で計算された値で位相の設定を終了する。 Next, in Step P8, it is determined whether or not there are those whose rising or falling phases coincide with each other for each PWM signal whose phase is set in Step P7. If there is a match, the process proceeds to the next step P9, and if there is no match, the phase setting is terminated with the value calculated in step P7.
また、最初に計算された各PWM信号の立ち上りまたは立ち下りの位相で、互いに一致するものがある場合のステップP9では、α0を別の値に変更して、数式1により立ち上りの位相Ujを再計算し、再びステップP8での判定を実施する。このサイクルを繰り返し、最終的に一致するものがなくなった時点で、ステップP9で計算された値で位相の設定を終了する。
Further, in step P9 in the case where there are coincidence phases of the rising or falling phases of the PWM signals calculated first, α0 is changed to another value, and the rising phase U j is calculated by
以上の図10に示したフローで、図2〜図9の各例で説明した、本発明に係るPWM制御装置の位相設定が可能である。 With the flow shown in FIG. 10, it is possible to set the phase of the PWM control device according to the present invention described in each example of FIGS.
以上のようにして、上記した本発明に係るPWM制御装置は、同時に通電する負荷の組合せを変えながら複数の負荷を駆動する場合や、PWM信号のデューティ比が各負荷(SW素子)で異なる場合であっても、より確実に電源変動を抑制することのできるPWM制御装置とすることができる。 As described above, the above-described PWM control device according to the present invention drives a plurality of loads while changing the combination of loads that are energized simultaneously, or the duty ratio of the PWM signal is different for each load (SW element). Even so, it is possible to provide a PWM control apparatus that can more reliably suppress power supply fluctuations.
10 PWM制御装置
Qa〜Qd SW素子
Sa〜Sd PWM信号
1 マイクロコンピュータ(マイコン)
La〜Ld 負荷
QX 共通スイッチング素子(共通SW素子)
10 PWM control device Qa to Qd SW element Sa to
La to Ld Load QX Common switching element (Common SW element)
Claims (10)
同時に通電する前記負荷の組合せを変えながら、各負荷にそれぞれ接続されたスイッチング素子(以下、SW素子と略記)を、共通する周期を持ったそれぞれのPWM信号でON/OFFし、
前記PWM信号のデューティ比(パルス幅)で、前記負荷に供給する電流を制御するPWM制御装置であって、
前記組合せ毎に、該組合せを構成する前記PWM信号の前記周期内における立ち上りまたは立ち下りの位相が設定され、
前記組合せにおいて、
前記周期内の任意の時刻で同時にONするSW素子の数が最小となるように、前記PWM信号の位相が設定され、
前記組合せを構成する負荷をn個(2≦n≦N)とした時、該組合せを構成するPWM信号のいずれか1つを基準のPWM信号S1として選択し、
前記PWM信号S1のデューティ比をD 1 とし、残りのPWM信号Sj(j=2,・・・,n)のデューティ比をD j として、
前記PWM信号S1の立ち上りの位相U 1 を0°とした時、
前記PWM信号Sjの立ち上りの位相U j が、
(数1) U j =s〈ΣD k−1 +(j−1)×α0〉×360°、(但し、s〈x〉は、xの小数部。Σは、kが2〜jまでの和。α0は、互いに隣接するPWM信号のONパルスの間隔または重なり期間の周期に対する比率で、−1<α0<1で、一定の値。)に設定されてなることを特徴とするPWM制御装置。 N (N ≧ 2) loads are connected in parallel between the power source and the ground,
While changing the combination of the loads to be energized at the same time, each switching element connected to each load (hereinafter abbreviated as SW element) is turned on / off with each PWM signal having a common period,
A PWM control device for controlling a current supplied to the load by a duty ratio (pulse width) of the PWM signal;
For each combination, a rising or falling phase within the period of the PWM signal constituting the combination is set ,
In the combination,
The phase of the PWM signal is set so that the number of SW elements that are simultaneously turned on at any time within the period is minimized,
When n loads (2 ≦ n ≦ N) are included in the combination, any one of the PWM signals included in the combination is selected as a reference PWM signal S1.
The duty ratio of the PWM signal S1 and D 1, the remaining PWM signal Sj (j = 2, ···, n) the duty ratio of the D j,
When the phase U 1 of rise of the PWM signal S1 and the 0 °,
The rising phase U j of the PWM signal Sj is
( Expression 1) U j = s <ΣD k−1 + (j−1) × α0> × 360 ° (where s <x> is a fractional part of x. Σ is k from 2 to j .Alpha.0 is a ratio of the ON pulse interval or overlap period of the PWM signals adjacent to each other and set to -1 <.alpha.0 <1 and a constant value). .
同時に通電する前記負荷の組合せを変えながら、各負荷にそれぞれ接続されたスイッチング素子(以下、SW素子と略記)を、共通する周期を持ったそれぞれのPWM信号でON/OFFし、
前記PWM信号のデューティ比(パルス幅)で、前記負荷に供給する電流を制御するPWM制御装置であって、
前記組合せ毎に、該組合せを構成する前記PWM信号の前記周期内における立ち上りまたは立ち下りの位相が設定され、
前記組合せを変更する場合において、
変更の前後で通電を継続する負荷が有る場合には、該負荷のPWM信号を基準にして、変更後の組合せにおける残りのPWM信号の立ち上りまたは立ち下りの位相を設定することを特徴とするPWM制御装置。 N (N ≧ 2) loads are connected in parallel between the power source and the ground,
While changing the combination of the loads to be energized at the same time, each switching element connected to each load (hereinafter abbreviated as SW element) is turned on / off with each PWM signal having a common period,
A PWM control device for controlling a current supplied to the load by a duty ratio (pulse width) of the PWM signal;
For each combination, a rising or falling phase within the period of the PWM signal constituting the combination is set ,
In changing the combination,
When there is a load that continues energization before and after the change, the PWM phase of the remaining PWM signal in the combination after the change is set with reference to the PWM signal of the load. Control device.
同時に通電する前記負荷の組合せを変えながら、各負荷にそれぞれ接続されたスイッチング素子(以下、SW素子と略記)を、共通する周期を持ったそれぞれのPWM信号でON/OFFし、
前記PWM信号のデューティ比(パルス幅)で、前記負荷に供給する電流を制御するPWM制御装置であって、
前記組合せ毎に、該組合せを構成する前記PWM信号の前記周期内における立ち上りまたは立ち下りの位相が設定され、
前記N個の負荷への通電を一括してON/OFFする一つの共通スイッチング素子が、前記N個の負荷とグランド間または前記N個の負荷と電源間に挿入されてなることを特徴とするPWM制御装置。 N (N ≧ 2) loads are connected in parallel between the power source and the ground,
While changing the combination of the loads to be energized at the same time, each switching element connected to each load (hereinafter abbreviated as SW element) is turned on / off with each PWM signal having a common period,
A PWM control device for controlling a current supplied to the load by a duty ratio (pulse width) of the PWM signal;
For each combination, a rising or falling phase within the period of the PWM signal constituting the combination is set ,
One common switching element that collectively turns on / off energization of the N loads is inserted between the N loads and a ground or between the N loads and a power source. PWM controller.
前記周期内の任意の時刻で同時にONするSW素子の数が最小となるように、前記PWM信号の位相が設定されてなることを特徴とする請求項2〜4のいずれか一項に記載のPWM制御装置。 In the combination,
As the number of the SW element ON simultaneously at any time of the cycle is minimized, according to any one of claims 2-4, characterized in that the phase of the PWM signal is set PWM controller.
前記PWM信号S1のデューティ比をD1とし、残りのPWM信号Sj(j=2,・・・,n)のデューティ比をDjとして、
前記PWM信号S1の立ち上りの位相U1を0°とした時、
前記PWM信号Sjの立ち上りの位相Ujが、
(数1) Uj=s〈ΣDk−1+(j−1)×α0〉×360°、(但し、s〈x〉は、xの小数部。Σは、kが2〜jまでの和。α0は、互いに隣接するPWM信号のONパルスの間隔または重なり期間の周期に対する比率で、−1<α0<1で、一定の値。)に設定されてなることを特徴とする請求項5に記載のPWM制御装置。 When n loads (2 ≦ n ≦ N) are included in the combination, any one of the PWM signals included in the combination is selected as a reference PWM signal S1.
The duty ratio of the PWM signal S1 and D 1, the remaining PWM signal Sj (j = 2, ···, n) the duty ratio of the D j,
When the phase U 1 of rise of the PWM signal S1 and the 0 °,
The rising phase U j of the PWM signal Sj is
(Expression 1) U j = s <ΣD k−1 + (j−1) × α0> × 360 ° (where s <x> is a fractional part of x. Σ is k from 2 to j sum .α0 is the ratio of the period of the interval or overlapping period of the oN pulse of the PWM signal adjacent to each other, with -1 <α0 <1, claim, characterized by comprising set to a constant value.) 5 The PWM control device described in 1.
n×D0≦1の時には、前記α0が、
(数2) α0=(1−n×D0)/n
に設定されてなり、
n×D0>1の時には、前記α0が、
(数3) α0=−(n×D0−1)/n
に設定されてなることを特徴とする請求項1または請求項6に記載のPWM制御装置。 In the case where the duty ratios D 1 to D n of the PWM signals constituting the combination are a constant value D 0,
When n × D0 ≦ 1, the α0 is
(Expression 2) α0 = (1−n × D0) / n
Is set to
When n × D0> 1, the α0 is
(Equation 3) α0 = − (n × D0-1) / n
The PWM control device according to claim 1 , wherein the PWM control device is set as follows.
前記立ち上りまたは立ち下りの位相が、前記周期内で、互いに異なる値に設定されてなることを特徴とする請求項1〜9のいずれか一項に記載のPWM制御装置。 In the combination,
10. The PWM control device according to claim 1, wherein the rising or falling phases are set to different values within the period. 11.
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