JP5836346B2 - Wiring board and electronic device - Google Patents
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Description
本発明は、配線基板及びそれを用いた電子デバイスに関する。 The present invention relates to a wiring board and an electronic device using the wiring board.
配線基板上に半導体素子、半導体回路、半導体チップ等を実装した半導体集積回路装置においては、これまでのSMT(Surface Mount Technology)中心の実装から、三次元実装へ向けた開発へ急速にシフトしている。特に、小型化・高速化・低消費電力化の要求がより一層高まる中、複数のLSIからなるシステムを1つのパッケージに収めるSiP(System in Package)と、三次元実装を組み合わせた三次元SiP技術の進展が著しい。SiPは、低消費電力、開発期間の短縮、低コスト化などの面でも優位性を持つ技術である。SiPと、高密度実装を可能とする三次元実装とを組み合わせることにより、高度なシステムの集積化による三次元電子デバイスが実現される。 In semiconductor integrated circuit devices where semiconductor elements, semiconductor circuits, semiconductor chips, etc. are mounted on a wiring board, there has been a rapid shift from conventional SMT (Surface Mount Technology) mounting to development for three-dimensional mounting. Yes. In particular, as demands for smaller size, higher speed, and lower power consumption increase, SiP (System in Package) that combines multiple LSI systems in one package and 3D SiP technology that combines 3D mounting The progress is remarkable. SiP is a technology that has advantages in terms of low power consumption, shortening the development period, and reducing costs. By combining SiP and 3D packaging that enables high-density mounting, a 3D electronic device with advanced system integration is realized.
上述した三次元実装を支える要素技術として、ＴＳＶ（Through Silicon Via）技術が知られている。ＴＳＶ技術を使えば、大量の機能を小さな占有面積の中に詰め込めるようになるし、また、電気経路が劇的に短く出来るために、処理の高速化が導かれる。 A TSV (Through Silicon Via) technology is known as an elemental technology that supports the above-described three-dimensional mounting. If TSV technology is used, a large amount of functions can be packed in a small occupied area, and the electrical path can be dramatically shortened, leading to high processing speed.
特許文献１は、半導体基板からなる第１基板と、第２基板とを備え、第１基板における一方の面に能動素子が形成されると共に、第１基板を貫通する第１貫通導体が形成され、第２基板における一方の面に受動素子が形成されると共に、第２基板を貫通する第２貫通導体が形成され、第１基板における他方の面と、第２基板における他方の面とが対向するように配置され、第１貫通導体と、第２貫通導体とが電気的に接続されている半導体集積回路装置を提案している。 Patent Document 1 includes a first substrate made of a semiconductor substrate and a second substrate. An active element is formed on one surface of the first substrate, and a first through conductor penetrating the first substrate is formed. A passive element is formed on one surface of the second substrate, and a second through conductor penetrating the second substrate is formed, and the other surface of the first substrate faces the other surface of the second substrate. A semiconductor integrated circuit device is proposed in which the first through conductor and the second through conductor are electrically connected.
ところで、半導体集積回路装置は、半導体素子等の能動素子を主構成要素としているので、スパイクノイズや、インパルスノイズ等のように、持続時間は短いが、振幅値（波高値）の高いノイズよって、誤動作や素子破壊を招くことがある。特に、静電気に由来するスパイクノイズや、インパルスノイズは、何万ボルトにもなるので、この問題が生じやすい。 By the way, since the semiconductor integrated circuit device has an active element such as a semiconductor element as a main constituent element, it has a short duration but noise with a high amplitude value (crest value) such as spike noise and impulse noise. It may cause malfunction or element destruction. In particular, spike noise and impulse noise derived from static electricity are tens of thousands of volts, so this problem is likely to occur.
半導体集積回路装置の上述した弱点を補うべく、これまで、種々のノイズ吸収素子、回路等が開発され、実用に供されてきた。ＴＳＶ技術を適用した三次元電子デバイスにおいても、従来のノイズ吸収技術が適用できない訳ではない。 In order to compensate for the above-mentioned weak points of the semiconductor integrated circuit device, various noise absorbing elements, circuits, and the like have been developed and put to practical use. Even in a three-dimensional electronic device to which the TSV technology is applied, the conventional noise absorption technology cannot be applied.
しかし、従来のノイズ吸収技術を三次元電子デバイスに導入すると、ノイズ吸収素子、ノイズ吸収回路等を付加することになるため、ＴＳＶ技術適用して、大量の機能を小さな占有面積の中に詰め込めるようにし、電気経路を短縮して処理の高速化を図ろうとする三次元電子デバイスの技術的動向に反する結果となってしまう。 However, when the conventional noise absorption technology is introduced into a three-dimensional electronic device, a noise absorption element, a noise absorption circuit, and the like are added. Therefore, by applying the TSV technology, a large amount of functions can be packed in a small occupied area. In other words, the result is contrary to the technical trend of three-dimensional electronic devices that attempt to shorten the electrical path to increase the processing speed.
本発明の課題は、薄型及び高密度配置の要求の強いＴＳＶ適用デバイスに対する適応性の高い配線基板及びそれを用いた電子デバイスを提供することである。 An object of the present invention is to provide a wiring board having high adaptability to a TSV application device having a strong demand for thinness and high density arrangement, and an electronic device using the wiring board.
なお、本発明に関わる明細書の記載において、「ＴＳＶ」とは、孔またはその内部導体が、基板を貫通するかどうか、又は、シリコン基板を用いているかどうかに関わりなく、孔またはその内部導体が、基板を厚み方向（縦方向）に通る構造をいう。 In the description of the specification relating to the present invention, “TSV” means a hole or its internal conductor regardless of whether the hole or its internal conductor penetrates the substrate or uses a silicon substrate. Is a structure that passes through the substrate in the thickness direction (longitudinal direction).
上述した課題を達成するため、本発明に係る配線基板は、半導体基板と、ツェナー・ダイオードと、対の電流経路を構成する第１縦導体及び第２縦導体とを含む。前記ツェナー・ダイオードは、Ｎ型半導体領域及びＰ型半導体領域が、前記半導体基板によって構成され、ＰＮ接合１１３が前記半導体基板の厚み方向に延びている。 In order to achieve the above-described problems, a wiring board according to the present invention includes a semiconductor substrate, a Zener diode, and a first vertical conductor and a second vertical conductor that constitute a pair of current paths. In the Zener diode, an N-type semiconductor region and a P-type semiconductor region are constituted by the semiconductor substrate, and a PN junction 113 extends in the thickness direction of the semiconductor substrate.
前記第１縦導体及び第２縦導体は、前記半導体基板を厚み方向に貫通し、その一方が、前記Ｎ型半導体領域に接触し、他方がＰ型半導体領域に接触する。 The first vertical conductor and the second vertical conductor penetrate the semiconductor substrate in the thickness direction, one of which contacts the N-type semiconductor region and the other contacts the P-type semiconductor region.
本発明において、ツェナー・ダイオードは、Ｎ型半導体領域及びＰ型半導体領域が半導体基板によって構成されている。即ち、シリコン基板等の半導体基板に対して、不純物ドーピングプロセス等、通常の半導体製造プロセスを実行して、ツェナー・ダイオードを形成することができる。従って、半導体基板上にツェナー・ダイオードを面実装する場合と異なって、半導体基板それ自体を用いて、ツェナー・ダイオードを形成配置した薄型の配線基板を実現することができる。 In the present invention, in the Zener diode, an N-type semiconductor region and a P-type semiconductor region are constituted by a semiconductor substrate. That is, a Zener diode can be formed by performing a normal semiconductor manufacturing process such as an impurity doping process on a semiconductor substrate such as a silicon substrate. Therefore, unlike the case where the Zener diode is surface-mounted on the semiconductor substrate, a thin wiring substrate in which the Zener diode is formed and arranged can be realized using the semiconductor substrate itself.
本発明において、ツェナー・ダイオードは、ＰＮ接合が半導体基板の厚み方向に延びている。このような構造を持つツェナー・ダイオードに対して、第１縦導体及び第２縦導体が半導体基板を厚み方向に貫通し、その一方がＮ型半導体領域に接触し、他方がＰ型半導体領域に接触する。これにより、第１縦導体及び第２縦導体の間に半導体基板によるツェナー・ダイオードを接続した配線基板が得られる。 In the present invention, the Zener diode has a PN junction extending in the thickness direction of the semiconductor substrate. For the Zener diode having such a structure, the first vertical conductor and the second vertical conductor penetrate the semiconductor substrate in the thickness direction, one of which is in contact with the N-type semiconductor region, and the other is the P-type semiconductor region. Contact. As a result, a wiring board in which a Zener diode made of a semiconductor substrate is connected between the first vertical conductor and the second vertical conductor is obtained.
好ましくは、第１縦導体及び第２縦導体は、Ｎ型半導体領域又はＰ型半導体領域を通る。このような構造であれば、ＰＮ接合が、半導体基板の平面に設定されたＸＹ平面において、第１縦導体及び第２縦導体の周りに生じるＸ方向ディメンション、Ｙ方向ディメンション、及び、半導体基板の厚み方向Ｚに延びるＺ方向ディメンションを持つ三次元構造となる。この三次元構造は、ＰＮ接合を、静電気や雷撃由来の高電圧スパイクノイズ、及び、インパルスノイズによる破損、破壊から保護する。 Preferably, the first vertical conductor and the second vertical conductor pass through the N-type semiconductor region or the P-type semiconductor region. With such a structure, the PN junction has an X-direction dimension, a Y-direction dimension generated around the first vertical conductor and the second vertical conductor in the XY plane set as the plane of the semiconductor substrate, and the semiconductor substrate A three-dimensional structure having a Z-direction dimension extending in the thickness direction Z is obtained. This three-dimensional structure protects the PN junction from damage and destruction due to high voltage spike noise derived from static electricity or lightning strikes, and impulse noise.
本発明に係る配線基板は、半導体デバイスと組み合わされ、電子デバイスを構成する。前記半導体デバイスは、前記配線基板の上に搭載され、前記縦導体の一端と電気的に接続されている。 The wiring board according to the present invention is combined with a semiconductor device to constitute an electronic device. The semiconductor device is mounted on the wiring board and electrically connected to one end of the vertical conductor.
ここで、本発明に係る配線基板は、対の電流経路を構成する第１縦導体及び第２縦導体の間に、半導体基板によるツェナー・ダイオードを接続した構成であるので、対の電流経路を構成する第１縦導体及び第２縦導体の間にツェナー・ダイオードの降伏電圧を超過するノイズ、例えばスパイクノイズや、インパルスノイズ等が印加された場合、ツェナー・ダイオードがＯＮとなる。 Here, since the wiring board according to the present invention has a configuration in which a Zener diode formed of a semiconductor substrate is connected between the first vertical conductor and the second vertical conductor constituting the pair of current paths, When noise exceeding the breakdown voltage of the Zener diode, such as spike noise or impulse noise, is applied between the first vertical conductor and the second vertical conductor, the Zener diode is turned on.
よって、スパイクノイズや、インパルスノイズ等が侵入した場合でも、半導体デバイスには、ツェナー・ダイオードの降伏電圧に相当する電圧が印加されるだけであるから、半導体デバイスが、スパイクノイズや、インパルスノイズから保護されることになる。半導体デバイスは、半導体素子、またはそれを含むものであれば、特に制限はない。 Therefore, even when spike noise, impulse noise, or the like enters, a voltage corresponding to the breakdown voltage of the Zener diode is only applied to the semiconductor device. It will be protected. The semiconductor device is not particularly limited as long as it is a semiconductor element or includes it.
配線基板において、半導体基板の好ましい例は、シリコン基板である。シリコン基板は、コストが安価であるし、半導体基板としての長期にわたる使用実績があり、使いやすいという利点がある。もっとも、化合物半導体基板等、他の半導体基板を排除する趣旨ではない。 In the wiring substrate, a preferred example of the semiconductor substrate is a silicon substrate. A silicon substrate is advantageous in that it is inexpensive and easy to use because it has been used for a long time as a semiconductor substrate. However, it is not intended to exclude other semiconductor substrates such as compound semiconductor substrates.
具体的態様として、前記半導体基板はＰ型であり、前記Ｎ型半導体領域は、前記半導体基板の厚み方向に柱状に設けられており、前記一対の縦導体は、一方が前記Ｎ型半導体領域を通り、他方が前記半導体基板を通る構造とすることができる。この構造の場合は、外見上は、シリコン基板の厚み方向に一対の縦導体を貫通させた単純なＴＳＶ構造となり得るので、ＴＳＶ構造の利点を最大限発揮させることができる。 As a specific aspect, the semiconductor substrate is P-type, the N-type semiconductor region is provided in a column shape in the thickness direction of the semiconductor substrate, and one of the pair of vertical conductors is the N-type semiconductor region. The other can pass through the semiconductor substrate. In the case of this structure, since it can be a simple TSV structure in which a pair of vertical conductors are penetrated in the thickness direction of the silicon substrate, the advantages of the TSV structure can be maximized.
これとは異なって、前記半導体基板は、Ｎ型であり、前記Ｐ型半導体領域は、前記Ｎ型半導体基板の厚み方向に、柱状に設けられており、前記一対の縦導体は、一方が前記Ｐ型半導体領域を通り、他方が前記Ｎ型半導体基板を通る構造とすることもできる。この場合も、外見上は、シリコン基板の厚み方向に一対の縦導体を貫通させた単純なＴＳＶ構造となり得るので、ＴＳＶ構造の利点を最大限発揮させることができる。 Unlike this, the semiconductor substrate is N-type, the P-type semiconductor region is provided in a columnar shape in the thickness direction of the N-type semiconductor substrate, and one of the pair of vertical conductors is the A structure that passes through the P-type semiconductor region and the other passes through the N-type semiconductor substrate may be employed. Also in this case, since the appearance can be a simple TSV structure in which a pair of vertical conductors are penetrated in the thickness direction of the silicon substrate, the advantages of the TSV structure can be maximized.
更に、実用的な形態として、複数対の縦導体を含み、各対は互いに間隔をおいて半導体基板の面内に配置されている。半導体デバイスとして、システムLSI、メモリLSI、ロジック回路、メモリ回路、センサーモジュル又は光電気モジュール等が用いられた場合には、配線となる縦導体数が極めて大量になるので、それに対応する趣旨である。 Further, as a practical form, a plurality of pairs of vertical conductors are included, and each pair is disposed in the plane of the semiconductor substrate at a distance from each other. When a system LSI, memory LSI, logic circuit, memory circuit, sensor module, or optoelectric module is used as a semiconductor device, the number of vertical conductors that become wiring becomes extremely large, and the purpose is to cope with it. .
以上述べたように、本発明によれば、薄型及び高密度配置の要求の強いＴＳＶ適用デバイスに対する適応性の高い配線基板及びそれを用いた電子デバイスを提供することができる。 As described above, according to the present invention, it is possible to provide a wiring board having high adaptability to a TSV application device having a strong demand for thinness and high density arrangement, and an electronic device using the wiring board.
図１〜図１０において、同一性ある構成部分については、同一又は類似の参照符号を付してある。まず、図１〜図２を参照すると、本発明に係る配線基板は、半導体基板１と、ツェナー・ダイオードＺＤ（図２参照）と、対の電流経路を構成する第１縦導体３１及び第２縦導体３２とを含んでいる。半導体基板１の厚み方向の両面には、絶縁膜５１，５２が成膜されている。この絶縁膜５１，５２は、SIO2膜とSiN膜の積層膜であることが好ましい。これにより、付着強度が高く、しかも電気絶縁性の優れた絶縁膜構造が得られる。 1 to 10, the same or similar reference numerals are given to the same components. 1 to 2, a wiring board according to the present invention includes a semiconductor substrate 1, a Zener diode ZD (see FIG. 2), a first vertical conductor 31 and a second that form a pair of current paths. The vertical conductor 32 is included. Insulating films 51 and 52 are formed on both surfaces of the semiconductor substrate 1 in the thickness direction. The insulating films 51 and 52 are preferably laminated films of SIO 2 film and SiN film. As a result, an insulating film structure having high adhesion strength and excellent electrical insulation can be obtained.
半導体基板１は、平板状の形態を有していて、ウエハ又はウエハから切り出されたチップ状である。半導体基板１は、シリコン（Si）やゲルマニウム（Ge）等であってもよいし、ヒ化ガリウム(GaAs)、ガリウム砒素リン、窒化ガリウム(GaN)、炭化珪素(SiC)等の化合物半導体であってもよい。そのうちの好ましい例は、シリコン基板である。シリコン基板は、コストが安価であるし、半導体基板１としての歴史が長く、信頼性が高いという利点がある。もっとも、化合物半導体基板等、他の半導体基板を排除する趣旨ではない。 The semiconductor substrate 1 has a flat plate shape and is a wafer or a chip cut out from the wafer. The semiconductor substrate 1 may be silicon (Si), germanium (Ge), or the like, or a compound semiconductor such as gallium arsenide (GaAs), gallium arsenide phosphorus, gallium nitride (GaN), or silicon carbide (SiC). May be. A preferred example is a silicon substrate. The silicon substrate has the advantages of low cost, long history as the semiconductor substrate 1, and high reliability. However, it is not intended to exclude other semiconductor substrates such as compound semiconductor substrates.
ツェナー・ダイオードＺＤは、Ｐ型半導体領域１１１及びＮ型半導体領域１１２が半導体基板１によって構成されている。そのＰＮ接合１１３は半導体基板１の厚み方向に延びている。シリコン基板からなる半導体基板１に対して、Ｎ型半導体領域１１２及びＰ型半導体領域１１１を形成する手法は周知である。例えば、４価のシリコンに５価のリンもしくはヒ素を添加するとＮ型半導体領域１１２となり、３価のボロンを添加するとＰ型半導体領域１１１となる。Ｎ型半導体領域１１２及びＰ型半導体領域１１１は、上に例示したような不純物を高濃度で添加した高濃度Ｎ型半導体及び高濃度Ｐ型半導体である。実施例において、Ｎ型半導体領域１１２は、口径が円柱状、角柱状等の任意の形状に形成されており、その周囲にＰ型半導体領域１１１が広がっている。 In the Zener diode ZD, the P-type semiconductor region 111 and the N-type semiconductor region 112 are constituted by the semiconductor substrate 1. The PN junction 113 extends in the thickness direction of the semiconductor substrate 1. A method of forming the N-type semiconductor region 112 and the P-type semiconductor region 111 on the semiconductor substrate 1 made of a silicon substrate is well known. For example, when pentavalent phosphorus or arsenic is added to tetravalent silicon, the N-type semiconductor region 112 is obtained, and when trivalent boron is added, the P-type semiconductor region 111 is obtained. The N-type semiconductor region 112 and the P-type semiconductor region 111 are a high-concentration N-type semiconductor and a high-concentration P-type semiconductor to which impurities as exemplified above are added at a high concentration. In the embodiment, the N-type semiconductor region 112 is formed in an arbitrary shape such as a cylindrical shape or a prismatic shape, and the P-type semiconductor region 111 extends around the N-type semiconductor region 112.
対の電流経路を構成する第１縦導体３１及び第２縦導体３２は、半導体基板１を厚み方向に貫通する。具体的には、第１縦導体３１が、Ｎ型半導体領域１１２に接触し、第２縦導体３２がＰ型半導体領域１１１に接触する。第１縦導体３１及び第２縦導体３２は、めっき成膜法によって形成してもよいが、半導体基板１に形成した孔内に溶融金属を鋳込む溶融金属充填法、または、金属/合金微粉末を分散媒に分散させた分散系を鋳込む金属/合金分散系充填法で形成することが好ましい。大幅なコスト・ダウンが達成できるからである。溶融金属充填法や金属/合金分散系充填法を適用した場合は、半導体基板１を、真空チャンバ内に配置して、真空引きを実行して減圧し、導体形成用充填物を孔の内部に流し込んだ後、真空チャンバの内圧を増圧する差圧充填法を採用することができる。 The first vertical conductor 31 and the second vertical conductor 32 constituting the pair of current paths penetrate the semiconductor substrate 1 in the thickness direction. Specifically, the first vertical conductor 31 is in contact with the N-type semiconductor region 112, and the second vertical conductor 32 is in contact with the P-type semiconductor region 111. Although the first vertical conductor 31 and the second vertical conductor 32 may be formed by a plating film forming method, a molten metal filling method in which a molten metal is cast into a hole formed in the semiconductor substrate 1 or a metal / alloy fine particle is used. It is preferably formed by a metal / alloy dispersion filling method in which a dispersion in which powder is dispersed in a dispersion medium is cast. This is because a significant cost reduction can be achieved. When the molten metal filling method or the metal / alloy dispersion system filling method is applied, the semiconductor substrate 1 is placed in a vacuum chamber, evacuation is performed to reduce the pressure, and the conductor forming filler is placed inside the hole. After pouring, a differential pressure filling method in which the internal pressure of the vacuum chamber is increased can be employed.
実施例において、半導体基板１は高濃度Ｐ型半導体基板であり、高濃度Ｎ型半導体領域１１２が、この高濃度Ｐ型半導体基板１の厚み方向に柱状に設けられている。第１縦導体３１及び第２縦導体３２のうち、第１縦導体３１がＮ型半導体領域１１２を通り、第２縦導体３２が高濃度Ｐ型半導体基板１を通っている。この構造の場合は、外見上は、第１縦導体３１及び第２縦導体３２を、シリコン基板１の厚み方向に貫通させた単純なＴＳＶ構造となるので、ＴＳＶ構造の利点を最大限発揮させることができる。 In the embodiment, the semiconductor substrate 1 is a high-concentration P-type semiconductor substrate, and a high-concentration N-type semiconductor region 112 is provided in a column shape in the thickness direction of the high-concentration P-type semiconductor substrate 1. Of the first vertical conductor 31 and the second vertical conductor 32, the first vertical conductor 31 passes through the N-type semiconductor region 112, and the second vertical conductor 32 passes through the high concentration P-type semiconductor substrate 1. In the case of this structure, since the appearance is a simple TSV structure in which the first vertical conductor 31 and the second vertical conductor 32 are penetrated in the thickness direction of the silicon substrate 1, the advantages of the TSV structure are maximized. be able to.
ツェナー・ダイオードＺＤは、Ｎ型半導体領域１１２及びＰ型半導体領域１１１が半導体基板１によって構成されている。即ち、シリコン基板でなる半導体基板１に対して、不純物ドーピングプロセス等、通常の半導体製造プロセスを実行して、ツェナー・ダイオードＺＤを形成することができる。従って、半導体基板１の上にツェナー・ダイオードを面実装する場合と異なって、半導体基板１それ自体を用いて、ツェナー・ダイオードＺＤを配置した薄型の配線基板を実現することができる。 In the Zener diode ZD, the N-type semiconductor region 112 and the P-type semiconductor region 111 are constituted by the semiconductor substrate 1. That is, the Zener diode ZD can be formed by executing a normal semiconductor manufacturing process such as an impurity doping process on the semiconductor substrate 1 made of a silicon substrate. Therefore, unlike the case where a Zener diode is surface-mounted on the semiconductor substrate 1, a thin wiring substrate in which the Zener diode ZD is disposed can be realized using the semiconductor substrate 1 itself.
本発明において、ツェナー・ダイオードＺＤは、ＰＮ接合１１３が半導体基板１の厚み方向に延びている。このような構造を持つツェナー・ダイオードＺＤに対して、第１縦導体３１及び第２縦導体３２は、半導体基板１を厚み方向に貫通し、第１縦導体３１がＮ型半導体領域１１２に接触し、第２縦導体３２がＰ型半導体領域１１１に接触する。これにより、対の電流経路を構成する第１縦導体３１及び第２縦導体３２の間に、半導体基板１によるツェナー・ダイオードＺＤを接続した配線基板が得られる。 In the present invention, the Zener diode ZD has a PN junction 113 extending in the thickness direction of the semiconductor substrate 1. For the Zener diode ZD having such a structure, the first vertical conductor 31 and the second vertical conductor 32 penetrate the semiconductor substrate 1 in the thickness direction, and the first vertical conductor 31 contacts the N-type semiconductor region 112. Then, the second vertical conductor 32 contacts the P-type semiconductor region 111. As a result, a wiring board in which a Zener diode ZD made of the semiconductor substrate 1 is connected between the first vertical conductor 31 and the second vertical conductor 32 constituting the pair of current paths is obtained.
より具体的には、第１縦導体３１及び第２縦導体３２は、Ｎ型半導体領域１１２又はＰ型半導体領域１１１を貫通する。このような構造であれば、ＰＮ接合１１２が、半導体基板１の平面に設定されたＸＹ平面において、第１縦導体３１及び第２縦導体３２の周りに生じるＸ方向ディメンション、Ｙ方向ディメンション、及び、半導体基板１の厚み方向Ｚに延びるＺ方向ディメンションを持つ三次元構造となる。この三次元構造は、ＰＮ接合を、何万ボルトにも達することのある静電気や雷撃由来の高電圧スパイクノイズ、及び、インパルスノイズによる破損、破壊から保護するのに有効である。 More specifically, the first vertical conductor 31 and the second vertical conductor 32 penetrate the N-type semiconductor region 112 or the P-type semiconductor region 111. With such a structure, the PN junction 112 has an X-direction dimension, a Y-direction dimension generated around the first vertical conductor 31 and the second vertical conductor 32 in the XY plane set as the plane of the semiconductor substrate 1, and A three-dimensional structure having a Z-direction dimension extending in the thickness direction Z of the semiconductor substrate 1 is obtained. This three-dimensional structure is effective in protecting the PN junction from damage and destruction due to high-voltage spike noise derived from static electricity and lightning that can reach tens of thousands of volts, and impulse noise.
発明に係る配線基板は、図３に図示するように、半導体デバイスと組み合わされ、電子デバイスを構成する。半導体デバイス９は、配線基板の上に搭載され、第１縦導体３１及び第２縦導体３２の一端と電気的に接続されている。図３及び図４は、半導体デバイス９として、発光ダイオード９を用いた例を示している。発光ダイオード９のアノード端子９１は、ツェナー・ダイオードＺＤのカソードとなる第１縦導体３１の電源端子７２１に接続されており、発光ダイオード９のカソード端子９２は、第２縦導体３２のアース端子７２２に接続されている。電源端子７２１とは反対側にある第１縦導体３１の電源端子７１１には、電源電圧Ｖｃｃが印加される。電源電圧Ｖｃｃは、ツェナー・ダイオードＺＤの電圧安定化作用を受けて定電圧化され、その定電圧が発光ダイオード９に印加される。 As shown in FIG. 3, the wiring board according to the invention is combined with a semiconductor device to constitute an electronic device. The semiconductor device 9 is mounted on the wiring board and is electrically connected to one end of the first vertical conductor 31 and the second vertical conductor 32. 3 and 4 show an example in which a light emitting diode 9 is used as the semiconductor device 9. The anode terminal 91 of the light emitting diode 9 is connected to the power supply terminal 721 of the first vertical conductor 31 that becomes the cathode of the Zener diode ZD, and the cathode terminal 92 of the light emitting diode 9 is connected to the ground terminal 722 of the second vertical conductor 32. It is connected to the. A power supply voltage Vcc is applied to the power supply terminal 711 of the first vertical conductor 31 on the side opposite to the power supply terminal 721. The power supply voltage Vcc is made constant by receiving the voltage stabilizing action of the Zener diode ZD, and the constant voltage is applied to the light emitting diode 9.
第１縦導体３１及び第２縦導体３２の間に、ツェナー・ダイオードＺＤの降伏電圧を大きく超過するノイズ、例えばスパイクノイズや、インパルスノイズ等が印加された場合、ツェナー・ダイオードＺＤがＯＮとなる。 When noise that greatly exceeds the breakdown voltage of the Zener diode ZD, for example, spike noise or impulse noise, is applied between the first vertical conductor 31 and the second vertical conductor 32, the Zener diode ZD is turned on. .
よって、スパイクノイズや、インパルスノイズ等が侵入した場合でも、発光ダイオード９（半導体デバイス）には、ツェナー・ダイオードＺＤの降伏電圧に相当する電圧が印加されるだけであるから、発光ダイオード９が、スパイクノイズや、インパルスノイズから保護されることになる。 Therefore, even when spike noise, impulse noise, or the like invades, only the voltage corresponding to the breakdown voltage of the Zener diode ZD is applied to the light emitting diode 9 (semiconductor device). It will be protected from spike noise and impulse noise.
図５は、本発明に係る配線基板の他の例を示している。この実施の形態は、図１〜図４に示した配線基板と異なって、半導体基板１は、Ｎ型シリコン基板であり、Ｐ型半導体領域１１１は、Ｎ型シリコン基板の厚み方向に、柱状に設けられている。対の電流経路を構成する第１縦導体３１及び第２縦導体３２のうち、第１縦導体３１はＮ型半導体領域１１１を通り、第２縦導体３２はＰＮ型半導体基板１を通る。この場合も、外見上は、シリコン基板の厚み方向に第１縦導体３１及び第２縦導体３２を貫通させた単純なＴＳＶ構造となり得るので、ＴＳＶ構造の利点を最大限発揮させることができる。 FIG. 5 shows another example of the wiring board according to the present invention. In this embodiment, unlike the wiring substrate shown in FIGS. 1 to 4, the semiconductor substrate 1 is an N-type silicon substrate, and the P-type semiconductor region 111 is columnar in the thickness direction of the N-type silicon substrate. Is provided. Of the first vertical conductor 31 and the second vertical conductor 32 constituting the pair of current paths, the first vertical conductor 31 passes through the N-type semiconductor region 111, and the second vertical conductor 32 passes through the PN-type semiconductor substrate 1. Also in this case, since the appearance can be a simple TSV structure in which the first vertical conductor 31 and the second vertical conductor 32 are penetrated in the thickness direction of the silicon substrate, the advantages of the TSV structure can be maximized.
図６及び図７は、本発明に係る配線基板の更に別の実施の形態を示す。この実施の形態では、第１縦導体３１及び第２縦導体３２を一対とする複数対（Ｑ１１、Ｑ１２）〜（Ｑ３１、Ｑ３２）を含んでおり、そのそれぞれは、互いに間隔をおいて、半導体基板１の面内に配置されている。各対（Ｑ１１、Ｑ１２）〜（Ｑ３１、Ｑ３２）のそれぞれは、第１縦導体３１、第２縦導体３２、Ｎ型半導体領域１１２及びＰ型半導体領域１１１を、絶縁層５３１〜５５２によってリング状に囲んだ構造を有している。これにより、各対（Ｑ１１、Ｑ１２）〜（Ｑ３１、Ｑ３２）の相互間において、第１縦導体３１、第２縦導体３２、Ｎ型半導体領域１１２及びＰ型半導体領域１１１の相互干渉を回避することができる。絶縁層５３１〜５５２は、絶縁膜５１，５２と同様に、SIO2膜とSiN膜の積層膜であってもよいし、Ｓｉ微粒子と、液状の有機Ｓｉ化合物とを含む絶縁ペーストを、半導体基板１の厚み方向に形成された溝又は孔等の内部に充填し、硬化させて形成したものであってもよい。 6 and 7 show still another embodiment of the wiring board according to the present invention. In this embodiment, a plurality of pairs (Q11, Q12) to (Q31, Q32) including a pair of the first vertical conductor 31 and the second vertical conductor 32 are included. It is arranged in the plane of the substrate 1. Each of the pairs (Q11, Q12) to (Q31, Q32) includes a first vertical conductor 31, a second vertical conductor 32, an N-type semiconductor region 112, and a P-type semiconductor region 111 in a ring shape by insulating layers 531 to 552. It has a structure surrounded by. This avoids mutual interference between the first vertical conductor 31, the second vertical conductor 32, the N-type semiconductor region 112, and the P-type semiconductor region 111 between the pairs (Q11, Q12) to (Q31, Q32). be able to. The insulating layers 531 to 552 may be a laminated film of an SIO 2 film and an SiN film, like the insulating films 51 and 52, or an insulating paste containing Si fine particles and a liquid organic Si compound is applied to a semiconductor substrate. It may be formed by filling inside a groove or hole formed in the thickness direction of 1 and curing it.
図８及び図９は、本発明に係る配線基板の更に別の実施の形態を示す。この実施の形態では、第１縦導体３１及び第２縦導体３２を一対とする複数対（Ｑ１１〜Ｑ３２）を含んでおり、そのそれぞれは、互いに間隔をおいて、半導体基板１の面内に配置されている。各対（Ｑ１１〜Ｑ３２）のうち、対（Ｑ１１、Ｑ１２、Ｑ１３）のそれぞれは、第１縦導体３１、第２縦導体３２、Ｎ型半導体領域１１２及びＰ型半導体領域１１１を、絶縁層５３１，５４１、５５１によってリング状に囲んだ構造を有している。 8 and 9 show still another embodiment of the wiring board according to the present invention. In this embodiment, a plurality of pairs (Q11 to Q32) each including a first vertical conductor 31 and a second vertical conductor 32 are included, and each of them is spaced from each other within the plane of the semiconductor substrate 1. Has been placed. Of each pair (Q11 to Q32), each of the pair (Q11, Q12, Q13) includes a first vertical conductor 31, a second vertical conductor 32, an N-type semiconductor region 112, and a P-type semiconductor region 111, and an insulating layer 531. , 541, 551 have a ring-shaped structure.
一方、対（Ｑ１２、Ｑ２２、Ｑ３２）のそれぞれは、第１縦導体３１の周りを絶縁層１１３によって覆い、第２縦導体３２の周りを絶縁層１１４によって覆ってある。
絶縁層１１３、１１４は、絶縁膜５１，５２と同様に、SIO2膜とSiN膜の積層膜であってもよいし、Ｓｉ微粒子と、液状の有機Ｓｉ化合物とを含む絶縁ペーストを、半導体基板１の厚み方向に形成された溝又は孔等の内部に充填し、硬化させて形成したものであってもよい。
On the other hand, in each of the pair (Q12, Q22, Q32), the first vertical conductor 31 is covered with the insulating layer 113, and the second vertical conductor 32 is covered with the insulating layer 114.
The insulating layers 113 and 114 may be a laminated film of an SIO 2 film and an SiN film, similarly to the insulating films 51 and 52, or an insulating paste containing Si fine particles and a liquid organic Si compound is applied to a semiconductor substrate. It may be formed by filling inside a groove or hole formed in the thickness direction of 1 and curing it.
図６〜図９に示した配線基板は、例えば、図１０に示したような三次元積層電子デバイスの構成部品として用いることができる。図１０に示した三次元積層電子デバイスは、ボール・グリッド１５を有するインターポーザ１３の上に、複数の半導体チップ１７１〜１７５の積層体１７を搭載した構造となっている。半導体チップ１７１〜１７５の数は任意である。本発明に係る配線基板は、インターポーザ１３に適用できることは勿論のこと、半導体チップ１７１〜１７５に適用することもできる。半導体チップ１７１〜１７５には、システムLSI、メモリLSI、ロジック回路、メモリ回路、センサーモジュル又は光電気モジュール等、半導体素子を組み込んであって、スパイクノイズやインパルスノイズに弱点を持つ電子部品が広く含まれる。 The wiring boards shown in FIGS. 6 to 9 can be used as components of a three-dimensional multilayer electronic device as shown in FIG. 10, for example. The three-dimensional laminated electronic device shown in FIG. 10 has a structure in which a laminated body 17 of a plurality of semiconductor chips 171 to 175 is mounted on an interposer 13 having ball grids 15. The number of semiconductor chips 171 to 175 is arbitrary. The wiring board according to the present invention can be applied not only to the interposer 13 but also to the semiconductor chips 171 to 175. The semiconductor chips 171 to 175 include a wide range of electronic components that incorporate a semiconductor element such as a system LSI, a memory LSI, a logic circuit, a memory circuit, a sensor module, or a photoelectric module and have weak points against spike noise and impulse noise. It is.
以上、好ましい実施例を参照して本発明を詳細に説明したが、本発明はこれらに限定されるものではなく、当業者であれば、その基本的技術思想および教示に基づき、種々の変形例を想到できることは自明である。 The present invention has been described in detail with reference to the preferred embodiments. However, the present invention is not limited to these embodiments, and various modifications can be made by those skilled in the art based on the basic technical idea and teachings. It is self-evident that
１ 半導体基板
１１１ Ｎ型半導体領域
１１２ Ｐ型半導体領域
３１ 第１縦導体
３２ 第２縦導体
ＺＤ ツェナー・ダイオード
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 111 N type semiconductor region 112 P type semiconductor region 31 1st vertical conductor 32 2nd vertical conductor ZD Zener diode
Claims (3)
前記ツェナー・ダイオードは、Ｎ型半導体領域及びＰ型半導体領域が、前記半導体基板によって構成され、ＰＮ接合が前記半導体基板の厚み方向に延びており、
前記第１縦導体及び第２縦導体は、前記半導体基板を厚み方向に貫通し、その一方が前記Ｎ型半導体領域に接触し、他方がＰ型半導体領域に接触する、
配線基板。 A wiring board including a semiconductor substrate, a Zener diode, and a first vertical conductor and a second vertical conductor constituting a pair of current paths,
In the Zener diode, an N-type semiconductor region and a P-type semiconductor region are constituted by the semiconductor substrate, and a PN junction extends in the thickness direction of the semiconductor substrate.
The first vertical conductor and the second vertical conductor penetrate the semiconductor substrate in the thickness direction, one of which is in contact with the N-type semiconductor region and the other is in contact with the P-type semiconductor region.
Wiring board.
前記配線基板は、請求項１又は２に記載されたものでなり、
前記半導体デバイスは、前記配線基板の上に搭載され、前記縦導体の一端と電気的に接続されている、
電子デバイス。 An electronic device including a wiring board and a semiconductor device,
The wiring board is the one described in claim 1 or 2,
The semiconductor device is mounted on the wiring board and electrically connected to one end of the vertical conductor.
Electronic devices.
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