JP5824929B2 - Method for manufacturing optical semiconductor element - Google Patents
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Description
本発明は、光半導体素子の製造方法に関するものであり、例えば、光通信に用いられる単結晶半導体層を導波路コアに用いたリブ型光導波路デバイスにおける製造工程を削減するための構造に関するものである。 The present invention relates to a method for manufacturing an optical semiconductor element , for example, a structure for reducing a manufacturing process in a rib-type optical waveguide device using a single crystal semiconductor layer used for optical communication as a waveguide core. is there.
変調信号である電気信号を光信号に変換する光変調器や、減衰量を表わす電気信号に応じて光信号を減衰させる光減衰器等の光デバイスは、近年の光通信分野において、重要な役割を果たしている。近年の光通信技術の進展とともにこれらの光デバイスは、高性能化及び小型化が求められている。 Optical devices such as an optical modulator that converts an electrical signal, which is a modulation signal, into an optical signal and an optical attenuator that attenuates an optical signal in accordance with an electrical signal that represents an attenuation amount have an important role in recent optical communication fields. Plays. With the progress of optical communication technology in recent years, these optical devices are required to have high performance and miniaturization.
特に、波長多重方式を用いた光通信においては、各波長チャンネルの光強度を等しくすることが重要となり、そのためには、光ファイバーに可変光減衰器を接続する必要がある。このよう光変調器や光減衰器を構成するものとして、マッハツェンダ型光干渉計が知られている(例えば、特許文献1参照)。 In particular, in optical communication using the wavelength division multiplexing method, it is important to equalize the light intensity of each wavelength channel. For this purpose, it is necessary to connect a variable optical attenuator to the optical fiber. A Mach-Zehnder optical interferometer is known as a component of such an optical modulator or optical attenuator (see, for example, Patent Document 1).
近年、このような光デバイスを、電子回路が構成でき、安価で大規模な集積技術が進んだSiプロセスを適用して極微小なシリコン光導波路を用いて実現することが提案されている(例えば、特許文献2参照)。このシリコン光導波路は、一般には、基板貼り合わせ技術で作製したSOI(Siliconon Insulator)基板を用いている。 In recent years, it has been proposed to realize such an optical device using an extremely small silicon optical waveguide by applying an Si process in which an electronic circuit can be configured, and an inexpensive and large-scale integration technology has been advanced (for example, , See Patent Document 2). The silicon optical waveguide generally uses an SOI (Silicon Insulator) substrate manufactured by a substrate bonding technique.
SOI基板の単結晶Si層をストライプ状に加工してコアとし、埋込酸化膜(BOX層)を下部クラッド層とし、コアの上にシリコン酸化膜を設けて上部クラッド層を形成している。このシリコン光導波路ではSiとSiO2との高屈折率差を利用し、急峻な曲がり導波路が作製されるため、コアサイズや曲率半径が非常に小さく、集積光デバイスに適しているという特徴がある。 The single crystal Si layer of the SOI substrate is processed into a stripe shape to form a core, the buried oxide film (BOX layer) is used as a lower clad layer, and a silicon oxide film is provided on the core to form an upper clad layer. Since this silicon optical waveguide uses a high refractive index difference between Si and SiO 2 to produce a steeply curved waveguide, the core size and the radius of curvature are very small, making it suitable for integrated optical devices. is there.
このような光デバイスは、大量生産による安価な光素子が実現できるため、光ネットワークや光インターコネクションなどの光通信に用いられる光導波路型機能素子、特に光の強度・位相を変化させる光変調器や光スイッチとして採用されている(例えば、非特許文献1或いは非特許文献2参照)。
Since such optical devices can realize inexpensive optical elements by mass production, optical waveguide type functional elements used for optical communications such as optical networks and optical interconnections, especially optical modulators that change the intensity and phase of light Or as an optical switch (for example, see Non-Patent
特に、電気駆動型のSi導波路型光変調器・スイッチは、小型で、大規模集積が可能であるため、フォトニックネットワークの基本素子と位置づけられる。ここで、図13を参照して、シリコン細線導波路のようなnmオーダーの細線導波路を用いた光変調器・スイッチを説明する。 In particular, an electrically driven Si waveguide type optical modulator / switch is small and can be integrated on a large scale, and thus is positioned as a basic element of a photonic network. Here, with reference to FIG. 13, an optical modulator / switch using a nano-order thin wire waveguide such as a silicon thin wire waveguide will be described.
図13は、従来のマッハツェンダ型干渉計を有した光干渉型スイッチの説明図であり、図13(a)は概念的平面図であり、図13(b)はリブ導波路型位相シフタの光軸に垂直な断面図である。ここでは、2つのリブ導波路型位相シフタを構成する第1アーム導波路723及び第2アーム導波路724が2つの2入力2出力の光カプラ722,725により結合してなるマッハツェンダ型干渉計を有した光干渉型スイッチとして示している。なお、符号721は入力導波路であり、符号726は出力導波路である。
FIG. 13 is an explanatory view of an optical interference switch having a conventional Mach-Zehnder interferometer, FIG. 13 (a) is a conceptual plan view, and FIG. 13 (b) is an optical diagram of a rib waveguide type phase shifter. It is sectional drawing perpendicular | vertical to an axis | shaft. Here, the Mach-Zehnder the
2つのリブ導波路型位相シフタは、SiO2からなる下部クラッド層71上に設けた単結晶Siコア72の両側に互いに導電型の異なるスラブ導波路部73,741,742を備えている。なお、符号76〜78は電極であり、符号75は上部クラッド層である。
The two rib waveguide type phase shifters include
各スラブ導波路部73,741,742は、光損失を低く抑え、かつ電気抵抗を下げるため、単結晶Siコア72の近傍ではドーピング濃度を低く、導波路から離れた位置ではドーピング濃度を高くしたドーピングプロファイルが用いられる(例えば、非特許文献3参照)。
Each
しかし、上述のドーピングプロファイルを得るためには、図14に示すように、低不純物濃度領域に対するイオン注入工程と、高不純物濃度に対するイオン注入工程を、p型及びn型について合計4度行う工程を経る必要があり、工程が複雑であった。即ち、従来、高性能な光変調器・スイッチを簡易な工程で製作することができないという問題がある。 However, in order to obtain the above-described doping profile, as shown in FIG. 14, the step of performing the ion implantation step for the low impurity concentration region and the ion implantation step for the high impurity concentration for the p-type and n-type a total of four times. The process was complicated. That is, there is a problem that a high-performance optical modulator / switch cannot be manufactured by a simple process.
したがって、本発明は、イオン注入工程を削減して、簡易な製造工程で光半導体素子を製造することを目的とする。 Accordingly, an object of the present invention is to manufacture an optical semiconductor element with a simple manufacturing process by reducing the ion implantation process.
開示する一観点からは、誘電体からなる下部クラッド層上に前記下部クラッド層の屈折率より高屈折率の単結晶半導体層を形成する工程と、前記単結晶半導体層に並行する2本のストライプ状の溝部を形成してスラブ導波路部とし、前記スラブ導波路部に挟まれた領域を導波路コアとするとともに、前記スラブ導波路部を挟んだ反対側の領域を隆起領域とする工程と、一方の前記スラブ導波路部とそれに接する隆起領域とに選択的に注入イオン分布のピークが、前記スラブ導波路部の厚さよりも深い位置となり且つ前記隆起領域の厚さよりも浅い位置になる条件でp型の不純物をイオン注入する第1のイオン注入工程と、他方の前記スラブ導波路部とそれに接する隆起領域とに選択的に注入イオン分布のピークが、前記スラブ導波路部の厚さよりも深い位置となり且つ前記隆起領域の厚さよりも浅い位置になる条件でn型の不純物をイオン注入する第2のイオン注入工程と、前記第1のイオン注入工程及び前記第2のイオン注入工程で注入した前記不純物を活性化して前記各隆起領域の不純物濃度が前記各スラブ導波路部の不純物濃度より高くなるpin接合構造を形成する熱処理工程とを有することを特徴とする光半導体素子の製造方法が提供される。 According to one aspect of the disclosure, a step of forming a single crystal semiconductor layer having a refractive index higher than that of the lower clad layer on the lower clad layer made of a dielectric, and two stripes parallel to the single crystal semiconductor layer Forming a slab waveguide portion to form a slab waveguide portion, a region sandwiched between the slab waveguide portions as a waveguide core, and a region opposite to the slab waveguide portion as a raised region; and The condition that the peak of ion distribution selectively implanted in one of the slab waveguide portions and the raised region adjacent thereto is a position deeper than the thickness of the slab waveguide portion and shallower than the thickness of the raised region. In the first ion implantation step of ion-implanting p-type impurities and the other slab waveguide portion and the raised region in contact with the other, the peak of the implanted ion distribution is the thickness of the slab waveguide portion. A second ion implantation step of ion-implanting n-type impurities under conditions that are deeper and shallower than the thickness of the raised region, and the first ion implantation step and the second ion implantation step. And a heat treatment step of activating the impurity implanted in step (1) to form a pin junction structure in which the impurity concentration of each raised region is higher than the impurity concentration of each slab waveguide portion. A method is provided.
開示の光半導体素子の製造方法によれば、イオン注入工程を削減して、簡易な製造工程で光半導体素子を製造することが可能になる。 According to the disclosed method for manufacturing an optical semiconductor element, it is possible to reduce the ion implantation process and manufacture the optical semiconductor element with a simple manufacturing process.
ここで、図1及び図2を参照して、本発明の実施の形態の光半導体素子を説明する。図1は本発明の実施の形態の光半導体素子の概念的断面図である。誘電体からなる下部クラッド層11上設けた単結晶半導体からなる導波路コア12と、導波路コア12の両側に設けた低不純物濃度のp型のスラブ導波路部13と低不純物濃度のn型のスラブ導波路部14により光導波路を形成する。
Here, with reference to FIG.1 and FIG.2, the optical semiconductor element of embodiment of this invention is demonstrated. FIG. 1 is a conceptual cross-sectional view of an optical semiconductor device according to an embodiment of the present invention. A
また、スラブ導波路部13,14の端部には高不純物濃度の隆起領域15,16を設け、誘電体からなる上部クラッド層17を設けた後、隆起領域15,16に達する電極18,19を設ける。この場合、隆起領域15,16の直下の下部クラッド層11の中の不純物濃度は、スラブ導波路部13,14の直下の不純物濃度より低濃度になる。
Further, raised
この場合の下部クラッド層11はどのように形成しても良いが、典型的には基板貼り合わせ技術で形成したSOI基板を構成する埋込酸化膜(BOX層)を用い、単結晶半導体としては、その上に形成されるSi1−xGex(但し、0≦x≦0.3)を用いる。
The
なお、下部クラッド層11を形成する基板としては、石英、GaAs、InPなどの基板を用いて良いが、Si基板は低コスト、ドライバ等の電子回路との集積が可能などの利点を有するため好ましい。また、単結晶半導体としては、InP、GaAs及びこれらの混晶を用いても良く、通信波長帯の信号光に対して透明であれば、Si1−xGexと同様の効果が得られる.
A substrate such as quartz, GaAs, or InP may be used as the substrate on which the
図2は、本発明の実施の形態の光半導体素子の製造工程の説明図である。まず、図2(a)に示すように、SiO2等のハードマスク1をマスクとして下部クラッド層11上に設けた単結晶半導体層をエッチングしてストライプ状の2本の平行な溝を形成することによって、導波路コア12とスラブ導波路13,14と隆起領域15,16を形成する。
FIG. 2 is an explanatory diagram of the manufacturing process of the optical semiconductor device according to the embodiment of the present invention. First, as shown in FIG. 2A, the single crystal semiconductor layer provided on the
次いで、図2(b)に示すように、レジストパターン2をマスクとして、一方の側のスラブ導波路部13と隆起領域15に、スラブ導波路部13の厚さよりも深い位置となり且つ隆起領域15の厚さよりも浅い位置になる条件でPイオン3等のn型不純物を注入する。
Next, as shown in FIG. 2B, with the resist
次いで、図2(c)に示すように、レジストパターン4をマスクとして、他方の側のスラブ導波路部14と隆起領域16に、スラブ導波路部14の厚さよりも深い位置となり且つ隆起領域16の厚さよりも浅い位置になる条件でBイオン5等のp型不純物を注入する。
Next, as shown in FIG. 2C, with the resist
次いで、注入されたイオンを活性化して均一に拡散させ、単結晶半導体層の結晶性を回復させる熱処理を行う。この時、誘電体からなる下部クラッド層11内に注入されたイオンは、単結晶半導体層中には拡散せず、ドーパントとして寄与しない。
Next, heat treatment for activating and uniformly diffusing the implanted ions to recover the crystallinity of the single crystal semiconductor layer is performed. At this time, ions implanted in the
イオン注入の注入エネルギーや結晶格子のエネルギー状態はある程度の分布を持っており、注入深さはある程度分布するので、単結晶半導体層中のドーピング濃度は注入量、注入エネルギー、単結晶半導体層の厚さで制御できる。 Since the implantation energy of the ion implantation and the energy state of the crystal lattice have a certain distribution and the implantation depth is distributed to some extent, the doping concentration in the single crystal semiconductor layer depends on the implantation amount, the implantation energy, and the thickness of the single crystal semiconductor layer. It can be controlled.
このように、単結晶半導体層に厚さの異なる領域を設けることによって、一回のイオン注入で2通り以上のドーピング濃度が実現でき、それによって、製造工程数を減らすことができる。即ち、従来プロセスでは4回のイオン注入を必要としたが、本発明では半分の2回で良く、工程の簡略化が実現できる。 In this manner, by providing regions having different thicknesses in the single crystal semiconductor layer, two or more doping concentrations can be realized by one ion implantation, whereby the number of manufacturing steps can be reduced. That is, in the conventional process, four times of ion implantation are required. However, in the present invention, half of the ion implantation is sufficient, and the process can be simplified.
なお、このようなドーピングプロファイルを得るためには、スラブ導波路部の膜厚とイオン注入エネルギーとの関係において、
注入イオンエネルギー(keV)>スラブ導波路部の膜厚(nm)/(1.5×注入イオンの原子量)
の関係を満たすイオンエネルギーとする必要がある。
In order to obtain such a doping profile, in the relationship between the film thickness of the slab waveguide portion and the ion implantation energy,
Implanted ion energy (keV)> Slab waveguide thickness (nm) / (1.5 × atomic weight of implanted ion)
It is necessary to make the ion energy satisfying this relationship.
次に、図3乃至図7を参照して、本発明の実施例1の光変調素子の製造工程を説明する。まず、図3(a)に示すように、基板貼り合わせ技術により作製したSOI基板20を用意する。SOI基板20は、Si基板21に埋込SiO2膜22を介して厚さが250nmの単結晶Si層23が設けられており、埋込SiO2膜22が下部クラッド層となる。
Next, with reference to FIG. 3 to FIG. 7, the manufacturing process of the light modulation element of Example 1 of the present invention will be described. First, as shown in FIG. 3A, an
次いで、図3(b)に示すように、SiO2からなるハードマスク24をマスクとして、HBrガスを用いたRIE(50mTorr,200W)により単結晶Si層23をエッチングしてSiコア25、スラブ導波路部26,27及び隆起領域28,29を形成する。この場合のSiコア25の幅は、500nmであり、スラブ導波路部26,27の厚さは50nmで幅は1μmとする。
Next, as shown in FIG. 3B, with the
次いで、図3(c)に示すように、ハードマスク24を除去したのち、新たなレジストパターン30を形成し、このレジストパターン30をマスクとしてスラブ導波路部26及び隆起領域28にPをイオン注入する。この時、スラブ導波路部26の厚さよりも深い位置となり且つ隆起領域28の厚さよりも浅い位置になる条件、例えば、100keVの加速エネルギーで5×1014cm−2のドーズ量で注入する。
Next, as shown in FIG. 3C, after removing the
図5はPイオンのイオン注入プロファイルであり、図5(a)に示すように、スラブ導波路部26におけるピーク位置は埋込SiO2膜22の内部になる。一方、図5(b)に示すように、隆起領域28におけるピーク位置は隆起領域28の内部となり、隆起領域28中の不純物濃度の方が高くなる。
FIG. 5 shows an ion implantation profile of P ions. As shown in FIG. 5A, the peak position in the
次いで、図4(d)に示すように、レジストパターン30を除去したのち、新たなレジストパターン31を形成し、このレジストパターン31をマスクとしてスラブ導波路部27及び隆起領域29にBをイオン注入してpin型のダイオードとする。この時も、スラブ導波路部27の厚さよりも深い位置となり且つ隆起領域29の厚さよりも浅い位置になる条件、例えば、40keVの加速エネルギーで、5×1014cm−2のドーズ量で注入する。
Next, as shown in FIG. 4D, after the resist
図6はBイオンのイオン注入プロファイルであり、図6(a)に示すように、スラブ導波路部27におけるピーク位置は埋込SiO2膜22の内部になる。一方、図6(b)に示すように、隆起領域29におけるピーク位置は隆起領域29の内部となり、隆起領域29中の不純物濃度の方が高くなる。
FIG. 6 shows an ion implantation profile of B ions. As shown in FIG. 6A, the peak position in the
次いで、レジストパターン31を除去したのち、窒素雰囲気中で1000℃で15分間の熱処理を行って注入した不純物を活性化するとともに、Siの結晶性を回復する。図7は熱処理後の不純物濃度プロファイルであり、スラブ導波路部26のP濃度は2.8×1018cm−3となり、隆起領域28のP濃度は1.6×1019cm−3となる。一方、スラブ導波路部27のB濃度は2.2×1018cm−3となり、隆起領域29のB濃度は1.6×1019cm−3となる。
Next, after removing the resist
最後に、図4(e)に示すように、上部クラッド層32を兼ねる層間膜として、SiH4:20%/He:80%+N2Oを原料ガスとするCVD法により、790℃において、1μmの厚さのSiO2膜を堆積させる。
Finally, as shown in FIG. 4E, the interlayer film also serving as the
次いで、レジストパターン(図示は省略)をマスクとして、CF4ガスを用いたRIE(100mToor,300W)により上部クラッド層32となるSiO2膜をエッチングして、隆起領域28,29に達するコンタクトホールを形成する。
Next, using the resist pattern (not shown) as a mask, the SiO 2 film to be the
次いで、スパッタリング法により1μmの厚さにAl膜を堆積したのち、レジストパターン(図示は省略)をマスクとしてCl2ガスを用いたRIEによりAl膜をエッチングすることによって電極33,34を形成する。
Next, after depositing an Al film to a thickness of 1 μm by sputtering,
このように、本発明の実施例1においては、Siコアの両側の領域に厚さの違いを設けているので、p型とn型の一度ずつのイオン注入工程によって、異なった不純物濃度プロファイルを実現することができる。それによって、Siコア近傍の不純物濃度が低いので光学的損失が少なくなり、隆起領域では不純物濃度が高いので電気抵抗を低減することができる。 As described above, in Example 1 of the present invention, since the difference in thickness is provided in the regions on both sides of the Si core, different impurity concentration profiles are obtained by the p-type and n-type ion implantation processes once. Can be realized. Thereby, since the impurity concentration in the vicinity of the Si core is low, the optical loss is reduced, and since the impurity concentration is high in the raised region, the electric resistance can be reduced.
次に、図8を参照して、本発明の実施例2の光半導体素子を説明する。図8は、本発明の実施例2の光半導体素子の概念的断面図であり、スラブ導波路部26,27の膜厚を隆起領域28,29に向かって徐々に膜厚が厚くなるよう変化するテーパ部35,36を設けたものである。
Next, with reference to FIG. 8, the optical semiconductor element of Example 2 of this invention is demonstrated. FIG. 8 is a conceptual cross-sectional view of an optical semiconductor device according to Example 2 of the present invention, in which the thickness of the
この本発明の実施例2においても、一度のイオン注入によって、連続的に変化するドーピング濃度プロファイルが得られる。なお、テーパ部35,36を形成するためには、平坦なスラブ導波路部26,27を垂直性の高いエッチング条件で形成したのち、テーパ部35,36を傾斜がつくエッチング条件で形成すれば良い。
Also in the second embodiment of the present invention, a continuously changing doping concentration profile is obtained by one ion implantation. In order to form the tapered
次に、図9乃至図12を参照して、本発明の実施例3のマッハツェンダ型干渉計を有した光干渉型スイッチを説明する。まず、図9(a)に示すように、実施例1と同様に、基板貼り合わせ技術により作製したSOI基板40を用意する。SOI基板40は、Si基板41に埋込SiO2膜42を介して厚さが50nmの単結晶Si層43、厚さが200nmの単結晶Si0.9Ge0.1層44が設けられている。
Next, an optical interference type switch having a Mach-Zehnder interferometer according to a third embodiment of the present invention will be described with reference to FIGS. First, as shown in FIG. 9A, an
次いで、図9(b)及び図9(c)に示すように、ハードマスク45をマスクとしてHBrガスを用いたRIE(51mTorr,200W)により単結晶Si0.9Ge0.1層44及び単結晶Si層43をエッチングする。この時、単結晶Si層44を25nm〜50nm残すようにエッチングして導波路コア46とスラブ導波路部471〜482と隆起領域49〜51とを形成する。
Next, as shown in FIGS. 9B and 9C, the single crystal Si 0.9 Ge 0.1 layer 44 and the single crystal are formed by RIE (51 mTorr, 200 W) using HBr gas with the
なお、図9(b)は平面図であり、図9(c)は図9(b)におけるA−A′を結ぶ一点鎖線に沿った概略的断面図であり、ここでは、導波路コア46は、マッハツェンダ型光干渉計の入力導波路461、2入力2出力の光カプラ462,465、第1アーム導波路463、第2アーム導波路464、及、出力導波路466となる。
FIG. 9B is a plan view, and FIG. 9C is a schematic cross-sectional view along the alternate long and short dash line connecting AA ′ in FIG. 9B. Here, the
次いで、図10(d)に示すように、ハードマスク45を除去したのち、新たなレジストパターン52を形成し、このレジストパターン52をマスクとしてスラブ導波路部471,472及び隆起領域49の露出部にPをイオン注入する。この時のイオン注入条件は、100keVの加速エネルギーで5×1014cm−2のドーズ量とする。
Next, as shown in FIG. 10D, after the
次いで、図10(e)に示すように、レジストパターン52を除去したのち、新たなレジストパターン53を形成し、このレジストパターン53をマスクとしてスラブ導波路部481,482及び隆起領域50,51の露出部にBをイオン注入する。この時のイオン注入条件は、40keVの加速エネルギーで5×1014cm−2のドーズ量とする。
Next, as shown in FIG. 10E, after the resist
次いで、レジストパターン53を除去したのち、窒素雰囲気中で1000℃で15分間のアニールを行って注入したB及びPの活性化を行って電極領域とする。 Next, after removing the resist pattern 53, annealing is performed at 1000 ° C. for 15 minutes in a nitrogen atmosphere to activate the implanted B and P to form electrode regions.
次いで、図10(f)に示すように、上部クラッド層を兼ねる層間膜として、SiH4:20%/He:80%+N2Oを原料ガスとするCVD法により、790℃において、1μmの厚さのSiO2膜54を堆積させる。 Next, as shown in FIG. 10 (f), as an interlayer film also serving as an upper cladding layer, a thickness of 1 μm is obtained at 790 ° C. by a CVD method using SiH 4 : 20% / He: 80% + N 2 O as a source gas. A SiO 2 film 54 is deposited.
次いで、図11(g)に示すように、レジストパターン55をマスクとして、CF4ガスを用いたRIE(100mToor,300W)によりSiO2膜54をエッチングして、高不純物濃度の隆起領域51〜53に達するコンタクトホール56〜58を形成する。
Next, as shown in FIG. 11G, the SiO 2 film 54 is etched by RIE (100 mToor, 300 W) using CF 4 gas using the resist
次いで、図11(h)に示すように、スパッタリング法により1μmの厚さにAl膜を堆積したのち、レジストパターン59をマスクとしてCl2ガスを用いたRIEによりAl膜をエッチングすることによって電極60〜62を形成する。
Next, as shown in FIG. 11 (h), after depositing an Al film to a thickness of 1 μm by sputtering, the Al film is etched by RIE using Cl 2 gas using the resist
最後に、図12(i)及び図12(j)に示すように、レジストマスク59を除去することによって、本発明の実施例3のマッハツェンダ型干渉計を有した光干渉型スイッチの基本構造が完成する。なお、図12(i)は平面図であり、図12(j)は図12(i)におけるA−A′を結ぶ一点鎖線に沿った概略的断面図である。また、Al膜を堆積させる前にCoを堆積させ、アニールを行ってシリサイド層を予め形成しておいても良い。
Finally, as shown in FIGS. 12 (i) and 12 (j), the basic structure of the optical interference switch having the Mach-Zehnder interferometer according to the third embodiment of the present invention is obtained by removing the resist
この電極60と電極61との間と、電極61と電極62との間に異なった電圧を印加することによって第1アーム導波路463と第2アーム導波路464に異なった電流を注入する。その結果、屈折率変化が異なった値となり、第1アーム導波路463を伝搬する光と第2アーム導波路464を伝搬する光に位相差ができるので、光干渉計として動作することになる。
Injecting a between the
以上、本発明の各実施例を説明してきたが、各実施例に示した材質、サイズ、製造方法は一例であり、本発明の効果を損なわない範囲で各種の変更が可能である。例えば、導波路コア領域について、幅、高さはシングルモード性を保つ範囲で変化しても、本発明の効果を変わらずに得ることができる。また、スラブ導波路部の幅はスポットサイズを変化させない範囲で変化させても、本発明の効果が変わらずに得られる。 As mentioned above, although each Example of this invention was described, the material, size, and manufacturing method which were shown to each Example are examples, and various changes are possible in the range which does not impair the effect of this invention. For example, the effect of the present invention can be obtained without changing the width and height of the waveguide core region even if the width and height are changed within a range that maintains the single mode property. Further, even if the width of the slab waveguide portion is changed within a range in which the spot size is not changed, the effect of the present invention can be obtained without changing.
また、イオン注入エネルギーをPについて100keV、Bについて40keVとしたが、これについては、設計の範囲で変更を加えることができる。但し、濃度が低くなると導波路コア部分へのキャリア注入量が減り、濃度が高くなると光損失が増えることを考慮し、ドーズ量は5×1014cm−2〜5×1015cm−2程度が好ましい。
The ion implantation energy is set to 100 keV for P and 40 keV for B. However, this can be changed within the design range. However, the dose amount is about 5 × 10 14
1 ハードマスク
2 レジストパターン
3 Pイオン
4 レジストパターン
5 Bイオン
11 下部クラッド層
12 導波路コア
13,14 スラブ導波路部
15,16 隆起領域
17 上部クラッド層
18,19 電極
20,40 SOI基板
21,41 Si基板
22,42 埋込SiO2膜
23 単結晶Si層
24,45 ハードマスク
30,31,52,53,55,59 レジストパターン
25 Siコア
26,27 スラブ導波路部
28,29 隆起領域
32 上部クラッド層
33,34 電極
35,36 テーパ部
43 単結晶Si層
44 単結晶Si0.9Ge0.1層
46 導波路コア
461 入力導波路
462,465 光カプラ
463 第1アーム導波路
464 第2アーム導波路
466 出力導波路
471,472,481,482 スラブ導波路部
49〜51 隆起領域
54 SiO2膜
56〜58 コンタクトホール
60〜62 電極
71 下部クラッド層
72 単結晶Siコア
721 入力導波路
722,725 光カプラ
723 第1アーム導波路
724 第2アーム導波路
726 出力導波路
73,741,742 スラブ導波路部
75 上部クラッド層
76〜78 電極
79,81,83,85 レジストパターン
80,84 p型不純物
82,86 n型不純物
DESCRIPTION OF
Claims (5)
前記単結晶半導体層に、並行する2本のストライプ状の溝部を形成してスラブ導波路部とし、前記スラブ導波路部に挟まれた領域を導波路コアとするとともに、前記スラブ導波路部を挟んだ前記導波路コアと反対側の領域を隆起領域とする工程と、
一方の前記スラブ導波路部とそれに接する前記隆起領域とに、注入イオン分布のピークが、前記スラブ導波路部の厚さよりも深い位置となり且つ前記隆起領域の厚さよりも浅い位置になる条件でp型の不純物をイオン注入する第1のイオン注入工程と、
他方の前記スラブ導波路部とそれに接する隆起領域とに、注入イオン分布のピークが、前記スラブ導波路部の厚さよりも深い位置となり且つ前記隆起領域の厚さよりも浅い位置になる条件でn型の不純物をイオン注入する第2のイオン注入工程と、
前記第1のイオン注入工程及び前記第2のイオン注入工程で注入した前記不純物を活性化して前記各隆起領域の不純物濃度が前記各スラブ導波路部の不純物濃度より高くなるpin接合構造を形成する熱処理工程と
を有することを特徴とする光半導体素子の製造方法。 Forming a single crystal semiconductor layer having a refractive index higher than that of the lower cladding layer on the lower cladding layer made of a dielectric;
Two parallel stripe-shaped groove portions are formed in the single crystal semiconductor layer to form a slab waveguide portion, a region sandwiched between the slab waveguide portions is used as a waveguide core, and the slab waveguide portion is Forming a region opposite to the sandwiched waveguide core as a raised region;
On the condition that one of the slab waveguide portion and the raised region adjacent thereto has a peak of an implanted ion distribution at a position deeper than the thickness of the slab waveguide portion and shallower than the thickness of the raised region. A first ion implantation step of ion-implanting a type impurity;
In the other slab waveguide part and the raised region in contact therewith, the n-type is provided under the condition that the peak of the implanted ion distribution is at a position deeper than the thickness of the slab waveguide part and shallower than the thickness of the raised area. A second ion implantation step of ion implanting impurities of
The impurity implanted in the first ion implantation step and the second ion implantation step is activated to form a pin junction structure in which the impurity concentration in each raised region is higher than the impurity concentration in each slab waveguide portion. A method for manufacturing an optical semiconductor element, comprising: a heat treatment step.
前記2本の光導波路をマッハツェンダ型光干渉計の2本のアーム導波路とすることを特徴とする請求項1または請求項2に記載の光半導体素子の製造方法。 Two optical waveguides having a slab waveguide portion formed with the pin junction structure and a waveguide core are provided in parallel,
Method for manufacturing an optical semiconductor device according to claim 1 or claim 2, characterized in that said two optical waveguides and two arm waveguides of the Mach-Zehnder optical interferometer.
注入イオンエネルギー(keV)>スラブ導波路部の膜厚(nm)/(1.5×注入イオンの原子量) The film thickness of the slab waveguide portion and the ion implantation energy of ions implanted in the first ion implantation step and the second ion implantation step satisfy the following relationship: The manufacturing method of the optical-semiconductor element of any one of Claim 4.
Implanted ion energy (keV)> Slab waveguide thickness (nm) / (1.5 × atomic weight of implanted ion)
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