JP5820567B2 - Analysis system and semiconductor device - Google Patents
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Description
本願は、LSI等の半導体装置の解析システム及び半導体装置に関する。 The present application relates to an analysis system for a semiconductor device such as an LSI and the semiconductor device.
従来、LSIを含んだシステムの開発において、ソフトウェア開発の視点から、プログラムカウンタ、フラグレジスタ、メモリ領域などを、ICE(In-Circuit Emulator)を介してモニタすることで動作解析が行われている。また、ハードウェア開発の視点からは、ボード上の主要信号をロジックアナライザ、オシロスコープ等でモニタすることで信号の変化の解析が行われている。 Conventionally, in the development of a system including an LSI, an operation analysis is performed by monitoring a program counter, a flag register, a memory area, and the like via an ICE (In-Circuit Emulator) from the viewpoint of software development. From the viewpoint of hardware development, signal changes are analyzed by monitoring the main signals on the board with a logic analyzer, oscilloscope, or the like.
これに関連して、デバッグの効率を向上させるための構成が提案されている。例えば、イベントの発生毎に、イベントの内容に加えて時間情報をメモリに格納する構成が知られている。 In this connection, a configuration for improving the efficiency of debugging has been proposed. For example, a configuration is known in which time information is stored in a memory in addition to the contents of an event every time an event occurs.
しかしながら、近年の高集積化に伴って一つのLSI上に必要な機能のほとんどが実装された結果、主要信号がチップ内部に集約されてしまい、ロジックアナライザ等で信号をモニタすることができなくなってしまった。これに対して、モニタしたい信号の数だけ専用端子を設けて主要信号をチップ外部に出力することも考えられるが、コストなどの問題がある。 However, with the recent high integration, most of the necessary functions are mounted on a single LSI. As a result, the main signals are gathered inside the chip, making it impossible to monitor signals with a logic analyzer or the like. Oops. On the other hand, it is conceivable to provide dedicated terminals for the number of signals to be monitored and output main signals to the outside of the chip, but there are problems such as cost.
また、イベント発生時の時間情報をチップ内部のメモリ領域に格納する場合、時間の検出精度に応じてカウンタの桁数が増加し、時間情報を格納するために必要となるメモリ領域が増大する。そのため、時間の検出精度を向上させることが困難である。 When the time information at the time of event occurrence is stored in the memory area inside the chip, the number of digits of the counter increases according to the time detection accuracy, and the memory area required for storing the time information increases. Therefore, it is difficult to improve time detection accuracy.
本願は、LSI等の半導体装置内部の信号の遷移を容易に確認することが可能な解析システム及び半導体装置を提供することを目的とする。 An object of the present application is to provide an analysis system and a semiconductor device capable of easily confirming a transition of a signal inside a semiconductor device such as an LSI.
本願に開示されている半導体装置の解析システムは、前記半導体装置の内部において、解析対象となる内部信号が入力され、前記内部信号の遷移を検出すると所定のコードに変換して出力するとともに、前記内部信号の遷移を報知する報知信号を出力する符号化回路と、前記半導体装置の内部において、前記符号化回路から出力される前記コードを格納する内部メモリと、前記半導体装置の外部において、前記符号化回路から出力される前記報知信号が入力され、前記内部信号の遷移タイミングを計時する計時回路と、前記半導体装置の外部において、前記計時回路で計時された時間情報を格納する外部メモリと、を備える。 In the semiconductor device analysis system disclosed in the present application, an internal signal to be analyzed is input inside the semiconductor device, and when a transition of the internal signal is detected, it is converted into a predetermined code and output. An encoding circuit for outputting a notification signal for informing a transition of an internal signal, an internal memory for storing the code output from the encoding circuit inside the semiconductor device, and the code outside the semiconductor device A timing circuit for timing the transition timing of the internal signal, and an external memory for storing time information measured by the timing circuit outside the semiconductor device. Prepare.
開示の半導体装置の解析システム、半導体装置によれば、内部信号の遷移を容易に確認することができ、デバッグの効率を向上させることができる。 According to the disclosed semiconductor device analysis system and semiconductor device, transition of internal signals can be easily confirmed, and debugging efficiency can be improved.
図1は、解析システムの全体構成について、実施形態の一例を示すブロック図である。マイクロコントローラ10は、エンコーダ回路11を備える。エンコーダ回路11には、機能ブロックF1〜F5から出力されるイベント信号1〜5が入力される。エンコーダ回路11は、イベント信号1〜5の遷移を検出すると、イベント番号とイベントトリガとを出力する。
FIG. 1 is a block diagram illustrating an example of an embodiment of the overall configuration of the analysis system. The microcontroller 10 includes an
図2を参照して、エンコーダ回路11におけるイベント番号及びイベントトリガの生成について説明する。図2は、エンコーダ回路11の具体例を示すブロック図である。エンコーダ回路11は、エッジ検出部E1〜E5、エンコード部51、ORゲート52を備える。エッジ検出部E1〜E5には、それぞれイベント信号1〜5が入力される。エッジ検出部E1〜E5は、イベント信号1〜5について立上りエッジ、立下りエッジを検出し、検出結果をエンコード部51、ORゲート52に出力する。
With reference to FIG. 2, the generation of an event number and an event trigger in the
図3を参照して、エッジ検出部E1〜E5におけるエッジの検出について説明する。図3は、エッジ検出部E1〜E5の動作例を示すタイミングチャートである。エッジ検出部は、入力されたイベント信号Aに対して遅延を付加した遅延信号Bを生成し、さらに遅延信号Bについて論理を反転させた遅延反転信号XBを生成する。そして、エッジ検出部は、イベント信号Aと遅延反転信号XBとの論理積をとったAND信号A(XB)を、イベント信号Aの立上りの検出結果とする。また、エッジ検出部は、イベント信号Aと遅延反転信号XBとの否定論理和をとったNOR信号X(A+XB)を、イベント信号Aの立下りの検出結果とする。 With reference to FIG. 3, the edge detection in the edge detection parts E1-E5 is demonstrated. FIG. 3 is a timing chart showing an operation example of the edge detectors E1 to E5. The edge detection unit generates a delay signal B obtained by adding a delay to the input event signal A, and further generates a delayed inverted signal XB obtained by inverting the logic of the delayed signal B. Then, the edge detection unit uses the AND signal A (XB) obtained by ANDing the event signal A and the delayed inversion signal XB as a detection result of the rise of the event signal A. Further, the edge detection unit uses the NOR signal X (A + XB) obtained by taking the negative logical sum of the event signal A and the delayed inverted signal XB as the detection result of the fall of the event signal A.
再び図2を参照して、エンコーダ回路11の説明を続ける。エンコード部51は、エッジ検出部E1〜E5から出力される検出結果を、各イベント信号1〜5の立上り、立下りそれぞれに1対1で対応するエンコード値に変換し、イベント番号として出力する。また、ORゲート52は、エッジ検出部E1〜E5から出力される検出結果の論理和を、イベントトリガとして出力する。
With reference to FIG. 2 again, the description of the
図1に戻り、解析システムの全体構成について説明する。エンコーダ回路11から出力されるイベント番号は、FIFO(First In, First Out)メモリであるメモリ領域12に格納される。エンコーダ回路11から出力されるイベントトリガは、マイクロコントローラ10の外部端子を介して外部計測回路20に入力される。外部計測回路20は、マイクロコントローラ10の内部信号であるイベント信号1〜5の遷移タイミングを把握するために、イベントトリガ入力時の時間を計測し、その時間情報を格納する。外部計測回路20は、CPU13の動きを解析するためにデバッグユニット14との間で制御信号をやり取りし、プログラムカウンタ、フラグレジスタ、メモリ領域などをホストPC30上でモニタ可能にするICEの機能の一部として構成することができる。
Returning to FIG. 1, the overall configuration of the analysis system will be described. The event number output from the
上記の構成を有する解析システムの作用、効果について説明する。図4は、デバッグ時のマイクロコントローラ10内部の動作例を示すタイミングチャートである。イベント信号1がLレベルからHレベルに立ち上がると、前述のように、エンコーダ回路11のエッジ検出部E1が立上りを検出する。その検出結果に基づいて、エンコーダ回路11のエンコード部51は、イベント信号1の立上りに対応付けられたコードである“01h”を、イベント番号として出力する。また、エンコーダ回路11のORゲート52からイベントトリガが出力される。以降も同様にして、各イベント信号1〜5の遷移に応じて、対応するイベント番号とイベントトリガとが出力される。
The operation and effect of the analysis system having the above configuration will be described. FIG. 4 is a timing chart showing an example of the internal operation of the microcontroller 10 during debugging. When the
イベント番号は、前述のように、FIFOメモリであるメモリ領域12に格納される。また、イベントトリガは外部計測回路20に入力され、イベント信号1〜5の遷移タイミングを示す時間情報が格納される。図5は、図4の動作例に対応して、イベント検出時の各データ及びその格納状態の一例を示す図である。図5に示されるように、イベント番号は、出力された順に、FIFOメモリであるメモリ領域12に格納される。また、外部計測回路20は、イベントトリガが入力された時間の計測結果を、イベント信号1〜5の遷移タイミングを示す時間情報として格納する。
As described above, the event number is stored in the
デバッグ対象となる一連の動作が終了した後、メモリ領域12と外部計測回路20とに格納されている各データがホストPC30に取り込まれる。ホストPC30は、取り込んだデータに基づいて信号波形を再現する。図6は、図5のデータを基に、イベント信号1〜5の遷移を再現したホストPC30の画面表示例を示す図である。ホストPC30は、FIFOメモリであるメモリ領域12からイベント番号を取り出し、外部計測回路20の時間情報と順次対応させていく。これにより、ホストPC30は、ロジックアナライザ等によるモニタと同様に、詳細な信号波形を再現する。また、図6に示されるように、一般的なICEの既存機能によってアドレスバスやデータバスの情報を再現し、イベント信号1〜5の遷移と並べて表示するようにしてもよい。
After a series of operations to be debugged are completed, each data stored in the
以上、詳細に説明したように、前記実施形態によれば、イベント番号によってどの信号が遷移したのかを把握し、イベントトリガに基づく時間情報によっていつ遷移したのかを把握する。これにより、LSI内部の信号の遷移を容易に確認することができ、デバッグの効率を向上させることができる。また、前記実施形態では、図5に示されるように、チップ内部に退避するデータとチップ外部に退避するデータとが区別される。データ量(ビット長)の少ないイベント番号は、チップ内部のメモリ領域12に格納される。これにより、解析対象となる信号の数に応じてチップ外部に出力するための専用端子を設ける必要がなくなる。一方、データ量(ビット長)の多いイベント発生時の時間情報は、チップ外部の外部計測回路20に格納される。これにより、マイクロコントローラ10内部に時間情報を格納するためのメモリ領域を設ける必要がなくなる。マイクロコントローラ10はチップ外部にイベントトリガのみを出力すればよく、外部計測回路20次第で時間の検出精度を容易に向上させることができる。前記実施形態によれば、デバッグ専用回路の規模を最小限に抑えることができ、コストアップも抑えることができる。
As described above in detail, according to the above-described embodiment, it is grasped which signal has transitioned according to the event number, and has grasped when the transition has occurred according to the time information based on the event trigger. Thereby, the transition of the signal inside the LSI can be easily confirmed, and the debugging efficiency can be improved. In the embodiment, as shown in FIG. 5, data saved inside the chip is distinguished from data saved outside the chip. Event numbers with a small data amount (bit length) are stored in the
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。 Needless to say, the present invention is not limited to the above-described embodiment, and various improvements and modifications can be made without departing from the spirit of the present invention.
例えば、メモリ領域12はFIFOメモリに限定されない。予め格納順を定めておくなどして、メモリ領域12に格納されるイベント番号と外部計測回路20に格納される時間情報とが互いに対応付けができるような構成であればよい。また、外部計測回路20が計測した時間情報を、ホストPC30に退避するようにしてもよい。
For example, the
その他、各イベント信号1〜5の間でエッジが重なるような場合については、例えば、どの信号を優先するかを予め定めておくようにすればよい。 In addition, in the case where edges overlap between the event signals 1 to 5, for example, it may be determined in advance which signal has priority.
尚、マイクロコントローラ10は、半導体装置の一例である。イベント信号1〜5は、それぞれ内部信号の一例である。イベント番号は、コードの一例である。イベントトリガは、報知信号の一例である。エンコーダ回路11は、符号化回路の一例である。メモリ領域12は、内部メモリの一例である。外部計測回路20は、計時回路及び外部メモリの一例である。エッジ検出部E1〜E5は、エッジ検出部の一例である。エンコード部51は、エンコード部の一例である。ORゲート52は、論理演算部の一例である。
The microcontroller 10 is an example of a semiconductor device. Each of the event signals 1 to 5 is an example of an internal signal. The event number is an example of a code. An event trigger is an example of a notification signal. The
10 マイクロコントローラ
11 エンコーダ回路
12 メモリ領域
13 CPU
14 デバッグユニット
20 外部計測回路
30 ホストPC
51 エンコード部
52 ORゲート
E1〜E5 エッジ検出部
F1〜F5 機能ブロック
10
14
51
Claims (7)
前記半導体装置の内部において、解析対象となる内部信号が入力され、前記内部信号の遷移を検出すると所定のコードに変換して出力するとともに、前記内部信号の遷移を報知する報知信号を出力する符号化回路と、
前記半導体装置の内部において、前記符号化回路から出力される前記コードを格納する内部メモリと、
前記半導体装置の外部において、前記符号化回路から出力される前記報知信号が入力された時間情報に基づき、前記内部信号の遷移タイミングを計時する計時回路と、
前記半導体装置の外部において、前記計時回路で計時された時間情報を格納する外部メモリと、
を備えることを特徴とする解析システム。 A semiconductor device analysis system,
A code for inputting an internal signal to be analyzed in the semiconductor device, converting the internal signal into a predetermined code upon detection of a transition of the internal signal, and outputting a notification signal for informing the transition of the internal signal Circuit and
Inside the semiconductor device, an internal memory for storing the code output from the encoding circuit;
Outside the semiconductor device , based on the time information that the notification signal output from the encoding circuit is input, a timing circuit that measures the transition timing of the internal signal,
Outside the semiconductor device, an external memory for storing time information timed by the timekeeping circuit;
An analysis system comprising:
前記内部信号の各々について立上り、立下りを検出するエッジ検出部と、
前記内部信号の各々の立上り、立下りそれぞれに対応付けられた前記コードを、前記エッジ検出部の検出結果に基づいて出力するエンコード部と、
を備えることを特徴とする請求項1に記載の解析システム。 The encoding circuit includes:
An edge detector for detecting rising and falling for each of the internal signals;
An encoding unit that outputs the code associated with each rising and falling of the internal signal based on a detection result of the edge detection unit;
The analysis system according to claim 1, further comprising:
前記エッジ検出部の検出結果を基に論理演算を行う論理演算部を備え、
前記エッジ検出部の検出結果の論理和を、前記報知信号として出力する
ことを特徴とする請求項2に記載の解析システム。 The encoding circuit includes:
A logical operation unit that performs a logical operation based on the detection result of the edge detection unit;
The analysis system according to claim 2, wherein a logical sum of detection results of the edge detection unit is output as the notification signal.
前記内部信号に対して遅延と反転した論理とを有する遅延反転信号を生成し、
前記内部信号と前記遅延反転信号との論理積を、前記内部信号の立上りの検出結果とし、
前記内部信号と前記遅延反転信号との否定論理和を、前記内部信号の立下りの検出結果とする
ことを特徴とする請求項2又は3に記載の解析システム。 The edge detector
Generating a delayed inverted signal having a delay and inverted logic with respect to the internal signal;
The logical product of the internal signal and the delayed inverted signal is a detection result of the rising edge of the internal signal,
The analysis system according to claim 2 or 3, wherein a negative logical sum of the internal signal and the delayed inverted signal is used as a detection result of the falling edge of the internal signal.
ことを特徴とする請求項1乃至4に記載の解析システム。 The analysis system according to claim 1, wherein the code and the time information are stored in the internal memory and the external memory, respectively, so that they can be associated with each other.
ことを特徴とする請求項5に記載の解析システム。 The analysis system according to claim 5, wherein the internal memory is a FIFO memory that stores the codes in the order of output from the encoding circuit.
前記符号化回路から出力される前記コードを格納する内部メモリと、
を備え、
前記内部信号の遷移の検出に応じて、前記内部信号の遷移を報知する報知信号を外部に出力して、該報知信号が入力された時間情報に基づく前記内部信号の遷移タイミングを外部に伝達する
ことを特徴とする半導体装置。 An encoding circuit that converts and outputs a predetermined code when detecting a transition of an internal signal to be analyzed;
An internal memory for storing the code output from the encoding circuit;
With
In response to detection of the transition of the internal signal, a notification signal for notifying the transition of the internal signal is output to the outside, and the transition timing of the internal signal based on time information when the notification signal is input is transmitted to the outside. A semiconductor device.
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