JP5813607B2 - Pattern forming method and method for producing lithography original - Google Patents
Pattern forming method and method for producing lithography original Download PDFInfo
- Publication number
- JP5813607B2 JP5813607B2 JP2012213815A JP2012213815A JP5813607B2 JP 5813607 B2 JP5813607 B2 JP 5813607B2 JP 2012213815 A JP2012213815 A JP 2012213815A JP 2012213815 A JP2012213815 A JP 2012213815A JP 5813607 B2 JP5813607 B2 JP 5813607B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- self
- segment
- forming method
- assembled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
Description
本発明の実施形態は、パターン形成方法及びリソグラフィ原版の製造方法に関する。 Embodiments described herein relate generally to a pattern forming method and a lithography original plate manufacturing method.
半導体素子の製造工程中のリソグラフィ技術として、ArF液浸露光によるダブルパターニング技術、EUVリソグラフィ、ナノインプリント等が知られている。従来のリソグラフィ技術は、パターンの微細化に伴い、コストの増加、位置合わせ精度の低下、スループットの低下など、様々な問題を含んでいた。 As a lithography technique in the manufacturing process of a semiconductor element, a double patterning technique using ArF immersion exposure, EUV lithography, nanoimprint, and the like are known. The conventional lithography technique has various problems such as an increase in cost, a decrease in alignment accuracy, and a decrease in throughput as the pattern is miniaturized.
このような状況下で、リソグラフィ技術への自己組織化(DSA: Directed Self-assembly)現象の適用が期待されている。自己組織化相は、エネルギー安定という自発的な挙動によって発生することから、寸法精度の高いパターンを形成できる。特に、高分子ブロック共重合体のミクロ相分離を利用する技術は、簡便な塗布とアニールプロセスで、数〜数百nmの種々の形状の周期構造を形成できる。高分子ブロック共重合体のブロックの組成比によって球状、柱状、層状等にミクロドメインの構造を変え、分子量によってサイズを変えることにより、様々な寸法のホール、ピラー、ラインパターンを形成することができる。 Under such circumstances, application of the self-assembly (DSA) phenomenon to the lithography technique is expected. Since the self-assembled phase is generated by the spontaneous behavior of energy stability, a pattern with high dimensional accuracy can be formed. In particular, a technique using microphase separation of a polymer block copolymer can form periodic structures of various shapes of several to several hundreds of nm with a simple coating and annealing process. Holes, pillars, and line patterns with various dimensions can be formed by changing the microdomain structure into spherical, columnar, layered, etc. depending on the block composition ratio of the polymer block copolymer, and changing the size depending on the molecular weight. .
本発明は、自己組織化パターンと他パターンとの相対的な位置関係における誤差を低減できるパターン形成方法及びリソグラフィ原版の製造方法を提供することを目的とする。 An object of the present invention is to provide a pattern forming method and a lithography original plate manufacturing method capable of reducing an error in the relative positional relationship between a self-organized pattern and another pattern.
本実施形態によれば、パターン形成方法は、基準マークが形成された基板上に自己組織化材料を形成する工程と、前記自己組織化材料をミクロ相分離させて、自己組織化パターンを形成する工程と、前記基準マークに基づいて、前記自己組織化パターンの形成位置の所定位置からの位置誤差を測定する工程と、前記基板上にアライメント用パターン及び周辺回路パターンを形成する工程と、を備えている。前記アライメント用パターン及び周辺回路パターンのうち少なくともいずれか一方の形成位置は、前記位置誤差を用いて補正される。 According to this embodiment, the pattern forming method forms a self-assembled pattern by forming a self-assembled material on a substrate on which a reference mark is formed, and microphase-separating the self-assembled material. And a step of measuring a position error from a predetermined position of the formation position of the self-assembled pattern based on the reference mark, and a step of forming an alignment pattern and a peripheral circuit pattern on the substrate. ing. The formation position of at least one of the alignment pattern and the peripheral circuit pattern is corrected using the position error.
以下、本発明の実施の形態を図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1〜図12は本実施形態によるパターン形成方法を説明する図である。 1 to 12 are diagrams for explaining the pattern forming method according to the present embodiment.
まず、図1(a)(b)に示すように、ガラス基板101上に遮光膜102が設けられたフォトマスク基板を準備する。図1(b)は上面図であり、図1(a)は図1(b)のI−I線に沿った断面図である。遮光膜102は例えばクロムやタンタルを含む膜である。このフォトマスク基板には、パターンの位置測定を行う際の基準マークFMが形成されている。基準マークFMは遮光膜102に形成されていてもよいし、ガラス基板101に形成されていてもよい。
First, as shown in FIGS. 1A and 1B, a photomask substrate in which a
次に、図2(a)(b)に示すように、フォトマスク基板上に下地膜103を形成する。図2(b)は上面図であり、図2(a)は図2(b)のII−II線に沿った断面図である。下地膜103は、後の工程で形成されるブロックコポリマーの下地となる。下地膜103は、所定波長の光が照射された領域の表面状態が変化する。例えば、下地膜103は、光照射前は疎水性を有しており、光が照射された領域は親水性に変化する。
Next, as shown in FIGS. 2A and 2B, a
下地膜103としては、例えば、自己組織化単分子膜層とポリマー層の積層膜を使用することができる。自己組織化単分子膜層は、ベンゾフェノン骨格を含むシランカップリング剤を用いることができる。また、ポリマーには、(メタ)アクリル樹脂誘導体を使用できる。自己組織化単分子膜層とポリマーの積層構造の光照射領域では、ベンゾフェノン構造と接触するポリマーとの架橋が生じるため、表面がポリマーに由来する状態となる。ポリマーとして、(メタ)アクリル樹脂などの親水樹脂を用いることで、光照射部を親水状態とすることが可能である。
As the
次に、図3(a)(b)に示すように、下地膜103上にレジストを塗布し、露光・現像を行い、領域R1を囲む枠パターン104を形成する。図3(b)は上面図であり、図3(a)は図3(b)のII−II線に沿った断面図である。領域R1は、後の工程でブロックコポリマーを形成する領域である。領域R1は、例えばメモリセル部に対応する領域であるが、等間隔ピッチで形成されるパターン領域であればメモリセル部に限るものではない。
Next, as shown in FIGS. 3A and 3B, a resist is applied on the
ここで枠パターン104の材料となるレジストは、後の工程で形成されるブロックコポリマーに含まれる2つのポリマー(第1ポリマー及び第2ポリマー)に対して中性の性質を持つ材料であることが好ましい。すなわち、第1ポリマーの表面エネルギーと第2ポリマーの表面エネルギーの中間程度の表面エネルギーを持つことが好ましい。
Here, the resist used as the material of the
次に、図4(a)(b)に示すように、遮光マスク(図示せず)を用いて下地膜103の所定領域を露光する。図4(b)は上面図であり、図4(a)は図4(b)のII−II線に沿った断面図である。照射する光は、下地膜103が感光する波長の光であり、例えば、UVからDUV波長(365nm、248nm、193nm等)の光である。下地膜103のうち露光部103aは親水性に変化し、未露光部は疎水性のままとなる。例えば、図4(a)(b)に示すように、枠パターン104に囲まれた領域R1において、所定ピッチのライン状に露光する。これにより、枠パターン104に囲まれた領域R1の下地膜103は、後の工程で形成されるブロックコポリマーがミクロ相分離する際に、ミクロ相分離パターンの形成位置を制御する化学ガイド層となる。 次に、図5(a)(b)に示すように、枠パターン104内の下地膜103上に、ブロックコポリマー層105を形成する。図5(b)は上面図であり、図5(a)は図5(b)のII−II線に沿った断面図である。ブロックコポリマーは、例えば、第1ポリマーブロック鎖及び第2ポリマーブロック鎖が結合したジブロックコポリマーを用いる。ジブロックコポリマーとしては、例えば、ポリスチレン(PS)とポリメチルメタクリレート(PMMA)のブロック共重合体を使用することができる。枠パターン104があることにより、ブロックコポリマーが枠パターン104の外側に漏れ出すことを防止できる。
Next, as shown in FIGS. 4A and 4B, a predetermined region of the
次に、図6(a)(b)に示すように、ホットプレート(図示せず)を用いて基板を加熱し、ブロックコポリマー層105をミクロ相分離させ、第1ポリマーブロック鎖を含む薄板状の第1ポリマー部106aと第2ポリマーブロック鎖を含む薄板状の第2ポリマー部106bとが交互に配置されたラメラ状の自己組織化パターン106を形成する。図6(b)は上面図であり、図6(a)は図6(b)のII−II線に沿った断面図である。
Next, as shown in FIGS. 6A and 6B, the substrate is heated using a hot plate (not shown), the
このラメラ状の自己組織化パターン106は、露光により表面状態が変化した部分103aと、表面状態が変化していない部分とを有する下地膜103が化学ガイド層となることにより形成される。また、上述したように、枠パターン104は、第1ポリマー及び第2ポリマーに対して中性の性質を持つため、自己組織化パターン106の配列への影響を抑制できる。
The lamellar self-assembled
次に、基準マークFMに基づいて、自己組織化パターン106の形成位置を測定する。測定には例えばSEM等を用いる。そして、測定位置と目標位置との位置誤差を算出する。例えば、ラメラ状の自己組織化パターン106の第1ポリマー部106a及び第2ポリマー部106bの各々について、その重心位置を測定し、目標位置との位置誤差を算出する。また、各パターン(第1ポリマー部106a及び第2ポリマー部106b)の位置誤差から、自己組織化パターン106のパターン全体としての位置誤差をさらに算出してもよい。
Next, the formation position of the self-organized
次に、図7(a)(b)に示すように、現像処理により自己組織化パターン106における第1ポリマー部106a及び第2ポリマー部106bのうちのいずれか一方を選択的に除去する。ここでは第1ポリマー部106aを除去するものとする。図7(b)は上面図であり、図7(a)は図7(b)のII−II線に沿った断面図である。
Next, as shown in FIGS. 7A and 7B, either one of the
次に、図8(a)(b)に示すように、枠パターン104外の下地膜103上に、レジスト107を塗布する。図8(b)は上面図であり、図8(a)は図8(b)のII−II線に沿った断面図である。
Next, as shown in FIGS. 8A and 8B, a resist 107 is applied on the
次に、図9(a)(b)に示すように、露光・現像を行い、レジスト107にアライメント用パターン110及び周辺回路パターン111を形成する。露光には例えば電子ビームを用いる。図9(b)は上面図であり、図9(a)は図9(b)のIII−III線に沿った断面図である。アライメント用パターン110及び周辺回路パターン111は、自己組織化パターン106との相対的位置関係が設計値に近づくように、形成位置が補正される。
Next, as shown in FIGS. 9A and 9B, exposure / development is performed to form an
例えば、アライメント用パターン110については、当初の形成位置(設計情報における露光位置)に、算出した自己組織化パターン106のパターン全体としての位置誤差を加えることで、形成位置の補正が行われる。
For example, with respect to the
また、例えば、領域R1がメモリセル部に対応し、周辺回路パターン111がメモリセルの引き出し部に対応する場合、周辺回路パターン111は、除去された複数の第1ポリマー部106aにそれぞれ対応する複数のパターン111aを有している。この場合、各パターン111aの当初の形成位置(設計情報における露光位置)に、対応する第1ポリマー部106aの位置誤差を加えることで、形成位置が補正される。すなわち、周辺回路パターン111は各パターン111aについて形成位置の補正が行われる。
Further, for example, when the region R1 corresponds to the memory cell portion and the
次に、図10(a)(b)に示すように、枠パターン104を選択的に除去する。図10(b)は上面図であり、図10(a)は図10(b)のII−II線に沿った断面図である。
Next, as shown in FIGS. 10A and 10B, the
次に、図11(a)(b)に示すように、枠パターン104を除去した領域にレジスト120を塗布する。そして、露光・現像により、レジスト120に、自己組織化パターン106の第1ポリマー部106aと、対応する周辺回路パターン111のパターン111aとを接続する接続パターン121を形成する。図11(b)は上面図であり、図11(a)は図11(b)のIV−IV線に沿った断面図である。
Next, as shown in FIGS. 11A and 11B, a resist 120 is applied to the region from which the
次に、図12(a)(b)に示すように、レジスト107、レジスト120、及び第2ポリマー部106bをマスクにして、下地膜103及び遮光膜102をエッチングする。図12(b)は上面図であり、図12(a)は図12(b)のIV−IV線に沿った断面図である。
Next, as shown in FIGS. 12A and 12B, the
次に、図13(a)(b)に示すように、レジスト107、レジスト120、第2ポリマー部106b、及び下地膜103を剥離する。図13(b)は上面図であり、図13(a)は図13(b)のIV−IV線に沿った断面図である。これにより、ガラス基板101上の遮光膜102に、自己組織化パターン106の第1ポリマー部106a、アライメント用パターン110、周辺回路パターン111、及び接続パターン121が転写され、フォトマスク基板(リソグラフィ原版)が得られる。
Next, as shown in FIGS. 13A and 13B, the resist 107, the resist 120, the
アライメント用パターン110及び周辺回路パターン111は、自己組織化パターン106の形成位置のずれを考慮して、その形成位置が補正されている。そのため、自己組織化パターン106とアライメント用パターン110及び周辺回路パターン111との位置関係の誤差を低減することができる。
The
このように、本実施形態によれば、自己組織化パターンの形成位置がずれた場合でも、自己組織化パターンと他パターンとの相対的な位置関係における誤差を低減できる。 Thus, according to the present embodiment, errors in the relative positional relationship between the self-organizing pattern and other patterns can be reduced even when the formation position of the self-organizing pattern is shifted.
上記実施形態では、自己組織化パターン106の形成位置を測定して、目標位置との位置誤差を算出したが、自己組織化パターン106の第1ポリマー部106aの除去後に第2ポリマー部106bの形成位置を測定して、目標位置との位置誤差を算出してもよい。また、除去された第1ポリマー部106aが形成されていた位置を測定して、目標位置との位置誤差を算出してもよい。
In the above embodiment, the formation position of the self-
また、周辺回路パターン111の形成後、周辺回路パターン111の形成位置を測定して、目標位置との位置誤差を算出し、接続パターン121の形成位置(露光位置)を補正してもよい。
Further, after the formation of the
露光は電子ビームに限定されるものではなく、EUV光、UV光、イオンビーム、X線、可視光、赤外光等を用いてもよい。また、枠パターン104、アライメント用パターン110、周辺回路パターン111、接続パターン121をインプリント処理で形成してもよい。
The exposure is not limited to the electron beam, and EUV light, UV light, ion beam, X-ray, visible light, infrared light, or the like may be used. Further, the
上記実施形態において、自己組織化パターン106の第1ポリマー部106a、アライメント用パターン110、周辺回路パターン111、接続パターン121が転写された遮光膜102をマスクにガラス基板101を加工して、インプリント用のテンプレートを作製してもよい。
In the above embodiment, the
上記実施形態では、アライメント用パターン110及び周辺回路パターン111の形成位置の補正を行っていたが、いずれか一方のみの形成位置の補正を行うようにしてもよい。また、自己組織化パターン106の形成位置と目標位置との位置誤差が所定範囲内である場合は、アライメント用パターン110及び/又は周辺回路パターン111の形成位置の補正を行わないようにしてもよい。
In the above embodiment, the formation positions of the
上記実施形態において、接続パターン121を、自己組織化材料のミクロ相分離を利用して形成してもよい。例えば、自己組織化パターン106の第2ポリマー部106b及びレジスト107の表面と親和性の大きいポリマーを含む自己組織化材料を利用して、接続パターン121に対応する自己組織化パターンを形成する。また、自己組織化パターン106の第2ポリマー部106b及びレジスト107の表面状態を改質し、改質後の表面と親和性の大きいポリマーを含む自己組織化材料を利用してもよい。また、枠パターン104を除去した領域に接続パターン121に対応した化学ガイド層を形成し、化学ガイド層上に自己組織化材料を塗布してもよい。自己組織化材料は、第2ポリマー部106b及びレジスト107に合わせてミクロ相分離するため、第1ポリマー部106a又は周辺回路パターン111の位置が多少ずれていても、第1ポリマー部106a及び周辺回路パターン111を接続する接続パターン121を形成できる。
In the above embodiment, the
上記実施形態では、枠パターン104内に化学ガイド層を形成していたが、枠パターン104を物理ガイドとして利用することでブロックコポリマー層105がミクロ相分離して自己組織化パターン106が得られる場合は、化学ガイド層を省略してもよい。その場合、枠パターン104は、ブロックコポリマー層105に含まれる2つのポリマーのうちの一方と親和性の大きい材料を含む。
In the above embodiment, the chemical guide layer is formed in the
上記実施形態では、ラメラ状の自己組織化パターン106を形成する例について説明したが、シリンダー状などの他の形状でもよい。
In the above-described embodiment, an example in which the lamellar self-assembled
上記実施形態では被処理基板としてガラス基板を用いていた。ガラス基板は、例えば、石英ガラス基板やサファイアガラス基板である。また、EUVリソグラフィ用マスク原版、EB用キャラクタアパチャ、光インプリントや熱インプリント用原版等を構成する基板を被処理基板に用いてもよい。 In the above embodiment, a glass substrate is used as the substrate to be processed. The glass substrate is, for example, a quartz glass substrate or a sapphire glass substrate. Further, a substrate constituting an EUV lithography mask original, EB character aperture, optical imprint, thermal imprint original, or the like may be used as a substrate to be processed.
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。 Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined.
101 ガラス基板
102 遮光膜
103 下地膜
104 枠パターン
105 ブロックコポリマー層
106 自己組織化パターン
107 レジスト
110 アライメント用パターン
111 周辺回路パターン
120 レジスト
121 接続パターン
DESCRIPTION OF
Claims (7)
熱処理をして、前記自己組織化材料をミクロ相分離させて、前記第1セグメントを含む第1部分及び前記第2セグメントを含む第2部分を有する自己組織化パターンを形成する工程と、
前記基準マークに基づいて、前記自己組織化パターン、前記第1部分、又は前記第2部分の形成位置の所定位置からの位置誤差を測定する工程と、
前記基板上にアライメント用パターン及び周辺回路パターンを形成する工程と、
を備え、
前記アライメント用パターン及び周辺回路パターンの形成位置を、前記位置誤差を用いて補正することを特徴とするパターン形成方法。 Forming a self-assembled material including a first segment and a second segment on a substrate on which a fiducial mark is formed;
Performing a heat treatment to microphase-separate the self-assembled material to form a self-assembled pattern having a first portion including the first segment and a second portion including the second segment;
Measuring a position error from a predetermined position of the formation position of the self-organization pattern, the first portion, or the second portion based on the reference mark;
Forming an alignment pattern and a peripheral circuit pattern on the substrate;
With
Pattern forming method of the formation position of the alignment pattern and the peripheral circuit pattern, and correcting by using the position error.
前記周辺回路パターンは前記第1部分に対応する複数の回路パターンを有し、
前記第1部分の各々の位置誤差を用いて、各回路パターンの形成位置を補正することを特徴とする請求項1に記載のパターン形成方法。 The self-organizing pattern has a plurality of the first portions,
The peripheral circuit pattern has a plurality of circuit patterns corresponding to the first portion,
The pattern forming method according to claim 1 , wherein a position where each circuit pattern is formed is corrected using a position error of each of the first portions.
前記自己組織化材料は前記枠パターン内に形成し、
前記自己組織化材料のミクロ相分離後、前記第1部分を選択的に除去し、
前記枠パターンを選択的に除去し、前記枠パターンが形成されていた領域に、前記周辺回路パターンと、前記第1部分が除去された領域とを接続する接続パターンを形成することを特徴とする請求項1に記載のパターン形成方法。 Forming a frame pattern surrounding a predetermined area on the substrate;
The self-organizing material is formed in the frame pattern;
Selectively removing the first portion after microphase separation of the self-assembled material;
The frame pattern is selectively removed, and a connection pattern that connects the peripheral circuit pattern and the region from which the first portion is removed is formed in a region where the frame pattern is formed. The pattern forming method according to claim 1 .
熱処理をして、前記第2自己組織化材料をミクロ相分離させて、前記第3セグメントを含む第3部分及び前記第4セグメントを含む第4部分を有する第2自己組織化パターンを形成し、
前記第3部分を選択的に除去することで、前記接続パターンを形成することを特徴とする請求項3に記載のパターン形成方法。 Applying a second self-organizing material including a third segment and a fourth segment to the region where the frame pattern was formed,
Heat treating to microphase-separate the second self-assembled material to form a second self-assembled pattern having a third portion including the third segment and a fourth portion including the fourth segment;
The pattern forming method according to claim 3 , wherein the connection pattern is formed by selectively removing the third portion.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012213815A JP5813607B2 (en) | 2012-09-27 | 2012-09-27 | Pattern forming method and method for producing lithography original |
US13/784,654 US8951698B2 (en) | 2012-09-27 | 2013-03-04 | Method for forming pattern and method for producing original lithography mask |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012213815A JP5813607B2 (en) | 2012-09-27 | 2012-09-27 | Pattern forming method and method for producing lithography original |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014067956A JP2014067956A (en) | 2014-04-17 |
JP5813607B2 true JP5813607B2 (en) | 2015-11-17 |
Family
ID=50339178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012213815A Expired - Fee Related JP5813607B2 (en) | 2012-09-27 | 2012-09-27 | Pattern forming method and method for producing lithography original |
Country Status (2)
Country | Link |
---|---|
US (1) | US8951698B2 (en) |
JP (1) | JP5813607B2 (en) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104620352B (en) * | 2012-07-10 | 2017-05-10 | 株式会社尼康 | Mark formation method and device manufacturing method |
JP6478974B2 (en) * | 2013-04-10 | 2019-03-06 | ケーエルエー−テンカー コーポレイション | Guided Self-organization in Targeted Design and Manufacturing |
JP6173989B2 (en) * | 2014-08-29 | 2017-08-02 | 東芝メモリ株式会社 | Pattern formation method |
JP6483577B2 (en) | 2015-09-09 | 2019-03-13 | 東芝メモリ株式会社 | Pattern formation method |
CN108400085B (en) * | 2017-02-06 | 2019-11-19 | 联华电子股份有限公司 | The method for forming semiconductor element pattern |
JP7146674B2 (en) * | 2019-03-14 | 2022-10-04 | キオクシア株式会社 | pattern formation method |
CN113053940B (en) * | 2021-03-02 | 2022-07-12 | Tcl华星光电技术有限公司 | Method for manufacturing Mini LED backlight plate and Mini LED backlight plate |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3940546B2 (en) * | 1999-06-07 | 2007-07-04 | 株式会社東芝 | Pattern forming method and pattern forming material |
JP2006114859A (en) * | 2004-01-21 | 2006-04-27 | Seiko Epson Corp | Method of making alignment, method of fabricating substrate for forming thin-film, method of fabricating semiconductor device and method of fabricating electronic device |
JP2011077475A (en) | 2009-10-02 | 2011-04-14 | Toshiba Corp | Contact forming method and method for manufacturing semiconductor device |
WO2011128120A1 (en) * | 2010-04-14 | 2011-10-20 | Asml Netherlands B.V. | Method for providing an ordered layer of self-assemblable polymer for use in lithography |
US8673541B2 (en) * | 2010-10-29 | 2014-03-18 | Seagate Technology Llc | Block copolymer assembly methods and patterns formed thereby |
JP5112500B2 (en) * | 2010-11-18 | 2013-01-09 | 株式会社東芝 | Pattern formation method |
-
2012
- 2012-09-27 JP JP2012213815A patent/JP5813607B2/en not_active Expired - Fee Related
-
2013
- 2013-03-04 US US13/784,654 patent/US8951698B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8951698B2 (en) | 2015-02-10 |
JP2014067956A (en) | 2014-04-17 |
US20140087291A1 (en) | 2014-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5813607B2 (en) | Pattern forming method and method for producing lithography original | |
TWI568664B (en) | Method of designing lithography features by self-assembly of block copolymer | |
JP5758363B2 (en) | Pattern formation method | |
JP2005345737A5 (en) | ||
TWI526777B (en) | Methods for providing lithography features on a substrate by self-assembly of block copolymers | |
JP2013183014A (en) | Pattern formation method | |
TWI587074B (en) | Method for designing feature guiding template,method of determining characteristic of feature guiding template,method of designing geometric of feature guiding template, a feature guiding template, computer readable non-transitory medium, computer appara | |
JP2014053558A (en) | Pattern formation method | |
JP2015023063A (en) | Pattern formation method and mask pattern data | |
JP2014150124A5 (en) | ||
TWI587073B (en) | Methodology to generate guiding templates for directed self-assembly | |
CN106168737B (en) | Chemically amplified resist material, copolymer and photolithography method | |
TW201341949A (en) | Methods of providing patterned templates for self-assemblable block copolymers for use in device lithography | |
KR20070004234A (en) | Method of forming fine pattern and structure formed using the method | |
KR101096270B1 (en) | Method of fabricating fine pattern in semiconductor device using spacer patterning | |
JPH0210362A (en) | Fine pattern forming method | |
JP4804802B2 (en) | Photomask and pattern manufacturing method using the same | |
US9841674B2 (en) | Patterning method, and template for nanoimprint and producing method thereof | |
JP6020026B2 (en) | Method for correcting defect in template for nanoimprint lithography, and method for manufacturing template for nanoimprint lithography | |
JP5856550B2 (en) | Pattern formation method | |
JP5332161B2 (en) | Imprint mold, imprint mold manufacturing method | |
JP5428401B2 (en) | Method for producing convex pattern formed body | |
JP2008286828A (en) | Pattern forming method | |
JP2007130871A (en) | Template, its producing method template, and pattern forming method | |
JP2019145578A (en) | Blank backing material, imprint mold, manufacturing method of imprint mold and imprint method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140827 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150116 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150123 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150324 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150818 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150916 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5813607 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |