JP5808883B2

JP5808883B2 - Image display device

Info

Publication number: JP5808883B2
Application number: JP2009020327A
Authority: JP
Inventors: 親知高杉
Original assignee: エルジーディスプレイカンパニーリミテッド
Priority date: 2009-01-30
Filing date: 2009-01-30
Publication date: 2015-11-10
Anticipated expiration: 2029-01-30
Also published as: JP2010175987A

Description

本発明は、有機ＥＬディスプレイ装置等の画像表示装置に関する。 The present invention relates to an image display device such as an organic EL display device.

従来、発光層に注入された正孔と電子とが再結合することにより発光する有機ＥＬ（Electro Luminescence）素子を用いた画像表示装置が提案されている。画像表示装置として、例えば、アモルファスシリコン又は多結晶シリコン等で形成される薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」という）と、有機発光ダイオード（Organic Light Emitting Diode）等を有する画素をマトリックス状に配置したものがある。 Conventionally, an image display device using an organic EL (Electro Luminescence) element that emits light by recombination of holes and electrons injected into a light emitting layer has been proposed. As an image display device, for example, pixels having thin film transistors (hereinafter referred to as “TFTs”) made of amorphous silicon, polycrystalline silicon, or the like, and organic light emitting diodes are arranged in a matrix. There is what I did.

上述した画像表示装置で用いる表示パネルの製造工程では、成膜、レジスト塗布、露光、現像、エッチング及びレジスト剥離等からなるフォトリソグラフィー技術を用いてパターンを形成するが、露光時に用いる露光機の機械精度によりパターンにずれが生じる可能性がある。そのため、従来、露光時におけるパターンずれの影響を抑制するための技術が提案されている（例えば、特許文献１，２，３及び非特許文献１参照）。 In the manufacturing process of the display panel used in the image display device described above, a pattern is formed using a photolithography technique including film formation, resist coating, exposure, development, etching, resist stripping, etc. There is a possibility that the pattern is displaced due to the accuracy. Therefore, techniques for suppressing the influence of pattern deviation during exposure have been proposed (see, for example, Patent Documents 1, 2, 3 and Non-Patent Document 1).

特許第４１３３９１９号公報Japanese Patent No. 4133919 特許第３１２５７６６号公報Japanese Patent No. 3125766 特開２００２−１９０６０５号公報JP 2002-190605 A

International Business Machines Technical Disclosure Bulletin JA8-98-0179: A Method of Capacitance Stabilization of Active Matrix Liquid Crystal Display Pixels, by Shinji TakasugiInternational Business Machines Technical Disclosure Bulletin JA8-98-0179: A Method of Capacitance Stabilization of Active Matrix Liquid Crystal Display Pixels, by Shinji Takasugi

ところで、上述した表示パネルの製造工程でのエッチング処理時には、エッチング条件の変動によりエッチング量にバラツキが生じる可能性がある。エッチング量が変動すると、容量素子を形成するパターンの面積が変化し、複数の容量素子間での容量値の比も変動することになるため、画素回路の画素特性が変化する可能性がある。 By the way, at the time of the etching process in the manufacturing process of the display panel described above, there is a possibility that the etching amount varies due to the variation of the etching conditions. When the etching amount varies, the area of the pattern forming the capacitive element changes, and the ratio of capacitance values among the plurality of capacitive elements also changes, so that the pixel characteristics of the pixel circuit may change.

本発明は、上記に鑑みてなされたものであって、エッチング量の変動に伴う画素特性への影響を抑制することが可能な画像表示装置を提供することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to provide an image display device capable of suppressing an influence on pixel characteristics due to a variation in etching amount.

上述した課題を解決し、目的を達成するため、本発明に係る画像表示装置は、流れる電流量に基づいて発光する発光素子と、前記発光素子に流れる電流量を調整するドライバ素子と、前記ドライバ素子に印加する電位に応じた電荷が蓄積される容量素子とを備え、前記容量素子を構成する一対の電極のうち、一方の電極は平面視して切り込みが形成されていることを特徴とする。
また、本発明に係る画像表示装置において、前記容量素子は、前記発光素子の発光輝度に応じた電荷を前記容量素子に供給する画像信号線と接続されており、前記容量素子の前記一方の電極は、前記画像信号線と接続される電極であることを特徴とする。
また、本発明に係る画像表示装置において、前記容量素子に接続され、オン状態又はオフ状態に切り替えられるスイッチング素子と、前記スイッチング素子のオン状態又はオフ状態を切り替える信号線と、前記信号線と平面視して重なる領域に発生する寄生容量素子とを更に備え、前記容量素子の前記一方の電極の外周の長さ及び該容量素子の面積の比が、前記寄生容量素子を構成する一対の電極のうち、一方の電極の外周の長さ及び該寄生容量素子の面積の比と共通の値となることを特徴とする。
また、本発明に係る画像表示装置において、前記スイッチング素子は、前記容量素子に蓄積される電荷を利用して、前記ドライバ素子の閾値電圧を検出することを特徴とする。
また、本発明に係る画像表示装置において、前記容量素子の前記一方の電極は、複数の切り込みが形成されていることを特徴とする。
また、本発明に係る画像表示装置において、前記寄生容量素子は、前記スイッチング素子の寄生容量であることを特徴とする。 In order to solve the above-described problems and achieve the object, an image display device according to the present invention includes a light-emitting element that emits light based on the amount of current flowing, a driver element that adjusts the amount of current flowing through the light-emitting element, and the driver. A capacitive element that accumulates electric charge according to a potential applied to the element, and one of the pair of electrodes constituting the capacitive element has a notch formed in plan view. .
Further, in the image display device according to the present invention, the capacitor element is connected to an image signal line that supplies the capacitor element with a charge corresponding to the light emission luminance of the light-emitting element, and the one electrode of the capacitor element Is an electrode connected to the image signal line.
Further, in the image display device according to the present invention, a switching element connected to the capacitor element and switched to an on state or an off state, a signal line for switching the on state or the off state of the switching element, and the signal line and the plane And a parasitic capacitance element generated in a region overlapping with each other, and the ratio of the outer circumference length of the one electrode of the capacitance element and the area of the capacitance element of the pair of electrodes constituting the parasitic capacitance element Among these, the length is the same as the ratio of the outer circumference of one electrode and the area of the parasitic capacitance element.
In the image display device according to the present invention, the switching element detects a threshold voltage of the driver element by using an electric charge accumulated in the capacitor element.
In the image display device according to the present invention, the one electrode of the capacitive element is formed with a plurality of cuts.
In the image display device according to the present invention, the parasitic capacitance element is a parasitic capacitance of the switching element.

本発明によれば、エッチング量の変動に伴う画素特性への影響を抑制することが可能な画像表示装置を提供することができる。 According to the present invention, it is possible to provide an image display device capable of suppressing an influence on pixel characteristics due to a variation in etching amount.

図１は、本実施形態に係る画像表示装置の構成を模式的に示した図である。FIG. 1 is a diagram schematically showing the configuration of the image display apparatus according to the present embodiment. 図２は、図１に示した画素回路の構成の一例を示した回路図である。FIG. 2 is a circuit diagram showing an example of the configuration of the pixel circuit shown in FIG. 図３は、図２の画素回路を示した透過上面図である。FIG. 3 is a transparent top view showing the pixel circuit of FIG. 図４は、図３のＡ−Ａ矢視断面図である。4 is a cross-sectional view taken along line AA in FIG. 図５は、図３の閾値電圧検出用トランジスタＴ_th及び保持容量Ｃ_sについて、エッチング量の変動による影響箇所を示した図である。FIG. 5 is a diagram showing the locations affected by the variation in the etching amount for the threshold voltage detection transistor T _th and the storage capacitor C _s of FIG. 図６−１は、図３のＡ−Ａを表した画素回路の工程断面図である。FIG. 6A is a process sectional view of the pixel circuit illustrating AA in FIG. 3. 図６−２は、図３のＡ−Ａを表した画素回路の工程断面図である。FIG. 6B is a process cross-sectional view of the pixel circuit illustrating AA of FIG. 図６−３は、図３のＡ−Ａを表した画素回路の工程断面図である。FIG. 6C is a process cross-sectional view of the pixel circuit illustrating AA in FIG. 3. 図６−４は、図３のＡ−Ａを表した画素回路の工程断面図である。6-4 is a process sectional view of the pixel circuit illustrating AA of FIG. 3. 図６−５は、図３のＡ−Ａを表した画素回路の工程断面図である。6-5 is a process sectional view of the pixel circuit illustrating AA in FIG. 3. 図６−６は、図３のＡ−Ａを表した画素回路の工程断面図である。FIG. 6-6 is a process cross-sectional view of the pixel circuit illustrating AA in FIG. 3. 図６−７は、図３のＡ−Ａを表した画素回路の工程断面図である。6-7 are process cross-sectional views of the pixel circuit illustrating AA of FIG. 図６−８は、図３のＡ−Ａを表した画素回路の工程断面図である。FIG. 6-8 is a process sectional view of the pixel circuit representing AA in FIG. 3. 図６−９は、図３のＡ−Ａを表した画素回路の工程断面図である。FIG. 6-9 is a process sectional view of the pixel circuit representing AA in FIG. 3. 図６−１０は、図３のＡ−Ａを表した画素回路の工程断面図である。FIG. 6-10 is a process cross-sectional view of the pixel circuit illustrating AA in FIG. 3. 図６−１１は、図３のＡ−Ａを表した画素回路の工程断面図である。FIG. 6-11 is a process cross-sectional view of the pixel circuit illustrating AA in FIG. 3. 図６−１２は、図３のＡ−Ａを表した画素回路の工程断面図である。FIG. 6-12 is a process cross-sectional view of the pixel circuit illustrating AA in FIG. 3. 図６−１３は、図３のＡ−Ａを表した画素回路の工程断面図である。6-13 is a process cross-sectional view of the pixel circuit illustrating AA in FIG. 3. 図６−１４は、図３のＡ−Ａを表した画素回路の工程断面図である。FIG. 6-14 is a process sectional view of the pixel circuit representing AA in FIG. 3. 図６−１５は、図３のＡ−Ａを表した画素回路の工程断面図である。FIG. 6-15 is a process sectional view of the pixel circuit showing AA of FIG. 図６−１６は、図３のＡ−Ａを表した画素回路の工程断面図である。FIG. 6-16 is a process sectional view of the pixel circuit illustrating AA in FIG. 3. 図６−１７は、図３のＡ−Ａを表した画素回路の工程断面図である。FIG. 6-17 is a process cross-sectional view of the pixel circuit illustrating AA of FIG. 3. 図６−１８は、図３のＡ−Ａを表した画素回路の工程断面図である。FIG. 6-18 is a process sectional view of the pixel circuit representing AA in FIG. 3. 図７は、図２の画素回路の変形例を示した透過上面図である。FIG. 7 is a transparent top view showing a modification of the pixel circuit of FIG. 図８は、図７のＡ−Ａ矢視断面図である。8 is a cross-sectional view taken along arrow AA in FIG.

以下、添付図面を参照して、本発明の一実施形態に係る画像表示装置を詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。 Hereinafter, an image display apparatus according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. In addition, this invention is not limited to the following embodiment.

＜画像表示装置の構成＞
図１は、本実施形態に係る画像表示装置の構成を模式的に示した図である。同図に示したように、画像表示装置は、複数の画素回路１０が行列状に配置された表示パネル１と、制御回路２と、第１電源供給回路３と、走査線駆動回路４と、第２電源供給回路５と、画像信号線駆動回路６とを備えている。 <Configuration of image display device>
FIG. 1 is a diagram schematically showing the configuration of the image display apparatus according to the present embodiment. As shown in the figure, the image display device includes a display panel 1 in which a plurality of pixel circuits 10 are arranged in a matrix, a control circuit 2, a first power supply circuit 3, a scanning line driving circuit 4, A second power supply circuit 5 and an image signal line drive circuit 6 are provided.

表示パネル１には、画面水平方向にＶ_DD線１１、走査線１２及びＶ_SS線１３が配設されている。また、画面垂直方向に画像信号線１４が配設されている。ここで、Ｖ_DD線１１は、第１電源供給回路３と電気的に接続されており、走査線１２は、走査線駆動回路４と電気的に接続されており、Ｖ_SS線１３は、第２電源供給回路５と電気的に接続されている。また、画像信号線１４は、画像信号線駆動回路６と電気的に接続されている。 The display panel 1 is provided with a V _DD line 11, a scanning line 12, and a V _SS line 13 in the horizontal direction of the screen. An image signal line 14 is arranged in the vertical direction of the screen. Here, the V _DD line 11 is electrically connected to the first power supply circuit 3, the scanning line 12 is electrically connected to the scanning line driving circuit 4, and the V _SS line 13 is connected to the first power supply circuit 3. 2 The power supply circuit 5 is electrically connected. The image signal line 14 is electrically connected to the image signal line drive circuit 6.

制御回路２は、例えば演算回路、論理回路などを内部に含むＩＣやカウンタなどの制御機器を用いて構成することができる。制御回路２は、表示の対象となる画像データを表示パネル１に表示させるための電源を、第１電源供給回路３、走査線駆動回路４、第２電源供給回路５及び画像信号線駆動回路６から供給するタイミングを制御する。 The control circuit 2 can be configured using, for example, a control device such as an IC or counter that includes an arithmetic circuit, a logic circuit, and the like. The control circuit 2 supplies power for displaying image data to be displayed on the display panel 1 as a first power supply circuit 3, a scanning line drive circuit 4, a second power supply circuit 5, and an image signal line drive circuit 6. The timing to supply from is controlled.

第１電源供給回路３は、例えば半導体素子等を内部に含むＩＣなどを用いて構成することができる。第１電源供給回路３は、制御回路２から入力されるクロック信号に基づき、自己の内部で生成した電位をＶ_DD線１１に印加する。 The first power supply circuit 3 can be configured using, for example, an IC including a semiconductor element or the like. The first power supply circuit 3 applies a potential generated inside itself to the V _DD line 11 based on the clock signal input from the control circuit 2.

走査線駆動回路４は、例えば半導体素子などを内部に含むＩＣなどを用いて構成することができる。走査線駆動回路４は、制御回路２から入力されるクロック信号に基づき、自己の内部で生成した電位を走査線１２に印加する。 The scanning line driving circuit 4 can be configured using, for example, an IC including a semiconductor element or the like. The scanning line driving circuit 4 applies a potential generated inside itself to the scanning line 12 based on the clock signal input from the control circuit 2.

第２電源供給回路５は、例えば半導体素子等を内部に含むＩＣなどを用いて構成することができる。第２電源供給回路５は、制御回路２から入力されるクロック信号に基づき、自己の内部で生成した電位をＶ_SS線１３に印加する。 The second power supply circuit 5 can be configured using, for example, an IC that includes a semiconductor element or the like therein. The second power supply circuit 5, based on the clock signal input from the control circuit 2, applying a potential generated in the interior of the self to the V _SS line 13.

画像信号線駆動回路６は、例えば演算回路などを内部に含むＩＣなどを用いて構成することができる。画像信号線駆動回路６は、制御回路２から入力される画像信号から、当該画像信号に対応する電圧（以下、画像データ電位と言う）を生成し、制御回路２から入力されるクロック信号に基づいて、画像信号線１４に供給する。 The image signal line driving circuit 6 can be configured using, for example, an IC that includes an arithmetic circuit and the like. The image signal line driving circuit 6 generates a voltage corresponding to the image signal (hereinafter referred to as an image data potential) from the image signal input from the control circuit 2, and based on the clock signal input from the control circuit 2. To the image signal line 14.

なお、図１の構成において、Ｖ_DD線１１、走査線１２、Ｖ_SS線１３及び画像信号線１４、ならびに制御回路２、第１電源供給回路３、走査線駆動回路４、第２電源供給回路５及び画像信号線駆動回路６に関するレイアウトは、その一例を示すものであり、これに限られるものではない。例えば、図１では、制御回路２、第１電源供給回路３、走査線駆動回路４、第２電源供給回路５及び画像信号線駆動回路６を表示パネル１の外部に配置しているが、これら回路の何れか又は全てを表示パネル１に内蔵する形態としてもよい。 1, the V _DD line 11, the scanning line 12, the V _SS line 13 and the image signal line 14, the control circuit 2, the first power supply circuit 3, the scanning line drive circuit 4, and the second power supply circuit. The layout relating to 5 and the image signal line driving circuit 6 shows an example, and is not limited thereto. For example, in FIG. 1, the control circuit 2, the first power supply circuit 3, the scanning line drive circuit 4, the second power supply circuit 5, and the image signal line drive circuit 6 are arranged outside the display panel 1. Any or all of the circuits may be built in the display panel 1.

＜画像回路の構成＞
次に、表示パネル１を構成する画素回路１０について説明する。図２は、図１に示した画素回路１０（１画素）の構成の一例を示した回路図である。また、図３は、図２の画素回路１０を示した透過上面図であり、図４は、図３のＡ−Ａ矢視断面図であり、図５は、図３の閾値電圧検出用トランジスタＴ_th及び保持容量Ｃ_sについて、エッチング量の変動による影響箇所を示した図である。なお、図３〜図５において、Ｖ_DD線１１及び有機ＥＬ素子ＯＬＥＤは、後述する平坦化膜３７の上部に存在するため図示を省略している。 <Configuration of image circuit>
Next, the pixel circuit 10 constituting the display panel 1 will be described. FIG. 2 is a circuit diagram showing an example of the configuration of the pixel circuit 10 (one pixel) shown in FIG. 3 is a transparent top view showing the pixel circuit 10 of FIG. 2, FIG. 4 is a cross-sectional view taken along the line AA of FIG. 3, and FIG. 5 is a threshold voltage detection transistor of FIG. for T _th and the storage capacitor C _s, it illustrates the effects portion due to variations in etching amount. 3 to 5, the V _DD line 11 and the organic EL element OLED are not shown because they exist above the planarizing film 37 described later.

Ｖ_DD線１１は、有機ＥＬ素子ＯＬＥＤに電源を供給する。信号線としての走査線１２は、スイッチング素子としての閾値電圧検出用トランジスタＴ_thを制御するための信号を供給する。Ｖ_SS線１３は、駆動トランジスタＴ_dに電源を供給する。画像信号線１４は、画像信号を供給する。なお、信号線は、画素回路内に所定電位を供給する配線のことであって、本実施形態では走査線に相当する。また、スイッチング素子は、画素回路内に信号線を介してオン状態又はオフ状態に切り替えられるものであって、本実施形態では閾値電圧検出用トランジスタＴ_thに相当する。 The V _DD line 11 supplies power to the organic EL element OLED. The scanning line 12 as a signal line supplies a signal for controlling the threshold voltage detection transistor T _th as a switching element. The V _SS line 13 supplies power to the drive transistor _Td . The image signal line 14 supplies an image signal. Note that the signal line is a wiring for supplying a predetermined potential in the pixel circuit, and corresponds to a scanning line in this embodiment. The switching element is switched to an on state or an off state via a signal line in the pixel circuit, and corresponds to the threshold voltage detection transistor T _th in this embodiment.

画素回路１０は、発光素子としての有機ＥＬ素子ＯＬＥＤと、ドライバ素子としての駆動トランジスタＴ_dと、閾値電圧検出用トランジスタＴ_thと、容量素子としての保持容量Ｃ_sとを備えている。なお、容量素子は、ドライバ素子に印加する電位に応じた電荷が蓄積される機能を備えていればよい。本実施形態においては、保持容量Ｃ_sが容量素子に相当するが、仮に、画素回路中に複数のコンデンサ素子が存在する場合、その何れか一つを容量素子としてもよい。 The pixel circuit 10 includes an organic EL element OLED as a light emitting element, a driving transistor T _d of the driver element, and a transistor T _th threshold voltage detection, and a storage capacitor C _s as a capacitive element. Note that the capacitor element only needs to have a function of accumulating charges according to the potential applied to the driver element. In the present embodiment, the holding capacitor C _s corresponds to a capacitor element. However, if a plurality of capacitor elements exist in the pixel circuit, any one of them may be a capacitor element.

駆動トランジスタＴ_dは、有機ＥＬ素子ＯＬＥＤに流れる電流量を調整する機能を備えている。かかる駆動トランジスタＴ_dは、第１電極ｔ１１、第２電極ｔ１２及び第３電極ｔ１３を有している。第１電極ｔ１１は、保持容量Ｃ_sの第２電極ｔ３２と電気的に接続されている。また、第２電極ｔ１２は、有機ＥＬ素子ＯＬＥＤのカソード電極と電気的に接続されており、第３電極ｔ１３は、Ｖ_SS線１３と電気的に接続されている。 The drive transistor _Td has a function of adjusting the amount of current flowing through the organic EL element OLED. The drive transistor _Td has a first electrode t11, a second electrode t12, and a third electrode t13. The first electrode t11 is the second electrode t32 electrically connected to the holding capacitor C _s. The second electrode t12 is electrically connected to the cathode electrode of the organic EL element OLED, and the third electrode t13 is electrically connected to the V _SS line 13.

ここで、第１電極ｔ１１はゲート電極（ゲート）に対応し、第２電極ｔ１２及び第３電極ｔ１３のうち何れか一方がドレイン電極（ドレイン）に、他方がソース電極（ソース）に対応する。 Here, the first electrode t11 corresponds to a gate electrode (gate), and one of the second electrode t12 and the third electrode t13 corresponds to a drain electrode (drain), and the other corresponds to a source electrode (source).

本実施形態で使用するｎ型のトランジスタにおいては、チャネル層１６を挟んで配置された２つの端子、即ち第２電極ｔ１２及び第３電極ｔ１３のうち、高電位側の端子が「ドレイン」となり、低電位側の端子が「ソース」となる。なお、ドレイン及びソースは、第２電極ｔ１２及び第３電極ｔ１３に印加される相対的な電位関係により定義されるが、以下では第２電極ｔ１２をドレインとし、第３電極ｔ１３をソースとして説明する。 In the n-type transistor used in the present embodiment, two terminals arranged with the channel layer 16 in between, that is, the second electrode t12 and the third electrode t13, the terminal on the high potential side is the “drain”. The terminal on the low potential side becomes the “source”. The drain and the source are defined by the relative potential relationship applied to the second electrode t12 and the third electrode t13. In the following description, the second electrode t12 is the drain and the third electrode t13 is the source. .

駆動トランジスタＴ_dでは、第１電極ｔ１１に印加される電位、より詳細にはソースに対してゲートに印加される電圧値（ゲート・ソース間電圧）に応じて、ソースとドレインとの間のチャネル層１６に流れる電流量を調整し、電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とを選択的に設定する。 In the driving transistor T _d , a channel between the source and the drain according to a potential applied to the first electrode t11, more specifically, a voltage value (gate-source voltage) applied to the gate with respect to the source. The amount of current flowing through the layer 16 is adjusted to selectively set a state in which current can flow (on state) and a state in which current cannot flow (off state).

なお、図３において、ゲート層１５とソース・ドレイン層２０とが重畳する部位（平面視して重なり合う領域）に、図１に示した駆動トランジスタＴ_dのゲート・ソース間の寄生容量Ｃ_gsTdが寄生容量素子として形成されている。また、ゲート層１５とソース・ドレイン層１８とが重畳する部位に、図１に示した駆動トランジスタＴ_dのゲート・ドレイン間の寄生容量Ｃ_gdTdが寄生容量素子として形成されている。 In FIG. 3, the parasitic capacitance C _gsTd between the gate and the source of the drive transistor T _d shown in FIG. 1 is present in a portion where the gate layer 15 and the source / drain layer 20 overlap (a region overlapping in plan view). It is formed as a parasitic capacitance element. Further, a parasitic capacitance C _gdTd between the gate and the drain of the drive transistor _Td shown in FIG. 1 is formed as a parasitic capacitance element at a portion where the gate layer 15 and the source / drain layer 18 overlap.

有機ＥＬ素子ＯＬＥＤは、アノード電極とカソード電極との間に有機ＥＬ素子ＯＬＥＤの導通電圧以上の電位差が生じることにより、アノード電極とカソード電極との間の有機発光層に電流が流れ、流れる電流量に応じて当該有機発光層が発光する。具体的に、有機ＥＬ素子ＯＬＥＤは、有機発光層に注入された正孔と電子とが再結合することによって光を生じる。 In the organic EL element OLED, when a potential difference equal to or higher than the conduction voltage of the organic EL element OLED is generated between the anode electrode and the cathode electrode, a current flows in the organic light emitting layer between the anode electrode and the cathode electrode, and the flowing current amount Accordingly, the organic light emitting layer emits light. Specifically, the organic EL element OLED generates light by recombination of holes and electrons injected into the organic light emitting layer.

ここで、アノード電極としては、アルミニウム、銀等の金属或いはこれらの合金等を用いることができる。カソード電極としては、インジウム錫酸化膜（ＩＴＯ）等の光透過性を有する導電材料、マグネシウム、銀、アルミニウム又はカルシウム等の材料等を用いることができる。 Here, a metal such as aluminum or silver or an alloy thereof can be used as the anode electrode. As the cathode electrode, a light-transmitting conductive material such as indium tin oxide film (ITO), a material such as magnesium, silver, aluminum, or calcium can be used.

また、有機発光層としては、例えば、Ａｌｑ３（トリス（８−キノリノラト）アルミニウム錯体）等の発光性の材料で構成される。発光効率を高めるために、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム等の有機金属化合物又クマリン等の色素をドーパント材料として、正孔輸送性又は電子輸送性を有するホスト材料にドープして発光層を構成してもよい。発光層を構成するドーパント材料の濃度は、例えば、０．５質量％以上２０質量％以下とする。正孔輸送性を有するホスト材料の例としては、α−ＮＰＤ、ＴＰＤ等がある。電子輸送性を有するホスト材料の例としては、ビス（２−メチル−８−キノリノラト）−４−（フェニルフェノラト）アルミニウム、１，４−フェニレンビス（トリフェニルシラン）、１，３−ビス（トリフェニルシリル）ベンゼン、１，３，５−トリ（９Ｈ−カルバゾール−９−イル）ベンゼン、ＣＢＰ、Ａｌｑ３又はＳＤＰＶＢｉ等がある。なお、発光層の各層を構成する材料は、発する光の色に応じて、適当な材料が選択される。赤色の光を発するドーパント材料の例としては、トリス（１−フェニルイソキノリナト−Ｃ２，Ｎ）イリジウム又はＤＣＪＴＢ等がある。緑色の光を発するドーパント材料の例としては、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム又はビス［２−（２−ベンゾオキサゾリル）フェノラト］亜鉛（ＩＩ）等がある。青色の光を発するドーパント材料の例としては、ジスチリルアリーレン誘導体、ペリレン誘導体又はアゾメチン亜鉛錯体等がある。また、発光層は、１層構造に限られることはなく、複数層構造としてもよい。 Moreover, as an organic light emitting layer, it is comprised with luminescent materials, such as Alq3 (Tris (8-quinolinolato) aluminum complex), for example. In order to increase the light emission efficiency, a host material having a hole transporting property or an electron transporting property is doped with an organic metal compound such as tris [pyridinyl-kN-phenyl-kC] iridium or a dye such as coumarin as a dopant material. Layers may be configured. The density | concentration of the dopant material which comprises a light emitting layer shall be 0.5 mass% or more and 20 mass% or less, for example. Examples of the host material having a hole transporting property include α-NPD and TPD. Examples of a host material having an electron transporting property include bis (2-methyl-8-quinolinolato) -4- (phenylphenolato) aluminum, 1,4-phenylenebis (triphenylsilane), 1,3-bis ( Triphenylsilyl) benzene, 1,3,5-tri (9H-carbazol-9-yl) benzene, CBP, Alq3, or SDPVBi. Note that, as a material constituting each layer of the light emitting layer, an appropriate material is selected according to the color of emitted light. Examples of a dopant material that emits red light include tris (1-phenylisoquinolinato-C2, N) iridium or DCJTB. Examples of dopant materials that emit green light include tris [pyridinyl-kN-phenyl-kC] iridium or bis [2- (2-benzoxazolyl) phenolato] zinc (II). Examples of the dopant material that emits blue light include a distyrylarylene derivative, a perylene derivative, or an azomethine zinc complex. Further, the light emitting layer is not limited to a single layer structure, and may have a multiple layer structure.

なお、有機ＥＬ素子ＯＬＥＤは、逆電圧印加時にコンデンサとして機能するため、図２ではこれを有機ＥＬ素子容量Ｃ_oledとして等価的に表している。 Since the organic EL element OLED functions as a capacitor when a reverse voltage is applied, this is equivalently represented as an organic EL element capacitance C _{oled in} FIG.

有機ＥＬ素子ＯＬＥＤのアノード電極は、Ｖ_DD線１１と電気的に接続され、カソード電極は、駆動トランジスタＴ_dの第２電極ｔ１２と電気的に接続されている。また、本実施形態で用いる画素回路では、有機ＥＬ素子ＯＬＥＤのアノード電極が、画像表示装置を構成する全ての画素回路で共通となるコモンアノード型となっている。つまり、基板３１上に、アノード電極、有機発光層さらにカソード電極を順に形成した構造であって、且つアノード電極は全ての画素回路にて共通の電極である。 The anode electrode of the organic EL element OLED is electrically connected to the V _DD line 11, and the cathode electrode is electrically connected to the second electrode t12 of the drive transistor _Td . Further, in the pixel circuit used in the present embodiment, the anode electrode of the organic EL element OLED is a common anode type that is common to all the pixel circuits constituting the image display device. That is, an anode electrode, an organic light emitting layer, and a cathode electrode are sequentially formed on the substrate 31, and the anode electrode is an electrode common to all pixel circuits.

閾値電圧検出用トランジスタＴ_thは、第１電極ｔ２１、第２電極ｔ２２及び第３電極ｔ２３を有している。第１電極ｔ２１は、走査線１２と電気的に接続されている。第２電極ｔ２２は、駆動トランジスタＴ_dの第１電極ｔ１１と、保持容量Ｃ_sの第２電極ｔ３２とを電気的に接続する配線に対して導電可能に接続されている。また、第３電極ｔ２３は、駆動トランジスタＴ_dの第２電極ｔ１２と有機ＥＬ素子ＯＬＥＤのカソード電極とを電気的に接続する配線に対して導電可能に接続されている。 The threshold voltage detection transistor T _th includes a first electrode t21, a second electrode t22, and a third electrode t23. The first electrode t21 is electrically connected to the scanning line 12. The second electrode t22, the driving first electrode t11 of the transistor T _d, and is conductively connected to the second electrode t32 relative wiring electrically connected to the storage capacitor C _s. In addition, the third electrode t23 is connected so as to be conductive with respect to a wiring that electrically connects the second electrode t12 of the drive transistor _Td and the cathode electrode of the organic EL element OLED.

ここで、第１電極ｔ２１がゲートに対応し、第２電極ｔ２２及び第３電極ｔ２３の何れか一方がソースに、他方がドレインに夫々対応する。本実施形態で使用するｎ型のトランジスタにおいては、チャネル層１７を挟んで配置された２つの端子（すわなち、第２電極ｔ２２と第３電極ｔ２３）のうち、高電位側の端子が「ドレイン」となり、低電位側の端子が「ソース」となる。なお、ドレイン及びソースは、第２電極ｔ２２及び第３電極ｔ２３に印加される相対的な電位関係により定義されるが、以下では第２電極ｔ２２をソースとし、第３電極ｔ２３をドレインとして説明する。 Here, the first electrode t21 corresponds to the gate, one of the second electrode t22 and the third electrode t23 corresponds to the source, and the other corresponds to the drain. In the n-type transistor used in this embodiment, among the two terminals (that is, the second electrode t22 and the third electrode t23) arranged with the channel layer 17 interposed therebetween, the high-potential side terminal is “ “Drain”, and the terminal on the low potential side becomes “source”. Note that the drain and the source are defined by a relative potential relationship applied to the second electrode t22 and the third electrode t23. In the following description, the second electrode t22 is used as the source and the third electrode t23 is used as the drain. .

閾値電圧検出用トランジスタＴ_thでは、第１電極ｔ２１に印加される電位、より詳細にはソースに対してゲートに印加される電圧値（ゲート・ソース間電圧）に応じて、ソースとドレインとの間のチャネル層１７に流れる電流量を調整し、電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とを選択的に設定する。 In the threshold voltage detection transistor T _th , the potential between the source and the drain depends on the potential applied to the first electrode t21, more specifically, the voltage value (gate-source voltage) applied to the gate with respect to the source. The amount of current flowing through the channel layer 17 is adjusted to selectively set a state in which current can flow (on state) and a state in which current cannot flow (off state).

また、閾値電圧検出用トランジスタＴ_thは、自身がオン状態となったときに、駆動トランジスタＴ_dのゲートとドレインとを電気的に接続する機能を有する。さらに、閾値電圧検出用トランジスタＴ_thは、駆動トランジスタＴ_dのゲート・ソース間の電位差が駆動トランジスタＴ_dの閾値電圧Ｖ_thとなるまで、駆動トランジスタＴ_dのゲートからドレインに向かって電流を流すことで、駆動トランジスタＴ_dの閾値電圧Ｖ_thを検出する機能を有する。 The threshold voltage detection transistor T _th has a function of electrically connecting the gate and the drain of the drive transistor T _d when the transistor T _th is turned on. Further, the threshold voltage detecting transistor T _th, until the potential difference between the gate and source of the driving transistor T _d is the threshold voltage V _th of the driving transistor T _d, a current flows toward the drain from the gate of the driving transistor T _d Thus, it has a function of detecting the threshold voltage V _th of the drive transistor T _d .

なお、図３及び図４において、走査線１２（第１電極ｔ２１）とソース・ドレイン層１９（第２電極ｔ２２）とが重畳する部位に、閾値電圧検出用トランジスタＴ_thのゲート・ソース間の寄生容量Ｃ_gsTthが寄生容量素子として形成されている。また、走査線１２（第１電極ｔ２１）とソース・ドレイン層１８（第３電極ｔ２３）とが重畳する部位に、閾値電圧検出用トランジスタＴ_thのゲート・ドレイン間の寄生容量Ｃ_gdTthが寄生容量素子として形成されている。 In FIGS. 3 and 4, the region between the gate and the source of the threshold voltage detection transistor T _th is overlapped with the portion where the scanning line 12 (first electrode t21) and the source / drain layer 19 (second electrode t22) overlap. A parasitic capacitance C _gsTth is formed as a parasitic capacitance element. In addition, the parasitic capacitance C _gdTth between the gate and the drain of the threshold voltage detection transistor T _th is a parasitic capacitance at a portion where the scanning line 12 (first electrode t21) and the source / drain layer 18 (third electrode t23) overlap. It is formed as an element.

保持容量Ｃ_sは、画像信号線１４を介して画像信号線駆動回路６から供給される画像データ電位を保持するための容量素子である。保持容量Ｃ_sが画像データ電位を保持すると、駆動トランジスタＴ_dのゲートに印加される電位（ゲート電位）が増大し、それに応じた電流が駆動トランジスタＴ_dのソース・ドレイン間（チャネル層１６）に流れることで、有機ＥＬ素子ＯＬＥＤが発光する。なお、ここで画像データ電位とは、発光素子の発光輝度に応じた信号のことであって、保持容量Ｃ_sは、該画像データ信号に応じた電荷が蓄積される。 The holding capacitor C _s is a capacitive element for holding the image data potential supplied from the image signal line driving circuit 6 via the image signal line 14. When the storage capacitor C _s holds the image data potential, the potential (gate potential) applied to the gate of the drive transistor T _d increases, and a current corresponding thereto is generated between the source and drain of the drive transistor T _d (channel layer 16). The organic EL element OLED emits light. Here, the image data potential is a signal corresponding to the light emission luminance of the light emitting element, and the storage capacitor C _s stores a charge corresponding to the image data signal.

ここで、保持容量Ｃ_sは、図３及び図４に示したように、後述する第１絶縁層３３を介して対向配置されたゲート層１５と、画像信号線１４との重畳部分により形成されている。なお、この重畳部分のうち、画像信号線１４の重畳部分が第１電極ｔ３１に対応し、ゲート層１５の重畳部分が第２電極ｔ３２に対応する。 Here, as shown in FIG. 3 and FIG. 4, the storage capacitor C _s is formed by an overlapping portion of the gate layer 15 and the image signal line 14 which are arranged to face each other via a first insulating layer 33 described later. ing. Of these overlapping portions, the overlapping portion of the image signal line 14 corresponds to the first electrode t31, and the overlapping portion of the gate layer 15 corresponds to the second electrode t32.

画像信号線１４及びソース・ドレイン層１８〜２０は、後述するように成膜、レジスト、露光、現像、エッチング及びレジスト剥離からなるフォトリソグラフィー技術を用いて形成されているが、エッチング条件の変動によりエッチング量にバラツキが生じる可能性がある。 The image signal line 14 and the source / drain layers 18 to 20 are formed by using a photolithography technique including film formation, resist, exposure, development, etching, and resist peeling as described later. There is a possibility that the etching amount varies.

例えば、閾値電圧検出用トランジスタＴ_th及び保持容量Ｃ_sに着目すると、図５の太線部で示したように、エッチング量が増大することで寄生容量Ｃ_gsTth、Ｃ_gdTth及び保持容量Ｃ_sを構成する一方の電極の外縁部が、図３に示したパターンよりも多く削られることになる。このように、エッチング量が変動すると、保持容量Ｃ_sや各寄生容量を形成するパターンが所望するパターンよりも大きくなったり、小さくなったりすることで平行平板の面積にズレが生じる。その結果、所望する容量値からズレが生じ、異なる画素同士において容量素子の容量値の違いが生じてしまう。ひいては、異なる画素同士で同等の画像データ信号を付与したとしても、異なる画素同士で容量素子の容量値の大きさの違いが大きいため、発光素子の発光輝度が異なり、輝度ムラが発生することがある。 For example, focusing on the threshold voltage detection transistor T _th and the storage capacitor C _s , as shown by the thick line portion in FIG. 5, the parasitic capacitances C _gsTth and C _gdTth and the storage capacitor C _s are configured by increasing the etching amount. Thus, the outer edge portion of one of the electrodes is scraped more than the pattern shown in FIG. Thus, an etching amount varies, or larger than the pattern of the pattern forming the storage capacitor C _s and the parasitic capacitance is desired, deviation occurs in the area of the parallel plate that or smaller. As a result, a deviation occurs from the desired capacitance value, and the capacitance value of the capacitive element differs between different pixels. As a result, even if the same image data signal is applied to different pixels, the difference in the capacitance value of the capacitive element between the different pixels is large, so that the light emission luminance of the light emitting element is different and luminance unevenness may occur. is there.

ところで、画素回路の画素特性は、一般に画素回路を構成する個々の容量素子の容量値ではなく、一画素内における複数の容量素子間での容量値の比によって定まる。つまり、エッチング量の変動に伴い、異なる画素同士において、例えば保持容量Ｃ_sの容量値が異なっていても、一画素回路内における複数の容量素子間（例えば、閾値電圧検出用トランジスタＴ_thと保持容量Ｃ_s）での容量値の比が変化しなければ画素回路の特性は変化しない。なお、ここで画素特性とは、各画素に入力される画像データ信号に対して、所望する発光輝度で画素が発光する画素の特性をいう。かかる画素特性を有する画素回路は、隣接する画素にて発光輝度を略一定の誤差範囲に抑えることができ、画像表示装置の輝度ムラを抑制することができる。 By the way, the pixel characteristics of the pixel circuit are generally determined not by the capacitance values of the individual capacitor elements constituting the pixel circuit but by the ratio of the capacitance values among a plurality of capacitor elements in one pixel. That is, as the etching amount varies, even between different pixels, for example, even if the capacitance value of the storage capacitor C _s is different, a plurality of capacitor elements in one pixel circuit (for example, the threshold voltage detection transistor T _th and the storage) The characteristic of the pixel circuit does not change unless the ratio of the capacitance values in the capacitor C _s ) changes. Here, the pixel characteristic means a characteristic of a pixel that emits light at a desired light emission luminance with respect to an image data signal input to each pixel. A pixel circuit having such pixel characteristics can suppress the light emission luminance within a substantially constant error range in adjacent pixels, and can suppress luminance unevenness of the image display device.

画素回路１０では、上記の原理に従い、保持容量Ｃ_sと、少なくとも１以上の寄生容量素子とにおいて、当該保持容量Ｃ_s及び寄生容量素子の各々を構成する基板３１上に重畳配置された一対の電極部分のうち、エッチング変動の影響を受けやすい電極部分、即ち外縁部の周長が大なる一方の電極部分の周長と、当該電極部分の面積（以下、電極面積という）との比（以下、周長面積比という）が共通の値となるよう形成されている。ここで、外縁部の周長が大なる一方の電極部分の周長とは、例えば、保持容量Ｃ_sに着目すると、平面視してゲート層１５と対向する電極部分（画像信号線と同層に形成される電極）の外周の長さのことをいう。また、電極面積とは、例えば、保持容量Ｃ_sに着目すると、平面視してゲート層１５と対向する電極部分の面積のことをいう。 In the pixel circuit 10, in accordance with the principle described above, a pair of the storage capacitor C _s and at least one or more parasitic capacitance elements are arranged on the substrate 31 constituting each of the storage capacitance C _s and the parasitic capacitance elements. Of the electrode parts, the ratio of the electrode part that is susceptible to etching fluctuation, that is, the circumference of one electrode part whose outer edge part has a large circumference and the area of the electrode part (hereinafter referred to as electrode area) (hereinafter referred to as electrode area) , Which is referred to as a circumference area ratio) is a common value. Here, the circumference of the one electrode portion having a larger circumference of the outer edge portion is, for example, an electrode portion facing the gate layer 15 in plan view (same layer as the image signal line) when attention is paid to the storage capacitor C _s. The length of the outer periphery of the electrode). Further, the electrode area refers to the area of the electrode portion facing the gate layer 15 in plan view, for example, when attention is paid to the storage capacitor C _s .

具体的に、画素回路１０では、保持容量Ｃ_sと、寄生容量素子の一つである寄生容量Ｃ_gsTthとについて、周長面積比が一定となるよう形成されている。以下、画素回路１０における、保持容量Ｃ_sと、寄生容量Ｃ_gsTthとの周長面積比について具体的に説明する。 Specifically, the pixel circuit 10 is formed so that the peripheral area ratio is constant between the storage capacitor C _s and the parasitic capacitor C _gsTth which is one of the parasitic capacitors. Hereinafter, the peripheral area ratio between the storage capacitor C _s and the parasitic capacitor C _gsTth in the pixel circuit 10 will be specifically described.

保持容量Ｃ_sは、基板３１上に重畳配置された一対の電極部分、即ちゲート層１５と画像信号線１４との重畳部分により構成されている。これら一対の電極部分のうち、画像信号線１４と接続された保持容量Ｃ_sの電極部分は、後述するようにエッチングにより形成され、且つ平面視してゲート層１５内に納まるように設計されている。したがって、画像信号線１４と接続された保持容量Ｃ_sの電極部分は、ゲート層１５と接続される保持容量Ｃ_sに相当する電極部分と比較し外縁部の周長は大なる。これは、ゲート層１５を画像信号線１４よりも先に形成し、その後、該ゲート層１５に対向する電極部分を形成することによって、保持容量Ｃ_sを形成することに起因している。つまり、大きめにゲート層側の電極部分を作成し、画像信号線側の電極部分の大きさを調整することによって、保持容量Ｃ_sの容量値を決定しやすくしている。 The storage capacitor C _s is composed of a pair of electrode portions that are superimposed on the substrate 31, that is, a superimposed portion of the gate layer 15 and the image signal line 14. Of these pair of electrode portions, the electrode portion of the storage capacitor C _s connected to the image signal line 14 is formed by etching as will be described later, and is designed to fit in the gate layer 15 in plan view. Yes. Accordingly, the electrode portion of the storage capacitor C _s connected to the image signal line 14 has a larger peripheral length than the electrode portion corresponding to the storage capacitor C _s connected to the gate layer 15. This is due to the formation of the storage capacitor C _s by forming the gate layer 15 before the image signal line 14 and then forming the electrode portion facing the gate layer 15. In other words, the capacitance value of the storage capacitor C _s is easily determined by creating a larger electrode portion on the gate layer side and adjusting the size of the electrode portion on the image signal line side.

ここで、画像信号線１４における保持容量Ｃ_sの電極部分（第１電極ｔ３１）の外縁部の周長を“ｄ”とし、当該電極部分の面積が“Ｓ”であるとする。このとき、画像信号線１４の電極部分がエッチングされる際のエッチング量（図５に示した保持容量Ｃ_sの太線部分の太さに相当）が“ｘ”であったとすると、実際に形成される保持容量Ｃ_sの電極面積は、“Ｓ−ｘｄ”と近似的に表すことができる。なお、エッチング量の変動が生じない規定値のときはｘ＝０であるとする。 Here, the circumferential length of the outer edge portion of the electrode portion of the storage capacitor C _s in the image signal line 14 (first electrode t31) to the "d", the area of the electrode element is referred to as a "S". In this case, when the electrode portion of the image signal line 14 is an etching amount at the time of being etched (corresponding to the thickness of the thick line part of the storage capacitor C _s shown in FIG. 5) is "x", it is actually formed that the electrode area of the storage capacitor C _s can be approximately expressed as "S-xd". It is assumed that x = 0 when the specified value does not cause a variation in the etching amount.

また、ソース・ドレイン層１９における寄生容量Ｃ_gsTthの電極部分の外縁部の周長を“ｄ’”とし、当該電極部分の面積が“Ｓ’”であるとする。このとき、ソース・ドレイン層１９の電極部分がエッチングされる際のエッチング量（図５に示した寄生容量Ｃ_gsTthの太線部分の太さに相当）が、画像信号線１４でのエッチング量と同様“ｘ”であったとすると、実際に形成される寄生容量Ｃ_gsTthの電極面積は、“Ｓ’−ｘｄ’”と近似的に表すことができる。 Further, it is _assumed that the peripheral length of the electrode portion of the parasitic capacitance C _gsTth in the source / drain layer 19 is “d ′”, and the area of the electrode portion is “S ′”. At this time, the etching amount when the electrode portion of the source / drain layer 19 is etched (corresponding to the thickness of the thick line portion of the parasitic capacitance C _gsTth shown in FIG. 5) is the same as the etching amount in the image signal line 14. If it is “x”, the electrode area of the parasitic capacitance C _gsTth that is actually formed can be approximately expressed as “ _S′ −xd ′”.

実際に形成された保持容量Ｃ_sと、寄生容量Ｃ_gsTthとの電極面積の比は、下記式（１）のように表すことができる。
（Ｓ’−ｘｄ’）／（Ｓ−ｘｄ）（１） The ratio of the electrode area between the storage capacitor C _s actually formed and the parasitic capacitance C _gsTth can be expressed as the following formula (1).
(S'-xd ') / (S-xd) (1)

上述したように、画素回路１０では、保持容量Ｃ_sと寄生容量Ｃ_gsTthとについて、外縁部の周長が大なる一方の電極の周長ｄ及びｄ’と、その電極面積Ｓ及びＳ’との比が夫々共通の値、即ち周長面積比が一定となるよう設計されている。具体的には、保持容量Ｃ_sの画像信号線１４と接続される電極の外周の長さ及び保持容量Ｃ_sの面積の比が、寄生容量Ｃ_gsTthを構成するソース・ドレイン層１９と接続される電極の外周の長さ及び寄生容量Ｃ_gsTthの面積の比と共通の値となるように設計されている。そのため、下記式（２）の関係を満たすことになる。なお、関係式（２）、（３）におけるａは、周長面積比（一定）を示している。
ｄ／Ｓ＝ｄ’／Ｓ’＝周長面積比（一定）＝ａ（２） As described above, in the pixel circuit 10, with respect to the storage capacitor C _s and the parasitic capacitance C _gsTth , the peripheral lengths d and d ′ of one of the electrodes whose peripheral length is large, and the electrode areas S and S ′ thereof. These ratios are designed to have a common value, that is, the circumference area ratio is constant. Specifically, the ratio of the area of the storage capacitor C _s of the image signal line of the outer periphery 14 and connected thereto electrode length and the storage capacitor C _s is connected to the source-drain layer 19 constituting the parasitic capacitance C _GsTth The electrode is designed to have a common value with the ratio of the outer circumference of the electrode and the area ratio of the parasitic capacitance C _gsTth . Therefore, the relationship of the following formula (2) is satisfied. In relational expressions (2) and (3), “a” indicates a circumferential area ratio (constant).
d / S = d ′ / S ′ = peripheral area ratio (constant) = a (2)

ここで、上記式（２）を用いて上記式（１）を変形すると、エッチング量ｘの値に依存しない、Ｓ’とＳとの関係式（３）が導出できる。
（Ｓ’−ｘｄ’）／（Ｓ−ｘｄ）＝｛Ｓ’（１−ａｘ）｝／｛Ｓ（１−ａｘ）｝
＝Ｓ’／Ｓ（３） Here, if the above equation (1) is modified using the above equation (2), a relational expression (3) between S ′ and S independent of the value of the etching amount x can be derived.
(S'-xd ') / (S-xd) = {S' (1-ax)} / {S (1-ax)}
= S '/ S (3)

上記式（３）から明らかなように、かかる画素回路１０では、エッチング量ｘの変動に依らず、保持容量Ｃ_s及び寄生容量Ｃ_gsTthの容量比を一定に保つことができる。つまり、画素回路１０では、エッチング量の変動に伴う画像特性への影響を抑制することが可能となっている。 As apparent from the above equation (3), in the pixel circuit 10, the capacitance ratio of the storage capacitor C _s and the parasitic capacitor C _gsTth can be kept constant regardless of the variation of the etching amount x. That is, in the pixel circuit 10, it is possible to suppress the influence on the image characteristics due to the variation in the etching amount.

上述した実施形態においては、保持容量Ｃ_sの一方の電極（例えば、画像信号線と同層に形成される電極）の外周の長さ及び保持容量Ｃ_sの面積の比が、寄生容量Ｃ_gsTthを構成する一対の電極のうち、一方の電極（保持容量Ｃ_sの一方の電極と同層に形成される電極）の外周の長さ及び寄生容量Ｃ_gsTthの面積の比と共通の値に設計されている。かかる共通の値とは、±１５％以内の許容範囲内であればよい。 In the embodiment described above, the ratio of the length of the outer periphery of one electrode of the storage capacitor C _s (for example, the electrode formed in the same layer as the image signal line) and the area of the storage capacitor C _s is the parasitic capacitance C _gsTth. Of the pair of electrodes constituting one electrode (the electrode formed in the same layer as one electrode of the storage capacitor C _s ) and the ratio of the outer peripheral length and the area of the parasitic capacitance C _{gsTth to} a common value Has been. The common value may be within an allowable range within ± 15%.

なお、本実施形態では、保持容量Ｃ_s及び寄生容量Ｃ_gsTthの周長面積比を共通の値としたが、これに限らず、他の寄生容量素子（例えば寄生容量Ｃ_gsTd、Ｃ_gdTd、Ｃ_gdTth）についても、周長面積比が保持容量Ｃ_sと共通の値となるよう設計・形成する形態としてもよい。また、図示しない他の追加保持容量（例えば、閾値電圧Ｖ_thを保持するための保持容量）を追加した構成の場合においても、その周長面積比を共通の値とすることで上記と同様の効果を奏することができる。また、周長面積比となる値は、設計に応じて適切な値を選べば良い。 In this embodiment, the peripheral area ratio of the holding capacitor C _s and the parasitic capacitance C _gsTth is a common value, but the present invention is not limited to this, and other parasitic capacitance elements (for example, parasitic capacitances C _gsTd , C _gdTd , C _GdTth) for also perimeter area ratio may be in the form of design and formed so that the storage capacitor C _s and common values. Further, in the case of a configuration in which another additional holding capacitor (not shown) (for example, a holding capacitor for holding the threshold voltage V _th ) is added, the circumference area ratio is set to a common value as described above. There is an effect. Moreover, what is necessary is just to select the value used as circumference area ratio according to a design.

また、図４に示したように、画素回路１０は、さらに基板３１と、第１絶縁層３３と、第２絶縁層３６と、平坦化膜３７とを備えて構成されている。 As shown in FIG. 4, the pixel circuit 10 further includes a substrate 31, a first insulating layer 33, a second insulating layer 36, and a planarizing film 37.

ここで、基板３１は、ガラスやプラスチック等の光透過性の材料からなり、この基板３１上に上述した画素回路１０の各部が形成されている。第１絶縁層３３は、窒化珪素、酸化珪素又は参加窒化珪素等の光透過性の絶縁材料からなり、走査線１２、Ｖ_SS線１３及びゲート層１５と、画像信号線１４及びソース・ドレイン層１８〜２０と、を絶縁するために設けられている。なお、第１絶縁層３３には、ゲート層１５とソース・ドレイン層１９とを電気的に接続するための絶縁膜穴Ｈ１と、Ｖ_SS線１３とソース・ドレイン層２０とを電気的に接続するための絶縁膜穴Ｈ２とが設けられている。 Here, the substrate 31 is made of a light transmissive material such as glass or plastic, and each part of the pixel circuit 10 described above is formed on the substrate 31. The first insulating layer 33 is made of a light-transmitting insulating material such as silicon nitride, silicon oxide, or participating silicon nitride, and includes the scanning line 12, the V _SS line 13, the gate layer 15, the image signal line 14, and the source / drain layer. 18 to 20 are provided to insulate them. The first insulating layer 33 is electrically connected to the insulating film hole H1 for electrically connecting the gate layer 15 and the source / drain layer 19, and to the V _SS line 13 and the source / drain layer 20. An insulating film hole H2 is provided.

第２絶縁層３６は、第１絶縁層３３と同様、窒化珪素、酸化珪素又は参加窒化珪素等の光透過性の絶縁材料からなり、第１絶縁層３３とともに画像信号線１４及びソース・ドレイン層１８〜２０を挟持するよう構成されている。 Similar to the first insulating layer 33, the second insulating layer 36 is made of a light transmissive insulating material such as silicon nitride, silicon oxide, or participating silicon nitride, and together with the first insulating layer 33, the image signal line 14 and the source / drain layers. It is comprised so that 18-20 may be clamped.

第２絶縁層３６上には、画像信号線１４及びソース・ドレイン層１８〜２０に起因する表面の凹凸を低減するため、平坦化膜３７が形成されている。平坦化膜３７には、例えばノボラック樹脂、アクリル樹脂、エポキシ樹脂又はシリコン樹脂等の光透過性で且つ絶縁性を有した有機材料を用いることができる。なお、第２絶縁層３６及び平坦化膜３７には、ソース・ドレイン層１８と、後述する第１電極層３８とを電気的に接続するための、平坦化膜穴Ｈ３が設けられている。 A planarizing film 37 is formed on the second insulating layer 36 in order to reduce surface irregularities caused by the image signal lines 14 and the source / drain layers 18 to 20. For the planarizing film 37, for example, a light transmissive and insulating organic material such as novolac resin, acrylic resin, epoxy resin, or silicon resin can be used. The second insulating layer 36 and the planarizing film 37 are provided with a planarizing film hole H3 for electrically connecting the source / drain layer 18 and a first electrode layer 38 to be described later.

＜画像表示装置の製造方法＞
次に、本実施形態に係る画像表示装置（画素回路１０）の製造方法について説明する。ここで、図６−１〜図６−１８は、図３のＡ−Ａを表した画素回路１０の工程断面図である。 <Method for Manufacturing Image Display Device>
Next, a method for manufacturing the image display device (pixel circuit 10) according to the present embodiment will be described. Here, FIGS. 6-1 to 6-18 are process sectional views of the pixel circuit 10 showing AA of FIG.

まず、基板３１上に第１金属層３２を成膜する（図６−１参照）。基板３１の素材としては、上述したように光透過性のガラス等が用いられ、その厚さは、本実施形態では０．７ｍｍである。また、第１金属層３２の素材としては、例えば、アルミニウム合金又はモリブデン合金が用いられ、その厚さは、本実施形態では３００ｎｍである。 First, the first metal layer 32 is formed on the substrate 31 (see FIG. 6A). As described above, light transmissive glass or the like is used as the material of the substrate 31, and the thickness thereof is 0.7 mm in the present embodiment. Moreover, as a raw material of the 1st metal layer 32, an aluminum alloy or a molybdenum alloy is used, for example, The thickness is 300 nm in this embodiment.

第１金属層３２の成膜後、レジストの塗布、露光、現像、第１金属層３２のエッチング、レジストの剥離を順に行うことで、第１金属層３２を所定の形状にパターニングする（図６−２参照）。これにより、第１金属層３２から走査線１２、Ｖ_SS線１３及びゲート層１５が夫々形成される。 After the first metal layer 32 is formed, the first metal layer 32 is patterned into a predetermined shape by sequentially applying a resist, exposing, developing, etching the first metal layer 32, and stripping the resist (FIG. 6). -2). Thereby, the scanning line 12, the V _SS line 13, and the gate layer 15 are formed from the first metal layer 32, respectively.

続いて、走査線１２、Ｖ_SS線１３及びゲート層１５上に第１絶縁層３３を成膜した後、この第１絶縁層３３上に半導体（アモルファスシリコン）層３４を成膜する（図６−３参照）。ここで、第１絶縁層３３の材料としては、上述したように光透過性の窒化珪素等が用いられ、その厚さは、本実施形態では３５０ｎｍである。また、半導体層３４の厚さは、本実施形態では１００ｎｍであるとする。 Subsequently, after the first insulating layer 33 is formed on the scanning line 12, the V _SS line 13 and the gate layer 15, a semiconductor (amorphous silicon) layer 34 is formed on the first insulating layer 33 (FIG. 6). -3). Here, as described above, light transmissive silicon nitride or the like is used as the material of the first insulating layer 33, and the thickness thereof is 350 nm in the present embodiment. In addition, the thickness of the semiconductor layer 34 is 100 nm in the present embodiment.

次に、半導体層３４に対し、レジストの塗布、露光、現像、半導体層３４のエッチング、レジストの剥離を順に行うことで、半導体層３４を所定の形状にパターニングする（図６−４参照）。これにより、半導体層３４から閾値電圧検出用トランジスタＴ_thのチャネル層１７が形成される。なお、図示しないが、駆動トランジスタＴ_dのチャネル層１６も、この工程で同様に形成される。 Next, the semiconductor layer 34 is patterned into a predetermined shape by sequentially performing resist application, exposure, development, etching of the semiconductor layer 34, and stripping of the resist on the semiconductor layer 34 (see FIG. 6-4). As a result, the channel layer 17 of the threshold voltage detection transistor T _th is formed from the semiconductor layer 34. Although not shown, the channel layer 16 of the driving transistor _Td is similarly formed in this step.

さらに、第１絶縁層３３に対し、レジストの塗布、露光、現像、第１絶縁層３３のエッチング、レジストの剥離を順に行うことで、第１絶縁層３３を所定の形状にパターニングする（図６−５参照）。これにより、第１絶縁層３３上に絶縁膜穴Ｈ１、Ｈ２が形成される。 Further, the first insulating layer 33 is patterned into a predetermined shape by sequentially performing resist coating, exposure, development, etching of the first insulating layer 33 and stripping of the resist on the first insulating layer 33 (FIG. 6). See -5). As a result, insulating film holes H <b> 1 and H <b> 2 are formed on the first insulating layer 33.

続いて、チャネル層１７及び第１絶縁層３３上に、第２金属層３５を成膜する（図６−６参照）。ソース・ドレイン層の素材としては、例えば、アルミ二ウム又はモリブデン等の導電材料が用いられ、その厚さは、本実施形態では３００ｎｍである。 Subsequently, a second metal layer 35 is formed on the channel layer 17 and the first insulating layer 33 (see FIG. 6-6). As a material of the source / drain layer, for example, a conductive material such as aluminum or molybdenum is used, and the thickness thereof is 300 nm in the present embodiment.

その後、レジストの塗布、露光、現像、第２金属層３５のエッチング、レジストの剥離を順に行うことで、第２金属層３５を所定の形状にパターニングする（図６−７参照）。これにより、第２金属層３５から画像信号線１４及びソース・ドレイン層１８〜２０が夫々形成される。 Thereafter, resist application, exposure, development, etching of the second metal layer 35, and stripping of the resist are sequentially performed to pattern the second metal layer 35 into a predetermined shape (see FIGS. 6-7). Thus, the image signal line 14 and the source / drain layers 18 to 20 are formed from the second metal layer 35, respectively.

また、図６−７において、第１絶縁層３３を隔てて平行配置されたゲート層１５と画像信号線１４との重畳部分、即ち第１電極ｔ３１及び第２電極ｔ３２により、保持容量Ｃ_sが形成される。さらに、第１絶縁層３３及びチャネル層１７を隔てて平行配置された走査線１２（第１電極ｔ２１）と、ソース・ドレイン層１８（第３電極ｔ２３）及びソース・ドレイン層１９（第２電極ｔ２２）とにより閾値電圧検出用トランジスタＴ_thが形成され、第１電極ｔ２１と、第２電極ｔ２２及び第３電極ｔ２３との重畳部分により、閾値電圧検出用トランジスタＴ_thの寄生容量Ｃ_gsTth及びＣ_gdTthが形成される。 In addition, in FIG. 6-7, the storage capacitor C _s is formed by the overlapping portion of the gate layer 15 and the image signal line 14 arranged in parallel across the first insulating layer 33, that is, the first electrode t31 and the second electrode t32. It is formed. Further, the scanning line 12 (first electrode t21) arranged in parallel across the first insulating layer 33 and the channel layer 17, the source / drain layer 18 (third electrode t23), and the source / drain layer 19 (second electrode). t22) forms a threshold voltage detecting transistor T _th , and parasitic capacitances C _gsTth and C of the threshold voltage detecting transistor T _th are formed by overlapping portions of the first electrode t21, the second electrode t22, and the third electrode t23. _gdTth is formed.

なお、上述したように、画素回路１０では、保持容量Ｃ_sと寄生容量Ｃ_gsTthとについて、周長面積比が共通の値となるよう予め設計されており、この設計内容に基づいて保持容量Ｃ_s及び寄生容量Ｃ_gsTthが形成される。 Note that, as described above, in the pixel circuit 10, the storage capacitor C _s and the parasitic capacitance C _gsTth are designed in advance so that the circumference area ratio becomes a common value, and the storage capacitor C _s is based on this design content. _s and parasitic capacitance C _gsTth are formed.

次に、第２絶縁層３６を成膜する（図６−８参照）。ここで、第２絶縁層３６の素材としては、上述したように光透過性の窒化珪素等が用いられ、その厚さは、本実施形態では３５０μｍである。第２絶縁層３６の成膜後、レジストの塗布、露光、現像、第２絶縁層３６のエッチング、レジストの剥離を順に行うことで、第２絶縁層３６を所定の形状にパターニングする（図６−９参照）。これにより、ソース・ドレイン層１８の露出した平坦化膜穴Ｈ３のための開口部Ｈ３１が、第２絶縁層３６に設けられる。 Next, the second insulating layer 36 is formed (see FIG. 6-8). Here, as described above, light transmissive silicon nitride or the like is used as the material of the second insulating layer 36, and the thickness thereof is 350 μm in this embodiment. After the formation of the second insulating layer 36, resist application, exposure, development, etching of the second insulating layer 36, and stripping of the resist are sequentially performed to pattern the second insulating layer 36 into a predetermined shape (FIG. 6). See -9). As a result, an opening H31 for the exposed planarization film hole H3 of the source / drain layer 18 is provided in the second insulating layer 36.

次に、第２絶縁層３６の表面の凹凸を低減するため、平坦化膜３７を塗布する（図６−１０参照）。ここで、平坦化膜３７の材料としては、上述したようにアクリル樹脂、ポリイミド樹脂又はノボラック樹脂等の光透過性を有した有機材料が用いられ、その厚さは、本実施形態では３μｍである。その後、露光、現像、硬化処理を順に行うことで、平坦化膜穴Ｈ３を有した平坦化膜３７を形成する（図６−１１参照）。 Next, in order to reduce unevenness on the surface of the second insulating layer 36, a planarizing film 37 is applied (see FIG. 6-10). Here, as the material of the planarizing film 37, an organic material having optical transparency such as acrylic resin, polyimide resin, or novolac resin is used as described above, and the thickness thereof is 3 μm in this embodiment. . Then, the planarization film | membrane 37 which has the planarization film hole H3 is formed by performing exposure, image development, and a hardening process in order (refer FIG. 6-11).

続いて、平坦化膜３７上に第１電極層３８を成膜する（図６−１２参照）。この第１電極層３８の材料としては、例えば、アルミ二ウム、銀等の金属、あるいはこれらの合金等の材料が用いられ、その厚さは、本実施形態では４５０ｎｍである。 Subsequently, a first electrode layer 38 is formed on the planarizing film 37 (see FIG. 6-12). As the material of the first electrode layer 38, for example, a metal such as aluminum or silver, or a material thereof such as an alloy thereof is used, and the thickness thereof is 450 nm in this embodiment.

その後、レジストの塗布、露光、現像、第１電極層３８のエッチング、レジストの剥離を順位行うことで、第１電極層３８を所定の形状にパターニングする（図６−１３参照）。これにより、第１電極層３８は、アノード電極層３８１と、層間通電層３８２とに分断され、当該アノード電極層３８１により有機ＥＬ素子ＯＬＥＤのアノード電極が形成される。 Thereafter, resist application, exposure, development, etching of the first electrode layer 38, and stripping of the resist are performed in order, thereby patterning the first electrode layer 38 into a predetermined shape (see FIG. 6-13). Thus, the first electrode layer 38 is divided into the anode electrode layer 381 and the interlayer conductive layer 382, and the anode electrode layer 381 forms the anode electrode of the organic EL element OLED.

次に、第１有機絶縁膜３９を塗布する（図６−１４参照）。ここで、第１有機絶縁膜３９の材料としては、例えば、アクリル樹脂、ポリイミド樹脂又はノボラック樹脂が用いられ、その厚さは、本実施形態では１μｍである。その後、露光、現像、硬化処理を順に行うことで、第１電極層３８の上部が露出した層間絶縁膜３９１を形成する（図６−１５参照）。 Next, a first organic insulating film 39 is applied (see FIG. 6-14). Here, as a material of the first organic insulating film 39, for example, an acrylic resin, a polyimide resin, or a novolac resin is used, and the thickness thereof is 1 μm in the present embodiment. Thereafter, an interlayer insulating film 391 in which the upper portion of the first electrode layer 38 is exposed is formed by sequentially performing exposure, development, and curing treatment (see FIG. 6-15).

続いて、第２有機絶縁膜４０を成膜する（図６−１６参照）。ここで、第２有機絶縁膜４０の材料としては、上記平坦化膜３７の材料と同様のアクリル樹脂、ポリイミド樹脂又はノボラック樹脂等の光透過性を有した有機材料が用いられ、その厚さは、本実施形態では２μｍである。その後、露光、現像、硬化処理を順に行うことで、各画素回路を隔離するための画素隔壁４０１を形成する（図６−１７参照）。 Subsequently, a second organic insulating film 40 is formed (see FIG. 6-16). Here, as the material of the second organic insulating film 40, an organic material having optical transparency such as acrylic resin, polyimide resin or novolac resin similar to the material of the planarizing film 37 is used, and the thickness thereof is In this embodiment, it is 2 μm. Then, pixel partition 401 for isolating each pixel circuit is formed by sequentially performing exposure, development, and curing processing (see FIG. 6-17).

そして、有機ＥＬ素子ＯＬＥＤの有機発光層となる有機発光層４１をアノード電極層３８１上に蒸着した後、さらに、有機ＥＬ素子ＯＬＥＤのカソード電極となる第２電極層４２を成膜する（図６−１８参照）。ここで、有機発光層４１の材料としては、上述したようにＡｌｑ３等が用いられ、その厚さは、本実施形態では０．５ｎｍである。また、第２電極層４２の材料としては、例えば、カルシウム又はマグネシウムが用いられ、その厚さは、本実施形態では１００ｎｍである。この工程により、第２電極層４２は、層間通電層３８２と電気的に接続され、これにより、ソース・ドレイン層１８即ち閾値電圧検出用トランジスタＴ_thの第３電極ｔ２３と、第２電極層４２とが電気的に接続される。以上の工程を経て、図２〜図４に示した構成を有するコモンアノード型の画素回路１０が完成する。 Then, after the organic light emitting layer 41 serving as the organic light emitting layer of the organic EL element OLED is deposited on the anode electrode layer 381, a second electrode layer 42 serving as the cathode electrode of the organic EL element OLED is further formed (FIG. 6). -18). Here, as described above, Alq3 or the like is used as the material of the organic light emitting layer 41, and the thickness thereof is 0.5 nm in the present embodiment. Moreover, as a material of the 2nd electrode layer 42, calcium or magnesium is used, for example, The thickness is 100 nm in this embodiment. By this step, the second electrode layer 42 is electrically connected to the interlayer conductive layer 382, whereby the source / drain layer 18, that is, the third electrode t 23 of the threshold voltage detection transistor T _th , and the second electrode layer 42. Are electrically connected. Through the above steps, the common anode type pixel circuit 10 having the configuration shown in FIGS. 2 to 4 is completed.

なお、本実施形態では、保持容量Ｃ_sの第１電極ｔ３１となる画像信号線１４を、矩形状にパターニングした形態について説明したが、パターニングの形状はこれに限定されないものとする。 In the present embodiment, the image signal line 14 to be the first electrode t31 of the storage capacitor C _s, have been described patterned form in a rectangular shape, a shape to be patterned is not intended to be limited thereto.

例えば、保持容量Ｃ_sと寄生容量Ｃ_gsTthとの電極形状が相似形である場合、周長がｎ倍になると、その電極面積はｎ²倍となる。この場合、大面積になるほど電極面積に対する周長の比が小さく、小面積になるほど電極面積に対する周長の比が大きくなる。 For example, when the electrode shape of the storage capacitor C _s and the parasitic capacitor C _gsTth is similar, the electrode area becomes n ² times when the circumference is n times. In this case, the larger the area, the smaller the ratio of the circumference to the electrode area, and the smaller the area, the larger the ratio of the circumference to the electrode area.

このような場合、電極面積がより大きな保持容量Ｃ_sを形成する電極（第１電極ｔ３１）のレジストパタンについて、図７及び図８に示したように、保持容量Ｃ_sを構成する一対の電極のうち、一方の電極は切り込みをいれた形状とすることで、電極面積の減少を抑えつつ、その周長を拡大することができる。なお、切り込みは、単数よりも複数形成することで、電極面積の減少をより抑制しつつ、その周長をより大きく拡大することができる。これにより、周長面積比を共通の値とすることが容易となる。ここで、図７は、図２の画素回路１０の変形例を示した透過上面図であり、図８は図７のＡ−Ａ矢視断面図である。なお、図７及び図８において、Ｖ_DD線１１及び有機ＥＬ素子ＯＬＥＤは、平坦化膜３７の上部に存在するため図示を省略している。 In such a case, the resist pattern of the electrode (first electrode t31) that forms the storage capacitor C _s having a larger electrode area, as shown in FIGS. 7 and 8, a pair of electrodes constituting the storage capacitor C _s Of these, one of the electrodes has a cut-in shape, so that the circumference can be increased while suppressing a decrease in the electrode area. Note that, by forming a plurality of cuts rather than a single cut, it is possible to further increase the peripheral length while further suppressing the decrease in the electrode area. Thereby, it becomes easy to set the circumference area ratio to a common value. 7 is a transparent top view showing a modification of the pixel circuit 10 in FIG. 2, and FIG. 8 is a cross-sectional view taken along the line AA in FIG. In FIG. 7 and FIG. 8, the V _DD line 11 and the organic EL element OLED are not shown because they exist above the planarizing film 37.

図７及び図８に示した画素回路を製造する場合においても、図６−１〜図６−１８で説明した製造工程のうち、図６−７で説明した第２金属層３５（第１電極ｔ３１）のレジストパタンの形状が異なるのみであるため、詳細な説明は省略する。 Even when the pixel circuit shown in FIGS. 7 and 8 is manufactured, the second metal layer 35 (first electrode) described in FIG. 6-7 among the manufacturing steps described in FIGS. Since only the shape of the resist pattern at t31) is different, detailed description is omitted.

以上、本発明に係る実施形態について説明したが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲での種々の変更、置換、追加等が可能である。上述した実施形態では、図７に示すように、保持容量Ｃ_sを構成する一対の電極のうち、保持容量Ｃ_sの外周から内部に向けて切り込みをいれた形状とすることで、周長を調整しているが、例えば、保持容量Ｃ_sを構成する一対の電極のうち、保持容量Ｃ_sの外周で囲まれた内部に切り込みをいれた形状であってもよい。 The embodiment according to the present invention has been described above, but the present invention is not limited to this, and various modifications, substitutions, additions, and the like are possible without departing from the spirit of the present invention. In the above embodiment, as shown in FIG. 7, a pair of electrodes constituting the storage capacitor C _s, by the outer periphery of the storage capacitor C _s a shape notched toward the interior, the circumferential length of the Although adjusted, for example, of a pair of electrodes constituting the storage capacitor C _s, it may have a shape notched in the interior surrounded by the outer periphery of the storage capacitor C _s.

以上のように、本発明に係る画像表示装置は、有機ＥＬディスプレイ装置等の画像表示装置に有用であり、特に、画素回路のパターニング時におけるエッチング量の変動に伴う画素特性への影響を抑制するのに有用である。 As described above, the image display device according to the present invention is useful for an image display device such as an organic EL display device, and particularly suppresses the influence on the pixel characteristics due to the variation in the etching amount during patterning of the pixel circuit. Useful for.

１表示パネル
２制御回路
３第１電源供給回路
４走査線駆動回路
５第２電源供給回路
６画像信号線駆動回路
１０画素回路
１１Ｖ_DD線
１２走査線
１３Ｖ_SS線
１４画像信号線
１６チャネル層
１７チャネル層
１８ソース・ドレイン層
１９ソース・ドレイン層
２０ソース・ドレイン層
３１基板
３２第１金属層
３３第１絶縁層
３４半導体層
３５第２金属層
３６第２絶縁層
３７平坦化膜
３８第１電極層
３８１アノード電極層
３８２層間通電層
３９第１有機絶縁膜
３９１層間絶縁膜
４０第２有機絶縁膜
４０１画素隔壁
４１有機発光層
４２第２電極層
Ｃ_gdTd 寄生容量
Ｃ_gsTd 寄生容量
Ｃ_gdTth 寄生容量
Ｃ_gsTth 寄生容量
Ｃ_oled 有機ＥＬ素子容量
Ｃ_s 保持容量
Ｈ１絶縁膜穴
Ｈ２絶縁膜穴
Ｈ３平坦化膜穴
ＯＬＥＤ有機ＥＬ素子
Ｔ_d 駆動トランジスタ
Ｔ_th 閾値電圧検出用トランジスタ DESCRIPTION OF SYMBOLS 1 Display panel 2 Control circuit 3 1st power supply circuit 4 Scanning line drive circuit 5 2nd power supply circuit 6 Image signal line drive circuit 10 Pixel circuit 11 V _DD line 12 Scan line 13 V _SS line 14 Image signal line 16 Channel layer 17 channel layer 18 source / drain layer 19 source / drain layer 20 source / drain layer 31 substrate 32 first metal layer 33 first insulating layer 34 semiconductor layer 35 second metal layer 36 second insulating layer 37 planarization film 38 first Electrode layer 381 Anode electrode layer 382 Interlayer conductive layer 39 First organic insulating film 391 Interlayer insulating film 40 Second organic insulating film 401 Pixel partition wall 41 Organic light emitting layer 42 Second electrode layer C _gdTd parasitic capacitance C _gsTd parasitic capacitance C _gdTth parasitic capacitance C _gsTth parasitic capacitance C _oled organic EL element capacitance C _s holding capacitance H1 Insulating _{film hole} H2 Insulating _{film hole H3 Flattening film hole} OLED Organic E L element T _d drive transistor T _th threshold voltage detection transistor

Claims

A light emitting element that emits light based on the amount of current flowing;
A driver element for adjusting an amount of current flowing through the light emitting element;
A capacitor element that accumulates charges according to the potential applied to the driver element,
Of the pair of electrodes constituting the capacitive element, one electrode has a cut formed in plan view ,
The capacitive element is connected to an image signal line that supplies the capacitive element with a charge corresponding to the light emission luminance of the light emitting element,
The one electrode of the capacitive element is an electrode connected to the image signal line,
A switching element connected to the capacitive element and switched to an on state or an off state;
A signal line for switching the ON state or OFF state of the switching element;
A parasitic capacitance element generated in a region overlapping the signal line in plan view,
The ratio of the outer peripheral length of the one electrode of the capacitive element and the area of the capacitive element is such that the outer peripheral length of one electrode of the pair of electrodes constituting the parasitic capacitive element and the parasitic capacitive element It becomes a common value with the area ratio,
An image display device , wherein the one electrode of the capacitor element has a plurality of cuts .

The image display device according to claim 1 ,
The image display device, wherein the switching element detects a threshold voltage of the driver element by using electric charge accumulated in the capacitor element.

The image display device according to claim 1 ,
The image display device, wherein the parasitic capacitance element is a parasitic capacitance of the switching element.