JP5776113B2 - 高次の観測攻撃から保護される暗号回路 - Google Patents
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Description
−暗号化および双対演算すなわち復号化という手段による情報の項目の機密性か、
−または署名および検証の演算による、署名の演算および署名の検証による、情報の項目の認証性のみ、を保護することである。
例えば、公開されている最新の知識において、可能な限りすべての鍵を試すことに相当する総当たり攻撃よりも極めて速い攻撃のいかなるプロシージャも存在しないことが証明されている場合に、暗号化は安全であると想定される。
この複雑性はコンピュータにいかなる特定の問題も生じさせることはないが、一般に低コストの「8ビット」マイクロプロセッサで動く、高い計算力を有しないデバイスの場合には大きな障害となる。結果的には、
−適切な使用への障害、典型的な例は、請求書の署名に数分かかる銀行のカード、
−サービスの否認、典型的な例は、配信された情報のスループットが追従できない従量料金制のテレビデコーダ、などのいくつかの種類がある。
これらの物理的デバイスは電気の基本法則に固有の特性に関して、避けることのできない不完全性を呈する。
−計算の時間はデータの値、特に速度を最適化したソフトウェアシステムに依存し、これが特に非特許文献1に記載されている「タイミング攻撃」タイプの攻撃を誘発させている。
これらの攻撃は、特定の場合において、実行時間の簡単な測定値に基づき秘密鍵全体を取り出すことを可能とする。
−瞬間消費もまたデータに依存する。これが、以下のものなどの一連の攻撃を誘発する。
−特に、非特許文献2に記載されているSPA(Simple Power Analysis)攻撃。この攻撃は暗号演算時に測定されるその消費電力の測定値に基づき中心ユニットにより実行される演算を識別しようと試みるものである。
−特に、非特許文献3に記載されているDPA(Differential Power Analysis)攻撃。この攻撃は、鍵の限定された部分について行われた想定を有効または無効にするために、ランダムメッセージに対して、および一定の鍵を用いた暗号演算時に実施される、消費電力の多数の測定値に対する統計的演算を使用する。
−導体内を流れるあらゆる電流は電磁界を生成し、その測定値が、消費電力に関する攻撃とその原理が同一であるEMA(ElectroMagnetic Attack)タイプの攻撃を誘発しうる。
−特定の攻撃では、システムの秘密を取り出すため、誤った結果を利用するようシステムの動作を故意に乱す。これらの攻撃は障害注入攻撃という用語で知られている。
−この例では秘密とは無関係の漏えいを一定にすることを伴う秘匿と、
−漏えいをランダムにし、予測不能に、したがって利用不可能とすることを伴う、マスキング、に基づく保護が提案されている。
−差分論理(WDDLなどの)に基づく秘匿は、計算フェーズと評価フェーズとのうちの1つまたはもう1つと、プリチャージフェーズとの間の累積した組み合わせのずれの差に対する攻撃に脆弱となる場合がある。
−マスキングはHO−DPAと呼ばれる高次の攻撃に敏感な場合がある。
−2ビットの群毎に、Δm 2 =1、
−m 2 MSB=1ならば、
または、m 2 MSB=0ならば、m=m 1 、
を満たすサブマスクm 1 、m 2 に基づきマスクmを得ることを可能とし、
m 2 MSB、m 2 LSBはそれぞれサブマスクm 2 の高次および低次のビットである。
−m r =m rl θm r2
−m l =m l1 θm l2
である。
は、ボックスおよびその別の入力がマスクmを受容する別のXORゲートに入り、このゲートの出力が別のボックスに入る。
で表される「排他的論理和」論理演算により組み合わされる。
図1aの場合、例えば、nビットでコード化されるメッセージ
は、したがって、S−boxの入力となる。
それに対応して出力メッセージは
である。
を使用する。
が群法則の関数として線形、すなわち
である場合、マスキングの実現は容易である。
およびmに基づき再構築されてもよい。
はしたがって変数xから出る情報の漏えいを回避するためにアルゴリズムのまさに最後で抽出される。
mがxと相関関係にないxθmの計算では、秘密の直接漏えいはない。
が非線形の場合、
は、
に基づき数学的に再生成できないため、マスキングメカニズムはより複雑になる。対称暗号化アルゴリズムでは、非線形の部分は換字ボックスすなわちS−box、したがって例えば図1aおよび1bのS−box1に相当する。一般的なソフトウェア技術ではS−boxの非線形関数を生成するROMメモリが使用されており、S m で表されるこの関数は、
であり、Sはマスキング前のS−boxの関数である。
を例として考えると、転送は以下の関係で説明される。
はS−box S m への入力時の初期値であり、項
はS−boxからの出力時の最終値であり、これら2つの項間の演算子
は遷移を示す。上の関係は事実、遷移の結果
はマスクmと無関係であることを示す。
しかしながら、顕著な有効性を得るためには複雑性を大幅に増す必要がある。
例として、このプロシージャで高次の攻撃に対する耐性を持つためには、非特許文献6に示されるように、DESアルゴリズムは各S−boxに少なくとも3つの異なるマスクと6つの追加のS−boxを必要とすることが実証されている。
は各ラウンドにおいてレジスタMから生じる新しいマスクmと関連づけられる。したがってラウンドの最後において、変数
は
に変換され、そこで新しいマスクm’が、関数S’を用いる新しいS−の支援で、mおよび
の関数として計算される。このプロシージャにより複雑性の良好な妥協案がもたらされる。
その理由はそれが各既存のS−box Sに1つの新しいS−box S’のみを関連づけるためである。
を提供し、それは例えばXORゲート24によって鍵kと組み合わされ、S−box1への入力時に、関数Sを用いて、レジスタ22、Rの入力にループ状に戻る変数
を出力として送達する。並列して、Mで表されるレジスタ23はS−box21に入るマスクmを提供し、関数S’により、後者のもう1つの入力はS−box1の入力と共通する。S−box21、S’の出力は新しいマスクm’を送達し、レジスタMの入力にループ状に戻る。
この新しいマスクはレジスタRによって送達される変数xをマスクするために使用される。残りの記載全体を通して、マスクレジスタ23およびS−box21、S’を含むマスクループ20により生成されるマスクは変数xをマスクするために使用される。
およびmに関係する。この原理は変数xの様々な数値について、レジスタの出力における活動の分布を研究することにある。CMOSロジックでは、Aで表される活動のモデルはDHで表される2つの連続するワード間のHamming距離であってもよい。特に、
であり、
PHはHamming重量に、およびΔxは変数xの2つの連続するワードx i 、x i−1 間のHamming距離に一致する。
ここで、
−Cは分布のクラス数を示し、例えばC=9は4ビットでコード化されるマスクを用いた活動分布である。C−1はΧ 2 法の自由度を示す。
−Nは標本の合計数である。
−P i は観測されたクラスiの要素を有する確率であり、P i はまた
に等しい。N i はクラスiの観測された要素の数である。
−P i refはクラスiの要素を有する参照確率であり、P i refはまた
に等しい。N i refはクラスiの予想される要素の数である。
を含むレジスタRの活動と独立にする。変数xがこれら2つのレジスタ22、23に特有の消費の分布に影響を与えないとすれば、Peetersらによる文献に記載されているようなHO−DPA攻撃を成功裏に行うことはもはや不可能である。
平衡は、マスクされる変数のパスに触れることなく、マスクのパスの構成を変形することによって攻撃されうる。
提案された変形は、マスクを変換することにより空間において、またはマスクの発展を変化させることにより時間において行われる。有利には、本発明はマスクの変換に関する。
本発明によればいくつかのマスクの変形が可能である。
とB(m)との間の活動の相関を変更するために、mとその画像B(m)との間のHamming距離が必ずしもゼロであるとは限らない。全単射Bの実装は既定のテーブルを通じて行うことができる。
m=m 1 θm 2
となるように、2つのサブマスクm 1 とm 2 とに分解される。
θは前述の演算子θのような群内部の合成法則を実現する。θは群演算子であり、それは逆演算子θ −1 を容認する。
として2つの大きな分布のクラスを発生させるためである。Δxが偶数ならば、活動は常に偶数の数値を有するが、Δxが奇数ならば、活動は常に偶数の数値を有する。
特に、前の例のマスクされる変数レジスタ22は2つのレジスタ、左のレジスタ221と右のレジスタ222とに分割される。
−m r =m r1 θm r2
−m l =m l1 θm l2
であり、右のレジスタR222から来る。新しい右のマスクm’ r はマスクm l と組み合わされて演算θ −1 を実行する演算子62への入力時に
を行う。後者は
をm’ r2 と組み合わせる。図8の例に類似する方式において、演算子62への入力時のサブマスクm’ r2 は乱数生成器によって提供されないが、レジスタMRにより送達されるサブマスクm rl に等しい。各レジスタ221、222、91、92、93は初期数値94、95、96、97を受容する。
−2ビットの群毎、Δm 2 =1
−m 2 MSB=1ならば、
または、m 2 MSB=0ならば、m=m 1
に等しいサブマスクm’ 1 を送達する。m’MSBは、符号器102への入力時に生成される確率変数に従って数値0または1をとるm’およびm’ 2 MSBの高次のビットである。低次のビットm’ l LSBはm’ 2 MSBの数値がそれぞれ0または1に等しい場合、m’MSBまたは
に等しい。
ボックスS’はいくつかの頑強性および複雑性のレベルによりXORゲートとROMメモリとを混合して生成してもよい。
が得られ、第2のゲート112は
を用いて新しいマスクm’をボックスS’からの出力として送達する。
Claims (15)
- マスクmによりマスクされる変数xを提供する少なくとも1つのレジスタR(22)を含む、暗号回路であって、前記マスクされる変数は第1の換字ボックスS(1)によって周期的な方式で暗号化され、前記回路は、各周期において、変形関数(41、61)により前記マスクmに変形されるマスクmtを送達するマスクレジスタM(23)を含み、このマスクmは第2の換字ボックスS’(21)により暗号化され、新しいマスクm’は前記変数xをマスクするために使用されるこのボックスS’(21)からの出力時に得られることを特徴とする、暗号回路。
- 前記マスクm’tは、前記第2の換字ボックスS’(21)からの出力時に前記変形関数(41,61)とは逆の変形(42,62)が施された後に前記マスクレジスタMに導入されることを特徴とする、請求項1に記載の回路。
- 前記変形は、前記マスクmtが前記レジスタMに格納され、前記換字ボックスに適用される前記マスクmはB(mt)に等しく、かつ、前記レジスタに格納される前記新しい数値はBー1(m’)であり、m’は前記第2の換字ボックスS’(21)からの前記出力であるような全単射(41)Bであることを特徴とする、請求項1または2に記載の回路。
- 前記全単射Bは、前記マスクmの前記Hamming重量が前記全単射B(m)下におけるその画像の前記Hamming重量と常に同一とは限らないことを特徴とする、請求項1〜3のいずれか1項に記載の回路。
- 前記マスクmの前記変形は、m=m1θm2になるように、第1のサブマスクm1と第2のサブマスクm2とに分解することにより実施され、ここでθは群合成法則であり、前記第1のサブマスクm1は第1のマスクレジスタM1(231)に格納され、かつ、前記第2のサブマスクm2は第2のマスクレジスタM2(232)に格納され、前記レジスタM1に格納される新しい数値はm’1=m’θ−1m’2であり、かつ、格納される新しい数値はm’2であり、m’は、前記第2の換字ボックスS’(21)からの出力時の前記マスクmの前記数値であることを特徴とする、請求項1〜2のいずれか1項に記載の回路。
- 前記合成法則はXOR「排他的論理和」演算であることを特徴とする、請求項5に記載の回路。
- 前記合成法則は加算演算であることを特徴とする、請求項5に記載の回路。
- 前記合成法則は乗算演算であることを特徴とする、請求項5に記載の回路。
- 前記合成法則は、*が乗算および+が加算である、s=a*b+(a+b)/2タイプの演算であることを特徴とする、請求項5に記載の回路。
- 前記合成法則は、非ゼロの、2つの連続する第2のサブマスクm2間の1つの周期から別の周期までのHamming距離Δm2を有することを特徴とする、請求項5に記載の回路。
- ランダム数値発生器(71)を含み、前記発生器は前記新しい数値m’2を送達することを特徴とする、請求項5、6、7、8、9、10、11のいずれか1項に記載の回路。
- 前記第1のマスクレジスタM1から生じるこの第1のサブマスクm1は暗号化を行う最後の周期に前記第2のマスクレジスタM2に保存され、前記第1のレジスタM1は前記新しい完全なマスクm’=m’1θm’2を再構築するためにその部分のために前記新しいマスクm’1を受容することを特徴とする、請求項5に記載の回路。
- 前記回路の暗号化用アルゴリズムはDESタイプのものであり、前記変数xと前記マスクmのパスは2つの部分、左(91、221)と右(92、222)とに分割され、前記回路は、前記左のマスクレジスタML(91)と前記右のマスクレジスタMR(92)に加えて、第3のマスクレジスタM(93)を含み、前記レジスタMRは前記右のサブマスクmr1を含み、および前記レジスタMLは前記左のサブマスクml2を含み、前記レジスタMはサブマスクm l1 と前記サブマスクml1に等しいサブマスクmr2を含み、前記右のマスクmrおよび前記左のマスクmlの実効値は、
mr=mrlθmr2
ml=ml1θml2
であることを特徴とする、請求項1、2、5、6、7、8、9、10、11、12、13のいずれか1項に記載の回路。
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